utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void
  31 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  32                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  33   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  34
  35   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  36   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  37
  38   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  39
  40   EmitSourceFileHeader("Target Register Enum Values", OS);
  41
  42   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  43   OS << "#undef GET_REGINFO_ENUM\n";
  44
  45   OS << "namespace llvm {\n\n";
  46
  47   OS << "class MCRegisterClass;\n"
  48      << "extern const MCRegisterClass " << Namespace
  49      << "MCRegisterClasses[];\n\n";
  50
  51   if (!Namespace.empty())
  52     OS << "namespace " << Namespace << " {\n";
  53   OS << "enum {\n  NoRegister,\n";
  54
  55   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  56     OS << "  " << Registers[i]->getName() << " = " <<
  57       Registers[i]->EnumValue << ",\n";
  58   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  59          "Register enum value mismatch!");
  60   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  61   OS << "};\n";
  62   if (!Namespace.empty())
  63     OS << "}\n";
  64
  65   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  66   if (!RegisterClasses.empty()) {
  67
  68     // RegisterClass enums are stored as uint16_t in the tables.
  69     assert(RegisterClasses.size() <= 0xffff &&
  70            "Too many register classes to fit in tables");
  71
  72     OS << "\n// Register classes\n";
  73     if (!Namespace.empty())
  74       OS << "namespace " << Namespace << " {\n";
  75     OS << "enum {\n";
  76     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  77       if (i) OS << ",\n";
  78       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  79       OS << " = " << i;
  80     }
  81     OS << "\n  };\n";
  82     if (!Namespace.empty())
  83       OS << "}\n";
  84   }
  85
  86   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  87   // If the only definition is the default NoRegAltName, we don't need to
  88   // emit anything.
  89   if (RegAltNameIndices.size() > 1) {
  90     OS << "\n// Register alternate name indices\n";
  91     if (!Namespace.empty())
  92       OS << "namespace " << Namespace << " {\n";
  93     OS << "enum {\n";
  94     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  95       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  96     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  97     OS << "};\n";
  98     if (!Namespace.empty())
  99       OS << "}\n";
 100   }
 101
 102   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 103   if (!SubRegIndices.empty()) {
 104     OS << "\n// Subregister indices\n";
 105     std::string Namespace =
 106       SubRegIndices[0]->getNamespace();
 107     if (!Namespace.empty())
 108       OS << "namespace " << Namespace << " {\n";
 109     OS << "enum {\n  NoSubRegister,\n";
 110     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 111       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 112     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 113     if (!Namespace.empty())
 114       OS << "}\n";
 115   }
 116
 117   OS << "} // End llvm namespace \n";
 118   OS << "#endif // GET_REGINFO_ENUM\n\n";
 119 }
 120
 121 void
 122 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 123                                     const std::vector<CodeGenRegister*> &Regs,
 124                                     bool isCtor) {
 125
 126   // Collect all information about dwarf register numbers
 127   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 128   DwarfRegNumsMapTy DwarfRegNums;
 129
 130   // First, just pull all provided information to the map
 131   unsigned maxLength = 0;
 132   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 133     Record *Reg = Regs[i]->TheDef;
 134     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 135     maxLength = std::max((size_t)maxLength, RegNums.size());
 136     if (DwarfRegNums.count(Reg))
 137       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 138              << "specified multiple times\n";
 139     DwarfRegNums[Reg] = RegNums;
 140   }
 141
 142   if (!maxLength)
 143     return;
 144
 145   // Now we know maximal length of number list. Append -1's, where needed
 146   for (DwarfRegNumsMapTy::iterator
 147        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 148     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 149       I->second.push_back(-1);
 150
 151   // Emit reverse information about the dwarf register numbers.
 152   for (unsigned j = 0; j < 2; ++j) {
 153     OS << "  switch (";
 154     if (j == 0)
 155       OS << "DwarfFlavour";
 156     else
 157       OS << "EHFlavour";
 158     OS << ") {\n"
 159      << "  default:\n"
 160      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 161
 162     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 163       OS << "  case " << i << ":\n";
 164       for (DwarfRegNumsMapTy::iterator
 165              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 166         int DwarfRegNo = I->second[i];
 167         if (DwarfRegNo < 0)
 168           continue;
 169         OS << "    ";
 170         if (!isCtor)
 171           OS << "RI->";
 172         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 173            << getQualifiedName(I->first) << ", ";
 174         if (j == 0)
 175           OS << "false";
 176         else
 177           OS << "true";
 178         OS << " );\n";
 179       }
 180       OS << "    break;\n";
 181     }
 182     OS << "  }\n";
 183   }
 184
 185   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 186     Record *Reg = Regs[i]->TheDef;
 187     const RecordVal *V = Reg->getValue("DwarfAlias");
 188     if (!V || !V->getValue())
 189       continue;
 190
 191     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 192     Record *Alias = DI->getDef();
 193     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 194   }
 195
 196   // Emit information about the dwarf register numbers.
 197   for (unsigned j = 0; j < 2; ++j) {
 198     OS << "  switch (";
 199     if (j == 0)
 200       OS << "DwarfFlavour";
 201     else
 202       OS << "EHFlavour";
 203     OS << ") {\n"
 204        << "  default:\n"
 205        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 206
 207     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 208       OS << "  case " << i << ":\n";
 209       // Sort by name to get a stable order.
 210       for (DwarfRegNumsMapTy::iterator
 211              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 212         int RegNo = I->second[i];
 213         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 214           continue;
 215
 216         OS << "    ";
 217         if (!isCtor)
 218           OS << "RI->";
 219         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 220            <<  RegNo << ", ";
 221         if (j == 0)
 222           OS << "false";
 223         else
 224           OS << "true";
 225         OS << " );\n";
 226       }
 227       OS << "    break;\n";
 228     }
 229     OS << "  }\n";
 230   }
 231 }
 232
 233 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 234 // Width is the number of bits per hex number.
 235 static void printBitVectorAsHex(raw_ostream &OS,
 236                                 const BitVector &Bits,
 237                                 unsigned Width) {
 238   assert(Width <= 32 && "Width too large");
 239   unsigned Digits = (Width + 3) / 4;
 240   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 241     unsigned Value = 0;
 242     for (unsigned j = 0; j != Width && i + j != e; ++j)
 243       Value |= Bits.test(i + j) << j;
 244     OS << format("0x%0*x, ", Digits, Value);
 245   }
 246 }
 247
 248 // Helper to emit a set of bits into a constant byte array.
 249 class BitVectorEmitter {
 250   BitVector Values;
 251 public:
 252   void add(unsigned v) {
 253     if (v >= Values.size())
 254       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 255     Values[v] = true;
 256   }
 257
 258   void print(raw_ostream &OS) {
 259     printBitVectorAsHex(OS, Values, 8);
 260   }
 261 };
 262
 263 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 264   OS << getQualifiedName(Reg->TheDef);
 265 }
 266
 267 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 268   OS << getEnumName(VT);
 269 }
 270
 271 //
 272 // runMCDesc - Print out MC register descriptions.
 273 //
 274 void
 275 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 276                                CodeGenRegBank &RegBank) {
 277   EmitSourceFileHeader("MC Register Information", OS);
 278
 279   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 280   OS << "#undef GET_REGINFO_MC_DESC\n";
 281
 282   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 283   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 284   RegBank.computeOverlaps(Overlaps);
 285
 286   // The lists of sub-registers, super-registers, and overlaps all go in the
 287   // same array. That allows us to share suffixes.
 288   typedef std::vector<const CodeGenRegister*> RegVec;
 289   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 290   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 291   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 292
 293   // Precompute register lists for the SequenceToOffsetTable.
 294   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 295     const CodeGenRegister *Reg = Regs[i];
 296
 297     // Compute the ordered sub-register list.
 298     SetVector<const CodeGenRegister*> SR;
 299     Reg->addSubRegsPreOrder(SR, RegBank);
 300     RegVec &SubRegList = SubRegLists[i];
 301     SubRegList.assign(SR.begin(), SR.end());
 302     RegSeqs.add(SubRegList);
 303
 304     // Super-registers are already computed.
 305     const RegVec &SuperRegList = Reg->getSuperRegs();
 306     RegSeqs.add(SuperRegList);
 307
 308     // The list of overlaps doesn't need to have any particular order, except
 309     // Reg itself must be the first element. Pick an ordering that has one of
 310     // the other lists as a suffix.
 311     RegVec &OverlapList = OverlapLists[i];
 312     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 313                            SubRegList : SuperRegList;
 314     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 315
 316     // First element is Reg itself.
 317     OverlapList.push_back(Reg);
 318     Omit.insert(Reg);
 319
 320     // Any elements not in Suffix.
 321     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 322     std::set_difference(OSet.begin(), OSet.end(),
 323                         Omit.begin(), Omit.end(),
 324                         std::back_inserter(OverlapList));
 325
 326     // Finally, Suffix itself.
 327     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 328     RegSeqs.add(OverlapList);
 329   }
 330
 331   // Compute the final layout of the sequence table.
 332   RegSeqs.layout();
 333
 334   OS << "namespace llvm {\n\n";
 335
 336   const std::string &TargetName = Target.getName();
 337
 338   // Emit the shared table of register lists.
 339   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 340   RegSeqs.emit(OS, printRegister);
 341   OS << "};\n\n";
 342
 343   OS << "extern const MCRegisterDesc " << TargetName
 344      << "RegDesc[] = { // Descriptors\n";
 345   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 346
 347   // Emit the register descriptors now.
 348   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 349     const CodeGenRegister *Reg = Regs[i];
 350     OS << "  { \"" << Reg->getName() << "\", "
 351        << RegSeqs.get(OverlapLists[i]) << ", "
 352        << RegSeqs.get(SubRegLists[i]) << ", "
 353        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 354   }
 355   OS << "};\n\n";      // End of register descriptors...
 356
 357   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 358
 359   // Loop over all of the register classes... emitting each one.
 360   OS << "namespace {     // Register classes...\n";
 361
 362   // Emit the register enum value arrays for each RegisterClass
 363   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 364     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 365     ArrayRef<Record*> Order = RC.getOrder();
 366
 367     // Give the register class a legal C name if it's anonymous.
 368     std::string Name = RC.getName();
 369
 370     // Emit the register list now.
 371     OS << "  // " << Name << " Register Class...\n"
 372        << "  const uint16_t " << Name
 373        << "[] = {\n    ";
 374     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 375       Record *Reg = Order[i];
 376       OS << getQualifiedName(Reg) << ", ";
 377     }
 378     OS << "\n  };\n\n";
 379
 380     OS << "  // " << Name << " Bit set.\n"
 381        << "  const uint8_t " << Name
 382        << "Bits[] = {\n    ";
 383     BitVectorEmitter BVE;
 384     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 385       Record *Reg = Order[i];
 386       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 387     }
 388     BVE.print(OS);
 389     OS << "\n  };\n\n";
 390
 391   }
 392   OS << "}\n\n";
 393
 394   OS << "extern const MCRegisterClass " << TargetName
 395      << "MCRegisterClasses[] = {\n";
 396
 397   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 398     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 399
 400     // Asserts to make sure values will fit in table assuming types from
 401     // MCRegisterInfo.h
 402     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 403     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 404     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 405
 406     OS << "  { " << '\"' << RC.getName() << "\", "
 407        << RC.getName() << ", " << RC.getName() << "Bits, "
 408        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 409        << RC.getQualifiedName() + "RegClassID" << ", "
 410        << RC.SpillSize/8 << ", "
 411        << RC.SpillAlignment/8 << ", "
 412        << RC.CopyCost << ", "
 413        << RC.Allocatable << " },\n";
 414   }
 415
 416   OS << "};\n\n";
 417
 418   // Emit the data table for getSubReg().
 419   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 420   if (SubRegIndices.size()) {
 421     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 422        << SubRegIndices.size() << "] = {\n";
 423     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 424       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 425       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 426       if (SRM.empty()) {
 427         OS << "  {0},\n";
 428         continue;
 429       }
 430       OS << "  {";
 431       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 432         // FIXME: We really should keep this to 80 columns...
 433         CodeGenRegister::SubRegMap::const_iterator SubReg =
 434           SRM.find(SubRegIndices[j]);
 435         if (SubReg != SRM.end())
 436           OS << getQualifiedName(SubReg->second->TheDef);
 437         else
 438           OS << "0";
 439         if (j != je - 1)
 440           OS << ", ";
 441       }
 442       OS << "}" << (i != e ? "," : "") << "\n";
 443     }
 444     OS << "};\n\n";
 445     OS << "const uint16_t *get" << TargetName
 446        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 447        << "SubRegTable;\n}\n\n";
 448   }
 449
 450   // MCRegisterInfo initialization routine.
 451   OS << "static inline void Init" << TargetName
 452      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 453      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 454   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 455      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 456      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 457   if (SubRegIndices.size() != 0)
 458     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 459        << SubRegIndices.size() << ");\n\n";
 460   else
 461     OS << "NULL, 0);\n\n";
 462
 463   EmitRegMapping(OS, Regs, false);
 464
 465   OS << "}\n\n";
 466
 467   OS << "} // End llvm namespace \n";
 468   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 469 }
 470
 471 void
 472 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 473                                      CodeGenRegBank &RegBank) {
 474   EmitSourceFileHeader("Register Information Header Fragment", OS);
 475
 476   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 477   OS << "#undef GET_REGINFO_HEADER\n";
 478
 479   const std::string &TargetName = Target.getName();
 480   std::string ClassName = TargetName + "GenRegisterInfo";
 481
 482   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 483   OS << "#include <string>\n\n";
 484
 485   OS << "namespace llvm {\n\n";
 486
 487   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 488      << "  explicit " << ClassName
 489      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 490      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 491      << "     { return false; }\n"
 492      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 493      << "  const TargetRegisterClass *"
 494         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 495      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 496         "const TargetRegisterClass*, const TargetRegisterClass*, "
 497         "unsigned) const;\n"
 498      << "};\n\n";
 499
 500   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 501
 502   if (!RegisterClasses.empty()) {
 503     OS << "namespace " << RegisterClasses[0]->Namespace
 504        << " { // Register classes\n";
 505
 506     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 507       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 508       const std::string &Name = RC.getName();
 509
 510       // Output the extern for the instance.
 511       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 512       // Output the extern for the pointer to the instance (should remove).
 513       OS << "  static const TargetRegisterClass * const " << Name
 514          << "RegisterClass = &" << Name << "RegClass;\n";
 515     }
 516     OS << "} // end of namespace " << TargetName << "\n\n";
 517   }
 518   OS << "} // End llvm namespace \n";
 519   OS << "#endif // GET_REGINFO_HEADER\n\n";
 520 }
 521
 522 //
 523 // runTargetDesc - Output the target register and register file descriptions.
 524 //
 525 void
 526 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 527                                    CodeGenRegBank &RegBank){
 528   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 529
 530   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 531   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 532
 533   OS << "namespace llvm {\n\n";
 534
 535   // Get access to MCRegisterClass data.
 536   OS << "extern const MCRegisterClass " << Target.getName()
 537      << "MCRegisterClasses[];\n";
 538
 539   // Start out by emitting each of the register classes.
 540   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 541
 542   // Collect all registers belonging to any allocatable class.
 543   std::set<Record*> AllocatableRegs;
 544
 545   // Collect allocatable registers.
 546   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 547     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 548     ArrayRef<Record*> Order = RC.getOrder();
 549
 550     if (RC.Allocatable)
 551       AllocatableRegs.insert(Order.begin(), Order.end());
 552   }
 553
 554   // Build a shared array of value types.
 555   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 556   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 557     VTSeqs.add(RegisterClasses[rc]->VTs);
 558   VTSeqs.layout();
 559   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 560   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 561   OS << "};\n";
 562
 563   // Now that all of the structs have been emitted, emit the instances.
 564   if (!RegisterClasses.empty()) {
 565     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 566
 567     OS << "\nstatic const TargetRegisterClass *const "
 568        << "NullRegClasses[] = { NULL };\n\n";
 569
 570     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 571
 572     if (NumSubRegIndices) {
 573       // Compute the super-register classes for each RegisterClass
 574       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 575         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 576         for (DenseMap<Record*,Record*>::const_iterator
 577              i = RC.SubRegClasses.begin(),
 578              e = RC.SubRegClasses.end(); i != e; ++i) {
 579           // Find the register class number of i->second for SuperRegClassMap.
 580           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 581           assert(RC2 && "Invalid register class in SubRegClasses");
 582           SuperRegClassMap[RC2->EnumValue].insert(rc);
 583         }
 584       }
 585
 586       // Emit the super-register classes for each RegisterClass
 587       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 588         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 589
 590         // Give the register class a legal C name if it's anonymous.
 591         std::string Name = RC.getName();
 592
 593         OS << "// " << Name
 594            << " Super-register Classes...\n"
 595            << "static const TargetRegisterClass *const "
 596            << Name << "SuperRegClasses[] = {\n  ";
 597
 598         bool Empty = true;
 599         std::map<unsigned, std::set<unsigned> >::iterator I =
 600           SuperRegClassMap.find(rc);
 601         if (I != SuperRegClassMap.end()) {
 602           for (std::set<unsigned>::iterator II = I->second.begin(),
 603                  EE = I->second.end(); II != EE; ++II) {
 604             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 605             if (!Empty)
 606               OS << ", ";
 607             OS << "&" << RC2.getQualifiedName() << "RegClass";
 608             Empty = false;
 609           }
 610         }
 611
 612         OS << (!Empty ? ", " : "") << "NULL";
 613         OS << "\n};\n\n";
 614       }
 615     }
 616
 617     // Emit the sub-classes array for each RegisterClass
 618     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 619       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 620
 621       // Give the register class a legal C name if it's anonymous.
 622       std::string Name = RC.getName();
 623
 624       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 625       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 626       OS << "\n};\n\n";
 627     }
 628
 629     // Emit NULL terminated super-class lists.
 630     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 631       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 632       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 633
 634       // Skip classes without supers.  We can reuse NullRegClasses.
 635       if (Supers.empty())
 636         continue;
 637
 638       OS << "static const TargetRegisterClass *const "
 639          << RC.getName() << "Superclasses[] = {\n";
 640       for (unsigned i = 0; i != Supers.size(); ++i)
 641         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 642       OS << "  NULL\n};\n\n";
 643     }
 644
 645     // Emit methods.
 646     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 647       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 648       if (!RC.AltOrderSelect.empty()) {
 649         OS << "\nstatic inline unsigned " << RC.getName()
 650            << "AltOrderSelect(const MachineFunction &MF) {"
 651            << RC.AltOrderSelect << "}\n\n"
 652            << "static ArrayRef<uint16_t> " << RC.getName()
 653            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 654         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 655           ArrayRef<Record*> Elems = RC.getOrder(oi);
 656           if (!Elems.empty()) {
 657             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 658             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 659               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 660             OS << " };\n";
 661           }
 662         }
 663         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 664            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 665            << "  const ArrayRef<uint16_t> Order[] = {\n"
 666            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 667         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 668           if (RC.getOrder(oi).empty())
 669             OS << "),\n    ArrayRef<uint16_t>(";
 670           else
 671             OS << "),\n    makeArrayRef(AltOrder" << oi;
 672         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 673            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 674            << ");\n  return Order[Select];\n}\n";
 675         }
 676     }
 677
 678     // Now emit the actual value-initialized register class instances.
 679     OS << "namespace " << RegisterClasses[0]->Namespace
 680        << " {   // Register class instances\n";
 681
 682     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 683       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 684       OS << "  extern const TargetRegisterClass "
 685          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 686          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 687          << "RegClassID],\n    "
 688          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 689          << RC.getName() << "SubclassMask,\n    ";
 690       if (RC.getSuperClasses().empty())
 691         OS << "NullRegClasses,\n    ";
 692       else
 693         OS << RC.getName() << "Superclasses,\n    ";
 694       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 695          << "RegClasses,\n    ";
 696       if (RC.AltOrderSelect.empty())
 697         OS << "0\n";
 698       else
 699         OS << RC.getName() << "GetRawAllocationOrder\n";
 700       OS << "  };\n\n";
 701     }
 702
 703     OS << "}\n";
 704   }
 705
 706   OS << "\nnamespace {\n";
 707   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 708   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 709     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 710        << "RegClass,\n";
 711   OS << "  };\n";
 712   OS << "}\n";       // End of anonymous namespace...
 713
 714   // Emit extra information about registers.
 715   const std::string &TargetName = Target.getName();
 716   OS << "\n  static const TargetRegisterInfoDesc "
 717      << TargetName << "RegInfoDesc[] = "
 718      << "{ // Extra Descriptors\n";
 719   OS << "    { 0, 0 },\n";
 720
 721   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 722   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 723     const CodeGenRegister &Reg = *Regs[i];
 724     OS << "    { ";
 725     OS << Reg.CostPerUse << ", "
 726        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 727   }
 728   OS << "  };\n";      // End of register descriptors...
 729
 730
 731   // Calculate the mapping of subregister+index pairs to physical registers.
 732   // This will also create further anonymous indices.
 733   unsigned NamedIndices = RegBank.getNumNamedIndices();
 734
 735   // Emit SubRegIndex names, skipping 0
 736   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 737   OS << "\n  static const char *const " << TargetName
 738      << "SubRegIndexTable[] = { \"";
 739   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 740     OS << SubRegIndices[i]->getName();
 741     if (i+1 != e)
 742       OS << "\", \"";
 743   }
 744   OS << "\" };\n\n";
 745
 746   // Emit names of the anonymous subreg indices.
 747   if (SubRegIndices.size() > NamedIndices) {
 748     OS << "  enum {";
 749     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 750       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 751       if (i+1 != e)
 752         OS << ',';
 753     }
 754     OS << "\n  };\n\n";
 755   }
 756   OS << "\n";
 757
 758   std::string ClassName = Target.getName() + "GenRegisterInfo";
 759
 760   // Emit composeSubRegIndices
 761   OS << "unsigned " << ClassName
 762      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 763      << "  switch (IdxA) {\n"
 764      << "  default:\n    return IdxB;\n";
 765   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 766     bool Open = false;
 767     for (unsigned j = 0; j != e; ++j) {
 768       if (CodeGenSubRegIndex *Comp =
 769             SubRegIndices[i]->compose(SubRegIndices[j])) {
 770         if (!Open) {
 771           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 772              << ": switch(IdxB) {\n    default: return IdxB;\n";
 773           Open = true;
 774         }
 775         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 776            << ": return " << Comp->getQualifiedName() << ";\n";
 777       }
 778     }
 779     if (Open)
 780       OS << "    }\n";
 781   }
 782   OS << "  }\n}\n\n";
 783
 784   // Emit getSubClassWithSubReg.
 785   OS << "const TargetRegisterClass *" << ClassName
 786      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 787         " const {\n";
 788   if (SubRegIndices.empty()) {
 789     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 790        << "  return RC;\n";
 791   } else {
 792     // Use the smallest type that can hold a regclass ID with room for a
 793     // sentinel.
 794     if (RegisterClasses.size() < UINT8_MAX)
 795       OS << "  static const uint8_t Table[";
 796     else if (RegisterClasses.size() < UINT16_MAX)
 797       OS << "  static const uint16_t Table[";
 798     else
 799       throw "Too many register classes.";
 800     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 801     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 802       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 803       OS << "    {\t// " << RC.getName() << "\n";
 804       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 805         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 806         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 807           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 808              << " -> " << SRC->getName() << "\n";
 809         else
 810           OS << "      0,\t// " << Idx->getName() << "\n";
 811       }
 812       OS << "    },\n";
 813     }
 814     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 815        << "  if (!Idx) return RC;\n  --Idx;\n"
 816        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 817        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 818        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 819   }
 820   OS << "}\n\n";
 821
 822   // Emit getMatchingSuperRegClass.
 823   OS << "const TargetRegisterClass *" << ClassName
 824      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 825         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 826   if (SubRegIndices.empty()) {
 827     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 828   } else {
 829     // We need to find the largest sub-class of A such that every register has
 830     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 831     // super-register classes that map into B. Then compute the largest common
 832     // sub-class with A by taking advantage of the register class ordering,
 833     // like getCommonSubClass().
 834
 835     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 836     // the number of 32-bit words required to represent all register classes.
 837     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 838     BitVector BV(RegisterClasses.size());
 839
 840     OS << "  static const uint32_t Table[" << RegisterClasses.size()
 841        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 842     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 843       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 844       OS << "    {\t// " << RC.getName() << "\n";
 845       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 846         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 847         BV.reset();
 848         RC.getSuperRegClasses(Idx, BV);
 849         OS << "      { ";
 850         printBitVectorAsHex(OS, BV, 32);
 851         OS << "},\t// " << Idx->getName() << '\n';
 852       }
 853       OS << "    },\n";
 854     }
 855     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 856        << "  --Idx;\n"
 857        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 858        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
 859        << "  const uint32_t *SC = A->getSubClassMask();\n"
 860        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 861        << "    if (unsigned Common = TV[i] & SC[i])\n"
 862        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 863        << "  return 0;\n";
 864   }
 865   OS << "}\n\n";
 866
 867   // Emit the constructor of the class...
 868   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 869   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
 870   if (SubRegIndices.size() != 0)
 871     OS << "extern const uint16_t *get" << TargetName
 872        << "SubRegTable();\n";
 873
 874   OS << ClassName << "::\n" << ClassName
 875      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 876      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 877      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 878      << "             " << TargetName << "SubRegIndexTable) {\n"
 879      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 880      << Regs.size()+1 << ", RA,\n                     " << TargetName
 881      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
 882      << "                     " << TargetName << "RegLists,\n"
 883      << "                     ";
 884   if (SubRegIndices.size() != 0)
 885     OS << "get" << TargetName << "SubRegTable(), "
 886        << SubRegIndices.size() << ");\n\n";
 887   else
 888     OS << "NULL, 0);\n\n";
 889
 890   EmitRegMapping(OS, Regs, true);
 891
 892   OS << "}\n\n";
 893
 894
 895   // Emit CalleeSavedRegs information.
 896   std::vector<Record*> CSRSets =
 897     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 898   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 899     Record *CSRSet = CSRSets[i];
 900     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 901     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 902
 903     // Emit the *_SaveList list of callee-saved registers.
 904     OS << "static const uint16_t " << CSRSet->getName()
 905        << "_SaveList[] = { ";
 906     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 907       OS << getQualifiedName((*Regs)[r]) << ", ";
 908     OS << "0 };\n";
 909
 910     // Emit the *_RegMask bit mask of call-preserved registers.
 911     OS << "static const uint32_t " << CSRSet->getName()
 912        << "_RegMask[] = { ";
 913     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 914     OS << "};\n";
 915   }
 916   OS << "\n\n";
 917
 918   OS << "} // End llvm namespace \n";
 919   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 920 }
 921
 922 void RegisterInfoEmitter::run(raw_ostream &OS) {
 923   CodeGenTarget Target(Records);
 924   CodeGenRegBank &RegBank = Target.getRegBank();
 925   RegBank.computeDerivedInfo();
 926
 927   runEnums(OS, Target, RegBank);
 928   runMCDesc(OS, Target, RegBank);
 929   runTargetHeader(OS, Target, RegBank);
 930   runTargetDesc(OS, Target, RegBank);
 931 }