utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "CodeGenRegisters.h"
  17 #include "CodeGenTarget.h"
  18 #include "SequenceToOffsetTable.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/Twine.h"
  23 #include "llvm/Support/Format.h"
  24 #include "llvm/TableGen/Error.h"
  25 #include "llvm/TableGen/Record.h"
  26 #include "llvm/TableGen/TableGenBackend.h"
  27 #include <algorithm>
  28 #include <set>
  29 #include <vector>
  30 using namespace llvm;
  31
  32 namespace {
  33 class RegisterInfoEmitter {
  34   RecordKeeper &Records;
  35 public:
  36   RegisterInfoEmitter(RecordKeeper &R) : Records(R) {}
  37
  38   // runEnums - Print out enum values for all of the registers.
  39   void runEnums(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  40
  41   // runMCDesc - Print out MC register descriptions.
  42   void runMCDesc(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  43
  44   // runTargetHeader - Emit a header fragment for the register info emitter.
  45   void runTargetHeader(raw_ostream &o, CodeGenTarget &Target,
  46                        CodeGenRegBank &Bank);
  47
  48   // runTargetDesc - Output the target register and register file descriptions.
  49   void runTargetDesc(raw_ostream &o, CodeGenTarget &Target,
  50                      CodeGenRegBank &Bank);
  51
  52   // run - Output the register file description.
  53   void run(raw_ostream &o);
  54
  55 private:
  56   void EmitRegMapping(raw_ostream &o,
  57                       const std::vector<CodeGenRegister*> &Regs, bool isCtor);
  58   void EmitRegMappingTables(raw_ostream &o,
  59                             const std::vector<CodeGenRegister*> &Regs,
  60                             bool isCtor);
  61   void EmitRegClasses(raw_ostream &OS, CodeGenTarget &Target);
  62
  63   void EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
  64                            const std::string &ClassName);
  65 };
  66 } // End anonymous namespace
  67
  68 // runEnums - Print out enum values for all of the registers.
  69 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  70                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  71   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  72
  73   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  74   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  75
  76   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  77
  78   emitSourceFileHeader("Target Register Enum Values", OS);
  79
  80   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  81   OS << "#undef GET_REGINFO_ENUM\n";
  82
  83   OS << "namespace llvm {\n\n";
  84
  85   OS << "class MCRegisterClass;\n"
  86      << "extern const MCRegisterClass " << Namespace
  87      << "MCRegisterClasses[];\n\n";
  88
  89   if (!Namespace.empty())
  90     OS << "namespace " << Namespace << " {\n";
  91   OS << "enum {\n  NoRegister,\n";
  92
  93   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  94     OS << "  " << Registers[i]->getName() << " = " <<
  95       Registers[i]->EnumValue << ",\n";
  96   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  97          "Register enum value mismatch!");
  98   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  99   OS << "};\n";
 100   if (!Namespace.empty())
 101     OS << "}\n";
 102
 103   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
 104   if (!RegisterClasses.empty()) {
 105
 106     // RegisterClass enums are stored as uint16_t in the tables.
 107     assert(RegisterClasses.size() <= 0xffff &&
 108            "Too many register classes to fit in tables");
 109
 110     OS << "\n// Register classes\n";
 111     if (!Namespace.empty())
 112       OS << "namespace " << Namespace << " {\n";
 113     OS << "enum {\n";
 114     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 115       if (i) OS << ",\n";
 116       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
 117       OS << " = " << i;
 118     }
 119     OS << "\n  };\n";
 120     if (!Namespace.empty())
 121       OS << "}\n";
 122   }
 123
 124   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
 125   // If the only definition is the default NoRegAltName, we don't need to
 126   // emit anything.
 127   if (RegAltNameIndices.size() > 1) {
 128     OS << "\n// Register alternate name indices\n";
 129     if (!Namespace.empty())
 130       OS << "namespace " << Namespace << " {\n";
 131     OS << "enum {\n";
 132     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
 133       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
 134     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
 135     OS << "};\n";
 136     if (!Namespace.empty())
 137       OS << "}\n";
 138   }
 139
 140   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 141   if (!SubRegIndices.empty()) {
 142     OS << "\n// Subregister indices\n";
 143     std::string Namespace =
 144       SubRegIndices[0]->getNamespace();
 145     if (!Namespace.empty())
 146       OS << "namespace " << Namespace << " {\n";
 147     OS << "enum {\n  NoSubRegister,\n";
 148     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 149       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 150     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 151     if (!Namespace.empty())
 152       OS << "}\n";
 153   }
 154
 155   OS << "} // End llvm namespace \n";
 156   OS << "#endif // GET_REGINFO_ENUM\n\n";
 157 }
 158
 159 void RegisterInfoEmitter::
 160 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 161                     const std::string &ClassName) {
 162   unsigned NumRCs = RegBank.getRegClasses().size();
 163   unsigned NumSets = RegBank.getNumRegPressureSets();
 164
 165   OS << "/// Get the weight in units of pressure for this register class.\n"
 166      << "const RegClassWeight &" << ClassName << "::\n"
 167      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 168      << "  static const RegClassWeight RCWeightTable[] = {\n";
 169   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 170     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 171     const CodeGenRegister::Set &Regs = RC.getMembers();
 172     if (Regs.empty())
 173       OS << "    {0, 0";
 174     else {
 175       std::vector<unsigned> RegUnits;
 176       RC.buildRegUnitSet(RegUnits);
 177       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 178          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 179     }
 180     OS << "},  \t// " << RC.getName() << "\n";
 181   }
 182   OS << "    {0, 0} };\n"
 183      << "  return RCWeightTable[RC->getID()];\n"
 184      << "}\n\n";
 185
 186   OS << "\n"
 187      << "// Get the number of dimensions of register pressure.\n"
 188      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 189      << "  return " << NumSets << ";\n}\n\n";
 190
 191   OS << "// Get the name of this register unit pressure set.\n"
 192      << "const char *" << ClassName << "::\n"
 193      << "getRegPressureSetName(unsigned Idx) const {\n"
 194      << "  static const char *PressureNameTable[] = {\n";
 195   for (unsigned i = 0; i < NumSets; ++i ) {
 196     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 197   }
 198   OS << "    0 };\n"
 199      << "  return PressureNameTable[Idx];\n"
 200      << "}\n\n";
 201
 202   OS << "// Get the register unit pressure limit for this dimension.\n"
 203      << "// This limit must be adjusted dynamically for reserved registers.\n"
 204      << "unsigned " << ClassName << "::\n"
 205      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 206      << "  static const unsigned PressureLimitTable[] = {\n";
 207   for (unsigned i = 0; i < NumSets; ++i ) {
 208     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 209     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 210        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 211   }
 212   OS << "    0 };\n"
 213      << "  return PressureLimitTable[Idx];\n"
 214      << "}\n\n";
 215
 216   OS << "/// Get the dimensions of register pressure "
 217      << "impacted by this register class.\n"
 218      << "/// Returns a -1 terminated array of pressure set IDs\n"
 219      << "const int* " << ClassName << "::\n"
 220      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 221      << "  static const int RCSetsTable[] = {\n    ";
 222   std::vector<unsigned> RCSetStarts(NumRCs);
 223   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 224     RCSetStarts[i] = StartIdx;
 225     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 226     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 227            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 228       OS << *PSetI << ",  ";
 229       ++StartIdx;
 230     }
 231     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 232     ++StartIdx;
 233   }
 234   OS << "-1 };\n";
 235   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 236   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 237     OS << RCSetStarts[i] << ",";
 238   }
 239   OS << "0 };\n"
 240      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 241      << "  return &RCSetsTable[SetListStart];\n"
 242      << "}\n\n";
 243 }
 244
 245 void
 246 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 247                                        const std::vector<CodeGenRegister*> &Regs,
 248                                           bool isCtor) {
 249   // Collect all information about dwarf register numbers
 250   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 251   DwarfRegNumsMapTy DwarfRegNums;
 252
 253   // First, just pull all provided information to the map
 254   unsigned maxLength = 0;
 255   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 256     Record *Reg = Regs[i]->TheDef;
 257     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 258     maxLength = std::max((size_t)maxLength, RegNums.size());
 259     if (DwarfRegNums.count(Reg))
 260       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 261                    getQualifiedName(Reg) + "specified multiple times");
 262     DwarfRegNums[Reg] = RegNums;
 263   }
 264
 265   if (!maxLength)
 266     return;
 267
 268   // Now we know maximal length of number list. Append -1's, where needed
 269   for (DwarfRegNumsMapTy::iterator
 270        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 271     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 272       I->second.push_back(-1);
 273
 274   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 275
 276   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 277
 278   // Emit reverse information about the dwarf register numbers.
 279   for (unsigned j = 0; j < 2; ++j) {
 280     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 281       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 282       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 283       OS << i << "Dwarf2L[]";
 284
 285       if (!isCtor) {
 286         OS << " = {\n";
 287
 288         // Store the mapping sorted by the LLVM reg num so lookup can be done
 289         // with a binary search.
 290         std::map<uint64_t, Record*> Dwarf2LMap;
 291         for (DwarfRegNumsMapTy::iterator
 292                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 293           int DwarfRegNo = I->second[i];
 294           if (DwarfRegNo < 0)
 295             continue;
 296           Dwarf2LMap[DwarfRegNo] = I->first;
 297         }
 298
 299         for (std::map<uint64_t, Record*>::iterator
 300                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 301           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 302              << " },\n";
 303
 304         OS << "};\n";
 305       } else {
 306         OS << ";\n";
 307       }
 308
 309       // We have to store the size in a const global, it's used in multiple
 310       // places.
 311       OS << "extern const unsigned " << Namespace
 312          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 313       if (!isCtor)
 314         OS << " = sizeof(" << Namespace
 315            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 316            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 317       else
 318         OS << ";\n\n";
 319     }
 320   }
 321
 322   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 323     Record *Reg = Regs[i]->TheDef;
 324     const RecordVal *V = Reg->getValue("DwarfAlias");
 325     if (!V || !V->getValue())
 326       continue;
 327
 328     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 329     Record *Alias = DI->getDef();
 330     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 331   }
 332
 333   // Emit information about the dwarf register numbers.
 334   for (unsigned j = 0; j < 2; ++j) {
 335     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 336       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 337       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 338       OS << i << "L2Dwarf[]";
 339       if (!isCtor) {
 340         OS << " = {\n";
 341         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 342         // with a binary search.
 343         for (DwarfRegNumsMapTy::iterator
 344                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 345           int RegNo = I->second[i];
 346           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 347             continue;
 348
 349           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 350              << "U },\n";
 351         }
 352         OS << "};\n";
 353       } else {
 354         OS << ";\n";
 355       }
 356
 357       // We have to store the size in a const global, it's used in multiple
 358       // places.
 359       OS << "extern const unsigned " << Namespace
 360          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 361       if (!isCtor)
 362         OS << " = sizeof(" << Namespace
 363            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 364            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 365       else
 366         OS << ";\n\n";
 367     }
 368   }
 369 }
 370
 371 void
 372 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 373                                     const std::vector<CodeGenRegister*> &Regs,
 374                                     bool isCtor) {
 375   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 376   // to the MCRegisterInfo object.
 377   unsigned maxLength = 0;
 378   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 379     Record *Reg = Regs[i]->TheDef;
 380     maxLength = std::max((size_t)maxLength,
 381                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 382   }
 383
 384   if (!maxLength)
 385     return;
 386
 387   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 388
 389   // Emit reverse information about the dwarf register numbers.
 390   for (unsigned j = 0; j < 2; ++j) {
 391     OS << "  switch (";
 392     if (j == 0)
 393       OS << "DwarfFlavour";
 394     else
 395       OS << "EHFlavour";
 396     OS << ") {\n"
 397      << "  default:\n"
 398      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 399
 400     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 401       OS << "  case " << i << ":\n";
 402       OS << "    ";
 403       if (!isCtor)
 404         OS << "RI->";
 405       std::string Tmp;
 406       raw_string_ostream(Tmp) << Namespace
 407                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 408                               << "Dwarf2L";
 409       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 410       if (j == 0)
 411           OS << "false";
 412         else
 413           OS << "true";
 414       OS << ");\n";
 415       OS << "    break;\n";
 416     }
 417     OS << "  }\n";
 418   }
 419
 420   // Emit information about the dwarf register numbers.
 421   for (unsigned j = 0; j < 2; ++j) {
 422     OS << "  switch (";
 423     if (j == 0)
 424       OS << "DwarfFlavour";
 425     else
 426       OS << "EHFlavour";
 427     OS << ") {\n"
 428        << "  default:\n"
 429        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 430
 431     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 432       OS << "  case " << i << ":\n";
 433       OS << "    ";
 434       if (!isCtor)
 435         OS << "RI->";
 436       std::string Tmp;
 437       raw_string_ostream(Tmp) << Namespace
 438                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 439                               << "L2Dwarf";
 440       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 441       if (j == 0)
 442           OS << "false";
 443         else
 444           OS << "true";
 445       OS << ");\n";
 446       OS << "    break;\n";
 447     }
 448     OS << "  }\n";
 449   }
 450 }
 451
 452 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 453 // Width is the number of bits per hex number.
 454 static void printBitVectorAsHex(raw_ostream &OS,
 455                                 const BitVector &Bits,
 456                                 unsigned Width) {
 457   assert(Width <= 32 && "Width too large");
 458   unsigned Digits = (Width + 3) / 4;
 459   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 460     unsigned Value = 0;
 461     for (unsigned j = 0; j != Width && i + j != e; ++j)
 462       Value |= Bits.test(i + j) << j;
 463     OS << format("0x%0*x, ", Digits, Value);
 464   }
 465 }
 466
 467 // Helper to emit a set of bits into a constant byte array.
 468 class BitVectorEmitter {
 469   BitVector Values;
 470 public:
 471   void add(unsigned v) {
 472     if (v >= Values.size())
 473       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 474     Values[v] = true;
 475   }
 476
 477   void print(raw_ostream &OS) {
 478     printBitVectorAsHex(OS, Values, 8);
 479   }
 480 };
 481
 482 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 483   OS << getQualifiedName(Reg->TheDef);
 484 }
 485
 486 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 487   OS << getEnumName(VT);
 488 }
 489
 490 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 491   OS << Idx->getQualifiedName();
 492 }
 493
 494 // Differentially encoded register and regunit lists allow for better
 495 // compression on regular register banks. The sequence is computed from the
 496 // differential list as:
 497 //
 498 //   out[0] = InitVal;
 499 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 500 //
 501 // The initial value depends on the specific list. The list is terminated by a
 502 // 0 differential which means we can't encode repeated elements.
 503
 504 typedef SmallVector<uint16_t, 4> DiffVec;
 505
 506 // Differentially encode a sequence of numbers into V. The starting value and
 507 // terminating 0 are not added to V, so it will have the same size as List.
 508 static
 509 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, ArrayRef<unsigned> List) {
 510   assert(V.empty() && "Clear DiffVec before diffEncode.");
 511   uint16_t Val = uint16_t(InitVal);
 512   for (unsigned i = 0; i != List.size(); ++i) {
 513     uint16_t Cur = List[i];
 514     V.push_back(Cur - Val);
 515     Val = Cur;
 516   }
 517   return V;
 518 }
 519
 520 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 521   OS << Val;
 522 }
 523
 524 //
 525 // runMCDesc - Print out MC register descriptions.
 526 //
 527 void
 528 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 529                                CodeGenRegBank &RegBank) {
 530   emitSourceFileHeader("MC Register Information", OS);
 531
 532   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 533   OS << "#undef GET_REGINFO_MC_DESC\n";
 534
 535   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 536
 537   // The lists of sub-registers, super-registers, and overlaps all go in the
 538   // same array. That allows us to share suffixes.
 539   typedef std::vector<const CodeGenRegister*> RegVec;
 540   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 541   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 542   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 543
 544   // Differentially encoded lists.
 545   SequenceToOffsetTable<DiffVec> DiffSeqs;
 546   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 547   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 548
 549   SequenceToOffsetTable<std::string> RegStrings;
 550
 551   // Precompute register lists for the SequenceToOffsetTable.
 552   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 553     const CodeGenRegister *Reg = Regs[i];
 554
 555     RegStrings.add(Reg->getName());
 556
 557     // Compute the ordered sub-register list.
 558     SetVector<const CodeGenRegister*> SR;
 559     Reg->addSubRegsPreOrder(SR, RegBank);
 560     RegVec &SubRegList = SubRegLists[i];
 561     SubRegList.assign(SR.begin(), SR.end());
 562     RegSeqs.add(SubRegList);
 563
 564     // Super-registers are already computed.
 565     const RegVec &SuperRegList = Reg->getSuperRegs();
 566     RegSeqs.add(SuperRegList);
 567
 568     // The list of overlaps doesn't need to have any particular order, except
 569     // Reg itself must be the first element. Pick an ordering that has one of
 570     // the other lists as a suffix.
 571     RegVec &OverlapList = OverlapLists[i];
 572     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 573                            SubRegList : SuperRegList;
 574     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 575
 576     // First element is Reg itself.
 577     OverlapList.push_back(Reg);
 578     Omit.insert(Reg);
 579
 580     // Any elements not in Suffix.
 581     CodeGenRegister::Set OSet;
 582     Reg->computeOverlaps(OSet, RegBank);
 583     std::set_difference(OSet.begin(), OSet.end(),
 584                         Omit.begin(), Omit.end(),
 585                         std::back_inserter(OverlapList),
 586                         CodeGenRegister::Less());
 587
 588     // Finally, Suffix itself.
 589     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 590     RegSeqs.add(OverlapList);
 591
 592     // Differentially encode the register unit list, seeded by register number.
 593     // First compute a scale factor that allows more diff-lists to be reused:
 594     //
 595     //   D0 -> (S0, S1)
 596     //   D1 -> (S2, S3)
 597     //
 598     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 599     // value for the differential decoder is the register number multiplied by
 600     // the scale.
 601     //
 602     // Check the neighboring registers for arithmetic progressions.
 603     unsigned ScaleA = ~0u, ScaleB = ~0u;
 604     ArrayRef<unsigned> RUs = Reg->getNativeRegUnits();
 605     if (i > 0 && Regs[i-1]->getNativeRegUnits().size() == RUs.size())
 606       ScaleB = RUs.front() - Regs[i-1]->getNativeRegUnits().front();
 607     if (i+1 != Regs.size() &&
 608         Regs[i+1]->getNativeRegUnits().size() == RUs.size())
 609       ScaleA = Regs[i+1]->getNativeRegUnits().front() - RUs.front();
 610     unsigned Scale = std::min(ScaleB, ScaleA);
 611     // Default the scale to 0 if it can't be encoded in 4 bits.
 612     if (Scale >= 16)
 613       Scale = 0;
 614     RegUnitInitScale[i] = Scale;
 615     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg->EnumValue, RUs));
 616   }
 617
 618   // Compute the final layout of the sequence table.
 619   RegSeqs.layout();
 620   DiffSeqs.layout();
 621
 622   OS << "namespace llvm {\n\n";
 623
 624   const std::string &TargetName = Target.getName();
 625
 626   // Emit the shared table of register lists.
 627   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 628   RegSeqs.emit(OS, printRegister);
 629   OS << "};\n\n";
 630
 631   // Emit the shared table of differential lists.
 632   OS << "extern const uint16_t " << TargetName << "RegDiffLists[] = {\n";
 633   DiffSeqs.emit(OS, printDiff16);
 634   OS << "};\n\n";
 635
 636   // Emit the string table.
 637   RegStrings.layout();
 638   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 639   RegStrings.emit(OS, printChar);
 640   OS << "};\n\n";
 641
 642   OS << "extern const MCRegisterDesc " << TargetName
 643      << "RegDesc[] = { // Descriptors\n";
 644   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0 },\n";
 645
 646   // Emit the register descriptors now.
 647   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 648     const CodeGenRegister *Reg = Regs[i];
 649     OS << "  { " << RegStrings.get(Reg->getName()) << ", "
 650        << RegSeqs.get(OverlapLists[i]) << ", "
 651        << RegSeqs.get(SubRegLists[i]) << ", "
 652        << RegSeqs.get(Reg->getSuperRegs()) << ", "
 653        << (DiffSeqs.get(RegUnitLists[i])*16 + RegUnitInitScale[i]) << " },\n";
 654   }
 655   OS << "};\n\n";      // End of register descriptors...
 656
 657   // Emit the table of register unit roots. Each regunit has one or two root
 658   // registers.
 659   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2] = {\n";
 660   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
 661     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
 662     assert(!Roots.empty() && "All regunits must have a root register.");
 663     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
 664     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
 665     for (unsigned r = 1; r != Roots.size(); ++r)
 666       OS << ", " << getQualifiedName(Roots[r]->TheDef);
 667     OS << " },\n";
 668   }
 669   OS << "};\n\n";
 670
 671   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 672
 673   // Loop over all of the register classes... emitting each one.
 674   OS << "namespace {     // Register classes...\n";
 675
 676   // Emit the register enum value arrays for each RegisterClass
 677   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 678     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 679     ArrayRef<Record*> Order = RC.getOrder();
 680
 681     // Give the register class a legal C name if it's anonymous.
 682     std::string Name = RC.getName();
 683
 684     // Emit the register list now.
 685     OS << "  // " << Name << " Register Class...\n"
 686        << "  const uint16_t " << Name
 687        << "[] = {\n    ";
 688     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 689       Record *Reg = Order[i];
 690       OS << getQualifiedName(Reg) << ", ";
 691     }
 692     OS << "\n  };\n\n";
 693
 694     OS << "  // " << Name << " Bit set.\n"
 695        << "  const uint8_t " << Name
 696        << "Bits[] = {\n    ";
 697     BitVectorEmitter BVE;
 698     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 699       Record *Reg = Order[i];
 700       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 701     }
 702     BVE.print(OS);
 703     OS << "\n  };\n\n";
 704
 705   }
 706   OS << "}\n\n";
 707
 708   OS << "extern const MCRegisterClass " << TargetName
 709      << "MCRegisterClasses[] = {\n";
 710
 711   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 712     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 713
 714     // Asserts to make sure values will fit in table assuming types from
 715     // MCRegisterInfo.h
 716     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 717     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 718     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 719
 720     OS << "  { " << '\"' << RC.getName() << "\", "
 721        << RC.getName() << ", " << RC.getName() << "Bits, "
 722        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 723        << RC.getQualifiedName() + "RegClassID" << ", "
 724        << RC.SpillSize/8 << ", "
 725        << RC.SpillAlignment/8 << ", "
 726        << RC.CopyCost << ", "
 727        << RC.Allocatable << " },\n";
 728   }
 729
 730   OS << "};\n\n";
 731
 732   // Emit the data table for getSubReg().
 733   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 734   if (SubRegIndices.size()) {
 735     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 736        << SubRegIndices.size() << "] = {\n";
 737     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 738       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 739       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 740       if (SRM.empty()) {
 741         OS << "  {0},\n";
 742         continue;
 743       }
 744       OS << "  {";
 745       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 746         // FIXME: We really should keep this to 80 columns...
 747         CodeGenRegister::SubRegMap::const_iterator SubReg =
 748           SRM.find(SubRegIndices[j]);
 749         if (SubReg != SRM.end())
 750           OS << getQualifiedName(SubReg->second->TheDef);
 751         else
 752           OS << "0";
 753         if (j != je - 1)
 754           OS << ", ";
 755       }
 756       OS << "}" << (i != e ? "," : "") << "\n";
 757     }
 758     OS << "};\n\n";
 759     OS << "const uint16_t *get" << TargetName
 760        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 761        << "SubRegTable;\n}\n\n";
 762   }
 763
 764   EmitRegMappingTables(OS, Regs, false);
 765
 766   // Emit Reg encoding table
 767   OS << "extern const uint16_t " << TargetName;
 768   OS << "RegEncodingTable[] = {\n";
 769   // Add entry for NoRegister
 770   OS << "  0,\n";
 771   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 772     Record *Reg = Regs[i]->TheDef;
 773     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 774     uint64_t Value = 0;
 775     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 776       if (BitInit *B = dynamic_cast<BitInit*>(BI->getBit(b)))
 777       Value |= (uint64_t)B->getValue() << b;
 778     }
 779     OS << "  " << Value << ",\n";
 780   }
 781   OS << "};\n";       // End of HW encoding table
 782
 783   // MCRegisterInfo initialization routine.
 784   OS << "static inline void Init" << TargetName
 785      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 786      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 787   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 788      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 789      << RegisterClasses.size() << ", "
 790      << TargetName << "RegUnitRoots, "
 791      << RegBank.getNumNativeRegUnits() << ", "
 792      << TargetName << "RegLists, "
 793      << TargetName << "RegDiffLists, "
 794      << TargetName << "RegStrings, ";
 795   if (SubRegIndices.size() != 0)
 796     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 797        << SubRegIndices.size() << ",\n";
 798   else
 799     OS << "NULL, 0,\n";
 800
 801   OS << "  " << TargetName << "RegEncodingTable);\n\n";
 802
 803   EmitRegMapping(OS, Regs, false);
 804
 805   OS << "}\n\n";
 806
 807   OS << "} // End llvm namespace \n";
 808   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 809 }
 810
 811 void
 812 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 813                                      CodeGenRegBank &RegBank) {
 814   emitSourceFileHeader("Register Information Header Fragment", OS);
 815
 816   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 817   OS << "#undef GET_REGINFO_HEADER\n";
 818
 819   const std::string &TargetName = Target.getName();
 820   std::string ClassName = TargetName + "GenRegisterInfo";
 821
 822   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 823
 824   OS << "namespace llvm {\n\n";
 825
 826   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 827      << "  explicit " << ClassName
 828      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 829      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 830      << "     { return false; }\n";
 831   if (!RegBank.getSubRegIndices().empty()) {
 832     OS << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 833       << "  const TargetRegisterClass *"
 834       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 835   }
 836   OS << "  const RegClassWeight &getRegClassWeight("
 837      << "const TargetRegisterClass *RC) const;\n"
 838      << "  unsigned getNumRegPressureSets() const;\n"
 839      << "  const char *getRegPressureSetName(unsigned Idx) const;\n"
 840      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 841      << "  const int *getRegClassPressureSets("
 842      << "const TargetRegisterClass *RC) const;\n"
 843      << "};\n\n";
 844
 845   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 846
 847   if (!RegisterClasses.empty()) {
 848     OS << "namespace " << RegisterClasses[0]->Namespace
 849        << " { // Register classes\n";
 850
 851     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 852       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 853       const std::string &Name = RC.getName();
 854
 855       // Output the extern for the instance.
 856       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 857     }
 858     OS << "} // end of namespace " << TargetName << "\n\n";
 859   }
 860   OS << "} // End llvm namespace \n";
 861   OS << "#endif // GET_REGINFO_HEADER\n\n";
 862 }
 863
 864 //
 865 // runTargetDesc - Output the target register and register file descriptions.
 866 //
 867 void
 868 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 869                                    CodeGenRegBank &RegBank){
 870   emitSourceFileHeader("Target Register and Register Classes Information", OS);
 871
 872   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 873   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 874
 875   OS << "namespace llvm {\n\n";
 876
 877   // Get access to MCRegisterClass data.
 878   OS << "extern const MCRegisterClass " << Target.getName()
 879      << "MCRegisterClasses[];\n";
 880
 881   // Start out by emitting each of the register classes.
 882   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 883   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 884
 885   // Collect all registers belonging to any allocatable class.
 886   std::set<Record*> AllocatableRegs;
 887
 888   // Collect allocatable registers.
 889   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 890     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 891     ArrayRef<Record*> Order = RC.getOrder();
 892
 893     if (RC.Allocatable)
 894       AllocatableRegs.insert(Order.begin(), Order.end());
 895   }
 896
 897   // Build a shared array of value types.
 898   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 899   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 900     VTSeqs.add(RegisterClasses[rc]->VTs);
 901   VTSeqs.layout();
 902   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 903   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 904   OS << "};\n";
 905
 906   // Emit SubRegIndex names, skipping 0
 907   OS << "\nstatic const char *const SubRegIndexTable[] = { \"";
 908   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 909     OS << SubRegIndices[i]->getName();
 910     if (i+1 != e)
 911       OS << "\", \"";
 912   }
 913   OS << "\" };\n\n";
 914
 915   // Emit names of the anonymous subreg indices.
 916   unsigned NamedIndices = RegBank.getNumNamedIndices();
 917   if (SubRegIndices.size() > NamedIndices) {
 918     OS << "  enum {";
 919     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 920       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 921       if (i+1 != e)
 922         OS << ',';
 923     }
 924     OS << "\n  };\n\n";
 925   }
 926   OS << "\n";
 927
 928   // Now that all of the structs have been emitted, emit the instances.
 929   if (!RegisterClasses.empty()) {
 930     OS << "\nstatic const TargetRegisterClass *const "
 931        << "NullRegClasses[] = { NULL };\n\n";
 932
 933     // Emit register class bit mask tables. The first bit mask emitted for a
 934     // register class, RC, is the set of sub-classes, including RC itself.
 935     //
 936     // If RC has super-registers, also create a list of subreg indices and bit
 937     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
 938     // SuperRC, that satisfies:
 939     //
 940     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
 941     //
 942     // The 0-terminated list of subreg indices starts at:
 943     //
 944     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
 945     //
 946     // The corresponding bitmasks follow the sub-class mask in memory. Each
 947     // mask has RCMaskWords uint32_t entries.
 948     //
 949     // Every bit mask present in the list has at least one bit set.
 950
 951     // Compress the sub-reg index lists.
 952     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
 953     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
 954     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
 955     BitVector MaskBV(RegisterClasses.size());
 956
 957     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 958       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 959       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
 960       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 961
 962       // Emit super-reg class masks for any relevant SubRegIndices that can
 963       // project into RC.
 964       IdxList &SRIList = SuperRegIdxLists[rc];
 965       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 966         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 967         MaskBV.reset();
 968         RC.getSuperRegClasses(Idx, MaskBV);
 969         if (MaskBV.none())
 970           continue;
 971         SRIList.push_back(Idx);
 972         OS << "\n  ";
 973         printBitVectorAsHex(OS, MaskBV, 32);
 974         OS << "// " << Idx->getName();
 975       }
 976       SuperRegIdxSeqs.add(SRIList);
 977       OS << "\n};\n\n";
 978     }
 979
 980     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
 981     SuperRegIdxSeqs.layout();
 982     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
 983     OS << "};\n\n";
 984
 985     // Emit NULL terminated super-class lists.
 986     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 987       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 988       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 989
 990       // Skip classes without supers.  We can reuse NullRegClasses.
 991       if (Supers.empty())
 992         continue;
 993
 994       OS << "static const TargetRegisterClass *const "
 995          << RC.getName() << "Superclasses[] = {\n";
 996       for (unsigned i = 0; i != Supers.size(); ++i)
 997         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 998       OS << "  NULL\n};\n\n";
 999     }
1000
1001     // Emit methods.
1002     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1003       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1004       if (!RC.AltOrderSelect.empty()) {
1005         OS << "\nstatic inline unsigned " << RC.getName()
1006            << "AltOrderSelect(const MachineFunction &MF) {"
1007            << RC.AltOrderSelect << "}\n\n"
1008            << "static ArrayRef<uint16_t> " << RC.getName()
1009            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
1010         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
1011           ArrayRef<Record*> Elems = RC.getOrder(oi);
1012           if (!Elems.empty()) {
1013             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
1014             for (unsigned elem = 0; elem != Elems.size(); ++elem)
1015               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
1016             OS << " };\n";
1017           }
1018         }
1019         OS << "  const MCRegisterClass &MCR = " << Target.getName()
1020            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
1021            << "  const ArrayRef<uint16_t> Order[] = {\n"
1022            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
1023         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
1024           if (RC.getOrder(oi).empty())
1025             OS << "),\n    ArrayRef<uint16_t>(";
1026           else
1027             OS << "),\n    makeArrayRef(AltOrder" << oi;
1028         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
1029            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
1030            << ");\n  return Order[Select];\n}\n";
1031         }
1032     }
1033
1034     // Now emit the actual value-initialized register class instances.
1035     OS << "namespace " << RegisterClasses[0]->Namespace
1036        << " {   // Register class instances\n";
1037
1038     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1039       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1040       OS << "  extern const TargetRegisterClass "
1041          << RegisterClasses[i]->getName() << "RegClass = {\n    "
1042          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
1043          << "RegClassID],\n    "
1044          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
1045          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1046          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
1047       if (RC.getSuperClasses().empty())
1048         OS << "NullRegClasses,\n    ";
1049       else
1050         OS << RC.getName() << "Superclasses,\n    ";
1051       if (RC.AltOrderSelect.empty())
1052         OS << "0\n";
1053       else
1054         OS << RC.getName() << "GetRawAllocationOrder\n";
1055       OS << "  };\n\n";
1056     }
1057
1058     OS << "}\n";
1059   }
1060
1061   OS << "\nnamespace {\n";
1062   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1063   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
1064     OS << "    &" << RegisterClasses[i]->getQualifiedName()
1065        << "RegClass,\n";
1066   OS << "  };\n";
1067   OS << "}\n";       // End of anonymous namespace...
1068
1069   // Emit extra information about registers.
1070   const std::string &TargetName = Target.getName();
1071   OS << "\nstatic const TargetRegisterInfoDesc "
1072      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1073   OS << "  { 0, 0 },\n";
1074
1075   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
1076   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1077     const CodeGenRegister &Reg = *Regs[i];
1078     OS << "  { ";
1079     OS << Reg.CostPerUse << ", "
1080        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
1081   }
1082   OS << "};\n";      // End of register descriptors...
1083
1084
1085   std::string ClassName = Target.getName() + "GenRegisterInfo";
1086
1087   // Emit composeSubRegIndices
1088   if (!SubRegIndices.empty()) {
1089     OS << "unsigned " << ClassName
1090       << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
1091       << "  switch (IdxA) {\n"
1092       << "  default:\n    return IdxB;\n";
1093     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1094       bool Open = false;
1095       for (unsigned j = 0; j != e; ++j) {
1096         if (CodeGenSubRegIndex *Comp =
1097             SubRegIndices[i]->compose(SubRegIndices[j])) {
1098           if (!Open) {
1099             OS << "  case " << SubRegIndices[i]->getQualifiedName()
1100               << ": switch(IdxB) {\n    default: return IdxB;\n";
1101             Open = true;
1102           }
1103           OS << "    case " << SubRegIndices[j]->getQualifiedName()
1104             << ": return " << Comp->getQualifiedName() << ";\n";
1105         }
1106       }
1107       if (Open)
1108         OS << "    }\n";
1109     }
1110     OS << "  }\n}\n\n";
1111   }
1112
1113   // Emit getSubClassWithSubReg.
1114   if (!SubRegIndices.empty()) {
1115     OS << "const TargetRegisterClass *" << ClassName
1116        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1117        << " const {\n";
1118     // Use the smallest type that can hold a regclass ID with room for a
1119     // sentinel.
1120     if (RegisterClasses.size() < UINT8_MAX)
1121       OS << "  static const uint8_t Table[";
1122     else if (RegisterClasses.size() < UINT16_MAX)
1123       OS << "  static const uint16_t Table[";
1124     else
1125       throw "Too many register classes.";
1126     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
1127     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1128       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1129       OS << "    {\t// " << RC.getName() << "\n";
1130       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1131         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1132         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1133           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1134              << " -> " << SRC->getName() << "\n";
1135         else
1136           OS << "      0,\t// " << Idx->getName() << "\n";
1137       }
1138       OS << "    },\n";
1139     }
1140     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1141        << "  if (!Idx) return RC;\n  --Idx;\n"
1142        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1143        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1144        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1145   }
1146
1147   EmitRegUnitPressure(OS, RegBank, ClassName);
1148
1149   // Emit the constructor of the class...
1150   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1151   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
1152   OS << "extern const uint16_t " << TargetName << "RegDiffLists[];\n";
1153   OS << "extern const char " << TargetName << "RegStrings[];\n";
1154   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2];\n";
1155   if (SubRegIndices.size() != 0)
1156     OS << "extern const uint16_t *get" << TargetName
1157        << "SubRegTable();\n";
1158   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1159
1160   EmitRegMappingTables(OS, Regs, true);
1161
1162   OS << ClassName << "::\n" << ClassName
1163      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1164      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1165      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1166      << "             SubRegIndexTable) {\n"
1167      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1168      << Regs.size()+1 << ", RA,\n                     " << TargetName
1169      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1170      << "                     " << TargetName << "RegUnitRoots,\n"
1171      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1172      << "                     " << TargetName << "RegLists,\n"
1173      << "                     " << TargetName << "RegDiffLists,\n"
1174      << "                     " << TargetName << "RegStrings,\n"
1175      << "                     ";
1176   if (SubRegIndices.size() != 0)
1177     OS << "get" << TargetName << "SubRegTable(), "
1178        << SubRegIndices.size() << ",\n";
1179   else
1180     OS << "NULL, 0,\n";
1181
1182   OS << "                     " << TargetName << "RegEncodingTable);\n\n";
1183
1184   EmitRegMapping(OS, Regs, true);
1185
1186   OS << "}\n\n";
1187
1188
1189   // Emit CalleeSavedRegs information.
1190   std::vector<Record*> CSRSets =
1191     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1192   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1193     Record *CSRSet = CSRSets[i];
1194     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1195     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1196
1197     // Emit the *_SaveList list of callee-saved registers.
1198     OS << "static const uint16_t " << CSRSet->getName()
1199        << "_SaveList[] = { ";
1200     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1201       OS << getQualifiedName((*Regs)[r]) << ", ";
1202     OS << "0 };\n";
1203
1204     // Emit the *_RegMask bit mask of call-preserved registers.
1205     OS << "static const uint32_t " << CSRSet->getName()
1206        << "_RegMask[] = { ";
1207     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1208     OS << "};\n";
1209   }
1210   OS << "\n\n";
1211
1212   OS << "} // End llvm namespace \n";
1213   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1214 }
1215
1216 void RegisterInfoEmitter::run(raw_ostream &OS) {
1217   CodeGenTarget Target(Records);
1218   CodeGenRegBank &RegBank = Target.getRegBank();
1219   RegBank.computeDerivedInfo();
1220
1221   runEnums(OS, Target, RegBank);
1222   runMCDesc(OS, Target, RegBank);
1223   runTargetHeader(OS, Target, RegBank);
1224   runTargetDesc(OS, Target, RegBank);
1225 }
1226
1227 namespace llvm {
1228
1229 void EmitRegisterInfo(RecordKeeper &RK, raw_ostream &OS) {
1230   RegisterInfoEmitter(RK).run(OS);
1231 }
1232
1233 } // End llvm namespace