utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  35
  36   EmitSourceFileHeader("Target Register Enum Values", OS);
  37
  38   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  39   OS << "#undef GET_REGINFO_ENUM\n";
  40
  41   OS << "namespace llvm {\n\n";
  42
  43   OS << "class MCRegisterClass;\n"
  44      << "extern const MCRegisterClass " << Namespace
  45      << "MCRegisterClasses[];\n\n";
  46
  47   if (!Namespace.empty())
  48     OS << "namespace " << Namespace << " {\n";
  49   OS << "enum {\n  NoRegister,\n";
  50
  51   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  52     OS << "  " << Registers[i]->getName() << " = " <<
  53       Registers[i]->EnumValue << ",\n";
  54   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  55          "Register enum value mismatch!");
  56   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  57   OS << "};\n";
  58   if (!Namespace.empty())
  59     OS << "}\n";
  60
  61   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  62   if (!RegisterClasses.empty()) {
  63     OS << "\n// Register classes\n";
  64     if (!Namespace.empty())
  65       OS << "namespace " << Namespace << " {\n";
  66     OS << "enum {\n";
  67     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  68       if (i) OS << ",\n";
  69       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  70       OS << " = " << i;
  71     }
  72     OS << "\n  };\n";
  73     if (!Namespace.empty())
  74       OS << "}\n";
  75   }
  76
  77   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  78   // If the only definition is the default NoRegAltName, we don't need to
  79   // emit anything.
  80   if (RegAltNameIndices.size() > 1) {
  81     OS << "\n// Register alternate name indices\n";
  82     if (!Namespace.empty())
  83       OS << "namespace " << Namespace << " {\n";
  84     OS << "enum {\n";
  85     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  86       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  87     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  88     OS << "};\n";
  89     if (!Namespace.empty())
  90       OS << "}\n";
  91   }
  92
  93
  94   OS << "} // End llvm namespace \n";
  95   OS << "#endif // GET_REGINFO_ENUM\n\n";
  96 }
  97
  98 void
  99 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 100                                     const std::vector<CodeGenRegister*> &Regs,
 101                                     bool isCtor) {
 102
 103   // Collect all information about dwarf register numbers
 104   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 105   DwarfRegNumsMapTy DwarfRegNums;
 106
 107   // First, just pull all provided information to the map
 108   unsigned maxLength = 0;
 109   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 110     Record *Reg = Regs[i]->TheDef;
 111     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 112     maxLength = std::max((size_t)maxLength, RegNums.size());
 113     if (DwarfRegNums.count(Reg))
 114       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 115              << "specified multiple times\n";
 116     DwarfRegNums[Reg] = RegNums;
 117   }
 118
 119   if (!maxLength)
 120     return;
 121
 122   // Now we know maximal length of number list. Append -1's, where needed
 123   for (DwarfRegNumsMapTy::iterator
 124        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 125     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 126       I->second.push_back(-1);
 127
 128   // Emit reverse information about the dwarf register numbers.
 129   for (unsigned j = 0; j < 2; ++j) {
 130     OS << "  switch (";
 131     if (j == 0)
 132       OS << "DwarfFlavour";
 133     else
 134       OS << "EHFlavour";
 135     OS << ") {\n"
 136      << "  default:\n"
 137      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 138
 139     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 140       OS << "  case " << i << ":\n";
 141       for (DwarfRegNumsMapTy::iterator
 142              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 143         int DwarfRegNo = I->second[i];
 144         if (DwarfRegNo < 0)
 145           continue;
 146         OS << "    ";
 147         if (!isCtor)
 148           OS << "RI->";
 149         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 150            << getQualifiedName(I->first) << ", ";
 151         if (j == 0)
 152           OS << "false";
 153         else
 154           OS << "true";
 155         OS << " );\n";
 156       }
 157       OS << "    break;\n";
 158     }
 159     OS << "  }\n";
 160   }
 161
 162   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 163     Record *Reg = Regs[i]->TheDef;
 164     const RecordVal *V = Reg->getValue("DwarfAlias");
 165     if (!V || !V->getValue())
 166       continue;
 167
 168     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 169     Record *Alias = DI->getDef();
 170     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 171   }
 172
 173   // Emit information about the dwarf register numbers.
 174   for (unsigned j = 0; j < 2; ++j) {
 175     OS << "  switch (";
 176     if (j == 0)
 177       OS << "DwarfFlavour";
 178     else
 179       OS << "EHFlavour";
 180     OS << ") {\n"
 181        << "  default:\n"
 182        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 183
 184     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 185       OS << "  case " << i << ":\n";
 186       // Sort by name to get a stable order.
 187       for (DwarfRegNumsMapTy::iterator
 188              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 189         int RegNo = I->second[i];
 190         OS << "    ";
 191         if (!isCtor)
 192           OS << "RI->";
 193         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 194            <<  RegNo << ", ";
 195         if (j == 0)
 196           OS << "false";
 197         else
 198           OS << "true";
 199         OS << " );\n";
 200       }
 201       OS << "    break;\n";
 202     }
 203     OS << "  }\n";
 204   }
 205 }
 206
 207 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 208 // Width is the number of bits per hex number.
 209 static void printBitVectorAsHex(raw_ostream &OS,
 210                                 const BitVector &Bits,
 211                                 unsigned Width) {
 212   assert(Width <= 32 && "Width too large");
 213   unsigned Digits = (Width + 3) / 4;
 214   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 215     unsigned Value = 0;
 216     for (unsigned j = 0; j != Width && i + j != e; ++j)
 217       Value |= Bits.test(i + j) << j;
 218     OS << format("0x%0*x, ", Digits, Value);
 219   }
 220 }
 221
 222 // Helper to emit a set of bits into a constant byte array.
 223 class BitVectorEmitter {
 224   BitVector Values;
 225 public:
 226   void add(unsigned v) {
 227     if (v >= Values.size())
 228       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 229     Values[v] = true;
 230   }
 231
 232   void print(raw_ostream &OS) {
 233     printBitVectorAsHex(OS, Values, 8);
 234   }
 235 };
 236
 237 //
 238 // runMCDesc - Print out MC register descriptions.
 239 //
 240 void
 241 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 242                                CodeGenRegBank &RegBank) {
 243   EmitSourceFileHeader("MC Register Information", OS);
 244
 245   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 246   OS << "#undef GET_REGINFO_MC_DESC\n";
 247
 248   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 249   RegBank.computeOverlaps(Overlaps);
 250
 251   OS << "namespace llvm {\n\n";
 252
 253   const std::string &TargetName = Target.getName();
 254
 255   OS << "\nnamespace {\n";
 256
 257   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 258
 259   // Emit an overlap list for all registers.
 260   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 261     const CodeGenRegister *Reg = Regs[i];
 262     const CodeGenRegister::Set &O = Overlaps[Reg];
 263     // Move Reg to the front so TRI::getAliasSet can share the list.
 264     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 265        << getQualifiedName(Reg->TheDef) << ", ";
 266     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 267          I != E; ++I)
 268       if (*I != Reg)
 269         OS << getQualifiedName((*I)->TheDef) << ", ";
 270     OS << "0 };\n";
 271   }
 272
 273   // Emit the empty sub-registers list
 274   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 275   // Loop over all of the registers which have sub-registers, emitting the
 276   // sub-registers list to memory.
 277   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 278     const CodeGenRegister &Reg = *Regs[i];
 279     if (Reg.getSubRegs().empty())
 280      continue;
 281     // getSubRegs() orders by SubRegIndex. We want a topological order.
 282     SetVector<CodeGenRegister*> SR;
 283     Reg.addSubRegsPreOrder(SR, RegBank);
 284     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 285     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 286       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 287     OS << "0 };\n";
 288   }
 289
 290   // Emit the empty super-registers list
 291   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 292   // Loop over all of the registers which have super-registers, emitting the
 293   // super-registers list to memory.
 294   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 295     const CodeGenRegister &Reg = *Regs[i];
 296     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 297     if (SR.empty())
 298       continue;
 299     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 300     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 301       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 302     OS << "0 };\n";
 303   }
 304   OS << "}\n";       // End of anonymous namespace...
 305
 306   OS << "\nextern const MCRegisterDesc " << TargetName
 307      << "RegDesc[] = { // Descriptors\n";
 308   OS << "  { \"NOREG\",\t0,\t0,\t0 },\n";
 309
 310   // Now that register alias and sub-registers sets have been emitted, emit the
 311   // register descriptors now.
 312   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 313     const CodeGenRegister &Reg = *Regs[i];
 314     OS << "  { \"";
 315     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 316     if (!Reg.getSubRegs().empty())
 317       OS << Reg.getName() << "_SubRegsSet,\t";
 318     else
 319       OS << "Empty_SubRegsSet,\t";
 320     if (!Reg.getSuperRegs().empty())
 321       OS << Reg.getName() << "_SuperRegsSet";
 322     else
 323       OS << "Empty_SuperRegsSet";
 324     OS << " },\n";
 325   }
 326   OS << "};\n\n";      // End of register descriptors...
 327
 328   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 329
 330   // Loop over all of the register classes... emitting each one.
 331   OS << "namespace {     // Register classes...\n";
 332
 333   // Emit the register enum value arrays for each RegisterClass
 334   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 335     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 336     ArrayRef<Record*> Order = RC.getOrder();
 337
 338     // Give the register class a legal C name if it's anonymous.
 339     std::string Name = RC.getName();
 340
 341     // Emit the register list now.
 342     OS << "  // " << Name << " Register Class...\n"
 343        << "  static const unsigned " << Name
 344        << "[] = {\n    ";
 345     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 346       Record *Reg = Order[i];
 347       OS << getQualifiedName(Reg) << ", ";
 348     }
 349     OS << "\n  };\n\n";
 350
 351     OS << "  // " << Name << " Bit set.\n"
 352        << "  static const unsigned char " << Name
 353        << "Bits[] = {\n    ";
 354     BitVectorEmitter BVE;
 355     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 356       Record *Reg = Order[i];
 357       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 358     }
 359     BVE.print(OS);
 360     OS << "\n  };\n\n";
 361
 362   }
 363   OS << "}\n\n";
 364
 365   OS << "extern const MCRegisterClass " << TargetName
 366      << "MCRegisterClasses[] = {\n";
 367
 368   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 369     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 370     OS << "  { " << RC.getQualifiedName() + "RegClassID" << ", "
 371        << '\"' << RC.getName() << "\", "
 372        << RC.SpillSize/8 << ", "
 373        << RC.SpillAlignment/8 << ", "
 374        << RC.CopyCost << ", "
 375        << RC.Allocatable << ", "
 376        << RC.getName() << ", " << RC.getName() << " + "
 377        << RC.getOrder().size() << ", "
 378        << RC.getName() << "Bits, sizeof(" << RC.getName() << "Bits)"
 379        << " },\n";
 380   }
 381
 382   OS << "};\n\n";
 383
 384   // MCRegisterInfo initialization routine.
 385   OS << "static inline void Init" << TargetName
 386      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 387      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 388   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 389      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 390      << RegisterClasses.size() << ");\n\n";
 391
 392   EmitRegMapping(OS, Regs, false);
 393
 394   OS << "}\n\n";
 395
 396
 397   OS << "} // End llvm namespace \n";
 398   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 399 }
 400
 401 void
 402 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 403                                      CodeGenRegBank &RegBank) {
 404   EmitSourceFileHeader("Register Information Header Fragment", OS);
 405
 406   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 407   OS << "#undef GET_REGINFO_HEADER\n";
 408
 409   const std::string &TargetName = Target.getName();
 410   std::string ClassName = TargetName + "GenRegisterInfo";
 411
 412   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 413   OS << "#include <string>\n\n";
 414
 415   OS << "namespace llvm {\n\n";
 416
 417   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 418      << "  explicit " << ClassName
 419      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 420      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 421      << "     { return false; }\n"
 422      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 423      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 424      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 425      << "  const TargetRegisterClass *"
 426         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 427      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 428         "const TargetRegisterClass*, const TargetRegisterClass*, "
 429         "unsigned) const;\n"
 430      << "};\n\n";
 431
 432   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 433   if (!SubRegIndices.empty()) {
 434     OS << "\n// Subregister indices\n";
 435     std::string Namespace =
 436       SubRegIndices[0]->getNamespace();
 437     if (!Namespace.empty())
 438       OS << "namespace " << Namespace << " {\n";
 439     OS << "enum {\n  NoSubRegister,\n";
 440     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 441       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 442     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 443     if (!Namespace.empty())
 444       OS << "}\n";
 445   }
 446
 447   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 448
 449   if (!RegisterClasses.empty()) {
 450     OS << "namespace " << RegisterClasses[0]->Namespace
 451        << " { // Register classes\n";
 452
 453     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 454       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 455       const std::string &Name = RC.getName();
 456
 457       // Output the register class definition.
 458       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 459          << "    " << Name << "Class();\n";
 460       if (!RC.AltOrderSelect.empty())
 461         OS << "    ArrayRef<unsigned> "
 462               "getRawAllocationOrder(const MachineFunction&) const;\n";
 463       OS << "  };\n";
 464
 465       // Output the extern for the instance.
 466       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 467       // Output the extern for the pointer to the instance (should remove).
 468       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 469          << Name << "RegClass;\n";
 470     }
 471     OS << "} // end of namespace " << TargetName << "\n\n";
 472   }
 473   OS << "} // End llvm namespace \n";
 474   OS << "#endif // GET_REGINFO_HEADER\n\n";
 475 }
 476
 477 //
 478 // runTargetDesc - Output the target register and register file descriptions.
 479 //
 480 void
 481 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 482                                    CodeGenRegBank &RegBank){
 483   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 484
 485   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 486   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 487
 488   OS << "namespace llvm {\n\n";
 489
 490   // Get access to MCRegisterClass data.
 491   OS << "extern const MCRegisterClass " << Target.getName()
 492      << "MCRegisterClasses[];\n";
 493
 494   // Start out by emitting each of the register classes.
 495   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 496
 497   // Collect all registers belonging to any allocatable class.
 498   std::set<Record*> AllocatableRegs;
 499
 500   // Collect allocatable registers.
 501   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 502     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 503     ArrayRef<Record*> Order = RC.getOrder();
 504
 505     if (RC.Allocatable)
 506       AllocatableRegs.insert(Order.begin(), Order.end());
 507   }
 508
 509   OS << "namespace {     // Register classes...\n";
 510
 511   // Emit the ValueType arrays for each RegisterClass
 512   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 513     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 514
 515     // Give the register class a legal C name if it's anonymous.
 516     std::string Name = RC.getName() + "VTs";
 517
 518     // Emit the register list now.
 519     OS << "  // " << Name
 520        << " Register Class Value Types...\n"
 521        << "  static const EVT " << Name
 522        << "[] = {\n    ";
 523     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 524       OS << getEnumName(RC.VTs[i]) << ", ";
 525     OS << "MVT::Other\n  };\n\n";
 526   }
 527   OS << "}  // end anonymous namespace\n\n";
 528
 529   // Now that all of the structs have been emitted, emit the instances.
 530   if (!RegisterClasses.empty()) {
 531     OS << "namespace " << RegisterClasses[0]->Namespace
 532        << " {   // Register class instances\n";
 533     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 534       OS << "  " << RegisterClasses[i]->getName()  << "Class\t"
 535          << RegisterClasses[i]->getName() << "RegClass;\n";
 536
 537     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 538
 539     OS << "\n  static const TargetRegisterClass* const "
 540       << "NullRegClasses[] = { NULL };\n\n";
 541
 542     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 543
 544     if (NumSubRegIndices) {
 545       // Compute the super-register classes for each RegisterClass
 546       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 547         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 548         for (DenseMap<Record*,Record*>::const_iterator
 549              i = RC.SubRegClasses.begin(),
 550              e = RC.SubRegClasses.end(); i != e; ++i) {
 551           // Find the register class number of i->second for SuperRegClassMap.
 552           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 553           assert(RC2 && "Invalid register class in SubRegClasses");
 554           SuperRegClassMap[RC2->EnumValue].insert(rc);
 555         }
 556       }
 557
 558       // Emit the super-register classes for each RegisterClass
 559       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 560         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 561
 562         // Give the register class a legal C name if it's anonymous.
 563         std::string Name = RC.getName();
 564
 565         OS << "  // " << Name
 566            << " Super-register Classes...\n"
 567            << "  static const TargetRegisterClass* const "
 568            << Name << "SuperRegClasses[] = {\n    ";
 569
 570         bool Empty = true;
 571         std::map<unsigned, std::set<unsigned> >::iterator I =
 572           SuperRegClassMap.find(rc);
 573         if (I != SuperRegClassMap.end()) {
 574           for (std::set<unsigned>::iterator II = I->second.begin(),
 575                  EE = I->second.end(); II != EE; ++II) {
 576             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 577             if (!Empty)
 578               OS << ", ";
 579             OS << "&" << RC2.getQualifiedName() << "RegClass";
 580             Empty = false;
 581           }
 582         }
 583
 584         OS << (!Empty ? ", " : "") << "NULL";
 585         OS << "\n  };\n\n";
 586       }
 587     }
 588
 589     // Emit the sub-classes array for each RegisterClass
 590     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 591       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 592
 593       // Give the register class a legal C name if it's anonymous.
 594       std::string Name = RC.getName();
 595
 596       OS << "  static const unsigned " << Name << "SubclassMask[] = { ";
 597       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 598       OS << "};\n\n";
 599     }
 600
 601     // Emit NULL terminated super-class lists.
 602     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 603       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 604       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 605
 606       // Skip classes without supers.  We can reuse NullRegClasses.
 607       if (Supers.empty())
 608         continue;
 609
 610       OS << "  static const TargetRegisterClass* const "
 611          << RC.getName() << "Superclasses[] = {\n";
 612       for (unsigned i = 0; i != Supers.size(); ++i)
 613         OS << "    &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 614       OS << "    NULL\n  };\n\n";
 615     }
 616
 617     // Emit methods.
 618     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 619       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 620       OS << RC.getName() << "Class::" << RC.getName()
 621          << "Class()  : TargetRegisterClass(&"
 622          << Target.getName() << "MCRegisterClasses["
 623          << RC.getName() + "RegClassID" << "], "
 624          << RC.getName() + "VTs" << ", "
 625          << RC.getName() + "SubclassMask" << ", ";
 626       if (RC.getSuperClasses().empty())
 627         OS << "NullRegClasses, ";
 628       else
 629         OS << RC.getName() + "Superclasses, ";
 630       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 631          << "RegClasses"
 632          << ") {}\n";
 633       if (!RC.AltOrderSelect.empty()) {
 634         OS << "\nstatic inline unsigned " << RC.getName()
 635            << "AltOrderSelect(const MachineFunction &MF) {"
 636            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 637            << RC.getName() << "Class::"
 638            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 639         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 640           ArrayRef<Record*> Elems = RC.getOrder(oi);
 641           if (!Elems.empty()) {
 642             OS << "  static const unsigned AltOrder" << oi << "[] = {";
 643             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 644               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 645             OS << " };\n";
 646           }
 647         }
 648         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 649            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 650            << "  static const ArrayRef<unsigned> Order[] = {\n"
 651            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 652         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 653           if (RC.getOrder(oi).empty())
 654             OS << "),\n    ArrayRef<unsigned>(";
 655           else
 656             OS << "),\n    makeArrayRef(AltOrder" << oi;
 657         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 658            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 659            << ");\n  return Order[Select];\n}\n";
 660         }
 661     }
 662
 663     OS << "}\n";
 664   }
 665
 666   OS << "\nnamespace {\n";
 667   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 668   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 669     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 670        << "RegClass,\n";
 671   OS << "  };\n";
 672   OS << "}\n";       // End of anonymous namespace...
 673
 674   // Emit extra information about registers.
 675   const std::string &TargetName = Target.getName();
 676   OS << "\n  static const TargetRegisterInfoDesc "
 677      << TargetName << "RegInfoDesc[] = "
 678      << "{ // Extra Descriptors\n";
 679   OS << "    { 0, 0 },\n";
 680
 681   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 682   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 683     const CodeGenRegister &Reg = *Regs[i];
 684     OS << "    { ";
 685     OS << Reg.CostPerUse << ", "
 686        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 687   }
 688   OS << "  };\n";      // End of register descriptors...
 689
 690
 691   // Calculate the mapping of subregister+index pairs to physical registers.
 692   // This will also create further anonymous indexes.
 693   unsigned NamedIndices = RegBank.getNumNamedIndices();
 694
 695   // Emit SubRegIndex names, skipping 0
 696   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 697   OS << "\n  static const char *const " << TargetName
 698      << "SubRegIndexTable[] = { \"";
 699   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 700     OS << SubRegIndices[i]->getName();
 701     if (i+1 != e)
 702       OS << "\", \"";
 703   }
 704   OS << "\" };\n\n";
 705
 706   // Emit names of the anonymus subreg indexes.
 707   if (SubRegIndices.size() > NamedIndices) {
 708     OS << "  enum {";
 709     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 710       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 711       if (i+1 != e)
 712         OS << ',';
 713     }
 714     OS << "\n  };\n\n";
 715   }
 716   OS << "\n";
 717
 718   std::string ClassName = Target.getName() + "GenRegisterInfo";
 719
 720   // Emit the subregister + index mapping function based on the information
 721   // calculated above.
 722   OS << "unsigned " << ClassName
 723      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 724      << "  switch (RegNo) {\n"
 725      << "  default:\n    return 0;\n";
 726   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 727     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 728     if (SRM.empty())
 729       continue;
 730     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 731     OS << "    switch (Index) {\n";
 732     OS << "    default: return 0;\n";
 733     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 734          ie = SRM.end(); ii != ie; ++ii)
 735       OS << "    case " << ii->first->getQualifiedName()
 736          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 737     OS << "    };\n" << "    break;\n";
 738   }
 739   OS << "  };\n";
 740   OS << "  return 0;\n";
 741   OS << "}\n\n";
 742
 743   OS << "unsigned " << ClassName
 744      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 745      << "  switch (RegNo) {\n"
 746      << "  default:\n    return 0;\n";
 747    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 748      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 749      if (SRM.empty())
 750        continue;
 751     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 752     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 753          ie = SRM.end(); ii != ie; ++ii)
 754       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 755          << ")  return " << ii->first->getQualifiedName() << ";\n";
 756     OS << "    return 0;\n";
 757   }
 758   OS << "  };\n";
 759   OS << "  return 0;\n";
 760   OS << "}\n\n";
 761
 762   // Emit composeSubRegIndices
 763   OS << "unsigned " << ClassName
 764      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 765      << "  switch (IdxA) {\n"
 766      << "  default:\n    return IdxB;\n";
 767   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 768     bool Open = false;
 769     for (unsigned j = 0; j != e; ++j) {
 770       if (CodeGenSubRegIndex *Comp =
 771             SubRegIndices[i]->compose(SubRegIndices[j])) {
 772         if (!Open) {
 773           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 774              << ": switch(IdxB) {\n    default: return IdxB;\n";
 775           Open = true;
 776         }
 777         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 778            << ": return " << Comp->getQualifiedName() << ";\n";
 779       }
 780     }
 781     if (Open)
 782       OS << "    }\n";
 783   }
 784   OS << "  }\n}\n\n";
 785
 786   // Emit getSubClassWithSubReg.
 787   OS << "const TargetRegisterClass *" << ClassName
 788      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 789         " const {\n";
 790   if (SubRegIndices.empty()) {
 791     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 792        << "  return RC;\n";
 793   } else {
 794     // Use the smallest type that can hold a regclass ID with room for a
 795     // sentinel.
 796     if (RegisterClasses.size() < UINT8_MAX)
 797       OS << "  static const uint8_t Table[";
 798     else if (RegisterClasses.size() < UINT16_MAX)
 799       OS << "  static const uint16_t Table[";
 800     else
 801       throw "Too many register classes.";
 802     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 803     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 804       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 805       OS << "    {\t// " << RC.getName() << "\n";
 806       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 807         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 808         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 809           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 810              << " -> " << SRC->getName() << "\n";
 811         else
 812           OS << "      0,\t// " << Idx->getName() << "\n";
 813       }
 814       OS << "    },\n";
 815     }
 816     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 817        << "  if (!Idx) return RC;\n  --Idx;\n"
 818        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 819        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 820        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 821   }
 822   OS << "}\n\n";
 823
 824   // Emit getMatchingSuperRegClass.
 825   OS << "const TargetRegisterClass *" << ClassName
 826      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 827         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 828   if (SubRegIndices.empty()) {
 829     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 830   } else {
 831     // We need to find the largest sub-class of A such that every register has
 832     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 833     // super-register classes that map into B. Then compute the largest common
 834     // sub-class with A by taking advantage of the register class ordering,
 835     // like getCommonSubClass().
 836
 837     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 838     // the number of 32-bit words required to represent all register classes.
 839     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 840     BitVector BV(RegisterClasses.size());
 841
 842     OS << "  static const unsigned Table[" << RegisterClasses.size()
 843        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 844     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 845       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 846       OS << "    {\t// " << RC.getName() << "\n";
 847       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 848         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 849         BV.reset();
 850         RC.getSuperRegClasses(Idx, BV);
 851         OS << "      { ";
 852         printBitVectorAsHex(OS, BV, 32);
 853         OS << "},\t// " << Idx->getName() << '\n';
 854       }
 855       OS << "    },\n";
 856     }
 857     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 858        << "  --Idx;\n"
 859        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 860        << "  const unsigned *TV = Table[B->getID()][Idx];\n"
 861        << "  const unsigned *SC = A->getSubClassMask();\n"
 862        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 863        << "    if (unsigned Common = TV[i] & SC[i])\n"
 864        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 865        << "  return 0;\n";
 866   }
 867   OS << "}\n\n";
 868
 869   // Emit the constructor of the class...
 870   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 871
 872   OS << ClassName << "::" << ClassName
 873      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 874      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 875      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 876      << "                 " << TargetName << "SubRegIndexTable) {\n"
 877      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 878      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 879      << RegisterClasses.size() << ");\n\n";
 880
 881   EmitRegMapping(OS, Regs, true);
 882
 883   OS << "}\n\n";
 884
 885
 886   // Emit CalleeSavedRegs information.
 887   std::vector<Record*> CSRSets =
 888     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 889   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 890     Record *CSRSet = CSRSets[i];
 891     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 892     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 893
 894     // Emit the *_SaveList list of callee-saved registers.
 895     OS << "static const unsigned " << CSRSet->getName()
 896        << "_SaveList[] = { ";
 897     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 898       OS << getQualifiedName((*Regs)[r]) << ", ";
 899     OS << "0 };\n";
 900
 901     // Emit the *_RegMask bit mask of call-preserved registers.
 902     OS << "static const uint32_t " << CSRSet->getName()
 903        << "_RegMask[] = { ";
 904     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 905     OS << "};\n";
 906   }
 907   OS << "\n\n";
 908
 909   OS << "} // End llvm namespace \n";
 910   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 911 }
 912
 913 void RegisterInfoEmitter::run(raw_ostream &OS) {
 914   CodeGenTarget Target(Records);
 915   CodeGenRegBank &RegBank = Target.getRegBank();
 916   RegBank.computeDerivedInfo();
 917
 918   runEnums(OS, Target, RegBank);
 919   runMCDesc(OS, Target, RegBank);
 920   runTargetHeader(OS, Target, RegBank);
 921   runTargetDesc(OS, Target, RegBank);
 922 }