utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "CodeGenRegisters.h"
  17 #include "CodeGenTarget.h"
  18 #include "SequenceToOffsetTable.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/Twine.h"
  23 #include "llvm/Support/Format.h"
  24 #include "llvm/TableGen/Error.h"
  25 #include "llvm/TableGen/Record.h"
  26 #include "llvm/TableGen/TableGenBackend.h"
  27 #include <algorithm>
  28 #include <set>
  29 #include <vector>
  30 using namespace llvm;
  31
  32 namespace {
  33 class RegisterInfoEmitter {
  34   RecordKeeper &Records;
  35 public:
  36   RegisterInfoEmitter(RecordKeeper &R) : Records(R) {}
  37
  38   // runEnums - Print out enum values for all of the registers.
  39   void runEnums(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  40
  41   // runMCDesc - Print out MC register descriptions.
  42   void runMCDesc(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  43
  44   // runTargetHeader - Emit a header fragment for the register info emitter.
  45   void runTargetHeader(raw_ostream &o, CodeGenTarget &Target,
  46                        CodeGenRegBank &Bank);
  47
  48   // runTargetDesc - Output the target register and register file descriptions.
  49   void runTargetDesc(raw_ostream &o, CodeGenTarget &Target,
  50                      CodeGenRegBank &Bank);
  51
  52   // run - Output the register file description.
  53   void run(raw_ostream &o);
  54
  55 private:
  56   void EmitRegMapping(raw_ostream &o,
  57                       const std::vector<CodeGenRegister*> &Regs, bool isCtor);
  58   void EmitRegMappingTables(raw_ostream &o,
  59                             const std::vector<CodeGenRegister*> &Regs,
  60                             bool isCtor);
  61   void EmitRegClasses(raw_ostream &OS, CodeGenTarget &Target);
  62
  63   void EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
  64                            const std::string &ClassName);
  65   void emitComposeSubRegIndices(raw_ostream &OS, CodeGenRegBank &RegBank,
  66                                 const std::string &ClassName);
  67 };
  68 } // End anonymous namespace
  69
  70 // runEnums - Print out enum values for all of the registers.
  71 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  72                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  73   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  74
  75   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  76   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  77
  78   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  79
  80   emitSourceFileHeader("Target Register Enum Values", OS);
  81
  82   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  83   OS << "#undef GET_REGINFO_ENUM\n";
  84
  85   OS << "namespace llvm {\n\n";
  86
  87   OS << "class MCRegisterClass;\n"
  88      << "extern const MCRegisterClass " << Namespace
  89      << "MCRegisterClasses[];\n\n";
  90
  91   if (!Namespace.empty())
  92     OS << "namespace " << Namespace << " {\n";
  93   OS << "enum {\n  NoRegister,\n";
  94
  95   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  96     OS << "  " << Registers[i]->getName() << " = " <<
  97       Registers[i]->EnumValue << ",\n";
  98   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  99          "Register enum value mismatch!");
 100   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
 101   OS << "};\n";
 102   if (!Namespace.empty())
 103     OS << "}\n";
 104
 105   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
 106   if (!RegisterClasses.empty()) {
 107
 108     // RegisterClass enums are stored as uint16_t in the tables.
 109     assert(RegisterClasses.size() <= 0xffff &&
 110            "Too many register classes to fit in tables");
 111
 112     OS << "\n// Register classes\n";
 113     if (!Namespace.empty())
 114       OS << "namespace " << Namespace << " {\n";
 115     OS << "enum {\n";
 116     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 117       if (i) OS << ",\n";
 118       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
 119       OS << " = " << i;
 120     }
 121     OS << "\n  };\n";
 122     if (!Namespace.empty())
 123       OS << "}\n";
 124   }
 125
 126   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
 127   // If the only definition is the default NoRegAltName, we don't need to
 128   // emit anything.
 129   if (RegAltNameIndices.size() > 1) {
 130     OS << "\n// Register alternate name indices\n";
 131     if (!Namespace.empty())
 132       OS << "namespace " << Namespace << " {\n";
 133     OS << "enum {\n";
 134     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
 135       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
 136     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
 137     OS << "};\n";
 138     if (!Namespace.empty())
 139       OS << "}\n";
 140   }
 141
 142   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 143   if (!SubRegIndices.empty()) {
 144     OS << "\n// Subregister indices\n";
 145     std::string Namespace =
 146       SubRegIndices[0]->getNamespace();
 147     if (!Namespace.empty())
 148       OS << "namespace " << Namespace << " {\n";
 149     OS << "enum {\n  NoSubRegister,\n";
 150     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 151       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 152     OS << "  NUM_TARGET_SUBREGS\n};\n";
 153     if (!Namespace.empty())
 154       OS << "}\n";
 155   }
 156
 157   OS << "} // End llvm namespace \n";
 158   OS << "#endif // GET_REGINFO_ENUM\n\n";
 159 }
 160
 161 void RegisterInfoEmitter::
 162 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 163                     const std::string &ClassName) {
 164   unsigned NumRCs = RegBank.getRegClasses().size();
 165   unsigned NumSets = RegBank.getNumRegPressureSets();
 166
 167   OS << "/// Get the weight in units of pressure for this register class.\n"
 168      << "const RegClassWeight &" << ClassName << "::\n"
 169      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 170      << "  static const RegClassWeight RCWeightTable[] = {\n";
 171   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 172     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 173     const CodeGenRegister::Set &Regs = RC.getMembers();
 174     if (Regs.empty())
 175       OS << "    {0, 0";
 176     else {
 177       std::vector<unsigned> RegUnits;
 178       RC.buildRegUnitSet(RegUnits);
 179       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 180          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 181     }
 182     OS << "},  \t// " << RC.getName() << "\n";
 183   }
 184   OS << "    {0, 0} };\n"
 185      << "  return RCWeightTable[RC->getID()];\n"
 186      << "}\n\n";
 187
 188   // Reasonable targets (not ARMv7) have unit weight for all units, so don't
 189   // bother generating a table.
 190   bool RegUnitsHaveUnitWeight = true;
 191   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 192        UnitIdx < UnitEnd; ++UnitIdx) {
 193     if (RegBank.getRegUnit(UnitIdx).Weight > 1)
 194       RegUnitsHaveUnitWeight = false;
 195   }
 196   OS << "/// Get the weight in units of pressure for this register unit.\n"
 197      << "unsigned " << ClassName << "::\n"
 198      << "getRegUnitWeight(unsigned RegUnit) const {\n"
 199      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 200      << " && \"invalid register unit\");\n";
 201   if (!RegUnitsHaveUnitWeight) {
 202     OS << "  static const uint8_t RUWeightTable[] = {\n    ";
 203     for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 204          UnitIdx < UnitEnd; ++UnitIdx) {
 205       const RegUnit &RU = RegBank.getRegUnit(UnitIdx);
 206       assert(RU.Weight < 256 && "RegUnit too heavy");
 207       OS << RU.Weight << ", ";
 208     }
 209     OS << "0 };\n"
 210        << "  return RUWeightTable[RegUnit];\n";
 211   }
 212   else {
 213     OS << "  // All register units have unit weight.\n"
 214        << "  return 1;\n";
 215   }
 216   OS << "}\n\n";
 217
 218   OS << "\n"
 219      << "// Get the number of dimensions of register pressure.\n"
 220      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 221      << "  return " << NumSets << ";\n}\n\n";
 222
 223   OS << "// Get the name of this register unit pressure set.\n"
 224      << "const char *" << ClassName << "::\n"
 225      << "getRegPressureSetName(unsigned Idx) const {\n"
 226      << "  static const char *PressureNameTable[] = {\n";
 227   for (unsigned i = 0; i < NumSets; ++i ) {
 228     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 229   }
 230   OS << "    0 };\n"
 231      << "  return PressureNameTable[Idx];\n"
 232      << "}\n\n";
 233
 234   OS << "// Get the register unit pressure limit for this dimension.\n"
 235      << "// This limit must be adjusted dynamically for reserved registers.\n"
 236      << "unsigned " << ClassName << "::\n"
 237      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 238      << "  static const unsigned PressureLimitTable[] = {\n";
 239   for (unsigned i = 0; i < NumSets; ++i ) {
 240     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 241     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 242        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 243   }
 244   OS << "    0 };\n"
 245      << "  return PressureLimitTable[Idx];\n"
 246      << "}\n\n";
 247
 248   // This table may be larger than NumRCs if some register units needed a list
 249   // of unit sets that did not correspond to a register class.
 250   unsigned NumRCUnitSets = RegBank.getNumRegClassPressureSetLists();
 251   OS << "/// Table of pressure sets per register class or unit.\n"
 252      << "static const int RCSetsTable[] = {\n    ";
 253   std::vector<unsigned> RCSetStarts(NumRCUnitSets);
 254   for (unsigned i = 0, StartIdx = 0, e = NumRCUnitSets; i != e; ++i) {
 255     RCSetStarts[i] = StartIdx;
 256     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 257     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 258            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 259       OS << *PSetI << ",  ";
 260       ++StartIdx;
 261     }
 262     OS << "-1,  \t// #" << RCSetStarts[i] << " ";
 263     if (i < NumRCs)
 264       OS << RegBank.getRegClasses()[i]->getName();
 265     else {
 266       OS << "inferred";
 267       for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 268              PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 269         OS << "~" << RegBank.getRegPressureSet(*PSetI).Name;
 270       }
 271     }
 272     OS << "\n    ";
 273     ++StartIdx;
 274   }
 275   OS << "-1 };\n\n";
 276
 277   OS << "/// Get the dimensions of register pressure impacted by this "
 278      << "register class.\n"
 279      << "/// Returns a -1 terminated array of pressure set IDs\n"
 280      << "const int* " << ClassName << "::\n"
 281      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n";
 282   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 283   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 284     OS << RCSetStarts[i] << ",";
 285   }
 286   OS << "0 };\n"
 287      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 288      << "  return &RCSetsTable[SetListStart];\n"
 289      << "}\n\n";
 290
 291   OS << "/// Get the dimensions of register pressure impacted by this "
 292      << "register unit.\n"
 293      << "/// Returns a -1 terminated array of pressure set IDs\n"
 294      << "const int* " << ClassName << "::\n"
 295      << "getRegUnitPressureSets(unsigned RegUnit) const {\n"
 296      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 297      << " && \"invalid register unit\");\n";
 298   OS << "  static const unsigned RUSetStartTable[] = {\n    ";
 299   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 300        UnitIdx < UnitEnd; ++UnitIdx) {
 301     OS << RCSetStarts[RegBank.getRegUnit(UnitIdx).RegClassUnitSetsIdx] << ",";
 302   }
 303   OS << "0 };\n"
 304      << "  unsigned SetListStart = RUSetStartTable[RegUnit];\n"
 305      << "  return &RCSetsTable[SetListStart];\n"
 306      << "}\n\n";
 307 }
 308
 309 void
 310 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 311                                        const std::vector<CodeGenRegister*> &Regs,
 312                                           bool isCtor) {
 313   // Collect all information about dwarf register numbers
 314   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 315   DwarfRegNumsMapTy DwarfRegNums;
 316
 317   // First, just pull all provided information to the map
 318   unsigned maxLength = 0;
 319   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 320     Record *Reg = Regs[i]->TheDef;
 321     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 322     maxLength = std::max((size_t)maxLength, RegNums.size());
 323     if (DwarfRegNums.count(Reg))
 324       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 325                    getQualifiedName(Reg) + "specified multiple times");
 326     DwarfRegNums[Reg] = RegNums;
 327   }
 328
 329   if (!maxLength)
 330     return;
 331
 332   // Now we know maximal length of number list. Append -1's, where needed
 333   for (DwarfRegNumsMapTy::iterator
 334        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 335     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 336       I->second.push_back(-1);
 337
 338   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 339
 340   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 341
 342   // Emit reverse information about the dwarf register numbers.
 343   for (unsigned j = 0; j < 2; ++j) {
 344     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 345       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 346       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 347       OS << i << "Dwarf2L[]";
 348
 349       if (!isCtor) {
 350         OS << " = {\n";
 351
 352         // Store the mapping sorted by the LLVM reg num so lookup can be done
 353         // with a binary search.
 354         std::map<uint64_t, Record*> Dwarf2LMap;
 355         for (DwarfRegNumsMapTy::iterator
 356                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 357           int DwarfRegNo = I->second[i];
 358           if (DwarfRegNo < 0)
 359             continue;
 360           Dwarf2LMap[DwarfRegNo] = I->first;
 361         }
 362
 363         for (std::map<uint64_t, Record*>::iterator
 364                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 365           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 366              << " },\n";
 367
 368         OS << "};\n";
 369       } else {
 370         OS << ";\n";
 371       }
 372
 373       // We have to store the size in a const global, it's used in multiple
 374       // places.
 375       OS << "extern const unsigned " << Namespace
 376          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 377       if (!isCtor)
 378         OS << " = sizeof(" << Namespace
 379            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 380            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 381       else
 382         OS << ";\n\n";
 383     }
 384   }
 385
 386   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 387     Record *Reg = Regs[i]->TheDef;
 388     const RecordVal *V = Reg->getValue("DwarfAlias");
 389     if (!V || !V->getValue())
 390       continue;
 391
 392     DefInit *DI = cast<DefInit>(V->getValue());
 393     Record *Alias = DI->getDef();
 394     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 395   }
 396
 397   // Emit information about the dwarf register numbers.
 398   for (unsigned j = 0; j < 2; ++j) {
 399     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 400       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 401       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 402       OS << i << "L2Dwarf[]";
 403       if (!isCtor) {
 404         OS << " = {\n";
 405         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 406         // with a binary search.
 407         for (DwarfRegNumsMapTy::iterator
 408                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 409           int RegNo = I->second[i];
 410           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 411             continue;
 412
 413           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 414              << "U },\n";
 415         }
 416         OS << "};\n";
 417       } else {
 418         OS << ";\n";
 419       }
 420
 421       // We have to store the size in a const global, it's used in multiple
 422       // places.
 423       OS << "extern const unsigned " << Namespace
 424          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 425       if (!isCtor)
 426         OS << " = sizeof(" << Namespace
 427            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 428            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 429       else
 430         OS << ";\n\n";
 431     }
 432   }
 433 }
 434
 435 void
 436 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 437                                     const std::vector<CodeGenRegister*> &Regs,
 438                                     bool isCtor) {
 439   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 440   // to the MCRegisterInfo object.
 441   unsigned maxLength = 0;
 442   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 443     Record *Reg = Regs[i]->TheDef;
 444     maxLength = std::max((size_t)maxLength,
 445                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 446   }
 447
 448   if (!maxLength)
 449     return;
 450
 451   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 452
 453   // Emit reverse information about the dwarf register numbers.
 454   for (unsigned j = 0; j < 2; ++j) {
 455     OS << "  switch (";
 456     if (j == 0)
 457       OS << "DwarfFlavour";
 458     else
 459       OS << "EHFlavour";
 460     OS << ") {\n"
 461      << "  default:\n"
 462      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 463
 464     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 465       OS << "  case " << i << ":\n";
 466       OS << "    ";
 467       if (!isCtor)
 468         OS << "RI->";
 469       std::string Tmp;
 470       raw_string_ostream(Tmp) << Namespace
 471                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 472                               << "Dwarf2L";
 473       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 474       if (j == 0)
 475           OS << "false";
 476         else
 477           OS << "true";
 478       OS << ");\n";
 479       OS << "    break;\n";
 480     }
 481     OS << "  }\n";
 482   }
 483
 484   // Emit information about the dwarf register numbers.
 485   for (unsigned j = 0; j < 2; ++j) {
 486     OS << "  switch (";
 487     if (j == 0)
 488       OS << "DwarfFlavour";
 489     else
 490       OS << "EHFlavour";
 491     OS << ") {\n"
 492        << "  default:\n"
 493        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 494
 495     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 496       OS << "  case " << i << ":\n";
 497       OS << "    ";
 498       if (!isCtor)
 499         OS << "RI->";
 500       std::string Tmp;
 501       raw_string_ostream(Tmp) << Namespace
 502                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 503                               << "L2Dwarf";
 504       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 505       if (j == 0)
 506           OS << "false";
 507         else
 508           OS << "true";
 509       OS << ");\n";
 510       OS << "    break;\n";
 511     }
 512     OS << "  }\n";
 513   }
 514 }
 515
 516 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 517 // Width is the number of bits per hex number.
 518 static void printBitVectorAsHex(raw_ostream &OS,
 519                                 const BitVector &Bits,
 520                                 unsigned Width) {
 521   assert(Width <= 32 && "Width too large");
 522   unsigned Digits = (Width + 3) / 4;
 523   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 524     unsigned Value = 0;
 525     for (unsigned j = 0; j != Width && i + j != e; ++j)
 526       Value |= Bits.test(i + j) << j;
 527     OS << format("0x%0*x, ", Digits, Value);
 528   }
 529 }
 530
 531 // Helper to emit a set of bits into a constant byte array.
 532 class BitVectorEmitter {
 533   BitVector Values;
 534 public:
 535   void add(unsigned v) {
 536     if (v >= Values.size())
 537       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 538     Values[v] = true;
 539   }
 540
 541   void print(raw_ostream &OS) {
 542     printBitVectorAsHex(OS, Values, 8);
 543   }
 544 };
 545
 546 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 547   OS << getEnumName(VT);
 548 }
 549
 550 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 551   OS << Idx->EnumValue;
 552 }
 553
 554 // Differentially encoded register and regunit lists allow for better
 555 // compression on regular register banks. The sequence is computed from the
 556 // differential list as:
 557 //
 558 //   out[0] = InitVal;
 559 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 560 //
 561 // The initial value depends on the specific list. The list is terminated by a
 562 // 0 differential which means we can't encode repeated elements.
 563
 564 typedef SmallVector<uint16_t, 4> DiffVec;
 565
 566 // Differentially encode a sequence of numbers into V. The starting value and
 567 // terminating 0 are not added to V, so it will have the same size as List.
 568 static
 569 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, ArrayRef<unsigned> List) {
 570   assert(V.empty() && "Clear DiffVec before diffEncode.");
 571   uint16_t Val = uint16_t(InitVal);
 572   for (unsigned i = 0; i != List.size(); ++i) {
 573     uint16_t Cur = List[i];
 574     V.push_back(Cur - Val);
 575     Val = Cur;
 576   }
 577   return V;
 578 }
 579
 580 template<typename Iter>
 581 static
 582 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, Iter Begin, Iter End) {
 583   assert(V.empty() && "Clear DiffVec before diffEncode.");
 584   uint16_t Val = uint16_t(InitVal);
 585   for (Iter I = Begin; I != End; ++I) {
 586     uint16_t Cur = (*I)->EnumValue;
 587     V.push_back(Cur - Val);
 588     Val = Cur;
 589   }
 590   return V;
 591 }
 592
 593 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 594   OS << Val;
 595 }
 596
 597 // Try to combine Idx's compose map into Vec if it is compatible.
 598 // Return false if it's not possible.
 599 static bool combine(const CodeGenSubRegIndex *Idx,
 600                     SmallVectorImpl<CodeGenSubRegIndex*> &Vec) {
 601   const CodeGenSubRegIndex::CompMap &Map = Idx->getComposites();
 602   for (CodeGenSubRegIndex::CompMap::const_iterator
 603        I = Map.begin(), E = Map.end(); I != E; ++I) {
 604     CodeGenSubRegIndex *&Entry = Vec[I->first->EnumValue - 1];
 605     if (Entry && Entry != I->second)
 606       return false;
 607   }
 608
 609   // All entries are compatible. Make it so.
 610   for (CodeGenSubRegIndex::CompMap::const_iterator
 611        I = Map.begin(), E = Map.end(); I != E; ++I)
 612     Vec[I->first->EnumValue - 1] = I->second;
 613   return true;
 614 }
 615
 616 static const char *getMinimalTypeForRange(uint64_t Range) {
 617   assert(Range < 0xFFFFFFFFULL && "Enum too large");
 618   if (Range > 0xFFFF)
 619     return "uint32_t";
 620   if (Range > 0xFF)
 621     return "uint16_t";
 622   return "uint8_t";
 623 }
 624
 625 void
 626 RegisterInfoEmitter::emitComposeSubRegIndices(raw_ostream &OS,
 627                                               CodeGenRegBank &RegBank,
 628                                               const std::string &ClName) {
 629   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 630   OS << "unsigned " << ClName
 631      << "::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {\n";
 632
 633   // Many sub-register indexes are composition-compatible, meaning that
 634   //
 635   //   compose(IdxA, IdxB) == compose(IdxA', IdxB)
 636   //
 637   // for many IdxA, IdxA' pairs. Not all sub-register indexes can be composed.
 638   // The illegal entries can be use as wildcards to compress the table further.
 639
 640   // Map each Sub-register index to a compatible table row.
 641   SmallVector<unsigned, 4> RowMap;
 642   SmallVector<SmallVector<CodeGenSubRegIndex*, 4>, 4> Rows;
 643
 644   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 645     unsigned Found = ~0u;
 646     for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 647       if (combine(SubRegIndices[i], Rows[r])) {
 648         Found = r;
 649         break;
 650       }
 651     }
 652     if (Found == ~0u) {
 653       Found = Rows.size();
 654       Rows.resize(Found + 1);
 655       Rows.back().resize(SubRegIndices.size());
 656       combine(SubRegIndices[i], Rows.back());
 657     }
 658     RowMap.push_back(Found);
 659   }
 660
 661   // Output the row map if there is multiple rows.
 662   if (Rows.size() > 1) {
 663     OS << "  static const " << getMinimalTypeForRange(Rows.size())
 664        << " RowMap[" << SubRegIndices.size() << "] = {\n    ";
 665     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 666       OS << RowMap[i] << ", ";
 667     OS << "\n  };\n";
 668   }
 669
 670   // Output the rows.
 671   OS << "  static const " << getMinimalTypeForRange(SubRegIndices.size()+1)
 672      << " Rows[" << Rows.size() << "][" << SubRegIndices.size() << "] = {\n";
 673   for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 674     OS << "    { ";
 675     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 676       if (Rows[r][i])
 677         OS << Rows[r][i]->EnumValue << ", ";
 678       else
 679         OS << "0, ";
 680     OS << "},\n";
 681   }
 682   OS << "  };\n\n";
 683
 684   OS << "  --IdxA; assert(IdxA < " << SubRegIndices.size() << ");\n"
 685      << "  --IdxB; assert(IdxB < " << SubRegIndices.size() << ");\n";
 686   if (Rows.size() > 1)
 687     OS << "  return Rows[RowMap[IdxA]][IdxB];\n";
 688   else
 689     OS << "  return Rows[0][IdxB];\n";
 690   OS << "}\n\n";
 691 }
 692
 693 //
 694 // runMCDesc - Print out MC register descriptions.
 695 //
 696 void
 697 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 698                                CodeGenRegBank &RegBank) {
 699   emitSourceFileHeader("MC Register Information", OS);
 700
 701   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 702   OS << "#undef GET_REGINFO_MC_DESC\n";
 703
 704   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 705
 706   // The lists of sub-registers and super-registers go in the same array.  That
 707   // allows us to share suffixes.
 708   typedef std::vector<const CodeGenRegister*> RegVec;
 709
 710   // Differentially encoded lists.
 711   SequenceToOffsetTable<DiffVec> DiffSeqs;
 712   SmallVector<DiffVec, 4> SubRegLists(Regs.size());
 713   SmallVector<DiffVec, 4> SuperRegLists(Regs.size());
 714   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 715   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 716
 717   // Keep track of sub-register names as well. These are not differentially
 718   // encoded.
 719   typedef SmallVector<const CodeGenSubRegIndex*, 4> SubRegIdxVec;
 720   SequenceToOffsetTable<SubRegIdxVec> SubRegIdxSeqs;
 721   SmallVector<SubRegIdxVec, 4> SubRegIdxLists(Regs.size());
 722
 723   SequenceToOffsetTable<std::string> RegStrings;
 724
 725   // Precompute register lists for the SequenceToOffsetTable.
 726   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 727     const CodeGenRegister *Reg = Regs[i];
 728
 729     RegStrings.add(Reg->getName());
 730
 731     // Compute the ordered sub-register list.
 732     SetVector<const CodeGenRegister*> SR;
 733     Reg->addSubRegsPreOrder(SR, RegBank);
 734     diffEncode(SubRegLists[i], Reg->EnumValue, SR.begin(), SR.end());
 735     DiffSeqs.add(SubRegLists[i]);
 736
 737     // Compute the corresponding sub-register indexes.
 738     SubRegIdxVec &SRIs = SubRegIdxLists[i];
 739     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 740       SRIs.push_back(Reg->getSubRegIndex(SR[j]));
 741     SubRegIdxSeqs.add(SRIs);
 742
 743     // Super-registers are already computed.
 744     const RegVec &SuperRegList = Reg->getSuperRegs();
 745     diffEncode(SuperRegLists[i], Reg->EnumValue,
 746                SuperRegList.begin(), SuperRegList.end());
 747     DiffSeqs.add(SuperRegLists[i]);
 748
 749     // Differentially encode the register unit list, seeded by register number.
 750     // First compute a scale factor that allows more diff-lists to be reused:
 751     //
 752     //   D0 -> (S0, S1)
 753     //   D1 -> (S2, S3)
 754     //
 755     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 756     // value for the differential decoder is the register number multiplied by
 757     // the scale.
 758     //
 759     // Check the neighboring registers for arithmetic progressions.
 760     unsigned ScaleA = ~0u, ScaleB = ~0u;
 761     ArrayRef<unsigned> RUs = Reg->getNativeRegUnits();
 762     if (i > 0 && Regs[i-1]->getNativeRegUnits().size() == RUs.size())
 763       ScaleB = RUs.front() - Regs[i-1]->getNativeRegUnits().front();
 764     if (i+1 != Regs.size() &&
 765         Regs[i+1]->getNativeRegUnits().size() == RUs.size())
 766       ScaleA = Regs[i+1]->getNativeRegUnits().front() - RUs.front();
 767     unsigned Scale = std::min(ScaleB, ScaleA);
 768     // Default the scale to 0 if it can't be encoded in 4 bits.
 769     if (Scale >= 16)
 770       Scale = 0;
 771     RegUnitInitScale[i] = Scale;
 772     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg->EnumValue, RUs));
 773   }
 774
 775   // Compute the final layout of the sequence table.
 776   DiffSeqs.layout();
 777   SubRegIdxSeqs.layout();
 778
 779   OS << "namespace llvm {\n\n";
 780
 781   const std::string &TargetName = Target.getName();
 782
 783   // Emit the shared table of differential lists.
 784   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[] = {\n";
 785   DiffSeqs.emit(OS, printDiff16);
 786   OS << "};\n\n";
 787
 788   // Emit the table of sub-register indexes.
 789   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[] = {\n";
 790   SubRegIdxSeqs.emit(OS, printSubRegIndex);
 791   OS << "};\n\n";
 792
 793   // Emit the string table.
 794   RegStrings.layout();
 795   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 796   RegStrings.emit(OS, printChar);
 797   OS << "};\n\n";
 798
 799   OS << "extern const MCRegisterDesc " << TargetName
 800      << "RegDesc[] = { // Descriptors\n";
 801   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0 },\n";
 802
 803   // Emit the register descriptors now.
 804   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 805     const CodeGenRegister *Reg = Regs[i];
 806     OS << "  { " << RegStrings.get(Reg->getName()) << ", "
 807        << DiffSeqs.get(SubRegLists[i]) << ", "
 808        << DiffSeqs.get(SuperRegLists[i]) << ", "
 809        << SubRegIdxSeqs.get(SubRegIdxLists[i]) << ", "
 810        << (DiffSeqs.get(RegUnitLists[i])*16 + RegUnitInitScale[i]) << " },\n";
 811   }
 812   OS << "};\n\n";      // End of register descriptors...
 813
 814   // Emit the table of register unit roots. Each regunit has one or two root
 815   // registers.
 816   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2] = {\n";
 817   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
 818     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
 819     assert(!Roots.empty() && "All regunits must have a root register.");
 820     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
 821     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
 822     for (unsigned r = 1; r != Roots.size(); ++r)
 823       OS << ", " << getQualifiedName(Roots[r]->TheDef);
 824     OS << " },\n";
 825   }
 826   OS << "};\n\n";
 827
 828   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 829
 830   // Loop over all of the register classes... emitting each one.
 831   OS << "namespace {     // Register classes...\n";
 832
 833   // Emit the register enum value arrays for each RegisterClass
 834   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 835     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 836     ArrayRef<Record*> Order = RC.getOrder();
 837
 838     // Give the register class a legal C name if it's anonymous.
 839     std::string Name = RC.getName();
 840
 841     // Emit the register list now.
 842     OS << "  // " << Name << " Register Class...\n"
 843        << "  const uint16_t " << Name
 844        << "[] = {\n    ";
 845     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 846       Record *Reg = Order[i];
 847       OS << getQualifiedName(Reg) << ", ";
 848     }
 849     OS << "\n  };\n\n";
 850
 851     OS << "  // " << Name << " Bit set.\n"
 852        << "  const uint8_t " << Name
 853        << "Bits[] = {\n    ";
 854     BitVectorEmitter BVE;
 855     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 856       Record *Reg = Order[i];
 857       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 858     }
 859     BVE.print(OS);
 860     OS << "\n  };\n\n";
 861
 862   }
 863   OS << "}\n\n";
 864
 865   OS << "extern const MCRegisterClass " << TargetName
 866      << "MCRegisterClasses[] = {\n";
 867
 868   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 869     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 870
 871     // Asserts to make sure values will fit in table assuming types from
 872     // MCRegisterInfo.h
 873     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 874     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 875     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 876
 877     OS << "  { " << '\"' << RC.getName() << "\", "
 878        << RC.getName() << ", " << RC.getName() << "Bits, "
 879        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 880        << RC.getQualifiedName() + "RegClassID" << ", "
 881        << RC.SpillSize/8 << ", "
 882        << RC.SpillAlignment/8 << ", "
 883        << RC.CopyCost << ", "
 884        << RC.Allocatable << " },\n";
 885   }
 886
 887   OS << "};\n\n";
 888
 889   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 890
 891   EmitRegMappingTables(OS, Regs, false);
 892
 893   // Emit Reg encoding table
 894   OS << "extern const uint16_t " << TargetName;
 895   OS << "RegEncodingTable[] = {\n";
 896   // Add entry for NoRegister
 897   OS << "  0,\n";
 898   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 899     Record *Reg = Regs[i]->TheDef;
 900     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 901     uint64_t Value = 0;
 902     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 903       if (BitInit *B = dyn_cast<BitInit>(BI->getBit(b)))
 904       Value |= (uint64_t)B->getValue() << b;
 905     }
 906     OS << "  " << Value << ",\n";
 907   }
 908   OS << "};\n";       // End of HW encoding table
 909
 910   // MCRegisterInfo initialization routine.
 911   OS << "static inline void Init" << TargetName
 912      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 913      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {\n"
 914      << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 915      << Regs.size()+1 << ", RA, PC, " << TargetName << "MCRegisterClasses, "
 916      << RegisterClasses.size() << ", "
 917      << TargetName << "RegUnitRoots, "
 918      << RegBank.getNumNativeRegUnits() << ", "
 919      << TargetName << "RegDiffLists, "
 920      << TargetName << "RegStrings, "
 921      << TargetName << "SubRegIdxLists, "
 922      << (SubRegIndices.size() + 1) << ",\n"
 923      << "  " << TargetName << "RegEncodingTable);\n\n";
 924
 925   EmitRegMapping(OS, Regs, false);
 926
 927   OS << "}\n\n";
 928
 929   OS << "} // End llvm namespace \n";
 930   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 931 }
 932
 933 void
 934 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 935                                      CodeGenRegBank &RegBank) {
 936   emitSourceFileHeader("Register Information Header Fragment", OS);
 937
 938   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 939   OS << "#undef GET_REGINFO_HEADER\n";
 940
 941   const std::string &TargetName = Target.getName();
 942   std::string ClassName = TargetName + "GenRegisterInfo";
 943
 944   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 945
 946   OS << "namespace llvm {\n\n";
 947
 948   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 949      << "  explicit " << ClassName
 950      << "(unsigned RA, unsigned D = 0, unsigned E = 0, unsigned PC = 0);\n"
 951      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 952      << "     { return false; }\n";
 953   if (!RegBank.getSubRegIndices().empty()) {
 954     OS << "  virtual unsigned composeSubRegIndicesImpl"
 955        << "(unsigned, unsigned) const;\n"
 956       << "  virtual const TargetRegisterClass *"
 957       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 958   }
 959   OS << "  virtual const RegClassWeight &getRegClassWeight("
 960      << "const TargetRegisterClass *RC) const;\n"
 961      << "  virtual unsigned getRegUnitWeight(unsigned RegUnit) const;\n"
 962      << "  virtual unsigned getNumRegPressureSets() const;\n"
 963      << "  virtual const char *getRegPressureSetName(unsigned Idx) const;\n"
 964      << "  virtual unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 965      << "  virtual const int *getRegClassPressureSets("
 966      << "const TargetRegisterClass *RC) const;\n"
 967      << "  virtual const int *getRegUnitPressureSets(unsigned RegUnit) const;\n"
 968      << "};\n\n";
 969
 970   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 971
 972   if (!RegisterClasses.empty()) {
 973     OS << "namespace " << RegisterClasses[0]->Namespace
 974        << " { // Register classes\n";
 975
 976     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 977       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 978       const std::string &Name = RC.getName();
 979
 980       // Output the extern for the instance.
 981       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 982     }
 983     OS << "} // end of namespace " << TargetName << "\n\n";
 984   }
 985   OS << "} // End llvm namespace \n";
 986   OS << "#endif // GET_REGINFO_HEADER\n\n";
 987 }
 988
 989 //
 990 // runTargetDesc - Output the target register and register file descriptions.
 991 //
 992 void
 993 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 994                                    CodeGenRegBank &RegBank){
 995   emitSourceFileHeader("Target Register and Register Classes Information", OS);
 996
 997   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 998   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 999
1000   OS << "namespace llvm {\n\n";
1001
1002   // Get access to MCRegisterClass data.
1003   OS << "extern const MCRegisterClass " << Target.getName()
1004      << "MCRegisterClasses[];\n";
1005
1006   // Start out by emitting each of the register classes.
1007   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
1008   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
1009
1010   // Collect all registers belonging to any allocatable class.
1011   std::set<Record*> AllocatableRegs;
1012
1013   // Collect allocatable registers.
1014   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1015     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1016     ArrayRef<Record*> Order = RC.getOrder();
1017
1018     if (RC.Allocatable)
1019       AllocatableRegs.insert(Order.begin(), Order.end());
1020   }
1021
1022   // Build a shared array of value types.
1023   SequenceToOffsetTable<SmallVector<MVT::SimpleValueType, 4> > VTSeqs;
1024   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
1025     VTSeqs.add(RegisterClasses[rc]->VTs);
1026   VTSeqs.layout();
1027   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
1028   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
1029   OS << "};\n";
1030
1031   // Emit SubRegIndex names, skipping 0.
1032   OS << "\nstatic const char *const SubRegIndexNameTable[] = { \"";
1033   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1034     OS << SubRegIndices[i]->getName();
1035     if (i + 1 != e)
1036       OS << "\", \"";
1037   }
1038   OS << "\" };\n\n";
1039
1040   // Emit SubRegIndex lane masks, including 0.
1041   OS << "\nstatic const unsigned SubRegIndexLaneMaskTable[] = {\n  ~0u,\n";
1042   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1043     OS << format("  0x%08x, // ", SubRegIndices[i]->LaneMask)
1044        << SubRegIndices[i]->getName() << '\n';
1045   }
1046   OS << " };\n\n";
1047
1048   OS << "\n";
1049
1050   // Now that all of the structs have been emitted, emit the instances.
1051   if (!RegisterClasses.empty()) {
1052     OS << "\nstatic const TargetRegisterClass *const "
1053        << "NullRegClasses[] = { NULL };\n\n";
1054
1055     // Emit register class bit mask tables. The first bit mask emitted for a
1056     // register class, RC, is the set of sub-classes, including RC itself.
1057     //
1058     // If RC has super-registers, also create a list of subreg indices and bit
1059     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
1060     // SuperRC, that satisfies:
1061     //
1062     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
1063     //
1064     // The 0-terminated list of subreg indices starts at:
1065     //
1066     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
1067     //
1068     // The corresponding bitmasks follow the sub-class mask in memory. Each
1069     // mask has RCMaskWords uint32_t entries.
1070     //
1071     // Every bit mask present in the list has at least one bit set.
1072
1073     // Compress the sub-reg index lists.
1074     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
1075     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
1076     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
1077     BitVector MaskBV(RegisterClasses.size());
1078
1079     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1080       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1081       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
1082       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
1083
1084       // Emit super-reg class masks for any relevant SubRegIndices that can
1085       // project into RC.
1086       IdxList &SRIList = SuperRegIdxLists[rc];
1087       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1088         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1089         MaskBV.reset();
1090         RC.getSuperRegClasses(Idx, MaskBV);
1091         if (MaskBV.none())
1092           continue;
1093         SRIList.push_back(Idx);
1094         OS << "\n  ";
1095         printBitVectorAsHex(OS, MaskBV, 32);
1096         OS << "// " << Idx->getName();
1097       }
1098       SuperRegIdxSeqs.add(SRIList);
1099       OS << "\n};\n\n";
1100     }
1101
1102     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
1103     SuperRegIdxSeqs.layout();
1104     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
1105     OS << "};\n\n";
1106
1107     // Emit NULL terminated super-class lists.
1108     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1109       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1110       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
1111
1112       // Skip classes without supers.  We can reuse NullRegClasses.
1113       if (Supers.empty())
1114         continue;
1115
1116       OS << "static const TargetRegisterClass *const "
1117          << RC.getName() << "Superclasses[] = {\n";
1118       for (unsigned i = 0; i != Supers.size(); ++i)
1119         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
1120       OS << "  NULL\n};\n\n";
1121     }
1122
1123     // Emit methods.
1124     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1125       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1126       if (!RC.AltOrderSelect.empty()) {
1127         OS << "\nstatic inline unsigned " << RC.getName()
1128            << "AltOrderSelect(const MachineFunction &MF) {"
1129            << RC.AltOrderSelect << "}\n\n"
1130            << "static ArrayRef<MCPhysReg> " << RC.getName()
1131            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
1132         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
1133           ArrayRef<Record*> Elems = RC.getOrder(oi);
1134           if (!Elems.empty()) {
1135             OS << "  static const MCPhysReg AltOrder" << oi << "[] = {";
1136             for (unsigned elem = 0; elem != Elems.size(); ++elem)
1137               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
1138             OS << " };\n";
1139           }
1140         }
1141         OS << "  const MCRegisterClass &MCR = " << Target.getName()
1142            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
1143            << "  const ArrayRef<MCPhysReg> Order[] = {\n"
1144            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
1145         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
1146           if (RC.getOrder(oi).empty())
1147             OS << "),\n    ArrayRef<MCPhysReg>(";
1148           else
1149             OS << "),\n    makeArrayRef(AltOrder" << oi;
1150         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
1151            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
1152            << ");\n  return Order[Select];\n}\n";
1153         }
1154     }
1155
1156     // Now emit the actual value-initialized register class instances.
1157     OS << "namespace " << RegisterClasses[0]->Namespace
1158        << " {   // Register class instances\n";
1159
1160     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1161       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1162       OS << "  extern const TargetRegisterClass "
1163          << RegisterClasses[i]->getName() << "RegClass = {\n    "
1164          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
1165          << "RegClassID],\n    "
1166          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
1167          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1168          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
1169       if (RC.getSuperClasses().empty())
1170         OS << "NullRegClasses,\n    ";
1171       else
1172         OS << RC.getName() << "Superclasses,\n    ";
1173       if (RC.AltOrderSelect.empty())
1174         OS << "0\n";
1175       else
1176         OS << RC.getName() << "GetRawAllocationOrder\n";
1177       OS << "  };\n\n";
1178     }
1179
1180     OS << "}\n";
1181   }
1182
1183   OS << "\nnamespace {\n";
1184   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1185   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
1186     OS << "    &" << RegisterClasses[i]->getQualifiedName()
1187        << "RegClass,\n";
1188   OS << "  };\n";
1189   OS << "}\n";       // End of anonymous namespace...
1190
1191   // Emit extra information about registers.
1192   const std::string &TargetName = Target.getName();
1193   OS << "\nstatic const TargetRegisterInfoDesc "
1194      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1195   OS << "  { 0, 0 },\n";
1196
1197   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
1198   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1199     const CodeGenRegister &Reg = *Regs[i];
1200     OS << "  { ";
1201     OS << Reg.CostPerUse << ", "
1202        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
1203   }
1204   OS << "};\n";      // End of register descriptors...
1205
1206
1207   std::string ClassName = Target.getName() + "GenRegisterInfo";
1208
1209   if (!SubRegIndices.empty())
1210     emitComposeSubRegIndices(OS, RegBank, ClassName);
1211
1212   // Emit getSubClassWithSubReg.
1213   if (!SubRegIndices.empty()) {
1214     OS << "const TargetRegisterClass *" << ClassName
1215        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1216        << " const {\n";
1217     // Use the smallest type that can hold a regclass ID with room for a
1218     // sentinel.
1219     if (RegisterClasses.size() < UINT8_MAX)
1220       OS << "  static const uint8_t Table[";
1221     else if (RegisterClasses.size() < UINT16_MAX)
1222       OS << "  static const uint16_t Table[";
1223     else
1224       PrintFatalError("Too many register classes.");
1225     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
1226     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1227       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1228       OS << "    {\t// " << RC.getName() << "\n";
1229       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1230         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1231         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1232           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1233              << " -> " << SRC->getName() << "\n";
1234         else
1235           OS << "      0,\t// " << Idx->getName() << "\n";
1236       }
1237       OS << "    },\n";
1238     }
1239     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1240        << "  if (!Idx) return RC;\n  --Idx;\n"
1241        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1242        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1243        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1244   }
1245
1246   EmitRegUnitPressure(OS, RegBank, ClassName);
1247
1248   // Emit the constructor of the class...
1249   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1250   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[];\n";
1251   OS << "extern const char " << TargetName << "RegStrings[];\n";
1252   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2];\n";
1253   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[];\n";
1254   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1255
1256   EmitRegMappingTables(OS, Regs, true);
1257
1258   OS << ClassName << "::\n" << ClassName
1259      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour, unsigned PC)\n"
1260      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1261      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1262      << "             SubRegIndexNameTable, SubRegIndexLaneMaskTable, 0x";
1263   OS.write_hex(RegBank.CoveringLanes);
1264   OS << ") {\n"
1265      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1266      << Regs.size()+1 << ", RA, PC,\n                     " << TargetName
1267      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1268      << "                     " << TargetName << "RegUnitRoots,\n"
1269      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1270      << "                     " << TargetName << "RegDiffLists,\n"
1271      << "                     " << TargetName << "RegStrings,\n"
1272      << "                     " << TargetName << "SubRegIdxLists,\n"
1273      << "                     " << SubRegIndices.size() + 1 << ",\n"
1274      << "                     " << TargetName << "RegEncodingTable);\n\n";
1275
1276   EmitRegMapping(OS, Regs, true);
1277
1278   OS << "}\n\n";
1279
1280
1281   // Emit CalleeSavedRegs information.
1282   std::vector<Record*> CSRSets =
1283     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1284   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1285     Record *CSRSet = CSRSets[i];
1286     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1287     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1288
1289     // Emit the *_SaveList list of callee-saved registers.
1290     OS << "static const MCPhysReg " << CSRSet->getName()
1291        << "_SaveList[] = { ";
1292     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1293       OS << getQualifiedName((*Regs)[r]) << ", ";
1294     OS << "0 };\n";
1295
1296     // Emit the *_RegMask bit mask of call-preserved registers.
1297     OS << "static const uint32_t " << CSRSet->getName()
1298        << "_RegMask[] = { ";
1299     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1300     OS << "};\n";
1301   }
1302   OS << "\n\n";
1303
1304   OS << "} // End llvm namespace \n";
1305   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1306 }
1307
1308 void RegisterInfoEmitter::run(raw_ostream &OS) {
1309   CodeGenTarget Target(Records);
1310   CodeGenRegBank &RegBank = Target.getRegBank();
1311   RegBank.computeDerivedInfo();
1312
1313   runEnums(OS, Target, RegBank);
1314   runMCDesc(OS, Target, RegBank);
1315   runTargetHeader(OS, Target, RegBank);
1316   runTargetDesc(OS, Target, RegBank);
1317 }
1318
1319 namespace llvm {
1320
1321 void EmitRegisterInfo(RecordKeeper &RK, raw_ostream &OS) {
1322   RegisterInfoEmitter(RK).run(OS);
1323 }
1324
1325 } // End llvm namespace