utils/TableGen/FastISelEmitter.cpp

   1 //===- FastISelEmitter.cpp - Generate an instruction selector -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend emits code for use by the "fast" instruction
  11 // selection algorithm. See the comments at the top of
  12 // lib/CodeGen/SelectionDAG/FastISel.cpp for background.
  13 //
  14 // This file scans through the target's tablegen instruction-info files
  15 // and extracts instructions with obvious-looking patterns, and it emits
  16 // code to look up these instructions by type and operator.
  17 //
  18 //===----------------------------------------------------------------------===//
  19
  20 #include "FastISelEmitter.h"
  21 #include "Record.h"
  22 #include "llvm/ADT/SmallString.h"
  23 #include "llvm/ADT/VectorExtras.h"
  24 #include "llvm/Support/Debug.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 using namespace llvm;
  27
  28 namespace {
  29
  30 /// InstructionMemo - This class holds additional information about an
  31 /// instruction needed to emit code for it.
  32 ///
  33 struct InstructionMemo {
  34   std::string Name;
  35   const CodeGenRegisterClass *RC;
  36   std::string SubRegNo;
  37   std::vector<std::string>* PhysRegs;
  38 };
  39
  40 /// ImmPredicateSet - This uniques predicates (represented as a string) and
  41 /// gives them unique (small) integer ID's that start at 0.
  42 class ImmPredicateSet {
  43   DenseMap<TreePattern *, unsigned> ImmIDs;
  44   std::vector<TreePredicateFn> PredsByName;
  45 public:
  46
  47   unsigned getIDFor(TreePredicateFn Pred) {
  48     unsigned &Entry = ImmIDs[Pred.getOrigPatFragRecord()];
  49     if (Entry == 0) {
  50       PredsByName.push_back(Pred);
  51       Entry = PredsByName.size();
  52     }
  53     return Entry-1;
  54   }
  55
  56   const TreePredicateFn &getPredicate(unsigned i) {
  57     assert(i < PredsByName.size());
  58     return PredsByName[i];
  59   }
  60
  61   typedef std::vector<TreePredicateFn>::const_iterator iterator;
  62   iterator begin() const { return PredsByName.begin(); }
  63   iterator end() const { return PredsByName.end(); }
  64
  65 };
  66
  67 /// OperandsSignature - This class holds a description of a list of operand
  68 /// types. It has utility methods for emitting text based on the operands.
  69 ///
  70 struct OperandsSignature {
  71   class OpKind {
  72     enum { OK_Reg, OK_FP, OK_Imm, OK_Invalid = -1 };
  73     char Repr;
  74   public:
  75
  76     OpKind() : Repr(OK_Invalid) {}
  77
  78     bool operator<(OpKind RHS) const { return Repr < RHS.Repr; }
  79     bool operator==(OpKind RHS) const { return Repr == RHS.Repr; }
  80
  81     static OpKind getReg() { OpKind K; K.Repr = OK_Reg; return K; }
  82     static OpKind getFP()  { OpKind K; K.Repr = OK_FP; return K; }
  83     static OpKind getImm(unsigned V) {
  84       assert((unsigned)OK_Imm+V < 128 &&
  85              "Too many integer predicates for the 'Repr' char");
  86       OpKind K; K.Repr = OK_Imm+V; return K;
  87     }
  88
  89     bool isReg() const { return Repr == OK_Reg; }
  90     bool isFP() const  { return Repr == OK_FP; }
  91     bool isImm() const { return Repr >= OK_Imm; }
  92
  93     unsigned getImmCode() const { assert(isImm()); return Repr-OK_Imm; }
  94
  95     void printManglingSuffix(raw_ostream &OS, ImmPredicateSet &ImmPredicates,
  96                              bool StripImmCodes) const {
  97       if (isReg())
  98         OS << 'r';
  99       else if (isFP())
 100         OS << 'f';
 101       else {
 102         OS << 'i';
 103         if (!StripImmCodes)
 104           if (unsigned Code = getImmCode())
 105             OS << "_" << ImmPredicates.getPredicate(Code-1).getFnName();
 106       }
 107     }
 108   };
 109
 110
 111   SmallVector<OpKind, 3> Operands;
 112
 113   bool operator<(const OperandsSignature &O) const {
 114     return Operands < O.Operands;
 115   }
 116   bool operator==(const OperandsSignature &O) const {
 117     return Operands == O.Operands;
 118   }
 119
 120   bool empty() const { return Operands.empty(); }
 121
 122   bool hasAnyImmediateCodes() const {
 123     for (unsigned i = 0, e = Operands.size(); i != e; ++i)
 124       if (Operands[i].isImm() && Operands[i].getImmCode() != 0)
 125         return true;
 126     return false;
 127   }
 128
 129   /// getWithoutImmCodes - Return a copy of this with any immediate codes forced
 130   /// to zero.
 131   OperandsSignature getWithoutImmCodes() const {
 132     OperandsSignature Result;
 133     for (unsigned i = 0, e = Operands.size(); i != e; ++i)
 134       if (!Operands[i].isImm())
 135         Result.Operands.push_back(Operands[i]);
 136       else
 137         Result.Operands.push_back(OpKind::getImm(0));
 138     return Result;
 139   }
 140
 141   void emitImmediatePredicate(raw_ostream &OS, ImmPredicateSet &ImmPredicates) {
 142     bool EmittedAnything = false;
 143     for (unsigned i = 0, e = Operands.size(); i != e; ++i) {
 144       if (!Operands[i].isImm()) continue;
 145
 146       unsigned Code = Operands[i].getImmCode();
 147       if (Code == 0) continue;
 148
 149       if (EmittedAnything)
 150         OS << " &&\n        ";
 151
 152       TreePredicateFn PredFn = ImmPredicates.getPredicate(Code-1);
 153
 154       // Emit the type check.
 155       OS << "VT == "
 156          << getEnumName(PredFn.getOrigPatFragRecord()->getTree(0)->getType(0))
 157          << " && ";
 158
 159
 160       OS << PredFn.getFnName() << "(imm" << i <<')';
 161       EmittedAnything = true;
 162     }
 163   }
 164
 165   /// initialize - Examine the given pattern and initialize the contents
 166   /// of the Operands array accordingly. Return true if all the operands
 167   /// are supported, false otherwise.
 168   ///
 169   bool initialize(TreePatternNode *InstPatNode, const CodeGenTarget &Target,
 170                   MVT::SimpleValueType VT,
 171                   ImmPredicateSet &ImmediatePredicates) {
 172     if (InstPatNode->isLeaf())
 173       return false;
 174
 175     if (InstPatNode->getOperator()->getName() == "imm") {
 176       Operands.push_back(OpKind::getImm(0));
 177       return true;
 178     }
 179
 180     if (InstPatNode->getOperator()->getName() == "fpimm") {
 181       Operands.push_back(OpKind::getFP());
 182       return true;
 183     }
 184
 185     const CodeGenRegisterClass *DstRC = 0;
 186
 187     for (unsigned i = 0, e = InstPatNode->getNumChildren(); i != e; ++i) {
 188       TreePatternNode *Op = InstPatNode->getChild(i);
 189
 190       // Handle imm operands specially.
 191       if (!Op->isLeaf() && Op->getOperator()->getName() == "imm") {
 192         unsigned PredNo = 0;
 193         if (!Op->getPredicateFns().empty()) {
 194           TreePredicateFn PredFn = Op->getPredicateFns()[0];
 195           // If there is more than one predicate weighing in on this operand
 196           // then we don't handle it.  This doesn't typically happen for
 197           // immediates anyway.
 198           if (Op->getPredicateFns().size() > 1 ||
 199               !PredFn.isImmediatePattern())
 200             return false;
 201           // Ignore any instruction with 'FastIselShouldIgnore', these are
 202           // not needed and just bloat the fast instruction selector.  For
 203           // example, X86 doesn't need to generate code to match ADD16ri8 since
 204           // ADD16ri will do just fine.
 205           Record *Rec = PredFn.getOrigPatFragRecord()->getRecord();
 206           if (Rec->getValueAsBit("FastIselShouldIgnore"))
 207             return false;
 208
 209           PredNo = ImmediatePredicates.getIDFor(PredFn)+1;
 210         }
 211
 212         // Handle unmatched immediate sizes here.
 213         //if (Op->getType(0) != VT)
 214         //  return false;
 215
 216         Operands.push_back(OpKind::getImm(PredNo));
 217         continue;
 218       }
 219
 220
 221       // For now, filter out any operand with a predicate.
 222       // For now, filter out any operand with multiple values.
 223       if (!Op->getPredicateFns().empty() || Op->getNumTypes() != 1)
 224         return false;
 225
 226       if (!Op->isLeaf()) {
 227          if (Op->getOperator()->getName() == "fpimm") {
 228           Operands.push_back(OpKind::getFP());
 229           continue;
 230         }
 231         // For now, ignore other non-leaf nodes.
 232         return false;
 233       }
 234
 235       assert(Op->hasTypeSet(0) && "Type infererence not done?");
 236
 237       // For now, all the operands must have the same type (if they aren't
 238       // immediates).  Note that this causes us to reject variable sized shifts
 239       // on X86.
 240       if (Op->getType(0) != VT)
 241         return false;
 242
 243       DefInit *OpDI = dynamic_cast<DefInit*>(Op->getLeafValue());
 244       if (!OpDI)
 245         return false;
 246       Record *OpLeafRec = OpDI->getDef();
 247
 248       // For now, the only other thing we accept is register operands.
 249       const CodeGenRegisterClass *RC = 0;
 250       if (OpLeafRec->isSubClassOf("RegisterClass"))
 251         RC = &Target.getRegisterClass(OpLeafRec);
 252       else if (OpLeafRec->isSubClassOf("Register"))
 253         RC = Target.getRegBank().getRegClassForRegister(OpLeafRec);
 254       else
 255         return false;
 256
 257       // For now, this needs to be a register class of some sort.
 258       if (!RC)
 259         return false;
 260
 261       // For now, all the operands must have the same register class or be
 262       // a strict subclass of the destination.
 263       if (DstRC) {
 264         if (DstRC != RC && !DstRC->hasSubClass(RC))
 265           return false;
 266       } else
 267         DstRC = RC;
 268       Operands.push_back(OpKind::getReg());
 269     }
 270     return true;
 271   }
 272
 273   void PrintParameters(raw_ostream &OS) const {
 274     for (unsigned i = 0, e = Operands.size(); i != e; ++i) {
 275       if (Operands[i].isReg()) {
 276         OS << "unsigned Op" << i << ", bool Op" << i << "IsKill";
 277       } else if (Operands[i].isImm()) {
 278         OS << "uint64_t imm" << i;
 279       } else if (Operands[i].isFP()) {
 280         OS << "ConstantFP *f" << i;
 281       } else {
 282         llvm_unreachable("Unknown operand kind!");
 283       }
 284       if (i + 1 != e)
 285         OS << ", ";
 286     }
 287   }
 288
 289   void PrintArguments(raw_ostream &OS,
 290                       const std::vector<std::string> &PR) const {
 291     assert(PR.size() == Operands.size());
 292     bool PrintedArg = false;
 293     for (unsigned i = 0, e = Operands.size(); i != e; ++i) {
 294       if (PR[i] != "")
 295         // Implicit physical register operand.
 296         continue;
 297
 298       if (PrintedArg)
 299         OS << ", ";
 300       if (Operands[i].isReg()) {
 301         OS << "Op" << i << ", Op" << i << "IsKill";
 302         PrintedArg = true;
 303       } else if (Operands[i].isImm()) {
 304         OS << "imm" << i;
 305         PrintedArg = true;
 306       } else if (Operands[i].isFP()) {
 307         OS << "f" << i;
 308         PrintedArg = true;
 309       } else {
 310         llvm_unreachable("Unknown operand kind!");
 311       }
 312     }
 313   }
 314
 315   void PrintArguments(raw_ostream &OS) const {
 316     for (unsigned i = 0, e = Operands.size(); i != e; ++i) {
 317       if (Operands[i].isReg()) {
 318         OS << "Op" << i << ", Op" << i << "IsKill";
 319       } else if (Operands[i].isImm()) {
 320         OS << "imm" << i;
 321       } else if (Operands[i].isFP()) {
 322         OS << "f" << i;
 323       } else {
 324         llvm_unreachable("Unknown operand kind!");
 325       }
 326       if (i + 1 != e)
 327         OS << ", ";
 328     }
 329   }
 330
 331
 332   void PrintManglingSuffix(raw_ostream &OS, const std::vector<std::string> &PR,
 333                            ImmPredicateSet &ImmPredicates,
 334                            bool StripImmCodes = false) const {
 335     for (unsigned i = 0, e = Operands.size(); i != e; ++i) {
 336       if (PR[i] != "")
 337         // Implicit physical register operand. e.g. Instruction::Mul expect to
 338         // select to a binary op. On x86, mul may take a single operand with
 339         // the other operand being implicit. We must emit something that looks
 340         // like a binary instruction except for the very inner FastEmitInst_*
 341         // call.
 342         continue;
 343       Operands[i].printManglingSuffix(OS, ImmPredicates, StripImmCodes);
 344     }
 345   }
 346
 347   void PrintManglingSuffix(raw_ostream &OS, ImmPredicateSet &ImmPredicates,
 348                            bool StripImmCodes = false) const {
 349     for (unsigned i = 0, e = Operands.size(); i != e; ++i)
 350       Operands[i].printManglingSuffix(OS, ImmPredicates, StripImmCodes);
 351   }
 352 };
 353
 354 class FastISelMap {
 355   typedef std::map<std::string, InstructionMemo> PredMap;
 356   typedef std::map<MVT::SimpleValueType, PredMap> RetPredMap;
 357   typedef std::map<MVT::SimpleValueType, RetPredMap> TypeRetPredMap;
 358   typedef std::map<std::string, TypeRetPredMap> OpcodeTypeRetPredMap;
 359   typedef std::map<OperandsSignature, OpcodeTypeRetPredMap>
 360             OperandsOpcodeTypeRetPredMap;
 361
 362   OperandsOpcodeTypeRetPredMap SimplePatterns;
 363
 364   std::map<OperandsSignature, std::vector<OperandsSignature> >
 365     SignaturesWithConstantForms;
 366
 367   std::string InstNS;
 368   ImmPredicateSet ImmediatePredicates;
 369 public:
 370   explicit FastISelMap(std::string InstNS);
 371
 372   void collectPatterns(CodeGenDAGPatterns &CGP);
 373   void printImmediatePredicates(raw_ostream &OS);
 374   void printFunctionDefinitions(raw_ostream &OS);
 375 };
 376
 377 }
 378
 379 static std::string getOpcodeName(Record *Op, CodeGenDAGPatterns &CGP) {
 380   return CGP.getSDNodeInfo(Op).getEnumName();
 381 }
 382
 383 static std::string getLegalCName(std::string OpName) {
 384   std::string::size_type pos = OpName.find("::");
 385   if (pos != std::string::npos)
 386     OpName.replace(pos, 2, "_");
 387   return OpName;
 388 }
 389
 390 FastISelMap::FastISelMap(std::string instns)
 391   : InstNS(instns) {
 392 }
 393
 394 static std::string PhyRegForNode(TreePatternNode *Op,
 395                                  const CodeGenTarget &Target) {
 396   std::string PhysReg;
 397
 398   if (!Op->isLeaf())
 399     return PhysReg;
 400
 401   DefInit *OpDI = dynamic_cast<DefInit*>(Op->getLeafValue());
 402   Record *OpLeafRec = OpDI->getDef();
 403   if (!OpLeafRec->isSubClassOf("Register"))
 404     return PhysReg;
 405
 406   PhysReg += static_cast<StringInit*>(OpLeafRec->getValue( \
 407              "Namespace")->getValue())->getValue();
 408   PhysReg += "::";
 409
 410   std::vector<CodeGenRegister> Regs = Target.getRegisters();
 411   for (unsigned i = 0; i < Regs.size(); ++i) {
 412     if (Regs[i].TheDef == OpLeafRec) {
 413       PhysReg += Regs[i].getName();
 414       break;
 415     }
 416   }
 417
 418   return PhysReg;
 419 }
 420
 421 void FastISelMap::collectPatterns(CodeGenDAGPatterns &CGP) {
 422   const CodeGenTarget &Target = CGP.getTargetInfo();
 423
 424   // Determine the target's namespace name.
 425   InstNS = Target.getInstNamespace() + "::";
 426   assert(InstNS.size() > 2 && "Can't determine target-specific namespace!");
 427
 428   // Scan through all the patterns and record the simple ones.
 429   for (CodeGenDAGPatterns::ptm_iterator I = CGP.ptm_begin(),
 430        E = CGP.ptm_end(); I != E; ++I) {
 431     const PatternToMatch &Pattern = *I;
 432
 433     // For now, just look at Instructions, so that we don't have to worry
 434     // about emitting multiple instructions for a pattern.
 435     TreePatternNode *Dst = Pattern.getDstPattern();
 436     if (Dst->isLeaf()) continue;
 437     Record *Op = Dst->getOperator();
 438     if (!Op->isSubClassOf("Instruction"))
 439       continue;
 440     CodeGenInstruction &II = CGP.getTargetInfo().getInstruction(Op);
 441     if (II.Operands.empty())
 442       continue;
 443
 444     // For now, ignore multi-instruction patterns.
 445     bool MultiInsts = false;
 446     for (unsigned i = 0, e = Dst->getNumChildren(); i != e; ++i) {
 447       TreePatternNode *ChildOp = Dst->getChild(i);
 448       if (ChildOp->isLeaf())
 449         continue;
 450       if (ChildOp->getOperator()->isSubClassOf("Instruction")) {
 451         MultiInsts = true;
 452         break;
 453       }
 454     }
 455     if (MultiInsts)
 456       continue;
 457
 458     // For now, ignore instructions where the first operand is not an
 459     // output register.
 460     const CodeGenRegisterClass *DstRC = 0;
 461     std::string SubRegNo;
 462     if (Op->getName() != "EXTRACT_SUBREG") {
 463       Record *Op0Rec = II.Operands[0].Rec;
 464       if (!Op0Rec->isSubClassOf("RegisterClass"))
 465         continue;
 466       DstRC = &Target.getRegisterClass(Op0Rec);
 467       if (!DstRC)
 468         continue;
 469     } else {
 470       // If this isn't a leaf, then continue since the register classes are
 471       // a bit too complicated for now.
 472       if (!Dst->getChild(1)->isLeaf()) continue;
 473
 474       DefInit *SR = dynamic_cast<DefInit*>(Dst->getChild(1)->getLeafValue());
 475       if (SR)
 476         SubRegNo = getQualifiedName(SR->getDef());
 477       else
 478         SubRegNo = Dst->getChild(1)->getLeafValue()->getAsString();
 479     }
 480
 481     // Inspect the pattern.
 482     TreePatternNode *InstPatNode = Pattern.getSrcPattern();
 483     if (!InstPatNode) continue;
 484     if (InstPatNode->isLeaf()) continue;
 485
 486     // Ignore multiple result nodes for now.
 487     if (InstPatNode->getNumTypes() > 1) continue;
 488
 489     Record *InstPatOp = InstPatNode->getOperator();
 490     std::string OpcodeName = getOpcodeName(InstPatOp, CGP);
 491     MVT::SimpleValueType RetVT = MVT::isVoid;
 492     if (InstPatNode->getNumTypes()) RetVT = InstPatNode->getType(0);
 493     MVT::SimpleValueType VT = RetVT;
 494     if (InstPatNode->getNumChildren()) {
 495       assert(InstPatNode->getChild(0)->getNumTypes() == 1);
 496       VT = InstPatNode->getChild(0)->getType(0);
 497     }
 498
 499     // For now, filter out any instructions with predicates.
 500     if (!InstPatNode->getPredicateFns().empty())
 501       continue;
 502
 503     // Check all the operands.
 504     OperandsSignature Operands;
 505     if (!Operands.initialize(InstPatNode, Target, VT, ImmediatePredicates))
 506       continue;
 507
 508     std::vector<std::string>* PhysRegInputs = new std::vector<std::string>();
 509     if (InstPatNode->getOperator()->getName() == "imm" ||
 510         InstPatNode->getOperator()->getName() == "fpimmm")
 511       PhysRegInputs->push_back("");
 512     else {
 513       // Compute the PhysRegs used by the given pattern, and check that
 514       // the mapping from the src to dst patterns is simple.
 515       bool FoundNonSimplePattern = false;
 516       unsigned DstIndex = 0;
 517       for (unsigned i = 0, e = InstPatNode->getNumChildren(); i != e; ++i) {
 518         std::string PhysReg = PhyRegForNode(InstPatNode->getChild(i), Target);
 519         if (PhysReg.empty()) {
 520           if (DstIndex >= Dst->getNumChildren() ||
 521               Dst->getChild(DstIndex)->getName() !=
 522               InstPatNode->getChild(i)->getName()) {
 523             FoundNonSimplePattern = true;
 524             break;
 525           }
 526           ++DstIndex;
 527         }
 528
 529         PhysRegInputs->push_back(PhysReg);
 530       }
 531
 532       if (Op->getName() != "EXTRACT_SUBREG" && DstIndex < Dst->getNumChildren())
 533         FoundNonSimplePattern = true;
 534
 535       if (FoundNonSimplePattern)
 536         continue;
 537     }
 538
 539     // Get the predicate that guards this pattern.
 540     std::string PredicateCheck = Pattern.getPredicateCheck();
 541
 542     // Ok, we found a pattern that we can handle. Remember it.
 543     InstructionMemo Memo = {
 544       Pattern.getDstPattern()->getOperator()->getName(),
 545       DstRC,
 546       SubRegNo,
 547       PhysRegInputs
 548     };
 549
 550     if (SimplePatterns[Operands][OpcodeName][VT][RetVT].count(PredicateCheck))
 551       throw TGError(Pattern.getSrcRecord()->getLoc(),
 552                     "Duplicate record in FastISel table!");
 553
 554     SimplePatterns[Operands][OpcodeName][VT][RetVT][PredicateCheck] = Memo;
 555
 556     // If any of the operands were immediates with predicates on them, strip
 557     // them down to a signature that doesn't have predicates so that we can
 558     // associate them with the stripped predicate version.
 559     if (Operands.hasAnyImmediateCodes()) {
 560       SignaturesWithConstantForms[Operands.getWithoutImmCodes()]
 561         .push_back(Operands);
 562     }
 563   }
 564 }
 565
 566 void FastISelMap::printImmediatePredicates(raw_ostream &OS) {
 567   if (ImmediatePredicates.begin() == ImmediatePredicates.end())
 568     return;
 569
 570   OS << "\n// FastEmit Immediate Predicate functions.\n";
 571   for (ImmPredicateSet::iterator I = ImmediatePredicates.begin(),
 572        E = ImmediatePredicates.end(); I != E; ++I) {
 573     OS << "static bool " << I->getFnName() << "(int64_t Imm) {\n";
 574     OS << I->getImmediatePredicateCode() << "\n}\n";
 575   }
 576
 577   OS << "\n\n";
 578 }
 579
 580
 581 void FastISelMap::printFunctionDefinitions(raw_ostream &OS) {
 582   // Now emit code for all the patterns that we collected.
 583   for (OperandsOpcodeTypeRetPredMap::const_iterator OI = SimplePatterns.begin(),
 584        OE = SimplePatterns.end(); OI != OE; ++OI) {
 585     const OperandsSignature &Operands = OI->first;
 586     const OpcodeTypeRetPredMap &OTM = OI->second;
 587
 588     for (OpcodeTypeRetPredMap::const_iterator I = OTM.begin(), E = OTM.end();
 589          I != E; ++I) {
 590       const std::string &Opcode = I->first;
 591       const TypeRetPredMap &TM = I->second;
 592
 593       OS << "// FastEmit functions for " << Opcode << ".\n";
 594       OS << "\n";
 595
 596       // Emit one function for each opcode,type pair.
 597       for (TypeRetPredMap::const_iterator TI = TM.begin(), TE = TM.end();
 598            TI != TE; ++TI) {
 599         MVT::SimpleValueType VT = TI->first;
 600         const RetPredMap &RM = TI->second;
 601         if (RM.size() != 1) {
 602           for (RetPredMap::const_iterator RI = RM.begin(), RE = RM.end();
 603                RI != RE; ++RI) {
 604             MVT::SimpleValueType RetVT = RI->first;
 605             const PredMap &PM = RI->second;
 606             bool HasPred = false;
 607
 608             OS << "unsigned FastEmit_"
 609                << getLegalCName(Opcode)
 610                << "_" << getLegalCName(getName(VT))
 611                << "_" << getLegalCName(getName(RetVT)) << "_";
 612             Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 613             OS << "(";
 614             Operands.PrintParameters(OS);
 615             OS << ") {\n";
 616
 617             // Emit code for each possible instruction. There may be
 618             // multiple if there are subtarget concerns.
 619             for (PredMap::const_iterator PI = PM.begin(), PE = PM.end();
 620                  PI != PE; ++PI) {
 621               std::string PredicateCheck = PI->first;
 622               const InstructionMemo &Memo = PI->second;
 623
 624               if (PredicateCheck.empty()) {
 625                 assert(!HasPred &&
 626                        "Multiple instructions match, at least one has "
 627                        "a predicate and at least one doesn't!");
 628               } else {
 629                 OS << "  if (" + PredicateCheck + ") {\n";
 630                 OS << "  ";
 631                 HasPred = true;
 632               }
 633
 634               for (unsigned i = 0; i < Memo.PhysRegs->size(); ++i) {
 635                 if ((*Memo.PhysRegs)[i] != "")
 636                   OS << "  BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, "
 637                      << "TII.get(TargetOpcode::COPY), "
 638                      << (*Memo.PhysRegs)[i] << ").addReg(Op" << i << ");\n";
 639               }
 640
 641               OS << "  return FastEmitInst_";
 642               if (Memo.SubRegNo.empty()) {
 643                 Operands.PrintManglingSuffix(OS, *Memo.PhysRegs,
 644                                              ImmediatePredicates, true);
 645                 OS << "(" << InstNS << Memo.Name << ", ";
 646                 OS << InstNS << Memo.RC->getName() << "RegisterClass";
 647                 if (!Operands.empty())
 648                   OS << ", ";
 649                 Operands.PrintArguments(OS, *Memo.PhysRegs);
 650                 OS << ");\n";
 651               } else {
 652                 OS << "extractsubreg(" << getName(RetVT);
 653                 OS << ", Op0, Op0IsKill, " << Memo.SubRegNo << ");\n";
 654               }
 655
 656               if (HasPred)
 657                 OS << "  }\n";
 658
 659             }
 660             // Return 0 if none of the predicates were satisfied.
 661             if (HasPred)
 662               OS << "  return 0;\n";
 663             OS << "}\n";
 664             OS << "\n";
 665           }
 666
 667           // Emit one function for the type that demultiplexes on return type.
 668           OS << "unsigned FastEmit_"
 669              << getLegalCName(Opcode) << "_"
 670              << getLegalCName(getName(VT)) << "_";
 671           Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 672           OS << "(MVT RetVT";
 673           if (!Operands.empty())
 674             OS << ", ";
 675           Operands.PrintParameters(OS);
 676           OS << ") {\nswitch (RetVT.SimpleTy) {\n";
 677           for (RetPredMap::const_iterator RI = RM.begin(), RE = RM.end();
 678                RI != RE; ++RI) {
 679             MVT::SimpleValueType RetVT = RI->first;
 680             OS << "  case " << getName(RetVT) << ": return FastEmit_"
 681                << getLegalCName(Opcode) << "_" << getLegalCName(getName(VT))
 682                << "_" << getLegalCName(getName(RetVT)) << "_";
 683             Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 684             OS << "(";
 685             Operands.PrintArguments(OS);
 686             OS << ");\n";
 687           }
 688           OS << "  default: return 0;\n}\n}\n\n";
 689
 690         } else {
 691           // Non-variadic return type.
 692           OS << "unsigned FastEmit_"
 693              << getLegalCName(Opcode) << "_"
 694              << getLegalCName(getName(VT)) << "_";
 695           Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 696           OS << "(MVT RetVT";
 697           if (!Operands.empty())
 698             OS << ", ";
 699           Operands.PrintParameters(OS);
 700           OS << ") {\n";
 701
 702           OS << "  if (RetVT.SimpleTy != " << getName(RM.begin()->first)
 703              << ")\n    return 0;\n";
 704
 705           const PredMap &PM = RM.begin()->second;
 706           bool HasPred = false;
 707
 708           // Emit code for each possible instruction. There may be
 709           // multiple if there are subtarget concerns.
 710           for (PredMap::const_iterator PI = PM.begin(), PE = PM.end(); PI != PE;
 711                ++PI) {
 712             std::string PredicateCheck = PI->first;
 713             const InstructionMemo &Memo = PI->second;
 714
 715             if (PredicateCheck.empty()) {
 716               assert(!HasPred &&
 717                      "Multiple instructions match, at least one has "
 718                      "a predicate and at least one doesn't!");
 719             } else {
 720               OS << "  if (" + PredicateCheck + ") {\n";
 721               OS << "  ";
 722               HasPred = true;
 723             }
 724
 725             for (unsigned i = 0; i < Memo.PhysRegs->size(); ++i) {
 726               if ((*Memo.PhysRegs)[i] != "")
 727                 OS << "  BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, "
 728                    << "TII.get(TargetOpcode::COPY), "
 729                    << (*Memo.PhysRegs)[i] << ").addReg(Op" << i << ");\n";
 730             }
 731
 732             OS << "  return FastEmitInst_";
 733
 734             if (Memo.SubRegNo.empty()) {
 735               Operands.PrintManglingSuffix(OS, *Memo.PhysRegs,
 736                                            ImmediatePredicates, true);
 737               OS << "(" << InstNS << Memo.Name << ", ";
 738               OS << InstNS << Memo.RC->getName() << "RegisterClass";
 739               if (!Operands.empty())
 740                 OS << ", ";
 741               Operands.PrintArguments(OS, *Memo.PhysRegs);
 742               OS << ");\n";
 743             } else {
 744               OS << "extractsubreg(RetVT, Op0, Op0IsKill, ";
 745               OS << Memo.SubRegNo;
 746               OS << ");\n";
 747             }
 748
 749              if (HasPred)
 750                OS << "  }\n";
 751           }
 752
 753           // Return 0 if none of the predicates were satisfied.
 754           if (HasPred)
 755             OS << "  return 0;\n";
 756           OS << "}\n";
 757           OS << "\n";
 758         }
 759       }
 760
 761       // Emit one function for the opcode that demultiplexes based on the type.
 762       OS << "unsigned FastEmit_"
 763          << getLegalCName(Opcode) << "_";
 764       Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 765       OS << "(MVT VT, MVT RetVT";
 766       if (!Operands.empty())
 767         OS << ", ";
 768       Operands.PrintParameters(OS);
 769       OS << ") {\n";
 770       OS << "  switch (VT.SimpleTy) {\n";
 771       for (TypeRetPredMap::const_iterator TI = TM.begin(), TE = TM.end();
 772            TI != TE; ++TI) {
 773         MVT::SimpleValueType VT = TI->first;
 774         std::string TypeName = getName(VT);
 775         OS << "  case " << TypeName << ": return FastEmit_"
 776            << getLegalCName(Opcode) << "_" << getLegalCName(TypeName) << "_";
 777         Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 778         OS << "(RetVT";
 779         if (!Operands.empty())
 780           OS << ", ";
 781         Operands.PrintArguments(OS);
 782         OS << ");\n";
 783       }
 784       OS << "  default: return 0;\n";
 785       OS << "  }\n";
 786       OS << "}\n";
 787       OS << "\n";
 788     }
 789
 790     OS << "// Top-level FastEmit function.\n";
 791     OS << "\n";
 792
 793     // Emit one function for the operand signature that demultiplexes based
 794     // on opcode and type.
 795     OS << "unsigned FastEmit_";
 796     Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 797     OS << "(MVT VT, MVT RetVT, unsigned Opcode";
 798     if (!Operands.empty())
 799       OS << ", ";
 800     Operands.PrintParameters(OS);
 801     OS << ") {\n";
 802
 803     // If there are any forms of this signature available that operand on
 804     // constrained forms of the immediate (e.g. 32-bit sext immediate in a
 805     // 64-bit operand), check them first.
 806
 807     std::map<OperandsSignature, std::vector<OperandsSignature> >::iterator MI
 808       = SignaturesWithConstantForms.find(Operands);
 809     if (MI != SignaturesWithConstantForms.end()) {
 810       // Unique any duplicates out of the list.
 811       std::sort(MI->second.begin(), MI->second.end());
 812       MI->second.erase(std::unique(MI->second.begin(), MI->second.end()),
 813                        MI->second.end());
 814
 815       // Check each in order it was seen.  It would be nice to have a good
 816       // relative ordering between them, but we're not going for optimality
 817       // here.
 818       for (unsigned i = 0, e = MI->second.size(); i != e; ++i) {
 819         OS << "  if (";
 820         MI->second[i].emitImmediatePredicate(OS, ImmediatePredicates);
 821         OS << ")\n    if (unsigned Reg = FastEmit_";
 822         MI->second[i].PrintManglingSuffix(OS, ImmediatePredicates);
 823         OS << "(VT, RetVT, Opcode";
 824         if (!MI->second[i].empty())
 825           OS << ", ";
 826         MI->second[i].PrintArguments(OS);
 827         OS << "))\n      return Reg;\n\n";
 828       }
 829
 830       // Done with this, remove it.
 831       SignaturesWithConstantForms.erase(MI);
 832     }
 833
 834     OS << "  switch (Opcode) {\n";
 835     for (OpcodeTypeRetPredMap::const_iterator I = OTM.begin(), E = OTM.end();
 836          I != E; ++I) {
 837       const std::string &Opcode = I->first;
 838
 839       OS << "  case " << Opcode << ": return FastEmit_"
 840          << getLegalCName(Opcode) << "_";
 841       Operands.PrintManglingSuffix(OS, ImmediatePredicates);
 842       OS << "(VT, RetVT";
 843       if (!Operands.empty())
 844         OS << ", ";
 845       Operands.PrintArguments(OS);
 846       OS << ");\n";
 847     }
 848     OS << "  default: return 0;\n";
 849     OS << "  }\n";
 850     OS << "}\n";
 851     OS << "\n";
 852   }
 853
 854   // TODO: SignaturesWithConstantForms should be empty here.
 855 }
 856
 857 void FastISelEmitter::run(raw_ostream &OS) {
 858   const CodeGenTarget &Target = CGP.getTargetInfo();
 859
 860   // Determine the target's namespace name.
 861   std::string InstNS = Target.getInstNamespace() + "::";
 862   assert(InstNS.size() > 2 && "Can't determine target-specific namespace!");
 863
 864   EmitSourceFileHeader("\"Fast\" Instruction Selector for the " +
 865                        Target.getName() + " target", OS);
 866
 867   FastISelMap F(InstNS);
 868   F.collectPatterns(CGP);
 869   F.printImmediatePredicates(OS);
 870   F.printFunctionDefinitions(OS);
 871 }
 872
 873 FastISelEmitter::FastISelEmitter(RecordKeeper &R)
 874   : Records(R), CGP(R) {
 875 }
 876