utils/TableGen/CodeGenRegisters.cpp

   1 //===- CodeGenRegisters.cpp - Register and RegisterClass Info -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines structures to encapsulate information gleaned from the
  11 // target register and register class definitions.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "CodeGenRegisters.h"
  16 #include "CodeGenTarget.h"
  17 #include "llvm/ADT/IntEqClasses.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/Twine.h"
  22 #include "llvm/Support/Debug.h"
  23 #include "llvm/TableGen/Error.h"
  24
  25 using namespace llvm;
  26
  27 #define DEBUG_TYPE "regalloc-emitter"
  28
  29 //===----------------------------------------------------------------------===//
  30 //                             CodeGenSubRegIndex
  31 //===----------------------------------------------------------------------===//
  32
  33 CodeGenSubRegIndex::CodeGenSubRegIndex(Record *R, unsigned Enum)
  34   : TheDef(R), EnumValue(Enum), LaneMask(0), AllSuperRegsCovered(true) {
  35   Name = R->getName();
  36   if (R->getValue("Namespace"))
  37     Namespace = R->getValueAsString("Namespace");
  38   Size = R->getValueAsInt("Size");
  39   Offset = R->getValueAsInt("Offset");
  40 }
  41
  42 CodeGenSubRegIndex::CodeGenSubRegIndex(StringRef N, StringRef Nspace,
  43                                        unsigned Enum)
  44   : TheDef(nullptr), Name(N), Namespace(Nspace), Size(-1), Offset(-1),
  45     EnumValue(Enum), LaneMask(0), AllSuperRegsCovered(true) {
  46 }
  47
  48 std::string CodeGenSubRegIndex::getQualifiedName() const {
  49   std::string N = getNamespace();
  50   if (!N.empty())
  51     N += "::";
  52   N += getName();
  53   return N;
  54 }
  55
  56 void CodeGenSubRegIndex::updateComponents(CodeGenRegBank &RegBank) {
  57   if (!TheDef)
  58     return;
  59
  60   std::vector<Record*> Comps = TheDef->getValueAsListOfDefs("ComposedOf");
  61   if (!Comps.empty()) {
  62     if (Comps.size() != 2)
  63       PrintFatalError(TheDef->getLoc(),
  64                       "ComposedOf must have exactly two entries");
  65     CodeGenSubRegIndex *A = RegBank.getSubRegIdx(Comps[0]);
  66     CodeGenSubRegIndex *B = RegBank.getSubRegIdx(Comps[1]);
  67     CodeGenSubRegIndex *X = A->addComposite(B, this);
  68     if (X)
  69       PrintFatalError(TheDef->getLoc(), "Ambiguous ComposedOf entries");
  70   }
  71
  72   std::vector<Record*> Parts =
  73     TheDef->getValueAsListOfDefs("CoveringSubRegIndices");
  74   if (!Parts.empty()) {
  75     if (Parts.size() < 2)
  76       PrintFatalError(TheDef->getLoc(),
  77                       "CoveredBySubRegs must have two or more entries");
  78     SmallVector<CodeGenSubRegIndex*, 8> IdxParts;
  79     for (unsigned i = 0, e = Parts.size(); i != e; ++i)
  80       IdxParts.push_back(RegBank.getSubRegIdx(Parts[i]));
  81     RegBank.addConcatSubRegIndex(IdxParts, this);
  82   }
  83 }
  84
  85 unsigned CodeGenSubRegIndex::computeLaneMask() const {
  86   // Already computed?
  87   if (LaneMask)
  88     return LaneMask;
  89
  90   // Recursion guard, shouldn't be required.
  91   LaneMask = ~0u;
  92
  93   // The lane mask is simply the union of all sub-indices.
  94   unsigned M = 0;
  95   for (const auto &C : Composed)
  96     M |= C.second->computeLaneMask();
  97   assert(M && "Missing lane mask, sub-register cycle?");
  98   LaneMask = M;
  99   return LaneMask;
 100 }
 101
 102 //===----------------------------------------------------------------------===//
 103 //                              CodeGenRegister
 104 //===----------------------------------------------------------------------===//
 105
 106 CodeGenRegister::CodeGenRegister(Record *R, unsigned Enum)
 107   : TheDef(R),
 108     EnumValue(Enum),
 109     CostPerUse(R->getValueAsInt("CostPerUse")),
 110     CoveredBySubRegs(R->getValueAsBit("CoveredBySubRegs")),
 111     NumNativeRegUnits(0),
 112     SubRegsComplete(false),
 113     SuperRegsComplete(false),
 114     TopoSig(~0u)
 115 {}
 116
 117 void CodeGenRegister::buildObjectGraph(CodeGenRegBank &RegBank) {
 118   std::vector<Record*> SRIs = TheDef->getValueAsListOfDefs("SubRegIndices");
 119   std::vector<Record*> SRs = TheDef->getValueAsListOfDefs("SubRegs");
 120
 121   if (SRIs.size() != SRs.size())
 122     PrintFatalError(TheDef->getLoc(),
 123                     "SubRegs and SubRegIndices must have the same size");
 124
 125   for (unsigned i = 0, e = SRIs.size(); i != e; ++i) {
 126     ExplicitSubRegIndices.push_back(RegBank.getSubRegIdx(SRIs[i]));
 127     ExplicitSubRegs.push_back(RegBank.getReg(SRs[i]));
 128   }
 129
 130   // Also compute leading super-registers. Each register has a list of
 131   // covered-by-subregs super-registers where it appears as the first explicit
 132   // sub-register.
 133   //
 134   // This is used by computeSecondarySubRegs() to find candidates.
 135   if (CoveredBySubRegs && !ExplicitSubRegs.empty())
 136     ExplicitSubRegs.front()->LeadingSuperRegs.push_back(this);
 137
 138   // Add ad hoc alias links. This is a symmetric relationship between two
 139   // registers, so build a symmetric graph by adding links in both ends.
 140   std::vector<Record*> Aliases = TheDef->getValueAsListOfDefs("Aliases");
 141   for (unsigned i = 0, e = Aliases.size(); i != e; ++i) {
 142     CodeGenRegister *Reg = RegBank.getReg(Aliases[i]);
 143     ExplicitAliases.push_back(Reg);
 144     Reg->ExplicitAliases.push_back(this);
 145   }
 146 }
 147
 148 const std::string &CodeGenRegister::getName() const {
 149   return TheDef->getName();
 150 }
 151
 152 namespace {
 153 // Iterate over all register units in a set of registers.
 154 class RegUnitIterator {
 155   CodeGenRegister::Set::const_iterator RegI, RegE;
 156   CodeGenRegister::RegUnitList::const_iterator UnitI, UnitE;
 157
 158 public:
 159   RegUnitIterator(const CodeGenRegister::Set &Regs):
 160     RegI(Regs.begin()), RegE(Regs.end()), UnitI(), UnitE() {
 161
 162     if (RegI != RegE) {
 163       UnitI = (*RegI)->getRegUnits().begin();
 164       UnitE = (*RegI)->getRegUnits().end();
 165       advance();
 166     }
 167   }
 168
 169   bool isValid() const { return UnitI != UnitE; }
 170
 171   unsigned operator* () const { assert(isValid()); return *UnitI; }
 172
 173   const CodeGenRegister *getReg() const { assert(isValid()); return *RegI; }
 174
 175   /// Preincrement.  Move to the next unit.
 176   void operator++() {
 177     assert(isValid() && "Cannot advance beyond the last operand");
 178     ++UnitI;
 179     advance();
 180   }
 181
 182 protected:
 183   void advance() {
 184     while (UnitI == UnitE) {
 185       if (++RegI == RegE)
 186         break;
 187       UnitI = (*RegI)->getRegUnits().begin();
 188       UnitE = (*RegI)->getRegUnits().end();
 189     }
 190   }
 191 };
 192 } // namespace
 193
 194 // Merge two RegUnitLists maintaining the order and removing duplicates.
 195 // Overwrites MergedRU in the process.
 196 static void mergeRegUnits(CodeGenRegister::RegUnitList &MergedRU,
 197                           const CodeGenRegister::RegUnitList &RRU) {
 198   CodeGenRegister::RegUnitList LRU = MergedRU;
 199   MergedRU.clear();
 200   std::set_union(LRU.begin(), LRU.end(), RRU.begin(), RRU.end(),
 201                  std::back_inserter(MergedRU));
 202 }
 203
 204 // Return true of this unit appears in RegUnits.
 205 static bool hasRegUnit(CodeGenRegister::RegUnitList &RegUnits, unsigned Unit) {
 206   return std::count(RegUnits.begin(), RegUnits.end(), Unit);
 207 }
 208
 209 // Inherit register units from subregisters.
 210 // Return true if the RegUnits changed.
 211 bool CodeGenRegister::inheritRegUnits(CodeGenRegBank &RegBank) {
 212   unsigned OldNumUnits = RegUnits.size();
 213   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 214        I != E; ++I) {
 215     CodeGenRegister *SR = I->second;
 216     // Merge the subregister's units into this register's RegUnits.
 217     mergeRegUnits(RegUnits, SR->RegUnits);
 218   }
 219   return OldNumUnits != RegUnits.size();
 220 }
 221
 222 const CodeGenRegister::SubRegMap &
 223 CodeGenRegister::computeSubRegs(CodeGenRegBank &RegBank) {
 224   // Only compute this map once.
 225   if (SubRegsComplete)
 226     return SubRegs;
 227   SubRegsComplete = true;
 228
 229   // First insert the explicit subregs and make sure they are fully indexed.
 230   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 231     CodeGenRegister *SR = ExplicitSubRegs[i];
 232     CodeGenSubRegIndex *Idx = ExplicitSubRegIndices[i];
 233     if (!SubRegs.insert(std::make_pair(Idx, SR)).second)
 234       PrintFatalError(TheDef->getLoc(), "SubRegIndex " + Idx->getName() +
 235                       " appears twice in Register " + getName());
 236     // Map explicit sub-registers first, so the names take precedence.
 237     // The inherited sub-registers are mapped below.
 238     SubReg2Idx.insert(std::make_pair(SR, Idx));
 239   }
 240
 241   // Keep track of inherited subregs and how they can be reached.
 242   SmallPtrSet<CodeGenRegister*, 8> Orphans;
 243
 244   // Clone inherited subregs and place duplicate entries in Orphans.
 245   // Here the order is important - earlier subregs take precedence.
 246   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 247     CodeGenRegister *SR = ExplicitSubRegs[i];
 248     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 249
 250     for (SubRegMap::const_iterator SI = Map.begin(), SE = Map.end(); SI != SE;
 251          ++SI) {
 252       if (!SubRegs.insert(*SI).second)
 253         Orphans.insert(SI->second);
 254     }
 255   }
 256
 257   // Expand any composed subreg indices.
 258   // If dsub_2 has ComposedOf = [qsub_1, dsub_0], and this register has a
 259   // qsub_1 subreg, add a dsub_2 subreg.  Keep growing Indices and process
 260   // expanded subreg indices recursively.
 261   SmallVector<CodeGenSubRegIndex*, 8> Indices = ExplicitSubRegIndices;
 262   for (unsigned i = 0; i != Indices.size(); ++i) {
 263     CodeGenSubRegIndex *Idx = Indices[i];
 264     const CodeGenSubRegIndex::CompMap &Comps = Idx->getComposites();
 265     CodeGenRegister *SR = SubRegs[Idx];
 266     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 267
 268     // Look at the possible compositions of Idx.
 269     // They may not all be supported by SR.
 270     for (CodeGenSubRegIndex::CompMap::const_iterator I = Comps.begin(),
 271            E = Comps.end(); I != E; ++I) {
 272       SubRegMap::const_iterator SRI = Map.find(I->first);
 273       if (SRI == Map.end())
 274         continue; // Idx + I->first doesn't exist in SR.
 275       // Add I->second as a name for the subreg SRI->second, assuming it is
 276       // orphaned, and the name isn't already used for something else.
 277       if (SubRegs.count(I->second) || !Orphans.erase(SRI->second))
 278         continue;
 279       // We found a new name for the orphaned sub-register.
 280       SubRegs.insert(std::make_pair(I->second, SRI->second));
 281       Indices.push_back(I->second);
 282     }
 283   }
 284
 285   // Now Orphans contains the inherited subregisters without a direct index.
 286   // Create inferred indexes for all missing entries.
 287   // Work backwards in the Indices vector in order to compose subregs bottom-up.
 288   // Consider this subreg sequence:
 289   //
 290   //   qsub_1 -> dsub_0 -> ssub_0
 291   //
 292   // The qsub_1 -> dsub_0 composition becomes dsub_2, so the ssub_0 register
 293   // can be reached in two different ways:
 294   //
 295   //   qsub_1 -> ssub_0
 296   //   dsub_2 -> ssub_0
 297   //
 298   // We pick the latter composition because another register may have [dsub_0,
 299   // dsub_1, dsub_2] subregs without necessarily having a qsub_1 subreg.  The
 300   // dsub_2 -> ssub_0 composition can be shared.
 301   while (!Indices.empty() && !Orphans.empty()) {
 302     CodeGenSubRegIndex *Idx = Indices.pop_back_val();
 303     CodeGenRegister *SR = SubRegs[Idx];
 304     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 305     for (SubRegMap::const_iterator SI = Map.begin(), SE = Map.end(); SI != SE;
 306          ++SI)
 307       if (Orphans.erase(SI->second))
 308         SubRegs[RegBank.getCompositeSubRegIndex(Idx, SI->first)] = SI->second;
 309   }
 310
 311   // Compute the inverse SubReg -> Idx map.
 312   for (SubRegMap::const_iterator SI = SubRegs.begin(), SE = SubRegs.end();
 313        SI != SE; ++SI) {
 314     if (SI->second == this) {
 315       ArrayRef<SMLoc> Loc;
 316       if (TheDef)
 317         Loc = TheDef->getLoc();
 318       PrintFatalError(Loc, "Register " + getName() +
 319                       " has itself as a sub-register");
 320     }
 321
 322     // Compute AllSuperRegsCovered.
 323     if (!CoveredBySubRegs)
 324       SI->first->AllSuperRegsCovered = false;
 325
 326     // Ensure that every sub-register has a unique name.
 327     DenseMap<const CodeGenRegister*, CodeGenSubRegIndex*>::iterator Ins =
 328       SubReg2Idx.insert(std::make_pair(SI->second, SI->first)).first;
 329     if (Ins->second == SI->first)
 330       continue;
 331     // Trouble: Two different names for SI->second.
 332     ArrayRef<SMLoc> Loc;
 333     if (TheDef)
 334       Loc = TheDef->getLoc();
 335     PrintFatalError(Loc, "Sub-register can't have two names: " +
 336                   SI->second->getName() + " available as " +
 337                   SI->first->getName() + " and " + Ins->second->getName());
 338   }
 339
 340   // Derive possible names for sub-register concatenations from any explicit
 341   // sub-registers. By doing this before computeSecondarySubRegs(), we ensure
 342   // that getConcatSubRegIndex() won't invent any concatenated indices that the
 343   // user already specified.
 344   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 345     CodeGenRegister *SR = ExplicitSubRegs[i];
 346     if (!SR->CoveredBySubRegs || SR->ExplicitSubRegs.size() <= 1)
 347       continue;
 348
 349     // SR is composed of multiple sub-regs. Find their names in this register.
 350     SmallVector<CodeGenSubRegIndex*, 8> Parts;
 351     for (unsigned j = 0, e = SR->ExplicitSubRegs.size(); j != e; ++j)
 352       Parts.push_back(getSubRegIndex(SR->ExplicitSubRegs[j]));
 353
 354     // Offer this as an existing spelling for the concatenation of Parts.
 355     RegBank.addConcatSubRegIndex(Parts, ExplicitSubRegIndices[i]);
 356   }
 357
 358   // Initialize RegUnitList. Because getSubRegs is called recursively, this
 359   // processes the register hierarchy in postorder.
 360   //
 361   // Inherit all sub-register units. It is good enough to look at the explicit
 362   // sub-registers, the other registers won't contribute any more units.
 363   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 364     CodeGenRegister *SR = ExplicitSubRegs[i];
 365     // Explicit sub-registers are usually disjoint, so this is a good way of
 366     // computing the union. We may pick up a few duplicates that will be
 367     // eliminated below.
 368     unsigned N = RegUnits.size();
 369     RegUnits.append(SR->RegUnits.begin(), SR->RegUnits.end());
 370     std::inplace_merge(RegUnits.begin(), RegUnits.begin() + N, RegUnits.end());
 371   }
 372   RegUnits.erase(std::unique(RegUnits.begin(), RegUnits.end()), RegUnits.end());
 373
 374   // Absent any ad hoc aliasing, we create one register unit per leaf register.
 375   // These units correspond to the maximal cliques in the register overlap
 376   // graph which is optimal.
 377   //
 378   // When there is ad hoc aliasing, we simply create one unit per edge in the
 379   // undirected ad hoc aliasing graph. Technically, we could do better by
 380   // identifying maximal cliques in the ad hoc graph, but cliques larger than 2
 381   // are extremely rare anyway (I've never seen one), so we don't bother with
 382   // the added complexity.
 383   for (unsigned i = 0, e = ExplicitAliases.size(); i != e; ++i) {
 384     CodeGenRegister *AR = ExplicitAliases[i];
 385     // Only visit each edge once.
 386     if (AR->SubRegsComplete)
 387       continue;
 388     // Create a RegUnit representing this alias edge, and add it to both
 389     // registers.
 390     unsigned Unit = RegBank.newRegUnit(this, AR);
 391     RegUnits.push_back(Unit);
 392     AR->RegUnits.push_back(Unit);
 393   }
 394
 395   // Finally, create units for leaf registers without ad hoc aliases. Note that
 396   // a leaf register with ad hoc aliases doesn't get its own unit - it isn't
 397   // necessary. This means the aliasing leaf registers can share a single unit.
 398   if (RegUnits.empty())
 399     RegUnits.push_back(RegBank.newRegUnit(this));
 400
 401   // We have now computed the native register units. More may be adopted later
 402   // for balancing purposes.
 403   NumNativeRegUnits = RegUnits.size();
 404
 405   return SubRegs;
 406 }
 407
 408 // In a register that is covered by its sub-registers, try to find redundant
 409 // sub-registers. For example:
 410 //
 411 //   QQ0 = {Q0, Q1}
 412 //   Q0 = {D0, D1}
 413 //   Q1 = {D2, D3}
 414 //
 415 // We can infer that D1_D2 is also a sub-register, even if it wasn't named in
 416 // the register definition.
 417 //
 418 // The explicitly specified registers form a tree. This function discovers
 419 // sub-register relationships that would force a DAG.
 420 //
 421 void CodeGenRegister::computeSecondarySubRegs(CodeGenRegBank &RegBank) {
 422   // Collect new sub-registers first, add them later.
 423   SmallVector<SubRegMap::value_type, 8> NewSubRegs;
 424
 425   // Look at the leading super-registers of each sub-register. Those are the
 426   // candidates for new sub-registers, assuming they are fully contained in
 427   // this register.
 428   for (SubRegMap::iterator I = SubRegs.begin(), E = SubRegs.end(); I != E; ++I){
 429     const CodeGenRegister *SubReg = I->second;
 430     const CodeGenRegister::SuperRegList &Leads = SubReg->LeadingSuperRegs;
 431     for (unsigned i = 0, e = Leads.size(); i != e; ++i) {
 432       CodeGenRegister *Cand = const_cast<CodeGenRegister*>(Leads[i]);
 433       // Already got this sub-register?
 434       if (Cand == this || getSubRegIndex(Cand))
 435         continue;
 436       // Check if each component of Cand is already a sub-register.
 437       // We know that the first component is I->second, and is present with the
 438       // name I->first.
 439       SmallVector<CodeGenSubRegIndex*, 8> Parts(1, I->first);
 440       assert(!Cand->ExplicitSubRegs.empty() &&
 441              "Super-register has no sub-registers");
 442       for (unsigned j = 1, e = Cand->ExplicitSubRegs.size(); j != e; ++j) {
 443         if (CodeGenSubRegIndex *Idx = getSubRegIndex(Cand->ExplicitSubRegs[j]))
 444           Parts.push_back(Idx);
 445         else {
 446           // Sub-register doesn't exist.
 447           Parts.clear();
 448           break;
 449         }
 450       }
 451       // If some Cand sub-register is not part of this register, or if Cand only
 452       // has one sub-register, there is nothing to do.
 453       if (Parts.size() <= 1)
 454         continue;
 455
 456       // Each part of Cand is a sub-register of this. Make the full Cand also
 457       // a sub-register with a concatenated sub-register index.
 458       CodeGenSubRegIndex *Concat= RegBank.getConcatSubRegIndex(Parts);
 459       NewSubRegs.push_back(std::make_pair(Concat, Cand));
 460     }
 461   }
 462
 463   // Now add all the new sub-registers.
 464   for (unsigned i = 0, e = NewSubRegs.size(); i != e; ++i) {
 465     // Don't add Cand if another sub-register is already using the index.
 466     if (!SubRegs.insert(NewSubRegs[i]).second)
 467       continue;
 468
 469     CodeGenSubRegIndex *NewIdx = NewSubRegs[i].first;
 470     CodeGenRegister *NewSubReg = NewSubRegs[i].second;
 471     SubReg2Idx.insert(std::make_pair(NewSubReg, NewIdx));
 472   }
 473
 474   // Create sub-register index composition maps for the synthesized indices.
 475   for (unsigned i = 0, e = NewSubRegs.size(); i != e; ++i) {
 476     CodeGenSubRegIndex *NewIdx = NewSubRegs[i].first;
 477     CodeGenRegister *NewSubReg = NewSubRegs[i].second;
 478     for (SubRegMap::const_iterator SI = NewSubReg->SubRegs.begin(),
 479            SE = NewSubReg->SubRegs.end(); SI != SE; ++SI) {
 480       CodeGenSubRegIndex *SubIdx = getSubRegIndex(SI->second);
 481       if (!SubIdx)
 482         PrintFatalError(TheDef->getLoc(), "No SubRegIndex for " +
 483                         SI->second->getName() + " in " + getName());
 484       NewIdx->addComposite(SI->first, SubIdx);
 485     }
 486   }
 487 }
 488
 489 void CodeGenRegister::computeSuperRegs(CodeGenRegBank &RegBank) {
 490   // Only visit each register once.
 491   if (SuperRegsComplete)
 492     return;
 493   SuperRegsComplete = true;
 494
 495   // Make sure all sub-registers have been visited first, so the super-reg
 496   // lists will be topologically ordered.
 497   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 498        I != E; ++I)
 499     I->second->computeSuperRegs(RegBank);
 500
 501   // Now add this as a super-register on all sub-registers.
 502   // Also compute the TopoSigId in post-order.
 503   TopoSigId Id;
 504   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 505        I != E; ++I) {
 506     // Topological signature computed from SubIdx, TopoId(SubReg).
 507     // Loops and idempotent indices have TopoSig = ~0u.
 508     Id.push_back(I->first->EnumValue);
 509     Id.push_back(I->second->TopoSig);
 510
 511     // Don't add duplicate entries.
 512     if (!I->second->SuperRegs.empty() && I->second->SuperRegs.back() == this)
 513       continue;
 514     I->second->SuperRegs.push_back(this);
 515   }
 516   TopoSig = RegBank.getTopoSig(Id);
 517 }
 518
 519 void
 520 CodeGenRegister::addSubRegsPreOrder(SetVector<const CodeGenRegister*> &OSet,
 521                                     CodeGenRegBank &RegBank) const {
 522   assert(SubRegsComplete && "Must precompute sub-registers");
 523   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 524     CodeGenRegister *SR = ExplicitSubRegs[i];
 525     if (OSet.insert(SR))
 526       SR->addSubRegsPreOrder(OSet, RegBank);
 527   }
 528   // Add any secondary sub-registers that weren't part of the explicit tree.
 529   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 530        I != E; ++I)
 531     OSet.insert(I->second);
 532 }
 533
 534 // Get the sum of this register's unit weights.
 535 unsigned CodeGenRegister::getWeight(const CodeGenRegBank &RegBank) const {
 536   unsigned Weight = 0;
 537   for (RegUnitList::const_iterator I = RegUnits.begin(), E = RegUnits.end();
 538        I != E; ++I) {
 539     Weight += RegBank.getRegUnit(*I).Weight;
 540   }
 541   return Weight;
 542 }
 543
 544 //===----------------------------------------------------------------------===//
 545 //                               RegisterTuples
 546 //===----------------------------------------------------------------------===//
 547
 548 // A RegisterTuples def is used to generate pseudo-registers from lists of
 549 // sub-registers. We provide a SetTheory expander class that returns the new
 550 // registers.
 551 namespace {
 552 struct TupleExpander : SetTheory::Expander {
 553   void expand(SetTheory &ST, Record *Def, SetTheory::RecSet &Elts) override {
 554     std::vector<Record*> Indices = Def->getValueAsListOfDefs("SubRegIndices");
 555     unsigned Dim = Indices.size();
 556     ListInit *SubRegs = Def->getValueAsListInit("SubRegs");
 557     if (Dim != SubRegs->getSize())
 558       PrintFatalError(Def->getLoc(), "SubRegIndices and SubRegs size mismatch");
 559     if (Dim < 2)
 560       PrintFatalError(Def->getLoc(),
 561                       "Tuples must have at least 2 sub-registers");
 562
 563     // Evaluate the sub-register lists to be zipped.
 564     unsigned Length = ~0u;
 565     SmallVector<SetTheory::RecSet, 4> Lists(Dim);
 566     for (unsigned i = 0; i != Dim; ++i) {
 567       ST.evaluate(SubRegs->getElement(i), Lists[i], Def->getLoc());
 568       Length = std::min(Length, unsigned(Lists[i].size()));
 569     }
 570
 571     if (Length == 0)
 572       return;
 573
 574     // Precompute some types.
 575     Record *RegisterCl = Def->getRecords().getClass("Register");
 576     RecTy *RegisterRecTy = RecordRecTy::get(RegisterCl);
 577     StringInit *BlankName = StringInit::get("");
 578
 579     // Zip them up.
 580     for (unsigned n = 0; n != Length; ++n) {
 581       std::string Name;
 582       Record *Proto = Lists[0][n];
 583       std::vector<Init*> Tuple;
 584       unsigned CostPerUse = 0;
 585       for (unsigned i = 0; i != Dim; ++i) {
 586         Record *Reg = Lists[i][n];
 587         if (i) Name += '_';
 588         Name += Reg->getName();
 589         Tuple.push_back(DefInit::get(Reg));
 590         CostPerUse = std::max(CostPerUse,
 591                               unsigned(Reg->getValueAsInt("CostPerUse")));
 592       }
 593
 594       // Create a new Record representing the synthesized register. This record
 595       // is only for consumption by CodeGenRegister, it is not added to the
 596       // RecordKeeper.
 597       Record *NewReg = new Record(Name, Def->getLoc(), Def->getRecords());
 598       Elts.insert(NewReg);
 599
 600       // Copy Proto super-classes.
 601       ArrayRef<Record *> Supers = Proto->getSuperClasses();
 602       ArrayRef<SMRange> Ranges = Proto->getSuperClassRanges();
 603       for (unsigned i = 0, e = Supers.size(); i != e; ++i)
 604         NewReg->addSuperClass(Supers[i], Ranges[i]);
 605
 606       // Copy Proto fields.
 607       for (unsigned i = 0, e = Proto->getValues().size(); i != e; ++i) {
 608         RecordVal RV = Proto->getValues()[i];
 609
 610         // Skip existing fields, like NAME.
 611         if (NewReg->getValue(RV.getNameInit()))
 612           continue;
 613
 614         StringRef Field = RV.getName();
 615
 616         // Replace the sub-register list with Tuple.
 617         if (Field == "SubRegs")
 618           RV.setValue(ListInit::get(Tuple, RegisterRecTy));
 619
 620         // Provide a blank AsmName. MC hacks are required anyway.
 621         if (Field == "AsmName")
 622           RV.setValue(BlankName);
 623
 624         // CostPerUse is aggregated from all Tuple members.
 625         if (Field == "CostPerUse")
 626           RV.setValue(IntInit::get(CostPerUse));
 627
 628         // Composite registers are always covered by sub-registers.
 629         if (Field == "CoveredBySubRegs")
 630           RV.setValue(BitInit::get(true));
 631
 632         // Copy fields from the RegisterTuples def.
 633         if (Field == "SubRegIndices" ||
 634             Field == "CompositeIndices") {
 635           NewReg->addValue(*Def->getValue(Field));
 636           continue;
 637         }
 638
 639         // Some fields get their default uninitialized value.
 640         if (Field == "DwarfNumbers" ||
 641             Field == "DwarfAlias" ||
 642             Field == "Aliases") {
 643           if (const RecordVal *DefRV = RegisterCl->getValue(Field))
 644             NewReg->addValue(*DefRV);
 645           continue;
 646         }
 647
 648         // Everything else is copied from Proto.
 649         NewReg->addValue(RV);
 650       }
 651     }
 652   }
 653 };
 654 }
 655
 656 //===----------------------------------------------------------------------===//
 657 //                            CodeGenRegisterClass
 658 //===----------------------------------------------------------------------===//
 659
 660 CodeGenRegisterClass::CodeGenRegisterClass(CodeGenRegBank &RegBank, Record *R)
 661   : TheDef(R),
 662     Name(R->getName()),
 663     TopoSigs(RegBank.getNumTopoSigs()),
 664     EnumValue(-1) {
 665   // Rename anonymous register classes.
 666   if (R->getName().size() > 9 && R->getName()[9] == '.') {
 667     static unsigned AnonCounter = 0;
 668     R->setName("AnonRegClass_" + utostr(AnonCounter));
 669     // MSVC2012 ICEs if AnonCounter++ is directly passed to utostr.
 670     ++AnonCounter;
 671   }
 672
 673   std::vector<Record*> TypeList = R->getValueAsListOfDefs("RegTypes");
 674   for (unsigned i = 0, e = TypeList.size(); i != e; ++i) {
 675     Record *Type = TypeList[i];
 676     if (!Type->isSubClassOf("ValueType"))
 677       PrintFatalError("RegTypes list member '" + Type->getName() +
 678         "' does not derive from the ValueType class!");
 679     VTs.push_back(getValueType(Type));
 680   }
 681   assert(!VTs.empty() && "RegisterClass must contain at least one ValueType!");
 682
 683   // Allocation order 0 is the full set. AltOrders provides others.
 684   const SetTheory::RecVec *Elements = RegBank.getSets().expand(R);
 685   ListInit *AltOrders = R->getValueAsListInit("AltOrders");
 686   Orders.resize(1 + AltOrders->size());
 687
 688   // Default allocation order always contains all registers.
 689   for (unsigned i = 0, e = Elements->size(); i != e; ++i) {
 690     Orders[0].push_back((*Elements)[i]);
 691     const CodeGenRegister *Reg = RegBank.getReg((*Elements)[i]);
 692     Members.insert(Reg);
 693     TopoSigs.set(Reg->getTopoSig());
 694   }
 695
 696   // Alternative allocation orders may be subsets.
 697   SetTheory::RecSet Order;
 698   for (unsigned i = 0, e = AltOrders->size(); i != e; ++i) {
 699     RegBank.getSets().evaluate(AltOrders->getElement(i), Order, R->getLoc());
 700     Orders[1 + i].append(Order.begin(), Order.end());
 701     // Verify that all altorder members are regclass members.
 702     while (!Order.empty()) {
 703       CodeGenRegister *Reg = RegBank.getReg(Order.back());
 704       Order.pop_back();
 705       if (!contains(Reg))
 706         PrintFatalError(R->getLoc(), " AltOrder register " + Reg->getName() +
 707                       " is not a class member");
 708     }
 709   }
 710
 711   // Allow targets to override the size in bits of the RegisterClass.
 712   unsigned Size = R->getValueAsInt("Size");
 713
 714   Namespace = R->getValueAsString("Namespace");
 715   SpillSize = Size ? Size : MVT(VTs[0]).getSizeInBits();
 716   SpillAlignment = R->getValueAsInt("Alignment");
 717   CopyCost = R->getValueAsInt("CopyCost");
 718   Allocatable = R->getValueAsBit("isAllocatable");
 719   AltOrderSelect = R->getValueAsString("AltOrderSelect");
 720 }
 721
 722 // Create an inferred register class that was missing from the .td files.
 723 // Most properties will be inherited from the closest super-class after the
 724 // class structure has been computed.
 725 CodeGenRegisterClass::CodeGenRegisterClass(CodeGenRegBank &RegBank,
 726                                            StringRef Name, Key Props)
 727   : Members(*Props.Members),
 728     TheDef(nullptr),
 729     Name(Name),
 730     TopoSigs(RegBank.getNumTopoSigs()),
 731     EnumValue(-1),
 732     SpillSize(Props.SpillSize),
 733     SpillAlignment(Props.SpillAlignment),
 734     CopyCost(0),
 735     Allocatable(true) {
 736   for (CodeGenRegister::Set::iterator I = Members.begin(), E = Members.end();
 737        I != E; ++I)
 738     TopoSigs.set((*I)->getTopoSig());
 739 }
 740
 741 // Compute inherited propertied for a synthesized register class.
 742 void CodeGenRegisterClass::inheritProperties(CodeGenRegBank &RegBank) {
 743   assert(!getDef() && "Only synthesized classes can inherit properties");
 744   assert(!SuperClasses.empty() && "Synthesized class without super class");
 745
 746   // The last super-class is the smallest one.
 747   CodeGenRegisterClass &Super = *SuperClasses.back();
 748
 749   // Most properties are copied directly.
 750   // Exceptions are members, size, and alignment
 751   Namespace = Super.Namespace;
 752   VTs = Super.VTs;
 753   CopyCost = Super.CopyCost;
 754   Allocatable = Super.Allocatable;
 755   AltOrderSelect = Super.AltOrderSelect;
 756
 757   // Copy all allocation orders, filter out foreign registers from the larger
 758   // super-class.
 759   Orders.resize(Super.Orders.size());
 760   for (unsigned i = 0, ie = Super.Orders.size(); i != ie; ++i)
 761     for (unsigned j = 0, je = Super.Orders[i].size(); j != je; ++j)
 762       if (contains(RegBank.getReg(Super.Orders[i][j])))
 763         Orders[i].push_back(Super.Orders[i][j]);
 764 }
 765
 766 bool CodeGenRegisterClass::contains(const CodeGenRegister *Reg) const {
 767   return Members.count(Reg);
 768 }
 769
 770 namespace llvm {
 771   raw_ostream &operator<<(raw_ostream &OS, const CodeGenRegisterClass::Key &K) {
 772     OS << "{ S=" << K.SpillSize << ", A=" << K.SpillAlignment;
 773     for (CodeGenRegister::Set::const_iterator I = K.Members->begin(),
 774          E = K.Members->end(); I != E; ++I)
 775       OS << ", " << (*I)->getName();
 776     return OS << " }";
 777   }
 778 }
 779
 780 // This is a simple lexicographical order that can be used to search for sets.
 781 // It is not the same as the topological order provided by TopoOrderRC.
 782 bool CodeGenRegisterClass::Key::
 783 operator<(const CodeGenRegisterClass::Key &B) const {
 784   assert(Members && B.Members);
 785   return std::tie(*Members, SpillSize, SpillAlignment) <
 786          std::tie(*B.Members, B.SpillSize, B.SpillAlignment);
 787 }
 788
 789 // Returns true if RC is a strict subclass.
 790 // RC is a sub-class of this class if it is a valid replacement for any
 791 // instruction operand where a register of this classis required. It must
 792 // satisfy these conditions:
 793 //
 794 // 1. All RC registers are also in this.
 795 // 2. The RC spill size must not be smaller than our spill size.
 796 // 3. RC spill alignment must be compatible with ours.
 797 //
 798 static bool testSubClass(const CodeGenRegisterClass *A,
 799                          const CodeGenRegisterClass *B) {
 800   return A->SpillAlignment && B->SpillAlignment % A->SpillAlignment == 0 &&
 801     A->SpillSize <= B->SpillSize &&
 802     std::includes(A->getMembers().begin(), A->getMembers().end(),
 803                   B->getMembers().begin(), B->getMembers().end(),
 804                   CodeGenRegister::Less());
 805 }
 806
 807 /// Sorting predicate for register classes.  This provides a topological
 808 /// ordering that arranges all register classes before their sub-classes.
 809 ///
 810 /// Register classes with the same registers, spill size, and alignment form a
 811 /// clique.  They will be ordered alphabetically.
 812 ///
 813 static int TopoOrderRC(CodeGenRegisterClass *const *PA,
 814                        CodeGenRegisterClass *const *PB) {
 815   const CodeGenRegisterClass *A = *PA;
 816   const CodeGenRegisterClass *B = *PB;
 817   if (A == B)
 818     return 0;
 819
 820   // Order by ascending spill size.
 821   if (A->SpillSize < B->SpillSize)
 822     return -1;
 823   if (A->SpillSize > B->SpillSize)
 824     return 1;
 825
 826   // Order by ascending spill alignment.
 827   if (A->SpillAlignment < B->SpillAlignment)
 828     return -1;
 829   if (A->SpillAlignment > B->SpillAlignment)
 830     return 1;
 831
 832   // Order by descending set size.  Note that the classes' allocation order may
 833   // not have been computed yet.  The Members set is always vaild.
 834   if (A->getMembers().size() > B->getMembers().size())
 835     return -1;
 836   if (A->getMembers().size() < B->getMembers().size())
 837     return 1;
 838
 839   // Finally order by name as a tie breaker.
 840   return StringRef(A->getName()).compare(B->getName());
 841 }
 842
 843 std::string CodeGenRegisterClass::getQualifiedName() const {
 844   if (Namespace.empty())
 845     return getName();
 846   else
 847     return Namespace + "::" + getName();
 848 }
 849
 850 // Compute sub-classes of all register classes.
 851 // Assume the classes are ordered topologically.
 852 void CodeGenRegisterClass::computeSubClasses(CodeGenRegBank &RegBank) {
 853   ArrayRef<CodeGenRegisterClass*> RegClasses = RegBank.getRegClasses();
 854
 855   // Visit backwards so sub-classes are seen first.
 856   for (unsigned rci = RegClasses.size(); rci; --rci) {
 857     CodeGenRegisterClass &RC = *RegClasses[rci - 1];
 858     RC.SubClasses.resize(RegClasses.size());
 859     RC.SubClasses.set(RC.EnumValue);
 860
 861     // Normally, all subclasses have IDs >= rci, unless RC is part of a clique.
 862     for (unsigned s = rci; s != RegClasses.size(); ++s) {
 863       if (RC.SubClasses.test(s))
 864         continue;
 865       CodeGenRegisterClass *SubRC = RegClasses[s];
 866       if (!testSubClass(&RC, SubRC))
 867         continue;
 868       // SubRC is a sub-class. Grap all its sub-classes so we won't have to
 869       // check them again.
 870       RC.SubClasses |= SubRC->SubClasses;
 871     }
 872
 873     // Sweep up missed clique members.  They will be immediately preceding RC.
 874     for (unsigned s = rci - 1; s && testSubClass(&RC, RegClasses[s - 1]); --s)
 875       RC.SubClasses.set(s - 1);
 876   }
 877
 878   // Compute the SuperClasses lists from the SubClasses vectors.
 879   for (unsigned rci = 0; rci != RegClasses.size(); ++rci) {
 880     const BitVector &SC = RegClasses[rci]->getSubClasses();
 881     for (int s = SC.find_first(); s >= 0; s = SC.find_next(s)) {
 882       if (unsigned(s) == rci)
 883         continue;
 884       RegClasses[s]->SuperClasses.push_back(RegClasses[rci]);
 885     }
 886   }
 887
 888   // With the class hierarchy in place, let synthesized register classes inherit
 889   // properties from their closest super-class. The iteration order here can
 890   // propagate properties down multiple levels.
 891   for (unsigned rci = 0; rci != RegClasses.size(); ++rci)
 892     if (!RegClasses[rci]->getDef())
 893       RegClasses[rci]->inheritProperties(RegBank);
 894 }
 895
 896 void CodeGenRegisterClass::getSuperRegClasses(const CodeGenSubRegIndex *SubIdx,
 897                                               BitVector &Out) const {
 898   auto FindI = SuperRegClasses.find(SubIdx);
 899   if (FindI == SuperRegClasses.end())
 900     return;
 901   for (CodeGenRegisterClass *RC : FindI->second)
 902     Out.set(RC->EnumValue);
 903 }
 904
 905 // Populate a unique sorted list of units from a register set.
 906 void CodeGenRegisterClass::buildRegUnitSet(
 907   std::vector<unsigned> &RegUnits) const {
 908   std::vector<unsigned> TmpUnits;
 909   for (RegUnitIterator UnitI(Members); UnitI.isValid(); ++UnitI)
 910     TmpUnits.push_back(*UnitI);
 911   std::sort(TmpUnits.begin(), TmpUnits.end());
 912   std::unique_copy(TmpUnits.begin(), TmpUnits.end(),
 913                    std::back_inserter(RegUnits));
 914 }
 915
 916 //===----------------------------------------------------------------------===//
 917 //                               CodeGenRegBank
 918 //===----------------------------------------------------------------------===//
 919
 920 CodeGenRegBank::CodeGenRegBank(RecordKeeper &Records) {
 921   // Configure register Sets to understand register classes and tuples.
 922   Sets.addFieldExpander("RegisterClass", "MemberList");
 923   Sets.addFieldExpander("CalleeSavedRegs", "SaveList");
 924   Sets.addExpander("RegisterTuples", new TupleExpander());
 925
 926   // Read in the user-defined (named) sub-register indices.
 927   // More indices will be synthesized later.
 928   std::vector<Record*> SRIs = Records.getAllDerivedDefinitions("SubRegIndex");
 929   std::sort(SRIs.begin(), SRIs.end(), LessRecord());
 930   for (unsigned i = 0, e = SRIs.size(); i != e; ++i)
 931     getSubRegIdx(SRIs[i]);
 932   // Build composite maps from ComposedOf fields.
 933   for (auto &Idx : SubRegIndices)
 934     Idx.updateComponents(*this);
 935
 936   // Read in the register definitions.
 937   std::vector<Record*> Regs = Records.getAllDerivedDefinitions("Register");
 938   std::sort(Regs.begin(), Regs.end(), LessRecordRegister());
 939   // Assign the enumeration values.
 940   for (unsigned i = 0, e = Regs.size(); i != e; ++i)
 941     getReg(Regs[i]);
 942
 943   // Expand tuples and number the new registers.
 944   std::vector<Record*> Tups =
 945     Records.getAllDerivedDefinitions("RegisterTuples");
 946
 947   std::vector<Record*> TupRegsCopy;
 948   for (unsigned i = 0, e = Tups.size(); i != e; ++i) {
 949     const std::vector<Record*> *TupRegs = Sets.expand(Tups[i]);
 950     TupRegsCopy.reserve(TupRegs->size());
 951     TupRegsCopy.assign(TupRegs->begin(), TupRegs->end());
 952     std::sort(TupRegsCopy.begin(), TupRegsCopy.end(), LessRecordRegister());
 953     for (unsigned j = 0, je = TupRegsCopy.size(); j != je; ++j)
 954       getReg((TupRegsCopy)[j]);
 955     TupRegsCopy.clear();
 956   }
 957
 958   // Now all the registers are known. Build the object graph of explicit
 959   // register-register references.
 960   for (auto &Reg : Registers)
 961     Reg.buildObjectGraph(*this);
 962
 963   // Compute register name map.
 964   for (auto &Reg : Registers)
 965     // FIXME: This could just be RegistersByName[name] = register, except that
 966     // causes some failures in MIPS - perhaps they have duplicate register name
 967     // entries? (or maybe there's a reason for it - I don't know much about this
 968     // code, just drive-by refactoring)
 969     RegistersByName.insert(
 970         std::make_pair(Reg.TheDef->getValueAsString("AsmName"), &Reg));
 971
 972   // Precompute all sub-register maps.
 973   // This will create Composite entries for all inferred sub-register indices.
 974   for (auto &Reg : Registers)
 975     Reg.computeSubRegs(*this);
 976
 977   // Infer even more sub-registers by combining leading super-registers.
 978   for (auto &Reg : Registers)
 979     if (Reg.CoveredBySubRegs)
 980       Reg.computeSecondarySubRegs(*this);
 981
 982   // After the sub-register graph is complete, compute the topologically
 983   // ordered SuperRegs list.
 984   for (auto &Reg : Registers)
 985     Reg.computeSuperRegs(*this);
 986
 987   // Native register units are associated with a leaf register. They've all been
 988   // discovered now.
 989   NumNativeRegUnits = RegUnits.size();
 990
 991   // Read in register class definitions.
 992   std::vector<Record*> RCs = Records.getAllDerivedDefinitions("RegisterClass");
 993   if (RCs.empty())
 994     PrintFatalError("No 'RegisterClass' subclasses defined!");
 995
 996   // Allocate user-defined register classes.
 997   RegClasses.reserve(RCs.size());
 998   for (unsigned i = 0, e = RCs.size(); i != e; ++i)
 999     addToMaps(new CodeGenRegisterClass(*this, RCs[i]));
1000
1001   // Infer missing classes to create a full algebra.
1002   computeInferredRegisterClasses();
1003
1004   // Order register classes topologically and assign enum values.
1005   array_pod_sort(RegClasses.begin(), RegClasses.end(), TopoOrderRC);
1006   for (unsigned i = 0, e = RegClasses.size(); i != e; ++i)
1007     RegClasses[i]->EnumValue = i;
1008   CodeGenRegisterClass::computeSubClasses(*this);
1009 }
1010
1011 CodeGenRegBank::~CodeGenRegBank() {
1012   DeleteContainerPointers(RegClasses);
1013 }
1014
1015 // Create a synthetic CodeGenSubRegIndex without a corresponding Record.
1016 CodeGenSubRegIndex*
1017 CodeGenRegBank::createSubRegIndex(StringRef Name, StringRef Namespace) {
1018   SubRegIndices.emplace_back(Name, Namespace, SubRegIndices.size() + 1);
1019   return &SubRegIndices.back();
1020 }
1021
1022 CodeGenSubRegIndex *CodeGenRegBank::getSubRegIdx(Record *Def) {
1023   CodeGenSubRegIndex *&Idx = Def2SubRegIdx[Def];
1024   if (Idx)
1025     return Idx;
1026   SubRegIndices.emplace_back(Def, SubRegIndices.size() + 1);
1027   Idx = &SubRegIndices.back();
1028   return Idx;
1029 }
1030
1031 CodeGenRegister *CodeGenRegBank::getReg(Record *Def) {
1032   CodeGenRegister *&Reg = Def2Reg[Def];
1033   if (Reg)
1034     return Reg;
1035   Registers.emplace_back(Def, Registers.size() + 1);
1036   Reg = &Registers.back();
1037   return Reg;
1038 }
1039
1040 void CodeGenRegBank::addToMaps(CodeGenRegisterClass *RC) {
1041   RegClasses.push_back(RC);
1042
1043   if (Record *Def = RC->getDef())
1044     Def2RC.insert(std::make_pair(Def, RC));
1045
1046   // Duplicate classes are rejected by insert().
1047   // That's OK, we only care about the properties handled by CGRC::Key.
1048   CodeGenRegisterClass::Key K(*RC);
1049   Key2RC.insert(std::make_pair(K, RC));
1050 }
1051
1052 // Create a synthetic sub-class if it is missing.
1053 CodeGenRegisterClass*
1054 CodeGenRegBank::getOrCreateSubClass(const CodeGenRegisterClass *RC,
1055                                     const CodeGenRegister::Set *Members,
1056                                     StringRef Name) {
1057   // Synthetic sub-class has the same size and alignment as RC.
1058   CodeGenRegisterClass::Key K(Members, RC->SpillSize, RC->SpillAlignment);
1059   RCKeyMap::const_iterator FoundI = Key2RC.find(K);
1060   if (FoundI != Key2RC.end())
1061     return FoundI->second;
1062
1063   // Sub-class doesn't exist, create a new one.
1064   CodeGenRegisterClass *NewRC = new CodeGenRegisterClass(*this, Name, K);
1065   addToMaps(NewRC);
1066   return NewRC;
1067 }
1068
1069 CodeGenRegisterClass *CodeGenRegBank::getRegClass(Record *Def) {
1070   if (CodeGenRegisterClass *RC = Def2RC[Def])
1071     return RC;
1072
1073   PrintFatalError(Def->getLoc(), "Not a known RegisterClass!");
1074 }
1075
1076 CodeGenSubRegIndex*
1077 CodeGenRegBank::getCompositeSubRegIndex(CodeGenSubRegIndex *A,
1078                                         CodeGenSubRegIndex *B) {
1079   // Look for an existing entry.
1080   CodeGenSubRegIndex *Comp = A->compose(B);
1081   if (Comp)
1082     return Comp;
1083
1084   // None exists, synthesize one.
1085   std::string Name = A->getName() + "_then_" + B->getName();
1086   Comp = createSubRegIndex(Name, A->getNamespace());
1087   A->addComposite(B, Comp);
1088   return Comp;
1089 }
1090
1091 CodeGenSubRegIndex *CodeGenRegBank::
1092 getConcatSubRegIndex(const SmallVector<CodeGenSubRegIndex *, 8> &Parts) {
1093   assert(Parts.size() > 1 && "Need two parts to concatenate");
1094
1095   // Look for an existing entry.
1096   CodeGenSubRegIndex *&Idx = ConcatIdx[Parts];
1097   if (Idx)
1098     return Idx;
1099
1100   // None exists, synthesize one.
1101   std::string Name = Parts.front()->getName();
1102   // Determine whether all parts are contiguous.
1103   bool isContinuous = true;
1104   unsigned Size = Parts.front()->Size;
1105   unsigned LastOffset = Parts.front()->Offset;
1106   unsigned LastSize = Parts.front()->Size;
1107   for (unsigned i = 1, e = Parts.size(); i != e; ++i) {
1108     Name += '_';
1109     Name += Parts[i]->getName();
1110     Size += Parts[i]->Size;
1111     if (Parts[i]->Offset != (LastOffset + LastSize))
1112       isContinuous = false;
1113     LastOffset = Parts[i]->Offset;
1114     LastSize = Parts[i]->Size;
1115   }
1116   Idx = createSubRegIndex(Name, Parts.front()->getNamespace());
1117   Idx->Size = Size;
1118   Idx->Offset = isContinuous ? Parts.front()->Offset : -1;
1119   return Idx;
1120 }
1121
1122 void CodeGenRegBank::computeComposites() {
1123   // Keep track of TopoSigs visited. We only need to visit each TopoSig once,
1124   // and many registers will share TopoSigs on regular architectures.
1125   BitVector TopoSigs(getNumTopoSigs());
1126
1127   for (const auto &Reg1 : Registers) {
1128     // Skip identical subreg structures already processed.
1129     if (TopoSigs.test(Reg1.getTopoSig()))
1130       continue;
1131     TopoSigs.set(Reg1.getTopoSig());
1132
1133     const CodeGenRegister::SubRegMap &SRM1 = Reg1.getSubRegs();
1134     for (CodeGenRegister::SubRegMap::const_iterator i1 = SRM1.begin(),
1135          e1 = SRM1.end(); i1 != e1; ++i1) {
1136       CodeGenSubRegIndex *Idx1 = i1->first;
1137       CodeGenRegister *Reg2 = i1->second;
1138       // Ignore identity compositions.
1139       if (&Reg1 == Reg2)
1140         continue;
1141       const CodeGenRegister::SubRegMap &SRM2 = Reg2->getSubRegs();
1142       // Try composing Idx1 with another SubRegIndex.
1143       for (CodeGenRegister::SubRegMap::const_iterator i2 = SRM2.begin(),
1144            e2 = SRM2.end(); i2 != e2; ++i2) {
1145         CodeGenSubRegIndex *Idx2 = i2->first;
1146         CodeGenRegister *Reg3 = i2->second;
1147         // Ignore identity compositions.
1148         if (Reg2 == Reg3)
1149           continue;
1150         // OK Reg1:IdxPair == Reg3. Find the index with Reg:Idx == Reg3.
1151         CodeGenSubRegIndex *Idx3 = Reg1.getSubRegIndex(Reg3);
1152         assert(Idx3 && "Sub-register doesn't have an index");
1153
1154         // Conflicting composition? Emit a warning but allow it.
1155         if (CodeGenSubRegIndex *Prev = Idx1->addComposite(Idx2, Idx3))
1156           PrintWarning(Twine("SubRegIndex ") + Idx1->getQualifiedName() +
1157                        " and " + Idx2->getQualifiedName() +
1158                        " compose ambiguously as " + Prev->getQualifiedName() +
1159                        " or " + Idx3->getQualifiedName());
1160       }
1161     }
1162   }
1163 }
1164
1165 // Compute lane masks. This is similar to register units, but at the
1166 // sub-register index level. Each bit in the lane mask is like a register unit
1167 // class, and two lane masks will have a bit in common if two sub-register
1168 // indices overlap in some register.
1169 //
1170 // Conservatively share a lane mask bit if two sub-register indices overlap in
1171 // some registers, but not in others. That shouldn't happen a lot.
1172 void CodeGenRegBank::computeSubRegIndexLaneMasks() {
1173   // First assign individual bits to all the leaf indices.
1174   unsigned Bit = 0;
1175   // Determine mask of lanes that cover their registers.
1176   CoveringLanes = ~0u;
1177   for (auto &Idx : SubRegIndices) {
1178     if (Idx.getComposites().empty()) {
1179       Idx.LaneMask = 1u << Bit;
1180       // Share bit 31 in the unlikely case there are more than 32 leafs.
1181       //
1182       // Sharing bits is harmless; it allows graceful degradation in targets
1183       // with more than 32 vector lanes. They simply get a limited resolution
1184       // view of lanes beyond the 32nd.
1185       //
1186       // See also the comment for getSubRegIndexLaneMask().
1187       if (Bit < 31)
1188         ++Bit;
1189       else
1190         // Once bit 31 is shared among multiple leafs, the 'lane' it represents
1191         // is no longer covering its registers.
1192         CoveringLanes &= ~(1u << Bit);
1193     } else {
1194       Idx.LaneMask = 0;
1195     }
1196   }
1197
1198   // FIXME: What if ad-hoc aliasing introduces overlaps that aren't represented
1199   // by the sub-register graph? This doesn't occur in any known targets.
1200
1201   // Inherit lanes from composites.
1202   for (const auto &Idx : SubRegIndices) {
1203     unsigned Mask = Idx.computeLaneMask();
1204     // If some super-registers without CoveredBySubRegs use this index, we can
1205     // no longer assume that the lanes are covering their registers.
1206     if (!Idx.AllSuperRegsCovered)
1207       CoveringLanes &= ~Mask;
1208   }
1209 }
1210
1211 namespace {
1212 // UberRegSet is a helper class for computeRegUnitWeights. Each UberRegSet is
1213 // the transitive closure of the union of overlapping register
1214 // classes. Together, the UberRegSets form a partition of the registers. If we
1215 // consider overlapping register classes to be connected, then each UberRegSet
1216 // is a set of connected components.
1217 //
1218 // An UberRegSet will likely be a horizontal slice of register names of
1219 // the same width. Nontrivial subregisters should then be in a separate
1220 // UberRegSet. But this property isn't required for valid computation of
1221 // register unit weights.
1222 //
1223 // A Weight field caches the max per-register unit weight in each UberRegSet.
1224 //
1225 // A set of SingularDeterminants flags single units of some register in this set
1226 // for which the unit weight equals the set weight. These units should not have
1227 // their weight increased.
1228 struct UberRegSet {
1229   CodeGenRegister::Set Regs;
1230   unsigned Weight;
1231   CodeGenRegister::RegUnitList SingularDeterminants;
1232
1233   UberRegSet(): Weight(0) {}
1234 };
1235 } // namespace
1236
1237 // Partition registers into UberRegSets, where each set is the transitive
1238 // closure of the union of overlapping register classes.
1239 //
1240 // UberRegSets[0] is a special non-allocatable set.
1241 static void computeUberSets(std::vector<UberRegSet> &UberSets,
1242                             std::vector<UberRegSet*> &RegSets,
1243                             CodeGenRegBank &RegBank) {
1244
1245   const auto &Registers = RegBank.getRegisters();
1246
1247   // The Register EnumValue is one greater than its index into Registers.
1248   assert(Registers.size() == Registers.back().EnumValue &&
1249          "register enum value mismatch");
1250
1251   // For simplicitly make the SetID the same as EnumValue.
1252   IntEqClasses UberSetIDs(Registers.size()+1);
1253   std::set<unsigned> AllocatableRegs;
1254   for (unsigned i = 0, e = RegBank.getRegClasses().size(); i != e; ++i) {
1255
1256     CodeGenRegisterClass *RegClass = RegBank.getRegClasses()[i];
1257     if (!RegClass->Allocatable)
1258       continue;
1259
1260     const CodeGenRegister::Set &Regs = RegClass->getMembers();
1261     if (Regs.empty())
1262       continue;
1263
1264     unsigned USetID = UberSetIDs.findLeader((*Regs.begin())->EnumValue);
1265     assert(USetID && "register number 0 is invalid");
1266
1267     AllocatableRegs.insert((*Regs.begin())->EnumValue);
1268     for (CodeGenRegister::Set::const_iterator I = std::next(Regs.begin()),
1269            E = Regs.end(); I != E; ++I) {
1270       AllocatableRegs.insert((*I)->EnumValue);
1271       UberSetIDs.join(USetID, (*I)->EnumValue);
1272     }
1273   }
1274   // Combine non-allocatable regs.
1275   for (const auto &Reg : Registers) {
1276     unsigned RegNum = Reg.EnumValue;
1277     if (AllocatableRegs.count(RegNum))
1278       continue;
1279
1280     UberSetIDs.join(0, RegNum);
1281   }
1282   UberSetIDs.compress();
1283
1284   // Make the first UberSet a special unallocatable set.
1285   unsigned ZeroID = UberSetIDs[0];
1286
1287   // Insert Registers into the UberSets formed by union-find.
1288   // Do not resize after this.
1289   UberSets.resize(UberSetIDs.getNumClasses());
1290   unsigned i = 0;
1291   for (const CodeGenRegister &Reg : Registers) {
1292     unsigned USetID = UberSetIDs[Reg.EnumValue];
1293     if (!USetID)
1294       USetID = ZeroID;
1295     else if (USetID == ZeroID)
1296       USetID = 0;
1297
1298     UberRegSet *USet = &UberSets[USetID];
1299     USet->Regs.insert(&Reg);
1300     RegSets[i++] = USet;
1301   }
1302 }
1303
1304 // Recompute each UberSet weight after changing unit weights.
1305 static void computeUberWeights(std::vector<UberRegSet> &UberSets,
1306                                CodeGenRegBank &RegBank) {
1307   // Skip the first unallocatable set.
1308   for (std::vector<UberRegSet>::iterator I = std::next(UberSets.begin()),
1309          E = UberSets.end(); I != E; ++I) {
1310
1311     // Initialize all unit weights in this set, and remember the max units/reg.
1312     const CodeGenRegister *Reg = nullptr;
1313     unsigned MaxWeight = 0, Weight = 0;
1314     for (RegUnitIterator UnitI(I->Regs); UnitI.isValid(); ++UnitI) {
1315       if (Reg != UnitI.getReg()) {
1316         if (Weight > MaxWeight)
1317           MaxWeight = Weight;
1318         Reg = UnitI.getReg();
1319         Weight = 0;
1320       }
1321       unsigned UWeight = RegBank.getRegUnit(*UnitI).Weight;
1322       if (!UWeight) {
1323         UWeight = 1;
1324         RegBank.increaseRegUnitWeight(*UnitI, UWeight);
1325       }
1326       Weight += UWeight;
1327     }
1328     if (Weight > MaxWeight)
1329       MaxWeight = Weight;
1330     if (I->Weight != MaxWeight) {
1331       DEBUG(
1332         dbgs() << "UberSet " << I - UberSets.begin() << " Weight " << MaxWeight;
1333         for (CodeGenRegister::Set::iterator
1334                UnitI = I->Regs.begin(), UnitE = I->Regs.end();
1335              UnitI != UnitE; ++UnitI) {
1336           dbgs() << " " << (*UnitI)->getName();
1337         }
1338         dbgs() << "\n");
1339       // Update the set weight.
1340       I->Weight = MaxWeight;
1341     }
1342
1343     // Find singular determinants.
1344     for (CodeGenRegister::Set::iterator RegI = I->Regs.begin(),
1345            RegE = I->Regs.end(); RegI != RegE; ++RegI) {
1346       if ((*RegI)->getRegUnits().size() == 1
1347           && (*RegI)->getWeight(RegBank) == I->Weight)
1348         mergeRegUnits(I->SingularDeterminants, (*RegI)->getRegUnits());
1349     }
1350   }
1351 }
1352
1353 // normalizeWeight is a computeRegUnitWeights helper that adjusts the weight of
1354 // a register and its subregisters so that they have the same weight as their
1355 // UberSet. Self-recursion processes the subregister tree in postorder so
1356 // subregisters are normalized first.
1357 //
1358 // Side effects:
1359 // - creates new adopted register units
1360 // - causes superregisters to inherit adopted units
1361 // - increases the weight of "singular" units
1362 // - induces recomputation of UberWeights.
1363 static bool normalizeWeight(CodeGenRegister *Reg,
1364                             std::vector<UberRegSet> &UberSets,
1365                             std::vector<UberRegSet*> &RegSets,
1366                             std::set<unsigned> &NormalRegs,
1367                             CodeGenRegister::RegUnitList &NormalUnits,
1368                             CodeGenRegBank &RegBank) {
1369   bool Changed = false;
1370   if (!NormalRegs.insert(Reg->EnumValue).second)
1371     return Changed;
1372
1373   const CodeGenRegister::SubRegMap &SRM = Reg->getSubRegs();
1374   for (CodeGenRegister::SubRegMap::const_iterator SRI = SRM.begin(),
1375          SRE = SRM.end(); SRI != SRE; ++SRI) {
1376     if (SRI->second == Reg)
1377       continue; // self-cycles happen
1378
1379     Changed |= normalizeWeight(SRI->second, UberSets, RegSets,
1380                                NormalRegs, NormalUnits, RegBank);
1381   }
1382   // Postorder register normalization.
1383
1384   // Inherit register units newly adopted by subregisters.
1385   if (Reg->inheritRegUnits(RegBank))
1386     computeUberWeights(UberSets, RegBank);
1387
1388   // Check if this register is too skinny for its UberRegSet.
1389   UberRegSet *UberSet = RegSets[RegBank.getRegIndex(Reg)];
1390
1391   unsigned RegWeight = Reg->getWeight(RegBank);
1392   if (UberSet->Weight > RegWeight) {
1393     // A register unit's weight can be adjusted only if it is the singular unit
1394     // for this register, has not been used to normalize a subregister's set,
1395     // and has not already been used to singularly determine this UberRegSet.
1396     unsigned AdjustUnit = Reg->getRegUnits().front();
1397     if (Reg->getRegUnits().size() != 1
1398         || hasRegUnit(NormalUnits, AdjustUnit)
1399         || hasRegUnit(UberSet->SingularDeterminants, AdjustUnit)) {
1400       // We don't have an adjustable unit, so adopt a new one.
1401       AdjustUnit = RegBank.newRegUnit(UberSet->Weight - RegWeight);
1402       Reg->adoptRegUnit(AdjustUnit);
1403       // Adopting a unit does not immediately require recomputing set weights.
1404     }
1405     else {
1406       // Adjust the existing single unit.
1407       RegBank.increaseRegUnitWeight(AdjustUnit, UberSet->Weight - RegWeight);
1408       // The unit may be shared among sets and registers within this set.
1409       computeUberWeights(UberSets, RegBank);
1410     }
1411     Changed = true;
1412   }
1413
1414   // Mark these units normalized so superregisters can't change their weights.
1415   mergeRegUnits(NormalUnits, Reg->getRegUnits());
1416
1417   return Changed;
1418 }
1419
1420 // Compute a weight for each register unit created during getSubRegs.
1421 //
1422 // The goal is that two registers in the same class will have the same weight,
1423 // where each register's weight is defined as sum of its units' weights.
1424 void CodeGenRegBank::computeRegUnitWeights() {
1425   std::vector<UberRegSet> UberSets;
1426   std::vector<UberRegSet*> RegSets(Registers.size());
1427   computeUberSets(UberSets, RegSets, *this);
1428   // UberSets and RegSets are now immutable.
1429
1430   computeUberWeights(UberSets, *this);
1431
1432   // Iterate over each Register, normalizing the unit weights until reaching
1433   // a fix point.
1434   unsigned NumIters = 0;
1435   for (bool Changed = true; Changed; ++NumIters) {
1436     assert(NumIters <= NumNativeRegUnits && "Runaway register unit weights");
1437     Changed = false;
1438     for (auto &Reg : Registers) {
1439       CodeGenRegister::RegUnitList NormalUnits;
1440       std::set<unsigned> NormalRegs;
1441       Changed |= normalizeWeight(&Reg, UberSets, RegSets, NormalRegs,
1442                                  NormalUnits, *this);
1443     }
1444   }
1445 }
1446
1447 // Find a set in UniqueSets with the same elements as Set.
1448 // Return an iterator into UniqueSets.
1449 static std::vector<RegUnitSet>::const_iterator
1450 findRegUnitSet(const std::vector<RegUnitSet> &UniqueSets,
1451                const RegUnitSet &Set) {
1452   std::vector<RegUnitSet>::const_iterator
1453     I = UniqueSets.begin(), E = UniqueSets.end();
1454   for(;I != E; ++I) {
1455     if (I->Units == Set.Units)
1456       break;
1457   }
1458   return I;
1459 }
1460
1461 // Return true if the RUSubSet is a subset of RUSuperSet.
1462 static bool isRegUnitSubSet(const std::vector<unsigned> &RUSubSet,
1463                             const std::vector<unsigned> &RUSuperSet) {
1464   return std::includes(RUSuperSet.begin(), RUSuperSet.end(),
1465                        RUSubSet.begin(), RUSubSet.end());
1466 }
1467
1468 /// Iteratively prune unit sets. Prune subsets that are close to the superset,
1469 /// but with one or two registers removed. We occasionally have registers like
1470 /// APSR and PC thrown in with the general registers. We also see many
1471 /// special-purpose register subsets, such as tail-call and Thumb
1472 /// encodings. Generating all possible overlapping sets is combinatorial and
1473 /// overkill for modeling pressure. Ideally we could fix this statically in
1474 /// tablegen by (1) having the target define register classes that only include
1475 /// the allocatable registers and marking other classes as non-allocatable and
1476 /// (2) having a way to mark special purpose classes as "don't-care" classes for
1477 /// the purpose of pressure.  However, we make an attempt to handle targets that
1478 /// are not nicely defined by merging nearly identical register unit sets
1479 /// statically. This generates smaller tables. Then, dynamically, we adjust the
1480 /// set limit by filtering the reserved registers.
1481 ///
1482 /// Merge sets only if the units have the same weight. For example, on ARM,
1483 /// Q-tuples with ssub index 0 include all S regs but also include D16+. We
1484 /// should not expand the S set to include D regs.
1485 void CodeGenRegBank::pruneUnitSets() {
1486   assert(RegClassUnitSets.empty() && "this invalidates RegClassUnitSets");
1487
1488   // Form an equivalence class of UnitSets with no significant difference.
1489   std::vector<unsigned> SuperSetIDs;
1490   for (unsigned SubIdx = 0, EndIdx = RegUnitSets.size();
1491        SubIdx != EndIdx; ++SubIdx) {
1492     const RegUnitSet &SubSet = RegUnitSets[SubIdx];
1493     unsigned SuperIdx = 0;
1494     for (; SuperIdx != EndIdx; ++SuperIdx) {
1495       if (SuperIdx == SubIdx)
1496         continue;
1497
1498       unsigned UnitWeight = RegUnits[SubSet.Units[0]].Weight;
1499       const RegUnitSet &SuperSet = RegUnitSets[SuperIdx];
1500       if (isRegUnitSubSet(SubSet.Units, SuperSet.Units)
1501           && (SubSet.Units.size() + 3 > SuperSet.Units.size())
1502           && UnitWeight == RegUnits[SuperSet.Units[0]].Weight
1503           && UnitWeight == RegUnits[SuperSet.Units.back()].Weight) {
1504         DEBUG(dbgs() << "UnitSet " << SubIdx << " subsumed by " << SuperIdx
1505               << "\n");
1506         break;
1507       }
1508     }
1509     if (SuperIdx == EndIdx)
1510       SuperSetIDs.push_back(SubIdx);
1511   }
1512   // Populate PrunedUnitSets with each equivalence class's superset.
1513   std::vector<RegUnitSet> PrunedUnitSets(SuperSetIDs.size());
1514   for (unsigned i = 0, e = SuperSetIDs.size(); i != e; ++i) {
1515     unsigned SuperIdx = SuperSetIDs[i];
1516     PrunedUnitSets[i].Name = RegUnitSets[SuperIdx].Name;
1517     PrunedUnitSets[i].Units.swap(RegUnitSets[SuperIdx].Units);
1518   }
1519   RegUnitSets.swap(PrunedUnitSets);
1520 }
1521
1522 // Create a RegUnitSet for each RegClass that contains all units in the class
1523 // including adopted units that are necessary to model register pressure. Then
1524 // iteratively compute RegUnitSets such that the union of any two overlapping
1525 // RegUnitSets is repreresented.
1526 //
1527 // RegisterInfoEmitter will map each RegClass to its RegUnitClass and any
1528 // RegUnitSet that is a superset of that RegUnitClass.
1529 void CodeGenRegBank::computeRegUnitSets() {
1530   assert(RegUnitSets.empty() && "dirty RegUnitSets");
1531
1532   // Compute a unique RegUnitSet for each RegClass.
1533   ArrayRef<CodeGenRegisterClass*> RegClasses = getRegClasses();
1534   unsigned NumRegClasses = RegClasses.size();
1535   for (unsigned RCIdx = 0, RCEnd = NumRegClasses; RCIdx != RCEnd; ++RCIdx) {
1536     if (!RegClasses[RCIdx]->Allocatable)
1537       continue;
1538
1539     // Speculatively grow the RegUnitSets to hold the new set.
1540     RegUnitSets.resize(RegUnitSets.size() + 1);
1541     RegUnitSets.back().Name = RegClasses[RCIdx]->getName();
1542
1543     // Compute a sorted list of units in this class.
1544     RegClasses[RCIdx]->buildRegUnitSet(RegUnitSets.back().Units);
1545
1546     // Find an existing RegUnitSet.
1547     std::vector<RegUnitSet>::const_iterator SetI =
1548       findRegUnitSet(RegUnitSets, RegUnitSets.back());
1549     if (SetI != std::prev(RegUnitSets.end()))
1550       RegUnitSets.pop_back();
1551   }
1552
1553   DEBUG(dbgs() << "\nBefore pruning:\n";
1554         for (unsigned USIdx = 0, USEnd = RegUnitSets.size();
1555              USIdx < USEnd; ++USIdx) {
1556           dbgs() << "UnitSet " << USIdx << " " << RegUnitSets[USIdx].Name
1557                  << ":";
1558           ArrayRef<unsigned> Units = RegUnitSets[USIdx].Units;
1559           for (unsigned i = 0, e = Units.size(); i < e; ++i)
1560             dbgs() << " " << RegUnits[Units[i]].Roots[0]->getName();
1561           dbgs() << "\n";
1562         });
1563
1564   // Iteratively prune unit sets.
1565   pruneUnitSets();
1566
1567   DEBUG(dbgs() << "\nBefore union:\n";
1568         for (unsigned USIdx = 0, USEnd = RegUnitSets.size();
1569              USIdx < USEnd; ++USIdx) {
1570           dbgs() << "UnitSet " << USIdx << " " << RegUnitSets[USIdx].Name
1571                  << ":";
1572           ArrayRef<unsigned> Units = RegUnitSets[USIdx].Units;
1573           for (unsigned i = 0, e = Units.size(); i < e; ++i)
1574             dbgs() << " " << RegUnits[Units[i]].Roots[0]->getName();
1575           dbgs() << "\n";
1576         }
1577         dbgs() << "\nUnion sets:\n");
1578
1579   // Iterate over all unit sets, including new ones added by this loop.
1580   unsigned NumRegUnitSubSets = RegUnitSets.size();
1581   for (unsigned Idx = 0, EndIdx = RegUnitSets.size(); Idx != EndIdx; ++Idx) {
1582     // In theory, this is combinatorial. In practice, it needs to be bounded
1583     // by a small number of sets for regpressure to be efficient.
1584     // If the assert is hit, we need to implement pruning.
1585     assert(Idx < (2*NumRegUnitSubSets) && "runaway unit set inference");
1586
1587     // Compare new sets with all original classes.
1588     for (unsigned SearchIdx = (Idx >= NumRegUnitSubSets) ? 0 : Idx+1;
1589          SearchIdx != EndIdx; ++SearchIdx) {
1590       std::set<unsigned> Intersection;
1591       std::set_intersection(RegUnitSets[Idx].Units.begin(),
1592                             RegUnitSets[Idx].Units.end(),
1593                             RegUnitSets[SearchIdx].Units.begin(),
1594                             RegUnitSets[SearchIdx].Units.end(),
1595                             std::inserter(Intersection, Intersection.begin()));
1596       if (Intersection.empty())
1597         continue;
1598
1599       // Speculatively grow the RegUnitSets to hold the new set.
1600       RegUnitSets.resize(RegUnitSets.size() + 1);
1601       RegUnitSets.back().Name =
1602         RegUnitSets[Idx].Name + "+" + RegUnitSets[SearchIdx].Name;
1603
1604       std::set_union(RegUnitSets[Idx].Units.begin(),
1605                      RegUnitSets[Idx].Units.end(),
1606                      RegUnitSets[SearchIdx].Units.begin(),
1607                      RegUnitSets[SearchIdx].Units.end(),
1608                      std::inserter(RegUnitSets.back().Units,
1609                                    RegUnitSets.back().Units.begin()));
1610
1611       // Find an existing RegUnitSet, or add the union to the unique sets.
1612       std::vector<RegUnitSet>::const_iterator SetI =
1613         findRegUnitSet(RegUnitSets, RegUnitSets.back());
1614       if (SetI != std::prev(RegUnitSets.end()))
1615         RegUnitSets.pop_back();
1616       else {
1617         DEBUG(dbgs() << "UnitSet " << RegUnitSets.size()-1
1618               << " " << RegUnitSets.back().Name << ":";
1619               ArrayRef<unsigned> Units = RegUnitSets.back().Units;
1620               for (unsigned i = 0, e = Units.size(); i < e; ++i)
1621                 dbgs() << " " << RegUnits[Units[i]].Roots[0]->getName();
1622               dbgs() << "\n";);
1623       }
1624     }
1625   }
1626
1627   // Iteratively prune unit sets after inferring supersets.
1628   pruneUnitSets();
1629
1630   DEBUG(dbgs() << "\n";
1631         for (unsigned USIdx = 0, USEnd = RegUnitSets.size();
1632              USIdx < USEnd; ++USIdx) {
1633           dbgs() << "UnitSet " << USIdx << " " << RegUnitSets[USIdx].Name
1634                  << ":";
1635           ArrayRef<unsigned> Units = RegUnitSets[USIdx].Units;
1636           for (unsigned i = 0, e = Units.size(); i < e; ++i)
1637             dbgs() << " " << RegUnits[Units[i]].Roots[0]->getName();
1638           dbgs() << "\n";
1639         });
1640
1641   // For each register class, list the UnitSets that are supersets.
1642   RegClassUnitSets.resize(NumRegClasses);
1643   for (unsigned RCIdx = 0, RCEnd = NumRegClasses; RCIdx != RCEnd; ++RCIdx) {
1644     if (!RegClasses[RCIdx]->Allocatable)
1645       continue;
1646
1647     // Recompute the sorted list of units in this class.
1648     std::vector<unsigned> RCRegUnits;
1649     RegClasses[RCIdx]->buildRegUnitSet(RCRegUnits);
1650
1651     // Don't increase pressure for unallocatable regclasses.
1652     if (RCRegUnits.empty())
1653       continue;
1654
1655     DEBUG(dbgs() << "RC " << RegClasses[RCIdx]->getName() << " Units: \n";
1656           for (unsigned i = 0, e = RCRegUnits.size(); i < e; ++i)
1657             dbgs() << RegUnits[RCRegUnits[i]].getRoots()[0]->getName() << " ";
1658           dbgs() << "\n  UnitSetIDs:");
1659
1660     // Find all supersets.
1661     for (unsigned USIdx = 0, USEnd = RegUnitSets.size();
1662          USIdx != USEnd; ++USIdx) {
1663       if (isRegUnitSubSet(RCRegUnits, RegUnitSets[USIdx].Units)) {
1664         DEBUG(dbgs() << " " << USIdx);
1665         RegClassUnitSets[RCIdx].push_back(USIdx);
1666       }
1667     }
1668     DEBUG(dbgs() << "\n");
1669     assert(!RegClassUnitSets[RCIdx].empty() && "missing unit set for regclass");
1670   }
1671
1672   // For each register unit, ensure that we have the list of UnitSets that
1673   // contain the unit. Normally, this matches an existing list of UnitSets for a
1674   // register class. If not, we create a new entry in RegClassUnitSets as a
1675   // "fake" register class.
1676   for (unsigned UnitIdx = 0, UnitEnd = NumNativeRegUnits;
1677        UnitIdx < UnitEnd; ++UnitIdx) {
1678     std::vector<unsigned> RUSets;
1679     for (unsigned i = 0, e = RegUnitSets.size(); i != e; ++i) {
1680       RegUnitSet &RUSet = RegUnitSets[i];
1681       if (std::find(RUSet.Units.begin(), RUSet.Units.end(), UnitIdx)
1682           == RUSet.Units.end())
1683         continue;
1684       RUSets.push_back(i);
1685     }
1686     unsigned RCUnitSetsIdx = 0;
1687     for (unsigned e = RegClassUnitSets.size();
1688          RCUnitSetsIdx != e; ++RCUnitSetsIdx) {
1689       if (RegClassUnitSets[RCUnitSetsIdx] == RUSets) {
1690         break;
1691       }
1692     }
1693     RegUnits[UnitIdx].RegClassUnitSetsIdx = RCUnitSetsIdx;
1694     if (RCUnitSetsIdx == RegClassUnitSets.size()) {
1695       // Create a new list of UnitSets as a "fake" register class.
1696       RegClassUnitSets.resize(RCUnitSetsIdx + 1);
1697       RegClassUnitSets[RCUnitSetsIdx].swap(RUSets);
1698     }
1699   }
1700 }
1701
1702 void CodeGenRegBank::computeDerivedInfo() {
1703   computeComposites();
1704   computeSubRegIndexLaneMasks();
1705
1706   // Compute a weight for each register unit created during getSubRegs.
1707   // This may create adopted register units (with unit # >= NumNativeRegUnits).
1708   computeRegUnitWeights();
1709
1710   // Compute a unique set of RegUnitSets. One for each RegClass and inferred
1711   // supersets for the union of overlapping sets.
1712   computeRegUnitSets();
1713
1714   // Get the weight of each set.
1715   for (unsigned Idx = 0, EndIdx = RegUnitSets.size(); Idx != EndIdx; ++Idx)
1716     RegUnitSets[Idx].Weight = getRegUnitSetWeight(RegUnitSets[Idx].Units);
1717
1718   // Find the order of each set.
1719   RegUnitSetOrder.reserve(RegUnitSets.size());
1720   for (unsigned Idx = 0, EndIdx = RegUnitSets.size(); Idx != EndIdx; ++Idx)
1721     RegUnitSetOrder.push_back(Idx);
1722
1723   std::stable_sort(RegUnitSetOrder.begin(), RegUnitSetOrder.end(),
1724                    [this](unsigned ID1, unsigned ID2) {
1725     return getRegPressureSet(ID1).Units.size() <
1726            getRegPressureSet(ID2).Units.size();
1727   });
1728   for (unsigned Idx = 0, EndIdx = RegUnitSets.size(); Idx != EndIdx; ++Idx) {
1729     RegUnitSets[RegUnitSetOrder[Idx]].Order = Idx;
1730   }
1731 }
1732
1733 //
1734 // Synthesize missing register class intersections.
1735 //
1736 // Make sure that sub-classes of RC exists such that getCommonSubClass(RC, X)
1737 // returns a maximal register class for all X.
1738 //
1739 void CodeGenRegBank::inferCommonSubClass(CodeGenRegisterClass *RC) {
1740   for (unsigned rci = 0, rce = RegClasses.size(); rci != rce; ++rci) {
1741     CodeGenRegisterClass *RC1 = RC;
1742     CodeGenRegisterClass *RC2 = RegClasses[rci];
1743     if (RC1 == RC2)
1744       continue;
1745
1746     // Compute the set intersection of RC1 and RC2.
1747     const CodeGenRegister::Set &Memb1 = RC1->getMembers();
1748     const CodeGenRegister::Set &Memb2 = RC2->getMembers();
1749     CodeGenRegister::Set Intersection;
1750     std::set_intersection(Memb1.begin(), Memb1.end(),
1751                           Memb2.begin(), Memb2.end(),
1752                           std::inserter(Intersection, Intersection.begin()),
1753                           CodeGenRegister::Less());
1754
1755     // Skip disjoint class pairs.
1756     if (Intersection.empty())
1757       continue;
1758
1759     // If RC1 and RC2 have different spill sizes or alignments, use the
1760     // larger size for sub-classing.  If they are equal, prefer RC1.
1761     if (RC2->SpillSize > RC1->SpillSize ||
1762         (RC2->SpillSize == RC1->SpillSize &&
1763          RC2->SpillAlignment > RC1->SpillAlignment))
1764       std::swap(RC1, RC2);
1765
1766     getOrCreateSubClass(RC1, &Intersection,
1767                         RC1->getName() + "_and_" + RC2->getName());
1768   }
1769 }
1770
1771 //
1772 // Synthesize missing sub-classes for getSubClassWithSubReg().
1773 //
1774 // Make sure that the set of registers in RC with a given SubIdx sub-register
1775 // form a register class.  Update RC->SubClassWithSubReg.
1776 //
1777 void CodeGenRegBank::inferSubClassWithSubReg(CodeGenRegisterClass *RC) {
1778   // Map SubRegIndex to set of registers in RC supporting that SubRegIndex.
1779   typedef std::map<const CodeGenSubRegIndex *, CodeGenRegister::Set,
1780                    CodeGenSubRegIndex::Less> SubReg2SetMap;
1781
1782   // Compute the set of registers supporting each SubRegIndex.
1783   SubReg2SetMap SRSets;
1784   for (CodeGenRegister::Set::const_iterator RI = RC->getMembers().begin(),
1785        RE = RC->getMembers().end(); RI != RE; ++RI) {
1786     const CodeGenRegister::SubRegMap &SRM = (*RI)->getSubRegs();
1787     for (CodeGenRegister::SubRegMap::const_iterator I = SRM.begin(),
1788          E = SRM.end(); I != E; ++I)
1789       SRSets[I->first].insert(*RI);
1790   }
1791
1792   // Find matching classes for all SRSets entries.  Iterate in SubRegIndex
1793   // numerical order to visit synthetic indices last.
1794   for (const auto &SubIdx : SubRegIndices) {
1795     SubReg2SetMap::const_iterator I = SRSets.find(&SubIdx);
1796     // Unsupported SubRegIndex. Skip it.
1797     if (I == SRSets.end())
1798       continue;
1799     // In most cases, all RC registers support the SubRegIndex.
1800     if (I->second.size() == RC->getMembers().size()) {
1801       RC->setSubClassWithSubReg(&SubIdx, RC);
1802       continue;
1803     }
1804     // This is a real subset.  See if we have a matching class.
1805     CodeGenRegisterClass *SubRC =
1806       getOrCreateSubClass(RC, &I->second,
1807                           RC->getName() + "_with_" + I->first->getName());
1808     RC->setSubClassWithSubReg(&SubIdx, SubRC);
1809   }
1810 }
1811
1812 //
1813 // Synthesize missing sub-classes of RC for getMatchingSuperRegClass().
1814 //
1815 // Create sub-classes of RC such that getMatchingSuperRegClass(RC, SubIdx, X)
1816 // has a maximal result for any SubIdx and any X >= FirstSubRegRC.
1817 //
1818
1819 void CodeGenRegBank::inferMatchingSuperRegClass(CodeGenRegisterClass *RC,
1820                                                 unsigned FirstSubRegRC) {
1821   SmallVector<std::pair<const CodeGenRegister*,
1822                         const CodeGenRegister*>, 16> SSPairs;
1823   BitVector TopoSigs(getNumTopoSigs());
1824
1825   // Iterate in SubRegIndex numerical order to visit synthetic indices last.
1826   for (auto &SubIdx : SubRegIndices) {
1827     // Skip indexes that aren't fully supported by RC's registers. This was
1828     // computed by inferSubClassWithSubReg() above which should have been
1829     // called first.
1830     if (RC->getSubClassWithSubReg(&SubIdx) != RC)
1831       continue;
1832
1833     // Build list of (Super, Sub) pairs for this SubIdx.
1834     SSPairs.clear();
1835     TopoSigs.reset();
1836     for (CodeGenRegister::Set::const_iterator RI = RC->getMembers().begin(),
1837          RE = RC->getMembers().end(); RI != RE; ++RI) {
1838       const CodeGenRegister *Super = *RI;
1839       const CodeGenRegister *Sub = Super->getSubRegs().find(&SubIdx)->second;
1840       assert(Sub && "Missing sub-register");
1841       SSPairs.push_back(std::make_pair(Super, Sub));
1842       TopoSigs.set(Sub->getTopoSig());
1843     }
1844
1845     // Iterate over sub-register class candidates.  Ignore classes created by
1846     // this loop. They will never be useful.
1847     for (unsigned rci = FirstSubRegRC, rce = RegClasses.size(); rci != rce;
1848          ++rci) {
1849       CodeGenRegisterClass *SubRC = RegClasses[rci];
1850       // Topological shortcut: SubRC members have the wrong shape.
1851       if (!TopoSigs.anyCommon(SubRC->getTopoSigs()))
1852         continue;
1853       // Compute the subset of RC that maps into SubRC.
1854       CodeGenRegister::Set SubSet;
1855       for (unsigned i = 0, e = SSPairs.size(); i != e; ++i)
1856         if (SubRC->contains(SSPairs[i].second))
1857           SubSet.insert(SSPairs[i].first);
1858       if (SubSet.empty())
1859         continue;
1860       // RC injects completely into SubRC.
1861       if (SubSet.size() == SSPairs.size()) {
1862         SubRC->addSuperRegClass(&SubIdx, RC);
1863         continue;
1864       }
1865       // Only a subset of RC maps into SubRC. Make sure it is represented by a
1866       // class.
1867       getOrCreateSubClass(RC, &SubSet, RC->getName() + "_with_" +
1868                                            SubIdx.getName() + "_in_" +
1869                                            SubRC->getName());
1870     }
1871   }
1872 }
1873
1874
1875 //
1876 // Infer missing register classes.
1877 //
1878 void CodeGenRegBank::computeInferredRegisterClasses() {
1879   // When this function is called, the register classes have not been sorted
1880   // and assigned EnumValues yet.  That means getSubClasses(),
1881   // getSuperClasses(), and hasSubClass() functions are defunct.
1882   unsigned FirstNewRC = RegClasses.size();
1883
1884   // Visit all register classes, including the ones being added by the loop.
1885   for (unsigned rci = 0; rci != RegClasses.size(); ++rci) {
1886     CodeGenRegisterClass *RC = RegClasses[rci];
1887
1888     // Synthesize answers for getSubClassWithSubReg().
1889     inferSubClassWithSubReg(RC);
1890
1891     // Synthesize answers for getCommonSubClass().
1892     inferCommonSubClass(RC);
1893
1894     // Synthesize answers for getMatchingSuperRegClass().
1895     inferMatchingSuperRegClass(RC);
1896
1897     // New register classes are created while this loop is running, and we need
1898     // to visit all of them.  I  particular, inferMatchingSuperRegClass needs
1899     // to match old super-register classes with sub-register classes created
1900     // after inferMatchingSuperRegClass was called.  At this point,
1901     // inferMatchingSuperRegClass has checked SuperRC = [0..rci] with SubRC =
1902     // [0..FirstNewRC).  We need to cover SubRC = [FirstNewRC..rci].
1903     if (rci + 1 == FirstNewRC) {
1904       unsigned NextNewRC = RegClasses.size();
1905       for (unsigned rci2 = 0; rci2 != FirstNewRC; ++rci2)
1906         inferMatchingSuperRegClass(RegClasses[rci2], FirstNewRC);
1907       FirstNewRC = NextNewRC;
1908     }
1909   }
1910 }
1911
1912 /// getRegisterClassForRegister - Find the register class that contains the
1913 /// specified physical register.  If the register is not in a register class,
1914 /// return null. If the register is in multiple classes, and the classes have a
1915 /// superset-subset relationship and the same set of types, return the
1916 /// superclass.  Otherwise return null.
1917 const CodeGenRegisterClass*
1918 CodeGenRegBank::getRegClassForRegister(Record *R) {
1919   const CodeGenRegister *Reg = getReg(R);
1920   ArrayRef<CodeGenRegisterClass*> RCs = getRegClasses();
1921   const CodeGenRegisterClass *FoundRC = nullptr;
1922   for (unsigned i = 0, e = RCs.size(); i != e; ++i) {
1923     const CodeGenRegisterClass &RC = *RCs[i];
1924     if (!RC.contains(Reg))
1925       continue;
1926
1927     // If this is the first class that contains the register,
1928     // make a note of it and go on to the next class.
1929     if (!FoundRC) {
1930       FoundRC = &RC;
1931       continue;
1932     }
1933
1934     // If a register's classes have different types, return null.
1935     if (RC.getValueTypes() != FoundRC->getValueTypes())
1936       return nullptr;
1937
1938     // Check to see if the previously found class that contains
1939     // the register is a subclass of the current class. If so,
1940     // prefer the superclass.
1941     if (RC.hasSubClass(FoundRC)) {
1942       FoundRC = &RC;
1943       continue;
1944     }
1945
1946     // Check to see if the previously found class that contains
1947     // the register is a superclass of the current class. If so,
1948     // prefer the superclass.
1949     if (FoundRC->hasSubClass(&RC))
1950       continue;
1951
1952     // Multiple classes, and neither is a superclass of the other.
1953     // Return null.
1954     return nullptr;
1955   }
1956   return FoundRC;
1957 }
1958
1959 BitVector CodeGenRegBank::computeCoveredRegisters(ArrayRef<Record*> Regs) {
1960   SetVector<const CodeGenRegister*> Set;
1961
1962   // First add Regs with all sub-registers.
1963   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1964     CodeGenRegister *Reg = getReg(Regs[i]);
1965     if (Set.insert(Reg))
1966       // Reg is new, add all sub-registers.
1967       // The pre-ordering is not important here.
1968       Reg->addSubRegsPreOrder(Set, *this);
1969   }
1970
1971   // Second, find all super-registers that are completely covered by the set.
1972   for (unsigned i = 0; i != Set.size(); ++i) {
1973     const CodeGenRegister::SuperRegList &SR = Set[i]->getSuperRegs();
1974     for (unsigned j = 0, e = SR.size(); j != e; ++j) {
1975       const CodeGenRegister *Super = SR[j];
1976       if (!Super->CoveredBySubRegs || Set.count(Super))
1977         continue;
1978       // This new super-register is covered by its sub-registers.
1979       bool AllSubsInSet = true;
1980       const CodeGenRegister::SubRegMap &SRM = Super->getSubRegs();
1981       for (CodeGenRegister::SubRegMap::const_iterator I = SRM.begin(),
1982              E = SRM.end(); I != E; ++I)
1983         if (!Set.count(I->second)) {
1984           AllSubsInSet = false;
1985           break;
1986         }
1987       // All sub-registers in Set, add Super as well.
1988       // We will visit Super later to recheck its super-registers.
1989       if (AllSubsInSet)
1990         Set.insert(Super);
1991     }
1992   }
1993
1994   // Convert to BitVector.
1995   BitVector BV(Registers.size() + 1);
1996   for (unsigned i = 0, e = Set.size(); i != e; ++i)
1997     BV.set(Set[i]->EnumValue);
1998   return BV;
1999 }