lib/Target/XCore/XCoreISelLowering.cpp

   1 //===-- XCoreISelLowering.cpp - XCore DAG Lowering Implementation   ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the XCoreTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "xcore-lower"
  15
  16 #include "XCoreISelLowering.h"
  17 #include "XCoreMachineFunctionInfo.h"
  18 #include "XCore.h"
  19 #include "XCoreTargetMachine.h"
  20 #include "XCoreSubtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/GlobalAlias.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/CodeGen/ValueTypes.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include <queue>
  37 #include <set>
  38 using namespace llvm;
  39
  40 const char *XCoreTargetLowering::
  41 getTargetNodeName(unsigned Opcode) const
  42 {
  43   switch (Opcode)
  44   {
  45     case XCoreISD::BL                : return "XCoreISD::BL";
  46     case XCoreISD::PCRelativeWrapper : return "XCoreISD::PCRelativeWrapper";
  47     case XCoreISD::DPRelativeWrapper : return "XCoreISD::DPRelativeWrapper";
  48     case XCoreISD::CPRelativeWrapper : return "XCoreISD::CPRelativeWrapper";
  49     case XCoreISD::STWSP             : return "XCoreISD::STWSP";
  50     case XCoreISD::RETSP             : return "XCoreISD::RETSP";
  51     default                           : return NULL;
  52   }
  53 }
  54
  55 XCoreTargetLowering::XCoreTargetLowering(XCoreTargetMachine &XTM)
  56   : TargetLowering(XTM),
  57     TM(XTM),
  58     Subtarget(*XTM.getSubtargetImpl()) {
  59
  60   // Set up the register classes.
  61   addRegisterClass(MVT::i32, XCore::GRRegsRegisterClass);
  62
  63   // Compute derived properties from the register classes
  64   computeRegisterProperties();
  65
  66   // Division is expensive
  67   setIntDivIsCheap(false);
  68
  69   setShiftAmountType(MVT::i32);
  70   // shl X, 32 == 0
  71   setShiftAmountFlavor(Extend);
  72   setStackPointerRegisterToSaveRestore(XCore::SP);
  73
  74   setSchedulingPreference(SchedulingForRegPressure);
  75
  76   // Use i32 for setcc operations results (slt, sgt, ...).
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78
  79   // XCore does not have the NodeTypes below.
  80   setOperationAction(ISD::BR_CC,     MVT::Other, Expand);
  81   setOperationAction(ISD::SELECT_CC, MVT::i32,   Custom);
  82   setOperationAction(ISD::ADDC, MVT::i32, Expand);
  83   setOperationAction(ISD::ADDE, MVT::i32, Expand);
  84   setOperationAction(ISD::SUBC, MVT::i32, Expand);
  85   setOperationAction(ISD::SUBE, MVT::i32, Expand);
  86
  87   // Stop the combiner recombining select and set_cc
  88   setOperationAction(ISD::SELECT_CC, MVT::Other, Expand);
  89
  90   // 64bit
  91   if (!Subtarget.isXS1A()) {
  92     setOperationAction(ISD::ADD, MVT::i64, Custom);
  93     setOperationAction(ISD::SUB, MVT::i64, Custom);
  94   }
  95   if (Subtarget.isXS1A()) {
  96     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  97   }
  98   setOperationAction(ISD::MULHS, MVT::i32, Expand);
  99   setOperationAction(ISD::MULHU, MVT::i32, Expand);
 100   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 101   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 102   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 103
 104   // Bit Manipulation
 105   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 106   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 107   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 108
 109   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 110
 111   // Expand jump tables for now
 112   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 113   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 114
 115   // RET must be custom lowered, to meet ABI requirements
 116   setOperationAction(ISD::RET,           MVT::Other, Custom);
 117
 118   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 119
 120   // Thread Local Storage
 121   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 122
 123   // Conversion of i64 -> double produces constantpool nodes
 124   setOperationAction(ISD::ConstantPool, MVT::i32,   Custom);
 125
 126   // Loads
 127   setLoadExtAction(ISD::EXTLOAD, MVT::i1, Promote);
 128   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 129   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 130
 131   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
 132   setLoadExtAction(ISD::ZEXTLOAD, MVT::i16, Expand);
 133
 134   // Varargs
 135   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 136   setOperationAction(ISD::VACOPY, MVT::Other, Expand);
 137   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 138   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 139
 140   // Dynamic stack
 141   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 142   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 143   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 144
 145   // Debug
 146   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 147   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 148 }
 149
 150 SDValue XCoreTargetLowering::
 151 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 152   switch (Op.getOpcode())
 153   {
 154   case ISD::CALL:             return LowerCALL(Op, DAG);
 155   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
 156   case ISD::RET:              return LowerRET(Op, DAG);
 157   case ISD::GlobalAddress:    return LowerGlobalAddress(Op, DAG);
 158   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
 159   case ISD::ConstantPool:     return LowerConstantPool(Op, DAG);
 160   case ISD::JumpTable:        return LowerJumpTable(Op, DAG);
 161   case ISD::SELECT_CC:        return LowerSELECT_CC(Op, DAG);
 162   case ISD::VAARG:            return LowerVAARG(Op, DAG);
 163   case ISD::VASTART:          return LowerVASTART(Op, DAG);
 164   // FIXME: Remove these when LegalizeDAGTypes lands.
 165   case ISD::ADD:
 166   case ISD::SUB:              return ExpandADDSUB(Op.getNode(), DAG);
 167   case ISD::FRAMEADDR:        return LowerFRAMEADDR(Op, DAG);
 168   default:
 169     assert(0 && "unimplemented operand");
 170     return SDValue();
 171   }
 172 }
 173
 174 /// ReplaceNodeResults - Replace the results of node with an illegal result
 175 /// type with new values built out of custom code.
 176 void XCoreTargetLowering::ReplaceNodeResults(SDNode *N,
 177                                              SmallVectorImpl<SDValue>&Results,
 178                                              SelectionDAG &DAG) {
 179   switch (N->getOpcode()) {
 180   default:
 181     assert(0 && "Don't know how to custom expand this!");
 182     return;
 183   case ISD::ADD:
 184   case ISD::SUB:
 185     Results.push_back(ExpandADDSUB(N, DAG));
 186     return;
 187   }
 188 }
 189
 190 //===----------------------------------------------------------------------===//
 191 //  Misc Lower Operation implementation
 192 //===----------------------------------------------------------------------===//
 193
 194 SDValue XCoreTargetLowering::
 195 LowerSELECT_CC(SDValue Op, SelectionDAG &DAG)
 196 {
 197   SDValue Cond = DAG.getNode(ISD::SETCC, MVT::i32, Op.getOperand(2),
 198                              Op.getOperand(3), Op.getOperand(4));
 199   return DAG.getNode(ISD::SELECT, MVT::i32, Cond, Op.getOperand(0),
 200                      Op.getOperand(1));
 201 }
 202
 203 SDValue XCoreTargetLowering::
 204 getGlobalAddressWrapper(SDValue GA, GlobalValue *GV, SelectionDAG &DAG)
 205 {
 206   if (isa<Function>(GV)) {
 207     return DAG.getNode(XCoreISD::PCRelativeWrapper, MVT::i32, GA);
 208   } else if (!Subtarget.isXS1A()) {
 209     const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 210     if (!GVar) {
 211       // If GV is an alias then use the aliasee to determine constness
 212       if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
 213         GVar = dyn_cast_or_null<GlobalVariable>(GA->resolveAliasedGlobal());
 214     }
 215     bool isConst = GVar && GVar->isConstant();
 216     if (isConst) {
 217       return DAG.getNode(XCoreISD::CPRelativeWrapper, MVT::i32, GA);
 218     }
 219   }
 220   return DAG.getNode(XCoreISD::DPRelativeWrapper, MVT::i32, GA);
 221 }
 222
 223 SDValue XCoreTargetLowering::
 224 LowerGlobalAddress(SDValue Op, SelectionDAG &DAG)
 225 {
 226   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 227   SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 228   // If it's a debug information descriptor, don't mess with it.
 229   if (DAG.isVerifiedDebugInfoDesc(Op))
 230     return GA;
 231   return getGlobalAddressWrapper(GA, GV, DAG);
 232 }
 233
 234 static inline SDValue BuildGetId(SelectionDAG &DAG) {
 235   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, MVT::i32,
 236                      DAG.getConstant(Intrinsic::xcore_getid, MVT::i32));
 237 }
 238
 239 static inline bool isZeroLengthArray(const Type *Ty) {
 240   const ArrayType *AT = dyn_cast_or_null<ArrayType>(Ty);
 241   return AT && (AT->getNumElements() == 0);
 242 }
 243
 244 SDValue XCoreTargetLowering::
 245 LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG)
 246 {
 247   // transform to label + getid() * size
 248   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 249   SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 250   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 251   if (!GVar) {
 252     // If GV is an alias then use the aliasee to determine size
 253     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
 254       GVar = dyn_cast_or_null<GlobalVariable>(GA->resolveAliasedGlobal());
 255   }
 256   if (! GVar) {
 257     assert(0 && "Thread local object not a GlobalVariable?");
 258     return SDValue();
 259   }
 260   const Type *Ty = cast<PointerType>(GV->getType())->getElementType();
 261   if (!Ty->isSized() || isZeroLengthArray(Ty)) {
 262     cerr << "Size of thread local object " << GVar->getName()
 263          << " is unknown\n";
 264     abort();
 265   }
 266   SDValue base = getGlobalAddressWrapper(GA, GV, DAG);
 267   const TargetData *TD = TM.getTargetData();
 268   unsigned Size = TD->getABITypeSize(Ty);
 269   SDValue offset = DAG.getNode(ISD::MUL, MVT::i32, BuildGetId(DAG),
 270                        DAG.getConstant(Size, MVT::i32));
 271   return DAG.getNode(ISD::ADD, MVT::i32, base, offset);
 272 }
 273
 274 SDValue XCoreTargetLowering::
 275 LowerConstantPool(SDValue Op, SelectionDAG &DAG)
 276 {
 277   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 278   if (Subtarget.isXS1A()) {
 279     assert(0 && "Lowering of constant pool unimplemented");
 280     return SDValue();
 281   } else {
 282     MVT PtrVT = Op.getValueType();
 283     SDValue Res;
 284     if (CP->isMachineConstantPoolEntry()) {
 285       Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 286                                       CP->getAlignment());
 287     } else {
 288       Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 289                                       CP->getAlignment());
 290     }
 291     return DAG.getNode(XCoreISD::CPRelativeWrapper, MVT::i32, Res);
 292   }
 293 }
 294
 295 SDValue XCoreTargetLowering::
 296 LowerJumpTable(SDValue Op, SelectionDAG &DAG)
 297 {
 298   MVT PtrVT = Op.getValueType();
 299   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 300   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 301   return DAG.getNode(XCoreISD::DPRelativeWrapper, MVT::i32, JTI);
 302 }
 303
 304 SDValue XCoreTargetLowering::
 305 ExpandADDSUB(SDNode *N, SelectionDAG &DAG)
 306 {
 307   assert(N->getValueType(0) == MVT::i64 &&
 308          (N->getOpcode() == ISD::ADD || N->getOpcode() == ISD::SUB) &&
 309         "Unknown operand to lower!");
 310   assert(!Subtarget.isXS1A() && "Cannot custom lower ADD/SUB on xs1a");
 311
 312   // Extract components
 313   SDValue LHSL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
 314                              DAG.getConstant(0, MVT::i32));
 315   SDValue LHSH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
 316                              DAG.getConstant(1, MVT::i32));
 317   SDValue RHSL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(1),
 318                              DAG.getConstant(0, MVT::i32));
 319   SDValue RHSH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(1),
 320                              DAG.getConstant(1, MVT::i32));
 321
 322   // Expand
 323   unsigned Opcode = (N->getOpcode() == ISD::ADD) ? XCoreISD::LADD :
 324                                                    XCoreISD::LSUB;
 325   SDValue Zero = DAG.getConstant(0, MVT::i32);
 326   SDValue Carry = DAG.getNode(Opcode, DAG.getVTList(MVT::i32, MVT::i32),
 327                                   LHSL, RHSL, Zero);
 328   SDValue Lo(Carry.getNode(), 1);
 329
 330   SDValue Ignored = DAG.getNode(Opcode, DAG.getVTList(MVT::i32, MVT::i32),
 331                                   LHSH, RHSH, Carry);
 332   SDValue Hi(Ignored.getNode(), 1);
 333   // Merge the pieces
 334   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
 335 }
 336
 337 SDValue XCoreTargetLowering::
 338 LowerVAARG(SDValue Op, SelectionDAG &DAG)
 339 {
 340   assert(0 && "unimplemented");
 341   // FIX Arguments passed by reference need a extra dereference.
 342   SDNode *Node = Op.getNode();
 343   const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 344   MVT VT = Node->getValueType(0);
 345   SDValue VAList = DAG.getLoad(getPointerTy(), Node->getOperand(0),
 346                                Node->getOperand(1), V, 0);
 347   // Increment the pointer, VAList, to the next vararg
 348   SDValue Tmp3 = DAG.getNode(ISD::ADD, getPointerTy(), VAList,
 349                      DAG.getConstant(VT.getSizeInBits(),
 350                                      getPointerTy()));
 351   // Store the incremented VAList to the legalized pointer
 352   Tmp3 = DAG.getStore(VAList.getValue(1), Tmp3, Node->getOperand(1), V, 0);
 353   // Load the actual argument out of the pointer VAList
 354   return DAG.getLoad(VT, Tmp3, VAList, NULL, 0);
 355 }
 356
 357 SDValue XCoreTargetLowering::
 358 LowerVASTART(SDValue Op, SelectionDAG &DAG)
 359 {
 360   // vastart stores the address of the VarArgsFrameIndex slot into the
 361   // memory location argument
 362   MachineFunction &MF = DAG.getMachineFunction();
 363   XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
 364   SDValue Addr = DAG.getFrameIndex(XFI->getVarArgsFrameIndex(), MVT::i32);
 365   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 366   return DAG.getStore(Op.getOperand(0), Addr, Op.getOperand(1), SV, 0);
 367 }
 368
 369 SDValue XCoreTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
 370   // Depths > 0 not supported yet!
 371   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
 372     return SDValue();
 373
 374   MachineFunction &MF = DAG.getMachineFunction();
 375   const TargetRegisterInfo *RegInfo = getTargetMachine().getRegisterInfo();
 376   return DAG.getCopyFromReg(DAG.getEntryNode(), RegInfo->getFrameRegister(MF),
 377     MVT::i32);
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 //                      Calling Convention Implementation
 382 //
 383 //  The lower operations present on calling convention works on this order:
 384 //      LowerCALL (virt regs --> phys regs, virt regs --> stack)
 385 //      LowerFORMAL_ARGUMENTS (phys --> virt regs, stack --> virt regs)
 386 //      LowerRET (virt regs --> phys regs)
 387 //      LowerCALL (phys regs --> virt regs)
 388 //
 389 //===----------------------------------------------------------------------===//
 390
 391 #include "XCoreGenCallingConv.inc"
 392
 393 //===----------------------------------------------------------------------===//
 394 //                  CALL Calling Convention Implementation
 395 //===----------------------------------------------------------------------===//
 396
 397 /// XCore custom CALL implementation
 398 SDValue XCoreTargetLowering::
 399 LowerCALL(SDValue Op, SelectionDAG &DAG)
 400 {
 401   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 402   unsigned CallingConv = TheCall->getCallingConv();
 403   // For now, only CallingConv::C implemented
 404   switch (CallingConv)
 405   {
 406     default:
 407       assert(0 && "Unsupported calling convention");
 408     case CallingConv::Fast:
 409     case CallingConv::C:
 410       return LowerCCCCallTo(Op, DAG, CallingConv);
 411   }
 412 }
 413
 414 /// LowerCCCCallTo - functions arguments are copied from virtual
 415 /// regs to (physical regs)/(stack frame), CALLSEQ_START and
 416 /// CALLSEQ_END are emitted.
 417 /// TODO: isTailCall, sret.
 418 SDValue XCoreTargetLowering::
 419 LowerCCCCallTo(SDValue Op, SelectionDAG &DAG, unsigned CC)
 420 {
 421   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 422   SDValue Chain  = TheCall->getChain();
 423   SDValue Callee = TheCall->getCallee();
 424   bool isVarArg  = TheCall->isVarArg();
 425
 426   // Analyze operands of the call, assigning locations to each operand.
 427   SmallVector<CCValAssign, 16> ArgLocs;
 428   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
 429
 430   // The ABI dictates there should be one stack slot available to the callee
 431   // on function entry (for saving lr).
 432   CCInfo.AllocateStack(4, 4);
 433
 434   CCInfo.AnalyzeCallOperands(TheCall, CC_XCore);
 435
 436   // Get a count of how many bytes are to be pushed on the stack.
 437   unsigned NumBytes = CCInfo.getNextStackOffset();
 438
 439   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes,
 440                                  getPointerTy(), true));
 441
 442   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
 443   SmallVector<SDValue, 12> MemOpChains;
 444
 445   // Walk the register/memloc assignments, inserting copies/loads.
 446   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 447     CCValAssign &VA = ArgLocs[i];
 448
 449     // Arguments start after the 5 first operands of ISD::CALL
 450     SDValue Arg = TheCall->getArg(i);
 451
 452     // Promote the value if needed.
 453     switch (VA.getLocInfo()) {
 454       default: assert(0 && "Unknown loc info!");
 455       case CCValAssign::Full: break;
 456       case CCValAssign::SExt:
 457         Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
 458         break;
 459       case CCValAssign::ZExt:
 460         Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
 461         break;
 462       case CCValAssign::AExt:
 463         Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
 464         break;
 465     }
 466
 467     // Arguments that can be passed on register must be kept at
 468     // RegsToPass vector
 469     if (VA.isRegLoc()) {
 470       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 471     } else {
 472       assert(VA.isMemLoc());
 473
 474       int Offset = VA.getLocMemOffset();
 475
 476       MemOpChains.push_back(DAG.getNode(XCoreISD::STWSP, MVT::Other, Chain, Arg,
 477                                         DAG.getConstant(Offset/4, MVT::i32)));
 478     }
 479   }
 480
 481   // Transform all store nodes into one single node because
 482   // all store nodes are independent of each other.
 483   if (!MemOpChains.empty())
 484     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 485                         &MemOpChains[0], MemOpChains.size());
 486
 487   // Build a sequence of copy-to-reg nodes chained together with token
 488   // chain and flag operands which copy the outgoing args into registers.
 489   // The InFlag in necessary since all emited instructions must be
 490   // stuck together.
 491   SDValue InFlag;
 492   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 493     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first,
 494                              RegsToPass[i].second, InFlag);
 495     InFlag = Chain.getValue(1);
 496   }
 497
 498   // If the callee is a GlobalAddress node (quite common, every direct call is)
 499   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 500   // Likewise ExternalSymbol -> TargetExternalSymbol.
 501   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 502     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 503   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 504     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 505
 506   // XCoreBranchLink = #chain, #target_address, #opt_in_flags...
 507   //             = Chain, Callee, Reg#1, Reg#2, ...
 508   //
 509   // Returns a chain & a flag for retval copy to use.
 510   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 511   SmallVector<SDValue, 8> Ops;
 512   Ops.push_back(Chain);
 513   Ops.push_back(Callee);
 514
 515   // Add argument registers to the end of the list so that they are
 516   // known live into the call.
 517   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 518     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 519                                   RegsToPass[i].second.getValueType()));
 520
 521   if (InFlag.getNode())
 522     Ops.push_back(InFlag);
 523
 524   Chain  = DAG.getNode(XCoreISD::BL, NodeTys, &Ops[0], Ops.size());
 525   InFlag = Chain.getValue(1);
 526
 527   // Create the CALLSEQ_END node.
 528   Chain = DAG.getCALLSEQ_END(Chain,
 529                              DAG.getConstant(NumBytes, getPointerTy(), true),
 530                              DAG.getConstant(0, getPointerTy(), true),
 531                              InFlag);
 532   InFlag = Chain.getValue(1);
 533
 534   // Handle result values, copying them out of physregs into vregs that we
 535   // return.
 536   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
 537                  Op.getResNo());
 538 }
 539
 540 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 541 /// appropriate copies out of appropriate physical registers.  This assumes that
 542 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 543 /// being lowered. Returns a SDNode with the same number of values as the
 544 /// ISD::CALL.
 545 SDNode *XCoreTargetLowering::
 546 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
 547         unsigned CallingConv, SelectionDAG &DAG) {
 548   bool isVarArg = TheCall->isVarArg();
 549
 550   // Assign locations to each value returned by this call.
 551   SmallVector<CCValAssign, 16> RVLocs;
 552   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
 553
 554   CCInfo.AnalyzeCallResult(TheCall, RetCC_XCore);
 555   SmallVector<SDValue, 8> ResultVals;
 556
 557   // Copy all of the result registers out of their specified physreg.
 558   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 559     Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
 560                                  RVLocs[i].getValVT(), InFlag).getValue(1);
 561     InFlag = Chain.getValue(2);
 562     ResultVals.push_back(Chain.getValue(0));
 563   }
 564
 565   ResultVals.push_back(Chain);
 566
 567   // Merge everything together with a MERGE_VALUES node.
 568   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 569                      &ResultVals[0], ResultVals.size()).getNode();
 570 }
 571
 572 //===----------------------------------------------------------------------===//
 573 //             FORMAL_ARGUMENTS Calling Convention Implementation
 574 //===----------------------------------------------------------------------===//
 575
 576 /// XCore custom FORMAL_ARGUMENTS implementation
 577 SDValue XCoreTargetLowering::
 578 LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG)
 579 {
 580   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 581   switch(CC)
 582   {
 583     default:
 584       assert(0 && "Unsupported calling convention");
 585     case CallingConv::C:
 586     case CallingConv::Fast:
 587       return LowerCCCArguments(Op, DAG);
 588   }
 589 }
 590
 591 /// LowerCCCArguments - transform physical registers into
 592 /// virtual registers and generate load operations for
 593 /// arguments places on the stack.
 594 /// TODO: sret
 595 SDValue XCoreTargetLowering::
 596 LowerCCCArguments(SDValue Op, SelectionDAG &DAG)
 597 {
 598   MachineFunction &MF = DAG.getMachineFunction();
 599   MachineFrameInfo *MFI = MF.getFrameInfo();
 600   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 601   SDValue Root = Op.getOperand(0);
 602   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 603   unsigned CC = MF.getFunction()->getCallingConv();
 604
 605   // Assign locations to all of the incoming arguments.
 606   SmallVector<CCValAssign, 16> ArgLocs;
 607   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
 608
 609   CCInfo.AnalyzeFormalArguments(Op.getNode(), CC_XCore);
 610
 611   unsigned StackSlotSize = XCoreFrameInfo::stackSlotSize();
 612
 613   SmallVector<SDValue, 16> ArgValues;
 614
 615   unsigned LRSaveSize = StackSlotSize;
 616
 617   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 618
 619     CCValAssign &VA = ArgLocs[i];
 620
 621     if (VA.isRegLoc()) {
 622       // Arguments passed in registers
 623       MVT RegVT = VA.getLocVT();
 624       switch (RegVT.getSimpleVT()) {
 625       default:
 626         cerr << "LowerFORMAL_ARGUMENTS Unhandled argument type: "
 627              << RegVT.getSimpleVT()
 628              << "\n";
 629         abort();
 630       case MVT::i32:
 631         unsigned VReg = RegInfo.createVirtualRegister(
 632                           XCore::GRRegsRegisterClass);
 633         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 634         ArgValues.push_back(DAG.getCopyFromReg(Root, VReg, RegVT));
 635       }
 636     } else {
 637       // sanity check
 638       assert(VA.isMemLoc());
 639       // Load the argument to a virtual register
 640       unsigned ObjSize = VA.getLocVT().getSizeInBits()/8;
 641       if (ObjSize > StackSlotSize) {
 642         cerr << "LowerFORMAL_ARGUMENTS Unhandled argument type: "
 643              << VA.getLocVT().getSimpleVT()
 644              << "\n";
 645       }
 646       // Create the frame index object for this incoming parameter...
 647       int FI = MFI->CreateFixedObject(ObjSize,
 648                                       LRSaveSize + VA.getLocMemOffset());
 649
 650       // Create the SelectionDAG nodes corresponding to a load
 651       //from this parameter
 652       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 653       ArgValues.push_back(DAG.getLoad(VA.getLocVT(), Root, FIN, NULL, 0));
 654     }
 655   }
 656
 657   if (isVarArg) {
 658     /* Argument registers */
 659     static const unsigned ArgRegs[] = {
 660       XCore::R0, XCore::R1, XCore::R2, XCore::R3
 661     };
 662     XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
 663     unsigned FirstVAReg = CCInfo.getFirstUnallocated(ArgRegs,
 664                                                      array_lengthof(ArgRegs));
 665     if (FirstVAReg < array_lengthof(ArgRegs)) {
 666       SmallVector<SDValue, 4> MemOps;
 667       int offset = 0;
 668       // Save remaining registers, storing higher register numbers at a higher
 669       // address
 670       for (unsigned i = array_lengthof(ArgRegs) - 1; i >= FirstVAReg; --i) {
 671         // Create a stack slot
 672         int FI = MFI->CreateFixedObject(4, offset);
 673         if (i == FirstVAReg) {
 674           XFI->setVarArgsFrameIndex(FI);
 675         }
 676         offset -= StackSlotSize;
 677         SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 678         // Move argument from phys reg -> virt reg
 679         unsigned VReg = RegInfo.createVirtualRegister(
 680                           XCore::GRRegsRegisterClass);
 681         RegInfo.addLiveIn(ArgRegs[i], VReg);
 682         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 683         // Move argument from virt reg -> stack
 684         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
 685         MemOps.push_back(Store);
 686       }
 687       if (!MemOps.empty())
 688         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
 689                            &MemOps[0], MemOps.size());
 690     } else {
 691       // This will point to the next argument passed via stack.
 692       XFI->setVarArgsFrameIndex(
 693           MFI->CreateFixedObject(4, LRSaveSize + CCInfo.getNextStackOffset()));
 694     }
 695   }
 696
 697   ArgValues.push_back(Root);
 698
 699   // Return the new list of results.
 700   std::vector<MVT> RetVT(Op.getNode()->value_begin(),
 701                                     Op.getNode()->value_end());
 702   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 703 }
 704
 705 //===----------------------------------------------------------------------===//
 706 //               Return Value Calling Convention Implementation
 707 //===----------------------------------------------------------------------===//
 708
 709 SDValue XCoreTargetLowering::
 710 LowerRET(SDValue Op, SelectionDAG &DAG)
 711 {
 712   // CCValAssign - represent the assignment of
 713   // the return value to a location
 714   SmallVector<CCValAssign, 16> RVLocs;
 715   unsigned CC   = DAG.getMachineFunction().getFunction()->getCallingConv();
 716   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 717
 718   // CCState - Info about the registers and stack slot.
 719   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 720
 721   // Analize return values of ISD::RET
 722   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_XCore);
 723
 724   // If this is the first return lowered for this function, add
 725   // the regs to the liveout set for the function.
 726   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 727     for (unsigned i = 0; i != RVLocs.size(); ++i)
 728       if (RVLocs[i].isRegLoc())
 729         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 730   }
 731
 732   // The chain is always operand #0
 733   SDValue Chain = Op.getOperand(0);
 734   SDValue Flag;
 735
 736   // Copy the result values into the output registers.
 737   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 738     CCValAssign &VA = RVLocs[i];
 739     assert(VA.isRegLoc() && "Can only return in registers!");
 740
 741     // ISD::RET => ret chain, (regnum1,val1), ...
 742     // So i*2+1 index only the regnums
 743     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
 744
 745     // guarantee that all emitted copies are
 746     // stuck together, avoiding something bad
 747     Flag = Chain.getValue(1);
 748   }
 749
 750   // Return on XCore is always a "retsp 0"
 751   if (Flag.getNode())
 752     return DAG.getNode(XCoreISD::RETSP, MVT::Other,
 753                        Chain, DAG.getConstant(0, MVT::i32), Flag);
 754   else // Return Void
 755     return DAG.getNode(XCoreISD::RETSP, MVT::Other,
 756                        Chain, DAG.getConstant(0, MVT::i32));
 757 }
 758
 759 //===----------------------------------------------------------------------===//
 760 //  Other Lowering Code
 761 //===----------------------------------------------------------------------===//
 762
 763 MachineBasicBlock *
 764 XCoreTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 765                                                MachineBasicBlock *BB) {
 766   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 767   assert((MI->getOpcode() == XCore::SELECT_CC) &&
 768          "Unexpected instr type to insert");
 769
 770   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 771   // control-flow pattern.  The incoming instruction knows the destination vreg
 772   // to set, the condition code register to branch on, the true/false values to
 773   // select between, and a branch opcode to use.
 774   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 775   MachineFunction::iterator It = BB;
 776   ++It;
 777
 778   //  thisMBB:
 779   //  ...
 780   //   TrueVal = ...
 781   //   cmpTY ccX, r1, r2
 782   //   bCC copy1MBB
 783   //   fallthrough --> copy0MBB
 784   MachineBasicBlock *thisMBB = BB;
 785   MachineFunction *F = BB->getParent();
 786   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
 787   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 788   BuildMI(BB, TII.get(XCore::BRFT_lru6))
 789     .addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
 790   F->insert(It, copy0MBB);
 791   F->insert(It, sinkMBB);
 792   // Update machine-CFG edges by transferring all successors of the current
 793   // block to the new block which will contain the Phi node for the select.
 794   sinkMBB->transferSuccessors(BB);
 795   // Next, add the true and fallthrough blocks as its successors.
 796   BB->addSuccessor(copy0MBB);
 797   BB->addSuccessor(sinkMBB);
 798
 799   //  copy0MBB:
 800   //   %FalseValue = ...
 801   //   # fallthrough to sinkMBB
 802   BB = copy0MBB;
 803
 804   // Update machine-CFG edges
 805   BB->addSuccessor(sinkMBB);
 806
 807   //  sinkMBB:
 808   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 809   //  ...
 810   BB = sinkMBB;
 811   BuildMI(BB, TII.get(XCore::PHI), MI->getOperand(0).getReg())
 812     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
 813     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
 814
 815   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 816   return BB;
 817 }
 818
 819 //===----------------------------------------------------------------------===//
 820 //  Addressing mode description hooks
 821 //===----------------------------------------------------------------------===//
 822
 823 static inline bool isImmUs(int64_t val)
 824 {
 825   return (val >= 0 && val <= 11);
 826 }
 827
 828 static inline bool isImmUs2(int64_t val)
 829 {
 830   return (val%2 == 0 && isImmUs(val/2));
 831 }
 832
 833 static inline bool isImmUs4(int64_t val)
 834 {
 835   return (val%4 == 0 && isImmUs(val/4));
 836 }
 837
 838 /// isLegalAddressingMode - Return true if the addressing mode represented
 839 /// by AM is legal for this target, for a load/store of the specified type.
 840 bool
 841 XCoreTargetLowering::isLegalAddressingMode(const AddrMode &AM,
 842                                               const Type *Ty) const {
 843   MVT VT = getValueType(Ty, true);
 844   // Get expected value type after legalization
 845   switch (VT.getSimpleVT()) {
 846   // Legal load / stores
 847   case MVT::i8:
 848   case MVT::i16:
 849   case MVT::i32:
 850     break;
 851   // Expand i1 -> i8
 852   case MVT::i1:
 853     VT = MVT::i8;
 854     break;
 855   // Everything else is lowered to words
 856   default:
 857     VT = MVT::i32;
 858     break;
 859   }
 860   if (AM.BaseGV) {
 861     return VT == MVT::i32 && !AM.HasBaseReg && AM.Scale == 0 &&
 862                  AM.BaseOffs%4 == 0;
 863   }
 864
 865   switch (VT.getSimpleVT()) {
 866   default:
 867     return false;
 868   case MVT::i8:
 869     // reg + imm
 870     if (AM.Scale == 0) {
 871       return isImmUs(AM.BaseOffs);
 872     }
 873     return AM.Scale == 1 && AM.BaseOffs == 0;
 874   case MVT::i16:
 875     // reg + imm
 876     if (AM.Scale == 0) {
 877       return isImmUs2(AM.BaseOffs);
 878     }
 879     return AM.Scale == 2 && AM.BaseOffs == 0;
 880   case MVT::i32:
 881     // reg + imm
 882     if (AM.Scale == 0) {
 883       return isImmUs4(AM.BaseOffs);
 884     }
 885     // reg + reg<<2
 886     return AM.Scale == 4 && AM.BaseOffs == 0;
 887   }
 888
 889   return false;
 890 }
 891
 892 //===----------------------------------------------------------------------===//
 893 //                           XCore Inline Assembly Support
 894 //===----------------------------------------------------------------------===//
 895
 896 std::vector<unsigned> XCoreTargetLowering::
 897 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 898                                   MVT VT) const
 899 {
 900   if (Constraint.size() != 1)
 901     return std::vector<unsigned>();
 902
 903   switch (Constraint[0]) {
 904     default : break;
 905     case 'r':
 906       return make_vector<unsigned>(XCore::R0, XCore::R1,  XCore::R2,
 907                                    XCore::R3, XCore::R4,  XCore::R5,
 908                                    XCore::R6, XCore::R7,  XCore::R8,
 909                                    XCore::R9, XCore::R10, XCore::R11, 0);
 910       break;
 911   }
 912   return std::vector<unsigned>();
 913 }