lib/Target/XCore/XCoreISelLowering.cpp

   1 //===-- XCoreISelLowering.cpp - XCore DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the XCoreTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "XCoreISelLowering.h"
  15 #include "XCore.h"
  16 #include "XCoreMachineFunctionInfo.h"
  17 #include "XCoreSubtarget.h"
  18 #include "XCoreTargetMachine.h"
  19 #include "XCoreTargetObjectFile.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/ValueTypes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Constants.h"
  30 #include "llvm/IR/DerivedTypes.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GlobalAlias.h"
  33 #include "llvm/IR/GlobalVariable.h"
  34 #include "llvm/IR/Intrinsics.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include <algorithm>
  39
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "xcore-lower"
  43
  44 const char *XCoreTargetLowering::
  45 getTargetNodeName(unsigned Opcode) const
  46 {
  47   switch (Opcode)
  48   {
  49     case XCoreISD::BL                : return "XCoreISD::BL";
  50     case XCoreISD::PCRelativeWrapper : return "XCoreISD::PCRelativeWrapper";
  51     case XCoreISD::DPRelativeWrapper : return "XCoreISD::DPRelativeWrapper";
  52     case XCoreISD::CPRelativeWrapper : return "XCoreISD::CPRelativeWrapper";
  53     case XCoreISD::LDWSP             : return "XCoreISD::LDWSP";
  54     case XCoreISD::STWSP             : return "XCoreISD::STWSP";
  55     case XCoreISD::RETSP             : return "XCoreISD::RETSP";
  56     case XCoreISD::LADD              : return "XCoreISD::LADD";
  57     case XCoreISD::LSUB              : return "XCoreISD::LSUB";
  58     case XCoreISD::LMUL              : return "XCoreISD::LMUL";
  59     case XCoreISD::MACCU             : return "XCoreISD::MACCU";
  60     case XCoreISD::MACCS             : return "XCoreISD::MACCS";
  61     case XCoreISD::CRC8              : return "XCoreISD::CRC8";
  62     case XCoreISD::BR_JT             : return "XCoreISD::BR_JT";
  63     case XCoreISD::BR_JT32           : return "XCoreISD::BR_JT32";
  64     case XCoreISD::FRAME_TO_ARGS_OFFSET : return "XCoreISD::FRAME_TO_ARGS_OFFSET";
  65     case XCoreISD::EH_RETURN         : return "XCoreISD::EH_RETURN";
  66     case XCoreISD::MEMBARRIER        : return "XCoreISD::MEMBARRIER";
  67     default                          : return nullptr;
  68   }
  69 }
  70
  71 XCoreTargetLowering::XCoreTargetLowering(const TargetMachine &TM,
  72                                          const XCoreSubtarget &Subtarget)
  73     : TargetLowering(TM), TM(TM), Subtarget(Subtarget) {
  74
  75   // Set up the register classes.
  76   addRegisterClass(MVT::i32, &XCore::GRRegsRegClass);
  77
  78   // Compute derived properties from the register classes
  79   computeRegisterProperties(Subtarget.getRegisterInfo());
  80
  81   // Division is expensive
  82   setIntDivIsCheap(false);
  83
  84   setStackPointerRegisterToSaveRestore(XCore::SP);
  85
  86   setSchedulingPreference(Sched::Source);
  87
  88   // Use i32 for setcc operations results (slt, sgt, ...).
  89   setBooleanContents(ZeroOrOneBooleanContent);
  90   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
  91
  92   // XCore does not have the NodeTypes below.
  93   setOperationAction(ISD::BR_CC,     MVT::i32,   Expand);
  94   setOperationAction(ISD::SELECT_CC, MVT::i32,   Expand);
  95   setOperationAction(ISD::ADDC, MVT::i32, Expand);
  96   setOperationAction(ISD::ADDE, MVT::i32, Expand);
  97   setOperationAction(ISD::SUBC, MVT::i32, Expand);
  98   setOperationAction(ISD::SUBE, MVT::i32, Expand);
  99
 100   // 64bit
 101   setOperationAction(ISD::ADD, MVT::i64, Custom);
 102   setOperationAction(ISD::SUB, MVT::i64, Custom);
 103   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Custom);
 104   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Custom);
 105   setOperationAction(ISD::MULHS, MVT::i32, Expand);
 106   setOperationAction(ISD::MULHU, MVT::i32, Expand);
 107   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 108   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 109   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 110
 111   // Bit Manipulation
 112   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 113   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 114   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 115   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 116   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 117
 118   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 119
 120   // Jump tables.
 121   setOperationAction(ISD::BR_JT, MVT::Other, Custom);
 122
 123   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 124   setOperationAction(ISD::BlockAddress, MVT::i32 , Custom);
 125
 126   // Conversion of i64 -> double produces constantpool nodes
 127   setOperationAction(ISD::ConstantPool, MVT::i32,   Custom);
 128
 129   // Loads
 130   for (MVT VT : MVT::integer_valuetypes()) {
 131     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i1, Promote);
 132     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 133     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 134
 135     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i8, Expand);
 136     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i16, Expand);
 137   }
 138
 139   // Custom expand misaligned loads / stores.
 140   setOperationAction(ISD::LOAD, MVT::i32, Custom);
 141   setOperationAction(ISD::STORE, MVT::i32, Custom);
 142
 143   // Varargs
 144   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 145   setOperationAction(ISD::VACOPY, MVT::Other, Expand);
 146   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 147   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 148
 149   // Dynamic stack
 150   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 151   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 152   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 153
 154   // Exception handling
 155   setOperationAction(ISD::EH_RETURN, MVT::Other, Custom);
 156   setExceptionPointerRegister(XCore::R0);
 157   setExceptionSelectorRegister(XCore::R1);
 158   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 159
 160   // Atomic operations
 161   // We request a fence for ATOMIC_* instructions, to reduce them to Monotonic.
 162   // As we are always Sequential Consistent, an ATOMIC_FENCE becomes a no OP.
 163   setInsertFencesForAtomic(true);
 164   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
 165   setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 166   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 167
 168   // TRAMPOLINE is custom lowered.
 169   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 170   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 171
 172   // We want to custom lower some of our intrinsics.
 173   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 174
 175   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 4;
 176   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize
 177     = MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 2;
 178
 179   // We have target-specific dag combine patterns for the following nodes:
 180   setTargetDAGCombine(ISD::STORE);
 181   setTargetDAGCombine(ISD::ADD);
 182   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 183   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 184
 185   setMinFunctionAlignment(1);
 186   setPrefFunctionAlignment(2);
 187 }
 188
 189 bool XCoreTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 190   if (Val.getOpcode() != ISD::LOAD)
 191     return false;
 192
 193   EVT VT1 = Val.getValueType();
 194   if (!VT1.isSimple() || !VT1.isInteger() ||
 195       !VT2.isSimple() || !VT2.isInteger())
 196     return false;
 197
 198   switch (VT1.getSimpleVT().SimpleTy) {
 199   default: break;
 200   case MVT::i8:
 201     return true;
 202   }
 203
 204   return false;
 205 }
 206
 207 SDValue XCoreTargetLowering::
 208 LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 209   switch (Op.getOpcode())
 210   {
 211   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
 212   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
 213   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
 214   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
 215   case ISD::BR_JT:              return LowerBR_JT(Op, DAG);
 216   case ISD::LOAD:               return LowerLOAD(Op, DAG);
 217   case ISD::STORE:              return LowerSTORE(Op, DAG);
 218   case ISD::VAARG:              return LowerVAARG(Op, DAG);
 219   case ISD::VASTART:            return LowerVASTART(Op, DAG);
 220   case ISD::SMUL_LOHI:          return LowerSMUL_LOHI(Op, DAG);
 221   case ISD::UMUL_LOHI:          return LowerUMUL_LOHI(Op, DAG);
 222   // FIXME: Remove these when LegalizeDAGTypes lands.
 223   case ISD::ADD:
 224   case ISD::SUB:                return ExpandADDSUB(Op.getNode(), DAG);
 225   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
 226   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
 227   case ISD::FRAME_TO_ARGS_OFFSET: return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
 228   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
 229   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
 230   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 231   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, DAG);
 232   case ISD::ATOMIC_LOAD:        return LowerATOMIC_LOAD(Op, DAG);
 233   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op, DAG);
 234   default:
 235     llvm_unreachable("unimplemented operand");
 236   }
 237 }
 238
 239 /// ReplaceNodeResults - Replace the results of node with an illegal result
 240 /// type with new values built out of custom code.
 241 void XCoreTargetLowering::ReplaceNodeResults(SDNode *N,
 242                                              SmallVectorImpl<SDValue>&Results,
 243                                              SelectionDAG &DAG) const {
 244   switch (N->getOpcode()) {
 245   default:
 246     llvm_unreachable("Don't know how to custom expand this!");
 247   case ISD::ADD:
 248   case ISD::SUB:
 249     Results.push_back(ExpandADDSUB(N, DAG));
 250     return;
 251   }
 252 }
 253
 254 //===----------------------------------------------------------------------===//
 255 //  Misc Lower Operation implementation
 256 //===----------------------------------------------------------------------===//
 257
 258 SDValue XCoreTargetLowering::getGlobalAddressWrapper(SDValue GA,
 259                                                      const GlobalValue *GV,
 260                                                      SelectionDAG &DAG) const {
 261   // FIXME there is no actual debug info here
 262   SDLoc dl(GA);
 263
 264   if (GV->getType()->getElementType()->isFunctionTy())
 265     return DAG.getNode(XCoreISD::PCRelativeWrapper, dl, MVT::i32, GA);
 266
 267   const auto *GVar = dyn_cast<GlobalVariable>(GV);
 268   if ((GV->hasSection() && StringRef(GV->getSection()).startswith(".cp.")) ||
 269       (GVar && GVar->isConstant() && GV->hasLocalLinkage()))
 270     return DAG.getNode(XCoreISD::CPRelativeWrapper, dl, MVT::i32, GA);
 271
 272   return DAG.getNode(XCoreISD::DPRelativeWrapper, dl, MVT::i32, GA);
 273 }
 274
 275 static bool IsSmallObject(const GlobalValue *GV, const XCoreTargetLowering &XTL) {
 276   if (XTL.getTargetMachine().getCodeModel() == CodeModel::Small)
 277     return true;
 278
 279   Type *ObjType = GV->getType()->getPointerElementType();
 280   if (!ObjType->isSized())
 281     return false;
 282
 283   unsigned ObjSize = XTL.getDataLayout()->getTypeAllocSize(ObjType);
 284   return ObjSize < CodeModelLargeSize && ObjSize != 0;
 285 }
 286
 287 SDValue XCoreTargetLowering::
 288 LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const
 289 {
 290   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
 291   const GlobalValue *GV = GN->getGlobal();
 292   SDLoc DL(GN);
 293   int64_t Offset = GN->getOffset();
 294   if (IsSmallObject(GV, *this)) {
 295     // We can only fold positive offsets that are a multiple of the word size.
 296     int64_t FoldedOffset = std::max(Offset & ~3, (int64_t)0);
 297     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32, FoldedOffset);
 298     GA = getGlobalAddressWrapper(GA, GV, DAG);
 299     // Handle the rest of the offset.
 300     if (Offset != FoldedOffset) {
 301       SDValue Remaining = DAG.getConstant(Offset - FoldedOffset, MVT::i32);
 302       GA = DAG.getNode(ISD::ADD, DL, MVT::i32, GA, Remaining);
 303     }
 304     return GA;
 305   } else {
 306     // Ideally we would not fold in offset with an index <= 11.
 307     Type *Ty = Type::getInt8PtrTy(*DAG.getContext());
 308     Constant *GA = ConstantExpr::getBitCast(const_cast<GlobalValue*>(GV), Ty);
 309     Ty = Type::getInt32Ty(*DAG.getContext());
 310     Constant *Idx = ConstantInt::get(Ty, Offset);
 311     Constant *GAI = ConstantExpr::getGetElementPtr(GA, Idx);
 312     SDValue CP = DAG.getConstantPool(GAI, MVT::i32);
 313     return DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), CP,
 314                        MachinePointerInfo(), false, false, false, 0);
 315   }
 316 }
 317
 318 SDValue XCoreTargetLowering::
 319 LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const
 320 {
 321   SDLoc DL(Op);
 322
 323   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
 324   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy());
 325
 326   return DAG.getNode(XCoreISD::PCRelativeWrapper, DL, getPointerTy(), Result);
 327 }
 328
 329 SDValue XCoreTargetLowering::
 330 LowerConstantPool(SDValue Op, SelectionDAG &DAG) const
 331 {
 332   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 333   // FIXME there isn't really debug info here
 334   SDLoc dl(CP);
 335   EVT PtrVT = Op.getValueType();
 336   SDValue Res;
 337   if (CP->isMachineConstantPoolEntry()) {
 338     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 339                                     CP->getAlignment(), CP->getOffset());
 340   } else {
 341     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 342                                     CP->getAlignment(), CP->getOffset());
 343   }
 344   return DAG.getNode(XCoreISD::CPRelativeWrapper, dl, MVT::i32, Res);
 345 }
 346
 347 unsigned XCoreTargetLowering::getJumpTableEncoding() const {
 348   return MachineJumpTableInfo::EK_Inline;
 349 }
 350
 351 SDValue XCoreTargetLowering::
 352 LowerBR_JT(SDValue Op, SelectionDAG &DAG) const
 353 {
 354   SDValue Chain = Op.getOperand(0);
 355   SDValue Table = Op.getOperand(1);
 356   SDValue Index = Op.getOperand(2);
 357   SDLoc dl(Op);
 358   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
 359   unsigned JTI = JT->getIndex();
 360   MachineFunction &MF = DAG.getMachineFunction();
 361   const MachineJumpTableInfo *MJTI = MF.getJumpTableInfo();
 362   SDValue TargetJT = DAG.getTargetJumpTable(JT->getIndex(), MVT::i32);
 363
 364   unsigned NumEntries = MJTI->getJumpTables()[JTI].MBBs.size();
 365   if (NumEntries <= 32) {
 366     return DAG.getNode(XCoreISD::BR_JT, dl, MVT::Other, Chain, TargetJT, Index);
 367   }
 368   assert((NumEntries >> 31) == 0);
 369   SDValue ScaledIndex = DAG.getNode(ISD::SHL, dl, MVT::i32, Index,
 370                                     DAG.getConstant(1, MVT::i32));
 371   return DAG.getNode(XCoreISD::BR_JT32, dl, MVT::Other, Chain, TargetJT,
 372                      ScaledIndex);
 373 }
 374
 375 SDValue XCoreTargetLowering::
 376 lowerLoadWordFromAlignedBasePlusOffset(SDLoc DL, SDValue Chain, SDValue Base,
 377                                        int64_t Offset, SelectionDAG &DAG) const
 378 {
 379   if ((Offset & 0x3) == 0) {
 380     return DAG.getLoad(getPointerTy(), DL, Chain, Base, MachinePointerInfo(),
 381                        false, false, false, 0);
 382   }
 383   // Lower to pair of consecutive word aligned loads plus some bit shifting.
 384   int32_t HighOffset = RoundUpToAlignment(Offset, 4);
 385   int32_t LowOffset = HighOffset - 4;
 386   SDValue LowAddr, HighAddr;
 387   if (GlobalAddressSDNode *GASD =
 388         dyn_cast<GlobalAddressSDNode>(Base.getNode())) {
 389     LowAddr = DAG.getGlobalAddress(GASD->getGlobal(), DL, Base.getValueType(),
 390                                    LowOffset);
 391     HighAddr = DAG.getGlobalAddress(GASD->getGlobal(), DL, Base.getValueType(),
 392                                     HighOffset);
 393   } else {
 394     LowAddr = DAG.getNode(ISD::ADD, DL, MVT::i32, Base,
 395                           DAG.getConstant(LowOffset, MVT::i32));
 396     HighAddr = DAG.getNode(ISD::ADD, DL, MVT::i32, Base,
 397                            DAG.getConstant(HighOffset, MVT::i32));
 398   }
 399   SDValue LowShift = DAG.getConstant((Offset - LowOffset) * 8, MVT::i32);
 400   SDValue HighShift = DAG.getConstant((HighOffset - Offset) * 8, MVT::i32);
 401
 402   SDValue Low = DAG.getLoad(getPointerTy(), DL, Chain,
 403                             LowAddr, MachinePointerInfo(),
 404                             false, false, false, 0);
 405   SDValue High = DAG.getLoad(getPointerTy(), DL, Chain,
 406                              HighAddr, MachinePointerInfo(),
 407                              false, false, false, 0);
 408   SDValue LowShifted = DAG.getNode(ISD::SRL, DL, MVT::i32, Low, LowShift);
 409   SDValue HighShifted = DAG.getNode(ISD::SHL, DL, MVT::i32, High, HighShift);
 410   SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i32, LowShifted, HighShifted);
 411   Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Low.getValue(1),
 412                       High.getValue(1));
 413   SDValue Ops[] = { Result, Chain };
 414   return DAG.getMergeValues(Ops, DL);
 415 }
 416
 417 static bool isWordAligned(SDValue Value, SelectionDAG &DAG)
 418 {
 419   APInt KnownZero, KnownOne;
 420   DAG.computeKnownBits(Value, KnownZero, KnownOne);
 421   return KnownZero.countTrailingOnes() >= 2;
 422 }
 423
 424 SDValue XCoreTargetLowering::
 425 LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 426   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 427   LoadSDNode *LD = cast<LoadSDNode>(Op);
 428   assert(LD->getExtensionType() == ISD::NON_EXTLOAD &&
 429          "Unexpected extension type");
 430   assert(LD->getMemoryVT() == MVT::i32 && "Unexpected load EVT");
 431   if (allowsMisalignedMemoryAccesses(LD->getMemoryVT(),
 432                                      LD->getAddressSpace(),
 433                                      LD->getAlignment()))
 434     return SDValue();
 435
 436   unsigned ABIAlignment = getDataLayout()->
 437     getABITypeAlignment(LD->getMemoryVT().getTypeForEVT(*DAG.getContext()));
 438   // Leave aligned load alone.
 439   if (LD->getAlignment() >= ABIAlignment)
 440     return SDValue();
 441
 442   SDValue Chain = LD->getChain();
 443   SDValue BasePtr = LD->getBasePtr();
 444   SDLoc DL(Op);
 445
 446   if (!LD->isVolatile()) {
 447     const GlobalValue *GV;
 448     int64_t Offset = 0;
 449     if (DAG.isBaseWithConstantOffset(BasePtr) &&
 450         isWordAligned(BasePtr->getOperand(0), DAG)) {
 451       SDValue NewBasePtr = BasePtr->getOperand(0);
 452       Offset = cast<ConstantSDNode>(BasePtr->getOperand(1))->getSExtValue();
 453       return lowerLoadWordFromAlignedBasePlusOffset(DL, Chain, NewBasePtr,
 454                                                     Offset, DAG);
 455     }
 456     if (TLI.isGAPlusOffset(BasePtr.getNode(), GV, Offset) &&
 457         MinAlign(GV->getAlignment(), 4) == 4) {
 458       SDValue NewBasePtr = DAG.getGlobalAddress(GV, DL,
 459                                                 BasePtr->getValueType(0));
 460       return lowerLoadWordFromAlignedBasePlusOffset(DL, Chain, NewBasePtr,
 461                                                     Offset, DAG);
 462     }
 463   }
 464
 465   if (LD->getAlignment() == 2) {
 466     SDValue Low = DAG.getExtLoad(ISD::ZEXTLOAD, DL, MVT::i32, Chain,
 467                                  BasePtr, LD->getPointerInfo(), MVT::i16,
 468                                  LD->isVolatile(), LD->isNonTemporal(),
 469                                  LD->isInvariant(), 2);
 470     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
 471                                    DAG.getConstant(2, MVT::i32));
 472     SDValue High = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
 473                                   HighAddr,
 474                                   LD->getPointerInfo().getWithOffset(2),
 475                                   MVT::i16, LD->isVolatile(),
 476                                   LD->isNonTemporal(), LD->isInvariant(), 2);
 477     SDValue HighShifted = DAG.getNode(ISD::SHL, DL, MVT::i32, High,
 478                                       DAG.getConstant(16, MVT::i32));
 479     SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i32, Low, HighShifted);
 480     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Low.getValue(1),
 481                              High.getValue(1));
 482     SDValue Ops[] = { Result, Chain };
 483     return DAG.getMergeValues(Ops, DL);
 484   }
 485
 486   // Lower to a call to __misaligned_load(BasePtr).
 487   Type *IntPtrTy = getDataLayout()->getIntPtrType(*DAG.getContext());
 488   TargetLowering::ArgListTy Args;
 489   TargetLowering::ArgListEntry Entry;
 490
 491   Entry.Ty = IntPtrTy;
 492   Entry.Node = BasePtr;
 493   Args.push_back(Entry);
 494
 495   TargetLowering::CallLoweringInfo CLI(DAG);
 496   CLI.setDebugLoc(DL).setChain(Chain)
 497     .setCallee(CallingConv::C, IntPtrTy,
 498                DAG.getExternalSymbol("__misaligned_load", getPointerTy()),
 499                std::move(Args), 0);
 500
 501   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
 502   SDValue Ops[] = { CallResult.first, CallResult.second };
 503   return DAG.getMergeValues(Ops, DL);
 504 }
 505
 506 SDValue XCoreTargetLowering::
 507 LowerSTORE(SDValue Op, SelectionDAG &DAG) const
 508 {
 509   StoreSDNode *ST = cast<StoreSDNode>(Op);
 510   assert(!ST->isTruncatingStore() && "Unexpected store type");
 511   assert(ST->getMemoryVT() == MVT::i32 && "Unexpected store EVT");
 512   if (allowsMisalignedMemoryAccesses(ST->getMemoryVT(),
 513                                      ST->getAddressSpace(),
 514                                      ST->getAlignment())) {
 515     return SDValue();
 516   }
 517   unsigned ABIAlignment = getDataLayout()->
 518     getABITypeAlignment(ST->getMemoryVT().getTypeForEVT(*DAG.getContext()));
 519   // Leave aligned store alone.
 520   if (ST->getAlignment() >= ABIAlignment) {
 521     return SDValue();
 522   }
 523   SDValue Chain = ST->getChain();
 524   SDValue BasePtr = ST->getBasePtr();
 525   SDValue Value = ST->getValue();
 526   SDLoc dl(Op);
 527
 528   if (ST->getAlignment() == 2) {
 529     SDValue Low = Value;
 530     SDValue High = DAG.getNode(ISD::SRL, dl, MVT::i32, Value,
 531                                       DAG.getConstant(16, MVT::i32));
 532     SDValue StoreLow = DAG.getTruncStore(Chain, dl, Low, BasePtr,
 533                                          ST->getPointerInfo(), MVT::i16,
 534                                          ST->isVolatile(), ST->isNonTemporal(),
 535                                          2);
 536     SDValue HighAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, BasePtr,
 537                                    DAG.getConstant(2, MVT::i32));
 538     SDValue StoreHigh = DAG.getTruncStore(Chain, dl, High, HighAddr,
 539                                           ST->getPointerInfo().getWithOffset(2),
 540                                           MVT::i16, ST->isVolatile(),
 541                                           ST->isNonTemporal(), 2);
 542     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, StoreLow, StoreHigh);
 543   }
 544
 545   // Lower to a call to __misaligned_store(BasePtr, Value).
 546   Type *IntPtrTy = getDataLayout()->getIntPtrType(*DAG.getContext());
 547   TargetLowering::ArgListTy Args;
 548   TargetLowering::ArgListEntry Entry;
 549
 550   Entry.Ty = IntPtrTy;
 551   Entry.Node = BasePtr;
 552   Args.push_back(Entry);
 553
 554   Entry.Node = Value;
 555   Args.push_back(Entry);
 556
 557   TargetLowering::CallLoweringInfo CLI(DAG);
 558   CLI.setDebugLoc(dl).setChain(Chain)
 559     .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
 560                DAG.getExternalSymbol("__misaligned_store", getPointerTy()),
 561                std::move(Args), 0);
 562
 563   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
 564   return CallResult.second;
 565 }
 566
 567 SDValue XCoreTargetLowering::
 568 LowerSMUL_LOHI(SDValue Op, SelectionDAG &DAG) const
 569 {
 570   assert(Op.getValueType() == MVT::i32 && Op.getOpcode() == ISD::SMUL_LOHI &&
 571          "Unexpected operand to lower!");
 572   SDLoc dl(Op);
 573   SDValue LHS = Op.getOperand(0);
 574   SDValue RHS = Op.getOperand(1);
 575   SDValue Zero = DAG.getConstant(0, MVT::i32);
 576   SDValue Hi = DAG.getNode(XCoreISD::MACCS, dl,
 577                            DAG.getVTList(MVT::i32, MVT::i32), Zero, Zero,
 578                            LHS, RHS);
 579   SDValue Lo(Hi.getNode(), 1);
 580   SDValue Ops[] = { Lo, Hi };
 581   return DAG.getMergeValues(Ops, dl);
 582 }
 583
 584 SDValue XCoreTargetLowering::
 585 LowerUMUL_LOHI(SDValue Op, SelectionDAG &DAG) const
 586 {
 587   assert(Op.getValueType() == MVT::i32 && Op.getOpcode() == ISD::UMUL_LOHI &&
 588          "Unexpected operand to lower!");
 589   SDLoc dl(Op);
 590   SDValue LHS = Op.getOperand(0);
 591   SDValue RHS = Op.getOperand(1);
 592   SDValue Zero = DAG.getConstant(0, MVT::i32);
 593   SDValue Hi = DAG.getNode(XCoreISD::LMUL, dl,
 594                            DAG.getVTList(MVT::i32, MVT::i32), LHS, RHS,
 595                            Zero, Zero);
 596   SDValue Lo(Hi.getNode(), 1);
 597   SDValue Ops[] = { Lo, Hi };
 598   return DAG.getMergeValues(Ops, dl);
 599 }
 600
 601 /// isADDADDMUL - Return whether Op is in a form that is equivalent to
 602 /// add(add(mul(x,y),a),b). If requireIntermediatesHaveOneUse is true then
 603 /// each intermediate result in the calculation must also have a single use.
 604 /// If the Op is in the correct form the constituent parts are written to Mul0,
 605 /// Mul1, Addend0 and Addend1.
 606 static bool
 607 isADDADDMUL(SDValue Op, SDValue &Mul0, SDValue &Mul1, SDValue &Addend0,
 608             SDValue &Addend1, bool requireIntermediatesHaveOneUse)
 609 {
 610   if (Op.getOpcode() != ISD::ADD)
 611     return false;
 612   SDValue N0 = Op.getOperand(0);
 613   SDValue N1 = Op.getOperand(1);
 614   SDValue AddOp;
 615   SDValue OtherOp;
 616   if (N0.getOpcode() == ISD::ADD) {
 617     AddOp = N0;
 618     OtherOp = N1;
 619   } else if (N1.getOpcode() == ISD::ADD) {
 620     AddOp = N1;
 621     OtherOp = N0;
 622   } else {
 623     return false;
 624   }
 625   if (requireIntermediatesHaveOneUse && !AddOp.hasOneUse())
 626     return false;
 627   if (OtherOp.getOpcode() == ISD::MUL) {
 628     // add(add(a,b),mul(x,y))
 629     if (requireIntermediatesHaveOneUse && !OtherOp.hasOneUse())
 630       return false;
 631     Mul0 = OtherOp.getOperand(0);
 632     Mul1 = OtherOp.getOperand(1);
 633     Addend0 = AddOp.getOperand(0);
 634     Addend1 = AddOp.getOperand(1);
 635     return true;
 636   }
 637   if (AddOp.getOperand(0).getOpcode() == ISD::MUL) {
 638     // add(add(mul(x,y),a),b)
 639     if (requireIntermediatesHaveOneUse && !AddOp.getOperand(0).hasOneUse())
 640       return false;
 641     Mul0 = AddOp.getOperand(0).getOperand(0);
 642     Mul1 = AddOp.getOperand(0).getOperand(1);
 643     Addend0 = AddOp.getOperand(1);
 644     Addend1 = OtherOp;
 645     return true;
 646   }
 647   if (AddOp.getOperand(1).getOpcode() == ISD::MUL) {
 648     // add(add(a,mul(x,y)),b)
 649     if (requireIntermediatesHaveOneUse && !AddOp.getOperand(1).hasOneUse())
 650       return false;
 651     Mul0 = AddOp.getOperand(1).getOperand(0);
 652     Mul1 = AddOp.getOperand(1).getOperand(1);
 653     Addend0 = AddOp.getOperand(0);
 654     Addend1 = OtherOp;
 655     return true;
 656   }
 657   return false;
 658 }
 659
 660 SDValue XCoreTargetLowering::
 661 TryExpandADDWithMul(SDNode *N, SelectionDAG &DAG) const
 662 {
 663   SDValue Mul;
 664   SDValue Other;
 665   if (N->getOperand(0).getOpcode() == ISD::MUL) {
 666     Mul = N->getOperand(0);
 667     Other = N->getOperand(1);
 668   } else if (N->getOperand(1).getOpcode() == ISD::MUL) {
 669     Mul = N->getOperand(1);
 670     Other = N->getOperand(0);
 671   } else {
 672     return SDValue();
 673   }
 674   SDLoc dl(N);
 675   SDValue LL, RL, AddendL, AddendH;
 676   LL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 677                    Mul.getOperand(0),  DAG.getConstant(0, MVT::i32));
 678   RL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 679                    Mul.getOperand(1),  DAG.getConstant(0, MVT::i32));
 680   AddendL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 681                         Other,  DAG.getConstant(0, MVT::i32));
 682   AddendH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 683                         Other,  DAG.getConstant(1, MVT::i32));
 684   APInt HighMask = APInt::getHighBitsSet(64, 32);
 685   unsigned LHSSB = DAG.ComputeNumSignBits(Mul.getOperand(0));
 686   unsigned RHSSB = DAG.ComputeNumSignBits(Mul.getOperand(1));
 687   if (DAG.MaskedValueIsZero(Mul.getOperand(0), HighMask) &&
 688       DAG.MaskedValueIsZero(Mul.getOperand(1), HighMask)) {
 689     // The inputs are both zero-extended.
 690     SDValue Hi = DAG.getNode(XCoreISD::MACCU, dl,
 691                              DAG.getVTList(MVT::i32, MVT::i32), AddendH,
 692                              AddendL, LL, RL);
 693     SDValue Lo(Hi.getNode(), 1);
 694     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
 695   }
 696   if (LHSSB > 32 && RHSSB > 32) {
 697     // The inputs are both sign-extended.
 698     SDValue Hi = DAG.getNode(XCoreISD::MACCS, dl,
 699                              DAG.getVTList(MVT::i32, MVT::i32), AddendH,
 700                              AddendL, LL, RL);
 701     SDValue Lo(Hi.getNode(), 1);
 702     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
 703   }
 704   SDValue LH, RH;
 705   LH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 706                    Mul.getOperand(0),  DAG.getConstant(1, MVT::i32));
 707   RH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 708                    Mul.getOperand(1),  DAG.getConstant(1, MVT::i32));
 709   SDValue Hi = DAG.getNode(XCoreISD::MACCU, dl,
 710                            DAG.getVTList(MVT::i32, MVT::i32), AddendH,
 711                            AddendL, LL, RL);
 712   SDValue Lo(Hi.getNode(), 1);
 713   RH = DAG.getNode(ISD::MUL, dl, MVT::i32, LL, RH);
 714   LH = DAG.getNode(ISD::MUL, dl, MVT::i32, LH, RL);
 715   Hi = DAG.getNode(ISD::ADD, dl, MVT::i32, Hi, RH);
 716   Hi = DAG.getNode(ISD::ADD, dl, MVT::i32, Hi, LH);
 717   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
 718 }
 719
 720 SDValue XCoreTargetLowering::
 721 ExpandADDSUB(SDNode *N, SelectionDAG &DAG) const
 722 {
 723   assert(N->getValueType(0) == MVT::i64 &&
 724          (N->getOpcode() == ISD::ADD || N->getOpcode() == ISD::SUB) &&
 725         "Unknown operand to lower!");
 726
 727   if (N->getOpcode() == ISD::ADD) {
 728     SDValue Result = TryExpandADDWithMul(N, DAG);
 729     if (Result.getNode())
 730       return Result;
 731   }
 732
 733   SDLoc dl(N);
 734
 735   // Extract components
 736   SDValue LHSL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 737                             N->getOperand(0),  DAG.getConstant(0, MVT::i32));
 738   SDValue LHSH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 739                             N->getOperand(0),  DAG.getConstant(1, MVT::i32));
 740   SDValue RHSL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 741                              N->getOperand(1), DAG.getConstant(0, MVT::i32));
 742   SDValue RHSH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
 743                              N->getOperand(1), DAG.getConstant(1, MVT::i32));
 744
 745   // Expand
 746   unsigned Opcode = (N->getOpcode() == ISD::ADD) ? XCoreISD::LADD :
 747                                                    XCoreISD::LSUB;
 748   SDValue Zero = DAG.getConstant(0, MVT::i32);
 749   SDValue Lo = DAG.getNode(Opcode, dl, DAG.getVTList(MVT::i32, MVT::i32),
 750                            LHSL, RHSL, Zero);
 751   SDValue Carry(Lo.getNode(), 1);
 752
 753   SDValue Hi = DAG.getNode(Opcode, dl, DAG.getVTList(MVT::i32, MVT::i32),
 754                            LHSH, RHSH, Carry);
 755   SDValue Ignored(Hi.getNode(), 1);
 756   // Merge the pieces
 757   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
 758 }
 759
 760 SDValue XCoreTargetLowering::
 761 LowerVAARG(SDValue Op, SelectionDAG &DAG) const
 762 {
 763   // Whist llvm does not support aggregate varargs we can ignore
 764   // the possibility of the ValueType being an implicit byVal vararg.
 765   SDNode *Node = Op.getNode();
 766   EVT VT = Node->getValueType(0); // not an aggregate
 767   SDValue InChain = Node->getOperand(0);
 768   SDValue VAListPtr = Node->getOperand(1);
 769   EVT PtrVT = VAListPtr.getValueType();
 770   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 771   SDLoc dl(Node);
 772   SDValue VAList = DAG.getLoad(PtrVT, dl, InChain,
 773                                VAListPtr, MachinePointerInfo(SV),
 774                                false, false, false, 0);
 775   // Increment the pointer, VAList, to the next vararg
 776   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAList,
 777                                 DAG.getIntPtrConstant(VT.getSizeInBits() / 8));
 778   // Store the incremented VAList to the legalized pointer
 779   InChain = DAG.getStore(VAList.getValue(1), dl, nextPtr, VAListPtr,
 780                          MachinePointerInfo(SV), false, false, 0);
 781   // Load the actual argument out of the pointer VAList
 782   return DAG.getLoad(VT, dl, InChain, VAList, MachinePointerInfo(),
 783                      false, false, false, 0);
 784 }
 785
 786 SDValue XCoreTargetLowering::
 787 LowerVASTART(SDValue Op, SelectionDAG &DAG) const
 788 {
 789   SDLoc dl(Op);
 790   // vastart stores the address of the VarArgsFrameIndex slot into the
 791   // memory location argument
 792   MachineFunction &MF = DAG.getMachineFunction();
 793   XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
 794   SDValue Addr = DAG.getFrameIndex(XFI->getVarArgsFrameIndex(), MVT::i32);
 795   return DAG.getStore(Op.getOperand(0), dl, Addr, Op.getOperand(1),
 796                       MachinePointerInfo(), false, false, 0);
 797 }
 798
 799 SDValue XCoreTargetLowering::LowerFRAMEADDR(SDValue Op,
 800                                             SelectionDAG &DAG) const {
 801   // This nodes represent llvm.frameaddress on the DAG.
 802   // It takes one operand, the index of the frame address to return.
 803   // An index of zero corresponds to the current function's frame address.
 804   // An index of one to the parent's frame address, and so on.
 805   // Depths > 0 not supported yet!
 806   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
 807     return SDValue();
 808
 809   MachineFunction &MF = DAG.getMachineFunction();
 810   const TargetRegisterInfo *RegInfo = Subtarget.getRegisterInfo();
 811   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(Op),
 812                             RegInfo->getFrameRegister(MF), MVT::i32);
 813 }
 814
 815 SDValue XCoreTargetLowering::
 816 LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const {
 817   // This nodes represent llvm.returnaddress on the DAG.
 818   // It takes one operand, the index of the return address to return.
 819   // An index of zero corresponds to the current function's return address.
 820   // An index of one to the parent's return address, and so on.
 821   // Depths > 0 not supported yet!
 822   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
 823     return SDValue();
 824
 825   MachineFunction &MF = DAG.getMachineFunction();
 826   XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
 827   int FI = XFI->createLRSpillSlot(MF);
 828   SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 829   return DAG.getLoad(getPointerTy(), SDLoc(Op), DAG.getEntryNode(), FIN,
 830                      MachinePointerInfo::getFixedStack(FI), false, false,
 831                      false, 0);
 832 }
 833
 834 SDValue XCoreTargetLowering::
 835 LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const {
 836   // This node represents offset from frame pointer to first on-stack argument.
 837   // This is needed for correct stack adjustment during unwind.
 838   // However, we don't know the offset until after the frame has be finalised.
 839   // This is done during the XCoreFTAOElim pass.
 840   return DAG.getNode(XCoreISD::FRAME_TO_ARGS_OFFSET, SDLoc(Op), MVT::i32);
 841 }
 842
 843 SDValue XCoreTargetLowering::
 844 LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
 845   // OUTCHAIN = EH_RETURN(INCHAIN, OFFSET, HANDLER)
 846   // This node represents 'eh_return' gcc dwarf builtin, which is used to
 847   // return from exception. The general meaning is: adjust stack by OFFSET and
 848   // pass execution to HANDLER.
 849   MachineFunction &MF = DAG.getMachineFunction();
 850   SDValue Chain     = Op.getOperand(0);
 851   SDValue Offset    = Op.getOperand(1);
 852   SDValue Handler   = Op.getOperand(2);
 853   SDLoc dl(Op);
 854
 855   // Absolute SP = (FP + FrameToArgs) + Offset
 856   const TargetRegisterInfo *RegInfo = Subtarget.getRegisterInfo();
 857   SDValue Stack = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
 858                             RegInfo->getFrameRegister(MF), MVT::i32);
 859   SDValue FrameToArgs = DAG.getNode(XCoreISD::FRAME_TO_ARGS_OFFSET, dl,
 860                                     MVT::i32);
 861   Stack = DAG.getNode(ISD::ADD, dl, MVT::i32, Stack, FrameToArgs);
 862   Stack = DAG.getNode(ISD::ADD, dl, MVT::i32, Stack, Offset);
 863
 864   // R0=ExceptionPointerRegister R1=ExceptionSelectorRegister
 865   // which leaves 2 caller saved registers, R2 & R3 for us to use.
 866   unsigned StackReg = XCore::R2;
 867   unsigned HandlerReg = XCore::R3;
 868
 869   SDValue OutChains[] = {
 870     DAG.getCopyToReg(Chain, dl, StackReg, Stack),
 871     DAG.getCopyToReg(Chain, dl, HandlerReg, Handler)
 872   };
 873
 874   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
 875
 876   return DAG.getNode(XCoreISD::EH_RETURN, dl, MVT::Other, Chain,
 877                      DAG.getRegister(StackReg, MVT::i32),
 878                      DAG.getRegister(HandlerReg, MVT::i32));
 879
 880 }
 881
 882 SDValue XCoreTargetLowering::
 883 LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const {
 884   return Op.getOperand(0);
 885 }
 886
 887 SDValue XCoreTargetLowering::
 888 LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const {
 889   SDValue Chain = Op.getOperand(0);
 890   SDValue Trmp = Op.getOperand(1); // trampoline
 891   SDValue FPtr = Op.getOperand(2); // nested function
 892   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
 893
 894   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 895
 896   // .align 4
 897   // LDAPF_u10 r11, nest
 898   // LDW_2rus r11, r11[0]
 899   // STWSP_ru6 r11, sp[0]
 900   // LDAPF_u10 r11, fptr
 901   // LDW_2rus r11, r11[0]
 902   // BAU_1r r11
 903   // nest:
 904   // .word nest
 905   // fptr:
 906   // .word fptr
 907   SDValue OutChains[5];
 908
 909   SDValue Addr = Trmp;
 910
 911   SDLoc dl(Op);
 912   OutChains[0] = DAG.getStore(Chain, dl, DAG.getConstant(0x0a3cd805, MVT::i32),
 913                               Addr, MachinePointerInfo(TrmpAddr), false, false,
 914                               0);
 915
 916   Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
 917                      DAG.getConstant(4, MVT::i32));
 918   OutChains[1] = DAG.getStore(Chain, dl, DAG.getConstant(0xd80456c0, MVT::i32),
 919                               Addr, MachinePointerInfo(TrmpAddr, 4), false,
 920                               false, 0);
 921
 922   Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
 923                      DAG.getConstant(8, MVT::i32));
 924   OutChains[2] = DAG.getStore(Chain, dl, DAG.getConstant(0x27fb0a3c, MVT::i32),
 925                               Addr, MachinePointerInfo(TrmpAddr, 8), false,
 926                               false, 0);
 927
 928   Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
 929                      DAG.getConstant(12, MVT::i32));
 930   OutChains[3] = DAG.getStore(Chain, dl, Nest, Addr,
 931                               MachinePointerInfo(TrmpAddr, 12), false, false,
 932                               0);
 933
 934   Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
 935                      DAG.getConstant(16, MVT::i32));
 936   OutChains[4] = DAG.getStore(Chain, dl, FPtr, Addr,
 937                               MachinePointerInfo(TrmpAddr, 16), false, false,
 938                               0);
 939
 940   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
 941 }
 942
 943 SDValue XCoreTargetLowering::
 944 LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
 945   SDLoc DL(Op);
 946   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 947   switch (IntNo) {
 948     case Intrinsic::xcore_crc8:
 949       EVT VT = Op.getValueType();
 950       SDValue Data =
 951         DAG.getNode(XCoreISD::CRC8, DL, DAG.getVTList(VT, VT),
 952                     Op.getOperand(1), Op.getOperand(2) , Op.getOperand(3));
 953       SDValue Crc(Data.getNode(), 1);
 954       SDValue Results[] = { Crc, Data };
 955       return DAG.getMergeValues(Results, DL);
 956   }
 957   return SDValue();
 958 }
 959
 960 SDValue XCoreTargetLowering::
 961 LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const {
 962   SDLoc DL(Op);
 963   return DAG.getNode(XCoreISD::MEMBARRIER, DL, MVT::Other, Op.getOperand(0));
 964 }
 965
 966 SDValue XCoreTargetLowering::
 967 LowerATOMIC_LOAD(SDValue Op, SelectionDAG &DAG) const {
 968   AtomicSDNode *N = cast<AtomicSDNode>(Op);
 969   assert(N->getOpcode() == ISD::ATOMIC_LOAD && "Bad Atomic OP");
 970   assert(N->getOrdering() <= Monotonic &&
 971          "setInsertFencesForAtomic(true) and yet greater than Monotonic");
 972   if (N->getMemoryVT() == MVT::i32) {
 973     if (N->getAlignment() < 4)
 974       report_fatal_error("atomic load must be aligned");
 975     return DAG.getLoad(getPointerTy(), SDLoc(Op), N->getChain(),
 976                        N->getBasePtr(), N->getPointerInfo(),
 977                        N->isVolatile(), N->isNonTemporal(),
 978                        N->isInvariant(), N->getAlignment(),
 979                        N->getAAInfo(), N->getRanges());
 980   }
 981   if (N->getMemoryVT() == MVT::i16) {
 982     if (N->getAlignment() < 2)
 983       report_fatal_error("atomic load must be aligned");
 984     return DAG.getExtLoad(ISD::EXTLOAD, SDLoc(Op), MVT::i32, N->getChain(),
 985                           N->getBasePtr(), N->getPointerInfo(), MVT::i16,
 986                           N->isVolatile(), N->isNonTemporal(),
 987                           N->isInvariant(), N->getAlignment(), N->getAAInfo());
 988   }
 989   if (N->getMemoryVT() == MVT::i8)
 990     return DAG.getExtLoad(ISD::EXTLOAD, SDLoc(Op), MVT::i32, N->getChain(),
 991                           N->getBasePtr(), N->getPointerInfo(), MVT::i8,
 992                           N->isVolatile(), N->isNonTemporal(),
 993                           N->isInvariant(), N->getAlignment(), N->getAAInfo());
 994   return SDValue();
 995 }
 996
 997 SDValue XCoreTargetLowering::
 998 LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) const {
 999   AtomicSDNode *N = cast<AtomicSDNode>(Op);
1000   assert(N->getOpcode() == ISD::ATOMIC_STORE && "Bad Atomic OP");
1001   assert(N->getOrdering() <= Monotonic &&
1002          "setInsertFencesForAtomic(true) and yet greater than Monotonic");
1003   if (N->getMemoryVT() == MVT::i32) {
1004     if (N->getAlignment() < 4)
1005       report_fatal_error("atomic store must be aligned");
1006     return DAG.getStore(N->getChain(), SDLoc(Op), N->getVal(),
1007                         N->getBasePtr(), N->getPointerInfo(),
1008                         N->isVolatile(), N->isNonTemporal(),
1009                         N->getAlignment(), N->getAAInfo());
1010   }
1011   if (N->getMemoryVT() == MVT::i16) {
1012     if (N->getAlignment() < 2)
1013       report_fatal_error("atomic store must be aligned");
1014     return DAG.getTruncStore(N->getChain(), SDLoc(Op), N->getVal(),
1015                              N->getBasePtr(), N->getPointerInfo(), MVT::i16,
1016                              N->isVolatile(), N->isNonTemporal(),
1017                              N->getAlignment(), N->getAAInfo());
1018   }
1019   if (N->getMemoryVT() == MVT::i8)
1020     return DAG.getTruncStore(N->getChain(), SDLoc(Op), N->getVal(),
1021                              N->getBasePtr(), N->getPointerInfo(), MVT::i8,
1022                              N->isVolatile(), N->isNonTemporal(),
1023                              N->getAlignment(), N->getAAInfo());
1024   return SDValue();
1025 }
1026
1027 //===----------------------------------------------------------------------===//
1028 //                      Calling Convention Implementation
1029 //===----------------------------------------------------------------------===//
1030
1031 #include "XCoreGenCallingConv.inc"
1032
1033 //===----------------------------------------------------------------------===//
1034 //                  Call Calling Convention Implementation
1035 //===----------------------------------------------------------------------===//
1036
1037 /// XCore call implementation
1038 SDValue
1039 XCoreTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1040                                SmallVectorImpl<SDValue> &InVals) const {
1041   SelectionDAG &DAG                     = CLI.DAG;
1042   SDLoc &dl                             = CLI.DL;
1043   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1044   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1045   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1046   SDValue Chain                         = CLI.Chain;
1047   SDValue Callee                        = CLI.Callee;
1048   bool &isTailCall                      = CLI.IsTailCall;
1049   CallingConv::ID CallConv              = CLI.CallConv;
1050   bool isVarArg                         = CLI.IsVarArg;
1051
1052   // XCore target does not yet support tail call optimization.
1053   isTailCall = false;
1054
1055   // For now, only CallingConv::C implemented
1056   switch (CallConv)
1057   {
1058     default:
1059       llvm_unreachable("Unsupported calling convention");
1060     case CallingConv::Fast:
1061     case CallingConv::C:
1062       return LowerCCCCallTo(Chain, Callee, CallConv, isVarArg, isTailCall,
1063                             Outs, OutVals, Ins, dl, DAG, InVals);
1064   }
1065 }
1066
1067 /// LowerCallResult - Lower the result values of a call into the
1068 /// appropriate copies out of appropriate physical registers / memory locations.
1069 static SDValue
1070 LowerCallResult(SDValue Chain, SDValue InFlag,
1071                 const SmallVectorImpl<CCValAssign> &RVLocs,
1072                 SDLoc dl, SelectionDAG &DAG,
1073                 SmallVectorImpl<SDValue> &InVals) {
1074   SmallVector<std::pair<int, unsigned>, 4> ResultMemLocs;
1075   // Copy results out of physical registers.
1076   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
1077     const CCValAssign &VA = RVLocs[i];
1078     if (VA.isRegLoc()) {
1079       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getValVT(),
1080                                  InFlag).getValue(1);
1081       InFlag = Chain.getValue(2);
1082       InVals.push_back(Chain.getValue(0));
1083     } else {
1084       assert(VA.isMemLoc());
1085       ResultMemLocs.push_back(std::make_pair(VA.getLocMemOffset(),
1086                                              InVals.size()));
1087       // Reserve space for this result.
1088       InVals.push_back(SDValue());
1089     }
1090   }
1091
1092   // Copy results out of memory.
1093   SmallVector<SDValue, 4> MemOpChains;
1094   for (unsigned i = 0, e = ResultMemLocs.size(); i != e; ++i) {
1095     int offset = ResultMemLocs[i].first;
1096     unsigned index = ResultMemLocs[i].second;
1097     SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Other);
1098     SDValue Ops[] = { Chain, DAG.getConstant(offset / 4, MVT::i32) };
1099     SDValue load = DAG.getNode(XCoreISD::LDWSP, dl, VTs, Ops);
1100     InVals[index] = load;
1101     MemOpChains.push_back(load.getValue(1));
1102   }
1103
1104   // Transform all loads nodes into one single node because
1105   // all load nodes are independent of each other.
1106   if (!MemOpChains.empty())
1107     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1108
1109   return Chain;
1110 }
1111
1112 /// LowerCCCCallTo - functions arguments are copied from virtual
1113 /// regs to (physical regs)/(stack frame), CALLSEQ_START and
1114 /// CALLSEQ_END are emitted.
1115 /// TODO: isTailCall, sret.
1116 SDValue
1117 XCoreTargetLowering::LowerCCCCallTo(SDValue Chain, SDValue Callee,
1118                                     CallingConv::ID CallConv, bool isVarArg,
1119                                     bool isTailCall,
1120                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1121                                     const SmallVectorImpl<SDValue> &OutVals,
1122                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1123                                     SDLoc dl, SelectionDAG &DAG,
1124                                     SmallVectorImpl<SDValue> &InVals) const {
1125
1126   // Analyze operands of the call, assigning locations to each operand.
1127   SmallVector<CCValAssign, 16> ArgLocs;
1128   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1129                  *DAG.getContext());
1130
1131   // The ABI dictates there should be one stack slot available to the callee
1132   // on function entry (for saving lr).
1133   CCInfo.AllocateStack(4, 4);
1134
1135   CCInfo.AnalyzeCallOperands(Outs, CC_XCore);
1136
1137   SmallVector<CCValAssign, 16> RVLocs;
1138   // Analyze return values to determine the number of bytes of stack required.
1139   CCState RetCCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1140                     *DAG.getContext());
1141   RetCCInfo.AllocateStack(CCInfo.getNextStackOffset(), 4);
1142   RetCCInfo.AnalyzeCallResult(Ins, RetCC_XCore);
1143
1144   // Get a count of how many bytes are to be pushed on the stack.
1145   unsigned NumBytes = RetCCInfo.getNextStackOffset();
1146
1147   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes,
1148                                  getPointerTy(), true), dl);
1149
1150   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
1151   SmallVector<SDValue, 12> MemOpChains;
1152
1153   // Walk the register/memloc assignments, inserting copies/loads.
1154   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1155     CCValAssign &VA = ArgLocs[i];
1156     SDValue Arg = OutVals[i];
1157
1158     // Promote the value if needed.
1159     switch (VA.getLocInfo()) {
1160       default: llvm_unreachable("Unknown loc info!");
1161       case CCValAssign::Full: break;
1162       case CCValAssign::SExt:
1163         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1164         break;
1165       case CCValAssign::ZExt:
1166         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1167         break;
1168       case CCValAssign::AExt:
1169         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1170         break;
1171     }
1172
1173     // Arguments that can be passed on register must be kept at
1174     // RegsToPass vector
1175     if (VA.isRegLoc()) {
1176       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1177     } else {
1178       assert(VA.isMemLoc());
1179
1180       int Offset = VA.getLocMemOffset();
1181
1182       MemOpChains.push_back(DAG.getNode(XCoreISD::STWSP, dl, MVT::Other,
1183                                         Chain, Arg,
1184                                         DAG.getConstant(Offset/4, MVT::i32)));
1185     }
1186   }
1187
1188   // Transform all store nodes into one single node because
1189   // all store nodes are independent of each other.
1190   if (!MemOpChains.empty())
1191     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1192
1193   // Build a sequence of copy-to-reg nodes chained together with token
1194   // chain and flag operands which copy the outgoing args into registers.
1195   // The InFlag in necessary since all emitted instructions must be
1196   // stuck together.
1197   SDValue InFlag;
1198   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1199     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1200                              RegsToPass[i].second, InFlag);
1201     InFlag = Chain.getValue(1);
1202   }
1203
1204   // If the callee is a GlobalAddress node (quite common, every direct call is)
1205   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1206   // Likewise ExternalSymbol -> TargetExternalSymbol.
1207   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1208     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i32);
1209   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
1210     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
1211
1212   // XCoreBranchLink = #chain, #target_address, #opt_in_flags...
1213   //             = Chain, Callee, Reg#1, Reg#2, ...
1214   //
1215   // Returns a chain & a flag for retval copy to use.
1216   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1217   SmallVector<SDValue, 8> Ops;
1218   Ops.push_back(Chain);
1219   Ops.push_back(Callee);
1220
1221   // Add argument registers to the end of the list so that they are
1222   // known live into the call.
1223   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1224     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1225                                   RegsToPass[i].second.getValueType()));
1226
1227   if (InFlag.getNode())
1228     Ops.push_back(InFlag);
1229
1230   Chain  = DAG.getNode(XCoreISD::BL, dl, NodeTys, Ops);
1231   InFlag = Chain.getValue(1);
1232
1233   // Create the CALLSEQ_END node.
1234   Chain = DAG.getCALLSEQ_END(Chain,
1235                              DAG.getConstant(NumBytes, getPointerTy(), true),
1236                              DAG.getConstant(0, getPointerTy(), true),
1237                              InFlag, dl);
1238   InFlag = Chain.getValue(1);
1239
1240   // Handle result values, copying them out of physregs into vregs that we
1241   // return.
1242   return LowerCallResult(Chain, InFlag, RVLocs, dl, DAG, InVals);
1243 }
1244
1245 //===----------------------------------------------------------------------===//
1246 //             Formal Arguments Calling Convention Implementation
1247 //===----------------------------------------------------------------------===//
1248
1249 namespace {
1250   struct ArgDataPair { SDValue SDV; ISD::ArgFlagsTy Flags; };
1251 }
1252
1253 /// XCore formal arguments implementation
1254 SDValue
1255 XCoreTargetLowering::LowerFormalArguments(SDValue Chain,
1256                                           CallingConv::ID CallConv,
1257                                           bool isVarArg,
1258                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1259                                           SDLoc dl,
1260                                           SelectionDAG &DAG,
1261                                           SmallVectorImpl<SDValue> &InVals)
1262                                             const {
1263   switch (CallConv)
1264   {
1265     default:
1266       llvm_unreachable("Unsupported calling convention");
1267     case CallingConv::C:
1268     case CallingConv::Fast:
1269       return LowerCCCArguments(Chain, CallConv, isVarArg,
1270                                Ins, dl, DAG, InVals);
1271   }
1272 }
1273
1274 /// LowerCCCArguments - transform physical registers into
1275 /// virtual registers and generate load operations for
1276 /// arguments places on the stack.
1277 /// TODO: sret
1278 SDValue
1279 XCoreTargetLowering::LowerCCCArguments(SDValue Chain,
1280                                        CallingConv::ID CallConv,
1281                                        bool isVarArg,
1282                                        const SmallVectorImpl<ISD::InputArg>
1283                                          &Ins,
1284                                        SDLoc dl,
1285                                        SelectionDAG &DAG,
1286                                        SmallVectorImpl<SDValue> &InVals) const {
1287   MachineFunction &MF = DAG.getMachineFunction();
1288   MachineFrameInfo *MFI = MF.getFrameInfo();
1289   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1290   XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
1291
1292   // Assign locations to all of the incoming arguments.
1293   SmallVector<CCValAssign, 16> ArgLocs;
1294   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1295                  *DAG.getContext());
1296
1297   CCInfo.AnalyzeFormalArguments(Ins, CC_XCore);
1298
1299   unsigned StackSlotSize = XCoreFrameLowering::stackSlotSize();
1300
1301   unsigned LRSaveSize = StackSlotSize;
1302
1303   if (!isVarArg)
1304     XFI->setReturnStackOffset(CCInfo.getNextStackOffset() + LRSaveSize);
1305
1306   // All getCopyFromReg ops must precede any getMemcpys to prevent the
1307   // scheduler clobbering a register before it has been copied.
1308   // The stages are:
1309   // 1. CopyFromReg (and load) arg & vararg registers.
1310   // 2. Chain CopyFromReg nodes into a TokenFactor.
1311   // 3. Memcpy 'byVal' args & push final InVals.
1312   // 4. Chain mem ops nodes into a TokenFactor.
1313   SmallVector<SDValue, 4> CFRegNode;
1314   SmallVector<ArgDataPair, 4> ArgData;
1315   SmallVector<SDValue, 4> MemOps;
1316
1317   // 1a. CopyFromReg (and load) arg registers.
1318   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1319
1320     CCValAssign &VA = ArgLocs[i];
1321     SDValue ArgIn;
1322
1323     if (VA.isRegLoc()) {
1324       // Arguments passed in registers
1325       EVT RegVT = VA.getLocVT();
1326       switch (RegVT.getSimpleVT().SimpleTy) {
1327       default:
1328         {
1329 #ifndef NDEBUG
1330           errs() << "LowerFormalArguments Unhandled argument type: "
1331                  << RegVT.getSimpleVT().SimpleTy << "\n";
1332 #endif
1333           llvm_unreachable(nullptr);
1334         }
1335       case MVT::i32:
1336         unsigned VReg = RegInfo.createVirtualRegister(&XCore::GRRegsRegClass);
1337         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1338         ArgIn = DAG.getCopyFromReg(Chain, dl, VReg, RegVT);
1339         CFRegNode.push_back(ArgIn.getValue(ArgIn->getNumValues() - 1));
1340       }
1341     } else {
1342       // sanity check
1343       assert(VA.isMemLoc());
1344       // Load the argument to a virtual register
1345       unsigned ObjSize = VA.getLocVT().getSizeInBits()/8;
1346       if (ObjSize > StackSlotSize) {
1347         errs() << "LowerFormalArguments Unhandled argument type: "
1348                << EVT(VA.getLocVT()).getEVTString()
1349                << "\n";
1350       }
1351       // Create the frame index object for this incoming parameter...
1352       int FI = MFI->CreateFixedObject(ObjSize,
1353                                       LRSaveSize + VA.getLocMemOffset(),
1354                                       true);
1355
1356       // Create the SelectionDAG nodes corresponding to a load
1357       //from this parameter
1358       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
1359       ArgIn = DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
1360                           MachinePointerInfo::getFixedStack(FI),
1361                           false, false, false, 0);
1362     }
1363     const ArgDataPair ADP = { ArgIn, Ins[i].Flags };
1364     ArgData.push_back(ADP);
1365   }
1366
1367   // 1b. CopyFromReg vararg registers.
1368   if (isVarArg) {
1369     // Argument registers
1370     static const MCPhysReg ArgRegs[] = {
1371       XCore::R0, XCore::R1, XCore::R2, XCore::R3
1372     };
1373     XCoreFunctionInfo *XFI = MF.getInfo<XCoreFunctionInfo>();
1374     unsigned FirstVAReg = CCInfo.getFirstUnallocated(ArgRegs);
1375     if (FirstVAReg < array_lengthof(ArgRegs)) {
1376       int offset = 0;
1377       // Save remaining registers, storing higher register numbers at a higher
1378       // address
1379       for (int i = array_lengthof(ArgRegs) - 1; i >= (int)FirstVAReg; --i) {
1380         // Create a stack slot
1381         int FI = MFI->CreateFixedObject(4, offset, true);
1382         if (i == (int)FirstVAReg) {
1383           XFI->setVarArgsFrameIndex(FI);
1384         }
1385         offset -= StackSlotSize;
1386         SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
1387         // Move argument from phys reg -> virt reg
1388         unsigned VReg = RegInfo.createVirtualRegister(&XCore::GRRegsRegClass);
1389         RegInfo.addLiveIn(ArgRegs[i], VReg);
1390         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1391         CFRegNode.push_back(Val.getValue(Val->getNumValues() - 1));
1392         // Move argument from virt reg -> stack
1393         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1394                                      MachinePointerInfo(), false, false, 0);
1395         MemOps.push_back(Store);
1396       }
1397     } else {
1398       // This will point to the next argument passed via stack.
1399       XFI->setVarArgsFrameIndex(
1400         MFI->CreateFixedObject(4, LRSaveSize + CCInfo.getNextStackOffset(),
1401                                true));
1402     }
1403   }
1404
1405   // 2. chain CopyFromReg nodes into a TokenFactor.
1406   if (!CFRegNode.empty())
1407     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, CFRegNode);
1408
1409   // 3. Memcpy 'byVal' args & push final InVals.
1410   // Aggregates passed "byVal" need to be copied by the callee.
1411   // The callee will use a pointer to this copy, rather than the original
1412   // pointer.
1413   for (SmallVectorImpl<ArgDataPair>::const_iterator ArgDI = ArgData.begin(),
1414                                                     ArgDE = ArgData.end();
1415        ArgDI != ArgDE; ++ArgDI) {
1416     if (ArgDI->Flags.isByVal() && ArgDI->Flags.getByValSize()) {
1417       unsigned Size = ArgDI->Flags.getByValSize();
1418       unsigned Align = std::max(StackSlotSize, ArgDI->Flags.getByValAlign());
1419       // Create a new object on the stack and copy the pointee into it.
1420       int FI = MFI->CreateStackObject(Size, Align, false);
1421       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
1422       InVals.push_back(FIN);
1423       MemOps.push_back(DAG.getMemcpy(Chain, dl, FIN, ArgDI->SDV,
1424                                      DAG.getConstant(Size, MVT::i32),
1425                                      Align, false, false,
1426                                      MachinePointerInfo(),
1427                                      MachinePointerInfo()));
1428     } else {
1429       InVals.push_back(ArgDI->SDV);
1430     }
1431   }
1432
1433   // 4, chain mem ops nodes into a TokenFactor.
1434   if (!MemOps.empty()) {
1435     MemOps.push_back(Chain);
1436     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
1437   }
1438
1439   return Chain;
1440 }
1441
1442 //===----------------------------------------------------------------------===//
1443 //               Return Value Calling Convention Implementation
1444 //===----------------------------------------------------------------------===//
1445
1446 bool XCoreTargetLowering::
1447 CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1448                bool isVarArg,
1449                const SmallVectorImpl<ISD::OutputArg> &Outs,
1450                LLVMContext &Context) const {
1451   SmallVector<CCValAssign, 16> RVLocs;
1452   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1453   if (!CCInfo.CheckReturn(Outs, RetCC_XCore))
1454     return false;
1455   if (CCInfo.getNextStackOffset() != 0 && isVarArg)
1456     return false;
1457   return true;
1458 }
1459
1460 SDValue
1461 XCoreTargetLowering::LowerReturn(SDValue Chain,
1462                                  CallingConv::ID CallConv, bool isVarArg,
1463                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
1464                                  const SmallVectorImpl<SDValue> &OutVals,
1465                                  SDLoc dl, SelectionDAG &DAG) const {
1466
1467   XCoreFunctionInfo *XFI =
1468     DAG.getMachineFunction().getInfo<XCoreFunctionInfo>();
1469   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1470
1471   // CCValAssign - represent the assignment of
1472   // the return value to a location
1473   SmallVector<CCValAssign, 16> RVLocs;
1474
1475   // CCState - Info about the registers and stack slot.
1476   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1477                  *DAG.getContext());
1478
1479   // Analyze return values.
1480   if (!isVarArg)
1481     CCInfo.AllocateStack(XFI->getReturnStackOffset(), 4);
1482
1483   CCInfo.AnalyzeReturn(Outs, RetCC_XCore);
1484
1485   SDValue Flag;
1486   SmallVector<SDValue, 4> RetOps(1, Chain);
1487
1488   // Return on XCore is always a "retsp 0"
1489   RetOps.push_back(DAG.getConstant(0, MVT::i32));
1490
1491   SmallVector<SDValue, 4> MemOpChains;
1492   // Handle return values that must be copied to memory.
1493   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
1494     CCValAssign &VA = RVLocs[i];
1495     if (VA.isRegLoc())
1496       continue;
1497     assert(VA.isMemLoc());
1498     if (isVarArg) {
1499       report_fatal_error("Can't return value from vararg function in memory");
1500     }
1501
1502     int Offset = VA.getLocMemOffset();
1503     unsigned ObjSize = VA.getLocVT().getSizeInBits() / 8;
1504     // Create the frame index object for the memory location.
1505     int FI = MFI->CreateFixedObject(ObjSize, Offset, false);
1506
1507     // Create a SelectionDAG node corresponding to a store
1508     // to this memory location.
1509     SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
1510     MemOpChains.push_back(DAG.getStore(Chain, dl, OutVals[i], FIN,
1511                           MachinePointerInfo::getFixedStack(FI), false, false,
1512                           0));
1513   }
1514
1515   // Transform all store nodes into one single node because
1516   // all stores are independent of each other.
1517   if (!MemOpChains.empty())
1518     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1519
1520   // Now handle return values copied to registers.
1521   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
1522     CCValAssign &VA = RVLocs[i];
1523     if (!VA.isRegLoc())
1524       continue;
1525     // Copy the result values into the output registers.
1526     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), OutVals[i], Flag);
1527
1528     // guarantee that all emitted copies are
1529     // stuck together, avoiding something bad
1530     Flag = Chain.getValue(1);
1531     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1532   }
1533
1534   RetOps[0] = Chain;  // Update chain.
1535
1536   // Add the flag if we have it.
1537   if (Flag.getNode())
1538     RetOps.push_back(Flag);
1539
1540   return DAG.getNode(XCoreISD::RETSP, dl, MVT::Other, RetOps);
1541 }
1542
1543 //===----------------------------------------------------------------------===//
1544 //  Other Lowering Code
1545 //===----------------------------------------------------------------------===//
1546
1547 MachineBasicBlock *
1548 XCoreTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1549                                                  MachineBasicBlock *BB) const {
1550   const TargetInstrInfo &TII = *Subtarget.getInstrInfo();
1551   DebugLoc dl = MI->getDebugLoc();
1552   assert((MI->getOpcode() == XCore::SELECT_CC) &&
1553          "Unexpected instr type to insert");
1554
1555   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
1556   // control-flow pattern.  The incoming instruction knows the destination vreg
1557   // to set, the condition code register to branch on, the true/false values to
1558   // select between, and a branch opcode to use.
1559   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1560   MachineFunction::iterator It = BB;
1561   ++It;
1562
1563   //  thisMBB:
1564   //  ...
1565   //   TrueVal = ...
1566   //   cmpTY ccX, r1, r2
1567   //   bCC copy1MBB
1568   //   fallthrough --> copy0MBB
1569   MachineBasicBlock *thisMBB = BB;
1570   MachineFunction *F = BB->getParent();
1571   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1572   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
1573   F->insert(It, copy0MBB);
1574   F->insert(It, sinkMBB);
1575
1576   // Transfer the remainder of BB and its successor edges to sinkMBB.
1577   sinkMBB->splice(sinkMBB->begin(), BB,
1578                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
1579   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
1580
1581   // Next, add the true and fallthrough blocks as its successors.
1582   BB->addSuccessor(copy0MBB);
1583   BB->addSuccessor(sinkMBB);
1584
1585   BuildMI(BB, dl, TII.get(XCore::BRFT_lru6))
1586     .addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
1587
1588   //  copy0MBB:
1589   //   %FalseValue = ...
1590   //   # fallthrough to sinkMBB
1591   BB = copy0MBB;
1592
1593   // Update machine-CFG edges
1594   BB->addSuccessor(sinkMBB);
1595
1596   //  sinkMBB:
1597   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1598   //  ...
1599   BB = sinkMBB;
1600   BuildMI(*BB, BB->begin(), dl,
1601           TII.get(XCore::PHI), MI->getOperand(0).getReg())
1602     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
1603     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1604
1605   MI->eraseFromParent();   // The pseudo instruction is gone now.
1606   return BB;
1607 }
1608
1609 //===----------------------------------------------------------------------===//
1610 // Target Optimization Hooks
1611 //===----------------------------------------------------------------------===//
1612
1613 SDValue XCoreTargetLowering::PerformDAGCombine(SDNode *N,
1614                                              DAGCombinerInfo &DCI) const {
1615   SelectionDAG &DAG = DCI.DAG;
1616   SDLoc dl(N);
1617   switch (N->getOpcode()) {
1618   default: break;
1619   case ISD::INTRINSIC_VOID:
1620     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
1621     case Intrinsic::xcore_outt:
1622     case Intrinsic::xcore_outct:
1623     case Intrinsic::xcore_chkct: {
1624       SDValue OutVal = N->getOperand(3);
1625       // These instructions ignore the high bits.
1626       if (OutVal.hasOneUse()) {
1627         unsigned BitWidth = OutVal.getValueSizeInBits();
1628         APInt DemandedMask = APInt::getLowBitsSet(BitWidth, 8);
1629         APInt KnownZero, KnownOne;
1630         TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1631                                               !DCI.isBeforeLegalizeOps());
1632         const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1633         if (TLO.ShrinkDemandedConstant(OutVal, DemandedMask) ||
1634             TLI.SimplifyDemandedBits(OutVal, DemandedMask, KnownZero, KnownOne,
1635                                      TLO))
1636           DCI.CommitTargetLoweringOpt(TLO);
1637       }
1638       break;
1639     }
1640     case Intrinsic::xcore_setpt: {
1641       SDValue Time = N->getOperand(3);
1642       // This instruction ignores the high bits.
1643       if (Time.hasOneUse()) {
1644         unsigned BitWidth = Time.getValueSizeInBits();
1645         APInt DemandedMask = APInt::getLowBitsSet(BitWidth, 16);
1646         APInt KnownZero, KnownOne;
1647         TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1648                                               !DCI.isBeforeLegalizeOps());
1649         const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1650         if (TLO.ShrinkDemandedConstant(Time, DemandedMask) ||
1651             TLI.SimplifyDemandedBits(Time, DemandedMask, KnownZero, KnownOne,
1652                                      TLO))
1653           DCI.CommitTargetLoweringOpt(TLO);
1654       }
1655       break;
1656     }
1657     }
1658     break;
1659   case XCoreISD::LADD: {
1660     SDValue N0 = N->getOperand(0);
1661     SDValue N1 = N->getOperand(1);
1662     SDValue N2 = N->getOperand(2);
1663     ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1664     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1665     EVT VT = N0.getValueType();
1666
1667     // canonicalize constant to RHS
1668     if (N0C && !N1C)
1669       return DAG.getNode(XCoreISD::LADD, dl, DAG.getVTList(VT, VT), N1, N0, N2);
1670
1671     // fold (ladd 0, 0, x) -> 0, x & 1
1672     if (N0C && N0C->isNullValue() && N1C && N1C->isNullValue()) {
1673       SDValue Carry = DAG.getConstant(0, VT);
1674       SDValue Result = DAG.getNode(ISD::AND, dl, VT, N2,
1675                                    DAG.getConstant(1, VT));
1676       SDValue Ops[] = { Result, Carry };
1677       return DAG.getMergeValues(Ops, dl);
1678     }
1679
1680     // fold (ladd x, 0, y) -> 0, add x, y iff carry is unused and y has only the
1681     // low bit set
1682     if (N1C && N1C->isNullValue() && N->hasNUsesOfValue(0, 1)) {
1683       APInt KnownZero, KnownOne;
1684       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
1685                                          VT.getSizeInBits() - 1);
1686       DAG.computeKnownBits(N2, KnownZero, KnownOne);
1687       if ((KnownZero & Mask) == Mask) {
1688         SDValue Carry = DAG.getConstant(0, VT);
1689         SDValue Result = DAG.getNode(ISD::ADD, dl, VT, N0, N2);
1690         SDValue Ops[] = { Result, Carry };
1691         return DAG.getMergeValues(Ops, dl);
1692       }
1693     }
1694   }
1695   break;
1696   case XCoreISD::LSUB: {
1697     SDValue N0 = N->getOperand(0);
1698     SDValue N1 = N->getOperand(1);
1699     SDValue N2 = N->getOperand(2);
1700     ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1701     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1702     EVT VT = N0.getValueType();
1703
1704     // fold (lsub 0, 0, x) -> x, -x iff x has only the low bit set
1705     if (N0C && N0C->isNullValue() && N1C && N1C->isNullValue()) {
1706       APInt KnownZero, KnownOne;
1707       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
1708                                          VT.getSizeInBits() - 1);
1709       DAG.computeKnownBits(N2, KnownZero, KnownOne);
1710       if ((KnownZero & Mask) == Mask) {
1711         SDValue Borrow = N2;
1712         SDValue Result = DAG.getNode(ISD::SUB, dl, VT,
1713                                      DAG.getConstant(0, VT), N2);
1714         SDValue Ops[] = { Result, Borrow };
1715         return DAG.getMergeValues(Ops, dl);
1716       }
1717     }
1718
1719     // fold (lsub x, 0, y) -> 0, sub x, y iff borrow is unused and y has only the
1720     // low bit set
1721     if (N1C && N1C->isNullValue() && N->hasNUsesOfValue(0, 1)) {
1722       APInt KnownZero, KnownOne;
1723       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
1724                                          VT.getSizeInBits() - 1);
1725       DAG.computeKnownBits(N2, KnownZero, KnownOne);
1726       if ((KnownZero & Mask) == Mask) {
1727         SDValue Borrow = DAG.getConstant(0, VT);
1728         SDValue Result = DAG.getNode(ISD::SUB, dl, VT, N0, N2);
1729         SDValue Ops[] = { Result, Borrow };
1730         return DAG.getMergeValues(Ops, dl);
1731       }
1732     }
1733   }
1734   break;
1735   case XCoreISD::LMUL: {
1736     SDValue N0 = N->getOperand(0);
1737     SDValue N1 = N->getOperand(1);
1738     SDValue N2 = N->getOperand(2);
1739     SDValue N3 = N->getOperand(3);
1740     ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1741     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1742     EVT VT = N0.getValueType();
1743     // Canonicalize multiplicative constant to RHS. If both multiplicative
1744     // operands are constant canonicalize smallest to RHS.
1745     if ((N0C && !N1C) ||
1746         (N0C && N1C && N0C->getZExtValue() < N1C->getZExtValue()))
1747       return DAG.getNode(XCoreISD::LMUL, dl, DAG.getVTList(VT, VT),
1748                          N1, N0, N2, N3);
1749
1750     // lmul(x, 0, a, b)
1751     if (N1C && N1C->isNullValue()) {
1752       // If the high result is unused fold to add(a, b)
1753       if (N->hasNUsesOfValue(0, 0)) {
1754         SDValue Lo = DAG.getNode(ISD::ADD, dl, VT, N2, N3);
1755         SDValue Ops[] = { Lo, Lo };
1756         return DAG.getMergeValues(Ops, dl);
1757       }
1758       // Otherwise fold to ladd(a, b, 0)
1759       SDValue Result =
1760         DAG.getNode(XCoreISD::LADD, dl, DAG.getVTList(VT, VT), N2, N3, N1);
1761       SDValue Carry(Result.getNode(), 1);
1762       SDValue Ops[] = { Carry, Result };
1763       return DAG.getMergeValues(Ops, dl);
1764     }
1765   }
1766   break;
1767   case ISD::ADD: {
1768     // Fold 32 bit expressions such as add(add(mul(x,y),a),b) ->
1769     // lmul(x, y, a, b). The high result of lmul will be ignored.
1770     // This is only profitable if the intermediate results are unused
1771     // elsewhere.
1772     SDValue Mul0, Mul1, Addend0, Addend1;
1773     if (N->getValueType(0) == MVT::i32 &&
1774         isADDADDMUL(SDValue(N, 0), Mul0, Mul1, Addend0, Addend1, true)) {
1775       SDValue Ignored = DAG.getNode(XCoreISD::LMUL, dl,
1776                                     DAG.getVTList(MVT::i32, MVT::i32), Mul0,
1777                                     Mul1, Addend0, Addend1);
1778       SDValue Result(Ignored.getNode(), 1);
1779       return Result;
1780     }
1781     APInt HighMask = APInt::getHighBitsSet(64, 32);
1782     // Fold 64 bit expression such as add(add(mul(x,y),a),b) ->
1783     // lmul(x, y, a, b) if all operands are zero-extended. We do this
1784     // before type legalization as it is messy to match the operands after
1785     // that.
1786     if (N->getValueType(0) == MVT::i64 &&
1787         isADDADDMUL(SDValue(N, 0), Mul0, Mul1, Addend0, Addend1, false) &&
1788         DAG.MaskedValueIsZero(Mul0, HighMask) &&
1789         DAG.MaskedValueIsZero(Mul1, HighMask) &&
1790         DAG.MaskedValueIsZero(Addend0, HighMask) &&
1791         DAG.MaskedValueIsZero(Addend1, HighMask)) {
1792       SDValue Mul0L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
1793                                   Mul0, DAG.getConstant(0, MVT::i32));
1794       SDValue Mul1L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
1795                                   Mul1, DAG.getConstant(0, MVT::i32));
1796       SDValue Addend0L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
1797                                      Addend0, DAG.getConstant(0, MVT::i32));
1798       SDValue Addend1L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
1799                                      Addend1, DAG.getConstant(0, MVT::i32));
1800       SDValue Hi = DAG.getNode(XCoreISD::LMUL, dl,
1801                                DAG.getVTList(MVT::i32, MVT::i32), Mul0L, Mul1L,
1802                                Addend0L, Addend1L);
1803       SDValue Lo(Hi.getNode(), 1);
1804       return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
1805     }
1806   }
1807   break;
1808   case ISD::STORE: {
1809     // Replace unaligned store of unaligned load with memmove.
1810     StoreSDNode *ST  = cast<StoreSDNode>(N);
1811     if (!DCI.isBeforeLegalize() ||
1812         allowsMisalignedMemoryAccesses(ST->getMemoryVT(),
1813                                        ST->getAddressSpace(),
1814                                        ST->getAlignment()) ||
1815         ST->isVolatile() || ST->isIndexed()) {
1816       break;
1817     }
1818     SDValue Chain = ST->getChain();
1819
1820     unsigned StoreBits = ST->getMemoryVT().getStoreSizeInBits();
1821     if (StoreBits % 8) {
1822       break;
1823     }
1824     unsigned ABIAlignment = getDataLayout()->getABITypeAlignment(
1825         ST->getMemoryVT().getTypeForEVT(*DCI.DAG.getContext()));
1826     unsigned Alignment = ST->getAlignment();
1827     if (Alignment >= ABIAlignment) {
1828       break;
1829     }
1830
1831     if (LoadSDNode *LD = dyn_cast<LoadSDNode>(ST->getValue())) {
1832       if (LD->hasNUsesOfValue(1, 0) && ST->getMemoryVT() == LD->getMemoryVT() &&
1833         LD->getAlignment() == Alignment &&
1834         !LD->isVolatile() && !LD->isIndexed() &&
1835         Chain.reachesChainWithoutSideEffects(SDValue(LD, 1))) {
1836         return DAG.getMemmove(Chain, dl, ST->getBasePtr(),
1837                               LD->getBasePtr(),
1838                               DAG.getConstant(StoreBits/8, MVT::i32),
1839                               Alignment, false, ST->getPointerInfo(),
1840                               LD->getPointerInfo());
1841       }
1842     }
1843     break;
1844   }
1845   }
1846   return SDValue();
1847 }
1848
1849 void XCoreTargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1850                                                         APInt &KnownZero,
1851                                                         APInt &KnownOne,
1852                                                         const SelectionDAG &DAG,
1853                                                         unsigned Depth) const {
1854   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
1855   switch (Op.getOpcode()) {
1856   default: break;
1857   case XCoreISD::LADD:
1858   case XCoreISD::LSUB:
1859     if (Op.getResNo() == 1) {
1860       // Top bits of carry / borrow are clear.
1861       KnownZero = APInt::getHighBitsSet(KnownZero.getBitWidth(),
1862                                         KnownZero.getBitWidth() - 1);
1863     }
1864     break;
1865   case ISD::INTRINSIC_W_CHAIN:
1866     {
1867       unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1868       switch (IntNo) {
1869       case Intrinsic::xcore_getts:
1870         // High bits are known to be zero.
1871         KnownZero = APInt::getHighBitsSet(KnownZero.getBitWidth(),
1872                                           KnownZero.getBitWidth() - 16);
1873         break;
1874       case Intrinsic::xcore_int:
1875       case Intrinsic::xcore_inct:
1876         // High bits are known to be zero.
1877         KnownZero = APInt::getHighBitsSet(KnownZero.getBitWidth(),
1878                                           KnownZero.getBitWidth() - 8);
1879         break;
1880       case Intrinsic::xcore_testct:
1881         // Result is either 0 or 1.
1882         KnownZero = APInt::getHighBitsSet(KnownZero.getBitWidth(),
1883                                           KnownZero.getBitWidth() - 1);
1884         break;
1885       case Intrinsic::xcore_testwct:
1886         // Result is in the range 0 - 4.
1887         KnownZero = APInt::getHighBitsSet(KnownZero.getBitWidth(),
1888                                           KnownZero.getBitWidth() - 3);
1889         break;
1890       }
1891     }
1892     break;
1893   }
1894 }
1895
1896 //===----------------------------------------------------------------------===//
1897 //  Addressing mode description hooks
1898 //===----------------------------------------------------------------------===//
1899
1900 static inline bool isImmUs(int64_t val)
1901 {
1902   return (val >= 0 && val <= 11);
1903 }
1904
1905 static inline bool isImmUs2(int64_t val)
1906 {
1907   return (val%2 == 0 && isImmUs(val/2));
1908 }
1909
1910 static inline bool isImmUs4(int64_t val)
1911 {
1912   return (val%4 == 0 && isImmUs(val/4));
1913 }
1914
1915 /// isLegalAddressingMode - Return true if the addressing mode represented
1916 /// by AM is legal for this target, for a load/store of the specified type.
1917 bool
1918 XCoreTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1919                                               Type *Ty) const {
1920   if (Ty->getTypeID() == Type::VoidTyID)
1921     return AM.Scale == 0 && isImmUs(AM.BaseOffs) && isImmUs4(AM.BaseOffs);
1922
1923   const DataLayout *TD = TM.getDataLayout();
1924   unsigned Size = TD->getTypeAllocSize(Ty);
1925   if (AM.BaseGV) {
1926     return Size >= 4 && !AM.HasBaseReg && AM.Scale == 0 &&
1927                  AM.BaseOffs%4 == 0;
1928   }
1929
1930   switch (Size) {
1931   case 1:
1932     // reg + imm
1933     if (AM.Scale == 0) {
1934       return isImmUs(AM.BaseOffs);
1935     }
1936     // reg + reg
1937     return AM.Scale == 1 && AM.BaseOffs == 0;
1938   case 2:
1939   case 3:
1940     // reg + imm
1941     if (AM.Scale == 0) {
1942       return isImmUs2(AM.BaseOffs);
1943     }
1944     // reg + reg<<1
1945     return AM.Scale == 2 && AM.BaseOffs == 0;
1946   default:
1947     // reg + imm
1948     if (AM.Scale == 0) {
1949       return isImmUs4(AM.BaseOffs);
1950     }
1951     // reg + reg<<2
1952     return AM.Scale == 4 && AM.BaseOffs == 0;
1953   }
1954 }
1955
1956 //===----------------------------------------------------------------------===//
1957 //                           XCore Inline Assembly Support
1958 //===----------------------------------------------------------------------===//
1959
1960 std::pair<unsigned, const TargetRegisterClass *>
1961 XCoreTargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
1962                                                   const std::string &Constraint,
1963                                                   MVT VT) const {
1964   if (Constraint.size() == 1) {
1965     switch (Constraint[0]) {
1966     default : break;
1967     case 'r':
1968       return std::make_pair(0U, &XCore::GRRegsRegClass);
1969     }
1970   }
1971   // Use the default implementation in TargetLowering to convert the register
1972   // constraint into a member of a register class.
1973   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
1974 }