lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/ValueTypes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 static cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  58                                  const TargetInstrInfo &tii)
  59   : X86GenRegisterInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  60                          ? X86::RIP : X86::EIP),
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  62                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true),
  63                        (tm.getSubtarget<X86Subtarget>().is64Bit()
  64                          ? X86::RIP : X86::EIP)),
  65                        TM(tm), TII(tii) {
  66   X86_MC::InitLLVM2SEHRegisterMapping(this);
  67
  68   // Cache some information.
  69   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  70   Is64Bit = Subtarget->is64Bit();
  71   IsWin64 = Subtarget->isTargetWin64();
  72
  73   if (Is64Bit) {
  74     SlotSize = 8;
  75     StackPtr = X86::RSP;
  76     FramePtr = X86::RBP;
  77   } else {
  78     SlotSize = 4;
  79     StackPtr = X86::ESP;
  80     FramePtr = X86::EBP;
  81   }
  82   // Use a callee-saved register as the base pointer.  These registers must
  83   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  84   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  85   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  86 }
  87
  88 /// getCompactUnwindRegNum - This function maps the register to the number for
  89 /// compact unwind encoding. Return -1 if the register isn't valid.
  90 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  91   switch (getLLVMRegNum(RegNum, isEH)) {
  92   case X86::EBX: case X86::RBX: return 1;
  93   case X86::ECX: case X86::R12: return 2;
  94   case X86::EDX: case X86::R13: return 3;
  95   case X86::EDI: case X86::R14: return 4;
  96   case X86::ESI: case X86::R15: return 5;
  97   case X86::EBP: case X86::RBP: return 6;
  98   }
  99
 100   return -1;
 101 }
 102
 103 bool
 104 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 105   // Only enable when post-RA scheduling is enabled and this is needed.
 106   return TM.getSubtargetImpl()->postRAScheduler();
 107 }
 108
 109 int
 110 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 111   return getEncodingValue(i);
 112 }
 113
 114 const TargetRegisterClass *
 115 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 116                                        unsigned Idx) const {
 117   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 118   // It behaves just like the sub_8bit_hi index.
 119   if (!Is64Bit && Idx == X86::sub_8bit)
 120     Idx = X86::sub_8bit_hi;
 121
 122   // Forward to TableGen's default version.
 123   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 124 }
 125
 126 const TargetRegisterClass *
 127 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 128                                           const TargetRegisterClass *B,
 129                                           unsigned SubIdx) const {
 130   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 131   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 132     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 133     if (!A)
 134       return 0;
 135   }
 136   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 137 }
 138
 139 const TargetRegisterClass*
 140 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 141   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 142   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 143   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 144   // reigster class inflation.
 145   //
 146   // The GR8_NOREX class is always used in a way that won't be constrained to a
 147   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 148   // full GR8 class.
 149   if (RC == &X86::GR8_NOREXRegClass)
 150     return RC;
 151
 152   const TargetRegisterClass *Super = RC;
 153   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 154   do {
 155     switch (Super->getID()) {
 156     case X86::GR8RegClassID:
 157     case X86::GR16RegClassID:
 158     case X86::GR32RegClassID:
 159     case X86::GR64RegClassID:
 160     case X86::FR32RegClassID:
 161     case X86::FR64RegClassID:
 162     case X86::RFP32RegClassID:
 163     case X86::RFP64RegClassID:
 164     case X86::RFP80RegClassID:
 165     case X86::VR128RegClassID:
 166     case X86::VR256RegClassID:
 167       // Don't return a super-class that would shrink the spill size.
 168       // That can happen with the vector and float classes.
 169       if (Super->getSize() == RC->getSize())
 170         return Super;
 171     }
 172     Super = *I++;
 173   } while (Super);
 174   return RC;
 175 }
 176
 177 const TargetRegisterClass *
 178 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 179                                                                          const {
 180   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 181   switch (Kind) {
 182   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 183   case 0: // Normal GPRs.
 184     if (Subtarget.isTarget64BitLP64())
 185       return &X86::GR64RegClass;
 186     return &X86::GR32RegClass;
 187   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 188     if (Subtarget.isTarget64BitLP64())
 189       return &X86::GR64_NOSPRegClass;
 190     return &X86::GR32_NOSPRegClass;
 191   case 2: // Available for tailcall (not callee-saved GPRs).
 192     if (Subtarget.isTargetWin64())
 193       return &X86::GR64_TCW64RegClass;
 194     else if (Subtarget.is64Bit())
 195       return &X86::GR64_TCRegClass;
 196
 197     const Function *F = MF.getFunction();
 198     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 199     if (hasHipeCC)
 200       return &X86::GR32RegClass;
 201     return &X86::GR32_TCRegClass;
 202   }
 203 }
 204
 205 const TargetRegisterClass *
 206 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 207   if (RC == &X86::CCRRegClass) {
 208     if (Is64Bit)
 209       return &X86::GR64RegClass;
 210     else
 211       return &X86::GR32RegClass;
 212   }
 213   return RC;
 214 }
 215
 216 unsigned
 217 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 218                                      MachineFunction &MF) const {
 219   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 220
 221   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 222   switch (RC->getID()) {
 223   default:
 224     return 0;
 225   case X86::GR32RegClassID:
 226     return 4 - FPDiff;
 227   case X86::GR64RegClassID:
 228     return 12 - FPDiff;
 229   case X86::VR128RegClassID:
 230     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 231   case X86::VR64RegClassID:
 232     return 4;
 233   }
 234 }
 235
 236 const uint16_t *
 237 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 238   bool callsEHReturn = false;
 239   bool ghcCall = false;
 240   bool oclBiCall = false;
 241   bool hipeCall = false;
 242   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 243
 244   if (MF) {
 245     callsEHReturn = MF->getMMI().callsEHReturn();
 246     const Function *F = MF->getFunction();
 247     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 248     oclBiCall = (F ? F->getCallingConv() == CallingConv::Intel_OCL_BI : false);
 249     hipeCall = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 250   }
 251
 252   if (ghcCall || hipeCall)
 253     return CSR_NoRegs_SaveList;
 254   if (oclBiCall) {
 255     if (HasAVX && IsWin64)
 256         return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 257     if (HasAVX && Is64Bit)
 258         return CSR_64_Intel_OCL_BI_AVX_SaveList;
 259     if (!HasAVX && !IsWin64 && Is64Bit)
 260         return CSR_64_Intel_OCL_BI_SaveList;
 261   }
 262   if (Is64Bit) {
 263     if (IsWin64)
 264       return CSR_Win64_SaveList;
 265     if (callsEHReturn)
 266       return CSR_64EHRet_SaveList;
 267     return CSR_64_SaveList;
 268   }
 269   if (callsEHReturn)
 270     return CSR_32EHRet_SaveList;
 271   return CSR_32_SaveList;
 272 }
 273
 274 const uint32_t*
 275 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 276   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 277
 278   if (CC == CallingConv::Intel_OCL_BI) {
 279     if (IsWin64 && HasAVX)
 280       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 281     if (Is64Bit && HasAVX)
 282       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 283     if (!HasAVX && !IsWin64 && Is64Bit)
 284       return CSR_64_Intel_OCL_BI_RegMask;
 285   }
 286   if (CC == CallingConv::GHC || CC == CallingConv::HiPE)
 287     return CSR_NoRegs_RegMask;
 288   if (!Is64Bit)
 289     return CSR_32_RegMask;
 290   if (IsWin64)
 291     return CSR_Win64_RegMask;
 292   return CSR_64_RegMask;
 293 }
 294
 295 const uint32_t*
 296 X86RegisterInfo::getNoPreservedMask() const {
 297   return CSR_NoRegs_RegMask;
 298 }
 299
 300 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 301   BitVector Reserved(getNumRegs());
 302   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 303
 304   // Set the stack-pointer register and its aliases as reserved.
 305   Reserved.set(X86::RSP);
 306   for (MCSubRegIterator I(X86::RSP, this); I.isValid(); ++I)
 307     Reserved.set(*I);
 308
 309   // Set the instruction pointer register and its aliases as reserved.
 310   Reserved.set(X86::RIP);
 311   for (MCSubRegIterator I(X86::RIP, this); I.isValid(); ++I)
 312     Reserved.set(*I);
 313
 314   // Set the frame-pointer register and its aliases as reserved if needed.
 315   if (TFI->hasFP(MF)) {
 316     Reserved.set(X86::RBP);
 317     for (MCSubRegIterator I(X86::RBP, this); I.isValid(); ++I)
 318       Reserved.set(*I);
 319   }
 320
 321   // Set the base-pointer register and its aliases as reserved if needed.
 322   if (hasBasePointer(MF)) {
 323     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 324     const uint32_t* RegMask = getCallPreservedMask(CC);
 325     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 326       report_fatal_error(
 327         "Stack realignment in presence of dynamic allocas is not supported with"
 328         "this calling convention.");
 329
 330     Reserved.set(getBaseRegister());
 331     for (MCSubRegIterator I(getBaseRegister(), this); I.isValid(); ++I)
 332       Reserved.set(*I);
 333   }
 334
 335   // Mark the segment registers as reserved.
 336   Reserved.set(X86::CS);
 337   Reserved.set(X86::SS);
 338   Reserved.set(X86::DS);
 339   Reserved.set(X86::ES);
 340   Reserved.set(X86::FS);
 341   Reserved.set(X86::GS);
 342
 343   // Mark the floating point stack registers as reserved.
 344   Reserved.set(X86::ST0);
 345   Reserved.set(X86::ST1);
 346   Reserved.set(X86::ST2);
 347   Reserved.set(X86::ST3);
 348   Reserved.set(X86::ST4);
 349   Reserved.set(X86::ST5);
 350   Reserved.set(X86::ST6);
 351   Reserved.set(X86::ST7);
 352
 353   // Reserve the registers that only exist in 64-bit mode.
 354   if (!Is64Bit) {
 355     // These 8-bit registers are part of the x86-64 extension even though their
 356     // super-registers are old 32-bits.
 357     Reserved.set(X86::SIL);
 358     Reserved.set(X86::DIL);
 359     Reserved.set(X86::BPL);
 360     Reserved.set(X86::SPL);
 361
 362     for (unsigned n = 0; n != 8; ++n) {
 363       // R8, R9, ...
 364       static const uint16_t GPR64[] = {
 365         X86::R8,  X86::R9,  X86::R10, X86::R11,
 366         X86::R12, X86::R13, X86::R14, X86::R15
 367       };
 368       for (MCRegAliasIterator AI(GPR64[n], this, true); AI.isValid(); ++AI)
 369         Reserved.set(*AI);
 370
 371       // XMM8, XMM9, ...
 372       assert(X86::XMM15 == X86::XMM8+7);
 373       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 374         Reserved.set(*AI);
 375     }
 376   }
 377
 378   return Reserved;
 379 }
 380
 381 //===----------------------------------------------------------------------===//
 382 // Stack Frame Processing methods
 383 //===----------------------------------------------------------------------===//
 384
 385 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 386    const MachineFrameInfo *MFI = MF.getFrameInfo();
 387
 388    if (!EnableBasePointer)
 389      return false;
 390
 391    // When we need stack realignment and there are dynamic allocas, we can't
 392    // reference off of the stack pointer, so we reserve a base pointer.
 393    //
 394    // This is also true if the function contain MS-style inline assembly.  We
 395    // do this because if any stack changes occur in the inline assembly, e.g.,
 396    // "pusha", then any C local variable or C argument references in the
 397    // inline assembly will be wrong because the SP is not properly tracked.
 398    if ((needsStackRealignment(MF) && MFI->hasVarSizedObjects()) ||
 399        MF.hasMSInlineAsm())
 400      return true;
 401
 402    return false;
 403 }
 404
 405 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 406   const MachineFrameInfo *MFI = MF.getFrameInfo();
 407   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 408   if (!MF.getTarget().Options.RealignStack)
 409     return false;
 410
 411   // Stack realignment requires a frame pointer.  If we already started
 412   // register allocation with frame pointer elimination, it is too late now.
 413   if (!MRI->canReserveReg(FramePtr))
 414     return false;
 415
 416   // If a base pointer is necessary.  Check that it isn't too late to reserve
 417   // it.
 418   if (MFI->hasVarSizedObjects())
 419     return MRI->canReserveReg(BasePtr);
 420   return true;
 421 }
 422
 423 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 424   const MachineFrameInfo *MFI = MF.getFrameInfo();
 425   const Function *F = MF.getFunction();
 426   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 427   bool requiresRealignment =
 428     ((MFI->getMaxAlignment() > StackAlign) ||
 429      F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
 430                                      Attribute::StackAlignment));
 431
 432   // If we've requested that we force align the stack do so now.
 433   if (ForceStackAlign)
 434     return canRealignStack(MF);
 435
 436   return requiresRealignment && canRealignStack(MF);
 437 }
 438
 439 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 440                                            unsigned Reg, int &FrameIdx) const {
 441   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 442
 443   if (Reg == FramePtr && TFI->hasFP(MF)) {
 444     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 445     return true;
 446   }
 447   return false;
 448 }
 449
 450 void
 451 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 452                                      int SPAdj, unsigned FIOperandNum,
 453                                      RegScavenger *RS) const {
 454   assert(SPAdj == 0 && "Unexpected");
 455
 456   MachineInstr &MI = *II;
 457   MachineFunction &MF = *MI.getParent()->getParent();
 458   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 459   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 460   unsigned BasePtr;
 461
 462   unsigned Opc = MI.getOpcode();
 463   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 464   if (hasBasePointer(MF))
 465     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 466   else if (needsStackRealignment(MF))
 467     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 468   else if (AfterFPPop)
 469     BasePtr = StackPtr;
 470   else
 471     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 472
 473   // This must be part of a four operand memory reference.  Replace the
 474   // FrameIndex with base register with EBP.  Add an offset to the offset.
 475   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 476
 477   // Now add the frame object offset to the offset from EBP.
 478   int FIOffset;
 479   if (AfterFPPop) {
 480     // Tail call jmp happens after FP is popped.
 481     const MachineFrameInfo *MFI = MF.getFrameInfo();
 482     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 483   } else
 484     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 485
 486   if (MI.getOperand(FIOperandNum+3).isImm()) {
 487     // Offset is a 32-bit integer.
 488     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 489     int Offset = FIOffset + Imm;
 490     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 491            "Requesting 64-bit offset in 32-bit immediate!");
 492     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 493   } else {
 494     // Offset is symbolic. This is extremely rare.
 495     uint64_t Offset = FIOffset +
 496       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 497     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 498   }
 499 }
 500
 501 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 502   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 503   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 504 }
 505
 506 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 507   llvm_unreachable("What is the exception register");
 508 }
 509
 510 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 511   llvm_unreachable("What is the exception handler register");
 512 }
 513
 514 namespace llvm {
 515 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 516                                 bool High) {
 517   switch (VT) {
 518   default: llvm_unreachable("Unexpected VT");
 519   case MVT::i8:
 520     if (High) {
 521       switch (Reg) {
 522       default: return getX86SubSuperRegister(Reg, MVT::i64);
 523       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 524         return X86::SI;
 525       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 526         return X86::DI;
 527       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 528         return X86::BP;
 529       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 530         return X86::SP;
 531       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 532         return X86::AH;
 533       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 534         return X86::DH;
 535       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 536         return X86::CH;
 537       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 538         return X86::BH;
 539       }
 540     } else {
 541       switch (Reg) {
 542       default: llvm_unreachable("Unexpected register");
 543       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 544         return X86::AL;
 545       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 546         return X86::DL;
 547       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 548         return X86::CL;
 549       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 550         return X86::BL;
 551       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 552         return X86::SIL;
 553       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 554         return X86::DIL;
 555       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 556         return X86::BPL;
 557       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 558         return X86::SPL;
 559       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 560         return X86::R8B;
 561       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 562         return X86::R9B;
 563       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 564         return X86::R10B;
 565       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 566         return X86::R11B;
 567       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 568         return X86::R12B;
 569       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 570         return X86::R13B;
 571       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 572         return X86::R14B;
 573       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 574         return X86::R15B;
 575       }
 576     }
 577   case MVT::i16:
 578     switch (Reg) {
 579     default: llvm_unreachable("Unexpected register");
 580     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 581       return X86::AX;
 582     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 583       return X86::DX;
 584     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 585       return X86::CX;
 586     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 587       return X86::BX;
 588     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 589       return X86::SI;
 590     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 591       return X86::DI;
 592     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 593       return X86::BP;
 594     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 595       return X86::SP;
 596     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 597       return X86::R8W;
 598     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 599       return X86::R9W;
 600     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 601       return X86::R10W;
 602     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 603       return X86::R11W;
 604     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 605       return X86::R12W;
 606     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 607       return X86::R13W;
 608     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 609       return X86::R14W;
 610     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 611       return X86::R15W;
 612     }
 613   case MVT::i32:
 614     switch (Reg) {
 615     default: llvm_unreachable("Unexpected register");
 616     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 617       return X86::EAX;
 618     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 619       return X86::EDX;
 620     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 621       return X86::ECX;
 622     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 623       return X86::EBX;
 624     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 625       return X86::ESI;
 626     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 627       return X86::EDI;
 628     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 629       return X86::EBP;
 630     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 631       return X86::ESP;
 632     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 633       return X86::R8D;
 634     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 635       return X86::R9D;
 636     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 637       return X86::R10D;
 638     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 639       return X86::R11D;
 640     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 641       return X86::R12D;
 642     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 643       return X86::R13D;
 644     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 645       return X86::R14D;
 646     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 647       return X86::R15D;
 648     }
 649   case MVT::i64:
 650     switch (Reg) {
 651     default: llvm_unreachable("Unexpected register");
 652     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 653       return X86::RAX;
 654     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 655       return X86::RDX;
 656     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 657       return X86::RCX;
 658     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 659       return X86::RBX;
 660     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 661       return X86::RSI;
 662     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 663       return X86::RDI;
 664     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 665       return X86::RBP;
 666     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 667       return X86::RSP;
 668     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 669       return X86::R8;
 670     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 671       return X86::R9;
 672     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 673       return X86::R10;
 674     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 675       return X86::R11;
 676     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 677       return X86::R12;
 678     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 679       return X86::R13;
 680     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 681       return X86::R14;
 682     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 683       return X86::R15;
 684     }
 685   }
 686 }
 687 }