b76b0603c0a00e58ef5f6567c2d6e859209b4af8
[oota-llvm.git] / lib / Target / X86 / X86InstrSSE.td
1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 SSE instruction set, defining the instructions,
11 // and properties of the instructions which are needed for code generation,
12 // machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16
17 //===----------------------------------------------------------------------===//
18 // SSE 1 & 2 Instructions Classes
19 //===----------------------------------------------------------------------===//
20
21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
23                            RegisterClass RC, X86MemOperand x86memop,
24                            bit Is2Addr = 1> {
25   let isCommutable = 1 in {
26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
27        !if(Is2Addr,
28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
31   }
32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
33        !if(Is2Addr,
34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
37 }
38
39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
41                              string asm, string SSEVer, string FPSizeStr,
42                              Operand memopr, ComplexPattern mem_cpat,
43                              bit Is2Addr = 1> {
44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
45        !if(Is2Addr,
46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
48        [(set RC:$dst, (!cast<Intrinsic>(
49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
50              RC:$src1, RC:$src2))]>;
51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
52        !if(Is2Addr,
53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
57              RC:$src1, mem_cpat:$src2))]>;
58 }
59
60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
62                            RegisterClass RC, ValueType vt,
63                            X86MemOperand x86memop, PatFrag mem_frag,
64                            Domain d, bit Is2Addr = 1> {
65   let isCommutable = 1 in
66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
67        !if(Is2Addr,
68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
71   let mayLoad = 1 in
72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
73        !if(Is2Addr,
74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
77           IIC_DEFAULT, d>;
78 }
79
80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
82                                       string OpcodeStr, X86MemOperand x86memop,
83                                       list<dag> pat_rr, list<dag> pat_rm,
84                                       bit Is2Addr = 1,
85                                       bit rr_hasSideEffects = 0> {
86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
88        !if(Is2Addr,
89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
91        pat_rr, IIC_DEFAULT, d>;
92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
93        !if(Is2Addr,
94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
96        pat_rm, IIC_DEFAULT, d>;
97 }
98
99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
101                            string asm, string SSEVer, string FPSizeStr,
102                            X86MemOperand x86memop, PatFrag mem_frag,
103                            Domain d, bit Is2Addr = 1> {
104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
105        !if(Is2Addr,
106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
108            [(set RC:$dst, (!cast<Intrinsic>(
109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
112        !if(Is2Addr,
113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
115        [(set RC:$dst, (!cast<Intrinsic>(
116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
118 }
119
120 //===----------------------------------------------------------------------===//
121 //  Non-instruction patterns
122 //===----------------------------------------------------------------------===//
123
124 // A vector extract of the first f32/f64 position is a subregister copy
125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
129
130 // A 128-bit subvector extract from the first 256-bit vector position
131 // is a subregister copy that needs no instruction.
132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
136
137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
141
142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
146
147 // A 128-bit subvector insert to the first 256-bit vector position
148 // is a subregister copy that needs no instruction.
149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
161
162 // Implicitly promote a 32-bit scalar to a vector.
163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
167 // Implicitly promote a 64-bit scalar to a vector.
168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
172
173 // Bitcasts between 128-bit vector types. Return the original type since
174 // no instruction is needed for the conversion
175 let Predicates = [HasSSE2] in {
176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
206 }
207
208 // Bitcasts between 256-bit vector types. Return the original type since
209 // no instruction is needed for the conversion
210 let Predicates = [HasAVX] in {
211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
241 }
242
243 // Alias instructions that map fld0 to pxor for sse.
244 // This is expanded by ExpandPostRAPseudos.
245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
246     isPseudo = 1 in {
247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
251 }
252
253 //===----------------------------------------------------------------------===//
254 // AVX & SSE - Zero/One Vectors
255 //===----------------------------------------------------------------------===//
256
257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
259 // swizzled by ExecutionDepsFix to pxor.
260 // We set canFoldAsLoad because this can be converted to a constant-pool
261 // load of an all-zeros value if folding it would be beneficial.
262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
263     isPseudo = 1, neverHasSideEffects = 1 in {
264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
265 }
266
267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
273
274
275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
276 // and doesn't need it because on sandy bridge the register is set to zero
277 // at the rename stage without using any execution unit, so SET0PSY
278 // and SET0PDY can be used for vector int instructions without penalty
279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
280 // JIT implementatioan, it does not expand the instructions below like
281 // X86MCInstLower does.
282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
283     isCodeGenOnly = 1 in {
284 let Predicates = [HasAVX] in {
285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
289 }
290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
292                    []>, VEX_4V;
293 }
294
295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
300 }
301
302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
307
308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
311
312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
315
316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
319
320 // We set canFoldAsLoad because this can be converted to a constant-pool
321 // load of an all-ones value if folding it would be beneficial.
322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
323 // JIT implementation, it does not expand the instructions below like
324 // X86MCInstLower does.
325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
327   let Predicates = [HasAVX] in
328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
332   let Predicates = [HasAVX2] in
333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
335 }
336
337
338 //===----------------------------------------------------------------------===//
339 // SSE 1 & 2 - Move FP Scalar Instructions
340 //
341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
343 // is used instead. Register-to-register movss/movsd is not modeled as an
344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
346 //===----------------------------------------------------------------------===//
347
348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
351
352 // Loading from memory automatically zeroing upper bits.
353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
354                     PatFrag mem_pat, string OpcodeStr> :
355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
357                         [(set RC:$dst, (mem_pat addr:$src))]>;
358
359 // AVX
360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
362                 VEX_LIG;
363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
365                 VEX_LIG;
366
367 // For the disassembler
368 let isCodeGenOnly = 1 in {
369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
370                         (ins VR128:$src1, FR32:$src2),
371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
372                         XS, VEX_4V, VEX_LIG;
373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
374                         (ins VR128:$src1, FR64:$src2),
375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
376                         XD, VEX_4V, VEX_LIG;
377 }
378
379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
381                  VEX_LIG;
382   let AddedComplexity = 20 in
383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
384                    VEX_LIG;
385 }
386
387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
388                   "movss\t{$src, $dst|$dst, $src}",
389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
391                   "movsd\t{$src, $dst|$dst, $src}",
392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
393
394 // SSE1 & 2
395 let Constraints = "$src1 = $dst" in {
396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
400
401   // For the disassembler
402   let isCodeGenOnly = 1 in {
403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
404                          (ins VR128:$src1, FR32:$src2),
405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
407                          (ins VR128:$src1, FR64:$src2),
408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
409   }
410 }
411
412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
414
415   let AddedComplexity = 20 in
416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
417 }
418
419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
420                   "movss\t{$src, $dst|$dst, $src}",
421                   [(store FR32:$src, addr:$dst)]>;
422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
423                   "movsd\t{$src, $dst|$dst, $src}",
424                   [(store FR64:$src, addr:$dst)]>;
425
426 // Patterns
427 let Predicates = [HasAVX] in {
428   let AddedComplexity = 15 in {
429   // Extract the low 32-bit value from one vector and insert it into another.
430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
431             (VMOVSSrr (v4f32 VR128:$src1),
432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
434             (VMOVSSrr (v4i32 VR128:$src1),
435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
436
437   // Extract the low 64-bit value from one vector and insert it into another.
438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
439             (VMOVSDrr (v2f64 VR128:$src1),
440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
442             (VMOVSDrr (v2i64 VR128:$src1),
443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
444
445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
450
451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
452   // MOVS{S,D} to the lower bits.
453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
456             (VMOVSSrr (v4f32 (V_SET0)),
457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
459             (VMOVSSrr (v4i32 (V_SET0)),
460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
463
464   // Move low f32 and clear high bits.
465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
466             (SUBREG_TO_REG (i32 0),
467               (VMOVSSrr (v4f32 (V_SET0)),
468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
470             (SUBREG_TO_REG (i32 0),
471               (VMOVSSrr (v4i32 (V_SET0)),
472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
473   }
474
475   let AddedComplexity = 20 in {
476   // MOVSSrm zeros the high parts of the register; represent this
477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
484
485   // MOVSDrm zeros the high parts of the register; represent this
486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
495   def : Pat<(v2f64 (X86vzload addr:$src)),
496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
497
498   // Represent the same patterns above but in the form they appear for
499   // 256-bit types
500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
509   }
510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
512             (SUBREG_TO_REG (i32 0),
513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
514                            sub_xmm)>;
515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
517             (SUBREG_TO_REG (i64 0),
518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
519                            sub_xmm)>;
520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
523
524   // Move low f64 and clear high bits.
525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
526             (SUBREG_TO_REG (i32 0),
527               (VMOVSDrr (v2f64 (V_SET0)),
528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
529
530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
531             (SUBREG_TO_REG (i32 0),
532               (VMOVSDrr (v2i64 (V_SET0)),
533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
534
535 // Extract and store.
536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
537                    addr:$dst),
538             (VMOVSSmr addr:$dst,
539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
541                    addr:$dst),
542             (VMOVSDmr addr:$dst,
543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
544
545   // Shuffle with VMOVSS
546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
549             (VMOVSSrr (v4i32 VR128:$src1),
550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
552             (VMOVSSrr (v4f32 VR128:$src1),
553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
554
555   // 256-bit variants
556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
557             (SUBREG_TO_REG (i32 0),
558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
561             (SUBREG_TO_REG (i32 0),
562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
564
565   // Shuffle with VMOVSD
566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
569             (VMOVSDrr (v2i64 VR128:$src1),
570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
572             (VMOVSDrr (v2f64 VR128:$src1),
573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
576                                                    sub_sd))>;
577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
579                                                    sub_sd))>;
580
581   // 256-bit variants
582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
583             (SUBREG_TO_REG (i32 0),
584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
587             (SUBREG_TO_REG (i32 0),
588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
590
591
592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
593   // is during lowering, where it's not possible to recognize the fold cause
594   // it has two uses through a bitcast. One use disappears at isel time and the
595   // fold opportunity reappears.
596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
598                                                    sub_sd))>;
599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
601                                                    sub_sd))>;
602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
604                                                    sub_sd))>;
605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
607                                                    sub_sd))>;
608 }
609
610 let Predicates = [HasSSE1] in {
611   let AddedComplexity = 15 in {
612   // Extract the low 32-bit value from one vector and insert it into another.
613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
614             (MOVSSrr (v4f32 VR128:$src1),
615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
617             (MOVSSrr (v4i32 VR128:$src1),
618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
619
620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
621   // MOVSS to the lower bits.
622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
625             (MOVSSrr (v4f32 (V_SET0)),
626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
628             (MOVSSrr (v4i32 (V_SET0)),
629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
630   }
631
632   let AddedComplexity = 20 in {
633   // MOVSSrm zeros the high parts of the register; represent this
634   // with SUBREG_TO_REG.
635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
641   }
642
643   // Extract and store.
644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
645                    addr:$dst),
646             (MOVSSmr addr:$dst,
647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
648
649   // Shuffle with MOVSS
650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
651             (MOVSSrr VR128:$src1, FR32:$src2)>;
652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
653             (MOVSSrr (v4i32 VR128:$src1),
654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
656             (MOVSSrr (v4f32 VR128:$src1),
657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
658 }
659
660 let Predicates = [HasSSE2] in {
661   let AddedComplexity = 15 in {
662   // Extract the low 64-bit value from one vector and insert it into another.
663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
664             (MOVSDrr (v2f64 VR128:$src1),
665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
667             (MOVSDrr (v2i64 VR128:$src1),
668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
669
670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
675
676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
677   // MOVSD to the lower bits.
678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
680   }
681
682   let AddedComplexity = 20 in {
683   // MOVSDrm zeros the high parts of the register; represent this
684   // with SUBREG_TO_REG.
685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
693   def : Pat<(v2f64 (X86vzload addr:$src)),
694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
695   }
696
697   // Extract and store.
698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
699                    addr:$dst),
700             (MOVSDmr addr:$dst,
701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
702
703   // Shuffle with MOVSD
704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
705             (MOVSDrr VR128:$src1, FR64:$src2)>;
706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
707             (MOVSDrr (v2i64 VR128:$src1),
708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
710             (MOVSDrr (v2f64 VR128:$src1),
711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
716
717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
718   // is during lowering, where it's not possible to recognize the fold cause
719   // it has two uses through a bitcast. One use disappears at isel time and the
720   // fold opportunity reappears.
721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
729 }
730
731 //===----------------------------------------------------------------------===//
732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
733 //===----------------------------------------------------------------------===//
734
735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
736                             X86MemOperand x86memop, PatFrag ld_frag,
737                             string asm, Domain d,
738                             bit IsReMaterializable = 1> {
739 let neverHasSideEffects = 1 in
740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
746 }
747
748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
749                               "movaps", SSEPackedSingle>, TB, VEX;
750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
753                               "movups", SSEPackedSingle>, TB, VEX;
754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
756
757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
758                               "movaps", SSEPackedSingle>, TB, VEX;
759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
762                               "movups", SSEPackedSingle>, TB, VEX;
763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
766                               "movaps", SSEPackedSingle>, TB;
767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
768                               "movapd", SSEPackedDouble>, TB, OpSize;
769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
770                               "movups", SSEPackedSingle>, TB;
771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
773
774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
775                    "movaps\t{$src, $dst|$dst, $src}",
776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
778                    "movapd\t{$src, $dst|$dst, $src}",
779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
781                    "movups\t{$src, $dst|$dst, $src}",
782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
784                    "movupd\t{$src, $dst|$dst, $src}",
785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
787                    "movaps\t{$src, $dst|$dst, $src}",
788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
790                    "movapd\t{$src, $dst|$dst, $src}",
791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
793                    "movups\t{$src, $dst|$dst, $src}",
794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
796                    "movupd\t{$src, $dst|$dst, $src}",
797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
798
799 // For disassembler
800 let isCodeGenOnly = 1 in {
801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
802                           (ins VR128:$src),
803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
805                            (ins VR128:$src),
806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
808                            (ins VR128:$src),
809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
811                            (ins VR128:$src),
812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
814                             (ins VR256:$src),
815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
817                             (ins VR256:$src),
818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
820                             (ins VR256:$src),
821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
823                             (ins VR256:$src),
824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
825 }
826
827 let Predicates = [HasAVX] in {
828 def : Pat<(v8i32 (X86vzmovl
829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
831 def : Pat<(v4i64 (X86vzmovl
832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
834 def : Pat<(v8f32 (X86vzmovl
835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
837 def : Pat<(v4f64 (X86vzmovl
838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
840 }
841
842
843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
847
848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
849                    "movaps\t{$src, $dst|$dst, $src}",
850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
852                    "movapd\t{$src, $dst|$dst, $src}",
853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
855                    "movups\t{$src, $dst|$dst, $src}",
856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
858                    "movupd\t{$src, $dst|$dst, $src}",
859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
860
861 // For disassembler
862 let isCodeGenOnly = 1 in {
863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
864                          "movaps\t{$src, $dst|$dst, $src}", []>;
865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
866                          "movapd\t{$src, $dst|$dst, $src}", []>;
867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
868                          "movups\t{$src, $dst|$dst, $src}", []>;
869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
870                          "movupd\t{$src, $dst|$dst, $src}", []>;
871 }
872
873 let Predicates = [HasAVX] in {
874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
875             (VMOVUPSmr addr:$dst, VR128:$src)>;
876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
877             (VMOVUPDmr addr:$dst, VR128:$src)>;
878 }
879
880 let Predicates = [HasSSE1] in
881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
882             (MOVUPSmr addr:$dst, VR128:$src)>;
883 let Predicates = [HasSSE2] in
884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
885             (MOVUPDmr addr:$dst, VR128:$src)>;
886
887 // Use vmovaps/vmovups for AVX integer load/store.
888 let Predicates = [HasAVX] in {
889   // 128-bit load/store
890   def : Pat<(alignedloadv2i64 addr:$src),
891             (VMOVAPSrm addr:$src)>;
892   def : Pat<(loadv2i64 addr:$src),
893             (VMOVUPSrm addr:$src)>;
894
895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
896             (VMOVAPSmr addr:$dst, VR128:$src)>;
897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
898             (VMOVAPSmr addr:$dst, VR128:$src)>;
899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
900             (VMOVAPSmr addr:$dst, VR128:$src)>;
901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
902             (VMOVAPSmr addr:$dst, VR128:$src)>;
903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
904             (VMOVUPSmr addr:$dst, VR128:$src)>;
905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
906             (VMOVUPSmr addr:$dst, VR128:$src)>;
907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
908             (VMOVUPSmr addr:$dst, VR128:$src)>;
909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
910             (VMOVUPSmr addr:$dst, VR128:$src)>;
911
912   // 256-bit load/store
913   def : Pat<(alignedloadv4i64 addr:$src),
914             (VMOVAPSYrm addr:$src)>;
915   def : Pat<(loadv4i64 addr:$src),
916             (VMOVUPSYrm addr:$src)>;
917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
933 }
934
935 // Use movaps / movups for SSE integer load / store (one byte shorter).
936 // The instructions selected below are then converted to MOVDQA/MOVDQU
937 // during the SSE domain pass.
938 let Predicates = [HasSSE1] in {
939   def : Pat<(alignedloadv2i64 addr:$src),
940             (MOVAPSrm addr:$src)>;
941   def : Pat<(loadv2i64 addr:$src),
942             (MOVUPSrm addr:$src)>;
943
944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
945             (MOVAPSmr addr:$dst, VR128:$src)>;
946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
947             (MOVAPSmr addr:$dst, VR128:$src)>;
948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
949             (MOVAPSmr addr:$dst, VR128:$src)>;
950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
951             (MOVAPSmr addr:$dst, VR128:$src)>;
952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
953             (MOVUPSmr addr:$dst, VR128:$src)>;
954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
955             (MOVUPSmr addr:$dst, VR128:$src)>;
956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
957             (MOVUPSmr addr:$dst, VR128:$src)>;
958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
959             (MOVUPSmr addr:$dst, VR128:$src)>;
960 }
961
962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
963 // bits are disregarded. FIXME: Set encoding to pseudo!
964 let neverHasSideEffects = 1 in {
965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
970                      "movaps\t{$src, $dst|$dst, $src}", []>;
971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
972                      "movapd\t{$src, $dst|$dst, $src}", []>;
973 }
974
975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
976 // bits are disregarded. FIXME: Set encoding to pseudo!
977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
978 let isCodeGenOnly = 1 in {
979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
980                          "movaps\t{$src, $dst|$dst, $src}",
981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
983                          "movapd\t{$src, $dst|$dst, $src}",
984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
985 }
986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
987                      "movaps\t{$src, $dst|$dst, $src}",
988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
990                      "movapd\t{$src, $dst|$dst, $src}",
991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
992 }
993
994 //===----------------------------------------------------------------------===//
995 // SSE 1 & 2 - Move Low packed FP Instructions
996 //===----------------------------------------------------------------------===//
997
998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                          (undef)), (iPTR 0))), addr:$dst)]>,
1197                    VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (unpckh VR128:$src, (undef))),
1202                                  (iPTR 0))), addr:$dst)]>,
1203                    VEX;
1204 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhps\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1208                                          (undef)), (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (unpckh VR128:$src, (undef))),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold 
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241
1242   // Store patterns
1243   def : Pat<(store (f64 (vector_extract
1244             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1246             (VMOVHPSmr addr:$dst, VR128:$src)>;
1247   def : Pat<(store (f64 (vector_extract
1248             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1249             (VMOVHPDmr addr:$dst, VR128:$src)>;
1250 }
1251
1252 let Predicates = [HasSSE1] in {
1253   // MOVHPS patterns
1254   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265
1266   // Store patterns
1267   def : Pat<(store (f64 (vector_extract
1268             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1269                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1270             (MOVHPSmr addr:$dst, VR128:$src)>;
1271 }
1272
1273 let Predicates = [HasSSE2] in {
1274   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1275   // is during lowering, where it's not possible to recognize the load fold 
1276   // cause it has two uses through a bitcast. One use disappears at isel time
1277   // and the fold opportunity reappears.
1278   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1283   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1284                       (scalar_to_vector (loadf64 addr:$src2)))),
1285             (MOVHPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (f64 (vector_extract
1289             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1290             (MOVHPDmr addr:$dst, VR128:$src)>;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let AddedComplexity = 20 in {
1298   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1299                                        (ins VR128:$src1, VR128:$src2),
1300                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1301                       [(set VR128:$dst,
1302                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>,
1303                       VEX_4V;
1304   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1305                                        (ins VR128:$src1, VR128:$src2),
1306                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1307                       [(set VR128:$dst,
1308                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>;
1317   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movhlps\t{$src2, $dst|$dst, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>;
1322 }
1323
1324 let Predicates = [HasAVX] in {
1325   // MOVLHPS patterns
1326   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1327             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1329             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1330
1331   // MOVHLPS patterns
1332   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1333             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1334 }
1335
1336 let Predicates = [HasSSE1] in {
1337   // MOVLHPS patterns
1338   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1339             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1340   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1342
1343   // MOVHLPS patterns
1344   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1345             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1346 }
1347
1348 //===----------------------------------------------------------------------===//
1349 // SSE 1 & 2 - Conversion Instructions
1350 //===----------------------------------------------------------------------===//
1351
1352 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1354                      string asm> {
1355   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1356                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1357   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1358                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1359 }
1360
1361 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1362                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1363                          string asm, Domain d> {
1364   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1365                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1366                         IIC_DEFAULT, d>;
1367   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1368                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1369                         IIC_DEFAULT, d>;
1370 }
1371
1372 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1373                           X86MemOperand x86memop, string asm> {
1374 let neverHasSideEffects = 1 in {
1375   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1376               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1377   let mayLoad = 1 in
1378   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1379               (ins DstRC:$src1, x86memop:$src),
1380               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1381 } // neverHasSideEffects = 1
1382 }
1383
1384 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1385                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1386                                 VEX_LIG;
1387 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1388                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1389                                 VEX_W, VEX_LIG;
1390 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1391                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1392                                 VEX_LIG;
1393 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1394                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1395                                 VEX, VEX_W, VEX_LIG;
1396
1397 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1398 // register, but the same isn't true when only using memory operands,
1399 // provide other assembly "l" and "q" forms to address this explicitly
1400 // where appropriate to do so.
1401 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1402                                   VEX_4V, VEX_LIG;
1403 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1404                                   VEX_4V, VEX_W, VEX_LIG;
1405 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1406                                   VEX_4V, VEX_LIG;
1407 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1408                                   VEX_4V, VEX_LIG;
1409 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1410                                   VEX_4V, VEX_W, VEX_LIG;
1411
1412 let Predicates = [HasAVX], AddedComplexity = 1 in {
1413   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1414             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1415   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1416             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1417   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1418             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1419   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1420             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1421
1422   def : Pat<(f32 (sint_to_fp GR32:$src)),
1423             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1424   def : Pat<(f32 (sint_to_fp GR64:$src)),
1425             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1426   def : Pat<(f64 (sint_to_fp GR32:$src)),
1427             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1428   def : Pat<(f64 (sint_to_fp GR64:$src)),
1429             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1430 }
1431
1432 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1433                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1434 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1435                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1436 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1437                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1438 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1439                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1440 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1441                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1442 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1443                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1444 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1445                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1446 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1447                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1448
1449 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1450 // and/or XMM operand(s).
1451
1452 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1454                          string asm> {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1456               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1457               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1458   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1459               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1460               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1461 }
1462
1463 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1464                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1465                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1466   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1467               !if(Is2Addr,
1468                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1469                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1470               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1471   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1472               (ins DstRC:$src1, x86memop:$src2),
1473               !if(Is2Addr,
1474                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1475                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1476               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1477 }
1478
1479 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1480                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1481 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1482                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1483                   XD, VEX, VEX_W, VEX_LIG;
1484
1485 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1486                 f128mem, load, "cvtsd2si{l}">, XD;
1487 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1488                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1489
1490
1491 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1492           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1493 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1494           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1495           VEX_W;
1496 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1497           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1498 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1499           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1500           VEX_4V, VEX_W;
1501
1502 let Constraints = "$src1 = $dst" in {
1503   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1504                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1505                         "cvtsi2ss">, XS;
1506   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1507                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1508                         "cvtsi2ss{q}">, XS, REX_W;
1509   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1510                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1511                         "cvtsi2sd">, XD;
1512   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1513                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1514                         "cvtsi2sd">, XD, REX_W;
1515 }
1516
1517 /// SSE 1 Only
1518
1519 // Aliases for intrinsics
1520 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1521                                     f32mem, load, "cvttss2si">, XS, VEX;
1522 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1523                                     int_x86_sse_cvttss2si64, f32mem, load,
1524                                     "cvttss2si">, XS, VEX, VEX_W;
1525 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1526                                     f128mem, load, "cvttsd2si">, XD, VEX;
1527 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1528                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1529                                     "cvttsd2si">, XD, VEX, VEX_W;
1530 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1531                                     f32mem, load, "cvttss2si">, XS;
1532 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1533                                     int_x86_sse_cvttss2si64, f32mem, load,
1534                                     "cvttss2si{q}">, XS, REX_W;
1535 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1536                                     f128mem, load, "cvttsd2si">, XD;
1537 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1538                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1539                                     "cvttsd2si{q}">, XD, REX_W;
1540
1541 let Pattern = []<dag> in {
1542 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1543                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1544                                VEX, VEX_LIG;
1545 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1546                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1547                                VEX_W, VEX_LIG;
1548 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1549                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1550                                SSEPackedSingle>, TB, VEX;
1551 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1552                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1553                                SSEPackedSingle>, TB, VEX;
1554 }
1555
1556 let Pattern = []<dag> in {
1557 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1558                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1559 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1560                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1561 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1562                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1563                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1564 }
1565
1566 let Predicates = [HasAVX] in {
1567   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1568             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1569   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1570             (VCVTSS2SIrm addr:$src)>;
1571   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1572             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1573   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1574             (VCVTSS2SI64rm addr:$src)>;
1575 }
1576
1577 let Predicates = [HasSSE1] in {
1578   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1579             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1580   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1581             (CVTSS2SIrm addr:$src)>;
1582   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1583             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1584   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1585             (CVTSS2SI64rm addr:$src)>;
1586 }
1587
1588 /// SSE 2 Only
1589
1590 // Convert scalar double to scalar single
1591 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1592                        (ins FR64:$src1, FR64:$src2),
1593                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1594                       VEX_4V, VEX_LIG;
1595 let mayLoad = 1 in
1596 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1597                        (ins FR64:$src1, f64mem:$src2),
1598                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1599                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1600
1601 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1602           Requires<[HasAVX]>;
1603
1604 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1605                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1606                       [(set FR32:$dst, (fround FR64:$src))]>;
1607 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1608                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1609                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1610                   Requires<[HasSSE2, OptForSize]>;
1611
1612 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1613                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1614                       XS, VEX_4V;
1615 let Constraints = "$src1 = $dst" in
1616 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1617                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1618
1619 // Convert scalar single to scalar double
1620 // SSE2 instructions with XS prefix
1621 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1622                     (ins FR32:$src1, FR32:$src2),
1623                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1624                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1625 let mayLoad = 1 in
1626 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1627                     (ins FR32:$src1, f32mem:$src2),
1628                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1629                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1630
1631 let Predicates = [HasAVX] in {
1632   def : Pat<(f64 (fextend FR32:$src)),
1633             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1634   def : Pat<(fextend (loadf32 addr:$src)),
1635             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1636   def : Pat<(extloadf32 addr:$src),
1637             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1638 }
1639
1640 def : Pat<(extloadf32 addr:$src),
1641           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1642           Requires<[HasAVX, OptForSpeed]>;
1643
1644 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1645                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1646                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1647                  Requires<[HasSSE2]>;
1648 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1649                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1650                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1651                  Requires<[HasSSE2, OptForSize]>;
1652
1653 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1654 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1655 // combine.
1656 // Since these loads aren't folded into the fextend, we have to match it
1657 // explicitly here.
1658 def : Pat<(fextend (loadf32 addr:$src)),
1659           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1660 def : Pat<(extloadf32 addr:$src),
1661           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1662
1663 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1664                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1665                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1666                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1667                                        VR128:$src2))]>, XS, VEX_4V,
1668                     Requires<[HasAVX]>;
1669 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1670                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1671                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1672                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1673                                        (load addr:$src2)))]>, XS, VEX_4V,
1674                     Requires<[HasAVX]>;
1675 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1676 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1677                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1678                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1679                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1680                                        VR128:$src2))]>, XS,
1681                     Requires<[HasSSE2]>;
1682 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1683                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1684                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1685                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1686                                        (load addr:$src2)))]>, XS,
1687                     Requires<[HasSSE2]>;
1688 }
1689
1690 // Convert doubleword to packed single/double fp
1691 // SSE2 instructions without OpSize prefix
1692 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1693                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1694                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1695                      TB, VEX, Requires<[HasAVX]>;
1696 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1697                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1698                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1699                                         (bitconvert (memopv2i64 addr:$src))))]>,
1700                      TB, VEX, Requires<[HasAVX]>;
1701 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1702                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1703                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1704                      TB, Requires<[HasSSE2]>;
1705 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1706                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1707                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1708                                         (bitconvert (memopv2i64 addr:$src))))]>,
1709                      TB, Requires<[HasSSE2]>;
1710
1711 // FIXME: why the non-intrinsic version is described as SSE3?
1712 // SSE2 instructions with XS prefix
1713 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1714                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1715                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1716                      XS, VEX, Requires<[HasAVX]>;
1717 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1718                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1719                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1720                                         (bitconvert (memopv2i64 addr:$src))))]>,
1721                      XS, VEX, Requires<[HasAVX]>;
1722 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1724                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1725                      XS, Requires<[HasSSE2]>;
1726 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1727                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1728                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1729                                         (bitconvert (memopv2i64 addr:$src))))]>,
1730                      XS, Requires<[HasSSE2]>;
1731
1732
1733 // Convert packed single/double fp to doubleword
1734 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1735                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1736 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1737                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1738 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1739                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1740 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1741                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1742 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1743                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1744 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1745                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1746
1747 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1748                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1749                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1750                         VEX;
1751 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1752                          (ins f128mem:$src),
1753                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1754                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1755                                             (memop addr:$src)))]>, VEX;
1756 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1757                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1758                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1759 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1760                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1761                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1762                                             (memop addr:$src)))]>;
1763
1764 // SSE2 packed instructions with XD prefix
1765 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1768                      XD, VEX, Requires<[HasAVX]>;
1769 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1770                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1771                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1772                                           (memop addr:$src)))]>,
1773                      XD, VEX, Requires<[HasAVX]>;
1774 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1777                      XD, Requires<[HasSSE2]>;
1778 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1779                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1780                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1781                                           (memop addr:$src)))]>,
1782                      XD, Requires<[HasSSE2]>;
1783
1784
1785 // Convert with truncation packed single/double fp to doubleword
1786 // SSE2 packed instructions with XS prefix
1787 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1788                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1789                         [(set VR128:$dst,
1790                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1791 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1792                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1793                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1794                                            (memop addr:$src)))]>, VEX;
1795 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1796                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1797                          [(set VR256:$dst,
1798                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1799 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1800                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1801                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1802                                             (memopv8f32 addr:$src)))]>, VEX;
1803
1804 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1806                       [(set VR128:$dst,
1807                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1808 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1809                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1810                       [(set VR128:$dst,
1811                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1812
1813 let Predicates = [HasAVX] in {
1814   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1815             (Int_VCVTDQ2PSrr VR128:$src)>;
1816   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1817             (Int_VCVTDQ2PSrm addr:$src)>;
1818
1819   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1820             (VCVTTPS2DQrr VR128:$src)>;
1821   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1822             (VCVTTPS2DQrm addr:$src)>;
1823
1824   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1825             (VCVTDQ2PSYrr VR256:$src)>;
1826   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1827             (VCVTDQ2PSYrm addr:$src)>;
1828
1829   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1830             (VCVTTPS2DQYrr VR256:$src)>;
1831   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1832             (VCVTTPS2DQYrm addr:$src)>;
1833 }
1834
1835 let Predicates = [HasSSE2] in {
1836   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1837             (Int_CVTDQ2PSrr VR128:$src)>;
1838   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1839             (Int_CVTDQ2PSrm addr:$src)>;
1840
1841   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1842             (CVTTPS2DQrr VR128:$src)>;
1843   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1844             (CVTTPS2DQrm addr:$src)>;
1845 }
1846
1847 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1848                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1849                         [(set VR128:$dst,
1850                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1851 let isCodeGenOnly = 1 in
1852 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1853                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1854                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1855                                                (memop addr:$src)))]>, VEX;
1856 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1858                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1859 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1860                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1862                                         (memop addr:$src)))]>;
1863
1864 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1865 // register, but the same isn't true when using memory operands instead.
1866 // Provide other assembly rr and rm forms to address this explicitly.
1867 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1868                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1869
1870 // XMM only
1871 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1872                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1873 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1874                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1875
1876 // YMM only
1877 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1878                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1879 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1880                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1881
1882 // Convert packed single to packed double
1883 let Predicates = [HasAVX] in {
1884                   // SSE2 instructions without OpSize prefix
1885 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1886                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1887 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1888                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1889 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1890                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1891 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1892                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1893 }
1894 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1895                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1896 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1897                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1898
1899 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1902                      TB, VEX, Requires<[HasAVX]>;
1903 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1904                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1905                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1906                                           (load addr:$src)))]>,
1907                      TB, VEX, Requires<[HasAVX]>;
1908 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1910                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1911                      TB, Requires<[HasSSE2]>;
1912 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1913                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1914                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1915                                           (load addr:$src)))]>,
1916                      TB, Requires<[HasSSE2]>;
1917
1918 // Convert packed double to packed single
1919 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1920 // register, but the same isn't true when using memory operands instead.
1921 // Provide other assembly rr and rm forms to address this explicitly.
1922 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1924 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1925                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1926
1927 // XMM only
1928 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1929                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1930 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1931                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1932
1933 // YMM only
1934 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1935                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1936 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1937                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1938 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1939                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1940 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1941                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1942
1943
1944 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1945                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1946                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1947 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1948                          (ins f128mem:$src),
1949                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1950                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1951                                             (memop addr:$src)))]>;
1952 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1953                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1954                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1955 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1956                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1957                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1958                                             (memop addr:$src)))]>;
1959
1960 // AVX 256-bit register conversion intrinsics
1961 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1962 // whenever possible to avoid declaring two versions of each one.
1963 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1964           (VCVTDQ2PSYrr VR256:$src)>;
1965 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
1966           (VCVTDQ2PSYrm addr:$src)>;
1967
1968 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1969           (VCVTPD2PSYrr VR256:$src)>;
1970 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1971           (VCVTPD2PSYrm addr:$src)>;
1972
1973 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1974           (VCVTPS2DQYrr VR256:$src)>;
1975 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1976           (VCVTPS2DQYrm addr:$src)>;
1977
1978 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1979           (VCVTPS2PDYrr VR128:$src)>;
1980 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1981           (VCVTPS2PDYrm addr:$src)>;
1982
1983 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1984           (VCVTTPD2DQYrr VR256:$src)>;
1985 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1986           (VCVTTPD2DQYrm addr:$src)>;
1987
1988 // Match fround and fextend for 128/256-bit conversions
1989 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1990           (VCVTPD2PSYrr VR256:$src)>;
1991 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1992           (VCVTPD2PSYrm addr:$src)>;
1993
1994 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1995           (VCVTPS2PDYrr VR128:$src)>;
1996 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1997           (VCVTPS2PDYrm addr:$src)>;
1998
1999 //===----------------------------------------------------------------------===//
2000 // SSE 1 & 2 - Compare Instructions
2001 //===----------------------------------------------------------------------===//
2002
2003 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2004 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2005                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2006                             string asm, string asm_alt> {
2007   def rr : SIi8<0xC2, MRMSrcReg,
2008                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2009                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2010   def rm : SIi8<0xC2, MRMSrcMem,
2011                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2012                 [(set RC:$dst, (OpNode (VT RC:$src1),
2013                                          (ld_frag addr:$src2), imm:$cc))]>;
2014
2015   // Accept explicit immediate argument form instead of comparison code.
2016   let neverHasSideEffects = 1 in {
2017     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2018                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2019     let mayLoad = 1 in
2020     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2021                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2022   }
2023 }
2024
2025 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2026                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2027                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2028                  XS, VEX_4V, VEX_LIG;
2029 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2030                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2031                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2032                  XD, VEX_4V, VEX_LIG;
2033
2034 let Constraints = "$src1 = $dst" in {
2035   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2036                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2037                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2038                   XS;
2039   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2040                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2041                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2042                   XD;
2043 }
2044
2045 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2046                          Intrinsic Int, string asm> {
2047   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2048                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2049                         [(set VR128:$dst, (Int VR128:$src1,
2050                                                VR128:$src, imm:$cc))]>;
2051   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2052                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2053                         [(set VR128:$dst, (Int VR128:$src1,
2054                                                (load addr:$src), imm:$cc))]>;
2055 }
2056
2057 // Aliases to match intrinsics which expect XMM operand(s).
2058 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2059                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2060                      XS, VEX_4V;
2061 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2062                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2063                      XD, VEX_4V;
2064 let Constraints = "$src1 = $dst" in {
2065   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2066                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2067   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2068                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2069 }
2070
2071
2072 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2073 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2074                             ValueType vt, X86MemOperand x86memop,
2075                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2076   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2077                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2078                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2079                      IIC_DEFAULT, d>;
2080   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2081                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2082                      [(set EFLAGS, (OpNode (vt RC:$src1),
2083                                            (ld_frag addr:$src2)))],
2084                                            IIC_DEFAULT, d>;
2085 }
2086
2087 let Defs = [EFLAGS] in {
2088   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2089                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2090   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2091                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2092                                   VEX_LIG;
2093   let Pattern = []<dag> in {
2094     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2095                                     "comiss", SSEPackedSingle>, TB, VEX,
2096                                     VEX_LIG;
2097     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2098                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2099                                     VEX_LIG;
2100   }
2101
2102   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2103                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2104   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2105                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2106
2107   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2108                             load, "comiss", SSEPackedSingle>, TB, VEX;
2109   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2110                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2111   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2112                                   "ucomiss", SSEPackedSingle>, TB;
2113   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2114                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2115
2116   let Pattern = []<dag> in {
2117     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2118                                     "comiss", SSEPackedSingle>, TB;
2119     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2120                                     "comisd", SSEPackedDouble>, TB, OpSize;
2121   }
2122
2123   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2124                               load, "ucomiss", SSEPackedSingle>, TB;
2125   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2126                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2127
2128   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2129                                   "comiss", SSEPackedSingle>, TB;
2130   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2131                                   "comisd", SSEPackedDouble>, TB, OpSize;
2132 } // Defs = [EFLAGS]
2133
2134 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2135 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2136                             Intrinsic Int, string asm, string asm_alt,
2137                             Domain d> {
2138   let isAsmParserOnly = 1 in {
2139     def rri : PIi8<0xC2, MRMSrcReg,
2140                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2141                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2142                IIC_DEFAULT, d>;
2143     def rmi : PIi8<0xC2, MRMSrcMem,
2144                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2145                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2146                IIC_DEFAULT, d>;
2147   }
2148
2149   // Accept explicit immediate argument form instead of comparison code.
2150   def rri_alt : PIi8<0xC2, MRMSrcReg,
2151              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2152              asm_alt, [], IIC_DEFAULT, d>;
2153   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2154              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2155              asm_alt, [], IIC_DEFAULT, d>;
2156 }
2157
2158 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2159                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2160                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2161                SSEPackedSingle>, TB, VEX_4V;
2162 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2163                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2164                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2165                SSEPackedDouble>, TB, OpSize, VEX_4V;
2166 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2167                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2168                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2169                SSEPackedSingle>, TB, VEX_4V;
2170 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2171                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2173                SSEPackedDouble>, TB, OpSize, VEX_4V;
2174 let Constraints = "$src1 = $dst" in {
2175   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2176                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2177                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2178                  SSEPackedSingle>, TB;
2179   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2180                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2181                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2182                  SSEPackedDouble>, TB, OpSize;
2183 }
2184
2185 let Predicates = [HasAVX] in {
2186 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2187           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2188 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2189           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2190 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2191           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2192 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2193           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2194
2195 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2196           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2197 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2198           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2199 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2200           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2201 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2202           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2203 }
2204
2205 let Predicates = [HasSSE1] in {
2206 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2207           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2208 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2209           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2210 }
2211
2212 let Predicates = [HasSSE2] in {
2213 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2214           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2215 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2216           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2217 }
2218
2219 //===----------------------------------------------------------------------===//
2220 // SSE 1 & 2 - Shuffle Instructions
2221 //===----------------------------------------------------------------------===//
2222
2223 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2224 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2225                          ValueType vt, string asm, PatFrag mem_frag,
2226                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2227   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2228                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2229                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2230                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2231   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2232     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2233                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2234                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2235                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2236 }
2237
2238 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2239            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2240            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2241 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2242            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2243            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2244 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2245            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2246            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2247 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2248            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2249            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2250
2251 let Constraints = "$src1 = $dst" in {
2252   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2253                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2254                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2255                     TB;
2256   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2257                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2258                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2259                     TB, OpSize;
2260 }
2261
2262 let Predicates = [HasAVX] in {
2263   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2264                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2265             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2266   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2267             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2268
2269   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2270                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2271             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2272   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2273             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2274
2275   // 256-bit patterns
2276   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2277             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2278   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2279                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2280             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2281
2282   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2283             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2284   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2285                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2286             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2287 }
2288
2289 let Predicates = [HasSSE1] in {
2290   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2291                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2292             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2293   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2294             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2295 }
2296
2297 let Predicates = [HasSSE2] in {
2298   // Generic SHUFPD patterns
2299   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2300                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2301             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2302   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2303             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2304 }
2305
2306 //===----------------------------------------------------------------------===//
2307 // SSE 1 & 2 - Unpack Instructions
2308 //===----------------------------------------------------------------------===//
2309
2310 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2311 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2312                                    PatFrag mem_frag, RegisterClass RC,
2313                                    X86MemOperand x86memop, string asm,
2314                                    Domain d> {
2315     def rr : PI<opc, MRMSrcReg,
2316                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2317                 asm, [(set RC:$dst,
2318                            (vt (OpNode RC:$src1, RC:$src2)))],
2319                            IIC_DEFAULT, d>;
2320     def rm : PI<opc, MRMSrcMem,
2321                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2322                 asm, [(set RC:$dst,
2323                            (vt (OpNode RC:$src1,
2324                                        (mem_frag addr:$src2))))],
2325                                        IIC_DEFAULT, d>;
2326 }
2327
2328 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2329       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2330                      SSEPackedSingle>, TB, VEX_4V;
2331 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2332       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2333                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2334 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2335       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2336                      SSEPackedSingle>, TB, VEX_4V;
2337 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2338       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2339                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2340
2341 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2342       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2343                      SSEPackedSingle>, TB, VEX_4V;
2344 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2345       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2346                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2347 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2348       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2349                      SSEPackedSingle>, TB, VEX_4V;
2350 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2351       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2352                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2353
2354 let Constraints = "$src1 = $dst" in {
2355   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2356         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2357                        SSEPackedSingle>, TB;
2358   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2359         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2360                        SSEPackedDouble>, TB, OpSize;
2361   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2362         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2363                        SSEPackedSingle>, TB;
2364   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2365         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2366                        SSEPackedDouble>, TB, OpSize;
2367 } // Constraints = "$src1 = $dst"
2368
2369 let Predicates = [HasAVX], AddedComplexity = 1 in {
2370   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2371   // problem is during lowering, where it's not possible to recognize the load
2372   // fold cause it has two uses through a bitcast. One use disappears at isel
2373   // time and the fold opportunity reappears.
2374   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2375             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2376 }
2377
2378 let Predicates = [HasSSE2] in {
2379   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2380   // problem is during lowering, where it's not possible to recognize the load
2381   // fold cause it has two uses through a bitcast. One use disappears at isel
2382   // time and the fold opportunity reappears.
2383   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2384             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2385 }
2386
2387 //===----------------------------------------------------------------------===//
2388 // SSE 1 & 2 - Extract Floating-Point Sign mask
2389 //===----------------------------------------------------------------------===//
2390
2391 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2392 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2393                                 Domain d> {
2394   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2395                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2396                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2397   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2398                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2399                 IIC_DEFAULT, d>, REX_W;
2400 }
2401
2402 let Predicates = [HasAVX] in {
2403   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2404                                         "movmskps", SSEPackedSingle>, TB, VEX;
2405   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2406                                         "movmskpd", SSEPackedDouble>, TB,
2407                                         OpSize, VEX;
2408   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2409                                         "movmskps", SSEPackedSingle>, TB, VEX;
2410   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2411                                         "movmskpd", SSEPackedDouble>, TB,
2412                                         OpSize, VEX;
2413
2414   def : Pat<(i32 (X86fgetsign FR32:$src)),
2415             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2416                                           sub_ss))>;
2417   def : Pat<(i64 (X86fgetsign FR32:$src)),
2418             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2419                                           sub_ss))>;
2420   def : Pat<(i32 (X86fgetsign FR64:$src)),
2421             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2422                                           sub_sd))>;
2423   def : Pat<(i64 (X86fgetsign FR64:$src)),
2424             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2425                                           sub_sd))>;
2426
2427   // Assembler Only
2428   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2429              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2430              SSEPackedSingle>, TB, VEX;
2431   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2432              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2433              SSEPackedDouble>, TB,
2434              OpSize, VEX;
2435   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2436              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2437              SSEPackedSingle>, TB, VEX;
2438   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2439              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2440              SSEPackedDouble>, TB,
2441              OpSize, VEX;
2442 }
2443
2444 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2445                                      SSEPackedSingle>, TB;
2446 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2447                                      SSEPackedDouble>, TB, OpSize;
2448
2449 def : Pat<(i32 (X86fgetsign FR32:$src)),
2450           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2451                                        sub_ss))>, Requires<[HasSSE1]>;
2452 def : Pat<(i64 (X86fgetsign FR32:$src)),
2453           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2454                                        sub_ss))>, Requires<[HasSSE1]>;
2455 def : Pat<(i32 (X86fgetsign FR64:$src)),
2456           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2457                                        sub_sd))>, Requires<[HasSSE2]>;
2458 def : Pat<(i64 (X86fgetsign FR64:$src)),
2459           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2460                                        sub_sd))>, Requires<[HasSSE2]>;
2461
2462 //===---------------------------------------------------------------------===//
2463 // SSE2 - Packed Integer Logical Instructions
2464 //===---------------------------------------------------------------------===//
2465
2466 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2467
2468 /// PDI_binop_rm - Simple SSE2 binary operator.
2469 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2470                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2471                         X86MemOperand x86memop, bit IsCommutable = 0,
2472                         bit Is2Addr = 1> {
2473   let isCommutable = IsCommutable in
2474   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2475        (ins RC:$src1, RC:$src2),
2476        !if(Is2Addr,
2477            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2478            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2479        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2480   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2481        (ins RC:$src1, x86memop:$src2),
2482        !if(Is2Addr,
2483            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2484            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2485        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2486                                      (bitconvert (memop_frag addr:$src2)))))]>;
2487 }
2488 } // ExeDomain = SSEPackedInt
2489
2490 // These are ordered here for pattern ordering requirements with the fp versions
2491
2492 let Predicates = [HasAVX] in {
2493 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2494                           i128mem, 1, 0>, VEX_4V;
2495 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2496                           i128mem, 1, 0>, VEX_4V;
2497 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2498                           i128mem, 1, 0>, VEX_4V;
2499 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2500                           i128mem, 0, 0>, VEX_4V;
2501 }
2502
2503 let Constraints = "$src1 = $dst" in {
2504 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2505                          i128mem, 1>;
2506 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2507                          i128mem, 1>;
2508 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2509                          i128mem, 1>;
2510 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2511                           i128mem, 0>;
2512 } // Constraints = "$src1 = $dst"
2513
2514 let Predicates = [HasAVX2] in {
2515 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2516                            i256mem, 1, 0>, VEX_4V;
2517 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2518                            i256mem, 1, 0>, VEX_4V;
2519 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2520                            i256mem, 1, 0>, VEX_4V;
2521 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2522                             i256mem, 0, 0>, VEX_4V;
2523 }
2524
2525 //===----------------------------------------------------------------------===//
2526 // SSE 1 & 2 - Logical Instructions
2527 //===----------------------------------------------------------------------===//
2528
2529 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2530 ///
2531 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2532                                        SDNode OpNode> {
2533   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2534               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2535
2536   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2537         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2538
2539   let Constraints = "$src1 = $dst" in {
2540     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2541                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2542
2543     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2544                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2545   }
2546 }
2547
2548 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2549 let mayLoad = 0 in {
2550   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2551   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2552   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2553 }
2554
2555 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2556   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2557
2558 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2559 ///
2560 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2561                                    SDNode OpNode> {
2562   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2563   // are all promoted to v2i64, and the patterns are covered by the int
2564   // version. This is needed in SSE only, because v2i64 isn't supported on
2565   // SSE1, but only on SSE2.
2566   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2567        !strconcat(OpcodeStr, "ps"), f128mem, [],
2568        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2569                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2570
2571   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2572        !strconcat(OpcodeStr, "pd"), f128mem,
2573        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2574                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2575        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2576                                  (memopv2i64 addr:$src2)))], 0>,
2577                                                  TB, OpSize, VEX_4V;
2578   let Constraints = "$src1 = $dst" in {
2579     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2580          !strconcat(OpcodeStr, "ps"), f128mem,
2581          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2582          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2583                                    (memopv2i64 addr:$src2)))]>, TB;
2584
2585     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2586          !strconcat(OpcodeStr, "pd"), f128mem,
2587          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2588                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2589          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2590                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2591   }
2592 }
2593
2594 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2595 ///
2596 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2597                                      SDNode OpNode> {
2598     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2599           !strconcat(OpcodeStr, "ps"), f256mem,
2600           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2601           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2602                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2603
2604     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2605           !strconcat(OpcodeStr, "pd"), f256mem,
2606           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2607                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2608           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2609                                     (memopv4i64 addr:$src2)))], 0>,
2610                                     TB, OpSize, VEX_4V;
2611 }
2612
2613 // AVX 256-bit packed logical ops forms
2614 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2615 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2616 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2617 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2618
2619 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2620 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2621 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2622 let isCommutable = 0 in
2623   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2624
2625 //===----------------------------------------------------------------------===//
2626 // SSE 1 & 2 - Arithmetic Instructions
2627 //===----------------------------------------------------------------------===//
2628
2629 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2630 /// vector forms.
2631 ///
2632 /// In addition, we also have a special variant of the scalar form here to
2633 /// represent the associated intrinsic operation.  This form is unlike the
2634 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2635 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2636 ///
2637 /// These three forms can each be reg+reg or reg+mem.
2638 ///
2639
2640 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2641 /// classes below
2642 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2643                                   bit Is2Addr = 1> {
2644   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2645                             OpNode, FR32, f32mem, Is2Addr>, XS;
2646   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2647                             OpNode, FR64, f64mem, Is2Addr>, XD;
2648 }
2649
2650 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2651                                    bit Is2Addr = 1> {
2652   let mayLoad = 0 in {
2653   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2654               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2655   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2656               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2657   }
2658 }
2659
2660 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2661                                     SDNode OpNode> {
2662   let mayLoad = 0 in {
2663     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2664                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2665     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2666                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2667   }
2668 }
2669
2670 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2671                                       bit Is2Addr = 1> {
2672   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2673      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2674   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2675      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2676 }
2677
2678 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2679                                       bit Is2Addr = 1> {
2680   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2681      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2682                                               SSEPackedSingle, Is2Addr>, TB;
2683
2684   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2685      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2686                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2687 }
2688
2689 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2690   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2691      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2692       SSEPackedSingle, 0>, TB;
2693
2694   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2695      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2696       SSEPackedDouble, 0>, TB, OpSize;
2697 }
2698
2699 // Binary Arithmetic instructions
2700 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2701             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2702 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2703             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2704 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2705             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2706 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2707             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2708
2709 let isCommutable = 0 in {
2710   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2711               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2712   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2713               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2714   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2715               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2716   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2717               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2718   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2719               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2720   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2721               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2722               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2723               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2724   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2725               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2726   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2727               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2728               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2729               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2730 }
2731
2732 let Constraints = "$src1 = $dst" in {
2733   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2734              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2735              basic_sse12_fp_binop_s_int<0x58, "add">;
2736   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2737              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2738              basic_sse12_fp_binop_s_int<0x59, "mul">;
2739
2740   let isCommutable = 0 in {
2741     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2742                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2743                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2744     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2745                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2746                basic_sse12_fp_binop_s_int<0x5E, "div">;
2747     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2748                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2749                basic_sse12_fp_binop_s_int<0x5F, "max">,
2750                basic_sse12_fp_binop_p_int<0x5F, "max">;
2751     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2752                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2753                basic_sse12_fp_binop_s_int<0x5D, "min">,
2754                basic_sse12_fp_binop_p_int<0x5D, "min">;
2755   }
2756 }
2757
2758 /// Unop Arithmetic
2759 /// In addition, we also have a special variant of the scalar form here to
2760 /// represent the associated intrinsic operation.  This form is unlike the
2761 /// plain scalar form, in that it takes an entire vector (instead of a
2762 /// scalar) and leaves the top elements undefined.
2763 ///
2764 /// And, we have a special variant form for a full-vector intrinsic form.
2765
2766 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2767 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2768                           SDNode OpNode, Intrinsic F32Int> {
2769   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2770                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2771                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2772   // For scalar unary operations, fold a load into the operation
2773   // only in OptForSize mode. It eliminates an instruction, but it also
2774   // eliminates a whole-register clobber (the load), so it introduces a
2775   // partial register update condition.
2776   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2777                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2778                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2779             Requires<[HasSSE1, OptForSize]>;
2780   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2781                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2782                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2783   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2784                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2785                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2786 }
2787
2788 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2789 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2790   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2791                 !strconcat(OpcodeStr,
2792                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2793   let mayLoad = 1 in
2794   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2795                 !strconcat(OpcodeStr,
2796                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2797   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2798                 (ins VR128:$src1, ssmem:$src2),
2799                 !strconcat(OpcodeStr,
2800                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2801 }
2802
2803 /// sse1_fp_unop_p - SSE1 unops in packed form.
2804 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2805   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2806               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2807               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2808   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2809                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2810                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2811 }
2812
2813 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2814 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2815   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2816               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2817               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2818   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2819                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2820                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2821 }
2822
2823 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2824 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2825                               Intrinsic V4F32Int> {
2826   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2827                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2828                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2829   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2830                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2831                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2832 }
2833
2834 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2835 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2836                                 Intrinsic V4F32Int> {
2837   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2838                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2839                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2840   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2841                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2842                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2843 }
2844
2845 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2846 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2847                           SDNode OpNode, Intrinsic F64Int> {
2848   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2849                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2850                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2851   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2852   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2853                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2854                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2855             Requires<[HasSSE2, OptForSize]>;
2856   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2857                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2858                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2859   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2860                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2861                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2862 }
2863
2864 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2865 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2866   let neverHasSideEffects = 1 in {
2867   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2868                !strconcat(OpcodeStr,
2869                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2870   let mayLoad = 1 in
2871   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2872                !strconcat(OpcodeStr,
2873                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2874   }
2875   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2876                (ins VR128:$src1, sdmem:$src2),
2877                !strconcat(OpcodeStr,
2878                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2879 }
2880
2881 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2882 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2883                           SDNode OpNode> {
2884   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2885               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2886               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2887   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2888                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2889                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2890 }
2891
2892 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2893 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2894   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2895               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2896               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2897   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2898                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2899                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2900 }
2901
2902 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2903 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2904                               Intrinsic V2F64Int> {
2905   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2906                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2907                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2908   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2909                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2910                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2911 }
2912
2913 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2914 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2915                                 Intrinsic V2F64Int> {
2916   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2917                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2918                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2919   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2920                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2921                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2922 }
2923
2924 let Predicates = [HasAVX] in {
2925   // Square root.
2926   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2927                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2928
2929   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2930                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2931                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2932                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2933                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2934                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2935                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2936                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2937                 VEX;
2938
2939   // Reciprocal approximations. Note that these typically require refinement
2940   // in order to obtain suitable precision.
2941   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
2942   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2943                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2944                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2945                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2946
2947   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
2948   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2949                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2950                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2951                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2952 }
2953
2954 let AddedComplexity = 1 in {
2955 def : Pat<(f32 (fsqrt FR32:$src)),
2956           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2957 def : Pat<(f32 (fsqrt (load addr:$src))),
2958           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2959           Requires<[HasAVX, OptForSize]>;
2960 def : Pat<(f64 (fsqrt FR64:$src)),
2961           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2962 def : Pat<(f64 (fsqrt (load addr:$src))),
2963           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2964           Requires<[HasAVX, OptForSize]>;
2965
2966 def : Pat<(f32 (X86frsqrt FR32:$src)),
2967           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2968 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2969           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2970           Requires<[HasAVX, OptForSize]>;
2971
2972 def : Pat<(f32 (X86frcp FR32:$src)),
2973           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2974 def : Pat<(f32 (X86frcp (load addr:$src))),
2975           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2976           Requires<[HasAVX, OptForSize]>;
2977 }
2978
2979 let Predicates = [HasAVX], AddedComplexity = 1 in {
2980   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2981             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2982                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
2983                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2984                 sub_ss)>;
2985   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2986             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2987
2988   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2989             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2990                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
2991                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2992                 sub_sd)>;
2993   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2994             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2995
2996   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2997             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2998                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2999                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3000                 sub_ss)>;
3001   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3002             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3003
3004   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3005             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3006                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3007                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3008                 sub_ss)>;
3009   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3010             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3011 }
3012
3013 // Square root.
3014 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3015              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3016              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3017              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3018              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3019              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3020
3021 // Reciprocal approximations. Note that these typically require refinement
3022 // in order to obtain suitable precision.
3023 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3024              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3025              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3026 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3027              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3028              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3029
3030 // There is no f64 version of the reciprocal approximation instructions.
3031
3032 //===----------------------------------------------------------------------===//
3033 // SSE 1 & 2 - Non-temporal stores
3034 //===----------------------------------------------------------------------===//
3035
3036 let AddedComplexity = 400 in { // Prefer non-temporal versions
3037   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3038                        (ins f128mem:$dst, VR128:$src),
3039                        "movntps\t{$src, $dst|$dst, $src}",
3040                        [(alignednontemporalstore (v4f32 VR128:$src),
3041                                                  addr:$dst)]>, VEX;
3042   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3043                        (ins f128mem:$dst, VR128:$src),
3044                        "movntpd\t{$src, $dst|$dst, $src}",
3045                        [(alignednontemporalstore (v2f64 VR128:$src),
3046                                                  addr:$dst)]>, VEX;
3047
3048   let ExeDomain = SSEPackedInt in
3049   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3050                            (ins f128mem:$dst, VR128:$src),
3051                            "movntdq\t{$src, $dst|$dst, $src}",
3052                            [(alignednontemporalstore (v2i64 VR128:$src),
3053                                                      addr:$dst)]>, VEX;
3054
3055   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3056             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3057
3058   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3059                        (ins f256mem:$dst, VR256:$src),
3060                        "movntps\t{$src, $dst|$dst, $src}",
3061                        [(alignednontemporalstore (v8f32 VR256:$src),
3062                                                  addr:$dst)]>, VEX;
3063   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3064                        (ins f256mem:$dst, VR256:$src),
3065                        "movntpd\t{$src, $dst|$dst, $src}",
3066                        [(alignednontemporalstore (v4f64 VR256:$src),
3067                                                  addr:$dst)]>, VEX;
3068   let ExeDomain = SSEPackedInt in
3069   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3070                       (ins f256mem:$dst, VR256:$src),
3071                       "movntdq\t{$src, $dst|$dst, $src}",
3072                       [(alignednontemporalstore (v4i64 VR256:$src),
3073                                                 addr:$dst)]>, VEX;
3074 }
3075
3076 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3077           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3078 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3079           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3080 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3081           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3082
3083 let AddedComplexity = 400 in { // Prefer non-temporal versions
3084 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3085                     "movntps\t{$src, $dst|$dst, $src}",
3086                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3087 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3088                     "movntpd\t{$src, $dst|$dst, $src}",
3089                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3090
3091 let ExeDomain = SSEPackedInt in
3092 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3093                     "movntdq\t{$src, $dst|$dst, $src}",
3094                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3095
3096 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3097           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3098
3099 // There is no AVX form for instructions below this point
3100 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3101                  "movnti{l}\t{$src, $dst|$dst, $src}",
3102                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3103                TB, Requires<[HasSSE2]>;
3104 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3105                      "movnti{q}\t{$src, $dst|$dst, $src}",
3106                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3107                   TB, Requires<[HasSSE2]>;
3108 }
3109
3110 //===----------------------------------------------------------------------===//
3111 // SSE 1 & 2 - Prefetch and memory fence
3112 //===----------------------------------------------------------------------===//
3113
3114 // Prefetch intrinsic.
3115 let Predicates = [HasSSE1] in {
3116 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3117     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3118 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3119     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3120 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3121     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3122 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3123     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3124 }
3125
3126 // Flush cache
3127 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3128                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3129               TB, Requires<[HasSSE2]>;
3130
3131 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3132 // was introduced with SSE2, it's backward compatible.
3133 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3134
3135 // Load, store, and memory fence
3136 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3137                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3138 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3139                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3140 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3141                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3142
3143 def : Pat<(X86SFence), (SFENCE)>;
3144 def : Pat<(X86LFence), (LFENCE)>;
3145 def : Pat<(X86MFence), (MFENCE)>;
3146
3147 //===----------------------------------------------------------------------===//
3148 // SSE 1 & 2 - Load/Store XCSR register
3149 //===----------------------------------------------------------------------===//
3150
3151 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3152                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3153 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3154                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3155
3156 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3157                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3158 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3159                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3160
3161 //===---------------------------------------------------------------------===//
3162 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3163 //===---------------------------------------------------------------------===//
3164
3165 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3166
3167 let neverHasSideEffects = 1 in {
3168 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3169                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3170 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3171                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3172 }
3173 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3174                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3175 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3176                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3177
3178 // For Disassembler
3179 let isCodeGenOnly = 1 in {
3180 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3181                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3182 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3183                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3184 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3185                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3186 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3187                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3188 }
3189
3190 let canFoldAsLoad = 1, mayLoad = 1 in {
3191 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3192                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3193 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3194                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3195 let Predicates = [HasAVX] in {
3196   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3197                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3198   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3199                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3200 }
3201 }
3202
3203 let mayStore = 1 in {
3204 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3205                      (ins i128mem:$dst, VR128:$src),
3206                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3207 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3208                      (ins i256mem:$dst, VR256:$src),
3209                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3210 let Predicates = [HasAVX] in {
3211 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3212                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3213 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3214                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3215 }
3216 }
3217
3218 let neverHasSideEffects = 1 in
3219 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3220                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3221
3222 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3223                    "movdqu\t{$src, $dst|$dst, $src}",
3224                    []>, XS, Requires<[HasSSE2]>;
3225
3226 // For Disassembler
3227 let isCodeGenOnly = 1 in {
3228 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3229                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3230
3231 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3232                        "movdqu\t{$src, $dst|$dst, $src}",
3233                        []>, XS, Requires<[HasSSE2]>;
3234 }
3235
3236 let canFoldAsLoad = 1, mayLoad = 1 in {
3237 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3238                    "movdqa\t{$src, $dst|$dst, $src}",
3239                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3240 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3241                    "movdqu\t{$src, $dst|$dst, $src}",
3242                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3243                  XS, Requires<[HasSSE2]>;
3244 }
3245
3246 let mayStore = 1 in {
3247 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3248                    "movdqa\t{$src, $dst|$dst, $src}",
3249                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3250 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3251                    "movdqu\t{$src, $dst|$dst, $src}",
3252                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3253                  XS, Requires<[HasSSE2]>;
3254 }
3255
3256 // Intrinsic forms of MOVDQU load and store
3257 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3258                        "vmovdqu\t{$src, $dst|$dst, $src}",
3259                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3260                      XS, VEX, Requires<[HasAVX]>;
3261
3262 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3263                        "movdqu\t{$src, $dst|$dst, $src}",
3264                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3265                      XS, Requires<[HasSSE2]>;
3266
3267 } // ExeDomain = SSEPackedInt
3268
3269 let Predicates = [HasAVX] in {
3270   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3271             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3272 }
3273
3274 //===---------------------------------------------------------------------===//
3275 // SSE2 - Packed Integer Arithmetic Instructions
3276 //===---------------------------------------------------------------------===//
3277
3278 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3279
3280 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3281                             RegisterClass RC, PatFrag memop_frag,
3282                             X86MemOperand x86memop, bit IsCommutable = 0,
3283                             bit Is2Addr = 1> {
3284   let isCommutable = IsCommutable in
3285   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3286        (ins RC:$src1, RC:$src2),
3287        !if(Is2Addr,
3288            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3289            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3290        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3291   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3292        (ins RC:$src1, x86memop:$src2),
3293        !if(Is2Addr,
3294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3296        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3297 }
3298
3299 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3300                          string OpcodeStr, SDNode OpNode,
3301                          SDNode OpNode2, RegisterClass RC,
3302                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3303                          bit Is2Addr = 1> {
3304   // src2 is always 128-bit
3305   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3306        (ins RC:$src1, VR128:$src2),
3307        !if(Is2Addr,
3308            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3309            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3310        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3311   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3312        (ins RC:$src1, i128mem:$src2),
3313        !if(Is2Addr,
3314            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3315            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3316        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3317                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3318   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3319        (ins RC:$src1, i32i8imm:$src2),
3320        !if(Is2Addr,
3321            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3322            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3323        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3324 }
3325
3326 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3327 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3328                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3329                          PatFrag memop_frag, X86MemOperand x86memop,
3330                          bit IsCommutable = 0, bit Is2Addr = 1> {
3331   let isCommutable = IsCommutable in
3332   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3333        (ins RC:$src1, RC:$src2),
3334        !if(Is2Addr,
3335            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3336            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3337        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3338   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3339        (ins RC:$src1, x86memop:$src2),
3340        !if(Is2Addr,
3341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3343        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3344                                      (bitconvert (memop_frag addr:$src2)))))]>;
3345 }
3346 } // ExeDomain = SSEPackedInt
3347
3348 // 128-bit Integer Arithmetic
3349
3350 let Predicates = [HasAVX] in {
3351 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3352                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3353 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3354                             i128mem, 1, 0>, VEX_4V;
3355 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3356                             i128mem, 1, 0>, VEX_4V;
3357 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3358                             i128mem, 1, 0>, VEX_4V;
3359 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3360                             i128mem, 1, 0>, VEX_4V;
3361 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3362                             i128mem, 0, 0>, VEX_4V;
3363 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3364                             i128mem, 0, 0>, VEX_4V;
3365 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3366                             i128mem, 0, 0>, VEX_4V;
3367 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3368                             i128mem, 0, 0>, VEX_4V;
3369 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3370                               memopv2i64, i128mem, 1, 0>, VEX_4V;
3371
3372 // Intrinsic forms
3373 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3374                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3375 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3376                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3377 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3378                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3379 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3380                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3381 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3382                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3383 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3384                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3385 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3386                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3387 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3388                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3389 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3390                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3391 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3392                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3393 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3394                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3395 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3396                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3397 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3398                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3399 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3400                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3401 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3402                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3403 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3404                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3405 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3406                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3407 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3408                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3409 }
3410
3411 let Predicates = [HasAVX2] in {
3412 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3413                              i256mem, 1, 0>, VEX_4V;
3414 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3415                              i256mem, 1, 0>, VEX_4V;
3416 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3417                              i256mem, 1, 0>, VEX_4V;
3418 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3419                              i256mem, 1, 0>, VEX_4V;
3420 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3421                              i256mem, 1, 0>, VEX_4V;
3422 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3423                              i256mem, 0, 0>, VEX_4V;
3424 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3425                              i256mem, 0, 0>, VEX_4V;
3426 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3427                              i256mem, 0, 0>, VEX_4V;
3428 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3429                              i256mem, 0, 0>, VEX_4V;
3430 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3431                                VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3432
3433 // Intrinsic forms
3434 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3435                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3436 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3437                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3438 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3439                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3440 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3441                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3442 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3443                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3444 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3445                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3446 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3447                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3448 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3449                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3450 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3451                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3452 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3453                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3454 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3455                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3456 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3457                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3458 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3459                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3460 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3461                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3462 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3463                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3464 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3465                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3466 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3467                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3468 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3469                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3470 }
3471
3472 let Constraints = "$src1 = $dst" in {
3473 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3474                            i128mem, 1>;
3475 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3476                            i128mem, 1>;
3477 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3478                            i128mem, 1>;
3479 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3480                            i128mem, 1>;
3481 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3482                            i128mem, 1>;
3483 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3484                           i128mem>;
3485 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3486                           i128mem>;
3487 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3488                           i128mem>;
3489 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3490                           i128mem>;
3491 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3492                              memopv2i64, i128mem, 1>;
3493
3494 // Intrinsic forms
3495 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3496                                 VR128, memopv2i64, i128mem>;
3497 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3498                                 VR128, memopv2i64, i128mem>;
3499 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3500                                 VR128, memopv2i64, i128mem>;
3501 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3502                                 VR128, memopv2i64, i128mem>;
3503 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3504                                 VR128, memopv2i64, i128mem, 1>;
3505 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,