lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 308                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 309   let Predicates = [HasAVX] in
 310   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasSSE1] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (MOVSSrr (v4f32 VR128:$src1),
 412                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSSrr (v4i32 VR128:$src1),
 415                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 418   // MOVSS to the lower bits.
 419   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 420             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 421   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 422             (MOVSSrr (v4f32 (V_SET0)),
 423                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 424   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 425             (MOVSSrr (v4i32 (V_SET0)),
 426                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 427   }
 428
 429   let AddedComplexity = 20 in {
 430   // MOVSSrm zeros the high parts of the register; represent this
 431   // with SUBREG_TO_REG.
 432   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 433             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 434   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 435             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 436   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   }
 439
 440   // Extract and store.
 441   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 442                    addr:$dst),
 443             (MOVSSmr addr:$dst,
 444                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 445
 446   // Shuffle with MOVSS
 447   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 448             (MOVSSrr VR128:$src1, FR32:$src2)>;
 449   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 450             (MOVSSrr (v4i32 VR128:$src1),
 451                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 453             (MOVSSrr (v4f32 VR128:$src1),
 454                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 455 }
 456
 457 let Predicates = [HasSSE2] in {
 458   let AddedComplexity = 15 in {
 459   // Extract the low 64-bit value from one vector and insert it into another.
 460   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 461             (MOVSDrr (v2f64 VR128:$src1),
 462                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 463   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 464             (MOVSDrr (v2i64 VR128:$src1),
 465                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 466
 467   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 468   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 469             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 470   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 471             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 472
 473   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 474   // MOVSD to the lower bits.
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 476             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 477   }
 478
 479   let AddedComplexity = 20 in {
 480   // MOVSDrm zeros the high parts of the register; represent this
 481   // with SUBREG_TO_REG.
 482   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 483             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 484   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 485             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 486   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzload addr:$src)),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   }
 493
 494   // Extract and store.
 495   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 496                    addr:$dst),
 497             (MOVSDmr addr:$dst,
 498                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 499
 500   // Shuffle with MOVSD
 501   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 502             (MOVSDrr VR128:$src1, FR64:$src2)>;
 503   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 504             (MOVSDrr (v2i64 VR128:$src1),
 505                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 507             (MOVSDrr (v2f64 VR128:$src1),
 508                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 509   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 510             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 511   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 513
 514   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 515   // is during lowering, where it's not possible to recognize the fold cause
 516   // it has two uses through a bitcast. One use disappears at isel time and the
 517   // fold opportunity reappears.
 518   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 519             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 520   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 521             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564
 565   // Move low f32 and clear high bits.
 566   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 567             (SUBREG_TO_REG (i32 0),
 568               (VMOVSSrr (v4f32 (V_SET0)),
 569                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 570   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 571             (SUBREG_TO_REG (i32 0),
 572               (VMOVSSrr (v4i32 (V_SET0)),
 573                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 574   }
 575
 576   let AddedComplexity = 20 in {
 577   // MOVSSrm zeros the high parts of the register; represent this
 578   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 579   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 585
 586   // MOVSDrm zeros the high parts of the register; represent this
 587   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 588   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596   def : Pat<(v2f64 (X86vzload addr:$src)),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598
 599   // Represent the same patterns above but in the form they appear for
 600   // 256-bit types
 601   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 602                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 604   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 605                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 607   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 608                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 610   }
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i32 0),
 614                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 615                            sub_xmm)>;
 616   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 617                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 618             (SUBREG_TO_REG (i64 0),
 619                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 622                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 623             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 624
 625   // Move low f64 and clear high bits.
 626   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 627             (SUBREG_TO_REG (i32 0),
 628               (VMOVSDrr (v2f64 (V_SET0)),
 629                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 630
 631   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633               (VMOVSDrr (v2i64 (V_SET0)),
 634                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 635
 636 // Extract and store.
 637   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 638                    addr:$dst),
 639             (VMOVSSmr addr:$dst,
 640                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 641   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 642                    addr:$dst),
 643             (VMOVSDmr addr:$dst,
 644                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 645
 646   // Shuffle with VMOVSS
 647   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 648             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 649   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 650             (VMOVSSrr (v4i32 VR128:$src1),
 651                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 652   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (VMOVSSrr (v4f32 VR128:$src1),
 654                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 655
 656   // 256-bit variants
 657   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 658             (SUBREG_TO_REG (i32 0),
 659                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 660                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 661   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 662             (SUBREG_TO_REG (i32 0),
 663                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 664                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 665
 666   // Shuffle with VMOVSD
 667   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 668             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 669   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 670             (VMOVSDrr (v2i64 VR128:$src1),
 671                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr (v2f64 VR128:$src1),
 674                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 677                                                    sub_sd))>;
 678   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 679             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 680                                                    sub_sd))>;
 681
 682   // 256-bit variants
 683   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 684             (SUBREG_TO_REG (i32 0),
 685                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 686                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 687   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 699                                                    sub_sd))>;
 700   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 702                                                    sub_sd))>;
 703   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 705                                                    sub_sd))>;
 706   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 708                                                    sub_sd))>;
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 716                             X86MemOperand x86memop, PatFrag ld_frag,
 717                             string asm, Domain d,
 718                             bit IsReMaterializable = 1> {
 719 let neverHasSideEffects = 1 in
 720   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 721               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 722 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 723   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 724               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 725                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 726 }
 727
 728 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 729                               "movaps", SSEPackedSingle>, TB, VEX;
 730 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 731                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 732 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 733                               "movups", SSEPackedSingle>, TB, VEX;
 734 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 735                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 736
 737 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 738                               "movaps", SSEPackedSingle>, TB, VEX;
 739 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 740                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 741 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 742                               "movups", SSEPackedSingle>, TB, VEX;
 743 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 744                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 745 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 746                               "movaps", SSEPackedSingle>, TB;
 747 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 748                               "movapd", SSEPackedDouble>, TB, OpSize;
 749 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 750                               "movups", SSEPackedSingle>, TB;
 751 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 752                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 753
 754 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 755                    "movaps\t{$src, $dst|$dst, $src}",
 756                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 757 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 758                    "movapd\t{$src, $dst|$dst, $src}",
 759                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 760 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 761                    "movups\t{$src, $dst|$dst, $src}",
 762                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 763 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 764                    "movupd\t{$src, $dst|$dst, $src}",
 765                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 766 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 767                    "movaps\t{$src, $dst|$dst, $src}",
 768                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 769 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 770                    "movapd\t{$src, $dst|$dst, $src}",
 771                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 772 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 773                    "movups\t{$src, $dst|$dst, $src}",
 774                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 775 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 776                    "movupd\t{$src, $dst|$dst, $src}",
 777                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 778
 779 // For disassembler
 780 let isCodeGenOnly = 1 in {
 781   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 782                           (ins VR128:$src),
 783                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 784   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 785                            (ins VR128:$src),
 786                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 787   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 788                            (ins VR128:$src),
 789                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 790   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 791                            (ins VR128:$src),
 792                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 793   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 794                             (ins VR256:$src),
 795                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 796   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 797                             (ins VR256:$src),
 798                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 799   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 800                             (ins VR256:$src),
 801                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 802   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 803                             (ins VR256:$src),
 804                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 805 }
 806
 807 let Predicates = [HasAVX] in {
 808 def : Pat<(v8i32 (X86vzmovl
 809                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 810           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 811 def : Pat<(v4i64 (X86vzmovl
 812                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 813           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 814 def : Pat<(v8f32 (X86vzmovl
 815                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 816           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 817 def : Pat<(v4f64 (X86vzmovl
 818                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 819           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 820 }
 821
 822
 823 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 824 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 825           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 826
 827 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 828 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 829           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 830
 831 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 832                    "movaps\t{$src, $dst|$dst, $src}",
 833                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 834 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movapd\t{$src, $dst|$dst, $src}",
 836                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 837 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 838                    "movups\t{$src, $dst|$dst, $src}",
 839                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 840 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 841                    "movupd\t{$src, $dst|$dst, $src}",
 842                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 843
 844 // For disassembler
 845 let isCodeGenOnly = 1 in {
 846   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 847                          "movaps\t{$src, $dst|$dst, $src}", []>;
 848   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 849                          "movapd\t{$src, $dst|$dst, $src}", []>;
 850   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 851                          "movups\t{$src, $dst|$dst, $src}", []>;
 852   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 853                          "movupd\t{$src, $dst|$dst, $src}", []>;
 854 }
 855
 856 let Predicates = [HasAVX] in {
 857   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 860             (VMOVUPDmr addr:$dst, VR128:$src)>;
 861 }
 862
 863 let Predicates = [HasSSE1] in
 864   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 865             (MOVUPSmr addr:$dst, VR128:$src)>;
 866 let Predicates = [HasSSE2] in
 867   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 868             (MOVUPDmr addr:$dst, VR128:$src)>;
 869
 870 // Use movaps / movups for SSE integer load / store (one byte shorter).
 871 // The instructions selected below are then converted to MOVDQA/MOVDQU
 872 // during the SSE domain pass.
 873 let Predicates = [HasSSE1] in {
 874   def : Pat<(alignedloadv4i32 addr:$src),
 875             (MOVAPSrm addr:$src)>;
 876   def : Pat<(loadv4i32 addr:$src),
 877             (MOVUPSrm addr:$src)>;
 878   def : Pat<(alignedloadv2i64 addr:$src),
 879             (MOVAPSrm addr:$src)>;
 880   def : Pat<(loadv2i64 addr:$src),
 881             (MOVUPSrm addr:$src)>;
 882
 883   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 884             (MOVAPSmr addr:$dst, VR128:$src)>;
 885   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 886             (MOVAPSmr addr:$dst, VR128:$src)>;
 887   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 888             (MOVAPSmr addr:$dst, VR128:$src)>;
 889   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 890             (MOVAPSmr addr:$dst, VR128:$src)>;
 891   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 892             (MOVUPSmr addr:$dst, VR128:$src)>;
 893   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 894             (MOVUPSmr addr:$dst, VR128:$src)>;
 895   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 896             (MOVUPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 898             (MOVUPSmr addr:$dst, VR128:$src)>;
 899 }
 900
 901 // Use vmovaps/vmovups for AVX integer load/store.
 902 let Predicates = [HasAVX] in {
 903   // 128-bit load/store
 904   def : Pat<(alignedloadv4i32 addr:$src),
 905             (VMOVAPSrm addr:$src)>;
 906   def : Pat<(loadv4i32 addr:$src),
 907             (VMOVUPSrm addr:$src)>;
 908   def : Pat<(alignedloadv2i64 addr:$src),
 909             (VMOVAPSrm addr:$src)>;
 910   def : Pat<(loadv2i64 addr:$src),
 911             (VMOVUPSrm addr:$src)>;
 912
 913   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 914             (VMOVAPSmr addr:$dst, VR128:$src)>;
 915   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 916             (VMOVAPSmr addr:$dst, VR128:$src)>;
 917   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 918             (VMOVAPSmr addr:$dst, VR128:$src)>;
 919   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 920             (VMOVAPSmr addr:$dst, VR128:$src)>;
 921   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 922             (VMOVUPSmr addr:$dst, VR128:$src)>;
 923   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 924             (VMOVUPSmr addr:$dst, VR128:$src)>;
 925   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 926             (VMOVUPSmr addr:$dst, VR128:$src)>;
 927   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 928             (VMOVUPSmr addr:$dst, VR128:$src)>;
 929
 930   // 256-bit load/store
 931   def : Pat<(alignedloadv4i64 addr:$src),
 932             (VMOVAPSYrm addr:$src)>;
 933   def : Pat<(loadv4i64 addr:$src),
 934             (VMOVUPSYrm addr:$src)>;
 935   def : Pat<(alignedloadv8i32 addr:$src),
 936             (VMOVAPSYrm addr:$src)>;
 937   def : Pat<(loadv8i32 addr:$src),
 938             (VMOVUPSYrm addr:$src)>;
 939   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 940             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 941   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 942             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 943   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 944             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 945   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 946             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 947   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 948             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 949   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 950             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 951   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 952             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 954             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 955 }
 956
 957 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 958 // bits are disregarded. FIXME: Set encoding to pseudo!
 959 let neverHasSideEffects = 1 in {
 960 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 961                      "movaps\t{$src, $dst|$dst, $src}", []>;
 962 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 963                      "movapd\t{$src, $dst|$dst, $src}", []>;
 964 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 965                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 966 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 967                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 968 }
 969
 970 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 971 // bits are disregarded. FIXME: Set encoding to pseudo!
 972 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 973 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 974                      "movaps\t{$src, $dst|$dst, $src}",
 975                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 976 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 977                      "movapd\t{$src, $dst|$dst, $src}",
 978                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 979 let isCodeGenOnly = 1 in {
 980   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 981                          "movaps\t{$src, $dst|$dst, $src}",
 982                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 983   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 984                          "movapd\t{$src, $dst|$dst, $src}",
 985                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 986 }
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990 // SSE 1 & 2 - Move Low packed FP Instructions
 991 //===----------------------------------------------------------------------===//
 992
 993 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 994                                  PatFrag mov_frag, string base_opc,
 995                                  string asm_opr> {
 996   def PSrm : PI<opc, MRMSrcMem,
 997          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 998          !strconcat(base_opc, "s", asm_opr),
 999      [(set RC:$dst,
1000        (mov_frag RC:$src1,
1001               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1002               SSEPackedSingle>, TB;
1003
1004   def PDrm : PI<opc, MRMSrcMem,
1005          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1006          !strconcat(base_opc, "d", asm_opr),
1007      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1008                               (scalar_to_vector (loadf64 addr:$src2)))))],
1009               SSEPackedDouble>, TB, OpSize;
1010 }
1011
1012 let AddedComplexity = 20 in {
1013   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1014                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1015 }
1016 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1017   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1018                                    "\t{$src2, $dst|$dst, $src2}">;
1019 }
1020
1021 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1022                    "movlps\t{$src, $dst|$dst, $src}",
1023                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1024                                  (iPTR 0))), addr:$dst)]>, VEX;
1025 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1026                    "movlpd\t{$src, $dst|$dst, $src}",
1027                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1028                                  (iPTR 0))), addr:$dst)]>, VEX;
1029 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1030                    "movlps\t{$src, $dst|$dst, $src}",
1031                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1032                                  (iPTR 0))), addr:$dst)]>;
1033 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1034                    "movlpd\t{$src, $dst|$dst, $src}",
1035                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1036                                  (iPTR 0))), addr:$dst)]>;
1037
1038 let Predicates = [HasAVX] in {
1039   let AddedComplexity = 20 in {
1040     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1041     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1042               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1043     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1044               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1045     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1046     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1050   }
1051
1052   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1053   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1054             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1055   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1056                                  VR128:$src2)), addr:$src1),
1057             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1058
1059   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1060   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1061             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1062   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1063             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1064
1065   // Shuffle with VMOVLPS
1066   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1067             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1068   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1069             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1070   def : Pat<(X86Movlps VR128:$src1,
1071                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073
1074   // Shuffle with VMOVLPD
1075   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1076             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1077   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1078             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1079   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1080                               (scalar_to_vector (loadf64 addr:$src2)))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082
1083   // Store patterns
1084   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1085                    addr:$src1),
1086             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v4i32 (X86Movlps
1088                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1089             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1090   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1091                    addr:$src1),
1092             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1093   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1094                    addr:$src1),
1095             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1096 }
1097
1098 let Predicates = [HasSSE1] in {
1099   let AddedComplexity = 20 in {
1100     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1101     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1102               (MOVLPSrm VR128:$src1, addr:$src2)>;
1103     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1104               (MOVLPSrm VR128:$src1, addr:$src2)>;
1105   }
1106
1107   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1108   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1109                                  (iPTR 0))), addr:$src1),
1110             (MOVLPSmr addr:$src1, VR128:$src2)>;
1111   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1112             (MOVLPSmr addr:$src1, VR128:$src2)>;
1113   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1114                                  VR128:$src2)), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116
1117   // Shuffle with MOVLPS
1118   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1119             (MOVLPSrm VR128:$src1, addr:$src2)>;
1120   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1121             (MOVLPSrm VR128:$src1, addr:$src2)>;
1122   def : Pat<(X86Movlps VR128:$src1,
1123                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(X86Movlps VR128:$src1,
1126                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1127             (MOVLPSrm VR128:$src1, addr:$src2)>;
1128
1129   // Store patterns
1130   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1131                                       addr:$src1),
1132             (MOVLPSmr addr:$src1, VR128:$src2)>;
1133   def : Pat<(store (v4i32 (X86Movlps
1134                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1135                               addr:$src1),
1136             (MOVLPSmr addr:$src1, VR128:$src2)>;
1137 }
1138
1139 let Predicates = [HasSSE2] in {
1140   let AddedComplexity = 20 in {
1141     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1142     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1143               (MOVLPDrm VR128:$src1, addr:$src2)>;
1144     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1145               (MOVLPDrm VR128:$src1, addr:$src2)>;
1146   }
1147
1148   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1149   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1150             (MOVLPDmr addr:$src1, VR128:$src2)>;
1151   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1152             (MOVLPDmr addr:$src1, VR128:$src2)>;
1153
1154   // Shuffle with MOVLPD
1155   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1156             (MOVLPDrm VR128:$src1, addr:$src2)>;
1157   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1158             (MOVLPDrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1160                               (scalar_to_vector (loadf64 addr:$src2)))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162
1163   // Store patterns
1164   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1165                            addr:$src1),
1166             (MOVLPDmr addr:$src1, VR128:$src2)>;
1167   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1168                            addr:$src1),
1169             (MOVLPDmr addr:$src1, VR128:$src2)>;
1170 }
1171
1172 //===----------------------------------------------------------------------===//
1173 // SSE 1 & 2 - Move Hi packed FP Instructions
1174 //===----------------------------------------------------------------------===//
1175
1176 let AddedComplexity = 20 in {
1177   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1178                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1179 }
1180 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1181   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1182                                    "\t{$src2, $dst|$dst, $src2}">;
1183 }
1184
1185 // v2f64 extract element 1 is always custom lowered to unpack high to low
1186 // and extract element 0 so the non-store version isn't too horrible.
1187 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movhps\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract
1190                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1191                                          (undef)), (iPTR 0))), addr:$dst)]>,
1192                    VEX;
1193 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movhpd\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract
1196                                  (v2f64 (unpckh VR128:$src, (undef))),
1197                                  (iPTR 0))), addr:$dst)]>,
1198                    VEX;
1199 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movhps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract
1202                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1203                                          (undef)), (iPTR 0))), addr:$dst)]>;
1204 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (v2f64 (unpckh VR128:$src, (undef))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209
1210 let Predicates = [HasAVX] in {
1211   // VMOVHPS patterns
1212   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1213             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1214   def : Pat<(X86Movlhps VR128:$src1,
1215                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(X86Movlhps VR128:$src1,
1218                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1219             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(X86Movlhps VR128:$src1,
1221                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1222             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1223
1224   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1225   // is during lowering, where it's not possible to recognize the load fold
1226   // cause it has two uses through a bitcast. One use disappears at isel time
1227   // and the fold opportunity reappears.
1228   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1229                       (scalar_to_vector (loadf64 addr:$src2)))),
1230             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1231
1232   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1233   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (f64 (vector_extract
1239             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1240             (VMOVHPSmr addr:$dst, VR128:$src)>;
1241   def : Pat<(store (f64 (vector_extract
1242             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1243             (VMOVHPDmr addr:$dst, VR128:$src)>;
1244 }
1245
1246 let Predicates = [HasSSE1] in {
1247   // MOVHPS patterns
1248   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1249             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1250   def : Pat<(X86Movlhps VR128:$src1,
1251                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1252             (MOVHPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(X86Movlhps VR128:$src1,
1254                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1255             (MOVHPSrm VR128:$src1, addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259
1260   // Store patterns
1261   def : Pat<(store (f64 (vector_extract
1262             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1263             (MOVHPSmr addr:$dst, VR128:$src)>;
1264 }
1265
1266 let Predicates = [HasSSE2] in {
1267   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1268   // is during lowering, where it's not possible to recognize the load fold
1269   // cause it has two uses through a bitcast. One use disappears at isel time
1270   // and the fold opportunity reappears.
1271   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1272                       (scalar_to_vector (loadf64 addr:$src2)))),
1273             (MOVHPDrm VR128:$src1, addr:$src2)>;
1274
1275   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1276   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1277                       (scalar_to_vector (loadf64 addr:$src2)))),
1278             (MOVHPDrm VR128:$src1, addr:$src2)>;
1279
1280   // Store patterns
1281   def : Pat<(store (f64 (vector_extract
1282             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1283             (MOVHPDmr addr:$dst, VR128:$src)>;
1284 }
1285
1286 //===----------------------------------------------------------------------===//
1287 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1288 //===----------------------------------------------------------------------===//
1289
1290 let AddedComplexity = 20 in {
1291   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1292                                        (ins VR128:$src1, VR128:$src2),
1293                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1294                       [(set VR128:$dst,
1295                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1296                       VEX_4V;
1297   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1298                                        (ins VR128:$src1, VR128:$src2),
1299                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1300                       [(set VR128:$dst,
1301                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1302                       VEX_4V;
1303 }
1304 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1305   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1306                                        (ins VR128:$src1, VR128:$src2),
1307                       "movlhps\t{$src2, $dst|$dst, $src2}",
1308                       [(set VR128:$dst,
1309                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1310   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1311                                        (ins VR128:$src1, VR128:$src2),
1312                       "movhlps\t{$src2, $dst|$dst, $src2}",
1313                       [(set VR128:$dst,
1314                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1315 }
1316
1317 let Predicates = [HasAVX] in {
1318   // MOVLHPS patterns
1319   let AddedComplexity = 20 in {
1320     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1321               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1322     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1323               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1324
1325     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1326     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1327               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   }
1329   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1330             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1331   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1332             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1333   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1334             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1335
1336   // MOVHLPS patterns
1337   let AddedComplexity = 20 in {
1338     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1339     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1340               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1341
1342     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1343     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1344               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1345     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1346               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1347   }
1348
1349   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1350             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1351   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1352             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1353 }
1354
1355 let Predicates = [HasSSE1] in {
1356   // MOVLHPS patterns
1357   let AddedComplexity = 20 in {
1358     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1359               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1360     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1361               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1362
1363     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1364     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1365               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1366   }
1367   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1368             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   let AddedComplexity = 20 in {
1376     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1377     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1378               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1379
1380     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1381     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1382               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1383     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1384               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1385   }
1386
1387   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1388             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1389   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1390             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1391 }
1392
1393 //===----------------------------------------------------------------------===//
1394 // SSE 1 & 2 - Conversion Instructions
1395 //===----------------------------------------------------------------------===//
1396
1397 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1398                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1399                      string asm> {
1400   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1401                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1402   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1403                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1404 }
1405
1406 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1407                           X86MemOperand x86memop, string asm> {
1408   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1409   let mayLoad = 1 in
1410   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1411 }
1412
1413 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1414                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1415                          string asm, Domain d> {
1416   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1417                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1418   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1419                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1420 }
1421
1422 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1423                           X86MemOperand x86memop, string asm> {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 }
1431
1432 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1433                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1434                                 VEX_LIG;
1435 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1436                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1437                                 VEX_W, VEX_LIG;
1438 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1439                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1440                                 VEX_LIG;
1441 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1443                                 VEX, VEX_W, VEX_LIG;
1444
1445 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1446 // register, but the same isn't true when only using memory operands,
1447 // provide other assembly "l" and "q" forms to address this explicitly
1448 // where appropriate to do so.
1449 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1450                                   VEX_4V, VEX_LIG;
1451 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1452                                   VEX_4V, VEX_W, VEX_LIG;
1453 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1456                                   VEX_4V, VEX_LIG;
1457 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1458                                   VEX_4V, VEX_W, VEX_LIG;
1459
1460 let Predicates = [HasAVX] in {
1461   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1462             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1463   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1464             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1469
1470   def : Pat<(f32 (sint_to_fp GR32:$src)),
1471             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1472   def : Pat<(f32 (sint_to_fp GR64:$src)),
1473             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1474   def : Pat<(f64 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f64 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1478 }
1479
1480 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1481                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1484 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1485                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1486 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1487                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1488 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1489                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1490 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1491                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1492 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1494 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1496
1497 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1498 // and/or XMM operand(s).
1499
1500 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1501                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1502                          string asm> {
1503   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1504               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1505               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1506   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1507               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1508               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1509 }
1510
1511 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1512                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1513                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1514   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1515               !if(Is2Addr,
1516                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1517                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1518               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1519   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1520               (ins DstRC:$src1, x86memop:$src2),
1521               !if(Is2Addr,
1522                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1523                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1524               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1525 }
1526
1527 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1528                       f128mem, load, "cvtsd2si">, XD, VEX;
1529 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1530                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1531                       XD, VEX, VEX_W;
1532
1533 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1534 // Get rid of this hack or rename the intrinsics, there are several
1535 // intructions that only match with the intrinsic form, why create duplicates
1536 // to let them be recognized by the assembler?
1537 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1538                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1539 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1540                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1541                       VEX_LIG;
1542
1543 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1544                 f128mem, load, "cvtsd2si{l}">, XD;
1545 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1546                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1547
1548
1549 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1550           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1551 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1552           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1553           VEX_W;
1554 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1555           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1556 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1557           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1558           VEX_4V, VEX_W;
1559
1560 let Constraints = "$src1 = $dst" in {
1561   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1563                         "cvtsi2ss">, XS;
1564   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1566                         "cvtsi2ss{q}">, XS, REX_W;
1567   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1568                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1569                         "cvtsi2sd">, XD;
1570   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1571                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1572                         "cvtsi2sd">, XD, REX_W;
1573 }
1574
1575 /// SSE 1 Only
1576
1577 // Aliases for intrinsics
1578 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1579                                     f32mem, load, "cvttss2si">, XS, VEX;
1580 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1581                                     int_x86_sse_cvttss2si64, f32mem, load,
1582                                     "cvttss2si">, XS, VEX, VEX_W;
1583 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1584                                     f128mem, load, "cvttsd2si">, XD, VEX;
1585 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1586                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1587                                     "cvttsd2si">, XD, VEX, VEX_W;
1588 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1589                                     f32mem, load, "cvttss2si">, XS;
1590 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1591                                     int_x86_sse_cvttss2si64, f32mem, load,
1592                                     "cvttss2si{q}">, XS, REX_W;
1593 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1594                                     f128mem, load, "cvttsd2si">, XD;
1595 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1597                                     "cvttsd2si{q}">, XD, REX_W;
1598
1599 let Pattern = []<dag> in {
1600 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1601                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1602                                VEX, VEX_LIG;
1603 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1604                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1605                                VEX_W, VEX_LIG;
1606 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1607                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1608                                SSEPackedSingle>, TB, VEX;
1609 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1610                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1611                                SSEPackedSingle>, TB, VEX;
1612 }
1613
1614 let Pattern = []<dag> in {
1615 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1616                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1617 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1618                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1619 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1620                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1621                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1622 }
1623
1624 let Predicates = [HasSSE1] in {
1625   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1626             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1627   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1628             (CVTSS2SIrm addr:$src)>;
1629   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1630             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1631   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1632             (CVTSS2SI64rm addr:$src)>;
1633 }
1634
1635 let Predicates = [HasAVX] in {
1636   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1637             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1638   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1639             (VCVTSS2SIrm addr:$src)>;
1640   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1641             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1642   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1643             (VCVTSS2SI64rm addr:$src)>;
1644 }
1645
1646 /// SSE 2 Only
1647
1648 // Convert scalar double to scalar single
1649 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1650                        (ins FR64:$src1, FR64:$src2),
1651                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1652                       VEX_4V, VEX_LIG;
1653 let mayLoad = 1 in
1654 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1655                        (ins FR64:$src1, f64mem:$src2),
1656                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1657                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1658
1659 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1660           Requires<[HasAVX]>;
1661
1662 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1663                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1664                       [(set FR32:$dst, (fround FR64:$src))]>;
1665 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1666                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1667                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1668                   Requires<[HasSSE2, OptForSize]>;
1669
1670 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1671                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1672                       XS, VEX_4V;
1673 let Constraints = "$src1 = $dst" in
1674 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1675                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1676
1677 // Convert scalar single to scalar double
1678 // SSE2 instructions with XS prefix
1679 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1680                     (ins FR32:$src1, FR32:$src2),
1681                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1682                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1683 let mayLoad = 1 in
1684 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1685                     (ins FR32:$src1, f32mem:$src2),
1686                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1687                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1688
1689 let Predicates = [HasAVX] in {
1690   def : Pat<(f64 (fextend FR32:$src)),
1691             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1692   def : Pat<(fextend (loadf32 addr:$src)),
1693             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1694   def : Pat<(extloadf32 addr:$src),
1695             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1696 }
1697
1698 def : Pat<(extloadf32 addr:$src),
1699           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1700           Requires<[HasAVX, OptForSpeed]>;
1701
1702 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1703                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1704                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1705                  Requires<[HasSSE2]>;
1706 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1708                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1709                  Requires<[HasSSE2, OptForSize]>;
1710
1711 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1712 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1713 // combine.
1714 // Since these loads aren't folded into the fextend, we have to match it
1715 // explicitly here.
1716 def : Pat<(fextend (loadf32 addr:$src)),
1717           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1718 def : Pat<(extloadf32 addr:$src),
1719           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1720
1721 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1722                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        VR128:$src2))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1728                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1729                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1730                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1731                                        (load addr:$src2)))]>, XS, VEX_4V,
1732                     Requires<[HasAVX]>;
1733 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1734 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1735                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        VR128:$src2))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1741                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1742                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1743                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1744                                        (load addr:$src2)))]>, XS,
1745                     Requires<[HasSSE2]>;
1746 }
1747
1748 // Convert doubleword to packed single/double fp
1749 // SSE2 instructions without OpSize prefix
1750 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1752                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1753                      TB, VEX, Requires<[HasAVX]>;
1754 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1755                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1756                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1757                                         (bitconvert (memopv2i64 addr:$src))))]>,
1758                      TB, VEX, Requires<[HasAVX]>;
1759 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1762                      TB, Requires<[HasSSE2]>;
1763 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1764                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1765                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1766                                         (bitconvert (memopv2i64 addr:$src))))]>,
1767                      TB, Requires<[HasSSE2]>;
1768
1769 // FIXME: why the non-intrinsic version is described as SSE3?
1770 // SSE2 instructions with XS prefix
1771 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1772                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1773                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1774                      XS, VEX, Requires<[HasAVX]>;
1775 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1776                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1778                                         (bitconvert (memopv2i64 addr:$src))))]>,
1779                      XS, VEX, Requires<[HasAVX]>;
1780 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1781                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1782                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1783                      XS, Requires<[HasSSE2]>;
1784 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1785                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1786                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1787                                         (bitconvert (memopv2i64 addr:$src))))]>,
1788                      XS, Requires<[HasSSE2]>;
1789
1790
1791 // Convert packed single/double fp to doubleword
1792 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1796 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1798 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1799                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1800 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1802 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1803                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1804
1805 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1806                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1808                         VEX;
1809 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1810                          (ins f128mem:$src),
1811                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1812                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1813                                             (memop addr:$src)))]>, VEX;
1814 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1815                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1816                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1817 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1818                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1819                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1820                                             (memop addr:$src)))]>;
1821
1822 // SSE2 packed instructions with XD prefix
1823 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1825                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1826                      XD, VEX, Requires<[HasAVX]>;
1827 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1829                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1830                                           (memop addr:$src)))]>,
1831                      XD, VEX, Requires<[HasAVX]>;
1832 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1834                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1835                      XD, Requires<[HasSSE2]>;
1836 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1837                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1838                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1839                                           (memop addr:$src)))]>,
1840                      XD, Requires<[HasSSE2]>;
1841
1842
1843 // Convert with truncation packed single/double fp to doubleword
1844 // SSE2 packed instructions with XS prefix
1845 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1847 let mayLoad = 1 in
1848 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1849                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1850 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1852 let mayLoad = 1 in
1853 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1854                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1855 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1857                       [(set VR128:$dst,
1858                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1859 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1860                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst,
1862                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1863
1864 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1865                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1866                         [(set VR128:$dst,
1867                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1868                       XS, VEX, Requires<[HasAVX]>;
1869 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1870                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1871                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1872                                            (memop addr:$src)))]>,
1873                       XS, VEX, Requires<[HasAVX]>;
1874
1875 let Predicates = [HasSSE2] in {
1876   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1877             (Int_CVTDQ2PSrr VR128:$src)>;
1878   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1879             (CVTTPS2DQrr VR128:$src)>;
1880 }
1881
1882 let Predicates = [HasAVX] in {
1883   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1884             (Int_VCVTDQ2PSrr VR128:$src)>;
1885   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1886             (VCVTTPS2DQrr VR128:$src)>;
1887   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1888             (VCVTDQ2PSYrr VR256:$src)>;
1889   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1890             (VCVTTPS2DQYrr VR256:$src)>;
1891 }
1892
1893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1894                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1895                         [(set VR128:$dst,
1896                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1897 let isCodeGenOnly = 1 in
1898 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1900                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1901                                                (memop addr:$src)))]>, VEX;
1902 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1904                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1905 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1906                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1907                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1908                                         (memop addr:$src)))]>;
1909
1910 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1911 // register, but the same isn't true when using memory operands instead.
1912 // Provide other assembly rr and rm forms to address this explicitly.
1913 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1914                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1915
1916 // XMM only
1917 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1918                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1919 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1920                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // YMM only
1923 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1924                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1926                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1927
1928 // Convert packed single to packed double
1929 let Predicates = [HasAVX] in {
1930                   // SSE2 instructions without OpSize prefix
1931 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1933 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1935 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1936                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1937 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 }
1940 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1941                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1942 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1944
1945 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1948                      TB, VEX, Requires<[HasAVX]>;
1949 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1950                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1951                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1952                                           (load addr:$src)))]>,
1953                      TB, VEX, Requires<[HasAVX]>;
1954 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1955                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1956                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1957                      TB, Requires<[HasSSE2]>;
1958 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1959                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1960                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1961                                           (load addr:$src)))]>,
1962                      TB, Requires<[HasSSE2]>;
1963
1964 // Convert packed double to packed single
1965 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1966 // register, but the same isn't true when using memory operands instead.
1967 // Provide other assembly rr and rm forms to address this explicitly.
1968 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1969                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1970 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1971                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1972
1973 // XMM only
1974 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1977                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // YMM only
1980 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1981                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1983                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1984 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1986 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1987                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1988
1989
1990 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1992                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1993 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1994                          (ins f128mem:$src),
1995                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1996                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1997                                             (memop addr:$src)))]>;
1998 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2000                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2001 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2003                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2004                                             (memop addr:$src)))]>;
2005
2006 // AVX 256-bit register conversion intrinsics
2007 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2008 // whenever possible to avoid declaring two versions of each one.
2009 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2010           (VCVTDQ2PSYrr VR256:$src)>;
2011 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2012           (VCVTDQ2PSYrm addr:$src)>;
2013
2014 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2015           (VCVTPD2PSYrr VR256:$src)>;
2016 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2017           (VCVTPD2PSYrm addr:$src)>;
2018
2019 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2020           (VCVTPS2DQYrr VR256:$src)>;
2021 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2022           (VCVTPS2DQYrm addr:$src)>;
2023
2024 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2025           (VCVTPS2PDYrr VR128:$src)>;
2026 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2027           (VCVTPS2PDYrm addr:$src)>;
2028
2029 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2030           (VCVTTPD2DQYrr VR256:$src)>;
2031 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2032           (VCVTTPD2DQYrm addr:$src)>;
2033
2034 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2035           (VCVTTPS2DQYrr VR256:$src)>;
2036 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2037           (VCVTTPS2DQYrm addr:$src)>;
2038
2039 // Match fround and fextend for 128/256-bit conversions
2040 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2041           (VCVTPD2PSYrr VR256:$src)>;
2042 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2043           (VCVTPD2PSYrm addr:$src)>;
2044
2045 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2046           (VCVTPS2PDYrr VR128:$src)>;
2047 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2048           (VCVTPS2PDYrm addr:$src)>;
2049
2050 //===----------------------------------------------------------------------===//
2051 // SSE 1 & 2 - Compare Instructions
2052 //===----------------------------------------------------------------------===//
2053
2054 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2055 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2056                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2057                             string asm, string asm_alt> {
2058   def rr : SIi8<0xC2, MRMSrcReg,
2059                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2060                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2061   def rm : SIi8<0xC2, MRMSrcMem,
2062                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2063                 [(set RC:$dst, (OpNode (VT RC:$src1),
2064                                          (ld_frag addr:$src2), imm:$cc))]>;
2065
2066   // Accept explicit immediate argument form instead of comparison code.
2067   let neverHasSideEffects = 1 in {
2068     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2069                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2070     let mayLoad = 1 in
2071     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2072                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2073   }
2074 }
2075
2076 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2077                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2078                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2079                  XS, VEX_4V, VEX_LIG;
2080 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2081                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2082                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2083                  XD, VEX_4V, VEX_LIG;
2084
2085 let Constraints = "$src1 = $dst" in {
2086   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2087                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2088                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2089                   XS;
2090   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2091                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2092                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2093                   XD;
2094 }
2095
2096 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2097                          Intrinsic Int, string asm> {
2098   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2099                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2100                         [(set VR128:$dst, (Int VR128:$src1,
2101                                                VR128:$src, imm:$cc))]>;
2102   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2103                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2104                         [(set VR128:$dst, (Int VR128:$src1,
2105                                                (load addr:$src), imm:$cc))]>;
2106 }
2107
2108 // Aliases to match intrinsics which expect XMM operand(s).
2109 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2110                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2111                      XS, VEX_4V;
2112 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2113                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2114                      XD, VEX_4V;
2115 let Constraints = "$src1 = $dst" in {
2116   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2117                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2118   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2119                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2120 }
2121
2122
2123 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2124 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2125                             ValueType vt, X86MemOperand x86memop,
2126                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2127   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2128                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2129                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2130   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2131                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2132                      [(set EFLAGS, (OpNode (vt RC:$src1),
2133                                            (ld_frag addr:$src2)))], d>;
2134 }
2135
2136 let Defs = [EFLAGS] in {
2137   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2138                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2139   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2140                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2141                                   VEX_LIG;
2142   let Pattern = []<dag> in {
2143     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2144                                     "comiss", SSEPackedSingle>, TB, VEX,
2145                                     VEX_LIG;
2146     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2147                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2148                                     VEX_LIG;
2149   }
2150
2151   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2152                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2153   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2154                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2155
2156   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2157                             load, "comiss", SSEPackedSingle>, TB, VEX;
2158   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2159                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2160   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2161                                   "ucomiss", SSEPackedSingle>, TB;
2162   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2163                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2164
2165   let Pattern = []<dag> in {
2166     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2167                                     "comiss", SSEPackedSingle>, TB;
2168     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2169                                     "comisd", SSEPackedDouble>, TB, OpSize;
2170   }
2171
2172   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2173                               load, "ucomiss", SSEPackedSingle>, TB;
2174   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2175                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2176
2177   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2178                                   "comiss", SSEPackedSingle>, TB;
2179   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2180                                   "comisd", SSEPackedDouble>, TB, OpSize;
2181 } // Defs = [EFLAGS]
2182
2183 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2184 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2185                             Intrinsic Int, string asm, string asm_alt,
2186                             Domain d> {
2187   let isAsmParserOnly = 1 in {
2188     def rri : PIi8<0xC2, MRMSrcReg,
2189                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2190                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2191     def rmi : PIi8<0xC2, MRMSrcMem,
2192                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2193                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2194   }
2195
2196   // Accept explicit immediate argument form instead of comparison code.
2197   def rri_alt : PIi8<0xC2, MRMSrcReg,
2198              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2199              asm_alt, [], d>;
2200   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2201              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2202              asm_alt, [], d>;
2203 }
2204
2205 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2206                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2207                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2208                SSEPackedSingle>, TB, VEX_4V;
2209 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2210                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2211                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2212                SSEPackedDouble>, TB, OpSize, VEX_4V;
2213 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2214                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2215                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2216                SSEPackedSingle>, TB, VEX_4V;
2217 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2218                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2219                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2220                SSEPackedDouble>, TB, OpSize, VEX_4V;
2221 let Constraints = "$src1 = $dst" in {
2222   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2223                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2224                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2225                  SSEPackedSingle>, TB;
2226   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2227                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2228                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2229                  SSEPackedDouble>, TB, OpSize;
2230 }
2231
2232 let Predicates = [HasSSE1] in {
2233 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2234           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2235 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2236           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2237 }
2238
2239 let Predicates = [HasSSE2] in {
2240 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2241           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2242 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2243           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2244 }
2245
2246 let Predicates = [HasAVX] in {
2247 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2248           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2249 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2251 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2252           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2253 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2255
2256 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2257           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2258 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2259           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2260 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2261           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2262 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2263           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2264 }
2265
2266 //===----------------------------------------------------------------------===//
2267 // SSE 1 & 2 - Shuffle Instructions
2268 //===----------------------------------------------------------------------===//
2269
2270 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2271 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2272                          ValueType vt, string asm, PatFrag mem_frag,
2273                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2274   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2275                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2276                    [(set RC:$dst, (vt (shufp:$src3
2277                             RC:$src1, (mem_frag addr:$src2))))], d>;
2278   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2279     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2280                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2281                    [(set RC:$dst,
2282                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2283 }
2284
2285 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2286            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2287            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2288 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2289            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2290            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2291 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2292            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2293            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2294 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2295            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2296            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2297
2298 let Constraints = "$src1 = $dst" in {
2299   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2300                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2301                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2302                     TB;
2303   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2304                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2305                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2306 }
2307
2308 let Predicates = [HasSSE1] in {
2309   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2310                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2311             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2312   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2313             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2314   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2315                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2316             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2317   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2318             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2319   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2320   // fall back to this for SSE1)
2321   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2322             (SHUFPSrri VR128:$src2, VR128:$src1,
2323                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2324   // Special unary SHUFPSrri case.
2325   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2326             (SHUFPSrri VR128:$src1, VR128:$src1,
2327                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2328 }
2329
2330 let Predicates = [HasSSE2] in {
2331   // Special binary v4i32 shuffle cases with SHUFPS.
2332   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2333             (SHUFPSrri VR128:$src1, VR128:$src2,
2334                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2335   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2336                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2337             (SHUFPSrmi VR128:$src1, addr:$src2,
2338                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2339   // Special unary SHUFPDrri cases.
2340   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2341             (SHUFPDrri VR128:$src1, VR128:$src1,
2342                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2343   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2344             (SHUFPDrri VR128:$src1, VR128:$src1,
2345                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2346   // Special binary v2i64 shuffle cases using SHUFPDrri.
2347   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2348             (SHUFPDrri VR128:$src1, VR128:$src2,
2349                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2350   // Generic SHUFPD patterns
2351   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2352                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2353             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2354   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2355                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2356             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2357   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2358             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2359   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2360             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2361 }
2362
2363 let Predicates = [HasAVX] in {
2364   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2365                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2366             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2367   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2368             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2369   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2370                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2371             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2372   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2373             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2374   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2375   // fall back to this for SSE1)
2376   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2377             (VSHUFPSrri VR128:$src2, VR128:$src1,
2378                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2379   // Special unary SHUFPSrri case.
2380   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2381             (VSHUFPSrri VR128:$src1, VR128:$src1,
2382                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2383   // Special binary v4i32 shuffle cases with SHUFPS.
2384   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2385             (VSHUFPSrri VR128:$src1, VR128:$src2,
2386                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2387   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2388                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2389             (VSHUFPSrmi VR128:$src1, addr:$src2,
2390                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2391   // Special unary SHUFPDrri cases.
2392   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2393             (VSHUFPDrri VR128:$src1, VR128:$src1,
2394                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2395   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2396             (VSHUFPDrri VR128:$src1, VR128:$src1,
2397                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2398   // Special binary v2i64 shuffle cases using SHUFPDrri.
2399   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2400             (VSHUFPDrri VR128:$src1, VR128:$src2,
2401                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2402
2403   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2404                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2405             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2406   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2407                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2408             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2409   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2410             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2411   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2412             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2413
2414   // 256-bit patterns
2415   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2416             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2417   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2418                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2419             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2420
2421   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2422             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2423   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2424                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2425             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2426
2427   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2428             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2429   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2430                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2431             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2432
2433   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2434             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2435   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2436                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2437             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2438 }
2439
2440 //===----------------------------------------------------------------------===//
2441 // SSE 1 & 2 - Unpack Instructions
2442 //===----------------------------------------------------------------------===//
2443
2444 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2445 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2446                                    PatFrag mem_frag, RegisterClass RC,
2447                                    X86MemOperand x86memop, string asm,
2448                                    Domain d> {
2449     def rr : PI<opc, MRMSrcReg,
2450                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2451                 asm, [(set RC:$dst,
2452                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2453     def rm : PI<opc, MRMSrcMem,
2454                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2455                 asm, [(set RC:$dst,
2456                            (vt (OpNode RC:$src1,
2457                                        (mem_frag addr:$src2))))], d>;
2458 }
2459
2460 let AddedComplexity = 10 in {
2461   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2462         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                        SSEPackedSingle>, TB, VEX_4V;
2464   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2465         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2467   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2468         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2469                        SSEPackedSingle>, TB, VEX_4V;
2470   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2471         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2472                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2473
2474   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2475         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedSingle>, TB, VEX_4V;
2477   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2478         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2480   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2481         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                        SSEPackedSingle>, TB, VEX_4V;
2483   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2484         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2485                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2486
2487   let Constraints = "$src1 = $dst" in {
2488     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2489           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2490                          SSEPackedSingle>, TB;
2491     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2492           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2493                          SSEPackedDouble>, TB, OpSize;
2494     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2495           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2496                          SSEPackedSingle>, TB;
2497     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2498           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2499                          SSEPackedDouble>, TB, OpSize;
2500   } // Constraints = "$src1 = $dst"
2501 } // AddedComplexity
2502
2503 let Predicates = [HasSSE1] in {
2504   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2505             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2506   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2507             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2508   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2509             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2510   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2511             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2512 }
2513
2514 let Predicates = [HasSSE2] in {
2515   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2516             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2517   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2518             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2519   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2520             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2521   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2522             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2523
2524   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2525   // problem is during lowering, where it's not possible to recognize the load
2526   // fold cause it has two uses through a bitcast. One use disappears at isel
2527   // time and the fold opportunity reappears.
2528   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2529             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2530
2531   let AddedComplexity = 10 in
2532   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2533             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2534 }
2535
2536 let Predicates = [HasAVX] in {
2537   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2538             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2539   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2540             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2541   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2542             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2543   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2544             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2545
2546   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2547             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2548   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2549             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2550   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2551             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2552   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2553             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2554
2555   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2556             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2557   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2558             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2559   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2560             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2561   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2562             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2563
2564   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2565             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2566   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2567             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2568   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2569             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2570   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2571             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2572
2573   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2574   // problem is during lowering, where it's not possible to recognize the load
2575   // fold cause it has two uses through a bitcast. One use disappears at isel
2576   // time and the fold opportunity reappears.
2577   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2578             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2579   let AddedComplexity = 10 in
2580   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2581             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 // SSE 1 & 2 - Extract Floating-Point Sign mask
2586 //===----------------------------------------------------------------------===//
2587
2588 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2589 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2590                                 Domain d> {
2591   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2592                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2593                      [(set GR32:$dst, (Int RC:$src))], d>;
2594   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2595                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2596 }
2597
2598 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2599                                      SSEPackedSingle>, TB;
2600 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2601                                      SSEPackedDouble>, TB, OpSize;
2602
2603 def : Pat<(i32 (X86fgetsign FR32:$src)),
2604           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2605                                        sub_ss))>, Requires<[HasSSE1]>;
2606 def : Pat<(i64 (X86fgetsign FR32:$src)),
2607           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2608                                        sub_ss))>, Requires<[HasSSE1]>;
2609 def : Pat<(i32 (X86fgetsign FR64:$src)),
2610           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2611                                        sub_sd))>, Requires<[HasSSE2]>;
2612 def : Pat<(i64 (X86fgetsign FR64:$src)),
2613           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2614                                        sub_sd))>, Requires<[HasSSE2]>;
2615
2616 let Predicates = [HasAVX] in {
2617   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2618                                         "movmskps", SSEPackedSingle>, TB, VEX;
2619   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2620                                         "movmskpd", SSEPackedDouble>, TB,
2621                                         OpSize, VEX;
2622   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2623                                         "movmskps", SSEPackedSingle>, TB, VEX;
2624   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2625                                         "movmskpd", SSEPackedDouble>, TB,
2626                                         OpSize, VEX;
2627
2628   def : Pat<(i32 (X86fgetsign FR32:$src)),
2629             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2630                                           sub_ss))>;
2631   def : Pat<(i64 (X86fgetsign FR32:$src)),
2632             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2633                                           sub_ss))>;
2634   def : Pat<(i32 (X86fgetsign FR64:$src)),
2635             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2636                                           sub_sd))>;
2637   def : Pat<(i64 (X86fgetsign FR64:$src)),
2638             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2639                                           sub_sd))>;
2640
2641   // Assembler Only
2642   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2643              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2644   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2645              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2646              OpSize, VEX;
2647   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2648              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2649   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2650              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2651              OpSize, VEX;
2652 }
2653
2654 //===---------------------------------------------------------------------===//
2655 // SSE2 - Packed Integer Logical Instructions
2656 //===---------------------------------------------------------------------===//
2657
2658 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2659
2660 /// PDI_binop_rm - Simple SSE2 binary operator.
2661 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2662                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2663                         X86MemOperand x86memop, bit IsCommutable = 0,
2664                         bit Is2Addr = 1> {
2665   let isCommutable = IsCommutable in
2666   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2667        (ins RC:$src1, RC:$src2),
2668        !if(Is2Addr,
2669            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2670            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2671        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2672   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2673        (ins RC:$src1, x86memop:$src2),
2674        !if(Is2Addr,
2675            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2677        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2678                                      (bitconvert (memop_frag addr:$src2)))))]>;
2679 }
2680 } // ExeDomain = SSEPackedInt
2681
2682 // These are ordered here for pattern ordering requirements with the fp versions
2683
2684 let Predicates = [HasAVX] in {
2685 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2686                           i128mem, 1, 0>, VEX_4V;
2687 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2688                           i128mem, 1, 0>, VEX_4V;
2689 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2690                           i128mem, 1, 0>, VEX_4V;
2691 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2692                           i128mem, 0, 0>, VEX_4V;
2693 }
2694
2695 let Constraints = "$src1 = $dst" in {
2696 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2697                          i128mem, 1>;
2698 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2699                          i128mem, 1>;
2700 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2701                          i128mem, 1>;
2702 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2703                           i128mem, 0>;
2704 } // Constraints = "$src1 = $dst"
2705
2706 let Predicates = [HasAVX2] in {
2707 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2708                            i256mem, 1, 0>, VEX_4V;
2709 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2710                            i256mem, 1, 0>, VEX_4V;
2711 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2712                            i256mem, 1, 0>, VEX_4V;
2713 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2714                             i256mem, 0, 0>, VEX_4V;
2715 }
2716
2717 //===----------------------------------------------------------------------===//
2718 // SSE 1 & 2 - Logical Instructions
2719 //===----------------------------------------------------------------------===//
2720
2721 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2722 ///
2723 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2724                                        SDNode OpNode> {
2725   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2726               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2727
2728   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2729         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2730
2731   let Constraints = "$src1 = $dst" in {
2732     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2733                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2734
2735     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2736                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2737   }
2738 }
2739
2740 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2741 let mayLoad = 0 in {
2742   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2743   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2744   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2745 }
2746
2747 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2748   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2749
2750 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2751 ///
2752 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2753                                    SDNode OpNode> {
2754   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2755   // are all promoted to v2i64, and the patterns are covered by the int
2756   // version. This is needed in SSE only, because v2i64 isn't supported on
2757   // SSE1, but only on SSE2.
2758   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2759        !strconcat(OpcodeStr, "ps"), f128mem, [],
2760        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2761                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2762
2763   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2764        !strconcat(OpcodeStr, "pd"), f128mem,
2765        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2766                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2767        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2768                                  (memopv2i64 addr:$src2)))], 0>,
2769                                                  TB, OpSize, VEX_4V;
2770   let Constraints = "$src1 = $dst" in {
2771     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2772          !strconcat(OpcodeStr, "ps"), f128mem,
2773          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2774          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2775                                    (memopv2i64 addr:$src2)))]>, TB;
2776
2777     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2778          !strconcat(OpcodeStr, "pd"), f128mem,
2779          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2780                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2781          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2782                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2783   }
2784 }
2785
2786 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2787 ///
2788 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2789                                      SDNode OpNode> {
2790     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2791           !strconcat(OpcodeStr, "ps"), f256mem,
2792           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2793           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2794                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2795
2796     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2797           !strconcat(OpcodeStr, "pd"), f256mem,
2798           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2799                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2800           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2801                                     (memopv4i64 addr:$src2)))], 0>,
2802                                     TB, OpSize, VEX_4V;
2803 }
2804
2805 // AVX 256-bit packed logical ops forms
2806 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2807 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2808 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2809 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2810
2811 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2812 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2813 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2814 let isCommutable = 0 in
2815   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2816
2817 //===----------------------------------------------------------------------===//
2818 // SSE 1 & 2 - Arithmetic Instructions
2819 //===----------------------------------------------------------------------===//
2820
2821 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2822 /// vector forms.
2823 ///
2824 /// In addition, we also have a special variant of the scalar form here to
2825 /// represent the associated intrinsic operation.  This form is unlike the
2826 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2827 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2828 ///
2829 /// These three forms can each be reg+reg or reg+mem.
2830 ///
2831
2832 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2833 /// classes below
2834 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2835                                   bit Is2Addr = 1> {
2836   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2837                             OpNode, FR32, f32mem, Is2Addr>, XS;
2838   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2839                             OpNode, FR64, f64mem, Is2Addr>, XD;
2840 }
2841
2842 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2843                                    bit Is2Addr = 1> {
2844   let mayLoad = 0 in {
2845   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2846               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2847   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2848               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2849   }
2850 }
2851
2852 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2853                                     SDNode OpNode> {
2854   let mayLoad = 0 in {
2855     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2856                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2857     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2858                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2859   }
2860 }
2861
2862 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2863                                       bit Is2Addr = 1> {
2864   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2865      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2866   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2867      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2868 }
2869
2870 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2871                                       bit Is2Addr = 1> {
2872   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2873      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2874                                               SSEPackedSingle, Is2Addr>, TB;
2875
2876   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2877      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2878                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2879 }
2880
2881 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2882   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2883      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2884       SSEPackedSingle, 0>, TB;
2885
2886   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2887      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2888       SSEPackedDouble, 0>, TB, OpSize;
2889 }
2890
2891 // Binary Arithmetic instructions
2892 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2893             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2894 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2895             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2896 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2897             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2898 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2899             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2900
2901 let isCommutable = 0 in {
2902   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2903               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2904   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2905               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2906   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2907               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2908   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2909               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2910   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2911               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2912   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2913               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2914               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2915               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2916   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2917               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2918   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2919               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2920               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2921               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2922 }
2923
2924 let Constraints = "$src1 = $dst" in {
2925   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2926              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2927              basic_sse12_fp_binop_s_int<0x58, "add">;
2928   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2929              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2930              basic_sse12_fp_binop_s_int<0x59, "mul">;
2931
2932   let isCommutable = 0 in {
2933     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2934                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2935                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2936     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2937                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2938                basic_sse12_fp_binop_s_int<0x5E, "div">;
2939     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2940                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2941                basic_sse12_fp_binop_s_int<0x5F, "max">,
2942                basic_sse12_fp_binop_p_int<0x5F, "max">;
2943     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2944                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2945                basic_sse12_fp_binop_s_int<0x5D, "min">,
2946                basic_sse12_fp_binop_p_int<0x5D, "min">;
2947   }
2948 }
2949
2950 /// Unop Arithmetic
2951 /// In addition, we also have a special variant of the scalar form here to
2952 /// represent the associated intrinsic operation.  This form is unlike the
2953 /// plain scalar form, in that it takes an entire vector (instead of a
2954 /// scalar) and leaves the top elements undefined.
2955 ///
2956 /// And, we have a special variant form for a full-vector intrinsic form.
2957
2958 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2959 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2960                           SDNode OpNode, Intrinsic F32Int> {
2961   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2962                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2963                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2964   // For scalar unary operations, fold a load into the operation
2965   // only in OptForSize mode. It eliminates an instruction, but it also
2966   // eliminates a whole-register clobber (the load), so it introduces a
2967   // partial register update condition.
2968   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2969                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2970                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2971             Requires<[HasSSE1, OptForSize]>;
2972   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2973                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2974                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2975   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2976                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2977                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2978 }
2979
2980 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2981 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2982   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2983                 !strconcat(OpcodeStr,
2984                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2985   let mayLoad = 1 in
2986   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2987                 !strconcat(OpcodeStr,
2988                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2989   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2990                 (ins VR128:$src1, ssmem:$src2),
2991                 !strconcat(OpcodeStr,
2992                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2993 }
2994
2995 /// sse1_fp_unop_p - SSE1 unops in packed form.
2996 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2997   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2998               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2999               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3000   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3001                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3002                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3003 }
3004
3005 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3006 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3007   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3008               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3009               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3010   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3011                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3012                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3013 }
3014
3015 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3016 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3017                               Intrinsic V4F32Int> {
3018   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3019                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3020                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3021   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3022                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3023                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3024 }
3025
3026 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3027 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3028                                 Intrinsic V4F32Int> {
3029   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3030                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3031                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3032   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3033                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3034                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3035 }
3036
3037 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3038 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3039                           SDNode OpNode, Intrinsic F64Int> {
3040   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3041                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3042                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3043   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3044   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3045                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3046                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3047             Requires<[HasSSE2, OptForSize]>;
3048   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3049                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3050                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3051   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3052                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3053                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3054 }
3055
3056 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3057 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3058   let neverHasSideEffects = 1 in {
3059   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3060                !strconcat(OpcodeStr,
3061                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3062   let mayLoad = 1 in
3063   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3064                !strconcat(OpcodeStr,
3065                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3066   }
3067   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3068                (ins VR128:$src1, sdmem:$src2),
3069                !strconcat(OpcodeStr,
3070                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3071 }
3072
3073 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3074 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3075                           SDNode OpNode> {
3076   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3077               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3078               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3079   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3080                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3081                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3082 }
3083
3084 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3085 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3086   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3087               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3088               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3089   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3090                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3091                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3092 }
3093
3094 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3095 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3096                               Intrinsic V2F64Int> {
3097   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3098                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3099                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3100   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3101                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3102                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3103 }
3104
3105 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3106 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3107                                 Intrinsic V2F64Int> {
3108   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3109                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3110                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3111   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3112                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3113                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3114 }
3115
3116 let Predicates = [HasAVX] in {
3117   // Square root.
3118   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3119                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3120
3121   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3122                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3123                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3124                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3125                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3126                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3127                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3128                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3129                 VEX;
3130
3131   // Reciprocal approximations. Note that these typically require refinement
3132   // in order to obtain suitable precision.
3133   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3134   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3135                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3136                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3137                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3138
3139   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3140   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3141                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3142                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3143                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3144 }
3145
3146 def : Pat<(f32 (fsqrt FR32:$src)),
3147           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3148 def : Pat<(f32 (fsqrt (load addr:$src))),
3149           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3150           Requires<[HasAVX, OptForSize]>;
3151 def : Pat<(f64 (fsqrt FR64:$src)),
3152           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3153 def : Pat<(f64 (fsqrt (load addr:$src))),
3154           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3155           Requires<[HasAVX, OptForSize]>;
3156
3157 def : Pat<(f32 (X86frsqrt FR32:$src)),
3158           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3159 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3160           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3161           Requires<[HasAVX, OptForSize]>;
3162
3163 def : Pat<(f32 (X86frcp FR32:$src)),
3164           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3165 def : Pat<(f32 (X86frcp (load addr:$src))),
3166           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3167           Requires<[HasAVX, OptForSize]>;
3168
3169 let Predicates = [HasAVX] in {
3170   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3171             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3172                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3173                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3174                 sub_ss)>;
3175   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3176             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3177
3178   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3179             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3180                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3181                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3182                 sub_sd)>;
3183   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3184             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3185
3186   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3187             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3188                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3189                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3190                 sub_ss)>;
3191   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3192             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3193
3194   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3195             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3196                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3197                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3198                 sub_ss)>;
3199   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3200             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3201 }
3202
3203 // Square root.
3204 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3205              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3206              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3207              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3208              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3209              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3210
3211 // Reciprocal approximations. Note that these typically require refinement
3212 // in order to obtain suitable precision.
3213 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3214              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3215              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3216 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3217              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3218              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3219
3220 // There is no f64 version of the reciprocal approximation instructions.
3221
3222 //===----------------------------------------------------------------------===//
3223 // SSE 1 & 2 - Non-temporal stores
3224 //===----------------------------------------------------------------------===//
3225
3226 let AddedComplexity = 400 in { // Prefer non-temporal versions
3227   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3228                        (ins f128mem:$dst, VR128:$src),
3229                        "movntps\t{$src, $dst|$dst, $src}",
3230                        [(alignednontemporalstore (v4f32 VR128:$src),
3231                                                  addr:$dst)]>, VEX;
3232   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3233                        (ins f128mem:$dst, VR128:$src),
3234                        "movntpd\t{$src, $dst|$dst, $src}",
3235                        [(alignednontemporalstore (v2f64 VR128:$src),
3236                                                  addr:$dst)]>, VEX;
3237   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3238                         (ins f128mem:$dst, VR128:$src),
3239                         "movntdq\t{$src, $dst|$dst, $src}",
3240                         [(alignednontemporalstore (v2f64 VR128:$src),
3241                                                   addr:$dst)]>, VEX;
3242
3243   let ExeDomain = SSEPackedInt in
3244   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3245                            (ins f128mem:$dst, VR128:$src),
3246                            "movntdq\t{$src, $dst|$dst, $src}",
3247                            [(alignednontemporalstore (v4f32 VR128:$src),
3248                                                      addr:$dst)]>, VEX;
3249
3250   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3251             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3252
3253   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3254                        (ins f256mem:$dst, VR256:$src),
3255                        "movntps\t{$src, $dst|$dst, $src}",
3256                        [(alignednontemporalstore (v8f32 VR256:$src),
3257                                                  addr:$dst)]>, VEX;
3258   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3259                        (ins f256mem:$dst, VR256:$src),
3260                        "movntpd\t{$src, $dst|$dst, $src}",
3261                        [(alignednontemporalstore (v4f64 VR256:$src),
3262                                                  addr:$dst)]>, VEX;
3263   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3264                         (ins f256mem:$dst, VR256:$src),
3265                         "movntdq\t{$src, $dst|$dst, $src}",
3266                         [(alignednontemporalstore (v4f64 VR256:$src),
3267                                                   addr:$dst)]>, VEX;
3268   let ExeDomain = SSEPackedInt in
3269   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3270                       (ins f256mem:$dst, VR256:$src),
3271                       "movntdq\t{$src, $dst|$dst, $src}",
3272                       [(alignednontemporalstore (v8f32 VR256:$src),
3273                                                 addr:$dst)]>, VEX;
3274 }
3275
3276 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3277           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3278 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3279           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3280 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3281           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3282
3283 let AddedComplexity = 400 in { // Prefer non-temporal versions
3284 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3285                     "movntps\t{$src, $dst|$dst, $src}",
3286                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3287 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3288                     "movntpd\t{$src, $dst|$dst, $src}",
3289                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3290
3291 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3292                     "movntdq\t{$src, $dst|$dst, $src}",
3293                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3294
3295 let ExeDomain = SSEPackedInt in
3296 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3297                     "movntdq\t{$src, $dst|$dst, $src}",
3298                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3299
3300 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3301           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3302
3303 // There is no AVX form for instructions below this point
3304 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3305                  "movnti{l}\t{$src, $dst|$dst, $src}",
3306                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3307                TB, Requires<[HasXMMInt]>;
3308 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3309                      "movnti{q}\t{$src, $dst|$dst, $src}",
3310                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3311                   TB, Requires<[HasXMMInt]>;
3312 }
3313
3314 //===----------------------------------------------------------------------===//
3315 // SSE 1 & 2 - Prefetch and memory fence
3316 //===----------------------------------------------------------------------===//
3317
3318 // Prefetch intrinsic.
3319 let Predicates = [HasXMM] in {
3320 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3321     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3322 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3323     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3324 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3325     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3326 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3327     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3328 }
3329
3330 // Flush cache
3331 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3332                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3333               TB, Requires<[HasXMMInt]>;
3334
3335 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3336 // was introduced with SSE2, it's backward compatible.
3337 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3338
3339 // Load, store, and memory fence
3340 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3341                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasXMM]>;
3342 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3343                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasXMMInt]>;
3344 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3345                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasXMMInt]>;
3346
3347 def : Pat<(X86SFence), (SFENCE)>;
3348 def : Pat<(X86LFence), (LFENCE)>;
3349 def : Pat<(X86MFence), (MFENCE)>;
3350
3351 //===----------------------------------------------------------------------===//
3352 // SSE 1 & 2 - Load/Store XCSR register
3353 //===----------------------------------------------------------------------===//
3354
3355 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3356                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3357 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3358                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3359
3360 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3361                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3362 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3363                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3364
3365 //===---------------------------------------------------------------------===//
3366 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3367 //===---------------------------------------------------------------------===//
3368
3369 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3370
3371 let neverHasSideEffects = 1 in {
3372 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3373                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3374 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3375                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3376 }
3377 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3378                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3379 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3380                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3381
3382 // For Disassembler
3383 let isCodeGenOnly = 1 in {
3384 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3385                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3386 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3387                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3388 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3389                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3390 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3391                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3392 }
3393
3394 let canFoldAsLoad = 1, mayLoad = 1 in {
3395 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3396                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3397 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3398                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3399 let Predicates = [HasAVX] in {
3400   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3401                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3402   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3403                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3404 }
3405 }
3406
3407 let mayStore = 1 in {
3408 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3409                      (ins i128mem:$dst, VR128:$src),
3410                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3411 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3412                      (ins i256mem:$dst, VR256:$src),
3413                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3414 let Predicates = [HasAVX] in {
3415 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3416                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3417 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3418                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3419 }
3420 }
3421
3422 let neverHasSideEffects = 1 in
3423 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3424                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3425
3426 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3427                    "movdqu\t{$src, $dst|$dst, $src}",
3428                    []>, XS, Requires<[HasSSE2]>;
3429
3430 // For Disassembler
3431 let isCodeGenOnly = 1 in {
3432 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3433                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3434
3435 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3436                        "movdqu\t{$src, $dst|$dst, $src}",
3437                        []>, XS, Requires<[HasSSE2]>;
3438 }
3439
3440 let canFoldAsLoad = 1, mayLoad = 1 in {
3441 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3442                    "movdqa\t{$src, $dst|$dst, $src}",
3443                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3444 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3445                    "movdqu\t{$src, $dst|$dst, $src}",
3446                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3447                  XS, Requires<[HasSSE2]>;
3448 }
3449
3450 let mayStore = 1 in {
3451 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3452                    "movdqa\t{$src, $dst|$dst, $src}",
3453                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3454 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3455                    "movdqu\t{$src, $dst|$dst, $src}",
3456                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3457                  XS, Requires<[HasSSE2]>;
3458 }
3459
3460 // Intrinsic forms of MOVDQU load and store
3461 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3462                        "vmovdqu\t{$src, $dst|$dst, $src}",
3463                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3464                      XS, VEX, Requires<[HasAVX]>;
3465
3466 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3467                        "movdqu\t{$src, $dst|$dst, $src}",
3468                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3469                      XS, Requires<[HasSSE2]>;
3470
3471 } // ExeDomain = SSEPackedInt
3472
3473 let Predicates = [HasAVX] in {
3474   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3475   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3476             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3477 }
3478
3479 //===---------------------------------------------------------------------===//
3480 // SSE2 - Packed Integer Arithmetic Instructions
3481 //===---------------------------------------------------------------------===//
3482
3483 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3484
3485 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3486                             RegisterClass RC, PatFrag memop_frag,
3487                             X86MemOperand x86memop, bit IsCommutable = 0,
3488                             bit Is2Addr = 1> {
3489   let isCommutable = IsCommutable in
3490   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3491        (ins RC:$src1, RC:$src2),
3492        !if(Is2Addr,
3493            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3494            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3495        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3496   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3497        (ins RC:$src1, x86memop:$src2),
3498        !if(Is2Addr,
3499            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3500            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3501        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3502 }
3503
3504 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3505                              string OpcodeStr, Intrinsic IntId,
3506                              Intrinsic IntId2, RegisterClass RC,
3507                              bit Is2Addr = 1> {
3508   // src2 is always 128-bit
3509   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3510        (ins RC:$src1, VR128:$src2),
3511        !if(Is2Addr,
3512            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3513            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3514        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3515   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3516        (ins RC:$src1, i128mem:$src2),
3517        !if(Is2Addr,
3518            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3519            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3520        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3521   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3522        (ins RC:$src1, i32i8imm:$src2),
3523        !if(Is2Addr,
3524            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3525            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3526        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3527 }
3528
3529 } // ExeDomain = SSEPackedInt
3530
3531 // 128-bit Integer Arithmetic
3532
3533 let Predicates = [HasAVX] in {
3534 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3535                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3536 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3537                             i128mem, 1, 0>, VEX_4V;
3538 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3539                             i128mem, 1, 0>, VEX_4V;
3540 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3541                             i128mem, 1, 0>, VEX_4V;
3542 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3543                             i128mem, 1, 0>, VEX_4V;
3544 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3545                             i128mem, 0, 0>, VEX_4V;
3546 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3547                             i128mem, 0, 0>, VEX_4V;
3548 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3549                             i128mem, 0, 0>, VEX_4V;
3550 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3551                             i128mem, 0, 0>, VEX_4V;
3552
3553 // Intrinsic forms
3554 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3555                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3556 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3557                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3558 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3559                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3560 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3561                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3562 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3563                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3564 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3565                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3566 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3567                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3568 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3569                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3570 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3571                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3572 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3573                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3574 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3575                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3576 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3577                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3578 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3579                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3580 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3581                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3582 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3583                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3584 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3585                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3586 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3587                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3588 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3589                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3590 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3591                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3592 }
3593
3594 let Predicates = [HasAVX2] in {
3595 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3596                              i256mem, 1, 0>, VEX_4V;
3597 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3598                              i256mem, 1, 0>, VEX_4V;
3599 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3600                              i256mem, 1, 0>, VEX_4V;
3601 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3602                              i256mem, 1, 0>, VEX_4V;
3603 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3604                              i256mem, 1, 0>, VEX_4V;
3605 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3606                              i256mem, 0, 0>, VEX_4V;
3607 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3608                              i256mem, 0, 0>, VEX_4V;
3609 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3610                              i256mem, 0, 0>, VEX_4V;
3611 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3612                              i256mem, 0, 0>, VEX_4V;
3613
3614 // Intrinsic forms
3615 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3616                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3617 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3618                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3619 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3620                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3621 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3622                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3623 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3624                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3625 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3626                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3627 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3628                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3629 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3630                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3631 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3632                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3633 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3634                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3635 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3636                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3637 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3638                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3639 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3640                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3641 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3642                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3643 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3644                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3645 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3646                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3647 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3648                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3649 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3650                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3651 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3652                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3653 }
3654
3655 let Constraints = "$src1 = $dst" in {
3656 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3657                            i128mem, 1>;
3658 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3659                            i128mem, 1>;
3660 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3661                            i128mem, 1>;
3662 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3663                            i128mem, 1>;
3664 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3665                            i128mem, 1>;
3666 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3667                           i128mem>;
3668 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3669                           i128mem>;
3670 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3671                           i128mem>;
3672 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3673                           i128mem>;
3674
3675 // Intrinsic forms
3676 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3677                                 VR128, memopv2i64, i128mem>;
3678 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3679                                 VR128, memopv2i64, i128mem>;
3680 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3681                                 VR128, memopv2i64, i128mem>;
3682 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3683                                 VR128, memopv2i64, i128mem>;
3684 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3685                                 VR128, memopv2i64, i128mem, 1>;
3686 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3687                                 VR128, memopv2i64, i128mem, 1>;
3688 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3689                                 VR128, memopv2i64, i128mem, 1>;
3690 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3691                                 VR128, memopv2i64, i128mem, 1>;
3692 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3693                                 VR128, memopv2i64, i128mem, 1>;
3694 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3695                                 VR128, memopv2i64, i128mem, 1>;
3696 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3697                                 VR128, memopv2i64, i128mem, 1>;
3698 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3699                                 VR128, memopv2i64, i128mem, 1>;
3700 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3701                                 VR128, memopv2i64, i128mem, 1>;
3702 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3703                                 VR128, memopv2i64, i128mem, 1>;
3704 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3705                                 VR128, memopv2i64, i128mem, 1>;
3706 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3707                                 VR128, memopv2i64, i128mem, 1>;
3708 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3709                                 VR128, memopv2i64, i128mem, 1>;
3710 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3711                                 VR128, memopv2i64, i128mem, 1>;
3712 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3713                                 VR128, memopv2i64, i128mem, 1>;
3714
3715 } // Constraints = "$src1 = $dst"
3716
3717 //===---------------------------------------------------------------------===//
3718 // SSE2 - Packed Integer Logical Instructions
3719 //===---------------------------------------------------------------------===//
3720
3721 let Predicates = [HasAVX] in {
3722 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3723                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3724                                 VR128, 0>, VEX_4V;
3725 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3726                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3727                                 VR128, 0>, VEX_4V;
3728 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3729                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3730                                 VR128, 0>, VEX_4V;
3731
3732 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3733                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3734                                 VR128, 0>, VEX_4V;
3735 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3736                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3737                                 VR128, 0>, VEX_4V;
3738 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3739                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3740                                 VR128, 0>, VEX_4V;
3741
3742 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3743                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3744                                 VR128, 0>, VEX_4V;
3745 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3746                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3747                                 VR128, 0>, VEX_4V;
3748
3749 let ExeDomain = SSEPackedInt in {
3750   let neverHasSideEffects = 1 in {
3751     // 128-bit logical shifts.
3752     def VPSLLDQri : PDIi8<0x73, MRM7r,
3753                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3754                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3755                       VEX_4V;
3756     def VPSRLDQri : PDIi8<0x73, MRM3r,
3757                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3758                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3759                       VEX_4V;
3760     // PSRADQri doesn't exist in SSE[1-3].
3761   }
3762 }
3763 }
3764
3765 let Predicates = [HasAVX2] in {
3766 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3767                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3768                                  VR256, 0>, VEX_4V;
3769 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3770                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3771                                  VR256, 0>, VEX_4V;
3772 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3773                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3774                                  VR256, 0>, VEX_4V;
3775
3776 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3777                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3778                                  VR256, 0>, VEX_4V;
3779 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3780                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3781                                  VR256, 0>, VEX_4V;
3782 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3783                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3784                                  VR256, 0>, VEX_4V;
3785
3786 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3787                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3788                                  VR256, 0>, VEX_4V;
3789 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3790                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3791                                  VR256, 0>, VEX_4V;
3792
3793 let ExeDomain = SSEPackedInt in {
3794   let neverHasSideEffects = 1 in {
3795     // 128-bit logical shifts.
3796     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3797                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3798                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3799                       VEX_4V;
3800     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3801                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3802                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3803                       VEX_4V;
3804     // PSRADQYri doesn't exist in SSE[1-3].
3805   }
3806 }
3807 }
3808
3809 let Constraints = "$src1 = $dst" in {
3810 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3811                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3812                                VR128>;
3813 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3814                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3815                                VR128>;
3816 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3817                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3818                                VR128>;
3819
3820 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3821                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3822                                VR128>;
3823 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3824                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3825                                VR128>;
3826 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3827                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3828                                VR128>;
3829
3830 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3831                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3832                                VR128>;
3833 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3834                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3835                                VR128>;
3836
3837 let ExeDomain = SSEPackedInt in {
3838   let neverHasSideEffects = 1 in {
3839     // 128-bit logical shifts.
3840     def PSLLDQri : PDIi8<0x73, MRM7r,
3841                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3842                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3843     def PSRLDQri : PDIi8<0x73, MRM3r,
3844                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3845                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3846     // PSRADQri doesn't exist in SSE[1-3].
3847   }
3848 }
3849 } // Constraints = "$src1 = $dst"
3850
3851 let Predicates = [HasAVX] in {
3852   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3853             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3854   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3855             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3856   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3857             (VPSLLDQri VR128:$src1, imm:$src2)>;
3858   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3859             (VPSRLDQri VR128:$src1, imm:$src2)>;
3860   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3861             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3862
3863   // Shift up / down and insert zero's.
3864   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3865             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3866   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3867             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3868 }
3869
3870 let Predicates = [HasAVX2] in {
3871   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3872             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3873   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3874             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3875   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3876             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3877   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3878             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3879 }
3880
3881 let Predicates = [HasSSE2] in {
3882   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3883             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3884   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3885             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3886   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3887             (PSLLDQri VR128:$src1, imm:$src2)>;
3888   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3889             (PSRLDQri VR128:$src1, imm:$src2)>;
3890   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3891             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3892
3893   // Shift up / down and insert zero's.
3894   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3895             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3896   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3897             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3898 }
3899
3900 //===---------------------------------------------------------------------===//
3901 // SSE2 - Packed Integer Comparison Instructions
3902 //===---------------------------------------------------------------------===//
3903
3904 let Predicates = [HasAVX] in {
3905   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3906                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3907   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3908                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3909   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3910                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3911   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3912                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3913   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3914                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3915   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3916                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3917
3918   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3919             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3920   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3921                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3922             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3923   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3924             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3925   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3926                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3927             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3928   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3929             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3930   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3931                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3932             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3933
3934   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3935             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3936   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3937                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3938             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3939   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3940             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3941   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3942                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3943             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3944   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3945             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3946   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3947                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3948             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3949 }
3950
3951 let Predicates = [HasAVX2] in {
3952   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3953                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3954   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3955                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3956   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3957                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3958   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3959                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3960   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3961                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3962   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3963                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3964
3965   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3966             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3967   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3968                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3969             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3970   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3971             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3972   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3973                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3974             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3975   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3976             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3977   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3978                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3979             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3980
3981   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3982             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3983   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3984                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3985             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3986   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3987             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3988   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3989                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3990             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3991   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3992             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3993   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3994                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3995             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3996 }
3997
3998 let Constraints = "$src1 = $dst" in {
3999   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
4000                                    VR128, memopv2i64, i128mem, 1>;
4001   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
4002                                    VR128, memopv2i64, i128mem, 1>;
4003   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
4004                                    VR128, memopv2i64, i128mem, 1>;
4005   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
4006                                    VR128, memopv2i64, i128mem>;
4007   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
4008                                    VR128, memopv2i64, i128mem>;
4009   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
4010                                    VR128, memopv2i64, i128mem>;
4011 } // Constraints = "$src1 = $dst"
4012
4013 let Predicates = [HasSSE2] in {
4014   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
4015             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
4016   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
4017                     (bc_v16i8 (memopv2i64 addr:$src2)))),
4018             (PCMPEQBrm VR128:$src1, addr:$src2)>;
4019   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
4020             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
4021   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
4022                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4023             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4024   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4025             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4026   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4027                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4028             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4029
4030   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4031             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4032   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4033              (bc_v16i8 (memopv2i64 addr:$src2)))),
4034             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4035   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4036             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4037   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4038                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4039             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4040   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4041             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4042   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4043                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4044             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4045 }
4046
4047 //===---------------------------------------------------------------------===//
4048 // SSE2 - Packed Integer Pack Instructions
4049 //===---------------------------------------------------------------------===//
4050
4051 let Predicates = [HasAVX] in {
4052 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4053                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4054 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4055                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4056 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4057                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4058 }
4059
4060 let Predicates = [HasAVX2] in {
4061 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4062                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4063 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4064                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4065 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4066                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4067 }
4068
4069 let Constraints = "$src1 = $dst" in {
4070 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4071                                  VR128, memopv2i64, i128mem>;
4072 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4073                                  VR128, memopv2i64, i128mem>;
4074 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4075                                  VR128, memopv2i64, i128mem>;
4076 } // Constraints = "$src1 = $dst"
4077
4078 //===---------------------------------------------------------------------===//
4079 // SSE2 - Packed Integer Shuffle Instructions
4080 //===---------------------------------------------------------------------===//
4081
4082 let ExeDomain = SSEPackedInt in {
4083 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4084                          PatFrag bc_frag> {
4085 def ri : Ii8<0x70, MRMSrcReg,
4086               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4087               !strconcat(OpcodeStr,
4088                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4089               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4090                                                       (undef))))]>;
4091 def mi : Ii8<0x70, MRMSrcMem,
4092               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4093               !strconcat(OpcodeStr,
4094                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4095               [(set VR128:$dst, (vt (pshuf_frag:$src2
4096                                       (bc_frag (memopv2i64 addr:$src1)),
4097                                       (undef))))]>;
4098 }
4099
4100 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4101                            PatFrag bc_frag> {
4102 def Yri : Ii8<0x70, MRMSrcReg,
4103               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4104               !strconcat(OpcodeStr,
4105                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4106               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4107                                                       (undef))))]>;
4108 def Ymi : Ii8<0x70, MRMSrcMem,
4109               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4110               !strconcat(OpcodeStr,
4111                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4112               [(set VR256:$dst, (vt (pshuf_frag:$src2
4113                                       (bc_frag (memopv4i64 addr:$src1)),
4114                                       (undef))))]>;
4115 }
4116 } // ExeDomain = SSEPackedInt
4117
4118 let Predicates = [HasAVX] in {
4119   let AddedComplexity = 5 in
4120   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4121                                VEX;
4122
4123   // SSE2 with ImmT == Imm8 and XS prefix.
4124   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4125                                VEX;
4126
4127   // SSE2 with ImmT == Imm8 and XD prefix.
4128   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4129                                VEX;
4130
4131   let AddedComplexity = 5 in
4132   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4133             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4134   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4135   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4136             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4137
4138   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4139                                    (i8 imm:$imm))),
4140             (VPSHUFDmi addr:$src1, imm:$imm)>;
4141   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4142                                    (i8 imm:$imm))),
4143             (VPSHUFDmi addr:$src1, imm:$imm)>;
4144   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4145             (VPSHUFDri VR128:$src1, imm:$imm)>;
4146   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4147             (VPSHUFDri VR128:$src1, imm:$imm)>;
4148   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4149             (VPSHUFHWri VR128:$src, imm:$imm)>;
4150   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4151                                (i8 imm:$imm))),
4152             (VPSHUFHWmi addr:$src, imm:$imm)>;
4153   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4154             (VPSHUFLWri VR128:$src, imm:$imm)>;
4155   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4156                                (i8 imm:$imm))),
4157             (VPSHUFLWmi addr:$src, imm:$imm)>;
4158 }
4159
4160 let Predicates = [HasAVX2] in {
4161   let AddedComplexity = 5 in
4162   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4163                                  OpSize, VEX;
4164
4165   // SSE2 with ImmT == Imm8 and XS prefix.
4166   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4167                                   VEX;
4168
4169   // SSE2 with ImmT == Imm8 and XD prefix.
4170   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4171                                   VEX;
4172 }
4173
4174 let Predicates = [HasSSE2] in {
4175   let AddedComplexity = 5 in
4176   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4177
4178   // SSE2 with ImmT == Imm8 and XS prefix.
4179   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4180
4181   // SSE2 with ImmT == Imm8 and XD prefix.
4182   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4183
4184   let AddedComplexity = 5 in
4185   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4186             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4187   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4188   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4189             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4190
4191   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4192                                    (i8 imm:$imm))),
4193             (PSHUFDmi addr:$src1, imm:$imm)>;
4194   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4195                                    (i8 imm:$imm))),
4196             (PSHUFDmi addr:$src1, imm:$imm)>;
4197   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4198             (PSHUFDri VR128:$src1, imm:$imm)>;
4199   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4200             (PSHUFDri VR128:$src1, imm:$imm)>;
4201   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4202             (PSHUFHWri VR128:$src, imm:$imm)>;
4203   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4204                                (i8 imm:$imm))),
4205             (PSHUFHWmi addr:$src, imm:$imm)>;
4206   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4207             (PSHUFLWri VR128:$src, imm:$imm)>;
4208   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4209                                (i8 imm:$imm))),
4210             (PSHUFLWmi addr:$src, imm:$imm)>;
4211 }
4212
4213 //===---------------------------------------------------------------------===//
4214 // SSE2 - Packed Integer Unpack Instructions
4215 //===---------------------------------------------------------------------===//
4216
4217 let ExeDomain = SSEPackedInt in {
4218 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4219                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4220   def rr : PDI<opc, MRMSrcReg,
4221       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4222       !if(Is2Addr,
4223           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4224           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4225       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4226   def rm : PDI<opc, MRMSrcMem,
4227       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4228       !if(Is2Addr,
4229           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4230           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4231       [(set VR128:$dst, (OpNode VR128:$src1,
4232                                   (bc_frag (memopv2i64
4233                                                addr:$src2))))]>;
4234 }
4235
4236 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4237                          SDNode OpNode, PatFrag bc_frag> {
4238   def Yrr : PDI<opc, MRMSrcReg,
4239       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4240       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4241       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4242   def Yrm : PDI<opc, MRMSrcMem,
4243       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4244       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4245       [(set VR256:$dst, (OpNode VR256:$src1,
4246                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4247 }
4248
4249 let Predicates = [HasAVX] in {
4250   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4251                                  bc_v16i8, 0>, VEX_4V;
4252   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4253                                  bc_v8i16, 0>, VEX_4V;
4254   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4255                                  bc_v4i32, 0>, VEX_4V;
4256   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4257                                  bc_v2i64, 0>, VEX_4V;
4258
4259   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4260                                  bc_v16i8, 0>, VEX_4V;
4261   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4262                                  bc_v8i16, 0>, VEX_4V;
4263   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4264                                  bc_v4i32, 0>, VEX_4V;
4265   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4266                                  bc_v2i64, 0>, VEX_4V;
4267 }
4268
4269 let Predicates = [HasAVX2] in {
4270   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4271                                    bc_v32i8>, VEX_4V;
4272   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4273                                    bc_v16i16>, VEX_4V;
4274   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4275                                    bc_v8i32>, VEX_4V;
4276   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4277                                    bc_v4i64>, VEX_4V;
4278
4279   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4280                                    bc_v32i8>, VEX_4V;
4281   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4282                                    bc_v16i16>, VEX_4V;
4283   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4284                                    bc_v8i32>, VEX_4V;
4285   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4286                                    bc_v4i64>, VEX_4V;
4287 }
4288
4289 let Constraints = "$src1 = $dst" in {
4290   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4291                                 bc_v16i8>;
4292   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4293                                 bc_v8i16>;
4294   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4295                                 bc_v4i32>;
4296   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4297                                 bc_v2i64>;
4298
4299   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4300                                 bc_v16i8>;
4301   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4302                                 bc_v8i16>;
4303   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4304                                 bc_v4i32>;
4305   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4306                                 bc_v2i64>;
4307 }
4308 } // ExeDomain = SSEPackedInt
4309
4310 // Patterns for using AVX1 instructions with integer vectors
4311 // Here to give AVX2 priority
4312 let Predicates = [HasAVX] in {
4313   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4314             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4315   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4316             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4317   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4318             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4319   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4320             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4321
4322   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4323             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4324   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4325             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4326   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4327             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4328   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4329             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4330 }
4331
4332 // Splat v2f64 / v2i64
4333 let AddedComplexity = 10 in {
4334   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4335             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4336   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4337             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4338 }
4339
4340 //===---------------------------------------------------------------------===//
4341 // SSE2 - Packed Integer Extract and Insert
4342 //===---------------------------------------------------------------------===//
4343
4344 let ExeDomain = SSEPackedInt in {
4345 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4346   def rri : Ii8<0xC4, MRMSrcReg,
4347        (outs VR128:$dst), (ins VR128:$src1,
4348         GR32:$src2, i32i8imm:$src3),
4349        !if(Is2Addr,
4350            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4351            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4352        [(set VR128:$dst,
4353          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4354   def rmi : Ii8<0xC4, MRMSrcMem,
4355                        (outs VR128:$dst), (ins VR128:$src1,
4356                         i16mem:$src2, i32i8imm:$src3),
4357        !if(Is2Addr,
4358            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4359            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4360        [(set VR128:$dst,
4361          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4362                     imm:$src3))]>;
4363 }
4364
4365 // Extract
4366 let Predicates = [HasAVX] in
4367 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4368                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4369                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4370                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4371                                                 imm:$src2))]>, TB, OpSize, VEX;
4372 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4373                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4374                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4375                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4376                                                 imm:$src2))]>;
4377
4378 // Insert
4379 let Predicates = [HasAVX] in {
4380   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4381   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4382        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4383        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4384        []>, TB, OpSize, VEX_4V;
4385 }
4386
4387 let Constraints = "$src1 = $dst" in
4388   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4389
4390 } // ExeDomain = SSEPackedInt
4391
4392 //===---------------------------------------------------------------------===//
4393 // SSE2 - Packed Mask Creation
4394 //===---------------------------------------------------------------------===//
4395
4396 let ExeDomain = SSEPackedInt in {
4397
4398 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4399            "pmovmskb\t{$src, $dst|$dst, $src}",
4400            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4401 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4402            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4403
4404 let Predicates = [HasAVX2] in {
4405 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4406            "pmovmskb\t{$src, $dst|$dst, $src}",
4407            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4408 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4409            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4410 }
4411
4412 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4413            "pmovmskb\t{$src, $dst|$dst, $src}",
4414            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4415
4416 } // ExeDomain = SSEPackedInt
4417
4418 //===---------------------------------------------------------------------===//
4419 // SSE2 - Conditional Store
4420 //===---------------------------------------------------------------------===//
4421
4422 let ExeDomain = SSEPackedInt in {
4423
4424 let Uses = [EDI] in
4425 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4426            (ins VR128:$src, VR128:$mask),
4427            "maskmovdqu\t{$mask, $src|$src, $mask}",
4428            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4429 let Uses = [RDI] in
4430 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4431            (ins VR128:$src, VR128:$mask),
4432            "maskmovdqu\t{$mask, $src|$src, $mask}",
4433            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4434
4435 let Uses = [EDI] in
4436 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4437            "maskmovdqu\t{$mask, $src|$src, $mask}",
4438            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4439 let Uses = [RDI] in
4440 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4441            "maskmovdqu\t{$mask, $src|$src, $mask}",
4442            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4443
4444 } // ExeDomain = SSEPackedInt
4445
4446 //===---------------------------------------------------------------------===//
4447 // SSE2 - Move Doubleword
4448 //===---------------------------------------------------------------------===//
4449
4450 //===---------------------------------------------------------------------===//
4451 // Move Int Doubleword to Packed Double Int
4452 //
4453 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4454                       "movd\t{$src, $dst|$dst, $src}",
4455                       [(set VR128:$dst,
4456                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4457 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4458                       "movd\t{$src, $dst|$dst, $src}",
4459                       [(set VR128:$dst,
4460                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4461                       VEX;
4462 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4463                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4464                         [(set VR128:$dst,
4465                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4466 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4467                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4468                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4469
4470 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4471                       "movd\t{$src, $dst|$dst, $src}",
4472                       [(set VR128:$dst,
4473                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4474 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4475                       "movd\t{$src, $dst|$dst, $src}",
4476                       [(set VR128:$dst,
4477                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4478 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4479                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4480                         [(set VR128:$dst,
4481                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4482 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4483                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4484                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4485
4486 //===---------------------------------------------------------------------===//
4487 // Move Int Doubleword to Single Scalar
4488 //
4489 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4492
4493 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4494                       "movd\t{$src, $dst|$dst, $src}",
4495                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4496                       VEX;
4497 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4498                       "movd\t{$src, $dst|$dst, $src}",
4499                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4500
4501 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4502                       "movd\t{$src, $dst|$dst, $src}",
4503                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4504
4505 //===---------------------------------------------------------------------===//
4506 // Move Packed Doubleword Int to Packed Double Int
4507 //
4508 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4509                        "movd\t{$src, $dst|$dst, $src}",
4510                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4511                                         (iPTR 0)))]>, VEX;
4512 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4513                        (ins i32mem:$dst, VR128:$src),
4514                        "movd\t{$src, $dst|$dst, $src}",
4515                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4516                                      (iPTR 0))), addr:$dst)]>, VEX;
4517 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4518                        "movd\t{$src, $dst|$dst, $src}",
4519                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4520                                         (iPTR 0)))]>;
4521 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4522                        "movd\t{$src, $dst|$dst, $src}",
4523                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4524                                      (iPTR 0))), addr:$dst)]>;
4525
4526 //===---------------------------------------------------------------------===//
4527 // Move Packed Doubleword Int first element to Doubleword Int
4528 //
4529 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4530                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4531                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4532                                                            (iPTR 0)))]>,
4533                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4534
4535 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4536                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4537                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4538                                                          (iPTR 0)))]>;
4539
4540 //===---------------------------------------------------------------------===//
4541 // Bitcast FR64 <-> GR64
4542 //
4543 let Predicates = [HasAVX] in
4544 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4545                         "vmovq\t{$src, $dst|$dst, $src}",
4546                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4547                         VEX;
4548 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4549                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4550                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4551 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4552                          "movq\t{$src, $dst|$dst, $src}",
4553                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4554
4555 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4556                        "movq\t{$src, $dst|$dst, $src}",
4557                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4558 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4559                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4560                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4561 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4562                        "movq\t{$src, $dst|$dst, $src}",
4563                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4564
4565 //===---------------------------------------------------------------------===//
4566 // Move Scalar Single to Double Int
4567 //
4568 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4569                       "movd\t{$src, $dst|$dst, $src}",
4570                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4571 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4572                       "movd\t{$src, $dst|$dst, $src}",
4573                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4574 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4575                       "movd\t{$src, $dst|$dst, $src}",
4576                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4577 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4578                       "movd\t{$src, $dst|$dst, $src}",
4579                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4580
4581 //===---------------------------------------------------------------------===//
4582 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4583 //
4584 let AddedComplexity = 15 in {
4585 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4586                        "movd\t{$src, $dst|$dst, $src}",
4587                        [(set VR128:$dst, (v4i32 (X86vzmovl
4588                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4589                                       VEX;
4590 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4591                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4592                        [(set VR128:$dst, (v2i64 (X86vzmovl
4593                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4594                                       VEX, VEX_W;
4595 }
4596 let AddedComplexity = 15 in {
4597 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4598                        "movd\t{$src, $dst|$dst, $src}",
4599                        [(set VR128:$dst, (v4i32 (X86vzmovl
4600                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4601 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4602                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4603                        [(set VR128:$dst, (v2i64 (X86vzmovl
4604                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4605 }
4606
4607 let AddedComplexity = 20 in {
4608 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4609                        "movd\t{$src, $dst|$dst, $src}",
4610                        [(set VR128:$dst,
4611                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4612                                                    (loadi32 addr:$src))))))]>,
4613                                                    VEX;
4614 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4615                        "movd\t{$src, $dst|$dst, $src}",
4616                        [(set VR128:$dst,
4617                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4618                                                    (loadi32 addr:$src))))))]>;
4619 }
4620
4621 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4622   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4623             (MOVZDI2PDIrm addr:$src)>;
4624   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4625             (MOVZDI2PDIrm addr:$src)>;
4626   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4627             (MOVZDI2PDIrm addr:$src)>;
4628 }
4629
4630 let Predicates = [HasAVX] in {
4631   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4632   let AddedComplexity = 20 in {
4633     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4634               (VMOVZDI2PDIrm addr:$src)>;
4635     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4636               (VMOVZDI2PDIrm addr:$src)>;
4637     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4638               (VMOVZDI2PDIrm addr:$src)>;
4639   }
4640   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4641   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4642                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4643             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4644   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4645                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4646             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4647 }
4648
4649 // These are the correct encodings of the instructions so that we know how to
4650 // read correct assembly, even though we continue to emit the wrong ones for
4651 // compatibility with Darwin's buggy assembler.
4652 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4653                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4654 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4655                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4656 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4657                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4658 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4659                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4660 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4661                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4662 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4663                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4664
4665 //===---------------------------------------------------------------------===//
4666 // SSE2 - Move Quadword
4667 //===---------------------------------------------------------------------===//
4668
4669 //===---------------------------------------------------------------------===//
4670 // Move Quadword Int to Packed Quadword Int
4671 //
4672 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4673                     "vmovq\t{$src, $dst|$dst, $src}",
4674                     [(set VR128:$dst,
4675                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4676                     VEX, Requires<[HasAVX]>;
4677 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4678                     "movq\t{$src, $dst|$dst, $src}",
4679                     [(set VR128:$dst,
4680                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4681                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4682
4683 //===---------------------------------------------------------------------===//
4684 // Move Packed Quadword Int to Quadword Int
4685 //
4686 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4687                       "movq\t{$src, $dst|$dst, $src}",
4688                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4689                                     (iPTR 0))), addr:$dst)]>, VEX;
4690 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4691                       "movq\t{$src, $dst|$dst, $src}",
4692                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4693                                     (iPTR 0))), addr:$dst)]>;
4694
4695 //===---------------------------------------------------------------------===//
4696 // Store / copy lower 64-bits of a XMM register.
4697 //
4698 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4699                      "movq\t{$src, $dst|$dst, $src}",
4700                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4701 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4702                      "movq\t{$src, $dst|$dst, $src}",
4703                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4704
4705 let AddedComplexity = 20 in
4706 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4707                      "vmovq\t{$src, $dst|$dst, $src}",
4708                      [(set VR128:$dst,
4709                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4710                                                  (loadi64 addr:$src))))))]>,
4711                      XS, VEX, Requires<[HasAVX]>;
4712
4713 let AddedComplexity = 20 in
4714 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4715                      "movq\t{$src, $dst|$dst, $src}",
4716                      [(set VR128:$dst,
4717                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4718                                                  (loadi64 addr:$src))))))]>,
4719                      XS, Requires<[HasSSE2]>;
4720
4721 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4722   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4723             (MOVZQI2PQIrm addr:$src)>;
4724   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4725             (MOVZQI2PQIrm addr:$src)>;
4726   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4727 }
4728
4729 let Predicates = [HasAVX], AddedComplexity = 20 in {
4730   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4731             (VMOVZQI2PQIrm addr:$src)>;
4732   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4733             (VMOVZQI2PQIrm addr:$src)>;
4734   def : Pat<(v2i64 (X86vzload addr:$src)),
4735             (VMOVZQI2PQIrm addr:$src)>;
4736 }
4737
4738 let Predicates = [HasAVX] in {
4739 def : Pat<(v4i64 (X86vzload addr:$src)),
4740           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4741 }
4742
4743 //===---------------------------------------------------------------------===//
4744 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4745 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4746 //
4747 let AddedComplexity = 15 in
4748 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4749                         "vmovq\t{$src, $dst|$dst, $src}",
4750                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4751                       XS, VEX, Requires<[HasAVX]>;
4752 let AddedComplexity = 15 in
4753 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4754                         "movq\t{$src, $dst|$dst, $src}",
4755                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4756                       XS, Requires<[HasSSE2]>;
4757
4758 let AddedComplexity = 20 in
4759 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4760                         "vmovq\t{$src, $dst|$dst, $src}",
4761                     [(set VR128:$dst, (v2i64 (X86vzmovl
4762                                              (loadv2i64 addr:$src))))]>,
4763                       XS, VEX, Requires<[HasAVX]>;
4764 let AddedComplexity = 20 in {
4765 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4766                         "movq\t{$src, $dst|$dst, $src}",
4767                     [(set VR128:$dst, (v2i64 (X86vzmovl
4768                                              (loadv2i64 addr:$src))))]>,
4769                       XS, Requires<[HasSSE2]>;
4770 }
4771
4772 let AddedComplexity = 20 in {
4773   let Predicates = [HasSSE2] in {
4774     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4775               (MOVZPQILo2PQIrm addr:$src)>;
4776     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4777               (MOVZPQILo2PQIrr VR128:$src)>;
4778   }
4779   let Predicates = [HasAVX] in {
4780     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4781               (VMOVZPQILo2PQIrm addr:$src)>;
4782     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4783               (VMOVZPQILo2PQIrr VR128:$src)>;
4784   }
4785 }
4786
4787 // Instructions to match in the assembler
4788 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4789                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4790 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4791                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4792 // Recognize "movd" with GR64 destination, but encode as a "movq"
4793 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4794                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4795
4796 // Instructions for the disassembler
4797 // xr = XMM register
4798 // xm = mem64
4799
4800 let Predicates = [HasAVX] in
4801 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4802                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4803 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4804                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4805
4806 //===---------------------------------------------------------------------===//
4807 // SSE3 - Conversion Instructions
4808 //===---------------------------------------------------------------------===//
4809
4810 // Convert Packed Double FP to Packed DW Integers
4811 let Predicates = [HasAVX] in {
4812 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4813 // register, but the same isn't true when using memory operands instead.
4814 // Provide other assembly rr and rm forms to address this explicitly.
4815 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4816                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4817 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4819
4820 // XMM only
4821 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4822                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4823 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4824                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4825
4826 // YMM only
4827 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4828                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4829 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4830                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4831 }
4832
4833 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4834                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4835 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4836                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4837
4838 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4839           (VCVTPD2DQYrr VR256:$src)>;
4840 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4841           (VCVTPD2DQYrm addr:$src)>;
4842
4843 // Convert Packed DW Integers to Packed Double FP
4844 let Predicates = [HasAVX] in {
4845 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4846                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4847 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4848                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4849 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4850                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4851 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4852                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4853 }
4854
4855 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4856                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4857 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4858                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4859
4860 // AVX 256-bit register conversion intrinsics
4861 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4862            (VCVTDQ2PDYrr VR128:$src)>;
4863 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4864            (VCVTDQ2PDYrm addr:$src)>;
4865
4866 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4867           (VCVTPD2DQYrr VR256:$src)>;
4868 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4869           (VCVTPD2DQYrm addr:$src)>;
4870
4871 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4872           (VCVTDQ2PDYrr VR128:$src)>;
4873 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4874           (VCVTDQ2PDYrm addr:$src)>;
4875
4876 //===---------------------------------------------------------------------===//
4877 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4878 //===---------------------------------------------------------------------===//
4879 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4880                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4881                               X86MemOperand x86memop> {
4882 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4883                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4884                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4885 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4886                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4887                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4888 }
4889
4890 let Predicates = [HasAVX] in {
4891   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4892                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4893   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4894                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4895   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4896                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4897   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4898                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4899 }
4900 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4901                                    memopv4f32, f128mem>;
4902 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4903                                    memopv4f32, f128mem>;
4904
4905 let Predicates = [HasSSE3] in {
4906   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4907             (MOVSHDUPrr VR128:$src)>;
4908   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4909             (MOVSHDUPrm addr:$src)>;
4910   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4911             (MOVSLDUPrr VR128:$src)>;
4912   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4913             (MOVSLDUPrm addr:$src)>;
4914 }
4915
4916 let Predicates = [HasAVX] in {
4917   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4918             (VMOVSHDUPrr VR128:$src)>;
4919   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4920             (VMOVSHDUPrm addr:$src)>;
4921   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4922             (VMOVSLDUPrr VR128:$src)>;
4923   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4924             (VMOVSLDUPrm addr:$src)>;
4925   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4926             (VMOVSHDUPYrr VR256:$src)>;
4927   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4928             (VMOVSHDUPYrm addr:$src)>;
4929   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4930             (VMOVSLDUPYrr VR256:$src)>;
4931   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4932             (VMOVSLDUPYrm addr:$src)>;
4933 }
4934
4935 //===---------------------------------------------------------------------===//
4936 // SSE3 - Replicate Double FP - MOVDDUP
4937 //===---------------------------------------------------------------------===//
4938
4939 multiclass sse3_replicate_dfp<string OpcodeStr> {
4940 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4941                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4942                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4943 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4944                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4945                     [(set VR128:$dst,
4946                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4947                                       (undef))))]>;
4948 }
4949
4950 // FIXME: Merge with above classe when there're patterns for the ymm version
4951 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4952 let Predicates = [HasAVX] in {
4953   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4954                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4955                       []>;
4956   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4957                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4958                       []>;
4959   }
4960 }
4961
4962 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4963 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4964 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4965
4966 let Predicates = [HasSSE3] in {
4967   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4968                    (undef)),
4969             (MOVDDUPrm addr:$src)>;
4970   let AddedComplexity = 5 in {
4971   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4972   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4973             (MOVDDUPrm addr:$src)>;
4974   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4975   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4976             (MOVDDUPrm addr:$src)>;
4977   }
4978   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4979             (MOVDDUPrm addr:$src)>;
4980   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4981             (MOVDDUPrm addr:$src)>;
4982   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4983             (MOVDDUPrm addr:$src)>;
4984   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4985             (MOVDDUPrm addr:$src)>;
4986   def : Pat<(X86Movddup (bc_v2f64
4987                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4988             (MOVDDUPrm addr:$src)>;
4989 }
4990
4991 let Predicates = [HasAVX] in {
4992   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4993                    (undef)),
4994             (VMOVDDUPrm addr:$src)>;
4995   let AddedComplexity = 5 in {
4996   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4997   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4998             (VMOVDDUPrm addr:$src)>;
4999   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
5000   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
5001             (VMOVDDUPrm addr:$src)>;
5002   }
5003   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5004             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5005   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5006             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5007   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5008             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5009   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5010             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5011   def : Pat<(X86Movddup (bc_v2f64
5012                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5013             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5014
5015   // 256-bit version
5016   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5017             (VMOVDDUPYrm addr:$src)>;
5018   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5019             (VMOVDDUPYrm addr:$src)>;
5020   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
5021             (VMOVDDUPYrm addr:$src)>;
5022   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5023             (VMOVDDUPYrm addr:$src)>;
5024   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5025             (VMOVDDUPYrr VR256:$src)>;
5026   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5027             (VMOVDDUPYrr VR256:$src)>;
5028 }
5029
5030 //===---------------------------------------------------------------------===//
5031 // SSE3 - Move Unaligned Integer
5032 //===---------------------------------------------------------------------===//
5033
5034 let Predicates = [HasAVX] in {
5035   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5036                    "vlddqu\t{$src, $dst|$dst, $src}",
5037                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5038   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5039                    "vlddqu\t{$src, $dst|$dst, $src}",
5040                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5041 }
5042 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5043                    "lddqu\t{$src, $dst|$dst, $src}",
5044                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5045
5046 //===---------------------------------------------------------------------===//
5047 // SSE3 - Arithmetic
5048 //===---------------------------------------------------------------------===//
5049
5050 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5051                        X86MemOperand x86memop, bit Is2Addr = 1> {
5052   def rr : I<0xD0, MRMSrcReg,
5053        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5054        !if(Is2Addr,
5055            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5056            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5057        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5058   def rm : I<0xD0, MRMSrcMem,
5059        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5060        !if(Is2Addr,
5061            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5062            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5063        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5064 }
5065
5066 let Predicates = [HasAVX] in {
5067   let ExeDomain = SSEPackedSingle in {
5068     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5069                                  f128mem, 0>, TB, XD, VEX_4V;
5070     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5071                                  f256mem, 0>, TB, XD, VEX_4V;
5072   }
5073   let ExeDomain = SSEPackedDouble in {
5074     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5075                                  f128mem, 0>, TB, OpSize, VEX_4V;
5076     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5077                                  f256mem, 0>, TB, OpSize, VEX_4V;
5078   }
5079 }
5080 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5081   let ExeDomain = SSEPackedSingle in
5082   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5083                               f128mem>, TB, XD;
5084   let ExeDomain = SSEPackedDouble in
5085   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5086                               f128mem>, TB, OpSize;
5087 }
5088
5089 //===---------------------------------------------------------------------===//
5090 // SSE3 Instructions
5091 //===---------------------------------------------------------------------===//
5092
5093 // Horizontal ops
5094 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5095                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5096   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5097        !if(Is2Addr,
5098          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5099          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5100       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5101
5102   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5103        !if(Is2Addr,
5104          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5105          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5106       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5107 }
5108 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5109                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5110   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5111        !if(Is2Addr,
5112          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5113          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5114       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5115
5116   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5117        !if(Is2Addr,
5118          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5119          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5120       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5121 }
5122
5123 let Predicates = [HasAVX] in {
5124   let ExeDomain = SSEPackedSingle in {
5125     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5126                             X86fhadd, 0>, VEX_4V;
5127     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5128                             X86fhsub, 0>, VEX_4V;
5129     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5130                             X86fhadd, 0>, VEX_4V;
5131     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5132                             X86fhsub, 0>, VEX_4V;
5133   }
5134   let ExeDomain = SSEPackedDouble in {
5135     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5136                             X86fhadd, 0>, VEX_4V;
5137     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5138                             X86fhsub, 0>, VEX_4V;
5139     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5140                             X86fhadd, 0>, VEX_4V;
5141     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5142                             X86fhsub, 0>, VEX_4V;
5143   }
5144 }
5145
5146 let Constraints = "$src1 = $dst" in {
5147   let ExeDomain = SSEPackedSingle in {
5148     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5149     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5150   }
5151   let ExeDomain = SSEPackedDouble in {
5152     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5153     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5154   }
5155 }
5156
5157 //===---------------------------------------------------------------------===//
5158 // SSSE3 - Packed Absolute Instructions
5159 //===---------------------------------------------------------------------===//
5160
5161
5162 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5163 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5164                             Intrinsic IntId128> {
5165   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5166                     (ins VR128:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5169                     OpSize;
5170
5171   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5172                     (ins i128mem:$src),
5173                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5174                     [(set VR128:$dst,
5175                       (IntId128
5176                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5177 }
5178
5179 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5180 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5181                               Intrinsic IntId256> {
5182   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5183                     (ins VR256:$src),
5184                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5185                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5186                     OpSize;
5187
5188   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5189                     (ins i256mem:$src),
5190                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5191                     [(set VR256:$dst,
5192                       (IntId256
5193                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5194 }
5195
5196 let Predicates = [HasAVX] in {
5197   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5198                                   int_x86_ssse3_pabs_b_128>, VEX;
5199   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5200                                   int_x86_ssse3_pabs_w_128>, VEX;
5201   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5202                                   int_x86_ssse3_pabs_d_128>, VEX;
5203 }
5204
5205 let Predicates = [HasAVX2] in {
5206   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5207                                     int_x86_avx2_pabs_b>, VEX;
5208   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5209                                     int_x86_avx2_pabs_w>, VEX;
5210   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5211                                     int_x86_avx2_pabs_d>, VEX;
5212 }
5213
5214 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5215                               int_x86_ssse3_pabs_b_128>;
5216 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5217                               int_x86_ssse3_pabs_w_128>;
5218 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5219                               int_x86_ssse3_pabs_d_128>;
5220
5221 //===---------------------------------------------------------------------===//
5222 // SSSE3 - Packed Binary Operator Instructions
5223 //===---------------------------------------------------------------------===//
5224
5225 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5226 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5227                              Intrinsic IntId128, bit Is2Addr = 1> {
5228   let isCommutable = 1 in
5229   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5230        (ins VR128:$src1, VR128:$src2),
5231        !if(Is2Addr,
5232          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5233          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5234        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5235        OpSize;
5236   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5237        (ins VR128:$src1, i128mem:$src2),
5238        !if(Is2Addr,
5239          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5240          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5241        [(set VR128:$dst,
5242          (IntId128 VR128:$src1,
5243           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5244 }
5245
5246 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5247                                Intrinsic IntId256> {
5248   let isCommutable = 1 in
5249   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5250        (ins VR256:$src1, VR256:$src2),
5251        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5252        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5253        OpSize;
5254   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5255        (ins VR256:$src1, i256mem:$src2),
5256        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5257        [(set VR256:$dst,
5258          (IntId256 VR256:$src1,
5259           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5260 }
5261
5262 let ImmT = NoImm, Predicates = [HasAVX] in {
5263 let isCommutable = 0 in {
5264   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5265                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5266   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5267                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5268   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5269                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5270   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5271                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5272   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5273                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5274   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5275                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5276   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5277                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5278   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5279                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5280   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5281                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5282   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5283                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5284   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5285                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5286 }
5287 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5288                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5289 }
5290
5291 let ImmT = NoImm, Predicates = [HasAVX2] in {
5292 let isCommutable = 0 in {
5293   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5294                                         int_x86_avx2_phadd_w>, VEX_4V;
5295   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5296                                         int_x86_avx2_phadd_d>, VEX_4V;
5297   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5298                                         int_x86_avx2_phadd_sw>, VEX_4V;
5299   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5300                                         int_x86_avx2_phsub_w>, VEX_4V;
5301   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5302                                         int_x86_avx2_phsub_d>, VEX_4V;
5303   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5304                                         int_x86_avx2_phsub_sw>, VEX_4V;
5305   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5306                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5307   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5308                                         int_x86_avx2_pshuf_b>, VEX_4V;
5309   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5310                                         int_x86_avx2_psign_b>, VEX_4V;
5311   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5312                                         int_x86_avx2_psign_w>, VEX_4V;
5313   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5314                                         int_x86_avx2_psign_d>, VEX_4V;
5315 }
5316 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5317                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5318 }
5319
5320 // None of these have i8 immediate fields.
5321 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5322 let isCommutable = 0 in {
5323   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5324                                      int_x86_ssse3_phadd_w_128>;
5325   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5326                                      int_x86_ssse3_phadd_d_128>;
5327   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5328                                      int_x86_ssse3_phadd_sw_128>;
5329   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5330                                      int_x86_ssse3_phsub_w_128>;
5331   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5332                                      int_x86_ssse3_phsub_d_128>;
5333   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5334                                      int_x86_ssse3_phsub_sw_128>;
5335   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5336                                      int_x86_ssse3_pmadd_ub_sw_128>;
5337   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5338                                      int_x86_ssse3_pshuf_b_128>;
5339   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5340                                      int_x86_ssse3_psign_b_128>;
5341   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5342                                      int_x86_ssse3_psign_w_128>;
5343   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5344                                        int_x86_ssse3_psign_d_128>;
5345 }
5346 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5347                                      int_x86_ssse3_pmul_hr_sw_128>;
5348 }
5349
5350 let Predicates = [HasSSSE3] in {
5351   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5352             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5353   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5354             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5355
5356   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5357             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5358   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5359             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5360   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5361             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5362
5363   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5364             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5365   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5366             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5367   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5368             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5369   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5370             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5371 }
5372
5373 let Predicates = [HasAVX] in {
5374   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5375             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5376   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5377             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5378
5379   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5380             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5381   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5382             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5383   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5384             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5385
5386   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5387             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5388   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5389             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5390   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5391             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5392   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5393             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5394 }
5395
5396 let Predicates = [HasAVX2] in {
5397   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5398             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5399   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5400             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5401   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5402             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5403
5404   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5405             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5406   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5407             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5408   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5409             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5410   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5411             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5412 }
5413
5414 //===---------------------------------------------------------------------===//
5415 // SSSE3 - Packed Align Instruction Patterns
5416 //===---------------------------------------------------------------------===//
5417
5418 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5419   let neverHasSideEffects = 1 in {
5420   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5421       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5422       !if(Is2Addr,
5423         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5424         !strconcat(asm,
5425                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5426       []>, OpSize;
5427   let mayLoad = 1 in
5428   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5429       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5430       !if(Is2Addr,
5431         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5432         !strconcat(asm,
5433                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5434       []>, OpSize;
5435   }
5436 }
5437
5438 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5439   let neverHasSideEffects = 1 in {
5440   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5441       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5442       !strconcat(asm,
5443                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5444       []>, OpSize;
5445   let mayLoad = 1 in
5446   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5447       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5448       !strconcat(asm,
5449                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5450       []>, OpSize;
5451   }
5452 }
5453
5454 let Predicates = [HasAVX] in
5455   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5456 let Predicates = [HasAVX2] in
5457   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5458 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5459   defm PALIGN : ssse3_palign<"palignr">;
5460
5461 let Predicates = [HasSSSE3] in {
5462 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5463           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5464 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5465           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5466 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5467           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5468 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5469           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5470 }
5471
5472 let Predicates = [HasAVX] in {
5473 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5474           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5475 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5476           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5477 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5478           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5479 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5480           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5481 }
5482
5483 //===---------------------------------------------------------------------===//
5484 // SSSE3 - Thread synchronization
5485 //===---------------------------------------------------------------------===//
5486
5487 let usesCustomInserter = 1 in {
5488 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5489                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5490                 Requires<[HasSSE3orAVX]>;
5491 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5492                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5493                 Requires<[HasSSE3orAVX]>;
5494 }
5495
5496 let Uses = [EAX, ECX, EDX] in
5497 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5498                  Requires<[HasSSE3orAVX]>;
5499 let Uses = [ECX, EAX] in
5500 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5501                 Requires<[HasSSE3orAVX]>;
5502
5503 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5504 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5505
5506 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5507       Requires<[In32BitMode]>;
5508 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5509       Requires<[In64BitMode]>;
5510
5511 //===----------------------------------------------------------------------===//
5512 // SSE4.1 - Packed Move with Sign/Zero Extend
5513 //===----------------------------------------------------------------------===//
5514
5515 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5516   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5517                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5518                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5519
5520   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5521                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5522        [(set VR128:$dst,
5523          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5524        OpSize;
5525 }
5526
5527 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5528                                  Intrinsic IntId> {
5529   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5530                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5531                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5532
5533   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5534                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5535                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5536 }
5537
5538 let Predicates = [HasAVX] in {
5539 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5540                                      VEX;
5541 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5542                                      VEX;
5543 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5544                                      VEX;
5545 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5546                                      VEX;
5547 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5548                                      VEX;
5549 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5550                                      VEX;
5551 }
5552
5553 let Predicates = [HasAVX2] in {
5554 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5555                                         int_x86_avx2_pmovsxbw>, VEX;
5556 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5557                                         int_x86_avx2_pmovsxwd>, VEX;
5558 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5559                                         int_x86_avx2_pmovsxdq>, VEX;
5560 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5561                                         int_x86_avx2_pmovzxbw>, VEX;
5562 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5563                                         int_x86_avx2_pmovzxwd>, VEX;
5564 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5565                                         int_x86_avx2_pmovzxdq>, VEX;
5566 }
5567
5568 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5569 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5570 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5571 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5572 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5573 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5574
5575 let Predicates = [HasSSE41] in {
5576   // Common patterns involving scalar load.
5577   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5578             (PMOVSXBWrm addr:$src)>;
5579   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5580             (PMOVSXBWrm addr:$src)>;
5581
5582   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5583             (PMOVSXWDrm addr:$src)>;
5584   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5585             (PMOVSXWDrm addr:$src)>;
5586
5587   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5588             (PMOVSXDQrm addr:$src)>;
5589   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5590             (PMOVSXDQrm addr:$src)>;
5591
5592   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5593             (PMOVZXBWrm addr:$src)>;
5594   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5595             (PMOVZXBWrm addr:$src)>;
5596
5597   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5598             (PMOVZXWDrm addr:$src)>;
5599   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5600             (PMOVZXWDrm addr:$src)>;
5601
5602   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5603             (PMOVZXDQrm addr:$src)>;
5604   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5605             (PMOVZXDQrm addr:$src)>;
5606 }
5607
5608 let Predicates = [HasAVX] in {
5609   // Common patterns involving scalar load.
5610   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5611             (VPMOVSXBWrm addr:$src)>;
5612   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5613             (VPMOVSXBWrm addr:$src)>;
5614
5615   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5616             (VPMOVSXWDrm addr:$src)>;
5617   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5618             (VPMOVSXWDrm addr:$src)>;
5619
5620   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5621             (VPMOVSXDQrm addr:$src)>;
5622   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5623             (VPMOVSXDQrm addr:$src)>;
5624
5625   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5626             (VPMOVZXBWrm addr:$src)>;
5627   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5628             (VPMOVZXBWrm addr:$src)>;
5629
5630   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5631             (VPMOVZXWDrm addr:$src)>;
5632   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5633             (VPMOVZXWDrm addr:$src)>;
5634
5635   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5636             (VPMOVZXDQrm addr:$src)>;
5637   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5638             (VPMOVZXDQrm addr:$src)>;
5639 }
5640
5641
5642 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5643   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5644                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5645                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5646
5647   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5648                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5649        [(set VR128:$dst,
5650          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5651           OpSize;
5652 }
5653
5654 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5655                                  Intrinsic IntId> {
5656   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5657                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5658                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5659
5660   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5661                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5662        [(set VR256:$dst,
5663          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5664           OpSize;
5665 }
5666
5667 let Predicates = [HasAVX] in {
5668 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5669                                      VEX;
5670 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5671                                      VEX;
5672 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5673                                      VEX;
5674 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5675                                      VEX;
5676 }
5677
5678 let Predicates = [HasAVX2] in {
5679 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5680                                        int_x86_avx2_pmovsxbd>, VEX;
5681 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5682                                        int_x86_avx2_pmovsxwq>, VEX;
5683 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5684                                        int_x86_avx2_pmovzxbd>, VEX;
5685 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5686                                        int_x86_avx2_pmovzxwq>, VEX;
5687 }
5688
5689 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5690 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5691 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5692 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5693
5694 let Predicates = [HasSSE41] in {
5695   // Common patterns involving scalar load
5696   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5697             (PMOVSXBDrm addr:$src)>;
5698   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5699             (PMOVSXWQrm addr:$src)>;
5700
5701   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5702             (PMOVZXBDrm addr:$src)>;
5703   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5704             (PMOVZXWQrm addr:$src)>;
5705 }
5706
5707 let Predicates = [HasAVX] in {
5708   // Common patterns involving scalar load
5709   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5710             (VPMOVSXBDrm addr:$src)>;
5711   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5712             (VPMOVSXWQrm addr:$src)>;
5713
5714   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5715             (VPMOVZXBDrm addr:$src)>;
5716   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5717             (VPMOVZXWQrm addr:$src)>;
5718 }
5719
5720 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5721   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5722                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5723                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5724
5725   // Expecting a i16 load any extended to i32 value.
5726   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5727                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5728                  [(set VR128:$dst, (IntId (bitconvert
5729                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5730                  OpSize;
5731 }
5732
5733 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5734                                  Intrinsic IntId> {
5735   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5736                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5737                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5738
5739   // Expecting a i16 load any extended to i32 value.
5740   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5741                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5742                   [(set VR256:$dst, (IntId (bitconvert
5743                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5744                   OpSize;
5745 }
5746
5747 let Predicates = [HasAVX] in {
5748 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5749                                      VEX;
5750 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5751                                      VEX;
5752 }
5753 let Predicates = [HasAVX2] in {
5754 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5755                                        int_x86_avx2_pmovsxbq>, VEX;
5756 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5757                                        int_x86_avx2_pmovzxbq>, VEX;
5758 }
5759 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5760 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5761
5762 let Predicates = [HasSSE41] in {
5763   // Common patterns involving scalar load
5764   def : Pat<(int_x86_sse41_pmovsxbq
5765               (bitconvert (v4i32 (X86vzmovl
5766                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5767             (PMOVSXBQrm addr:$src)>;
5768
5769   def : Pat<(int_x86_sse41_pmovzxbq
5770               (bitconvert (v4i32 (X86vzmovl
5771                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5772             (PMOVZXBQrm addr:$src)>;
5773 }
5774
5775 let Predicates = [HasAVX] in {
5776   // Common patterns involving scalar load
5777   def : Pat<(int_x86_sse41_pmovsxbq
5778               (bitconvert (v4i32 (X86vzmovl
5779                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5780             (VPMOVSXBQrm addr:$src)>;
5781
5782   def : Pat<(int_x86_sse41_pmovzxbq
5783               (bitconvert (v4i32 (X86vzmovl
5784                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5785             (VPMOVZXBQrm addr:$src)>;
5786 }
5787
5788 //===----------------------------------------------------------------------===//
5789 // SSE4.1 - Extract Instructions
5790 //===----------------------------------------------------------------------===//
5791
5792 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5793 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5794   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5795                  (ins VR128:$src1, i32i8imm:$src2),
5796                  !strconcat(OpcodeStr,
5797                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5798                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5799                  OpSize;
5800   let neverHasSideEffects = 1, mayStore = 1 in
5801   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5802                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5803                  !strconcat(OpcodeStr,
5804                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5805                  []>, OpSize;
5806 // FIXME:
5807 // There's an AssertZext in the way of writing the store pattern
5808 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5809 }
5810
5811 let Predicates = [HasAVX] in {
5812   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5813   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5814          (ins VR128:$src1, i32i8imm:$src2),
5815          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5816 }
5817
5818 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5819
5820
5821 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5822 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5823   let neverHasSideEffects = 1, mayStore = 1 in
5824   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5825                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5826                  !strconcat(OpcodeStr,
5827                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                  []>, OpSize;
5829 // FIXME:
5830 // There's an AssertZext in the way of writing the store pattern
5831 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5832 }
5833
5834 let Predicates = [HasAVX] in
5835   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5836
5837 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5838
5839
5840 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5841 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5842   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5843                  (ins VR128:$src1, i32i8imm:$src2),
5844                  !strconcat(OpcodeStr,
5845                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5846                  [(set GR32:$dst,
5847                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5848   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5849                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5850                  !strconcat(OpcodeStr,
5851                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5852                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5853                           addr:$dst)]>, OpSize;
5854 }
5855
5856 let Predicates = [HasAVX] in
5857   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5858
5859 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5860
5861 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5862 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5863   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5864                  (ins VR128:$src1, i32i8imm:$src2),
5865                  !strconcat(OpcodeStr,
5866                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5867                  [(set GR64:$dst,
5868                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5869   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5870                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5871                  !strconcat(OpcodeStr,
5872                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5873                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5874                           addr:$dst)]>, OpSize, REX_W;
5875 }
5876
5877 let Predicates = [HasAVX] in
5878   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5879
5880 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5881
5882 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5883 /// destination
5884 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5885   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5886                  (ins VR128:$src1, i32i8imm:$src2),
5887                  !strconcat(OpcodeStr,
5888                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5889                  [(set GR32:$dst,
5890                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5891            OpSize;
5892   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5893                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5894                  !strconcat(OpcodeStr,
5895                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5896                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5897                           addr:$dst)]>, OpSize;
5898 }
5899
5900 let ExeDomain = SSEPackedSingle in {
5901   let Predicates = [HasAVX] in {
5902     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5903     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5904                     (ins VR128:$src1, i32i8imm:$src2),
5905                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5906                     []>, OpSize, VEX;
5907   }
5908   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5909 }
5910
5911 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5912 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5913                                               imm:$src2))),
5914                  addr:$dst),
5915           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5916           Requires<[HasSSE41]>;
5917 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5918                                               imm:$src2))),
5919                  addr:$dst),
5920           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5921           Requires<[HasAVX]>;
5922
5923 //===----------------------------------------------------------------------===//
5924 // SSE4.1 - Insert Instructions
5925 //===----------------------------------------------------------------------===//
5926
5927 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5928   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5929       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5930       !if(Is2Addr,
5931         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5932         !strconcat(asm,
5933                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5934       [(set VR128:$dst,
5935         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5936   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5937       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5938       !if(Is2Addr,
5939         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5940         !strconcat(asm,
5941                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5942       [(set VR128:$dst,
5943         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5944                    imm:$src3))]>, OpSize;
5945 }
5946
5947 let Predicates = [HasAVX] in
5948   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5949 let Constraints = "$src1 = $dst" in
5950   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5951
5952 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5953   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5954       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5955       !if(Is2Addr,
5956         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5957         !strconcat(asm,
5958                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5959       [(set VR128:$dst,
5960         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5961       OpSize;
5962   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5963       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5964       !if(Is2Addr,
5965         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5966         !strconcat(asm,
5967                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5968       [(set VR128:$dst,
5969         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5970                           imm:$src3)))]>, OpSize;
5971 }
5972
5973 let Predicates = [HasAVX] in
5974   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5975 let Constraints = "$src1 = $dst" in
5976   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5977
5978 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5979   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5980       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5981       !if(Is2Addr,
5982         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5983         !strconcat(asm,
5984                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5985       [(set VR128:$dst,
5986         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5987       OpSize;
5988   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5989       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5990       !if(Is2Addr,
5991         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5992         !strconcat(asm,
5993                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5994       [(set VR128:$dst,
5995         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5996                           imm:$src3)))]>, OpSize;
5997 }
5998
5999 let Predicates = [HasAVX] in
6000   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6001 let Constraints = "$src1 = $dst" in
6002   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6003
6004 // insertps has a few different modes, there's the first two here below which
6005 // are optimized inserts that won't zero arbitrary elements in the destination
6006 // vector. The next one matches the intrinsic and could zero arbitrary elements
6007 // in the target vector.
6008 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6009   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6010       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6011       !if(Is2Addr,
6012         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6013         !strconcat(asm,
6014                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6015       [(set VR128:$dst,
6016         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6017       OpSize;
6018   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6019       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6020       !if(Is2Addr,
6021         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6022         !strconcat(asm,
6023                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6024       [(set VR128:$dst,
6025         (X86insrtps VR128:$src1,
6026                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6027                     imm:$src3))]>, OpSize;
6028 }
6029
6030 let ExeDomain = SSEPackedSingle in {
6031   let Constraints = "$src1 = $dst" in
6032     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6033   let Predicates = [HasAVX] in
6034     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6035 }
6036
6037 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6038           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6039           Requires<[HasAVX]>;
6040 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6041           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6042           Requires<[HasSSE41]>;
6043
6044 //===----------------------------------------------------------------------===//
6045 // SSE4.1 - Round Instructions
6046 //===----------------------------------------------------------------------===//
6047
6048 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6049                             X86MemOperand x86memop, RegisterClass RC,
6050                             PatFrag mem_frag32, PatFrag mem_frag64,
6051                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6052 let ExeDomain = SSEPackedSingle in {
6053   // Intrinsic operation, reg.
6054   // Vector intrinsic operation, reg
6055   def PSr : SS4AIi8<opcps, MRMSrcReg,
6056                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6057                     !strconcat(OpcodeStr,
6058                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6059                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6060                     OpSize;
6061
6062   // Vector intrinsic operation, mem
6063   def PSm : SS4AIi8<opcps, MRMSrcMem,
6064                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6065                     !strconcat(OpcodeStr,
6066                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6067                     [(set RC:$dst,
6068                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6069                     OpSize;
6070 } // ExeDomain = SSEPackedSingle
6071
6072 let ExeDomain = SSEPackedDouble in {
6073   // Vector intrinsic operation, reg
6074   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6075                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6076                     !strconcat(OpcodeStr,
6077                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6078                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6079                     OpSize;
6080
6081   // Vector intrinsic operation, mem
6082   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6083                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6084                     !strconcat(OpcodeStr,
6085                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6086                     [(set RC:$dst,
6087                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6088                     OpSize;
6089 } // ExeDomain = SSEPackedDouble
6090 }
6091
6092 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6093                             string OpcodeStr,
6094                             Intrinsic F32Int,
6095                             Intrinsic F64Int, bit Is2Addr = 1> {
6096 let ExeDomain = GenericDomain in {
6097   // Operation, reg.
6098   def SSr : SS4AIi8<opcss, MRMSrcReg,
6099       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6100       !if(Is2Addr,
6101           !strconcat(OpcodeStr,
6102               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6103           !strconcat(OpcodeStr,
6104               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6105       []>, OpSize;
6106
6107   // Intrinsic operation, reg.
6108   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6109         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6110         !if(Is2Addr,
6111             !strconcat(OpcodeStr,
6112                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6113             !strconcat(OpcodeStr,
6114                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6115         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6116         OpSize;
6117
6118   // Intrinsic operation, mem.
6119   def SSm : SS4AIi8<opcss, MRMSrcMem,
6120         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6121         !if(Is2Addr,
6122             !strconcat(OpcodeStr,
6123                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6124             !strconcat(OpcodeStr,
6125                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6126         [(set VR128:$dst,
6127              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6128         OpSize;
6129
6130   // Operation, reg.
6131   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6132         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6133         !if(Is2Addr,
6134             !strconcat(OpcodeStr,
6135                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6136             !strconcat(OpcodeStr,
6137                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6138         []>, OpSize;
6139
6140   // Intrinsic operation, reg.
6141   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6142         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6143         !if(Is2Addr,
6144             !strconcat(OpcodeStr,
6145                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6146             !strconcat(OpcodeStr,
6147                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6148         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6149         OpSize;
6150
6151   // Intrinsic operation, mem.
6152   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6153         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6154         !if(Is2Addr,
6155             !strconcat(OpcodeStr,
6156                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6157             !strconcat(OpcodeStr,
6158                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6159         [(set VR128:$dst,
6160               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6161         OpSize;
6162 } // ExeDomain = GenericDomain
6163 }
6164
6165 // FP round - roundss, roundps, roundsd, roundpd
6166 let Predicates = [HasAVX] in {
6167   // Intrinsic form
6168   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6169                                   memopv4f32, memopv2f64,
6170                                   int_x86_sse41_round_ps,
6171                                   int_x86_sse41_round_pd>, VEX;
6172   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6173                                   memopv8f32, memopv4f64,
6174                                   int_x86_avx_round_ps_256,
6175                                   int_x86_avx_round_pd_256>, VEX;
6176   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6177                                   int_x86_sse41_round_ss,
6178                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6179
6180   def : Pat<(ffloor FR32:$src),
6181             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6182   def : Pat<(f64 (ffloor FR64:$src)),
6183             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6184   def : Pat<(f32 (fnearbyint FR32:$src)),
6185             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6186   def : Pat<(f64 (fnearbyint FR64:$src)),
6187             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6188   def : Pat<(f32 (fceil FR32:$src)),
6189             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6190   def : Pat<(f64 (fceil FR64:$src)),
6191             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6192   def : Pat<(f32 (frint FR32:$src)),
6193             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6194   def : Pat<(f64 (frint FR64:$src)),
6195             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6196   def : Pat<(f32 (ftrunc FR32:$src)),
6197             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6198   def : Pat<(f64 (ftrunc FR64:$src)),
6199             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6200 }
6201
6202 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6203                                memopv4f32, memopv2f64,
6204                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6205 let Constraints = "$src1 = $dst" in
6206 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6207                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6208
6209 def : Pat<(ffloor FR32:$src),
6210           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6211 def : Pat<(f64 (ffloor FR64:$src)),
6212           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6213 def : Pat<(f32 (fnearbyint FR32:$src)),
6214           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6215 def : Pat<(f64 (fnearbyint FR64:$src)),
6216           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6217 def : Pat<(f32 (fceil FR32:$src)),
6218           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6219 def : Pat<(f64 (fceil FR64:$src)),
6220           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6221 def : Pat<(f32 (frint FR32:$src)),
6222           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6223 def : Pat<(f64 (frint FR64:$src)),
6224           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6225 def : Pat<(f32 (ftrunc FR32:$src)),
6226           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6227 def : Pat<(f64 (ftrunc FR64:$src)),
6228           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6229
6230 //===----------------------------------------------------------------------===//
6231 // SSE4.1 - Packed Bit Test
6232 //===----------------------------------------------------------------------===//
6233
6234 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6235 // the intel intrinsic that corresponds to this.
6236 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6237 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6238                 "vptest\t{$src2, $src1|$src1, $src2}",
6239                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6240                 OpSize, VEX;
6241 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6242                 "vptest\t{$src2, $src1|$src1, $src2}",
6243                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6244                 OpSize, VEX;
6245
6246 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6247                 "vptest\t{$src2, $src1|$src1, $src2}",
6248                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6249                 OpSize, VEX;
6250 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6251                 "vptest\t{$src2, $src1|$src1, $src2}",
6252                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6253                 OpSize, VEX;
6254 }
6255
6256 let Defs = [EFLAGS] in {
6257 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6258               "ptest\t{$src2, $src1|$src1, $src2}",
6259               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6260               OpSize;
6261 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6262               "ptest\t{$src2, $src1|$src1, $src2}",
6263               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6264               OpSize;
6265 }
6266
6267 // The bit test instructions below are AVX only
6268 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6269                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6270   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6271             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6272             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6273   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6274             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6275             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6276             OpSize, VEX;
6277 }
6278
6279 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6280 let ExeDomain = SSEPackedSingle in {
6281 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6282 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6283 }
6284 let ExeDomain = SSEPackedDouble in {
6285 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6286 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6287 }
6288 }
6289
6290 //===----------------------------------------------------------------------===//
6291 // SSE4.1 - Misc Instructions
6292 //===----------------------------------------------------------------------===//
6293
6294 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6295   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6296                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6297                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6298                      OpSize, XS;
6299   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6300                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6301                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6302                       (implicit EFLAGS)]>, OpSize, XS;
6303
6304   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6305                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6306                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6307                      XS;
6308   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6309                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6310                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6311                       (implicit EFLAGS)]>, XS;
6312
6313   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6314                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6315                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6316                       XS;
6317   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6318                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6319                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6320                        (implicit EFLAGS)]>, XS;
6321 }
6322
6323
6324
6325 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6326 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6327                                  Intrinsic IntId128> {
6328   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6329                     (ins VR128:$src),
6330                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6331                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6332   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6333                      (ins i128mem:$src),
6334                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6335                      [(set VR128:$dst,
6336                        (IntId128
6337                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6338 }
6339
6340 let Predicates = [HasAVX] in
6341 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6342                                          int_x86_sse41_phminposuw>, VEX;
6343 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6344                                          int_x86_sse41_phminposuw>;
6345
6346 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6347 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6348                               Intrinsic IntId128, bit Is2Addr = 1> {
6349   let isCommutable = 1 in
6350   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6351        (ins VR128:$src1, VR128:$src2),
6352        !if(Is2Addr,
6353            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6354            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6355        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6356   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6357        (ins VR128:$src1, i128mem:$src2),
6358        !if(Is2Addr,
6359            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6360            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6361        [(set VR128:$dst,
6362          (IntId128 VR128:$src1,
6363           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6364 }
6365
6366 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6367 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6368                                 Intrinsic IntId256> {
6369   let isCommutable = 1 in
6370   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6371        (ins VR256:$src1, VR256:$src2),
6372        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6373        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6374   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6375        (ins VR256:$src1, i256mem:$src2),
6376        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6377        [(set VR256:$dst,
6378          (IntId256 VR256:$src1,
6379           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6380 }
6381
6382 let Predicates = [HasAVX] in {
6383   let isCommutable = 0 in
6384   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6385                                                          0>, VEX_4V;
6386   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6387                                                          0>, VEX_4V;
6388   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6389                                                          0>, VEX_4V;
6390   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6391                                                          0>, VEX_4V;
6392   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6393                                                          0>, VEX_4V;
6394   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6395                                                          0>, VEX_4V;
6396   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6397                                                          0>, VEX_4V;
6398   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6399                                                          0>, VEX_4V;
6400   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6401                                                          0>, VEX_4V;
6402   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6403                                                          0>, VEX_4V;
6404   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6405                                                          0>, VEX_4V;
6406
6407   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6408             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6409   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6410             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6411 }
6412
6413 let Predicates = [HasAVX2] in {
6414   let isCommutable = 0 in
6415   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6416                                         int_x86_avx2_packusdw>, VEX_4V;
6417   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6418                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6419   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6420                                         int_x86_avx2_pmins_b>, VEX_4V;
6421   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6422                                         int_x86_avx2_pmins_d>, VEX_4V;
6423   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6424                                         int_x86_avx2_pminu_d>, VEX_4V;
6425   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6426                                         int_x86_avx2_pminu_w>, VEX_4V;
6427   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6428                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6429   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6430                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6431   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6432                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6433   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6434                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6435   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6436                                         int_x86_avx2_pmul_dq>, VEX_4V;
6437
6438   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6439             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6440   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6441             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6442 }
6443
6444 let Constraints = "$src1 = $dst" in {
6445   let isCommutable = 0 in
6446   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6447   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6448   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6449   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6450   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6451   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6452   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6453   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6454   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6455   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6456   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6457 }
6458
6459 let Predicates = [HasSSE41] in {
6460   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6461             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6462   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6463             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6464 }
6465
6466 /// SS48I_binop_rm - Simple SSE41 binary operator.
6467 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6468                           ValueType OpVT, bit Is2Addr = 1> {
6469   let isCommutable = 1 in
6470   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6471        (ins VR128:$src1, VR128:$src2),
6472        !if(Is2Addr,
6473            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6474            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6475        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6476        OpSize;
6477   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6478        (ins VR128:$src1, i128mem:$src2),
6479        !if(Is2Addr,
6480            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6481            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6482        [(set VR128:$dst, (OpNode VR128:$src1,
6483                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6484        OpSize;
6485 }
6486
6487 /// SS48I_binop_rm - Simple SSE41 binary operator.
6488 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6489                             ValueType OpVT> {
6490   let isCommutable = 1 in
6491   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6492        (ins VR256:$src1, VR256:$src2),
6493        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6494        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6495        OpSize;
6496   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6497        (ins VR256:$src1, i256mem:$src2),
6498        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6499        [(set VR256:$dst, (OpNode VR256:$src1,
6500                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6501        OpSize;
6502 }
6503
6504 let Predicates = [HasAVX] in
6505   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6506 let Predicates = [HasAVX2] in
6507   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6508 let Constraints = "$src1 = $dst" in
6509   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6510
6511 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6512 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6513                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6514                  X86MemOperand x86memop, bit Is2Addr = 1> {
6515   let isCommutable = 1 in
6516   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6517         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6518         !if(Is2Addr,
6519             !strconcat(OpcodeStr,
6520                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6521             !strconcat(OpcodeStr,
6522                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6523         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6524         OpSize;
6525   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6526         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6527         !if(Is2Addr,
6528             !strconcat(OpcodeStr,
6529                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6530             !strconcat(OpcodeStr,
6531                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6532         [(set RC:$dst,
6533           (IntId RC:$src1,
6534            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6535         OpSize;
6536 }
6537
6538 let Predicates = [HasAVX] in {
6539   let isCommutable = 0 in {
6540     let ExeDomain = SSEPackedSingle in {
6541     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6542                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6543     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6544               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6545     }
6546     let ExeDomain = SSEPackedDouble in {
6547     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6548                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6549     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6550               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6551     }
6552   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6553                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6554   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6555                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6556   }
6557   let ExeDomain = SSEPackedSingle in
6558   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6559                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6560   let ExeDomain = SSEPackedDouble in
6561   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6562                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6563   let ExeDomain = SSEPackedSingle in
6564   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6565                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6566 }
6567
6568 let Predicates = [HasAVX2] in {
6569   let isCommutable = 0 in {
6570   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6571                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6572   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6573                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6574   }
6575 }
6576
6577 let Constraints = "$src1 = $dst" in {
6578   let isCommutable = 0 in {
6579   let ExeDomain = SSEPackedSingle in
6580   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6581                                      VR128, memopv4f32, i128mem>;
6582   let ExeDomain = SSEPackedDouble in
6583   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6584                                      VR128, memopv2f64, i128mem>;
6585   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6586                                      VR128, memopv2i64, i128mem>;
6587   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6588                                      VR128, memopv2i64, i128mem>;
6589   }
6590   let ExeDomain = SSEPackedSingle in
6591   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6592                                   VR128, memopv4f32, i128mem>;
6593   let ExeDomain = SSEPackedDouble in
6594   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6595                                   VR128, memopv2f64, i128mem>;
6596 }
6597
6598 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6599 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6600                                     RegisterClass RC, X86MemOperand x86memop,
6601                                     PatFrag mem_frag, Intrinsic IntId> {
6602   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6603                   (ins RC:$src1, RC:$src2, RC:$src3),
6604                   !strconcat(OpcodeStr,
6605                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6606                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6607                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6608
6609   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6610                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6611                   !strconcat(OpcodeStr,
6612                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6613                   [(set RC:$dst,
6614                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6615                                RC:$src3))],
6616                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6617 }
6618
6619 let Predicates = [HasAVX] in {
6620 let ExeDomain = SSEPackedDouble in {
6621 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6622                                            memopv2f64, int_x86_sse41_blendvpd>;
6623 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6624                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6625 } // ExeDomain = SSEPackedDouble
6626 let ExeDomain = SSEPackedSingle in {
6627 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6628                                            memopv4f32, int_x86_sse41_blendvps>;
6629 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6630                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6631 } // ExeDomain = SSEPackedSingle
6632 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6633                                            memopv2i64, int_x86_sse41_pblendvb>;
6634 }
6635
6636 let Predicates = [HasAVX2] in {
6637 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6638                                            memopv4i64, int_x86_avx2_pblendvb>;
6639 }
6640
6641 let Predicates = [HasAVX] in {
6642   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6643                             (v16i8 VR128:$src2))),
6644             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6645   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6646                             (v4i32 VR128:$src2))),
6647             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6648   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6649                             (v4f32 VR128:$src2))),
6650             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6651   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6652                             (v2i64 VR128:$src2))),
6653             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6654   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6655                             (v2f64 VR128:$src2))),
6656             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6657   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6658                             (v8i32 VR256:$src2))),
6659             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6660   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6661                             (v8f32 VR256:$src2))),
6662             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6663   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6664                             (v4i64 VR256:$src2))),
6665             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6666   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6667                             (v4f64 VR256:$src2))),
6668             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6669 }
6670
6671 let Predicates = [HasAVX2] in {
6672   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6673                             (v32i8 VR256:$src2))),
6674             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6675 }
6676
6677 /// SS41I_ternary_int - SSE 4.1 ternary operator
6678 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6679   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6680                                Intrinsic IntId> {
6681     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6682                     (ins VR128:$src1, VR128:$src2),
6683                     !strconcat(OpcodeStr,
6684                      "\t{$src2, $dst|$dst, $src2}"),
6685                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6686                     OpSize;
6687
6688     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6689                     (ins VR128:$src1, i128mem:$src2),
6690                     !strconcat(OpcodeStr,
6691                      "\t{$src2, $dst|$dst, $src2}"),
6692                     [(set VR128:$dst,
6693                       (IntId VR128:$src1,
6694                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6695   }
6696 }
6697
6698 let ExeDomain = SSEPackedDouble in
6699 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6700                                   int_x86_sse41_blendvpd>;
6701 let ExeDomain = SSEPackedSingle in
6702 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6703                                   int_x86_sse41_blendvps>;
6704 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6705                                   int_x86_sse41_pblendvb>;
6706
6707 let Predicates = [HasSSE41] in {
6708   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6709                             (v16i8 VR128:$src2))),
6710             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6711   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6712                             (v4i32 VR128:$src2))),
6713             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6714   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6715                             (v4f32 VR128:$src2))),
6716             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6717   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6718                             (v2i64 VR128:$src2))),
6719             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6720   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6721                             (v2f64 VR128:$src2))),
6722             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6723 }
6724
6725 let Predicates = [HasAVX] in
6726 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6727                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6728                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6729                        OpSize, VEX;
6730 let Predicates = [HasAVX2] in
6731 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6732                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6733                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6734                          OpSize, VEX;
6735 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6736                        "movntdqa\t{$src, $dst|$dst, $src}",
6737                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6738                        OpSize;
6739
6740 //===----------------------------------------------------------------------===//
6741 // SSE4.2 - Compare Instructions
6742 //===----------------------------------------------------------------------===//
6743
6744 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6745 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6746                               Intrinsic IntId128, bit Is2Addr = 1> {
6747   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6748        (ins VR128:$src1, VR128:$src2),
6749        !if(Is2Addr,
6750            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6751            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6752        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6753        OpSize;
6754   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6755        (ins VR128:$src1, i128mem:$src2),
6756        !if(Is2Addr,
6757            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6758            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6759        [(set VR128:$dst,
6760          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6761 }
6762
6763 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6764 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6765                                 Intrinsic IntId256> {
6766   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6767        (ins VR256:$src1, VR256:$src2),
6768        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6769        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6770        OpSize;
6771   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6772        (ins VR256:$src1, i256mem:$src2),
6773        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6774        [(set VR256:$dst,
6775          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6776 }
6777
6778 let Predicates = [HasAVX] in {
6779   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6780                                      0>, VEX_4V;
6781
6782   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6783             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6784   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6785             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6786 }
6787
6788 let Predicates = [HasAVX2] in {
6789   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6790                                        VEX_4V;
6791
6792   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6793             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6794   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6795             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6796 }
6797
6798 let Constraints = "$src1 = $dst" in
6799   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6800
6801 let Predicates = [HasSSE42] in {
6802   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6803             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6804   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6805             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6806 }
6807
6808 //===----------------------------------------------------------------------===//
6809 // SSE4.2 - String/text Processing Instructions
6810 //===----------------------------------------------------------------------===//
6811
6812 // Packed Compare Implicit Length Strings, Return Mask
6813 multiclass pseudo_pcmpistrm<string asm> {
6814   def REG : PseudoI<(outs VR128:$dst),
6815                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6816     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6817                                                   imm:$src3))]>;
6818   def MEM : PseudoI<(outs VR128:$dst),
6819                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6820     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6821                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6822 }
6823
6824 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6825   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6826   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6827 }
6828
6829 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6830   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6831       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6832       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6833   let mayLoad = 1 in
6834   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6835       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6836       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6837 }
6838
6839 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6840   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6841       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6842       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6843   let mayLoad = 1 in
6844   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6845       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6846       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6847 }
6848
6849 // Packed Compare Explicit Length Strings, Return Mask
6850 multiclass pseudo_pcmpestrm<string asm> {
6851   def REG : PseudoI<(outs VR128:$dst),
6852                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6853     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6854                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6855   def MEM : PseudoI<(outs VR128:$dst),
6856                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6857     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6858                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6859 }
6860
6861 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6862   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6863   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6864 }
6865
6866 let Predicates = [HasAVX],
6867     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6868   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6869       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6870       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6871   let mayLoad = 1 in
6872   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6873       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6874       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6875 }
6876
6877 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6878   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6879       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6880       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6881   let mayLoad = 1 in
6882   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6883       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6884       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6885 }
6886
6887 // Packed Compare Implicit Length Strings, Return Index
6888 let Defs = [ECX, EFLAGS] in {
6889   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6890     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6891       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6892       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6893       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6894        (implicit EFLAGS)]>, OpSize;
6895     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6896       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6897       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6898       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6899        (implicit EFLAGS)]>, OpSize;
6900   }
6901 }
6902
6903 let Predicates = [HasAVX] in {
6904 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6905                                     VEX;
6906 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6907                                     VEX;
6908 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6909                                     VEX;
6910 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6911                                     VEX;
6912 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6913                                     VEX;
6914 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6915                                     VEX;
6916 }
6917
6918 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6919 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6920 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6921 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6922 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6923 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6924
6925 // Packed Compare Explicit Length Strings, Return Index
6926 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6927   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6928     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6929       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6930       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6931       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6932        (implicit EFLAGS)]>, OpSize;
6933     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6934       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6935       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6936        [(set ECX,
6937              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6938         (implicit EFLAGS)]>, OpSize;
6939   }
6940 }
6941
6942 let Predicates = [HasAVX] in {
6943 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6944                                     VEX;
6945 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6946                                     VEX;
6947 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6948                                     VEX;
6949 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6950                                     VEX;
6951 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6952                                     VEX;
6953 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6954                                     VEX;
6955 }
6956
6957 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6958 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6959 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6960 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6961 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6962 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6963
6964 //===----------------------------------------------------------------------===//
6965 // SSE4.2 - CRC Instructions
6966 //===----------------------------------------------------------------------===//
6967
6968 // No CRC instructions have AVX equivalents
6969
6970 // crc intrinsic instruction
6971 // This set of instructions are only rm, the only difference is the size
6972 // of r and m.
6973 let Constraints = "$src1 = $dst" in {
6974   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6975                       (ins GR32:$src1, i8mem:$src2),
6976                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6977                        [(set GR32:$dst,
6978                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6979                          (load addr:$src2)))]>;
6980   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6981                       (ins GR32:$src1, GR8:$src2),
6982                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR32:$dst,
6984                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6985   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6986                       (ins GR32:$src1, i16mem:$src2),
6987                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6988                        [(set GR32:$dst,
6989                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6990                          (load addr:$src2)))]>,
6991                          OpSize;
6992   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6993                       (ins GR32:$src1, GR16:$src2),
6994                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6995                        [(set GR32:$dst,
6996                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6997                          OpSize;
6998   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6999                       (ins GR32:$src1, i32mem:$src2),
7000                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7001                        [(set GR32:$dst,
7002                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7003                          (load addr:$src2)))]>;
7004   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7005                       (ins GR32:$src1, GR32:$src2),
7006                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7007                        [(set GR32:$dst,
7008                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7009   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7010                       (ins GR64:$src1, i8mem:$src2),
7011                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7012                        [(set GR64:$dst,
7013                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7014                          (load addr:$src2)))]>,
7015                          REX_W;
7016   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7017                       (ins GR64:$src1, GR8:$src2),
7018                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7019                        [(set GR64:$dst,
7020                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7021                          REX_W;
7022   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7023                       (ins GR64:$src1, i64mem:$src2),
7024                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7025                        [(set GR64:$dst,
7026                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7027                          (load addr:$src2)))]>,
7028                          REX_W;
7029   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7030                       (ins GR64:$src1, GR64:$src2),
7031                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7032                        [(set GR64:$dst,
7033                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7034                          REX_W;
7035 }
7036
7037 //===----------------------------------------------------------------------===//
7038 // AES-NI Instructions
7039 //===----------------------------------------------------------------------===//
7040
7041 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7042                               Intrinsic IntId128, bit Is2Addr = 1> {
7043   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7044        (ins VR128:$src1, VR128:$src2),
7045        !if(Is2Addr,
7046            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7047            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7048        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7049        OpSize;
7050   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7051        (ins VR128:$src1, i128mem:$src2),
7052        !if(Is2Addr,
7053            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7054            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7055        [(set VR128:$dst,
7056          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7057 }
7058
7059 // Perform One Round of an AES Encryption/Decryption Flow
7060 let Predicates = [HasAVX, HasAES] in {
7061   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7062                          int_x86_aesni_aesenc, 0>, VEX_4V;
7063   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7064                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7065   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7066                          int_x86_aesni_aesdec, 0>, VEX_4V;
7067   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7068                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7069 }
7070
7071 let Constraints = "$src1 = $dst" in {
7072   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7073                          int_x86_aesni_aesenc>;
7074   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7075                          int_x86_aesni_aesenclast>;
7076   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7077                          int_x86_aesni_aesdec>;
7078   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7079                          int_x86_aesni_aesdeclast>;
7080 }
7081
7082 // Perform the AES InvMixColumn Transformation
7083 let Predicates = [HasAVX, HasAES] in {
7084   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7085       (ins VR128:$src1),
7086       "vaesimc\t{$src1, $dst|$dst, $src1}",
7087       [(set VR128:$dst,
7088         (int_x86_aesni_aesimc VR128:$src1))]>,
7089       OpSize, VEX;
7090   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7091       (ins i128mem:$src1),
7092       "vaesimc\t{$src1, $dst|$dst, $src1}",
7093       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7094       OpSize, VEX;
7095 }
7096 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7097   (ins VR128:$src1),
7098   "aesimc\t{$src1, $dst|$dst, $src1}",
7099   [(set VR128:$dst,
7100     (int_x86_aesni_aesimc VR128:$src1))]>,
7101   OpSize;
7102 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7103   (ins i128mem:$src1),
7104   "aesimc\t{$src1, $dst|$dst, $src1}",
7105   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7106   OpSize;
7107
7108 // AES Round Key Generation Assist
7109 let Predicates = [HasAVX, HasAES] in {
7110   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7111       (ins VR128:$src1, i8imm:$src2),
7112       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7113       [(set VR128:$dst,
7114         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7115       OpSize, VEX;
7116   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7117       (ins i128mem:$src1, i8imm:$src2),
7118       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7119       [(set VR128:$dst,
7120         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7121       OpSize, VEX;
7122 }
7123 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7124   (ins VR128:$src1, i8imm:$src2),
7125   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7126   [(set VR128:$dst,
7127     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7128   OpSize;
7129 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7130   (ins i128mem:$src1, i8imm:$src2),
7131   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7132   [(set VR128:$dst,
7133     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7134   OpSize;
7135
7136 //===----------------------------------------------------------------------===//
7137 // CLMUL Instructions
7138 //===----------------------------------------------------------------------===//
7139
7140 // Carry-less Multiplication instructions
7141 let neverHasSideEffects = 1 in {
7142 let Constraints = "$src1 = $dst" in {
7143 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7144            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7145            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7146            []>;
7147
7148 let mayLoad = 1 in
7149 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7150            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7151            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7152            []>;
7153 }
7154
7155 // AVX carry-less Multiplication instructions
7156 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7157            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7158            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7159            []>;
7160
7161 let mayLoad = 1 in
7162 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7163            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7164            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7165            []>;
7166 }
7167
7168
7169 multiclass pclmul_alias<string asm, int immop> {
7170   def : InstAlias<!strconcat("pclmul", asm,
7171                            "dq {$src, $dst|$dst, $src}"),
7172                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7173
7174   def : InstAlias<!strconcat("pclmul", asm,
7175                              "dq {$src, $dst|$dst, $src}"),
7176                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7177
7178   def : InstAlias<!strconcat("vpclmul", asm,
7179                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7180                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7181
7182   def : InstAlias<!strconcat("vpclmul", asm,
7183                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7184                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7185 }
7186 defm : pclmul_alias<"hqhq", 0x11>;
7187 defm : pclmul_alias<"hqlq", 0x01>;
7188 defm : pclmul_alias<"lqhq", 0x10>;
7189 defm : pclmul_alias<"lqlq", 0x00>;
7190
7191 //===----------------------------------------------------------------------===//
7192 // AVX Instructions
7193 //===----------------------------------------------------------------------===//
7194
7195 //===----------------------------------------------------------------------===//
7196 // VBROADCAST - Load from memory and broadcast to all elements of the
7197 //              destination operand
7198 //
7199 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7200                     X86MemOperand x86memop, Intrinsic Int> :
7201   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7202         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7203         [(set RC:$dst, (Int addr:$src))]>, VEX;
7204
7205 // AVX2 adds register forms
7206 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7207                          Intrinsic Int> :
7208   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7209          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7210          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7211
7212 let ExeDomain = SSEPackedSingle in {
7213   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7214                                       int_x86_avx_vbroadcast_ss>;
7215   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7216                                       int_x86_avx_vbroadcast_ss_256>;
7217 }
7218 let ExeDomain = SSEPackedDouble in
7219 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7220                                     int_x86_avx_vbroadcast_sd_256>;
7221 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7222                                    int_x86_avx_vbroadcastf128_pd_256>;
7223
7224 let ExeDomain = SSEPackedSingle in {
7225   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7226                                            int_x86_avx2_vbroadcast_ss_ps>;
7227   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7228                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7229 }
7230 let ExeDomain = SSEPackedDouble in
7231 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7232                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7233
7234 let Predicates = [HasAVX2] in
7235 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7236                                    int_x86_avx2_vbroadcasti128>;
7237
7238 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7239           (VBROADCASTF128 addr:$src)>;
7240
7241
7242 //===----------------------------------------------------------------------===//
7243 // VINSERTF128 - Insert packed floating-point values
7244 //
7245 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7246 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7247           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7248           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7249           []>, VEX_4V;
7250 let mayLoad = 1 in
7251 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7252           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7253           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7254           []>, VEX_4V;
7255 }
7256
7257 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7258           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7259 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7260           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7261 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7262           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7263
7264 //===----------------------------------------------------------------------===//
7265 // VEXTRACTF128 - Extract packed floating-point values
7266 //
7267 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7268 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7269           (ins VR256:$src1, i8imm:$src2),
7270           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7271           []>, VEX;
7272 let mayStore = 1 in
7273 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7274           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7275           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7276           []>, VEX;
7277 }
7278
7279 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7280           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7281 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7282           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7283 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7284           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7285
7286 //===----------------------------------------------------------------------===//
7287 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7288 //
7289 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7290                           Intrinsic IntLd, Intrinsic IntLd256,
7291                           Intrinsic IntSt, Intrinsic IntSt256> {
7292   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7293              (ins VR128:$src1, f128mem:$src2),
7294              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7295              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7296              VEX_4V;
7297   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7298              (ins VR256:$src1, f256mem:$src2),
7299              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7300              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7301              VEX_4V;
7302   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7303              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7304              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7305              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7306   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7307              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7308              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7309              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7310 }
7311
7312 let ExeDomain = SSEPackedSingle in
7313 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7314                                  int_x86_avx_maskload_ps,
7315                                  int_x86_avx_maskload_ps_256,
7316                                  int_x86_avx_maskstore_ps,
7317                                  int_x86_avx_maskstore_ps_256>;
7318 let ExeDomain = SSEPackedDouble in
7319 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7320                                  int_x86_avx_maskload_pd,
7321                                  int_x86_avx_maskload_pd_256,
7322                                  int_x86_avx_maskstore_pd,
7323                                  int_x86_avx_maskstore_pd_256>;
7324
7325 //===----------------------------------------------------------------------===//
7326 // VPERMIL - Permute Single and Double Floating-Point Values
7327 //
7328 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7329                       RegisterClass RC, X86MemOperand x86memop_f,
7330                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7331                       Intrinsic IntVar, Intrinsic IntImm> {
7332   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7333              (ins RC:$src1, RC:$src2),
7334              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7335              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7336   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7337              (ins RC:$src1, x86memop_i:$src2),
7338              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7339              [(set RC:$dst, (IntVar RC:$src1,
7340                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7341
7342   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7343              (ins RC:$src1, i8imm:$src2),
7344              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7345              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7346   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7347              (ins x86memop_f:$src1, i8imm:$src2),
7348              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7349              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7350 }
7351
7352 let ExeDomain = SSEPackedSingle in {
7353   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7354                                memopv4f32, memopv2i64,
7355                                int_x86_avx_vpermilvar_ps,
7356                                int_x86_avx_vpermil_ps>;
7357   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7358                                memopv8f32, memopv4i64,
7359                                int_x86_avx_vpermilvar_ps_256,
7360                                int_x86_avx_vpermil_ps_256>;
7361 }
7362 let ExeDomain = SSEPackedDouble in {
7363   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7364                                memopv2f64, memopv2i64,
7365                                int_x86_avx_vpermilvar_pd,
7366                                int_x86_avx_vpermil_pd>;
7367   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7368                                memopv4f64, memopv4i64,
7369                                int_x86_avx_vpermilvar_pd_256,
7370                                int_x86_avx_vpermil_pd_256>;
7371 }
7372
7373 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7374           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7375 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7376           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7377 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7378           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7379 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7380           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7381 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7382           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7383 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7384           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7385 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7386                                (i8 imm:$imm))),
7387           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7388 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7389           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7390
7391 //===----------------------------------------------------------------------===//
7392 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7393 //
7394 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7395 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7396           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7397           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7398           []>, VEX_4V;
7399 let mayLoad = 1 in
7400 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7401           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7402           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7403           []>, VEX_4V;
7404 }
7405
7406 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7407           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7408 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7409           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7410 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7411           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7412
7413 def : Pat<(int_x86_avx_vperm2f128_ps_256
7414                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7415           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7416 def : Pat<(int_x86_avx_vperm2f128_pd_256
7417                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7418           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7419 def : Pat<(int_x86_avx_vperm2f128_si_256
7420                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7421           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7422
7423 //===----------------------------------------------------------------------===//
7424 // VZERO - Zero YMM registers
7425 //
7426 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7427             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7428   // Zero All YMM registers
7429   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7430                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7431
7432   // Zero Upper bits of YMM registers
7433   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7434                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7435 }
7436
7437 //===----------------------------------------------------------------------===//
7438 // Half precision conversion instructions
7439 //===----------------------------------------------------------------------===//
7440 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7441 let Predicates = [HasAVX, HasF16C] in {
7442   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7443              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7444              [(set RC:$dst, (Int VR128:$src))]>,
7445              T8, OpSize, VEX;
7446   let neverHasSideEffects = 1, mayLoad = 1 in
7447   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7448              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7449 }
7450 }
7451
7452 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7453 let Predicates = [HasAVX, HasF16C] in {
7454   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7455                (ins RC:$src1, i32i8imm:$src2),
7456                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7457                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7458                TA, OpSize, VEX;
7459   let neverHasSideEffects = 1, mayLoad = 1 in
7460   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7461                (ins RC:$src1, i32i8imm:$src2),
7462                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7463                TA, OpSize, VEX;
7464 }
7465 }
7466
7467 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7468 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7469 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7470 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7471
7472 //===----------------------------------------------------------------------===//
7473 // AVX2 Instructions
7474 //===----------------------------------------------------------------------===//
7475
7476 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7477 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7478                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7479                  X86MemOperand x86memop> {
7480   let isCommutable = 1 in
7481   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7482         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7483         !strconcat(OpcodeStr,
7484             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7485         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7486         VEX_4V;
7487   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7488         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7489         !strconcat(OpcodeStr,
7490             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7491         [(set RC:$dst,
7492           (IntId RC:$src1,
7493            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7494         VEX_4V;
7495 }
7496
7497 let isCommutable = 0 in {
7498 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7499                                    VR128, memopv2i64, i128mem>;
7500 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7501                                     VR256, memopv4i64, i256mem>;
7502 }
7503
7504 //===----------------------------------------------------------------------===//
7505 // VPBROADCAST - Load from memory and broadcast to all elements of the
7506 //               destination operand
7507 //
7508 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7509                           X86MemOperand x86memop, PatFrag ld_frag,
7510                           Intrinsic Int128, Intrinsic Int256> {
7511   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7512                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7513                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7514   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7515                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7516                   [(set VR128:$dst,
7517                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7518   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7519                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7520                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7521   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7522                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7523                    [(set VR256:$dst,
7524                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7525 }
7526
7527 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7528                                     int_x86_avx2_pbroadcastb_128,
7529                                     int_x86_avx2_pbroadcastb_256>;
7530 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7531                                     int_x86_avx2_pbroadcastw_128,
7532                                     int_x86_avx2_pbroadcastw_256>;
7533 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7534                                     int_x86_avx2_pbroadcastd_128,
7535                                     int_x86_avx2_pbroadcastd_256>;
7536 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7537                                     int_x86_avx2_pbroadcastq_128,
7538                                     int_x86_avx2_pbroadcastq_256>;
7539
7540 let Predicates = [HasAVX2] in {
7541   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7542           (VPBROADCASTBrm addr:$src)>;
7543   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7544           (VPBROADCASTBYrm addr:$src)>;
7545   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7546           (VPBROADCASTWrm addr:$src)>;
7547   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7548           (VPBROADCASTWYrm addr:$src)>;
7549   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7550           (VPBROADCASTDrm addr:$src)>;
7551   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7552           (VPBROADCASTDYrm addr:$src)>;
7553   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7554           (VPBROADCASTQrm addr:$src)>;
7555   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7556           (VPBROADCASTQYrm addr:$src)>;
7557 }
7558
7559 // AVX1 broadcast patterns
7560 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7561           (VBROADCASTSSYrm addr:$src)>;
7562 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7563           (VBROADCASTSDrm addr:$src)>;
7564 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7565           (VBROADCASTSSYrm addr:$src)>;
7566 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7567           (VBROADCASTSDrm addr:$src)>;
7568
7569 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7570           (VBROADCASTSSrm addr:$src)>;
7571 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7572           (VBROADCASTSSrm addr:$src)>;
7573
7574 //===----------------------------------------------------------------------===//
7575 // VPERM - Permute instructions
7576 //
7577
7578 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7579                      Intrinsic Int> {
7580   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7581                    (ins VR256:$src1, VR256:$src2),
7582                    !strconcat(OpcodeStr,
7583                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7584                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7585   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7586                    (ins VR256:$src1, i256mem:$src2),
7587                    !strconcat(OpcodeStr,
7588                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7589                    [(set VR256:$dst, (Int VR256:$src1,
7590                                       (bitconvert (mem_frag addr:$src2))))]>,
7591                    VEX_4V;
7592 }
7593
7594 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7595 let ExeDomain = SSEPackedSingle in
7596 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7597
7598 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7599                          Intrinsic Int> {
7600   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7601                      (ins VR256:$src1, i8imm:$src2),
7602                      !strconcat(OpcodeStr,
7603                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7604                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7605   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7606                      (ins i256mem:$src1, i8imm:$src2),
7607                      !strconcat(OpcodeStr,
7608                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7609                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7610                      VEX;
7611 }
7612
7613 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7614                             VEX_W;
7615 let ExeDomain = SSEPackedDouble in
7616 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7617                              VEX_W;
7618
7619 //===----------------------------------------------------------------------===//
7620 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7621 //
7622 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7623           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7624           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7625           [(set VR256:$dst,
7626            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7627           VEX_4V;
7628 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7629           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7630           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7631           [(set VR256:$dst,
7632            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7633             imm:$src3))]>,
7634           VEX_4V;
7635
7636 let Predicates = [HasAVX2] in {
7637 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7638           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7639 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7640           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7641 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7642           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7643 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7644           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7645
7646 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7647                   (i8 imm:$imm))),
7648           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7649 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7650                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7651           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7652 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7653                   (i8 imm:$imm))),
7654           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7655 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7656                   (i8 imm:$imm))),
7657           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7658 }
7659
7660 // AVX1 patterns
7661 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7662           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7663 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7664           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7665 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7666           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7667 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7668           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7669 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7670           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7671 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7672           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7673
7674 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7675                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7676           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7677 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7678                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7679           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7680 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7681                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7682           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7683 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7684                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7685           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7686 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7687                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7688           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7689 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7690                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7691           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7692
7693
7694 //===----------------------------------------------------------------------===//
7695 // VINSERTI128 - Insert packed integer values
7696 //
7697 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7698           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7699           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7700           [(set VR256:$dst,
7701             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7702           VEX_4V;
7703 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7704           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7705           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7706           [(set VR256:$dst,
7707             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7708              imm:$src3))]>, VEX_4V;
7709
7710 let Predicates = [HasAVX2] in {
7711 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7712                                    (i32 imm)),
7713           (VINSERTI128rr VR256:$src1, VR128:$src2,
7714                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7715 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7716                                    (i32 imm)),
7717           (VINSERTI128rr VR256:$src1, VR128:$src2,
7718                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7719 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7720                                    (i32 imm)),
7721           (VINSERTI128rr VR256:$src1, VR128:$src2,
7722                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7723 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7724                                    (i32 imm)),
7725           (VINSERTI128rr VR256:$src1, VR128:$src2,
7726                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7727 }
7728
7729 // AVX1 patterns
7730 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7731                                    (i32 imm)),
7732           (VINSERTF128rr VR256:$src1, VR128:$src2,
7733                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7734 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7735                                    (i32 imm)),
7736           (VINSERTF128rr VR256:$src1, VR128:$src2,
7737                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7738 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7739                                    (i32 imm)),
7740           (VINSERTF128rr VR256:$src1, VR128:$src2,
7741                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7742 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7743                                    (i32 imm)),
7744           (VINSERTF128rr VR256:$src1, VR128:$src2,
7745                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7746 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7747                                    (i32 imm)),
7748           (VINSERTF128rr VR256:$src1, VR128:$src2,
7749                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7750 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7751                                    (i32 imm)),
7752           (VINSERTF128rr VR256:$src1, VR128:$src2,
7753                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7754
7755 //===----------------------------------------------------------------------===//
7756 // VEXTRACTI128 - Extract packed integer values
7757 //
7758 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7759           (ins VR256:$src1, i8imm:$src2),
7760           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7761           [(set VR128:$dst,
7762             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7763           VEX;
7764 let neverHasSideEffects = 1, mayStore = 1 in
7765 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7766           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7767           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7768
7769 let Predicates = [HasAVX2] in {
7770 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7771           (v2i64 (VEXTRACTI128rr
7772                     (v4i64 VR256:$src1),
7773                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7774 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7775           (v4i32 (VEXTRACTI128rr
7776                     (v8i32 VR256:$src1),
7777                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7778 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7779           (v8i16 (VEXTRACTI128rr
7780                     (v16i16 VR256:$src1),
7781                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7782 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7783           (v16i8 (VEXTRACTI128rr
7784                     (v32i8 VR256:$src1),
7785                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7786 }
7787
7788 // AVX1 patterns
7789 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7790           (v4f32 (VEXTRACTF128rr
7791                     (v8f32 VR256:$src1),
7792                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7793 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7794           (v2f64 (VEXTRACTF128rr
7795                     (v4f64 VR256:$src1),
7796                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7797 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7798           (v2i64 (VEXTRACTF128rr
7799                     (v4i64 VR256:$src1),
7800                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7801 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7802           (v4i32 (VEXTRACTF128rr
7803                     (v8i32 VR256:$src1),
7804                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7805 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7806           (v8i16 (VEXTRACTF128rr
7807                     (v16i16 VR256:$src1),
7808                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7809 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7810           (v16i8 (VEXTRACTF128rr
7811                     (v32i8 VR256:$src1),
7812                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7813
7814 //===----------------------------------------------------------------------===//
7815 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7816 //
7817 multiclass avx2_pmovmask<string OpcodeStr,
7818                          Intrinsic IntLd128, Intrinsic IntLd256,
7819                          Intrinsic IntSt128, Intrinsic IntSt256> {
7820   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7821              (ins VR128:$src1, i128mem:$src2),
7822              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7823              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7824   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7825              (ins VR256:$src1, i256mem:$src2),
7826              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7827              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7828   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7829              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7830              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7831              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7832   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7833              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7834              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7835              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7836 }
7837
7838 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7839                                 int_x86_avx2_maskload_d,
7840                                 int_x86_avx2_maskload_d_256,
7841                                 int_x86_avx2_maskstore_d,
7842                                 int_x86_avx2_maskstore_d_256>;
7843 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7844                                 int_x86_avx2_maskload_q,
7845                                 int_x86_avx2_maskload_q_256,
7846                                 int_x86_avx2_maskstore_q,
7847                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7848
7849
7850 //===----------------------------------------------------------------------===//
7851 // Variable Bit Shifts
7852 //
7853 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7854                           ValueType vt128, ValueType vt256> {
7855   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7856              (ins VR128:$src1, VR128:$src2),
7857              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7858              [(set VR128:$dst,
7859                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7860              VEX_4V;
7861   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7862              (ins VR128:$src1, i128mem:$src2),
7863              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7864              [(set VR128:$dst,
7865                (vt128 (OpNode VR128:$src1,
7866                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7867              VEX_4V;
7868   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7869              (ins VR256:$src1, VR256:$src2),
7870              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7871              [(set VR256:$dst,
7872                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7873              VEX_4V;
7874   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7875              (ins VR256:$src1, i256mem:$src2),
7876              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7877              [(set VR256:$dst,
7878                (vt256 (OpNode VR256:$src1,
7879                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7880              VEX_4V;
7881 }
7882
7883 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7884 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7885 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7886 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7887 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;