lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 308                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 309   let Predicates = [HasAVX] in
 310   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasSSE1] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (MOVSSrr (v4f32 VR128:$src1),
 412                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSSrr (v4i32 VR128:$src1),
 415                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 418   // MOVSS to the lower bits.
 419   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 420             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 421   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 422             (MOVSSrr (v4f32 (V_SET0)),
 423                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 424   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 425             (MOVSSrr (v4i32 (V_SET0)),
 426                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 427   }
 428
 429   let AddedComplexity = 20 in {
 430   // MOVSSrm zeros the high parts of the register; represent this
 431   // with SUBREG_TO_REG.
 432   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 433             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 434   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 435             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 436   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   }
 439
 440   // Extract and store.
 441   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 442                    addr:$dst),
 443             (MOVSSmr addr:$dst,
 444                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 445
 446   // Shuffle with MOVSS
 447   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 448             (MOVSSrr VR128:$src1, FR32:$src2)>;
 449   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 450             (MOVSSrr (v4i32 VR128:$src1),
 451                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 453             (MOVSSrr (v4f32 VR128:$src1),
 454                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 455 }
 456
 457 let Predicates = [HasSSE2] in {
 458   let AddedComplexity = 15 in {
 459   // Extract the low 64-bit value from one vector and insert it into another.
 460   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 461             (MOVSDrr (v2f64 VR128:$src1),
 462                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 463   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 464             (MOVSDrr (v2i64 VR128:$src1),
 465                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 466
 467   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 468   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 469             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 470   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 471             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 472
 473   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 474   // MOVSD to the lower bits.
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 476             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 477   }
 478
 479   let AddedComplexity = 20 in {
 480   // MOVSDrm zeros the high parts of the register; represent this
 481   // with SUBREG_TO_REG.
 482   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 483             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 484   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 485             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 486   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzload addr:$src)),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   }
 493
 494   // Extract and store.
 495   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 496                    addr:$dst),
 497             (MOVSDmr addr:$dst,
 498                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 499
 500   // Shuffle with MOVSD
 501   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 502             (MOVSDrr VR128:$src1, FR64:$src2)>;
 503   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 504             (MOVSDrr (v2i64 VR128:$src1),
 505                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 507             (MOVSDrr (v2f64 VR128:$src1),
 508                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 509   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 510             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 511   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 513
 514   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 515   // is during lowering, where it's not possible to recognize the fold cause
 516   // it has two uses through a bitcast. One use disappears at isel time and the
 517   // fold opportunity reappears.
 518   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 519             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 520   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 521             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564   }
 565
 566   let AddedComplexity = 20 in {
 567   // MOVSSrm zeros the high parts of the register; represent this
 568   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 569   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 570             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 571   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 572             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 573   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 574             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 575
 576   // MOVSDrm zeros the high parts of the register; represent this
 577   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 578   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 579             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 580   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 581             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 582   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 583             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 584   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 585             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 586   def : Pat<(v2f64 (X86vzload addr:$src)),
 587             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 588
 589   // Represent the same patterns above but in the form they appear for
 590   // 256-bit types
 591   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 592                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 593             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 594   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 595                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 596             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 597   }
 598   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 599                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 600             (SUBREG_TO_REG (i32 0),
 601                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 602                            sub_xmm)>;
 603   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 604                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 605             (SUBREG_TO_REG (i64 0),
 606                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 607                            sub_xmm)>;
 608
 609   // Extract and store.
 610   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 611                    addr:$dst),
 612             (VMOVSSmr addr:$dst,
 613                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 614   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 615                    addr:$dst),
 616             (VMOVSDmr addr:$dst,
 617                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 621             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 622   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 623             (VMOVSSrr (v4i32 VR128:$src1),
 624                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 625   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 626             (VMOVSSrr (v4f32 VR128:$src1),
 627                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 628
 629   // Shuffle with VMOVSD
 630   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 631             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 632   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 633             (VMOVSDrr (v2i64 VR128:$src1),
 634                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 635   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 636             (VMOVSDrr (v2f64 VR128:$src1),
 637                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 638   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 639             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 640                                                    sub_sd))>;
 641   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 642             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 643                                                    sub_sd))>;
 644
 645   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 646   // is during lowering, where it's not possible to recognize the fold cause
 647   // it has two uses through a bitcast. One use disappears at isel time and the
 648   // fold opportunity reappears.
 649   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 650             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 651                                                    sub_sd))>;
 652   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 653             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 654                                                    sub_sd))>;
 655   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 656             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 657                                                    sub_sd))>;
 658   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 659             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 660                                                    sub_sd))>;
 661 }
 662
 663 //===----------------------------------------------------------------------===//
 664 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 665 //===----------------------------------------------------------------------===//
 666
 667 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 668                             X86MemOperand x86memop, PatFrag ld_frag,
 669                             string asm, Domain d,
 670                             bit IsReMaterializable = 1> {
 671 let neverHasSideEffects = 1 in
 672   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 673               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 674 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 675   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 676               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 677                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 678 }
 679
 680 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 681                               "movaps", SSEPackedSingle>, TB, VEX;
 682 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 683                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 684 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 685                               "movups", SSEPackedSingle>, TB, VEX;
 686 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 687                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 688
 689 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 690                               "movaps", SSEPackedSingle>, TB, VEX;
 691 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 692                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 693 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 694                               "movups", SSEPackedSingle>, TB, VEX;
 695 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 696                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 697 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 698                               "movaps", SSEPackedSingle>, TB;
 699 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 700                               "movapd", SSEPackedDouble>, TB, OpSize;
 701 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 702                               "movups", SSEPackedSingle>, TB;
 703 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 704                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 705
 706 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 707                    "movaps\t{$src, $dst|$dst, $src}",
 708                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 709 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 710                    "movapd\t{$src, $dst|$dst, $src}",
 711                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 712 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 713                    "movups\t{$src, $dst|$dst, $src}",
 714                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 715 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 716                    "movupd\t{$src, $dst|$dst, $src}",
 717                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 718 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 719                    "movaps\t{$src, $dst|$dst, $src}",
 720                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 721 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 722                    "movapd\t{$src, $dst|$dst, $src}",
 723                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 724 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 725                    "movups\t{$src, $dst|$dst, $src}",
 726                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 727 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 728                    "movupd\t{$src, $dst|$dst, $src}",
 729                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 730
 731 // For disassembler
 732 let isCodeGenOnly = 1 in {
 733   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 734                           (ins VR128:$src),
 735                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 736   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 737                            (ins VR128:$src),
 738                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 739   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 740                            (ins VR128:$src),
 741                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 742   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 743                            (ins VR128:$src),
 744                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 745   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 746                             (ins VR256:$src),
 747                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 748   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 749                             (ins VR256:$src),
 750                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 751   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 752                             (ins VR256:$src),
 753                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 754   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 755                             (ins VR256:$src),
 756                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 757 }
 758
 759 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 760 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 761           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 762
 763 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 764 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 765           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 766
 767 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 768                    "movaps\t{$src, $dst|$dst, $src}",
 769                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 770 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 771                    "movapd\t{$src, $dst|$dst, $src}",
 772                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 773 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 774                    "movups\t{$src, $dst|$dst, $src}",
 775                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 776 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 777                    "movupd\t{$src, $dst|$dst, $src}",
 778                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 779
 780 // For disassembler
 781 let isCodeGenOnly = 1 in {
 782   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 783                          "movaps\t{$src, $dst|$dst, $src}", []>;
 784   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 785                          "movapd\t{$src, $dst|$dst, $src}", []>;
 786   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 787                          "movups\t{$src, $dst|$dst, $src}", []>;
 788   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 789                          "movupd\t{$src, $dst|$dst, $src}", []>;
 790 }
 791
 792 let Predicates = [HasAVX] in {
 793   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 794             (VMOVUPSmr addr:$dst, VR128:$src)>;
 795   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 796             (VMOVUPDmr addr:$dst, VR128:$src)>;
 797 }
 798
 799 let Predicates = [HasSSE1] in
 800   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 801             (MOVUPSmr addr:$dst, VR128:$src)>;
 802 let Predicates = [HasSSE2] in
 803   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 804             (MOVUPDmr addr:$dst, VR128:$src)>;
 805
 806 // Use movaps / movups for SSE integer load / store (one byte shorter).
 807 // The instructions selected below are then converted to MOVDQA/MOVDQU
 808 // during the SSE domain pass.
 809 let Predicates = [HasSSE1] in {
 810   def : Pat<(alignedloadv4i32 addr:$src),
 811             (MOVAPSrm addr:$src)>;
 812   def : Pat<(loadv4i32 addr:$src),
 813             (MOVUPSrm addr:$src)>;
 814   def : Pat<(alignedloadv2i64 addr:$src),
 815             (MOVAPSrm addr:$src)>;
 816   def : Pat<(loadv2i64 addr:$src),
 817             (MOVUPSrm addr:$src)>;
 818
 819   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 820             (MOVAPSmr addr:$dst, VR128:$src)>;
 821   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 822             (MOVAPSmr addr:$dst, VR128:$src)>;
 823   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 824             (MOVAPSmr addr:$dst, VR128:$src)>;
 825   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 826             (MOVAPSmr addr:$dst, VR128:$src)>;
 827   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 828             (MOVUPSmr addr:$dst, VR128:$src)>;
 829   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 830             (MOVUPSmr addr:$dst, VR128:$src)>;
 831   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 832             (MOVUPSmr addr:$dst, VR128:$src)>;
 833   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 834             (MOVUPSmr addr:$dst, VR128:$src)>;
 835 }
 836
 837 // Use vmovaps/vmovups for AVX integer load/store.
 838 let Predicates = [HasAVX] in {
 839   // 128-bit load/store
 840   def : Pat<(alignedloadv4i32 addr:$src),
 841             (VMOVAPSrm addr:$src)>;
 842   def : Pat<(loadv4i32 addr:$src),
 843             (VMOVUPSrm addr:$src)>;
 844   def : Pat<(alignedloadv2i64 addr:$src),
 845             (VMOVAPSrm addr:$src)>;
 846   def : Pat<(loadv2i64 addr:$src),
 847             (VMOVUPSrm addr:$src)>;
 848
 849   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 850             (VMOVAPSmr addr:$dst, VR128:$src)>;
 851   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 852             (VMOVAPSmr addr:$dst, VR128:$src)>;
 853   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 854             (VMOVAPSmr addr:$dst, VR128:$src)>;
 855   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 856             (VMOVAPSmr addr:$dst, VR128:$src)>;
 857   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 860             (VMOVUPSmr addr:$dst, VR128:$src)>;
 861   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 862             (VMOVUPSmr addr:$dst, VR128:$src)>;
 863   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 864             (VMOVUPSmr addr:$dst, VR128:$src)>;
 865
 866   // 256-bit load/store
 867   def : Pat<(alignedloadv4i64 addr:$src),
 868             (VMOVAPSYrm addr:$src)>;
 869   def : Pat<(loadv4i64 addr:$src),
 870             (VMOVUPSYrm addr:$src)>;
 871   def : Pat<(alignedloadv8i32 addr:$src),
 872             (VMOVAPSYrm addr:$src)>;
 873   def : Pat<(loadv8i32 addr:$src),
 874             (VMOVUPSYrm addr:$src)>;
 875   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 876             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 877   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 878             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 879   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 880             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 881   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 882             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 883   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 884             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 885   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 886             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 887   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 888             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 889   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 890             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 891 }
 892
 893 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 894 // bits are disregarded. FIXME: Set encoding to pseudo!
 895 let neverHasSideEffects = 1 in {
 896 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 897                      "movaps\t{$src, $dst|$dst, $src}", []>;
 898 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 899                      "movapd\t{$src, $dst|$dst, $src}", []>;
 900 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 901                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 902 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 903                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 904 }
 905
 906 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 907 // bits are disregarded. FIXME: Set encoding to pseudo!
 908 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 909 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 910                      "movaps\t{$src, $dst|$dst, $src}",
 911                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 912 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 913                      "movapd\t{$src, $dst|$dst, $src}",
 914                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 915 let isCodeGenOnly = 1 in {
 916   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 917                          "movaps\t{$src, $dst|$dst, $src}",
 918                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 919   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 920                          "movapd\t{$src, $dst|$dst, $src}",
 921                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 922 }
 923 }
 924
 925 //===----------------------------------------------------------------------===//
 926 // SSE 1 & 2 - Move Low packed FP Instructions
 927 //===----------------------------------------------------------------------===//
 928
 929 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 930                                  PatFrag mov_frag, string base_opc,
 931                                  string asm_opr> {
 932   def PSrm : PI<opc, MRMSrcMem,
 933          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 934          !strconcat(base_opc, "s", asm_opr),
 935      [(set RC:$dst,
 936        (mov_frag RC:$src1,
 937               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 938               SSEPackedSingle>, TB;
 939
 940   def PDrm : PI<opc, MRMSrcMem,
 941          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 942          !strconcat(base_opc, "d", asm_opr),
 943      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 944                               (scalar_to_vector (loadf64 addr:$src2)))))],
 945               SSEPackedDouble>, TB, OpSize;
 946 }
 947
 948 let AddedComplexity = 20 in {
 949   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 950                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 951 }
 952 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 953   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 954                                    "\t{$src2, $dst|$dst, $src2}">;
 955 }
 956
 957 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 958                    "movlps\t{$src, $dst|$dst, $src}",
 959                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 960                                  (iPTR 0))), addr:$dst)]>, VEX;
 961 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 962                    "movlpd\t{$src, $dst|$dst, $src}",
 963                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 964                                  (iPTR 0))), addr:$dst)]>, VEX;
 965 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 966                    "movlps\t{$src, $dst|$dst, $src}",
 967                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 968                                  (iPTR 0))), addr:$dst)]>;
 969 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 970                    "movlpd\t{$src, $dst|$dst, $src}",
 971                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 972                                  (iPTR 0))), addr:$dst)]>;
 973
 974 let Predicates = [HasAVX] in {
 975   let AddedComplexity = 20 in {
 976     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 977     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 978               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 979     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 980               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 981     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 982     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 983               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 984     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 985               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 986   }
 987
 988   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 989   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 990             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 991   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 992                                  VR128:$src2)), addr:$src1),
 993             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 994
 995   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 996   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 997             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 998   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 999             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1000
1001   // Shuffle with VMOVLPS
1002   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1003             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1004   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1005             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1006   def : Pat<(X86Movlps VR128:$src1,
1007                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1008             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1009
1010   // Shuffle with VMOVLPD
1011   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1012             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1013   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1014             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1015   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1016                               (scalar_to_vector (loadf64 addr:$src2)))),
1017             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1018
1019   // Store patterns
1020   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1021                    addr:$src1),
1022             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1023   def : Pat<(store (v4i32 (X86Movlps
1024                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1025             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1026   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1027                    addr:$src1),
1028             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1029   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1030                    addr:$src1),
1031             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1032 }
1033
1034 let Predicates = [HasSSE1] in {
1035   let AddedComplexity = 20 in {
1036     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1037     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1038               (MOVLPSrm VR128:$src1, addr:$src2)>;
1039     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1040               (MOVLPSrm VR128:$src1, addr:$src2)>;
1041   }
1042
1043   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1044   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1045                                  (iPTR 0))), addr:$src1),
1046             (MOVLPSmr addr:$src1, VR128:$src2)>;
1047   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1048             (MOVLPSmr addr:$src1, VR128:$src2)>;
1049   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1050                                  VR128:$src2)), addr:$src1),
1051             (MOVLPSmr addr:$src1, VR128:$src2)>;
1052
1053   // Shuffle with MOVLPS
1054   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1055             (MOVLPSrm VR128:$src1, addr:$src2)>;
1056   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1057             (MOVLPSrm VR128:$src1, addr:$src2)>;
1058   def : Pat<(X86Movlps VR128:$src1,
1059                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1060             (MOVLPSrm VR128:$src1, addr:$src2)>;
1061   def : Pat<(X86Movlps VR128:$src1,
1062                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1063             (MOVLPSrm VR128:$src1, addr:$src2)>;
1064
1065   // Store patterns
1066   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1067                                       addr:$src1),
1068             (MOVLPSmr addr:$src1, VR128:$src2)>;
1069   def : Pat<(store (v4i32 (X86Movlps
1070                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1071                               addr:$src1),
1072             (MOVLPSmr addr:$src1, VR128:$src2)>;
1073 }
1074
1075 let Predicates = [HasSSE2] in {
1076   let AddedComplexity = 20 in {
1077     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1078     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1079               (MOVLPDrm VR128:$src1, addr:$src2)>;
1080     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1081               (MOVLPDrm VR128:$src1, addr:$src2)>;
1082   }
1083
1084   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1085   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1086             (MOVLPDmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1088             (MOVLPDmr addr:$src1, VR128:$src2)>;
1089
1090   // Shuffle with MOVLPD
1091   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1092             (MOVLPDrm VR128:$src1, addr:$src2)>;
1093   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1094             (MOVLPDrm VR128:$src1, addr:$src2)>;
1095   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1096                               (scalar_to_vector (loadf64 addr:$src2)))),
1097             (MOVLPDrm VR128:$src1, addr:$src2)>;
1098
1099   // Store patterns
1100   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1101                            addr:$src1),
1102             (MOVLPDmr addr:$src1, VR128:$src2)>;
1103   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1104                            addr:$src1),
1105             (MOVLPDmr addr:$src1, VR128:$src2)>;
1106 }
1107
1108 //===----------------------------------------------------------------------===//
1109 // SSE 1 & 2 - Move Hi packed FP Instructions
1110 //===----------------------------------------------------------------------===//
1111
1112 let AddedComplexity = 20 in {
1113   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1114                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1115 }
1116 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1117   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1118                                    "\t{$src2, $dst|$dst, $src2}">;
1119 }
1120
1121 // v2f64 extract element 1 is always custom lowered to unpack high to low
1122 // and extract element 0 so the non-store version isn't too horrible.
1123 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1124                    "movhps\t{$src, $dst|$dst, $src}",
1125                    [(store (f64 (vector_extract
1126                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1127                                          (undef)), (iPTR 0))), addr:$dst)]>,
1128                    VEX;
1129 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1130                    "movhpd\t{$src, $dst|$dst, $src}",
1131                    [(store (f64 (vector_extract
1132                                  (v2f64 (unpckh VR128:$src, (undef))),
1133                                  (iPTR 0))), addr:$dst)]>,
1134                    VEX;
1135 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1136                    "movhps\t{$src, $dst|$dst, $src}",
1137                    [(store (f64 (vector_extract
1138                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1139                                          (undef)), (iPTR 0))), addr:$dst)]>;
1140 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1141                    "movhpd\t{$src, $dst|$dst, $src}",
1142                    [(store (f64 (vector_extract
1143                                  (v2f64 (unpckh VR128:$src, (undef))),
1144                                  (iPTR 0))), addr:$dst)]>;
1145
1146 let Predicates = [HasAVX] in {
1147   // VMOVHPS patterns
1148   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1149             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1150   def : Pat<(X86Movlhps VR128:$src1,
1151                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1152             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1153   def : Pat<(X86Movlhps VR128:$src1,
1154                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1155             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1156   def : Pat<(X86Movlhps VR128:$src1,
1157                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1158             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1159
1160   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1161   // is during lowering, where it's not possible to recognize the load fold cause
1162   // it has two uses through a bitcast. One use disappears at isel time and the
1163   // fold opportunity reappears.
1164   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1165                       (scalar_to_vector (loadf64 addr:$src2)))),
1166             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1167
1168   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1169   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1170                       (scalar_to_vector (loadf64 addr:$src2)))),
1171             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1172
1173   // Store patterns
1174   def : Pat<(store (f64 (vector_extract
1175             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1176             (VMOVHPSmr addr:$dst, VR128:$src)>;
1177   def : Pat<(store (f64 (vector_extract
1178             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1179             (VMOVHPDmr addr:$dst, VR128:$src)>;
1180 }
1181
1182 let Predicates = [HasSSE1] in {
1183   // MOVHPS patterns
1184   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1185             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1186   def : Pat<(X86Movlhps VR128:$src1,
1187                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1188             (MOVHPSrm VR128:$src1, addr:$src2)>;
1189   def : Pat<(X86Movlhps VR128:$src1,
1190                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1191             (MOVHPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(X86Movlhps VR128:$src1,
1193                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1194             (MOVHPSrm VR128:$src1, addr:$src2)>;
1195
1196   // Store patterns
1197   def : Pat<(store (f64 (vector_extract
1198             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1199             (MOVHPSmr addr:$dst, VR128:$src)>;
1200 }
1201
1202 let Predicates = [HasSSE2] in {
1203   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1204   // is during lowering, where it's not possible to recognize the load fold cause
1205   // it has two uses through a bitcast. One use disappears at isel time and the
1206   // fold opportunity reappears.
1207   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1208                       (scalar_to_vector (loadf64 addr:$src2)))),
1209             (MOVHPDrm VR128:$src1, addr:$src2)>;
1210
1211   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1212   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1213                       (scalar_to_vector (loadf64 addr:$src2)))),
1214             (MOVHPDrm VR128:$src1, addr:$src2)>;
1215
1216   // Store patterns
1217   def : Pat<(store (f64 (vector_extract
1218             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1219             (MOVHPDmr addr:$dst, VR128:$src)>;
1220 }
1221
1222 //===----------------------------------------------------------------------===//
1223 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1224 //===----------------------------------------------------------------------===//
1225
1226 let AddedComplexity = 20 in {
1227   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1228                                        (ins VR128:$src1, VR128:$src2),
1229                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1230                       [(set VR128:$dst,
1231                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1232                       VEX_4V;
1233   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1234                                        (ins VR128:$src1, VR128:$src2),
1235                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1236                       [(set VR128:$dst,
1237                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1238                       VEX_4V;
1239 }
1240 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1241   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1242                                        (ins VR128:$src1, VR128:$src2),
1243                       "movlhps\t{$src2, $dst|$dst, $src2}",
1244                       [(set VR128:$dst,
1245                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1246   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1247                                        (ins VR128:$src1, VR128:$src2),
1248                       "movhlps\t{$src2, $dst|$dst, $src2}",
1249                       [(set VR128:$dst,
1250                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1251 }
1252
1253 let Predicates = [HasAVX] in {
1254   // MOVLHPS patterns
1255   let AddedComplexity = 20 in {
1256     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1257               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1258     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1259               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1260
1261     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1262     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1263               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1264   }
1265   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1266             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1267   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1268             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1269   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1270             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1271
1272   // MOVHLPS patterns
1273   let AddedComplexity = 20 in {
1274     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1275     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1276               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1277
1278     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1279     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1280               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1281     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1282               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1283   }
1284
1285   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1286             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1287   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1288             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1289 }
1290
1291 let Predicates = [HasSSE1] in {
1292   // MOVLHPS patterns
1293   let AddedComplexity = 20 in {
1294     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1295               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1296     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1297               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1298
1299     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1300     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1301               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1302   }
1303   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1304             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1305   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1306             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1307   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1308             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1309
1310   // MOVHLPS patterns
1311   let AddedComplexity = 20 in {
1312     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1313     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1314               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1315
1316     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1317     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1318               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1319     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1320               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1321   }
1322
1323   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1324             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1325   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1326             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1327 }
1328
1329 //===----------------------------------------------------------------------===//
1330 // SSE 1 & 2 - Conversion Instructions
1331 //===----------------------------------------------------------------------===//
1332
1333 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1334                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1335                      string asm> {
1336   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1337                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1338   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1339                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1340 }
1341
1342 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1343                           X86MemOperand x86memop, string asm> {
1344   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1345   let mayLoad = 1 in
1346   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1347 }
1348
1349 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1350                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1351                          string asm, Domain d> {
1352   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1353                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1354   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1355                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1356 }
1357
1358 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1359                           X86MemOperand x86memop, string asm> {
1360   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1361               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1362   let mayLoad = 1 in
1363   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1364               (ins DstRC:$src1, x86memop:$src),
1365               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1366 }
1367
1368 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1369                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1370                                 VEX_LIG;
1371 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1372                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1373                                 VEX_W, VEX_LIG;
1374 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1375                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1376                                 VEX_LIG;
1377 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1378                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1379                                 VEX, VEX_W, VEX_LIG;
1380
1381 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1382 // register, but the same isn't true when only using memory operands,
1383 // provide other assembly "l" and "q" forms to address this explicitly
1384 // where appropriate to do so.
1385 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1386                                   VEX_4V, VEX_LIG;
1387 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1388                                   VEX_4V, VEX_W, VEX_LIG;
1389 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1390                                   VEX_4V, VEX_LIG;
1391 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1392                                   VEX_4V, VEX_LIG;
1393 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1394                                   VEX_4V, VEX_W, VEX_LIG;
1395
1396 let Predicates = [HasAVX] in {
1397   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1398             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1399   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1400             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1401   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1402             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1403   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1404             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1405
1406   def : Pat<(f32 (sint_to_fp GR32:$src)),
1407             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1408   def : Pat<(f32 (sint_to_fp GR64:$src)),
1409             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1410   def : Pat<(f64 (sint_to_fp GR32:$src)),
1411             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1412   def : Pat<(f64 (sint_to_fp GR64:$src)),
1413             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1414 }
1415
1416 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1417                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1418 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1419                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1420 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1421                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1422 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1423                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1424 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1425                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1426 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1427                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1428 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1429                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1430 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1431                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1432
1433 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1434 // and/or XMM operand(s).
1435
1436 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1437                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1438                          string asm> {
1439   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1440               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1441               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1442   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1443               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1444               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1445 }
1446
1447 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1448                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1449                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1450   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1451               !if(Is2Addr,
1452                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1453                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1454               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1455   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1456               (ins DstRC:$src1, x86memop:$src2),
1457               !if(Is2Addr,
1458                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1459                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1460               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1461 }
1462
1463 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1464                       f128mem, load, "cvtsd2si">, XD, VEX;
1465 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1466                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1467                       XD, VEX, VEX_W;
1468
1469 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1470 // Get rid of this hack or rename the intrinsics, there are several
1471 // intructions that only match with the intrinsic form, why create duplicates
1472 // to let them be recognized by the assembler?
1473 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1474                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1475 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1476                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1477                       VEX_LIG;
1478
1479 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1480                 f128mem, load, "cvtsd2si{l}">, XD;
1481 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1482                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1483
1484
1485 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1486           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1487 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1488           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1489           VEX_W;
1490 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1491           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1492 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1493           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1494           VEX_4V, VEX_W;
1495
1496 let Constraints = "$src1 = $dst" in {
1497   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1498                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1499                         "cvtsi2ss">, XS;
1500   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1501                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1502                         "cvtsi2ss{q}">, XS, REX_W;
1503   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1504                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1505                         "cvtsi2sd">, XD;
1506   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1507                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1508                         "cvtsi2sd">, XD, REX_W;
1509 }
1510
1511 /// SSE 1 Only
1512
1513 // Aliases for intrinsics
1514 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1515                                     f32mem, load, "cvttss2si">, XS, VEX;
1516 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1517                                     int_x86_sse_cvttss2si64, f32mem, load,
1518                                     "cvttss2si">, XS, VEX, VEX_W;
1519 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1520                                     f128mem, load, "cvttsd2si">, XD, VEX;
1521 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1522                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1523                                     "cvttsd2si">, XD, VEX, VEX_W;
1524 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1525                                     f32mem, load, "cvttss2si">, XS;
1526 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1527                                     int_x86_sse_cvttss2si64, f32mem, load,
1528                                     "cvttss2si{q}">, XS, REX_W;
1529 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1530                                     f128mem, load, "cvttsd2si">, XD;
1531 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1532                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1533                                     "cvttsd2si{q}">, XD, REX_W;
1534
1535 let Pattern = []<dag> in {
1536 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1537                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1538                                VEX, VEX_LIG;
1539 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1540                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1541                                VEX_W, VEX_LIG;
1542 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1543                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1544                                SSEPackedSingle>, TB, VEX;
1545 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1546                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1547                                SSEPackedSingle>, TB, VEX;
1548 }
1549
1550 let Pattern = []<dag> in {
1551 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1552                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1553 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1554                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1555 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1556                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1557                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1558 }
1559
1560 let Predicates = [HasSSE1] in {
1561   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1562             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1563   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1564             (CVTSS2SIrm addr:$src)>;
1565   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1566             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1567   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1568             (CVTSS2SI64rm addr:$src)>;
1569 }
1570
1571 let Predicates = [HasAVX] in {
1572   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1573             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1574   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1575             (VCVTSS2SIrm addr:$src)>;
1576   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1577             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1578   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1579             (VCVTSS2SI64rm addr:$src)>;
1580 }
1581
1582 /// SSE 2 Only
1583
1584 // Convert scalar double to scalar single
1585 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1586                        (ins FR64:$src1, FR64:$src2),
1587                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1588                       VEX_4V, VEX_LIG;
1589 let mayLoad = 1 in
1590 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1591                        (ins FR64:$src1, f64mem:$src2),
1592                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1593                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1594
1595 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1596           Requires<[HasAVX]>;
1597
1598 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1599                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1600                       [(set FR32:$dst, (fround FR64:$src))]>;
1601 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1602                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1603                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1604                   Requires<[HasSSE2, OptForSize]>;
1605
1606 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1607                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1608                       XS, VEX_4V;
1609 let Constraints = "$src1 = $dst" in
1610 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1611                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1612
1613 // Convert scalar single to scalar double
1614 // SSE2 instructions with XS prefix
1615 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1616                     (ins FR32:$src1, FR32:$src2),
1617                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1618                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1619 let mayLoad = 1 in
1620 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1621                     (ins FR32:$src1, f32mem:$src2),
1622                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1623                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1624
1625 let Predicates = [HasAVX] in {
1626   def : Pat<(f64 (fextend FR32:$src)),
1627             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1628   def : Pat<(fextend (loadf32 addr:$src)),
1629             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1630   def : Pat<(extloadf32 addr:$src),
1631             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1632 }
1633
1634 def : Pat<(extloadf32 addr:$src),
1635           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1636           Requires<[HasAVX, OptForSpeed]>;
1637
1638 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1639                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1640                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1641                  Requires<[HasSSE2]>;
1642 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1643                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1644                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1645                  Requires<[HasSSE2, OptForSize]>;
1646
1647 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1648 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1649 // combine.
1650 // Since these loads aren't folded into the fextend, we have to match it
1651 // explicitly here.
1652 def : Pat<(fextend (loadf32 addr:$src)),
1653           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1654 def : Pat<(extloadf32 addr:$src),
1655           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1656
1657 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1658                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1659                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1660                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1661                                        VR128:$src2))]>, XS, VEX_4V,
1662                     Requires<[HasAVX]>;
1663 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1664                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1665                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1666                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1667                                        (load addr:$src2)))]>, XS, VEX_4V,
1668                     Requires<[HasAVX]>;
1669 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1670 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1671                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1672                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1673                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1674                                        VR128:$src2))]>, XS,
1675                     Requires<[HasSSE2]>;
1676 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1677                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1678                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1679                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1680                                        (load addr:$src2)))]>, XS,
1681                     Requires<[HasSSE2]>;
1682 }
1683
1684 // Convert doubleword to packed single/double fp
1685 // SSE2 instructions without OpSize prefix
1686 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1687                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1688                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1689                      TB, VEX, Requires<[HasAVX]>;
1690 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1691                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1692                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1693                                         (bitconvert (memopv2i64 addr:$src))))]>,
1694                      TB, VEX, Requires<[HasAVX]>;
1695 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1696                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1697                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1698                      TB, Requires<[HasSSE2]>;
1699 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1700                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1701                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1702                                         (bitconvert (memopv2i64 addr:$src))))]>,
1703                      TB, Requires<[HasSSE2]>;
1704
1705 // FIXME: why the non-intrinsic version is described as SSE3?
1706 // SSE2 instructions with XS prefix
1707 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1708                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1709                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1710                      XS, VEX, Requires<[HasAVX]>;
1711 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1712                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1713                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1714                                         (bitconvert (memopv2i64 addr:$src))))]>,
1715                      XS, VEX, Requires<[HasAVX]>;
1716 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1717                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1718                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1719                      XS, Requires<[HasSSE2]>;
1720 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1721                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1722                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1723                                         (bitconvert (memopv2i64 addr:$src))))]>,
1724                      XS, Requires<[HasSSE2]>;
1725
1726
1727 // Convert packed single/double fp to doubleword
1728 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1729                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1730 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1731                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1732 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1733                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1734 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1735                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1736 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1737                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1738 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1739                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1740
1741 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1742                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1743                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1744                         VEX;
1745 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1746                          (ins f128mem:$src),
1747                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1748                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1749                                             (memop addr:$src)))]>, VEX;
1750 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1752                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1753 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1754                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1755                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1756                                             (memop addr:$src)))]>;
1757
1758 // SSE2 packed instructions with XD prefix
1759 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1762                      XD, VEX, Requires<[HasAVX]>;
1763 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1764                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1765                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1766                                           (memop addr:$src)))]>,
1767                      XD, VEX, Requires<[HasAVX]>;
1768 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1769                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1770                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1771                      XD, Requires<[HasSSE2]>;
1772 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1773                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1774                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1775                                           (memop addr:$src)))]>,
1776                      XD, Requires<[HasSSE2]>;
1777
1778
1779 // Convert with truncation packed single/double fp to doubleword
1780 // SSE2 packed instructions with XS prefix
1781 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1782                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1783 let mayLoad = 1 in
1784 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1785                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1786 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1787                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1788 let mayLoad = 1 in
1789 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1790                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1791 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1792                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1793                       [(set VR128:$dst,
1794                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1795 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1796                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1797                       [(set VR128:$dst,
1798                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1799
1800 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1801                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1802                         [(set VR128:$dst,
1803                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1804                       XS, VEX, Requires<[HasAVX]>;
1805 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1806                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1807                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1808                                            (memop addr:$src)))]>,
1809                       XS, VEX, Requires<[HasAVX]>;
1810
1811 let Predicates = [HasSSE2] in {
1812   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1813             (Int_CVTDQ2PSrr VR128:$src)>;
1814   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1815             (CVTTPS2DQrr VR128:$src)>;
1816 }
1817
1818 let Predicates = [HasAVX] in {
1819   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1820             (Int_VCVTDQ2PSrr VR128:$src)>;
1821   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1822             (VCVTTPS2DQrr VR128:$src)>;
1823   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1824             (VCVTDQ2PSYrr VR256:$src)>;
1825   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1826             (VCVTTPS2DQYrr VR256:$src)>;
1827 }
1828
1829 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1830                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1831                         [(set VR128:$dst,
1832                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1833 let isCodeGenOnly = 1 in
1834 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1835                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1836                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1837                                                (memop addr:$src)))]>, VEX;
1838 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1839                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1840                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1841 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1842                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1843                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1844                                         (memop addr:$src)))]>;
1845
1846 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1847 // register, but the same isn't true when using memory operands instead.
1848 // Provide other assembly rr and rm forms to address this explicitly.
1849 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1850                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1851
1852 // XMM only
1853 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1854                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1855 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1856                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1857
1858 // YMM only
1859 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1860                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1861 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1862                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1863
1864 // Convert packed single to packed double
1865 let Predicates = [HasAVX] in {
1866                   // SSE2 instructions without OpSize prefix
1867 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1868                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1869 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1870                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1871 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1872                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1873 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1874                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1875 }
1876 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1877                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1878 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1879                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1880
1881 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1882                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1884                      TB, VEX, Requires<[HasAVX]>;
1885 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1886                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1887                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1888                                           (load addr:$src)))]>,
1889                      TB, VEX, Requires<[HasAVX]>;
1890 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1891                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1892                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1893                      TB, Requires<[HasSSE2]>;
1894 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1895                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1896                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1897                                           (load addr:$src)))]>,
1898                      TB, Requires<[HasSSE2]>;
1899
1900 // Convert packed double to packed single
1901 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1902 // register, but the same isn't true when using memory operands instead.
1903 // Provide other assembly rr and rm forms to address this explicitly.
1904 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1905                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1906 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1907                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1908
1909 // XMM only
1910 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1912 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1913                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1914
1915 // YMM only
1916 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1917                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1918 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1919                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1920 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1921                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1922 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1923                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1924
1925
1926 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1927                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1928                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1929 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1930                          (ins f128mem:$src),
1931                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1932                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1933                                             (memop addr:$src)))]>;
1934 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1935                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1936                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1937 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1938                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1939                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1940                                             (memop addr:$src)))]>;
1941
1942 // AVX 256-bit register conversion intrinsics
1943 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1944 // whenever possible to avoid declaring two versions of each one.
1945 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1946           (VCVTDQ2PSYrr VR256:$src)>;
1947 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1948           (VCVTDQ2PSYrm addr:$src)>;
1949
1950 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1951           (VCVTPD2PSYrr VR256:$src)>;
1952 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1953           (VCVTPD2PSYrm addr:$src)>;
1954
1955 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1956           (VCVTPS2DQYrr VR256:$src)>;
1957 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1958           (VCVTPS2DQYrm addr:$src)>;
1959
1960 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1961           (VCVTPS2PDYrr VR128:$src)>;
1962 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1963           (VCVTPS2PDYrm addr:$src)>;
1964
1965 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1966           (VCVTTPD2DQYrr VR256:$src)>;
1967 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1968           (VCVTTPD2DQYrm addr:$src)>;
1969
1970 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1971           (VCVTTPS2DQYrr VR256:$src)>;
1972 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1973           (VCVTTPS2DQYrm addr:$src)>;
1974
1975 // Match fround and fextend for 128/256-bit conversions
1976 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1977           (VCVTPD2PSYrr VR256:$src)>;
1978 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1979           (VCVTPD2PSYrm addr:$src)>;
1980
1981 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1982           (VCVTPS2PDYrr VR128:$src)>;
1983 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1984           (VCVTPS2PDYrm addr:$src)>;
1985
1986 //===----------------------------------------------------------------------===//
1987 // SSE 1 & 2 - Compare Instructions
1988 //===----------------------------------------------------------------------===//
1989
1990 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1991 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1992                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1993                             string asm, string asm_alt> {
1994   def rr : SIi8<0xC2, MRMSrcReg,
1995                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1996                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1997   def rm : SIi8<0xC2, MRMSrcMem,
1998                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1999                 [(set RC:$dst, (OpNode (VT RC:$src1),
2000                                          (ld_frag addr:$src2), imm:$cc))]>;
2001
2002   // Accept explicit immediate argument form instead of comparison code.
2003   let neverHasSideEffects = 1 in {
2004     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2005                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2006     let mayLoad = 1 in
2007     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2008                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2009   }
2010 }
2011
2012 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2013                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2014                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2015                  XS, VEX_4V, VEX_LIG;
2016 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2017                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2018                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2019                  XD, VEX_4V, VEX_LIG;
2020
2021 let Constraints = "$src1 = $dst" in {
2022   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2023                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2024                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2025                   XS;
2026   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2027                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2028                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2029                   XD;
2030 }
2031
2032 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2033                          Intrinsic Int, string asm> {
2034   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2035                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2036                         [(set VR128:$dst, (Int VR128:$src1,
2037                                                VR128:$src, imm:$cc))]>;
2038   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2039                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2040                         [(set VR128:$dst, (Int VR128:$src1,
2041                                                (load addr:$src), imm:$cc))]>;
2042 }
2043
2044 // Aliases to match intrinsics which expect XMM operand(s).
2045 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2046                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2047                      XS, VEX_4V;
2048 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2049                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2050                      XD, VEX_4V;
2051 let Constraints = "$src1 = $dst" in {
2052   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2053                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2054   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2055                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2056 }
2057
2058
2059 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2060 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2061                             ValueType vt, X86MemOperand x86memop,
2062                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2063   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2064                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2065                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2066   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2067                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2068                      [(set EFLAGS, (OpNode (vt RC:$src1),
2069                                            (ld_frag addr:$src2)))], d>;
2070 }
2071
2072 let Defs = [EFLAGS] in {
2073   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2074                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2075   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2076                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2077                                   VEX_LIG;
2078   let Pattern = []<dag> in {
2079     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2080                                     "comiss", SSEPackedSingle>, TB, VEX,
2081                                     VEX_LIG;
2082     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2083                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2084                                     VEX_LIG;
2085   }
2086
2087   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2088                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2089   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2090                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2091
2092   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2093                             load, "comiss", SSEPackedSingle>, TB, VEX;
2094   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2095                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2096   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2097                                   "ucomiss", SSEPackedSingle>, TB;
2098   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2099                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2100
2101   let Pattern = []<dag> in {
2102     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2103                                     "comiss", SSEPackedSingle>, TB;
2104     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2105                                     "comisd", SSEPackedDouble>, TB, OpSize;
2106   }
2107
2108   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2109                               load, "ucomiss", SSEPackedSingle>, TB;
2110   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2111                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2112
2113   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2114                                   "comiss", SSEPackedSingle>, TB;
2115   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2116                                   "comisd", SSEPackedDouble>, TB, OpSize;
2117 } // Defs = [EFLAGS]
2118
2119 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2120 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2121                             Intrinsic Int, string asm, string asm_alt,
2122                             Domain d> {
2123   let isAsmParserOnly = 1 in {
2124     def rri : PIi8<0xC2, MRMSrcReg,
2125                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2126                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2127     def rmi : PIi8<0xC2, MRMSrcMem,
2128                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2129                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2130   }
2131
2132   // Accept explicit immediate argument form instead of comparison code.
2133   def rri_alt : PIi8<0xC2, MRMSrcReg,
2134              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2135              asm_alt, [], d>;
2136   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2137              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2138              asm_alt, [], d>;
2139 }
2140
2141 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2142                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2143                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2144                SSEPackedSingle>, TB, VEX_4V;
2145 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2146                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2147                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2148                SSEPackedDouble>, TB, OpSize, VEX_4V;
2149 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2150                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2151                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2152                SSEPackedSingle>, TB, VEX_4V;
2153 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2154                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2155                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2156                SSEPackedDouble>, TB, OpSize, VEX_4V;
2157 let Constraints = "$src1 = $dst" in {
2158   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2159                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2160                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2161                  SSEPackedSingle>, TB;
2162   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2163                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2164                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2165                  SSEPackedDouble>, TB, OpSize;
2166 }
2167
2168 let Predicates = [HasSSE1] in {
2169 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2170           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2171 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2172           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2173 }
2174
2175 let Predicates = [HasSSE2] in {
2176 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2177           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2178 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2179           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2180 }
2181
2182 let Predicates = [HasAVX] in {
2183 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2184           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2185 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2186           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2187 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2188           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2189 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2190           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2191
2192 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2193           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2194 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2195           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2196 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2197           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2198 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2199           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2200 }
2201
2202 //===----------------------------------------------------------------------===//
2203 // SSE 1 & 2 - Shuffle Instructions
2204 //===----------------------------------------------------------------------===//
2205
2206 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2207 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2208                          ValueType vt, string asm, PatFrag mem_frag,
2209                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2210   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2211                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2212                    [(set RC:$dst, (vt (shufp:$src3
2213                             RC:$src1, (mem_frag addr:$src2))))], d>;
2214   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2215     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2216                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2217                    [(set RC:$dst,
2218                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2219 }
2220
2221 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2222            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2223            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2224 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2225            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2226            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2227 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2228            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2229            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2230 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2231            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2232            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2233
2234 let Constraints = "$src1 = $dst" in {
2235   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2236                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2237                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2238                     TB;
2239   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2240                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2241                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2242 }
2243
2244 let Predicates = [HasSSE1] in {
2245   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2246                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2247             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2248   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2249             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2250   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2251                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2252             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2253   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2254             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2255   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2256   // fall back to this for SSE1)
2257   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2258             (SHUFPSrri VR128:$src2, VR128:$src1,
2259                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2260   // Special unary SHUFPSrri case.
2261   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2262             (SHUFPSrri VR128:$src1, VR128:$src1,
2263                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2264 }
2265
2266 let Predicates = [HasSSE2] in {
2267   // Special binary v4i32 shuffle cases with SHUFPS.
2268   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2269             (SHUFPSrri VR128:$src1, VR128:$src2,
2270                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2271   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2272                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2273             (SHUFPSrmi VR128:$src1, addr:$src2,
2274                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2275   // Special unary SHUFPDrri cases.
2276   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2277             (SHUFPDrri VR128:$src1, VR128:$src1,
2278                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2279   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2280             (SHUFPDrri VR128:$src1, VR128:$src1,
2281                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2282   // Special binary v2i64 shuffle cases using SHUFPDrri.
2283   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2284             (SHUFPDrri VR128:$src1, VR128:$src2,
2285                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2286   // Generic SHUFPD patterns
2287   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2288                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2289             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2290   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2291             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2292   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2293             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2294 }
2295
2296 let Predicates = [HasAVX] in {
2297   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2298                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2299             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2300   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2301             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2302   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2303                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2304             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2305   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2306             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2307   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2308   // fall back to this for SSE1)
2309   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2310             (VSHUFPSrri VR128:$src2, VR128:$src1,
2311                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2312   // Special unary SHUFPSrri case.
2313   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2314             (VSHUFPSrri VR128:$src1, VR128:$src1,
2315                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2316   // Special binary v4i32 shuffle cases with SHUFPS.
2317   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2318             (VSHUFPSrri VR128:$src1, VR128:$src2,
2319                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2320   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2321                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2322             (VSHUFPSrmi VR128:$src1, addr:$src2,
2323                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2324   // Special unary SHUFPDrri cases.
2325   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2326             (VSHUFPDrri VR128:$src1, VR128:$src1,
2327                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2328   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2329             (VSHUFPDrri VR128:$src1, VR128:$src1,
2330                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2331   // Special binary v2i64 shuffle cases using SHUFPDrri.
2332   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2333             (VSHUFPDrri VR128:$src1, VR128:$src2,
2334                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2335
2336   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2337                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2338             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2339   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2340             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2341   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2342             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2343
2344   // 256-bit patterns
2345   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2346             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2347   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2348                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2349             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2350
2351   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2352             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2353   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2354                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2355             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2356
2357   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2358             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2359   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2360                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2361             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2362
2363   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2364             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2365   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2366                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2367             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2368 }
2369
2370 //===----------------------------------------------------------------------===//
2371 // SSE 1 & 2 - Unpack Instructions
2372 //===----------------------------------------------------------------------===//
2373
2374 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2375 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2376                                    PatFrag mem_frag, RegisterClass RC,
2377                                    X86MemOperand x86memop, string asm,
2378                                    Domain d> {
2379     def rr : PI<opc, MRMSrcReg,
2380                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2381                 asm, [(set RC:$dst,
2382                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2383     def rm : PI<opc, MRMSrcMem,
2384                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2385                 asm, [(set RC:$dst,
2386                            (vt (OpNode RC:$src1,
2387                                        (mem_frag addr:$src2))))], d>;
2388 }
2389
2390 let AddedComplexity = 10 in {
2391   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2392         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2393                        SSEPackedSingle>, TB, VEX_4V;
2394   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2395         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2396                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2397   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2398         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2399                        SSEPackedSingle>, TB, VEX_4V;
2400   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2401         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2402                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2403
2404   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2405         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2406                        SSEPackedSingle>, TB, VEX_4V;
2407   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2408         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2409                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2410   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2411         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2412                        SSEPackedSingle>, TB, VEX_4V;
2413   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2414         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2415                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2416
2417   let Constraints = "$src1 = $dst" in {
2418     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2419           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2420                          SSEPackedSingle>, TB;
2421     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2422           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2423                          SSEPackedDouble>, TB, OpSize;
2424     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2425           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2426                          SSEPackedSingle>, TB;
2427     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2428           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2429                          SSEPackedDouble>, TB, OpSize;
2430   } // Constraints = "$src1 = $dst"
2431 } // AddedComplexity
2432
2433 let Predicates = [HasSSE1] in {
2434   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2435             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2436   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2437             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2438   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2439             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2440   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2441             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2442 }
2443
2444 let Predicates = [HasSSE2] in {
2445   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2446             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2447   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2448             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2449   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2450             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2451   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2452             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2453
2454   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2455   // problem is during lowering, where it's not possible to recognize the load
2456   // fold cause it has two uses through a bitcast. One use disappears at isel
2457   // time and the fold opportunity reappears.
2458   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2459             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2460
2461   let AddedComplexity = 10 in
2462   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2463             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2464 }
2465
2466 let Predicates = [HasAVX] in {
2467   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2468             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2469   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2470             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2471   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2472             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2473   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2474             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2475
2476   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2477             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2478   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2479             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2480   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2481             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2482   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2483             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2484
2485   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2486             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2487   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2488             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2489   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2490             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2491   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2492             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2493
2494   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2495             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2496   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2497             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2498   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2499             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2500   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2501             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2502
2503   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2504   // problem is during lowering, where it's not possible to recognize the load
2505   // fold cause it has two uses through a bitcast. One use disappears at isel
2506   // time and the fold opportunity reappears.
2507   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2508             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2509   let AddedComplexity = 10 in
2510   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2511             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2512 }
2513
2514 //===----------------------------------------------------------------------===//
2515 // SSE 1 & 2 - Extract Floating-Point Sign mask
2516 //===----------------------------------------------------------------------===//
2517
2518 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2519 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2520                                 Domain d> {
2521   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2522                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2523                      [(set GR32:$dst, (Int RC:$src))], d>;
2524   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2525                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2526 }
2527
2528 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2529                                      SSEPackedSingle>, TB;
2530 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2531                                      SSEPackedDouble>, TB, OpSize;
2532
2533 def : Pat<(i32 (X86fgetsign FR32:$src)),
2534           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2535                                        sub_ss))>, Requires<[HasSSE1]>;
2536 def : Pat<(i64 (X86fgetsign FR32:$src)),
2537           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2538                                        sub_ss))>, Requires<[HasSSE1]>;
2539 def : Pat<(i32 (X86fgetsign FR64:$src)),
2540           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2541                                        sub_sd))>, Requires<[HasSSE2]>;
2542 def : Pat<(i64 (X86fgetsign FR64:$src)),
2543           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2544                                        sub_sd))>, Requires<[HasSSE2]>;
2545
2546 let Predicates = [HasAVX] in {
2547   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2548                                         "movmskps", SSEPackedSingle>, TB, VEX;
2549   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2550                                         "movmskpd", SSEPackedDouble>, TB,
2551                                         OpSize, VEX;
2552   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2553                                         "movmskps", SSEPackedSingle>, TB, VEX;
2554   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2555                                         "movmskpd", SSEPackedDouble>, TB,
2556                                         OpSize, VEX;
2557
2558   def : Pat<(i32 (X86fgetsign FR32:$src)),
2559             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2560                                           sub_ss))>;
2561   def : Pat<(i64 (X86fgetsign FR32:$src)),
2562             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2563                                           sub_ss))>;
2564   def : Pat<(i32 (X86fgetsign FR64:$src)),
2565             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2566                                           sub_sd))>;
2567   def : Pat<(i64 (X86fgetsign FR64:$src)),
2568             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2569                                           sub_sd))>;
2570
2571   // Assembler Only
2572   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2573              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2574   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2575              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2576              OpSize, VEX;
2577   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2578              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2579   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2580              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2581              OpSize, VEX;
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 // SSE 1 & 2 - Logical Instructions
2586 //===----------------------------------------------------------------------===//
2587
2588 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2589 ///
2590 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2591                                        SDNode OpNode> {
2592   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2593               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2594
2595   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2596         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2597
2598   let Constraints = "$src1 = $dst" in {
2599     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2600                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2601
2602     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2603                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2604   }
2605 }
2606
2607 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2608 let mayLoad = 0 in {
2609   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2610   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2611   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2612 }
2613
2614 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2615   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2616
2617 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2618 ///
2619 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2620                                    SDNode OpNode> {
2621   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2622   // are all promoted to v2i64, and the patterns are covered by the int
2623   // version. This is needed in SSE only, because v2i64 isn't supported on
2624   // SSE1, but only on SSE2.
2625   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2626        !strconcat(OpcodeStr, "ps"), f128mem, [],
2627        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2628                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2629
2630   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2631        !strconcat(OpcodeStr, "pd"), f128mem,
2632        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2633                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2634        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2635                                  (memopv2i64 addr:$src2)))], 0>,
2636                                                  TB, OpSize, VEX_4V;
2637   let Constraints = "$src1 = $dst" in {
2638     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2639          !strconcat(OpcodeStr, "ps"), f128mem,
2640          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2641          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2642                                    (memopv2i64 addr:$src2)))]>, TB;
2643
2644     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2645          !strconcat(OpcodeStr, "pd"), f128mem,
2646          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2647                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2648          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2649                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2650   }
2651 }
2652
2653 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2654 ///
2655 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2656                                      SDNode OpNode> {
2657     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2658           !strconcat(OpcodeStr, "ps"), f256mem,
2659           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2660           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2661                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2662
2663     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2664           !strconcat(OpcodeStr, "pd"), f256mem,
2665           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2666                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2667           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2668                                     (memopv4i64 addr:$src2)))], 0>,
2669                                     TB, OpSize, VEX_4V;
2670 }
2671
2672 // AVX 256-bit packed logical ops forms
2673 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2674 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2675 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2676 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2677
2678 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2679 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2680 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2681 let isCommutable = 0 in
2682   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2683
2684 //===----------------------------------------------------------------------===//
2685 // SSE 1 & 2 - Arithmetic Instructions
2686 //===----------------------------------------------------------------------===//
2687
2688 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2689 /// vector forms.
2690 ///
2691 /// In addition, we also have a special variant of the scalar form here to
2692 /// represent the associated intrinsic operation.  This form is unlike the
2693 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2694 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2695 ///
2696 /// These three forms can each be reg+reg or reg+mem.
2697 ///
2698
2699 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2700 /// classes below
2701 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2702                                   bit Is2Addr = 1> {
2703   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2704                             OpNode, FR32, f32mem, Is2Addr>, XS;
2705   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2706                             OpNode, FR64, f64mem, Is2Addr>, XD;
2707 }
2708
2709 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2710                                    bit Is2Addr = 1> {
2711   let mayLoad = 0 in {
2712   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2713               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2714   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2715               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2716   }
2717 }
2718
2719 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2720                                     SDNode OpNode> {
2721   let mayLoad = 0 in {
2722     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2723                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2724     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2725                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2726   }
2727 }
2728
2729 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2730                                       bit Is2Addr = 1> {
2731   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2732      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2733   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2734      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2735 }
2736
2737 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2738                                       bit Is2Addr = 1> {
2739   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2740      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2741                                               SSEPackedSingle, Is2Addr>, TB;
2742
2743   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2744      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2745                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2746 }
2747
2748 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2749   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2750      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2751       SSEPackedSingle, 0>, TB;
2752
2753   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2754      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2755       SSEPackedDouble, 0>, TB, OpSize;
2756 }
2757
2758 // Binary Arithmetic instructions
2759 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2760             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2761 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2762             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2763 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2764             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2765 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2766             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2767
2768 let isCommutable = 0 in {
2769   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2770               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2771   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2772               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2773   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2774               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2775   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2776               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2777   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2778               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2779   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2780               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2781               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2782               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2783   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2784               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2785   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2786               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2787               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2788               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2789 }
2790
2791 let Constraints = "$src1 = $dst" in {
2792   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2793              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2794              basic_sse12_fp_binop_s_int<0x58, "add">;
2795   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2796              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2797              basic_sse12_fp_binop_s_int<0x59, "mul">;
2798
2799   let isCommutable = 0 in {
2800     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2801                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2802                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2803     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2804                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2805                basic_sse12_fp_binop_s_int<0x5E, "div">;
2806     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2807                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2808                basic_sse12_fp_binop_s_int<0x5F, "max">,
2809                basic_sse12_fp_binop_p_int<0x5F, "max">;
2810     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2811                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2812                basic_sse12_fp_binop_s_int<0x5D, "min">,
2813                basic_sse12_fp_binop_p_int<0x5D, "min">;
2814   }
2815 }
2816
2817 /// Unop Arithmetic
2818 /// In addition, we also have a special variant of the scalar form here to
2819 /// represent the associated intrinsic operation.  This form is unlike the
2820 /// plain scalar form, in that it takes an entire vector (instead of a
2821 /// scalar) and leaves the top elements undefined.
2822 ///
2823 /// And, we have a special variant form for a full-vector intrinsic form.
2824
2825 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2826 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2827                           SDNode OpNode, Intrinsic F32Int> {
2828   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2829                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2830                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2831   // For scalar unary operations, fold a load into the operation
2832   // only in OptForSize mode. It eliminates an instruction, but it also
2833   // eliminates a whole-register clobber (the load), so it introduces a
2834   // partial register update condition.
2835   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2836                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2837                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2838             Requires<[HasSSE1, OptForSize]>;
2839   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2840                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2841                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2842   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2843                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2844                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2845 }
2846
2847 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2848 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2849   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2850                 !strconcat(OpcodeStr,
2851                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2852   let mayLoad = 1 in
2853   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2854                 !strconcat(OpcodeStr,
2855                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2856   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2857                 (ins VR128:$src1, ssmem:$src2),
2858                 !strconcat(OpcodeStr,
2859                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2860 }
2861
2862 /// sse1_fp_unop_p - SSE1 unops in packed form.
2863 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2864   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2865               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2866               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2867   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2868                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2869                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2870 }
2871
2872 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2873 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2874   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2875               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2876               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2877   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2878                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2879                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2880 }
2881
2882 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2883 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2884                               Intrinsic V4F32Int> {
2885   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2886                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2887                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2888   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2889                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2890                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2891 }
2892
2893 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2894 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2895                                 Intrinsic V4F32Int> {
2896   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2897                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2898                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2899   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2900                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2901                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2902 }
2903
2904 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2905 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2906                           SDNode OpNode, Intrinsic F64Int> {
2907   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2908                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2909                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2910   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2911   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2912                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2913                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2914             Requires<[HasSSE2, OptForSize]>;
2915   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2916                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2917                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2918   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2919                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2920                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2921 }
2922
2923 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2924 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2925   let neverHasSideEffects = 1 in {
2926   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2927                !strconcat(OpcodeStr,
2928                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2929   let mayLoad = 1 in
2930   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2931                !strconcat(OpcodeStr,
2932                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2933   }
2934   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2935                (ins VR128:$src1, sdmem:$src2),
2936                !strconcat(OpcodeStr,
2937                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2938 }
2939
2940 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2941 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2942                           SDNode OpNode> {
2943   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2944               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2945               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2946   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2947                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2948                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2949 }
2950
2951 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2952 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2953   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2954               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2955               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2956   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2957                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2958                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2959 }
2960
2961 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2962 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2963                               Intrinsic V2F64Int> {
2964   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2965                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2966                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2967   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2968                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2969                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2970 }
2971
2972 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2973 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2974                                 Intrinsic V2F64Int> {
2975   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2976                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2977                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2978   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2979                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2980                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2981 }
2982
2983 let Predicates = [HasAVX] in {
2984   // Square root.
2985   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2986                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2987
2988   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2989                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2990                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2991                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2992                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2993                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2994                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2995                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2996                 VEX;
2997
2998   // Reciprocal approximations. Note that these typically require refinement
2999   // in order to obtain suitable precision.
3000   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3001   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3002                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3003                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3004                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3005
3006   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3007   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3008                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3009                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3010                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3011 }
3012
3013 def : Pat<(f32 (fsqrt FR32:$src)),
3014           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3015 def : Pat<(f32 (fsqrt (load addr:$src))),
3016           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3017           Requires<[HasAVX, OptForSize]>;
3018 def : Pat<(f64 (fsqrt FR64:$src)),
3019           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3020 def : Pat<(f64 (fsqrt (load addr:$src))),
3021           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3022           Requires<[HasAVX, OptForSize]>;
3023
3024 def : Pat<(f32 (X86frsqrt FR32:$src)),
3025           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3026 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3027           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3028           Requires<[HasAVX, OptForSize]>;
3029
3030 def : Pat<(f32 (X86frcp FR32:$src)),
3031           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3032 def : Pat<(f32 (X86frcp (load addr:$src))),
3033           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3034           Requires<[HasAVX, OptForSize]>;
3035
3036 let Predicates = [HasAVX] in {
3037   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3038             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3039                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3040                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3041                 sub_ss)>;
3042   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3043             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3044
3045   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3046             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3047                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3048                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3049                 sub_sd)>;
3050   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3051             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3052
3053   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3054             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3055                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3056                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3057                 sub_ss)>;
3058   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3059             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3060
3061   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3062             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3063                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3064                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3065                 sub_ss)>;
3066   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3067             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3068 }
3069
3070 // Square root.
3071 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3072              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3073              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3074              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3075              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3076              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3077
3078 // Reciprocal approximations. Note that these typically require refinement
3079 // in order to obtain suitable precision.
3080 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3081              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3082              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3083 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3084              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3085              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3086
3087 // There is no f64 version of the reciprocal approximation instructions.
3088
3089 //===----------------------------------------------------------------------===//
3090 // SSE 1 & 2 - Non-temporal stores
3091 //===----------------------------------------------------------------------===//
3092
3093 let AddedComplexity = 400 in { // Prefer non-temporal versions
3094   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3095                        (ins f128mem:$dst, VR128:$src),
3096                        "movntps\t{$src, $dst|$dst, $src}",
3097                        [(alignednontemporalstore (v4f32 VR128:$src),
3098                                                  addr:$dst)]>, VEX;
3099   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3100                        (ins f128mem:$dst, VR128:$src),
3101                        "movntpd\t{$src, $dst|$dst, $src}",
3102                        [(alignednontemporalstore (v2f64 VR128:$src),
3103                                                  addr:$dst)]>, VEX;
3104   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3105                         (ins f128mem:$dst, VR128:$src),
3106                         "movntdq\t{$src, $dst|$dst, $src}",
3107                         [(alignednontemporalstore (v2f64 VR128:$src),
3108                                                   addr:$dst)]>, VEX;
3109
3110   let ExeDomain = SSEPackedInt in
3111   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3112                            (ins f128mem:$dst, VR128:$src),
3113                            "movntdq\t{$src, $dst|$dst, $src}",
3114                            [(alignednontemporalstore (v4f32 VR128:$src),
3115                                                      addr:$dst)]>, VEX;
3116
3117   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3118             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3119
3120   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3121                        (ins f256mem:$dst, VR256:$src),
3122                        "movntps\t{$src, $dst|$dst, $src}",
3123                        [(alignednontemporalstore (v8f32 VR256:$src),
3124                                                  addr:$dst)]>, VEX;
3125   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3126                        (ins f256mem:$dst, VR256:$src),
3127                        "movntpd\t{$src, $dst|$dst, $src}",
3128                        [(alignednontemporalstore (v4f64 VR256:$src),
3129                                                  addr:$dst)]>, VEX;
3130   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3131                         (ins f256mem:$dst, VR256:$src),
3132                         "movntdq\t{$src, $dst|$dst, $src}",
3133                         [(alignednontemporalstore (v4f64 VR256:$src),
3134                                                   addr:$dst)]>, VEX;
3135   let ExeDomain = SSEPackedInt in
3136   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3137                       (ins f256mem:$dst, VR256:$src),
3138                       "movntdq\t{$src, $dst|$dst, $src}",
3139                       [(alignednontemporalstore (v8f32 VR256:$src),
3140                                                 addr:$dst)]>, VEX;
3141 }
3142
3143 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3144           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3145 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3146           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3147 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3148           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3149
3150 let AddedComplexity = 400 in { // Prefer non-temporal versions
3151 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3152                     "movntps\t{$src, $dst|$dst, $src}",
3153                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3154 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3155                     "movntpd\t{$src, $dst|$dst, $src}",
3156                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3157
3158 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3159                     "movntdq\t{$src, $dst|$dst, $src}",
3160                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3161
3162 let ExeDomain = SSEPackedInt in
3163 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3164                     "movntdq\t{$src, $dst|$dst, $src}",
3165                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3166
3167 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3168           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3169
3170 // There is no AVX form for instructions below this point
3171 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3172                  "movnti{l}\t{$src, $dst|$dst, $src}",
3173                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3174                TB, Requires<[HasSSE2]>;
3175 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3176                      "movnti{q}\t{$src, $dst|$dst, $src}",
3177                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3178                   TB, Requires<[HasSSE2]>;
3179 }
3180
3181 //===----------------------------------------------------------------------===//
3182 // SSE 1 & 2 - Prefetch and memory fence
3183 //===----------------------------------------------------------------------===//
3184
3185 // Prefetch intrinsic.
3186 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3187     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3188 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3189     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3190 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3191     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3192 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3193     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3194
3195 // Flush cache
3196 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3197                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3198               TB, Requires<[HasSSE2]>;
3199
3200 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3201 // was introduced with SSE2, it's backward compatible.
3202 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3203
3204 // Load, store, and memory fence
3205 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3206                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3207 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3208                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3209 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3210                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3211
3212 def : Pat<(X86SFence), (SFENCE)>;
3213 def : Pat<(X86LFence), (LFENCE)>;
3214 def : Pat<(X86MFence), (MFENCE)>;
3215
3216 //===----------------------------------------------------------------------===//
3217 // SSE 1 & 2 - Load/Store XCSR register
3218 //===----------------------------------------------------------------------===//
3219
3220 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3221                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3222 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3223                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3224
3225 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3226                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3227 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3228                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3229
3230 //===---------------------------------------------------------------------===//
3231 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3232 //===---------------------------------------------------------------------===//
3233
3234 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3235
3236 let neverHasSideEffects = 1 in {
3237 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3238                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3239 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3240                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3241 }
3242 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3243                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3244 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3245                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3246
3247 // For Disassembler
3248 let isCodeGenOnly = 1 in {
3249 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3250                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3251 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3252                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3253 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3254                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3255 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3256                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3257 }
3258
3259 let canFoldAsLoad = 1, mayLoad = 1 in {
3260 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3261                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3262 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3263                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3264 let Predicates = [HasAVX] in {
3265   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3266                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3267   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3268                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3269 }
3270 }
3271
3272 let mayStore = 1 in {
3273 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3274                      (ins i128mem:$dst, VR128:$src),
3275                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3276 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3277                      (ins i256mem:$dst, VR256:$src),
3278                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3279 let Predicates = [HasAVX] in {
3280 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3281                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3282 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3283                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3284 }
3285 }
3286
3287 let neverHasSideEffects = 1 in
3288 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3289                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3290
3291 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3292                    "movdqu\t{$src, $dst|$dst, $src}",
3293                    []>, XS, Requires<[HasSSE2]>;
3294
3295 // For Disassembler
3296 let isCodeGenOnly = 1 in {
3297 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3298                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3299
3300 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3301                        "movdqu\t{$src, $dst|$dst, $src}",
3302                        []>, XS, Requires<[HasSSE2]>;
3303 }
3304
3305 let canFoldAsLoad = 1, mayLoad = 1 in {
3306 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3307                    "movdqa\t{$src, $dst|$dst, $src}",
3308                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3309 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3310                    "movdqu\t{$src, $dst|$dst, $src}",
3311                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3312                  XS, Requires<[HasSSE2]>;
3313 }
3314
3315 let mayStore = 1 in {
3316 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3317                    "movdqa\t{$src, $dst|$dst, $src}",
3318                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3319 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3320                    "movdqu\t{$src, $dst|$dst, $src}",
3321                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3322                  XS, Requires<[HasSSE2]>;
3323 }
3324
3325 // Intrinsic forms of MOVDQU load and store
3326 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3327                        "vmovdqu\t{$src, $dst|$dst, $src}",
3328                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3329                      XS, VEX, Requires<[HasAVX]>;
3330
3331 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3332                        "movdqu\t{$src, $dst|$dst, $src}",
3333                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3334                      XS, Requires<[HasSSE2]>;
3335
3336 } // ExeDomain = SSEPackedInt
3337
3338 let Predicates = [HasAVX] in {
3339   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3340   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3341             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3342 }
3343
3344 //===---------------------------------------------------------------------===//
3345 // SSE2 - Packed Integer Arithmetic Instructions
3346 //===---------------------------------------------------------------------===//
3347
3348 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3349
3350 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3351                             RegisterClass RC, PatFrag memop_frag,
3352                             X86MemOperand x86memop, bit IsCommutable = 0,
3353                             bit Is2Addr = 1> {
3354   let isCommutable = IsCommutable in
3355   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3356        (ins RC:$src1, RC:$src2),
3357        !if(Is2Addr,
3358            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3359            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3360        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3361   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3362        (ins RC:$src1, x86memop:$src2),
3363        !if(Is2Addr,
3364            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3365            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3366        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3367 }
3368
3369 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3370                              string OpcodeStr, Intrinsic IntId,
3371                              Intrinsic IntId2, RegisterClass RC,
3372                              bit Is2Addr = 1> {
3373   // src2 is always 128-bit
3374   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3375        (ins RC:$src1, VR128:$src2),
3376        !if(Is2Addr,
3377            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3378            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3379        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3380   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3381        (ins RC:$src1, i128mem:$src2),
3382        !if(Is2Addr,
3383            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3384            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3385        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3386   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3387        (ins RC:$src1, i32i8imm:$src2),
3388        !if(Is2Addr,
3389            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3390            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3391        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3392 }
3393
3394 /// PDI_binop_rm - Simple SSE2 binary operator.
3395 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3396                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3397                         X86MemOperand x86memop, bit IsCommutable = 0,
3398                         bit Is2Addr = 1> {
3399   let isCommutable = IsCommutable in
3400   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3401        (ins RC:$src1, RC:$src2),
3402        !if(Is2Addr,
3403            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3404            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3405        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3406   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3407        (ins RC:$src1, x86memop:$src2),
3408        !if(Is2Addr,
3409            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3410            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3411        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3412                                      (bitconvert (memop_frag addr:$src2)))))]>;
3413 }
3414 } // ExeDomain = SSEPackedInt
3415
3416 // 128-bit Integer Arithmetic
3417
3418 let Predicates = [HasAVX] in {
3419 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3420                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3421 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3422                             i128mem, 1, 0>, VEX_4V;
3423 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3424                             i128mem, 1, 0>, VEX_4V;
3425 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3426                             i128mem, 1, 0>, VEX_4V;
3427 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3428                             i128mem, 1, 0>, VEX_4V;
3429 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3430                             i128mem, 0, 0>, VEX_4V;
3431 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3432                             i128mem, 0, 0>, VEX_4V;
3433 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3434                             i128mem, 0, 0>, VEX_4V;
3435 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3436                             i128mem, 0, 0>, VEX_4V;
3437
3438 // Intrinsic forms
3439 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3440                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3441 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3442                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3443 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3444                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3445 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3446                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3447 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3448                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3449 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3450                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3451 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3452                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3453 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3454                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3455 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3456                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3457 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3458                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3459 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3460                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3461 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3462                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3463 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3464                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3465 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3466                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3467 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3468                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3469 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3470                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3471 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3472                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3473 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3474                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3475 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3476                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3477 }
3478
3479 let Predicates = [HasAVX2] in {
3480 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3481                              i256mem, 1, 0>, VEX_4V;
3482 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3483                              i256mem, 1, 0>, VEX_4V;
3484 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3485                              i256mem, 1, 0>, VEX_4V;
3486 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3487                              i256mem, 1, 0>, VEX_4V;
3488 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3489                              i256mem, 1, 0>, VEX_4V;
3490 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3491                              i256mem, 0, 0>, VEX_4V;
3492 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3493                              i256mem, 0, 0>, VEX_4V;
3494 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3495                              i256mem, 0, 0>, VEX_4V;
3496 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3497                              i256mem, 0, 0>, VEX_4V;
3498
3499 // Intrinsic forms
3500 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3501                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3502 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3503                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3504 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3505                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3506 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3507                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3508 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3509                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3510 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3511                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3512 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3513                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3514 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3515                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3516 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3517                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3518 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3519                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3520 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3521                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3522 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3523                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3524 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3525                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3526 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3527                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3528 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3529                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3530 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3531                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3532 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3533                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3534 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3535                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3536 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3537                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3538 }
3539
3540 let Constraints = "$src1 = $dst" in {
3541 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3542                            i128mem, 1>;
3543 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3544                            i128mem, 1>;
3545 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3546                            i128mem, 1>;
3547 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3548                            i128mem, 1>;
3549 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3550                            i128mem, 1>;
3551 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3552                           i128mem>;
3553 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3554                           i128mem>;
3555 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3556                           i128mem>;
3557 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3558                           i128mem>;
3559
3560 // Intrinsic forms
3561 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3562                                 VR128, memopv2i64, i128mem>;
3563 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3564                                 VR128, memopv2i64, i128mem>;
3565 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3566                                 VR128, memopv2i64, i128mem>;
3567 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3568                                 VR128, memopv2i64, i128mem>;
3569 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3570                                 VR128, memopv2i64, i128mem, 1>;
3571 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3572                                 VR128, memopv2i64, i128mem, 1>;
3573 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3574                                 VR128, memopv2i64, i128mem, 1>;
3575 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3576                                 VR128, memopv2i64, i128mem, 1>;
3577 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3578                                 VR128, memopv2i64, i128mem, 1>;
3579 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3580                                 VR128, memopv2i64, i128mem, 1>;
3581 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3582                                 VR128, memopv2i64, i128mem, 1>;
3583 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3584                                 VR128, memopv2i64, i128mem, 1>;
3585 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3586                                 VR128, memopv2i64, i128mem, 1>;
3587 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3588                                 VR128, memopv2i64, i128mem, 1>;
3589 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3590                                 VR128, memopv2i64, i128mem, 1>;
3591 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3592                                 VR128, memopv2i64, i128mem, 1>;
3593 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3594                                 VR128, memopv2i64, i128mem, 1>;
3595 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3596                                 VR128, memopv2i64, i128mem, 1>;
3597 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3598                                 VR128, memopv2i64, i128mem, 1>;
3599
3600 } // Constraints = "$src1 = $dst"
3601
3602 //===---------------------------------------------------------------------===//
3603 // SSE2 - Packed Integer Logical Instructions
3604 //===---------------------------------------------------------------------===//
3605
3606 let Predicates = [HasAVX] in {
3607 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3608                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3609                                 VR128, 0>, VEX_4V;
3610 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3611                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3612                                 VR128, 0>, VEX_4V;
3613 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3614                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3615                                 VR128, 0>, VEX_4V;
3616
3617 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3618                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3619                                 VR128, 0>, VEX_4V;
3620 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3621                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3622                                 VR128, 0>, VEX_4V;
3623 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3624                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3625                                 VR128, 0>, VEX_4V;
3626
3627 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3628                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3629                                 VR128, 0>, VEX_4V;
3630 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3631                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3632                                 VR128, 0>, VEX_4V;
3633
3634 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3635                           i128mem, 1, 0>, VEX_4V;
3636 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3637                           i128mem, 1, 0>, VEX_4V;
3638 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3639                           i128mem, 1, 0>, VEX_4V;
3640
3641 let ExeDomain = SSEPackedInt in {
3642   let neverHasSideEffects = 1 in {
3643     // 128-bit logical shifts.
3644     def VPSLLDQri : PDIi8<0x73, MRM7r,
3645                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3646                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3647                       VEX_4V;
3648     def VPSRLDQri : PDIi8<0x73, MRM3r,
3649                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3650                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3651                       VEX_4V;
3652     // PSRADQri doesn't exist in SSE[1-3].
3653   }
3654   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3655                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3656                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3657                     [(set VR128:$dst,
3658                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3659
3660   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3661                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3662                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3663                     [(set VR128:$dst, (X86andnp VR128:$src1,
3664                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3665 }
3666 }
3667
3668 let Predicates = [HasAVX2] in {
3669 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3670                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3671                                  VR256, 0>, VEX_4V;
3672 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3673                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3674                                  VR256, 0>, VEX_4V;
3675 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3676                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3677                                  VR256, 0>, VEX_4V;
3678
3679 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3680                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3681                                  VR256, 0>, VEX_4V;
3682 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3683                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3684                                  VR256, 0>, VEX_4V;
3685 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3686                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3687                                  VR256, 0>, VEX_4V;
3688
3689 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3690                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3691                                  VR256, 0>, VEX_4V;
3692 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3693                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3694                                  VR256, 0>, VEX_4V;
3695
3696 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3697                            i256mem, 1, 0>, VEX_4V;
3698 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3699                            i256mem, 1, 0>, VEX_4V;
3700 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3701                            i256mem, 1, 0>, VEX_4V;
3702
3703 let ExeDomain = SSEPackedInt in {
3704   let neverHasSideEffects = 1 in {
3705     // 128-bit logical shifts.
3706     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3707                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3708                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3709                       VEX_4V;
3710     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3711                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3712                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3713                       VEX_4V;
3714     // PSRADQYri doesn't exist in SSE[1-3].
3715   }
3716   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3717                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3718                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3719                      [(set VR256:$dst,
3720                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3721
3722   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3723                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3724                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3725                      [(set VR256:$dst, (X86andnp VR256:$src1,
3726                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3727 }
3728 }
3729
3730 let Constraints = "$src1 = $dst" in {
3731 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3732                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3733                                VR128>;
3734 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3735                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3736                                VR128>;
3737 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3738                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3739                                VR128>;
3740
3741 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3742                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3743                                VR128>;
3744 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3745                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3746                                VR128>;
3747 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3748                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3749                                VR128>;
3750
3751 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3752                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3753                                VR128>;
3754 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3755                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3756                                VR128>;
3757
3758 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3759                          i128mem, 1>;
3760 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3761                          i128mem, 1>;
3762 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3763                          i128mem, 1>;
3764
3765 let ExeDomain = SSEPackedInt in {
3766   let neverHasSideEffects = 1 in {
3767     // 128-bit logical shifts.
3768     def PSLLDQri : PDIi8<0x73, MRM7r,
3769                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3770                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3771     def PSRLDQri : PDIi8<0x73, MRM3r,
3772                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3773                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3774     // PSRADQri doesn't exist in SSE[1-3].
3775     def PANDNrr : PDI<0xDF, MRMSrcReg,
3776                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3777                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3778
3779     let mayLoad = 1 in
3780     def PANDNrm : PDI<0xDF, MRMSrcMem,
3781                       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3782                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3783   }
3784 }
3785 } // Constraints = "$src1 = $dst"
3786
3787 let Predicates = [HasAVX] in {
3788   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3789             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3790   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3791             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3792   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3793             (VPSLLDQri VR128:$src1, imm:$src2)>;
3794   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3795             (VPSRLDQri VR128:$src1, imm:$src2)>;
3796   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3797             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3798
3799   // Shift up / down and insert zero's.
3800   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3801             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3802   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3803             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3804 }
3805
3806 let Predicates = [HasAVX2] in {
3807   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3808             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3809   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3810             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3811   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3812             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3813   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3814             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3815 }
3816
3817 let Predicates = [HasSSE2] in {
3818   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3819             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3820   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3821             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3822   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3823             (PSLLDQri VR128:$src1, imm:$src2)>;
3824   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3825             (PSRLDQri VR128:$src1, imm:$src2)>;
3826   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3827             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3828
3829   // Shift up / down and insert zero's.
3830   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3831             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3832   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3833             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3834 }
3835
3836 //===---------------------------------------------------------------------===//
3837 // SSE2 - Packed Integer Comparison Instructions
3838 //===---------------------------------------------------------------------===//
3839
3840 let Predicates = [HasAVX] in {
3841   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3842                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3843   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3844                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3845   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3846                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3847   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3848                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3849   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3850                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3851   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3852                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3853
3854   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3855             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3856   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3857                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3858             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3859   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3860             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3861   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3862                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3863             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3864   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3865             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3866   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3867                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3868             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3869
3870   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3871             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3872   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3873                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3874             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3875   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3876             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3877   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3878                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3879             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3880   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3881             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3882   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3883                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3884             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3885 }
3886
3887 let Predicates = [HasAVX2] in {
3888   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3889                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3890   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3891                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3892   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3893                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3894   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3895                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3896   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3897                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3898   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3899                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3900
3901   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3902             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3903   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3904                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3905             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3906   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3907             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3908   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3909                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3910             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3911   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3912             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3913   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3914                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3915             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3916
3917   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3918             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3919   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3920                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3921             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3922   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3923             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3924   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3925                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3926             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3927   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3928             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3929   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3930                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3931             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3932 }
3933
3934 let Constraints = "$src1 = $dst" in {
3935   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3936                                    VR128, memopv2i64, i128mem, 1>;
3937   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3938                                    VR128, memopv2i64, i128mem, 1>;
3939   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3940                                    VR128, memopv2i64, i128mem, 1>;
3941   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3942                                    VR128, memopv2i64, i128mem>;
3943   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3944                                    VR128, memopv2i64, i128mem>;
3945   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3946                                    VR128, memopv2i64, i128mem>;
3947 } // Constraints = "$src1 = $dst"
3948
3949 let Predicates = [HasSSE2] in {
3950   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3951             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3952   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3953                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3954             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3955   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3956             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3957   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3958                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3959             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3960   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3961             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3962   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3963                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3964             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3965
3966   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3967             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3968   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3969              (bc_v16i8 (memopv2i64 addr:$src2)))),
3970             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3971   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3972             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3973   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3974                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3975             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3976   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3977             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3978   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3979                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3980             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3981 }
3982
3983 //===---------------------------------------------------------------------===//
3984 // SSE2 - Packed Integer Pack Instructions
3985 //===---------------------------------------------------------------------===//
3986
3987 let Predicates = [HasAVX] in {
3988 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3989                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3990 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3991                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3992 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3993                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3994 }
3995
3996 let Predicates = [HasAVX2] in {
3997 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3998                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3999 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4000                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4001 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4002                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4003 }
4004
4005 let Constraints = "$src1 = $dst" in {
4006 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4007                                  VR128, memopv2i64, i128mem>;
4008 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4009                                  VR128, memopv2i64, i128mem>;
4010 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4011                                  VR128, memopv2i64, i128mem>;
4012 } // Constraints = "$src1 = $dst"
4013
4014 //===---------------------------------------------------------------------===//
4015 // SSE2 - Packed Integer Shuffle Instructions
4016 //===---------------------------------------------------------------------===//
4017
4018 let ExeDomain = SSEPackedInt in {
4019 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4020                          PatFrag bc_frag> {
4021 def ri : Ii8<0x70, MRMSrcReg,
4022               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4023               !strconcat(OpcodeStr,
4024                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4025               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4026                                                       (undef))))]>;
4027 def mi : Ii8<0x70, MRMSrcMem,
4028               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4029               !strconcat(OpcodeStr,
4030                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4031               [(set VR128:$dst, (vt (pshuf_frag:$src2
4032                                       (bc_frag (memopv2i64 addr:$src1)),
4033                                       (undef))))]>;
4034 }
4035
4036 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4037                            PatFrag bc_frag> {
4038 def Yri : Ii8<0x70, MRMSrcReg,
4039               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4040               !strconcat(OpcodeStr,
4041                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4042               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4043                                                       (undef))))]>;
4044 def Ymi : Ii8<0x70, MRMSrcMem,
4045               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4046               !strconcat(OpcodeStr,
4047                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4048               [(set VR256:$dst, (vt (pshuf_frag:$src2
4049                                       (bc_frag (memopv4i64 addr:$src1)),
4050                                       (undef))))]>;
4051 }
4052 } // ExeDomain = SSEPackedInt
4053
4054 let Predicates = [HasAVX] in {
4055   let AddedComplexity = 5 in
4056   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4057                                VEX;
4058
4059   // SSE2 with ImmT == Imm8 and XS prefix.
4060   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4061                                VEX;
4062
4063   // SSE2 with ImmT == Imm8 and XD prefix.
4064   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4065                                VEX;
4066
4067   let AddedComplexity = 5 in
4068   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4069             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4070   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4071   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4072             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4073
4074   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4075                                    (i8 imm:$imm))),
4076             (VPSHUFDmi addr:$src1, imm:$imm)>;
4077   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4078                                    (i8 imm:$imm))),
4079             (VPSHUFDmi addr:$src1, imm:$imm)>;
4080   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4081             (VPSHUFDri VR128:$src1, imm:$imm)>;
4082   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4083             (VPSHUFDri VR128:$src1, imm:$imm)>;
4084   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4085             (VPSHUFHWri VR128:$src, imm:$imm)>;
4086   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4087                                (i8 imm:$imm))),
4088             (VPSHUFHWmi addr:$src, imm:$imm)>;
4089   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4090             (VPSHUFLWri VR128:$src, imm:$imm)>;
4091   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4092                                (i8 imm:$imm))),
4093             (VPSHUFLWmi addr:$src, imm:$imm)>;
4094 }
4095
4096 let Predicates = [HasAVX2] in {
4097   let AddedComplexity = 5 in
4098   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4099                                  OpSize, VEX;
4100
4101   // SSE2 with ImmT == Imm8 and XS prefix.
4102   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4103                                   VEX;
4104
4105   // SSE2 with ImmT == Imm8 and XD prefix.
4106   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4107                                   VEX;
4108 }
4109
4110 let Predicates = [HasSSE2] in {
4111   let AddedComplexity = 5 in
4112   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4113
4114   // SSE2 with ImmT == Imm8 and XS prefix.
4115   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4116
4117   // SSE2 with ImmT == Imm8 and XD prefix.
4118   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4119
4120   let AddedComplexity = 5 in
4121   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4122             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4123   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4124   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4125             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4126
4127   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4128                                    (i8 imm:$imm))),
4129             (PSHUFDmi addr:$src1, imm:$imm)>;
4130   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4131                                    (i8 imm:$imm))),
4132             (PSHUFDmi addr:$src1, imm:$imm)>;
4133   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4134             (PSHUFDri VR128:$src1, imm:$imm)>;
4135   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4136             (PSHUFDri VR128:$src1, imm:$imm)>;
4137   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4138             (PSHUFHWri VR128:$src, imm:$imm)>;
4139   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4140                                (i8 imm:$imm))),
4141             (PSHUFHWmi addr:$src, imm:$imm)>;
4142   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4143             (PSHUFLWri VR128:$src, imm:$imm)>;
4144   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4145                                (i8 imm:$imm))),
4146             (PSHUFLWmi addr:$src, imm:$imm)>;
4147 }
4148
4149 //===---------------------------------------------------------------------===//
4150 // SSE2 - Packed Integer Unpack Instructions
4151 //===---------------------------------------------------------------------===//
4152
4153 let ExeDomain = SSEPackedInt in {
4154 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4155                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4156   def rr : PDI<opc, MRMSrcReg,
4157       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4158       !if(Is2Addr,
4159           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4160           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4161       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4162   def rm : PDI<opc, MRMSrcMem,
4163       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4164       !if(Is2Addr,
4165           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4166           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4167       [(set VR128:$dst, (OpNode VR128:$src1,
4168                                   (bc_frag (memopv2i64
4169                                                addr:$src2))))]>;
4170 }
4171
4172 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4173                          SDNode OpNode, PatFrag bc_frag> {
4174   def Yrr : PDI<opc, MRMSrcReg,
4175       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4176       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4177       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4178   def Yrm : PDI<opc, MRMSrcMem,
4179       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4180       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4181       [(set VR256:$dst, (OpNode VR256:$src1,
4182                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4183 }
4184
4185 let Predicates = [HasAVX] in {
4186   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4187                                  bc_v16i8, 0>, VEX_4V;
4188   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4189                                  bc_v8i16, 0>, VEX_4V;
4190   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4191                                  bc_v4i32, 0>, VEX_4V;
4192   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4193                                  bc_v2i64, 0>, VEX_4V;
4194
4195   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4196                                  bc_v16i8, 0>, VEX_4V;
4197   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4198                                  bc_v8i16, 0>, VEX_4V;
4199   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4200                                  bc_v4i32, 0>, VEX_4V;
4201   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4202                                  bc_v2i64, 0>, VEX_4V;
4203 }
4204
4205 let Predicates = [HasAVX2] in {
4206   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4207                                    bc_v32i8>, VEX_4V;
4208   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4209                                    bc_v16i16>, VEX_4V;
4210   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4211                                    bc_v8i32>, VEX_4V;
4212   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4213                                    bc_v4i64>, VEX_4V;
4214
4215   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4216                                    bc_v32i8>, VEX_4V;
4217   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4218                                    bc_v16i16>, VEX_4V;
4219   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4220                                    bc_v8i32>, VEX_4V;
4221   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4222                                    bc_v4i64>, VEX_4V;
4223 }
4224
4225 let Constraints = "$src1 = $dst" in {
4226   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4227                                 bc_v16i8>;
4228   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4229                                 bc_v8i16>;
4230   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4231                                 bc_v4i32>;
4232   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4233                                 bc_v2i64>;
4234
4235   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4236                                 bc_v16i8>;
4237   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4238                                 bc_v8i16>;
4239   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4240                                 bc_v4i32>;
4241   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4242                                 bc_v2i64>;
4243 }
4244 } // ExeDomain = SSEPackedInt
4245
4246 // Patterns for using AVX1 instructions with integer vectors
4247 // Here to give AVX2 priority
4248 let Predicates = [HasAVX] in {
4249   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4250             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4251   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4252             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4253   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4254             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4255   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4256             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4257
4258   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4259             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4260   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4261             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4262   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4263             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4264   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4265             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4266 }
4267
4268 // Splat v2f64 / v2i64
4269 let AddedComplexity = 10 in {
4270   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4271             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4272   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4273             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4274 }
4275
4276 //===---------------------------------------------------------------------===//
4277 // SSE2 - Packed Integer Extract and Insert
4278 //===---------------------------------------------------------------------===//
4279
4280 let ExeDomain = SSEPackedInt in {
4281 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4282   def rri : Ii8<0xC4, MRMSrcReg,
4283        (outs VR128:$dst), (ins VR128:$src1,
4284         GR32:$src2, i32i8imm:$src3),
4285        !if(Is2Addr,
4286            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4287            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4288        [(set VR128:$dst,
4289          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4290   def rmi : Ii8<0xC4, MRMSrcMem,
4291                        (outs VR128:$dst), (ins VR128:$src1,
4292                         i16mem:$src2, i32i8imm:$src3),
4293        !if(Is2Addr,
4294            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4295            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4296        [(set VR128:$dst,
4297          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4298                     imm:$src3))]>;
4299 }
4300
4301 // Extract
4302 let Predicates = [HasAVX] in
4303 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4304                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4305                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4306                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4307                                                 imm:$src2))]>, TB, OpSize, VEX;
4308 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4309                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4310                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4311                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4312                                                 imm:$src2))]>;
4313
4314 // Insert
4315 let Predicates = [HasAVX] in {
4316   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4317   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4318        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4319        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4320        []>, TB, OpSize, VEX_4V;
4321 }
4322
4323 let Constraints = "$src1 = $dst" in
4324   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4325
4326 } // ExeDomain = SSEPackedInt
4327
4328 //===---------------------------------------------------------------------===//
4329 // SSE2 - Packed Mask Creation
4330 //===---------------------------------------------------------------------===//
4331
4332 let ExeDomain = SSEPackedInt in {
4333
4334 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4335            "pmovmskb\t{$src, $dst|$dst, $src}",
4336            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4337 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4338            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4339
4340 let Predicates = [HasAVX2] in {
4341 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4342            "pmovmskb\t{$src, $dst|$dst, $src}",
4343            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4344 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4345            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4346 }
4347
4348 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4349            "pmovmskb\t{$src, $dst|$dst, $src}",
4350            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4351
4352 } // ExeDomain = SSEPackedInt
4353
4354 //===---------------------------------------------------------------------===//
4355 // SSE2 - Conditional Store
4356 //===---------------------------------------------------------------------===//
4357
4358 let ExeDomain = SSEPackedInt in {
4359
4360 let Uses = [EDI] in
4361 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4362            (ins VR128:$src, VR128:$mask),
4363            "maskmovdqu\t{$mask, $src|$src, $mask}",
4364            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4365 let Uses = [RDI] in
4366 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4367            (ins VR128:$src, VR128:$mask),
4368            "maskmovdqu\t{$mask, $src|$src, $mask}",
4369            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4370
4371 let Uses = [EDI] in
4372 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4373            "maskmovdqu\t{$mask, $src|$src, $mask}",
4374            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4375 let Uses = [RDI] in
4376 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4377            "maskmovdqu\t{$mask, $src|$src, $mask}",
4378            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4379
4380 } // ExeDomain = SSEPackedInt
4381
4382 //===---------------------------------------------------------------------===//
4383 // SSE2 - Move Doubleword
4384 //===---------------------------------------------------------------------===//
4385
4386 //===---------------------------------------------------------------------===//
4387 // Move Int Doubleword to Packed Double Int
4388 //
4389 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4390                       "movd\t{$src, $dst|$dst, $src}",
4391                       [(set VR128:$dst,
4392                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4393 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4394                       "movd\t{$src, $dst|$dst, $src}",
4395                       [(set VR128:$dst,
4396                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4397                       VEX;
4398 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4399                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4400                         [(set VR128:$dst,
4401                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4402 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4403                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4404                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4405
4406 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4407                       "movd\t{$src, $dst|$dst, $src}",
4408                       [(set VR128:$dst,
4409                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4410 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4411                       "movd\t{$src, $dst|$dst, $src}",
4412                       [(set VR128:$dst,
4413                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4414 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4415                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4416                         [(set VR128:$dst,
4417                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4418 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4419                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4420                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4421
4422 //===---------------------------------------------------------------------===//
4423 // Move Int Doubleword to Single Scalar
4424 //
4425 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4426                       "movd\t{$src, $dst|$dst, $src}",
4427                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4428
4429 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4430                       "movd\t{$src, $dst|$dst, $src}",
4431                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4432                       VEX;
4433 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4434                       "movd\t{$src, $dst|$dst, $src}",
4435                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4436
4437 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4438                       "movd\t{$src, $dst|$dst, $src}",
4439                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4440
4441 //===---------------------------------------------------------------------===//
4442 // Move Packed Doubleword Int to Packed Double Int
4443 //
4444 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4445                        "movd\t{$src, $dst|$dst, $src}",
4446                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4447                                         (iPTR 0)))]>, VEX;
4448 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4449                        (ins i32mem:$dst, VR128:$src),
4450                        "movd\t{$src, $dst|$dst, $src}",
4451                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4452                                      (iPTR 0))), addr:$dst)]>, VEX;
4453 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4454                        "movd\t{$src, $dst|$dst, $src}",
4455                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4456                                         (iPTR 0)))]>;
4457 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4460                                      (iPTR 0))), addr:$dst)]>;
4461
4462 //===---------------------------------------------------------------------===//
4463 // Move Packed Doubleword Int first element to Doubleword Int
4464 //
4465 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4466                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4467                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4468                                                            (iPTR 0)))]>,
4469                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4470
4471 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4472                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4473                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4474                                                          (iPTR 0)))]>;
4475
4476 //===---------------------------------------------------------------------===//
4477 // Bitcast FR64 <-> GR64
4478 //
4479 let Predicates = [HasAVX] in
4480 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4481                         "vmovq\t{$src, $dst|$dst, $src}",
4482                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4483                         VEX;
4484 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4485                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4486                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4487 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4488                          "movq\t{$src, $dst|$dst, $src}",
4489                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4490
4491 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4492                        "movq\t{$src, $dst|$dst, $src}",
4493                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4494 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4495                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4496                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4497 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4498                        "movq\t{$src, $dst|$dst, $src}",
4499                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4500
4501 //===---------------------------------------------------------------------===//
4502 // Move Scalar Single to Double Int
4503 //
4504 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4505                       "movd\t{$src, $dst|$dst, $src}",
4506                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4507 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4508                       "movd\t{$src, $dst|$dst, $src}",
4509                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4510 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4511                       "movd\t{$src, $dst|$dst, $src}",
4512                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4513 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4514                       "movd\t{$src, $dst|$dst, $src}",
4515                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4516
4517 //===---------------------------------------------------------------------===//
4518 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4519 //
4520 let AddedComplexity = 15 in {
4521 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4522                        "movd\t{$src, $dst|$dst, $src}",
4523                        [(set VR128:$dst, (v4i32 (X86vzmovl
4524                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4525                                       VEX;
4526 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4527                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4528                        [(set VR128:$dst, (v2i64 (X86vzmovl
4529                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4530                                       VEX, VEX_W;
4531 }
4532 let AddedComplexity = 15 in {
4533 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4534                        "movd\t{$src, $dst|$dst, $src}",
4535                        [(set VR128:$dst, (v4i32 (X86vzmovl
4536                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4537 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4538                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4539                        [(set VR128:$dst, (v2i64 (X86vzmovl
4540                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4541 }
4542
4543 let AddedComplexity = 20 in {
4544 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4545                        "movd\t{$src, $dst|$dst, $src}",
4546                        [(set VR128:$dst,
4547                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4548                                                    (loadi32 addr:$src))))))]>,
4549                                                    VEX;
4550 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4551                        "movd\t{$src, $dst|$dst, $src}",
4552                        [(set VR128:$dst,
4553                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4554                                                    (loadi32 addr:$src))))))]>;
4555 }
4556
4557 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4558   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4559             (MOVZDI2PDIrm addr:$src)>;
4560   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4561             (MOVZDI2PDIrm addr:$src)>;
4562   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4563             (MOVZDI2PDIrm addr:$src)>;
4564 }
4565
4566 let Predicates = [HasAVX] in {
4567   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4568   let AddedComplexity = 20 in {
4569     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4570               (VMOVZDI2PDIrm addr:$src)>;
4571     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4572               (VMOVZDI2PDIrm addr:$src)>;
4573     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4574               (VMOVZDI2PDIrm addr:$src)>;
4575   }
4576   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4577   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4578                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4579             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4580   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4581                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4582             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4583 }
4584
4585 // These are the correct encodings of the instructions so that we know how to
4586 // read correct assembly, even though we continue to emit the wrong ones for
4587 // compatibility with Darwin's buggy assembler.
4588 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4589                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4590 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4591                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4592 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4593                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4594 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4595                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4596 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4597                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4598 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4599                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4600
4601 //===---------------------------------------------------------------------===//
4602 // SSE2 - Move Quadword
4603 //===---------------------------------------------------------------------===//
4604
4605 //===---------------------------------------------------------------------===//
4606 // Move Quadword Int to Packed Quadword Int
4607 //
4608 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4609                     "vmovq\t{$src, $dst|$dst, $src}",
4610                     [(set VR128:$dst,
4611                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4612                     VEX, Requires<[HasAVX]>;
4613 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4614                     "movq\t{$src, $dst|$dst, $src}",
4615                     [(set VR128:$dst,
4616                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4617                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4618
4619 //===---------------------------------------------------------------------===//
4620 // Move Packed Quadword Int to Quadword Int
4621 //
4622 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4623                       "movq\t{$src, $dst|$dst, $src}",
4624                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4625                                     (iPTR 0))), addr:$dst)]>, VEX;
4626 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4627                       "movq\t{$src, $dst|$dst, $src}",
4628                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4629                                     (iPTR 0))), addr:$dst)]>;
4630
4631 //===---------------------------------------------------------------------===//
4632 // Store / copy lower 64-bits of a XMM register.
4633 //
4634 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4635                      "movq\t{$src, $dst|$dst, $src}",
4636                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4637 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4638                      "movq\t{$src, $dst|$dst, $src}",
4639                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4640
4641 let AddedComplexity = 20 in
4642 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4643                      "vmovq\t{$src, $dst|$dst, $src}",
4644                      [(set VR128:$dst,
4645                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4646                                                  (loadi64 addr:$src))))))]>,
4647                      XS, VEX, Requires<[HasAVX]>;
4648
4649 let AddedComplexity = 20 in
4650 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4651                      "movq\t{$src, $dst|$dst, $src}",
4652                      [(set VR128:$dst,
4653                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4654                                                  (loadi64 addr:$src))))))]>,
4655                      XS, Requires<[HasSSE2]>;
4656
4657 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4658   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4659             (MOVZQI2PQIrm addr:$src)>;
4660   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4661             (MOVZQI2PQIrm addr:$src)>;
4662   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4663 }
4664
4665 let Predicates = [HasAVX], AddedComplexity = 20 in {
4666   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4667             (VMOVZQI2PQIrm addr:$src)>;
4668   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4669             (VMOVZQI2PQIrm addr:$src)>;
4670   def : Pat<(v2i64 (X86vzload addr:$src)),
4671             (VMOVZQI2PQIrm addr:$src)>;
4672 }
4673
4674 //===---------------------------------------------------------------------===//
4675 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4676 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4677 //
4678 let AddedComplexity = 15 in
4679 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4680                         "vmovq\t{$src, $dst|$dst, $src}",
4681                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4682                       XS, VEX, Requires<[HasAVX]>;
4683 let AddedComplexity = 15 in
4684 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4685                         "movq\t{$src, $dst|$dst, $src}",
4686                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4687                       XS, Requires<[HasSSE2]>;
4688
4689 let AddedComplexity = 20 in
4690 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4691                         "vmovq\t{$src, $dst|$dst, $src}",
4692                     [(set VR128:$dst, (v2i64 (X86vzmovl
4693                                              (loadv2i64 addr:$src))))]>,
4694                       XS, VEX, Requires<[HasAVX]>;
4695 let AddedComplexity = 20 in {
4696 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4697                         "movq\t{$src, $dst|$dst, $src}",
4698                     [(set VR128:$dst, (v2i64 (X86vzmovl
4699                                              (loadv2i64 addr:$src))))]>,
4700                       XS, Requires<[HasSSE2]>;
4701 }
4702
4703 let AddedComplexity = 20 in {
4704   let Predicates = [HasSSE2] in {
4705     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4706               (MOVZPQILo2PQIrm addr:$src)>;
4707     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4708               (MOVZPQILo2PQIrr VR128:$src)>;
4709   }
4710   let Predicates = [HasAVX] in {
4711     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4712               (VMOVZPQILo2PQIrm addr:$src)>;
4713     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4714               (VMOVZPQILo2PQIrr VR128:$src)>;
4715   }
4716 }
4717
4718 // Instructions to match in the assembler
4719 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4720                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4721 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4722                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4723 // Recognize "movd" with GR64 destination, but encode as a "movq"
4724 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4725                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4726
4727 // Instructions for the disassembler
4728 // xr = XMM register
4729 // xm = mem64
4730
4731 let Predicates = [HasAVX] in
4732 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4733                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4734 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4735                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4736
4737 //===---------------------------------------------------------------------===//
4738 // SSE3 - Conversion Instructions
4739 //===---------------------------------------------------------------------===//
4740
4741 // Convert Packed Double FP to Packed DW Integers
4742 let Predicates = [HasAVX] in {
4743 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4744 // register, but the same isn't true when using memory operands instead.
4745 // Provide other assembly rr and rm forms to address this explicitly.
4746 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4747                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4748 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4749                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4750
4751 // XMM only
4752 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4753                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4754 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4755                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4756
4757 // YMM only
4758 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4759                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4760 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4761                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4762 }
4763
4764 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4765                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4766 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4767                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4768
4769 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4770           (VCVTPD2DQYrr VR256:$src)>;
4771 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4772           (VCVTPD2DQYrm addr:$src)>;
4773
4774 // Convert Packed DW Integers to Packed Double FP
4775 let Predicates = [HasAVX] in {
4776 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4777                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4778 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4779                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4780 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4781                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4782 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4783                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4784 }
4785
4786 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4787                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4788 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4789                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4790
4791 // AVX 256-bit register conversion intrinsics
4792 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4793            (VCVTDQ2PDYrr VR128:$src)>;
4794 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4795            (VCVTDQ2PDYrm addr:$src)>;
4796
4797 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4798           (VCVTPD2DQYrr VR256:$src)>;
4799 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4800           (VCVTPD2DQYrm addr:$src)>;
4801
4802 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4803           (VCVTDQ2PDYrr VR128:$src)>;
4804 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4805           (VCVTDQ2PDYrm addr:$src)>;
4806
4807 //===---------------------------------------------------------------------===//
4808 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4809 //===---------------------------------------------------------------------===//
4810 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4811                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4812                               X86MemOperand x86memop> {
4813 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4814                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4815                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4816 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4817                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4818                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4819 }
4820
4821 let Predicates = [HasAVX] in {
4822   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4823                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4824   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4825                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4826   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4827                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4828   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4829                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4830 }
4831 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4832                                    memopv4f32, f128mem>;
4833 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4834                                    memopv4f32, f128mem>;
4835
4836 let Predicates = [HasSSE3] in {
4837   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4838             (MOVSHDUPrr VR128:$src)>;
4839   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4840             (MOVSHDUPrm addr:$src)>;
4841   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4842             (MOVSLDUPrr VR128:$src)>;
4843   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4844             (MOVSLDUPrm addr:$src)>;
4845 }
4846
4847 let Predicates = [HasAVX] in {
4848   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4849             (VMOVSHDUPrr VR128:$src)>;
4850   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4851             (VMOVSHDUPrm addr:$src)>;
4852   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4853             (VMOVSLDUPrr VR128:$src)>;
4854   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4855             (VMOVSLDUPrm addr:$src)>;
4856   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4857             (VMOVSHDUPYrr VR256:$src)>;
4858   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4859             (VMOVSHDUPYrm addr:$src)>;
4860   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4861             (VMOVSLDUPYrr VR256:$src)>;
4862   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4863             (VMOVSLDUPYrm addr:$src)>;
4864 }
4865
4866 //===---------------------------------------------------------------------===//
4867 // SSE3 - Replicate Double FP - MOVDDUP
4868 //===---------------------------------------------------------------------===//
4869
4870 multiclass sse3_replicate_dfp<string OpcodeStr> {
4871 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4872                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4873                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4874 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4875                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4876                     [(set VR128:$dst,
4877                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4878                                       (undef))))]>;
4879 }
4880
4881 // FIXME: Merge with above classe when there're patterns for the ymm version
4882 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4883 let Predicates = [HasAVX] in {
4884   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4885                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4886                       []>;
4887   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4888                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4889                       []>;
4890   }
4891 }
4892
4893 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4894 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4895 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4896
4897 let Predicates = [HasSSE3] in {
4898   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4899                    (undef)),
4900             (MOVDDUPrm addr:$src)>;
4901   let AddedComplexity = 5 in {
4902   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4903   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4904             (MOVDDUPrm addr:$src)>;
4905   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4906   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4907             (MOVDDUPrm addr:$src)>;
4908   }
4909   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4910             (MOVDDUPrm addr:$src)>;
4911   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4912             (MOVDDUPrm addr:$src)>;
4913   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4914             (MOVDDUPrm addr:$src)>;
4915   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4916             (MOVDDUPrm addr:$src)>;
4917   def : Pat<(X86Movddup (bc_v2f64
4918                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4919             (MOVDDUPrm addr:$src)>;
4920 }
4921
4922 let Predicates = [HasAVX] in {
4923   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4924                    (undef)),
4925             (VMOVDDUPrm addr:$src)>;
4926   let AddedComplexity = 5 in {
4927   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4928   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4929             (VMOVDDUPrm addr:$src)>;
4930   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4931   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4932             (VMOVDDUPrm addr:$src)>;
4933   }
4934   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4935             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4936   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4937             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4938   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4939             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4940   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4941             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4942   def : Pat<(X86Movddup (bc_v2f64
4943                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4944             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4945
4946   // 256-bit version
4947   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4948             (VMOVDDUPYrm addr:$src)>;
4949   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4950             (VMOVDDUPYrm addr:$src)>;
4951   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4952             (VMOVDDUPYrm addr:$src)>;
4953   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4954             (VMOVDDUPYrm addr:$src)>;
4955   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4956             (VMOVDDUPYrr VR256:$src)>;
4957   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4958             (VMOVDDUPYrr VR256:$src)>;
4959 }
4960
4961 //===---------------------------------------------------------------------===//
4962 // SSE3 - Move Unaligned Integer
4963 //===---------------------------------------------------------------------===//
4964
4965 let Predicates = [HasAVX] in {
4966   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4967                    "vlddqu\t{$src, $dst|$dst, $src}",
4968                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4969   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4970                    "vlddqu\t{$src, $dst|$dst, $src}",
4971                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4972 }
4973 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4974                    "lddqu\t{$src, $dst|$dst, $src}",
4975                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4976
4977 //===---------------------------------------------------------------------===//
4978 // SSE3 - Arithmetic
4979 //===---------------------------------------------------------------------===//
4980
4981 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4982                        X86MemOperand x86memop, bit Is2Addr = 1> {
4983   def rr : I<0xD0, MRMSrcReg,
4984        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4985        !if(Is2Addr,
4986            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4987            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4988        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4989   def rm : I<0xD0, MRMSrcMem,
4990        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4991        !if(Is2Addr,
4992            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4993            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4994        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4995 }
4996
4997 let Predicates = [HasAVX] in {
4998   let ExeDomain = SSEPackedSingle in {
4999     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5000                                  f128mem, 0>, TB, XD, VEX_4V;
5001     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5002                                  f256mem, 0>, TB, XD, VEX_4V;
5003   }
5004   let ExeDomain = SSEPackedDouble in {
5005     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5006                                  f128mem, 0>, TB, OpSize, VEX_4V;
5007     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5008                                  f256mem, 0>, TB, OpSize, VEX_4V;
5009   }
5010 }
5011 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5012   let ExeDomain = SSEPackedSingle in
5013   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5014                               f128mem>, TB, XD;
5015   let ExeDomain = SSEPackedDouble in
5016   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5017                               f128mem>, TB, OpSize;
5018 }
5019
5020 //===---------------------------------------------------------------------===//
5021 // SSE3 Instructions
5022 //===---------------------------------------------------------------------===//
5023
5024 // Horizontal ops
5025 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5026                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5027   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5028        !if(Is2Addr,
5029          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5030          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5031       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5032
5033   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5034        !if(Is2Addr,
5035          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5036          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5037       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5038 }
5039 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5040                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5041   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5042        !if(Is2Addr,
5043          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5044          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5045       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5046
5047   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5048        !if(Is2Addr,
5049          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5050          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5051       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5052 }
5053
5054 let Predicates = [HasAVX] in {
5055   let ExeDomain = SSEPackedSingle in {
5056     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5057                             X86fhadd, 0>, VEX_4V;
5058     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5059                             X86fhsub, 0>, VEX_4V;
5060     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5061                             X86fhadd, 0>, VEX_4V;
5062     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5063                             X86fhsub, 0>, VEX_4V;
5064   }
5065   let ExeDomain = SSEPackedDouble in {
5066     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5067                             X86fhadd, 0>, VEX_4V;
5068     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5069                             X86fhsub, 0>, VEX_4V;
5070     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5071                             X86fhadd, 0>, VEX_4V;
5072     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5073                             X86fhsub, 0>, VEX_4V;
5074   }
5075 }
5076
5077 let Constraints = "$src1 = $dst" in {
5078   let ExeDomain = SSEPackedSingle in {
5079     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5080     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5081   }
5082   let ExeDomain = SSEPackedDouble in {
5083     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5084     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5085   }
5086 }
5087
5088 //===---------------------------------------------------------------------===//
5089 // SSSE3 - Packed Absolute Instructions
5090 //===---------------------------------------------------------------------===//
5091
5092
5093 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5094 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5095                             PatFrag mem_frag128, Intrinsic IntId128> {
5096   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5097                     (ins VR128:$src),
5098                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5099                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5100                     OpSize;
5101
5102   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5103                     (ins i128mem:$src),
5104                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5105                     [(set VR128:$dst,
5106                       (IntId128
5107                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5108 }
5109
5110 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5111 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5112                               PatFrag mem_frag256, Intrinsic IntId256> {
5113   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5114                     (ins VR256:$src),
5115                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5116                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5117                     OpSize;
5118
5119   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5120                     (ins i256mem:$src),
5121                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5122                     [(set VR256:$dst,
5123                       (IntId256
5124                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5125 }
5126
5127 let Predicates = [HasAVX] in {
5128   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5129                                   int_x86_ssse3_pabs_b_128>, VEX;
5130   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5131                                   int_x86_ssse3_pabs_w_128>, VEX;
5132   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5133                                   int_x86_ssse3_pabs_d_128>, VEX;
5134 }
5135
5136 let Predicates = [HasAVX2] in {
5137   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5138                                     int_x86_avx2_pabs_b>, VEX;
5139   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5140                                     int_x86_avx2_pabs_w>, VEX;
5141   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5142                                     int_x86_avx2_pabs_d>, VEX;
5143 }
5144
5145 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5146                               int_x86_ssse3_pabs_b_128>;
5147 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5148                               int_x86_ssse3_pabs_w_128>;
5149 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5150                               int_x86_ssse3_pabs_d_128>;
5151
5152 //===---------------------------------------------------------------------===//
5153 // SSSE3 - Packed Binary Operator Instructions
5154 //===---------------------------------------------------------------------===//
5155
5156 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5157 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5158                              PatFrag mem_frag128, Intrinsic IntId128,
5159                              bit Is2Addr = 1> {
5160   let isCommutable = 1 in
5161   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5162        (ins VR128:$src1, VR128:$src2),
5163        !if(Is2Addr,
5164          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5165          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5166        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5167        OpSize;
5168   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5169        (ins VR128:$src1, i128mem:$src2),
5170        !if(Is2Addr,
5171          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5172          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5173        [(set VR128:$dst,
5174          (IntId128 VR128:$src1,
5175           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5176 }
5177
5178 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5179                                PatFrag mem_frag256, Intrinsic IntId256> {
5180   let isCommutable = 1 in
5181   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5182        (ins VR256:$src1, VR256:$src2),
5183        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5184        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5185        OpSize;
5186   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5187        (ins VR256:$src1, i256mem:$src2),
5188        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5189        [(set VR256:$dst,
5190          (IntId256 VR256:$src1,
5191           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5192 }
5193
5194 let ImmT = NoImm, Predicates = [HasAVX] in {
5195 let isCommutable = 0 in {
5196   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5197                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5198   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5199                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5200   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5201                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5202   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5203                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5204   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5205                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5206   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5207                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5208   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5209                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5210   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5211                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5212   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5213                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5214   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5215                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5216   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5217                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5218 }
5219 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5220                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5221 }
5222
5223 let ImmT = NoImm, Predicates = [HasAVX2] in {
5224 let isCommutable = 0 in {
5225   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5226                                         int_x86_avx2_phadd_w>, VEX_4V;
5227   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5228                                         int_x86_avx2_phadd_d>, VEX_4V;
5229   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5230                                         int_x86_avx2_phadd_sw>, VEX_4V;
5231   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5232                                         int_x86_avx2_phsub_w>, VEX_4V;
5233   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5234                                         int_x86_avx2_phsub_d>, VEX_4V;
5235   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5236                                         int_x86_avx2_phsub_sw>, VEX_4V;
5237   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5238                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5239   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5240                                         int_x86_avx2_pshuf_b>, VEX_4V;
5241   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv32i8,
5242                                         int_x86_avx2_psign_b>, VEX_4V;
5243   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv16i16,
5244                                         int_x86_avx2_psign_w>, VEX_4V;
5245   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv8i32,
5246                                         int_x86_avx2_psign_d>, VEX_4V;
5247 }
5248 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5249                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5250 }
5251
5252 // None of these have i8 immediate fields.
5253 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5254 let isCommutable = 0 in {
5255   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5256                                      int_x86_ssse3_phadd_w_128>;
5257   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5258                                      int_x86_ssse3_phadd_d_128>;
5259   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5260                                      int_x86_ssse3_phadd_sw_128>;
5261   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5262                                      int_x86_ssse3_phsub_w_128>;
5263   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5264                                      int_x86_ssse3_phsub_d_128>;
5265   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5266                                      int_x86_ssse3_phsub_sw_128>;
5267   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5268                                      int_x86_ssse3_pmadd_ub_sw_128>;
5269   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5270                                      int_x86_ssse3_pshuf_b_128>;
5271   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5272                                      int_x86_ssse3_psign_b_128>;
5273   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5274                                      int_x86_ssse3_psign_w_128>;
5275   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5276                                        int_x86_ssse3_psign_d_128>;
5277 }
5278 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5279                                      int_x86_ssse3_pmul_hr_sw_128>;
5280 }
5281
5282 let Predicates = [HasSSSE3] in {
5283   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5284             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5285   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5286             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5287
5288   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5289             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5290   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5291             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5292   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5293             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5294
5295   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5296             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5297   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5298             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5299   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5300             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5301   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5302             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5303 }
5304
5305 let Predicates = [HasAVX] in {
5306   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5307             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5308   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5309             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5310
5311   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5312             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5313   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5314             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5315   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5316             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5317
5318   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5319             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5320   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5321             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5322   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5323             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5324   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5325             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5326 }
5327
5328 let Predicates = [HasAVX2] in {
5329   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5330             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5331   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5332             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5333   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5334             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5335
5336   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5337             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5338   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5339             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5340   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5341             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5342   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5343             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5344 }
5345
5346 //===---------------------------------------------------------------------===//
5347 // SSSE3 - Packed Align Instruction Patterns
5348 //===---------------------------------------------------------------------===//
5349
5350 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5351   let neverHasSideEffects = 1 in {
5352   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5353       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5354       !if(Is2Addr,
5355         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5356         !strconcat(asm,
5357                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5358       []>, OpSize;
5359   let mayLoad = 1 in
5360   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5361       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5362       !if(Is2Addr,
5363         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5364         !strconcat(asm,
5365                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5366       []>, OpSize;
5367   }
5368 }
5369
5370 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5371   let neverHasSideEffects = 1 in {
5372   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5373       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5374       !strconcat(asm,
5375                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5376       []>, OpSize;
5377   let mayLoad = 1 in
5378   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5379       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5380       !strconcat(asm,
5381                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5382       []>, OpSize;
5383   }
5384 }
5385
5386 let Predicates = [HasAVX] in
5387   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5388 let Predicates = [HasAVX2] in
5389   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5390 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5391   defm PALIGN : ssse3_palign<"palignr">;
5392
5393 let Predicates = [HasSSSE3] in {
5394 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5395           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5396 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5397           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5398 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5399           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5400 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5401           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5402 }
5403
5404 let Predicates = [HasAVX] in {
5405 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5406           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5407 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5408           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5409 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5410           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5411 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5412           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5413 }
5414
5415 //===---------------------------------------------------------------------===//
5416 // SSSE3 - Thread synchronization
5417 //===---------------------------------------------------------------------===//
5418
5419 let usesCustomInserter = 1 in {
5420 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5421                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5422 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5423                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5424 }
5425
5426 let Uses = [EAX, ECX, EDX] in
5427 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5428                  Requires<[HasSSE3]>;
5429 let Uses = [ECX, EAX] in
5430 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5431                 Requires<[HasSSE3]>;
5432
5433 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5434 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5435
5436 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5437       Requires<[In32BitMode]>;
5438 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5439       Requires<[In64BitMode]>;
5440
5441 //===----------------------------------------------------------------------===//
5442 // SSE4.1 - Packed Move with Sign/Zero Extend
5443 //===----------------------------------------------------------------------===//
5444
5445 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5446   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5447                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5448                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5449
5450   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5451                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5452        [(set VR128:$dst,
5453          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5454        OpSize;
5455 }
5456
5457 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5458                                  Intrinsic IntId> {
5459   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5460                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5461                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5462
5463   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5464                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5465                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5466 }
5467
5468 let Predicates = [HasAVX] in {
5469 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5470                                      VEX;
5471 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5472                                      VEX;
5473 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5474                                      VEX;
5475 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5476                                      VEX;
5477 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5478                                      VEX;
5479 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5480                                      VEX;
5481 }
5482
5483 let Predicates = [HasAVX2] in {
5484 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5485                                         int_x86_avx2_pmovsxbw>, VEX;
5486 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5487                                         int_x86_avx2_pmovsxwd>, VEX;
5488 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5489                                         int_x86_avx2_pmovsxdq>, VEX;
5490 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5491                                         int_x86_avx2_pmovzxbw>, VEX;
5492 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5493                                         int_x86_avx2_pmovzxwd>, VEX;
5494 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5495                                         int_x86_avx2_pmovzxdq>, VEX;
5496 }
5497
5498 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5499 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5500 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5501 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5502 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5503 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5504
5505 let Predicates = [HasSSE41] in {
5506   // Common patterns involving scalar load.
5507   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5508             (PMOVSXBWrm addr:$src)>;
5509   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5510             (PMOVSXBWrm addr:$src)>;
5511
5512   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5513             (PMOVSXWDrm addr:$src)>;
5514   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5515             (PMOVSXWDrm addr:$src)>;
5516
5517   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5518             (PMOVSXDQrm addr:$src)>;
5519   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5520             (PMOVSXDQrm addr:$src)>;
5521
5522   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5523             (PMOVZXBWrm addr:$src)>;
5524   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5525             (PMOVZXBWrm addr:$src)>;
5526
5527   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5528             (PMOVZXWDrm addr:$src)>;
5529   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5530             (PMOVZXWDrm addr:$src)>;
5531
5532   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5533             (PMOVZXDQrm addr:$src)>;
5534   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5535             (PMOVZXDQrm addr:$src)>;
5536 }
5537
5538 let Predicates = [HasAVX] in {
5539   // Common patterns involving scalar load.
5540   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5541             (VPMOVSXBWrm addr:$src)>;
5542   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5543             (VPMOVSXBWrm addr:$src)>;
5544
5545   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5546             (VPMOVSXWDrm addr:$src)>;
5547   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5548             (VPMOVSXWDrm addr:$src)>;
5549
5550   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5551             (VPMOVSXDQrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5553             (VPMOVSXDQrm addr:$src)>;
5554
5555   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5556             (VPMOVZXBWrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5558             (VPMOVZXBWrm addr:$src)>;
5559
5560   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5561             (VPMOVZXWDrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5563             (VPMOVZXWDrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXDQrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5568             (VPMOVZXDQrm addr:$src)>;
5569 }
5570
5571
5572 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5573   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5574                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5575                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5576
5577   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5578                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5579        [(set VR128:$dst,
5580          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5581           OpSize;
5582 }
5583
5584 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5585                                  Intrinsic IntId> {
5586   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5587                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5588                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5589
5590   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5591                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5592        [(set VR256:$dst,
5593          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5594           OpSize;
5595 }
5596
5597 let Predicates = [HasAVX] in {
5598 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5599                                      VEX;
5600 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5601                                      VEX;
5602 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5603                                      VEX;
5604 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5605                                      VEX;
5606 }
5607
5608 let Predicates = [HasAVX2] in {
5609 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5610                                        int_x86_avx2_pmovsxbd>, VEX;
5611 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5612                                        int_x86_avx2_pmovsxwq>, VEX;
5613 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5614                                        int_x86_avx2_pmovzxbd>, VEX;
5615 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5616                                        int_x86_avx2_pmovzxwq>, VEX;
5617 }
5618
5619 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5620 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5621 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5622 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5623
5624 let Predicates = [HasSSE41] in {
5625   // Common patterns involving scalar load
5626   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5627             (PMOVSXBDrm addr:$src)>;
5628   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5629             (PMOVSXWQrm addr:$src)>;
5630
5631   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5632             (PMOVZXBDrm addr:$src)>;
5633   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5634             (PMOVZXWQrm addr:$src)>;
5635 }
5636
5637 let Predicates = [HasAVX] in {
5638   // Common patterns involving scalar load
5639   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5640             (VPMOVSXBDrm addr:$src)>;
5641   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5642             (VPMOVSXWQrm addr:$src)>;
5643
5644   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5645             (VPMOVZXBDrm addr:$src)>;
5646   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5647             (VPMOVZXWQrm addr:$src)>;
5648 }
5649
5650 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5651   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5652                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5653                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5654
5655   // Expecting a i16 load any extended to i32 value.
5656   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5657                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5658                  [(set VR128:$dst, (IntId (bitconvert
5659                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5660                  OpSize;
5661 }
5662
5663 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5664                                  Intrinsic IntId> {
5665   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5666                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5667                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5668
5669   // Expecting a i16 load any extended to i32 value.
5670   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5671                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5672                   [(set VR256:$dst, (IntId (bitconvert
5673                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5674                   OpSize;
5675 }
5676
5677 let Predicates = [HasAVX] in {
5678 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5679                                      VEX;
5680 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5681                                      VEX;
5682 }
5683 let Predicates = [HasAVX2] in {
5684 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5685                                        int_x86_avx2_pmovsxbq>, VEX;
5686 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5687                                        int_x86_avx2_pmovzxbq>, VEX;
5688 }
5689 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5690 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5691
5692 let Predicates = [HasSSE41] in {
5693   // Common patterns involving scalar load
5694   def : Pat<(int_x86_sse41_pmovsxbq
5695               (bitconvert (v4i32 (X86vzmovl
5696                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5697             (PMOVSXBQrm addr:$src)>;
5698
5699   def : Pat<(int_x86_sse41_pmovzxbq
5700               (bitconvert (v4i32 (X86vzmovl
5701                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5702             (PMOVZXBQrm addr:$src)>;
5703 }
5704
5705 let Predicates = [HasAVX] in {
5706   // Common patterns involving scalar load
5707   def : Pat<(int_x86_sse41_pmovsxbq
5708               (bitconvert (v4i32 (X86vzmovl
5709                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5710             (VPMOVSXBQrm addr:$src)>;
5711
5712   def : Pat<(int_x86_sse41_pmovzxbq
5713               (bitconvert (v4i32 (X86vzmovl
5714                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5715             (VPMOVZXBQrm addr:$src)>;
5716 }
5717
5718 //===----------------------------------------------------------------------===//
5719 // SSE4.1 - Extract Instructions
5720 //===----------------------------------------------------------------------===//
5721
5722 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5723 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5724   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5725                  (ins VR128:$src1, i32i8imm:$src2),
5726                  !strconcat(OpcodeStr,
5727                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5728                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5729                  OpSize;
5730   let neverHasSideEffects = 1, mayStore = 1 in
5731   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5732                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5733                  !strconcat(OpcodeStr,
5734                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5735                  []>, OpSize;
5736 // FIXME:
5737 // There's an AssertZext in the way of writing the store pattern
5738 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5739 }
5740
5741 let Predicates = [HasAVX] in {
5742   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5743   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5744          (ins VR128:$src1, i32i8imm:$src2),
5745          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5746 }
5747
5748 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5749
5750
5751 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5752 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5753   let neverHasSideEffects = 1, mayStore = 1 in
5754   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5755                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5756                  !strconcat(OpcodeStr,
5757                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5758                  []>, OpSize;
5759 // FIXME:
5760 // There's an AssertZext in the way of writing the store pattern
5761 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5762 }
5763
5764 let Predicates = [HasAVX] in
5765   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5766
5767 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5768
5769
5770 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5771 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5772   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5773                  (ins VR128:$src1, i32i8imm:$src2),
5774                  !strconcat(OpcodeStr,
5775                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5776                  [(set GR32:$dst,
5777                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5778   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5779                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5780                  !strconcat(OpcodeStr,
5781                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5782                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5783                           addr:$dst)]>, OpSize;
5784 }
5785
5786 let Predicates = [HasAVX] in
5787   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5788
5789 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5790
5791 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5792 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5793   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5794                  (ins VR128:$src1, i32i8imm:$src2),
5795                  !strconcat(OpcodeStr,
5796                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5797                  [(set GR64:$dst,
5798                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5799   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5800                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5801                  !strconcat(OpcodeStr,
5802                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5803                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5804                           addr:$dst)]>, OpSize, REX_W;
5805 }
5806
5807 let Predicates = [HasAVX] in
5808   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5809
5810 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5811
5812 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5813 /// destination
5814 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5815   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5816                  (ins VR128:$src1, i32i8imm:$src2),
5817                  !strconcat(OpcodeStr,
5818                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5819                  [(set GR32:$dst,
5820                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5821            OpSize;
5822   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5823                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5824                  !strconcat(OpcodeStr,
5825                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5826                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5827                           addr:$dst)]>, OpSize;
5828 }
5829
5830 let ExeDomain = SSEPackedSingle in {
5831   let Predicates = [HasAVX] in {
5832     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5833     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5834                     (ins VR128:$src1, i32i8imm:$src2),
5835                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5836                     []>, OpSize, VEX;
5837   }
5838   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5839 }
5840
5841 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5842 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5843                                               imm:$src2))),
5844                  addr:$dst),
5845           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5846           Requires<[HasSSE41]>;
5847 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5848                                               imm:$src2))),
5849                  addr:$dst),
5850           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5851           Requires<[HasAVX]>;
5852
5853 //===----------------------------------------------------------------------===//
5854 // SSE4.1 - Insert Instructions
5855 //===----------------------------------------------------------------------===//
5856
5857 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5858   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5859       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5860       !if(Is2Addr,
5861         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5862         !strconcat(asm,
5863                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5864       [(set VR128:$dst,
5865         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5866   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5867       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5868       !if(Is2Addr,
5869         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5870         !strconcat(asm,
5871                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5872       [(set VR128:$dst,
5873         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5874                    imm:$src3))]>, OpSize;
5875 }
5876
5877 let Predicates = [HasAVX] in
5878   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5879 let Constraints = "$src1 = $dst" in
5880   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5881
5882 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5883   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5884       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5885       !if(Is2Addr,
5886         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5887         !strconcat(asm,
5888                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5889       [(set VR128:$dst,
5890         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5891       OpSize;
5892   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5893       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5894       !if(Is2Addr,
5895         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5896         !strconcat(asm,
5897                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5898       [(set VR128:$dst,
5899         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5900                           imm:$src3)))]>, OpSize;
5901 }
5902
5903 let Predicates = [HasAVX] in
5904   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5905 let Constraints = "$src1 = $dst" in
5906   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5907
5908 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5909   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5910       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5911       !if(Is2Addr,
5912         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5913         !strconcat(asm,
5914                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5915       [(set VR128:$dst,
5916         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5917       OpSize;
5918   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5919       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5920       !if(Is2Addr,
5921         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5922         !strconcat(asm,
5923                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5924       [(set VR128:$dst,
5925         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5926                           imm:$src3)))]>, OpSize;
5927 }
5928
5929 let Predicates = [HasAVX] in
5930   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5931 let Constraints = "$src1 = $dst" in
5932   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5933
5934 // insertps has a few different modes, there's the first two here below which
5935 // are optimized inserts that won't zero arbitrary elements in the destination
5936 // vector. The next one matches the intrinsic and could zero arbitrary elements
5937 // in the target vector.
5938 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5939   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5940       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5941       !if(Is2Addr,
5942         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5943         !strconcat(asm,
5944                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5945       [(set VR128:$dst,
5946         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5947       OpSize;
5948   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5949       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5950       !if(Is2Addr,
5951         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5952         !strconcat(asm,
5953                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5954       [(set VR128:$dst,
5955         (X86insrtps VR128:$src1,
5956                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5957                     imm:$src3))]>, OpSize;
5958 }
5959
5960 let ExeDomain = SSEPackedSingle in {
5961   let Constraints = "$src1 = $dst" in
5962     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5963   let Predicates = [HasAVX] in
5964     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5965 }
5966
5967 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5968           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5969           Requires<[HasAVX]>;
5970 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5971           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5972           Requires<[HasSSE41]>;
5973
5974 //===----------------------------------------------------------------------===//
5975 // SSE4.1 - Round Instructions
5976 //===----------------------------------------------------------------------===//
5977
5978 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5979                             X86MemOperand x86memop, RegisterClass RC,
5980                             PatFrag mem_frag32, PatFrag mem_frag64,
5981                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5982 let ExeDomain = SSEPackedSingle in {
5983   // Intrinsic operation, reg.
5984   // Vector intrinsic operation, reg
5985   def PSr : SS4AIi8<opcps, MRMSrcReg,
5986                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5987                     !strconcat(OpcodeStr,
5988                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5989                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5990                     OpSize;
5991
5992   // Vector intrinsic operation, mem
5993   def PSm : SS4AIi8<opcps, MRMSrcMem,
5994                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5995                     !strconcat(OpcodeStr,
5996                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5997                     [(set RC:$dst,
5998                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5999                     OpSize;
6000 } // ExeDomain = SSEPackedSingle
6001
6002 let ExeDomain = SSEPackedDouble in {
6003   // Vector intrinsic operation, reg
6004   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6005                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6006                     !strconcat(OpcodeStr,
6007                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6008                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6009                     OpSize;
6010
6011   // Vector intrinsic operation, mem
6012   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6013                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6014                     !strconcat(OpcodeStr,
6015                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6016                     [(set RC:$dst,
6017                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6018                     OpSize;
6019 } // ExeDomain = SSEPackedDouble
6020 }
6021
6022 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6023                             string OpcodeStr,
6024                             Intrinsic F32Int,
6025                             Intrinsic F64Int, bit Is2Addr = 1> {
6026 let ExeDomain = GenericDomain in {
6027   // Intrinsic operation, reg.
6028   def SSr : SS4AIi8<opcss, MRMSrcReg,
6029         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6030         !if(Is2Addr,
6031             !strconcat(OpcodeStr,
6032                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6033             !strconcat(OpcodeStr,
6034                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6035         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6036         OpSize;
6037
6038   // Intrinsic operation, mem.
6039   def SSm : SS4AIi8<opcss, MRMSrcMem,
6040         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6041         !if(Is2Addr,
6042             !strconcat(OpcodeStr,
6043                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6044             !strconcat(OpcodeStr,
6045                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6046         [(set VR128:$dst,
6047              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6048         OpSize;
6049
6050   // Intrinsic operation, reg.
6051   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6052         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6053         !if(Is2Addr,
6054             !strconcat(OpcodeStr,
6055                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6056             !strconcat(OpcodeStr,
6057                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6058         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6059         OpSize;
6060
6061   // Intrinsic operation, mem.
6062   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6063         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6064         !if(Is2Addr,
6065             !strconcat(OpcodeStr,
6066                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6067             !strconcat(OpcodeStr,
6068                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6069         [(set VR128:$dst,
6070               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6071         OpSize;
6072 } // ExeDomain = GenericDomain
6073 }
6074
6075 // FP round - roundss, roundps, roundsd, roundpd
6076 let Predicates = [HasAVX] in {
6077   // Intrinsic form
6078   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6079                                   memopv4f32, memopv2f64,
6080                                   int_x86_sse41_round_ps,
6081                                   int_x86_sse41_round_pd>, VEX;
6082   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6083                                   memopv8f32, memopv4f64,
6084                                   int_x86_avx_round_ps_256,
6085                                   int_x86_avx_round_pd_256>, VEX;
6086   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6087                                   int_x86_sse41_round_ss,
6088                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6089 }
6090
6091 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6092                                memopv4f32, memopv2f64,
6093                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6094 let Constraints = "$src1 = $dst" in
6095 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6096                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6097
6098 //===----------------------------------------------------------------------===//
6099 // SSE4.1 - Packed Bit Test
6100 //===----------------------------------------------------------------------===//
6101
6102 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6103 // the intel intrinsic that corresponds to this.
6104 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6105 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6106                 "vptest\t{$src2, $src1|$src1, $src2}",
6107                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6108                 OpSize, VEX;
6109 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6110                 "vptest\t{$src2, $src1|$src1, $src2}",
6111                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6112                 OpSize, VEX;
6113
6114 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6115                 "vptest\t{$src2, $src1|$src1, $src2}",
6116                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6117                 OpSize, VEX;
6118 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6119                 "vptest\t{$src2, $src1|$src1, $src2}",
6120                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6121                 OpSize, VEX;
6122 }
6123
6124 let Defs = [EFLAGS] in {
6125 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6126               "ptest\t{$src2, $src1|$src1, $src2}",
6127               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6128               OpSize;
6129 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6130               "ptest\t{$src2, $src1|$src1, $src2}",
6131               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6132               OpSize;
6133 }
6134
6135 // The bit test instructions below are AVX only
6136 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6137                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6138   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6139             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6140             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6141   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6142             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6143             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6144             OpSize, VEX;
6145 }
6146
6147 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6148 let ExeDomain = SSEPackedSingle in {
6149 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6150 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6151 }
6152 let ExeDomain = SSEPackedDouble in {
6153 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6154 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6155 }
6156 }
6157
6158 //===----------------------------------------------------------------------===//
6159 // SSE4.1 - Misc Instructions
6160 //===----------------------------------------------------------------------===//
6161
6162 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6163   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6164                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6165                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6166                      OpSize, XS;
6167   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6168                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6169                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6170                       (implicit EFLAGS)]>, OpSize, XS;
6171
6172   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6173                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6174                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6175                      XS;
6176   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6177                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6178                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6179                       (implicit EFLAGS)]>, XS;
6180
6181   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6182                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6183                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6184                       XS;
6185   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6186                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6187                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6188                        (implicit EFLAGS)]>, XS;
6189 }
6190
6191
6192
6193 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6194 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6195                                  Intrinsic IntId128> {
6196   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6197                     (ins VR128:$src),
6198                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6199                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6200   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6201                      (ins i128mem:$src),
6202                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6203                      [(set VR128:$dst,
6204                        (IntId128
6205                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6206 }
6207
6208 let Predicates = [HasAVX] in
6209 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6210                                          int_x86_sse41_phminposuw>, VEX;
6211 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6212                                          int_x86_sse41_phminposuw>;
6213
6214 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6215 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6216                               Intrinsic IntId128, bit Is2Addr = 1> {
6217   let isCommutable = 1 in
6218   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6219        (ins VR128:$src1, VR128:$src2),
6220        !if(Is2Addr,
6221            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6222            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6223        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6224   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6225        (ins VR128:$src1, i128mem:$src2),
6226        !if(Is2Addr,
6227            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6228            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6229        [(set VR128:$dst,
6230          (IntId128 VR128:$src1,
6231           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6232 }
6233
6234 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6235 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6236                                 Intrinsic IntId256> {
6237   let isCommutable = 1 in
6238   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6239        (ins VR256:$src1, VR256:$src2),
6240        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6241        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6242   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6243        (ins VR256:$src1, i256mem:$src2),
6244        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6245        [(set VR256:$dst,
6246          (IntId256 VR256:$src1,
6247           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6248 }
6249
6250 let Predicates = [HasAVX] in {
6251   let isCommutable = 0 in
6252   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6253                                                          0>, VEX_4V;
6254   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6255                                                          0>, VEX_4V;
6256   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6257                                                          0>, VEX_4V;
6258   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6259                                                          0>, VEX_4V;
6260   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6261                                                          0>, VEX_4V;
6262   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6263                                                          0>, VEX_4V;
6264   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6265                                                          0>, VEX_4V;
6266   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6267                                                          0>, VEX_4V;
6268   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6269                                                          0>, VEX_4V;
6270   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6271                                                          0>, VEX_4V;
6272   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6273                                                          0>, VEX_4V;
6274
6275   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6276             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6277   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6278             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6279 }
6280
6281 let Predicates = [HasAVX2] in {
6282   let isCommutable = 0 in
6283   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6284                                         int_x86_avx2_packusdw>, VEX_4V;
6285   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6286                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6287   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6288                                         int_x86_avx2_pmins_b>, VEX_4V;
6289   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6290                                         int_x86_avx2_pmins_d>, VEX_4V;
6291   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6292                                         int_x86_avx2_pminu_d>, VEX_4V;
6293   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6294                                         int_x86_avx2_pminu_w>, VEX_4V;
6295   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6296                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6297   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6298                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6299   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6300                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6301   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6302                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6303   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6304                                         int_x86_avx2_pmul_dq>, VEX_4V;
6305
6306   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6307             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6308   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6309             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6310 }
6311
6312 let Constraints = "$src1 = $dst" in {
6313   let isCommutable = 0 in
6314   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6315   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6316   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6317   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6318   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6319   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6320   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6321   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6322   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6323   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6324   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6325 }
6326
6327 let Predicates = [HasSSE41] in {
6328   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6329             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6330   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6331             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6332 }
6333
6334 /// SS48I_binop_rm - Simple SSE41 binary operator.
6335 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6336                           ValueType OpVT, bit Is2Addr = 1> {
6337   let isCommutable = 1 in
6338   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6339        (ins VR128:$src1, VR128:$src2),
6340        !if(Is2Addr,
6341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6343        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6344        OpSize;
6345   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6346        (ins VR128:$src1, i128mem:$src2),
6347        !if(Is2Addr,
6348            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6349            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6350        [(set VR128:$dst, (OpNode VR128:$src1,
6351                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6352        OpSize;
6353 }
6354
6355 /// SS48I_binop_rm - Simple SSE41 binary operator.
6356 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6357                             ValueType OpVT> {
6358   let isCommutable = 1 in
6359   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6360        (ins VR256:$src1, VR256:$src2),
6361        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6362        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6363        OpSize;
6364   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6365        (ins VR256:$src1, i256mem:$src2),
6366        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6367        [(set VR256:$dst, (OpNode VR256:$src1,
6368                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6369        OpSize;
6370 }
6371
6372 let Predicates = [HasAVX] in
6373   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6374 let Predicates = [HasAVX2] in
6375   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6376 let Constraints = "$src1 = $dst" in
6377   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6378
6379 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6380 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6381                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6382                  X86MemOperand x86memop, bit Is2Addr = 1> {
6383   let isCommutable = 1 in
6384   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6385         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6386         !if(Is2Addr,
6387             !strconcat(OpcodeStr,
6388                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6389             !strconcat(OpcodeStr,
6390                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6391         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6392         OpSize;
6393   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6394         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6395         !if(Is2Addr,
6396             !strconcat(OpcodeStr,
6397                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6398             !strconcat(OpcodeStr,
6399                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6400         [(set RC:$dst,
6401           (IntId RC:$src1,
6402            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6403         OpSize;
6404 }
6405
6406 let Predicates = [HasAVX] in {
6407   let isCommutable = 0 in {
6408     let ExeDomain = SSEPackedSingle in {
6409     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6410                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6411     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6412               int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6413     }
6414     let ExeDomain = SSEPackedDouble in {
6415     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6416                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6417     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6418               int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6419     }
6420   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6421                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6422   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6423                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6424   }
6425   let ExeDomain = SSEPackedSingle in
6426   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6427                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6428   let ExeDomain = SSEPackedDouble in
6429   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6430                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6431   let ExeDomain = SSEPackedSingle in
6432   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6433                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6434 }
6435
6436 let Predicates = [HasAVX2] in {
6437   let isCommutable = 0 in {
6438   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6439                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6440   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6441                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6442   }
6443 }
6444
6445 let Constraints = "$src1 = $dst" in {
6446   let isCommutable = 0 in {
6447   let ExeDomain = SSEPackedSingle in
6448   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6449                                      VR128, memopv16i8, i128mem>;
6450   let ExeDomain = SSEPackedDouble in
6451   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6452                                      VR128, memopv16i8, i128mem>;
6453   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6454                                      VR128, memopv16i8, i128mem>;
6455   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6456                                      VR128, memopv16i8, i128mem>;
6457   }
6458   let ExeDomain = SSEPackedSingle in
6459   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6460                                   VR128, memopv16i8, i128mem>;
6461   let ExeDomain = SSEPackedDouble in
6462   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6463                                   VR128, memopv16i8, i128mem>;
6464 }
6465
6466 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6467 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6468                                     RegisterClass RC, X86MemOperand x86memop,
6469                                     PatFrag mem_frag, Intrinsic IntId> {
6470   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6471                   (ins RC:$src1, RC:$src2, RC:$src3),
6472                   !strconcat(OpcodeStr,
6473                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6474                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6475                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6476
6477   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6478                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6479                   !strconcat(OpcodeStr,
6480                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6481                   [(set RC:$dst,
6482                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6483                                RC:$src3))],
6484                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6485 }
6486
6487 let Predicates = [HasAVX] in {
6488 let ExeDomain = SSEPackedDouble in {
6489 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6490                                            memopv16i8, int_x86_sse41_blendvpd>;
6491 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6492                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6493 } // ExeDomain = SSEPackedDouble
6494 let ExeDomain = SSEPackedSingle in {
6495 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6496                                            memopv16i8, int_x86_sse41_blendvps>;
6497 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6498                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6499 } // ExeDomain = SSEPackedSingle
6500 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6501                                            memopv16i8, int_x86_sse41_pblendvb>;
6502 }
6503
6504 let Predicates = [HasAVX2] in {
6505 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6506                                            memopv32i8, int_x86_avx2_pblendvb>;
6507 }
6508
6509 let Predicates = [HasAVX] in {
6510   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6511                             (v16i8 VR128:$src2))),
6512             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6513   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6514                             (v4i32 VR128:$src2))),
6515             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6516   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6517                             (v4f32 VR128:$src2))),
6518             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6519   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6520                             (v2i64 VR128:$src2))),
6521             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6522   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6523                             (v2f64 VR128:$src2))),
6524             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6525   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6526                             (v8i32 VR256:$src2))),
6527             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6528   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6529                             (v8f32 VR256:$src2))),
6530             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6531   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6532                             (v4i64 VR256:$src2))),
6533             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6534   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6535                             (v4f64 VR256:$src2))),
6536             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6537 }
6538
6539 let Predicates = [HasAVX2] in {
6540   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6541                             (v32i8 VR256:$src2))),
6542             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6543 }
6544
6545 /// SS41I_ternary_int - SSE 4.1 ternary operator
6546 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6547   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6548     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6549                     (ins VR128:$src1, VR128:$src2),
6550                     !strconcat(OpcodeStr,
6551                      "\t{$src2, $dst|$dst, $src2}"),
6552                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6553                     OpSize;
6554
6555     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6556                     (ins VR128:$src1, i128mem:$src2),
6557                     !strconcat(OpcodeStr,
6558                      "\t{$src2, $dst|$dst, $src2}"),
6559                     [(set VR128:$dst,
6560                       (IntId VR128:$src1,
6561                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6562   }
6563 }
6564
6565 let ExeDomain = SSEPackedDouble in
6566 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6567 let ExeDomain = SSEPackedSingle in
6568 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6569 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6570
6571 let Predicates = [HasSSE41] in {
6572   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6573                             (v16i8 VR128:$src2))),
6574             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6575   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6576                             (v4i32 VR128:$src2))),
6577             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6578   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6579                             (v4f32 VR128:$src2))),
6580             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6581   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6582                             (v2i64 VR128:$src2))),
6583             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6584   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6585                             (v2f64 VR128:$src2))),
6586             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6587 }
6588
6589 let Predicates = [HasAVX] in
6590 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6591                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6592                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6593                        OpSize, VEX;
6594 let Predicates = [HasAVX2] in
6595 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6596                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6597                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6598                          OpSize, VEX;
6599 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6600                        "movntdqa\t{$src, $dst|$dst, $src}",
6601                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6602                        OpSize;
6603
6604 //===----------------------------------------------------------------------===//
6605 // SSE4.2 - Compare Instructions
6606 //===----------------------------------------------------------------------===//
6607
6608 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6609 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6610                               Intrinsic IntId128, bit Is2Addr = 1> {
6611   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6612        (ins VR128:$src1, VR128:$src2),
6613        !if(Is2Addr,
6614            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6615            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6616        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6617        OpSize;
6618   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6619        (ins VR128:$src1, i128mem:$src2),
6620        !if(Is2Addr,
6621            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6622            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6623        [(set VR128:$dst,
6624          (IntId128 VR128:$src1,
6625           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6626 }
6627
6628 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6629 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6630                                 Intrinsic IntId256> {
6631   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6632        (ins VR256:$src1, VR256:$src2),
6633        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6634        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6635        OpSize;
6636   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6637        (ins VR256:$src1, i256mem:$src2),
6638        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6639        [(set VR256:$dst,
6640          (IntId256 VR256:$src1,
6641           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6642 }
6643
6644 let Predicates = [HasAVX] in {
6645   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6646                                      0>, VEX_4V;
6647
6648   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6649             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6650   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6651             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6652 }
6653
6654 let Predicates = [HasAVX2] in {
6655   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6656                                        VEX_4V;
6657
6658   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6659             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6660   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6661             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6662 }
6663
6664 let Constraints = "$src1 = $dst" in
6665   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6666
6667 let Predicates = [HasSSE42] in {
6668   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6669             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6670   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6671             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6672 }
6673
6674 //===----------------------------------------------------------------------===//
6675 // SSE4.2 - String/text Processing Instructions
6676 //===----------------------------------------------------------------------===//
6677
6678 // Packed Compare Implicit Length Strings, Return Mask
6679 multiclass pseudo_pcmpistrm<string asm> {
6680   def REG : PseudoI<(outs VR128:$dst),
6681                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6682     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6683                                                   imm:$src3))]>;
6684   def MEM : PseudoI<(outs VR128:$dst),
6685                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6686     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6687                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6688 }
6689
6690 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6691   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6692   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6693 }
6694
6695 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6696   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6697       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6698       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6699   let mayLoad = 1 in
6700   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6701       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6702       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6703 }
6704
6705 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6706   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6707       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6708       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6709   let mayLoad = 1 in
6710   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6711       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6712       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6713 }
6714
6715 // Packed Compare Explicit Length Strings, Return Mask
6716 multiclass pseudo_pcmpestrm<string asm> {
6717   def REG : PseudoI<(outs VR128:$dst),
6718                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6719     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6720                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6721   def MEM : PseudoI<(outs VR128:$dst),
6722                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6723     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6724                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6725 }
6726
6727 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6728   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6729   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6730 }
6731
6732 let Predicates = [HasAVX],
6733     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6734   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6735       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6736       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6737   let mayLoad = 1 in
6738   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6739       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6740       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6741 }
6742
6743 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6744   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6745       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6746       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6747   let mayLoad = 1 in
6748   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6749       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6750       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6751 }
6752
6753 // Packed Compare Implicit Length Strings, Return Index
6754 let Defs = [ECX, EFLAGS] in {
6755   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6756     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6757       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6758       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6759       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6760        (implicit EFLAGS)]>, OpSize;
6761     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6762       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6763       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6764       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6765        (implicit EFLAGS)]>, OpSize;
6766   }
6767 }
6768
6769 let Predicates = [HasAVX] in {
6770 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6771                                     VEX;
6772 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6773                                     VEX;
6774 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6775                                     VEX;
6776 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6777                                     VEX;
6778 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6779                                     VEX;
6780 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6781                                     VEX;
6782 }
6783
6784 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6785 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6786 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6787 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6788 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6789 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6790
6791 // Packed Compare Explicit Length Strings, Return Index
6792 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6793   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6794     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6795       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6796       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6797       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6798        (implicit EFLAGS)]>, OpSize;
6799     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6800       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6801       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6802        [(set ECX,
6803              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6804         (implicit EFLAGS)]>, OpSize;
6805   }
6806 }
6807
6808 let Predicates = [HasAVX] in {
6809 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6810                                     VEX;
6811 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6812                                     VEX;
6813 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6814                                     VEX;
6815 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6816                                     VEX;
6817 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6818                                     VEX;
6819 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6820                                     VEX;
6821 }
6822
6823 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6824 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6825 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6826 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6827 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6828 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6829
6830 //===----------------------------------------------------------------------===//
6831 // SSE4.2 - CRC Instructions
6832 //===----------------------------------------------------------------------===//
6833
6834 // No CRC instructions have AVX equivalents
6835
6836 // crc intrinsic instruction
6837 // This set of instructions are only rm, the only difference is the size
6838 // of r and m.
6839 let Constraints = "$src1 = $dst" in {
6840   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6841                       (ins GR32:$src1, i8mem:$src2),
6842                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6843                        [(set GR32:$dst,
6844                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6845                          (load addr:$src2)))]>;
6846   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6847                       (ins GR32:$src1, GR8:$src2),
6848                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6849                        [(set GR32:$dst,
6850                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6851   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6852                       (ins GR32:$src1, i16mem:$src2),
6853                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6854                        [(set GR32:$dst,
6855                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6856                          (load addr:$src2)))]>,
6857                          OpSize;
6858   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6859                       (ins GR32:$src1, GR16:$src2),
6860                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6861                        [(set GR32:$dst,
6862                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6863                          OpSize;
6864   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6865                       (ins GR32:$src1, i32mem:$src2),
6866                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6867                        [(set GR32:$dst,
6868                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6869                          (load addr:$src2)))]>;
6870   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6871                       (ins GR32:$src1, GR32:$src2),
6872                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6873                        [(set GR32:$dst,
6874                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6875   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6876                       (ins GR64:$src1, i8mem:$src2),
6877                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6878                        [(set GR64:$dst,
6879                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6880                          (load addr:$src2)))]>,
6881                          REX_W;
6882   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6883                       (ins GR64:$src1, GR8:$src2),
6884                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6885                        [(set GR64:$dst,
6886                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6887                          REX_W;
6888   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6889                       (ins GR64:$src1, i64mem:$src2),
6890                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6891                        [(set GR64:$dst,
6892                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6893                          (load addr:$src2)))]>,
6894                          REX_W;
6895   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6896                       (ins GR64:$src1, GR64:$src2),
6897                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6898                        [(set GR64:$dst,
6899                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6900                          REX_W;
6901 }
6902
6903 //===----------------------------------------------------------------------===//
6904 // AES-NI Instructions
6905 //===----------------------------------------------------------------------===//
6906
6907 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6908                               Intrinsic IntId128, bit Is2Addr = 1> {
6909   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6910        (ins VR128:$src1, VR128:$src2),
6911        !if(Is2Addr,
6912            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6913            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6914        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6915        OpSize;
6916   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6917        (ins VR128:$src1, i128mem:$src2),
6918        !if(Is2Addr,
6919            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6920            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6921        [(set VR128:$dst,
6922          (IntId128 VR128:$src1,
6923           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6924 }
6925
6926 // Perform One Round of an AES Encryption/Decryption Flow
6927 let Predicates = [HasAVX, HasAES] in {
6928   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6929                          int_x86_aesni_aesenc, 0>, VEX_4V;
6930   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6931                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6932   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6933                          int_x86_aesni_aesdec, 0>, VEX_4V;
6934   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6935                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6936 }
6937
6938 let Constraints = "$src1 = $dst" in {
6939   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6940                          int_x86_aesni_aesenc>;
6941   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6942                          int_x86_aesni_aesenclast>;
6943   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6944                          int_x86_aesni_aesdec>;
6945   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6946                          int_x86_aesni_aesdeclast>;
6947 }
6948
6949 let Predicates = [HasAES] in {
6950   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6951             (AESENCrr VR128:$src1, VR128:$src2)>;
6952   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6953             (AESENCrm VR128:$src1, addr:$src2)>;
6954   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6955             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6956   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6957             (AESENCLASTrm VR128:$src1, addr:$src2)>;
6958   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6959             (AESDECrr VR128:$src1, VR128:$src2)>;
6960   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6961             (AESDECrm VR128:$src1, addr:$src2)>;
6962   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6963             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6964   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6965             (AESDECLASTrm VR128:$src1, addr:$src2)>;
6966 }
6967
6968 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
6969   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6970             (VAESENCrr VR128:$src1, VR128:$src2)>;
6971   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6972             (VAESENCrm VR128:$src1, addr:$src2)>;
6973   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6974             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
6975   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6976             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
6977   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6978             (VAESDECrr VR128:$src1, VR128:$src2)>;
6979   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6980             (VAESDECrm VR128:$src1, addr:$src2)>;
6981   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6982             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
6983   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6984             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
6985 }
6986
6987 // Perform the AES InvMixColumn Transformation
6988 let Predicates = [HasAVX, HasAES] in {
6989   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6990       (ins VR128:$src1),
6991       "vaesimc\t{$src1, $dst|$dst, $src1}",
6992       [(set VR128:$dst,
6993         (int_x86_aesni_aesimc VR128:$src1))]>,
6994       OpSize, VEX;
6995   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6996       (ins i128mem:$src1),
6997       "vaesimc\t{$src1, $dst|$dst, $src1}",
6998       [(set VR128:$dst,
6999         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7000       OpSize, VEX;
7001 }
7002 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7003   (ins VR128:$src1),
7004   "aesimc\t{$src1, $dst|$dst, $src1}",
7005   [(set VR128:$dst,
7006     (int_x86_aesni_aesimc VR128:$src1))]>,
7007   OpSize;
7008 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7009   (ins i128mem:$src1),
7010   "aesimc\t{$src1, $dst|$dst, $src1}",
7011   [(set VR128:$dst,
7012     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7013   OpSize;
7014
7015 // AES Round Key Generation Assist
7016 let Predicates = [HasAVX, HasAES] in {
7017   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7018       (ins VR128:$src1, i8imm:$src2),
7019       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7020       [(set VR128:$dst,
7021         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7022       OpSize, VEX;
7023   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7024       (ins i128mem:$src1, i8imm:$src2),
7025       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7026       [(set VR128:$dst,
7027         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7028                                         imm:$src2))]>,
7029       OpSize, VEX;
7030 }
7031 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7032   (ins VR128:$src1, i8imm:$src2),
7033   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7034   [(set VR128:$dst,
7035     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7036   OpSize;
7037 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7038   (ins i128mem:$src1, i8imm:$src2),
7039   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7040   [(set VR128:$dst,
7041     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7042                                     imm:$src2))]>,
7043   OpSize;
7044
7045 //===----------------------------------------------------------------------===//
7046 // CLMUL Instructions
7047 //===----------------------------------------------------------------------===//
7048
7049 // Carry-less Multiplication instructions
7050 let neverHasSideEffects = 1 in {
7051 let Constraints = "$src1 = $dst" in {
7052 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7053            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7054            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7055            []>;
7056
7057 let mayLoad = 1 in
7058 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7059            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7060            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7061            []>;
7062 }
7063
7064 // AVX carry-less Multiplication instructions
7065 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7066            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7067            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7068            []>;
7069
7070 let mayLoad = 1 in
7071 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7072            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7073            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7074            []>;
7075 }
7076
7077
7078 multiclass pclmul_alias<string asm, int immop> {
7079   def : InstAlias<!strconcat("pclmul", asm,
7080                            "dq {$src, $dst|$dst, $src}"),
7081                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7082
7083   def : InstAlias<!strconcat("pclmul", asm,
7084                              "dq {$src, $dst|$dst, $src}"),
7085                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7086
7087   def : InstAlias<!strconcat("vpclmul", asm,
7088                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7089                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7090
7091   def : InstAlias<!strconcat("vpclmul", asm,
7092                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7093                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7094 }
7095 defm : pclmul_alias<"hqhq", 0x11>;
7096 defm : pclmul_alias<"hqlq", 0x01>;
7097 defm : pclmul_alias<"lqhq", 0x10>;
7098 defm : pclmul_alias<"lqlq", 0x00>;
7099
7100 //===----------------------------------------------------------------------===//
7101 // AVX Instructions
7102 //===----------------------------------------------------------------------===//
7103
7104 //===----------------------------------------------------------------------===//
7105 // VBROADCAST - Load from memory and broadcast to all elements of the
7106 //              destination operand
7107 //
7108 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7109                     X86MemOperand x86memop, Intrinsic Int> :
7110   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7111         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7112         [(set RC:$dst, (Int addr:$src))]>, VEX;
7113
7114 // AVX2 adds register forms
7115 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7116                          Intrinsic Int> :
7117   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7118          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7119          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7120
7121 let ExeDomain = SSEPackedSingle in {
7122   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7123                                       int_x86_avx_vbroadcast_ss>;
7124   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7125                                       int_x86_avx_vbroadcast_ss_256>;
7126 }
7127 let ExeDomain = SSEPackedDouble in
7128 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7129                                     int_x86_avx_vbroadcast_sd_256>;
7130 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7131                                    int_x86_avx_vbroadcastf128_pd_256>;
7132
7133 let ExeDomain = SSEPackedSingle in {
7134   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7135                                            int_x86_avx2_vbroadcast_ss_ps>;
7136   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7137                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7138 }
7139 let ExeDomain = SSEPackedDouble in
7140 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7141                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7142
7143 let Predicates = [HasAVX2] in
7144 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7145                                    int_x86_avx2_vbroadcasti128>;
7146
7147 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7148           (VBROADCASTF128 addr:$src)>;
7149
7150
7151 //===----------------------------------------------------------------------===//
7152 // VINSERTF128 - Insert packed floating-point values
7153 //
7154 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7155 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7156           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7157           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7158           []>, VEX_4V;
7159 let mayLoad = 1 in
7160 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7161           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7162           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7163           []>, VEX_4V;
7164 }
7165
7166 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7167           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7168 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7169           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7170 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7171           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7172
7173 //===----------------------------------------------------------------------===//
7174 // VEXTRACTF128 - Extract packed floating-point values
7175 //
7176 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7177 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7178           (ins VR256:$src1, i8imm:$src2),
7179           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7180           []>, VEX;
7181 let mayStore = 1 in
7182 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7183           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7184           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7185           []>, VEX;
7186 }
7187
7188 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7189           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7190 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7191           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7192 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7193           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7194
7195 //===----------------------------------------------------------------------===//
7196 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7197 //
7198 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7199                           Intrinsic IntLd, Intrinsic IntLd256,
7200                           Intrinsic IntSt, Intrinsic IntSt256> {
7201   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7202              (ins VR128:$src1, f128mem:$src2),
7203              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7204              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7205              VEX_4V;
7206   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7207              (ins VR256:$src1, f256mem:$src2),
7208              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7209              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7210              VEX_4V;
7211   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7212              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7213              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7214              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7215   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7216              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7217              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7218              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7219 }
7220
7221 let ExeDomain = SSEPackedSingle in
7222 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7223                                  int_x86_avx_maskload_ps,
7224                                  int_x86_avx_maskload_ps_256,
7225                                  int_x86_avx_maskstore_ps,
7226                                  int_x86_avx_maskstore_ps_256>;
7227 let ExeDomain = SSEPackedDouble in
7228 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7229                                  int_x86_avx_maskload_pd,
7230                                  int_x86_avx_maskload_pd_256,
7231                                  int_x86_avx_maskstore_pd,
7232                                  int_x86_avx_maskstore_pd_256>;
7233
7234 //===----------------------------------------------------------------------===//
7235 // VPERMIL - Permute Single and Double Floating-Point Values
7236 //
7237 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7238                       RegisterClass RC, X86MemOperand x86memop_f,
7239                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7240                       Intrinsic IntVar, Intrinsic IntImm> {
7241   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7242              (ins RC:$src1, RC:$src2),
7243              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7244              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7245   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7246              (ins RC:$src1, x86memop_i:$src2),
7247              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7248              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7249
7250   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7251              (ins RC:$src1, i8imm:$src2),
7252              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7253              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7254   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7255              (ins x86memop_f:$src1, i8imm:$src2),
7256              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7257              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7258 }
7259
7260 let ExeDomain = SSEPackedSingle in {
7261   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7262                                memopv4f32, memopv4i32,
7263                                int_x86_avx_vpermilvar_ps,
7264                                int_x86_avx_vpermil_ps>;
7265   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7266                                memopv8f32, memopv8i32,
7267                                int_x86_avx_vpermilvar_ps_256,
7268                                int_x86_avx_vpermil_ps_256>;
7269 }
7270 let ExeDomain = SSEPackedDouble in {
7271   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7272                                memopv2f64, memopv2i64,
7273                                int_x86_avx_vpermilvar_pd,
7274                                int_x86_avx_vpermil_pd>;
7275   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7276                                memopv4f64, memopv4i64,
7277                                int_x86_avx_vpermilvar_pd_256,
7278                                int_x86_avx_vpermil_pd_256>;
7279 }
7280
7281 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7282           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7283 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7284           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7285 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7286           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7287 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7288           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7289 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7290           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7291 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7292           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7293 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7294                                (i8 imm:$imm))),
7295           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7296 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7297           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7298
7299 //===----------------------------------------------------------------------===//
7300 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7301 //
7302 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7303 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7304           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7305           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7306           []>, VEX_4V;
7307 let mayLoad = 1 in
7308 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7309           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7310           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7311           []>, VEX_4V;
7312 }
7313
7314 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7315           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7316 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7317           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7318 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7319           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7320
7321 def : Pat<(int_x86_avx_vperm2f128_ps_256
7322                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7323           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7324 def : Pat<(int_x86_avx_vperm2f128_pd_256
7325                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7326           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7327 def : Pat<(int_x86_avx_vperm2f128_si_256
7328                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7329           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7330
7331 //===----------------------------------------------------------------------===//
7332 // VZERO - Zero YMM registers
7333 //
7334 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7335             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7336   // Zero All YMM registers
7337   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7338                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7339
7340   // Zero Upper bits of YMM registers
7341   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7342                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7343 }
7344
7345 //===----------------------------------------------------------------------===//
7346 // Half precision conversion instructions
7347 //===----------------------------------------------------------------------===//
7348 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7349 let Predicates = [HasAVX, HasF16C] in {
7350   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7351              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7352              [(set RC:$dst, (Int VR128:$src))]>,
7353              T8, OpSize, VEX;
7354   let neverHasSideEffects = 1, mayLoad = 1 in
7355   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7356              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7357 }
7358 }
7359
7360 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7361 let Predicates = [HasAVX, HasF16C] in {
7362   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7363                (ins RC:$src1, i32i8imm:$src2),
7364                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7365                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7366                TA, OpSize, VEX;
7367   let neverHasSideEffects = 1, mayLoad = 1 in
7368   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7369                (ins RC:$src1, i32i8imm:$src2),
7370                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7371                TA, OpSize, VEX;
7372 }
7373 }
7374
7375 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7376 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7377 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7378 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7379
7380 //===----------------------------------------------------------------------===//
7381 // AVX2 Instructions
7382 //===----------------------------------------------------------------------===//
7383
7384 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7385 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7386                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7387                  X86MemOperand x86memop> {
7388   let isCommutable = 1 in
7389   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7390         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7391         !strconcat(OpcodeStr,
7392             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7393         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7394         VEX_4V;
7395   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7396         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7397         !strconcat(OpcodeStr,
7398             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7399         [(set RC:$dst,
7400           (IntId RC:$src1,
7401            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7402         VEX_4V;
7403 }
7404
7405 let isCommutable = 0 in {
7406 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7407                                    VR128, memopv16i8, i128mem>;
7408 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7409                                     VR256, memopv32i8, i256mem>;
7410 }
7411
7412 //===----------------------------------------------------------------------===//
7413 // VPBROADCAST - Load from memory and broadcast to all elements of the
7414 //               destination operand
7415 //
7416 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7417                           X86MemOperand x86memop, PatFrag ld_frag,
7418                           Intrinsic Int128, Intrinsic Int256> {
7419   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7420                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7421                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7422   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7423                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7424                   [(set VR128:$dst,
7425                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7426   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7427                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7428                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7429   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7430                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7431                    [(set VR256:$dst,
7432                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7433 }
7434
7435 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7436                                     int_x86_avx2_pbroadcastb_128,
7437                                     int_x86_avx2_pbroadcastb_256>;
7438 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7439                                     int_x86_avx2_pbroadcastw_128,
7440                                     int_x86_avx2_pbroadcastw_256>;
7441 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7442                                     int_x86_avx2_pbroadcastd_128,
7443                                     int_x86_avx2_pbroadcastd_256>;
7444 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7445                                     int_x86_avx2_pbroadcastq_128,
7446                                     int_x86_avx2_pbroadcastq_256>;
7447
7448 let Predicates = [HasAVX2] in {
7449   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7450           (VPBROADCASTBrm addr:$src)>;
7451   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7452           (VPBROADCASTBYrm addr:$src)>;
7453   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7454           (VPBROADCASTWrm addr:$src)>;
7455   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7456           (VPBROADCASTWYrm addr:$src)>;
7457   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7458           (VPBROADCASTDrm addr:$src)>;
7459   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7460           (VPBROADCASTDYrm addr:$src)>;
7461   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7462           (VPBROADCASTQrm addr:$src)>;
7463   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7464           (VPBROADCASTQYrm addr:$src)>;
7465 }
7466
7467 // AVX1 broadcast patterns
7468 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7469           (VBROADCASTSSYrm addr:$src)>;
7470 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7471           (VBROADCASTSDrm addr:$src)>;
7472 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7473           (VBROADCASTSSYrm addr:$src)>;
7474 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7475           (VBROADCASTSDrm addr:$src)>;
7476
7477 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7478           (VBROADCASTSSrm addr:$src)>;
7479 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7480           (VBROADCASTSSrm addr:$src)>;
7481
7482 //===----------------------------------------------------------------------===//
7483 // VPERM - Permute instructions
7484 //
7485
7486 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7487                      Intrinsic Int> {
7488   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7489                    (ins VR256:$src1, VR256:$src2),
7490                    !strconcat(OpcodeStr,
7491                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7492                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7493   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7494                    (ins VR256:$src1, i256mem:$src2),
7495                    !strconcat(OpcodeStr,
7496                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7497                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7498                    VEX_4V;
7499 }
7500
7501 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7502 let ExeDomain = SSEPackedSingle in
7503 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7504
7505 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7506                          Intrinsic Int> {
7507   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7508                      (ins VR256:$src1, i8imm:$src2),
7509                      !strconcat(OpcodeStr,
7510                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7511                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7512   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7513                      (ins i256mem:$src1, i8imm:$src2),
7514                      !strconcat(OpcodeStr,
7515                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7516                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7517                      VEX;
7518 }
7519
7520 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7521                             VEX_W;
7522 let ExeDomain = SSEPackedDouble in
7523 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7524                              VEX_W;
7525
7526 //===----------------------------------------------------------------------===//
7527 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7528 //
7529 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7530           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7531           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7532           [(set VR256:$dst,
7533            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7534           VEX_4V;
7535 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7536           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7537           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7538           [(set VR256:$dst,
7539            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7540             imm:$src3))]>,
7541           VEX_4V;
7542
7543 let Predicates = [HasAVX2] in {
7544 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7545           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7546 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7547           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7548 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7549           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7550 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7551           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7552
7553 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7554                   (i8 imm:$imm))),
7555           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7556 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7557                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7558           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7559 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7560                   (i8 imm:$imm))),
7561           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7562 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7563                   (i8 imm:$imm))),
7564           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7565 }
7566
7567 // AVX1 patterns
7568 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7569           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7570 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7571           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7572 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7573           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7574 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7575           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7576 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7577           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7578 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7579           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7580
7581 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7582                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7583           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7584 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7585                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7586           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7587 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7588                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7589           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7590 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7591                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7592           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7593 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7594                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7595           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7596 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7597                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7598           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7599
7600
7601 //===----------------------------------------------------------------------===//
7602 // VINSERTI128 - Insert packed integer values
7603 //
7604 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7605           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7606           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7607           [(set VR256:$dst,
7608             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7609           VEX_4V;
7610 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7611           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7612           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7613           [(set VR256:$dst,
7614             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7615              imm:$src3))]>, VEX_4V;
7616
7617 let Predicates = [HasAVX2] in {
7618 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7619                                    (i32 imm)),
7620           (VINSERTI128rr VR256:$src1, VR128:$src2,
7621                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7622 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7623                                    (i32 imm)),
7624           (VINSERTI128rr VR256:$src1, VR128:$src2,
7625                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7626 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7627                                    (i32 imm)),
7628           (VINSERTI128rr VR256:$src1, VR128:$src2,
7629                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7630 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7631                                    (i32 imm)),
7632           (VINSERTI128rr VR256:$src1, VR128:$src2,
7633                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7634 }
7635
7636 // AVX1 patterns
7637 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7638                                    (i32 imm)),
7639           (VINSERTF128rr VR256:$src1, VR128:$src2,
7640                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7641 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7642                                    (i32 imm)),
7643           (VINSERTF128rr VR256:$src1, VR128:$src2,
7644                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7645 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7646                                    (i32 imm)),
7647           (VINSERTF128rr VR256:$src1, VR128:$src2,
7648                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7649 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7650                                    (i32 imm)),
7651           (VINSERTF128rr VR256:$src1, VR128:$src2,
7652                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7653 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7654                                    (i32 imm)),
7655           (VINSERTF128rr VR256:$src1, VR128:$src2,
7656                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7657 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7658                                    (i32 imm)),
7659           (VINSERTF128rr VR256:$src1, VR128:$src2,
7660                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7661
7662 //===----------------------------------------------------------------------===//
7663 // VEXTRACTI128 - Extract packed integer values
7664 //
7665 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7666           (ins VR256:$src1, i8imm:$src2),
7667           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7668           [(set VR128:$dst,
7669             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7670           VEX;
7671 let neverHasSideEffects = 1, mayStore = 1 in
7672 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7673           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7674           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7675
7676 let Predicates = [HasAVX2] in {
7677 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7678           (v2i64 (VEXTRACTI128rr
7679                     (v4i64 VR256:$src1),
7680                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7681 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7682           (v4i32 (VEXTRACTI128rr
7683                     (v8i32 VR256:$src1),
7684                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7685 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7686           (v8i16 (VEXTRACTI128rr
7687                     (v16i16 VR256:$src1),
7688                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7689 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7690           (v16i8 (VEXTRACTI128rr
7691                     (v32i8 VR256:$src1),
7692                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7693 }
7694
7695 // AVX1 patterns
7696 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7697           (v4f32 (VEXTRACTF128rr
7698                     (v8f32 VR256:$src1),
7699                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7700 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7701           (v2f64 (VEXTRACTF128rr
7702                     (v4f64 VR256:$src1),
7703                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7704 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7705           (v2i64 (VEXTRACTF128rr
7706                     (v4i64 VR256:$src1),
7707                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7708 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7709           (v4i32 (VEXTRACTF128rr
7710                     (v8i32 VR256:$src1),
7711                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7712 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7713           (v8i16 (VEXTRACTF128rr
7714                     (v16i16 VR256:$src1),
7715                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7716 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7717           (v16i8 (VEXTRACTF128rr
7718                     (v32i8 VR256:$src1),
7719                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7720
7721 //===----------------------------------------------------------------------===//
7722 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7723 //
7724 multiclass avx2_pmovmask<string OpcodeStr,
7725                          Intrinsic IntLd128, Intrinsic IntLd256,
7726                          Intrinsic IntSt128, Intrinsic IntSt256> {
7727   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7728              (ins VR128:$src1, i128mem:$src2),
7729              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7730              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7731   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7732              (ins VR256:$src1, i256mem:$src2),
7733              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7734              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7735   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7736              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7737              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7738              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7739   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7740              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7741              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7742              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7743 }
7744
7745 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7746                                 int_x86_avx2_maskload_d,
7747                                 int_x86_avx2_maskload_d_256,
7748                                 int_x86_avx2_maskstore_d,
7749                                 int_x86_avx2_maskstore_d_256>;
7750 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7751                                 int_x86_avx2_maskload_q,
7752                                 int_x86_avx2_maskload_q_256,
7753                                 int_x86_avx2_maskstore_q,
7754                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7755
7756
7757 //===----------------------------------------------------------------------===//
7758 // Variable Bit Shifts
7759 //
7760 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7761                           ValueType vt128, ValueType vt256> {
7762   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7763              (ins VR128:$src1, VR128:$src2),
7764              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7765              [(set VR128:$dst,
7766                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7767              VEX_4V;
7768   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7769              (ins VR128:$src1, i128mem:$src2),
7770              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7771              [(set VR128:$dst,
7772                (vt128 (OpNode VR128:$src1,
7773                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7774              VEX_4V;
7775   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7776              (ins VR256:$src1, VR256:$src2),
7777              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7778              [(set VR256:$dst,
7779                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7780              VEX_4V;
7781   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7782              (ins VR256:$src1, i256mem:$src2),
7783              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7784              [(set VR256:$dst,
7785                (vt256 (OpNode VR256:$src1,
7786                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7787              VEX_4V;
7788 }
7789
7790 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7791 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7792 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7793 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7794 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;