lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr> {
 569   // AVX
 570   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 571                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 572                               VEX_4V, VEX_LIG;
 573
 574   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 575                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 576                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 577                      VEX, VEX_LIG, Sched<[WriteStore]>;
 578   // SSE1 & 2
 579   let Constraints = "$src1 = $dst" in {
 580     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 581                               "\t{$src2, $dst|$dst, $src2}">;
 582   }
 583
 584   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 585                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 586                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 587                   Sched<[WriteStore]>;
 588 }
 589
 590 // Loading from memory automatically zeroing upper bits.
 591 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 592                          PatFrag mem_pat, string OpcodeStr> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 604 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 605
 606 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 607   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 608
 609   let AddedComplexity = 20 in
 610     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 611 }
 612
 613 // Patterns
 614 let Predicates = [UseAVX] in {
 615   let AddedComplexity = 20 in {
 616   // MOVSSrm zeros the high parts of the register; represent this
 617   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 618   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 619             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 620   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 621             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 622   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624
 625   // MOVSDrm zeros the high parts of the register; represent this
 626   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 627   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 628             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 629   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 630             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 631   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzload addr:$src)),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637
 638   // Represent the same patterns above but in the form they appear for
 639   // 256-bit types
 640   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 641                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 642             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 643   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 644                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 645             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 646   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 647                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 649   }
 650   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 651                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 652             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold cause
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let hasSideEffects = 0 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941 def : Pat<(v8i32 (X86vzmovl
 942                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 943           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 944 def : Pat<(v4i64 (X86vzmovl
 945                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 946           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 947 def : Pat<(v8f32 (X86vzmovl
 948                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4f64 (X86vzmovl
 951                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 }
 954
 955
 956 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 957           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 958 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 959           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 960
 961 let SchedRW = [WriteStore] in {
 962 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 963                    "movaps\t{$src, $dst|$dst, $src}",
 964                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 965                    IIC_SSE_MOVA_P_MR>;
 966 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 967                    "movapd\t{$src, $dst|$dst, $src}",
 968                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 969                    IIC_SSE_MOVA_P_MR>;
 970 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 971                    "movups\t{$src, $dst|$dst, $src}",
 972                    [(store (v4f32 VR128:$src), addr:$dst)],
 973                    IIC_SSE_MOVU_P_MR>;
 974 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 975                    "movupd\t{$src, $dst|$dst, $src}",
 976                    [(store (v2f64 VR128:$src), addr:$dst)],
 977                    IIC_SSE_MOVU_P_MR>;
 978 } // SchedRW
 979
 980 // For disassembler
 981 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 982     SchedRW = [WriteFShuffle] in {
 983   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 984                          "movaps\t{$src, $dst|$dst, $src}", [],
 985                          IIC_SSE_MOVA_P_RR>;
 986   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 987                          "movapd\t{$src, $dst|$dst, $src}", [],
 988                          IIC_SSE_MOVA_P_RR>;
 989   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movups\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVU_P_RR>;
 992   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movupd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVU_P_RR>;
 995 }
 996
 997 let Predicates = [HasAVX] in {
 998   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (VMOVUPDmr addr:$dst, VR128:$src)>;
1002 }
1003
1004 let Predicates = [UseSSE1] in
1005   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1006             (MOVUPSmr addr:$dst, VR128:$src)>;
1007 let Predicates = [UseSSE2] in
1008   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1009             (MOVUPDmr addr:$dst, VR128:$src)>;
1010
1011 // Use vmovaps/vmovups for AVX integer load/store.
1012 let Predicates = [HasAVX, NoVLX] in {
1013   // 128-bit load/store
1014   def : Pat<(alignedloadv2i64 addr:$src),
1015             (VMOVAPSrm addr:$src)>;
1016   def : Pat<(loadv2i64 addr:$src),
1017             (VMOVUPSrm addr:$src)>;
1018
1019   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035
1036   // 256-bit load/store
1037   def : Pat<(alignedloadv4i64 addr:$src),
1038             (VMOVAPSYrm addr:$src)>;
1039   def : Pat<(loadv4i64 addr:$src),
1040             (VMOVUPSYrm addr:$src)>;
1041   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057
1058   // Special patterns for storing subvector extracts of lower 128-bits
1059   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1060   def : Pat<(alignedstore (v2f64 (extract_subvector
1061                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1062             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1063   def : Pat<(alignedstore (v4f32 (extract_subvector
1064                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(alignedstore (v2i64 (extract_subvector
1067                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4i32 (extract_subvector
1070                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v8i16 (extract_subvector
1073                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v16i8 (extract_subvector
1076                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078
1079   def : Pat<(store (v2f64 (extract_subvector
1080                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1081             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1082   def : Pat<(store (v4f32 (extract_subvector
1083                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1084             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1085   def : Pat<(store (v2i64 (extract_subvector
1086                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4i32 (extract_subvector
1089                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v8i16 (extract_subvector
1092                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v16i8 (extract_subvector
1095                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097 }
1098
1099 // Use movaps / movups for SSE integer load / store (one byte shorter).
1100 // The instructions selected below are then converted to MOVDQA/MOVDQU
1101 // during the SSE domain pass.
1102 let Predicates = [UseSSE1] in {
1103   def : Pat<(alignedloadv2i64 addr:$src),
1104             (MOVAPSrm addr:$src)>;
1105   def : Pat<(loadv2i64 addr:$src),
1106             (MOVUPSrm addr:$src)>;
1107
1108   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124 }
1125
1126 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1127 // bits are disregarded. FIXME: Set encoding to pseudo!
1128 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1129 let isCodeGenOnly = 1 in {
1130   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1131                          "movaps\t{$src, $dst|$dst, $src}",
1132                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1133                          IIC_SSE_MOVA_P_RM>, VEX;
1134   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1135                          "movapd\t{$src, $dst|$dst, $src}",
1136                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1137                          IIC_SSE_MOVA_P_RM>, VEX;
1138   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1139                        "movaps\t{$src, $dst|$dst, $src}",
1140                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1141                        IIC_SSE_MOVA_P_RM>;
1142   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1143                        "movapd\t{$src, $dst|$dst, $src}",
1144                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1145                        IIC_SSE_MOVA_P_RM>;
1146 }
1147 }
1148
1149 //===----------------------------------------------------------------------===//
1150 // SSE 1 & 2 - Move Low packed FP Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1154                                       string base_opc, string asm_opr,
1155                                       InstrItinClass itin> {
1156   def PSrm : PI<opc, MRMSrcMem,
1157          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1158          !strconcat(base_opc, "s", asm_opr),
1159      [(set VR128:$dst,
1160        (psnode VR128:$src1,
1161               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1162               itin, SSEPackedSingle>, PS,
1163      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1164
1165   def PDrm : PI<opc, MRMSrcMem,
1166          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1167          !strconcat(base_opc, "d", asm_opr),
1168      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1169                               (scalar_to_vector (loadf64 addr:$src2)))))],
1170               itin, SSEPackedDouble>, PD,
1171      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1172
1173 }
1174
1175 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1176                                  string base_opc, InstrItinClass itin> {
1177   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1178                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1179                                     itin>, VEX_4V;
1180
1181 let Constraints = "$src1 = $dst" in
1182   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1183                                     "\t{$src2, $dst|$dst, $src2}",
1184                                     itin>;
1185 }
1186
1187 let AddedComplexity = 20 in {
1188   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1189                                     IIC_SSE_MOV_LH>;
1190 }
1191
1192 let SchedRW = [WriteStore] in {
1193 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movlps\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1196                                  (iPTR 0))), addr:$dst)],
1197                                  IIC_SSE_MOV_LH>, VEX;
1198 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movlpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1201                                  (iPTR 0))), addr:$dst)],
1202                                  IIC_SSE_MOV_LH>, VEX;
1203 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movlps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1206                                  (iPTR 0))), addr:$dst)],
1207                                  IIC_SSE_MOV_LH>;
1208 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1209                    "movlpd\t{$src, $dst|$dst, $src}",
1210                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1211                                  (iPTR 0))), addr:$dst)],
1212                                  IIC_SSE_MOV_LH>;
1213 } // SchedRW
1214
1215 let Predicates = [HasAVX] in {
1216   // Shuffle with VMOVLPS
1217   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1220             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1221
1222   // Shuffle with VMOVLPD
1223   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1226             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1228                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1229             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1233                    addr:$src1),
1234             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v4i32 (X86Movlps
1236                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1237             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1238   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1242                    addr:$src1),
1243             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1244 }
1245
1246 let Predicates = [UseSSE1] in {
1247   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1248   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1249                                  (iPTR 0))), addr:$src1),
1250             (MOVLPSmr addr:$src1, VR128:$src2)>;
1251
1252   // Shuffle with MOVLPS
1253   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1256             (MOVLPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlps VR128:$src1,
1258                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1259             (MOVLPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1263                                       addr:$src1),
1264             (MOVLPSmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v4i32 (X86Movlps
1266                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1267                               addr:$src1),
1268             (MOVLPSmr addr:$src1, VR128:$src2)>;
1269 }
1270
1271 let Predicates = [UseSSE2] in {
1272   // Shuffle with MOVLPD
1273   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1276             (MOVLPDrm VR128:$src1, addr:$src2)>;
1277   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1278                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1279             (MOVLPDrm VR128:$src1, addr:$src2)>;
1280
1281   // Store patterns
1282   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1283                            addr:$src1),
1284             (MOVLPDmr addr:$src1, VR128:$src2)>;
1285   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1286                            addr:$src1),
1287             (MOVLPDmr addr:$src1, VR128:$src2)>;
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 // SSE 1 & 2 - Move Hi packed FP Instructions
1292 //===----------------------------------------------------------------------===//
1293
1294 let AddedComplexity = 20 in {
1295   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1296                                     IIC_SSE_MOV_LH>;
1297 }
1298
1299 let SchedRW = [WriteStore] in {
1300 // v2f64 extract element 1 is always custom lowered to unpack high to low
1301 // and extract element 0 so the non-store version isn't too horrible.
1302 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (vector_extract
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1308 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1313 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1314                    "movhps\t{$src, $dst|$dst, $src}",
1315                    [(store (f64 (vector_extract
1316                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1317                                             (bc_v2f64 (v4f32 VR128:$src))),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1319 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhpd\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1323                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1324 } // SchedRW
1325
1326 let Predicates = [HasAVX] in {
1327   // VMOVHPS patterns
1328   def : Pat<(X86Movlhps VR128:$src1,
1329                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1330             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1331   def : Pat<(X86Movlhps VR128:$src1,
1332                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1333             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1334
1335   // VMOVHPD patterns
1336
1337   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1338   // is during lowering, where it's not possible to recognize the load fold
1339   // cause it has two uses through a bitcast. One use disappears at isel time
1340   // and the fold opportunity reappears.
1341   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1342                       (scalar_to_vector (loadf64 addr:$src2)))),
1343             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1344   // Also handle an i64 load because that may get selected as a faster way to
1345   // load the data.
1346   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1347                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1348             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1349
1350   def : Pat<(store (f64 (vector_extract
1351                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1352                           (iPTR 0))), addr:$dst),
1353             (VMOVHPDmr addr:$dst, VR128:$src)>;
1354 }
1355
1356 let Predicates = [UseSSE1] in {
1357   // MOVHPS patterns
1358   def : Pat<(X86Movlhps VR128:$src1,
1359                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1360             (MOVHPSrm VR128:$src1, addr:$src2)>;
1361   def : Pat<(X86Movlhps VR128:$src1,
1362                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1363             (MOVHPSrm VR128:$src1, addr:$src2)>;
1364 }
1365
1366 let Predicates = [UseSSE2] in {
1367   // MOVHPD patterns
1368
1369   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1370   // is during lowering, where it's not possible to recognize the load fold
1371   // cause it has two uses through a bitcast. One use disappears at isel time
1372   // and the fold opportunity reappears.
1373   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1374                       (scalar_to_vector (loadf64 addr:$src2)))),
1375             (MOVHPDrm VR128:$src1, addr:$src2)>;
1376   // Also handle an i64 load because that may get selected as a faster way to
1377   // load the data.
1378   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1379                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1380             (MOVHPDrm VR128:$src1, addr:$src2)>;
1381
1382   def : Pat<(store (f64 (vector_extract
1383                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1384                           (iPTR 0))), addr:$dst),
1385             (MOVHPDmr addr:$dst, VR128:$src)>;
1386 }
1387
1388 //===----------------------------------------------------------------------===//
1389 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1390 //===----------------------------------------------------------------------===//
1391
1392 let AddedComplexity = 20, Predicates = [UseAVX] in {
1393   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1394                                        (ins VR128:$src1, VR128:$src2),
1395                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1396                       [(set VR128:$dst,
1397                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1398                         IIC_SSE_MOV_LH>,
1399                       VEX_4V, Sched<[WriteFShuffle]>;
1400   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1401                                        (ins VR128:$src1, VR128:$src2),
1402                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1403                       [(set VR128:$dst,
1404                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1405                         IIC_SSE_MOV_LH>,
1406                       VEX_4V, Sched<[WriteFShuffle]>;
1407 }
1408 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1409   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1410                                        (ins VR128:$src1, VR128:$src2),
1411                       "movlhps\t{$src2, $dst|$dst, $src2}",
1412                       [(set VR128:$dst,
1413                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1414                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1415   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1416                                        (ins VR128:$src1, VR128:$src2),
1417                       "movhlps\t{$src2, $dst|$dst, $src2}",
1418                       [(set VR128:$dst,
1419                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1420                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1421 }
1422
1423 let Predicates = [UseAVX] in {
1424   // MOVLHPS patterns
1425   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1427   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1428             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1429
1430   // MOVHLPS patterns
1431   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1432             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1433 }
1434
1435 let Predicates = [UseSSE1] in {
1436   // MOVLHPS patterns
1437   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1439   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1440             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1441
1442   // MOVHLPS patterns
1443   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1444             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1445 }
1446
1447 //===----------------------------------------------------------------------===//
1448 // SSE 1 & 2 - Conversion Instructions
1449 //===----------------------------------------------------------------------===//
1450
1451 def SSE_CVT_PD : OpndItins<
1452   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1453 >;
1454
1455 let Sched = WriteCvtI2F in
1456 def SSE_CVT_PS : OpndItins<
1457   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1458 >;
1459
1460 let Sched = WriteCvtI2F in
1461 def SSE_CVT_Scalar : OpndItins<
1462   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1463 >;
1464
1465 let Sched = WriteCvtF2I in
1466 def SSE_CVT_SS2SI_32 : OpndItins<
1467   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1468 >;
1469
1470 let Sched = WriteCvtF2I in
1471 def SSE_CVT_SS2SI_64 : OpndItins<
1472   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1473 >;
1474
1475 let Sched = WriteCvtF2I in
1476 def SSE_CVT_SD2SI : OpndItins<
1477   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1478 >;
1479
1480 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1481                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1482                      string asm, OpndItins itins> {
1483   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1484                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1485                         itins.rr>, Sched<[itins.Sched]>;
1486   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1487                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1488                         itins.rm>, Sched<[itins.Sched.Folded]>;
1489 }
1490
1491 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1492                        X86MemOperand x86memop, string asm, Domain d,
1493                        OpndItins itins> {
1494 let hasSideEffects = 0 in {
1495   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1496              [], itins.rr, d>, Sched<[itins.Sched]>;
1497   let mayLoad = 1 in
1498   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1499              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1500 }
1501 }
1502
1503 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1504                           X86MemOperand x86memop, string asm> {
1505 let hasSideEffects = 0, Predicates = [UseAVX] in {
1506   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1507               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1508            Sched<[WriteCvtI2F]>;
1509   let mayLoad = 1 in
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1511               (ins DstRC:$src1, x86memop:$src),
1512               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1513            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1514 } // hasSideEffects = 0
1515 }
1516
1517 let Predicates = [UseAVX] in {
1518 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1519                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1520                                 SSE_CVT_SS2SI_32>,
1521                                 XS, VEX, VEX_LIG;
1522 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1523                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1524                                 SSE_CVT_SS2SI_64>,
1525                                 XS, VEX, VEX_W, VEX_LIG;
1526 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1527                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1528                                 SSE_CVT_SD2SI>,
1529                                 XD, VEX, VEX_LIG;
1530 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1531                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1532                                 SSE_CVT_SD2SI>,
1533                                 XD, VEX, VEX_W, VEX_LIG;
1534
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1537 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1541 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1545 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1549 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1550                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1551 }
1552 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1553 // register, but the same isn't true when only using memory operands,
1554 // provide other assembly "l" and "q" forms to address this explicitly
1555 // where appropriate to do so.
1556 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1557                                   XS, VEX_4V, VEX_LIG;
1558 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1559                                   XS, VEX_4V, VEX_W, VEX_LIG;
1560 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1561                                   XD, VEX_4V, VEX_LIG;
1562 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1563                                   XD, VEX_4V, VEX_W, VEX_LIG;
1564
1565 let Predicates = [UseAVX] in {
1566   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1569                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1570
1571   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1572             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1574             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1576             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1578             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1579
1580   def : Pat<(f32 (sint_to_fp GR32:$src)),
1581             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1582   def : Pat<(f32 (sint_to_fp GR64:$src)),
1583             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR32:$src)),
1585             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1586   def : Pat<(f64 (sint_to_fp GR64:$src)),
1587             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1588 }
1589
1590 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1591                       "cvttss2si\t{$src, $dst|$dst, $src}",
1592                       SSE_CVT_SS2SI_32>, XS;
1593 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1594                       "cvttss2si\t{$src, $dst|$dst, $src}",
1595                       SSE_CVT_SS2SI_64>, XS, REX_W;
1596 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1597                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SD2SI>, XD;
1599 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1600                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_SD2SI>, XD, REX_W;
1602 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1603                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_Scalar>, XS;
1605 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1606                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_Scalar>, XS, REX_W;
1608 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1609                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XD;
1611 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1612                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1613                       SSE_CVT_Scalar>, XD, REX_W;
1614
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1617 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1621 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1625 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1629 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1630                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1631
1632 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1634 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1635                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1636
1637 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1638 // and/or XMM operand(s).
1639
1640 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1641                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1642                          string asm, OpndItins itins> {
1643   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1644               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1645               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1646            Sched<[itins.Sched]>;
1647   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1648               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1649               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1650            Sched<[itins.Sched.Folded]>;
1651 }
1652
1653 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1654                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1655                     PatFrag ld_frag, string asm, OpndItins itins,
1656                     bit Is2Addr = 1> {
1657   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1658               !if(Is2Addr,
1659                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1660                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1661               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1662               itins.rr>, Sched<[itins.Sched]>;
1663   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1664               (ins DstRC:$src1, x86memop:$src2),
1665               !if(Is2Addr,
1666                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1667                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1668               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1669               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1670 }
1671
1672 let Predicates = [UseAVX] in {
1673 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1674                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1675                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1676 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1677                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1678                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1679 }
1680 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1681                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1682 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1683                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1684
1685
1686 let isCodeGenOnly = 1 in {
1687   let Predicates = [UseAVX] in {
1688   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1689             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1690             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1691   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1692             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1693             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1694             VEX_W;
1695   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1696             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1697             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1698   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1699             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1700             SSE_CVT_Scalar, 0>, XD,
1701             VEX_4V, VEX_W;
1702   }
1703   let Constraints = "$src1 = $dst" in {
1704     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1705                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1706                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1707     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1708                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1709                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1710     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1711                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1712                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1713     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1714                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1715                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1716   }
1717 } // isCodeGenOnly = 1
1718
1719 /// SSE 1 Only
1720
1721 // Aliases for intrinsics
1722 let isCodeGenOnly = 1 in {
1723 let Predicates = [UseAVX] in {
1724 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1725                                     ssmem, sse_load_f32, "cvttss2si",
1726                                     SSE_CVT_SS2SI_32>, XS, VEX;
1727 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1728                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1729                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1730                                    XS, VEX, VEX_W;
1731 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1732                                     sdmem, sse_load_f64, "cvttsd2si",
1733                                     SSE_CVT_SD2SI>, XD, VEX;
1734 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1735                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1736                                   "cvttsd2si", SSE_CVT_SD2SI>,
1737                                   XD, VEX, VEX_W;
1738 }
1739 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1740                                     ssmem, sse_load_f32, "cvttss2si",
1741                                     SSE_CVT_SS2SI_32>, XS;
1742 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1743                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1744                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1745 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1746                                     sdmem, sse_load_f64, "cvttsd2si",
1747                                     SSE_CVT_SD2SI>, XD;
1748 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1749                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1750                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1751 } // isCodeGenOnly = 1
1752
1753 let Predicates = [UseAVX] in {
1754 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1755                                   ssmem, sse_load_f32, "cvtss2si",
1756                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1757 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1758                                   ssmem, sse_load_f32, "cvtss2si",
1759                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1760 }
1761 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1762                                ssmem, sse_load_f32, "cvtss2si",
1763                                SSE_CVT_SS2SI_32>, XS;
1764 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1765                                  ssmem, sse_load_f32, "cvtss2si",
1766                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1767
1768 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1769                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1770                                SSEPackedSingle, SSE_CVT_PS>,
1771                                PS, VEX, Requires<[HasAVX]>;
1772 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1773                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1774                                SSEPackedSingle, SSE_CVT_PS>,
1775                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1776
1777 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1778                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1779                             SSEPackedSingle, SSE_CVT_PS>,
1780                             PS, Requires<[UseSSE2]>;
1781
1782 let Predicates = [UseAVX] in {
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1785 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1789 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1793 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1797 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1798                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1799 }
1800
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1803 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1807 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1808                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1811 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1815 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1816                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1817
1818 /// SSE 2 Only
1819
1820 // Convert scalar double to scalar single
1821 let hasSideEffects = 0, Predicates = [UseAVX] in {
1822 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1823                        (ins FR64:$src1, FR64:$src2),
1824                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1825                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1826                       Sched<[WriteCvtF2F]>;
1827 let mayLoad = 1 in
1828 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1829                        (ins FR64:$src1, f64mem:$src2),
1830                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1831                       [], IIC_SSE_CVT_Scalar_RM>,
1832                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1833                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1834 }
1835
1836 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1837           Requires<[UseAVX]>;
1838
1839 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1840                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1841                       [(set FR32:$dst, (fround FR64:$src))],
1842                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1843 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1844                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1845                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1846                       IIC_SSE_CVT_Scalar_RM>,
1847                       XD,
1848                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1849
1850 let isCodeGenOnly = 1 in {
1851 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1852                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1853                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1854                        [(set VR128:$dst,
1855                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1856                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1857                        Sched<[WriteCvtF2F]>;
1858 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1859                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1860                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1861                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1862                                           VR128:$src1, sse_load_f64:$src2))],
1863                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1864                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1865
1866 let Constraints = "$src1 = $dst" in {
1867 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1868                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1869                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1870                        [(set VR128:$dst,
1871                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1872                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1873                        Sched<[WriteCvtF2F]>;
1874 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1875                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1876                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1877                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1878                                           VR128:$src1, sse_load_f64:$src2))],
1879                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1880                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1881 }
1882 } // isCodeGenOnly = 1
1883
1884 // Convert scalar single to scalar double
1885 // SSE2 instructions with XS prefix
1886 let hasSideEffects = 0, Predicates = [UseAVX] in {
1887 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1888                     (ins FR32:$src1, FR32:$src2),
1889                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1890                     [], IIC_SSE_CVT_Scalar_RR>,
1891                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1892                     Sched<[WriteCvtF2F]>;
1893 let mayLoad = 1 in
1894 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1895                     (ins FR32:$src1, f32mem:$src2),
1896                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1897                     [], IIC_SSE_CVT_Scalar_RM>,
1898                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1899                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1900 }
1901
1902 def : Pat<(f64 (fextend FR32:$src)),
1903     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1904 def : Pat<(fextend (loadf32 addr:$src)),
1905     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1906
1907 def : Pat<(extloadf32 addr:$src),
1908     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1909     Requires<[UseAVX, OptForSize]>;
1910 def : Pat<(extloadf32 addr:$src),
1911     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1912     Requires<[UseAVX, OptForSpeed]>;
1913
1914 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1915                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1916                    [(set FR64:$dst, (fextend FR32:$src))],
1917                    IIC_SSE_CVT_Scalar_RR>, XS,
1918                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1919 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1920                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1921                    [(set FR64:$dst, (extloadf32 addr:$src))],
1922                    IIC_SSE_CVT_Scalar_RM>, XS,
1923                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1924
1925 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1926 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1927 // combine.
1928 // Since these loads aren't folded into the fextend, we have to match it
1929 // explicitly here.
1930 def : Pat<(fextend (loadf32 addr:$src)),
1931           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1932 def : Pat<(extloadf32 addr:$src),
1933           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1934
1935 let isCodeGenOnly = 1 in {
1936 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1937                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1938                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1939                     [(set VR128:$dst,
1940                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1941                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1942                     Sched<[WriteCvtF2F]>;
1943 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1944                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1945                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1946                     [(set VR128:$dst,
1947                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1948                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1949                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1950 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1951 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1952                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1953                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1954                     [(set VR128:$dst,
1955                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1956                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1957                     Sched<[WriteCvtF2F]>;
1958 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1959                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1960                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1961                     [(set VR128:$dst,
1962                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1963                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1964                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1965 }
1966 } // isCodeGenOnly = 1
1967
1968 // Convert packed single/double fp to doubleword
1969 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1970                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1971                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1972                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1973 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1974                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1975                        [(set VR128:$dst,
1976                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1977                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1978 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1979                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1980                         [(set VR256:$dst,
1981                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1982                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1983 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1984                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1985                         [(set VR256:$dst,
1986                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1987                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1988 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1989                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1990                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1991                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1992 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1994                      [(set VR128:$dst,
1995                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1996                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1997
1998
1999 // Convert Packed Double FP to Packed DW Integers
2000 let Predicates = [HasAVX] in {
2001 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2002 // register, but the same isn't true when using memory operands instead.
2003 // Provide other assembly rr and rm forms to address this explicitly.
2004 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2006                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2007                        VEX, Sched<[WriteCvtF2I]>;
2008
2009 // XMM only
2010 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2011                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2012 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2016                        Sched<[WriteCvtF2ILd]>;
2017
2018 // YMM only
2019 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2020                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2021                        [(set VR128:$dst,
2022                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2023                        Sched<[WriteCvtF2I]>;
2024 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2025                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2026                        [(set VR128:$dst,
2027                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2028                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2029 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2030                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2031 }
2032
2033 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2034                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2035                       [(set VR128:$dst,
2036                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2037                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2038 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2039                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2040                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2041                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2042
2043 // Convert with truncation packed single/double fp to doubleword
2044 // SSE2 packed instructions with XS prefix
2045 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2046                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2047                          [(set VR128:$dst,
2048                            (int_x86_sse2_cvttps2dq VR128:$src))],
2049                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2050 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2051                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2052                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2053                                             (loadv4f32 addr:$src)))],
2054                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2055 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2056                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2057                           [(set VR256:$dst,
2058                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2059                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2060 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2061                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2062                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2063                                              (loadv8f32 addr:$src)))],
2064                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2065                           Sched<[WriteCvtF2ILd]>;
2066
2067 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2068                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2069                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2070                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2071 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2072                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2073                        [(set VR128:$dst,
2074                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2075                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2076
2077 let Predicates = [HasAVX] in {
2078   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2079             (VCVTDQ2PSrr VR128:$src)>;
2080   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2081             (VCVTDQ2PSrm addr:$src)>;
2082
2083   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2084             (VCVTDQ2PSrr VR128:$src)>;
2085   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2086             (VCVTDQ2PSrm addr:$src)>;
2087
2088   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2089             (VCVTTPS2DQrr VR128:$src)>;
2090   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2091             (VCVTTPS2DQrm addr:$src)>;
2092
2093   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2099             (VCVTTPS2DQYrr VR256:$src)>;
2100   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2101             (VCVTTPS2DQYrm addr:$src)>;
2102 }
2103
2104 let Predicates = [UseSSE2] in {
2105   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2106             (CVTDQ2PSrr VR128:$src)>;
2107   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2108             (CVTDQ2PSrm addr:$src)>;
2109
2110   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2111             (CVTDQ2PSrr VR128:$src)>;
2112   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2113             (CVTDQ2PSrm addr:$src)>;
2114
2115   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2116             (CVTTPS2DQrr VR128:$src)>;
2117   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2118             (CVTTPS2DQrm addr:$src)>;
2119 }
2120
2121 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2122                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2123                         [(set VR128:$dst,
2124                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2125                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2126
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130
2131 // XMM only
2132 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2134 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2135                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2136                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2137                                             (loadv2f64 addr:$src)))],
2138                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2139
2140 // YMM only
2141 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2142                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2143                          [(set VR128:$dst,
2144                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2145                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2146 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2147                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2148                          [(set VR128:$dst,
2149                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2150                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2151 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2152                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2153
2154 let Predicates = [HasAVX] in {
2155   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2156             (VCVTTPD2DQYrr VR256:$src)>;
2157   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2158             (VCVTTPD2DQYrm addr:$src)>;
2159 } // Predicates = [HasAVX]
2160
2161 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2163                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2164                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2165 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2166                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2167                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2168                                         (memopv2f64 addr:$src)))],
2169                                         IIC_SSE_CVT_PD_RM>,
2170                       Sched<[WriteCvtF2ILd]>;
2171
2172 // Convert packed single to packed double
2173 let Predicates = [HasAVX] in {
2174                   // SSE2 instructions without OpSize prefix
2175 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2177                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2180                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2182                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2183 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2184                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2185                      [(set VR256:$dst,
2186                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2187                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2188 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2189                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2190                      [(set VR256:$dst,
2191                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2192                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2193 }
2194
2195 let Predicates = [UseSSE2] in {
2196 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2197                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2198                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2199                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2200 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2201                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2202                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2203                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2204 }
2205
2206 // Convert Packed DW Integers to Packed Double FP
2207 let Predicates = [HasAVX] in {
2208 let hasSideEffects = 0, mayLoad = 1 in
2209 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2212 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2213                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2216                    Sched<[WriteCvtI2F]>;
2217 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2218                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2219                      [(set VR256:$dst,
2220                        (int_x86_avx_cvtdq2_pd_256
2221                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2222                     Sched<[WriteCvtI2FLd]>;
2223 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2227                     Sched<[WriteCvtI2F]>;
2228 }
2229
2230 let hasSideEffects = 0, mayLoad = 1 in
2231 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2233                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2234 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2237                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2238
2239 // AVX 256-bit register conversion intrinsics
2240 let Predicates = [HasAVX] in {
2241   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2242             (VCVTDQ2PDYrr VR128:$src)>;
2243   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2244             (VCVTDQ2PDYrm addr:$src)>;
2245 } // Predicates = [HasAVX]
2246
2247 // Convert packed double to packed single
2248 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2249 // register, but the same isn't true when using memory operands instead.
2250 // Provide other assembly rr and rm forms to address this explicitly.
2251 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2252                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2253                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2254                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2255
2256 // XMM only
2257 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2258                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2259 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2260                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2261                         [(set VR128:$dst,
2262                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2263                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2264
2265 // YMM only
2266 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2267                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2268                         [(set VR128:$dst,
2269                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2270                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2271 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2272                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2273                         [(set VR128:$dst,
2274                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2275                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2276 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2277                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2278
2279 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2280                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2281                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2282                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2283 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2284                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2285                      [(set VR128:$dst,
2286                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2287                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2288
2289
2290 // AVX 256-bit register conversion intrinsics
2291 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2292 // whenever possible to avoid declaring two versions of each one.
2293 let Predicates = [HasAVX] in {
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2295             (VCVTDQ2PSYrr VR256:$src)>;
2296   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2297             (VCVTDQ2PSYrm addr:$src)>;
2298
2299   // Match fround and fextend for 128/256-bit conversions
2300   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2301             (VCVTPD2PSrr VR128:$src)>;
2302   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2303             (VCVTPD2PSXrm addr:$src)>;
2304   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2305             (VCVTPD2PSYrr VR256:$src)>;
2306   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2307             (VCVTPD2PSYrm addr:$src)>;
2308
2309   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2310             (VCVTPS2PDrr VR128:$src)>;
2311   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2312             (VCVTPS2PDYrr VR128:$src)>;
2313   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2314             (VCVTPS2PDYrm addr:$src)>;
2315 }
2316
2317 let Predicates = [UseSSE2] in {
2318   // Match fround and fextend for 128 conversions
2319   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2320             (CVTPD2PSrr VR128:$src)>;
2321   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2322             (CVTPD2PSrm addr:$src)>;
2323
2324   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2325             (CVTPS2PDrr VR128:$src)>;
2326 }
2327
2328 //===----------------------------------------------------------------------===//
2329 // SSE 1 & 2 - Compare Instructions
2330 //===----------------------------------------------------------------------===//
2331
2332 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2333 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2334                             Operand CC, SDNode OpNode, ValueType VT,
2335                             PatFrag ld_frag, string asm, string asm_alt,
2336                             OpndItins itins, ImmLeaf immLeaf> {
2337   def rr : SIi8<0xC2, MRMSrcReg,
2338                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2339                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2340                 itins.rr>, Sched<[itins.Sched]>;
2341   def rm : SIi8<0xC2, MRMSrcMem,
2342                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2343                 [(set RC:$dst, (OpNode (VT RC:$src1),
2344                                          (ld_frag addr:$src2), immLeaf:$cc))],
2345                                          itins.rm>,
2346            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2347
2348   // Accept explicit immediate argument form instead of comparison code.
2349   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2350     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2351                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2352                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2353     let mayLoad = 1 in
2354     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2355                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2356                       IIC_SSE_ALU_F32S_RM>,
2357                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2358   }
2359 }
2360
2361 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2362                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2363                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2364                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2365 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2366                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2367                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2368                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2369                  XD, VEX_4V, VEX_LIG;
2370
2371 let Constraints = "$src1 = $dst" in {
2372   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2373                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2374                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2375                   i8immZExt3>, XS;
2376   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2377                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2378                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2379                   SSE_ALU_F64S, i8immZExt3>, XD;
2380 }
2381
2382 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2383                          Intrinsic Int, string asm, OpndItins itins,
2384                          ImmLeaf immLeaf> {
2385   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2386                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2387                         [(set VR128:$dst, (Int VR128:$src1,
2388                                                VR128:$src, immLeaf:$cc))],
2389                                                itins.rr>,
2390            Sched<[itins.Sched]>;
2391   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2392                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                (load addr:$src), immLeaf:$cc))],
2395                                                itins.rm>,
2396            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2397 }
2398
2399 let isCodeGenOnly = 1 in {
2400   // Aliases to match intrinsics which expect XMM operand(s).
2401   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2402                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2403                        SSE_ALU_F32S, i8immZExt5>,
2404                        XS, VEX_4V;
2405   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2406                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2407                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2408                        XD, VEX_4V;
2409   let Constraints = "$src1 = $dst" in {
2410     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2411                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2412                          SSE_ALU_F32S, i8immZExt3>, XS;
2413     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2414                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2415                          SSE_ALU_F64S, i8immZExt3>,
2416                          XD;
2417 }
2418 }
2419
2420
2421 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2422 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2423                             ValueType vt, X86MemOperand x86memop,
2424                             PatFrag ld_frag, string OpcodeStr> {
2425   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2426                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2427                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2428                      IIC_SSE_COMIS_RR>,
2429           Sched<[WriteFAdd]>;
2430   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2431                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2432                      [(set EFLAGS, (OpNode (vt RC:$src1),
2433                                            (ld_frag addr:$src2)))],
2434                                            IIC_SSE_COMIS_RM>,
2435           Sched<[WriteFAddLd, ReadAfterLd]>;
2436 }
2437
2438 let Defs = [EFLAGS] in {
2439   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2440                                   "ucomiss">, PS, VEX, VEX_LIG;
2441   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2442                                   "ucomisd">, PD, VEX, VEX_LIG;
2443   let Pattern = []<dag> in {
2444     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2445                                     "comiss">, PS, VEX, VEX_LIG;
2446     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2447                                     "comisd">, PD, VEX, VEX_LIG;
2448   }
2449
2450   let isCodeGenOnly = 1 in {
2451     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2452                               load, "ucomiss">, PS, VEX;
2453     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2454                               load, "ucomisd">, PD, VEX;
2455
2456     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2457                               load, "comiss">, PS, VEX;
2458     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2459                               load, "comisd">, PD, VEX;
2460   }
2461   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2462                                   "ucomiss">, PS;
2463   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2464                                   "ucomisd">, PD;
2465
2466   let Pattern = []<dag> in {
2467     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2468                                     "comiss">, PS;
2469     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2470                                     "comisd">, PD;
2471   }
2472
2473   let isCodeGenOnly = 1 in {
2474     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2475                                 load, "ucomiss">, PS;
2476     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2477                                 load, "ucomisd">, PD;
2478
2479     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2480                                     "comiss">, PS;
2481     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2482                                     "comisd">, PD;
2483   }
2484 } // Defs = [EFLAGS]
2485
2486 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2487 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2488                             Operand CC, Intrinsic Int, string asm,
2489                             string asm_alt, Domain d, ImmLeaf immLeaf,
2490                             OpndItins itins = SSE_ALU_F32P> {
2491   let isCommutable = 1 in
2492   def rri : PIi8<0xC2, MRMSrcReg,
2493              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2494              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2495              itins.rr, d>,
2496             Sched<[WriteFAdd]>;
2497   def rmi : PIi8<0xC2, MRMSrcMem,
2498              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2499              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), immLeaf:$cc))],
2500              itins.rm, d>,
2501             Sched<[WriteFAddLd, ReadAfterLd]>;
2502
2503   // Accept explicit immediate argument form instead of comparison code.
2504   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2505     def rri_alt : PIi8<0xC2, MRMSrcReg,
2506                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2507                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2508     let mayLoad = 1 in
2509     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2510                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2511                asm_alt, [], itins.rm, d>,
2512                Sched<[WriteFAddLd, ReadAfterLd]>;
2513   }
2514 }
2515
2516 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2517                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2519                SSEPackedSingle, i8immZExt5>, PS, VEX_4V;
2520 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2521                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2522                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2523                SSEPackedDouble, i8immZExt5>, PD, VEX_4V;
2524 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2525                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2526                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2527                SSEPackedSingle, i8immZExt5>, PS, VEX_4V, VEX_L;
2528 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2529                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2530                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2531                SSEPackedDouble, i8immZExt5>, PD, VEX_4V, VEX_L;
2532 let Constraints = "$src1 = $dst" in {
2533   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2534                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2535                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2536                  SSEPackedSingle, i8immZExt5, SSE_ALU_F32P>, PS;
2537   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2538                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2539                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2540                  SSEPackedDouble, i8immZExt5, SSE_ALU_F64P>, PD;
2541 }
2542
2543 let Predicates = [HasAVX] in {
2544 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2545           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2546 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2547           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2548 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2549           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2550 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2551           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2552
2553 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2554           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2555 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2556           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2557 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2558           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2559 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2560           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2561 }
2562
2563 let Predicates = [UseSSE1] in {
2564 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2565           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2566 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2567           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2568 }
2569
2570 let Predicates = [UseSSE2] in {
2571 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2572           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2573 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2574           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2575 }
2576
2577 //===----------------------------------------------------------------------===//
2578 // SSE 1 & 2 - Shuffle Instructions
2579 //===----------------------------------------------------------------------===//
2580
2581 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2582 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2583                          ValueType vt, string asm, PatFrag mem_frag,
2584                          Domain d> {
2585   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2586                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2587                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2588                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2589             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2590   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2591                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2592                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2593                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2594             Sched<[WriteFShuffle]>;
2595 }
2596
2597 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2598            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2599            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2600 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2601            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2602            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2603 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2604            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2605            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2606 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2607            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2608            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2609
2610 let Constraints = "$src1 = $dst" in {
2611   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2612                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2613                     memopv4f32, SSEPackedSingle>, PS;
2614   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2615                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2616                     memopv2f64, SSEPackedDouble>, PD;
2617 }
2618
2619 let Predicates = [HasAVX] in {
2620   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2621                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2622             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2623   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2624             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2625
2626   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2627                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2628             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2629   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2630             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2631
2632   // 256-bit patterns
2633   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2634             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2635   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2636                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2637             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2638
2639   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2640             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2641   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2642                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2643             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2644 }
2645
2646 let Predicates = [UseSSE1] in {
2647   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2648                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2649             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2650   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2651             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2652 }
2653
2654 let Predicates = [UseSSE2] in {
2655   // Generic SHUFPD patterns
2656   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2657                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2658             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2659   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2660             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2661 }
2662
2663 //===----------------------------------------------------------------------===//
2664 // SSE 1 & 2 - Unpack FP Instructions
2665 //===----------------------------------------------------------------------===//
2666
2667 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2668 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2669                                    PatFrag mem_frag, RegisterClass RC,
2670                                    X86MemOperand x86memop, string asm,
2671                                    Domain d> {
2672     def rr : PI<opc, MRMSrcReg,
2673                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2674                 asm, [(set RC:$dst,
2675                            (vt (OpNode RC:$src1, RC:$src2)))],
2676                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2677     def rm : PI<opc, MRMSrcMem,
2678                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2679                 asm, [(set RC:$dst,
2680                            (vt (OpNode RC:$src1,
2681                                        (mem_frag addr:$src2))))],
2682                                        IIC_SSE_UNPCK, d>,
2683              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2684 }
2685
2686 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2687       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2688                      SSEPackedSingle>, PS, VEX_4V;
2689 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2690       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2691                      SSEPackedDouble>, PD, VEX_4V;
2692 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2693       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2694                      SSEPackedSingle>, PS, VEX_4V;
2695 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2696       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2697                      SSEPackedDouble>, PD, VEX_4V;
2698
2699 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2700       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2701                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2702 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2703       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2704                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2705 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2706       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2707                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2708 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2709       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2710                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2711
2712 let Constraints = "$src1 = $dst" in {
2713   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2714         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2715                        SSEPackedSingle>, PS;
2716   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2717         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2718                        SSEPackedDouble>, PD;
2719   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2720         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2721                        SSEPackedSingle>, PS;
2722   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2723         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2724                        SSEPackedDouble>, PD;
2725 } // Constraints = "$src1 = $dst"
2726
2727 let Predicates = [HasAVX1Only] in {
2728   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2729             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2730   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2731             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2732   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2733             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2734   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2735             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2736
2737   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2738             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2739   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2740             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2741   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2742             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2743   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2744             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2745 }
2746
2747 //===----------------------------------------------------------------------===//
2748 // SSE 1 & 2 - Extract Floating-Point Sign mask
2749 //===----------------------------------------------------------------------===//
2750
2751 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2752 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2753                                 Domain d> {
2754   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2755               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2756               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2757               Sched<[WriteVecLogic]>;
2758 }
2759
2760 let Predicates = [HasAVX] in {
2761   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2762                                         "movmskps", SSEPackedSingle>, PS, VEX;
2763   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2764                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2765   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2766                                         "movmskps", SSEPackedSingle>, PS,
2767                                         VEX, VEX_L;
2768   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2769                                         "movmskpd", SSEPackedDouble>, PD,
2770                                         VEX, VEX_L;
2771
2772   def : Pat<(i32 (X86fgetsign FR32:$src)),
2773             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2774   def : Pat<(i64 (X86fgetsign FR32:$src)),
2775             (SUBREG_TO_REG (i64 0),
2776              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2777   def : Pat<(i32 (X86fgetsign FR64:$src)),
2778             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2779   def : Pat<(i64 (X86fgetsign FR64:$src)),
2780             (SUBREG_TO_REG (i64 0),
2781              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2782 }
2783
2784 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2785                                      SSEPackedSingle>, PS;
2786 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2787                                      SSEPackedDouble>, PD;
2788
2789 def : Pat<(i32 (X86fgetsign FR32:$src)),
2790           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2791       Requires<[UseSSE1]>;
2792 def : Pat<(i64 (X86fgetsign FR32:$src)),
2793           (SUBREG_TO_REG (i64 0),
2794            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2795       Requires<[UseSSE1]>;
2796 def : Pat<(i32 (X86fgetsign FR64:$src)),
2797           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2798       Requires<[UseSSE2]>;
2799 def : Pat<(i64 (X86fgetsign FR64:$src)),
2800           (SUBREG_TO_REG (i64 0),
2801            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2802       Requires<[UseSSE2]>;
2803
2804 //===---------------------------------------------------------------------===//
2805 // SSE2 - Packed Integer Logical Instructions
2806 //===---------------------------------------------------------------------===//
2807
2808 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2809
2810 /// PDI_binop_rm - Simple SSE2 binary operator.
2811 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2812                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2813                         X86MemOperand x86memop, OpndItins itins,
2814                         bit IsCommutable, bit Is2Addr> {
2815   let isCommutable = IsCommutable in
2816   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2817        (ins RC:$src1, RC:$src2),
2818        !if(Is2Addr,
2819            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2820            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2821        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2822        Sched<[itins.Sched]>;
2823   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2824        (ins RC:$src1, x86memop:$src2),
2825        !if(Is2Addr,
2826            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2827            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2828        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2829                                      (bitconvert (memop_frag addr:$src2)))))],
2830                                      itins.rm>,
2831        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2832 }
2833 } // ExeDomain = SSEPackedInt
2834
2835 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2836                          ValueType OpVT128, ValueType OpVT256,
2837                          OpndItins itins, bit IsCommutable = 0> {
2838 let Predicates = [HasAVX, NoVLX] in
2839   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2840                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2841
2842 let Constraints = "$src1 = $dst" in
2843   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2844                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2845
2846 let Predicates = [HasAVX2, NoVLX] in
2847   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2848                                OpVT256, VR256, loadv4i64, i256mem, itins,
2849                                IsCommutable, 0>, VEX_4V, VEX_L;
2850 }
2851
2852 // These are ordered here for pattern ordering requirements with the fp versions
2853
2854 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2855                            SSE_VEC_BIT_ITINS_P, 1>;
2856 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2857                            SSE_VEC_BIT_ITINS_P, 1>;
2858 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2859                            SSE_VEC_BIT_ITINS_P, 1>;
2860 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2861                            SSE_VEC_BIT_ITINS_P, 0>;
2862
2863 //===----------------------------------------------------------------------===//
2864 // SSE 1 & 2 - Logical Instructions
2865 //===----------------------------------------------------------------------===//
2866
2867 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2868 ///
2869 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2870                                        SDNode OpNode, OpndItins itins> {
2871   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2872               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2873               PS, VEX_4V;
2874
2875   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2876         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2877         PD, VEX_4V;
2878
2879   let Constraints = "$src1 = $dst" in {
2880     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2881                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2882                 PS;
2883
2884     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2885                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2886                 PD;
2887   }
2888 }
2889
2890 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2891 let isCodeGenOnly = 1 in {
2892   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2893                 SSE_BIT_ITINS_P>;
2894   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2895                 SSE_BIT_ITINS_P>;
2896   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2897                 SSE_BIT_ITINS_P>;
2898
2899   let isCommutable = 0 in
2900     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2901                   SSE_BIT_ITINS_P>;
2902 }
2903
2904 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2905 ///
2906 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2907                                    SDNode OpNode> {
2908   let Predicates = [HasAVX, NoVLX] in {
2909   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2910         !strconcat(OpcodeStr, "ps"), f256mem,
2911         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2912         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2913                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2914
2915   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2916         !strconcat(OpcodeStr, "pd"), f256mem,
2917         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2918                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2919         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2920                                   (loadv4i64 addr:$src2)))], 0>,
2921                                   PD, VEX_4V, VEX_L;
2922
2923   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2924   // are all promoted to v2i64, and the patterns are covered by the int
2925   // version. This is needed in SSE only, because v2i64 isn't supported on
2926   // SSE1, but only on SSE2.
2927   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2928        !strconcat(OpcodeStr, "ps"), f128mem, [],
2929        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2930                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2931
2932   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2933        !strconcat(OpcodeStr, "pd"), f128mem,
2934        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2935                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2936        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2937                                  (loadv2i64 addr:$src2)))], 0>,
2938                                                  PD, VEX_4V;
2939   }
2940
2941   let Constraints = "$src1 = $dst" in {
2942     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2943          !strconcat(OpcodeStr, "ps"), f128mem,
2944          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2945          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2946                                    (memopv2i64 addr:$src2)))]>, PS;
2947
2948     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2949          !strconcat(OpcodeStr, "pd"), f128mem,
2950          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2951                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2952          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2953                                    (memopv2i64 addr:$src2)))]>, PD;
2954   }
2955 }
2956
2957 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2958 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2959 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2960 let isCommutable = 0 in
2961   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2962
2963 // AVX1 requires type coercions in order to fold loads directly into logical
2964 // operations.
2965 let Predicates = [HasAVX1Only] in {
2966   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2967             (VANDPSYrm VR256:$src1, addr:$src2)>;
2968   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2969             (VORPSYrm VR256:$src1, addr:$src2)>;
2970   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2971             (VXORPSYrm VR256:$src1, addr:$src2)>;
2972   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2973             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2974 }
2975
2976 //===----------------------------------------------------------------------===//
2977 // SSE 1 & 2 - Arithmetic Instructions
2978 //===----------------------------------------------------------------------===//
2979
2980 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2981 /// vector forms.
2982 ///
2983 /// In addition, we also have a special variant of the scalar form here to
2984 /// represent the associated intrinsic operation.  This form is unlike the
2985 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2986 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2987 ///
2988 /// These three forms can each be reg+reg or reg+mem.
2989 ///
2990
2991 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2992 /// classes below
2993 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2994                                   SDNode OpNode, SizeItins itins> {
2995   let Predicates = [HasAVX, NoVLX] in {
2996   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2997                                VR128, v4f32, f128mem, loadv4f32,
2998                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
2999   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3000                                VR128, v2f64, f128mem, loadv2f64,
3001                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3002
3003   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3004                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3005                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3006   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3007                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3008                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3009   }
3010
3011   let Constraints = "$src1 = $dst" in {
3012     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3013                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3014                               itins.s>, PS;
3015     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3016                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3017                               itins.d>, PD;
3018   }
3019 }
3020
3021 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3022                                   SizeItins itins> {
3023   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3024                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3025   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3026                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3027
3028   let Constraints = "$src1 = $dst" in {
3029     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3030                               OpNode, FR32, f32mem, itins.s>, XS;
3031     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3032                               OpNode, FR64, f64mem, itins.d>, XD;
3033   }
3034 }
3035
3036 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3037                                       SizeItins itins> {
3038   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3039                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3040                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3041   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3042                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3043                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3044
3045   let Constraints = "$src1 = $dst" in {
3046     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3047                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3048                    itins.s>, XS;
3049     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3050                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3051                    itins.d>, XD;
3052   }
3053 }
3054
3055 // Binary Arithmetic instructions
3056 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3057            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3058            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3059 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3060            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3061            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3062 let isCommutable = 0 in {
3063   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3064              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3065              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3066   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3067              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3068              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3069   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3070              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3071              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3072   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3073              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3074              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3075 }
3076
3077 let isCodeGenOnly = 1 in {
3078   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3079              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3080   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3081              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3082 }
3083
3084 // Patterns used to select SSE scalar fp arithmetic instructions from
3085 // a scalar fp operation followed by a blend.
3086 //
3087 // These patterns know, for example, how to select an ADDSS from a
3088 // float add plus vector insert.
3089 //
3090 // The effect is that the backend no longer emits unnecessary vector
3091 // insert instructions immediately after SSE scalar fp instructions
3092 // like addss or mulss.
3093 //
3094 // For example, given the following code:
3095 //   __m128 foo(__m128 A, __m128 B) {
3096 //     A[0] += B[0];
3097 //     return A;
3098 //   }
3099 //
3100 // previously we generated:
3101 //   addss %xmm0, %xmm1
3102 //   movss %xmm1, %xmm0
3103 //
3104 // we now generate:
3105 //   addss %xmm1, %xmm0
3106
3107 let Predicates = [UseSSE1] in {
3108   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3109                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3110                       FR32:$src))))),
3111             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3112   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3113                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3114                       FR32:$src))))),
3115             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3116   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3117                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3118                       FR32:$src))))),
3119             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3120   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3121                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3122                       FR32:$src))))),
3123             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3124 }
3125
3126 let Predicates = [UseSSE2] in {
3127   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3128   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3129                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3130                       FR64:$src))))),
3131             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3132   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3133                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3134                       FR64:$src))))),
3135             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3136   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3137                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3138                       FR64:$src))))),
3139             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3140   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3141                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3142                       FR64:$src))))),
3143             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3144 }
3145
3146 let Predicates = [UseSSE41] in {
3147   // If the subtarget has SSE4.1 but not AVX, the vector insert instruction is
3148   // lowered into a X86insertps or a X86Blendi rather than a X86Movss. When
3149   // selecting SSE scalar single-precision fp arithmetic instructions, make
3150   // sure that we correctly match them.
3151
3152   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3153                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3154                     FR32:$src))), (iPTR 0))),
3155             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3156   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3157                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3158                     FR32:$src))), (iPTR 0))),
3159             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3160   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3161                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3162                     FR32:$src))), (iPTR 0))),
3163             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3164   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3165                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3166                     FR32:$src))), (iPTR 0))),
3167             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3168
3169   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3170                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3171                       FR32:$src))), (i8 1))),
3172             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3173   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3174                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3175                       FR32:$src))), (i8 1))),
3176             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3177   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3178                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3179                       FR32:$src))), (i8 1))),
3180             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3181   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3182                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3183                       FR32:$src))), (i8 1))),
3184             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3185
3186   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3187                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3188                       FR64:$src))), (i8 1))),
3189             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3190   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3191                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3192                       FR64:$src))), (i8 1))),
3193             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3194   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3195                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3196                       FR64:$src))), (i8 1))),
3197             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3198   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3199                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3200                       FR64:$src))), (i8 1))),
3201             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3202
3203   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3204                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3205                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3206             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3207   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3208                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3209                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3210             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3211   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3212                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3213                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3214             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3215   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3216                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3217                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3218             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3219 }
3220
3221 let Predicates = [HasAVX] in {
3222   // The following patterns select AVX Scalar single/double precision fp
3223   // arithmetic instructions.
3224
3225   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3226                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3227                       FR64:$src))))),
3228             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3229   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3230                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3231                       FR64:$src))))),
3232             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3233   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3234                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3235                       FR64:$src))))),
3236             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3237   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3238                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3239                       FR64:$src))))),
3240             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3241   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3242                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3243                        FR32:$src))), (iPTR 0))),
3244             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3245   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3246                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3247                        FR32:$src))), (iPTR 0))),
3248             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3249   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3250                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3251                        FR32:$src))), (iPTR 0))),
3252             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3253   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3254                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3255                        FR32:$src))), (iPTR 0))),
3256             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3257
3258   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3259                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3260                       FR32:$src))), (i8 1))),
3261             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3262   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3263                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3264                       FR32:$src))), (i8 1))),
3265             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3266   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3267                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3268                       FR32:$src))), (i8 1))),
3269             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3270   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3271                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3272                       FR32:$src))), (i8 1))),
3273             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3274
3275   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3276                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3277                       FR64:$src))), (i8 1))),
3278             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3279   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3280                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3281                       FR64:$src))), (i8 1))),
3282             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3283   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3284                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3285                       FR64:$src))), (i8 1))),
3286             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3287   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3288                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3289                       FR64:$src))), (i8 1))),
3290             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3291
3292   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3293                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3294                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3295             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3296   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3297                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3298                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3299             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3300   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3301                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3302                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3303             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3304   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3305                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3306                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3307             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3308 }
3309
3310 // Patterns used to select SSE scalar fp arithmetic instructions from
3311 // a vector packed single/double fp operation followed by a vector insert.
3312 //
3313 // The effect is that the backend converts the packed fp instruction
3314 // followed by a vector insert into a single SSE scalar fp instruction.
3315 //
3316 // For example, given the following code:
3317 //   __m128 foo(__m128 A, __m128 B) {
3318 //     __m128 C = A + B;
3319 //     return (__m128) {c[0], a[1], a[2], a[3]};
3320 //   }
3321 //
3322 // previously we generated:
3323 //   addps %xmm0, %xmm1
3324 //   movss %xmm1, %xmm0
3325 //
3326 // we now generate:
3327 //   addss %xmm1, %xmm0
3328
3329 let Predicates = [UseSSE1] in {
3330   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3331                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3332             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3333   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3334                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3335             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3336   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3337                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3338             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3339   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3340                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3341             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3342 }
3343
3344 let Predicates = [UseSSE2] in {
3345   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3346   // from a packed double-precision fp instruction plus movsd.
3347
3348   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3349                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3350             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3351   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3352                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3353             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3354   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3355                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3356             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3357   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3358                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3359             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3360 }
3361
3362 let Predicates = [UseSSE41] in {
3363   // With SSE4.1 we may see these operations using X86Blendi rather than
3364   // X86Movs{s,d}.
3365   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3366                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3367             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3368   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3369                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3370             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3371   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3372                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3373             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3374   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3375                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3376             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3377
3378   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3379                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3380             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3381   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3382                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3383             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3384   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3385                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3386             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3387   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3388                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3389             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3390
3391   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3392                               (v2f64 VR128:$dst), (i8 2))),
3393             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3394   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3395                    (v2f64 VR128:$dst), (i8 2))),
3396             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3397   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3398                    (v2f64 VR128:$dst), (i8 2))),
3399             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3400   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3401                    (v2f64 VR128:$dst), (i8 2))),
3402             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3403 }
3404
3405 let Predicates = [HasAVX] in {
3406   // The following patterns select AVX Scalar single/double precision fp
3407   // arithmetic instructions from a packed single precision fp instruction
3408   // plus movss/movsd.
3409
3410   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3411                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3412             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3413   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3414                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3415             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3416   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3417                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3418             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3419   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3420                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3421             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3422   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3423                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3424             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3425   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3426                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3427             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3428   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3429                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3430             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3431   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3432                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3433             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3434
3435   // Also handle X86Blendi-based patterns.
3436   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3437                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3438             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3439   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3440                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3441             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3442   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3443                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3444             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3445   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3446                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3447             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3448
3449   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3450                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3451             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3452   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3453                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3454             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3455   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3456                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3457             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3458   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3459                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3460             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3461
3462   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3463                               (v2f64 VR128:$dst), (i8 2))),
3464             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3465   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3466                    (v2f64 VR128:$dst), (i8 2))),
3467             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3468   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3469                    (v2f64 VR128:$dst), (i8 2))),
3470             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3471   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3472                    (v2f64 VR128:$dst), (i8 2))),
3473             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3474 }
3475
3476 /// Unop Arithmetic
3477 /// In addition, we also have a special variant of the scalar form here to
3478 /// represent the associated intrinsic operation.  This form is unlike the
3479 /// plain scalar form, in that it takes an entire vector (instead of a
3480 /// scalar) and leaves the top elements undefined.
3481 ///
3482 /// And, we have a special variant form for a full-vector intrinsic form.
3483
3484 let Sched = WriteFSqrt in {
3485 def SSE_SQRTPS : OpndItins<
3486   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3487 >;
3488
3489 def SSE_SQRTSS : OpndItins<
3490   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3491 >;
3492
3493 def SSE_SQRTPD : OpndItins<
3494   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3495 >;
3496
3497 def SSE_SQRTSD : OpndItins<
3498   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3499 >;
3500 }
3501
3502 let Sched = WriteFRsqrt in {
3503 def SSE_RSQRTPS : OpndItins<
3504   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3505 >;
3506
3507 def SSE_RSQRTSS : OpndItins<
3508   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3509 >;
3510 }
3511
3512 let Sched = WriteFRcp in {
3513 def SSE_RCPP : OpndItins<
3514   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3515 >;
3516
3517 def SSE_RCPS : OpndItins<
3518   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3519 >;
3520 }
3521
3522 /// sse1_fp_unop_s - SSE1 unops in scalar form
3523 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3524 /// the HW instructions are 2 operand / destructive.
3525 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3526                            OpndItins itins> {
3527 let Predicates = [HasAVX], hasSideEffects = 0 in {
3528   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3529                        (ins FR32:$src1, FR32:$src2),
3530                        !strconcat("v", OpcodeStr,
3531                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3532                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3533   let mayLoad = 1 in {
3534   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3535                       (ins FR32:$src1,f32mem:$src2),
3536                       !strconcat("v", OpcodeStr,
3537                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3538                       []>, VEX_4V, VEX_LIG,
3539                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3540   let isCodeGenOnly = 1 in
3541   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3542                       (ins VR128:$src1, ssmem:$src2),
3543                       !strconcat("v", OpcodeStr,
3544                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3545                       []>, VEX_4V, VEX_LIG,
3546                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3547   }
3548 }
3549
3550   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3551                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3552                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3553   // For scalar unary operations, fold a load into the operation
3554   // only in OptForSize mode. It eliminates an instruction, but it also
3555   // eliminates a whole-register clobber (the load), so it introduces a
3556   // partial register update condition.
3557   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3558                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3559                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3560             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3561   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3562     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3563                       (ins VR128:$src1, VR128:$src2),
3564                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3565                       [], itins.rr>, Sched<[itins.Sched]>;
3566     let mayLoad = 1, hasSideEffects = 0 in
3567     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3568                       (ins VR128:$src1, ssmem:$src2),
3569                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3570                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3571   }
3572 }
3573
3574 /// sse1_fp_unop_p - SSE1 unops in packed form.
3575 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3576                           OpndItins itins> {
3577 let Predicates = [HasAVX] in {
3578   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3579                        !strconcat("v", OpcodeStr,
3580                                   "ps\t{$src, $dst|$dst, $src}"),
3581                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3582                        itins.rr>, VEX, Sched<[itins.Sched]>;
3583   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3584                        !strconcat("v", OpcodeStr,
3585                                   "ps\t{$src, $dst|$dst, $src}"),
3586                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3587                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3588   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3589                         !strconcat("v", OpcodeStr,
3590                                    "ps\t{$src, $dst|$dst, $src}"),
3591                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3592                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3593   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3594                         !strconcat("v", OpcodeStr,
3595                                    "ps\t{$src, $dst|$dst, $src}"),
3596                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3597                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3598 }
3599
3600   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3601                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3602                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3603             Sched<[itins.Sched]>;
3604   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3605                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3606                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3607             Sched<[itins.Sched.Folded]>;
3608 }
3609
3610 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3611 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3612                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3613                               OpndItins itins> {
3614 let isCodeGenOnly = 1 in {
3615 let Predicates = [HasAVX] in {
3616   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3617                            !strconcat("v", OpcodeStr,
3618                                       "ps\t{$src, $dst|$dst, $src}"),
3619                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3620                            itins.rr>, VEX, Sched<[itins.Sched]>;
3621   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3622                           !strconcat("v", OpcodeStr,
3623                           "ps\t{$src, $dst|$dst, $src}"),
3624                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3625                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3626   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3627                             !strconcat("v", OpcodeStr,
3628                                        "ps\t{$src, $dst|$dst, $src}"),
3629                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3630                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3631   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3632                           (ins f256mem:$src),
3633                           !strconcat("v", OpcodeStr,
3634                                     "ps\t{$src, $dst|$dst, $src}"),
3635                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3636                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3637 }
3638
3639   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3640                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3641                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3642                     itins.rr>, Sched<[itins.Sched]>;
3643   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3644                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3645                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3646                     itins.rm>, Sched<[itins.Sched.Folded]>;
3647 } // isCodeGenOnly = 1
3648 }
3649
3650 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3651 // FIXME: Combine the following sse2 classes with the sse1 classes above.
3652 // The only usage of these is for SQRT[S/P]D. See sse12_fp_binop* for example.
3653 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3654                           SDNode OpNode, OpndItins itins> {
3655 let Predicates = [HasAVX], hasSideEffects = 0 in {
3656   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3657                       (ins FR64:$src1, FR64:$src2),
3658                       !strconcat("v", OpcodeStr,
3659                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3660                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3661   let mayLoad = 1 in {
3662   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3663                       (ins FR64:$src1,f64mem:$src2),
3664                       !strconcat("v", OpcodeStr,
3665                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3666                       []>, VEX_4V, VEX_LIG,
3667                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3668   let isCodeGenOnly = 1 in
3669   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3670                       (ins VR128:$src1, sdmem:$src2),
3671                       !strconcat("v", OpcodeStr,
3672                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3673                       []>, VEX_4V, VEX_LIG,
3674                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3675   }
3676 }
3677
3678   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3679                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3680                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3681             Sched<[itins.Sched]>;
3682   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3683   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3684                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3685                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3686             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3687   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3688   def SDr_Int :
3689     SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3690     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3691     [], itins.rr>, Sched<[itins.Sched]>;
3692
3693   let mayLoad = 1, hasSideEffects = 0 in
3694   def SDm_Int :
3695     SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
3696     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3697     [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3698   } // isCodeGenOnly, Constraints
3699 }
3700
3701 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3702 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3703                           SDNode OpNode, OpndItins itins> {
3704 let Predicates = [HasAVX] in {
3705   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3706                        !strconcat("v", OpcodeStr,
3707                                   "pd\t{$src, $dst|$dst, $src}"),
3708                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3709                        itins.rr>, VEX, Sched<[itins.Sched]>;
3710   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3711                        !strconcat("v", OpcodeStr,
3712                                   "pd\t{$src, $dst|$dst, $src}"),
3713                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3714                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3715   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3716                         !strconcat("v", OpcodeStr,
3717                                    "pd\t{$src, $dst|$dst, $src}"),
3718                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3719                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3720   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3721                         !strconcat("v", OpcodeStr,
3722                                    "pd\t{$src, $dst|$dst, $src}"),
3723                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3724                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3725 }
3726
3727   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3728               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3729               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3730             Sched<[itins.Sched]>;
3731   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3732                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3733                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3734             Sched<[itins.Sched.Folded]>;
3735 }
3736
3737 // Square root.
3738 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3739              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3740              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3741              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3742
3743 // Reciprocal approximations. Note that these typically require refinement
3744 // in order to obtain suitable precision.
3745 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3746              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3747              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3748                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3749 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3750              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3751              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3752                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3753
3754 let Predicates = [UseAVX] in {
3755   def : Pat<(f32 (fsqrt FR32:$src)),
3756             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3757   def : Pat<(f32 (fsqrt (load addr:$src))),
3758             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3759             Requires<[HasAVX, OptForSize]>;
3760   def : Pat<(f64 (fsqrt FR64:$src)),
3761             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3762   def : Pat<(f64 (fsqrt (load addr:$src))),
3763             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3764             Requires<[HasAVX, OptForSize]>;
3765
3766   def : Pat<(f32 (X86frsqrt FR32:$src)),
3767             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3768   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3769             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3770             Requires<[HasAVX, OptForSize]>;
3771
3772   def : Pat<(f32 (X86frcp FR32:$src)),
3773             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3774   def : Pat<(f32 (X86frcp (load addr:$src))),
3775             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3776             Requires<[HasAVX, OptForSize]>;
3777 }
3778 let Predicates = [UseAVX] in {
3779   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3780             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3781                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3782                               VR128)>;
3783   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3784             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3785
3786   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3787             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3788                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3789                               VR128)>;
3790   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3791             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3792 }
3793
3794 let Predicates = [HasAVX] in {
3795   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3796             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3797                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3798                               VR128)>;
3799   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3800             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3801
3802   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3803             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3804                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3805                               VR128)>;
3806   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3807             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3808 }
3809
3810 // These are unary operations, but they are modeled as having 2 source operands
3811 // because the high elements of the destination are unchanged in SSE.
3812 let Predicates = [UseSSE1] in {
3813   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3814             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3815   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3816             (RCPSSr_Int VR128:$src, VR128:$src)>;
3817   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3818             (SQRTSSr_Int VR128:$src, VR128:$src)>;
3819   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3820             (SQRTSDr_Int VR128:$src, VR128:$src)>;
3821 }
3822
3823 // There is no f64 version of the reciprocal approximation instructions.
3824
3825 //===----------------------------------------------------------------------===//
3826 // SSE 1 & 2 - Non-temporal stores
3827 //===----------------------------------------------------------------------===//
3828
3829 let AddedComplexity = 400 in { // Prefer non-temporal versions
3830 let SchedRW = [WriteStore] in {
3831 let Predicates = [HasAVX, NoVLX] in {
3832 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3833                      (ins f128mem:$dst, VR128:$src),
3834                      "movntps\t{$src, $dst|$dst, $src}",
3835                      [(alignednontemporalstore (v4f32 VR128:$src),
3836                                                addr:$dst)],
3837                                                IIC_SSE_MOVNT>, VEX;
3838 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3839                      (ins f128mem:$dst, VR128:$src),
3840                      "movntpd\t{$src, $dst|$dst, $src}",
3841                      [(alignednontemporalstore (v2f64 VR128:$src),
3842                                                addr:$dst)],
3843                                                IIC_SSE_MOVNT>, VEX;
3844
3845 let ExeDomain = SSEPackedInt in
3846 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3847                          (ins f128mem:$dst, VR128:$src),
3848                          "movntdq\t{$src, $dst|$dst, $src}",
3849                          [(alignednontemporalstore (v2i64 VR128:$src),
3850                                                    addr:$dst)],
3851                                                    IIC_SSE_MOVNT>, VEX;
3852
3853 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3854                      (ins f256mem:$dst, VR256:$src),
3855                      "movntps\t{$src, $dst|$dst, $src}",
3856                      [(alignednontemporalstore (v8f32 VR256:$src),
3857                                                addr:$dst)],
3858                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3859 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3860                      (ins f256mem:$dst, VR256:$src),
3861                      "movntpd\t{$src, $dst|$dst, $src}",
3862                      [(alignednontemporalstore (v4f64 VR256:$src),
3863                                                addr:$dst)],
3864                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3865 let ExeDomain = SSEPackedInt in
3866 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3867                     (ins f256mem:$dst, VR256:$src),
3868                     "movntdq\t{$src, $dst|$dst, $src}",
3869                     [(alignednontemporalstore (v4i64 VR256:$src),
3870                                               addr:$dst)],
3871                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3872 }
3873
3874 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3875                     "movntps\t{$src, $dst|$dst, $src}",
3876                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3877                     IIC_SSE_MOVNT>;
3878 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3879                     "movntpd\t{$src, $dst|$dst, $src}",
3880                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3881                     IIC_SSE_MOVNT>;
3882
3883 let ExeDomain = SSEPackedInt in
3884 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3885                     "movntdq\t{$src, $dst|$dst, $src}",
3886                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3887                     IIC_SSE_MOVNT>;
3888
3889 // There is no AVX form for instructions below this point
3890 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3891                  "movnti{l}\t{$src, $dst|$dst, $src}",
3892                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3893                  IIC_SSE_MOVNT>,
3894                PS, Requires<[HasSSE2]>;
3895 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3896                      "movnti{q}\t{$src, $dst|$dst, $src}",
3897                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3898                      IIC_SSE_MOVNT>,
3899                   PS, Requires<[HasSSE2]>;
3900 } // SchedRW = [WriteStore]
3901
3902 let Predicates = [HasAVX, NoVLX] in {
3903   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3904             (VMOVNTPSmr addr:$dst, VR128:$src)>;
3905 }
3906
3907 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3908           (MOVNTPSmr addr:$dst, VR128:$src)>;
3909
3910 } // AddedComplexity
3911
3912 //===----------------------------------------------------------------------===//
3913 // SSE 1 & 2 - Prefetch and memory fence
3914 //===----------------------------------------------------------------------===//
3915
3916 // Prefetch intrinsic.
3917 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3918 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3919     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3920     IIC_SSE_PREFETCH>, TB;
3921 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3922     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3923     IIC_SSE_PREFETCH>, TB;
3924 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3925     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3926     IIC_SSE_PREFETCH>, TB;
3927 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3928     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3929     IIC_SSE_PREFETCH>, TB;
3930 }
3931
3932 // FIXME: How should flush instruction be modeled?
3933 let SchedRW = [WriteLoad] in {
3934 // Flush cache
3935 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3936                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3937                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3938 }
3939
3940 let SchedRW = [WriteNop] in {
3941 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3942 // was introduced with SSE2, it's backward compatible.
3943 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3944               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3945               OBXS, Requires<[HasSSE2]>;
3946 }
3947
3948 let SchedRW = [WriteFence] in {
3949 // Load, store, and memory fence
3950 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3951                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3952                TB, Requires<[HasSSE1]>;
3953 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3954                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3955                TB, Requires<[HasSSE2]>;
3956 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3957                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3958                TB, Requires<[HasSSE2]>;
3959 } // SchedRW
3960
3961 def : Pat<(X86SFence), (SFENCE)>;
3962 def : Pat<(X86LFence), (LFENCE)>;
3963 def : Pat<(X86MFence), (MFENCE)>;
3964
3965 //===----------------------------------------------------------------------===//
3966 // SSE 1 & 2 - Load/Store XCSR register
3967 //===----------------------------------------------------------------------===//
3968
3969 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3970                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3971                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3972 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3973                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3974                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3975
3976 let Predicates = [UseSSE1] in {
3977 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3978                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3979                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3980 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3981                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3982                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3983 }
3984
3985 //===---------------------------------------------------------------------===//
3986 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3987 //===---------------------------------------------------------------------===//
3988
3989 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3990
3991 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3992 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3993                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3994                     VEX;
3995 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3996                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3997                     VEX, VEX_L;
3998 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3999                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4000                     VEX;
4001 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4002                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4003                     VEX, VEX_L;
4004 }
4005
4006 // For Disassembler
4007 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4008     SchedRW = [WriteMove] in {
4009 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4010                         "movdqa\t{$src, $dst|$dst, $src}", [],
4011                         IIC_SSE_MOVA_P_RR>,
4012                         VEX;
4013 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4014                         "movdqa\t{$src, $dst|$dst, $src}", [],
4015                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
4016 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4017                         "movdqu\t{$src, $dst|$dst, $src}", [],
4018                         IIC_SSE_MOVU_P_RR>,
4019                         VEX;
4020 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4021                         "movdqu\t{$src, $dst|$dst, $src}", [],
4022                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
4023 }
4024
4025 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4026     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4027 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4028                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4029                    VEX;
4030 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4031                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4032                    VEX, VEX_L;
4033 let Predicates = [HasAVX] in {
4034   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4035                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4036                     XS, VEX;
4037   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4038                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4039                     XS, VEX, VEX_L;
4040 }
4041 }
4042
4043 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4044 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
4045                      (ins i128mem:$dst, VR128:$src),
4046                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4047                      VEX;
4048 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
4049                      (ins i256mem:$dst, VR256:$src),
4050                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4051                      VEX, VEX_L;
4052 let Predicates = [HasAVX] in {
4053 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4054                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4055                   XS, VEX;
4056 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
4057                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4058                   XS, VEX, VEX_L;
4059 }
4060 }
4061
4062 let SchedRW = [WriteMove] in {
4063 let hasSideEffects = 0 in
4064 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4065                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
4066
4067 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4068                    "movdqu\t{$src, $dst|$dst, $src}",
4069                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4070
4071 // For Disassembler
4072 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
4073 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4074                        "movdqa\t{$src, $dst|$dst, $src}", [],
4075                        IIC_SSE_MOVA_P_RR>;
4076
4077 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4078                        "movdqu\t{$src, $dst|$dst, $src}",
4079                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4080 }
4081 } // SchedRW
4082
4083 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4084     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4085 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4086                    "movdqa\t{$src, $dst|$dst, $src}",
4087                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
4088                    IIC_SSE_MOVA_P_RM>;
4089 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4090                    "movdqu\t{$src, $dst|$dst, $src}",
4091                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
4092                    IIC_SSE_MOVU_P_RM>,
4093                  XS, Requires<[UseSSE2]>;
4094 }
4095
4096 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4097 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4098                    "movdqa\t{$src, $dst|$dst, $src}",
4099                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
4100                    IIC_SSE_MOVA_P_MR>;
4101 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4102                    "movdqu\t{$src, $dst|$dst, $src}",
4103                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
4104                    IIC_SSE_MOVU_P_MR>,
4105                  XS, Requires<[UseSSE2]>;
4106 }
4107
4108 } // ExeDomain = SSEPackedInt
4109
4110 let Predicates = [HasAVX] in {
4111   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4112             (VMOVDQUmr addr:$dst, VR128:$src)>;
4113   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
4114             (VMOVDQUYmr addr:$dst, VR256:$src)>;
4115 }
4116 let Predicates = [UseSSE2] in
4117 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4118           (MOVDQUmr addr:$dst, VR128:$src)>;
4119
4120 //===---------------------------------------------------------------------===//
4121 // SSE2 - Packed Integer Arithmetic Instructions
4122 //===---------------------------------------------------------------------===//
4123
4124 let Sched = WriteVecIMul in
4125 def SSE_PMADD : OpndItins<
4126   IIC_SSE_PMADD, IIC_SSE_PMADD
4127 >;
4128
4129 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4130
4131 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
4132                             RegisterClass RC, PatFrag memop_frag,
4133                             X86MemOperand x86memop,
4134                             OpndItins itins,
4135                             bit IsCommutable = 0,
4136                             bit Is2Addr = 1> {
4137   let isCommutable = IsCommutable in
4138   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4139        (ins RC:$src1, RC:$src2),
4140        !if(Is2Addr,
4141            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4142            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4143        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
4144       Sched<[itins.Sched]>;
4145   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4146        (ins RC:$src1, x86memop:$src2),
4147        !if(Is2Addr,
4148            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4149            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4150        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
4151        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4152 }
4153
4154 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4155                              Intrinsic IntId256, OpndItins itins,
4156                              bit IsCommutable = 0> {
4157 let Predicates = [HasAVX] in
4158   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4159                                  VR128, loadv2i64, i128mem, itins,
4160                                  IsCommutable, 0>, VEX_4V;
4161
4162 let Constraints = "$src1 = $dst" in
4163   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4164                                i128mem, itins, IsCommutable, 1>;
4165
4166 let Predicates = [HasAVX2] in
4167   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4168                                    VR256, loadv4i64, i256mem, itins,
4169                                    IsCommutable, 0>, VEX_4V, VEX_L;
4170 }
4171
4172 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4173                          string OpcodeStr, SDNode OpNode,
4174                          SDNode OpNode2, RegisterClass RC,
4175                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4176                          ShiftOpndItins itins,
4177                          bit Is2Addr = 1> {
4178   // src2 is always 128-bit
4179   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4180        (ins RC:$src1, VR128:$src2),
4181        !if(Is2Addr,
4182            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4183            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4184        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4185         itins.rr>, Sched<[WriteVecShift]>;
4186   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4187        (ins RC:$src1, i128mem:$src2),
4188        !if(Is2Addr,
4189            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4190            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4191        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4192                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4193       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4194   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4195        (ins RC:$src1, u8imm:$src2),
4196        !if(Is2Addr,
4197            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4198            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4199        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4200        Sched<[WriteVecShift]>;
4201 }
4202
4203 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4204 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4205                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4206                          PatFrag memop_frag, X86MemOperand x86memop,
4207                          OpndItins itins,
4208                          bit IsCommutable = 0, bit Is2Addr = 1> {
4209   let isCommutable = IsCommutable in
4210   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4211        (ins RC:$src1, RC:$src2),
4212        !if(Is2Addr,
4213            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4214            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4215        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4216        Sched<[itins.Sched]>;
4217   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4218        (ins RC:$src1, x86memop:$src2),
4219        !if(Is2Addr,
4220            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4221            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4222        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4223                                      (bitconvert (memop_frag addr:$src2)))))]>,
4224        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4225 }
4226 } // ExeDomain = SSEPackedInt
4227
4228 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4229                              SSE_INTALU_ITINS_P, 1>;
4230 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4231                              SSE_INTALU_ITINS_P, 1>;
4232 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4233                              SSE_INTALU_ITINS_P, 1>;
4234 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4235                              SSE_INTALUQ_ITINS_P, 1>;
4236 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4237                              SSE_INTMUL_ITINS_P, 1>;
4238 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4239                              SSE_INTMUL_ITINS_P, 1>;
4240 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4241                              SSE_INTMUL_ITINS_P, 1>;
4242 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4243                              SSE_INTALU_ITINS_P, 0>;
4244 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4245                              SSE_INTALU_ITINS_P, 0>;
4246 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4247                              SSE_INTALU_ITINS_P, 0>;
4248 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4249                              SSE_INTALUQ_ITINS_P, 0>;
4250 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4251                              SSE_INTALU_ITINS_P, 0>;
4252 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4253                              SSE_INTALU_ITINS_P, 0>;
4254 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4255                              SSE_INTALU_ITINS_P, 1>;
4256 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4257                              SSE_INTALU_ITINS_P, 1>;
4258 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4259                              SSE_INTALU_ITINS_P, 1>;
4260 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4261                              SSE_INTALU_ITINS_P, 1>;
4262
4263 // Intrinsic forms
4264 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4265                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4266 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4267                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4268 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4269                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4270 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4271                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4272 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4273                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4274 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4275                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4276 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4277                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4278 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4279                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4280 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4281                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4282 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4283                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4284
4285 let Predicates = [HasAVX] in
4286 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4287                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4288                               VEX_4V;
4289 let Predicates = [HasAVX2] in
4290 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4291                                VR256, loadv4i64, i256mem,
4292                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4293 let Constraints = "$src1 = $dst" in
4294 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4295                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4296
4297 //===---------------------------------------------------------------------===//
4298 // SSE2 - Packed Integer Logical Instructions
4299 //===---------------------------------------------------------------------===//
4300
4301 let Predicates = [HasAVX] in {
4302 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4303                             VR128, v8i16, v8i16, bc_v8i16,
4304                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4305 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4306                             VR128, v4i32, v4i32, bc_v4i32,
4307                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4308 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4309                             VR128, v2i64, v2i64, bc_v2i64,
4310                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4311
4312 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4313                             VR128, v8i16, v8i16, bc_v8i16,
4314                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4315 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4316                             VR128, v4i32, v4i32, bc_v4i32,
4317                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4318 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4319                             VR128, v2i64, v2i64, bc_v2i64,
4320                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4321
4322 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4323                             VR128, v8i16, v8i16, bc_v8i16,
4324                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4325 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4326                             VR128, v4i32, v4i32, bc_v4i32,
4327                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4328
4329 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4330   // 128-bit logical shifts.
4331   def VPSLLDQri : PDIi8<0x73, MRM7r,
4332                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4333                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4334                     [(set VR128:$dst,
4335                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4336                     VEX_4V;
4337   def VPSRLDQri : PDIi8<0x73, MRM3r,
4338                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4339                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4340                     [(set VR128:$dst,
4341                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4342                     VEX_4V;
4343   // PSRADQri doesn't exist in SSE[1-3].
4344 }
4345 } // Predicates = [HasAVX]
4346
4347 let Predicates = [HasAVX2] in {
4348 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4349                              VR256, v16i16, v8i16, bc_v8i16,
4350                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4351 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4352                              VR256, v8i32, v4i32, bc_v4i32,
4353                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4354 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4355                              VR256, v4i64, v2i64, bc_v2i64,
4356                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4357
4358 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4359                              VR256, v16i16, v8i16, bc_v8i16,
4360                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4361 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4362                              VR256, v8i32, v4i32, bc_v4i32,
4363                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4364 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4365                              VR256, v4i64, v2i64, bc_v2i64,
4366                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4367
4368 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4369                              VR256, v16i16, v8i16, bc_v8i16,
4370                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4371 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4372                              VR256, v8i32, v4i32, bc_v4i32,
4373                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4374
4375 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4376   // 256-bit logical shifts.
4377   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4378                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4379                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4380                     [(set VR256:$dst,
4381                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4382                     VEX_4V, VEX_L;
4383   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4384                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4385                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4386                     [(set VR256:$dst,
4387                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4388                     VEX_4V, VEX_L;
4389   // PSRADQYri doesn't exist in SSE[1-3].
4390 }
4391 } // Predicates = [HasAVX2]
4392
4393 let Constraints = "$src1 = $dst" in {
4394 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4395                            VR128, v8i16, v8i16, bc_v8i16,
4396                            SSE_INTSHIFT_ITINS_P>;
4397 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4398                            VR128, v4i32, v4i32, bc_v4i32,
4399                            SSE_INTSHIFT_ITINS_P>;
4400 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4401                            VR128, v2i64, v2i64, bc_v2i64,
4402                            SSE_INTSHIFT_ITINS_P>;
4403
4404 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4405                            VR128, v8i16, v8i16, bc_v8i16,
4406                            SSE_INTSHIFT_ITINS_P>;
4407 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4408                            VR128, v4i32, v4i32, bc_v4i32,
4409                            SSE_INTSHIFT_ITINS_P>;
4410 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4411                            VR128, v2i64, v2i64, bc_v2i64,
4412                            SSE_INTSHIFT_ITINS_P>;
4413
4414 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4415                            VR128, v8i16, v8i16, bc_v8i16,
4416                            SSE_INTSHIFT_ITINS_P>;
4417 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4418                            VR128, v4i32, v4i32, bc_v4i32,
4419                            SSE_INTSHIFT_ITINS_P>;
4420
4421 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4422   // 128-bit logical shifts.
4423   def PSLLDQri : PDIi8<0x73, MRM7r,
4424                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4425                        "pslldq\t{$src2, $dst|$dst, $src2}",
4426                        [(set VR128:$dst,
4427                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4428                          IIC_SSE_INTSHDQ_P_RI>;
4429   def PSRLDQri : PDIi8<0x73, MRM3r,
4430                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4431                        "psrldq\t{$src2, $dst|$dst, $src2}",
4432                        [(set VR128:$dst,
4433                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4434                          IIC_SSE_INTSHDQ_P_RI>;
4435   // PSRADQri doesn't exist in SSE[1-3].
4436 }
4437 } // Constraints = "$src1 = $dst"
4438
4439 let Predicates = [HasAVX] in {
4440   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4441             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4442   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4443             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4444   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4445             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4446
4447   // Shift up / down and insert zero's.
4448   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4449             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4450   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4451             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4452 }
4453
4454 let Predicates = [HasAVX2] in {
4455   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4456             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4457   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4458             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4459 }
4460
4461 let Predicates = [UseSSE2] in {
4462   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4463             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4464   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4465             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4466   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4467             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4468
4469   // Shift up / down and insert zero's.
4470   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4471             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4472   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4473             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4474 }
4475
4476 //===---------------------------------------------------------------------===//
4477 // SSE2 - Packed Integer Comparison Instructions
4478 //===---------------------------------------------------------------------===//
4479
4480 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4481                              SSE_INTALU_ITINS_P, 1>;
4482 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4483                              SSE_INTALU_ITINS_P, 1>;
4484 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4485                              SSE_INTALU_ITINS_P, 1>;
4486 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4487                              SSE_INTALU_ITINS_P, 0>;
4488 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4489                              SSE_INTALU_ITINS_P, 0>;
4490 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4491                              SSE_INTALU_ITINS_P, 0>;
4492
4493 //===---------------------------------------------------------------------===//
4494 // SSE2 - Packed Integer Shuffle Instructions
4495 //===---------------------------------------------------------------------===//
4496
4497 let ExeDomain = SSEPackedInt in {
4498 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4499                          SDNode OpNode> {
4500 let Predicates = [HasAVX] in {
4501   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4502                       (ins VR128:$src1, u8imm:$src2),
4503                       !strconcat("v", OpcodeStr,
4504                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4505                       [(set VR128:$dst,
4506                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4507                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4508   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4509                       (ins i128mem:$src1, u8imm:$src2),
4510                       !strconcat("v", OpcodeStr,
4511                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4512                      [(set VR128:$dst,
4513                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4514                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4515                   Sched<[WriteShuffleLd]>;
4516 }
4517
4518 let Predicates = [HasAVX2] in {
4519   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4520                        (ins VR256:$src1, u8imm:$src2),
4521                        !strconcat("v", OpcodeStr,
4522                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4523                        [(set VR256:$dst,
4524                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4525                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4526   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4527                        (ins i256mem:$src1, u8imm:$src2),
4528                        !strconcat("v", OpcodeStr,
4529                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4530                       [(set VR256:$dst,
4531                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4532                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4533                    Sched<[WriteShuffleLd]>;
4534 }
4535
4536 let Predicates = [UseSSE2] in {
4537   def ri : Ii8<0x70, MRMSrcReg,
4538                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4539                !strconcat(OpcodeStr,
4540                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4541                 [(set VR128:$dst,
4542                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4543                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4544   def mi : Ii8<0x70, MRMSrcMem,
4545                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4546                !strconcat(OpcodeStr,
4547                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4548                 [(set VR128:$dst,
4549                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4550                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4551            Sched<[WriteShuffleLd, ReadAfterLd]>;
4552 }
4553 }
4554 } // ExeDomain = SSEPackedInt
4555
4556 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4557 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4558 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4559
4560 let Predicates = [HasAVX] in {
4561   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4562             (VPSHUFDmi addr:$src1, imm:$imm)>;
4563   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4564             (VPSHUFDri VR128:$src1, imm:$imm)>;
4565 }
4566
4567 let Predicates = [UseSSE2] in {
4568   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4569             (PSHUFDmi addr:$src1, imm:$imm)>;
4570   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4571             (PSHUFDri VR128:$src1, imm:$imm)>;
4572 }
4573
4574 //===---------------------------------------------------------------------===//
4575 // Packed Integer Pack Instructions (SSE & AVX)
4576 //===---------------------------------------------------------------------===//
4577
4578 let ExeDomain = SSEPackedInt in {
4579 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4580                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4581                      bit Is2Addr = 1> {
4582   def rr : PDI<opc, MRMSrcReg,
4583                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4584                !if(Is2Addr,
4585                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4586                    !strconcat(OpcodeStr,
4587                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4588                [(set VR128:$dst,
4589                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4590                Sched<[WriteShuffle]>;
4591   def rm : PDI<opc, MRMSrcMem,
4592                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4593                !if(Is2Addr,
4594                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4595                    !strconcat(OpcodeStr,
4596                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4597                [(set VR128:$dst,
4598                      (OutVT (OpNode VR128:$src1,
4599                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4600                Sched<[WriteShuffleLd, ReadAfterLd]>;
4601 }
4602
4603 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4604                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4605   def Yrr : PDI<opc, MRMSrcReg,
4606                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4607                 !strconcat(OpcodeStr,
4608                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4609                 [(set VR256:$dst,
4610                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4611                 Sched<[WriteShuffle]>;
4612   def Yrm : PDI<opc, MRMSrcMem,
4613                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4614                 !strconcat(OpcodeStr,
4615                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4616                 [(set VR256:$dst,
4617                       (OutVT (OpNode VR256:$src1,
4618                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4619                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4620 }
4621
4622 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4623                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4624                      bit Is2Addr = 1> {
4625   def rr : SS48I<opc, MRMSrcReg,
4626                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4627                  !if(Is2Addr,
4628                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4629                      !strconcat(OpcodeStr,
4630                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4631                  [(set VR128:$dst,
4632                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4633                  Sched<[WriteShuffle]>;
4634   def rm : SS48I<opc, MRMSrcMem,
4635                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4636                  !if(Is2Addr,
4637                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4638                      !strconcat(OpcodeStr,
4639                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4640                  [(set VR128:$dst,
4641                        (OutVT (OpNode VR128:$src1,
4642                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4643                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4644 }
4645
4646 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4647                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4648   def Yrr : SS48I<opc, MRMSrcReg,
4649                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4650                   !strconcat(OpcodeStr,
4651                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4652                   [(set VR256:$dst,
4653                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4654                   Sched<[WriteShuffle]>;
4655   def Yrm : SS48I<opc, MRMSrcMem,
4656                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4657                   !strconcat(OpcodeStr,
4658                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4659                   [(set VR256:$dst,
4660                         (OutVT (OpNode VR256:$src1,
4661                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4662                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4663 }
4664
4665 let Predicates = [HasAVX] in {
4666   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4667                              bc_v8i16, 0>, VEX_4V;
4668   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4669                              bc_v4i32, 0>, VEX_4V;
4670
4671   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4672                              bc_v8i16, 0>, VEX_4V;
4673   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4674                              bc_v4i32, 0>, VEX_4V;
4675 }
4676
4677 let Predicates = [HasAVX2] in {
4678   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4679                                bc_v16i16>, VEX_4V, VEX_L;
4680   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4681                                bc_v8i32>, VEX_4V, VEX_L;
4682
4683   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4684                                bc_v16i16>, VEX_4V, VEX_L;
4685   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4686                                bc_v8i32>, VEX_4V, VEX_L;
4687 }
4688
4689 let Constraints = "$src1 = $dst" in {
4690   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4691                             bc_v8i16>;
4692   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4693                             bc_v4i32>;
4694
4695   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4696                             bc_v8i16>;
4697
4698   let Predicates = [HasSSE41] in
4699   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4700                             bc_v4i32>;
4701 }
4702 } // ExeDomain = SSEPackedInt
4703
4704 //===---------------------------------------------------------------------===//
4705 // SSE2 - Packed Integer Unpack Instructions
4706 //===---------------------------------------------------------------------===//
4707
4708 let ExeDomain = SSEPackedInt in {
4709 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4710                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4711   def rr : PDI<opc, MRMSrcReg,
4712       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4713       !if(Is2Addr,
4714           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4715           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4716       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4717       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4718   def rm : PDI<opc, MRMSrcMem,
4719       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4720       !if(Is2Addr,
4721           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4722           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4723       [(set VR128:$dst, (OpNode VR128:$src1,
4724                                   (bc_frag (memopv2i64
4725                                                addr:$src2))))],
4726                                                IIC_SSE_UNPCK>,
4727       Sched<[WriteShuffleLd, ReadAfterLd]>;
4728 }
4729
4730 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4731                          SDNode OpNode, PatFrag bc_frag> {
4732   def Yrr : PDI<opc, MRMSrcReg,
4733       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4734       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4735       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4736       Sched<[WriteShuffle]>;
4737   def Yrm : PDI<opc, MRMSrcMem,
4738       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4739       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4740       [(set VR256:$dst, (OpNode VR256:$src1,
4741                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4742       Sched<[WriteShuffleLd, ReadAfterLd]>;
4743 }
4744
4745 let Predicates = [HasAVX] in {
4746   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4747                                  bc_v16i8, 0>, VEX_4V;
4748   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4749                                  bc_v8i16, 0>, VEX_4V;
4750   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4751                                  bc_v4i32, 0>, VEX_4V;
4752   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4753                                  bc_v2i64, 0>, VEX_4V;
4754
4755   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4756                                  bc_v16i8, 0>, VEX_4V;
4757   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4758                                  bc_v8i16, 0>, VEX_4V;
4759   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4760                                  bc_v4i32, 0>, VEX_4V;
4761   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4762                                  bc_v2i64, 0>, VEX_4V;
4763 }
4764
4765 let Predicates = [HasAVX2] in {
4766   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4767                                    bc_v32i8>, VEX_4V, VEX_L;
4768   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4769                                    bc_v16i16>, VEX_4V, VEX_L;
4770   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4771                                    bc_v8i32>, VEX_4V, VEX_L;
4772   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4773                                    bc_v4i64>, VEX_4V, VEX_L;
4774
4775   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4776                                    bc_v32i8>, VEX_4V, VEX_L;
4777   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4778                                    bc_v16i16>, VEX_4V, VEX_L;
4779   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4780                                    bc_v8i32>, VEX_4V, VEX_L;
4781   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4782                                    bc_v4i64>, VEX_4V, VEX_L;
4783 }
4784
4785 let Constraints = "$src1 = $dst" in {
4786   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4787                                 bc_v16i8>;
4788   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4789                                 bc_v8i16>;
4790   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4791                                 bc_v4i32>;
4792   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4793                                 bc_v2i64>;
4794
4795   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4796                                 bc_v16i8>;
4797   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4798                                 bc_v8i16>;
4799   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4800                                 bc_v4i32>;
4801   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4802                                 bc_v2i64>;
4803 }
4804 } // ExeDomain = SSEPackedInt
4805
4806 //===---------------------------------------------------------------------===//
4807 // SSE2 - Packed Integer Extract and Insert
4808 //===---------------------------------------------------------------------===//
4809
4810 let ExeDomain = SSEPackedInt in {
4811 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4812   def rri : Ii8<0xC4, MRMSrcReg,
4813        (outs VR128:$dst), (ins VR128:$src1,
4814         GR32orGR64:$src2, u8imm:$src3),
4815        !if(Is2Addr,
4816            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4817            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4818        [(set VR128:$dst,
4819          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4820        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4821   def rmi : Ii8<0xC4, MRMSrcMem,
4822                        (outs VR128:$dst), (ins VR128:$src1,
4823                         i16mem:$src2, u8imm:$src3),
4824        !if(Is2Addr,
4825            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4826            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4827        [(set VR128:$dst,
4828          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4829                     imm:$src3))], IIC_SSE_PINSRW>,
4830        Sched<[WriteShuffleLd, ReadAfterLd]>;
4831 }
4832
4833 // Extract
4834 let Predicates = [HasAVX] in
4835 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4836                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4837                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4838                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4839                                             imm:$src2))]>, PD, VEX,
4840                 Sched<[WriteShuffle]>;
4841 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4842                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4843                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4844                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4845                                             imm:$src2))], IIC_SSE_PEXTRW>,
4846                Sched<[WriteShuffleLd, ReadAfterLd]>;
4847
4848 // Insert
4849 let Predicates = [HasAVX] in
4850 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4851
4852 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4853 defm PINSRW : sse2_pinsrw, PD;
4854
4855 } // ExeDomain = SSEPackedInt
4856
4857 //===---------------------------------------------------------------------===//
4858 // SSE2 - Packed Mask Creation
4859 //===---------------------------------------------------------------------===//
4860
4861 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4862
4863 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4864            (ins VR128:$src),
4865            "pmovmskb\t{$src, $dst|$dst, $src}",
4866            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4867            IIC_SSE_MOVMSK>, VEX;
4868
4869 let Predicates = [HasAVX2] in {
4870 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4871            (ins VR256:$src),
4872            "pmovmskb\t{$src, $dst|$dst, $src}",
4873            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4874            VEX, VEX_L;
4875 }
4876
4877 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4878            "pmovmskb\t{$src, $dst|$dst, $src}",
4879            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4880            IIC_SSE_MOVMSK>;
4881
4882 } // ExeDomain = SSEPackedInt
4883
4884 //===---------------------------------------------------------------------===//
4885 // SSE2 - Conditional Store
4886 //===---------------------------------------------------------------------===//
4887
4888 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4889
4890 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4891 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4892            (ins VR128:$src, VR128:$mask),
4893            "maskmovdqu\t{$mask, $src|$src, $mask}",
4894            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4895            IIC_SSE_MASKMOV>, VEX;
4896 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4897 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4898            (ins VR128:$src, VR128:$mask),
4899            "maskmovdqu\t{$mask, $src|$src, $mask}",
4900            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4901            IIC_SSE_MASKMOV>, VEX;
4902
4903 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4904 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4905            "maskmovdqu\t{$mask, $src|$src, $mask}",
4906            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4907            IIC_SSE_MASKMOV>;
4908 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4909 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4910            "maskmovdqu\t{$mask, $src|$src, $mask}",
4911            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4912            IIC_SSE_MASKMOV>;
4913
4914 } // ExeDomain = SSEPackedInt
4915
4916 //===---------------------------------------------------------------------===//
4917 // SSE2 - Move Doubleword
4918 //===---------------------------------------------------------------------===//
4919
4920 //===---------------------------------------------------------------------===//
4921 // Move Int Doubleword to Packed Double Int
4922 //
4923 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4924                       "movd\t{$src, $dst|$dst, $src}",
4925                       [(set VR128:$dst,
4926                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4927                         VEX, Sched<[WriteMove]>;
4928 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4929                       "movd\t{$src, $dst|$dst, $src}",
4930                       [(set VR128:$dst,
4931                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4932                         IIC_SSE_MOVDQ>,
4933                       VEX, Sched<[WriteLoad]>;
4934 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4935                         "movq\t{$src, $dst|$dst, $src}",
4936                         [(set VR128:$dst,
4937                           (v2i64 (scalar_to_vector GR64:$src)))],
4938                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4939 let isCodeGenOnly = 1 in
4940 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4941                        "movq\t{$src, $dst|$dst, $src}",
4942                        [(set FR64:$dst, (bitconvert GR64:$src))],
4943                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4944
4945 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4946                       "movd\t{$src, $dst|$dst, $src}",
4947                       [(set VR128:$dst,
4948                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4949                   Sched<[WriteMove]>;
4950 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4951                       "movd\t{$src, $dst|$dst, $src}",
4952                       [(set VR128:$dst,
4953                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4954                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4955 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4956                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4957                         [(set VR128:$dst,
4958                           (v2i64 (scalar_to_vector GR64:$src)))],
4959                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4960 let isCodeGenOnly = 1 in
4961 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4962                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4963                        [(set FR64:$dst, (bitconvert GR64:$src))],
4964                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4965
4966 //===---------------------------------------------------------------------===//
4967 // Move Int Doubleword to Single Scalar
4968 //
4969 let isCodeGenOnly = 1 in {
4970   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4971                         "movd\t{$src, $dst|$dst, $src}",
4972                         [(set FR32:$dst, (bitconvert GR32:$src))],
4973                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4974
4975   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4976                         "movd\t{$src, $dst|$dst, $src}",
4977                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4978                         IIC_SSE_MOVDQ>,
4979                         VEX, Sched<[WriteLoad]>;
4980   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4981                         "movd\t{$src, $dst|$dst, $src}",
4982                         [(set FR32:$dst, (bitconvert GR32:$src))],
4983                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4984
4985   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4986                         "movd\t{$src, $dst|$dst, $src}",
4987                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4988                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4989 }
4990
4991 //===---------------------------------------------------------------------===//
4992 // Move Packed Doubleword Int to Packed Double Int
4993 //
4994 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4995                        "movd\t{$src, $dst|$dst, $src}",
4996                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4997                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4998                     Sched<[WriteMove]>;
4999 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
5000                        (ins i32mem:$dst, VR128:$src),
5001                        "movd\t{$src, $dst|$dst, $src}",
5002                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5003                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
5004                                      VEX, Sched<[WriteStore]>;
5005 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5006                        "movd\t{$src, $dst|$dst, $src}",
5007                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5008                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
5009                    Sched<[WriteMove]>;
5010 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
5011                        "movd\t{$src, $dst|$dst, $src}",
5012                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5013                                      (iPTR 0))), addr:$dst)],
5014                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5015
5016 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
5017         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5018
5019 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
5020         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5021
5022 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
5023         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5024
5025 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
5026         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5027
5028 //===---------------------------------------------------------------------===//
5029 // Move Packed Doubleword Int first element to Doubleword Int
5030 //
5031 let SchedRW = [WriteMove] in {
5032 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5033                           "movq\t{$src, $dst|$dst, $src}",
5034                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5035                                                            (iPTR 0)))],
5036                                                            IIC_SSE_MOVD_ToGP>,
5037                       VEX;
5038
5039 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5040                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5041                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5042                                                          (iPTR 0)))],
5043                                                          IIC_SSE_MOVD_ToGP>;
5044 } //SchedRW
5045
5046 //===---------------------------------------------------------------------===//
5047 // Bitcast FR64 <-> GR64
5048 //
5049 let isCodeGenOnly = 1 in {
5050   let Predicates = [UseAVX] in
5051   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5052                           "movq\t{$src, $dst|$dst, $src}",
5053                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
5054                           VEX, Sched<[WriteLoad]>;
5055   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5056                            "movq\t{$src, $dst|$dst, $src}",
5057                            [(set GR64:$dst, (bitconvert FR64:$src))],
5058                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5059   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5060                            "movq\t{$src, $dst|$dst, $src}",
5061                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5062                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5063
5064   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5065                          "movq\t{$src, $dst|$dst, $src}",
5066                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
5067                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5068   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5069                          "mov{d|q}\t{$src, $dst|$dst, $src}",
5070                          [(set GR64:$dst, (bitconvert FR64:$src))],
5071                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5072   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5073                          "movq\t{$src, $dst|$dst, $src}",
5074                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5075                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5076 }
5077
5078 //===---------------------------------------------------------------------===//
5079 // Move Scalar Single to Double Int
5080 //
5081 let isCodeGenOnly = 1 in {
5082   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5083                         "movd\t{$src, $dst|$dst, $src}",
5084                         [(set GR32:$dst, (bitconvert FR32:$src))],
5085                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
5086   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5087                         "movd\t{$src, $dst|$dst, $src}",
5088                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5089                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5090   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5091                         "movd\t{$src, $dst|$dst, $src}",
5092                         [(set GR32:$dst, (bitconvert FR32:$src))],
5093                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5094   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5095                         "movd\t{$src, $dst|$dst, $src}",
5096                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5097                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5098 }
5099
5100 //===---------------------------------------------------------------------===//
5101 // Patterns and instructions to describe movd/movq to XMM register zero-extends
5102 //
5103 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
5104 let AddedComplexity = 15 in {
5105 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5106                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
5107                        [(set VR128:$dst, (v2i64 (X86vzmovl
5108                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5109                                       IIC_SSE_MOVDQ>,
5110                                       VEX, VEX_W;
5111 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5112                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
5113                        [(set VR128:$dst, (v2i64 (X86vzmovl
5114                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5115                                       IIC_SSE_MOVDQ>;
5116 }
5117 } // isCodeGenOnly, SchedRW
5118
5119 let Predicates = [UseAVX] in {
5120   let AddedComplexity = 15 in
5121     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5122               (VMOVDI2PDIrr GR32:$src)>;
5123
5124   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
5125   let AddedComplexity = 20 in {
5126     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5127               (VMOVDI2PDIrm addr:$src)>;
5128     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5129               (VMOVDI2PDIrm addr:$src)>;
5130     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5131               (VMOVDI2PDIrm addr:$src)>;
5132   }
5133   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
5134   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
5135                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
5136             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
5137   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5138                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
5139             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
5140 }
5141
5142 let Predicates = [UseSSE2] in {
5143   let AddedComplexity = 15 in
5144     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5145               (MOVDI2PDIrr GR32:$src)>;
5146
5147   let AddedComplexity = 20 in {
5148     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5149               (MOVDI2PDIrm addr:$src)>;
5150     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5151               (MOVDI2PDIrm addr:$src)>;
5152     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5153               (MOVDI2PDIrm addr:$src)>;
5154   }
5155 }
5156
5157 // These are the correct encodings of the instructions so that we know how to
5158 // read correct assembly, even though we continue to emit the wrong ones for
5159 // compatibility with Darwin's buggy assembler.
5160 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5161                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5162 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5163                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5164 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5165 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5166                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5167 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5168                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5169
5170 //===---------------------------------------------------------------------===//
5171 // SSE2 - Move Quadword
5172 //===---------------------------------------------------------------------===//
5173
5174 //===---------------------------------------------------------------------===//
5175 // Move Quadword Int to Packed Quadword Int
5176 //
5177
5178 let SchedRW = [WriteLoad] in {
5179 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5180                     "vmovq\t{$src, $dst|$dst, $src}",
5181                     [(set VR128:$dst,
5182                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5183                     VEX, Requires<[UseAVX]>;
5184 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5185                     "movq\t{$src, $dst|$dst, $src}",
5186                     [(set VR128:$dst,
5187                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5188                       IIC_SSE_MOVDQ>, XS,
5189                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5190 } // SchedRW
5191
5192 //===---------------------------------------------------------------------===//
5193 // Move Packed Quadword Int to Quadword Int
5194 //
5195 let SchedRW = [WriteStore] in {
5196 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5197                       "movq\t{$src, $dst|$dst, $src}",
5198                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5199                                     (iPTR 0))), addr:$dst)],
5200                                     IIC_SSE_MOVDQ>, VEX;
5201 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5202                       "movq\t{$src, $dst|$dst, $src}",
5203                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5204                                     (iPTR 0))), addr:$dst)],
5205                                     IIC_SSE_MOVDQ>;
5206 } // SchedRW
5207
5208 // For disassembler only
5209 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5210     SchedRW = [WriteVecLogic] in {
5211 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5212                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5213 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5214                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5215 }
5216
5217 //===---------------------------------------------------------------------===//
5218 // Store / copy lower 64-bits of a XMM register.
5219 //
5220 let Predicates = [UseAVX] in
5221 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5222           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5223 let Predicates = [UseSSE2] in
5224 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5225           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5226
5227 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5228 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5229                      "vmovq\t{$src, $dst|$dst, $src}",
5230                      [(set VR128:$dst,
5231                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5232                                                  (loadi64 addr:$src))))))],
5233                                                  IIC_SSE_MOVDQ>,
5234                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5235
5236 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5237                      "movq\t{$src, $dst|$dst, $src}",
5238                      [(set VR128:$dst,
5239                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5240                                                  (loadi64 addr:$src))))))],
5241                                                  IIC_SSE_MOVDQ>,
5242                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5243 }
5244
5245 let Predicates = [UseAVX], AddedComplexity = 20 in {
5246   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5247             (VMOVZQI2PQIrm addr:$src)>;
5248   def : Pat<(v2i64 (X86vzload addr:$src)),
5249             (VMOVZQI2PQIrm addr:$src)>;
5250 }
5251
5252 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5253   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5254             (MOVZQI2PQIrm addr:$src)>;
5255   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5256 }
5257
5258 let Predicates = [HasAVX] in {
5259 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5260           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5261 def : Pat<(v4i64 (X86vzload addr:$src)),
5262           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5263 }
5264
5265 //===---------------------------------------------------------------------===//
5266 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5267 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5268 //
5269 let SchedRW = [WriteVecLogic] in {
5270 let AddedComplexity = 15 in
5271 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5272                         "vmovq\t{$src, $dst|$dst, $src}",
5273                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5274                     IIC_SSE_MOVQ_RR>,
5275                       XS, VEX, Requires<[UseAVX]>;
5276 let AddedComplexity = 15 in
5277 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5278                         "movq\t{$src, $dst|$dst, $src}",
5279                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5280                     IIC_SSE_MOVQ_RR>,
5281                       XS, Requires<[UseSSE2]>;
5282 } // SchedRW
5283
5284 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5285 let AddedComplexity = 20 in
5286 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5287                         "vmovq\t{$src, $dst|$dst, $src}",
5288                     [(set VR128:$dst, (v2i64 (X86vzmovl
5289                                              (loadv2i64 addr:$src))))],
5290                                              IIC_SSE_MOVDQ>,
5291                       XS, VEX, Requires<[UseAVX]>;
5292 let AddedComplexity = 20 in {
5293 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5294                         "movq\t{$src, $dst|$dst, $src}",
5295                     [(set VR128:$dst, (v2i64 (X86vzmovl
5296                                              (loadv2i64 addr:$src))))],
5297                                              IIC_SSE_MOVDQ>,
5298                       XS, Requires<[UseSSE2]>;
5299 }
5300 } // isCodeGenOnly, SchedRW
5301
5302 let AddedComplexity = 20 in {
5303   let Predicates = [UseAVX] in {
5304     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5305               (VMOVZPQILo2PQIrr VR128:$src)>;
5306   }
5307   let Predicates = [UseSSE2] in {
5308     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5309               (MOVZPQILo2PQIrr VR128:$src)>;
5310   }
5311 }
5312
5313 //===---------------------------------------------------------------------===//
5314 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5315 //===---------------------------------------------------------------------===//
5316 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5317                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5318                               X86MemOperand x86memop> {
5319 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5320                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5321                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5322                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5323 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5324                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5325                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5326                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5327 }
5328
5329 let Predicates = [HasAVX] in {
5330   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5331                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5332   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5333                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5334   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5335                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5336   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5337                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5338 }
5339 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5340                                    memopv4f32, f128mem>;
5341 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5342                                    memopv4f32, f128mem>;
5343
5344 let Predicates = [HasAVX] in {
5345   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5346             (VMOVSHDUPrr VR128:$src)>;
5347   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5348             (VMOVSHDUPrm addr:$src)>;
5349   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5350             (VMOVSLDUPrr VR128:$src)>;
5351   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5352             (VMOVSLDUPrm addr:$src)>;
5353   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5354             (VMOVSHDUPYrr VR256:$src)>;
5355   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5356             (VMOVSHDUPYrm addr:$src)>;
5357   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5358             (VMOVSLDUPYrr VR256:$src)>;
5359   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5360             (VMOVSLDUPYrm addr:$src)>;
5361 }
5362
5363 let Predicates = [UseSSE3] in {
5364   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5365             (MOVSHDUPrr VR128:$src)>;
5366   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5367             (MOVSHDUPrm addr:$src)>;
5368   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5369             (MOVSLDUPrr VR128:$src)>;
5370   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5371             (MOVSLDUPrm addr:$src)>;
5372 }
5373
5374 //===---------------------------------------------------------------------===//
5375 // SSE3 - Replicate Double FP - MOVDDUP
5376 //===---------------------------------------------------------------------===//
5377
5378 multiclass sse3_replicate_dfp<string OpcodeStr> {
5379 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5380                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5381                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5382                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5383 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5384                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5385                     [(set VR128:$dst,
5386                       (v2f64 (X86Movddup
5387                               (scalar_to_vector (loadf64 addr:$src)))))],
5388                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5389 }
5390
5391 // FIXME: Merge with above classe when there're patterns for the ymm version
5392 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5393 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5394                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5395                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5396                     Sched<[WriteFShuffle]>;
5397 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5398                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5399                     [(set VR256:$dst,
5400                       (v4f64 (X86Movddup
5401                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5402                     Sched<[WriteLoad]>;
5403 }
5404
5405 let Predicates = [HasAVX] in {
5406   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5407   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5408 }
5409
5410 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5411
5412 let Predicates = [HasAVX] in {
5413   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5414             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5415   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5416             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5417   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5418             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5419   def : Pat<(X86Movddup (bc_v2f64
5420                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5421             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5422
5423   // 256-bit version
5424   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5425             (VMOVDDUPYrm addr:$src)>;
5426   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5427             (VMOVDDUPYrm addr:$src)>;
5428   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5429             (VMOVDDUPYrm addr:$src)>;
5430   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5431             (VMOVDDUPYrr VR256:$src)>;
5432 }
5433
5434 let Predicates = [UseAVX, OptForSize] in {
5435   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5436   (VMOVDDUPrm addr:$src)>;
5437   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5438   (VMOVDDUPrm addr:$src)>;
5439 }
5440
5441 let Predicates = [UseSSE3] in {
5442   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5443             (MOVDDUPrm addr:$src)>;
5444   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5445             (MOVDDUPrm addr:$src)>;
5446   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5447             (MOVDDUPrm addr:$src)>;
5448   def : Pat<(X86Movddup (bc_v2f64
5449                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5450             (MOVDDUPrm addr:$src)>;
5451 }
5452
5453 //===---------------------------------------------------------------------===//
5454 // SSE3 - Move Unaligned Integer
5455 //===---------------------------------------------------------------------===//
5456
5457 let SchedRW = [WriteLoad] in {
5458 let Predicates = [HasAVX] in {
5459   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5460                    "vlddqu\t{$src, $dst|$dst, $src}",
5461                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5462   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5463                    "vlddqu\t{$src, $dst|$dst, $src}",
5464                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5465                    VEX, VEX_L;
5466 }
5467 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5468                    "lddqu\t{$src, $dst|$dst, $src}",
5469                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5470                    IIC_SSE_LDDQU>;
5471 }
5472
5473 //===---------------------------------------------------------------------===//
5474 // SSE3 - Arithmetic
5475 //===---------------------------------------------------------------------===//
5476
5477 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5478                        X86MemOperand x86memop, OpndItins itins,
5479                        bit Is2Addr = 1> {
5480   def rr : I<0xD0, MRMSrcReg,
5481        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5482        !if(Is2Addr,
5483            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5484            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5485        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5486        Sched<[itins.Sched]>;
5487   def rm : I<0xD0, MRMSrcMem,
5488        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5489        !if(Is2Addr,
5490            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5491            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5492        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5493        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5494 }
5495
5496 let Predicates = [HasAVX] in {
5497   let ExeDomain = SSEPackedSingle in {
5498     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5499                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5500     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5501                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5502   }
5503   let ExeDomain = SSEPackedDouble in {
5504     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5505                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5506     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5507                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5508   }
5509 }
5510 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5511   let ExeDomain = SSEPackedSingle in
5512   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5513                               f128mem, SSE_ALU_F32P>, XD;
5514   let ExeDomain = SSEPackedDouble in
5515   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5516                               f128mem, SSE_ALU_F64P>, PD;
5517 }
5518
5519 // Patterns used to select 'addsub' instructions.
5520 let Predicates = [HasAVX] in {
5521   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5522             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5523   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5524             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5525   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5526             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5527   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5528             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5529
5530   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5531             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5532   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 (memop addr:$rhs)))),
5533             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5534   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5535             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5536   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 (memop addr:$rhs)))),
5537             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5538 }
5539
5540 let Predicates = [UseSSE3] in {
5541   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5542             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5543   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5544             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5545   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5546             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5547   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5548             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5549 }
5550
5551 //===---------------------------------------------------------------------===//
5552 // SSE3 Instructions
5553 //===---------------------------------------------------------------------===//
5554
5555 // Horizontal ops
5556 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5557                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5558   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5559        !if(Is2Addr,
5560          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5561          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5562       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5563       Sched<[WriteFAdd]>;
5564
5565   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5566        !if(Is2Addr,
5567          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5568          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5569       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5570         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5571 }
5572 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5573                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5574   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5575        !if(Is2Addr,
5576          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5577          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5578       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5579       Sched<[WriteFAdd]>;
5580
5581   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5582        !if(Is2Addr,
5583          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5584          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5585       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5586         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5587 }
5588
5589 let Predicates = [HasAVX] in {
5590   let ExeDomain = SSEPackedSingle in {
5591     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5592                             X86fhadd, 0>, VEX_4V;
5593     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5594                             X86fhsub, 0>, VEX_4V;
5595     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5596                             X86fhadd, 0>, VEX_4V, VEX_L;
5597     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5598                             X86fhsub, 0>, VEX_4V, VEX_L;
5599   }
5600   let ExeDomain = SSEPackedDouble in {
5601     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5602                             X86fhadd, 0>, VEX_4V;
5603     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5604                             X86fhsub, 0>, VEX_4V;
5605     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5606                             X86fhadd, 0>, VEX_4V, VEX_L;
5607     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5608                             X86fhsub, 0>, VEX_4V, VEX_L;
5609   }
5610 }
5611
5612 let Constraints = "$src1 = $dst" in {
5613   let ExeDomain = SSEPackedSingle in {
5614     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5615     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5616   }
5617   let ExeDomain = SSEPackedDouble in {
5618     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5619     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5620   }
5621 }
5622
5623 //===---------------------------------------------------------------------===//
5624 // SSSE3 - Packed Absolute Instructions
5625 //===---------------------------------------------------------------------===//
5626
5627
5628 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5629 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5630                             Intrinsic IntId128> {
5631   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5632                     (ins VR128:$src),
5633                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5634                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5635                     Sched<[WriteVecALU]>;
5636
5637   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5638                     (ins i128mem:$src),
5639                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5640                     [(set VR128:$dst,
5641                       (IntId128
5642                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5643                     Sched<[WriteVecALULd]>;
5644 }
5645
5646 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5647 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5648                               Intrinsic IntId256> {
5649   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5650                     (ins VR256:$src),
5651                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5652                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5653                     Sched<[WriteVecALU]>;
5654
5655   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5656                     (ins i256mem:$src),
5657                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5658                     [(set VR256:$dst,
5659                       (IntId256
5660                        (bitconvert (memopv4i64 addr:$src))))]>,
5661                     Sched<[WriteVecALULd]>;
5662 }
5663
5664 // Helper fragments to match sext vXi1 to vXiY.
5665 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5666                                                VR128:$src))>;
5667 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5668 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5669 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5670                                                VR256:$src))>;
5671 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5672 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5673
5674 let Predicates = [HasAVX] in {
5675   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5676                                   int_x86_ssse3_pabs_b_128>, VEX;
5677   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5678                                   int_x86_ssse3_pabs_w_128>, VEX;
5679   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5680                                   int_x86_ssse3_pabs_d_128>, VEX;
5681
5682   def : Pat<(xor
5683             (bc_v2i64 (v16i1sextv16i8)),
5684             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5685             (VPABSBrr128 VR128:$src)>;
5686   def : Pat<(xor
5687             (bc_v2i64 (v8i1sextv8i16)),
5688             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5689             (VPABSWrr128 VR128:$src)>;
5690   def : Pat<(xor
5691             (bc_v2i64 (v4i1sextv4i32)),
5692             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5693             (VPABSDrr128 VR128:$src)>;
5694 }
5695
5696 let Predicates = [HasAVX2] in {
5697   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5698                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5699   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5700                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5701   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5702                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5703
5704   def : Pat<(xor
5705             (bc_v4i64 (v32i1sextv32i8)),
5706             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5707             (VPABSBrr256 VR256:$src)>;
5708   def : Pat<(xor
5709             (bc_v4i64 (v16i1sextv16i16)),
5710             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5711             (VPABSWrr256 VR256:$src)>;
5712   def : Pat<(xor
5713             (bc_v4i64 (v8i1sextv8i32)),
5714             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5715             (VPABSDrr256 VR256:$src)>;
5716 }
5717
5718 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5719                               int_x86_ssse3_pabs_b_128>;
5720 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5721                               int_x86_ssse3_pabs_w_128>;
5722 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5723                               int_x86_ssse3_pabs_d_128>;
5724
5725 let Predicates = [HasSSSE3] in {
5726   def : Pat<(xor
5727             (bc_v2i64 (v16i1sextv16i8)),
5728             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5729             (PABSBrr128 VR128:$src)>;
5730   def : Pat<(xor
5731             (bc_v2i64 (v8i1sextv8i16)),
5732             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5733             (PABSWrr128 VR128:$src)>;
5734   def : Pat<(xor
5735             (bc_v2i64 (v4i1sextv4i32)),
5736             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5737             (PABSDrr128 VR128:$src)>;
5738 }
5739
5740 //===---------------------------------------------------------------------===//
5741 // SSSE3 - Packed Binary Operator Instructions
5742 //===---------------------------------------------------------------------===//
5743
5744 let Sched = WriteVecALU in {
5745 def SSE_PHADDSUBD : OpndItins<
5746   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5747 >;
5748 def SSE_PHADDSUBSW : OpndItins<
5749   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5750 >;
5751 def SSE_PHADDSUBW : OpndItins<
5752   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5753 >;
5754 }
5755 let Sched = WriteShuffle in
5756 def SSE_PSHUFB : OpndItins<
5757   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5758 >;
5759 let Sched = WriteVecALU in
5760 def SSE_PSIGN : OpndItins<
5761   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5762 >;
5763 let Sched = WriteVecIMul in
5764 def SSE_PMULHRSW : OpndItins<
5765   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5766 >;
5767
5768 /// SS3I_binop_rm - Simple SSSE3 bin op
5769 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5770                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5771                          X86MemOperand x86memop, OpndItins itins,
5772                          bit Is2Addr = 1> {
5773   let isCommutable = 1 in
5774   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5775        (ins RC:$src1, RC:$src2),
5776        !if(Is2Addr,
5777          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5778          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5779        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5780        Sched<[itins.Sched]>;
5781   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5782        (ins RC:$src1, x86memop:$src2),
5783        !if(Is2Addr,
5784          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5785          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5786        [(set RC:$dst,
5787          (OpVT (OpNode RC:$src1,
5788           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5789        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5790 }
5791
5792 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5793 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5794                              Intrinsic IntId128, OpndItins itins,
5795                              bit Is2Addr = 1> {
5796   let isCommutable = 1 in
5797   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5798        (ins VR128:$src1, VR128:$src2),
5799        !if(Is2Addr,
5800          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5801          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5802        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5803        Sched<[itins.Sched]>;
5804   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5805        (ins VR128:$src1, i128mem:$src2),
5806        !if(Is2Addr,
5807          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5808          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5809        [(set VR128:$dst,
5810          (IntId128 VR128:$src1,
5811           (bitconvert (memopv2i64 addr:$src2))))]>,
5812        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5813 }
5814
5815 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5816                                Intrinsic IntId256,
5817                                X86FoldableSchedWrite Sched> {
5818   let isCommutable = 1 in
5819   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5820        (ins VR256:$src1, VR256:$src2),
5821        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5822        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5823        Sched<[Sched]>;
5824   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5825        (ins VR256:$src1, i256mem:$src2),
5826        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5827        [(set VR256:$dst,
5828          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5829        Sched<[Sched.Folded, ReadAfterLd]>;
5830 }
5831
5832 let ImmT = NoImm, Predicates = [HasAVX] in {
5833 let isCommutable = 0 in {
5834   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5835                                   loadv2i64, i128mem,
5836                                   SSE_PHADDSUBW, 0>, VEX_4V;
5837   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5838                                   loadv2i64, i128mem,
5839                                   SSE_PHADDSUBD, 0>, VEX_4V;
5840   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5841                                   loadv2i64, i128mem,
5842                                   SSE_PHADDSUBW, 0>, VEX_4V;
5843   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5844                                   loadv2i64, i128mem,
5845                                   SSE_PHADDSUBD, 0>, VEX_4V;
5846   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5847                                   loadv2i64, i128mem,
5848                                   SSE_PSIGN, 0>, VEX_4V;
5849   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5850                                   loadv2i64, i128mem,
5851                                   SSE_PSIGN, 0>, VEX_4V;
5852   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5853                                   loadv2i64, i128mem,
5854                                   SSE_PSIGN, 0>, VEX_4V;
5855   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5856                                   loadv2i64, i128mem,
5857                                   SSE_PSHUFB, 0>, VEX_4V;
5858   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5859                                       int_x86_ssse3_phadd_sw_128,
5860                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5861   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5862                                       int_x86_ssse3_phsub_sw_128,
5863                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5864   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5865                                       int_x86_ssse3_pmadd_ub_sw_128,
5866                                       SSE_PMADD, 0>, VEX_4V;
5867 }
5868 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5869                                       int_x86_ssse3_pmul_hr_sw_128,
5870                                       SSE_PMULHRSW, 0>, VEX_4V;
5871 }
5872
5873 let ImmT = NoImm, Predicates = [HasAVX2] in {
5874 let isCommutable = 0 in {
5875   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5876                                   loadv4i64, i256mem,
5877                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5878   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5879                                   loadv4i64, i256mem,
5880                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5881   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5882                                   loadv4i64, i256mem,
5883                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5884   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5885                                   loadv4i64, i256mem,
5886                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5887   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5888                                   loadv4i64, i256mem,
5889                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5890   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5891                                   loadv4i64, i256mem,
5892                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5893   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5894                                   loadv4i64, i256mem,
5895                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5896   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5897                                   loadv4i64, i256mem,
5898                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5899   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5900                                         int_x86_avx2_phadd_sw,
5901                                         WriteVecALU>, VEX_4V, VEX_L;
5902   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5903                                         int_x86_avx2_phsub_sw,
5904                                         WriteVecALU>, VEX_4V, VEX_L;
5905   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5906                                        int_x86_avx2_pmadd_ub_sw,
5907                                         WriteVecIMul>, VEX_4V, VEX_L;
5908 }
5909 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5910                                         int_x86_avx2_pmul_hr_sw,
5911                                         WriteVecIMul>, VEX_4V, VEX_L;
5912 }
5913
5914 // None of these have i8 immediate fields.
5915 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5916 let isCommutable = 0 in {
5917   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5918                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5919   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5920                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5921   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5922                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5923   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5924                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5925   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5926                                  memopv2i64, i128mem, SSE_PSIGN>;
5927   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5928                                  memopv2i64, i128mem, SSE_PSIGN>;
5929   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5930                                  memopv2i64, i128mem, SSE_PSIGN>;
5931   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5932                                  memopv2i64, i128mem, SSE_PSHUFB>;
5933   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5934                                      int_x86_ssse3_phadd_sw_128,
5935                                      SSE_PHADDSUBSW>;
5936   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5937                                      int_x86_ssse3_phsub_sw_128,
5938                                      SSE_PHADDSUBSW>;
5939   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5940                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5941 }
5942 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5943                                      int_x86_ssse3_pmul_hr_sw_128,
5944                                      SSE_PMULHRSW>;
5945 }
5946
5947 //===---------------------------------------------------------------------===//
5948 // SSSE3 - Packed Align Instruction Patterns
5949 //===---------------------------------------------------------------------===//
5950
5951 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5952   let hasSideEffects = 0 in {
5953   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5954       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5955       !if(Is2Addr,
5956         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5957         !strconcat(asm,
5958                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5959       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5960   let mayLoad = 1 in
5961   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5962       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5963       !if(Is2Addr,
5964         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5965         !strconcat(asm,
5966                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5967       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5968   }
5969 }
5970
5971 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5972   let hasSideEffects = 0 in {
5973   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5974       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5975       !strconcat(asm,
5976                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5977       []>, Sched<[WriteShuffle]>;
5978   let mayLoad = 1 in
5979   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5980       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5981       !strconcat(asm,
5982                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5983       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5984   }
5985 }
5986
5987 let Predicates = [HasAVX] in
5988   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5989 let Predicates = [HasAVX2] in
5990   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5991 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5992   defm PALIGN : ssse3_palignr<"palignr">;
5993
5994 let Predicates = [HasAVX2] in {
5995 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5996           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5997 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5998           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5999 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6000           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6001 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6002           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6003 }
6004
6005 let Predicates = [HasAVX] in {
6006 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6007           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6008 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6009           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6010 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6011           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6012 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6013           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6014 }
6015
6016 let Predicates = [UseSSSE3] in {
6017 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6018           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6019 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6020           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6021 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6022           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6023 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6024           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6025 }
6026
6027 //===---------------------------------------------------------------------===//
6028 // SSSE3 - Thread synchronization
6029 //===---------------------------------------------------------------------===//
6030
6031 let SchedRW = [WriteSystem] in {
6032 let usesCustomInserter = 1 in {
6033 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
6034                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
6035                 Requires<[HasSSE3]>;
6036 }
6037
6038 let Uses = [EAX, ECX, EDX] in
6039 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
6040                  TB, Requires<[HasSSE3]>;
6041 let Uses = [ECX, EAX] in
6042 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
6043                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
6044                 TB, Requires<[HasSSE3]>;
6045 } // SchedRW
6046
6047 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
6048 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
6049
6050 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
6051       Requires<[Not64BitMode]>;
6052 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
6053       Requires<[In64BitMode]>;
6054
6055 //===----------------------------------------------------------------------===//
6056 // SSE4.1 - Packed Move with Sign/Zero Extend
6057 //===----------------------------------------------------------------------===//
6058
6059 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
6060                           RegisterClass OutRC, RegisterClass InRC,
6061                           OpndItins itins> {
6062   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
6063                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6064                  [], itins.rr>,
6065                  Sched<[itins.Sched]>;
6066
6067   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
6068                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6069                  [],
6070                  itins.rm>, Sched<[itins.Sched.Folded]>;
6071 }
6072
6073 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
6074                           X86MemOperand MemOp, X86MemOperand MemYOp,
6075                           OpndItins SSEItins, OpndItins AVXItins,
6076                           OpndItins AVX2Itins> {
6077   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
6078   let Predicates = [HasAVX] in
6079     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
6080                                      VR128, VR128, AVXItins>, VEX;
6081   let Predicates = [HasAVX2] in
6082     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
6083                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
6084 }
6085
6086 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
6087                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
6088   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
6089                                         MemOp, MemYOp,
6090                                         SSE_INTALU_ITINS_SHUFF_P,
6091                                         DEFAULT_ITINS_SHUFFLESCHED,
6092                                         DEFAULT_ITINS_SHUFFLESCHED>;
6093   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
6094                                         !strconcat("pmovzx", OpcodeStr),
6095                                         MemOp, MemYOp,
6096                                         SSE_INTALU_ITINS_SHUFF_P,
6097                                         DEFAULT_ITINS_SHUFFLESCHED,
6098                                         DEFAULT_ITINS_SHUFFLESCHED>;
6099 }
6100
6101 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
6102 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
6103 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
6104
6105 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
6106 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
6107
6108 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
6109
6110 // AVX2 Patterns
6111 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
6112   // Register-Register patterns
6113   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
6114             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
6115   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
6116             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
6117   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
6118             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
6119
6120   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
6121             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
6122   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
6123             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
6124
6125   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
6126             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
6127
6128   // On AVX2, we also support 256bit inputs.
6129   // FIXME: remove these patterns when the old shuffle lowering goes away.
6130   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
6131             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6132   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
6133             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6134   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
6135             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6136
6137   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
6138             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6139   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
6140             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6141
6142   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
6143             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6144
6145   // Simple Register-Memory patterns
6146   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6147             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6148   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6149             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6150   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6151             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6152
6153   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6154             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6155   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6156             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6157
6158   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6159             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6160
6161   // AVX2 Register-Memory patterns
6162   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6163             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6164   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6165             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6166   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6167             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6168   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6169             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6170
6171   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6172             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6173   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6174             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6175   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6176             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6177   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6178             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6179
6180   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6181             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6182   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6183             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6184   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6185             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6186   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6187             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6188
6189   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6190             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6191   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6192             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6193   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6194             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6195   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6196             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6197
6198   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6199             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6200   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6201             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6202   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6203             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6204   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6205             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6206
6207   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6208             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6209   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6210             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6211   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6212             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6213   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6214             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6215 }
6216
6217 let Predicates = [HasAVX2] in {
6218   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6219   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6220 }
6221
6222 // SSE4.1/AVX patterns.
6223 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6224                                 SDNode ExtOp, PatFrag ExtLoad16> {
6225   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6226             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6227   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6228             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6229   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6230             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6231
6232   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6233             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6234   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6235             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6236
6237   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6238             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6239
6240   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6241             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6242   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6243             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6244   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6245             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6246
6247   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6248             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6249   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6250             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6251
6252   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6253             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6254
6255   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6256             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6257   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6258             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6259   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6260             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6261   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6262             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6263   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6264             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6265
6266   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6267             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6268   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6269             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6270   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6271             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6272   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6273             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6274
6275   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6276             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6277   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6278             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6279   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6280             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6281   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6282             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6283
6284   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6285             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6286   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6287             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6288   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6289             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6290   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6291             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6292   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6293             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6294
6295   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6296             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6297   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6298             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6299   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6300             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6301   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6302             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6303
6304   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6305             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6306   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6307             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6308   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6309             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6310   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6311             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6312   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6313             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6314 }
6315
6316 let Predicates = [HasAVX] in {
6317   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6318   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6319 }
6320
6321 let Predicates = [UseSSE41] in {
6322   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6323   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6324 }
6325
6326 //===----------------------------------------------------------------------===//
6327 // SSE4.1 - Extract Instructions
6328 //===----------------------------------------------------------------------===//
6329
6330 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6331 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6332   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6333                  (ins VR128:$src1, u8imm:$src2),
6334                  !strconcat(OpcodeStr,
6335                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6336                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6337                                          imm:$src2))]>,
6338                   Sched<[WriteShuffle]>;
6339   let hasSideEffects = 0, mayStore = 1,
6340       SchedRW = [WriteShuffleLd, WriteRMW] in
6341   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6342                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6343                  !strconcat(OpcodeStr,
6344                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6345                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6346                                                  imm:$src2)))), addr:$dst)]>;
6347 }
6348
6349 let Predicates = [HasAVX] in
6350   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6351
6352 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6353
6354
6355 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6356 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6357   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6358   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6359                    (ins VR128:$src1, u8imm:$src2),
6360                    !strconcat(OpcodeStr,
6361                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6362                    []>, Sched<[WriteShuffle]>;
6363
6364   let hasSideEffects = 0, mayStore = 1,
6365       SchedRW = [WriteShuffleLd, WriteRMW] in
6366   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6367                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6368                  !strconcat(OpcodeStr,
6369                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6370                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6371                                                   imm:$src2)))), addr:$dst)]>;
6372 }
6373
6374 let Predicates = [HasAVX] in
6375   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6376
6377 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6378
6379
6380 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6381 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6382   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6383                  (ins VR128:$src1, u8imm:$src2),
6384                  !strconcat(OpcodeStr,
6385                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6386                  [(set GR32:$dst,
6387                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6388                   Sched<[WriteShuffle]>;
6389   let SchedRW = [WriteShuffleLd, WriteRMW] in
6390   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6391                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6392                  !strconcat(OpcodeStr,
6393                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6394                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6395                           addr:$dst)]>;
6396 }
6397
6398 let Predicates = [HasAVX] in
6399   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6400
6401 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6402
6403 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6404 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6405   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6406                  (ins VR128:$src1, u8imm:$src2),
6407                  !strconcat(OpcodeStr,
6408                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6409                  [(set GR64:$dst,
6410                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6411                   Sched<[WriteShuffle]>, REX_W;
6412   let SchedRW = [WriteShuffleLd, WriteRMW] in
6413   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6414                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6415                  !strconcat(OpcodeStr,
6416                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6417                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6418                           addr:$dst)]>, REX_W;
6419 }
6420
6421 let Predicates = [HasAVX] in
6422   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6423
6424 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6425
6426 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6427 /// destination
6428 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6429                             OpndItins itins = DEFAULT_ITINS> {
6430   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6431                  (ins VR128:$src1, u8imm:$src2),
6432                  !strconcat(OpcodeStr,
6433                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6434                  [(set GR32orGR64:$dst,
6435                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6436                     itins.rr>, Sched<[WriteFBlend]>;
6437   let SchedRW = [WriteFBlendLd, WriteRMW] in
6438   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6439                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6440                  !strconcat(OpcodeStr,
6441                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6442                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6443                           addr:$dst)], itins.rm>;
6444 }
6445
6446 let ExeDomain = SSEPackedSingle in {
6447   let Predicates = [UseAVX] in
6448     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6449   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6450 }
6451
6452 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6453 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6454                                               imm:$src2))),
6455                  addr:$dst),
6456           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6457           Requires<[HasAVX]>;
6458 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6459                                               imm:$src2))),
6460                  addr:$dst),
6461           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6462           Requires<[UseSSE41]>;
6463
6464 //===----------------------------------------------------------------------===//
6465 // SSE4.1 - Insert Instructions
6466 //===----------------------------------------------------------------------===//
6467
6468 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6469   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6470       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6471       !if(Is2Addr,
6472         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6473         !strconcat(asm,
6474                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6475       [(set VR128:$dst,
6476         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6477       Sched<[WriteShuffle]>;
6478   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6479       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6480       !if(Is2Addr,
6481         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6482         !strconcat(asm,
6483                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6484       [(set VR128:$dst,
6485         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6486                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6487 }
6488
6489 let Predicates = [HasAVX] in
6490   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6491 let Constraints = "$src1 = $dst" in
6492   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6493
6494 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6495   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6496       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6497       !if(Is2Addr,
6498         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6499         !strconcat(asm,
6500                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6501       [(set VR128:$dst,
6502         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6503       Sched<[WriteShuffle]>;
6504   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6505       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6506       !if(Is2Addr,
6507         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6508         !strconcat(asm,
6509                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6510       [(set VR128:$dst,
6511         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6512                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6513 }
6514
6515 let Predicates = [HasAVX] in
6516   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6517 let Constraints = "$src1 = $dst" in
6518   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6519
6520 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6521   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6522       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6523       !if(Is2Addr,
6524         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6525         !strconcat(asm,
6526                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6527       [(set VR128:$dst,
6528         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6529       Sched<[WriteShuffle]>;
6530   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6531       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6532       !if(Is2Addr,
6533         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6534         !strconcat(asm,
6535                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6536       [(set VR128:$dst,
6537         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6538                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6539 }
6540
6541 let Predicates = [HasAVX] in
6542   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6543 let Constraints = "$src1 = $dst" in
6544   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6545
6546 // insertps has a few different modes, there's the first two here below which
6547 // are optimized inserts that won't zero arbitrary elements in the destination
6548 // vector. The next one matches the intrinsic and could zero arbitrary elements
6549 // in the target vector.
6550 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6551                            OpndItins itins = DEFAULT_ITINS> {
6552   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6553       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6554       !if(Is2Addr,
6555         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6556         !strconcat(asm,
6557                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6558       [(set VR128:$dst,
6559         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6560       Sched<[WriteFShuffle]>;
6561   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6562       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6563       !if(Is2Addr,
6564         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6565         !strconcat(asm,
6566                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6567       [(set VR128:$dst,
6568         (X86insertps VR128:$src1,
6569                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6570                     imm:$src3))], itins.rm>,
6571       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6572 }
6573
6574 let ExeDomain = SSEPackedSingle in {
6575   let Predicates = [UseAVX] in
6576     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6577   let Constraints = "$src1 = $dst" in
6578     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6579 }
6580
6581 let Predicates = [UseSSE41] in {
6582   // If we're inserting an element from a load or a null pshuf of a load,
6583   // fold the load into the insertps instruction.
6584   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6585                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6586                    imm:$src3)),
6587             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6588   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6589                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6590             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6591 }
6592
6593 let Predicates = [UseAVX] in {
6594   // If we're inserting an element from a vbroadcast of a load, fold the
6595   // load into the X86insertps instruction.
6596   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6597                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6598             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6599   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6600                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6601             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6602 }
6603
6604 //===----------------------------------------------------------------------===//
6605 // SSE4.1 - Round Instructions
6606 //===----------------------------------------------------------------------===//
6607
6608 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6609                             X86MemOperand x86memop, RegisterClass RC,
6610                             PatFrag mem_frag32, PatFrag mem_frag64,
6611                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6612 let ExeDomain = SSEPackedSingle in {
6613   // Intrinsic operation, reg.
6614   // Vector intrinsic operation, reg
6615   def PSr : SS4AIi8<opcps, MRMSrcReg,
6616                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6617                     !strconcat(OpcodeStr,
6618                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6619                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6620                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6621
6622   // Vector intrinsic operation, mem
6623   def PSm : SS4AIi8<opcps, MRMSrcMem,
6624                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6625                     !strconcat(OpcodeStr,
6626                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6627                     [(set RC:$dst,
6628                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6629                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6630 } // ExeDomain = SSEPackedSingle
6631
6632 let ExeDomain = SSEPackedDouble in {
6633   // Vector intrinsic operation, reg
6634   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6635                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6636                     !strconcat(OpcodeStr,
6637                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6638                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6639                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6640
6641   // Vector intrinsic operation, mem
6642   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6643                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6644                     !strconcat(OpcodeStr,
6645                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6646                     [(set RC:$dst,
6647                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6648                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6649 } // ExeDomain = SSEPackedDouble
6650 }
6651
6652 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6653                             string OpcodeStr,
6654                             Intrinsic F32Int,
6655                             Intrinsic F64Int, bit Is2Addr = 1> {
6656 let ExeDomain = GenericDomain in {
6657   // Operation, reg.
6658   let hasSideEffects = 0 in
6659   def SSr : SS4AIi8<opcss, MRMSrcReg,
6660       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6661       !if(Is2Addr,
6662           !strconcat(OpcodeStr,
6663               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6664           !strconcat(OpcodeStr,
6665               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6666       []>, Sched<[WriteFAdd]>;
6667
6668   // Intrinsic operation, reg.
6669   let isCodeGenOnly = 1 in
6670   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6671         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6672         !if(Is2Addr,
6673             !strconcat(OpcodeStr,
6674                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6675             !strconcat(OpcodeStr,
6676                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6677         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6678         Sched<[WriteFAdd]>;
6679
6680   // Intrinsic operation, mem.
6681   def SSm : SS4AIi8<opcss, MRMSrcMem,
6682         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6683         !if(Is2Addr,
6684             !strconcat(OpcodeStr,
6685                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6686             !strconcat(OpcodeStr,
6687                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6688         [(set VR128:$dst,
6689              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6690         Sched<[WriteFAddLd, ReadAfterLd]>;
6691
6692   // Operation, reg.
6693   let hasSideEffects = 0 in
6694   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6695         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6696         !if(Is2Addr,
6697             !strconcat(OpcodeStr,
6698                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6699             !strconcat(OpcodeStr,
6700                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6701         []>, Sched<[WriteFAdd]>;
6702
6703   // Intrinsic operation, reg.
6704   let isCodeGenOnly = 1 in
6705   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6706         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6707         !if(Is2Addr,
6708             !strconcat(OpcodeStr,
6709                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6710             !strconcat(OpcodeStr,
6711                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6712         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6713         Sched<[WriteFAdd]>;
6714
6715   // Intrinsic operation, mem.
6716   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6717         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6718         !if(Is2Addr,
6719             !strconcat(OpcodeStr,
6720                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6721             !strconcat(OpcodeStr,
6722                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6723         [(set VR128:$dst,
6724               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6725         Sched<[WriteFAddLd, ReadAfterLd]>;
6726 } // ExeDomain = GenericDomain
6727 }
6728
6729 // FP round - roundss, roundps, roundsd, roundpd
6730 let Predicates = [HasAVX] in {
6731   // Intrinsic form
6732   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6733                                   loadv4f32, loadv2f64,
6734                                   int_x86_sse41_round_ps,
6735                                   int_x86_sse41_round_pd>, VEX;
6736   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6737                                   loadv8f32, loadv4f64,
6738                                   int_x86_avx_round_ps_256,
6739                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6740   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6741                                   int_x86_sse41_round_ss,
6742                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6743 }
6744
6745 let Predicates = [UseAVX] in {
6746   def : Pat<(ffloor FR32:$src),
6747             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6748   def : Pat<(f64 (ffloor FR64:$src)),
6749             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6750   def : Pat<(f32 (fnearbyint FR32:$src)),
6751             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6752   def : Pat<(f64 (fnearbyint FR64:$src)),
6753             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6754   def : Pat<(f32 (fceil FR32:$src)),
6755             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6756   def : Pat<(f64 (fceil FR64:$src)),
6757             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6758   def : Pat<(f32 (frint FR32:$src)),
6759             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6760   def : Pat<(f64 (frint FR64:$src)),
6761             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6762   def : Pat<(f32 (ftrunc FR32:$src)),
6763             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6764   def : Pat<(f64 (ftrunc FR64:$src)),
6765             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6766 }
6767
6768 let Predicates = [HasAVX] in {
6769   def : Pat<(v4f32 (ffloor VR128:$src)),
6770             (VROUNDPSr VR128:$src, (i32 0x1))>;
6771   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6772             (VROUNDPSr VR128:$src, (i32 0xC))>;
6773   def : Pat<(v4f32 (fceil VR128:$src)),
6774             (VROUNDPSr VR128:$src, (i32 0x2))>;
6775   def : Pat<(v4f32 (frint VR128:$src)),
6776             (VROUNDPSr VR128:$src, (i32 0x4))>;
6777   def : Pat<(v4f32 (ftrunc VR128:$src)),
6778             (VROUNDPSr VR128:$src, (i32 0x3))>;
6779
6780   def : Pat<(v2f64 (ffloor VR128:$src)),
6781             (VROUNDPDr VR128:$src, (i32 0x1))>;
6782   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6783             (VROUNDPDr VR128:$src, (i32 0xC))>;
6784   def : Pat<(v2f64 (fceil VR128:$src)),
6785             (VROUNDPDr VR128:$src, (i32 0x2))>;
6786   def : Pat<(v2f64 (frint VR128:$src)),
6787             (VROUNDPDr VR128:$src, (i32 0x4))>;
6788   def : Pat<(v2f64 (ftrunc VR128:$src)),
6789             (VROUNDPDr VR128:$src, (i32 0x3))>;
6790
6791   def : Pat<(v8f32 (ffloor VR256:$src)),
6792             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6793   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6794             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6795   def : Pat<(v8f32 (fceil VR256:$src)),
6796             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6797   def : Pat<(v8f32 (frint VR256:$src)),
6798             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6799   def : Pat<(v8f32 (ftrunc VR256:$src)),
6800             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6801
6802   def : Pat<(v4f64 (ffloor VR256:$src)),
6803             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6804   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6805             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6806   def : Pat<(v4f64 (fceil VR256:$src)),
6807             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6808   def : Pat<(v4f64 (frint VR256:$src)),
6809             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6810   def : Pat<(v4f64 (ftrunc VR256:$src)),
6811             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6812 }
6813
6814 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6815                                memopv4f32, memopv2f64,
6816                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6817 let Constraints = "$src1 = $dst" in
6818 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6819                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6820
6821 let Predicates = [UseSSE41] in {
6822   def : Pat<(ffloor FR32:$src),
6823             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6824   def : Pat<(f64 (ffloor FR64:$src)),
6825             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6826   def : Pat<(f32 (fnearbyint FR32:$src)),
6827             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6828   def : Pat<(f64 (fnearbyint FR64:$src)),
6829             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6830   def : Pat<(f32 (fceil FR32:$src)),
6831             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6832   def : Pat<(f64 (fceil FR64:$src)),
6833             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6834   def : Pat<(f32 (frint FR32:$src)),
6835             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6836   def : Pat<(f64 (frint FR64:$src)),
6837             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6838   def : Pat<(f32 (ftrunc FR32:$src)),
6839             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6840   def : Pat<(f64 (ftrunc FR64:$src)),
6841             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6842
6843   def : Pat<(v4f32 (ffloor VR128:$src)),
6844             (ROUNDPSr VR128:$src, (i32 0x1))>;
6845   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6846             (ROUNDPSr VR128:$src, (i32 0xC))>;
6847   def : Pat<(v4f32 (fceil VR128:$src)),
6848             (ROUNDPSr VR128:$src, (i32 0x2))>;
6849   def : Pat<(v4f32 (frint VR128:$src)),
6850             (ROUNDPSr VR128:$src, (i32 0x4))>;
6851   def : Pat<(v4f32 (ftrunc VR128:$src)),
6852             (ROUNDPSr VR128:$src, (i32 0x3))>;
6853
6854   def : Pat<(v2f64 (ffloor VR128:$src)),
6855             (ROUNDPDr VR128:$src, (i32 0x1))>;
6856   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6857             (ROUNDPDr VR128:$src, (i32 0xC))>;
6858   def : Pat<(v2f64 (fceil VR128:$src)),
6859             (ROUNDPDr VR128:$src, (i32 0x2))>;
6860   def : Pat<(v2f64 (frint VR128:$src)),
6861             (ROUNDPDr VR128:$src, (i32 0x4))>;
6862   def : Pat<(v2f64 (ftrunc VR128:$src)),
6863             (ROUNDPDr VR128:$src, (i32 0x3))>;
6864 }
6865
6866 //===----------------------------------------------------------------------===//
6867 // SSE4.1 - Packed Bit Test
6868 //===----------------------------------------------------------------------===//
6869
6870 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6871 // the intel intrinsic that corresponds to this.
6872 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6873 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6874                 "vptest\t{$src2, $src1|$src1, $src2}",
6875                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6876                 Sched<[WriteVecLogic]>, VEX;
6877 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6878                 "vptest\t{$src2, $src1|$src1, $src2}",
6879                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6880                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6881
6882 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6883                 "vptest\t{$src2, $src1|$src1, $src2}",
6884                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6885                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6886 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6887                 "vptest\t{$src2, $src1|$src1, $src2}",
6888                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6889                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6890 }
6891
6892 let Defs = [EFLAGS] in {
6893 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6894               "ptest\t{$src2, $src1|$src1, $src2}",
6895               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6896               Sched<[WriteVecLogic]>;
6897 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6898               "ptest\t{$src2, $src1|$src1, $src2}",
6899               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6900               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6901 }
6902
6903 // The bit test instructions below are AVX only
6904 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6905                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6906   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6907             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6908             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6909             Sched<[WriteVecLogic]>, VEX;
6910   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6911             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6912             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6913             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6914 }
6915
6916 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6917 let ExeDomain = SSEPackedSingle in {
6918 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6919 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6920                             VEX_L;
6921 }
6922 let ExeDomain = SSEPackedDouble in {
6923 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6924 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6925                             VEX_L;
6926 }
6927 }
6928
6929 //===----------------------------------------------------------------------===//
6930 // SSE4.1 - Misc Instructions
6931 //===----------------------------------------------------------------------===//
6932
6933 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6934   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6935                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6936                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6937                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6938                      OpSize16, XS;
6939   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6940                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6941                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6942                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6943                       Sched<[WriteFAddLd]>, OpSize16, XS;
6944
6945   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6946                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6947                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6948                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6949                      OpSize32, XS;
6950
6951   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6952                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6953                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6954                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6955                       Sched<[WriteFAddLd]>, OpSize32, XS;
6956
6957   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6958                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6959                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6960                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6961   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6962                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6963                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6964                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6965                        Sched<[WriteFAddLd]>, XS;
6966 }
6967
6968
6969
6970 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6971 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6972                                  Intrinsic IntId128,
6973                                  X86FoldableSchedWrite Sched> {
6974   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6975                     (ins VR128:$src),
6976                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6977                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6978                     Sched<[Sched]>;
6979   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6980                      (ins i128mem:$src),
6981                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6982                      [(set VR128:$dst,
6983                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
6984                     Sched<[Sched.Folded]>;
6985 }
6986
6987 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6988 // model, although the naming is misleading.
6989 let Predicates = [HasAVX] in
6990 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6991                                          int_x86_sse41_phminposuw,
6992                                          WriteVecIMul>, VEX;
6993 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6994                                          int_x86_sse41_phminposuw,
6995                                          WriteVecIMul>;
6996
6997 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6998 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6999                               Intrinsic IntId128, bit Is2Addr = 1,
7000                               OpndItins itins = DEFAULT_ITINS> {
7001   let isCommutable = 1 in
7002   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7003        (ins VR128:$src1, VR128:$src2),
7004        !if(Is2Addr,
7005            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7006            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7007        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
7008        itins.rr>, Sched<[itins.Sched]>;
7009   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7010        (ins VR128:$src1, i128mem:$src2),
7011        !if(Is2Addr,
7012            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7013            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7014        [(set VR128:$dst,
7015          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7016        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7017 }
7018
7019 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7020 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7021                                 Intrinsic IntId256,
7022                                 X86FoldableSchedWrite Sched> {
7023   let isCommutable = 1 in
7024   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7025        (ins VR256:$src1, VR256:$src2),
7026        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7027        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7028        Sched<[Sched]>;
7029   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7030        (ins VR256:$src1, i256mem:$src2),
7031        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7032        [(set VR256:$dst,
7033          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7034        Sched<[Sched.Folded, ReadAfterLd]>;
7035 }
7036
7037
7038 /// SS48I_binop_rm - Simple SSE41 binary operator.
7039 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7040                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7041                           X86MemOperand x86memop, bit Is2Addr = 1,
7042                           OpndItins itins = SSE_INTALU_ITINS_P> {
7043   let isCommutable = 1 in
7044   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7045        (ins RC:$src1, RC:$src2),
7046        !if(Is2Addr,
7047            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7048            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7049        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7050        Sched<[itins.Sched]>;
7051   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7052        (ins RC:$src1, x86memop:$src2),
7053        !if(Is2Addr,
7054            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7055            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7056        [(set RC:$dst,
7057          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7058        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7059 }
7060
7061 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7062 /// types.
7063 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7064                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7065                          PatFrag memop_frag, X86MemOperand x86memop,
7066                          OpndItins itins,
7067                          bit IsCommutable = 0, bit Is2Addr = 1> {
7068   let isCommutable = IsCommutable in
7069   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7070        (ins RC:$src1, RC:$src2),
7071        !if(Is2Addr,
7072            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7073            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7074        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7075        Sched<[itins.Sched]>;
7076   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7077        (ins RC:$src1, x86memop:$src2),
7078        !if(Is2Addr,
7079            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7080            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7081        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7082                                      (bitconvert (memop_frag addr:$src2)))))]>,
7083        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7084 }
7085
7086 let Predicates = [HasAVX, NoVLX] in {
7087   let isCommutable = 0 in
7088   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7089                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7090                                   VEX_4V;
7091   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7092                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7093                                   VEX_4V;
7094   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7095                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7096                                   VEX_4V;
7097   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7098                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7099                                   VEX_4V;
7100   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7101                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7102                                   VEX_4V;
7103   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7104                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7105                                   VEX_4V;
7106   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7107                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7108                                   VEX_4V;
7109   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7110                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7111                                   VEX_4V;
7112   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7113                                    VR128, loadv2i64, i128mem,
7114                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7115 }
7116
7117 let Predicates = [HasAVX2, NoVLX] in {
7118   let isCommutable = 0 in
7119   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7120                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7121                                   VEX_4V, VEX_L;
7122   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7123                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7124                                   VEX_4V, VEX_L;
7125   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7126                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7127                                   VEX_4V, VEX_L;
7128   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7129                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7130                                   VEX_4V, VEX_L;
7131   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7132                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7133                                   VEX_4V, VEX_L;
7134   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7135                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7136                                   VEX_4V, VEX_L;
7137   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7138                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7139                                   VEX_4V, VEX_L;
7140   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7141                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7142                                   VEX_4V, VEX_L;
7143   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7144                                   VR256, loadv4i64, i256mem,
7145                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7146 }
7147
7148 let Constraints = "$src1 = $dst" in {
7149   let isCommutable = 0 in
7150   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7151                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7152   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7153                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7154   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7155                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7156   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7157                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7158   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7159                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7160   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7161                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7162   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7163                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7164   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7165                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7166   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7167                                   VR128, memopv2i64, i128mem,
7168                                   SSE_INTMUL_ITINS_P, 1>;
7169 }
7170
7171 let Predicates = [HasAVX, NoVLX] in {
7172   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7173                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7174                                  VEX_4V;
7175   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7176                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7177                                  VEX_4V;
7178 }
7179 let Predicates = [HasAVX2] in {
7180   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7181                                   memopv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7182                                   VEX_4V, VEX_L;
7183   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7184                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7185                                   VEX_4V, VEX_L;
7186 }
7187
7188 let Constraints = "$src1 = $dst" in {
7189   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7190                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7191   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7192                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7193 }
7194
7195 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7196 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7197                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7198                  X86MemOperand x86memop, bit Is2Addr = 1,
7199                  OpndItins itins = DEFAULT_ITINS> {
7200   let isCommutable = 1 in
7201   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7202         (ins RC:$src1, RC:$src2, u8imm:$src3),
7203         !if(Is2Addr,
7204             !strconcat(OpcodeStr,
7205                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7206             !strconcat(OpcodeStr,
7207                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7208         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7209         Sched<[itins.Sched]>;
7210   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7211         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
7212         !if(Is2Addr,
7213             !strconcat(OpcodeStr,
7214                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7215             !strconcat(OpcodeStr,
7216                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7217         [(set RC:$dst,
7218           (IntId RC:$src1,
7219            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7220         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7221 }
7222
7223 let Predicates = [HasAVX] in {
7224   let isCommutable = 0 in {
7225     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7226                                         VR128, loadv2i64, i128mem, 0,
7227                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7228   }
7229
7230   let ExeDomain = SSEPackedSingle in {
7231   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7232                                       VR128, loadv4f32, f128mem, 0,
7233                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7234   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7235                                   int_x86_avx_blend_ps_256, VR256, loadv8f32,
7236                                   f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7237                                   VEX_4V, VEX_L;
7238   }
7239   let ExeDomain = SSEPackedDouble in {
7240   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7241                                       VR128, loadv2f64, f128mem, 0,
7242                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7243   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7244                                    int_x86_avx_blend_pd_256,VR256, loadv4f64,
7245                                    f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7246                                    VEX_4V, VEX_L;
7247   }
7248   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7249                                       VR128, loadv2i64, i128mem, 0,
7250                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7251
7252   let ExeDomain = SSEPackedSingle in
7253   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7254                                    VR128, loadv4f32, f128mem, 0,
7255                                    SSE_DPPS_ITINS>, VEX_4V;
7256   let ExeDomain = SSEPackedDouble in
7257   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7258                                    VR128, loadv2f64, f128mem, 0,
7259                                    SSE_DPPS_ITINS>, VEX_4V;
7260   let ExeDomain = SSEPackedSingle in
7261   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7262                                     VR256, loadv8f32, i256mem, 0,
7263                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7264 }
7265
7266 let Predicates = [HasAVX2] in {
7267   let isCommutable = 0 in {
7268   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7269                                   VR256, loadv4i64, i256mem, 0,
7270                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7271   }
7272   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7273                                   VR256, loadv4i64, i256mem, 0,
7274                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7275 }
7276
7277 let Constraints = "$src1 = $dst" in {
7278   let isCommutable = 0 in {
7279   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7280                                      VR128, memopv2i64, i128mem,
7281                                      1, SSE_MPSADBW_ITINS>;
7282   }
7283   let ExeDomain = SSEPackedSingle in
7284   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7285                                      VR128, memopv4f32, f128mem,
7286                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7287   let ExeDomain = SSEPackedDouble in
7288   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7289                                      VR128, memopv2f64, f128mem,
7290                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7291   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7292                                      VR128, memopv2i64, i128mem,
7293                                      1, SSE_INTALU_ITINS_BLEND_P>;
7294   let ExeDomain = SSEPackedSingle in
7295   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7296                                   VR128, memopv4f32, f128mem, 1,
7297                                   SSE_DPPS_ITINS>;
7298   let ExeDomain = SSEPackedDouble in
7299   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7300                                   VR128, memopv2f64, f128mem, 1,
7301                                   SSE_DPPD_ITINS>;
7302 }
7303
7304 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7305 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7306                                     RegisterClass RC, X86MemOperand x86memop,
7307                                     PatFrag mem_frag, Intrinsic IntId,
7308                                     X86FoldableSchedWrite Sched> {
7309   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7310                   (ins RC:$src1, RC:$src2, RC:$src3),
7311                   !strconcat(OpcodeStr,
7312                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7313                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7314                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7315                 Sched<[Sched]>;
7316
7317   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7318                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7319                   !strconcat(OpcodeStr,
7320                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7321                   [(set RC:$dst,
7322                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7323                                RC:$src3))],
7324                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7325                 Sched<[Sched.Folded, ReadAfterLd]>;
7326 }
7327
7328 let Predicates = [HasAVX] in {
7329 let ExeDomain = SSEPackedDouble in {
7330 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7331                                            loadv2f64, int_x86_sse41_blendvpd,
7332                                            WriteFVarBlend>;
7333 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7334                                   loadv4f64, int_x86_avx_blendv_pd_256,
7335                                   WriteFVarBlend>, VEX_L;
7336 } // ExeDomain = SSEPackedDouble
7337 let ExeDomain = SSEPackedSingle in {
7338 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7339                                            loadv4f32, int_x86_sse41_blendvps,
7340                                            WriteFVarBlend>;
7341 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7342                                   loadv8f32, int_x86_avx_blendv_ps_256,
7343                                   WriteFVarBlend>, VEX_L;
7344 } // ExeDomain = SSEPackedSingle
7345 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7346                                            loadv2i64, int_x86_sse41_pblendvb,
7347                                            WriteVarBlend>;
7348 }
7349
7350 let Predicates = [HasAVX2] in {
7351 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7352                                       loadv4i64, int_x86_avx2_pblendvb,
7353                                       WriteVarBlend>, VEX_L;
7354 }
7355
7356 let Predicates = [HasAVX] in {
7357   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7358                             (v16i8 VR128:$src2))),
7359             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7360   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7361                             (v4i32 VR128:$src2))),
7362             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7363   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7364                             (v4f32 VR128:$src2))),
7365             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7366   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7367                             (v2i64 VR128:$src2))),
7368             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7369   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7370                             (v2f64 VR128:$src2))),
7371             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7372   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7373                             (v8i32 VR256:$src2))),
7374             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7375   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7376                             (v8f32 VR256:$src2))),
7377             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7378   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7379                             (v4i64 VR256:$src2))),
7380             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7381   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7382                             (v4f64 VR256:$src2))),
7383             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7384
7385   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7386                                (imm:$mask))),
7387             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7388   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7389                                (imm:$mask))),
7390             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7391
7392   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7393                                (imm:$mask))),
7394             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7395   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7396                                (imm:$mask))),
7397             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7398   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7399                                (imm:$mask))),
7400             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7401 }
7402
7403 let Predicates = [HasAVX2] in {
7404   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7405                             (v32i8 VR256:$src2))),
7406             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7407   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7408                                (imm:$mask))),
7409             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7410 }
7411
7412 // Patterns
7413 let Predicates = [UseAVX] in {
7414   let AddedComplexity = 15 in {
7415   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7416   // MOVS{S,D} to the lower bits.
7417   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7418             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7419   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7420             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7421   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7422             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7423   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7424             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7425
7426   // Move low f32 and clear high bits.
7427   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7428             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7429   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7430             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7431   }
7432
7433   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7434                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7435             (SUBREG_TO_REG (i32 0),
7436                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7437                            sub_xmm)>;
7438   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7439                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7440             (SUBREG_TO_REG (i64 0),
7441                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7442                            sub_xmm)>;
7443
7444   // Move low f64 and clear high bits.
7445   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7446             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7447
7448   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7449             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7450 }
7451
7452 let Predicates = [UseSSE41] in {
7453   // With SSE41 we can use blends for these patterns.
7454   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7455             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7456   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7457             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7458   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7459             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7460 }
7461
7462
7463 /// SS41I_ternary_int - SSE 4.1 ternary operator
7464 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7465   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7466                                X86MemOperand x86memop, Intrinsic IntId,
7467                                OpndItins itins = DEFAULT_ITINS> {
7468     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7469                     (ins VR128:$src1, VR128:$src2),
7470                     !strconcat(OpcodeStr,
7471                      "\t{$src2, $dst|$dst, $src2}"),
7472                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7473                     itins.rr>, Sched<[itins.Sched]>;
7474
7475     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7476                     (ins VR128:$src1, x86memop:$src2),
7477                     !strconcat(OpcodeStr,
7478                      "\t{$src2, $dst|$dst, $src2}"),
7479                     [(set VR128:$dst,
7480                       (IntId VR128:$src1,
7481                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7482                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7483   }
7484 }
7485
7486 let ExeDomain = SSEPackedDouble in
7487 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7488                                   int_x86_sse41_blendvpd,
7489                                   DEFAULT_ITINS_FBLENDSCHED>;
7490 let ExeDomain = SSEPackedSingle in
7491 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7492                                   int_x86_sse41_blendvps,
7493                                   DEFAULT_ITINS_FBLENDSCHED>;
7494 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7495                                   int_x86_sse41_pblendvb,
7496                                   DEFAULT_ITINS_VARBLENDSCHED>;
7497
7498 // Aliases with the implicit xmm0 argument
7499 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7500                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7501 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7502                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7503 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7504                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7505 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7506                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7507 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7508                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7509 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7510                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7511
7512 let Predicates = [UseSSE41] in {
7513   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7514                             (v16i8 VR128:$src2))),
7515             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7516   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7517                             (v4i32 VR128:$src2))),
7518             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7519   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7520                             (v4f32 VR128:$src2))),
7521             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7522   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7523                             (v2i64 VR128:$src2))),
7524             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7525   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7526                             (v2f64 VR128:$src2))),
7527             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7528
7529   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7530                                (imm:$mask))),
7531             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7532   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7533                                (imm:$mask))),
7534             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7535   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7536                                (imm:$mask))),
7537             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7538
7539 }
7540
7541 let SchedRW = [WriteLoad] in {
7542 let Predicates = [HasAVX] in
7543 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7544                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7545                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7546                        VEX;
7547 let Predicates = [HasAVX2] in
7548 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7549                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7550                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7551                          VEX, VEX_L;
7552 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7553                        "movntdqa\t{$src, $dst|$dst, $src}",
7554                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7555 } // SchedRW
7556
7557 //===----------------------------------------------------------------------===//
7558 // SSE4.2 - Compare Instructions
7559 //===----------------------------------------------------------------------===//
7560
7561 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7562 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7563                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7564                           X86MemOperand x86memop, bit Is2Addr = 1> {
7565   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7566        (ins RC:$src1, RC:$src2),
7567        !if(Is2Addr,
7568            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7569            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7570        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7571   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7572        (ins RC:$src1, x86memop:$src2),
7573        !if(Is2Addr,
7574            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7575            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7576        [(set RC:$dst,
7577          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7578 }
7579
7580 let Predicates = [HasAVX] in
7581   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7582                                  loadv2i64, i128mem, 0>, VEX_4V;
7583
7584 let Predicates = [HasAVX2] in
7585   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7586                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7587
7588 let Constraints = "$src1 = $dst" in
7589   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7590                                 memopv2i64, i128mem>;
7591
7592 //===----------------------------------------------------------------------===//
7593 // SSE4.2 - String/text Processing Instructions
7594 //===----------------------------------------------------------------------===//
7595
7596 // Packed Compare Implicit Length Strings, Return Mask
7597 multiclass pseudo_pcmpistrm<string asm> {
7598   def REG : PseudoI<(outs VR128:$dst),
7599                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7600     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7601                                                   imm:$src3))]>;
7602   def MEM : PseudoI<(outs VR128:$dst),
7603                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7604     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7605                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7606 }
7607
7608 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7609   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7610   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7611 }
7612
7613 multiclass pcmpistrm_SS42AI<string asm> {
7614   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7615     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7616     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7617     []>, Sched<[WritePCmpIStrM]>;
7618   let mayLoad = 1 in
7619   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7620     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7621     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7622     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7623 }
7624
7625 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7626   let Predicates = [HasAVX] in
7627   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7628   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7629 }
7630
7631 // Packed Compare Explicit Length Strings, Return Mask
7632 multiclass pseudo_pcmpestrm<string asm> {
7633   def REG : PseudoI<(outs VR128:$dst),
7634                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7635     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7636                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7637   def MEM : PseudoI<(outs VR128:$dst),
7638                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7639     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7640                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7641 }
7642
7643 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7644   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7645   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7646 }
7647
7648 multiclass SS42AI_pcmpestrm<string asm> {
7649   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7650     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7651     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7652     []>, Sched<[WritePCmpEStrM]>;
7653   let mayLoad = 1 in
7654   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7655     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7656     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7657     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7658 }
7659
7660 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7661   let Predicates = [HasAVX] in
7662   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7663   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7664 }
7665
7666 // Packed Compare Implicit Length Strings, Return Index
7667 multiclass pseudo_pcmpistri<string asm> {
7668   def REG : PseudoI<(outs GR32:$dst),
7669                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7670     [(set GR32:$dst, EFLAGS,
7671       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7672   def MEM : PseudoI<(outs GR32:$dst),
7673                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7674     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7675                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7676 }
7677
7678 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7679   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7680   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7681 }
7682
7683 multiclass SS42AI_pcmpistri<string asm> {
7684   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7685     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7686     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7687     []>, Sched<[WritePCmpIStrI]>;
7688   let mayLoad = 1 in
7689   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7690     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7691     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7692     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7693 }
7694
7695 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7696   let Predicates = [HasAVX] in
7697   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7698   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7699 }
7700
7701 // Packed Compare Explicit Length Strings, Return Index
7702 multiclass pseudo_pcmpestri<string asm> {
7703   def REG : PseudoI<(outs GR32:$dst),
7704                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7705     [(set GR32:$dst, EFLAGS,
7706       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7707   def MEM : PseudoI<(outs GR32:$dst),
7708                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7709     [(set GR32:$dst, EFLAGS,
7710       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7711        imm:$src5))]>;
7712 }
7713
7714 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7715   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7716   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7717 }
7718
7719 multiclass SS42AI_pcmpestri<string asm> {
7720   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7721     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7722     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7723     []>, Sched<[WritePCmpEStrI]>;
7724   let mayLoad = 1 in
7725   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7726     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7727     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7728     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7729 }
7730
7731 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7732   let Predicates = [HasAVX] in
7733   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7734   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7735 }
7736
7737 //===----------------------------------------------------------------------===//
7738 // SSE4.2 - CRC Instructions
7739 //===----------------------------------------------------------------------===//
7740
7741 // No CRC instructions have AVX equivalents
7742
7743 // crc intrinsic instruction
7744 // This set of instructions are only rm, the only difference is the size
7745 // of r and m.
7746 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7747                    RegisterClass RCIn, SDPatternOperator Int> :
7748   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7749          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7750          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7751          Sched<[WriteFAdd]>;
7752
7753 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7754                    X86MemOperand x86memop, SDPatternOperator Int> :
7755   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7756          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7757          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7758          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7759
7760 let Constraints = "$src1 = $dst" in {
7761   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7762                                  int_x86_sse42_crc32_32_8>;
7763   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7764                                  int_x86_sse42_crc32_32_8>;
7765   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7766                                  int_x86_sse42_crc32_32_16>, OpSize16;
7767   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7768                                  int_x86_sse42_crc32_32_16>, OpSize16;
7769   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7770                                  int_x86_sse42_crc32_32_32>, OpSize32;
7771   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7772                                  int_x86_sse42_crc32_32_32>, OpSize32;
7773   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7774                                  int_x86_sse42_crc32_64_64>, REX_W;
7775   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7776                                  int_x86_sse42_crc32_64_64>, REX_W;
7777   let hasSideEffects = 0 in {
7778     let mayLoad = 1 in
7779     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7780                                    null_frag>, REX_W;
7781     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7782                                    null_frag>, REX_W;
7783   }
7784 }
7785
7786 //===----------------------------------------------------------------------===//
7787 // SHA-NI Instructions
7788 //===----------------------------------------------------------------------===//
7789
7790 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7791                       bit UsesXMM0 = 0> {
7792   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7793              (ins VR128:$src1, VR128:$src2),
7794              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7795              [!if(UsesXMM0,
7796                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7797                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7798
7799   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7800              (ins VR128:$src1, i128mem:$src2),
7801              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7802              [!if(UsesXMM0,
7803                   (set VR128:$dst, (IntId VR128:$src1,
7804                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7805                   (set VR128:$dst, (IntId VR128:$src1,
7806                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7807 }
7808
7809 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7810   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7811                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7812                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7813                          [(set VR128:$dst,
7814                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7815                             (i8 imm:$src3)))]>, TA;
7816   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7817                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7818                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7819                          [(set VR128:$dst,
7820                            (int_x86_sha1rnds4 VR128:$src1,
7821                             (bc_v4i32 (memopv2i64 addr:$src2)),
7822                             (i8 imm:$src3)))]>, TA;
7823
7824   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7825   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7826   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7827
7828   let Uses=[XMM0] in
7829   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7830
7831   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7832   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7833 }
7834
7835 // Aliases with explicit %xmm0
7836 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7837                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7838 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7839                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7840
7841 //===----------------------------------------------------------------------===//
7842 // AES-NI Instructions
7843 //===----------------------------------------------------------------------===//
7844
7845 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7846                               Intrinsic IntId128, bit Is2Addr = 1> {
7847   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7848        (ins VR128:$src1, VR128:$src2),
7849        !if(Is2Addr,
7850            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7851            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7852        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7853        Sched<[WriteAESDecEnc]>;
7854   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7855        (ins VR128:$src1, i128mem:$src2),
7856        !if(Is2Addr,
7857            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7858            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7859        [(set VR128:$dst,
7860          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7861        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7862 }
7863
7864 // Perform One Round of an AES Encryption/Decryption Flow
7865 let Predicates = [HasAVX, HasAES] in {
7866   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7867                          int_x86_aesni_aesenc, 0>, VEX_4V;
7868   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7869                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7870   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7871                          int_x86_aesni_aesdec, 0>, VEX_4V;
7872   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7873                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7874 }
7875
7876 let Constraints = "$src1 = $dst" in {
7877   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7878                          int_x86_aesni_aesenc>;
7879   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7880                          int_x86_aesni_aesenclast>;
7881   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7882                          int_x86_aesni_aesdec>;
7883   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7884                          int_x86_aesni_aesdeclast>;
7885 }
7886
7887 // Perform the AES InvMixColumn Transformation
7888 let Predicates = [HasAVX, HasAES] in {
7889   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7890       (ins VR128:$src1),
7891       "vaesimc\t{$src1, $dst|$dst, $src1}",
7892       [(set VR128:$dst,
7893         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7894       VEX;
7895   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7896       (ins i128mem:$src1),
7897       "vaesimc\t{$src1, $dst|$dst, $src1}",
7898       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7899       Sched<[WriteAESIMCLd]>, VEX;
7900 }
7901 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7902   (ins VR128:$src1),
7903   "aesimc\t{$src1, $dst|$dst, $src1}",
7904   [(set VR128:$dst,
7905     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7906 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7907   (ins i128mem:$src1),
7908   "aesimc\t{$src1, $dst|$dst, $src1}",
7909   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7910   Sched<[WriteAESIMCLd]>;
7911
7912 // AES Round Key Generation Assist
7913 let Predicates = [HasAVX, HasAES] in {
7914   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7915       (ins VR128:$src1, u8imm:$src2),
7916       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7917       [(set VR128:$dst,
7918         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7919       Sched<[WriteAESKeyGen]>, VEX;
7920   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7921       (ins i128mem:$src1, u8imm:$src2),
7922       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7923       [(set VR128:$dst,
7924         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7925       Sched<[WriteAESKeyGenLd]>, VEX;
7926 }
7927 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7928   (ins VR128:$src1, u8imm:$src2),
7929   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7930   [(set VR128:$dst,
7931     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7932   Sched<[WriteAESKeyGen]>;
7933 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7934   (ins i128mem:$src1, u8imm:$src2),
7935   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7936   [(set VR128:$dst,
7937     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7938   Sched<[WriteAESKeyGenLd]>;
7939
7940 //===----------------------------------------------------------------------===//
7941 // PCLMUL Instructions
7942 //===----------------------------------------------------------------------===//
7943
7944 // AVX carry-less Multiplication instructions
7945 let isCommutable = 1 in
7946 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7947            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7948            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7949            [(set VR128:$dst,
7950              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7951            Sched<[WriteCLMul]>;
7952
7953 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7954            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7955            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7956            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7957                               (loadv2i64 addr:$src2), imm:$src3))]>,
7958            Sched<[WriteCLMulLd, ReadAfterLd]>;
7959
7960 // Carry-less Multiplication instructions
7961 let Constraints = "$src1 = $dst" in {
7962 let isCommutable = 1 in
7963 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7964            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7965            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7966            [(set VR128:$dst,
7967              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7968              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7969
7970 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7971            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7972            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7973            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7974                               (memopv2i64 addr:$src2), imm:$src3))],
7975                               IIC_SSE_PCLMULQDQ_RM>,
7976            Sched<[WriteCLMulLd, ReadAfterLd]>;
7977 } // Constraints = "$src1 = $dst"
7978
7979
7980 multiclass pclmul_alias<string asm, int immop> {
7981   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7982                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7983
7984   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7985                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7986
7987   def : InstAlias<!strconcat("vpclmul", asm,
7988                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7989                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7990                   0>;
7991
7992   def : InstAlias<!strconcat("vpclmul", asm,
7993                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7994                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7995                   0>;
7996 }
7997 defm : pclmul_alias<"hqhq", 0x11>;
7998 defm : pclmul_alias<"hqlq", 0x01>;
7999 defm : pclmul_alias<"lqhq", 0x10>;
8000 defm : pclmul_alias<"lqlq", 0x00>;
8001
8002 //===----------------------------------------------------------------------===//
8003 // SSE4A Instructions
8004 //===----------------------------------------------------------------------===//
8005
8006 let Predicates = [HasSSE4A] in {
8007
8008 let Constraints = "$src = $dst" in {
8009 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8010                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
8011                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8012                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8013                                     imm:$idx))]>, PD;
8014 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8015               (ins VR128:$src, VR128:$mask),
8016               "extrq\t{$mask, $src|$src, $mask}",
8017               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8018                                  VR128:$mask))]>, PD;
8019
8020 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8021                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
8022                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8023                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8024                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8025 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8026                  (ins VR128:$src, VR128:$mask),
8027                  "insertq\t{$mask, $src|$src, $mask}",
8028                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8029                                     VR128:$mask))]>, XD;
8030 }
8031
8032 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8033                 "movntss\t{$src, $dst|$dst, $src}",
8034                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8035
8036 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8037                 "movntsd\t{$src, $dst|$dst, $src}",
8038                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8039 }
8040
8041 //===----------------------------------------------------------------------===//
8042 // AVX Instructions
8043 //===----------------------------------------------------------------------===//
8044
8045 //===----------------------------------------------------------------------===//
8046 // VBROADCAST - Load from memory and broadcast to all elements of the
8047 //              destination operand
8048 //
8049 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8050                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8051   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8052         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8053         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8054
8055 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8056                            X86MemOperand x86memop, ValueType VT,
8057                            PatFrag ld_frag, SchedWrite Sched> :
8058   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8059         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8060         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8061         Sched<[Sched]>, VEX {
8062     let mayLoad = 1;
8063 }
8064
8065 // AVX2 adds register forms
8066 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8067                          Intrinsic Int, SchedWrite Sched> :
8068   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8069          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8070          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8071
8072 let ExeDomain = SSEPackedSingle in {
8073   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8074                                              f32mem, v4f32, loadf32, WriteLoad>;
8075   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8076                                              f32mem, v8f32, loadf32,
8077                                              WriteFShuffleLd>, VEX_L;
8078 }
8079 let ExeDomain = SSEPackedDouble in
8080 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8081                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8082 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8083                                    int_x86_avx_vbroadcastf128_pd_256,
8084                                    WriteFShuffleLd>, VEX_L;
8085
8086 let ExeDomain = SSEPackedSingle in {
8087   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8088                                            int_x86_avx2_vbroadcast_ss_ps,
8089                                            WriteFShuffle>;
8090   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8091                                       int_x86_avx2_vbroadcast_ss_ps_256,
8092                                       WriteFShuffle256>, VEX_L;
8093 }
8094 let ExeDomain = SSEPackedDouble in
8095 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8096                                       int_x86_avx2_vbroadcast_sd_pd_256,
8097                                       WriteFShuffle256>, VEX_L;
8098
8099 let Predicates = [HasAVX2] in
8100 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8101                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8102                                    VEX_L;
8103
8104 let Predicates = [HasAVX] in
8105 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8106           (VBROADCASTF128 addr:$src)>;
8107
8108
8109 //===----------------------------------------------------------------------===//
8110 // VINSERTF128 - Insert packed floating-point values
8111 //
8112 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8113 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8114           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8115           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8116           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8117 let mayLoad = 1 in
8118 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8119           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
8120           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8121           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8122 }
8123
8124 let Predicates = [HasAVX] in {
8125 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8126                                    (iPTR imm)),
8127           (VINSERTF128rr VR256:$src1, VR128:$src2,
8128                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8129 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8130                                    (iPTR imm)),
8131           (VINSERTF128rr VR256:$src1, VR128:$src2,
8132                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8133
8134 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8135                                    (iPTR imm)),
8136           (VINSERTF128rm VR256:$src1, addr:$src2,
8137                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8138 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8139                                    (iPTR imm)),
8140           (VINSERTF128rm VR256:$src1, addr:$src2,
8141                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8142 }
8143
8144 // Combine two consecutive 16-byte loads with a common destination register into
8145 // one 32-byte load to that register.
8146 let Predicates = [HasAVX, HasFastMem32] in {
8147   def : Pat<(insert_subvector
8148               (v8f32 (insert_subvector undef, (loadv4f32 addr:$src), (iPTR 0))),
8149               (loadv4f32 (add addr:$src, (iPTR 16))),
8150               (iPTR 4)),
8151             (VMOVUPSYrm addr:$src)>;
8152
8153   def : Pat<(insert_subvector
8154               (v4f64 (insert_subvector undef, (loadv2f64 addr:$src), (iPTR 0))),
8155               (loadv2f64 (add addr:$src, (iPTR 16))),
8156               (iPTR 2)),
8157             (VMOVUPDYrm addr:$src)>;
8158
8159   def : Pat<(insert_subvector
8160               (v32i8 (insert_subvector
8161                 undef, (bc_v16i8 (loadv2i64 addr:$src)), (iPTR 0))),
8162               (bc_v16i8 (loadv2i64 (add addr:$src, (iPTR 16)))),
8163               (iPTR 16)),
8164             (VMOVDQUYrm addr:$src)>;
8165
8166   def : Pat<(insert_subvector
8167               (v16i16 (insert_subvector
8168                 undef, (bc_v8i16 (loadv2i64 addr:$src)), (iPTR 0))),
8169               (bc_v8i16 (loadv2i64 (add addr:$src, (iPTR 16)))),
8170               (iPTR 8)),
8171             (VMOVDQUYrm addr:$src)>;
8172
8173   def : Pat<(insert_subvector
8174               (v8i32 (insert_subvector
8175                 undef, (bc_v4i32 (loadv2i64 addr:$src)), (iPTR 0))),
8176               (bc_v4i32 (loadv2i64 (add addr:$src, (iPTR 16)))),
8177               (iPTR 4)),
8178             (VMOVDQUYrm addr:$src)>;
8179
8180   def : Pat<(insert_subvector
8181               (v4i64 (insert_subvector undef, (loadv2i64 addr:$src), (iPTR 0))),
8182               (loadv2i64 (add addr:$src, (iPTR 16))),
8183               (iPTR 2)),
8184             (VMOVDQUYrm addr:$src)>;
8185 }
8186
8187 let Predicates = [HasAVX1Only] in {
8188 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8189                                    (iPTR imm)),
8190           (VINSERTF128rr VR256:$src1, VR128:$src2,
8191                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8192 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8193                                    (iPTR imm)),
8194           (VINSERTF128rr VR256:$src1, VR128:$src2,
8195                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8196 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8197                                    (iPTR imm)),
8198           (VINSERTF128rr VR256:$src1, VR128:$src2,
8199                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8200 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8201                                    (iPTR imm)),
8202           (VINSERTF128rr VR256:$src1, VR128:$src2,
8203                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8204
8205 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8206                                    (iPTR imm)),
8207           (VINSERTF128rm VR256:$src1, addr:$src2,
8208                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8209 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8210                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8211                                    (iPTR imm)),
8212           (VINSERTF128rm VR256:$src1, addr:$src2,
8213                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8214 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8215                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8216                                    (iPTR imm)),
8217           (VINSERTF128rm VR256:$src1, addr:$src2,
8218                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8219 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8220                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8221                                    (iPTR imm)),
8222           (VINSERTF128rm VR256:$src1, addr:$src2,
8223                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8224 }
8225
8226 //===----------------------------------------------------------------------===//
8227 // VEXTRACTF128 - Extract packed floating-point values
8228 //
8229 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8230 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8231           (ins VR256:$src1, u8imm:$src2),
8232           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8233           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8234 let mayStore = 1 in
8235 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8236           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
8237           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8238           []>, Sched<[WriteStore]>, VEX, VEX_L;
8239 }
8240
8241 // AVX1 patterns
8242 let Predicates = [HasAVX] in {
8243 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8244           (v4f32 (VEXTRACTF128rr
8245                     (v8f32 VR256:$src1),
8246                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8247 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8248           (v2f64 (VEXTRACTF128rr
8249                     (v4f64 VR256:$src1),
8250                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8251
8252 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8253                          (iPTR imm))), addr:$dst),
8254           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8255            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8256 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8257                          (iPTR imm))), addr:$dst),
8258           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8259            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8260 }
8261
8262 let Predicates = [HasAVX1Only] in {
8263 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8264           (v2i64 (VEXTRACTF128rr
8265                   (v4i64 VR256:$src1),
8266                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8267 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8268           (v4i32 (VEXTRACTF128rr
8269                   (v8i32 VR256:$src1),
8270                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8271 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8272           (v8i16 (VEXTRACTF128rr
8273                   (v16i16 VR256:$src1),
8274                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8275 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8276           (v16i8 (VEXTRACTF128rr
8277                   (v32i8 VR256:$src1),
8278                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8279
8280 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8281                                 (iPTR imm))), addr:$dst),
8282           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8283            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8284 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8285                                 (iPTR imm))), addr:$dst),
8286           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8287            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8288 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8289                                 (iPTR imm))), addr:$dst),
8290           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8291            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8292 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8293                                 (iPTR imm))), addr:$dst),
8294           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8295            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8296 }
8297
8298 //===----------------------------------------------------------------------===//
8299 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8300 //
8301 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8302                           Intrinsic IntLd, Intrinsic IntLd256,
8303                           Intrinsic IntSt, Intrinsic IntSt256> {
8304   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8305              (ins VR128:$src1, f128mem:$src2),
8306              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8307              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8308              VEX_4V;
8309   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8310              (ins VR256:$src1, f256mem:$src2),
8311              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8312              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8313              VEX_4V, VEX_L;
8314   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8315              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8316              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8317              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8318   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8319              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8320              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8321              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8322 }
8323
8324 let ExeDomain = SSEPackedSingle in
8325 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8326                                  int_x86_avx_maskload_ps,
8327                                  int_x86_avx_maskload_ps_256,
8328                                  int_x86_avx_maskstore_ps,
8329                                  int_x86_avx_maskstore_ps_256>;
8330 let ExeDomain = SSEPackedDouble in
8331 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8332                                  int_x86_avx_maskload_pd,
8333                                  int_x86_avx_maskload_pd_256,
8334                                  int_x86_avx_maskstore_pd,
8335                                  int_x86_avx_maskstore_pd_256>;
8336
8337 //===----------------------------------------------------------------------===//
8338 // VPERMIL - Permute Single and Double Floating-Point Values
8339 //
8340 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8341                       RegisterClass RC, X86MemOperand x86memop_f,
8342                       X86MemOperand x86memop_i, PatFrag i_frag,
8343                       Intrinsic IntVar, ValueType vt> {
8344   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8345              (ins RC:$src1, RC:$src2),
8346              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8347              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8348              Sched<[WriteFShuffle]>;
8349   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8350              (ins RC:$src1, x86memop_i:$src2),
8351              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8352              [(set RC:$dst, (IntVar RC:$src1,
8353                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8354              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8355
8356   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8357              (ins RC:$src1, u8imm:$src2),
8358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8359              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8360              Sched<[WriteFShuffle]>;
8361   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8362              (ins x86memop_f:$src1, u8imm:$src2),
8363              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8364              [(set RC:$dst,
8365                (vt (X86VPermilpi (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8366              Sched<[WriteFShuffleLd]>;
8367 }
8368
8369 let ExeDomain = SSEPackedSingle in {
8370   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8371                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8372   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8373                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8374 }
8375 let ExeDomain = SSEPackedDouble in {
8376   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8377                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8378   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8379                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8380 }
8381
8382 let Predicates = [HasAVX] in {
8383 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8384           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8385 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8386           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8387 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8388           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8389 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8390           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8391
8392 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8393           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8394 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8395           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8396 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8397                                (i8 imm:$imm))),
8398           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8399 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8400           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8401
8402 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8403           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8404 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8405           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8406 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8407           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8408 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8409           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8410
8411 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8412           (VPERMILPDri VR128:$src1, imm:$imm)>;
8413 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8414           (VPERMILPDmi addr:$src1, imm:$imm)>;
8415 }
8416
8417 //===----------------------------------------------------------------------===//
8418 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8419 //
8420 let ExeDomain = SSEPackedSingle in {
8421 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8422           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8423           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8424           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8425                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8426           Sched<[WriteFShuffle]>;
8427 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8428           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8429           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8430           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8431                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8432           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8433 }
8434
8435 let Predicates = [HasAVX] in {
8436 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8437           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8438 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8439                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8440           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8441 }
8442
8443 let Predicates = [HasAVX1Only] in {
8444 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8445           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8446 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8447           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8448 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8449           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8450 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8451           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8452
8453 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8454                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8455           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8456 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8457                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8458           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8459 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8460                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8461           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8462 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8463                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8464           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8465 }
8466
8467 //===----------------------------------------------------------------------===//
8468 // VZERO - Zero YMM registers
8469 //
8470 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8471             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8472   // Zero All YMM registers
8473   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8474                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8475
8476   // Zero Upper bits of YMM registers
8477   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8478                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8479 }
8480
8481 //===----------------------------------------------------------------------===//
8482 // Half precision conversion instructions
8483 //===----------------------------------------------------------------------===//
8484 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8485   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8486              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8487              [(set RC:$dst, (Int VR128:$src))]>,
8488              T8PD, VEX, Sched<[WriteCvtF2F]>;
8489   let hasSideEffects = 0, mayLoad = 1 in
8490   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8491              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8492              Sched<[WriteCvtF2FLd]>;
8493 }
8494
8495 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8496   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8497                (ins RC:$src1, i32u8imm:$src2),
8498                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8499                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8500                TAPD, VEX, Sched<[WriteCvtF2F]>;
8501   let hasSideEffects = 0, mayStore = 1,
8502       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8503   def mr : Ii8<0x1D, MRMDestMem, (outs),
8504                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8505                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8506                TAPD, VEX;
8507 }
8508
8509 let Predicates = [HasF16C] in {
8510   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8511   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8512   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8513   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8514
8515   // Pattern match vcvtph2ps of a scalar i64 load.
8516   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8517             (VCVTPH2PSrm addr:$src)>;
8518   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8519             (VCVTPH2PSrm addr:$src)>;
8520 }
8521
8522 // Patterns for  matching conversions from float to half-float and vice versa.
8523 let Predicates = [HasF16C] in {
8524   def : Pat<(fp_to_f16 FR32:$src),
8525             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8526               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8527
8528   def : Pat<(f16_to_fp GR16:$src),
8529             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8530               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8531
8532   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8533             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8534               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8535 }
8536
8537 //===----------------------------------------------------------------------===//
8538 // AVX2 Instructions
8539 //===----------------------------------------------------------------------===//
8540
8541 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8542 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8543                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8544                  X86MemOperand x86memop> {
8545   let isCommutable = 1 in
8546   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8547         (ins RC:$src1, RC:$src2, u8imm:$src3),
8548         !strconcat(OpcodeStr,
8549             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8550         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8551         Sched<[WriteBlend]>, VEX_4V;
8552   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8553         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8554         !strconcat(OpcodeStr,
8555             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8556         [(set RC:$dst,
8557           (IntId RC:$src1,
8558            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8559         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8560 }
8561
8562 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8563                                    VR128, loadv2i64, i128mem>;
8564 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8565                                     VR256, loadv4i64, i256mem>, VEX_L;
8566
8567 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8568                   imm:$mask)),
8569           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8570 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8571                   imm:$mask)),
8572           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8573
8574 //===----------------------------------------------------------------------===//
8575 // VPBROADCAST - Load from memory and broadcast to all elements of the
8576 //               destination operand
8577 //
8578 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8579                           X86MemOperand x86memop, PatFrag ld_frag,
8580                           Intrinsic Int128, Intrinsic Int256> {
8581   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8582                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8583                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8584                   Sched<[WriteShuffle]>, VEX;
8585   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8586                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8587                   [(set VR128:$dst,
8588                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8589                   Sched<[WriteLoad]>, VEX;
8590   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8591                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8592                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8593                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8594   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8595                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8596                    [(set VR256:$dst,
8597                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8598                    Sched<[WriteLoad]>, VEX, VEX_L;
8599 }
8600
8601 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8602                                     int_x86_avx2_pbroadcastb_128,
8603                                     int_x86_avx2_pbroadcastb_256>;
8604 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8605                                     int_x86_avx2_pbroadcastw_128,
8606                                     int_x86_avx2_pbroadcastw_256>;
8607 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8608                                     int_x86_avx2_pbroadcastd_128,
8609                                     int_x86_avx2_pbroadcastd_256>;
8610 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8611                                     int_x86_avx2_pbroadcastq_128,
8612                                     int_x86_avx2_pbroadcastq_256>;
8613
8614 let Predicates = [HasAVX2] in {
8615   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8616           (VPBROADCASTBrm addr:$src)>;
8617   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8618           (VPBROADCASTBYrm addr:$src)>;
8619   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8620           (VPBROADCASTWrm addr:$src)>;
8621   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8622           (VPBROADCASTWYrm addr:$src)>;
8623   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8624           (VPBROADCASTDrm addr:$src)>;
8625   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8626           (VPBROADCASTDYrm addr:$src)>;
8627   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8628           (VPBROADCASTQrm addr:$src)>;
8629   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8630           (VPBROADCASTQYrm addr:$src)>;
8631
8632   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8633           (VPBROADCASTBrr VR128:$src)>;
8634   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8635           (VPBROADCASTBYrr VR128:$src)>;
8636   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8637           (VPBROADCASTWrr VR128:$src)>;
8638   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8639           (VPBROADCASTWYrr VR128:$src)>;
8640   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8641           (VPBROADCASTDrr VR128:$src)>;
8642   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8643           (VPBROADCASTDYrr VR128:$src)>;
8644   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8645           (VPBROADCASTQrr VR128:$src)>;
8646   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8647           (VPBROADCASTQYrr VR128:$src)>;
8648   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8649           (VBROADCASTSSrr VR128:$src)>;
8650   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8651           (VBROADCASTSSYrr VR128:$src)>;
8652   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8653           (VPBROADCASTQrr VR128:$src)>;
8654   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8655           (VBROADCASTSDYrr VR128:$src)>;
8656
8657   // Provide aliases for broadcast from the same regitser class that
8658   // automatically does the extract.
8659   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8660             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8661                                                     sub_xmm)))>;
8662   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8663             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8664                                                     sub_xmm)))>;
8665   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8666             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8667                                                     sub_xmm)))>;
8668   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8669             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8670                                                     sub_xmm)))>;
8671   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8672             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8673                                                     sub_xmm)))>;
8674   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8675             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8676                                                     sub_xmm)))>;
8677
8678   // Provide fallback in case the load node that is used in the patterns above
8679   // is used by additional users, which prevents the pattern selection.
8680   let AddedComplexity = 20 in {
8681     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8682               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8683     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8684               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8685     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8686               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8687
8688     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8689               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8690     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8691               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8692     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8693               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8694
8695     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8696           (VPBROADCASTBrr (COPY_TO_REGCLASS
8697                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8698                            VR128))>;
8699     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8700           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8701                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8702                             VR128))>;
8703
8704     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8705           (VPBROADCASTWrr (COPY_TO_REGCLASS
8706                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8707                            VR128))>;
8708     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8709           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8710                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8711                             VR128))>;
8712
8713     // The patterns for VPBROADCASTD are not needed because they would match
8714     // the exact same thing as VBROADCASTSS patterns.
8715
8716     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8717           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8718     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8719   }
8720 }
8721
8722 // AVX1 broadcast patterns
8723 let Predicates = [HasAVX1Only] in {
8724 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8725           (VBROADCASTSSYrm addr:$src)>;
8726 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8727           (VBROADCASTSDYrm addr:$src)>;
8728 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8729           (VBROADCASTSSrm addr:$src)>;
8730 }
8731
8732 let Predicates = [HasAVX] in {
8733   // Provide fallback in case the load node that is used in the patterns above
8734   // is used by additional users, which prevents the pattern selection.
8735   let AddedComplexity = 20 in {
8736   // 128bit broadcasts:
8737   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8738             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8739   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8740             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8741               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8742               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8743   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8744             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8745               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8746               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8747
8748   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8749             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8750   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8751             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8752               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8753               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8754   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8755             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8756               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8757               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8758   }
8759
8760   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8761             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8762 }
8763
8764 //===----------------------------------------------------------------------===//
8765 // VPERM - Permute instructions
8766 //
8767
8768 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8769                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8770   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8771                    (ins VR256:$src1, VR256:$src2),
8772                    !strconcat(OpcodeStr,
8773                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8774                    [(set VR256:$dst,
8775                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8776                    Sched<[Sched]>, VEX_4V, VEX_L;
8777   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8778                    (ins VR256:$src1, i256mem:$src2),
8779                    !strconcat(OpcodeStr,
8780                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8781                    [(set VR256:$dst,
8782                      (OpVT (X86VPermv VR256:$src1,
8783                             (bitconvert (mem_frag addr:$src2)))))]>,
8784                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8785 }
8786
8787 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8788 let ExeDomain = SSEPackedSingle in
8789 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8790
8791 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8792                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8793   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8794                      (ins VR256:$src1, u8imm:$src2),
8795                      !strconcat(OpcodeStr,
8796                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8797                      [(set VR256:$dst,
8798                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8799                      Sched<[Sched]>, VEX, VEX_L;
8800   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8801                      (ins i256mem:$src1, u8imm:$src2),
8802                      !strconcat(OpcodeStr,
8803                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8804                      [(set VR256:$dst,
8805                        (OpVT (X86VPermi (mem_frag addr:$src1),
8806                               (i8 imm:$src2))))]>,
8807                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8808 }
8809
8810 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8811                             WriteShuffle256>, VEX_W;
8812 let ExeDomain = SSEPackedDouble in
8813 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8814                              WriteFShuffle256>, VEX_W;
8815
8816 //===----------------------------------------------------------------------===//
8817 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8818 //
8819 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8820           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8821           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8822           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8823                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8824           VEX_4V, VEX_L;
8825 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8826           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8827           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8828           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8829                              (i8 imm:$src3)))]>,
8830           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8831
8832 let Predicates = [HasAVX2] in {
8833 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8834           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8835 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8836           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8837 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8838           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8839
8840 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8841                   (i8 imm:$imm))),
8842           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8843 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8844                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8845           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8846 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8847                   (i8 imm:$imm))),
8848           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8849 }
8850
8851
8852 //===----------------------------------------------------------------------===//
8853 // VINSERTI128 - Insert packed integer values
8854 //
8855 let hasSideEffects = 0 in {
8856 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8857           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8858           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8859           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8860 let mayLoad = 1 in
8861 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8862           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8863           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8864           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8865 }
8866
8867 let Predicates = [HasAVX2] in {
8868 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8869                                    (iPTR imm)),
8870           (VINSERTI128rr VR256:$src1, VR128:$src2,
8871                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8872 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8873                                    (iPTR imm)),
8874           (VINSERTI128rr VR256:$src1, VR128:$src2,
8875                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8876 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8877                                    (iPTR imm)),
8878           (VINSERTI128rr VR256:$src1, VR128:$src2,
8879                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8880 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8881                                    (iPTR imm)),
8882           (VINSERTI128rr VR256:$src1, VR128:$src2,
8883                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8884
8885 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8886                                    (iPTR imm)),
8887           (VINSERTI128rm VR256:$src1, addr:$src2,
8888                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8889 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8890                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8891                                    (iPTR imm)),
8892           (VINSERTI128rm VR256:$src1, addr:$src2,
8893                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8894 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8895                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8896                                    (iPTR imm)),
8897           (VINSERTI128rm VR256:$src1, addr:$src2,
8898                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8899 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8900                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8901                                    (iPTR imm)),
8902           (VINSERTI128rm VR256:$src1, addr:$src2,
8903                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8904 }
8905
8906 //===----------------------------------------------------------------------===//
8907 // VEXTRACTI128 - Extract packed integer values
8908 //
8909 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8910           (ins VR256:$src1, u8imm:$src2),
8911           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8912           [(set VR128:$dst,
8913             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8914           Sched<[WriteShuffle256]>, VEX, VEX_L;
8915 let hasSideEffects = 0, mayStore = 1 in
8916 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8917           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8918           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8919           Sched<[WriteStore]>, VEX, VEX_L;
8920
8921 let Predicates = [HasAVX2] in {
8922 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8923           (v2i64 (VEXTRACTI128rr
8924                     (v4i64 VR256:$src1),
8925                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8926 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8927           (v4i32 (VEXTRACTI128rr
8928                     (v8i32 VR256:$src1),
8929                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8930 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8931           (v8i16 (VEXTRACTI128rr
8932                     (v16i16 VR256:$src1),
8933                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8934 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8935           (v16i8 (VEXTRACTI128rr
8936                     (v32i8 VR256:$src1),
8937                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8938
8939 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8940                          (iPTR imm))), addr:$dst),
8941           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8942            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8943 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8944                          (iPTR imm))), addr:$dst),
8945           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8946            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8947 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8948                          (iPTR imm))), addr:$dst),
8949           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8950            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8951 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8952                          (iPTR imm))), addr:$dst),
8953           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8954            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8955 }
8956
8957 //===----------------------------------------------------------------------===//
8958 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8959 //
8960 multiclass avx2_pmovmask<string OpcodeStr,
8961                          Intrinsic IntLd128, Intrinsic IntLd256,
8962                          Intrinsic IntSt128, Intrinsic IntSt256> {
8963   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8964              (ins VR128:$src1, i128mem:$src2),
8965              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8966              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8967   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8968              (ins VR256:$src1, i256mem:$src2),
8969              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8970              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8971              VEX_4V, VEX_L;
8972   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8973              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8974              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8975              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8976   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8977              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8978              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8979              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8980 }
8981
8982 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8983                                 int_x86_avx2_maskload_d,
8984                                 int_x86_avx2_maskload_d_256,
8985                                 int_x86_avx2_maskstore_d,
8986                                 int_x86_avx2_maskstore_d_256>;
8987 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8988                                 int_x86_avx2_maskload_q,
8989                                 int_x86_avx2_maskload_q_256,
8990                                 int_x86_avx2_maskstore_q,
8991                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8992
8993 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8994          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8995
8996 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8997          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8998
8999 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
9000          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
9001
9002 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
9003          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
9004
9005 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
9006          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
9007
9008 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
9009                              (bc_v8f32 (v8i32 immAllZerosV)))),
9010          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
9011
9012 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
9013          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
9014                        VR256:$mask)>;
9015
9016 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
9017          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9018
9019 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
9020          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9021
9022 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
9023          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
9024                        VR256:$mask)>;
9025
9026 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
9027          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
9028
9029 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
9030                              (bc_v4f32 (v4i32 immAllZerosV)))),
9031          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
9032
9033 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
9034          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
9035                        VR128:$mask)>;
9036
9037 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
9038          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9039
9040 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
9041          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9042
9043 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
9044          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
9045                        VR128:$mask)>;
9046
9047 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
9048          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9049
9050 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
9051          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9052
9053 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9054          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9055
9056 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9057                              (v4f64 immAllZerosV))),
9058          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9059
9060 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
9061          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
9062                        VR256:$mask)>;
9063
9064 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9065          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9066
9067 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9068                              (bc_v4i64 (v8i32 immAllZerosV)))),
9069          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9070
9071 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
9072          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
9073                        VR256:$mask)>;
9074
9075 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
9076          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
9077
9078 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
9079          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
9080
9081 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9082          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9083
9084 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9085                              (v2f64 immAllZerosV))),
9086          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9087
9088 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
9089          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
9090                        VR128:$mask)>;
9091
9092 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9093          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9094
9095 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9096                              (bc_v2i64 (v4i32 immAllZerosV)))),
9097          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9098
9099 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
9100          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
9101                        VR128:$mask)>;
9102
9103 //===----------------------------------------------------------------------===//
9104 // Variable Bit Shifts
9105 //
9106 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9107                           ValueType vt128, ValueType vt256> {
9108   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9109              (ins VR128:$src1, VR128:$src2),
9110              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9111              [(set VR128:$dst,
9112                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9113              VEX_4V, Sched<[WriteVarVecShift]>;
9114   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9115              (ins VR128:$src1, i128mem:$src2),
9116              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9117              [(set VR128:$dst,
9118                (vt128 (OpNode VR128:$src1,
9119                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9120              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9121   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9122              (ins VR256:$src1, VR256:$src2),
9123              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9124              [(set VR256:$dst,
9125                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9126              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9127   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9128              (ins VR256:$src1, i256mem:$src2),
9129              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9130              [(set VR256:$dst,
9131                (vt256 (OpNode VR256:$src1,
9132                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9133              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9134 }
9135
9136 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9137 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9138 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9139 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9140 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9141
9142 //===----------------------------------------------------------------------===//
9143 // VGATHER - GATHER Operations
9144 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9145                        X86MemOperand memop128, X86MemOperand memop256> {
9146   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9147             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9148             !strconcat(OpcodeStr,
9149               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9150             []>, VEX_4VOp3;
9151   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9152             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9153             !strconcat(OpcodeStr,
9154               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9155             []>, VEX_4VOp3, VEX_L;
9156 }
9157
9158 let mayLoad = 1, Constraints
9159   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9160   in {
9161   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9162   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9163   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9164   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9165
9166   let ExeDomain = SSEPackedDouble in {
9167     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9168     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9169   }
9170
9171   let ExeDomain = SSEPackedSingle in {
9172     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9173     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9174   }
9175 }