lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisSameAs<0, 2>,
  36                                             SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  39                                             [SDTCisSameAs<0, 2>,
  40                                              SDTCisSameAs<0, 3>,
  41                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  42
  43 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  44 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  45                                             [SDTCisSameAs<0, 2>,
  46                                              SDTCisSameAs<0, 3>,
  47                                              SDTCisInt<0>,
  48                                              SDTCisVT<1, i32>,
  49                                              SDTCisVT<4, i32>]>;
  50 // RES1, RES2, FLAGS = op LHS, RHS
  51 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  52                                             [SDTCisSameAs<0, 1>,
  53                                              SDTCisSameAs<0, 2>,
  54                                              SDTCisSameAs<0, 3>,
  55                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  56 def SDTX86BrCond  : SDTypeProfile<0, 3,
  57                                   [SDTCisVT<0, OtherVT>,
  58                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  59
  60 def SDTX86SetCC   : SDTypeProfile<1, 2,
  61                                   [SDTCisVT<0, i8>,
  62                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  63 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  64                                   [SDTCisInt<0>,
  65                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  66
  67 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  68
  69 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  70
  71 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  72                                      SDTCisVT<2, i8>]>;
  73 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  74
  75 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  76                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  77 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  78
  79 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  80 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  81                                         SDTCisVT<1, i32>]>;
  82
  83 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  84
  85 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  86                                                          SDTCisVT<1, iPTR>,
  87                                                          SDTCisVT<2, iPTR>]>;
  88
  89 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  90                                             SDTCisPtrTy<1>,
  91                                             SDTCisVT<2, i32>,
  92                                             SDTCisVT<3, i8>,
  93                                             SDTCisVT<4, i32>]>;
  94
  95 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  96
  97 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  98
  99 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
 100
 101 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 102
 103 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 104
 105 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 106
 107 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 108
 109 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 110
 111 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 112
 113 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 114
 115 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 116
 117 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 118                             [SDNPHasChain,SDNPSideEffect]>;
 119 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 120                         [SDNPHasChain]>;
 121 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 122                         [SDNPHasChain]>;
 123 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 124                         [SDNPHasChain]>;
 125
 126
 127 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 128 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 129 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 130 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 131
 132 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 133 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 134
 135 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 136 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 137                         [SDNPHasChain]>;
 138 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 139 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 140
 141 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 142
 143 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 144                         [SDNPHasChain, SDNPSideEffect]>;
 145
 146 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 147                         [SDNPHasChain, SDNPSideEffect]>;
 148
 149 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 150                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 151                          SDNPMayLoad, SDNPMemOperand]>;
 152 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 153                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 154                          SDNPMayLoad, SDNPMemOperand]>;
 155 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 156                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158
 159 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 160                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 161
 162 def X86vastart_save_xmm_regs :
 163                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 164                         SDT_X86VASTART_SAVE_XMM_REGS,
 165                         [SDNPHasChain, SDNPVariadic]>;
 166 def X86vaarg64 :
 167                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 168                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 169                          SDNPMemOperand]>;
 170 def X86callseq_start :
 171                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 172                         [SDNPHasChain, SDNPOutGlue]>;
 173 def X86callseq_end :
 174                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 175                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 176
 177 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 178                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 179                          SDNPVariadic]>;
 180
 181 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 182                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 183 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 184                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 185                          SDNPMayLoad]>;
 186
 187 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 189 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 191 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 192                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 193
 194 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 195 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 196
 197 def X86RecoverFrameAlloc : SDNode<"ISD::FRAME_ALLOC_RECOVER",
 198                                   SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
 199                                                        SDTCisInt<1>]>>;
 200
 201 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 202                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 203
 204 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 205                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 206
 207 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 208                         [SDNPHasChain]>;
 209
 210 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 211                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 212                                                      SDTCisPtrTy<1>]>,
 213                                 [SDNPHasChain, SDNPSideEffect]>;
 214 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 215                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 216                                 [SDNPHasChain, SDNPSideEffect]>;
 217
 218 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 219                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 220
 221 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 224 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 229 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 230
 231 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 232 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 233 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 238                           [SDNPCommutative]>;
 239
 240 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 241
 242 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 243
 244 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 245                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 246
 247 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 248                           [SDNPHasChain]>;
 249
 250 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 251                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 252
 253 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 254                         [SDNPHasChain, SDNPOutGlue]>;
 255
 256 //===----------------------------------------------------------------------===//
 257 // X86 Operand Definitions.
 258 //
 259
 260 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 261 // the index operand of an address, to conform to x86 encoding restrictions.
 262 def ptr_rc_nosp : PointerLikeRegClass<1>;
 263
 264 // *mem - Operand definitions for the funky X86 addressing mode operands.
 265 //
 266 def X86MemAsmOperand : AsmOperandClass {
 267  let Name = "Mem";
 268 }
 269 let RenderMethod = "addMemOperands" in {
 270   def X86Mem8AsmOperand   : AsmOperandClass { let Name = "Mem8"; }
 271   def X86Mem16AsmOperand  : AsmOperandClass { let Name = "Mem16"; }
 272   def X86Mem32AsmOperand  : AsmOperandClass { let Name = "Mem32"; }
 273   def X86Mem64AsmOperand  : AsmOperandClass { let Name = "Mem64"; }
 274   def X86Mem80AsmOperand  : AsmOperandClass { let Name = "Mem80"; }
 275   def X86Mem128AsmOperand : AsmOperandClass { let Name = "Mem128"; }
 276   def X86Mem256AsmOperand : AsmOperandClass { let Name = "Mem256"; }
 277   def X86Mem512AsmOperand : AsmOperandClass { let Name = "Mem512"; }
 278   // Gather mem operands
 279   def X86MemVX32Operand : AsmOperandClass { let Name = "MemVX32"; }
 280   def X86MemVY32Operand : AsmOperandClass { let Name = "MemVY32"; }
 281   def X86MemVZ32Operand : AsmOperandClass { let Name = "MemVZ32"; }
 282   def X86MemVX64Operand : AsmOperandClass { let Name = "MemVX64"; }
 283   def X86MemVY64Operand : AsmOperandClass { let Name = "MemVY64"; }
 284   def X86MemVZ64Operand : AsmOperandClass { let Name = "MemVZ64"; }
 285 }
 286
 287 def X86AbsMemAsmOperand : AsmOperandClass {
 288   let Name = "AbsMem";
 289   let SuperClasses = [X86MemAsmOperand];
 290 }
 291
 292 class X86MemOperand<string printMethod,
 293           AsmOperandClass parserMatchClass = X86MemAsmOperand> : Operand<iPTR> {
 294   let PrintMethod = printMethod;
 295   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 296   let ParserMatchClass = parserMatchClass;
 297   let OperandType = "OPERAND_MEMORY";
 298 }
 299
 300 // Gather mem operands
 301 class X86VMemOperand<RegisterClass RC, string printMethod,
 302                      AsmOperandClass parserMatchClass>
 303     : X86MemOperand<printMethod, parserMatchClass> {
 304   let MIOperandInfo = (ops ptr_rc, i8imm, RC, i32imm, i8imm);
 305 }
 306
 307 def anymem : X86MemOperand<"printanymem">;
 308
 309 def opaque32mem : X86MemOperand<"printopaquemem">;
 310 def opaque48mem : X86MemOperand<"printopaquemem">;
 311 def opaque80mem : X86MemOperand<"printopaquemem">;
 312 def opaque512mem : X86MemOperand<"printopaquemem">;
 313
 314 def i8mem   : X86MemOperand<"printi8mem",   X86Mem8AsmOperand>;
 315 def i16mem  : X86MemOperand<"printi16mem",  X86Mem16AsmOperand>;
 316 def i32mem  : X86MemOperand<"printi32mem",  X86Mem32AsmOperand>;
 317 def i64mem  : X86MemOperand<"printi64mem",  X86Mem64AsmOperand>;
 318 def i128mem : X86MemOperand<"printi128mem", X86Mem128AsmOperand>;
 319 def i256mem : X86MemOperand<"printi256mem", X86Mem256AsmOperand>;
 320 def i512mem : X86MemOperand<"printi512mem", X86Mem512AsmOperand>;
 321 def f32mem  : X86MemOperand<"printf32mem",  X86Mem32AsmOperand>;
 322 def f64mem  : X86MemOperand<"printf64mem",  X86Mem64AsmOperand>;
 323 def f80mem  : X86MemOperand<"printf80mem",  X86Mem80AsmOperand>;
 324 def f128mem : X86MemOperand<"printf128mem", X86Mem128AsmOperand>;
 325 def f256mem : X86MemOperand<"printf256mem", X86Mem256AsmOperand>;
 326 def f512mem : X86MemOperand<"printf512mem", X86Mem512AsmOperand>;
 327
 328 def v512mem : X86VMemOperand<VR512, "printf512mem", X86Mem512AsmOperand>;
 329
 330 // Gather mem operands
 331 def vx32mem  : X86VMemOperand<VR128,  "printi32mem", X86MemVX32Operand>;
 332 def vy32mem  : X86VMemOperand<VR256,  "printi32mem", X86MemVY32Operand>;
 333 def vx64mem  : X86VMemOperand<VR128,  "printi64mem", X86MemVX64Operand>;
 334 def vy64mem  : X86VMemOperand<VR256,  "printi64mem", X86MemVY64Operand>;
 335 def vy64xmem : X86VMemOperand<VR256X, "printi64mem", X86MemVY64Operand>;
 336 def vz32mem  : X86VMemOperand<VR512,  "printi32mem", X86MemVZ32Operand>;
 337 def vz64mem  : X86VMemOperand<VR512,  "printi64mem", X86MemVZ64Operand>;
 338
 339 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 340 // plain GR64, so that it doesn't potentially require a REX prefix.
 341 def i8mem_NOREX : Operand<i64> {
 342   let PrintMethod = "printi8mem";
 343   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 344   let ParserMatchClass = X86Mem8AsmOperand;
 345   let OperandType = "OPERAND_MEMORY";
 346 }
 347
 348 // GPRs available for tailcall.
 349 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 350 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 351
 352 // Special i32mem for addresses of load folding tail calls. These are not
 353 // allowed to use callee-saved registers since they must be scheduled
 354 // after callee-saved register are popped.
 355 def i32mem_TC : Operand<i32> {
 356   let PrintMethod = "printi32mem";
 357   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 358                        i32imm, i8imm);
 359   let ParserMatchClass = X86Mem32AsmOperand;
 360   let OperandType = "OPERAND_MEMORY";
 361 }
 362
 363 // Special i64mem for addresses of load folding tail calls. These are not
 364 // allowed to use callee-saved registers since they must be scheduled
 365 // after callee-saved register are popped.
 366 def i64mem_TC : Operand<i64> {
 367   let PrintMethod = "printi64mem";
 368   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 369                        ptr_rc_tailcall, i32imm, i8imm);
 370   let ParserMatchClass = X86Mem64AsmOperand;
 371   let OperandType = "OPERAND_MEMORY";
 372 }
 373
 374 let OperandType = "OPERAND_PCREL",
 375     ParserMatchClass = X86AbsMemAsmOperand,
 376     PrintMethod = "printPCRelImm" in {
 377 def i32imm_pcrel : Operand<i32>;
 378 def i16imm_pcrel : Operand<i16>;
 379
 380 // Branch targets have OtherVT type and print as pc-relative values.
 381 def brtarget : Operand<OtherVT>;
 382 def brtarget8 : Operand<OtherVT>;
 383
 384 }
 385
 386 // Special parsers to detect mode to disambiguate.
 387 def X86AbsMem16AsmOperand : AsmOperandClass {
 388   let Name = "AbsMem16";
 389   let RenderMethod = "addAbsMemOperands";
 390   let SuperClasses = [X86AbsMemAsmOperand];
 391 }
 392
 393 def X86AbsMem32AsmOperand : AsmOperandClass {
 394   let Name = "AbsMem32";
 395   let RenderMethod = "addAbsMemOperands";
 396   let SuperClasses = [X86AbsMemAsmOperand];
 397 }
 398
 399 // Branch targets have OtherVT type and print as pc-relative values.
 400 let OperandType = "OPERAND_PCREL",
 401     PrintMethod = "printPCRelImm" in {
 402 let ParserMatchClass = X86AbsMem16AsmOperand in
 403   def brtarget16 : Operand<OtherVT>;
 404 let ParserMatchClass = X86AbsMem32AsmOperand in
 405   def brtarget32 : Operand<OtherVT>;
 406 }
 407
 408 let RenderMethod = "addSrcIdxOperands" in {
 409   def X86SrcIdx8Operand : AsmOperandClass {
 410     let Name = "SrcIdx8";
 411     let SuperClasses = [X86Mem8AsmOperand];
 412   }
 413   def X86SrcIdx16Operand : AsmOperandClass {
 414     let Name = "SrcIdx16";
 415     let SuperClasses = [X86Mem16AsmOperand];
 416   }
 417   def X86SrcIdx32Operand : AsmOperandClass {
 418     let Name = "SrcIdx32";
 419     let SuperClasses = [X86Mem32AsmOperand];
 420   }
 421   def X86SrcIdx64Operand : AsmOperandClass {
 422     let Name = "SrcIdx64";
 423     let SuperClasses = [X86Mem64AsmOperand];
 424   }
 425 } // RenderMethod = "addSrcIdxOperands"
 426
 427 let RenderMethod = "addDstIdxOperands" in {
 428  def X86DstIdx8Operand : AsmOperandClass {
 429    let Name = "DstIdx8";
 430    let SuperClasses = [X86Mem8AsmOperand];
 431  }
 432  def X86DstIdx16Operand : AsmOperandClass {
 433    let Name = "DstIdx16";
 434    let SuperClasses = [X86Mem16AsmOperand];
 435  }
 436  def X86DstIdx32Operand : AsmOperandClass {
 437    let Name = "DstIdx32";
 438    let SuperClasses = [X86Mem32AsmOperand];
 439  }
 440  def X86DstIdx64Operand : AsmOperandClass {
 441    let Name = "DstIdx64";
 442    let SuperClasses = [X86Mem64AsmOperand];
 443  }
 444 } // RenderMethod = "addDstIdxOperands"
 445
 446 let RenderMethod = "addMemOffsOperands" in {
 447   def X86MemOffs16_8AsmOperand : AsmOperandClass {
 448     let Name = "MemOffs16_8";
 449     let SuperClasses = [X86Mem8AsmOperand];
 450   }
 451   def X86MemOffs16_16AsmOperand : AsmOperandClass {
 452     let Name = "MemOffs16_16";
 453     let SuperClasses = [X86Mem16AsmOperand];
 454   }
 455   def X86MemOffs16_32AsmOperand : AsmOperandClass {
 456     let Name = "MemOffs16_32";
 457     let SuperClasses = [X86Mem32AsmOperand];
 458   }
 459   def X86MemOffs32_8AsmOperand : AsmOperandClass {
 460     let Name = "MemOffs32_8";
 461     let SuperClasses = [X86Mem8AsmOperand];
 462   }
 463   def X86MemOffs32_16AsmOperand : AsmOperandClass {
 464     let Name = "MemOffs32_16";
 465     let SuperClasses = [X86Mem16AsmOperand];
 466   }
 467   def X86MemOffs32_32AsmOperand : AsmOperandClass {
 468     let Name = "MemOffs32_32";
 469     let SuperClasses = [X86Mem32AsmOperand];
 470   }
 471   def X86MemOffs32_64AsmOperand : AsmOperandClass {
 472     let Name = "MemOffs32_64";
 473     let SuperClasses = [X86Mem64AsmOperand];
 474   }
 475   def X86MemOffs64_8AsmOperand : AsmOperandClass {
 476     let Name = "MemOffs64_8";
 477     let SuperClasses = [X86Mem8AsmOperand];
 478   }
 479   def X86MemOffs64_16AsmOperand : AsmOperandClass {
 480     let Name = "MemOffs64_16";
 481     let SuperClasses = [X86Mem16AsmOperand];
 482   }
 483   def X86MemOffs64_32AsmOperand : AsmOperandClass {
 484     let Name = "MemOffs64_32";
 485     let SuperClasses = [X86Mem32AsmOperand];
 486   }
 487   def X86MemOffs64_64AsmOperand : AsmOperandClass {
 488     let Name = "MemOffs64_64";
 489     let SuperClasses = [X86Mem64AsmOperand];
 490   }
 491 } // RenderMethod = "addMemOffsOperands"
 492
 493 class X86SrcIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 494     : X86MemOperand<printMethod, parserMatchClass> {
 495   let MIOperandInfo = (ops ptr_rc, i8imm);
 496 }
 497
 498 class X86DstIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 499     : X86MemOperand<printMethod, parserMatchClass> {
 500   let MIOperandInfo = (ops ptr_rc);
 501 }
 502
 503 def srcidx8  : X86SrcIdxOperand<"printSrcIdx8",  X86SrcIdx8Operand>;
 504 def srcidx16 : X86SrcIdxOperand<"printSrcIdx16", X86SrcIdx16Operand>;
 505 def srcidx32 : X86SrcIdxOperand<"printSrcIdx32", X86SrcIdx32Operand>;
 506 def srcidx64 : X86SrcIdxOperand<"printSrcIdx64", X86SrcIdx64Operand>;
 507 def dstidx8  : X86DstIdxOperand<"printDstIdx8",  X86DstIdx8Operand>;
 508 def dstidx16 : X86DstIdxOperand<"printDstIdx16", X86DstIdx16Operand>;
 509 def dstidx32 : X86DstIdxOperand<"printDstIdx32", X86DstIdx32Operand>;
 510 def dstidx64 : X86DstIdxOperand<"printDstIdx64", X86DstIdx64Operand>;
 511
 512 class X86MemOffsOperand<Operand immOperand, string printMethod,
 513                         AsmOperandClass parserMatchClass>
 514     : X86MemOperand<printMethod, parserMatchClass> {
 515   let MIOperandInfo = (ops immOperand, i8imm);
 516 }
 517
 518 def offset16_8  : X86MemOffsOperand<i16imm, "printMemOffs8",
 519                                     X86MemOffs16_8AsmOperand>;
 520 def offset16_16 : X86MemOffsOperand<i16imm, "printMemOffs16",
 521                                     X86MemOffs16_16AsmOperand>;
 522 def offset16_32 : X86MemOffsOperand<i16imm, "printMemOffs32",
 523                                     X86MemOffs16_32AsmOperand>;
 524 def offset32_8  : X86MemOffsOperand<i32imm, "printMemOffs8",
 525                                     X86MemOffs32_8AsmOperand>;
 526 def offset32_16 : X86MemOffsOperand<i32imm, "printMemOffs16",
 527                                     X86MemOffs32_16AsmOperand>;
 528 def offset32_32 : X86MemOffsOperand<i32imm, "printMemOffs32",
 529                                     X86MemOffs32_32AsmOperand>;
 530 def offset32_64 : X86MemOffsOperand<i32imm, "printMemOffs64",
 531                                     X86MemOffs32_64AsmOperand>;
 532 def offset64_8  : X86MemOffsOperand<i64imm, "printMemOffs8",
 533                                     X86MemOffs64_8AsmOperand>;
 534 def offset64_16 : X86MemOffsOperand<i64imm, "printMemOffs16",
 535                                     X86MemOffs64_16AsmOperand>;
 536 def offset64_32 : X86MemOffsOperand<i64imm, "printMemOffs32",
 537                                     X86MemOffs64_32AsmOperand>;
 538 def offset64_64 : X86MemOffsOperand<i64imm, "printMemOffs64",
 539                                     X86MemOffs64_64AsmOperand>;
 540
 541 def SSECC : Operand<i8> {
 542   let PrintMethod = "printSSECC";
 543   let OperandType = "OPERAND_IMMEDIATE";
 544 }
 545
 546 def i8immZExt3 : ImmLeaf<i8, [{
 547   return Imm >= 0 && Imm < 8;
 548 }]>;
 549
 550 def AVXCC : Operand<i8> {
 551   let PrintMethod = "printAVXCC";
 552   let OperandType = "OPERAND_IMMEDIATE";
 553 }
 554
 555 def i8immZExt5 : ImmLeaf<i8, [{
 556   return Imm >= 0 && Imm < 32;
 557 }]>;
 558
 559 class ImmSExtAsmOperandClass : AsmOperandClass {
 560   let SuperClasses = [ImmAsmOperand];
 561   let RenderMethod = "addImmOperands";
 562 }
 563
 564 def X86GR32orGR64AsmOperand : AsmOperandClass {
 565   let Name = "GR32orGR64";
 566 }
 567
 568 def GR32orGR64 : RegisterOperand<GR32> {
 569   let ParserMatchClass = X86GR32orGR64AsmOperand;
 570 }
 571
 572 def AVX512RC : Operand<i32> {
 573   let PrintMethod = "printRoundingControl";
 574   let OperandType = "OPERAND_IMMEDIATE";
 575 }
 576
 577 // Sign-extended immediate classes. We don't need to define the full lattice
 578 // here because there is no instruction with an ambiguity between ImmSExti64i32
 579 // and ImmSExti32i8.
 580 //
 581 // The strange ranges come from the fact that the assembler always works with
 582 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 583 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 584
 585 // [0, 0x7FFFFFFF]                                            |
 586 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 587 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 588   let Name = "ImmSExti64i32";
 589 }
 590
 591 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 592 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 593 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 594   let Name = "ImmSExti16i8";
 595   let SuperClasses = [ImmSExti64i32AsmOperand];
 596 }
 597
 598 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 599 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 600 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 601   let Name = "ImmSExti32i8";
 602 }
 603
 604 // [0, 0x0000007F]                                            |
 605 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 606 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 607   let Name = "ImmSExti64i8";
 608   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 609                       ImmSExti64i32AsmOperand];
 610 }
 611
 612 // Unsigned immediate used by SSE/AVX instructions
 613 // [0, 0xFF]
 614 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 615 def ImmUnsignedi8AsmOperand : AsmOperandClass {
 616   let Name = "ImmUnsignedi8";
 617   let RenderMethod = "addImmOperands";
 618 }
 619
 620 // A couple of more descriptive operand definitions.
 621 // 16-bits but only 8 bits are significant.
 622 def i16i8imm  : Operand<i16> {
 623   let ParserMatchClass = ImmSExti16i8AsmOperand;
 624   let OperandType = "OPERAND_IMMEDIATE";
 625 }
 626 // 32-bits but only 8 bits are significant.
 627 def i32i8imm  : Operand<i32> {
 628   let ParserMatchClass = ImmSExti32i8AsmOperand;
 629   let OperandType = "OPERAND_IMMEDIATE";
 630 }
 631
 632 // 64-bits but only 32 bits are significant.
 633 def i64i32imm  : Operand<i64> {
 634   let ParserMatchClass = ImmSExti64i32AsmOperand;
 635   let OperandType = "OPERAND_IMMEDIATE";
 636 }
 637
 638 // 64-bits but only 8 bits are significant.
 639 def i64i8imm   : Operand<i64> {
 640   let ParserMatchClass = ImmSExti64i8AsmOperand;
 641   let OperandType = "OPERAND_IMMEDIATE";
 642 }
 643
 644 // Unsigned 8-bit immediate used by SSE/AVX instructions.
 645 def u8imm : Operand<i8> {
 646   let PrintMethod = "printU8Imm";
 647   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 648   let OperandType = "OPERAND_IMMEDIATE";
 649 }
 650
 651 // 32-bit immediate but only 8-bits are significant and they are unsigned.
 652 // Used by some SSE/AVX instructions that use intrinsics.
 653 def i32u8imm : Operand<i32> {
 654   let PrintMethod = "printU8Imm";
 655   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 656   let OperandType = "OPERAND_IMMEDIATE";
 657 }
 658
 659 // 64-bits but only 32 bits are significant, and those bits are treated as being
 660 // pc relative.
 661 def i64i32imm_pcrel : Operand<i64> {
 662   let PrintMethod = "printPCRelImm";
 663   let ParserMatchClass = X86AbsMemAsmOperand;
 664   let OperandType = "OPERAND_PCREL";
 665 }
 666
 667 def lea64_32mem : Operand<i32> {
 668   let PrintMethod = "printanymem";
 669   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 670   let ParserMatchClass = X86MemAsmOperand;
 671 }
 672
 673 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 674 def lea64mem : Operand<i64> {
 675   let PrintMethod = "printanymem";
 676   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 677   let ParserMatchClass = X86MemAsmOperand;
 678 }
 679
 680
 681 //===----------------------------------------------------------------------===//
 682 // X86 Complex Pattern Definitions.
 683 //
 684
 685 // Define X86 specific addressing mode.
 686 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 687 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 688                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 689                                []>;
 690 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 691 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 692                                   [add, sub, mul, X86mul_imm, shl, or,
 693                                    frameindex, X86WrapperRIP],
 694                                   []>;
 695
 696 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 697                                [tglobaltlsaddr], []>;
 698
 699 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 700                                [tglobaltlsaddr], []>;
 701
 702 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 703                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 704                          X86WrapperRIP], []>;
 705
 706 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 707                                [tglobaltlsaddr], []>;
 708
 709 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 710                                [tglobaltlsaddr], []>;
 711
 712 //===----------------------------------------------------------------------===//
 713 // X86 Instruction Predicate Definitions.
 714 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 715 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 716
 717 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 718 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 719 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 720 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 721 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 722 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 723 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 724 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 725 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 726 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 727 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 728 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 729 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 730 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 731 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 732 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 733 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 734 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 735 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 736 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 737 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 738                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 739 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 740 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 741 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 742 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 743 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 744 def HasERI       : Predicate<"Subtarget->hasERI()">;
 745 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 746 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 747 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 748 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 749                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 750 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 751
 752 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 753 def HasAES       : Predicate<"Subtarget->hasAES()">;
 754 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 755 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 756 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 757 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 758 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 759 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 760 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 761 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 762 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 763 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 764 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 765 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 766 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 767 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 768 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 769 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 770 def HasADX       : Predicate<"Subtarget->hasADX()">;
 771 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 772 def HasSGX       : Predicate<"Subtarget->hasSGX()">;
 773 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 774 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 775 def HasSMAP      : Predicate<"Subtarget->hasSMAP()">;
 776 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 777 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 778 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 779 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 780 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 781                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 782 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 783                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 784 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 785 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 786 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 787                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 788 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 789                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 790 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 791                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 792 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 793 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 794 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 795 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 796 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 797 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 798                              "TM.getCodeModel() != CodeModel::Kernel">;
 799 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 800                              "TM.getCodeModel() == CodeModel::Kernel">;
 801 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 802 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 803 def OptForSize   : Predicate<"OptForSize">;
 804 def OptForSpeed  : Predicate<"!OptForSize">;
 805 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 806 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 807 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 808 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 809 def HasFastMem32 : Predicate<"!Subtarget->isUnalignedMem32Slow()">;
 810
 811 //===----------------------------------------------------------------------===//
 812 // X86 Instruction Format Definitions.
 813 //
 814
 815 include "X86InstrFormats.td"
 816
 817 //===----------------------------------------------------------------------===//
 818 // Pattern fragments.
 819 //
 820
 821 // X86 specific condition code. These correspond to CondCode in
 822 // X86InstrInfo.h. They must be kept in synch.
 823 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 824 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 825 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 826 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 827 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 828 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 829 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 830 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 831 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 832 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 833 def X86_COND_NO  : PatLeaf<(i8 10)>;
 834 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 835 def X86_COND_NS  : PatLeaf<(i8 12)>;
 836 def X86_COND_O   : PatLeaf<(i8 13)>;
 837 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 838 def X86_COND_S   : PatLeaf<(i8 15)>;
 839
 840 // Predicate used to help when pattern matching LZCNT/TZCNT.
 841 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 842   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 843 }]>;
 844
 845 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 846   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 847   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 848   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 849 }
 850
 851 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 852
 853
 854 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 855 // unsigned field.
 856 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 857
 858 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 859   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 860 }]>;
 861
 862 // Helper fragments for loads.
 863 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 864 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 865 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 866   LoadSDNode *LD = cast<LoadSDNode>(N);
 867   ISD::LoadExtType ExtType = LD->getExtensionType();
 868   if (ExtType == ISD::NON_EXTLOAD)
 869     return true;
 870   if (ExtType == ISD::EXTLOAD)
 871     return LD->getAlignment() >= 2 && !LD->isVolatile();
 872   return false;
 873 }]>;
 874
 875 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 876   LoadSDNode *LD = cast<LoadSDNode>(N);
 877   ISD::LoadExtType ExtType = LD->getExtensionType();
 878   if (ExtType == ISD::EXTLOAD)
 879     return LD->getAlignment() >= 2 && !LD->isVolatile();
 880   return false;
 881 }]>;
 882
 883 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 884   LoadSDNode *LD = cast<LoadSDNode>(N);
 885   ISD::LoadExtType ExtType = LD->getExtensionType();
 886   if (ExtType == ISD::NON_EXTLOAD)
 887     return true;
 888   if (ExtType == ISD::EXTLOAD)
 889     return LD->getAlignment() >= 4 && !LD->isVolatile();
 890   return false;
 891 }]>;
 892
 893 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 894 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 895 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 896 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 897 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 898
 899 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 900 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 901 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 902 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 903 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 904 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 905
 906 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 907 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 908 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 909 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 910 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 911 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 912 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 913 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 914 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 915 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 916
 917 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 918 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 919 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 920 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 921 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 922 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 923 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 924 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 925 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 926 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 927
 928
 929 // An 'and' node with a single use.
 930 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 931   return N->hasOneUse();
 932 }]>;
 933 // An 'srl' node with a single use.
 934 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 935   return N->hasOneUse();
 936 }]>;
 937 // An 'trunc' node with a single use.
 938 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 939   return N->hasOneUse();
 940 }]>;
 941
 942 //===----------------------------------------------------------------------===//
 943 // Instruction list.
 944 //
 945
 946 // Nop
 947 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 948   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 949   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 950                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 951   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 952                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 953 }
 954
 955
 956 // Constructing a stack frame.
 957 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 958                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 959
 960 let SchedRW = [WriteALU] in {
 961 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 962 def LEAVE    : I<0xC9, RawFrm,
 963                  (outs), (ins), "leave", [], IIC_LEAVE>,
 964                  Requires<[Not64BitMode]>;
 965
 966 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 967 def LEAVE64  : I<0xC9, RawFrm,
 968                  (outs), (ins), "leave", [], IIC_LEAVE>,
 969                  Requires<[In64BitMode]>;
 970 } // SchedRW
 971
 972 //===----------------------------------------------------------------------===//
 973 //  Miscellaneous Instructions.
 974 //
 975
 976 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
 977 let mayLoad = 1, SchedRW = [WriteLoad] in {
 978 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 979                 IIC_POP_REG16>, OpSize16;
 980 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 981                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 982 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 983                 IIC_POP_REG>, OpSize16;
 984 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 985                 IIC_POP_MEM>, OpSize16;
 986 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 987                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 988 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 989                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 990 } // mayLoad, SchedRW
 991
 992 let mayStore = 1, SchedRW = [WriteStore] in {
 993 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 994                  IIC_PUSH_REG>, OpSize16;
 995 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 996                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 997 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 998                  IIC_PUSH_REG>, OpSize16;
 999 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
1000                  IIC_PUSH_MEM>, OpSize16;
1001 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1002                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1003 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
1004                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
1005
1006 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
1007                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1008                    Requires<[Not64BitMode]>;
1009 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1010                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1011                    Requires<[Not64BitMode]>;
1012 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1013                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1014                    Requires<[Not64BitMode]>;
1015 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1016                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1017                    Requires<[Not64BitMode]>;
1018 } // mayStore, SchedRW
1019 }
1020
1021 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, hasSideEffects=0,
1022     SchedRW = [WriteLoad] in {
1023 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
1024                 OpSize16;
1025 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
1026                 OpSize32, Requires<[Not64BitMode]>;
1027 }
1028
1029 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, hasSideEffects=0,
1030     SchedRW = [WriteStore] in {
1031 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1032                  OpSize16;
1033 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1034                OpSize32, Requires<[Not64BitMode]>;
1035 }
1036
1037 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
1038 let mayLoad = 1, SchedRW = [WriteLoad] in {
1039 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1040                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1041 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1042                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1043 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1044                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1045 } // mayLoad, SchedRW
1046 let mayStore = 1, SchedRW = [WriteStore] in {
1047 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1048                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1049 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1050                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1051 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1052                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1053 } // mayStore, SchedRW
1054 }
1055
1056 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1057     SchedRW = [WriteStore] in {
1058 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1059                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1060 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1061                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1062                     Requires<[In64BitMode]>;
1063 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1064                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1065                     Requires<[In64BitMode]>;
1066 }
1067
1068 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1069 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1070                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1071 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1072 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1073                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1074
1075 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1076     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1077 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1078                OpSize32, Requires<[Not64BitMode]>;
1079 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1080                OpSize16, Requires<[Not64BitMode]>;
1081 }
1082 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1083     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1084 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1085                OpSize32, Requires<[Not64BitMode]>;
1086 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1087                OpSize16, Requires<[Not64BitMode]>;
1088 }
1089
1090 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1091 // GR32 = bswap GR32
1092 def BSWAP32r : I<0xC8, AddRegFrm,
1093                  (outs GR32:$dst), (ins GR32:$src),
1094                  "bswap{l}\t$dst",
1095                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1096
1097 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1098                   "bswap{q}\t$dst",
1099                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1100 } // Constraints = "$src = $dst", SchedRW
1101
1102 // Bit scan instructions.
1103 let Defs = [EFLAGS] in {
1104 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1105                  "bsf{w}\t{$src, $dst|$dst, $src}",
1106                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1107                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1108 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1109                  "bsf{w}\t{$src, $dst|$dst, $src}",
1110                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1111                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1112 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1113                  "bsf{l}\t{$src, $dst|$dst, $src}",
1114                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1115                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1116 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1117                  "bsf{l}\t{$src, $dst|$dst, $src}",
1118                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1119                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1120 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1121                   "bsf{q}\t{$src, $dst|$dst, $src}",
1122                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1123                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1124 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1125                   "bsf{q}\t{$src, $dst|$dst, $src}",
1126                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1127                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1128
1129 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1130                  "bsr{w}\t{$src, $dst|$dst, $src}",
1131                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1132                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1133 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1134                  "bsr{w}\t{$src, $dst|$dst, $src}",
1135                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1136                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1137 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1138                  "bsr{l}\t{$src, $dst|$dst, $src}",
1139                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1140                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1141 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1142                  "bsr{l}\t{$src, $dst|$dst, $src}",
1143                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1144                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1145 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1146                   "bsr{q}\t{$src, $dst|$dst, $src}",
1147                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1148                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1149 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1150                   "bsr{q}\t{$src, $dst|$dst, $src}",
1151                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1152                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1153 } // Defs = [EFLAGS]
1154
1155 let SchedRW = [WriteMicrocoded] in {
1156 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1157 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1158 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1159               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1160 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1161               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1162 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1163               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1164 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1165                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1166 }
1167
1168 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1169 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1170 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1171               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1172 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1173 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1174               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1175 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1176 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1177               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1178 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1179 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1180                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1181
1182 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1183 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1184 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1185               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1186 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1187 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1188               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1189 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1190 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1191               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1192 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1193 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1194                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1195
1196 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1197 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1198 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1199               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1200 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1201               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1202 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1203               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1204 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1205                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1206 }
1207 } // SchedRW
1208
1209 //===----------------------------------------------------------------------===//
1210 //  Move Instructions.
1211 //
1212 let SchedRW = [WriteMove] in {
1213 let hasSideEffects = 0 in {
1214 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1215                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1216 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1217                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1218 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1219                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1220 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1221                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1222 }
1223
1224 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1225 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1226                    "mov{b}\t{$src, $dst|$dst, $src}",
1227                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1228 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1229                    "mov{w}\t{$src, $dst|$dst, $src}",
1230                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1231 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1232                    "mov{l}\t{$src, $dst|$dst, $src}",
1233                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1234 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1235                        "mov{q}\t{$src, $dst|$dst, $src}",
1236                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1237 }
1238 let isReMaterializable = 1 in {
1239 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1240                     "movabs{q}\t{$src, $dst|$dst, $src}",
1241                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1242 }
1243
1244 // Longer forms that use a ModR/M byte. Needed for disassembler
1245 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1246 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1247                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1248 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1249                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1250 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1251                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1252 }
1253 } // SchedRW
1254
1255 let SchedRW = [WriteStore] in {
1256 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1257                    "mov{b}\t{$src, $dst|$dst, $src}",
1258                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1259 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1260                    "mov{w}\t{$src, $dst|$dst, $src}",
1261                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1262 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1263                    "mov{l}\t{$src, $dst|$dst, $src}",
1264                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1265 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1266                        "mov{q}\t{$src, $dst|$dst, $src}",
1267                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1268 } // SchedRW
1269
1270 let hasSideEffects = 0 in {
1271
1272 /// Memory offset versions of moves. The immediate is an address mode sized
1273 /// offset from the segment base.
1274 let SchedRW = [WriteALU] in {
1275 let mayLoad = 1 in {
1276 let Defs = [AL] in
1277 def MOV8ao32 : Ii32<0xA0, RawFrmMemOffs, (outs), (ins offset32_8:$src),
1278                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1279                     AdSize32;
1280 let Defs = [AX] in
1281 def MOV16ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_16:$src),
1282                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1283                      OpSize16, AdSize32;
1284 let Defs = [EAX] in
1285 def MOV32ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_32:$src),
1286                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1287                      OpSize32, AdSize32;
1288 let Defs = [RAX] in
1289 def MOV64ao32 : RIi32<0xA1, RawFrmMemOffs, (outs), (ins offset32_64:$src),
1290                       "mov{q}\t{$src, %rax|rax, $src}", [], IIC_MOV_MEM>,
1291                       AdSize32;
1292
1293 let Defs = [AL] in
1294 def MOV8ao16 : Ii16<0xA0, RawFrmMemOffs, (outs), (ins offset16_8:$src),
1295                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>, AdSize16;
1296 let Defs = [AX] in
1297 def MOV16ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_16:$src),
1298                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1299                      OpSize16, AdSize16;
1300 let Defs = [EAX] in
1301 def MOV32ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_32:$src),
1302                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1303                      AdSize16, OpSize32;
1304 }
1305 let mayStore = 1 in {
1306 let Uses = [AL] in
1307 def MOV8o32a : Ii32<0xA2, RawFrmMemOffs, (outs offset32_8:$dst), (ins),
1308                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize32;
1309 let Uses = [AX] in
1310 def MOV16o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_16:$dst), (ins),
1311                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1312                      OpSize16, AdSize32;
1313 let Uses = [EAX] in
1314 def MOV32o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_32:$dst), (ins),
1315                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1316                      OpSize32, AdSize32;
1317 let Uses = [RAX] in
1318 def MOV64o32a : RIi32<0xA3, RawFrmMemOffs, (outs offset32_64:$dst), (ins),
1319                       "mov{q}\t{%rax, $dst|$dst, rax}", [], IIC_MOV_MEM>,
1320                       AdSize32;
1321
1322 let Uses = [AL] in
1323 def MOV8o16a : Ii16<0xA2, RawFrmMemOffs, (outs offset16_8:$dst), (ins),
1324                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize16;
1325 let Uses = [AX] in
1326 def MOV16o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_16:$dst), (ins),
1327                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1328                      OpSize16, AdSize16;
1329 let Uses = [EAX] in
1330 def MOV32o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_32:$dst), (ins),
1331                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1332                      OpSize32, AdSize16;
1333 }
1334 }
1335
1336 // These forms all have full 64-bit absolute addresses in their instructions
1337 // and use the movabs mnemonic to indicate this specific form.
1338 let mayLoad = 1 in {
1339 let Defs = [AL] in
1340 def MOV8ao64 : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset64_8:$src),
1341                      "movabs{b}\t{$src, %al|al, $src}", []>, AdSize64;
1342 let Defs = [AX] in
1343 def MOV16ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_16:$src),
1344                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16, AdSize64;
1345 let Defs = [EAX] in
1346 def MOV32ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_32:$src),
1347                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1348                      AdSize64;
1349 let Defs = [RAX] in
1350 def MOV64ao64 : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64_64:$src),
1351                      "movabs{q}\t{$src, %rax|rax, $src}", []>, AdSize64;
1352 }
1353
1354 let mayStore = 1 in {
1355 let Uses = [AL] in
1356 def MOV8o64a : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset64_8:$dst), (ins),
1357                      "movabs{b}\t{%al, $dst|$dst, al}", []>, AdSize64;
1358 let Uses = [AX] in
1359 def MOV16o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_16:$dst), (ins),
1360                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16, AdSize64;
1361 let Uses = [EAX] in
1362 def MOV32o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_32:$dst), (ins),
1363                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1364                      AdSize64;
1365 let Uses = [RAX] in
1366 def MOV64o64a : RIi64<0xA3, RawFrmMemOffs, (outs offset64_64:$dst), (ins),
1367                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>, AdSize64;
1368 }
1369 } // hasSideEffects = 0
1370
1371 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1372     SchedRW = [WriteMove] in {
1373 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1374                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1375 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1376                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1377 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1378                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1379 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1380                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1381 }
1382
1383 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1384 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1385                 "mov{b}\t{$src, $dst|$dst, $src}",
1386                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1387 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1388                 "mov{w}\t{$src, $dst|$dst, $src}",
1389                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1390 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1391                 "mov{l}\t{$src, $dst|$dst, $src}",
1392                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1393 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1394                  "mov{q}\t{$src, $dst|$dst, $src}",
1395                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1396 }
1397
1398 let SchedRW = [WriteStore] in {
1399 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1400                 "mov{b}\t{$src, $dst|$dst, $src}",
1401                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1402 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1403                 "mov{w}\t{$src, $dst|$dst, $src}",
1404                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1405 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1406                 "mov{l}\t{$src, $dst|$dst, $src}",
1407                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1408 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1409                  "mov{q}\t{$src, $dst|$dst, $src}",
1410                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1411 } // SchedRW
1412
1413 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1414 // that they can be used for copying and storing h registers, which can't be
1415 // encoded when a REX prefix is present.
1416 let isCodeGenOnly = 1 in {
1417 let hasSideEffects = 0 in
1418 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1419                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1420                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1421                    Sched<[WriteMove]>;
1422 let mayStore = 1, hasSideEffects = 0 in
1423 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1424                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1425                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1426                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1427 let mayLoad = 1, hasSideEffects = 0,
1428     canFoldAsLoad = 1, isReMaterializable = 1 in
1429 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1430                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1431                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1432                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1433 }
1434
1435
1436 // Condition code ops, incl. set if equal/not equal/...
1437 let SchedRW = [WriteALU] in {
1438 let Defs = [EFLAGS], Uses = [AH] in
1439 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1440                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1441 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1442 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1443                 IIC_AHF>;  // AH = flags
1444 } // SchedRW
1445
1446 //===----------------------------------------------------------------------===//
1447 // Bit tests instructions: BT, BTS, BTR, BTC.
1448
1449 let Defs = [EFLAGS] in {
1450 let SchedRW = [WriteALU] in {
1451 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1452                "bt{w}\t{$src2, $src1|$src1, $src2}",
1453                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1454                OpSize16, TB;
1455 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1456                "bt{l}\t{$src2, $src1|$src1, $src2}",
1457                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1458                OpSize32, TB;
1459 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1460                "bt{q}\t{$src2, $src1|$src1, $src2}",
1461                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1462 } // SchedRW
1463
1464 // Unlike with the register+register form, the memory+register form of the
1465 // bt instruction does not ignore the high bits of the index. From ISel's
1466 // perspective, this is pretty bizarre. Make these instructions disassembly
1467 // only for now.
1468
1469 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1470   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1471                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1472   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1473   //                (implicit EFLAGS)]
1474                  [], IIC_BT_MR
1475                  >, OpSize16, TB, Requires<[FastBTMem]>;
1476   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1477                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1478   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1479   //                (implicit EFLAGS)]
1480                  [], IIC_BT_MR
1481                  >, OpSize32, TB, Requires<[FastBTMem]>;
1482   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1483                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1484   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1485   //                (implicit EFLAGS)]
1486                   [], IIC_BT_MR
1487                   >, TB;
1488 }
1489
1490 let SchedRW = [WriteALU] in {
1491 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1492                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1493                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1494                 IIC_BT_RI>, OpSize16, TB;
1495 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1496                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1497                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1498                 IIC_BT_RI>, OpSize32, TB;
1499 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1500                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1501                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1502                 IIC_BT_RI>, TB;
1503 } // SchedRW
1504
1505 // Note that these instructions don't need FastBTMem because that
1506 // only applies when the other operand is in a register. When it's
1507 // an immediate, bt is still fast.
1508 let SchedRW = [WriteALU] in {
1509 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1510                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1511                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1512                  ], IIC_BT_MI>, OpSize16, TB;
1513 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1514                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1515                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1516                  ], IIC_BT_MI>, OpSize32, TB;
1517 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1518                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1519                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1520                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1521 } // SchedRW
1522
1523 let hasSideEffects = 0 in {
1524 let SchedRW = [WriteALU] in {
1525 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1526                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1527                 OpSize16, TB;
1528 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1529                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1530                 OpSize32, TB;
1531 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1532                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1533 } // SchedRW
1534
1535 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1536 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1537                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1538                 OpSize16, TB;
1539 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1540                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1541                 OpSize32, TB;
1542 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1543                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1544 }
1545
1546 let SchedRW = [WriteALU] in {
1547 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1548                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1549                     OpSize16, TB;
1550 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1551                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1552                     OpSize32, TB;
1553 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1554                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1555 } // SchedRW
1556
1557 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1558 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1559                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1560                     OpSize16, TB;
1561 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1562                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1563                     OpSize32, TB;
1564 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1565                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1566 }
1567
1568 let SchedRW = [WriteALU] in {
1569 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1570                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1571                 OpSize16, TB;
1572 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1573                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1574                 OpSize32, TB;
1575 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1576                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1577 } // SchedRW
1578
1579 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1580 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1581                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1582                 OpSize16, TB;
1583 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1584                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1585                 OpSize32, TB;
1586 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1587                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1588 }
1589
1590 let SchedRW = [WriteALU] in {
1591 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1592                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1593                     OpSize16, TB;
1594 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1595                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1596                     OpSize32, TB;
1597 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1598                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1599 } // SchedRW
1600
1601 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1602 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1603                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1604                     OpSize16, TB;
1605 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1606                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1607                     OpSize32, TB;
1608 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1609                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1610 }
1611
1612 let SchedRW = [WriteALU] in {
1613 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1614                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1615                 OpSize16, TB;
1616 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1617                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1618               OpSize32, TB;
1619 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1620                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1621 } // SchedRW
1622
1623 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1624 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1625               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1626               OpSize16, TB;
1627 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1628               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1629               OpSize32, TB;
1630 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1631                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1632 }
1633
1634 let SchedRW = [WriteALU] in {
1635 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1636                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1637                     OpSize16, TB;
1638 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1639                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1640                     OpSize32, TB;
1641 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1642                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1643 } // SchedRW
1644
1645 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1646 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1647                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1648                     OpSize16, TB;
1649 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1650                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1651                     OpSize32, TB;
1652 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1653                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1654 }
1655 } // hasSideEffects = 0
1656 } // Defs = [EFLAGS]
1657
1658
1659 //===----------------------------------------------------------------------===//
1660 // Atomic support
1661 //
1662
1663 // Atomic swap. These are just normal xchg instructions. But since a memory
1664 // operand is referenced, the atomicity is ensured.
1665 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1666                        InstrItinClass itin> {
1667   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1668     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1669                       (ins GR8:$val, i8mem:$ptr),
1670                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1671                       [(set
1672                          GR8:$dst,
1673                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1674                       itin>;
1675     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1676                       (ins GR16:$val, i16mem:$ptr),
1677                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1678                       [(set
1679                          GR16:$dst,
1680                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1681                       itin>, OpSize16;
1682     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1683                       (ins GR32:$val, i32mem:$ptr),
1684                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1685                       [(set
1686                          GR32:$dst,
1687                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1688                       itin>, OpSize32;
1689     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1690                        (ins GR64:$val, i64mem:$ptr),
1691                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1692                        [(set
1693                          GR64:$dst,
1694                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1695                        itin>;
1696   }
1697 }
1698
1699 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1700
1701 // Swap between registers.
1702 let SchedRW = [WriteALU] in {
1703 let Constraints = "$val = $dst" in {
1704 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1705                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1706 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1707                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1708                  OpSize16;
1709 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1710                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1711                  OpSize32;
1712 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1713                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1714 }
1715
1716 // Swap between EAX and other registers.
1717 let Uses = [AX], Defs = [AX] in
1718 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1719                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1720 let Uses = [EAX], Defs = [EAX] in
1721 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1722                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1723                   OpSize32, Requires<[Not64BitMode]>;
1724 let Uses = [EAX], Defs = [EAX] in
1725 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1726 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1727 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1728                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1729                    OpSize32, Requires<[In64BitMode]>;
1730 let Uses = [RAX], Defs = [RAX] in
1731 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1732                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1733 } // SchedRW
1734
1735 let SchedRW = [WriteALU] in {
1736 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1737                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1738 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1739                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1740                  OpSize16;
1741 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1742                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1743                  OpSize32;
1744 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1745                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1746 } // SchedRW
1747
1748 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1749 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1750                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1751 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1752                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1753                  OpSize16;
1754 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1755                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1756                  OpSize32;
1757 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1758                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1759
1760 }
1761
1762 let SchedRW = [WriteALU] in {
1763 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1764                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1765                    IIC_CMPXCHG_REG8>, TB;
1766 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1767                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1768                     IIC_CMPXCHG_REG>, TB, OpSize16;
1769 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1770                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1771                      IIC_CMPXCHG_REG>, TB, OpSize32;
1772 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1773                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1774                       IIC_CMPXCHG_REG>, TB;
1775 } // SchedRW
1776
1777 let SchedRW = [WriteALULd, WriteRMW] in {
1778 let mayLoad = 1, mayStore = 1 in {
1779 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1780                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1781                      IIC_CMPXCHG_MEM8>, TB;
1782 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1783                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1784                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1785 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1786                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1787                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1788 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1789                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1790                       IIC_CMPXCHG_MEM>, TB;
1791 }
1792
1793 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1794 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1795                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1796
1797 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1798 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1799                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1800                     TB, Requires<[HasCmpxchg16b]>;
1801 } // SchedRW
1802
1803
1804 // Lock instruction prefix
1805 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1806
1807 // Rex64 instruction prefix
1808 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1809                      Requires<[In64BitMode]>;
1810
1811 // Data16 instruction prefix
1812 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1813
1814 // Repeat string operation instruction prefixes
1815 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1816 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1817 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1818 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1819 // Repeat while not equal (used with CMPS and SCAS)
1820 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1821 }
1822
1823
1824 // String manipulation instructions
1825 let SchedRW = [WriteMicrocoded] in {
1826 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1827 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1828 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1829               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1830 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1831 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1832               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1833 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1834 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1835               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1836 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1837 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1838                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1839 }
1840
1841 let SchedRW = [WriteSystem] in {
1842 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1843 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1844 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1845              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1846 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1847               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1848 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1849               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1850 }
1851
1852 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1853 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1854 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1855              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1856 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1857              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1858 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1859              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1860 }
1861 }
1862
1863 // Flag instructions
1864 let SchedRW = [WriteALU] in {
1865 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1866 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1867 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1868 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1869 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1870 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1871 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1872
1873 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1874 }
1875
1876 // Table lookup instructions
1877 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1878            Sched<[WriteLoad]>;
1879
1880 let SchedRW = [WriteMicrocoded] in {
1881 // ASCII Adjust After Addition
1882 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1883 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1884             Requires<[Not64BitMode]>;
1885
1886 // ASCII Adjust AX Before Division
1887 // sets AL, AH and EFLAGS and uses AL and AH
1888 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1889                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1890
1891 // ASCII Adjust AX After Multiply
1892 // sets AL, AH and EFLAGS and uses AL
1893 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1894                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1895
1896 // ASCII Adjust AL After Subtraction - sets
1897 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1898 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1899             Requires<[Not64BitMode]>;
1900
1901 // Decimal Adjust AL after Addition
1902 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1903 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1904             Requires<[Not64BitMode]>;
1905
1906 // Decimal Adjust AL after Subtraction
1907 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1908 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1909             Requires<[Not64BitMode]>;
1910 } // SchedRW
1911
1912 let SchedRW = [WriteSystem] in {
1913 // Check Array Index Against Bounds
1914 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1915                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1916                    Requires<[Not64BitMode]>;
1917 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1918                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1919                    Requires<[Not64BitMode]>;
1920
1921 // Adjust RPL Field of Segment Selector
1922 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1923                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1924                  Requires<[Not64BitMode]>;
1925 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1926                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1927                  Requires<[Not64BitMode]>;
1928 } // SchedRW
1929
1930 //===----------------------------------------------------------------------===//
1931 // MOVBE Instructions
1932 //
1933 let Predicates = [HasMOVBE] in {
1934   let SchedRW = [WriteALULd] in {
1935   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1936                     "movbe{w}\t{$src, $dst|$dst, $src}",
1937                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1938                     OpSize16, T8PS;
1939   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1940                     "movbe{l}\t{$src, $dst|$dst, $src}",
1941                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1942                     OpSize32, T8PS;
1943   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1944                      "movbe{q}\t{$src, $dst|$dst, $src}",
1945                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1946                      T8PS;
1947   }
1948   let SchedRW = [WriteStore] in {
1949   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1950                     "movbe{w}\t{$src, $dst|$dst, $src}",
1951                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1952                     OpSize16, T8PS;
1953   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1954                     "movbe{l}\t{$src, $dst|$dst, $src}",
1955                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1956                     OpSize32, T8PS;
1957   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1958                      "movbe{q}\t{$src, $dst|$dst, $src}",
1959                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1960                      T8PS;
1961   }
1962 }
1963
1964 //===----------------------------------------------------------------------===//
1965 // RDRAND Instruction
1966 //
1967 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1968   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1969                     "rdrand{w}\t$dst",
1970                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1971   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1972                     "rdrand{l}\t$dst",
1973                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1974   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1975                      "rdrand{q}\t$dst",
1976                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1977 }
1978
1979 //===----------------------------------------------------------------------===//
1980 // RDSEED Instruction
1981 //
1982 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1983   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1984                     "rdseed{w}\t$dst",
1985                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1986   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1987                     "rdseed{l}\t$dst",
1988                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1989   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1990                      "rdseed{q}\t$dst",
1991                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1992 }
1993
1994 //===----------------------------------------------------------------------===//
1995 // LZCNT Instruction
1996 //
1997 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1998   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1999                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2000                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
2001                     OpSize16;
2002   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2003                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2004                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
2005                      (implicit EFLAGS)]>, XS, OpSize16;
2006
2007   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2008                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2009                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
2010                     OpSize32;
2011   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2012                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2013                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
2014                      (implicit EFLAGS)]>, XS, OpSize32;
2015
2016   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2017                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2018                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
2019                      XS;
2020   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2021                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2022                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
2023                       (implicit EFLAGS)]>, XS;
2024 }
2025
2026 let Predicates = [HasLZCNT] in {
2027   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2028               (X86cmp GR16:$src, (i16 0))),
2029             (LZCNT16rr GR16:$src)>;
2030   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2031               (X86cmp GR32:$src, (i32 0))),
2032             (LZCNT32rr GR32:$src)>;
2033   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2034               (X86cmp GR64:$src, (i64 0))),
2035             (LZCNT64rr GR64:$src)>;
2036   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
2037               (X86cmp GR16:$src, (i16 0))),
2038             (LZCNT16rr GR16:$src)>;
2039   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2040               (X86cmp GR32:$src, (i32 0))),
2041             (LZCNT32rr GR32:$src)>;
2042   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2043               (X86cmp GR64:$src, (i64 0))),
2044             (LZCNT64rr GR64:$src)>;
2045
2046   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2047               (X86cmp (loadi16 addr:$src), (i16 0))),
2048             (LZCNT16rm addr:$src)>;
2049   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2050               (X86cmp (loadi32 addr:$src), (i32 0))),
2051             (LZCNT32rm addr:$src)>;
2052   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2053               (X86cmp (loadi64 addr:$src), (i64 0))),
2054             (LZCNT64rm addr:$src)>;
2055   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2056               (X86cmp (loadi16 addr:$src), (i16 0))),
2057             (LZCNT16rm addr:$src)>;
2058   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2059               (X86cmp (loadi32 addr:$src), (i32 0))),
2060             (LZCNT32rm addr:$src)>;
2061   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2062               (X86cmp (loadi64 addr:$src), (i64 0))),
2063             (LZCNT64rm addr:$src)>;
2064 }
2065
2066 //===----------------------------------------------------------------------===//
2067 // BMI Instructions
2068 //
2069 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2070   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2071                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2072                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2073                     OpSize16;
2074   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2075                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2076                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2077                      (implicit EFLAGS)]>, XS, OpSize16;
2078
2079   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2080                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2081                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2082                     OpSize32;
2083   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2084                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2085                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2086                      (implicit EFLAGS)]>, XS, OpSize32;
2087
2088   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2089                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2090                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2091                      XS;
2092   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2093                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2094                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2095                       (implicit EFLAGS)]>, XS;
2096 }
2097
2098 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2099                   RegisterClass RC, X86MemOperand x86memop> {
2100 let hasSideEffects = 0 in {
2101   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2102              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2103              []>, T8PS, VEX_4V;
2104   let mayLoad = 1 in
2105   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2106              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2107              []>, T8PS, VEX_4V;
2108 }
2109 }
2110
2111 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2112   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2113   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2114   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2115   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2116   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2117   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2118 }
2119
2120 //===----------------------------------------------------------------------===//
2121 // Pattern fragments to auto generate BMI instructions.
2122 //===----------------------------------------------------------------------===//
2123
2124 let Predicates = [HasBMI] in {
2125   // FIXME: patterns for the load versions are not implemented
2126   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2127             (BLSR32rr GR32:$src)>;
2128   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2129             (BLSR64rr GR64:$src)>;
2130
2131   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2132             (BLSMSK32rr GR32:$src)>;
2133   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2134             (BLSMSK64rr GR64:$src)>;
2135
2136   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2137             (BLSI32rr GR32:$src)>;
2138   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2139             (BLSI64rr GR64:$src)>;
2140 }
2141
2142 let Predicates = [HasBMI] in {
2143   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2144               (X86cmp GR16:$src, (i16 0))),
2145             (TZCNT16rr GR16:$src)>;
2146   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2147               (X86cmp GR32:$src, (i32 0))),
2148             (TZCNT32rr GR32:$src)>;
2149   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2150               (X86cmp GR64:$src, (i64 0))),
2151             (TZCNT64rr GR64:$src)>;
2152   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2153               (X86cmp GR16:$src, (i16 0))),
2154             (TZCNT16rr GR16:$src)>;
2155   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2156               (X86cmp GR32:$src, (i32 0))),
2157             (TZCNT32rr GR32:$src)>;
2158   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2159               (X86cmp GR64:$src, (i64 0))),
2160             (TZCNT64rr GR64:$src)>;
2161
2162   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2163               (X86cmp (loadi16 addr:$src), (i16 0))),
2164             (TZCNT16rm addr:$src)>;
2165   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2166               (X86cmp (loadi32 addr:$src), (i32 0))),
2167             (TZCNT32rm addr:$src)>;
2168   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2169               (X86cmp (loadi64 addr:$src), (i64 0))),
2170             (TZCNT64rm addr:$src)>;
2171   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2172               (X86cmp (loadi16 addr:$src), (i16 0))),
2173             (TZCNT16rm addr:$src)>;
2174   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2175               (X86cmp (loadi32 addr:$src), (i32 0))),
2176             (TZCNT32rm addr:$src)>;
2177   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2178               (X86cmp (loadi64 addr:$src), (i64 0))),
2179             (TZCNT64rm addr:$src)>;
2180 }
2181
2182
2183 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2184                           X86MemOperand x86memop, Intrinsic Int,
2185                           PatFrag ld_frag> {
2186   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2187              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2188              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2189              T8PS, VEX_4VOp3;
2190   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2191              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2192              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2193               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2194 }
2195
2196 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2197   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2198                                 int_x86_bmi_bextr_32, loadi32>;
2199   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2200                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2201 }
2202
2203 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2204   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2205                                int_x86_bmi_bzhi_32, loadi32>;
2206   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2207                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2208 }
2209
2210
2211 def CountTrailingOnes : SDNodeXForm<imm, [{
2212   // Count the trailing ones in the immediate.
2213   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2214 }]>;
2215
2216 def BZHIMask : ImmLeaf<i64, [{
2217   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2218 }]>;
2219
2220 let Predicates = [HasBMI2] in {
2221   def : Pat<(and GR64:$src, BZHIMask:$mask),
2222             (BZHI64rr GR64:$src,
2223               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2224                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2225
2226   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2227             (BZHI32rr GR32:$src,
2228               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2229
2230   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2231             (BZHI32rm addr:$src,
2232               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2233
2234   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2235             (BZHI64rr GR64:$src,
2236               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2237
2238   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2239             (BZHI64rm addr:$src,
2240               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2241 } // HasBMI2
2242
2243 let Predicates = [HasBMI] in {
2244   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2245             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2246   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2247             (BEXTR32rm addr:$src1, GR32:$src2)>;
2248   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2249             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2250   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2251             (BEXTR64rm addr:$src1, GR64:$src2)>;
2252 } // HasBMI
2253
2254 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2255                          X86MemOperand x86memop, Intrinsic Int,
2256                          PatFrag ld_frag> {
2257   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2258              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2259              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2260              VEX_4V;
2261   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2262              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2263              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2264 }
2265
2266 let Predicates = [HasBMI2] in {
2267   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2268                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2269   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2270                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2271   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2272                                int_x86_bmi_pext_32, loadi32>, T8XS;
2273   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2274                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2275 }
2276
2277 //===----------------------------------------------------------------------===//
2278 // TBM Instructions
2279 //
2280 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2281
2282 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2283                                 X86MemOperand x86memop, PatFrag ld_frag,
2284                                 Intrinsic Int, Operand immtype,
2285                                 SDPatternOperator immoperator> {
2286   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2287                 !strconcat(OpcodeStr,
2288                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2289                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2290            XOP, XOPA;
2291   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2292                 (ins x86memop:$src1, immtype:$cntl),
2293                 !strconcat(OpcodeStr,
2294                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2295                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2296            XOP, XOPA;
2297 }
2298
2299 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2300                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2301 let ImmT = Imm32S in
2302 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2303                                      int_x86_tbm_bextri_u64, i64i32imm,
2304                                      i64immSExt32>, VEX_W;
2305
2306 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2307                          RegisterClass RC, string OpcodeStr,
2308                          X86MemOperand x86memop, PatFrag ld_frag> {
2309 let hasSideEffects = 0 in {
2310   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2311              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2312              []>, XOP_4V, XOP9;
2313   let mayLoad = 1 in
2314   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2315              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2316              []>, XOP_4V, XOP9;
2317 }
2318 }
2319
2320 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2321                            Format FormReg, Format FormMem> {
2322   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2323                                loadi32>;
2324   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2325                                loadi64>, VEX_W;
2326 }
2327
2328 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2329 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2330 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2331 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2332 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2333 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2334 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2335 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2336 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2337 } // HasTBM, EFLAGS
2338
2339 //===----------------------------------------------------------------------===//
2340 // Pattern fragments to auto generate TBM instructions.
2341 //===----------------------------------------------------------------------===//
2342
2343 let Predicates = [HasTBM] in {
2344   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2345             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2346   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2347             (BEXTRI32mi addr:$src1, imm:$src2)>;
2348   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2349             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2350   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2351             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2352
2353   // FIXME: patterns for the load versions are not implemented
2354   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2355             (BLCFILL32rr GR32:$src)>;
2356   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2357             (BLCFILL64rr GR64:$src)>;
2358
2359   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2360             (BLCI32rr GR32:$src)>;
2361   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2362             (BLCI64rr GR64:$src)>;
2363
2364   // Extra patterns because opt can optimize the above patterns to this.
2365   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2366             (BLCI32rr GR32:$src)>;
2367   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2368             (BLCI64rr GR64:$src)>;
2369
2370   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2371             (BLCIC32rr GR32:$src)>;
2372   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2373             (BLCIC64rr GR64:$src)>;
2374
2375   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2376             (BLCMSK32rr GR32:$src)>;
2377   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2378             (BLCMSK64rr GR64:$src)>;
2379
2380   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2381             (BLCS32rr GR32:$src)>;
2382   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2383             (BLCS64rr GR64:$src)>;
2384
2385   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2386             (BLSFILL32rr GR32:$src)>;
2387   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2388             (BLSFILL64rr GR64:$src)>;
2389
2390   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2391             (BLSIC32rr GR32:$src)>;
2392   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2393             (BLSIC64rr GR64:$src)>;
2394
2395   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2396             (T1MSKC32rr GR32:$src)>;
2397   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2398             (T1MSKC64rr GR64:$src)>;
2399
2400   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2401             (TZMSK32rr GR32:$src)>;
2402   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2403             (TZMSK64rr GR64:$src)>;
2404 } // HasTBM
2405
2406 //===----------------------------------------------------------------------===//
2407 // Subsystems.
2408 //===----------------------------------------------------------------------===//
2409
2410 include "X86InstrArithmetic.td"
2411 include "X86InstrCMovSetCC.td"
2412 include "X86InstrExtension.td"
2413 include "X86InstrControl.td"
2414 include "X86InstrShiftRotate.td"
2415
2416 // X87 Floating Point Stack.
2417 include "X86InstrFPStack.td"
2418
2419 // SIMD support (SSE, MMX and AVX)
2420 include "X86InstrFragmentsSIMD.td"
2421
2422 // FMA - Fused Multiply-Add support (requires FMA)
2423 include "X86InstrFMA.td"
2424
2425 // XOP
2426 include "X86InstrXOP.td"
2427
2428 // SSE, MMX and 3DNow! vector support.
2429 include "X86InstrSSE.td"
2430 include "X86InstrAVX512.td"
2431 include "X86InstrMMX.td"
2432 include "X86Instr3DNow.td"
2433
2434 include "X86InstrVMX.td"
2435 include "X86InstrSVM.td"
2436
2437 include "X86InstrTSX.td"
2438 include "X86InstrSGX.td"
2439
2440 // System instructions.
2441 include "X86InstrSystem.td"
2442
2443 // Compiler Pseudo Instructions and Pat Patterns
2444 include "X86InstrCompiler.td"
2445
2446 //===----------------------------------------------------------------------===//
2447 // Assembler Mnemonic Aliases
2448 //===----------------------------------------------------------------------===//
2449
2450 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2451 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2452 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2453
2454 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2455 def : MnemonicAlias<"cwde", "cwtl", "att">;
2456 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2457 def : MnemonicAlias<"cdq",  "cltd", "att">;
2458 def : MnemonicAlias<"cdqe", "cltq", "att">;
2459 def : MnemonicAlias<"cqo",  "cqto", "att">;
2460
2461 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2462 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2463 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2464
2465 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2466 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2467
2468 def : MnemonicAlias<"loopz",  "loope",  "att">;
2469 def : MnemonicAlias<"loopnz", "loopne", "att">;
2470
2471 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2472 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2473 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2474 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2475 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2476 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2477 def : MnemonicAlias<"popfd", "popfl", "att">;
2478
2479 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2480 // all modes.  However: "push (addr)" and "push $42" should default to
2481 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2482 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2483 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2484 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2485 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2486 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2487 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2488 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2489
2490 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2491 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2492 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2493 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2494 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2495 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2496
2497 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2498 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2499 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2500 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2501
2502 def : MnemonicAlias<"repe",  "rep",   "att">;
2503 def : MnemonicAlias<"repz",  "rep",   "att">;
2504 def : MnemonicAlias<"repnz", "repne", "att">;
2505
2506 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2507 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2508 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2509
2510 def : MnemonicAlias<"salb", "shlb", "att">;
2511 def : MnemonicAlias<"salw", "shlw", "att">;
2512 def : MnemonicAlias<"sall", "shll", "att">;
2513 def : MnemonicAlias<"salq", "shlq", "att">;
2514
2515 def : MnemonicAlias<"smovb", "movsb", "att">;
2516 def : MnemonicAlias<"smovw", "movsw", "att">;
2517 def : MnemonicAlias<"smovl", "movsl", "att">;
2518 def : MnemonicAlias<"smovq", "movsq", "att">;
2519
2520 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2521 def : MnemonicAlias<"verrw", "verr", "att">;
2522
2523 // System instruction aliases.
2524 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2525 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2526 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2527 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2528
2529 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2530 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2531 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2532 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2533 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2534 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2535 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2536 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2537 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2538 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2539 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2540 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2541
2542
2543 // Floating point stack aliases.
2544 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2545 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2546 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2547 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2548 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2549 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2550 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2551 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2552 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2553 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2554 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2555 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2556 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2557 def : MnemonicAlias<"fwait",    "wait">;
2558
2559
2560 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2561                     string VariantName>
2562   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2563                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2564
2565 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2566 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2567 /// example "setz" -> "sete".
2568 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2569                                         string V = ""> {
2570   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2571   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2572   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2573   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2574   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2575   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2576   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2577   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2578   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2579   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2580
2581   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2582   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2583   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2584   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2585 }
2586
2587 // Aliases for set<CC>
2588 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2589 // Aliases for j<CC>
2590 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2591 // Aliases for cmov<CC>{w,l,q}
2592 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2593 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2594 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2595 // No size suffix for intel-style asm.
2596 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2597
2598
2599 //===----------------------------------------------------------------------===//
2600 // Assembler Instruction Aliases
2601 //===----------------------------------------------------------------------===//
2602
2603 // aad/aam default to base 10 if no operand is specified.
2604 def : InstAlias<"aad", (AAD8i8 10)>;
2605 def : InstAlias<"aam", (AAM8i8 10)>;
2606
2607 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2608 // Likewise for btc/btr/bts.
2609 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2610                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2611 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2612                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2613 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2614                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2615 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2616                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2617
2618 // clr aliases.
2619 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2620 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2621 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2622 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2623
2624 // lods aliases. Accept the destination being omitted because it's implicit
2625 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2626 // in the destination.
2627 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2628 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2629 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2630 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2631 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2632 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2633 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2634 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2635
2636 // stos aliases. Accept the source being omitted because it's implicit in
2637 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2638 // in the source.
2639 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2640 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2641 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2642 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2643 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2644 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2645 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2646 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2647
2648 // scas aliases. Accept the destination being omitted because it's implicit
2649 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2650 // in the destination.
2651 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2652 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2653 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2654 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2655 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2656 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2657 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2658 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2659
2660 // div and idiv aliases for explicit A register.
2661 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2662 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2663 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2664 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2665 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2666 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2667 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2668 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2669 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2670 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2671 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2672 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2673 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2674 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2675 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2676 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2677
2678
2679
2680 // Various unary fpstack operations default to operating on on ST1.
2681 // For example, "fxch" -> "fxch %st(1)"
2682 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2683 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2684 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2685 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2686 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2687 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2688 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2689 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2690 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2691 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2692 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2693 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2694 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2695 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2696 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2697
2698 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2699 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2700 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2701 // gas.
2702 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2703  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2704                  (Inst RST:$op), EmitAlias>;
2705  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2706                  (Inst ST0), EmitAlias>;
2707 }
2708
2709 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2710 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2711 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2712 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2713 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2714 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2715 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2716 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2717 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2718 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2719 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2720 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2721 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2722 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2723 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2724 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2725
2726
2727 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2728 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2729 // solely because gas supports it.
2730 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2731 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2732 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2733 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2734 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2735 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2736
2737 // We accept "fnstsw %eax" even though it only writes %ax.
2738 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2739 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2740 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2741
2742 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2743 // this is compatible with what GAS does.
2744 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2745 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2746 def : InstAlias<"lcall {*}$dst",    (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2747 def : InstAlias<"ljmp {*}$dst",     (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2748 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2749 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2750 def : InstAlias<"lcall {*}$dst",    (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2751 def : InstAlias<"ljmp {*}$dst",     (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2752
2753 def : InstAlias<"call {*}$dst",     (CALL64m i64mem:$dst), 0>, Requires<[In64BitMode]>;
2754 def : InstAlias<"jmp {*}$dst",      (JMP64m  i64mem:$dst), 0>, Requires<[In64BitMode]>;
2755 def : InstAlias<"call {*}$dst",     (CALL32m i32mem:$dst), 0>, Requires<[In32BitMode]>;
2756 def : InstAlias<"jmp {*}$dst",      (JMP32m  i32mem:$dst), 0>, Requires<[In32BitMode]>;
2757 def : InstAlias<"call {*}$dst",     (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2758 def : InstAlias<"jmp {*}$dst",      (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2759
2760
2761 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2762 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm), 0>;
2763 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm), 0>;
2764 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm), 0>;
2765 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm), 0>;
2766 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri32 GR64:$r, GR64:$r, i64i32imm:$imm), 0>;
2767 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm), 0>;
2768
2769 // inb %dx -> inb %al, %dx
2770 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2771 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2772 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2773 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2774 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2775 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2776
2777
2778 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2779 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2780 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2781 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2782 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2783 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2784 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2785 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2786 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2787
2788 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2789 // the move.  All segment/mem forms are equivalent, this has the shortest
2790 // encoding.
2791 def : InstAlias<"mov {$mem, $seg|$seg, $mem}", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2792 def : InstAlias<"mov {$seg, $mem|$mem, $seg}", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2793
2794 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2795 def : InstAlias<"movq {$imm, $reg|$reg, $imm}", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2796
2797 // Match 'movq GR64, MMX' as an alias for movd.
2798 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2799                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2800 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2801                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2802
2803 // movsx aliases
2804 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2805 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2806 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2807 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2808 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2809 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2810 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2811
2812 // movzx aliases
2813 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2814 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2815 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2816 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2817 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2818 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2819 // Note: No GR32->GR64 movzx form.
2820
2821 // outb %dx -> outb %al, %dx
2822 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2823 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2824 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2825 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2826 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2827 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2828
2829 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2830 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2831 // errors, since its encoding is the most compact.
2832 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2833
2834 // shld/shrd op,op -> shld op, op, CL
2835 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2836 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2837 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2838 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2839 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2840 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2841
2842 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2843 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2844 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2845 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2846 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2847 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2848
2849 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2850  *  matching a fixed immediate like $1.
2851 // "shl X, $1" is an alias for "shl X".
2852 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2853  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2854                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2855  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2856                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2857  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2858                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2859  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2860                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2861  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2862                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2863  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2864                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2865  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2866                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2867  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2868                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2869 }
2870
2871 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2872 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2873 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2874 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2875 FIXME */
2876
2877 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2878 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2879                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2880 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2881                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2882 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2883                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2884 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2885                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2886
2887 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2888 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2889                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2890 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2891                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2892 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2893                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2894 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2895                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2896
2897 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2898 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2899 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2900                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2901 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2902                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2903 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;