lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 // This file describes the X86 instruction set, defining the instructions, and
   4 // properties of the instructions which are needed for code generation, machine
   5 // code emission, and analysis.
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 // Format specifies the encoding used by the instruction.  This is part of the
  10 // ad-hoc solution used to emit machine instruction encodings by our machine
  11 // code emitter.
  12 class Format<bits<5> val> {
  13   bits<5> Value = val;
  14 }
  15
  16 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  17 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  18 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  19 def MRMSrcMem  : Format<6>;
  20 def MRMS0r : Format<16>; def MRMS1r : Format<17>; def MRMS2r : Format<18>;
  21 def MRMS3r : Format<19>; def MRMS4r : Format<20>; def MRMS5r : Format<21>;
  22 def MRMS6r : Format<22>; def MRMS7r : Format<23>;
  23 def MRMS0m : Format<24>; def MRMS1m : Format<25>; def MRMS2m : Format<26>;
  24 def MRMS3m : Format<27>; def MRMS4m : Format<28>; def MRMS5m : Format<29>;
  25 def MRMS6m : Format<30>; def MRMS7m : Format<31>;
  26
  27 // ArgType - This specifies the argument type used by an instruction. This is
  28 // part of the ad-hoc solution used to emit machine instruction encodings by our
  29 // machine code emitter.
  30 class ArgType<bits<3> val> {
  31   bits<3> Value = val;
  32 }
  33 def NoArg  : ArgType<0>;
  34 def Arg8   : ArgType<1>;
  35 def Arg16  : ArgType<2>;
  36 def Arg32  : ArgType<3>;
  37 def Arg64  : ArgType<4>;   // 64 bit int argument for FILD64
  38 def ArgF32 : ArgType<5>;
  39 def ArgF64 : ArgType<6>;
  40 def ArgF80 : ArgType<6>;
  41
  42 // FPFormat - This specifies what form this FP instruction has.  This is used by
  43 // the Floating-Point stackifier pass.
  44 class FPFormat<bits<3> val> {
  45   bits<3> Value = val;
  46 }
  47 def NotFP      : FPFormat<0>;
  48 def ZeroArgFP  : FPFormat<1>;
  49 def OneArgFP   : FPFormat<2>;
  50 def OneArgFPRW : FPFormat<3>;
  51 def TwoArgFP   : FPFormat<4>;
  52 def SpecialFP  : FPFormat<5>;
  53
  54
  55 class X86Inst<string nam, bits<8> opcod, Format f, ArgType a> : Instruction {
  56   let Namespace = "X86";
  57
  58   let Name = nam;
  59   bits<8> Opcode = opcod;
  60   Format Form = f;
  61   bits<5> FormBits = Form.Value;
  62   ArgType Type = a;
  63   bits<3> TypeBits = Type.Value;
  64
  65   // Attributes specific to X86 instructions...
  66   bit hasOpSizePrefix = 0; // Does this inst have a 0x66 prefix?
  67   bit printImplicitUses = 0; // Should we print implicit uses of this inst?
  68
  69   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
  70   FPFormat FPForm;          // What flavor of FP instruction is this?
  71   bits<3> FPFormBits = 0;
  72 }
  73
  74 class Imp<list<Register> uses, list<Register> defs> {
  75   list<Register> Uses = uses;
  76   list<Register> Defs = defs;
  77 }
  78
  79 class Pattern<dag P> {
  80   dag Pattern = P;
  81 }
  82
  83
  84 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  85 // emitter that various prefix bytes are required.
  86 class OpSize { bit hasOpSizePrefix = 1; }
  87 class TB     { bits<4> Prefix = 1; }
  88 class D8     { bits<4> Prefix = 2; }
  89 class D9     { bits<4> Prefix = 3; }
  90 class DA     { bits<4> Prefix = 4; }
  91 class DB     { bits<4> Prefix = 5; }
  92 class DC     { bits<4> Prefix = 6; }
  93 class DD     { bits<4> Prefix = 7; }
  94 class DE     { bits<4> Prefix = 8; }
  95 class DF     { bits<4> Prefix = 9; }
  96
  97
  98
  99 //===----------------------------------------------------------------------===//
 100 // Instruction list...
 101 //
 102
 103 def PHI : X86Inst<"PHI", 0, Pseudo, NoArg>;          // PHI node...
 104
 105 def NOOP : X86Inst<"nop", 0x90, RawFrm, NoArg>;    // nop
 106
 107 def ADJCALLSTACKDOWN : X86Inst<"ADJCALLSTACKDOWN", 0, Pseudo, NoArg>;
 108 def ADJCALLSTACKUP   : X86Inst<"ADJCALLSTACKUP",   0, Pseudo, NoArg>;
 109 def IMPLICIT_USE     : X86Inst<"IMPLICIT_USE",     0, Pseudo, NoArg>;
 110 def IMPLICIT_DEF     : X86Inst<"IMPLICIT_DEF",     0, Pseudo, NoArg>;
 111
 112 //===----------------------------------------------------------------------===//
 113 //  Control Flow Instructions...
 114 //
 115
 116 // Return instruction...
 117 let isTerminator = 1, isReturn = 1 in
 118   def RET : X86Inst<"ret", 0xC3, RawFrm, NoArg>, Pattern<(retvoid)>;
 119
 120 // All branches are RawFrm, Void, Branch, and Terminators
 121 let isBranch = 1, isTerminator = 1 in
 122   class IBr<string name, bits<8> opcode> : X86Inst<name, opcode, RawFrm, NoArg>;
 123
 124 def JMP : IBr<"jmp", 0xE9>;
 125 def JB  : IBr<"jb" , 0x82>, TB;
 126 def JAE : IBr<"jae", 0x83>, TB;
 127 def JE  : IBr<"je" , 0x84>, TB;
 128 def JNE : IBr<"jne", 0x85>, TB;
 129 def JBE : IBr<"jbe", 0x86>, TB;
 130 def JA  : IBr<"ja" , 0x87>, TB;
 131 def JL  : IBr<"jl" , 0x8C>, TB;
 132 def JGE : IBr<"jge", 0x8D>, TB;
 133 def JLE : IBr<"jle", 0x8E>, TB;
 134 def JG  : IBr<"jg" , 0x8F>, TB;
 135
 136
 137 //===----------------------------------------------------------------------===//
 138 //  Call Instructions...
 139 //
 140 let isCall = 1 in
 141   // All calls clobber the non-callee saved registers...
 142   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6] in {
 143     def CALLpcrel32 : X86Inst<"call", 0xE8, RawFrm, NoArg>;
 144     def CALLr32     : X86Inst<"call", 0xFF, MRMS2r, Arg32>;
 145     def CALLm32     : X86Inst<"call", 0xFF, MRMS2m, Arg32>;
 146   }
 147
 148
 149 //===----------------------------------------------------------------------===//
 150 //  Miscellaneous Instructions...
 151 //
 152 def LEAVE    : X86Inst<"leave", 0xC9, RawFrm, NoArg>, Imp<[EBP], [EBP]>;
 153
 154 let isTwoAddress = 1 in                                      // R32 = bswap R32
 155   def BSWAPr32 : X86Inst<"bswap", 0xC8, AddRegFrm, Arg32>, TB;
 156
 157 def XCHGrr8  : X86Inst<"xchg", 0x86, MRMDestReg, Arg8>;         // xchg R8, R8
 158 def XCHGrr16 : X86Inst<"xchg", 0x87, MRMDestReg, Arg16>, OpSize;// xchg R16, R16
 159 def XCHGrr32 : X86Inst<"xchg", 0x87, MRMDestReg, Arg32>;        // xchg R32, R32
 160
 161 def LEAr16 : X86Inst<"lea", 0x8D, MRMSrcMem, Arg16>, OpSize; // R16 = lea [mem]
 162 def LEAr32 : X86Inst<"lea", 0x8D, MRMSrcMem, Arg32>;         // R32 = lea [mem]
 163
 164 //===----------------------------------------------------------------------===//
 165 //  Move Instructions...
 166 //
 167 def MOVrr8  : X86Inst<"mov", 0x88, MRMDestReg, Arg8>,          Pattern<(set R8 , R8 )>;
 168 def MOVrr16 : X86Inst<"mov", 0x89, MRMDestReg, Arg16>, OpSize, Pattern<(set R16, R16)>;
 169 def MOVrr32 : X86Inst<"mov", 0x89, MRMDestReg, Arg32>,         Pattern<(set R32, R32)>;
 170 def MOVir8  : X86Inst<"mov", 0xB0, AddRegFrm , Arg8>,          Pattern<(set R8 , imm )>;
 171 def MOVir16 : X86Inst<"mov", 0xB8, AddRegFrm , Arg16>, OpSize, Pattern<(set R16, imm)>;
 172 def MOVir32 : X86Inst<"mov", 0xB8, AddRegFrm , Arg32>,         Pattern<(set R32, imm)>;
 173 def MOVim8  : X86Inst<"mov", 0xC6, MRMS0m    , Arg8>;             // [mem] = imm8
 174 def MOVim16 : X86Inst<"mov", 0xC7, MRMS0m    , Arg16>, OpSize;    // [mem] = imm16
 175 def MOVim32 : X86Inst<"mov", 0xC7, MRMS0m    , Arg32>;            // [mem] = imm32
 176
 177 def MOVmr8  : X86Inst<"mov", 0x8A, MRMSrcMem , Arg8>;             // R8  = [mem]
 178 def MOVmr16 : X86Inst<"mov", 0x8B, MRMSrcMem , Arg16>, OpSize;    // R16 = [mem]
 179 def MOVmr32 : X86Inst<"mov", 0x8B, MRMSrcMem , Arg32>;            // R32 = [mem]
 180
 181 def MOVrm8  : X86Inst<"mov", 0x88, MRMDestMem, Arg8>;             // [mem] = R8
 182 def MOVrm16 : X86Inst<"mov", 0x89, MRMDestMem, Arg16>, OpSize;    // [mem] = R16
 183 def MOVrm32 : X86Inst<"mov", 0x89, MRMDestMem, Arg32>;            // [mem] = R32
 184
 185 //===----------------------------------------------------------------------===//
 186 //  Fixed-Register Multiplication and Division Instructions...
 187 //
 188
 189 // Extra precision multiplication
 190 def MULr8  : X86Inst<"mul", 0xF6, MRMS4r, Arg8 >, Imp<[AL],[AX]>;               // AL,AH = AL*R8
 191 def MULr16 : X86Inst<"mul", 0xF7, MRMS4r, Arg16>, Imp<[AX],[AX,DX]>, OpSize;    // AX,DX = AX*R16
 192 def MULr32 : X86Inst<"mul", 0xF7, MRMS4r, Arg32>, Imp<[EAX],[EAX,EDX]>;         // EAX,EDX = EAX*R32
 193
 194 // unsigned division/remainder
 195 def DIVr8  : X86Inst<"div", 0xF6, MRMS6r, Arg8 >, Imp<[AX],[AX]>;               // AX/r8 = AL,AH
 196 def DIVr16 : X86Inst<"div", 0xF7, MRMS6r, Arg16>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/r16 = AX,DX
 197 def DIVr32 : X86Inst<"div", 0xF7, MRMS6r, Arg32>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/r32 = EAX,EDX
 198
 199 // signed division/remainder
 200 def IDIVr8 : X86Inst<"idiv",0xF6, MRMS7r, Arg8 >, Imp<[AX],[AX]>;               // AX/r8 = AL,AH
 201 def IDIVr16: X86Inst<"idiv",0xF7, MRMS7r, Arg16>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/r16 = AX,DX
 202 def IDIVr32: X86Inst<"idiv",0xF7, MRMS7r, Arg32>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/r32 = EAX,EDX
 203
 204 // Sign-extenders for division
 205 def CBW    : X86Inst<"cbw", 0x98, RawFrm, Arg8 >, Imp<[AL],[AH]>;               // AX = signext(AL)
 206 def CWD    : X86Inst<"cwd", 0x99, RawFrm, Arg8 >, Imp<[AX],[DX]>;               // DX:AX = signext(AX)
 207 def CDQ    : X86Inst<"cdq", 0x99, RawFrm, Arg8 >, Imp<[EAX],[EDX]>;             // EDX:EAX = signext(EAX)
 208
 209
 210 //===----------------------------------------------------------------------===//
 211 //  Two address Instructions...
 212 //
 213 let isTwoAddress = 1 in {  // Define some helper classes to make defs shorter.
 214   class I2A8 <string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg8>;
 215   class I2A16<string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg16>;
 216   class I2A32<string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg32>;
 217 }
 218
 219 // Arithmetic...
 220 def ADDrr8   : I2A8 <"add", 0x00, MRMDestReg>,         Pattern<(set R8 , (plus R8 , R8 ))>;
 221 def ADDrr16  : I2A16<"add", 0x01, MRMDestReg>, OpSize, Pattern<(set R16, (plus R16, R16))>;
 222 def ADDrr32  : I2A32<"add", 0x01, MRMDestReg>,         Pattern<(set R32, (plus R32, R32))>;
 223 def ADDri8   : I2A8 <"add", 0x80, MRMS0r    >,         Pattern<(set R8 , (plus R8 , imm))>;
 224 def ADDri16  : I2A16<"add", 0x81, MRMS0r    >, OpSize, Pattern<(set R16, (plus R16, imm))>;
 225 def ADDri32  : I2A32<"add", 0x81, MRMS0r    >,         Pattern<(set R32, (plus R32, imm))>;
 226
 227 def ADCrr32  : I2A32<"adc", 0x11, MRMDestReg>;                // R32 += imm32+Carry
 228
 229 def SUBrr8   : I2A8 <"sub", 0x28, MRMDestReg>,         Pattern<(set R8 , (minus R8 , R8 ))>;
 230 def SUBrr16  : I2A16<"sub", 0x29, MRMDestReg>, OpSize, Pattern<(set R16, (minus R16, R16))>;
 231 def SUBrr32  : I2A32<"sub", 0x29, MRMDestReg>,         Pattern<(set R32, (minus R32, R32))>;
 232 def SUBri8   : I2A8 <"sub", 0x80, MRMS5r    >,         Pattern<(set R8 , (minus R8 , imm))>;
 233 def SUBri16  : I2A16<"sub", 0x81, MRMS5r    >, OpSize, Pattern<(set R16, (minus R16, imm))>;
 234 def SUBri32  : I2A32<"sub", 0x81, MRMS5r    >,         Pattern<(set R32, (minus R32, imm))>;
 235
 236 def SBBrr32  : I2A32<"sbb", 0x19, MRMDestReg>;                // R32 -= R32+Carry
 237
 238 def IMULr16  : I2A16<"imul", 0xAF, MRMSrcReg>, TB, OpSize, Pattern<(set R16, (times R16, R16))>;
 239 def IMULr32  : I2A32<"imul", 0xAF, MRMSrcReg>, TB        , Pattern<(set R32, (times R32, R32))>;
 240
 241 // Logical operators...
 242 def ANDrr8   : I2A8 <"and", 0x20, MRMDestReg>,         Pattern<(set R8 , (and R8 , R8 ))>;
 243 def ANDrr16  : I2A16<"and", 0x21, MRMDestReg>, OpSize, Pattern<(set R16, (and R16, R16))>;
 244 def ANDrr32  : I2A32<"and", 0x21, MRMDestReg>,         Pattern<(set R32, (and R32, R32))>;
 245 def ANDri8   : I2A8 <"and", 0x80, MRMS4r    >,         Pattern<(set R8 , (and R8 , imm))>;
 246 def ANDri16  : I2A16<"and", 0x81, MRMS4r    >, OpSize, Pattern<(set R16, (and R16, imm))>;
 247 def ANDri32  : I2A32<"and", 0x81, MRMS4r    >,         Pattern<(set R32, (and R32, imm))>;
 248
 249 def ORrr8    : I2A8 <"or" , 0x08, MRMDestReg>,         Pattern<(set R8 , (or  R8 , R8 ))>;
 250 def ORrr16   : I2A16<"or" , 0x09, MRMDestReg>, OpSize, Pattern<(set R16, (or  R16, R16))>;
 251 def ORrr32   : I2A32<"or" , 0x09, MRMDestReg>,         Pattern<(set R32, (or  R32, R32))>;
 252 def ORri8    : I2A8 <"or" , 0x80, MRMS1r    >,         Pattern<(set R8 , (or  R8 , imm))>;
 253 def ORri16   : I2A16<"or" , 0x81, MRMS1r    >, OpSize, Pattern<(set R16, (or  R16, imm))>;
 254 def ORri32   : I2A32<"or" , 0x81, MRMS1r    >,         Pattern<(set R32, (or  R32, imm))>;
 255
 256 def XORrr8   : I2A8 <"xor", 0x30, MRMDestReg>,         Pattern<(set R8 , (xor R8 , R8 ))>;
 257 def XORrr16  : I2A16<"xor", 0x31, MRMDestReg>, OpSize, Pattern<(set R16, (xor R16, R16))>;
 258 def XORrr32  : I2A32<"xor", 0x31, MRMDestReg>,         Pattern<(set R32, (xor R32, R32))>;
 259 def XORri8   : I2A8 <"xor", 0x80, MRMS6r    >,         Pattern<(set R8 , (xor R8 , imm))>;
 260 def XORri16  : I2A16<"xor", 0x81, MRMS6r    >, OpSize, Pattern<(set R16, (xor R16, imm))>;
 261 def XORri32  : I2A32<"xor", 0x81, MRMS6r    >,         Pattern<(set R32, (xor R32, imm))>;
 262
 263 // Test instructions are just like AND, except they don't generate a result.
 264 def TESTrr8  : X86Inst<"test", 0x84, MRMDestReg, Arg8 >;          // flags = R8  & R8
 265 def TESTrr16 : X86Inst<"test", 0x85, MRMDestReg, Arg16>, OpSize;  // flags = R16 & R16
 266 def TESTrr32 : X86Inst<"test", 0x85, MRMDestReg, Arg32>;          // flags = R32 & R32
 267 def TESTri8  : X86Inst<"test", 0xF6, MRMS0r    , Arg8 >;          // flags = R8  & imm8
 268 def TESTri16 : X86Inst<"test", 0xF7, MRMS0r    , Arg16>, OpSize;  // flags = R16 & imm16
 269 def TESTri32 : X86Inst<"test", 0xF7, MRMS0r    , Arg32>;          // flags = R32 & imm32
 270
 271 // Shift instructions
 272 class UsesCL { list<Register> Uses = [CL]; bit printImplicitUses = 1; }
 273
 274 def SHLrr8   : I2A8 <"shl", 0xD2, MRMS4r    >        , UsesCL; // R8  <<= cl
 275 def SHLrr16  : I2A8 <"shl", 0xD3, MRMS4r    >, OpSize, UsesCL; // R16 <<= cl
 276 def SHLrr32  : I2A8 <"shl", 0xD3, MRMS4r    >        , UsesCL; // R32 <<= cl
 277 def SHLir8   : I2A8 <"shl", 0xC0, MRMS4r    >;                 // R8  <<= imm8
 278 def SHLir16  : I2A8 <"shl", 0xC1, MRMS4r    >, OpSize;         // R16 <<= imm16
 279 def SHLir32  : I2A8 <"shl", 0xC1, MRMS4r    >;                 // R32 <<= imm32
 280 def SHRrr8   : I2A8 <"shr", 0xD2, MRMS5r    >        , UsesCL; // R8  >>= cl
 281 def SHRrr16  : I2A8 <"shr", 0xD3, MRMS5r    >, OpSize, UsesCL; // R16 >>= cl
 282 def SHRrr32  : I2A8 <"shr", 0xD3, MRMS5r    >        , UsesCL; // R32 >>= cl
 283 def SHRir8   : I2A8 <"shr", 0xC0, MRMS5r    >;                 // R8  >>= imm8
 284 def SHRir16  : I2A8 <"shr", 0xC1, MRMS5r    >, OpSize;         // R16 >>= imm16
 285 def SHRir32  : I2A8 <"shr", 0xC1, MRMS5r    >;                 // R32 >>= imm32
 286 def SARrr8   : I2A8 <"sar", 0xD2, MRMS7r    >        , UsesCL; // R8  >>>= cl
 287 def SARrr16  : I2A8 <"sar", 0xD3, MRMS7r    >, OpSize, UsesCL; // R16 >>>= cl
 288 def SARrr32  : I2A8 <"sar", 0xD3, MRMS7r    >        , UsesCL; // R32 >>>= cl
 289 def SARir8   : I2A8 <"sar", 0xC0, MRMS7r    >;                 // R8  >>>= imm8
 290 def SARir16  : I2A8 <"sar", 0xC1, MRMS7r    >, OpSize;         // R16 >>>= imm16
 291 def SARir32  : I2A8 <"sar", 0xC1, MRMS7r    >;                 // R32 >>>= imm32
 292
 293 def SHLDrr32 : I2A8 <"shld", 0xA5, MRMDestReg>, TB, UsesCL;   // R32 <<= R32,R32 cl
 294 def SHLDir32 : I2A8 <"shld", 0xA4, MRMDestReg>, TB;           // R32 <<= R32,R32 imm8
 295 def SHRDrr32 : I2A8 <"shrd", 0xAD, MRMDestReg>, TB, UsesCL;   // R32 >>= R32,R32 cl
 296 def SHRDir32 : I2A8 <"shrd", 0xAC, MRMDestReg>, TB;           // R32 >>= R32,R32 imm8
 297
 298 // Condition code ops, incl. set if equal/not equal/...
 299 def SAHF     : X86Inst<"sahf" , 0x9E, RawFrm, Arg8>, Imp<[AH],[]>;  // flags = AH
 300 def SETBr    : X86Inst<"setb" , 0x92, MRMS0r, Arg8>, TB;            // R8 = <  unsign
 301 def SETAEr   : X86Inst<"setae", 0x93, MRMS0r, Arg8>, TB;            // R8 = >= unsign
 302 def SETEr    : X86Inst<"sete" , 0x94, MRMS0r, Arg8>, TB;            // R8 = ==
 303 def SETNEr   : X86Inst<"setne", 0x95, MRMS0r, Arg8>, TB;            // R8 = !=
 304 def SETBEr   : X86Inst<"setbe", 0x96, MRMS0r, Arg8>, TB;            // R8 = <= unsign
 305 def SETAr    : X86Inst<"seta" , 0x97, MRMS0r, Arg8>, TB;            // R8 = >  signed
 306 def SETLr    : X86Inst<"setl" , 0x9C, MRMS0r, Arg8>, TB;            // R8 = <  signed
 307 def SETGEr   : X86Inst<"setge", 0x9D, MRMS0r, Arg8>, TB;            // R8 = >= signed
 308 def SETLEr   : X86Inst<"setle", 0x9E, MRMS0r, Arg8>, TB;            // R8 = <= signed
 309 def SETGr    : X86Inst<"setg" , 0x9F, MRMS0r, Arg8>, TB;            // R8 = <  signed
 310
 311 // Conditional moves.  These are modelled as X = cmovXX Y, Z.  Eventually
 312 // register allocated to cmovXX XY, Z
 313 def CMOVErr16 : I2A16<"cmove", 0x44, MRMSrcReg>, TB, OpSize;        // if ==, R16 = R16
 314 def CMOVNErr32: I2A32<"cmovne",0x45, MRMSrcReg>, TB;                // if !=, R32 = R32
 315
 316 // Integer comparisons
 317 def CMPrr8  : X86Inst<"cmp", 0x38, MRMDestReg, Arg8 >;              // compare R8, R8
 318 def CMPrr16 : X86Inst<"cmp", 0x39, MRMDestReg, Arg16>, OpSize;      // compare R16, R16
 319 def CMPrr32 : X86Inst<"cmp", 0x39, MRMDestReg, Arg32>;              // compare R32, R32
 320 def CMPri8  : X86Inst<"cmp", 0x80, MRMS7r    , Arg8 >;              // compare R8, imm8
 321 def CMPri16 : X86Inst<"cmp", 0x81, MRMS7r    , Arg16>, OpSize;      // compare R16, imm16
 322 def CMPri32 : X86Inst<"cmp", 0x81, MRMS7r    , Arg32>;              // compare R32, imm32
 323
 324 // Sign/Zero extenders
 325 def MOVSXr16r8 : X86Inst<"movsx", 0xBE, MRMSrcReg, Arg8>, TB, OpSize; // R16 = signext(R8)
 326 def MOVSXr32r8 : X86Inst<"movsx", 0xBE, MRMSrcReg, Arg8>, TB;         // R32 = signext(R8)
 327 def MOVSXr32r16: X86Inst<"movsx", 0xBF, MRMSrcReg, Arg8>, TB;         // R32 = signext(R16)
 328 def MOVZXr16r8 : X86Inst<"movzx", 0xB6, MRMSrcReg, Arg8>, TB, OpSize; // R16 = zeroext(R8)
 329 def MOVZXr32r8 : X86Inst<"movzx", 0xB6, MRMSrcReg, Arg8>, TB;         // R32 = zeroext(R8)
 330 def MOVZXr32r16: X86Inst<"movzx", 0xB7, MRMSrcReg, Arg8>, TB;         // R32 = zeroext(R16)
 331
 332
 333 //===----------------------------------------------------------------------===//
 334 // Floating point support
 335 //===----------------------------------------------------------------------===//
 336
 337 // FIXME: These need to indicate mod/ref sets for FP regs... & FP 'TOP'
 338
 339 // Floating point pseudo instructions...
 340 class FPInst<string n, bits<8> o, Format F, ArgType t, FPFormat fp>
 341   : X86Inst<n, o, F, t> { let FPForm = fp; let FPFormBits = FPForm.Value; }
 342
 343 def FpMOV : FPInst<"FMOV", 0, Pseudo, ArgF80, SpecialFP>;   // f1 = fmov f2
 344 def FpADD : FPInst<"FADD", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fadd f2, f3
 345 def FpSUB : FPInst<"FSUB", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fsub f2, f3
 346 def FpMUL : FPInst<"FMUL", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fmul f2, f3
 347 def FpDIV : FPInst<"FDIV", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fdiv f2, f3
 348
 349 def FpUCOM : FPInst<"FUCOM", 0, Pseudo, ArgF80, TwoArgFP>;  // FPSW = fucom f1, f2
 350
 351 def FpGETRESULT : FPInst<"FGETRESULT",0, Pseudo, ArgF80, SpecialFP>;  // FPR = ST(0)
 352
 353 def FpSETRESULT : FPInst<"FSETRESULT",0, Pseudo, ArgF80, SpecialFP>;  // ST(0) = FPR
 354
 355 // Floating point loads & stores...
 356 def FLDrr   : FPInst<"fld"   , 0xC0, AddRegFrm, ArgF80, NotFP>, D9;   // push(ST(i))
 357 def FLDr32  : FPInst<"fld"   , 0xD9, MRMS0m   , ArgF32, ZeroArgFP>;        // load float
 358 def FLDr64  : FPInst<"fld"   , 0xDD, MRMS0m   , ArgF64, ZeroArgFP>;        // load double
 359 def FLDr80  : FPInst<"fld"   , 0xDB, MRMS5m   , ArgF80, ZeroArgFP>;        // load extended
 360 def FILDr16 : FPInst<"fild"  , 0xDF, MRMS0m   , Arg16 , ZeroArgFP>;        // load signed short
 361 def FILDr32 : FPInst<"fild"  , 0xDB, MRMS0m   , Arg32 , ZeroArgFP>;        // load signed int
 362 def FILDr64 : FPInst<"fild"  , 0xDF, MRMS5m   , Arg64 , ZeroArgFP>;        // load signed long
 363
 364 def FSTr32   : FPInst<"fst" , 0xD9, MRMS2m   , ArgF32, OneArgFP>;          // store float
 365 def FSTr64   : FPInst<"fst" , 0xDD, MRMS2m   , ArgF64, OneArgFP>;          // store double
 366 def FSTPr32  : FPInst<"fstp", 0xD9, MRMS3m   , ArgF32, OneArgFP>;          // store float, pop
 367 def FSTPr64  : FPInst<"fstp", 0xDD, MRMS3m   , ArgF64, OneArgFP>;          // store double, pop
 368 def FSTPr80  : FPInst<"fstp", 0xDB, MRMS7m   , ArgF80, OneArgFP>;          // store extended, pop
 369 def FSTrr    : FPInst<"fst" , 0xD0, AddRegFrm, ArgF80, NotFP   >, DD;      // ST(i) = ST(0)
 370 def FSTPrr   : FPInst<"fstp", 0xD8, AddRegFrm, ArgF80, NotFP   >, DD;      // ST(i) = ST(0), pop
 371
 372 def FISTr16  : FPInst<"fist",    0xDF, MRMS2m, Arg16 , OneArgFP>;          // store signed short
 373 def FISTr32  : FPInst<"fist",    0xDB, MRMS2m, Arg32 , OneArgFP>;          // store signed int
 374 def FISTPr16 : FPInst<"fistp",   0xDF, MRMS3m, Arg16 , NotFP   >;          // store signed short, pop
 375 def FISTPr32 : FPInst<"fistp",   0xDB, MRMS3m, Arg32 , NotFP   >;          // store signed int, pop
 376 def FISTPr64 : FPInst<"fistpll", 0xDF, MRMS7m, Arg64 , OneArgFP>;          // store signed long, pop
 377
 378 def FXCH     : FPInst<"fxch",    0xC8, AddRegFrm, ArgF80, NotFP>, D9;      // fxch ST(i), ST(0)
 379
 380 // Floating point constant loads...
 381 def FLD0 : FPInst<"fldz", 0xEE, RawFrm, ArgF80, ZeroArgFP>, D9;
 382 def FLD1 : FPInst<"fld1", 0xE8, RawFrm, ArgF80, ZeroArgFP>, D9;
 383
 384 // Binary arithmetic operations...
 385 class FPST0rInst<string n, bits<8> o>
 386   : X86Inst<n, o, AddRegFrm, ArgF80>, D8 {
 387   list<Register> Uses = [ST0];
 388   list<Register> Defs = [ST0];
 389 }
 390 class FPrST0Inst<string n, bits<8> o>
 391   : X86Inst<n, o, AddRegFrm, ArgF80>, DC {
 392   bit printImplicitUses = 1;
 393   list<Register> Uses = [ST0];
 394 }
 395 class FPrST0PInst<string n, bits<8> o>
 396   : X86Inst<n, o, AddRegFrm, ArgF80>, DE {
 397   list<Register> Uses = [ST0];
 398 }
 399
 400 def FADDST0r   : FPST0rInst <"fadd",    0xC0>;
 401 def FADDrST0   : FPrST0Inst <"fadd",    0xC0>;
 402 def FADDPrST0  : FPrST0PInst<"faddp",   0xC0>;
 403
 404 def FSUBRST0r  : FPST0rInst <"fsubr",   0xE8>;
 405 def FSUBrST0   : FPrST0Inst <"fsub",    0xE8>;
 406 def FSUBPrST0  : FPrST0PInst<"fsubp",   0xE8>;
 407
 408 def FSUBST0r   : FPST0rInst <"fsub",    0xE0>;
 409 def FSUBRrST0  : FPrST0Inst <"fsubr",   0xE0>;
 410 def FSUBRPrST0 : FPrST0PInst<"fsubrp",  0xE0>;
 411
 412 def FMULST0r   : FPST0rInst <"fmul",    0xC8>;
 413 def FMULrST0   : FPrST0Inst <"fmul",    0xC8>;
 414 def FMULPrST0  : FPrST0PInst<"fmulp",   0xC8>;
 415
 416 def FDIVRST0r  : FPST0rInst <"fdivr",   0xF8>;
 417 def FDIVrST0   : FPrST0Inst <"fdiv",    0xF8>;
 418 def FDIVPrST0  : FPrST0PInst<"fdivp",   0xF8>;
 419
 420 def FDIVST0r   : FPST0rInst <"fdiv",    0xF0>;   // ST(0) = ST(0) / ST(i)
 421 def FDIVRrST0  : FPrST0Inst <"fdivr",   0xF0>;   // ST(i) = ST(0) / ST(i)
 422 def FDIVRPrST0 : FPrST0PInst<"fdivrp",  0xF0>;   // ST(i) = ST(0) / ST(i), pop
 423
 424 // Floating point compares
 425 def FUCOMr    : X86Inst<"fucom"  , 0xE0, AddRegFrm, ArgF80>, DD, Imp<[ST0],[]>;  // FPSW = compare ST(0) with ST(i)
 426 def FUCOMPr   : X86Inst<"fucomp" , 0xE8, AddRegFrm, ArgF80>, DD, Imp<[ST0],[]>;  // FPSW = compare ST(0) with ST(i), pop
 427 def FUCOMPPr  : X86Inst<"fucompp", 0xE9, RawFrm   , ArgF80>, DA, Imp<[ST0],[]>;  // compare ST(0) with ST(1), pop, pop
 428
 429 // Floating point flag ops
 430 def FNSTSWr8  : X86Inst<"fnstsw" , 0xE0, RawFrm   , ArgF80>, DF, Imp<[],[AX]>;   // AX = fp flags
 431 def FNSTCWm16 : X86Inst<"fnstcw" , 0xD9, MRMS7m   , Arg16 >;                     // [mem16] = X87 control world
 432 def FLDCWm16  : X86Inst<"fldcw"  , 0xD9, MRMS5m   , Arg16 >;                     // X87 control world = [mem16]