lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisSameAs<0, 2>,
  36                                             SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  39                                             [SDTCisSameAs<0, 2>,
  40                                              SDTCisSameAs<0, 3>,
  41                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  42
  43 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  44 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  45                                             [SDTCisSameAs<0, 2>,
  46                                              SDTCisSameAs<0, 3>,
  47                                              SDTCisInt<0>,
  48                                              SDTCisVT<1, i32>,
  49                                              SDTCisVT<4, i32>]>;
  50 // RES1, RES2, FLAGS = op LHS, RHS
  51 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  52                                             [SDTCisSameAs<0, 1>,
  53                                              SDTCisSameAs<0, 2>,
  54                                              SDTCisSameAs<0, 3>,
  55                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  56 def SDTX86BrCond  : SDTypeProfile<0, 3,
  57                                   [SDTCisVT<0, OtherVT>,
  58                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  59
  60 def SDTX86SetCC   : SDTypeProfile<1, 2,
  61                                   [SDTCisVT<0, i8>,
  62                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  63 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  64                                   [SDTCisInt<0>,
  65                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  66
  67 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  68
  69 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  70
  71 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  72                                      SDTCisVT<2, i8>]>;
  73 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  74
  75 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  76                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  77 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  78
  79 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  80 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  81                                         SDTCisVT<1, i32>]>;
  82
  83 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  84
  85 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  86                                                          SDTCisVT<1, iPTR>,
  87                                                          SDTCisVT<2, iPTR>]>;
  88
  89 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  90                                             SDTCisPtrTy<1>,
  91                                             SDTCisVT<2, i32>,
  92                                             SDTCisVT<3, i8>,
  93                                             SDTCisVT<4, i32>]>;
  94
  95 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  96
  97 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  98
  99 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
 100
 101 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 102
 103 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 104
 105 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 106
 107 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 108
 109 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 110
 111 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 112
 113 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 114
 115 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 116
 117 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 118                             [SDNPHasChain,SDNPSideEffect]>;
 119 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 120                         [SDNPHasChain]>;
 121 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 122                         [SDNPHasChain]>;
 123 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 124                         [SDNPHasChain]>;
 125
 126
 127 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 128 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 129 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 130 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 131
 132 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 133 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 134
 135 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 136 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 137                         [SDNPHasChain]>;
 138 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 139 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 140
 141 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 142
 143 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 144                         [SDNPHasChain, SDNPSideEffect]>;
 145
 146 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 147                         [SDNPHasChain, SDNPSideEffect]>;
 148
 149 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 150                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 151                          SDNPMayLoad, SDNPMemOperand]>;
 152 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 153                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 154                          SDNPMayLoad, SDNPMemOperand]>;
 155 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 156                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158
 159 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 160                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 161
 162 def X86vastart_save_xmm_regs :
 163                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 164                         SDT_X86VASTART_SAVE_XMM_REGS,
 165                         [SDNPHasChain, SDNPVariadic]>;
 166 def X86vaarg64 :
 167                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 168                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 169                          SDNPMemOperand]>;
 170 def X86callseq_start :
 171                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 172                         [SDNPHasChain, SDNPOutGlue]>;
 173 def X86callseq_end :
 174                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 175                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 176
 177 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 178                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 179                          SDNPVariadic]>;
 180
 181 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 182                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 183 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 184                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 185                          SDNPMayLoad]>;
 186
 187 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 189 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 191 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 192                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 193
 194 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 195 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 196
 197 def X86RecoverFrameAlloc : SDNode<"ISD::LOCAL_RECOVER",
 198                                   SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
 199                                                        SDTCisInt<1>]>>;
 200
 201 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 202                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 203
 204 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 205                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 206
 207 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 208                         [SDNPHasChain]>;
 209
 210 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 211                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 212                                                      SDTCisPtrTy<1>]>,
 213                                 [SDNPHasChain, SDNPSideEffect]>;
 214 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 215                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 216                                 [SDNPHasChain, SDNPSideEffect]>;
 217
 218 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 219                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 220
 221 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 224 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 229 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 230
 231 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 232 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 233 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 238                           [SDNPCommutative]>;
 239
 240 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 241
 242 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 243
 244 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 245                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 246
 247 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 248                           [SDNPHasChain]>;
 249
 250 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 251                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 252
 253 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 254                         [SDNPHasChain, SDNPOutGlue]>;
 255
 256 //===----------------------------------------------------------------------===//
 257 // X86 Operand Definitions.
 258 //
 259
 260 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 261 // the index operand of an address, to conform to x86 encoding restrictions.
 262 def ptr_rc_nosp : PointerLikeRegClass<1>;
 263
 264 // *mem - Operand definitions for the funky X86 addressing mode operands.
 265 //
 266 def X86MemAsmOperand : AsmOperandClass {
 267  let Name = "Mem";
 268 }
 269 let RenderMethod = "addMemOperands" in {
 270   def X86Mem8AsmOperand   : AsmOperandClass { let Name = "Mem8"; }
 271   def X86Mem16AsmOperand  : AsmOperandClass { let Name = "Mem16"; }
 272   def X86Mem32AsmOperand  : AsmOperandClass { let Name = "Mem32"; }
 273   def X86Mem64AsmOperand  : AsmOperandClass { let Name = "Mem64"; }
 274   def X86Mem80AsmOperand  : AsmOperandClass { let Name = "Mem80"; }
 275   def X86Mem128AsmOperand : AsmOperandClass { let Name = "Mem128"; }
 276   def X86Mem256AsmOperand : AsmOperandClass { let Name = "Mem256"; }
 277   def X86Mem512AsmOperand : AsmOperandClass { let Name = "Mem512"; }
 278   // Gather mem operands
 279   def X86MemVX32Operand : AsmOperandClass { let Name = "MemVX32"; }
 280   def X86MemVY32Operand : AsmOperandClass { let Name = "MemVY32"; }
 281   def X86MemVZ32Operand : AsmOperandClass { let Name = "MemVZ32"; }
 282   def X86MemVX64Operand : AsmOperandClass { let Name = "MemVX64"; }
 283   def X86MemVY64Operand : AsmOperandClass { let Name = "MemVY64"; }
 284   def X86MemVZ64Operand : AsmOperandClass { let Name = "MemVZ64"; }
 285   def X86MemVX32XOperand : AsmOperandClass { let Name = "MemVX32X"; }
 286   def X86MemVY32XOperand : AsmOperandClass { let Name = "MemVY32X"; }
 287   def X86MemVX64XOperand : AsmOperandClass { let Name = "MemVX64X"; }
 288   def X86MemVY64XOperand : AsmOperandClass { let Name = "MemVY64X"; }
 289 }
 290
 291 def X86AbsMemAsmOperand : AsmOperandClass {
 292   let Name = "AbsMem";
 293   let SuperClasses = [X86MemAsmOperand];
 294 }
 295
 296 class X86MemOperand<string printMethod,
 297           AsmOperandClass parserMatchClass = X86MemAsmOperand> : Operand<iPTR> {
 298   let PrintMethod = printMethod;
 299   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 300   let ParserMatchClass = parserMatchClass;
 301   let OperandType = "OPERAND_MEMORY";
 302 }
 303
 304 // Gather mem operands
 305 class X86VMemOperand<RegisterClass RC, string printMethod,
 306                      AsmOperandClass parserMatchClass>
 307     : X86MemOperand<printMethod, parserMatchClass> {
 308   let MIOperandInfo = (ops ptr_rc, i8imm, RC, i32imm, i8imm);
 309 }
 310
 311 def anymem : X86MemOperand<"printanymem">;
 312
 313 def opaque32mem : X86MemOperand<"printopaquemem">;
 314 def opaque48mem : X86MemOperand<"printopaquemem">;
 315 def opaque80mem : X86MemOperand<"printopaquemem">;
 316 def opaque512mem : X86MemOperand<"printopaquemem">;
 317
 318 def i8mem   : X86MemOperand<"printi8mem",   X86Mem8AsmOperand>;
 319 def i16mem  : X86MemOperand<"printi16mem",  X86Mem16AsmOperand>;
 320 def i32mem  : X86MemOperand<"printi32mem",  X86Mem32AsmOperand>;
 321 def i64mem  : X86MemOperand<"printi64mem",  X86Mem64AsmOperand>;
 322 def i128mem : X86MemOperand<"printi128mem", X86Mem128AsmOperand>;
 323 def i256mem : X86MemOperand<"printi256mem", X86Mem256AsmOperand>;
 324 def i512mem : X86MemOperand<"printi512mem", X86Mem512AsmOperand>;
 325 def f32mem  : X86MemOperand<"printf32mem",  X86Mem32AsmOperand>;
 326 def f64mem  : X86MemOperand<"printf64mem",  X86Mem64AsmOperand>;
 327 def f80mem  : X86MemOperand<"printf80mem",  X86Mem80AsmOperand>;
 328 def f128mem : X86MemOperand<"printf128mem", X86Mem128AsmOperand>;
 329 def f256mem : X86MemOperand<"printf256mem", X86Mem256AsmOperand>;
 330 def f512mem : X86MemOperand<"printf512mem", X86Mem512AsmOperand>;
 331
 332 def v512mem : X86VMemOperand<VR512, "printf512mem", X86Mem512AsmOperand>;
 333
 334 // Gather mem operands
 335 def vx32mem  : X86VMemOperand<VR128,  "printi32mem", X86MemVX32Operand>;
 336 def vy32mem  : X86VMemOperand<VR256,  "printi32mem", X86MemVY32Operand>;
 337 def vx64mem  : X86VMemOperand<VR128,  "printi64mem", X86MemVX64Operand>;
 338 def vy64mem  : X86VMemOperand<VR256,  "printi64mem", X86MemVY64Operand>;
 339
 340 def vx32xmem : X86VMemOperand<VR128X, "printi32mem", X86MemVX32XOperand>;
 341 def vx64xmem : X86VMemOperand<VR128X, "printi32mem", X86MemVX64XOperand>;
 342 def vy32xmem : X86VMemOperand<VR256X, "printi32mem", X86MemVY32XOperand>;
 343 def vy64xmem : X86VMemOperand<VR256X, "printi64mem", X86MemVY64XOperand>;
 344 def vz32mem  : X86VMemOperand<VR512,  "printi32mem", X86MemVZ32Operand>;
 345 def vz64mem  : X86VMemOperand<VR512,  "printi64mem", X86MemVZ64Operand>;
 346
 347 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 348 // plain GR64, so that it doesn't potentially require a REX prefix.
 349 def i8mem_NOREX : Operand<i64> {
 350   let PrintMethod = "printi8mem";
 351   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 352   let ParserMatchClass = X86Mem8AsmOperand;
 353   let OperandType = "OPERAND_MEMORY";
 354 }
 355
 356 // GPRs available for tailcall.
 357 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 358 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 359
 360 // Special i32mem for addresses of load folding tail calls. These are not
 361 // allowed to use callee-saved registers since they must be scheduled
 362 // after callee-saved register are popped.
 363 def i32mem_TC : Operand<i32> {
 364   let PrintMethod = "printi32mem";
 365   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 366                        i32imm, i8imm);
 367   let ParserMatchClass = X86Mem32AsmOperand;
 368   let OperandType = "OPERAND_MEMORY";
 369 }
 370
 371 // Special i64mem for addresses of load folding tail calls. These are not
 372 // allowed to use callee-saved registers since they must be scheduled
 373 // after callee-saved register are popped.
 374 def i64mem_TC : Operand<i64> {
 375   let PrintMethod = "printi64mem";
 376   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 377                        ptr_rc_tailcall, i32imm, i8imm);
 378   let ParserMatchClass = X86Mem64AsmOperand;
 379   let OperandType = "OPERAND_MEMORY";
 380 }
 381
 382 let OperandType = "OPERAND_PCREL",
 383     ParserMatchClass = X86AbsMemAsmOperand,
 384     PrintMethod = "printPCRelImm" in {
 385 def i32imm_pcrel : Operand<i32>;
 386 def i16imm_pcrel : Operand<i16>;
 387
 388 // Branch targets have OtherVT type and print as pc-relative values.
 389 def brtarget : Operand<OtherVT>;
 390 def brtarget8 : Operand<OtherVT>;
 391
 392 }
 393
 394 // Special parser to detect 16-bit mode to select 16-bit displacement.
 395 def X86AbsMem16AsmOperand : AsmOperandClass {
 396   let Name = "AbsMem16";
 397   let RenderMethod = "addAbsMemOperands";
 398   let SuperClasses = [X86AbsMemAsmOperand];
 399 }
 400
 401 // Branch targets have OtherVT type and print as pc-relative values.
 402 let OperandType = "OPERAND_PCREL",
 403     PrintMethod = "printPCRelImm" in {
 404 let ParserMatchClass = X86AbsMem16AsmOperand in
 405   def brtarget16 : Operand<OtherVT>;
 406 let ParserMatchClass = X86AbsMemAsmOperand in
 407   def brtarget32 : Operand<OtherVT>;
 408 }
 409
 410 let RenderMethod = "addSrcIdxOperands" in {
 411   def X86SrcIdx8Operand : AsmOperandClass {
 412     let Name = "SrcIdx8";
 413     let SuperClasses = [X86Mem8AsmOperand];
 414   }
 415   def X86SrcIdx16Operand : AsmOperandClass {
 416     let Name = "SrcIdx16";
 417     let SuperClasses = [X86Mem16AsmOperand];
 418   }
 419   def X86SrcIdx32Operand : AsmOperandClass {
 420     let Name = "SrcIdx32";
 421     let SuperClasses = [X86Mem32AsmOperand];
 422   }
 423   def X86SrcIdx64Operand : AsmOperandClass {
 424     let Name = "SrcIdx64";
 425     let SuperClasses = [X86Mem64AsmOperand];
 426   }
 427 } // RenderMethod = "addSrcIdxOperands"
 428
 429 let RenderMethod = "addDstIdxOperands" in {
 430  def X86DstIdx8Operand : AsmOperandClass {
 431    let Name = "DstIdx8";
 432    let SuperClasses = [X86Mem8AsmOperand];
 433  }
 434  def X86DstIdx16Operand : AsmOperandClass {
 435    let Name = "DstIdx16";
 436    let SuperClasses = [X86Mem16AsmOperand];
 437  }
 438  def X86DstIdx32Operand : AsmOperandClass {
 439    let Name = "DstIdx32";
 440    let SuperClasses = [X86Mem32AsmOperand];
 441  }
 442  def X86DstIdx64Operand : AsmOperandClass {
 443    let Name = "DstIdx64";
 444    let SuperClasses = [X86Mem64AsmOperand];
 445  }
 446 } // RenderMethod = "addDstIdxOperands"
 447
 448 let RenderMethod = "addMemOffsOperands" in {
 449   def X86MemOffs16_8AsmOperand : AsmOperandClass {
 450     let Name = "MemOffs16_8";
 451     let SuperClasses = [X86Mem8AsmOperand];
 452   }
 453   def X86MemOffs16_16AsmOperand : AsmOperandClass {
 454     let Name = "MemOffs16_16";
 455     let SuperClasses = [X86Mem16AsmOperand];
 456   }
 457   def X86MemOffs16_32AsmOperand : AsmOperandClass {
 458     let Name = "MemOffs16_32";
 459     let SuperClasses = [X86Mem32AsmOperand];
 460   }
 461   def X86MemOffs32_8AsmOperand : AsmOperandClass {
 462     let Name = "MemOffs32_8";
 463     let SuperClasses = [X86Mem8AsmOperand];
 464   }
 465   def X86MemOffs32_16AsmOperand : AsmOperandClass {
 466     let Name = "MemOffs32_16";
 467     let SuperClasses = [X86Mem16AsmOperand];
 468   }
 469   def X86MemOffs32_32AsmOperand : AsmOperandClass {
 470     let Name = "MemOffs32_32";
 471     let SuperClasses = [X86Mem32AsmOperand];
 472   }
 473   def X86MemOffs32_64AsmOperand : AsmOperandClass {
 474     let Name = "MemOffs32_64";
 475     let SuperClasses = [X86Mem64AsmOperand];
 476   }
 477   def X86MemOffs64_8AsmOperand : AsmOperandClass {
 478     let Name = "MemOffs64_8";
 479     let SuperClasses = [X86Mem8AsmOperand];
 480   }
 481   def X86MemOffs64_16AsmOperand : AsmOperandClass {
 482     let Name = "MemOffs64_16";
 483     let SuperClasses = [X86Mem16AsmOperand];
 484   }
 485   def X86MemOffs64_32AsmOperand : AsmOperandClass {
 486     let Name = "MemOffs64_32";
 487     let SuperClasses = [X86Mem32AsmOperand];
 488   }
 489   def X86MemOffs64_64AsmOperand : AsmOperandClass {
 490     let Name = "MemOffs64_64";
 491     let SuperClasses = [X86Mem64AsmOperand];
 492   }
 493 } // RenderMethod = "addMemOffsOperands"
 494
 495 class X86SrcIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 496     : X86MemOperand<printMethod, parserMatchClass> {
 497   let MIOperandInfo = (ops ptr_rc, i8imm);
 498 }
 499
 500 class X86DstIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 501     : X86MemOperand<printMethod, parserMatchClass> {
 502   let MIOperandInfo = (ops ptr_rc);
 503 }
 504
 505 def srcidx8  : X86SrcIdxOperand<"printSrcIdx8",  X86SrcIdx8Operand>;
 506 def srcidx16 : X86SrcIdxOperand<"printSrcIdx16", X86SrcIdx16Operand>;
 507 def srcidx32 : X86SrcIdxOperand<"printSrcIdx32", X86SrcIdx32Operand>;
 508 def srcidx64 : X86SrcIdxOperand<"printSrcIdx64", X86SrcIdx64Operand>;
 509 def dstidx8  : X86DstIdxOperand<"printDstIdx8",  X86DstIdx8Operand>;
 510 def dstidx16 : X86DstIdxOperand<"printDstIdx16", X86DstIdx16Operand>;
 511 def dstidx32 : X86DstIdxOperand<"printDstIdx32", X86DstIdx32Operand>;
 512 def dstidx64 : X86DstIdxOperand<"printDstIdx64", X86DstIdx64Operand>;
 513
 514 class X86MemOffsOperand<Operand immOperand, string printMethod,
 515                         AsmOperandClass parserMatchClass>
 516     : X86MemOperand<printMethod, parserMatchClass> {
 517   let MIOperandInfo = (ops immOperand, i8imm);
 518 }
 519
 520 def offset16_8  : X86MemOffsOperand<i16imm, "printMemOffs8",
 521                                     X86MemOffs16_8AsmOperand>;
 522 def offset16_16 : X86MemOffsOperand<i16imm, "printMemOffs16",
 523                                     X86MemOffs16_16AsmOperand>;
 524 def offset16_32 : X86MemOffsOperand<i16imm, "printMemOffs32",
 525                                     X86MemOffs16_32AsmOperand>;
 526 def offset32_8  : X86MemOffsOperand<i32imm, "printMemOffs8",
 527                                     X86MemOffs32_8AsmOperand>;
 528 def offset32_16 : X86MemOffsOperand<i32imm, "printMemOffs16",
 529                                     X86MemOffs32_16AsmOperand>;
 530 def offset32_32 : X86MemOffsOperand<i32imm, "printMemOffs32",
 531                                     X86MemOffs32_32AsmOperand>;
 532 def offset32_64 : X86MemOffsOperand<i32imm, "printMemOffs64",
 533                                     X86MemOffs32_64AsmOperand>;
 534 def offset64_8  : X86MemOffsOperand<i64imm, "printMemOffs8",
 535                                     X86MemOffs64_8AsmOperand>;
 536 def offset64_16 : X86MemOffsOperand<i64imm, "printMemOffs16",
 537                                     X86MemOffs64_16AsmOperand>;
 538 def offset64_32 : X86MemOffsOperand<i64imm, "printMemOffs32",
 539                                     X86MemOffs64_32AsmOperand>;
 540 def offset64_64 : X86MemOffsOperand<i64imm, "printMemOffs64",
 541                                     X86MemOffs64_64AsmOperand>;
 542
 543 def SSECC : Operand<i8> {
 544   let PrintMethod = "printSSEAVXCC";
 545   let OperandType = "OPERAND_IMMEDIATE";
 546 }
 547
 548 def i8immZExt3 : ImmLeaf<i8, [{
 549   return Imm >= 0 && Imm < 8;
 550 }]>;
 551
 552 def AVXCC : Operand<i8> {
 553   let PrintMethod = "printSSEAVXCC";
 554   let OperandType = "OPERAND_IMMEDIATE";
 555 }
 556
 557 def i8immZExt5 : ImmLeaf<i8, [{
 558   return Imm >= 0 && Imm < 32;
 559 }]>;
 560
 561 def AVX512ICC : Operand<i8> {
 562   let PrintMethod = "printSSEAVXCC";
 563   let OperandType = "OPERAND_IMMEDIATE";
 564 }
 565
 566 def XOPCC : Operand<i8> {
 567   let PrintMethod = "printXOPCC";
 568   let OperandType = "OPERAND_IMMEDIATE";
 569 }
 570
 571 class ImmSExtAsmOperandClass : AsmOperandClass {
 572   let SuperClasses = [ImmAsmOperand];
 573   let RenderMethod = "addImmOperands";
 574 }
 575
 576 def X86GR32orGR64AsmOperand : AsmOperandClass {
 577   let Name = "GR32orGR64";
 578 }
 579
 580 def GR32orGR64 : RegisterOperand<GR32> {
 581   let ParserMatchClass = X86GR32orGR64AsmOperand;
 582 }
 583 def AVX512RCOperand : AsmOperandClass {
 584   let Name = "AVX512RC";
 585 }
 586 def AVX512RC : Operand<i32> {
 587   let PrintMethod = "printRoundingControl";
 588   let OperandType = "OPERAND_IMMEDIATE";
 589   let ParserMatchClass = AVX512RCOperand;
 590 }
 591
 592 // Sign-extended immediate classes. We don't need to define the full lattice
 593 // here because there is no instruction with an ambiguity between ImmSExti64i32
 594 // and ImmSExti32i8.
 595 //
 596 // The strange ranges come from the fact that the assembler always works with
 597 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 598 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 599
 600 // [0, 0x7FFFFFFF]                                            |
 601 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 602 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 603   let Name = "ImmSExti64i32";
 604 }
 605
 606 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 607 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 608 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 609   let Name = "ImmSExti16i8";
 610   let SuperClasses = [ImmSExti64i32AsmOperand];
 611 }
 612
 613 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 614 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 615 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 616   let Name = "ImmSExti32i8";
 617 }
 618
 619 // [0, 0x0000007F]                                            |
 620 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 621 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 622   let Name = "ImmSExti64i8";
 623   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 624                       ImmSExti64i32AsmOperand];
 625 }
 626
 627 // Unsigned immediate used by SSE/AVX instructions
 628 // [0, 0xFF]
 629 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 630 def ImmUnsignedi8AsmOperand : AsmOperandClass {
 631   let Name = "ImmUnsignedi8";
 632   let RenderMethod = "addImmOperands";
 633 }
 634
 635 // A couple of more descriptive operand definitions.
 636 // 16-bits but only 8 bits are significant.
 637 def i16i8imm  : Operand<i16> {
 638   let ParserMatchClass = ImmSExti16i8AsmOperand;
 639   let OperandType = "OPERAND_IMMEDIATE";
 640 }
 641 // 32-bits but only 8 bits are significant.
 642 def i32i8imm  : Operand<i32> {
 643   let ParserMatchClass = ImmSExti32i8AsmOperand;
 644   let OperandType = "OPERAND_IMMEDIATE";
 645 }
 646
 647 // 64-bits but only 32 bits are significant.
 648 def i64i32imm  : Operand<i64> {
 649   let ParserMatchClass = ImmSExti64i32AsmOperand;
 650   let OperandType = "OPERAND_IMMEDIATE";
 651 }
 652
 653 // 64-bits but only 8 bits are significant.
 654 def i64i8imm   : Operand<i64> {
 655   let ParserMatchClass = ImmSExti64i8AsmOperand;
 656   let OperandType = "OPERAND_IMMEDIATE";
 657 }
 658
 659 // Unsigned 8-bit immediate used by SSE/AVX instructions.
 660 def u8imm : Operand<i8> {
 661   let PrintMethod = "printU8Imm";
 662   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 663   let OperandType = "OPERAND_IMMEDIATE";
 664 }
 665
 666 // 32-bit immediate but only 8-bits are significant and they are unsigned.
 667 // Used by some SSE/AVX instructions that use intrinsics.
 668 def i32u8imm : Operand<i32> {
 669   let PrintMethod = "printU8Imm";
 670   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 671   let OperandType = "OPERAND_IMMEDIATE";
 672 }
 673
 674 // 64-bits but only 32 bits are significant, and those bits are treated as being
 675 // pc relative.
 676 def i64i32imm_pcrel : Operand<i64> {
 677   let PrintMethod = "printPCRelImm";
 678   let ParserMatchClass = X86AbsMemAsmOperand;
 679   let OperandType = "OPERAND_PCREL";
 680 }
 681
 682 def lea64_32mem : Operand<i32> {
 683   let PrintMethod = "printanymem";
 684   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 685   let ParserMatchClass = X86MemAsmOperand;
 686 }
 687
 688 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 689 def lea64mem : Operand<i64> {
 690   let PrintMethod = "printanymem";
 691   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 692   let ParserMatchClass = X86MemAsmOperand;
 693 }
 694
 695
 696 //===----------------------------------------------------------------------===//
 697 // X86 Complex Pattern Definitions.
 698 //
 699
 700 // Define X86 specific addressing mode.
 701 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 702 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 703                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 704                                []>;
 705 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 706 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 707                                   [add, sub, mul, X86mul_imm, shl, or,
 708                                    frameindex, X86WrapperRIP],
 709                                   []>;
 710
 711 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 712                                [tglobaltlsaddr], []>;
 713
 714 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 715                                [tglobaltlsaddr], []>;
 716
 717 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 718                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 719                          X86WrapperRIP], []>;
 720
 721 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 722                                [tglobaltlsaddr], []>;
 723
 724 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 725                                [tglobaltlsaddr], []>;
 726
 727 def vectoraddr : ComplexPattern<iPTR, 5, "SelectVectorAddr", [],[SDNPWantParent]>;
 728
 729 //===----------------------------------------------------------------------===//
 730 // X86 Instruction Predicate Definitions.
 731 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 732 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 733
 734 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 735 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 736 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 737 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 738 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 739 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 740 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 741 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 742 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 743 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 744 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 745 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 746 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 747 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 748 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 749 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 750 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 751 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 752 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 753 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 754 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 755                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 756 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 757 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 758 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 759 def HasCDI       : Predicate<"Subtarget->hasCDI()">,
 760                      AssemblerPredicate<"FeatureCDI", "AVX-512 CD ISA">;
 761 def HasPFI       : Predicate<"Subtarget->hasPFI()">,
 762                      AssemblerPredicate<"FeaturePFI", "AVX-512 PF ISA">;
 763 def HasERI       : Predicate<"Subtarget->hasERI()">,
 764                      AssemblerPredicate<"FeatureERI", "AVX-512 ER ISA">;
 765 def HasDQI       : Predicate<"Subtarget->hasDQI()">,
 766                      AssemblerPredicate<"FeatureDQI", "AVX-512 DQ ISA">;
 767 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 768 def HasBWI       : Predicate<"Subtarget->hasBWI()">,
 769                      AssemblerPredicate<"FeatureBWI", "AVX-512 BW ISA">;
 770 def NoBWI        : Predicate<"!Subtarget->hasBWI()">;
 771 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 772                      AssemblerPredicate<"FeatureVLX", "AVX-512 VL ISA">;
 773 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 774
 775 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 776 def HasAES       : Predicate<"Subtarget->hasAES()">;
 777 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 778 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 779 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 780 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 781 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 782 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 783 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 784 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 785 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 786 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 787 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 788 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 789 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 790 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 791 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 792 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 793 def HasADX       : Predicate<"Subtarget->hasADX()">;
 794 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 795 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 796 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 797 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 798 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 799 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 800 def HasMPX       : Predicate<"Subtarget->hasMPX()">;
 801 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 802 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 803                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 804 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 805                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 806 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 807 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 808 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 809                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 810 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 811                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 812 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 813                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 814 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 815 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 816 def IsPS4        : Predicate<"Subtarget->isTargetPS4()">;
 817 def NotPS4       : Predicate<"!Subtarget->isTargetPS4()">;
 818 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 819 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 820 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 821 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 822 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 823                              "TM.getCodeModel() != CodeModel::Kernel">;
 824 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 825                              "TM.getCodeModel() == CodeModel::Kernel">;
 826 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 827 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 828 def OptForSize   : Predicate<"OptForSize">;
 829 def OptForSpeed  : Predicate<"!OptForSize">;
 830 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 831 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 832 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 833 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 834 def HasFastMem32 : Predicate<"!Subtarget->isUnalignedMem32Slow()">;
 835
 836 //===----------------------------------------------------------------------===//
 837 // X86 Instruction Format Definitions.
 838 //
 839
 840 include "X86InstrFormats.td"
 841
 842 //===----------------------------------------------------------------------===//
 843 // Pattern fragments.
 844 //
 845
 846 // X86 specific condition code. These correspond to CondCode in
 847 // X86InstrInfo.h. They must be kept in synch.
 848 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 849 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 850 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 851 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 852 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 853 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 854 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 855 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 856 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 857 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 858 def X86_COND_NO  : PatLeaf<(i8 10)>;
 859 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 860 def X86_COND_NS  : PatLeaf<(i8 12)>;
 861 def X86_COND_O   : PatLeaf<(i8 13)>;
 862 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 863 def X86_COND_S   : PatLeaf<(i8 15)>;
 864
 865 // Predicate used to help when pattern matching LZCNT/TZCNT.
 866 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 867   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 868 }]>;
 869
 870
 871 def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 872 def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 873 def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 874
 875
 876 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 877
 878
 879 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 880 // unsigned field.
 881 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 882
 883 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 884   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 885 }]>;
 886
 887 // Helper fragments for loads.
 888 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 889 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 890 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 891   LoadSDNode *LD = cast<LoadSDNode>(N);
 892   ISD::LoadExtType ExtType = LD->getExtensionType();
 893   if (ExtType == ISD::NON_EXTLOAD)
 894     return true;
 895   if (ExtType == ISD::EXTLOAD)
 896     return LD->getAlignment() >= 2 && !LD->isVolatile();
 897   return false;
 898 }]>;
 899
 900 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 901   LoadSDNode *LD = cast<LoadSDNode>(N);
 902   ISD::LoadExtType ExtType = LD->getExtensionType();
 903   if (ExtType == ISD::EXTLOAD)
 904     return LD->getAlignment() >= 2 && !LD->isVolatile();
 905   return false;
 906 }]>;
 907
 908 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 909   LoadSDNode *LD = cast<LoadSDNode>(N);
 910   ISD::LoadExtType ExtType = LD->getExtensionType();
 911   if (ExtType == ISD::NON_EXTLOAD)
 912     return true;
 913   if (ExtType == ISD::EXTLOAD)
 914     return LD->getAlignment() >= 4 && !LD->isVolatile();
 915   return false;
 916 }]>;
 917
 918 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 919 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 920 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 921 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 922 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 923
 924 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 925 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 926 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 927 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 928 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 929 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 930
 931 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 932 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 933 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 934 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 935 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 936 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 937 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 938 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 939 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 940 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 941
 942 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 943 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 944 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 945 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 946 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 947 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 948 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 949 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 950 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 951 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 952
 953
 954 // An 'and' node with a single use.
 955 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 956   return N->hasOneUse();
 957 }]>;
 958 // An 'srl' node with a single use.
 959 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 960   return N->hasOneUse();
 961 }]>;
 962 // An 'trunc' node with a single use.
 963 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 964   return N->hasOneUse();
 965 }]>;
 966
 967 //===----------------------------------------------------------------------===//
 968 // Instruction list.
 969 //
 970
 971 // Nop
 972 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 973   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 974   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 975                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 976   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 977                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 978 }
 979
 980
 981 // Constructing a stack frame.
 982 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 983                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 984
 985 let SchedRW = [WriteALU] in {
 986 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 987 def LEAVE    : I<0xC9, RawFrm,
 988                  (outs), (ins), "leave", [], IIC_LEAVE>,
 989                  Requires<[Not64BitMode]>;
 990
 991 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 992 def LEAVE64  : I<0xC9, RawFrm,
 993                  (outs), (ins), "leave", [], IIC_LEAVE>,
 994                  Requires<[In64BitMode]>;
 995 } // SchedRW
 996
 997 //===----------------------------------------------------------------------===//
 998 //  Miscellaneous Instructions.
 999 //
1000
1001 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
1002 let mayLoad = 1, SchedRW = [WriteLoad] in {
1003 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
1004                 IIC_POP_REG16>, OpSize16;
1005 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
1006                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
1007 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
1008                 IIC_POP_REG>, OpSize16;
1009 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
1010                 IIC_POP_MEM>, OpSize16;
1011 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
1012                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
1013 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
1014                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
1015 } // mayLoad, SchedRW
1016
1017 let mayStore = 1, SchedRW = [WriteStore] in {
1018 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1019                  IIC_PUSH_REG>, OpSize16;
1020 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1021                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1022 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1023                  IIC_PUSH_REG>, OpSize16;
1024 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
1025                  IIC_PUSH_MEM>, OpSize16;
1026 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1027                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1028 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
1029                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
1030
1031 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
1032                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16;
1033 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1034                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16;
1035
1036 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1037                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1038                    Requires<[Not64BitMode]>;
1039 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1040                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1041                    Requires<[Not64BitMode]>;
1042 } // mayStore, SchedRW
1043 }
1044
1045 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, hasSideEffects=0,
1046     SchedRW = [WriteLoad] in {
1047 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
1048                 OpSize16;
1049 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
1050                 OpSize32, Requires<[Not64BitMode]>;
1051 }
1052
1053 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, hasSideEffects=0,
1054     SchedRW = [WriteStore] in {
1055 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1056                  OpSize16;
1057 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1058                OpSize32, Requires<[Not64BitMode]>;
1059 }
1060
1061 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
1062 let mayLoad = 1, SchedRW = [WriteLoad] in {
1063 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1064                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1065 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1066                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1067 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1068                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1069 } // mayLoad, SchedRW
1070 let mayStore = 1, SchedRW = [WriteStore] in {
1071 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1072                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1073 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1074                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1075 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1076                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1077 } // mayStore, SchedRW
1078 }
1079
1080 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1081     SchedRW = [WriteStore] in {
1082 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1083                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1084 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1085                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1086                     Requires<[In64BitMode]>;
1087 }
1088
1089 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1090 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1091                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1092 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1093 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1094                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1095
1096 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1097     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1098 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1099                OpSize32, Requires<[Not64BitMode]>;
1100 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1101                OpSize16, Requires<[Not64BitMode]>;
1102 }
1103 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1104     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1105 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1106                OpSize32, Requires<[Not64BitMode]>;
1107 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1108                OpSize16, Requires<[Not64BitMode]>;
1109 }
1110
1111 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1112 // GR32 = bswap GR32
1113 def BSWAP32r : I<0xC8, AddRegFrm,
1114                  (outs GR32:$dst), (ins GR32:$src),
1115                  "bswap{l}\t$dst",
1116                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1117
1118 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1119                   "bswap{q}\t$dst",
1120                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1121 } // Constraints = "$src = $dst", SchedRW
1122
1123 // Bit scan instructions.
1124 let Defs = [EFLAGS] in {
1125 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1126                  "bsf{w}\t{$src, $dst|$dst, $src}",
1127                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1128                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1129 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1130                  "bsf{w}\t{$src, $dst|$dst, $src}",
1131                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1132                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1133 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1134                  "bsf{l}\t{$src, $dst|$dst, $src}",
1135                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1136                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1137 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1138                  "bsf{l}\t{$src, $dst|$dst, $src}",
1139                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1140                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1141 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1142                   "bsf{q}\t{$src, $dst|$dst, $src}",
1143                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1144                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1145 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1146                   "bsf{q}\t{$src, $dst|$dst, $src}",
1147                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1148                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1149
1150 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1151                  "bsr{w}\t{$src, $dst|$dst, $src}",
1152                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1153                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1154 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1155                  "bsr{w}\t{$src, $dst|$dst, $src}",
1156                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1157                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1158 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1159                  "bsr{l}\t{$src, $dst|$dst, $src}",
1160                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1161                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1162 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1163                  "bsr{l}\t{$src, $dst|$dst, $src}",
1164                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1165                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1166 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1167                   "bsr{q}\t{$src, $dst|$dst, $src}",
1168                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1169                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1170 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1171                   "bsr{q}\t{$src, $dst|$dst, $src}",
1172                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1173                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1174 } // Defs = [EFLAGS]
1175
1176 let SchedRW = [WriteMicrocoded] in {
1177 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1178 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1179 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1180               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1181 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1182               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1183 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1184               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1185 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1186                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1187 }
1188
1189 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1190 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1191 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1192               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1193 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1194 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1195               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1196 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1197 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1198               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1199 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1200 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1201                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1202
1203 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1204 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1205 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1206               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1207 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1208 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1209               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1210 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1211 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1212               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1213 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1214 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1215                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1216
1217 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1218 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1219 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1220               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1221 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1222               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1223 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1224               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1225 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1226                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1227 }
1228 } // SchedRW
1229
1230 //===----------------------------------------------------------------------===//
1231 //  Move Instructions.
1232 //
1233 let SchedRW = [WriteMove] in {
1234 let hasSideEffects = 0 in {
1235 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1236                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1237 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1238                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1239 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1240                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1241 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1242                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1243 }
1244
1245 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1246 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1247                    "mov{b}\t{$src, $dst|$dst, $src}",
1248                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1249 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1250                    "mov{w}\t{$src, $dst|$dst, $src}",
1251                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1252 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1253                    "mov{l}\t{$src, $dst|$dst, $src}",
1254                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1255 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1256                        "mov{q}\t{$src, $dst|$dst, $src}",
1257                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1258 }
1259 let isReMaterializable = 1 in {
1260 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1261                     "movabs{q}\t{$src, $dst|$dst, $src}",
1262                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1263 }
1264
1265 // Longer forms that use a ModR/M byte. Needed for disassembler
1266 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1267 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1268                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1269 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1270                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1271 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1272                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1273 }
1274 } // SchedRW
1275
1276 let SchedRW = [WriteStore] in {
1277 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1278                    "mov{b}\t{$src, $dst|$dst, $src}",
1279                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1280 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1281                    "mov{w}\t{$src, $dst|$dst, $src}",
1282                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1283 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1284                    "mov{l}\t{$src, $dst|$dst, $src}",
1285                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1286 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1287                        "mov{q}\t{$src, $dst|$dst, $src}",
1288                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1289 } // SchedRW
1290
1291 let hasSideEffects = 0 in {
1292
1293 /// Memory offset versions of moves. The immediate is an address mode sized
1294 /// offset from the segment base.
1295 let SchedRW = [WriteALU] in {
1296 let mayLoad = 1 in {
1297 let Defs = [AL] in
1298 def MOV8ao32 : Ii32<0xA0, RawFrmMemOffs, (outs), (ins offset32_8:$src),
1299                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1300                     AdSize32;
1301 let Defs = [AX] in
1302 def MOV16ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_16:$src),
1303                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1304                      OpSize16, AdSize32;
1305 let Defs = [EAX] in
1306 def MOV32ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_32:$src),
1307                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1308                      OpSize32, AdSize32;
1309 let Defs = [RAX] in
1310 def MOV64ao32 : RIi32<0xA1, RawFrmMemOffs, (outs), (ins offset32_64:$src),
1311                       "mov{q}\t{$src, %rax|rax, $src}", [], IIC_MOV_MEM>,
1312                       AdSize32;
1313
1314 let Defs = [AL] in
1315 def MOV8ao16 : Ii16<0xA0, RawFrmMemOffs, (outs), (ins offset16_8:$src),
1316                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>, AdSize16;
1317 let Defs = [AX] in
1318 def MOV16ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_16:$src),
1319                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1320                      OpSize16, AdSize16;
1321 let Defs = [EAX] in
1322 def MOV32ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_32:$src),
1323                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1324                      AdSize16, OpSize32;
1325 }
1326 let mayStore = 1 in {
1327 let Uses = [AL] in
1328 def MOV8o32a : Ii32<0xA2, RawFrmMemOffs, (outs offset32_8:$dst), (ins),
1329                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize32;
1330 let Uses = [AX] in
1331 def MOV16o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_16:$dst), (ins),
1332                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1333                      OpSize16, AdSize32;
1334 let Uses = [EAX] in
1335 def MOV32o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_32:$dst), (ins),
1336                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1337                      OpSize32, AdSize32;
1338 let Uses = [RAX] in
1339 def MOV64o32a : RIi32<0xA3, RawFrmMemOffs, (outs offset32_64:$dst), (ins),
1340                       "mov{q}\t{%rax, $dst|$dst, rax}", [], IIC_MOV_MEM>,
1341                       AdSize32;
1342
1343 let Uses = [AL] in
1344 def MOV8o16a : Ii16<0xA2, RawFrmMemOffs, (outs offset16_8:$dst), (ins),
1345                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize16;
1346 let Uses = [AX] in
1347 def MOV16o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_16:$dst), (ins),
1348                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1349                      OpSize16, AdSize16;
1350 let Uses = [EAX] in
1351 def MOV32o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_32:$dst), (ins),
1352                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1353                      OpSize32, AdSize16;
1354 }
1355 }
1356
1357 // These forms all have full 64-bit absolute addresses in their instructions
1358 // and use the movabs mnemonic to indicate this specific form.
1359 let mayLoad = 1 in {
1360 let Defs = [AL] in
1361 def MOV8ao64 : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset64_8:$src),
1362                      "movabs{b}\t{$src, %al|al, $src}", []>, AdSize64;
1363 let Defs = [AX] in
1364 def MOV16ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_16:$src),
1365                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16, AdSize64;
1366 let Defs = [EAX] in
1367 def MOV32ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_32:$src),
1368                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1369                      AdSize64;
1370 let Defs = [RAX] in
1371 def MOV64ao64 : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64_64:$src),
1372                      "movabs{q}\t{$src, %rax|rax, $src}", []>, AdSize64;
1373 }
1374
1375 let mayStore = 1 in {
1376 let Uses = [AL] in
1377 def MOV8o64a : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset64_8:$dst), (ins),
1378                      "movabs{b}\t{%al, $dst|$dst, al}", []>, AdSize64;
1379 let Uses = [AX] in
1380 def MOV16o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_16:$dst), (ins),
1381                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16, AdSize64;
1382 let Uses = [EAX] in
1383 def MOV32o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_32:$dst), (ins),
1384                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1385                      AdSize64;
1386 let Uses = [RAX] in
1387 def MOV64o64a : RIi64<0xA3, RawFrmMemOffs, (outs offset64_64:$dst), (ins),
1388                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>, AdSize64;
1389 }
1390 } // hasSideEffects = 0
1391
1392 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1393     SchedRW = [WriteMove] in {
1394 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1395                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1396 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1397                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1398 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1399                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1400 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1401                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1402 }
1403
1404 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1405 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1406                 "mov{b}\t{$src, $dst|$dst, $src}",
1407                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1408 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1409                 "mov{w}\t{$src, $dst|$dst, $src}",
1410                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1411 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1412                 "mov{l}\t{$src, $dst|$dst, $src}",
1413                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1414 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1415                  "mov{q}\t{$src, $dst|$dst, $src}",
1416                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1417 }
1418
1419 let SchedRW = [WriteStore] in {
1420 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1421                 "mov{b}\t{$src, $dst|$dst, $src}",
1422                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1423 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1424                 "mov{w}\t{$src, $dst|$dst, $src}",
1425                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1426 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1427                 "mov{l}\t{$src, $dst|$dst, $src}",
1428                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1429 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1430                  "mov{q}\t{$src, $dst|$dst, $src}",
1431                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1432 } // SchedRW
1433
1434 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1435 // that they can be used for copying and storing h registers, which can't be
1436 // encoded when a REX prefix is present.
1437 let isCodeGenOnly = 1 in {
1438 let hasSideEffects = 0 in
1439 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1440                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1441                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1442                    Sched<[WriteMove]>;
1443 let mayStore = 1, hasSideEffects = 0 in
1444 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1445                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1446                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1447                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1448 let mayLoad = 1, hasSideEffects = 0,
1449     canFoldAsLoad = 1, isReMaterializable = 1 in
1450 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1451                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1452                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1453                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1454 }
1455
1456
1457 // Condition code ops, incl. set if equal/not equal/...
1458 let SchedRW = [WriteALU] in {
1459 let Defs = [EFLAGS], Uses = [AH] in
1460 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1461                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1462 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1463 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1464                 IIC_AHF>;  // AH = flags
1465 } // SchedRW
1466
1467 //===----------------------------------------------------------------------===//
1468 // Bit tests instructions: BT, BTS, BTR, BTC.
1469
1470 let Defs = [EFLAGS] in {
1471 let SchedRW = [WriteALU] in {
1472 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1473                "bt{w}\t{$src2, $src1|$src1, $src2}",
1474                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1475                OpSize16, TB;
1476 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1477                "bt{l}\t{$src2, $src1|$src1, $src2}",
1478                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1479                OpSize32, TB;
1480 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1481                "bt{q}\t{$src2, $src1|$src1, $src2}",
1482                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1483 } // SchedRW
1484
1485 // Unlike with the register+register form, the memory+register form of the
1486 // bt instruction does not ignore the high bits of the index. From ISel's
1487 // perspective, this is pretty bizarre. Make these instructions disassembly
1488 // only for now.
1489
1490 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1491   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1492                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1493   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1494   //                (implicit EFLAGS)]
1495                  [], IIC_BT_MR
1496                  >, OpSize16, TB, Requires<[FastBTMem]>;
1497   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1498                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1499   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1500   //                (implicit EFLAGS)]
1501                  [], IIC_BT_MR
1502                  >, OpSize32, TB, Requires<[FastBTMem]>;
1503   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1504                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1505   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1506   //                (implicit EFLAGS)]
1507                   [], IIC_BT_MR
1508                   >, TB;
1509 }
1510
1511 let SchedRW = [WriteALU] in {
1512 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1513                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1514                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1515                 IIC_BT_RI>, OpSize16, TB;
1516 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1517                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1518                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1519                 IIC_BT_RI>, OpSize32, TB;
1520 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1521                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1522                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1523                 IIC_BT_RI>, TB;
1524 } // SchedRW
1525
1526 // Note that these instructions don't need FastBTMem because that
1527 // only applies when the other operand is in a register. When it's
1528 // an immediate, bt is still fast.
1529 let SchedRW = [WriteALU] in {
1530 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1531                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1532                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1533                  ], IIC_BT_MI>, OpSize16, TB;
1534 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1535                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1536                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1537                  ], IIC_BT_MI>, OpSize32, TB;
1538 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1539                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1540                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1541                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1542 } // SchedRW
1543
1544 let hasSideEffects = 0 in {
1545 let SchedRW = [WriteALU] in {
1546 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1547                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1548                 OpSize16, TB;
1549 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1550                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1551                 OpSize32, TB;
1552 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1553                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1554 } // SchedRW
1555
1556 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1557 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1558                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1559                 OpSize16, TB;
1560 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1561                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1562                 OpSize32, TB;
1563 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1564                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1565 }
1566
1567 let SchedRW = [WriteALU] in {
1568 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1569                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1570                     OpSize16, TB;
1571 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1572                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1573                     OpSize32, TB;
1574 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1575                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1576 } // SchedRW
1577
1578 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1579 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1580                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1581                     OpSize16, TB;
1582 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1583                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1584                     OpSize32, TB;
1585 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1586                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1587 }
1588
1589 let SchedRW = [WriteALU] in {
1590 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1591                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1592                 OpSize16, TB;
1593 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1594                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1595                 OpSize32, TB;
1596 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1597                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1598 } // SchedRW
1599
1600 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1601 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1602                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1603                 OpSize16, TB;
1604 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1605                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1606                 OpSize32, TB;
1607 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1608                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1609 }
1610
1611 let SchedRW = [WriteALU] in {
1612 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1613                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1614                     OpSize16, TB;
1615 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1616                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1617                     OpSize32, TB;
1618 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1619                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1620 } // SchedRW
1621
1622 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1623 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1624                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1625                     OpSize16, TB;
1626 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1627                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1628                     OpSize32, TB;
1629 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1630                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1631 }
1632
1633 let SchedRW = [WriteALU] in {
1634 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1635                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1636                 OpSize16, TB;
1637 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1638                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1639               OpSize32, TB;
1640 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1641                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1642 } // SchedRW
1643
1644 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1645 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1646               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1647               OpSize16, TB;
1648 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1649               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1650               OpSize32, TB;
1651 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1652                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1653 }
1654
1655 let SchedRW = [WriteALU] in {
1656 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1657                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1658                     OpSize16, TB;
1659 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1660                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1661                     OpSize32, TB;
1662 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1663                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1664 } // SchedRW
1665
1666 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1667 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1668                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1669                     OpSize16, TB;
1670 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1671                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1672                     OpSize32, TB;
1673 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1674                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1675 }
1676 } // hasSideEffects = 0
1677 } // Defs = [EFLAGS]
1678
1679
1680 //===----------------------------------------------------------------------===//
1681 // Atomic support
1682 //
1683
1684 // Atomic swap. These are just normal xchg instructions. But since a memory
1685 // operand is referenced, the atomicity is ensured.
1686 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1687                        InstrItinClass itin> {
1688   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1689     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1690                       (ins GR8:$val, i8mem:$ptr),
1691                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1692                       [(set
1693                          GR8:$dst,
1694                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1695                       itin>;
1696     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1697                       (ins GR16:$val, i16mem:$ptr),
1698                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1699                       [(set
1700                          GR16:$dst,
1701                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1702                       itin>, OpSize16;
1703     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1704                       (ins GR32:$val, i32mem:$ptr),
1705                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1706                       [(set
1707                          GR32:$dst,
1708                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1709                       itin>, OpSize32;
1710     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1711                        (ins GR64:$val, i64mem:$ptr),
1712                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1713                        [(set
1714                          GR64:$dst,
1715                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1716                        itin>;
1717   }
1718 }
1719
1720 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1721
1722 // Swap between registers.
1723 let SchedRW = [WriteALU] in {
1724 let Constraints = "$val = $dst" in {
1725 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1726                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1727 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1728                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1729                  OpSize16;
1730 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1731                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1732                  OpSize32;
1733 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1734                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1735 }
1736
1737 // Swap between EAX and other registers.
1738 let Uses = [AX], Defs = [AX] in
1739 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1740                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1741 let Uses = [EAX], Defs = [EAX] in
1742 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1743                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1744                   OpSize32, Requires<[Not64BitMode]>;
1745 let Uses = [EAX], Defs = [EAX] in
1746 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1747 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1748 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1749                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1750                    OpSize32, Requires<[In64BitMode]>;
1751 let Uses = [RAX], Defs = [RAX] in
1752 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1753                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1754 } // SchedRW
1755
1756 let SchedRW = [WriteALU] in {
1757 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1758                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1759 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1760                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1761                  OpSize16;
1762 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1763                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1764                  OpSize32;
1765 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1766                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1767 } // SchedRW
1768
1769 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1770 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1771                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1772 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1773                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1774                  OpSize16;
1775 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1776                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1777                  OpSize32;
1778 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1779                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1780
1781 }
1782
1783 let SchedRW = [WriteALU] in {
1784 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1785                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1786                    IIC_CMPXCHG_REG8>, TB;
1787 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1788                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1789                     IIC_CMPXCHG_REG>, TB, OpSize16;
1790 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1791                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1792                      IIC_CMPXCHG_REG>, TB, OpSize32;
1793 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1794                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1795                       IIC_CMPXCHG_REG>, TB;
1796 } // SchedRW
1797
1798 let SchedRW = [WriteALULd, WriteRMW] in {
1799 let mayLoad = 1, mayStore = 1 in {
1800 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1801                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1802                      IIC_CMPXCHG_MEM8>, TB;
1803 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1804                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1805                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1806 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1807                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1808                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1809 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1810                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1811                       IIC_CMPXCHG_MEM>, TB;
1812 }
1813
1814 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1815 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1816                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1817
1818 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1819 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1820                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1821                     TB, Requires<[HasCmpxchg16b]>;
1822 } // SchedRW
1823
1824
1825 // Lock instruction prefix
1826 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1827
1828 // Rex64 instruction prefix
1829 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1830                      Requires<[In64BitMode]>;
1831
1832 // Data16 instruction prefix
1833 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1834
1835 // Repeat string operation instruction prefixes
1836 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1837 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1838 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1839 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1840 // Repeat while not equal (used with CMPS and SCAS)
1841 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1842 }
1843
1844
1845 // String manipulation instructions
1846 let SchedRW = [WriteMicrocoded] in {
1847 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1848 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1849 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1850               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1851 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1852 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1853               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1854 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1855 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1856               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1857 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1858 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1859                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1860 }
1861
1862 let SchedRW = [WriteSystem] in {
1863 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1864 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1865 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1866              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1867 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1868               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1869 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1870               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1871 }
1872
1873 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1874 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1875 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1876              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1877 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1878              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1879 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1880              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1881 }
1882 }
1883
1884 // Flag instructions
1885 let SchedRW = [WriteALU] in {
1886 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1887 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1888 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1889 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1890 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1891 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1892 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1893
1894 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1895 }
1896
1897 // Table lookup instructions
1898 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1899            Sched<[WriteLoad]>;
1900
1901 let SchedRW = [WriteMicrocoded] in {
1902 // ASCII Adjust After Addition
1903 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1904 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1905             Requires<[Not64BitMode]>;
1906
1907 // ASCII Adjust AX Before Division
1908 // sets AL, AH and EFLAGS and uses AL and AH
1909 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1910                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1911
1912 // ASCII Adjust AX After Multiply
1913 // sets AL, AH and EFLAGS and uses AL
1914 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1915                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1916
1917 // ASCII Adjust AL After Subtraction - sets
1918 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1919 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1920             Requires<[Not64BitMode]>;
1921
1922 // Decimal Adjust AL after Addition
1923 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1924 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1925             Requires<[Not64BitMode]>;
1926
1927 // Decimal Adjust AL after Subtraction
1928 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1929 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1930             Requires<[Not64BitMode]>;
1931 } // SchedRW
1932
1933 let SchedRW = [WriteSystem] in {
1934 // Check Array Index Against Bounds
1935 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1936                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1937                    Requires<[Not64BitMode]>;
1938 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1939                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1940                    Requires<[Not64BitMode]>;
1941
1942 // Adjust RPL Field of Segment Selector
1943 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1944                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1945                  Requires<[Not64BitMode]>;
1946 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1947                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1948                  Requires<[Not64BitMode]>;
1949 } // SchedRW
1950
1951 //===----------------------------------------------------------------------===//
1952 // MOVBE Instructions
1953 //
1954 let Predicates = [HasMOVBE] in {
1955   let SchedRW = [WriteALULd] in {
1956   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1957                     "movbe{w}\t{$src, $dst|$dst, $src}",
1958                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1959                     OpSize16, T8PS;
1960   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1961                     "movbe{l}\t{$src, $dst|$dst, $src}",
1962                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1963                     OpSize32, T8PS;
1964   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1965                      "movbe{q}\t{$src, $dst|$dst, $src}",
1966                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1967                      T8PS;
1968   }
1969   let SchedRW = [WriteStore] in {
1970   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1971                     "movbe{w}\t{$src, $dst|$dst, $src}",
1972                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1973                     OpSize16, T8PS;
1974   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1975                     "movbe{l}\t{$src, $dst|$dst, $src}",
1976                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1977                     OpSize32, T8PS;
1978   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1979                      "movbe{q}\t{$src, $dst|$dst, $src}",
1980                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1981                      T8PS;
1982   }
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 // RDRAND Instruction
1987 //
1988 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1989   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1990                     "rdrand{w}\t$dst",
1991                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1992   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1993                     "rdrand{l}\t$dst",
1994                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1995   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1996                      "rdrand{q}\t$dst",
1997                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1998 }
1999
2000 //===----------------------------------------------------------------------===//
2001 // RDSEED Instruction
2002 //
2003 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
2004   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
2005                     "rdseed{w}\t$dst",
2006                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
2007   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
2008                     "rdseed{l}\t$dst",
2009                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
2010   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
2011                      "rdseed{q}\t$dst",
2012                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
2013 }
2014
2015 //===----------------------------------------------------------------------===//
2016 // LZCNT Instruction
2017 //
2018 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
2019   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2020                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2021                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
2022                     OpSize16;
2023   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2024                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2025                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
2026                      (implicit EFLAGS)]>, XS, OpSize16;
2027
2028   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2029                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2030                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
2031                     OpSize32;
2032   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2033                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2034                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
2035                      (implicit EFLAGS)]>, XS, OpSize32;
2036
2037   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2038                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2039                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
2040                      XS;
2041   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2042                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2043                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
2044                       (implicit EFLAGS)]>, XS;
2045 }
2046
2047 let Predicates = [HasLZCNT] in {
2048   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2049               (X86cmp GR16:$src, (i16 0))),
2050             (LZCNT16rr GR16:$src)>;
2051   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2052               (X86cmp GR32:$src, (i32 0))),
2053             (LZCNT32rr GR32:$src)>;
2054   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2055               (X86cmp GR64:$src, (i64 0))),
2056             (LZCNT64rr GR64:$src)>;
2057   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
2058               (X86cmp GR16:$src, (i16 0))),
2059             (LZCNT16rr GR16:$src)>;
2060   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2061               (X86cmp GR32:$src, (i32 0))),
2062             (LZCNT32rr GR32:$src)>;
2063   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2064               (X86cmp GR64:$src, (i64 0))),
2065             (LZCNT64rr GR64:$src)>;
2066
2067   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2068               (X86cmp (loadi16 addr:$src), (i16 0))),
2069             (LZCNT16rm addr:$src)>;
2070   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2071               (X86cmp (loadi32 addr:$src), (i32 0))),
2072             (LZCNT32rm addr:$src)>;
2073   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2074               (X86cmp (loadi64 addr:$src), (i64 0))),
2075             (LZCNT64rm addr:$src)>;
2076   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2077               (X86cmp (loadi16 addr:$src), (i16 0))),
2078             (LZCNT16rm addr:$src)>;
2079   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2080               (X86cmp (loadi32 addr:$src), (i32 0))),
2081             (LZCNT32rm addr:$src)>;
2082   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2083               (X86cmp (loadi64 addr:$src), (i64 0))),
2084             (LZCNT64rm addr:$src)>;
2085 }
2086
2087 //===----------------------------------------------------------------------===//
2088 // BMI Instructions
2089 //
2090 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2091   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2092                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2093                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2094                     OpSize16;
2095   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2096                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2097                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2098                      (implicit EFLAGS)]>, XS, OpSize16;
2099
2100   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2101                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2102                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2103                     OpSize32;
2104   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2105                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2106                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2107                      (implicit EFLAGS)]>, XS, OpSize32;
2108
2109   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2110                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2111                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2112                      XS;
2113   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2114                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2115                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2116                       (implicit EFLAGS)]>, XS;
2117 }
2118
2119 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2120                   RegisterClass RC, X86MemOperand x86memop> {
2121 let hasSideEffects = 0 in {
2122   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2123              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2124              []>, T8PS, VEX_4V;
2125   let mayLoad = 1 in
2126   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2127              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2128              []>, T8PS, VEX_4V;
2129 }
2130 }
2131
2132 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2133   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2134   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2135   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2136   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2137   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2138   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2139 }
2140
2141 //===----------------------------------------------------------------------===//
2142 // Pattern fragments to auto generate BMI instructions.
2143 //===----------------------------------------------------------------------===//
2144
2145 let Predicates = [HasBMI] in {
2146   // FIXME: patterns for the load versions are not implemented
2147   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2148             (BLSR32rr GR32:$src)>;
2149   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2150             (BLSR64rr GR64:$src)>;
2151
2152   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2153             (BLSMSK32rr GR32:$src)>;
2154   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2155             (BLSMSK64rr GR64:$src)>;
2156
2157   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2158             (BLSI32rr GR32:$src)>;
2159   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2160             (BLSI64rr GR64:$src)>;
2161 }
2162
2163 let Predicates = [HasBMI] in {
2164   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2165               (X86cmp GR16:$src, (i16 0))),
2166             (TZCNT16rr GR16:$src)>;
2167   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2168               (X86cmp GR32:$src, (i32 0))),
2169             (TZCNT32rr GR32:$src)>;
2170   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2171               (X86cmp GR64:$src, (i64 0))),
2172             (TZCNT64rr GR64:$src)>;
2173   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2174               (X86cmp GR16:$src, (i16 0))),
2175             (TZCNT16rr GR16:$src)>;
2176   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2177               (X86cmp GR32:$src, (i32 0))),
2178             (TZCNT32rr GR32:$src)>;
2179   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2180               (X86cmp GR64:$src, (i64 0))),
2181             (TZCNT64rr GR64:$src)>;
2182
2183   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2184               (X86cmp (loadi16 addr:$src), (i16 0))),
2185             (TZCNT16rm addr:$src)>;
2186   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2187               (X86cmp (loadi32 addr:$src), (i32 0))),
2188             (TZCNT32rm addr:$src)>;
2189   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2190               (X86cmp (loadi64 addr:$src), (i64 0))),
2191             (TZCNT64rm addr:$src)>;
2192   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2193               (X86cmp (loadi16 addr:$src), (i16 0))),
2194             (TZCNT16rm addr:$src)>;
2195   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2196               (X86cmp (loadi32 addr:$src), (i32 0))),
2197             (TZCNT32rm addr:$src)>;
2198   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2199               (X86cmp (loadi64 addr:$src), (i64 0))),
2200             (TZCNT64rm addr:$src)>;
2201 }
2202
2203
2204 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2205                           X86MemOperand x86memop, Intrinsic Int,
2206                           PatFrag ld_frag> {
2207   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2208              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2209              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2210              T8PS, VEX_4VOp3;
2211   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2212              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2213              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2214               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2215 }
2216
2217 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2218   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2219                                 int_x86_bmi_bextr_32, loadi32>;
2220   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2221                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2222 }
2223
2224 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2225   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2226                                int_x86_bmi_bzhi_32, loadi32>;
2227   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2228                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2229 }
2230
2231
2232 def CountTrailingOnes : SDNodeXForm<imm, [{
2233   // Count the trailing ones in the immediate.
2234   return getI8Imm(countTrailingOnes(N->getZExtValue()), SDLoc(N));
2235 }]>;
2236
2237 def BZHIMask : ImmLeaf<i64, [{
2238   return isMask_64(Imm) && (countTrailingOnes<uint64_t>(Imm) > 32);
2239 }]>;
2240
2241 let Predicates = [HasBMI2] in {
2242   def : Pat<(and GR64:$src, BZHIMask:$mask),
2243             (BZHI64rr GR64:$src,
2244               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2245                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2246
2247   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2248             (BZHI32rr GR32:$src,
2249               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2250
2251   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2252             (BZHI32rm addr:$src,
2253               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2254
2255   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2256             (BZHI64rr GR64:$src,
2257               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2258
2259   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2260             (BZHI64rm addr:$src,
2261               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2262 } // HasBMI2
2263
2264 let Predicates = [HasBMI] in {
2265   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2266             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2267   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2268             (BEXTR32rm addr:$src1, GR32:$src2)>;
2269   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2270             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2271   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2272             (BEXTR64rm addr:$src1, GR64:$src2)>;
2273 } // HasBMI
2274
2275 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2276                          X86MemOperand x86memop, Intrinsic Int,
2277                          PatFrag ld_frag> {
2278   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2279              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2280              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2281              VEX_4V;
2282   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2283              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2284              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2285 }
2286
2287 let Predicates = [HasBMI2] in {
2288   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2289                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2290   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2291                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2292   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2293                                int_x86_bmi_pext_32, loadi32>, T8XS;
2294   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2295                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2296 }
2297
2298 //===----------------------------------------------------------------------===//
2299 // TBM Instructions
2300 //
2301 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2302
2303 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2304                                 X86MemOperand x86memop, PatFrag ld_frag,
2305                                 Intrinsic Int, Operand immtype,
2306                                 SDPatternOperator immoperator> {
2307   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2308                 !strconcat(OpcodeStr,
2309                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2310                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2311            XOP, XOPA;
2312   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2313                 (ins x86memop:$src1, immtype:$cntl),
2314                 !strconcat(OpcodeStr,
2315                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2316                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2317            XOP, XOPA;
2318 }
2319
2320 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2321                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2322 let ImmT = Imm32S in
2323 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2324                                      int_x86_tbm_bextri_u64, i64i32imm,
2325                                      i64immSExt32>, VEX_W;
2326
2327 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2328                          RegisterClass RC, string OpcodeStr,
2329                          X86MemOperand x86memop, PatFrag ld_frag> {
2330 let hasSideEffects = 0 in {
2331   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2332              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2333              []>, XOP_4V, XOP9;
2334   let mayLoad = 1 in
2335   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2336              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2337              []>, XOP_4V, XOP9;
2338 }
2339 }
2340
2341 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2342                            Format FormReg, Format FormMem> {
2343   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2344                                loadi32>;
2345   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2346                                loadi64>, VEX_W;
2347 }
2348
2349 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2350 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2351 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2352 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2353 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2354 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2355 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2356 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2357 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2358 } // HasTBM, EFLAGS
2359
2360 //===----------------------------------------------------------------------===//
2361 // Pattern fragments to auto generate TBM instructions.
2362 //===----------------------------------------------------------------------===//
2363
2364 let Predicates = [HasTBM] in {
2365   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2366             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2367   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2368             (BEXTRI32mi addr:$src1, imm:$src2)>;
2369   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2370             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2371   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2372             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2373
2374   // FIXME: patterns for the load versions are not implemented
2375   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2376             (BLCFILL32rr GR32:$src)>;
2377   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2378             (BLCFILL64rr GR64:$src)>;
2379
2380   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2381             (BLCI32rr GR32:$src)>;
2382   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2383             (BLCI64rr GR64:$src)>;
2384
2385   // Extra patterns because opt can optimize the above patterns to this.
2386   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2387             (BLCI32rr GR32:$src)>;
2388   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2389             (BLCI64rr GR64:$src)>;
2390
2391   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2392             (BLCIC32rr GR32:$src)>;
2393   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2394             (BLCIC64rr GR64:$src)>;
2395
2396   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2397             (BLCMSK32rr GR32:$src)>;
2398   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2399             (BLCMSK64rr GR64:$src)>;
2400
2401   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2402             (BLCS32rr GR32:$src)>;
2403   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2404             (BLCS64rr GR64:$src)>;
2405
2406   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2407             (BLSFILL32rr GR32:$src)>;
2408   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2409             (BLSFILL64rr GR64:$src)>;
2410
2411   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2412             (BLSIC32rr GR32:$src)>;
2413   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2414             (BLSIC64rr GR64:$src)>;
2415
2416   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2417             (T1MSKC32rr GR32:$src)>;
2418   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2419             (T1MSKC64rr GR64:$src)>;
2420
2421   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2422             (TZMSK32rr GR32:$src)>;
2423   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2424             (TZMSK64rr GR64:$src)>;
2425 } // HasTBM
2426
2427 //===----------------------------------------------------------------------===//
2428 // Memory Instructions
2429 //
2430
2431 def CLFLUSHOPT : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2432                    "clflushopt\t$src", []>, PD;
2433 def CLWB       : I<0xAE, MRM6m, (outs), (ins i8mem:$src), "clwb\t$src", []>, PD;
2434 def PCOMMIT    : I<0xAE, MRM_F8, (outs), (ins), "pcommit", []>, PD;
2435
2436
2437 //===----------------------------------------------------------------------===//
2438 // Subsystems.
2439 //===----------------------------------------------------------------------===//
2440
2441 include "X86InstrArithmetic.td"
2442 include "X86InstrCMovSetCC.td"
2443 include "X86InstrExtension.td"
2444 include "X86InstrControl.td"
2445 include "X86InstrShiftRotate.td"
2446
2447 // X87 Floating Point Stack.
2448 include "X86InstrFPStack.td"
2449
2450 // SIMD support (SSE, MMX and AVX)
2451 include "X86InstrFragmentsSIMD.td"
2452
2453 // FMA - Fused Multiply-Add support (requires FMA)
2454 include "X86InstrFMA.td"
2455
2456 // XOP
2457 include "X86InstrXOP.td"
2458
2459 // SSE, MMX and 3DNow! vector support.
2460 include "X86InstrSSE.td"
2461 include "X86InstrAVX512.td"
2462 include "X86InstrMMX.td"
2463 include "X86Instr3DNow.td"
2464
2465 // MPX instructions
2466 include "X86InstrMPX.td"
2467
2468 include "X86InstrVMX.td"
2469 include "X86InstrSVM.td"
2470
2471 include "X86InstrTSX.td"
2472 include "X86InstrSGX.td"
2473
2474 // System instructions.
2475 include "X86InstrSystem.td"
2476
2477 // Compiler Pseudo Instructions and Pat Patterns
2478 include "X86InstrCompiler.td"
2479
2480 //===----------------------------------------------------------------------===//
2481 // Assembler Mnemonic Aliases
2482 //===----------------------------------------------------------------------===//
2483
2484 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2485 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2486 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2487
2488 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2489 def : MnemonicAlias<"cwde", "cwtl", "att">;
2490 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2491 def : MnemonicAlias<"cdq",  "cltd", "att">;
2492 def : MnemonicAlias<"cdqe", "cltq", "att">;
2493 def : MnemonicAlias<"cqo",  "cqto", "att">;
2494
2495 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2496 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2497 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2498
2499 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2500 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2501
2502 def : MnemonicAlias<"loopz",  "loope",  "att">;
2503 def : MnemonicAlias<"loopnz", "loopne", "att">;
2504
2505 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2506 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2507 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2508 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2509 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2510 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2511 def : MnemonicAlias<"popfd", "popfl", "att">;
2512
2513 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2514 // all modes.  However: "push (addr)" and "push $42" should default to
2515 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2516 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2517 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2518 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2519 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2520 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2521 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2522 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2523
2524 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2525 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2526 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2527 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2528 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2529 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2530
2531 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2532 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2533 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2534 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2535
2536 def : MnemonicAlias<"repe",  "rep",   "att">;
2537 def : MnemonicAlias<"repz",  "rep",   "att">;
2538 def : MnemonicAlias<"repnz", "repne", "att">;
2539
2540 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2541 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2542 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2543
2544 def : MnemonicAlias<"salb", "shlb", "att">;
2545 def : MnemonicAlias<"salw", "shlw", "att">;
2546 def : MnemonicAlias<"sall", "shll", "att">;
2547 def : MnemonicAlias<"salq", "shlq", "att">;
2548
2549 def : MnemonicAlias<"smovb", "movsb", "att">;
2550 def : MnemonicAlias<"smovw", "movsw", "att">;
2551 def : MnemonicAlias<"smovl", "movsl", "att">;
2552 def : MnemonicAlias<"smovq", "movsq", "att">;
2553
2554 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2555 def : MnemonicAlias<"verrw", "verr", "att">;
2556
2557 // System instruction aliases.
2558 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2559 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2560 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2561 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2562
2563 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2564 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2565 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2566 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2567 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2568 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2569 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2570 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2571 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2572 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2573 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2574 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2575
2576
2577 // Floating point stack aliases.
2578 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2579 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2580 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2581 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2582 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2583 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2584 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2585 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2586 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2587 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2588 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2589 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2590 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2591 def : MnemonicAlias<"fwait",    "wait">;
2592
2593 def : MnemonicAlias<"fxsaveq",   "fxsave64",   "att">;
2594 def : MnemonicAlias<"fxrstorq",  "fxrstor64",  "att">;
2595 def : MnemonicAlias<"xsaveq",    "xsave64",    "att">;
2596 def : MnemonicAlias<"xrstorq",   "xrstor64",   "att">;
2597 def : MnemonicAlias<"xsaveoptq", "xsaveopt64", "att">;
2598
2599
2600 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2601                     string VariantName>
2602   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2603                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2604
2605 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2606 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2607 /// example "setz" -> "sete".
2608 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2609                                         string V = ""> {
2610   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2611   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2612   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2613   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2614   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2615   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2616   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2617   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2618   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2619   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2620
2621   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2622   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2623   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2624   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2625 }
2626
2627 // Aliases for set<CC>
2628 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2629 // Aliases for j<CC>
2630 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2631 // Aliases for cmov<CC>{w,l,q}
2632 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2633 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2634 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2635 // No size suffix for intel-style asm.
2636 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2637
2638
2639 //===----------------------------------------------------------------------===//
2640 // Assembler Instruction Aliases
2641 //===----------------------------------------------------------------------===//
2642
2643 // aad/aam default to base 10 if no operand is specified.
2644 def : InstAlias<"aad", (AAD8i8 10)>;
2645 def : InstAlias<"aam", (AAM8i8 10)>;
2646
2647 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2648 // Likewise for btc/btr/bts.
2649 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2650                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2651 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2652                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2653 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2654                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2655 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2656                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2657
2658 // clr aliases.
2659 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2660 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2661 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2662 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2663
2664 // lods aliases. Accept the destination being omitted because it's implicit
2665 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2666 // in the destination.
2667 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2668 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2669 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2670 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2671 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2672 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2673 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2674 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2675
2676 // stos aliases. Accept the source being omitted because it's implicit in
2677 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2678 // in the source.
2679 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2680 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2681 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2682 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2683 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2684 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2685 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2686 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2687
2688 // scas aliases. Accept the destination being omitted because it's implicit
2689 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2690 // in the destination.
2691 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2692 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2693 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2694 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2695 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2696 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2697 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2698 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2699
2700 // div and idiv aliases for explicit A register.
2701 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2702 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2703 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2704 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2705 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2706 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2707 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2708 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2709 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2710 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2711 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2712 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2713 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2714 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2715 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2716 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2717
2718
2719
2720 // Various unary fpstack operations default to operating on on ST1.
2721 // For example, "fxch" -> "fxch %st(1)"
2722 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2723 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2724 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2725 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2726 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2727 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2728 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2729 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2730 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2731 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2732 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2733 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2734 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2735 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2736 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2737
2738 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2739 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2740 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2741 // gas.
2742 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2743  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2744                  (Inst RST:$op), EmitAlias>;
2745  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2746                  (Inst ST0), EmitAlias>;
2747 }
2748
2749 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2750 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2751 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2752 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2753 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2754 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2755 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2756 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2757 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2758 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2759 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2760 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2761 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2762 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2763 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2764 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2765
2766
2767 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2768 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2769 // solely because gas supports it.
2770 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2771 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2772 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2773 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2774 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2775 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2776
2777 // We accept "fnstsw %eax" even though it only writes %ax.
2778 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2779 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2780 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2781
2782 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2783 // this is compatible with what GAS does.
2784 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2785 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2786 def : InstAlias<"lcall {*}$dst",    (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2787 def : InstAlias<"ljmp {*}$dst",     (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2788 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2789 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2790 def : InstAlias<"lcall {*}$dst",    (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2791 def : InstAlias<"ljmp {*}$dst",     (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2792
2793 def : InstAlias<"call {*}$dst",     (CALL64m i64mem:$dst), 0>, Requires<[In64BitMode]>;
2794 def : InstAlias<"jmp {*}$dst",      (JMP64m  i64mem:$dst), 0>, Requires<[In64BitMode]>;
2795 def : InstAlias<"call {*}$dst",     (CALL32m i32mem:$dst), 0>, Requires<[In32BitMode]>;
2796 def : InstAlias<"jmp {*}$dst",      (JMP32m  i32mem:$dst), 0>, Requires<[In32BitMode]>;
2797 def : InstAlias<"call {*}$dst",     (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2798 def : InstAlias<"jmp {*}$dst",      (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2799
2800
2801 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2802 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm), 0>;
2803 def : InstAlias<"imulw {$imm, $r|$r, $imm}", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm), 0>;
2804 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm), 0>;
2805 def : InstAlias<"imull {$imm, $r|$r, $imm}", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm), 0>;
2806 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri32 GR64:$r, GR64:$r, i64i32imm:$imm), 0>;
2807 def : InstAlias<"imulq {$imm, $r|$r, $imm}", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm), 0>;
2808
2809 // inb %dx -> inb %al, %dx
2810 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2811 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2812 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2813 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2814 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2815 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2816
2817
2818 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2819 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2820 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2821 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2822 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2823 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2824 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2825 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2826 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2827
2828 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2829 // the move.  All segment/mem forms are equivalent, this has the shortest
2830 // encoding.
2831 def : InstAlias<"mov {$mem, $seg|$seg, $mem}", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2832 def : InstAlias<"mov {$seg, $mem|$mem, $seg}", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2833
2834 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2835 def : InstAlias<"movq {$imm, $reg|$reg, $imm}", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2836
2837 // Match 'movq GR64, MMX' as an alias for movd.
2838 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2839                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2840 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2841                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2842
2843 // movsx aliases
2844 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2845 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2846 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2847 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2848 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2849 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2850 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2851
2852 // movzx aliases
2853 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2854 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2855 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2856 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2857 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2858 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2859 // Note: No GR32->GR64 movzx form.
2860
2861 // outb %dx -> outb %al, %dx
2862 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2863 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2864 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2865 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2866 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2867 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2868
2869 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2870 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2871 // errors, since its encoding is the most compact.
2872 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2873
2874 // shld/shrd op,op -> shld op, op, CL
2875 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2876 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2877 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2878 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2879 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2880 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2881
2882 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2883 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2884 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2885 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2886 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2887 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2888
2889 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2890  *  matching a fixed immediate like $1.
2891 // "shl X, $1" is an alias for "shl X".
2892 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2893  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2894                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2895  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2896                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2897  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2898                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2899  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2900                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2901  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2902                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2903  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2904                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2905  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2906                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2907  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2908                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2909 }
2910
2911 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2912 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2913 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2914 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2915 FIXME */
2916
2917 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2918 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2919                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2920 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2921                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2922 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2923                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2924 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2925                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2926
2927 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2928 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2929                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2930 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2931                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2932 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2933                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2934 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2935                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2936
2937 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2938 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2939 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2940                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2941 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2942                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2943 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;