lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 159                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 160
 161 def X86vastart_save_xmm_regs :
 162                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 163                         SDT_X86VASTART_SAVE_XMM_REGS,
 164                         [SDNPHasChain, SDNPVariadic]>;
 165 def X86vaarg64 :
 166                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 167                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 168                          SDNPMemOperand]>;
 169 def X86callseq_start :
 170                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 171                         [SDNPHasChain, SDNPOutGlue]>;
 172 def X86callseq_end :
 173                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 174                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 175
 176 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 177                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 178                          SDNPVariadic]>;
 179
 180 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 181                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 182 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 183                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 184                          SDNPMayLoad]>;
 185
 186 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 187                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 188 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 189                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 190 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 191                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 192
 193 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 194 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 195
 196 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 197                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 198
 199 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 203                         [SDNPHasChain]>;
 204
 205 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 206                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 207                                                      SDTCisPtrTy<1>]>,
 208                                 [SDNPHasChain, SDNPSideEffect]>;
 209 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 210                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 211                                 [SDNPHasChain, SDNPSideEffect]>;
 212
 213 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 214                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 215
 216 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 217                           [SDNPCommutative]>;
 218 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 219 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 224 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 225
 226 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 227 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 228 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 233                           [SDNPCommutative]>;
 234
 235 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 236
 237 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 238
 239 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 240                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 241
 242 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 243                           [SDNPHasChain]>;
 244
 245 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 246                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 247
 248 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 249                         [SDNPHasChain, SDNPOutGlue]>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // X86 Operand Definitions.
 253 //
 254
 255 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 256 // the index operand of an address, to conform to x86 encoding restrictions.
 257 def ptr_rc_nosp : PointerLikeRegClass<1>;
 258
 259 // *mem - Operand definitions for the funky X86 addressing mode operands.
 260 //
 261 def X86MemAsmOperand : AsmOperandClass {
 262  let Name = "Mem";
 263 }
 264 def X86Mem8AsmOperand : AsmOperandClass {
 265   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 266 }
 267 def X86Mem16AsmOperand : AsmOperandClass {
 268   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 269 }
 270 def X86Mem32AsmOperand : AsmOperandClass {
 271   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 272 }
 273 def X86Mem64AsmOperand : AsmOperandClass {
 274   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 275 }
 276 def X86Mem80AsmOperand : AsmOperandClass {
 277   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 278 }
 279 def X86Mem128AsmOperand : AsmOperandClass {
 280   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 281 }
 282 def X86Mem256AsmOperand : AsmOperandClass {
 283   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 284 }
 285 def X86Mem512AsmOperand : AsmOperandClass {
 286   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 287 }
 288
 289 // Gather mem operands
 290 def X86MemVX32Operand : AsmOperandClass {
 291   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 292 }
 293 def X86MemVY32Operand : AsmOperandClass {
 294   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 295 }
 296 def X86MemVZ32Operand : AsmOperandClass {
 297   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 298 }
 299 def X86MemVX64Operand : AsmOperandClass {
 300   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 301 }
 302 def X86MemVY64Operand : AsmOperandClass {
 303   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 304 }
 305 def X86MemVZ64Operand : AsmOperandClass {
 306   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 307 }
 308
 309 def X86AbsMemAsmOperand : AsmOperandClass {
 310   let Name = "AbsMem";
 311   let SuperClasses = [X86MemAsmOperand];
 312 }
 313 class X86MemOperand<string printMethod> : Operand<iPTR> {
 314   let PrintMethod = printMethod;
 315   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 316   let ParserMatchClass = X86MemAsmOperand;
 317 }
 318
 319 let OperandType = "OPERAND_MEMORY" in {
 320 def opaque32mem : X86MemOperand<"printopaquemem">;
 321 def opaque48mem : X86MemOperand<"printopaquemem">;
 322 def opaque80mem : X86MemOperand<"printopaquemem">;
 323 def opaque512mem : X86MemOperand<"printopaquemem">;
 324
 325 def i8mem   : X86MemOperand<"printi8mem"> {
 326   let ParserMatchClass = X86Mem8AsmOperand; }
 327 def i16mem  : X86MemOperand<"printi16mem"> {
 328   let ParserMatchClass = X86Mem16AsmOperand; }
 329 def i32mem  : X86MemOperand<"printi32mem"> {
 330   let ParserMatchClass = X86Mem32AsmOperand; }
 331 def i64mem  : X86MemOperand<"printi64mem"> {
 332   let ParserMatchClass = X86Mem64AsmOperand; }
 333 def i128mem : X86MemOperand<"printi128mem"> {
 334   let ParserMatchClass = X86Mem128AsmOperand; }
 335 def i256mem : X86MemOperand<"printi256mem"> {
 336   let ParserMatchClass = X86Mem256AsmOperand; }
 337 def i512mem : X86MemOperand<"printi512mem"> {
 338   let ParserMatchClass = X86Mem512AsmOperand; }
 339 def f32mem  : X86MemOperand<"printf32mem"> {
 340   let ParserMatchClass = X86Mem32AsmOperand; }
 341 def f64mem  : X86MemOperand<"printf64mem"> {
 342   let ParserMatchClass = X86Mem64AsmOperand; }
 343 def f80mem  : X86MemOperand<"printf80mem"> {
 344   let ParserMatchClass = X86Mem80AsmOperand; }
 345 def f128mem : X86MemOperand<"printf128mem"> {
 346   let ParserMatchClass = X86Mem128AsmOperand; }
 347 def f256mem : X86MemOperand<"printf256mem">{
 348   let ParserMatchClass = X86Mem256AsmOperand; }
 349 def f512mem : X86MemOperand<"printf512mem">{
 350   let ParserMatchClass = X86Mem512AsmOperand; }
 351 def v512mem : Operand<iPTR> {
 352   let PrintMethod = "printf512mem";
 353   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 354   let ParserMatchClass = X86Mem512AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 def vy64xmem : X86MemOperand<"printi64mem">{
 370   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 371   let ParserMatchClass = X86MemVY64Operand; }
 372 def vz32mem : X86MemOperand<"printi32mem">{
 373   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 374   let ParserMatchClass = X86MemVZ32Operand; }
 375 def vz64mem : X86MemOperand<"printi64mem">{
 376   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 377   let ParserMatchClass = X86MemVZ64Operand; }
 378 }
 379
 380 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 381 // plain GR64, so that it doesn't potentially require a REX prefix.
 382 def i8mem_NOREX : Operand<i64> {
 383   let PrintMethod = "printi8mem";
 384   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 385   let ParserMatchClass = X86Mem8AsmOperand;
 386   let OperandType = "OPERAND_MEMORY";
 387 }
 388
 389 // GPRs available for tailcall.
 390 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 391 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 392
 393 // Special i32mem for addresses of load folding tail calls. These are not
 394 // allowed to use callee-saved registers since they must be scheduled
 395 // after callee-saved register are popped.
 396 def i32mem_TC : Operand<i32> {
 397   let PrintMethod = "printi32mem";
 398   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 399                        i32imm, i8imm);
 400   let ParserMatchClass = X86Mem32AsmOperand;
 401   let OperandType = "OPERAND_MEMORY";
 402 }
 403
 404 // Special i64mem for addresses of load folding tail calls. These are not
 405 // allowed to use callee-saved registers since they must be scheduled
 406 // after callee-saved register are popped.
 407 def i64mem_TC : Operand<i64> {
 408   let PrintMethod = "printi64mem";
 409   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 410                        ptr_rc_tailcall, i32imm, i8imm);
 411   let ParserMatchClass = X86Mem64AsmOperand;
 412   let OperandType = "OPERAND_MEMORY";
 413 }
 414
 415 let OperandType = "OPERAND_PCREL",
 416     ParserMatchClass = X86AbsMemAsmOperand,
 417     PrintMethod = "printPCRelImm" in {
 418 def i32imm_pcrel : Operand<i32>;
 419 def i16imm_pcrel : Operand<i16>;
 420
 421 // Branch targets have OtherVT type and print as pc-relative values.
 422 def brtarget : Operand<OtherVT>;
 423 def brtarget8 : Operand<OtherVT>;
 424
 425 }
 426
 427 def X86SrcIdx8Operand : AsmOperandClass {
 428   let Name = "SrcIdx8";
 429   let RenderMethod = "addSrcIdxOperands";
 430   let SuperClasses = [X86Mem8AsmOperand];
 431 }
 432 def X86SrcIdx16Operand : AsmOperandClass {
 433   let Name = "SrcIdx16";
 434   let RenderMethod = "addSrcIdxOperands";
 435   let SuperClasses = [X86Mem16AsmOperand];
 436 }
 437 def X86SrcIdx32Operand : AsmOperandClass {
 438   let Name = "SrcIdx32";
 439   let RenderMethod = "addSrcIdxOperands";
 440   let SuperClasses = [X86Mem32AsmOperand];
 441 }
 442 def X86SrcIdx64Operand : AsmOperandClass {
 443   let Name = "SrcIdx64";
 444   let RenderMethod = "addSrcIdxOperands";
 445   let SuperClasses = [X86Mem64AsmOperand];
 446 }
 447 def X86DstIdx8Operand : AsmOperandClass {
 448   let Name = "DstIdx8";
 449   let RenderMethod = "addDstIdxOperands";
 450   let SuperClasses = [X86Mem8AsmOperand];
 451 }
 452 def X86DstIdx16Operand : AsmOperandClass {
 453   let Name = "DstIdx16";
 454   let RenderMethod = "addDstIdxOperands";
 455   let SuperClasses = [X86Mem16AsmOperand];
 456 }
 457 def X86DstIdx32Operand : AsmOperandClass {
 458   let Name = "DstIdx32";
 459   let RenderMethod = "addDstIdxOperands";
 460   let SuperClasses = [X86Mem32AsmOperand];
 461 }
 462 def X86DstIdx64Operand : AsmOperandClass {
 463   let Name = "DstIdx64";
 464   let RenderMethod = "addDstIdxOperands";
 465   let SuperClasses = [X86Mem64AsmOperand];
 466 }
 467 def X86MemOffs8AsmOperand : AsmOperandClass {
 468   let Name = "MemOffs8";
 469   let RenderMethod = "addMemOffsOperands";
 470   let SuperClasses = [X86Mem8AsmOperand];
 471 }
 472 def X86MemOffs16AsmOperand : AsmOperandClass {
 473   let Name = "MemOffs16";
 474   let RenderMethod = "addMemOffsOperands";
 475   let SuperClasses = [X86Mem16AsmOperand];
 476 }
 477 def X86MemOffs32AsmOperand : AsmOperandClass {
 478   let Name = "MemOffs32";
 479   let RenderMethod = "addMemOffsOperands";
 480   let SuperClasses = [X86Mem32AsmOperand];
 481 }
 482 def X86MemOffs64AsmOperand : AsmOperandClass {
 483   let Name = "MemOffs64";
 484   let RenderMethod = "addMemOffsOperands";
 485   let SuperClasses = [X86Mem64AsmOperand];
 486 }
 487 let OperandType = "OPERAND_MEMORY" in {
 488 def srcidx8 : Operand<iPTR> {
 489   let ParserMatchClass = X86SrcIdx8Operand;
 490   let MIOperandInfo = (ops ptr_rc, i8imm);
 491   let PrintMethod = "printSrcIdx8"; }
 492 def srcidx16 : Operand<iPTR> {
 493   let ParserMatchClass = X86SrcIdx16Operand;
 494   let MIOperandInfo = (ops ptr_rc, i8imm);
 495   let PrintMethod = "printSrcIdx16"; }
 496 def srcidx32 : Operand<iPTR> {
 497   let ParserMatchClass = X86SrcIdx32Operand;
 498   let MIOperandInfo = (ops ptr_rc, i8imm);
 499   let PrintMethod = "printSrcIdx32"; }
 500 def srcidx64 : Operand<iPTR> {
 501   let ParserMatchClass = X86SrcIdx64Operand;
 502   let MIOperandInfo = (ops ptr_rc, i8imm);
 503   let PrintMethod = "printSrcIdx64"; }
 504 def dstidx8 : Operand<iPTR> {
 505   let ParserMatchClass = X86DstIdx8Operand;
 506   let MIOperandInfo = (ops ptr_rc);
 507   let PrintMethod = "printDstIdx8"; }
 508 def dstidx16 : Operand<iPTR> {
 509   let ParserMatchClass = X86DstIdx16Operand;
 510   let MIOperandInfo = (ops ptr_rc);
 511   let PrintMethod = "printDstIdx16"; }
 512 def dstidx32 : Operand<iPTR> {
 513   let ParserMatchClass = X86DstIdx32Operand;
 514   let MIOperandInfo = (ops ptr_rc);
 515   let PrintMethod = "printDstIdx32"; }
 516 def dstidx64 : Operand<iPTR> {
 517   let ParserMatchClass = X86DstIdx64Operand;
 518   let MIOperandInfo = (ops ptr_rc);
 519   let PrintMethod = "printDstIdx64"; }
 520 def offset8 : Operand<iPTR> {
 521   let ParserMatchClass = X86MemOffs8AsmOperand;
 522   let MIOperandInfo = (ops i64imm, i8imm);
 523   let PrintMethod = "printMemOffs8"; }
 524 def offset16 : Operand<iPTR> {
 525   let ParserMatchClass = X86MemOffs16AsmOperand;
 526   let MIOperandInfo = (ops i64imm, i8imm);
 527   let PrintMethod = "printMemOffs16"; }
 528 def offset32 : Operand<iPTR> {
 529   let ParserMatchClass = X86MemOffs32AsmOperand;
 530   let MIOperandInfo = (ops i64imm, i8imm);
 531   let PrintMethod = "printMemOffs32"; }
 532 def offset64 : Operand<iPTR> {
 533   let ParserMatchClass = X86MemOffs64AsmOperand;
 534   let MIOperandInfo = (ops i64imm, i8imm);
 535   let PrintMethod = "printMemOffs64"; }
 536 }
 537
 538
 539 def SSECC : Operand<i8> {
 540   let PrintMethod = "printSSECC";
 541   let OperandType = "OPERAND_IMMEDIATE";
 542 }
 543
 544 def AVXCC : Operand<i8> {
 545   let PrintMethod = "printAVXCC";
 546   let OperandType = "OPERAND_IMMEDIATE";
 547 }
 548
 549 class ImmSExtAsmOperandClass : AsmOperandClass {
 550   let SuperClasses = [ImmAsmOperand];
 551   let RenderMethod = "addImmOperands";
 552 }
 553
 554 class ImmZExtAsmOperandClass : AsmOperandClass {
 555   let SuperClasses = [ImmAsmOperand];
 556   let RenderMethod = "addImmOperands";
 557 }
 558
 559 def X86GR32orGR64AsmOperand : AsmOperandClass {
 560   let Name = "GR32orGR64";
 561 }
 562
 563 def GR32orGR64 : RegisterOperand<GR32> {
 564   let ParserMatchClass = X86GR32orGR64AsmOperand;
 565 }
 566
 567 def AVX512RC : Operand<i32> {
 568   let PrintMethod = "printRoundingControl";
 569   let OperandType = "OPERAND_IMMEDIATE";
 570 }
 571 // Sign-extended immediate classes. We don't need to define the full lattice
 572 // here because there is no instruction with an ambiguity between ImmSExti64i32
 573 // and ImmSExti32i8.
 574 //
 575 // The strange ranges come from the fact that the assembler always works with
 576 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 577 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 578
 579 // [0, 0x7FFFFFFF]                                            |
 580 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 581 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 582   let Name = "ImmSExti64i32";
 583 }
 584
 585 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 586 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 587 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 588   let Name = "ImmSExti16i8";
 589   let SuperClasses = [ImmSExti64i32AsmOperand];
 590 }
 591
 592 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 593 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 594 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 595   let Name = "ImmSExti32i8";
 596 }
 597
 598 // [0, 0x000000FF]
 599 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 600   let Name = "ImmZExtu32u8";
 601 }
 602
 603
 604 // [0, 0x0000007F]                                            |
 605 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 606 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 607   let Name = "ImmSExti64i8";
 608   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 609                       ImmSExti64i32AsmOperand];
 610 }
 611
 612 // A couple of more descriptive operand definitions.
 613 // 16-bits but only 8 bits are significant.
 614 def i16i8imm  : Operand<i16> {
 615   let ParserMatchClass = ImmSExti16i8AsmOperand;
 616   let OperandType = "OPERAND_IMMEDIATE";
 617 }
 618 // 32-bits but only 8 bits are significant.
 619 def i32i8imm  : Operand<i32> {
 620   let ParserMatchClass = ImmSExti32i8AsmOperand;
 621   let OperandType = "OPERAND_IMMEDIATE";
 622 }
 623 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 624 def u32u8imm  : Operand<i32> {
 625   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 626   let OperandType = "OPERAND_IMMEDIATE";
 627 }
 628
 629 // 64-bits but only 32 bits are significant.
 630 def i64i32imm  : Operand<i64> {
 631   let ParserMatchClass = ImmSExti64i32AsmOperand;
 632   let OperandType = "OPERAND_IMMEDIATE";
 633 }
 634
 635 // 64-bits but only 32 bits are significant, and those bits are treated as being
 636 // pc relative.
 637 def i64i32imm_pcrel : Operand<i64> {
 638   let PrintMethod = "printPCRelImm";
 639   let ParserMatchClass = X86AbsMemAsmOperand;
 640   let OperandType = "OPERAND_PCREL";
 641 }
 642
 643 // 64-bits but only 8 bits are significant.
 644 def i64i8imm   : Operand<i64> {
 645   let ParserMatchClass = ImmSExti64i8AsmOperand;
 646   let OperandType = "OPERAND_IMMEDIATE";
 647 }
 648
 649 def lea64_32mem : Operand<i32> {
 650   let PrintMethod = "printi32mem";
 651   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 652   let ParserMatchClass = X86MemAsmOperand;
 653 }
 654
 655 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 656 def lea64mem : Operand<i64> {
 657   let PrintMethod = "printi64mem";
 658   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 659   let ParserMatchClass = X86MemAsmOperand;
 660 }
 661
 662
 663 //===----------------------------------------------------------------------===//
 664 // X86 Complex Pattern Definitions.
 665 //
 666
 667 // Define X86 specific addressing mode.
 668 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 669 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 670                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 671                                []>;
 672 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 673 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 674                                   [add, sub, mul, X86mul_imm, shl, or,
 675                                    frameindex, X86WrapperRIP],
 676                                   []>;
 677
 678 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 679                                [tglobaltlsaddr], []>;
 680
 681 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 682                                [tglobaltlsaddr], []>;
 683
 684 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 685                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 686                          X86WrapperRIP], []>;
 687
 688 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 689                                [tglobaltlsaddr], []>;
 690
 691 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 692                                [tglobaltlsaddr], []>;
 693
 694 //===----------------------------------------------------------------------===//
 695 // X86 Instruction Predicate Definitions.
 696 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 697 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 698
 699 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 700 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 701 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 702 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 703 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 704 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 705 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 706 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 707 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 708 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 709 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 710 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 711 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 712 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 713 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 714 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 715 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 716 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 717 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 718 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 719                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 720 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 721 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 722 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 723 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 724 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 725 def HasERI       : Predicate<"Subtarget->hasERI()">;
 726 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 727 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 728 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 729                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 730
 731 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 732 def HasAES       : Predicate<"Subtarget->hasAES()">;
 733 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 734 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 735 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 736 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 737 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 738 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 739 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 740 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 741 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 742 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 743 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 744 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 745 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 746 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 747 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 748 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 749 def HasADX       : Predicate<"Subtarget->hasADX()">;
 750 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 751 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 752 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 753 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 754 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 755 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 756 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 757 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 758                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 759 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 760                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 761 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 762                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 763 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 764                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 765 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 766                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 767 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 768 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 769 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 770 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 771 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 772 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 773                              "TM.getCodeModel() != CodeModel::Kernel">;
 774 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 775                              "TM.getCodeModel() == CodeModel::Kernel">;
 776 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 777 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 778 def OptForSize   : Predicate<"OptForSize">;
 779 def OptForSpeed  : Predicate<"!OptForSize">;
 780 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 781 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 782 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 783 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 784
 785 //===----------------------------------------------------------------------===//
 786 // X86 Instruction Format Definitions.
 787 //
 788
 789 include "X86InstrFormats.td"
 790
 791 //===----------------------------------------------------------------------===//
 792 // Pattern fragments.
 793 //
 794
 795 // X86 specific condition code. These correspond to CondCode in
 796 // X86InstrInfo.h. They must be kept in synch.
 797 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 798 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 799 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 800 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 801 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 802 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 803 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 804 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 805 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 806 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 807 def X86_COND_NO  : PatLeaf<(i8 10)>;
 808 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 809 def X86_COND_NS  : PatLeaf<(i8 12)>;
 810 def X86_COND_O   : PatLeaf<(i8 13)>;
 811 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 812 def X86_COND_S   : PatLeaf<(i8 15)>;
 813
 814 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 815   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 816   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 817   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 818 }
 819
 820 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 821
 822
 823 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 824 // unsigned field.
 825 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 826
 827 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 828   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 829 }]>;
 830
 831 // Helper fragments for loads.
 832 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 833 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 834 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 835   LoadSDNode *LD = cast<LoadSDNode>(N);
 836   ISD::LoadExtType ExtType = LD->getExtensionType();
 837   if (ExtType == ISD::NON_EXTLOAD)
 838     return true;
 839   if (ExtType == ISD::EXTLOAD)
 840     return LD->getAlignment() >= 2 && !LD->isVolatile();
 841   return false;
 842 }]>;
 843
 844 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 845   LoadSDNode *LD = cast<LoadSDNode>(N);
 846   ISD::LoadExtType ExtType = LD->getExtensionType();
 847   if (ExtType == ISD::EXTLOAD)
 848     return LD->getAlignment() >= 2 && !LD->isVolatile();
 849   return false;
 850 }]>;
 851
 852 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 853   LoadSDNode *LD = cast<LoadSDNode>(N);
 854   ISD::LoadExtType ExtType = LD->getExtensionType();
 855   if (ExtType == ISD::NON_EXTLOAD)
 856     return true;
 857   if (ExtType == ISD::EXTLOAD)
 858     return LD->getAlignment() >= 4 && !LD->isVolatile();
 859   return false;
 860 }]>;
 861
 862 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 863 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 864 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 865 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 866 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 867
 868 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 869 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 870 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 871 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 872 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 873 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 874
 875 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 876 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 877 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 878 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 879 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 880 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 881 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 882 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 883 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 884 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 885
 886 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 887 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 888 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 889 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 890 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 891 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 892 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 893 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 894 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 895 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 896
 897
 898 // An 'and' node with a single use.
 899 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 900   return N->hasOneUse();
 901 }]>;
 902 // An 'srl' node with a single use.
 903 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 904   return N->hasOneUse();
 905 }]>;
 906 // An 'trunc' node with a single use.
 907 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 908   return N->hasOneUse();
 909 }]>;
 910
 911 //===----------------------------------------------------------------------===//
 912 // Instruction list.
 913 //
 914
 915 // Nop
 916 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 917   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 918   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 919                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 920   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 921                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 922 }
 923
 924
 925 // Constructing a stack frame.
 926 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 927                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 928
 929 let SchedRW = [WriteALU] in {
 930 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 931 def LEAVE    : I<0xC9, RawFrm,
 932                  (outs), (ins), "leave", [], IIC_LEAVE>,
 933                  Requires<[Not64BitMode]>;
 934
 935 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 936 def LEAVE64  : I<0xC9, RawFrm,
 937                  (outs), (ins), "leave", [], IIC_LEAVE>,
 938                  Requires<[In64BitMode]>;
 939 } // SchedRW
 940
 941 //===----------------------------------------------------------------------===//
 942 //  Miscellaneous Instructions.
 943 //
 944
 945 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 946 let mayLoad = 1, SchedRW = [WriteLoad] in {
 947 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 948                 IIC_POP_REG16>, OpSize16;
 949 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 950                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 951 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 952                 IIC_POP_REG>, OpSize16;
 953 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 954                 IIC_POP_MEM>, OpSize16;
 955 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 956                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 957 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 958                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 959
 960 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 961                 OpSize16;
 962 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 963                 OpSize32, Requires<[Not64BitMode]>;
 964 } // mayLoad, SchedRW
 965
 966 let mayStore = 1, SchedRW = [WriteStore] in {
 967 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 968                  IIC_PUSH_REG>, OpSize16;
 969 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 970                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 971 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 972                  IIC_PUSH_REG>, OpSize16;
 973 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 974                  IIC_PUSH_MEM>, OpSize16;
 975 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 976                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 977 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 978                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 979
 980 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 981                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 982                    Requires<[Not64BitMode]>;
 983 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 984                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 985                    Requires<[Not64BitMode]>;
 986 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 987                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 988                    Requires<[Not64BitMode]>;
 989 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 990                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 991                    Requires<[Not64BitMode]>;
 992
 993 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 994                  OpSize16;
 995 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 996                OpSize32, Requires<[Not64BitMode]>;
 997
 998 } // mayStore, SchedRW
 999 }
1000
1001 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
1002 let mayLoad = 1, SchedRW = [WriteLoad] in {
1003 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1004                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1005 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1006                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1007 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1008                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1009 } // mayLoad, SchedRW
1010 let mayStore = 1, SchedRW = [WriteStore] in {
1011 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1012                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1013 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1014                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1015 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1016                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1017 } // mayStore, SchedRW
1018 }
1019
1020 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
1021     SchedRW = [WriteStore] in {
1022 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1023                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1024 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1025                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1026                     Requires<[In64BitMode]>;
1027 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1028                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1029                     Requires<[In64BitMode]>;
1030 }
1031
1032 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
1033 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1034                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1035 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
1036 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1037                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1038
1039 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1040     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
1041 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1042                OpSize32, Requires<[Not64BitMode]>;
1043 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1044                OpSize16, Requires<[Not64BitMode]>;
1045 }
1046 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1047     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
1048 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1049                OpSize32, Requires<[Not64BitMode]>;
1050 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1051                OpSize16, Requires<[Not64BitMode]>;
1052 }
1053
1054 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1055 // GR32 = bswap GR32
1056 def BSWAP32r : I<0xC8, AddRegFrm,
1057                  (outs GR32:$dst), (ins GR32:$src),
1058                  "bswap{l}\t$dst",
1059                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1060
1061 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1062                   "bswap{q}\t$dst",
1063                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1064 } // Constraints = "$src = $dst", SchedRW
1065
1066 // Bit scan instructions.
1067 let Defs = [EFLAGS] in {
1068 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1069                  "bsf{w}\t{$src, $dst|$dst, $src}",
1070                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1071                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1072 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1073                  "bsf{w}\t{$src, $dst|$dst, $src}",
1074                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1075                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1076 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1077                  "bsf{l}\t{$src, $dst|$dst, $src}",
1078                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1079                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1080 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1081                  "bsf{l}\t{$src, $dst|$dst, $src}",
1082                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1083                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1084 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1085                   "bsf{q}\t{$src, $dst|$dst, $src}",
1086                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1087                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1088 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1089                   "bsf{q}\t{$src, $dst|$dst, $src}",
1090                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1091                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1092
1093 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1094                  "bsr{w}\t{$src, $dst|$dst, $src}",
1095                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1096                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1097 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1098                  "bsr{w}\t{$src, $dst|$dst, $src}",
1099                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1100                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1101 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1102                  "bsr{l}\t{$src, $dst|$dst, $src}",
1103                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1104                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1105 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1106                  "bsr{l}\t{$src, $dst|$dst, $src}",
1107                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1108                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1109 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1110                   "bsr{q}\t{$src, $dst|$dst, $src}",
1111                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1112                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1113 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1114                   "bsr{q}\t{$src, $dst|$dst, $src}",
1115                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1116                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1117 } // Defs = [EFLAGS]
1118
1119 let SchedRW = [WriteMicrocoded] in {
1120 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1121 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1122 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1123               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1124 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1125               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1126 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1127               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1128 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1129                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1130 }
1131
1132 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1133 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1134 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1135               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1136 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1137 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1138               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1139 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1140 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1141               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1142 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1143 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1144                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1145
1146 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1147 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1148 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1149               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1150 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1151 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1152               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1153 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1154 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1155               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1156 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1157 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1158                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1159
1160 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1161 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1162 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1163               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1164 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1165               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1166 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1167               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1168 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1169                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1170 }
1171 } // SchedRW
1172
1173 //===----------------------------------------------------------------------===//
1174 //  Move Instructions.
1175 //
1176 let SchedRW = [WriteMove] in {
1177 let neverHasSideEffects = 1 in {
1178 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1179                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1180 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1181                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1182 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1183                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1184 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1185                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1186 }
1187
1188 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1189 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1190                    "mov{b}\t{$src, $dst|$dst, $src}",
1191                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1192 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1193                    "mov{w}\t{$src, $dst|$dst, $src}",
1194                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1195 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1196                    "mov{l}\t{$src, $dst|$dst, $src}",
1197                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1198 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1199                        "mov{q}\t{$src, $dst|$dst, $src}",
1200                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1201 }
1202 let isReMaterializable = 1 in {
1203 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1204                     "movabs{q}\t{$src, $dst|$dst, $src}",
1205                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1206 }
1207
1208 // Longer forms that use a ModR/M byte. Needed for disassembler
1209 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1210 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1211                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1212 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1213                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1214 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1215                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1216 }
1217 } // SchedRW
1218
1219 let SchedRW = [WriteStore] in {
1220 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1221                    "mov{b}\t{$src, $dst|$dst, $src}",
1222                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1223 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1224                    "mov{w}\t{$src, $dst|$dst, $src}",
1225                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1226 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1227                    "mov{l}\t{$src, $dst|$dst, $src}",
1228                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1229 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1230                        "mov{q}\t{$src, $dst|$dst, $src}",
1231                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1232 } // SchedRW
1233
1234 let hasSideEffects = 0 in {
1235
1236 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1237 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1238 let SchedRW = [WriteALU] in {
1239 let mayLoad = 1 in {
1240 let Defs = [AL] in
1241 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1242                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1243                    Requires<[In32BitMode]>;
1244 let Defs = [AX] in
1245 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1246                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1247                       OpSize16, Requires<[In32BitMode]>;
1248 let Defs = [EAX] in
1249 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1250                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1251                       OpSize32, Requires<[In32BitMode]>;
1252
1253 let Defs = [AL] in
1254 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1255                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1256                    AdSize, Requires<[In16BitMode]>;
1257 let Defs = [AX] in
1258 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1259                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1260                       OpSize16, AdSize, Requires<[In16BitMode]>;
1261 let Defs = [EAX] in
1262 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1263                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1264                       AdSize, OpSize32, Requires<[In16BitMode]>;
1265 }
1266 let mayStore = 1 in {
1267 let Uses = [AL] in
1268 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1269                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1270                   Requires<[In32BitMode]>;
1271 let Uses = [AX] in
1272 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1273                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1274                       OpSize16, Requires<[In32BitMode]>;
1275 let Uses = [EAX] in
1276 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1277                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1278                      OpSize32, Requires<[In32BitMode]>;
1279
1280 let Uses = [AL] in
1281 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1282                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1283                   AdSize, Requires<[In16BitMode]>;
1284 let Uses = [AX] in
1285 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1286                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1287                       OpSize16, AdSize, Requires<[In16BitMode]>;
1288 let Uses = [EAX] in
1289 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1290                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1291                      OpSize32, AdSize, Requires<[In16BitMode]>;
1292 }
1293 }
1294
1295 // These forms all have full 64-bit absolute addresses in their instructions
1296 // and use the movabs mnemonic to indicate this specific form.
1297 let mayLoad = 1 in {
1298 let Defs = [AL] in
1299 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1300                      "movabs{b}\t{$src, %al|al, $src}", []>,
1301                      Requires<[In64BitMode]>;
1302 let Defs = [AX] in
1303 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1304                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1305                      Requires<[In64BitMode]>;
1306 let Defs = [EAX] in
1307 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1308                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1309                      Requires<[In64BitMode]>;
1310 let Defs = [RAX] in
1311 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1312                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1313                      Requires<[In64BitMode]>;
1314 }
1315
1316 let mayStore = 1 in {
1317 let Uses = [AL] in
1318 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1319                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1320                      Requires<[In64BitMode]>;
1321 let Uses = [AX] in
1322 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1323                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1324                      Requires<[In64BitMode]>;
1325 let Uses = [EAX] in
1326 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1327                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1328                      Requires<[In64BitMode]>;
1329 let Uses = [RAX] in
1330 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1331                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1332                      Requires<[In64BitMode]>;
1333 }
1334 } // hasSideEffects = 0
1335
1336 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1337     SchedRW = [WriteMove] in {
1338 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1339                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1340 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1341                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1342 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1343                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1344 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1345                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1346 }
1347
1348 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1349 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1350                 "mov{b}\t{$src, $dst|$dst, $src}",
1351                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1352 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1353                 "mov{w}\t{$src, $dst|$dst, $src}",
1354                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1355 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1356                 "mov{l}\t{$src, $dst|$dst, $src}",
1357                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1358 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1359                  "mov{q}\t{$src, $dst|$dst, $src}",
1360                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1361 }
1362
1363 let SchedRW = [WriteStore] in {
1364 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1365                 "mov{b}\t{$src, $dst|$dst, $src}",
1366                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1367 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1368                 "mov{w}\t{$src, $dst|$dst, $src}",
1369                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1370 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1371                 "mov{l}\t{$src, $dst|$dst, $src}",
1372                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1373 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1374                  "mov{q}\t{$src, $dst|$dst, $src}",
1375                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1376 } // SchedRW
1377
1378 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1379 // that they can be used for copying and storing h registers, which can't be
1380 // encoded when a REX prefix is present.
1381 let isCodeGenOnly = 1 in {
1382 let neverHasSideEffects = 1 in
1383 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1384                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1385                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1386                    Sched<[WriteMove]>;
1387 let mayStore = 1, neverHasSideEffects = 1 in
1388 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1389                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1390                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1391                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1392 let mayLoad = 1, neverHasSideEffects = 1,
1393     canFoldAsLoad = 1, isReMaterializable = 1 in
1394 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1395                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1396                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1397                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1398 }
1399
1400
1401 // Condition code ops, incl. set if equal/not equal/...
1402 let SchedRW = [WriteALU] in {
1403 let Defs = [EFLAGS], Uses = [AH] in
1404 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1405                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1406 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1407 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1408                 IIC_AHF>;  // AH = flags
1409 } // SchedRW
1410
1411 //===----------------------------------------------------------------------===//
1412 // Bit tests instructions: BT, BTS, BTR, BTC.
1413
1414 let Defs = [EFLAGS] in {
1415 let SchedRW = [WriteALU] in {
1416 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1417                "bt{w}\t{$src2, $src1|$src1, $src2}",
1418                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1419                OpSize16, TB;
1420 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1421                "bt{l}\t{$src2, $src1|$src1, $src2}",
1422                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1423                OpSize32, TB;
1424 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1425                "bt{q}\t{$src2, $src1|$src1, $src2}",
1426                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1427 } // SchedRW
1428
1429 // Unlike with the register+register form, the memory+register form of the
1430 // bt instruction does not ignore the high bits of the index. From ISel's
1431 // perspective, this is pretty bizarre. Make these instructions disassembly
1432 // only for now.
1433
1434 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1435   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1436                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1437   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1438   //                (implicit EFLAGS)]
1439                  [], IIC_BT_MR
1440                  >, OpSize16, TB, Requires<[FastBTMem]>;
1441   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1442                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1443   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1444   //                (implicit EFLAGS)]
1445                  [], IIC_BT_MR
1446                  >, OpSize32, TB, Requires<[FastBTMem]>;
1447   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1448                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1449   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1450   //                (implicit EFLAGS)]
1451                   [], IIC_BT_MR
1452                   >, TB;
1453 }
1454
1455 let SchedRW = [WriteALU] in {
1456 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1457                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1458                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1459                 IIC_BT_RI>, OpSize16, TB;
1460 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1461                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1462                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1463                 IIC_BT_RI>, OpSize32, TB;
1464 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1465                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1466                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1467                 IIC_BT_RI>, TB;
1468 } // SchedRW
1469
1470 // Note that these instructions don't need FastBTMem because that
1471 // only applies when the other operand is in a register. When it's
1472 // an immediate, bt is still fast.
1473 let SchedRW = [WriteALU] in {
1474 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1475                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1476                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1477                  ], IIC_BT_MI>, OpSize16, TB;
1478 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1479                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1480                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1481                  ], IIC_BT_MI>, OpSize32, TB;
1482 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1483                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1484                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1485                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1486 } // SchedRW
1487
1488 let hasSideEffects = 0 in {
1489 let SchedRW = [WriteALU] in {
1490 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1491                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1492                 OpSize16, TB;
1493 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1494                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1495                 OpSize32, TB;
1496 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1497                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1498 } // SchedRW
1499
1500 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1501 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1502                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1503                 OpSize16, TB;
1504 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1505                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1506                 OpSize32, TB;
1507 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1508                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1509 }
1510
1511 let SchedRW = [WriteALU] in {
1512 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1513                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1514                     OpSize16, TB;
1515 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1516                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1517                     OpSize32, TB;
1518 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1519                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1520 } // SchedRW
1521
1522 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1523 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1524                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1525                     OpSize16, TB;
1526 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1527                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1528                     OpSize32, TB;
1529 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1530                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1531 }
1532
1533 let SchedRW = [WriteALU] in {
1534 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1535                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1536                 OpSize16, TB;
1537 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1538                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1539                 OpSize32, TB;
1540 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1541                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1542 } // SchedRW
1543
1544 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1545 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1546                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1547                 OpSize16, TB;
1548 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1549                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1550                 OpSize32, TB;
1551 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1552                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1553 }
1554
1555 let SchedRW = [WriteALU] in {
1556 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1557                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1558                     OpSize16, TB;
1559 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1560                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1561                     OpSize32, TB;
1562 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1563                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1564 } // SchedRW
1565
1566 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1567 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1568                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1569                     OpSize16, TB;
1570 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1571                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1572                     OpSize32, TB;
1573 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1574                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1575 }
1576
1577 let SchedRW = [WriteALU] in {
1578 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1579                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1580                 OpSize16, TB;
1581 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1582                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1583               OpSize32, TB;
1584 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1585                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1586 } // SchedRW
1587
1588 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1589 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1590               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1591               OpSize16, TB;
1592 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1593               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1594               OpSize32, TB;
1595 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1596                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1597 }
1598
1599 let SchedRW = [WriteALU] in {
1600 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1601                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1602                     OpSize16, TB;
1603 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1604                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1605                     OpSize32, TB;
1606 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1607                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1608 } // SchedRW
1609
1610 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1611 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1612                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1613                     OpSize16, TB;
1614 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1615                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1616                     OpSize32, TB;
1617 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1618                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1619 }
1620 } // hasSideEffects = 0
1621 } // Defs = [EFLAGS]
1622
1623
1624 //===----------------------------------------------------------------------===//
1625 // Atomic support
1626 //
1627
1628 // Atomic swap. These are just normal xchg instructions. But since a memory
1629 // operand is referenced, the atomicity is ensured.
1630 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1631                        InstrItinClass itin> {
1632   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1633     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1634                       (ins GR8:$val, i8mem:$ptr),
1635                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1636                       [(set
1637                          GR8:$dst,
1638                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1639                       itin>;
1640     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1641                       (ins GR16:$val, i16mem:$ptr),
1642                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1643                       [(set
1644                          GR16:$dst,
1645                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1646                       itin>, OpSize16;
1647     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1648                       (ins GR32:$val, i32mem:$ptr),
1649                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1650                       [(set
1651                          GR32:$dst,
1652                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1653                       itin>, OpSize32;
1654     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1655                        (ins GR64:$val, i64mem:$ptr),
1656                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1657                        [(set
1658                          GR64:$dst,
1659                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1660                        itin>;
1661   }
1662 }
1663
1664 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1665
1666 // Swap between registers.
1667 let SchedRW = [WriteALU] in {
1668 let Constraints = "$val = $dst" in {
1669 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1670                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1671 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1672                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1673                  OpSize16;
1674 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1675                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1676                  OpSize32;
1677 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1678                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1679 }
1680
1681 // Swap between EAX and other registers.
1682 let Uses = [AX], Defs = [AX] in
1683 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1684                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1685 let Uses = [EAX], Defs = [EAX] in
1686 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1687                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1688                   OpSize32, Requires<[Not64BitMode]>;
1689 let Uses = [EAX], Defs = [EAX] in
1690 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1691 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1692 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1693                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1694                    OpSize32, Requires<[In64BitMode]>;
1695 let Uses = [RAX], Defs = [RAX] in
1696 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1697                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1698 } // SchedRW
1699
1700 let SchedRW = [WriteALU] in {
1701 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1702                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1703 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1704                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1705                  OpSize16;
1706 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1707                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1708                  OpSize32;
1709 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1710                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1711 } // SchedRW
1712
1713 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1714 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1715                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1716 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1717                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1718                  OpSize16;
1719 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1720                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1721                  OpSize32;
1722 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1723                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1724
1725 }
1726
1727 let SchedRW = [WriteALU] in {
1728 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1729                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1730                    IIC_CMPXCHG_REG8>, TB;
1731 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1732                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1733                     IIC_CMPXCHG_REG>, TB, OpSize16;
1734 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1735                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1736                      IIC_CMPXCHG_REG>, TB, OpSize32;
1737 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1738                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1739                       IIC_CMPXCHG_REG>, TB;
1740 } // SchedRW
1741
1742 let SchedRW = [WriteALULd, WriteRMW] in {
1743 let mayLoad = 1, mayStore = 1 in {
1744 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1745                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1746                      IIC_CMPXCHG_MEM8>, TB;
1747 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1748                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1749                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1750 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1751                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1752                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1753 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1754                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1755                       IIC_CMPXCHG_MEM>, TB;
1756 }
1757
1758 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1759 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1760                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1761
1762 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1763 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1764                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1765                     TB, Requires<[HasCmpxchg16b]>;
1766 } // SchedRW
1767
1768
1769 // Lock instruction prefix
1770 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1771
1772 // Rex64 instruction prefix
1773 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1774                      Requires<[In64BitMode]>;
1775
1776 // Data16 instruction prefix
1777 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1778
1779 // Repeat string operation instruction prefixes
1780 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1781 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1782 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1783 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1784 // Repeat while not equal (used with CMPS and SCAS)
1785 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1786 }
1787
1788
1789 // String manipulation instructions
1790 let SchedRW = [WriteMicrocoded] in {
1791 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1792 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1793 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1794               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1795 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1796 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1797               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1798 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1799 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1800               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1801 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1802 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1803                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1804 }
1805
1806 let SchedRW = [WriteSystem] in {
1807 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1808 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1809 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1810              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1811 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1812               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1813 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1814               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1815 }
1816
1817 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1818 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1819 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1820              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1821 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1822              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1823 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1824              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1825 }
1826 }
1827
1828 // Flag instructions
1829 let SchedRW = [WriteALU] in {
1830 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1831 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1832 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1833 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1834 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1835 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1836 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1837
1838 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1839 }
1840
1841 // Table lookup instructions
1842 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1843            Sched<[WriteLoad]>;
1844
1845 let SchedRW = [WriteMicrocoded] in {
1846 // ASCII Adjust After Addition
1847 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1848 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1849             Requires<[Not64BitMode]>;
1850
1851 // ASCII Adjust AX Before Division
1852 // sets AL, AH and EFLAGS and uses AL and AH
1853 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1854                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1855
1856 // ASCII Adjust AX After Multiply
1857 // sets AL, AH and EFLAGS and uses AL
1858 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1859                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1860
1861 // ASCII Adjust AL After Subtraction - sets
1862 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1863 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1864             Requires<[Not64BitMode]>;
1865
1866 // Decimal Adjust AL after Addition
1867 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1868 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1869             Requires<[Not64BitMode]>;
1870
1871 // Decimal Adjust AL after Subtraction
1872 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1873 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1874             Requires<[Not64BitMode]>;
1875 } // SchedRW
1876
1877 let SchedRW = [WriteSystem] in {
1878 // Check Array Index Against Bounds
1879 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1880                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1881                    Requires<[Not64BitMode]>;
1882 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1883                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1884                    Requires<[Not64BitMode]>;
1885
1886 // Adjust RPL Field of Segment Selector
1887 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1888                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1889                  Requires<[Not64BitMode]>;
1890 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1891                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1892                  Requires<[Not64BitMode]>;
1893 } // SchedRW
1894
1895 //===----------------------------------------------------------------------===//
1896 // MOVBE Instructions
1897 //
1898 let Predicates = [HasMOVBE] in {
1899   let SchedRW = [WriteALULd] in {
1900   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1901                     "movbe{w}\t{$src, $dst|$dst, $src}",
1902                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1903                     OpSize16, T8PS;
1904   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1905                     "movbe{l}\t{$src, $dst|$dst, $src}",
1906                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1907                     OpSize32, T8PS;
1908   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1909                      "movbe{q}\t{$src, $dst|$dst, $src}",
1910                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1911                      T8PS;
1912   }
1913   let SchedRW = [WriteStore] in {
1914   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1915                     "movbe{w}\t{$src, $dst|$dst, $src}",
1916                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1917                     OpSize16, T8PS;
1918   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1919                     "movbe{l}\t{$src, $dst|$dst, $src}",
1920                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1921                     OpSize32, T8PS;
1922   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1923                      "movbe{q}\t{$src, $dst|$dst, $src}",
1924                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1925                      T8PS;
1926   }
1927 }
1928
1929 //===----------------------------------------------------------------------===//
1930 // RDRAND Instruction
1931 //
1932 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1933   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1934                     "rdrand{w}\t$dst",
1935                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1936   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1937                     "rdrand{l}\t$dst",
1938                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1939   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1940                      "rdrand{q}\t$dst",
1941                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1942 }
1943
1944 //===----------------------------------------------------------------------===//
1945 // RDSEED Instruction
1946 //
1947 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1948   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1949                     "rdseed{w}\t$dst",
1950                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1951   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1952                     "rdseed{l}\t$dst",
1953                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1954   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1955                      "rdseed{q}\t$dst",
1956                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1957 }
1958
1959 //===----------------------------------------------------------------------===//
1960 // LZCNT Instruction
1961 //
1962 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1963   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1964                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1965                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1966                     OpSize16;
1967   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1968                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1969                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1970                      (implicit EFLAGS)]>, XS, OpSize16;
1971
1972   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1973                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1974                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1975                     OpSize32;
1976   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1977                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1978                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1979                      (implicit EFLAGS)]>, XS, OpSize32;
1980
1981   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1982                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1983                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1984                      XS;
1985   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1986                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1987                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1988                       (implicit EFLAGS)]>, XS;
1989 }
1990
1991 let Predicates = [HasLZCNT] in {
1992   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E),
1993               (X86cmp GR16:$src, (i16 0))),
1994             (LZCNT16rr GR16:$src)>;
1995   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E),
1996               (X86cmp GR32:$src, (i32 0))),
1997             (LZCNT32rr GR32:$src)>;
1998   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E),
1999               (X86cmp GR64:$src, (i64 0))),
2000             (LZCNT64rr GR64:$src)>;
2001   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E),
2002               (X86cmp GR16:$src, (i16 0))),
2003             (LZCNT16rr GR16:$src)>;
2004   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E),
2005               (X86cmp GR32:$src, (i32 0))),
2006             (LZCNT32rr GR32:$src)>;
2007   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E),
2008               (X86cmp GR64:$src, (i64 0))),
2009             (LZCNT64rr GR64:$src)>;
2010
2011   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2012               (X86cmp (loadi16 addr:$src), (i16 0))),
2013             (LZCNT16rm addr:$src)>;
2014   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2015               (X86cmp (loadi32 addr:$src), (i32 0))),
2016             (LZCNT32rm addr:$src)>;
2017   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2018               (X86cmp (loadi64 addr:$src), (i64 0))),
2019             (LZCNT64rm addr:$src)>;
2020   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E),
2021               (X86cmp (loadi16 addr:$src), (i16 0))),
2022             (LZCNT16rm addr:$src)>;
2023   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E),
2024               (X86cmp (loadi32 addr:$src), (i32 0))),
2025             (LZCNT32rm addr:$src)>;
2026   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E),
2027               (X86cmp (loadi64 addr:$src), (i64 0))),
2028             (LZCNT64rm addr:$src)>;
2029 }
2030
2031 //===----------------------------------------------------------------------===//
2032 // BMI Instructions
2033 //
2034 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2035   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2036                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2037                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2038                     OpSize16;
2039   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2040                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2041                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2042                      (implicit EFLAGS)]>, XS, OpSize16;
2043
2044   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2045                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2046                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2047                     OpSize32;
2048   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2049                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2050                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2051                      (implicit EFLAGS)]>, XS, OpSize32;
2052
2053   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2054                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2055                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2056                      XS;
2057   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2058                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2059                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2060                       (implicit EFLAGS)]>, XS;
2061 }
2062
2063 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2064                   RegisterClass RC, X86MemOperand x86memop> {
2065 let hasSideEffects = 0 in {
2066   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2067              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2068              []>, T8PS, VEX_4V;
2069   let mayLoad = 1 in
2070   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2071              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2072              []>, T8PS, VEX_4V;
2073 }
2074 }
2075
2076 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2077   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2078   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2079   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2080   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2081   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2082   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2083 }
2084
2085 //===----------------------------------------------------------------------===//
2086 // Pattern fragments to auto generate BMI instructions.
2087 //===----------------------------------------------------------------------===//
2088
2089 let Predicates = [HasBMI] in {
2090   // FIXME: patterns for the load versions are not implemented
2091   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2092             (BLSR32rr GR32:$src)>;
2093   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2094             (BLSR64rr GR64:$src)>;
2095
2096   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2097             (BLSMSK32rr GR32:$src)>;
2098   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2099             (BLSMSK64rr GR64:$src)>;
2100
2101   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2102             (BLSI32rr GR32:$src)>;
2103   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2104             (BLSI64rr GR64:$src)>;
2105 }
2106
2107 let Predicates = [HasBMI] in {
2108   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E),
2109               (X86cmp GR16:$src, (i16 0))),
2110             (TZCNT16rr GR16:$src)>;
2111   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E),
2112               (X86cmp GR32:$src, (i32 0))),
2113             (TZCNT32rr GR32:$src)>;
2114   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E),
2115               (X86cmp GR64:$src, (i64 0))),
2116             (TZCNT64rr GR64:$src)>;
2117   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E),
2118               (X86cmp GR16:$src, (i16 0))),
2119             (TZCNT16rr GR16:$src)>;
2120   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E),
2121               (X86cmp GR32:$src, (i32 0))),
2122             (TZCNT32rr GR32:$src)>;
2123   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E),
2124               (X86cmp GR64:$src, (i64 0))),
2125             (TZCNT64rr GR64:$src)>;
2126
2127   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2128               (X86cmp (loadi16 addr:$src), (i16 0))),
2129             (TZCNT16rm addr:$src)>;
2130   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2131               (X86cmp (loadi32 addr:$src), (i32 0))),
2132             (TZCNT32rm addr:$src)>;
2133   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2134               (X86cmp (loadi64 addr:$src), (i64 0))),
2135             (TZCNT64rm addr:$src)>;
2136   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E),
2137               (X86cmp (loadi16 addr:$src), (i16 0))),
2138             (TZCNT16rm addr:$src)>;
2139   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E),
2140               (X86cmp (loadi32 addr:$src), (i32 0))),
2141             (TZCNT32rm addr:$src)>;
2142   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E),
2143               (X86cmp (loadi64 addr:$src), (i64 0))),
2144             (TZCNT64rm addr:$src)>;
2145 }
2146
2147
2148 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2149                           X86MemOperand x86memop, Intrinsic Int,
2150                           PatFrag ld_frag> {
2151   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2152              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2153              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2154              T8PS, VEX_4VOp3;
2155   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2156              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2157              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2158               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2159 }
2160
2161 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2162   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2163                                 int_x86_bmi_bextr_32, loadi32>;
2164   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2165                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2166 }
2167
2168 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2169   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2170                                int_x86_bmi_bzhi_32, loadi32>;
2171   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2172                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2173 }
2174
2175
2176 def CountTrailingOnes : SDNodeXForm<imm, [{
2177   // Count the trailing ones in the immediate.
2178   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2179 }]>;
2180
2181 def BZHIMask : ImmLeaf<i64, [{
2182   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2183 }]>;
2184
2185 let Predicates = [HasBMI2] in {
2186   def : Pat<(and GR64:$src, BZHIMask:$mask),
2187             (BZHI64rr GR64:$src,
2188               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2189                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2190
2191   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2192             (BZHI32rr GR32:$src,
2193               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2194
2195   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2196             (BZHI32rm addr:$src,
2197               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2198
2199   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2200             (BZHI64rr GR64:$src,
2201               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2202
2203   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2204             (BZHI64rm addr:$src,
2205               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2206 } // HasBMI2
2207
2208 let Predicates = [HasBMI] in {
2209   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2210             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2211   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2212             (BEXTR32rm addr:$src1, GR32:$src2)>;
2213   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2214             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2215   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2216             (BEXTR64rm addr:$src1, GR64:$src2)>;
2217 } // HasBMI
2218
2219 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2220                          X86MemOperand x86memop, Intrinsic Int,
2221                          PatFrag ld_frag> {
2222   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2223              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2224              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2225              VEX_4V;
2226   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2227              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2228              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2229 }
2230
2231 let Predicates = [HasBMI2] in {
2232   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2233                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2234   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2235                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2236   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2237                                int_x86_bmi_pext_32, loadi32>, T8XS;
2238   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2239                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2240 }
2241
2242 //===----------------------------------------------------------------------===//
2243 // TBM Instructions
2244 //
2245 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2246
2247 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2248                                 X86MemOperand x86memop, PatFrag ld_frag,
2249                                 Intrinsic Int, Operand immtype,
2250                                 SDPatternOperator immoperator> {
2251   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2252                 !strconcat(OpcodeStr,
2253                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2254                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2255            XOP, XOPA;
2256   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2257                 (ins x86memop:$src1, immtype:$cntl),
2258                 !strconcat(OpcodeStr,
2259                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2260                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2261            XOP, XOPA;
2262 }
2263
2264 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2265                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2266 let ImmT = Imm32S in
2267 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2268                                      int_x86_tbm_bextri_u64, i64i32imm,
2269                                      i64immSExt32>, VEX_W;
2270
2271 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2272                          RegisterClass RC, string OpcodeStr,
2273                          X86MemOperand x86memop, PatFrag ld_frag> {
2274 let hasSideEffects = 0 in {
2275   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2276              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2277              []>, XOP_4V, XOP9;
2278   let mayLoad = 1 in
2279   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2280              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2281              []>, XOP_4V, XOP9;
2282 }
2283 }
2284
2285 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2286                            Format FormReg, Format FormMem> {
2287   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2288                                loadi32>;
2289   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2290                                loadi64>, VEX_W;
2291 }
2292
2293 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2294 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2295 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2296 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2297 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2298 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2299 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2300 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2301 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2302 } // HasTBM, EFLAGS
2303
2304 //===----------------------------------------------------------------------===//
2305 // Pattern fragments to auto generate TBM instructions.
2306 //===----------------------------------------------------------------------===//
2307
2308 let Predicates = [HasTBM] in {
2309   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2310             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2311   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2312             (BEXTRI32mi addr:$src1, imm:$src2)>;
2313   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2314             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2315   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2316             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2317
2318   // FIXME: patterns for the load versions are not implemented
2319   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2320             (BLCFILL32rr GR32:$src)>;
2321   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2322             (BLCFILL64rr GR64:$src)>;
2323
2324   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2325             (BLCI32rr GR32:$src)>;
2326   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2327             (BLCI64rr GR64:$src)>;
2328
2329   // Extra patterns because opt can optimize the above patterns to this.
2330   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2331             (BLCI32rr GR32:$src)>;
2332   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2333             (BLCI64rr GR64:$src)>;
2334
2335   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2336             (BLCIC32rr GR32:$src)>;
2337   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2338             (BLCIC64rr GR64:$src)>;
2339
2340   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2341             (BLCMSK32rr GR32:$src)>;
2342   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2343             (BLCMSK64rr GR64:$src)>;
2344
2345   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2346             (BLCS32rr GR32:$src)>;
2347   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2348             (BLCS64rr GR64:$src)>;
2349
2350   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2351             (BLSFILL32rr GR32:$src)>;
2352   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2353             (BLSFILL64rr GR64:$src)>;
2354
2355   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2356             (BLSIC32rr GR32:$src)>;
2357   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2358             (BLSIC64rr GR64:$src)>;
2359
2360   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2361             (T1MSKC32rr GR32:$src)>;
2362   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2363             (T1MSKC64rr GR64:$src)>;
2364
2365   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2366             (TZMSK32rr GR32:$src)>;
2367   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2368             (TZMSK64rr GR64:$src)>;
2369 } // HasTBM
2370
2371 //===----------------------------------------------------------------------===//
2372 // Subsystems.
2373 //===----------------------------------------------------------------------===//
2374
2375 include "X86InstrArithmetic.td"
2376 include "X86InstrCMovSetCC.td"
2377 include "X86InstrExtension.td"
2378 include "X86InstrControl.td"
2379 include "X86InstrShiftRotate.td"
2380
2381 // X87 Floating Point Stack.
2382 include "X86InstrFPStack.td"
2383
2384 // SIMD support (SSE, MMX and AVX)
2385 include "X86InstrFragmentsSIMD.td"
2386
2387 // FMA - Fused Multiply-Add support (requires FMA)
2388 include "X86InstrFMA.td"
2389
2390 // XOP
2391 include "X86InstrXOP.td"
2392
2393 // SSE, MMX and 3DNow! vector support.
2394 include "X86InstrSSE.td"
2395 include "X86InstrAVX512.td"
2396 include "X86InstrMMX.td"
2397 include "X86Instr3DNow.td"
2398
2399 include "X86InstrVMX.td"
2400 include "X86InstrSVM.td"
2401
2402 include "X86InstrTSX.td"
2403
2404 // System instructions.
2405 include "X86InstrSystem.td"
2406
2407 // Compiler Pseudo Instructions and Pat Patterns
2408 include "X86InstrCompiler.td"
2409
2410 //===----------------------------------------------------------------------===//
2411 // Assembler Mnemonic Aliases
2412 //===----------------------------------------------------------------------===//
2413
2414 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2415 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2416 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2417
2418 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2419 def : MnemonicAlias<"cwde", "cwtl", "att">;
2420 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2421 def : MnemonicAlias<"cdq",  "cltd", "att">;
2422 def : MnemonicAlias<"cdqe", "cltq", "att">;
2423 def : MnemonicAlias<"cqo",  "cqto", "att">;
2424
2425 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2426 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2427 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2428
2429 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2430 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2431
2432 def : MnemonicAlias<"loopz",  "loope",  "att">;
2433 def : MnemonicAlias<"loopnz", "loopne", "att">;
2434
2435 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2436 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2437 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2438 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2439 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2440 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2441 def : MnemonicAlias<"popfd", "popfl", "att">;
2442
2443 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2444 // all modes.  However: "push (addr)" and "push $42" should default to
2445 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2446 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2447 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2448 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2449 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2450 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2451 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2452 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2453
2454 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2455 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2456 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2457 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2458 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2459 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2460
2461 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2462 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2463 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2464 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2465
2466 def : MnemonicAlias<"repe",  "rep",   "att">;
2467 def : MnemonicAlias<"repz",  "rep",   "att">;
2468 def : MnemonicAlias<"repnz", "repne", "att">;
2469
2470 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2471 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2472 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2473
2474 def : MnemonicAlias<"salb", "shlb", "att">;
2475 def : MnemonicAlias<"salw", "shlw", "att">;
2476 def : MnemonicAlias<"sall", "shll", "att">;
2477 def : MnemonicAlias<"salq", "shlq", "att">;
2478
2479 def : MnemonicAlias<"smovb", "movsb", "att">;
2480 def : MnemonicAlias<"smovw", "movsw", "att">;
2481 def : MnemonicAlias<"smovl", "movsl", "att">;
2482 def : MnemonicAlias<"smovq", "movsq", "att">;
2483
2484 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2485 def : MnemonicAlias<"verrw", "verr", "att">;
2486
2487 // System instruction aliases.
2488 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2489 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2490 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2491 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2492
2493 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2494 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2495 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2496 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2497 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2498 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2499 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2500 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2501 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2502 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2503 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2504 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2505
2506
2507 // Floating point stack aliases.
2508 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2509 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2510 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2511 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2512 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2513 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2514 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2515 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2516 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2517 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2518 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2519 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2520 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2521 def : MnemonicAlias<"fwait",    "wait",     "att">;
2522
2523
2524 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2525                     string VariantName>
2526   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2527                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2528
2529 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2530 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2531 /// example "setz" -> "sete".
2532 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2533                                         string V = ""> {
2534   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2535   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2536   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2537   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2538   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2539   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2540   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2541   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2542   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2543   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2544
2545   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2546   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2547   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2548   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2549 }
2550
2551 // Aliases for set<CC>
2552 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2553 // Aliases for j<CC>
2554 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2555 // Aliases for cmov<CC>{w,l,q}
2556 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2557 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2558 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2559 // No size suffix for intel-style asm.
2560 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2561
2562
2563 //===----------------------------------------------------------------------===//
2564 // Assembler Instruction Aliases
2565 //===----------------------------------------------------------------------===//
2566
2567 // aad/aam default to base 10 if no operand is specified.
2568 def : InstAlias<"aad", (AAD8i8 10)>;
2569 def : InstAlias<"aam", (AAM8i8 10)>;
2570
2571 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2572 // Likewise for btc/btr/bts.
2573 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2574                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2575 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2576                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2577 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2578                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2579 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2580                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2581
2582 // clr aliases.
2583 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2584 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2585 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2586 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2587
2588 // lods aliases. Accept the destination being omitted because it's implicit
2589 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2590 // in the destination.
2591 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2592 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2593 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2594 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2595 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2596 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2597 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2598 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2599
2600 // stos aliases. Accept the source being omitted because it's implicit in
2601 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2602 // in the source.
2603 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2604 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2605 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2606 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2607 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2608 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2609 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2610 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2611
2612 // scas aliases. Accept the destination being omitted because it's implicit
2613 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2614 // in the destination.
2615 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2616 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2617 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2618 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2619 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2620 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2621 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2622 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2623
2624 // div and idiv aliases for explicit A register.
2625 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2626 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2627 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2628 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2629 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2630 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2631 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2632 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2633 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2634 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2635 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2636 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2637 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2638 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2639 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2640 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2641
2642
2643
2644 // Various unary fpstack operations default to operating on on ST1.
2645 // For example, "fxch" -> "fxch %st(1)"
2646 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2647 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2648 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2649 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2650 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2651 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2652 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2653 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2654 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2655 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2656 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2657 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2658 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2659 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2660 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2661
2662 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2663 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2664 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2665 // gas.
2666 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2667  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2668                  (Inst RST:$op), EmitAlias>;
2669  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2670                  (Inst ST0), EmitAlias>;
2671 }
2672
2673 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2674 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2675 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2676 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2677 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2678 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2679 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2680 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2681 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2682 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2683 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2684 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2685 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2686 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2687 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2688 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2689
2690
2691 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2692 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2693 // solely because gas supports it.
2694 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2695 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2696 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2697 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2698 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2699 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2700
2701 // We accept "fnstsw %eax" even though it only writes %ax.
2702 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2703 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2704 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2705
2706 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2707 // this is compatible with what GAS does.
2708 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2709 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2710 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2711 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2712 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2713 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2714 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2715 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2716
2717 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst), 0>, Requires<[In64BitMode]>;
2718 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst), 0>, Requires<[In64BitMode]>;
2719 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst), 0>, Requires<[In32BitMode]>;
2720 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst), 0>, Requires<[In32BitMode]>;
2721 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2722 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2723
2724
2725 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2726 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2727 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2728 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2729 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2730 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2731 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2732
2733 // inb %dx -> inb %al, %dx
2734 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2735 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2736 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2737 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2738 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2739 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2740
2741
2742 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2743 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2744 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2745 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2746 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2747 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2748 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2749 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2750 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2751
2752 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2753 // the move.  All segment/mem forms are equivalent, this has the shortest
2754 // encoding.
2755 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2756 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2757
2758 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2759 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2760
2761 // Match 'movq GR64, MMX' as an alias for movd.
2762 def : InstAlias<"movq $src, $dst",
2763                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2764 def : InstAlias<"movq $src, $dst",
2765                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2766
2767 // movsx aliases
2768 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2769 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2770 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2771 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2772 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2773 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2774 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2775
2776 // movzx aliases
2777 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2778 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2779 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2780 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2781 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2782 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2783 // Note: No GR32->GR64 movzx form.
2784
2785 // outb %dx -> outb %al, %dx
2786 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2787 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2788 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2789 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2790 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2791 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2792
2793 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2794 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2795 // errors, since its encoding is the most compact.
2796 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2797
2798 // shld/shrd op,op -> shld op, op, CL
2799 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2800 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2801 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2802 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2803 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2804 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2805
2806 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2807 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2808 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2809 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2810 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2811 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2812
2813 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2814  *  matching a fixed immediate like $1.
2815 // "shl X, $1" is an alias for "shl X".
2816 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2817  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2818                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2819  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2820                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2821  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2822                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2823  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2824                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2825  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2826                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2827  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2828                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2829  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2830                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2831  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2832                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2833 }
2834
2835 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2836 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2837 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2838 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2839 FIXME */
2840
2841 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2842 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2843                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2844 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2845                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2846 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2847                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2848 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2849                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2850
2851 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2852 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2853                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2854 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2855                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2856 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2857                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2858 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2859                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2860
2861 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2862 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2863 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2864                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2865 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2866                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2867 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;