lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86MemoryFoldTableEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI) {
 108
 109   static const X86MemoryFoldTableEntry MemoryFoldTable2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable2Addr); i != e; ++i) {
 273     unsigned RegOp = MemoryFoldTable2Addr[i].RegOp;
 274     unsigned MemOp = MemoryFoldTable2Addr[i].MemOp;
 275     unsigned Flags = MemoryFoldTable2Addr[i].Flags;
 276     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 277                   RegOp, MemOp,
 278                   // Index 0, folded load and store, no alignment requirement.
 279                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 280   }
 281
 282   static const X86MemoryFoldTableEntry MemoryFoldTable0[] = {
 283     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 284     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 285     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 286     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 287     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 289     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 292     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 294     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 295     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 297     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 298     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 299     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 300     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 301     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 302     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 303     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 337     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361
 362     // AVX 128-bit versions of foldable instructions
 363     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 364     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 368     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 369     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 370     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 371     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 372     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 373     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 374     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 375     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 376
 377     // AVX 256-bit foldable instructions
 378     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 379     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 380     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 381     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 382     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 383     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 384
 385     // AVX-512 foldable instructions
 386     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 387     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 389     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 390     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 391     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 392     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 393     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 394     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 395     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 396     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 397
 398     // AVX-512 foldable instructions (256-bit versions)
 399     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 400     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 401     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 402     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 403     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 404     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 405     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 406     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 407     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 408     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 409
 410     // AVX-512 foldable instructions (128-bit versions)
 411     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 412     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 413     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 414     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 415     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 416     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 417     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 418     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 419     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 420     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 421
 422     // F16C foldable instructions
 423     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 424     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 425   };
 426
 427   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable0); i != e; ++i) {
 428     unsigned RegOp      = MemoryFoldTable0[i].RegOp;
 429     unsigned MemOp      = MemoryFoldTable0[i].MemOp;
 430     unsigned Flags      = MemoryFoldTable0[i].Flags;
 431     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 432                   RegOp, MemOp, TB_INDEX_0 | Flags);
 433   }
 434
 435   static const X86MemoryFoldTableEntry MemoryFoldTable1[] = {
 436     { X86::CMP16rr,         X86::CMP16rm,             0 },
 437     { X86::CMP32rr,         X86::CMP32rm,             0 },
 438     { X86::CMP64rr,         X86::CMP64rm,             0 },
 439     { X86::CMP8rr,          X86::CMP8rm,              0 },
 440     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 441     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 442     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 443     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 444     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 445     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 446     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 447     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 448     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 449     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 450     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 451     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 452     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 453     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 454     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 455     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 456     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 457     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 458     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 459     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 460     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 461     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 462     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 463     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 464     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 465     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 466     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 467     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 468     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 469     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 470     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 471     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 472     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 473     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 474     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 475     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 476     { X86::MOV16rr,         X86::MOV16rm,             0 },
 477     { X86::MOV32rr,         X86::MOV32rm,             0 },
 478     { X86::MOV64rr,         X86::MOV64rm,             0 },
 479     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 480     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 481     { X86::MOV8rr,          X86::MOV8rm,              0 },
 482     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 483     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 484     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 485     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 486     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 487     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 488     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 489     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 490     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 491     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 492     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 493     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 494     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 495     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 496     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 497     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 498     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 499     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 500     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 501     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 502     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 503     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 504     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 505     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 506     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 507     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 508     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 509     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 510     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 511     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 512     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 513     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 514     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 515     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 516     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 517     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 518     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 519     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 520     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 521     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 522     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 523     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 524     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 525     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 526     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 527     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 528     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 529     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 530     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 531     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 532     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 533     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 534     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 535     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 536     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 537     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 538     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 539     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 540     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 541     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 542     { X86::TEST16rr,        X86::TEST16rm,            0 },
 543     { X86::TEST32rr,        X86::TEST32rm,            0 },
 544     { X86::TEST64rr,        X86::TEST64rm,            0 },
 545     { X86::TEST8rr,         X86::TEST8rm,             0 },
 546     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 547     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 548     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 549
 550     // MMX version of foldable instructions
 551     { X86::MMX_CVTPD2PIirr,   X86::MMX_CVTPD2PIirm,   0 },
 552     { X86::MMX_CVTPI2PDirr,   X86::MMX_CVTPI2PDirm,   0 },
 553     { X86::MMX_CVTPI2PSirr,   X86::MMX_CVTPI2PSirm,   0 },
 554     { X86::MMX_CVTPS2PIirr,   X86::MMX_CVTPS2PIirm,   0 },
 555     { X86::MMX_CVTTPD2PIirr,  X86::MMX_CVTTPD2PIirm,  0 },
 556     { X86::MMX_CVTTPS2PIirr,  X86::MMX_CVTTPS2PIirm,  0 },
 557     { X86::MMX_MOVD64to64rr,  X86::MMX_MOVQ64rm,      0 },
 558     { X86::MMX_PABSBrr64,     X86::MMX_PABSBrm64,     0 },
 559     { X86::MMX_PABSDrr64,     X86::MMX_PABSDrm64,     0 },
 560     { X86::MMX_PABSWrr64,     X86::MMX_PABSWrm64,     0 },
 561     { X86::MMX_PACKSSDWirr,   X86::MMX_PACKSSDWirm,   0 },
 562     { X86::MMX_PACKSSWBirr,   X86::MMX_PACKSSWBirm,   0 },
 563     { X86::MMX_PACKUSWBirr,   X86::MMX_PACKUSWBirm,   0 },
 564     { X86::MMX_PADDBirr,      X86::MMX_PADDBirm,      0 },
 565     { X86::MMX_PADDDirr,      X86::MMX_PADDDirm,      0 },
 566     { X86::MMX_PADDQirr,      X86::MMX_PADDQirm,      0 },
 567     { X86::MMX_PADDSBirr,     X86::MMX_PADDSBirm,     0 },
 568     { X86::MMX_PADDSWirr,     X86::MMX_PADDSWirm,     0 },
 569     { X86::MMX_PADDUSBirr,    X86::MMX_PADDUSBirm,    0 },
 570     { X86::MMX_PADDUSWirr,    X86::MMX_PADDUSWirm,    0 },
 571     { X86::MMX_PADDWirr,      X86::MMX_PADDWirm,      0 },
 572     { X86::MMX_PALIGNR64irr,  X86::MMX_PALIGNR64irm,  0 },
 573     { X86::MMX_PANDNirr,      X86::MMX_PANDNirm,      0 },
 574     { X86::MMX_PANDirr,       X86::MMX_PANDirm,       0 },
 575     { X86::MMX_PAVGBirr,      X86::MMX_PAVGBirm,      0 },
 576     { X86::MMX_PAVGWirr,      X86::MMX_PAVGWirm,      0 },
 577     { X86::MMX_PCMPEQBirr,    X86::MMX_PCMPEQBirm,    0 },
 578     { X86::MMX_PCMPEQDirr,    X86::MMX_PCMPEQDirm,    0 },
 579     { X86::MMX_PCMPEQWirr,    X86::MMX_PCMPEQWirm,    0 },
 580     { X86::MMX_PCMPGTBirr,    X86::MMX_PCMPGTBirm,    0 },
 581     { X86::MMX_PCMPGTDirr,    X86::MMX_PCMPGTDirm,    0 },
 582     { X86::MMX_PCMPGTWirr,    X86::MMX_PCMPGTWirm,    0 },
 583     { X86::MMX_PHADDSWrr64,   X86::MMX_PHADDSWrm64,   0 },
 584     { X86::MMX_PHADDWrr64,    X86::MMX_PHADDWrm64,    0 },
 585     { X86::MMX_PHADDrr64,     X86::MMX_PHADDrm64,     0 },
 586     { X86::MMX_PHSUBDrr64,    X86::MMX_PHSUBDrm64,    0 },
 587     { X86::MMX_PHSUBSWrr64,   X86::MMX_PHSUBSWrm64,   0 },
 588     { X86::MMX_PHSUBWrr64,    X86::MMX_PHSUBWrm64,    0 },
 589     { X86::MMX_PINSRWirri,    X86::MMX_PINSRWirmi,    0 },
 590     { X86::MMX_PMADDUBSWrr64, X86::MMX_PMADDUBSWrm64, 0 },
 591     { X86::MMX_PMADDWDirr,    X86::MMX_PMADDWDirm,    0 },
 592     { X86::MMX_PMAXSWirr,     X86::MMX_PMAXSWirm,     0 },
 593     { X86::MMX_PMAXUBirr,     X86::MMX_PMAXUBirm,     0 },
 594     { X86::MMX_PMINSWirr,     X86::MMX_PMINSWirm,     0 },
 595     { X86::MMX_PMINUBirr,     X86::MMX_PMINUBirm,     0 },
 596     { X86::MMX_PMULHRSWrr64,  X86::MMX_PMULHRSWrm64,  0 },
 597     { X86::MMX_PMULHUWirr,    X86::MMX_PMULHUWirm,    0 },
 598     { X86::MMX_PMULHWirr,     X86::MMX_PMULHWirm,     0 },
 599     { X86::MMX_PMULLWirr,     X86::MMX_PMULLWirm,     0 },
 600     { X86::MMX_PMULUDQirr,    X86::MMX_PMULUDQirm,    0 },
 601     { X86::MMX_PORirr,        X86::MMX_PORirm,        0 },
 602     { X86::MMX_PSADBWirr,     X86::MMX_PSADBWirm,     0 },
 603     { X86::MMX_PSHUFBrr64,    X86::MMX_PSHUFBrm64,    0 },
 604     { X86::MMX_PSHUFWri,      X86::MMX_PSHUFWmi,      0 },
 605     { X86::MMX_PSIGNBrr64,    X86::MMX_PSIGNBrm64,    0 },
 606     { X86::MMX_PSIGNDrr64,    X86::MMX_PSIGNDrm64,    0 },
 607     { X86::MMX_PSIGNWrr64,    X86::MMX_PSIGNWrm64,    0 },
 608     { X86::MMX_PSLLDrr,       X86::MMX_PSLLDrm,       0 },
 609     { X86::MMX_PSLLQrr,       X86::MMX_PSLLQrm,       0 },
 610     { X86::MMX_PSLLWrr,       X86::MMX_PSLLWrm,       0 },
 611     { X86::MMX_PSRADrr,       X86::MMX_PSRADrm,       0 },
 612     { X86::MMX_PSRAWrr,       X86::MMX_PSRAWrm,       0 },
 613     { X86::MMX_PSRLDrr,       X86::MMX_PSRLDrm,       0 },
 614     { X86::MMX_PSRLQrr,       X86::MMX_PSRLQrm,       0 },
 615     { X86::MMX_PSRLWrr,       X86::MMX_PSRLWrm,       0 },
 616     { X86::MMX_PSUBBirr,      X86::MMX_PSUBBirm,      0 },
 617     { X86::MMX_PSUBDirr,      X86::MMX_PSUBDirm,      0 },
 618     { X86::MMX_PSUBQirr,      X86::MMX_PSUBQirm,      0 },
 619     { X86::MMX_PSUBSBirr,     X86::MMX_PSUBSBirm,     0 },
 620     { X86::MMX_PSUBSWirr,     X86::MMX_PSUBSWirm,     0 },
 621     { X86::MMX_PSUBUSBirr,    X86::MMX_PSUBUSBirm,    0 },
 622     { X86::MMX_PSUBUSWirr,    X86::MMX_PSUBUSWirm,    0 },
 623     { X86::MMX_PSUBWirr,      X86::MMX_PSUBWirm,      0 },
 624     { X86::MMX_PUNPCKHBWirr,  X86::MMX_PUNPCKHBWirm,  0 },
 625     { X86::MMX_PUNPCKHDQirr,  X86::MMX_PUNPCKHDQirm,  0 },
 626     { X86::MMX_PUNPCKHWDirr,  X86::MMX_PUNPCKHWDirm,  0 },
 627     { X86::MMX_PUNPCKLBWirr,  X86::MMX_PUNPCKLBWirm,  0 },
 628     { X86::MMX_PUNPCKLDQirr,  X86::MMX_PUNPCKLDQirm,  0 },
 629     { X86::MMX_PUNPCKLWDirr,  X86::MMX_PUNPCKLWDirm,  0 },
 630     { X86::MMX_PXORirr,       X86::MMX_PXORirm,       0 },
 631
 632     // AVX 128-bit versions of foldable instructions
 633     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 634     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 635     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 636     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 637     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 638     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 639     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 640     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 641     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 642     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 643     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 644     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 645     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 646     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 647     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 648     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 649     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 650     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 651     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 652     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 653     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 654     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 655     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 656     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 657     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 658     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 659     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 660     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 661     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 662     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 663     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 664     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 665     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 666     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 667     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 668     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 669     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 670     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 671     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 672     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 673     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 674     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 675     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 676     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 677     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 678     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 679     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 680     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 681     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 682     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 683     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 684     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 685     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 686     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 687     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 688     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 689     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 690     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 691     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 692     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 693     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 694     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 695     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 696     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 697     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 698     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 699     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 700     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 701     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 702     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 703     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 704     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 705     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 706     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 707     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 708     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 709
 710     // AVX 256-bit foldable instructions
 711     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 712     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 713     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 714     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 715     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 716     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 717     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 718     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 719     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 720     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 721     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 722     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 723     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 724     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 725     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 726     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 727     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 728     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 729     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 730     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 731     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 732     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 733     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 734     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 735     { X86::VRSQRTPSYr_Int,  X86::VRSQRTPSYm_Int,      0 },
 736     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 737     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 738     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 739     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 740
 741     // AVX2 foldable instructions
 742
 743     // VBROADCASTS{SD}rr register instructions were an AVX2 addition while the
 744     // VBROADCASTS{SD}rm memory instructions were available from AVX1.
 745     // TB_NO_REVERSE prevents unfolding from introducing an illegal instruction
 746     // on AVX1 targets. The VPBROADCAST instructions are all AVX2 instructions
 747     // so they don't need an equivalent limitation.
 748     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 749     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 750     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 751     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 752     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 753     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 754     { X86::VPBROADCASTBrr,  X86::VPBROADCASTBrm,      0 },
 755     { X86::VPBROADCASTBYrr, X86::VPBROADCASTBYrm,     0 },
 756     { X86::VPBROADCASTDrr,  X86::VPBROADCASTDrm,      0 },
 757     { X86::VPBROADCASTDYrr, X86::VPBROADCASTDYrm,     0 },
 758     { X86::VPBROADCASTQrr,  X86::VPBROADCASTQrm,      0 },
 759     { X86::VPBROADCASTQYrr, X86::VPBROADCASTQYrm,     0 },
 760     { X86::VPBROADCASTWrr,  X86::VPBROADCASTWrm,      0 },
 761     { X86::VPBROADCASTWYrr, X86::VPBROADCASTWYrm,     0 },
 762     { X86::VPERMPDYri,      X86::VPERMPDYmi,          0 },
 763     { X86::VPERMQYri,       X86::VPERMQYmi,           0 },
 764     { X86::VPMOVSXBDYrr,    X86::VPMOVSXBDYrm,        0 },
 765     { X86::VPMOVSXBQYrr,    X86::VPMOVSXBQYrm,        0 },
 766     { X86::VPMOVSXBWYrr,    X86::VPMOVSXBWYrm,        0 },
 767     { X86::VPMOVSXDQYrr,    X86::VPMOVSXDQYrm,        0 },
 768     { X86::VPMOVSXWDYrr,    X86::VPMOVSXWDYrm,        0 },
 769     { X86::VPMOVSXWQYrr,    X86::VPMOVSXWQYrm,        0 },
 770     { X86::VPMOVZXBDYrr,    X86::VPMOVZXBDYrm,        0 },
 771     { X86::VPMOVZXBQYrr,    X86::VPMOVZXBQYrm,        0 },
 772     { X86::VPMOVZXBWYrr,    X86::VPMOVZXBWYrm,        0 },
 773     { X86::VPMOVZXDQYrr,    X86::VPMOVZXDQYrm,        0 },
 774     { X86::VPMOVZXWDYrr,    X86::VPMOVZXWDYrm,        0 },
 775     { X86::VPMOVZXWQYrr,    X86::VPMOVZXWQYrm,        0 },
 776     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 777     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 778     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 779
 780     // XOP foldable instructions
 781     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 782     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 783     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 784     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 785     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 786     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 787     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 788     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 789     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 790     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 791     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 792     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 793     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 794     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 795     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 796     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 797     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 798     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 799     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 800     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 801     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 802     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 803     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 804     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 805     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 806     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 807     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 808     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 809     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 810     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 811     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 812     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 813     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 814     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 815     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 816     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 817     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 818
 819     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 820     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 821     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 822     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 823     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 824     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 825     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 826     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 827     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 828     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 829     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 830     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 831     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 832     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 833     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 834     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 835     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 836     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 837     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 838     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 839     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 840     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 841     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 842     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 843     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 844     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 845     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 846     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 847     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 848     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 849     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 850     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 851     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 852     { X86::RORX32ri,        X86::RORX32mi,            0 },
 853     { X86::RORX64ri,        X86::RORX64mi,            0 },
 854     { X86::SARX32rr,        X86::SARX32rm,            0 },
 855     { X86::SARX64rr,        X86::SARX64rm,            0 },
 856     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 857     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 858     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 859     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 860     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 861     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 862     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 863     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 864     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 865     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 866     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 867
 868     // AVX-512 foldable instructions
 869     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 870     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 871     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 872     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 873     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 874     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 875     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 876     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 877     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 878     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 879     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 880     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 881     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 882     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 883     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 884     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 885
 886     // AVX-512 foldable instructions (256-bit versions)
 887     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 888     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 889     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 890     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 891     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 892     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 893     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 894     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 895     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 896     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 897     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 898     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 899
 900     // AVX-512 foldable instructions (256-bit versions)
 901     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 902     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 903     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 904     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 905     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 906     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 907     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 908     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 909     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 910     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 911     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 912
 913     // F16C foldable instructions
 914     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 915     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 916
 917     // AES foldable instructions
 918     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 919     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 920     { X86::VAESIMCrr,             X86::VAESIMCrm,             0 },
 921     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, 0 }
 922   };
 923
 924   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable1); i != e; ++i) {
 925     unsigned RegOp = MemoryFoldTable1[i].RegOp;
 926     unsigned MemOp = MemoryFoldTable1[i].MemOp;
 927     unsigned Flags = MemoryFoldTable1[i].Flags;
 928     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 929                   RegOp, MemOp,
 930                   // Index 1, folded load
 931                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 932   }
 933
 934   static const X86MemoryFoldTableEntry MemoryFoldTable2[] = {
 935     { X86::ADC32rr,         X86::ADC32rm,       0 },
 936     { X86::ADC64rr,         X86::ADC64rm,       0 },
 937     { X86::ADD16rr,         X86::ADD16rm,       0 },
 938     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 939     { X86::ADD32rr,         X86::ADD32rm,       0 },
 940     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 941     { X86::ADD64rr,         X86::ADD64rm,       0 },
 942     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 943     { X86::ADD8rr,          X86::ADD8rm,        0 },
 944     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 945     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 946     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 947     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 948     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 949     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 950     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 951     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 952     { X86::AND16rr,         X86::AND16rm,       0 },
 953     { X86::AND32rr,         X86::AND32rm,       0 },
 954     { X86::AND64rr,         X86::AND64rm,       0 },
 955     { X86::AND8rr,          X86::AND8rm,        0 },
 956     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 957     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 958     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 959     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 960     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 961     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 962     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 963     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 964     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 965     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 966     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 967     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 968     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 969     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 970     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 971     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 972     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 973     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 974     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 975     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 976     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 977     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 978     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 979     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 980     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 981     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 982     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 983     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 984     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 985     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 986     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 987     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 988     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 989     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 990     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 991     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 992     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 993     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 994     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 995     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 996     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 997     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 998     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 999     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
1000     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
1001     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
1002     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
1003     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
1004     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
1005     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
1006     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
1007     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
1008     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
1009     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
1010     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
1011     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
1012     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
1013     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
1014     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
1015     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
1016     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
1017     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
1018     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
1019     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
1020     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
1021     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
1022     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
1023     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
1024
1025     // FIXME: We should not be folding Fs* scalar loads into vector
1026     // instructions because the vector instructions require vector-sized
1027     // loads. Lowering should create vector-sized instructions (the Fv*
1028     // variants below) to allow load folding.
1029     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
1030     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
1031     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
1032     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
1033     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
1034     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
1035     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
1036     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
1037
1038     { X86::FvANDNPDrr,      X86::FvANDNPDrm,    TB_ALIGN_16 },
1039     { X86::FvANDNPSrr,      X86::FvANDNPSrm,    TB_ALIGN_16 },
1040     { X86::FvANDPDrr,       X86::FvANDPDrm,     TB_ALIGN_16 },
1041     { X86::FvANDPSrr,       X86::FvANDPSrm,     TB_ALIGN_16 },
1042     { X86::FvORPDrr,        X86::FvORPDrm,      TB_ALIGN_16 },
1043     { X86::FvORPSrr,        X86::FvORPSrm,      TB_ALIGN_16 },
1044     { X86::FvXORPDrr,       X86::FvXORPDrm,     TB_ALIGN_16 },
1045     { X86::FvXORPSrr,       X86::FvXORPSrm,     TB_ALIGN_16 },
1046     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
1047     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
1048     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
1049     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
1050     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
1051     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
1052     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
1053     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
1054     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
1055     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
1056     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
1057     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
1058     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
1059     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
1060     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
1061     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
1062     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
1063     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
1064     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
1065     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
1066     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
1067     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
1068     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
1069     { X86::MINSDrr,         X86::MINSDrm,       0 },
1070     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
1071     { X86::MINSSrr,         X86::MINSSrm,       0 },
1072     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
1073     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
1074     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
1075     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
1076     { X86::MULSDrr,         X86::MULSDrm,       0 },
1077     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
1078     { X86::MULSSrr,         X86::MULSSrm,       0 },
1079     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
1080     { X86::OR16rr,          X86::OR16rm,        0 },
1081     { X86::OR32rr,          X86::OR32rm,        0 },
1082     { X86::OR64rr,          X86::OR64rm,        0 },
1083     { X86::OR8rr,           X86::OR8rm,         0 },
1084     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
1085     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
1086     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
1087     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
1088     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
1089     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
1090     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
1091     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
1092     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
1093     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
1094     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
1095     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
1096     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
1097     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
1098     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
1099     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
1100     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
1101     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
1102     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
1103     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
1104     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
1105     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
1106     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
1107     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
1108     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
1109     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
1110     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
1111     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
1112     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
1113     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
1114     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
1115     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
1116     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
1117     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
1118     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
1119     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
1120     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
1121     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
1122     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
1123     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
1124     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
1125     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
1126     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
1127     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
1128     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
1129     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
1130     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
1131     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
1132     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1133     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1134     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1135     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1136     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1137     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1138     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1139     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1140     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1141     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1142     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1143     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1144     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1145     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1146     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1147     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1148     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1149     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1150     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1151     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1152     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1153     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1154     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1155     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1156     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1157     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1158     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1159     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1160     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1161     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1162     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1163     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1164     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1165     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1166     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1167     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1168     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1169     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1170     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1171     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1172     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1173     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1174     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1175     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1176     { X86::SBB32rr,         X86::SBB32rm,       0 },
1177     { X86::SBB64rr,         X86::SBB64rm,       0 },
1178     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1179     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1180     { X86::SUB16rr,         X86::SUB16rm,       0 },
1181     { X86::SUB32rr,         X86::SUB32rm,       0 },
1182     { X86::SUB64rr,         X86::SUB64rm,       0 },
1183     { X86::SUB8rr,          X86::SUB8rm,        0 },
1184     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1185     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1186     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1187     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1188     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1189     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1190     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1191     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1192     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1193     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1194     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1195     { X86::XOR16rr,         X86::XOR16rm,       0 },
1196     { X86::XOR32rr,         X86::XOR32rm,       0 },
1197     { X86::XOR64rr,         X86::XOR64rm,       0 },
1198     { X86::XOR8rr,          X86::XOR8rm,        0 },
1199     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1200     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1201
1202     // AVX 128-bit versions of foldable instructions
1203     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1204     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1205     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1206     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1207     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1208     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1209     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1210     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1211     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1212     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1213     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1214     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1215     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1216     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1217     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1218     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1219     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1220     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1221     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1222     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1223     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1224     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1225     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1226     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1227     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1228     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1229     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1230     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1231     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1232     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1233     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1234     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1235     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1236     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1237     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1238     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1239     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1240     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1241     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1242     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1243     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1244     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1245     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1246     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1247     // Do not fold VFs* loads because there are no scalar load variants for
1248     // these instructions. When folded, the load is required to be 128-bits, so
1249     // the load size would not match.
1250     { X86::VFvANDNPDrr,       X86::VFvANDNPDrm,        0 },
1251     { X86::VFvANDNPSrr,       X86::VFvANDNPSrm,        0 },
1252     { X86::VFvANDPDrr,        X86::VFvANDPDrm,         0 },
1253     { X86::VFvANDPSrr,        X86::VFvANDPSrm,         0 },
1254     { X86::VFvORPDrr,         X86::VFvORPDrm,          0 },
1255     { X86::VFvORPSrr,         X86::VFvORPSrm,          0 },
1256     { X86::VFvXORPDrr,        X86::VFvXORPDrm,         0 },
1257     { X86::VFvXORPSrr,        X86::VFvXORPSrm,         0 },
1258     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1259     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1260     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1261     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1262     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1263     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1264     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1265     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1266     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1267     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1268     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1269     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1270     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1271     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1272     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1273     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1274     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1275     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1276     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1277     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1278     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1279     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1280     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1281     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1282     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1283     { X86::VORPDrr,           X86::VORPDrm,            0 },
1284     { X86::VORPSrr,           X86::VORPSrm,            0 },
1285     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1286     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1287     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1288     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1289     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1290     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1291     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1292     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1293     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1294     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1295     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1296     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1297     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1298     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1299     { X86::VPANDrr,           X86::VPANDrm,            0 },
1300     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1301     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1302     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1303     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1304     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1305     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1306     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1307     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1308     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1309     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1310     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1311     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1312     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1313     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1314     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1315     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1316     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1317     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1318     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1319     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1320     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1321     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1322     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1323     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1324     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1325     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1326     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1327     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1328     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1329     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1330     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1331     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1332     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1333     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1334     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1335     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1336     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1337     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1338     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1339     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1340     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1341     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1342     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1343     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1344     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1345     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1346     { X86::VPORrr,            X86::VPORrm,             0 },
1347     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1348     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1349     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1350     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1351     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1352     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1353     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1354     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1355     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1356     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1357     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1358     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1359     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1360     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1361     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1362     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1363     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1364     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1365     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1366     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1367     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1368     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1369     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1370     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1371     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1372     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1373     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1374     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1375     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1376     { X86::VPXORrr,           X86::VPXORrm,            0 },
1377     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1378     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1379     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1380     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1381     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1382     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1383     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1384     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1385     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1386     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1387     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1388     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1389     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1390     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1391
1392     // AVX 256-bit foldable instructions
1393     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1394     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1395     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1396     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1397     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1398     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1399     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1400     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1401     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1402     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1403     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1404     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1405     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1406     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1407     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1408     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1409     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1410     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1411     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1412     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1413     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1414     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1415     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1416     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1417     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1418     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1419     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1420     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1421     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1422     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1423     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1424     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1425     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1426     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1427     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1428     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1429     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1430     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1431     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1432     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1433     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1434     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1435     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1436
1437     // AVX2 foldable instructions
1438     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1439     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1440     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1441     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1442     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1443     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1444     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1445     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1446     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1447     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1448     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1449     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1450     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1451     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1452     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1453     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1454     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1455     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1456     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1457     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1458     { X86::VPBLENDVBYrr,      X86::VPBLENDVBYrm,       0 },
1459     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1460     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1461     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1462     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1463     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1464     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1465     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1466     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1467     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1468     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1469     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1470     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1471     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1472     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1473     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1474     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1475     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1476     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1477     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1478     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1479     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1480     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1481     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1482     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1483     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1484     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1485     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1486     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1487     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1488     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1489     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1490     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1491     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1492     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1493     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1494     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1495     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1496     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1497     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1498     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1499     { X86::VPORYrr,           X86::VPORYrm,            0 },
1500     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1501     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1502     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1503     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1504     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1505     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1506     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1507     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1508     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1509     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1510     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1511     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1512     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1513     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1514     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1515     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1516     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1517     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1518     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1519     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1520     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1521     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1522     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1523     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1524     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1525     { X86::VPSUBQYrr,         X86::VPSUBQYrm,          0 },
1526     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1527     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1528     { X86::VPSUBUSBYrr,       X86::VPSUBUSBYrm,        0 },
1529     { X86::VPSUBUSWYrr,       X86::VPSUBUSWYrm,        0 },
1530     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1531     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1532     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1533     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1534     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1535     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1536     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1537     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1538     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1539     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1540
1541     // FMA4 foldable patterns
1542     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0 },
1543     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0 },
1544     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        0 },
1545     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        0 },
1546     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       0 },
1547     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       0 },
1548     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0 },
1549     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0 },
1550     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       0 },
1551     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       0 },
1552     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      0 },
1553     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      0 },
1554     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0 },
1555     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0 },
1556     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        0 },
1557     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        0 },
1558     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       0 },
1559     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       0 },
1560     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0 },
1561     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0 },
1562     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       0 },
1563     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       0 },
1564     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      0 },
1565     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      0 },
1566     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     0 },
1567     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     0 },
1568     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    0 },
1569     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    0 },
1570     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     0 },
1571     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     0 },
1572     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    0 },
1573     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    0 },
1574
1575     // XOP foldable instructions
1576     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1577     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1578     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1579     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1580     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1581     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1582     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1583     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1584     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1585     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1586     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1587     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1588     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1589     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1590     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1591     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1592     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1593     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1594     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1595     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1596     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1597     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1598     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1599     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1600     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1601     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1602     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1603     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1604     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1605     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1606     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1607     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1608     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1609     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1610     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1611     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1612     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1613     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1614     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1615
1616     // BMI/BMI2 foldable instructions
1617     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1618     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1619     { X86::MULX32rr,          X86::MULX32rm,            0 },
1620     { X86::MULX64rr,          X86::MULX64rm,            0 },
1621     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1622     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1623     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1624     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1625
1626     // AVX-512 foldable instructions
1627     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1628     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1629     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1630     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1631     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1632     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1633     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1634     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1635     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1636     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1637     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1638     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1639     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1640     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1641     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1642     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1643     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1644     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1645     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1646     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1647     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1648     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1649     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1650     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1651     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1652     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1653     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1654     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1655     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1656     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1657     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1658     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1659     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1660     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1661     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1662     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1663     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1664     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1665     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1666
1667     // AVX-512{F,VL} foldable instructions
1668     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1669     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1670     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1671
1672     // AVX-512{F,VL} foldable instructions
1673     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1674     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1675     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1676     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1677
1678     // AES foldable instructions
1679     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1680     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1681     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1682     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1683     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1684     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1685     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1686     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1687
1688     // SHA foldable instructions
1689     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1690     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1691     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1692     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1693     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1694     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1695     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1696   };
1697
1698   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable2); i != e; ++i) {
1699     unsigned RegOp = MemoryFoldTable2[i].RegOp;
1700     unsigned MemOp = MemoryFoldTable2[i].MemOp;
1701     unsigned Flags = MemoryFoldTable2[i].Flags;
1702     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1703                   RegOp, MemOp,
1704                   // Index 2, folded load
1705                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1706   }
1707
1708   static const X86MemoryFoldTableEntry MemoryFoldTable3[] = {
1709     // FMA foldable instructions
1710     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1711     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1712     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1713     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1714     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1715     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1716
1717     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1718     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1719     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1720     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1721     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1722     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1723     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1724     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1725     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1726     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1727     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1728     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1729
1730     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1731     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1732     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1733     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1734     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1735     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1736
1737     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1738     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1739     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1740     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1741     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1742     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1743     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1744     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1745     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1746     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1747     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1748     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1749
1750     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1751     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1752     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1753     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1754     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1755     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1756
1757     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1758     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1759     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1760     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1761     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1762     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1763     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1764     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1765     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1766     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1767     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1768     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1769
1770     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1771     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1772     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1773     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1774     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1775     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1776
1777     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1778     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1779     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1780     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1781     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1782     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1783     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1784     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1785     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1786     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1787     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1788     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1789
1790     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1791     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1792     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1793     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1794     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1795     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1796     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1797     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1798     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1799     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1800     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1801     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1802
1803     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1804     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1805     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1806     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1807     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1808     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1809     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1810     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1811     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1812     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1813     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1814     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1815
1816     // FMA4 foldable patterns
1817     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1818     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1819     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1820     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1821     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1822     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1823     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1824     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1825     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1826     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1827     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1828     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1829     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1830     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1831     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1832     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1833     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1834     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1835     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1836     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1837     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1838     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1839     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1840     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1841     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1842     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1843     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1844     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1845     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1846     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1847     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1848     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1849
1850     // XOP foldable instructions
1851     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1852     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1853     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1854     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1855     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1856     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1857     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1858
1859     // AVX-512 VPERMI instructions with 3 source operands.
1860     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1861     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1862     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1863     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1864     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1865     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1866     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1867     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1868     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1869     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1870     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1871     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1872     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1873      // AVX-512 arithmetic instructions
1874     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1875     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1876     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1877     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1878     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1879     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1880     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1881     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1882     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1883     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1884     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1885     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1886     // AVX-512{F,VL} arithmetic instructions 256-bit
1887     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1888     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1889     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1890     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1891     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1892     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1893     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1894     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1895     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1896     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1897     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1898     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1899     // AVX-512{F,VL} arithmetic instructions 128-bit
1900     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1901     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1902     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1903     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1904     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1905     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1906     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1907     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1908     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1909     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1910     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1911     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1912   };
1913
1914   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable3); i != e; ++i) {
1915     unsigned RegOp = MemoryFoldTable3[i].RegOp;
1916     unsigned MemOp = MemoryFoldTable3[i].MemOp;
1917     unsigned Flags = MemoryFoldTable3[i].Flags;
1918     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1919                   RegOp, MemOp,
1920                   // Index 3, folded load
1921                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1922   }
1923
1924   static const X86MemoryFoldTableEntry MemoryFoldTable4[] = {
1925      // AVX-512 foldable instructions
1926     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1927     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1928     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1929     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1930     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1931     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1932     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1933     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1934     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1935     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1936     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1937     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1938     // AVX-512{F,VL} foldable instructions 256-bit
1939     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1940     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1941     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1942     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1943     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1944     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1945     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1946     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1947     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1948     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1949     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1950     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1951     // AVX-512{F,VL} foldable instructions 128-bit
1952     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1953     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1954     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1955     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1956     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1957     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1958     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1959     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1960     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1961     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1962     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1963     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1964   };
1965
1966   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable4); i != e; ++i) {
1967     unsigned RegOp = MemoryFoldTable4[i].RegOp;
1968     unsigned MemOp = MemoryFoldTable4[i].MemOp;
1969     unsigned Flags = MemoryFoldTable4[i].Flags;
1970     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1971                   RegOp, MemOp,
1972                   // Index 4, folded load
1973                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1974   }
1975 }
1976
1977 void
1978 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1979                             MemOp2RegOpTableType &M2RTable,
1980                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1981     if ((Flags & TB_NO_FORWARD) == 0) {
1982       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1983       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1984     }
1985     if ((Flags & TB_NO_REVERSE) == 0) {
1986       assert(!M2RTable.count(MemOp) &&
1987            "Duplicated entries in unfolding maps?");
1988       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1989     }
1990 }
1991
1992 bool
1993 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1994                                     unsigned &SrcReg, unsigned &DstReg,
1995                                     unsigned &SubIdx) const {
1996   switch (MI.getOpcode()) {
1997   default: break;
1998   case X86::MOVSX16rr8:
1999   case X86::MOVZX16rr8:
2000   case X86::MOVSX32rr8:
2001   case X86::MOVZX32rr8:
2002   case X86::MOVSX64rr8:
2003     if (!Subtarget.is64Bit())
2004       // It's not always legal to reference the low 8-bit of the larger
2005       // register in 32-bit mode.
2006       return false;
2007   case X86::MOVSX32rr16:
2008   case X86::MOVZX32rr16:
2009   case X86::MOVSX64rr16:
2010   case X86::MOVSX64rr32: {
2011     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
2012       // Be conservative.
2013       return false;
2014     SrcReg = MI.getOperand(1).getReg();
2015     DstReg = MI.getOperand(0).getReg();
2016     switch (MI.getOpcode()) {
2017     default: llvm_unreachable("Unreachable!");
2018     case X86::MOVSX16rr8:
2019     case X86::MOVZX16rr8:
2020     case X86::MOVSX32rr8:
2021     case X86::MOVZX32rr8:
2022     case X86::MOVSX64rr8:
2023       SubIdx = X86::sub_8bit;
2024       break;
2025     case X86::MOVSX32rr16:
2026     case X86::MOVZX32rr16:
2027     case X86::MOVSX64rr16:
2028       SubIdx = X86::sub_16bit;
2029       break;
2030     case X86::MOVSX64rr32:
2031       SubIdx = X86::sub_32bit;
2032       break;
2033     }
2034     return true;
2035   }
2036   }
2037   return false;
2038 }
2039
2040 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
2041   const MachineFunction *MF = MI->getParent()->getParent();
2042   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
2043
2044   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
2045       MI->getOpcode() == getCallFrameDestroyOpcode()) {
2046     unsigned StackAlign = TFI->getStackAlignment();
2047     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
2048                  StackAlign;
2049
2050     SPAdj -= MI->getOperand(1).getImm();
2051
2052     if (MI->getOpcode() == getCallFrameSetupOpcode())
2053       return SPAdj;
2054     else
2055       return -SPAdj;
2056   }
2057
2058   // To know whether a call adjusts the stack, we need information
2059   // that is bound to the following ADJCALLSTACKUP pseudo.
2060   // Look for the next ADJCALLSTACKUP that follows the call.
2061   if (MI->isCall()) {
2062     const MachineBasicBlock* MBB = MI->getParent();
2063     auto I = ++MachineBasicBlock::const_iterator(MI);
2064     for (auto E = MBB->end(); I != E; ++I) {
2065       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
2066           I->isCall())
2067         break;
2068     }
2069
2070     // If we could not find a frame destroy opcode, then it has already
2071     // been simplified, so we don't care.
2072     if (I->getOpcode() != getCallFrameDestroyOpcode())
2073       return 0;
2074
2075     return -(I->getOperand(1).getImm());
2076   }
2077
2078   // Currently handle only PUSHes we can reasonably expect to see
2079   // in call sequences
2080   switch (MI->getOpcode()) {
2081   default:
2082     return 0;
2083   case X86::PUSH32i8:
2084   case X86::PUSH32r:
2085   case X86::PUSH32rmm:
2086   case X86::PUSH32rmr:
2087   case X86::PUSHi32:
2088     return 4;
2089   }
2090 }
2091
2092 /// Return true and the FrameIndex if the specified
2093 /// operand and follow operands form a reference to the stack frame.
2094 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
2095                                   int &FrameIndex) const {
2096   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
2097       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
2098       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
2099       MI->getOperand(Op+X86::AddrDisp).isImm() &&
2100       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
2101       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
2102       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
2103     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
2104     return true;
2105   }
2106   return false;
2107 }
2108
2109 static bool isFrameLoadOpcode(int Opcode) {
2110   switch (Opcode) {
2111   default:
2112     return false;
2113   case X86::MOV8rm:
2114   case X86::MOV16rm:
2115   case X86::MOV32rm:
2116   case X86::MOV64rm:
2117   case X86::LD_Fp64m:
2118   case X86::MOVSSrm:
2119   case X86::MOVSDrm:
2120   case X86::MOVAPSrm:
2121   case X86::MOVAPDrm:
2122   case X86::MOVDQArm:
2123   case X86::VMOVSSrm:
2124   case X86::VMOVSDrm:
2125   case X86::VMOVAPSrm:
2126   case X86::VMOVAPDrm:
2127   case X86::VMOVDQArm:
2128   case X86::VMOVUPSYrm:
2129   case X86::VMOVAPSYrm:
2130   case X86::VMOVUPDYrm:
2131   case X86::VMOVAPDYrm:
2132   case X86::VMOVDQUYrm:
2133   case X86::VMOVDQAYrm:
2134   case X86::MMX_MOVD64rm:
2135   case X86::MMX_MOVQ64rm:
2136   case X86::VMOVAPSZrm:
2137   case X86::VMOVUPSZrm:
2138     return true;
2139   }
2140 }
2141
2142 static bool isFrameStoreOpcode(int Opcode) {
2143   switch (Opcode) {
2144   default: break;
2145   case X86::MOV8mr:
2146   case X86::MOV16mr:
2147   case X86::MOV32mr:
2148   case X86::MOV64mr:
2149   case X86::ST_FpP64m:
2150   case X86::MOVSSmr:
2151   case X86::MOVSDmr:
2152   case X86::MOVAPSmr:
2153   case X86::MOVAPDmr:
2154   case X86::MOVDQAmr:
2155   case X86::VMOVSSmr:
2156   case X86::VMOVSDmr:
2157   case X86::VMOVAPSmr:
2158   case X86::VMOVAPDmr:
2159   case X86::VMOVDQAmr:
2160   case X86::VMOVUPSYmr:
2161   case X86::VMOVAPSYmr:
2162   case X86::VMOVUPDYmr:
2163   case X86::VMOVAPDYmr:
2164   case X86::VMOVDQUYmr:
2165   case X86::VMOVDQAYmr:
2166   case X86::VMOVUPSZmr:
2167   case X86::VMOVAPSZmr:
2168   case X86::MMX_MOVD64mr:
2169   case X86::MMX_MOVQ64mr:
2170   case X86::MMX_MOVNTQmr:
2171     return true;
2172   }
2173   return false;
2174 }
2175
2176 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2177                                            int &FrameIndex) const {
2178   if (isFrameLoadOpcode(MI->getOpcode()))
2179     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2180       return MI->getOperand(0).getReg();
2181   return 0;
2182 }
2183
2184 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2185                                                  int &FrameIndex) const {
2186   if (isFrameLoadOpcode(MI->getOpcode())) {
2187     unsigned Reg;
2188     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2189       return Reg;
2190     // Check for post-frame index elimination operations
2191     const MachineMemOperand *Dummy;
2192     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2193   }
2194   return 0;
2195 }
2196
2197 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2198                                           int &FrameIndex) const {
2199   if (isFrameStoreOpcode(MI->getOpcode()))
2200     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2201         isFrameOperand(MI, 0, FrameIndex))
2202       return MI->getOperand(X86::AddrNumOperands).getReg();
2203   return 0;
2204 }
2205
2206 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2207                                                 int &FrameIndex) const {
2208   if (isFrameStoreOpcode(MI->getOpcode())) {
2209     unsigned Reg;
2210     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2211       return Reg;
2212     // Check for post-frame index elimination operations
2213     const MachineMemOperand *Dummy;
2214     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2215   }
2216   return 0;
2217 }
2218
2219 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
2220 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2221   // Don't waste compile time scanning use-def chains of physregs.
2222   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2223     return false;
2224   bool isPICBase = false;
2225   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2226          E = MRI.def_instr_end(); I != E; ++I) {
2227     MachineInstr *DefMI = &*I;
2228     if (DefMI->getOpcode() != X86::MOVPC32r)
2229       return false;
2230     assert(!isPICBase && "More than one PIC base?");
2231     isPICBase = true;
2232   }
2233   return isPICBase;
2234 }
2235
2236 bool
2237 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2238                                                 AliasAnalysis *AA) const {
2239   switch (MI->getOpcode()) {
2240   default: break;
2241   case X86::MOV8rm:
2242   case X86::MOV16rm:
2243   case X86::MOV32rm:
2244   case X86::MOV64rm:
2245   case X86::LD_Fp64m:
2246   case X86::MOVSSrm:
2247   case X86::MOVSDrm:
2248   case X86::MOVAPSrm:
2249   case X86::MOVUPSrm:
2250   case X86::MOVAPDrm:
2251   case X86::MOVDQArm:
2252   case X86::MOVDQUrm:
2253   case X86::VMOVSSrm:
2254   case X86::VMOVSDrm:
2255   case X86::VMOVAPSrm:
2256   case X86::VMOVUPSrm:
2257   case X86::VMOVAPDrm:
2258   case X86::VMOVDQArm:
2259   case X86::VMOVDQUrm:
2260   case X86::VMOVAPSYrm:
2261   case X86::VMOVUPSYrm:
2262   case X86::VMOVAPDYrm:
2263   case X86::VMOVDQAYrm:
2264   case X86::VMOVDQUYrm:
2265   case X86::MMX_MOVD64rm:
2266   case X86::MMX_MOVQ64rm:
2267   case X86::FsVMOVAPSrm:
2268   case X86::FsVMOVAPDrm:
2269   case X86::FsMOVAPSrm:
2270   case X86::FsMOVAPDrm: {
2271     // Loads from constant pools are trivially rematerializable.
2272     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2273         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2274         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2275         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2276         MI->isInvariantLoad(AA)) {
2277       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2278       if (BaseReg == 0 || BaseReg == X86::RIP)
2279         return true;
2280       // Allow re-materialization of PIC load.
2281       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2282         return false;
2283       const MachineFunction &MF = *MI->getParent()->getParent();
2284       const MachineRegisterInfo &MRI = MF.getRegInfo();
2285       return regIsPICBase(BaseReg, MRI);
2286     }
2287     return false;
2288   }
2289
2290   case X86::LEA32r:
2291   case X86::LEA64r: {
2292     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2293         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2294         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2295         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2296       // lea fi#, lea GV, etc. are all rematerializable.
2297       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2298         return true;
2299       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2300       if (BaseReg == 0)
2301         return true;
2302       // Allow re-materialization of lea PICBase + x.
2303       const MachineFunction &MF = *MI->getParent()->getParent();
2304       const MachineRegisterInfo &MRI = MF.getRegInfo();
2305       return regIsPICBase(BaseReg, MRI);
2306     }
2307     return false;
2308   }
2309   }
2310
2311   // All other instructions marked M_REMATERIALIZABLE are always trivially
2312   // rematerializable.
2313   return true;
2314 }
2315
2316 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2317                                          MachineBasicBlock::iterator I) const {
2318   MachineBasicBlock::iterator E = MBB.end();
2319
2320   // For compile time consideration, if we are not able to determine the
2321   // safety after visiting 4 instructions in each direction, we will assume
2322   // it's not safe.
2323   MachineBasicBlock::iterator Iter = I;
2324   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2325     bool SeenDef = false;
2326     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2327       MachineOperand &MO = Iter->getOperand(j);
2328       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2329         SeenDef = true;
2330       if (!MO.isReg())
2331         continue;
2332       if (MO.getReg() == X86::EFLAGS) {
2333         if (MO.isUse())
2334           return false;
2335         SeenDef = true;
2336       }
2337     }
2338
2339     if (SeenDef)
2340       // This instruction defines EFLAGS, no need to look any further.
2341       return true;
2342     ++Iter;
2343     // Skip over DBG_VALUE.
2344     while (Iter != E && Iter->isDebugValue())
2345       ++Iter;
2346   }
2347
2348   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2349   // live in.
2350   if (Iter == E) {
2351     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2352            SE = MBB.succ_end(); SI != SE; ++SI)
2353       if ((*SI)->isLiveIn(X86::EFLAGS))
2354         return false;
2355     return true;
2356   }
2357
2358   MachineBasicBlock::iterator B = MBB.begin();
2359   Iter = I;
2360   for (unsigned i = 0; i < 4; ++i) {
2361     // If we make it to the beginning of the block, it's safe to clobber
2362     // EFLAGS iff EFLAGS is not live-in.
2363     if (Iter == B)
2364       return !MBB.isLiveIn(X86::EFLAGS);
2365
2366     --Iter;
2367     // Skip over DBG_VALUE.
2368     while (Iter != B && Iter->isDebugValue())
2369       --Iter;
2370
2371     bool SawKill = false;
2372     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2373       MachineOperand &MO = Iter->getOperand(j);
2374       // A register mask may clobber EFLAGS, but we should still look for a
2375       // live EFLAGS def.
2376       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2377         SawKill = true;
2378       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2379         if (MO.isDef()) return MO.isDead();
2380         if (MO.isKill()) SawKill = true;
2381       }
2382     }
2383
2384     if (SawKill)
2385       // This instruction kills EFLAGS and doesn't redefine it, so
2386       // there's no need to look further.
2387       return true;
2388   }
2389
2390   // Conservative answer.
2391   return false;
2392 }
2393
2394 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2395                                  MachineBasicBlock::iterator I,
2396                                  unsigned DestReg, unsigned SubIdx,
2397                                  const MachineInstr *Orig,
2398                                  const TargetRegisterInfo &TRI) const {
2399   // MOV32r0 is implemented with a xor which clobbers condition code.
2400   // Re-materialize it as movri instructions to avoid side effects.
2401   unsigned Opc = Orig->getOpcode();
2402   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2403     DebugLoc DL = Orig->getDebugLoc();
2404     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2405       .addImm(0);
2406   } else {
2407     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2408     MBB.insert(I, MI);
2409   }
2410
2411   MachineInstr *NewMI = std::prev(I);
2412   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2413 }
2414
2415 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
2416 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2417   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2418     MachineOperand &MO = MI->getOperand(i);
2419     if (MO.isReg() && MO.isDef() &&
2420         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2421       return true;
2422     }
2423   }
2424   return false;
2425 }
2426
2427 /// Check whether the shift count for a machine operand is non-zero.
2428 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2429                                               unsigned ShiftAmtOperandIdx) {
2430   // The shift count is six bits with the REX.W prefix and five bits without.
2431   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2432   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2433   return Imm & ShiftCountMask;
2434 }
2435
2436 /// Check whether the given shift count is appropriate
2437 /// can be represented by a LEA instruction.
2438 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2439   // Left shift instructions can be transformed into load-effective-address
2440   // instructions if we can encode them appropriately.
2441   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2442   // The SIB.scale field is two bits wide which means that we can encode any
2443   // shift amount less than 4.
2444   return ShAmt < 4 && ShAmt > 0;
2445 }
2446
2447 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2448                                   unsigned Opc, bool AllowSP,
2449                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2450                                   MachineOperand &ImplicitOp) const {
2451   MachineFunction &MF = *MI->getParent()->getParent();
2452   const TargetRegisterClass *RC;
2453   if (AllowSP) {
2454     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2455   } else {
2456     RC = Opc != X86::LEA32r ?
2457       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2458   }
2459   unsigned SrcReg = Src.getReg();
2460
2461   // For both LEA64 and LEA32 the register already has essentially the right
2462   // type (32-bit or 64-bit) we may just need to forbid SP.
2463   if (Opc != X86::LEA64_32r) {
2464     NewSrc = SrcReg;
2465     isKill = Src.isKill();
2466     isUndef = Src.isUndef();
2467
2468     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2469         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2470       return false;
2471
2472     return true;
2473   }
2474
2475   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2476   // another we need to add 64-bit registers to the final MI.
2477   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2478     ImplicitOp = Src;
2479     ImplicitOp.setImplicit();
2480
2481     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2482     MachineBasicBlock::LivenessQueryResult LQR =
2483       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2484
2485     switch (LQR) {
2486     case MachineBasicBlock::LQR_Unknown:
2487       // We can't give sane liveness flags to the instruction, abandon LEA
2488       // formation.
2489       return false;
2490     case MachineBasicBlock::LQR_Live:
2491       isKill = MI->killsRegister(SrcReg);
2492       isUndef = false;
2493       break;
2494     default:
2495       // The physreg itself is dead, so we have to use it as an <undef>.
2496       isKill = false;
2497       isUndef = true;
2498       break;
2499     }
2500   } else {
2501     // Virtual register of the wrong class, we have to create a temporary 64-bit
2502     // vreg to feed into the LEA.
2503     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2504     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2505             get(TargetOpcode::COPY))
2506       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2507         .addOperand(Src);
2508
2509     // Which is obviously going to be dead after we're done with it.
2510     isKill = true;
2511     isUndef = false;
2512   }
2513
2514   // We've set all the parameters without issue.
2515   return true;
2516 }
2517
2518 /// Helper for convertToThreeAddress when 16-bit LEA is disabled, use 32-bit
2519 /// LEA to form 3-address code by promoting to a 32-bit superregister and then
2520 /// truncating back down to a 16-bit subregister.
2521 MachineInstr *
2522 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2523                                            MachineFunction::iterator &MFI,
2524                                            MachineBasicBlock::iterator &MBBI,
2525                                            LiveVariables *LV) const {
2526   MachineInstr *MI = MBBI;
2527   unsigned Dest = MI->getOperand(0).getReg();
2528   unsigned Src = MI->getOperand(1).getReg();
2529   bool isDead = MI->getOperand(0).isDead();
2530   bool isKill = MI->getOperand(1).isKill();
2531
2532   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2533   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2534   unsigned Opc, leaInReg;
2535   if (Subtarget.is64Bit()) {
2536     Opc = X86::LEA64_32r;
2537     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2538   } else {
2539     Opc = X86::LEA32r;
2540     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2541   }
2542
2543   // Build and insert into an implicit UNDEF value. This is OK because
2544   // well be shifting and then extracting the lower 16-bits.
2545   // This has the potential to cause partial register stall. e.g.
2546   //   movw    (%rbp,%rcx,2), %dx
2547   //   leal    -65(%rdx), %esi
2548   // But testing has shown this *does* help performance in 64-bit mode (at
2549   // least on modern x86 machines).
2550   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2551   MachineInstr *InsMI =
2552     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2553     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2554     .addReg(Src, getKillRegState(isKill));
2555
2556   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2557                                     get(Opc), leaOutReg);
2558   switch (MIOpc) {
2559   default: llvm_unreachable("Unreachable!");
2560   case X86::SHL16ri: {
2561     unsigned ShAmt = MI->getOperand(2).getImm();
2562     MIB.addReg(0).addImm(1 << ShAmt)
2563        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2564     break;
2565   }
2566   case X86::INC16r:
2567     addRegOffset(MIB, leaInReg, true, 1);
2568     break;
2569   case X86::DEC16r:
2570     addRegOffset(MIB, leaInReg, true, -1);
2571     break;
2572   case X86::ADD16ri:
2573   case X86::ADD16ri8:
2574   case X86::ADD16ri_DB:
2575   case X86::ADD16ri8_DB:
2576     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2577     break;
2578   case X86::ADD16rr:
2579   case X86::ADD16rr_DB: {
2580     unsigned Src2 = MI->getOperand(2).getReg();
2581     bool isKill2 = MI->getOperand(2).isKill();
2582     unsigned leaInReg2 = 0;
2583     MachineInstr *InsMI2 = nullptr;
2584     if (Src == Src2) {
2585       // ADD16rr %reg1028<kill>, %reg1028
2586       // just a single insert_subreg.
2587       addRegReg(MIB, leaInReg, true, leaInReg, false);
2588     } else {
2589       if (Subtarget.is64Bit())
2590         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2591       else
2592         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2593       // Build and insert into an implicit UNDEF value. This is OK because
2594       // well be shifting and then extracting the lower 16-bits.
2595       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2596       InsMI2 =
2597         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2598         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2599         .addReg(Src2, getKillRegState(isKill2));
2600       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2601     }
2602     if (LV && isKill2 && InsMI2)
2603       LV->replaceKillInstruction(Src2, MI, InsMI2);
2604     break;
2605   }
2606   }
2607
2608   MachineInstr *NewMI = MIB;
2609   MachineInstr *ExtMI =
2610     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2611     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2612     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2613
2614   if (LV) {
2615     // Update live variables
2616     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2617     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2618     if (isKill)
2619       LV->replaceKillInstruction(Src, MI, InsMI);
2620     if (isDead)
2621       LV->replaceKillInstruction(Dest, MI, ExtMI);
2622   }
2623
2624   return ExtMI;
2625 }
2626
2627 /// This method must be implemented by targets that
2628 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2629 /// may be able to convert a two-address instruction into a true
2630 /// three-address instruction on demand.  This allows the X86 target (for
2631 /// example) to convert ADD and SHL instructions into LEA instructions if they
2632 /// would require register copies due to two-addressness.
2633 ///
2634 /// This method returns a null pointer if the transformation cannot be
2635 /// performed, otherwise it returns the new instruction.
2636 ///
2637 MachineInstr *
2638 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2639                                     MachineBasicBlock::iterator &MBBI,
2640                                     LiveVariables *LV) const {
2641   MachineInstr *MI = MBBI;
2642
2643   // The following opcodes also sets the condition code register(s). Only
2644   // convert them to equivalent lea if the condition code register def's
2645   // are dead!
2646   if (hasLiveCondCodeDef(MI))
2647     return nullptr;
2648
2649   MachineFunction &MF = *MI->getParent()->getParent();
2650   // All instructions input are two-addr instructions.  Get the known operands.
2651   const MachineOperand &Dest = MI->getOperand(0);
2652   const MachineOperand &Src = MI->getOperand(1);
2653
2654   MachineInstr *NewMI = nullptr;
2655   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2656   // we have better subtarget support, enable the 16-bit LEA generation here.
2657   // 16-bit LEA is also slow on Core2.
2658   bool DisableLEA16 = true;
2659   bool is64Bit = Subtarget.is64Bit();
2660
2661   unsigned MIOpc = MI->getOpcode();
2662   switch (MIOpc) {
2663   default: return nullptr;
2664   case X86::SHL64ri: {
2665     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2666     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2667     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2668
2669     // LEA can't handle RSP.
2670     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2671         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2672                                            &X86::GR64_NOSPRegClass))
2673       return nullptr;
2674
2675     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2676       .addOperand(Dest)
2677       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2678     break;
2679   }
2680   case X86::SHL32ri: {
2681     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2682     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2683     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2684
2685     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2686
2687     // LEA can't handle ESP.
2688     bool isKill, isUndef;
2689     unsigned SrcReg;
2690     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2691     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2692                         SrcReg, isKill, isUndef, ImplicitOp))
2693       return nullptr;
2694
2695     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2696       .addOperand(Dest)
2697       .addReg(0).addImm(1 << ShAmt)
2698       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2699       .addImm(0).addReg(0);
2700     if (ImplicitOp.getReg() != 0)
2701       MIB.addOperand(ImplicitOp);
2702     NewMI = MIB;
2703
2704     break;
2705   }
2706   case X86::SHL16ri: {
2707     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2708     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2709     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2710
2711     if (DisableLEA16)
2712       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2713     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2714       .addOperand(Dest)
2715       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2716     break;
2717   }
2718   case X86::INC64r:
2719   case X86::INC32r: {
2720     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2721     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2722       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2723     bool isKill, isUndef;
2724     unsigned SrcReg;
2725     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2726     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2727                         SrcReg, isKill, isUndef, ImplicitOp))
2728       return nullptr;
2729
2730     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2731         .addOperand(Dest)
2732         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2733     if (ImplicitOp.getReg() != 0)
2734       MIB.addOperand(ImplicitOp);
2735
2736     NewMI = addOffset(MIB, 1);
2737     break;
2738   }
2739   case X86::INC16r:
2740     if (DisableLEA16)
2741       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2742                      : nullptr;
2743     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2744     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2745                       .addOperand(Dest).addOperand(Src), 1);
2746     break;
2747   case X86::DEC64r:
2748   case X86::DEC32r: {
2749     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2750     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2751       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2752
2753     bool isKill, isUndef;
2754     unsigned SrcReg;
2755     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2756     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2757                         SrcReg, isKill, isUndef, ImplicitOp))
2758       return nullptr;
2759
2760     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2761         .addOperand(Dest)
2762         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2763     if (ImplicitOp.getReg() != 0)
2764       MIB.addOperand(ImplicitOp);
2765
2766     NewMI = addOffset(MIB, -1);
2767
2768     break;
2769   }
2770   case X86::DEC16r:
2771     if (DisableLEA16)
2772       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2773                      : nullptr;
2774     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2775     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2776                       .addOperand(Dest).addOperand(Src), -1);
2777     break;
2778   case X86::ADD64rr:
2779   case X86::ADD64rr_DB:
2780   case X86::ADD32rr:
2781   case X86::ADD32rr_DB: {
2782     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2783     unsigned Opc;
2784     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2785       Opc = X86::LEA64r;
2786     else
2787       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2788
2789     bool isKill, isUndef;
2790     unsigned SrcReg;
2791     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2792     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2793                         SrcReg, isKill, isUndef, ImplicitOp))
2794       return nullptr;
2795
2796     const MachineOperand &Src2 = MI->getOperand(2);
2797     bool isKill2, isUndef2;
2798     unsigned SrcReg2;
2799     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2800     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2801                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2802       return nullptr;
2803
2804     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2805       .addOperand(Dest);
2806     if (ImplicitOp.getReg() != 0)
2807       MIB.addOperand(ImplicitOp);
2808     if (ImplicitOp2.getReg() != 0)
2809       MIB.addOperand(ImplicitOp2);
2810
2811     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2812
2813     // Preserve undefness of the operands.
2814     NewMI->getOperand(1).setIsUndef(isUndef);
2815     NewMI->getOperand(3).setIsUndef(isUndef2);
2816
2817     if (LV && Src2.isKill())
2818       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2819     break;
2820   }
2821   case X86::ADD16rr:
2822   case X86::ADD16rr_DB: {
2823     if (DisableLEA16)
2824       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2825                      : nullptr;
2826     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2827     unsigned Src2 = MI->getOperand(2).getReg();
2828     bool isKill2 = MI->getOperand(2).isKill();
2829     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2830                       .addOperand(Dest),
2831                       Src.getReg(), Src.isKill(), Src2, isKill2);
2832
2833     // Preserve undefness of the operands.
2834     bool isUndef = MI->getOperand(1).isUndef();
2835     bool isUndef2 = MI->getOperand(2).isUndef();
2836     NewMI->getOperand(1).setIsUndef(isUndef);
2837     NewMI->getOperand(3).setIsUndef(isUndef2);
2838
2839     if (LV && isKill2)
2840       LV->replaceKillInstruction(Src2, MI, NewMI);
2841     break;
2842   }
2843   case X86::ADD64ri32:
2844   case X86::ADD64ri8:
2845   case X86::ADD64ri32_DB:
2846   case X86::ADD64ri8_DB:
2847     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2848     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2849                       .addOperand(Dest).addOperand(Src),
2850                       MI->getOperand(2).getImm());
2851     break;
2852   case X86::ADD32ri:
2853   case X86::ADD32ri8:
2854   case X86::ADD32ri_DB:
2855   case X86::ADD32ri8_DB: {
2856     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2857     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2858
2859     bool isKill, isUndef;
2860     unsigned SrcReg;
2861     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2862     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2863                         SrcReg, isKill, isUndef, ImplicitOp))
2864       return nullptr;
2865
2866     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2867         .addOperand(Dest)
2868         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2869     if (ImplicitOp.getReg() != 0)
2870       MIB.addOperand(ImplicitOp);
2871
2872     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2873     break;
2874   }
2875   case X86::ADD16ri:
2876   case X86::ADD16ri8:
2877   case X86::ADD16ri_DB:
2878   case X86::ADD16ri8_DB:
2879     if (DisableLEA16)
2880       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2881                      : nullptr;
2882     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2883     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2884                       .addOperand(Dest).addOperand(Src),
2885                       MI->getOperand(2).getImm());
2886     break;
2887   }
2888
2889   if (!NewMI) return nullptr;
2890
2891   if (LV) {  // Update live variables
2892     if (Src.isKill())
2893       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2894     if (Dest.isDead())
2895       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2896   }
2897
2898   MFI->insert(MBBI, NewMI);          // Insert the new inst
2899   return NewMI;
2900 }
2901
2902 /// We have a few instructions that must be hacked on to commute them.
2903 ///
2904 MachineInstr *
2905 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2906   switch (MI->getOpcode()) {
2907   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2908   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2909   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2910   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2911   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2912   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2913     unsigned Opc;
2914     unsigned Size;
2915     switch (MI->getOpcode()) {
2916     default: llvm_unreachable("Unreachable!");
2917     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2918     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2919     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2920     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2921     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2922     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2923     }
2924     unsigned Amt = MI->getOperand(3).getImm();
2925     if (NewMI) {
2926       MachineFunction &MF = *MI->getParent()->getParent();
2927       MI = MF.CloneMachineInstr(MI);
2928       NewMI = false;
2929     }
2930     MI->setDesc(get(Opc));
2931     MI->getOperand(3).setImm(Size-Amt);
2932     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2933   }
2934   case X86::BLENDPDrri:
2935   case X86::BLENDPSrri:
2936   case X86::PBLENDWrri:
2937   case X86::VBLENDPDrri:
2938   case X86::VBLENDPSrri:
2939   case X86::VBLENDPDYrri:
2940   case X86::VBLENDPSYrri:
2941   case X86::VPBLENDDrri:
2942   case X86::VPBLENDWrri:
2943   case X86::VPBLENDDYrri:
2944   case X86::VPBLENDWYrri:{
2945     unsigned Mask;
2946     switch (MI->getOpcode()) {
2947     default: llvm_unreachable("Unreachable!");
2948     case X86::BLENDPDrri:    Mask = 0x03; break;
2949     case X86::BLENDPSrri:    Mask = 0x0F; break;
2950     case X86::PBLENDWrri:    Mask = 0xFF; break;
2951     case X86::VBLENDPDrri:   Mask = 0x03; break;
2952     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2953     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2954     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2955     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2956     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2957     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2958     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2959     }
2960     // Only the least significant bits of Imm are used.
2961     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2962     if (NewMI) {
2963       MachineFunction &MF = *MI->getParent()->getParent();
2964       MI = MF.CloneMachineInstr(MI);
2965       NewMI = false;
2966     }
2967     MI->getOperand(3).setImm(Mask ^ Imm);
2968     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2969   }
2970   case X86::PCLMULQDQrr:
2971   case X86::VPCLMULQDQrr:{
2972     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2973     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2974     unsigned Imm = MI->getOperand(3).getImm();
2975     unsigned Src1Hi = Imm & 0x01;
2976     unsigned Src2Hi = Imm & 0x10;
2977     if (NewMI) {
2978       MachineFunction &MF = *MI->getParent()->getParent();
2979       MI = MF.CloneMachineInstr(MI);
2980       NewMI = false;
2981     }
2982     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
2983     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2984   }
2985   case X86::CMPPDrri:
2986   case X86::CMPPSrri:
2987   case X86::VCMPPDrri:
2988   case X86::VCMPPSrri:
2989   case X86::VCMPPDYrri:
2990   case X86::VCMPPSYrri: {
2991     // Float comparison can be safely commuted for
2992     // Ordered/Unordered/Equal/NotEqual tests
2993     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
2994     switch (Imm) {
2995     case 0x00: // EQUAL
2996     case 0x03: // UNORDERED
2997     case 0x04: // NOT EQUAL
2998     case 0x07: // ORDERED
2999       if (NewMI) {
3000         MachineFunction &MF = *MI->getParent()->getParent();
3001         MI = MF.CloneMachineInstr(MI);
3002         NewMI = false;
3003       }
3004       return TargetInstrInfo::commuteInstruction(MI, NewMI);
3005     default:
3006       return nullptr;
3007     }
3008   }
3009   case X86::VPCOMBri: case X86::VPCOMUBri:
3010   case X86::VPCOMDri: case X86::VPCOMUDri:
3011   case X86::VPCOMQri: case X86::VPCOMUQri:
3012   case X86::VPCOMWri: case X86::VPCOMUWri: {
3013     // Flip comparison mode immediate (if necessary).
3014     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3015     switch (Imm) {
3016     case 0x00: Imm = 0x02; break; // LT -> GT
3017     case 0x01: Imm = 0x03; break; // LE -> GE
3018     case 0x02: Imm = 0x00; break; // GT -> LT
3019     case 0x03: Imm = 0x01; break; // GE -> LE
3020     case 0x04: // EQ
3021     case 0x05: // NE
3022     case 0x06: // FALSE
3023     case 0x07: // TRUE
3024     default:
3025       break;
3026     }
3027     if (NewMI) {
3028       MachineFunction &MF = *MI->getParent()->getParent();
3029       MI = MF.CloneMachineInstr(MI);
3030       NewMI = false;
3031     }
3032     MI->getOperand(3).setImm(Imm);
3033     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3034   }
3035   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
3036   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
3037   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
3038   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
3039   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
3040   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
3041   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
3042   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
3043   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
3044   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
3045   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
3046   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
3047   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
3048   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
3049   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
3050   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
3051     unsigned Opc;
3052     switch (MI->getOpcode()) {
3053     default: llvm_unreachable("Unreachable!");
3054     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
3055     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
3056     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
3057     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
3058     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
3059     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
3060     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
3061     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
3062     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
3063     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
3064     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
3065     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
3066     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
3067     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
3068     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
3069     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
3070     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
3071     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
3072     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
3073     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
3074     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
3075     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
3076     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
3077     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
3078     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
3079     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
3080     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
3081     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
3082     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
3083     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
3084     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
3085     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
3086     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
3087     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
3088     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
3089     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
3090     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
3091     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
3092     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
3093     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
3094     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
3095     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
3096     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
3097     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
3098     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
3099     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
3100     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
3101     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
3102     }
3103     if (NewMI) {
3104       MachineFunction &MF = *MI->getParent()->getParent();
3105       MI = MF.CloneMachineInstr(MI);
3106       NewMI = false;
3107     }
3108     MI->setDesc(get(Opc));
3109     // Fallthrough intended.
3110   }
3111   default:
3112     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3113   }
3114 }
3115
3116 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
3117                                          unsigned &SrcOpIdx2) const {
3118   switch (MI->getOpcode()) {
3119     case X86::CMPPDrri:
3120     case X86::CMPPSrri:
3121     case X86::VCMPPDrri:
3122     case X86::VCMPPSrri:
3123     case X86::VCMPPDYrri:
3124     case X86::VCMPPSYrri: {
3125       // Float comparison can be safely commuted for
3126       // Ordered/Unordered/Equal/NotEqual tests
3127       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3128       switch (Imm) {
3129       case 0x00: // EQUAL
3130       case 0x03: // UNORDERED
3131       case 0x04: // NOT EQUAL
3132       case 0x07: // ORDERED
3133         SrcOpIdx1 = 1;
3134         SrcOpIdx2 = 2;
3135         return true;
3136       }
3137       return false;
3138     }
3139     case X86::VFMADDPDr231r:
3140     case X86::VFMADDPSr231r:
3141     case X86::VFMADDSDr231r:
3142     case X86::VFMADDSSr231r:
3143     case X86::VFMSUBPDr231r:
3144     case X86::VFMSUBPSr231r:
3145     case X86::VFMSUBSDr231r:
3146     case X86::VFMSUBSSr231r:
3147     case X86::VFNMADDPDr231r:
3148     case X86::VFNMADDPSr231r:
3149     case X86::VFNMADDSDr231r:
3150     case X86::VFNMADDSSr231r:
3151     case X86::VFNMSUBPDr231r:
3152     case X86::VFNMSUBPSr231r:
3153     case X86::VFNMSUBSDr231r:
3154     case X86::VFNMSUBSSr231r:
3155     case X86::VFMADDPDr231rY:
3156     case X86::VFMADDPSr231rY:
3157     case X86::VFMSUBPDr231rY:
3158     case X86::VFMSUBPSr231rY:
3159     case X86::VFNMADDPDr231rY:
3160     case X86::VFNMADDPSr231rY:
3161     case X86::VFNMSUBPDr231rY:
3162     case X86::VFNMSUBPSr231rY:
3163       SrcOpIdx1 = 2;
3164       SrcOpIdx2 = 3;
3165       return true;
3166     default:
3167       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3168   }
3169 }
3170
3171 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3172   switch (BrOpc) {
3173   default: return X86::COND_INVALID;
3174   case X86::JE_1:  return X86::COND_E;
3175   case X86::JNE_1: return X86::COND_NE;
3176   case X86::JL_1:  return X86::COND_L;
3177   case X86::JLE_1: return X86::COND_LE;
3178   case X86::JG_1:  return X86::COND_G;
3179   case X86::JGE_1: return X86::COND_GE;
3180   case X86::JB_1:  return X86::COND_B;
3181   case X86::JBE_1: return X86::COND_BE;
3182   case X86::JA_1:  return X86::COND_A;
3183   case X86::JAE_1: return X86::COND_AE;
3184   case X86::JS_1:  return X86::COND_S;
3185   case X86::JNS_1: return X86::COND_NS;
3186   case X86::JP_1:  return X86::COND_P;
3187   case X86::JNP_1: return X86::COND_NP;
3188   case X86::JO_1:  return X86::COND_O;
3189   case X86::JNO_1: return X86::COND_NO;
3190   }
3191 }
3192
3193 /// Return condition code of a SET opcode.
3194 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3195   switch (Opc) {
3196   default: return X86::COND_INVALID;
3197   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3198   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3199   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3200   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3201   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3202   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3203   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3204   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3205   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3206   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3207   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3208   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3209   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3210   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3211   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3212   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3213   }
3214 }
3215
3216 /// Return condition code of a CMov opcode.
3217 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3218   switch (Opc) {
3219   default: return X86::COND_INVALID;
3220   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3221   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3222     return X86::COND_A;
3223   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3224   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3225     return X86::COND_AE;
3226   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3227   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3228     return X86::COND_B;
3229   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3230   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3231     return X86::COND_BE;
3232   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3233   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3234     return X86::COND_E;
3235   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3236   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3237     return X86::COND_G;
3238   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3239   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3240     return X86::COND_GE;
3241   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3242   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3243     return X86::COND_L;
3244   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3245   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3246     return X86::COND_LE;
3247   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3248   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3249     return X86::COND_NE;
3250   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3251   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3252     return X86::COND_NO;
3253   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3254   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3255     return X86::COND_NP;
3256   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3257   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3258     return X86::COND_NS;
3259   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3260   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3261     return X86::COND_O;
3262   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3263   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3264     return X86::COND_P;
3265   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3266   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3267     return X86::COND_S;
3268   }
3269 }
3270
3271 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3272   switch (CC) {
3273   default: llvm_unreachable("Illegal condition code!");
3274   case X86::COND_E:  return X86::JE_1;
3275   case X86::COND_NE: return X86::JNE_1;
3276   case X86::COND_L:  return X86::JL_1;
3277   case X86::COND_LE: return X86::JLE_1;
3278   case X86::COND_G:  return X86::JG_1;
3279   case X86::COND_GE: return X86::JGE_1;
3280   case X86::COND_B:  return X86::JB_1;
3281   case X86::COND_BE: return X86::JBE_1;
3282   case X86::COND_A:  return X86::JA_1;
3283   case X86::COND_AE: return X86::JAE_1;
3284   case X86::COND_S:  return X86::JS_1;
3285   case X86::COND_NS: return X86::JNS_1;
3286   case X86::COND_P:  return X86::JP_1;
3287   case X86::COND_NP: return X86::JNP_1;
3288   case X86::COND_O:  return X86::JO_1;
3289   case X86::COND_NO: return X86::JNO_1;
3290   }
3291 }
3292
3293 /// Return the inverse of the specified condition,
3294 /// e.g. turning COND_E to COND_NE.
3295 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3296   switch (CC) {
3297   default: llvm_unreachable("Illegal condition code!");
3298   case X86::COND_E:  return X86::COND_NE;
3299   case X86::COND_NE: return X86::COND_E;
3300   case X86::COND_L:  return X86::COND_GE;
3301   case X86::COND_LE: return X86::COND_G;
3302   case X86::COND_G:  return X86::COND_LE;
3303   case X86::COND_GE: return X86::COND_L;
3304   case X86::COND_B:  return X86::COND_AE;
3305   case X86::COND_BE: return X86::COND_A;
3306   case X86::COND_A:  return X86::COND_BE;
3307   case X86::COND_AE: return X86::COND_B;
3308   case X86::COND_S:  return X86::COND_NS;
3309   case X86::COND_NS: return X86::COND_S;
3310   case X86::COND_P:  return X86::COND_NP;
3311   case X86::COND_NP: return X86::COND_P;
3312   case X86::COND_O:  return X86::COND_NO;
3313   case X86::COND_NO: return X86::COND_O;
3314   }
3315 }
3316
3317 /// Assuming the flags are set by MI(a,b), return the condition code if we
3318 /// modify the instructions such that flags are set by MI(b,a).
3319 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3320   switch (CC) {
3321   default: return X86::COND_INVALID;
3322   case X86::COND_E:  return X86::COND_E;
3323   case X86::COND_NE: return X86::COND_NE;
3324   case X86::COND_L:  return X86::COND_G;
3325   case X86::COND_LE: return X86::COND_GE;
3326   case X86::COND_G:  return X86::COND_L;
3327   case X86::COND_GE: return X86::COND_LE;
3328   case X86::COND_B:  return X86::COND_A;
3329   case X86::COND_BE: return X86::COND_AE;
3330   case X86::COND_A:  return X86::COND_B;
3331   case X86::COND_AE: return X86::COND_BE;
3332   }
3333 }
3334
3335 /// Return a set opcode for the given condition and
3336 /// whether it has memory operand.
3337 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3338   static const uint16_t Opc[16][2] = {
3339     { X86::SETAr,  X86::SETAm  },
3340     { X86::SETAEr, X86::SETAEm },
3341     { X86::SETBr,  X86::SETBm  },
3342     { X86::SETBEr, X86::SETBEm },
3343     { X86::SETEr,  X86::SETEm  },
3344     { X86::SETGr,  X86::SETGm  },
3345     { X86::SETGEr, X86::SETGEm },
3346     { X86::SETLr,  X86::SETLm  },
3347     { X86::SETLEr, X86::SETLEm },
3348     { X86::SETNEr, X86::SETNEm },
3349     { X86::SETNOr, X86::SETNOm },
3350     { X86::SETNPr, X86::SETNPm },
3351     { X86::SETNSr, X86::SETNSm },
3352     { X86::SETOr,  X86::SETOm  },
3353     { X86::SETPr,  X86::SETPm  },
3354     { X86::SETSr,  X86::SETSm  }
3355   };
3356
3357   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3358   return Opc[CC][HasMemoryOperand ? 1 : 0];
3359 }
3360
3361 /// Return a cmov opcode for the given condition,
3362 /// register size in bytes, and operand type.
3363 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3364                               bool HasMemoryOperand) {
3365   static const uint16_t Opc[32][3] = {
3366     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3367     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3368     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3369     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3370     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3371     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3372     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3373     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3374     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3375     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3376     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3377     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3378     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3379     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3380     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3381     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3382     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3383     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3384     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3385     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3386     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3387     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3388     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3389     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3390     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3391     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3392     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3393     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3394     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3395     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3396     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3397     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3398   };
3399
3400   assert(CC < 16 && "Can only handle standard cond codes");
3401   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3402   switch(RegBytes) {
3403   default: llvm_unreachable("Illegal register size!");
3404   case 2: return Opc[Idx][0];
3405   case 4: return Opc[Idx][1];
3406   case 8: return Opc[Idx][2];
3407   }
3408 }
3409
3410 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3411   if (!MI->isTerminator()) return false;
3412
3413   // Conditional branch is a special case.
3414   if (MI->isBranch() && !MI->isBarrier())
3415     return true;
3416   if (!MI->isPredicable())
3417     return true;
3418   return !isPredicated(MI);
3419 }
3420
3421 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3422                                  MachineBasicBlock *&TBB,
3423                                  MachineBasicBlock *&FBB,
3424                                  SmallVectorImpl<MachineOperand> &Cond,
3425                                  bool AllowModify) const {
3426   // Start from the bottom of the block and work up, examining the
3427   // terminator instructions.
3428   MachineBasicBlock::iterator I = MBB.end();
3429   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3430   while (I != MBB.begin()) {
3431     --I;
3432     if (I->isDebugValue())
3433       continue;
3434
3435     // Working from the bottom, when we see a non-terminator instruction, we're
3436     // done.
3437     if (!isUnpredicatedTerminator(I))
3438       break;
3439
3440     // A terminator that isn't a branch can't easily be handled by this
3441     // analysis.
3442     if (!I->isBranch())
3443       return true;
3444
3445     // Handle unconditional branches.
3446     if (I->getOpcode() == X86::JMP_1) {
3447       UnCondBrIter = I;
3448
3449       if (!AllowModify) {
3450         TBB = I->getOperand(0).getMBB();
3451         continue;
3452       }
3453
3454       // If the block has any instructions after a JMP, delete them.
3455       while (std::next(I) != MBB.end())
3456         std::next(I)->eraseFromParent();
3457
3458       Cond.clear();
3459       FBB = nullptr;
3460
3461       // Delete the JMP if it's equivalent to a fall-through.
3462       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3463         TBB = nullptr;
3464         I->eraseFromParent();
3465         I = MBB.end();
3466         UnCondBrIter = MBB.end();
3467         continue;
3468       }
3469
3470       // TBB is used to indicate the unconditional destination.
3471       TBB = I->getOperand(0).getMBB();
3472       continue;
3473     }
3474
3475     // Handle conditional branches.
3476     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3477     if (BranchCode == X86::COND_INVALID)
3478       return true;  // Can't handle indirect branch.
3479
3480     // Working from the bottom, handle the first conditional branch.
3481     if (Cond.empty()) {
3482       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3483       if (AllowModify && UnCondBrIter != MBB.end() &&
3484           MBB.isLayoutSuccessor(TargetBB)) {
3485         // If we can modify the code and it ends in something like:
3486         //
3487         //     jCC L1
3488         //     jmp L2
3489         //   L1:
3490         //     ...
3491         //   L2:
3492         //
3493         // Then we can change this to:
3494         //
3495         //     jnCC L2
3496         //   L1:
3497         //     ...
3498         //   L2:
3499         //
3500         // Which is a bit more efficient.
3501         // We conditionally jump to the fall-through block.
3502         BranchCode = GetOppositeBranchCondition(BranchCode);
3503         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3504         MachineBasicBlock::iterator OldInst = I;
3505
3506         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3507           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3508         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3509           .addMBB(TargetBB);
3510
3511         OldInst->eraseFromParent();
3512         UnCondBrIter->eraseFromParent();
3513
3514         // Restart the analysis.
3515         UnCondBrIter = MBB.end();
3516         I = MBB.end();
3517         continue;
3518       }
3519
3520       FBB = TBB;
3521       TBB = I->getOperand(0).getMBB();
3522       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3523       continue;
3524     }
3525
3526     // Handle subsequent conditional branches. Only handle the case where all
3527     // conditional branches branch to the same destination and their condition
3528     // opcodes fit one of the special multi-branch idioms.
3529     assert(Cond.size() == 1);
3530     assert(TBB);
3531
3532     // Only handle the case where all conditional branches branch to the same
3533     // destination.
3534     if (TBB != I->getOperand(0).getMBB())
3535       return true;
3536
3537     // If the conditions are the same, we can leave them alone.
3538     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3539     if (OldBranchCode == BranchCode)
3540       continue;
3541
3542     // If they differ, see if they fit one of the known patterns. Theoretically,
3543     // we could handle more patterns here, but we shouldn't expect to see them
3544     // if instruction selection has done a reasonable job.
3545     if ((OldBranchCode == X86::COND_NP &&
3546          BranchCode == X86::COND_E) ||
3547         (OldBranchCode == X86::COND_E &&
3548          BranchCode == X86::COND_NP))
3549       BranchCode = X86::COND_NP_OR_E;
3550     else if ((OldBranchCode == X86::COND_P &&
3551               BranchCode == X86::COND_NE) ||
3552              (OldBranchCode == X86::COND_NE &&
3553               BranchCode == X86::COND_P))
3554       BranchCode = X86::COND_NE_OR_P;
3555     else
3556       return true;
3557
3558     // Update the MachineOperand.
3559     Cond[0].setImm(BranchCode);
3560   }
3561
3562   return false;
3563 }
3564
3565 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3566   MachineBasicBlock::iterator I = MBB.end();
3567   unsigned Count = 0;
3568
3569   while (I != MBB.begin()) {
3570     --I;
3571     if (I->isDebugValue())
3572       continue;
3573     if (I->getOpcode() != X86::JMP_1 &&
3574         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3575       break;
3576     // Remove the branch.
3577     I->eraseFromParent();
3578     I = MBB.end();
3579     ++Count;
3580   }
3581
3582   return Count;
3583 }
3584
3585 unsigned
3586 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3587                            MachineBasicBlock *FBB,
3588                            const SmallVectorImpl<MachineOperand> &Cond,
3589                            DebugLoc DL) const {
3590   // Shouldn't be a fall through.
3591   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3592   assert((Cond.size() == 1 || Cond.size() == 0) &&
3593          "X86 branch conditions have one component!");
3594
3595   if (Cond.empty()) {
3596     // Unconditional branch?
3597     assert(!FBB && "Unconditional branch with multiple successors!");
3598     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3599     return 1;
3600   }
3601
3602   // Conditional branch.
3603   unsigned Count = 0;
3604   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3605   switch (CC) {
3606   case X86::COND_NP_OR_E:
3607     // Synthesize NP_OR_E with two branches.
3608     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3609     ++Count;
3610     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3611     ++Count;
3612     break;
3613   case X86::COND_NE_OR_P:
3614     // Synthesize NE_OR_P with two branches.
3615     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3616     ++Count;
3617     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3618     ++Count;
3619     break;
3620   default: {
3621     unsigned Opc = GetCondBranchFromCond(CC);
3622     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3623     ++Count;
3624   }
3625   }
3626   if (FBB) {
3627     // Two-way Conditional branch. Insert the second branch.
3628     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3629     ++Count;
3630   }
3631   return Count;
3632 }
3633
3634 bool X86InstrInfo::
3635 canInsertSelect(const MachineBasicBlock &MBB,
3636                 const SmallVectorImpl<MachineOperand> &Cond,
3637                 unsigned TrueReg, unsigned FalseReg,
3638                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3639   // Not all subtargets have cmov instructions.
3640   if (!Subtarget.hasCMov())
3641     return false;
3642   if (Cond.size() != 1)
3643     return false;
3644   // We cannot do the composite conditions, at least not in SSA form.
3645   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3646     return false;
3647
3648   // Check register classes.
3649   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3650   const TargetRegisterClass *RC =
3651     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3652   if (!RC)
3653     return false;
3654
3655   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3656   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3657       X86::GR32RegClass.hasSubClassEq(RC) ||
3658       X86::GR64RegClass.hasSubClassEq(RC)) {
3659     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3660     // Bridge. Probably Ivy Bridge as well.
3661     CondCycles = 2;
3662     TrueCycles = 2;
3663     FalseCycles = 2;
3664     return true;
3665   }
3666
3667   // Can't do vectors.
3668   return false;
3669 }
3670
3671 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3672                                 MachineBasicBlock::iterator I, DebugLoc DL,
3673                                 unsigned DstReg,
3674                                 const SmallVectorImpl<MachineOperand> &Cond,
3675                                 unsigned TrueReg, unsigned FalseReg) const {
3676    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3677    assert(Cond.size() == 1 && "Invalid Cond array");
3678    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3679                                   MRI.getRegClass(DstReg)->getSize(),
3680                                   false/*HasMemoryOperand*/);
3681    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3682 }
3683
3684 /// Test if the given register is a physical h register.
3685 static bool isHReg(unsigned Reg) {
3686   return X86::GR8_ABCD_HRegClass.contains(Reg);
3687 }
3688
3689 // Try and copy between VR128/VR64 and GR64 registers.
3690 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3691                                         const X86Subtarget &Subtarget) {
3692
3693   // SrcReg(VR128) -> DestReg(GR64)
3694   // SrcReg(VR64)  -> DestReg(GR64)
3695   // SrcReg(GR64)  -> DestReg(VR128)
3696   // SrcReg(GR64)  -> DestReg(VR64)
3697
3698   bool HasAVX = Subtarget.hasAVX();
3699   bool HasAVX512 = Subtarget.hasAVX512();
3700   if (X86::GR64RegClass.contains(DestReg)) {
3701     if (X86::VR128XRegClass.contains(SrcReg))
3702       // Copy from a VR128 register to a GR64 register.
3703       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3704                                                X86::MOVPQIto64rr);
3705     if (X86::VR64RegClass.contains(SrcReg))
3706       // Copy from a VR64 register to a GR64 register.
3707       return X86::MOVSDto64rr;
3708   } else if (X86::GR64RegClass.contains(SrcReg)) {
3709     // Copy from a GR64 register to a VR128 register.
3710     if (X86::VR128XRegClass.contains(DestReg))
3711       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3712                                                X86::MOV64toPQIrr);
3713     // Copy from a GR64 register to a VR64 register.
3714     if (X86::VR64RegClass.contains(DestReg))
3715       return X86::MOV64toSDrr;
3716   }
3717
3718   // SrcReg(FR32) -> DestReg(GR32)
3719   // SrcReg(GR32) -> DestReg(FR32)
3720
3721   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3722     // Copy from a FR32 register to a GR32 register.
3723     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3724
3725   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3726     // Copy from a GR32 register to a FR32 register.
3727     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3728   return 0;
3729 }
3730
3731 inline static bool MaskRegClassContains(unsigned Reg) {
3732   return X86::VK8RegClass.contains(Reg) ||
3733          X86::VK16RegClass.contains(Reg) ||
3734          X86::VK32RegClass.contains(Reg) ||
3735          X86::VK64RegClass.contains(Reg) ||
3736          X86::VK1RegClass.contains(Reg);
3737 }
3738 static
3739 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3740   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3741       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3742       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3743      DestReg = get512BitSuperRegister(DestReg);
3744      SrcReg = get512BitSuperRegister(SrcReg);
3745      return X86::VMOVAPSZrr;
3746   }
3747   if (MaskRegClassContains(DestReg) &&
3748       MaskRegClassContains(SrcReg))
3749     return X86::KMOVWkk;
3750   if (MaskRegClassContains(DestReg) &&
3751       (X86::GR32RegClass.contains(SrcReg) ||
3752        X86::GR16RegClass.contains(SrcReg) ||
3753        X86::GR8RegClass.contains(SrcReg))) {
3754     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3755     return X86::KMOVWkr;
3756   }
3757   if ((X86::GR32RegClass.contains(DestReg) ||
3758        X86::GR16RegClass.contains(DestReg) ||
3759        X86::GR8RegClass.contains(DestReg)) &&
3760        MaskRegClassContains(SrcReg)) {
3761     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3762     return X86::KMOVWrk;
3763   }
3764   return 0;
3765 }
3766
3767 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3768                                MachineBasicBlock::iterator MI, DebugLoc DL,
3769                                unsigned DestReg, unsigned SrcReg,
3770                                bool KillSrc) const {
3771   // First deal with the normal symmetric copies.
3772   bool HasAVX = Subtarget.hasAVX();
3773   bool HasAVX512 = Subtarget.hasAVX512();
3774   unsigned Opc = 0;
3775   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3776     Opc = X86::MOV64rr;
3777   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3778     Opc = X86::MOV32rr;
3779   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3780     Opc = X86::MOV16rr;
3781   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3782     // Copying to or from a physical H register on x86-64 requires a NOREX
3783     // move.  Otherwise use a normal move.
3784     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3785         Subtarget.is64Bit()) {
3786       Opc = X86::MOV8rr_NOREX;
3787       // Both operands must be encodable without an REX prefix.
3788       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3789              "8-bit H register can not be copied outside GR8_NOREX");
3790     } else
3791       Opc = X86::MOV8rr;
3792   }
3793   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3794     Opc = X86::MMX_MOVQ64rr;
3795   else if (HasAVX512)
3796     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3797   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3798     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3799   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3800     Opc = X86::VMOVAPSYrr;
3801   if (!Opc)
3802     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3803
3804   if (Opc) {
3805     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3806       .addReg(SrcReg, getKillRegState(KillSrc));
3807     return;
3808   }
3809
3810   // Moving EFLAGS to / from another register requires a push and a pop.
3811   // Notice that we have to adjust the stack if we don't want to clobber the
3812   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3813   if (SrcReg == X86::EFLAGS) {
3814     if (X86::GR64RegClass.contains(DestReg)) {
3815       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3816       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3817       return;
3818     }
3819     if (X86::GR32RegClass.contains(DestReg)) {
3820       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3821       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3822       return;
3823     }
3824   }
3825   if (DestReg == X86::EFLAGS) {
3826     if (X86::GR64RegClass.contains(SrcReg)) {
3827       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3828         .addReg(SrcReg, getKillRegState(KillSrc));
3829       BuildMI(MBB, MI, DL, get(X86::POPF64));
3830       return;
3831     }
3832     if (X86::GR32RegClass.contains(SrcReg)) {
3833       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3834         .addReg(SrcReg, getKillRegState(KillSrc));
3835       BuildMI(MBB, MI, DL, get(X86::POPF32));
3836       return;
3837     }
3838   }
3839
3840   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3841                << " to " << RI.getName(DestReg) << '\n');
3842   llvm_unreachable("Cannot emit physreg copy instruction");
3843 }
3844
3845 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3846                                       const TargetRegisterClass *RC,
3847                                       bool isStackAligned,
3848                                       const X86Subtarget &STI,
3849                                       bool load) {
3850   if (STI.hasAVX512()) {
3851     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3852       X86::VK16RegClass.hasSubClassEq(RC))
3853       return load ? X86::KMOVWkm : X86::KMOVWmk;
3854     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3855       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3856     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3857       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3858     if (X86::VR512RegClass.hasSubClassEq(RC))
3859       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3860   }
3861
3862   bool HasAVX = STI.hasAVX();
3863   switch (RC->getSize()) {
3864   default:
3865     llvm_unreachable("Unknown spill size");
3866   case 1:
3867     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3868     if (STI.is64Bit())
3869       // Copying to or from a physical H register on x86-64 requires a NOREX
3870       // move.  Otherwise use a normal move.
3871       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3872         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3873     return load ? X86::MOV8rm : X86::MOV8mr;
3874   case 2:
3875     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3876     return load ? X86::MOV16rm : X86::MOV16mr;
3877   case 4:
3878     if (X86::GR32RegClass.hasSubClassEq(RC))
3879       return load ? X86::MOV32rm : X86::MOV32mr;
3880     if (X86::FR32RegClass.hasSubClassEq(RC))
3881       return load ?
3882         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3883         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3884     if (X86::RFP32RegClass.hasSubClassEq(RC))
3885       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3886     llvm_unreachable("Unknown 4-byte regclass");
3887   case 8:
3888     if (X86::GR64RegClass.hasSubClassEq(RC))
3889       return load ? X86::MOV64rm : X86::MOV64mr;
3890     if (X86::FR64RegClass.hasSubClassEq(RC))
3891       return load ?
3892         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3893         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3894     if (X86::VR64RegClass.hasSubClassEq(RC))
3895       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3896     if (X86::RFP64RegClass.hasSubClassEq(RC))
3897       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3898     llvm_unreachable("Unknown 8-byte regclass");
3899   case 10:
3900     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3901     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3902   case 16: {
3903     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3904             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3905     // If stack is realigned we can use aligned stores.
3906     if (isStackAligned)
3907       return load ?
3908         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3909         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3910     else
3911       return load ?
3912         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3913         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3914   }
3915   case 32:
3916     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3917             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3918     // If stack is realigned we can use aligned stores.
3919     if (isStackAligned)
3920       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3921     else
3922       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3923   case 64:
3924     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3925     if (isStackAligned)
3926       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3927     else
3928       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3929   }
3930 }
3931
3932 static unsigned getStoreRegOpcode(unsigned SrcReg,
3933                                   const TargetRegisterClass *RC,
3934                                   bool isStackAligned,
3935                                   const X86Subtarget &STI) {
3936   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3937 }
3938
3939
3940 static unsigned getLoadRegOpcode(unsigned DestReg,
3941                                  const TargetRegisterClass *RC,
3942                                  bool isStackAligned,
3943                                  const X86Subtarget &STI) {
3944   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3945 }
3946
3947 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3948                                        MachineBasicBlock::iterator MI,
3949                                        unsigned SrcReg, bool isKill, int FrameIdx,
3950                                        const TargetRegisterClass *RC,
3951                                        const TargetRegisterInfo *TRI) const {
3952   const MachineFunction &MF = *MBB.getParent();
3953   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3954          "Stack slot too small for store");
3955   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3956   bool isAligned =
3957       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3958       RI.canRealignStack(MF);
3959   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3960   DebugLoc DL = MBB.findDebugLoc(MI);
3961   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3962     .addReg(SrcReg, getKillRegState(isKill));
3963 }
3964
3965 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3966                                   bool isKill,
3967                                   SmallVectorImpl<MachineOperand> &Addr,
3968                                   const TargetRegisterClass *RC,
3969                                   MachineInstr::mmo_iterator MMOBegin,
3970                                   MachineInstr::mmo_iterator MMOEnd,
3971                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3972   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3973   bool isAligned = MMOBegin != MMOEnd &&
3974                    (*MMOBegin)->getAlignment() >= Alignment;
3975   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3976   DebugLoc DL;
3977   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3978   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3979     MIB.addOperand(Addr[i]);
3980   MIB.addReg(SrcReg, getKillRegState(isKill));
3981   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3982   NewMIs.push_back(MIB);
3983 }
3984
3985
3986 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3987                                         MachineBasicBlock::iterator MI,
3988                                         unsigned DestReg, int FrameIdx,
3989                                         const TargetRegisterClass *RC,
3990                                         const TargetRegisterInfo *TRI) const {
3991   const MachineFunction &MF = *MBB.getParent();
3992   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3993   bool isAligned =
3994       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3995       RI.canRealignStack(MF);
3996   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3997   DebugLoc DL = MBB.findDebugLoc(MI);
3998   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3999 }
4000
4001 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
4002                                  SmallVectorImpl<MachineOperand> &Addr,
4003                                  const TargetRegisterClass *RC,
4004                                  MachineInstr::mmo_iterator MMOBegin,
4005                                  MachineInstr::mmo_iterator MMOEnd,
4006                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
4007   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4008   bool isAligned = MMOBegin != MMOEnd &&
4009                    (*MMOBegin)->getAlignment() >= Alignment;
4010   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4011   DebugLoc DL;
4012   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
4013   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4014     MIB.addOperand(Addr[i]);
4015   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4016   NewMIs.push_back(MIB);
4017 }
4018
4019 bool X86InstrInfo::
4020 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
4021                int &CmpMask, int &CmpValue) const {
4022   switch (MI->getOpcode()) {
4023   default: break;
4024   case X86::CMP64ri32:
4025   case X86::CMP64ri8:
4026   case X86::CMP32ri:
4027   case X86::CMP32ri8:
4028   case X86::CMP16ri:
4029   case X86::CMP16ri8:
4030   case X86::CMP8ri:
4031     SrcReg = MI->getOperand(0).getReg();
4032     SrcReg2 = 0;
4033     CmpMask = ~0;
4034     CmpValue = MI->getOperand(1).getImm();
4035     return true;
4036   // A SUB can be used to perform comparison.
4037   case X86::SUB64rm:
4038   case X86::SUB32rm:
4039   case X86::SUB16rm:
4040   case X86::SUB8rm:
4041     SrcReg = MI->getOperand(1).getReg();
4042     SrcReg2 = 0;
4043     CmpMask = ~0;
4044     CmpValue = 0;
4045     return true;
4046   case X86::SUB64rr:
4047   case X86::SUB32rr:
4048   case X86::SUB16rr:
4049   case X86::SUB8rr:
4050     SrcReg = MI->getOperand(1).getReg();
4051     SrcReg2 = MI->getOperand(2).getReg();
4052     CmpMask = ~0;
4053     CmpValue = 0;
4054     return true;
4055   case X86::SUB64ri32:
4056   case X86::SUB64ri8:
4057   case X86::SUB32ri:
4058   case X86::SUB32ri8:
4059   case X86::SUB16ri:
4060   case X86::SUB16ri8:
4061   case X86::SUB8ri:
4062     SrcReg = MI->getOperand(1).getReg();
4063     SrcReg2 = 0;
4064     CmpMask = ~0;
4065     CmpValue = MI->getOperand(2).getImm();
4066     return true;
4067   case X86::CMP64rr:
4068   case X86::CMP32rr:
4069   case X86::CMP16rr:
4070   case X86::CMP8rr:
4071     SrcReg = MI->getOperand(0).getReg();
4072     SrcReg2 = MI->getOperand(1).getReg();
4073     CmpMask = ~0;
4074     CmpValue = 0;
4075     return true;
4076   case X86::TEST8rr:
4077   case X86::TEST16rr:
4078   case X86::TEST32rr:
4079   case X86::TEST64rr:
4080     SrcReg = MI->getOperand(0).getReg();
4081     if (MI->getOperand(1).getReg() != SrcReg) return false;
4082     // Compare against zero.
4083     SrcReg2 = 0;
4084     CmpMask = ~0;
4085     CmpValue = 0;
4086     return true;
4087   }
4088   return false;
4089 }
4090
4091 /// Check whether the first instruction, whose only
4092 /// purpose is to update flags, can be made redundant.
4093 /// CMPrr can be made redundant by SUBrr if the operands are the same.
4094 /// This function can be extended later on.
4095 /// SrcReg, SrcRegs: register operands for FlagI.
4096 /// ImmValue: immediate for FlagI if it takes an immediate.
4097 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
4098                                         unsigned SrcReg2, int ImmValue,
4099                                         MachineInstr *OI) {
4100   if (((FlagI->getOpcode() == X86::CMP64rr &&
4101         OI->getOpcode() == X86::SUB64rr) ||
4102        (FlagI->getOpcode() == X86::CMP32rr &&
4103         OI->getOpcode() == X86::SUB32rr)||
4104        (FlagI->getOpcode() == X86::CMP16rr &&
4105         OI->getOpcode() == X86::SUB16rr)||
4106        (FlagI->getOpcode() == X86::CMP8rr &&
4107         OI->getOpcode() == X86::SUB8rr)) &&
4108       ((OI->getOperand(1).getReg() == SrcReg &&
4109         OI->getOperand(2).getReg() == SrcReg2) ||
4110        (OI->getOperand(1).getReg() == SrcReg2 &&
4111         OI->getOperand(2).getReg() == SrcReg)))
4112     return true;
4113
4114   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
4115         OI->getOpcode() == X86::SUB64ri32) ||
4116        (FlagI->getOpcode() == X86::CMP64ri8 &&
4117         OI->getOpcode() == X86::SUB64ri8) ||
4118        (FlagI->getOpcode() == X86::CMP32ri &&
4119         OI->getOpcode() == X86::SUB32ri) ||
4120        (FlagI->getOpcode() == X86::CMP32ri8 &&
4121         OI->getOpcode() == X86::SUB32ri8) ||
4122        (FlagI->getOpcode() == X86::CMP16ri &&
4123         OI->getOpcode() == X86::SUB16ri) ||
4124        (FlagI->getOpcode() == X86::CMP16ri8 &&
4125         OI->getOpcode() == X86::SUB16ri8) ||
4126        (FlagI->getOpcode() == X86::CMP8ri &&
4127         OI->getOpcode() == X86::SUB8ri)) &&
4128       OI->getOperand(1).getReg() == SrcReg &&
4129       OI->getOperand(2).getImm() == ImmValue)
4130     return true;
4131   return false;
4132 }
4133
4134 /// Check whether the definition can be converted
4135 /// to remove a comparison against zero.
4136 inline static bool isDefConvertible(MachineInstr *MI) {
4137   switch (MI->getOpcode()) {
4138   default: return false;
4139
4140   // The shift instructions only modify ZF if their shift count is non-zero.
4141   // N.B.: The processor truncates the shift count depending on the encoding.
4142   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
4143   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
4144      return getTruncatedShiftCount(MI, 2) != 0;
4145
4146   // Some left shift instructions can be turned into LEA instructions but only
4147   // if their flags aren't used. Avoid transforming such instructions.
4148   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
4149     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
4150     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
4151     return ShAmt != 0;
4152   }
4153
4154   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
4155   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
4156      return getTruncatedShiftCount(MI, 3) != 0;
4157
4158   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4159   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4160   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4161   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4162   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4163   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4164   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4165   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4166   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4167   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4168   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4169   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4170   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4171   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4172   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4173   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4174   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4175   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4176   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4177   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4178   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4179   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4180   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4181   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4182   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4183   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4184   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4185   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4186   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4187   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4188   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4189   case X86::ADC32ri:   case X86::ADC32ri8:
4190   case X86::ADC32rr:   case X86::ADC64ri32:
4191   case X86::ADC64ri8:  case X86::ADC64rr:
4192   case X86::SBB32ri:   case X86::SBB32ri8:
4193   case X86::SBB32rr:   case X86::SBB64ri32:
4194   case X86::SBB64ri8:  case X86::SBB64rr:
4195   case X86::ANDN32rr:  case X86::ANDN32rm:
4196   case X86::ANDN64rr:  case X86::ANDN64rm:
4197   case X86::BEXTR32rr: case X86::BEXTR64rr:
4198   case X86::BEXTR32rm: case X86::BEXTR64rm:
4199   case X86::BLSI32rr:  case X86::BLSI32rm:
4200   case X86::BLSI64rr:  case X86::BLSI64rm:
4201   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4202   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4203   case X86::BLSR32rr:  case X86::BLSR32rm:
4204   case X86::BLSR64rr:  case X86::BLSR64rm:
4205   case X86::BZHI32rr:  case X86::BZHI32rm:
4206   case X86::BZHI64rr:  case X86::BZHI64rm:
4207   case X86::LZCNT16rr: case X86::LZCNT16rm:
4208   case X86::LZCNT32rr: case X86::LZCNT32rm:
4209   case X86::LZCNT64rr: case X86::LZCNT64rm:
4210   case X86::POPCNT16rr:case X86::POPCNT16rm:
4211   case X86::POPCNT32rr:case X86::POPCNT32rm:
4212   case X86::POPCNT64rr:case X86::POPCNT64rm:
4213   case X86::TZCNT16rr: case X86::TZCNT16rm:
4214   case X86::TZCNT32rr: case X86::TZCNT32rm:
4215   case X86::TZCNT64rr: case X86::TZCNT64rm:
4216     return true;
4217   }
4218 }
4219
4220 /// Check whether the use can be converted to remove a comparison against zero.
4221 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4222   switch (MI->getOpcode()) {
4223   default: return X86::COND_INVALID;
4224   case X86::LZCNT16rr: case X86::LZCNT16rm:
4225   case X86::LZCNT32rr: case X86::LZCNT32rm:
4226   case X86::LZCNT64rr: case X86::LZCNT64rm:
4227     return X86::COND_B;
4228   case X86::POPCNT16rr:case X86::POPCNT16rm:
4229   case X86::POPCNT32rr:case X86::POPCNT32rm:
4230   case X86::POPCNT64rr:case X86::POPCNT64rm:
4231     return X86::COND_E;
4232   case X86::TZCNT16rr: case X86::TZCNT16rm:
4233   case X86::TZCNT32rr: case X86::TZCNT32rm:
4234   case X86::TZCNT64rr: case X86::TZCNT64rm:
4235     return X86::COND_B;
4236   }
4237 }
4238
4239 /// Check if there exists an earlier instruction that
4240 /// operates on the same source operands and sets flags in the same way as
4241 /// Compare; remove Compare if possible.
4242 bool X86InstrInfo::
4243 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4244                      int CmpMask, int CmpValue,
4245                      const MachineRegisterInfo *MRI) const {
4246   // Check whether we can replace SUB with CMP.
4247   unsigned NewOpcode = 0;
4248   switch (CmpInstr->getOpcode()) {
4249   default: break;
4250   case X86::SUB64ri32:
4251   case X86::SUB64ri8:
4252   case X86::SUB32ri:
4253   case X86::SUB32ri8:
4254   case X86::SUB16ri:
4255   case X86::SUB16ri8:
4256   case X86::SUB8ri:
4257   case X86::SUB64rm:
4258   case X86::SUB32rm:
4259   case X86::SUB16rm:
4260   case X86::SUB8rm:
4261   case X86::SUB64rr:
4262   case X86::SUB32rr:
4263   case X86::SUB16rr:
4264   case X86::SUB8rr: {
4265     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4266       return false;
4267     // There is no use of the destination register, we can replace SUB with CMP.
4268     switch (CmpInstr->getOpcode()) {
4269     default: llvm_unreachable("Unreachable!");
4270     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4271     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4272     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4273     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4274     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4275     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4276     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4277     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4278     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4279     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4280     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4281     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4282     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4283     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4284     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4285     }
4286     CmpInstr->setDesc(get(NewOpcode));
4287     CmpInstr->RemoveOperand(0);
4288     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4289     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4290         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4291       return false;
4292   }
4293   }
4294
4295   // Get the unique definition of SrcReg.
4296   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4297   if (!MI) return false;
4298
4299   // CmpInstr is the first instruction of the BB.
4300   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4301
4302   // If we are comparing against zero, check whether we can use MI to update
4303   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4304   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4305   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4306     return false;
4307
4308   // If we have a use of the source register between the def and our compare
4309   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4310   // right way.
4311   bool ShouldUpdateCC = false;
4312   X86::CondCode NewCC = X86::COND_INVALID;
4313   if (IsCmpZero && !isDefConvertible(MI)) {
4314     // Scan forward from the use until we hit the use we're looking for or the
4315     // compare instruction.
4316     for (MachineBasicBlock::iterator J = MI;; ++J) {
4317       // Do we have a convertible instruction?
4318       NewCC = isUseDefConvertible(J);
4319       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4320           J->getOperand(1).getReg() == SrcReg) {
4321         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4322         ShouldUpdateCC = true; // Update CC later on.
4323         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4324         // with the new def.
4325         MI = Def = J;
4326         break;
4327       }
4328
4329       if (J == I)
4330         return false;
4331     }
4332   }
4333
4334   // We are searching for an earlier instruction that can make CmpInstr
4335   // redundant and that instruction will be saved in Sub.
4336   MachineInstr *Sub = nullptr;
4337   const TargetRegisterInfo *TRI = &getRegisterInfo();
4338
4339   // We iterate backward, starting from the instruction before CmpInstr and
4340   // stop when reaching the definition of a source register or done with the BB.
4341   // RI points to the instruction before CmpInstr.
4342   // If the definition is in this basic block, RE points to the definition;
4343   // otherwise, RE is the rend of the basic block.
4344   MachineBasicBlock::reverse_iterator
4345       RI = MachineBasicBlock::reverse_iterator(I),
4346       RE = CmpInstr->getParent() == MI->getParent() ?
4347            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4348            CmpInstr->getParent()->rend();
4349   MachineInstr *Movr0Inst = nullptr;
4350   for (; RI != RE; ++RI) {
4351     MachineInstr *Instr = &*RI;
4352     // Check whether CmpInstr can be made redundant by the current instruction.
4353     if (!IsCmpZero &&
4354         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4355       Sub = Instr;
4356       break;
4357     }
4358
4359     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4360         Instr->readsRegister(X86::EFLAGS, TRI)) {
4361       // This instruction modifies or uses EFLAGS.
4362
4363       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4364       // They are safe to move up, if the definition to EFLAGS is dead and
4365       // earlier instructions do not read or write EFLAGS.
4366       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4367           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4368         Movr0Inst = Instr;
4369         continue;
4370       }
4371
4372       // We can't remove CmpInstr.
4373       return false;
4374     }
4375   }
4376
4377   // Return false if no candidates exist.
4378   if (!IsCmpZero && !Sub)
4379     return false;
4380
4381   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4382                     Sub->getOperand(2).getReg() == SrcReg);
4383
4384   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4385   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4386   // If we are done with the basic block, we need to check whether EFLAGS is
4387   // live-out.
4388   bool IsSafe = false;
4389   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4390   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4391   for (++I; I != E; ++I) {
4392     const MachineInstr &Instr = *I;
4393     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4394     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4395     // We should check the usage if this instruction uses and updates EFLAGS.
4396     if (!UseEFLAGS && ModifyEFLAGS) {
4397       // It is safe to remove CmpInstr if EFLAGS is updated again.
4398       IsSafe = true;
4399       break;
4400     }
4401     if (!UseEFLAGS && !ModifyEFLAGS)
4402       continue;
4403
4404     // EFLAGS is used by this instruction.
4405     X86::CondCode OldCC = X86::COND_INVALID;
4406     bool OpcIsSET = false;
4407     if (IsCmpZero || IsSwapped) {
4408       // We decode the condition code from opcode.
4409       if (Instr.isBranch())
4410         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4411       else {
4412         OldCC = getCondFromSETOpc(Instr.getOpcode());
4413         if (OldCC != X86::COND_INVALID)
4414           OpcIsSET = true;
4415         else
4416           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4417       }
4418       if (OldCC == X86::COND_INVALID) return false;
4419     }
4420     if (IsCmpZero) {
4421       switch (OldCC) {
4422       default: break;
4423       case X86::COND_A: case X86::COND_AE:
4424       case X86::COND_B: case X86::COND_BE:
4425       case X86::COND_G: case X86::COND_GE:
4426       case X86::COND_L: case X86::COND_LE:
4427       case X86::COND_O: case X86::COND_NO:
4428         // CF and OF are used, we can't perform this optimization.
4429         return false;
4430       }
4431
4432       // If we're updating the condition code check if we have to reverse the
4433       // condition.
4434       if (ShouldUpdateCC)
4435         switch (OldCC) {
4436         default:
4437           return false;
4438         case X86::COND_E:
4439           break;
4440         case X86::COND_NE:
4441           NewCC = GetOppositeBranchCondition(NewCC);
4442           break;
4443         }
4444     } else if (IsSwapped) {
4445       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4446       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4447       // We swap the condition code and synthesize the new opcode.
4448       NewCC = getSwappedCondition(OldCC);
4449       if (NewCC == X86::COND_INVALID) return false;
4450     }
4451
4452     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4453       // Synthesize the new opcode.
4454       bool HasMemoryOperand = Instr.hasOneMemOperand();
4455       unsigned NewOpc;
4456       if (Instr.isBranch())
4457         NewOpc = GetCondBranchFromCond(NewCC);
4458       else if(OpcIsSET)
4459         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4460       else {
4461         unsigned DstReg = Instr.getOperand(0).getReg();
4462         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4463                                  HasMemoryOperand);
4464       }
4465
4466       // Push the MachineInstr to OpsToUpdate.
4467       // If it is safe to remove CmpInstr, the condition code of these
4468       // instructions will be modified.
4469       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4470     }
4471     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4472       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4473       IsSafe = true;
4474       break;
4475     }
4476   }
4477
4478   // If EFLAGS is not killed nor re-defined, we should check whether it is
4479   // live-out. If it is live-out, do not optimize.
4480   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4481     MachineBasicBlock *MBB = CmpInstr->getParent();
4482     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4483              SE = MBB->succ_end(); SI != SE; ++SI)
4484       if ((*SI)->isLiveIn(X86::EFLAGS))
4485         return false;
4486   }
4487
4488   // The instruction to be updated is either Sub or MI.
4489   Sub = IsCmpZero ? MI : Sub;
4490   // Move Movr0Inst to the appropriate place before Sub.
4491   if (Movr0Inst) {
4492     // Look backwards until we find a def that doesn't use the current EFLAGS.
4493     Def = Sub;
4494     MachineBasicBlock::reverse_iterator
4495       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4496                 InsertE = Sub->getParent()->rend();
4497     for (; InsertI != InsertE; ++InsertI) {
4498       MachineInstr *Instr = &*InsertI;
4499       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4500           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4501         Sub->getParent()->remove(Movr0Inst);
4502         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4503                                    Movr0Inst);
4504         break;
4505       }
4506     }
4507     if (InsertI == InsertE)
4508       return false;
4509   }
4510
4511   // Make sure Sub instruction defines EFLAGS and mark the def live.
4512   unsigned i = 0, e = Sub->getNumOperands();
4513   for (; i != e; ++i) {
4514     MachineOperand &MO = Sub->getOperand(i);
4515     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4516       MO.setIsDead(false);
4517       break;
4518     }
4519   }
4520   assert(i != e && "Unable to locate a def EFLAGS operand");
4521
4522   CmpInstr->eraseFromParent();
4523
4524   // Modify the condition code of instructions in OpsToUpdate.
4525   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4526     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4527   return true;
4528 }
4529
4530 /// Try to remove the load by folding it to a register
4531 /// operand at the use. We fold the load instructions if load defines a virtual
4532 /// register, the virtual register is used once in the same BB, and the
4533 /// instructions in-between do not load or store, and have no side effects.
4534 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4535                                               const MachineRegisterInfo *MRI,
4536                                               unsigned &FoldAsLoadDefReg,
4537                                               MachineInstr *&DefMI) const {
4538   if (FoldAsLoadDefReg == 0)
4539     return nullptr;
4540   // To be conservative, if there exists another load, clear the load candidate.
4541   if (MI->mayLoad()) {
4542     FoldAsLoadDefReg = 0;
4543     return nullptr;
4544   }
4545
4546   // Check whether we can move DefMI here.
4547   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4548   assert(DefMI);
4549   bool SawStore = false;
4550   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
4551     return nullptr;
4552
4553   // Collect information about virtual register operands of MI.
4554   unsigned SrcOperandId = 0;
4555   bool FoundSrcOperand = false;
4556   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4557     MachineOperand &MO = MI->getOperand(i);
4558     if (!MO.isReg())
4559       continue;
4560     unsigned Reg = MO.getReg();
4561     if (Reg != FoldAsLoadDefReg)
4562       continue;
4563     // Do not fold if we have a subreg use or a def or multiple uses.
4564     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4565       return nullptr;
4566
4567     SrcOperandId = i;
4568     FoundSrcOperand = true;
4569   }
4570   if (!FoundSrcOperand)
4571     return nullptr;
4572
4573   // Check whether we can fold the def into SrcOperandId.
4574   SmallVector<unsigned, 8> Ops;
4575   Ops.push_back(SrcOperandId);
4576   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4577   if (FoldMI) {
4578     FoldAsLoadDefReg = 0;
4579     return FoldMI;
4580   }
4581
4582   return nullptr;
4583 }
4584
4585 /// Expand a single-def pseudo instruction to a two-addr
4586 /// instruction with two undef reads of the register being defined.
4587 /// This is used for mapping:
4588 ///   %xmm4 = V_SET0
4589 /// to:
4590 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4591 ///
4592 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4593                              const MCInstrDesc &Desc) {
4594   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4595   unsigned Reg = MIB->getOperand(0).getReg();
4596   MIB->setDesc(Desc);
4597
4598   // MachineInstr::addOperand() will insert explicit operands before any
4599   // implicit operands.
4600   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4601   // But we don't trust that.
4602   assert(MIB->getOperand(1).getReg() == Reg &&
4603          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4604   return true;
4605 }
4606
4607 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4608 // code sequence is needed for other targets.
4609 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4610                                  const TargetInstrInfo &TII) {
4611   MachineBasicBlock &MBB = *MIB->getParent();
4612   DebugLoc DL = MIB->getDebugLoc();
4613   unsigned Reg = MIB->getOperand(0).getReg();
4614   const GlobalValue *GV =
4615       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4616   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4617   MachineMemOperand *MMO = MBB.getParent()->
4618       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4619   MachineBasicBlock::iterator I = MIB.getInstr();
4620
4621   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4622       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4623       .addMemOperand(MMO);
4624   MIB->setDebugLoc(DL);
4625   MIB->setDesc(TII.get(X86::MOV64rm));
4626   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4627 }
4628
4629 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4630   bool HasAVX = Subtarget.hasAVX();
4631   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4632   switch (MI->getOpcode()) {
4633   case X86::MOV32r0:
4634     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4635   case X86::SETB_C8r:
4636     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4637   case X86::SETB_C16r:
4638     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4639   case X86::SETB_C32r:
4640     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4641   case X86::SETB_C64r:
4642     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4643   case X86::V_SET0:
4644   case X86::FsFLD0SS:
4645   case X86::FsFLD0SD:
4646     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4647   case X86::AVX_SET0:
4648     assert(HasAVX && "AVX not supported");
4649     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4650   case X86::AVX512_512_SET0:
4651     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4652   case X86::V_SETALLONES:
4653     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4654   case X86::AVX2_SETALLONES:
4655     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4656   case X86::TEST8ri_NOREX:
4657     MI->setDesc(get(X86::TEST8ri));
4658     return true;
4659   case X86::KSET0B:
4660   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4661   case X86::KSET1B:
4662   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4663   case TargetOpcode::LOAD_STACK_GUARD:
4664     expandLoadStackGuard(MIB, *this);
4665     return true;
4666   }
4667   return false;
4668 }
4669
4670 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4671                                      const SmallVectorImpl<MachineOperand> &MOs,
4672                                      MachineInstr *MI,
4673                                      const TargetInstrInfo &TII) {
4674   // Create the base instruction with the memory operand as the first part.
4675   // Omit the implicit operands, something BuildMI can't do.
4676   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4677                                               MI->getDebugLoc(), true);
4678   MachineInstrBuilder MIB(MF, NewMI);
4679   unsigned NumAddrOps = MOs.size();
4680   for (unsigned i = 0; i != NumAddrOps; ++i)
4681     MIB.addOperand(MOs[i]);
4682   if (NumAddrOps < 4)  // FrameIndex only
4683     addOffset(MIB, 0);
4684
4685   // Loop over the rest of the ri operands, converting them over.
4686   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4687   for (unsigned i = 0; i != NumOps; ++i) {
4688     MachineOperand &MO = MI->getOperand(i+2);
4689     MIB.addOperand(MO);
4690   }
4691   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4692     MachineOperand &MO = MI->getOperand(i);
4693     MIB.addOperand(MO);
4694   }
4695   return MIB;
4696 }
4697
4698 static MachineInstr *FuseInst(MachineFunction &MF,
4699                               unsigned Opcode, unsigned OpNo,
4700                               const SmallVectorImpl<MachineOperand> &MOs,
4701                               MachineInstr *MI, const TargetInstrInfo &TII) {
4702   // Omit the implicit operands, something BuildMI can't do.
4703   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4704                                               MI->getDebugLoc(), true);
4705   MachineInstrBuilder MIB(MF, NewMI);
4706
4707   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4708     MachineOperand &MO = MI->getOperand(i);
4709     if (i == OpNo) {
4710       assert(MO.isReg() && "Expected to fold into reg operand!");
4711       unsigned NumAddrOps = MOs.size();
4712       for (unsigned i = 0; i != NumAddrOps; ++i)
4713         MIB.addOperand(MOs[i]);
4714       if (NumAddrOps < 4)  // FrameIndex only
4715         addOffset(MIB, 0);
4716     } else {
4717       MIB.addOperand(MO);
4718     }
4719   }
4720   return MIB;
4721 }
4722
4723 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4724                                 const SmallVectorImpl<MachineOperand> &MOs,
4725                                 MachineInstr *MI) {
4726   MachineFunction &MF = *MI->getParent()->getParent();
4727   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4728
4729   unsigned NumAddrOps = MOs.size();
4730   for (unsigned i = 0; i != NumAddrOps; ++i)
4731     MIB.addOperand(MOs[i]);
4732   if (NumAddrOps < 4)  // FrameIndex only
4733     addOffset(MIB, 0);
4734   return MIB.addImm(0);
4735 }
4736
4737 MachineInstr*
4738 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4739                                     MachineInstr *MI, unsigned OpNum,
4740                                     const SmallVectorImpl<MachineOperand> &MOs,
4741                                     unsigned Size, unsigned Align,
4742                                     bool AllowCommute) const {
4743   const DenseMap<unsigned,
4744                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4745   bool isCallRegIndirect = Subtarget.callRegIndirect();
4746   bool isTwoAddrFold = false;
4747
4748   // For CPUs that favor the register form of a call,
4749   // do not fold loads into calls.
4750   if (isCallRegIndirect &&
4751     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r))
4752     return nullptr;
4753
4754   unsigned NumOps = MI->getDesc().getNumOperands();
4755   bool isTwoAddr = NumOps > 1 &&
4756     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4757
4758   // FIXME: AsmPrinter doesn't know how to handle
4759   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4760   if (MI->getOpcode() == X86::ADD32ri &&
4761       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4762     return nullptr;
4763
4764   MachineInstr *NewMI = nullptr;
4765   // Folding a memory location into the two-address part of a two-address
4766   // instruction is different than folding it other places.  It requires
4767   // replacing the *two* registers with the memory location.
4768   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4769       MI->getOperand(0).isReg() &&
4770       MI->getOperand(1).isReg() &&
4771       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4772     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4773     isTwoAddrFold = true;
4774   } else if (OpNum == 0) {
4775     if (MI->getOpcode() == X86::MOV32r0) {
4776       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4777       if (NewMI)
4778         return NewMI;
4779     }
4780
4781     OpcodeTablePtr = &RegOp2MemOpTable0;
4782   } else if (OpNum == 1) {
4783     OpcodeTablePtr = &RegOp2MemOpTable1;
4784   } else if (OpNum == 2) {
4785     OpcodeTablePtr = &RegOp2MemOpTable2;
4786   } else if (OpNum == 3) {
4787     OpcodeTablePtr = &RegOp2MemOpTable3;
4788   } else if (OpNum == 4) {
4789     OpcodeTablePtr = &RegOp2MemOpTable4;
4790   }
4791
4792   // If table selected...
4793   if (OpcodeTablePtr) {
4794     // Find the Opcode to fuse
4795     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4796       OpcodeTablePtr->find(MI->getOpcode());
4797     if (I != OpcodeTablePtr->end()) {
4798       unsigned Opcode = I->second.first;
4799       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4800       if (Align < MinAlign)
4801         return nullptr;
4802       bool NarrowToMOV32rm = false;
4803       if (Size) {
4804         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
4805         if (Size < RCSize) {
4806           // Check if it's safe to fold the load. If the size of the object is
4807           // narrower than the load width, then it's not.
4808           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4809             return nullptr;
4810           // If this is a 64-bit load, but the spill slot is 32, then we can do
4811           // a 32-bit load which is implicitly zero-extended. This likely is
4812           // due to live interval analysis remat'ing a load from stack slot.
4813           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4814             return nullptr;
4815           Opcode = X86::MOV32rm;
4816           NarrowToMOV32rm = true;
4817         }
4818       }
4819
4820       if (isTwoAddrFold)
4821         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4822       else
4823         NewMI = FuseInst(MF, Opcode, OpNum, MOs, MI, *this);
4824
4825       if (NarrowToMOV32rm) {
4826         // If this is the special case where we use a MOV32rm to load a 32-bit
4827         // value and zero-extend the top bits. Change the destination register
4828         // to a 32-bit one.
4829         unsigned DstReg = NewMI->getOperand(0).getReg();
4830         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4831           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4832         else
4833           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4834       }
4835       return NewMI;
4836     }
4837   }
4838
4839   // If the instruction and target operand are commutable, commute the
4840   // instruction and try again.
4841   if (AllowCommute) {
4842     unsigned OriginalOpIdx = OpNum, CommuteOpIdx1, CommuteOpIdx2;
4843     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4844       bool HasDef = MI->getDesc().getNumDefs();
4845       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4846       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4847       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4848       bool Tied0 =
4849           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4850       bool Tied1 =
4851           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4852
4853       // If either of the commutable operands are tied to the destination
4854       // then we can not commute + fold.
4855       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4856           (HasDef && Reg0 == Reg2 && Tied1))
4857         return nullptr;
4858
4859       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4860           (CommuteOpIdx2 == OriginalOpIdx)) {
4861         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4862         if (!CommutedMI) {
4863           // Unable to commute.
4864           return nullptr;
4865         }
4866         if (CommutedMI != MI) {
4867           // New instruction. We can't fold from this.
4868           CommutedMI->eraseFromParent();
4869           return nullptr;
4870         }
4871
4872         // Attempt to fold with the commuted version of the instruction.
4873         unsigned CommuteOp =
4874             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4875         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4876                                       /*AllowCommute=*/false);
4877         if (NewMI)
4878           return NewMI;
4879
4880         // Folding failed again - undo the commute before returning.
4881         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4882         if (!UncommutedMI) {
4883           // Unable to commute.
4884           return nullptr;
4885         }
4886         if (UncommutedMI != MI) {
4887           // New instruction. It doesn't need to be kept.
4888           UncommutedMI->eraseFromParent();
4889           return nullptr;
4890         }
4891
4892         // Return here to prevent duplicate fuse failure report.
4893         return nullptr;
4894       }
4895     }
4896   }
4897
4898   // No fusion
4899   if (PrintFailedFusing && !MI->isCopy())
4900     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
4901   return nullptr;
4902 }
4903
4904 /// Return true for all instructions that only update
4905 /// the first 32 or 64-bits of the destination register and leave the rest
4906 /// unmodified. This can be used to avoid folding loads if the instructions
4907 /// only update part of the destination register, and the non-updated part is
4908 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4909 /// instructions breaks the partial register dependency and it can improve
4910 /// performance. e.g.:
4911 ///
4912 ///   movss (%rdi), %xmm0
4913 ///   cvtss2sd %xmm0, %xmm0
4914 ///
4915 /// Instead of
4916 ///   cvtss2sd (%rdi), %xmm0
4917 ///
4918 /// FIXME: This should be turned into a TSFlags.
4919 ///
4920 static bool hasPartialRegUpdate(unsigned Opcode) {
4921   switch (Opcode) {
4922   case X86::CVTSI2SSrr:
4923   case X86::CVTSI2SSrm:
4924   case X86::CVTSI2SS64rr:
4925   case X86::CVTSI2SS64rm:
4926   case X86::CVTSI2SDrr:
4927   case X86::CVTSI2SDrm:
4928   case X86::CVTSI2SD64rr:
4929   case X86::CVTSI2SD64rm:
4930   case X86::CVTSD2SSrr:
4931   case X86::CVTSD2SSrm:
4932   case X86::Int_CVTSD2SSrr:
4933   case X86::Int_CVTSD2SSrm:
4934   case X86::CVTSS2SDrr:
4935   case X86::CVTSS2SDrm:
4936   case X86::Int_CVTSS2SDrr:
4937   case X86::Int_CVTSS2SDrm:
4938   case X86::RCPSSr:
4939   case X86::RCPSSm:
4940   case X86::RCPSSr_Int:
4941   case X86::RCPSSm_Int:
4942   case X86::ROUNDSDr:
4943   case X86::ROUNDSDm:
4944   case X86::ROUNDSDr_Int:
4945   case X86::ROUNDSSr:
4946   case X86::ROUNDSSm:
4947   case X86::ROUNDSSr_Int:
4948   case X86::RSQRTSSr:
4949   case X86::RSQRTSSm:
4950   case X86::RSQRTSSr_Int:
4951   case X86::RSQRTSSm_Int:
4952   case X86::SQRTSSr:
4953   case X86::SQRTSSm:
4954   case X86::SQRTSSr_Int:
4955   case X86::SQRTSSm_Int:
4956   case X86::SQRTSDr:
4957   case X86::SQRTSDm:
4958   case X86::SQRTSDr_Int:
4959   case X86::SQRTSDm_Int:
4960     return true;
4961   }
4962
4963   return false;
4964 }
4965
4966 /// Inform the ExeDepsFix pass how many idle
4967 /// instructions we would like before a partial register update.
4968 unsigned X86InstrInfo::
4969 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4970                              const TargetRegisterInfo *TRI) const {
4971   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4972     return 0;
4973
4974   // If MI is marked as reading Reg, the partial register update is wanted.
4975   const MachineOperand &MO = MI->getOperand(0);
4976   unsigned Reg = MO.getReg();
4977   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4978     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4979       return 0;
4980   } else {
4981     if (MI->readsRegister(Reg, TRI))
4982       return 0;
4983   }
4984
4985   // If any of the preceding 16 instructions are reading Reg, insert a
4986   // dependency breaking instruction.  The magic number is based on a few
4987   // Nehalem experiments.
4988   return 16;
4989 }
4990
4991 // Return true for any instruction the copies the high bits of the first source
4992 // operand into the unused high bits of the destination operand.
4993 static bool hasUndefRegUpdate(unsigned Opcode) {
4994   switch (Opcode) {
4995   case X86::VCVTSI2SSrr:
4996   case X86::VCVTSI2SSrm:
4997   case X86::Int_VCVTSI2SSrr:
4998   case X86::Int_VCVTSI2SSrm:
4999   case X86::VCVTSI2SS64rr:
5000   case X86::VCVTSI2SS64rm:
5001   case X86::Int_VCVTSI2SS64rr:
5002   case X86::Int_VCVTSI2SS64rm:
5003   case X86::VCVTSI2SDrr:
5004   case X86::VCVTSI2SDrm:
5005   case X86::Int_VCVTSI2SDrr:
5006   case X86::Int_VCVTSI2SDrm:
5007   case X86::VCVTSI2SD64rr:
5008   case X86::VCVTSI2SD64rm:
5009   case X86::Int_VCVTSI2SD64rr:
5010   case X86::Int_VCVTSI2SD64rm:
5011   case X86::VCVTSD2SSrr:
5012   case X86::VCVTSD2SSrm:
5013   case X86::Int_VCVTSD2SSrr:
5014   case X86::Int_VCVTSD2SSrm:
5015   case X86::VCVTSS2SDrr:
5016   case X86::VCVTSS2SDrm:
5017   case X86::Int_VCVTSS2SDrr:
5018   case X86::Int_VCVTSS2SDrm:
5019   case X86::VRCPSSr:
5020   case X86::VRCPSSm:
5021   case X86::VRCPSSm_Int:
5022   case X86::VROUNDSDr:
5023   case X86::VROUNDSDm:
5024   case X86::VROUNDSDr_Int:
5025   case X86::VROUNDSSr:
5026   case X86::VROUNDSSm:
5027   case X86::VROUNDSSr_Int:
5028   case X86::VRSQRTSSr:
5029   case X86::VRSQRTSSm:
5030   case X86::VRSQRTSSm_Int:
5031   case X86::VSQRTSSr:
5032   case X86::VSQRTSSm:
5033   case X86::VSQRTSSm_Int:
5034   case X86::VSQRTSDr:
5035   case X86::VSQRTSDm:
5036   case X86::VSQRTSDm_Int:
5037     // AVX-512
5038   case X86::VCVTSD2SSZrr:
5039   case X86::VCVTSD2SSZrm:
5040   case X86::VCVTSS2SDZrr:
5041   case X86::VCVTSS2SDZrm:
5042     return true;
5043   }
5044
5045   return false;
5046 }
5047
5048 /// Inform the ExeDepsFix pass how many idle instructions we would like before
5049 /// certain undef register reads.
5050 ///
5051 /// This catches the VCVTSI2SD family of instructions:
5052 ///
5053 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
5054 ///
5055 /// We should to be careful *not* to catch VXOR idioms which are presumably
5056 /// handled specially in the pipeline:
5057 ///
5058 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
5059 ///
5060 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
5061 /// high bits that are passed-through are not live.
5062 unsigned X86InstrInfo::
5063 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
5064                      const TargetRegisterInfo *TRI) const {
5065   if (!hasUndefRegUpdate(MI->getOpcode()))
5066     return 0;
5067
5068   // Set the OpNum parameter to the first source operand.
5069   OpNum = 1;
5070
5071   const MachineOperand &MO = MI->getOperand(OpNum);
5072   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
5073     // Use the same magic number as getPartialRegUpdateClearance.
5074     return 16;
5075   }
5076   return 0;
5077 }
5078
5079 void X86InstrInfo::
5080 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
5081                           const TargetRegisterInfo *TRI) const {
5082   unsigned Reg = MI->getOperand(OpNum).getReg();
5083   // If MI kills this register, the false dependence is already broken.
5084   if (MI->killsRegister(Reg, TRI))
5085     return;
5086   if (X86::VR128RegClass.contains(Reg)) {
5087     // These instructions are all floating point domain, so xorps is the best
5088     // choice.
5089     bool HasAVX = Subtarget.hasAVX();
5090     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
5091     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
5092       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
5093   } else if (X86::VR256RegClass.contains(Reg)) {
5094     // Use vxorps to clear the full ymm register.
5095     // It wants to read and write the xmm sub-register.
5096     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
5097     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
5098       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
5099       .addReg(Reg, RegState::ImplicitDefine);
5100   } else
5101     return;
5102   MI->addRegisterKilled(Reg, TRI, true);
5103 }
5104
5105 MachineInstr*
5106 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
5107                                     const SmallVectorImpl<unsigned> &Ops,
5108                                     int FrameIndex) const {
5109   // Check switch flag
5110   if (NoFusing) return nullptr;
5111
5112   // Unless optimizing for size, don't fold to avoid partial
5113   // register update stalls
5114   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5115       hasPartialRegUpdate(MI->getOpcode()))
5116     return nullptr;
5117
5118   const MachineFrameInfo *MFI = MF.getFrameInfo();
5119   unsigned Size = MFI->getObjectSize(FrameIndex);
5120   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
5121   // If the function stack isn't realigned we don't want to fold instructions
5122   // that need increased alignment.
5123   if (!RI.needsStackRealignment(MF))
5124     Alignment =
5125         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
5126   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5127     unsigned NewOpc = 0;
5128     unsigned RCSize = 0;
5129     switch (MI->getOpcode()) {
5130     default: return nullptr;
5131     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
5132     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
5133     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
5134     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
5135     }
5136     // Check if it's safe to fold the load. If the size of the object is
5137     // narrower than the load width, then it's not.
5138     if (Size < RCSize)
5139       return nullptr;
5140     // Change to CMPXXri r, 0 first.
5141     MI->setDesc(get(NewOpc));
5142     MI->getOperand(1).ChangeToImmediate(0);
5143   } else if (Ops.size() != 1)
5144     return nullptr;
5145
5146   SmallVector<MachineOperand,4> MOs;
5147   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
5148   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
5149                                Size, Alignment, /*AllowCommute=*/true);
5150 }
5151
5152 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
5153                                   const MachineFunction &MF) {
5154   unsigned Opc = LoadMI.getOpcode();
5155   unsigned RegSize =
5156       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5157
5158   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
5159     // These instructions only load 32 bits, we can't fold them if the
5160     // destination register is wider than 32 bits (4 bytes).
5161     return true;
5162
5163   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
5164     // These instructions only load 64 bits, we can't fold them if the
5165     // destination register is wider than 64 bits (8 bytes).
5166     return true;
5167
5168   return false;
5169 }
5170
5171 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
5172                                                   MachineInstr *MI,
5173                                            const SmallVectorImpl<unsigned> &Ops,
5174                                                   MachineInstr *LoadMI) const {
5175   // If loading from a FrameIndex, fold directly from the FrameIndex.
5176   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5177   int FrameIndex;
5178   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5179     if (isPartialRegisterLoad(*LoadMI, MF))
5180       return nullptr;
5181     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
5182   }
5183
5184   // Check switch flag
5185   if (NoFusing) return nullptr;
5186
5187   // Unless optimizing for size, don't fold to avoid partial
5188   // register update stalls
5189   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5190       hasPartialRegUpdate(MI->getOpcode()))
5191     return nullptr;
5192
5193   // Determine the alignment of the load.
5194   unsigned Alignment = 0;
5195   if (LoadMI->hasOneMemOperand())
5196     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5197   else
5198     switch (LoadMI->getOpcode()) {
5199     case X86::AVX2_SETALLONES:
5200     case X86::AVX_SET0:
5201       Alignment = 32;
5202       break;
5203     case X86::V_SET0:
5204     case X86::V_SETALLONES:
5205       Alignment = 16;
5206       break;
5207     case X86::FsFLD0SD:
5208       Alignment = 8;
5209       break;
5210     case X86::FsFLD0SS:
5211       Alignment = 4;
5212       break;
5213     default:
5214       return nullptr;
5215     }
5216   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5217     unsigned NewOpc = 0;
5218     switch (MI->getOpcode()) {
5219     default: return nullptr;
5220     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5221     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5222     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5223     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5224     }
5225     // Change to CMPXXri r, 0 first.
5226     MI->setDesc(get(NewOpc));
5227     MI->getOperand(1).ChangeToImmediate(0);
5228   } else if (Ops.size() != 1)
5229     return nullptr;
5230
5231   // Make sure the subregisters match.
5232   // Otherwise we risk changing the size of the load.
5233   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5234     return nullptr;
5235
5236   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5237   switch (LoadMI->getOpcode()) {
5238   case X86::V_SET0:
5239   case X86::V_SETALLONES:
5240   case X86::AVX2_SETALLONES:
5241   case X86::AVX_SET0:
5242   case X86::FsFLD0SD:
5243   case X86::FsFLD0SS: {
5244     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5245     // Create a constant-pool entry and operands to load from it.
5246
5247     // Medium and large mode can't fold loads this way.
5248     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5249         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5250       return nullptr;
5251
5252     // x86-32 PIC requires a PIC base register for constant pools.
5253     unsigned PICBase = 0;
5254     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5255       if (Subtarget.is64Bit())
5256         PICBase = X86::RIP;
5257       else
5258         // FIXME: PICBase = getGlobalBaseReg(&MF);
5259         // This doesn't work for several reasons.
5260         // 1. GlobalBaseReg may have been spilled.
5261         // 2. It may not be live at MI.
5262         return nullptr;
5263     }
5264
5265     // Create a constant-pool entry.
5266     MachineConstantPool &MCP = *MF.getConstantPool();
5267     Type *Ty;
5268     unsigned Opc = LoadMI->getOpcode();
5269     if (Opc == X86::FsFLD0SS)
5270       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5271     else if (Opc == X86::FsFLD0SD)
5272       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5273     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5274       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5275     else
5276       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5277
5278     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5279     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5280                                     Constant::getNullValue(Ty);
5281     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5282
5283     // Create operands to load from the constant pool entry.
5284     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5285     MOs.push_back(MachineOperand::CreateImm(1));
5286     MOs.push_back(MachineOperand::CreateReg(0, false));
5287     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5288     MOs.push_back(MachineOperand::CreateReg(0, false));
5289     break;
5290   }
5291   default: {
5292     if (isPartialRegisterLoad(*LoadMI, MF))
5293       return nullptr;
5294
5295     // Folding a normal load. Just copy the load's address operands.
5296     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
5297       MOs.push_back(LoadMI->getOperand(i));
5298     break;
5299   }
5300   }
5301   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
5302                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5303 }
5304
5305
5306 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
5307                                   const SmallVectorImpl<unsigned> &Ops) const {
5308   // Check switch flag
5309   if (NoFusing) return 0;
5310
5311   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5312     switch (MI->getOpcode()) {
5313     default: return false;
5314     case X86::TEST8rr:
5315     case X86::TEST16rr:
5316     case X86::TEST32rr:
5317     case X86::TEST64rr:
5318       return true;
5319     case X86::ADD32ri:
5320       // FIXME: AsmPrinter doesn't know how to handle
5321       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
5322       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
5323         return false;
5324       break;
5325     }
5326   }
5327
5328   if (Ops.size() != 1)
5329     return false;
5330
5331   unsigned OpNum = Ops[0];
5332   unsigned Opc = MI->getOpcode();
5333   unsigned NumOps = MI->getDesc().getNumOperands();
5334   bool isTwoAddr = NumOps > 1 &&
5335     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5336
5337   // Folding a memory location into the two-address part of a two-address
5338   // instruction is different than folding it other places.  It requires
5339   // replacing the *two* registers with the memory location.
5340   const DenseMap<unsigned,
5341                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5342   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5343     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5344   } else if (OpNum == 0) {
5345     if (Opc == X86::MOV32r0)
5346       return true;
5347
5348     OpcodeTablePtr = &RegOp2MemOpTable0;
5349   } else if (OpNum == 1) {
5350     OpcodeTablePtr = &RegOp2MemOpTable1;
5351   } else if (OpNum == 2) {
5352     OpcodeTablePtr = &RegOp2MemOpTable2;
5353   } else if (OpNum == 3) {
5354     OpcodeTablePtr = &RegOp2MemOpTable3;
5355   }
5356
5357   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5358     return true;
5359   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5360 }
5361
5362 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5363                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5364                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5365   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5366     MemOp2RegOpTable.find(MI->getOpcode());
5367   if (I == MemOp2RegOpTable.end())
5368     return false;
5369   unsigned Opc = I->second.first;
5370   unsigned Index = I->second.second & TB_INDEX_MASK;
5371   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5372   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5373   if (UnfoldLoad && !FoldedLoad)
5374     return false;
5375   UnfoldLoad &= FoldedLoad;
5376   if (UnfoldStore && !FoldedStore)
5377     return false;
5378   UnfoldStore &= FoldedStore;
5379
5380   const MCInstrDesc &MCID = get(Opc);
5381   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5382   if (!MI->hasOneMemOperand() &&
5383       RC == &X86::VR128RegClass &&
5384       !Subtarget.isUnalignedMemAccessFast())
5385     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5386     // conservatively assume the address is unaligned. That's bad for
5387     // performance.
5388     return false;
5389   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5390   SmallVector<MachineOperand,2> BeforeOps;
5391   SmallVector<MachineOperand,2> AfterOps;
5392   SmallVector<MachineOperand,4> ImpOps;
5393   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5394     MachineOperand &Op = MI->getOperand(i);
5395     if (i >= Index && i < Index + X86::AddrNumOperands)
5396       AddrOps.push_back(Op);
5397     else if (Op.isReg() && Op.isImplicit())
5398       ImpOps.push_back(Op);
5399     else if (i < Index)
5400       BeforeOps.push_back(Op);
5401     else if (i > Index)
5402       AfterOps.push_back(Op);
5403   }
5404
5405   // Emit the load instruction.
5406   if (UnfoldLoad) {
5407     std::pair<MachineInstr::mmo_iterator,
5408               MachineInstr::mmo_iterator> MMOs =
5409       MF.extractLoadMemRefs(MI->memoperands_begin(),
5410                             MI->memoperands_end());
5411     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5412     if (UnfoldStore) {
5413       // Address operands cannot be marked isKill.
5414       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5415         MachineOperand &MO = NewMIs[0]->getOperand(i);
5416         if (MO.isReg())
5417           MO.setIsKill(false);
5418       }
5419     }
5420   }
5421
5422   // Emit the data processing instruction.
5423   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5424   MachineInstrBuilder MIB(MF, DataMI);
5425
5426   if (FoldedStore)
5427     MIB.addReg(Reg, RegState::Define);
5428   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5429     MIB.addOperand(BeforeOps[i]);
5430   if (FoldedLoad)
5431     MIB.addReg(Reg);
5432   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5433     MIB.addOperand(AfterOps[i]);
5434   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5435     MachineOperand &MO = ImpOps[i];
5436     MIB.addReg(MO.getReg(),
5437                getDefRegState(MO.isDef()) |
5438                RegState::Implicit |
5439                getKillRegState(MO.isKill()) |
5440                getDeadRegState(MO.isDead()) |
5441                getUndefRegState(MO.isUndef()));
5442   }
5443   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5444   switch (DataMI->getOpcode()) {
5445   default: break;
5446   case X86::CMP64ri32:
5447   case X86::CMP64ri8:
5448   case X86::CMP32ri:
5449   case X86::CMP32ri8:
5450   case X86::CMP16ri:
5451   case X86::CMP16ri8:
5452   case X86::CMP8ri: {
5453     MachineOperand &MO0 = DataMI->getOperand(0);
5454     MachineOperand &MO1 = DataMI->getOperand(1);
5455     if (MO1.getImm() == 0) {
5456       unsigned NewOpc;
5457       switch (DataMI->getOpcode()) {
5458       default: llvm_unreachable("Unreachable!");
5459       case X86::CMP64ri8:
5460       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5461       case X86::CMP32ri8:
5462       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5463       case X86::CMP16ri8:
5464       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5465       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5466       }
5467       DataMI->setDesc(get(NewOpc));
5468       MO1.ChangeToRegister(MO0.getReg(), false);
5469     }
5470   }
5471   }
5472   NewMIs.push_back(DataMI);
5473
5474   // Emit the store instruction.
5475   if (UnfoldStore) {
5476     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5477     std::pair<MachineInstr::mmo_iterator,
5478               MachineInstr::mmo_iterator> MMOs =
5479       MF.extractStoreMemRefs(MI->memoperands_begin(),
5480                              MI->memoperands_end());
5481     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5482   }
5483
5484   return true;
5485 }
5486
5487 bool
5488 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5489                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5490   if (!N->isMachineOpcode())
5491     return false;
5492
5493   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5494     MemOp2RegOpTable.find(N->getMachineOpcode());
5495   if (I == MemOp2RegOpTable.end())
5496     return false;
5497   unsigned Opc = I->second.first;
5498   unsigned Index = I->second.second & TB_INDEX_MASK;
5499   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5500   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5501   const MCInstrDesc &MCID = get(Opc);
5502   MachineFunction &MF = DAG.getMachineFunction();
5503   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5504   unsigned NumDefs = MCID.NumDefs;
5505   std::vector<SDValue> AddrOps;
5506   std::vector<SDValue> BeforeOps;
5507   std::vector<SDValue> AfterOps;
5508   SDLoc dl(N);
5509   unsigned NumOps = N->getNumOperands();
5510   for (unsigned i = 0; i != NumOps-1; ++i) {
5511     SDValue Op = N->getOperand(i);
5512     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5513       AddrOps.push_back(Op);
5514     else if (i < Index-NumDefs)
5515       BeforeOps.push_back(Op);
5516     else if (i > Index-NumDefs)
5517       AfterOps.push_back(Op);
5518   }
5519   SDValue Chain = N->getOperand(NumOps-1);
5520   AddrOps.push_back(Chain);
5521
5522   // Emit the load instruction.
5523   SDNode *Load = nullptr;
5524   if (FoldedLoad) {
5525     EVT VT = *RC->vt_begin();
5526     std::pair<MachineInstr::mmo_iterator,
5527               MachineInstr::mmo_iterator> MMOs =
5528       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5529                             cast<MachineSDNode>(N)->memoperands_end());
5530     if (!(*MMOs.first) &&
5531         RC == &X86::VR128RegClass &&
5532         !Subtarget.isUnalignedMemAccessFast())
5533       // Do not introduce a slow unaligned load.
5534       return false;
5535     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5536     bool isAligned = (*MMOs.first) &&
5537                      (*MMOs.first)->getAlignment() >= Alignment;
5538     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5539                               VT, MVT::Other, AddrOps);
5540     NewNodes.push_back(Load);
5541
5542     // Preserve memory reference information.
5543     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5544   }
5545
5546   // Emit the data processing instruction.
5547   std::vector<EVT> VTs;
5548   const TargetRegisterClass *DstRC = nullptr;
5549   if (MCID.getNumDefs() > 0) {
5550     DstRC = getRegClass(MCID, 0, &RI, MF);
5551     VTs.push_back(*DstRC->vt_begin());
5552   }
5553   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5554     EVT VT = N->getValueType(i);
5555     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5556       VTs.push_back(VT);
5557   }
5558   if (Load)
5559     BeforeOps.push_back(SDValue(Load, 0));
5560   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
5561   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5562   NewNodes.push_back(NewNode);
5563
5564   // Emit the store instruction.
5565   if (FoldedStore) {
5566     AddrOps.pop_back();
5567     AddrOps.push_back(SDValue(NewNode, 0));
5568     AddrOps.push_back(Chain);
5569     std::pair<MachineInstr::mmo_iterator,
5570               MachineInstr::mmo_iterator> MMOs =
5571       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5572                              cast<MachineSDNode>(N)->memoperands_end());
5573     if (!(*MMOs.first) &&
5574         RC == &X86::VR128RegClass &&
5575         !Subtarget.isUnalignedMemAccessFast())
5576       // Do not introduce a slow unaligned store.
5577       return false;
5578     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5579     bool isAligned = (*MMOs.first) &&
5580                      (*MMOs.first)->getAlignment() >= Alignment;
5581     SDNode *Store =
5582         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5583                            dl, MVT::Other, AddrOps);
5584     NewNodes.push_back(Store);
5585
5586     // Preserve memory reference information.
5587     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5588   }
5589
5590   return true;
5591 }
5592
5593 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5594                                       bool UnfoldLoad, bool UnfoldStore,
5595                                       unsigned *LoadRegIndex) const {
5596   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5597     MemOp2RegOpTable.find(Opc);
5598   if (I == MemOp2RegOpTable.end())
5599     return 0;
5600   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5601   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5602   if (UnfoldLoad && !FoldedLoad)
5603     return 0;
5604   if (UnfoldStore && !FoldedStore)
5605     return 0;
5606   if (LoadRegIndex)
5607     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5608   return I->second.first;
5609 }
5610
5611 bool
5612 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5613                                      int64_t &Offset1, int64_t &Offset2) const {
5614   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5615     return false;
5616   unsigned Opc1 = Load1->getMachineOpcode();
5617   unsigned Opc2 = Load2->getMachineOpcode();
5618   switch (Opc1) {
5619   default: return false;
5620   case X86::MOV8rm:
5621   case X86::MOV16rm:
5622   case X86::MOV32rm:
5623   case X86::MOV64rm:
5624   case X86::LD_Fp32m:
5625   case X86::LD_Fp64m:
5626   case X86::LD_Fp80m:
5627   case X86::MOVSSrm:
5628   case X86::MOVSDrm:
5629   case X86::MMX_MOVD64rm:
5630   case X86::MMX_MOVQ64rm:
5631   case X86::FsMOVAPSrm:
5632   case X86::FsMOVAPDrm:
5633   case X86::MOVAPSrm:
5634   case X86::MOVUPSrm:
5635   case X86::MOVAPDrm:
5636   case X86::MOVDQArm:
5637   case X86::MOVDQUrm:
5638   // AVX load instructions
5639   case X86::VMOVSSrm:
5640   case X86::VMOVSDrm:
5641   case X86::FsVMOVAPSrm:
5642   case X86::FsVMOVAPDrm:
5643   case X86::VMOVAPSrm:
5644   case X86::VMOVUPSrm:
5645   case X86::VMOVAPDrm:
5646   case X86::VMOVDQArm:
5647   case X86::VMOVDQUrm:
5648   case X86::VMOVAPSYrm:
5649   case X86::VMOVUPSYrm:
5650   case X86::VMOVAPDYrm:
5651   case X86::VMOVDQAYrm:
5652   case X86::VMOVDQUYrm:
5653     break;
5654   }
5655   switch (Opc2) {
5656   default: return false;
5657   case X86::MOV8rm:
5658   case X86::MOV16rm:
5659   case X86::MOV32rm:
5660   case X86::MOV64rm:
5661   case X86::LD_Fp32m:
5662   case X86::LD_Fp64m:
5663   case X86::LD_Fp80m:
5664   case X86::MOVSSrm:
5665   case X86::MOVSDrm:
5666   case X86::MMX_MOVD64rm:
5667   case X86::MMX_MOVQ64rm:
5668   case X86::FsMOVAPSrm:
5669   case X86::FsMOVAPDrm:
5670   case X86::MOVAPSrm:
5671   case X86::MOVUPSrm:
5672   case X86::MOVAPDrm:
5673   case X86::MOVDQArm:
5674   case X86::MOVDQUrm:
5675   // AVX load instructions
5676   case X86::VMOVSSrm:
5677   case X86::VMOVSDrm:
5678   case X86::FsVMOVAPSrm:
5679   case X86::FsVMOVAPDrm:
5680   case X86::VMOVAPSrm:
5681   case X86::VMOVUPSrm:
5682   case X86::VMOVAPDrm:
5683   case X86::VMOVDQArm:
5684   case X86::VMOVDQUrm:
5685   case X86::VMOVAPSYrm:
5686   case X86::VMOVUPSYrm:
5687   case X86::VMOVAPDYrm:
5688   case X86::VMOVDQAYrm:
5689   case X86::VMOVDQUYrm:
5690     break;
5691   }
5692
5693   // Check if chain operands and base addresses match.
5694   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5695       Load1->getOperand(5) != Load2->getOperand(5))
5696     return false;
5697   // Segment operands should match as well.
5698   if (Load1->getOperand(4) != Load2->getOperand(4))
5699     return false;
5700   // Scale should be 1, Index should be Reg0.
5701   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5702       Load1->getOperand(2) == Load2->getOperand(2)) {
5703     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5704       return false;
5705
5706     // Now let's examine the displacements.
5707     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5708         isa<ConstantSDNode>(Load2->getOperand(3))) {
5709       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5710       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5711       return true;
5712     }
5713   }
5714   return false;
5715 }
5716
5717 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5718                                            int64_t Offset1, int64_t Offset2,
5719                                            unsigned NumLoads) const {
5720   assert(Offset2 > Offset1);
5721   if ((Offset2 - Offset1) / 8 > 64)
5722     return false;
5723
5724   unsigned Opc1 = Load1->getMachineOpcode();
5725   unsigned Opc2 = Load2->getMachineOpcode();
5726   if (Opc1 != Opc2)
5727     return false;  // FIXME: overly conservative?
5728
5729   switch (Opc1) {
5730   default: break;
5731   case X86::LD_Fp32m:
5732   case X86::LD_Fp64m:
5733   case X86::LD_Fp80m:
5734   case X86::MMX_MOVD64rm:
5735   case X86::MMX_MOVQ64rm:
5736     return false;
5737   }
5738
5739   EVT VT = Load1->getValueType(0);
5740   switch (VT.getSimpleVT().SimpleTy) {
5741   default:
5742     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5743     // have 16 of them to play with.
5744     if (Subtarget.is64Bit()) {
5745       if (NumLoads >= 3)
5746         return false;
5747     } else if (NumLoads) {
5748       return false;
5749     }
5750     break;
5751   case MVT::i8:
5752   case MVT::i16:
5753   case MVT::i32:
5754   case MVT::i64:
5755   case MVT::f32:
5756   case MVT::f64:
5757     if (NumLoads)
5758       return false;
5759     break;
5760   }
5761
5762   return true;
5763 }
5764
5765 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5766                                           MachineInstr *Second) const {
5767   // Check if this processor supports macro-fusion. Since this is a minor
5768   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5769   // proxy for SandyBridge+.
5770   if (!Subtarget.hasAVX())
5771     return false;
5772
5773   enum {
5774     FuseTest,
5775     FuseCmp,
5776     FuseInc
5777   } FuseKind;
5778
5779   switch(Second->getOpcode()) {
5780   default:
5781     return false;
5782   case X86::JE_1:
5783   case X86::JNE_1:
5784   case X86::JL_1:
5785   case X86::JLE_1:
5786   case X86::JG_1:
5787   case X86::JGE_1:
5788     FuseKind = FuseInc;
5789     break;
5790   case X86::JB_1:
5791   case X86::JBE_1:
5792   case X86::JA_1:
5793   case X86::JAE_1:
5794     FuseKind = FuseCmp;
5795     break;
5796   case X86::JS_1:
5797   case X86::JNS_1:
5798   case X86::JP_1:
5799   case X86::JNP_1:
5800   case X86::JO_1:
5801   case X86::JNO_1:
5802     FuseKind = FuseTest;
5803     break;
5804   }
5805   switch (First->getOpcode()) {
5806   default:
5807     return false;
5808   case X86::TEST8rr:
5809   case X86::TEST16rr:
5810   case X86::TEST32rr:
5811   case X86::TEST64rr:
5812   case X86::TEST8ri:
5813   case X86::TEST16ri:
5814   case X86::TEST32ri:
5815   case X86::TEST32i32:
5816   case X86::TEST64i32:
5817   case X86::TEST64ri32:
5818   case X86::TEST8rm:
5819   case X86::TEST16rm:
5820   case X86::TEST32rm:
5821   case X86::TEST64rm:
5822   case X86::TEST8ri_NOREX:
5823   case X86::AND16i16:
5824   case X86::AND16ri:
5825   case X86::AND16ri8:
5826   case X86::AND16rm:
5827   case X86::AND16rr:
5828   case X86::AND32i32:
5829   case X86::AND32ri:
5830   case X86::AND32ri8:
5831   case X86::AND32rm:
5832   case X86::AND32rr:
5833   case X86::AND64i32:
5834   case X86::AND64ri32:
5835   case X86::AND64ri8:
5836   case X86::AND64rm:
5837   case X86::AND64rr:
5838   case X86::AND8i8:
5839   case X86::AND8ri:
5840   case X86::AND8rm:
5841   case X86::AND8rr:
5842     return true;
5843   case X86::CMP16i16:
5844   case X86::CMP16ri:
5845   case X86::CMP16ri8:
5846   case X86::CMP16rm:
5847   case X86::CMP16rr:
5848   case X86::CMP32i32:
5849   case X86::CMP32ri:
5850   case X86::CMP32ri8:
5851   case X86::CMP32rm:
5852   case X86::CMP32rr:
5853   case X86::CMP64i32:
5854   case X86::CMP64ri32:
5855   case X86::CMP64ri8:
5856   case X86::CMP64rm:
5857   case X86::CMP64rr:
5858   case X86::CMP8i8:
5859   case X86::CMP8ri:
5860   case X86::CMP8rm:
5861   case X86::CMP8rr:
5862   case X86::ADD16i16:
5863   case X86::ADD16ri:
5864   case X86::ADD16ri8:
5865   case X86::ADD16ri8_DB:
5866   case X86::ADD16ri_DB:
5867   case X86::ADD16rm:
5868   case X86::ADD16rr:
5869   case X86::ADD16rr_DB:
5870   case X86::ADD32i32:
5871   case X86::ADD32ri:
5872   case X86::ADD32ri8:
5873   case X86::ADD32ri8_DB:
5874   case X86::ADD32ri_DB:
5875   case X86::ADD32rm:
5876   case X86::ADD32rr:
5877   case X86::ADD32rr_DB:
5878   case X86::ADD64i32:
5879   case X86::ADD64ri32:
5880   case X86::ADD64ri32_DB:
5881   case X86::ADD64ri8:
5882   case X86::ADD64ri8_DB:
5883   case X86::ADD64rm:
5884   case X86::ADD64rr:
5885   case X86::ADD64rr_DB:
5886   case X86::ADD8i8:
5887   case X86::ADD8mi:
5888   case X86::ADD8mr:
5889   case X86::ADD8ri:
5890   case X86::ADD8rm:
5891   case X86::ADD8rr:
5892   case X86::SUB16i16:
5893   case X86::SUB16ri:
5894   case X86::SUB16ri8:
5895   case X86::SUB16rm:
5896   case X86::SUB16rr:
5897   case X86::SUB32i32:
5898   case X86::SUB32ri:
5899   case X86::SUB32ri8:
5900   case X86::SUB32rm:
5901   case X86::SUB32rr:
5902   case X86::SUB64i32:
5903   case X86::SUB64ri32:
5904   case X86::SUB64ri8:
5905   case X86::SUB64rm:
5906   case X86::SUB64rr:
5907   case X86::SUB8i8:
5908   case X86::SUB8ri:
5909   case X86::SUB8rm:
5910   case X86::SUB8rr:
5911     return FuseKind == FuseCmp || FuseKind == FuseInc;
5912   case X86::INC16r:
5913   case X86::INC32r:
5914   case X86::INC64r:
5915   case X86::INC8r:
5916   case X86::DEC16r:
5917   case X86::DEC32r:
5918   case X86::DEC64r:
5919   case X86::DEC8r:
5920     return FuseKind == FuseInc;
5921   }
5922 }
5923
5924 bool X86InstrInfo::
5925 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5926   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5927   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5928   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5929     return true;
5930   Cond[0].setImm(GetOppositeBranchCondition(CC));
5931   return false;
5932 }
5933
5934 bool X86InstrInfo::
5935 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5936   // FIXME: Return false for x87 stack register classes for now. We can't
5937   // allow any loads of these registers before FpGet_ST0_80.
5938   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5939            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5940 }
5941
5942 /// Return a virtual register initialized with the
5943 /// the global base register value. Output instructions required to
5944 /// initialize the register in the function entry block, if necessary.
5945 ///
5946 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5947 ///
5948 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5949   assert(!Subtarget.is64Bit() &&
5950          "X86-64 PIC uses RIP relative addressing");
5951
5952   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5953   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5954   if (GlobalBaseReg != 0)
5955     return GlobalBaseReg;
5956
5957   // Create the register. The code to initialize it is inserted
5958   // later, by the CGBR pass (below).
5959   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5960   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5961   X86FI->setGlobalBaseReg(GlobalBaseReg);
5962   return GlobalBaseReg;
5963 }
5964
5965 // These are the replaceable SSE instructions. Some of these have Int variants
5966 // that we don't include here. We don't want to replace instructions selected
5967 // by intrinsics.
5968 static const uint16_t ReplaceableInstrs[][3] = {
5969   //PackedSingle     PackedDouble    PackedInt
5970   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5971   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5972   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5973   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5974   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5975   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5976   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5977   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5978   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5979   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5980   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5981   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5982   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5983   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5984   // AVX 128-bit support
5985   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5986   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5987   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5988   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5989   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5990   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5991   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5992   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5993   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5994   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5995   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5996   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5997   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5998   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5999   // AVX 256-bit support
6000   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
6001   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
6002   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
6003   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
6004   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
6005   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
6006 };
6007
6008 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6009   //PackedSingle       PackedDouble       PackedInt
6010   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6011   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6012   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6013   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6014   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6015   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6016   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6017   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6018   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6019   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6020   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6021   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6022   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6023   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6024   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6025   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6026   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6027   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6028   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6029   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
6030 };
6031
6032 // FIXME: Some shuffle and unpack instructions have equivalents in different
6033 // domains, but they require a bit more work than just switching opcodes.
6034
6035 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
6036   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
6037     if (ReplaceableInstrs[i][domain-1] == opcode)
6038       return ReplaceableInstrs[i];
6039   return nullptr;
6040 }
6041
6042 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
6043   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
6044     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
6045       return ReplaceableInstrsAVX2[i];
6046   return nullptr;
6047 }
6048
6049 std::pair<uint16_t, uint16_t>
6050 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
6051   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6052   bool hasAVX2 = Subtarget.hasAVX2();
6053   uint16_t validDomains = 0;
6054   if (domain && lookup(MI->getOpcode(), domain))
6055     validDomains = 0xe;
6056   else if (domain && lookupAVX2(MI->getOpcode(), domain))
6057     validDomains = hasAVX2 ? 0xe : 0x6;
6058   return std::make_pair(domain, validDomains);
6059 }
6060
6061 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
6062   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6063   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6064   assert(dom && "Not an SSE instruction");
6065   const uint16_t *table = lookup(MI->getOpcode(), dom);
6066   if (!table) { // try the other table
6067     assert((Subtarget.hasAVX2() || Domain < 3) &&
6068            "256-bit vector operations only available in AVX2");
6069     table = lookupAVX2(MI->getOpcode(), dom);
6070   }
6071   assert(table && "Cannot change domain");
6072   MI->setDesc(get(table[Domain-1]));
6073 }
6074
6075 /// Return the noop instruction to use for a noop.
6076 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
6077   NopInst.setOpcode(X86::NOOP);
6078 }
6079
6080 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6081 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6082 // on the encoding lengths of the instructions generated by
6083 // getUnconditionalBranch and getTrap.
6084 void X86InstrInfo::getUnconditionalBranch(
6085     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
6086   Branch.setOpcode(X86::JMP_1);
6087   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
6088 }
6089
6090 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6091 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6092 // on the encoding lengths of the instructions generated by
6093 // getUnconditionalBranch and getTrap.
6094 void X86InstrInfo::getTrap(MCInst &MI) const {
6095   MI.setOpcode(X86::TRAP);
6096 }
6097
6098 // See getTrap and getUnconditionalBranch for conditions on the value returned
6099 // by this function.
6100 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
6101   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
6102   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
6103   return 5;
6104 }
6105
6106 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6107   switch (opc) {
6108   default: return false;
6109   case X86::DIVSDrm:
6110   case X86::DIVSDrm_Int:
6111   case X86::DIVSDrr:
6112   case X86::DIVSDrr_Int:
6113   case X86::DIVSSrm:
6114   case X86::DIVSSrm_Int:
6115   case X86::DIVSSrr:
6116   case X86::DIVSSrr_Int:
6117   case X86::SQRTPDm:
6118   case X86::SQRTPDr:
6119   case X86::SQRTPSm:
6120   case X86::SQRTPSr:
6121   case X86::SQRTSDm:
6122   case X86::SQRTSDm_Int:
6123   case X86::SQRTSDr:
6124   case X86::SQRTSDr_Int:
6125   case X86::SQRTSSm:
6126   case X86::SQRTSSm_Int:
6127   case X86::SQRTSSr:
6128   case X86::SQRTSSr_Int:
6129   // AVX instructions with high latency
6130   case X86::VDIVSDrm:
6131   case X86::VDIVSDrm_Int:
6132   case X86::VDIVSDrr:
6133   case X86::VDIVSDrr_Int:
6134   case X86::VDIVSSrm:
6135   case X86::VDIVSSrm_Int:
6136   case X86::VDIVSSrr:
6137   case X86::VDIVSSrr_Int:
6138   case X86::VSQRTPDm:
6139   case X86::VSQRTPDr:
6140   case X86::VSQRTPSm:
6141   case X86::VSQRTPSr:
6142   case X86::VSQRTSDm:
6143   case X86::VSQRTSDm_Int:
6144   case X86::VSQRTSDr:
6145   case X86::VSQRTSSm:
6146   case X86::VSQRTSSm_Int:
6147   case X86::VSQRTSSr:
6148   case X86::VSQRTPDZm:
6149   case X86::VSQRTPDZr:
6150   case X86::VSQRTPSZm:
6151   case X86::VSQRTPSZr:
6152   case X86::VSQRTSDZm:
6153   case X86::VSQRTSDZm_Int:
6154   case X86::VSQRTSDZr:
6155   case X86::VSQRTSSZm_Int:
6156   case X86::VSQRTSSZr:
6157   case X86::VSQRTSSZm:
6158   case X86::VDIVSDZrm:
6159   case X86::VDIVSDZrr:
6160   case X86::VDIVSSZrm:
6161   case X86::VDIVSSZrr:
6162
6163   case X86::VGATHERQPSZrm:
6164   case X86::VGATHERQPDZrm:
6165   case X86::VGATHERDPDZrm:
6166   case X86::VGATHERDPSZrm:
6167   case X86::VPGATHERQDZrm:
6168   case X86::VPGATHERQQZrm:
6169   case X86::VPGATHERDDZrm:
6170   case X86::VPGATHERDQZrm:
6171   case X86::VSCATTERQPDZmr:
6172   case X86::VSCATTERQPSZmr:
6173   case X86::VSCATTERDPDZmr:
6174   case X86::VSCATTERDPSZmr:
6175   case X86::VPSCATTERQDZmr:
6176   case X86::VPSCATTERQQZmr:
6177   case X86::VPSCATTERDDZmr:
6178   case X86::VPSCATTERDQZmr:
6179     return true;
6180   }
6181 }
6182
6183 bool X86InstrInfo::
6184 hasHighOperandLatency(const InstrItineraryData *ItinData,
6185                       const MachineRegisterInfo *MRI,
6186                       const MachineInstr *DefMI, unsigned DefIdx,
6187                       const MachineInstr *UseMI, unsigned UseIdx) const {
6188   return isHighLatencyDef(DefMI->getOpcode());
6189 }
6190
6191 namespace {
6192   /// Create Global Base Reg pass. This initializes the PIC
6193   /// global base register for x86-32.
6194   struct CGBR : public MachineFunctionPass {
6195     static char ID;
6196     CGBR() : MachineFunctionPass(ID) {}
6197
6198     bool runOnMachineFunction(MachineFunction &MF) override {
6199       const X86TargetMachine *TM =
6200         static_cast<const X86TargetMachine *>(&MF.getTarget());
6201       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6202
6203       // Don't do anything if this is 64-bit as 64-bit PIC
6204       // uses RIP relative addressing.
6205       if (STI.is64Bit())
6206         return false;
6207
6208       // Only emit a global base reg in PIC mode.
6209       if (TM->getRelocationModel() != Reloc::PIC_)
6210         return false;
6211
6212       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6213       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6214
6215       // If we didn't need a GlobalBaseReg, don't insert code.
6216       if (GlobalBaseReg == 0)
6217         return false;
6218
6219       // Insert the set of GlobalBaseReg into the first MBB of the function
6220       MachineBasicBlock &FirstMBB = MF.front();
6221       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6222       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6223       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6224       const X86InstrInfo *TII = STI.getInstrInfo();
6225
6226       unsigned PC;
6227       if (STI.isPICStyleGOT())
6228         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6229       else
6230         PC = GlobalBaseReg;
6231
6232       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6233       // only used in JIT code emission as displacement to pc.
6234       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6235
6236       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6237       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6238       if (STI.isPICStyleGOT()) {
6239         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6240         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6241           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6242                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6243       }
6244
6245       return true;
6246     }
6247
6248     const char *getPassName() const override {
6249       return "X86 PIC Global Base Reg Initialization";
6250     }
6251
6252     void getAnalysisUsage(AnalysisUsage &AU) const override {
6253       AU.setPreservesCFG();
6254       MachineFunctionPass::getAnalysisUsage(AU);
6255     }
6256   };
6257 }
6258
6259 char CGBR::ID = 0;
6260 FunctionPass*
6261 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6262
6263 namespace {
6264   struct LDTLSCleanup : public MachineFunctionPass {
6265     static char ID;
6266     LDTLSCleanup() : MachineFunctionPass(ID) {}
6267
6268     bool runOnMachineFunction(MachineFunction &MF) override {
6269       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6270       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6271         // No point folding accesses if there isn't at least two.
6272         return false;
6273       }
6274
6275       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6276       return VisitNode(DT->getRootNode(), 0);
6277     }
6278
6279     // Visit the dominator subtree rooted at Node in pre-order.
6280     // If TLSBaseAddrReg is non-null, then use that to replace any
6281     // TLS_base_addr instructions. Otherwise, create the register
6282     // when the first such instruction is seen, and then use it
6283     // as we encounter more instructions.
6284     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6285       MachineBasicBlock *BB = Node->getBlock();
6286       bool Changed = false;
6287
6288       // Traverse the current block.
6289       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6290            ++I) {
6291         switch (I->getOpcode()) {
6292           case X86::TLS_base_addr32:
6293           case X86::TLS_base_addr64:
6294             if (TLSBaseAddrReg)
6295               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6296             else
6297               I = SetRegister(I, &TLSBaseAddrReg);
6298             Changed = true;
6299             break;
6300           default:
6301             break;
6302         }
6303       }
6304
6305       // Visit the children of this block in the dominator tree.
6306       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6307            I != E; ++I) {
6308         Changed |= VisitNode(*I, TLSBaseAddrReg);
6309       }
6310
6311       return Changed;
6312     }
6313
6314     // Replace the TLS_base_addr instruction I with a copy from
6315     // TLSBaseAddrReg, returning the new instruction.
6316     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6317                                          unsigned TLSBaseAddrReg) {
6318       MachineFunction *MF = I->getParent()->getParent();
6319       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6320       const bool is64Bit = STI.is64Bit();
6321       const X86InstrInfo *TII = STI.getInstrInfo();
6322
6323       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6324       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6325                                    TII->get(TargetOpcode::COPY),
6326                                    is64Bit ? X86::RAX : X86::EAX)
6327                                    .addReg(TLSBaseAddrReg);
6328
6329       // Erase the TLS_base_addr instruction.
6330       I->eraseFromParent();
6331
6332       return Copy;
6333     }
6334
6335     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6336     // inserting a copy instruction after I. Returns the new instruction.
6337     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6338       MachineFunction *MF = I->getParent()->getParent();
6339       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6340       const bool is64Bit = STI.is64Bit();
6341       const X86InstrInfo *TII = STI.getInstrInfo();
6342
6343       // Create a virtual register for the TLS base address.
6344       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6345       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6346                                                       ? &X86::GR64RegClass
6347                                                       : &X86::GR32RegClass);
6348
6349       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6350       MachineInstr *Next = I->getNextNode();
6351       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6352                                    TII->get(TargetOpcode::COPY),
6353                                    *TLSBaseAddrReg)
6354                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6355
6356       return Copy;
6357     }
6358
6359     const char *getPassName() const override {
6360       return "Local Dynamic TLS Access Clean-up";
6361     }
6362
6363     void getAnalysisUsage(AnalysisUsage &AU) const override {
6364       AU.setPreservesCFG();
6365       AU.addRequired<MachineDominatorTree>();
6366       MachineFunctionPass::getAnalysisUsage(AU);
6367     }
6368   };
6369 }
6370
6371 char LDTLSCleanup::ID = 0;
6372 FunctionPass*
6373 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }