lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86MemoryFoldTableEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI.getTargetTriple()) {
 108
 109   static const X86MemoryFoldTableEntry MemoryFoldTable2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2Addr) {
 273     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 274                   Entry.RegOp, Entry.MemOp,
 275                   // Index 0, folded load and store, no alignment requirement.
 276                   Entry.Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 277   }
 278
 279   static const X86MemoryFoldTableEntry MemoryFoldTable0[] = {
 280     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 281     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 282     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 283     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 284     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 285     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 286     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 287     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 288     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 289     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 291     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 292     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 294     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 295     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 296     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 297     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 298     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 299     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 300     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 301     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 302     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 303     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 304     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 305     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 306     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 307     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 308     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 309     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 310     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 311     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 312     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 313     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 314     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 315     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 316     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 317     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 318     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 319     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 320     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 321     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 322     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 323     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 324     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 325     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 326     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 327     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 328     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 329     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 330     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 331     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 332     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 333     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 334     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 335     { X86::PUSH16r,     X86::PUSH16rmm,     TB_FOLDED_LOAD },
 336     { X86::PUSH32r,     X86::PUSH32rmm,     TB_FOLDED_LOAD },
 337     { X86::PUSH64r,     X86::PUSH64rmm,     TB_FOLDED_LOAD },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361
 362     // AVX 128-bit versions of foldable instructions
 363     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 364     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 368     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 369     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 370     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 371     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 372     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 373     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 374     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 375     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 376
 377     // AVX 256-bit foldable instructions
 378     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 379     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 380     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 381     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 382     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 383     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 384
 385     // AVX-512 foldable instructions
 386     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 387     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 389     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 390     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 391     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 392     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 393     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 394     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 395     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 396     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 397
 398     // AVX-512 foldable instructions (256-bit versions)
 399     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 400     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 401     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 402     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 403     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 404     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 405     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 406     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 407     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 408     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 409
 410     // AVX-512 foldable instructions (128-bit versions)
 411     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 412     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 413     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 414     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 415     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 416     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 417     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 418     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 419     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 420     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 421
 422     // F16C foldable instructions
 423     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 424     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 425   };
 426
 427   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable0) {
 428     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 429                   Entry.RegOp, Entry.MemOp, TB_INDEX_0 | Entry.Flags);
 430   }
 431
 432   static const X86MemoryFoldTableEntry MemoryFoldTable1[] = {
 433     { X86::BSF16rr,         X86::BSF16rm,             0 },
 434     { X86::BSF32rr,         X86::BSF32rm,             0 },
 435     { X86::BSF64rr,         X86::BSF64rm,             0 },
 436     { X86::BSR16rr,         X86::BSR16rm,             0 },
 437     { X86::BSR32rr,         X86::BSR32rm,             0 },
 438     { X86::BSR64rr,         X86::BSR64rm,             0 },
 439     { X86::CMP16rr,         X86::CMP16rm,             0 },
 440     { X86::CMP32rr,         X86::CMP32rm,             0 },
 441     { X86::CMP64rr,         X86::CMP64rm,             0 },
 442     { X86::CMP8rr,          X86::CMP8rm,              0 },
 443     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 444     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 445     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 446     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 447     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 448     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 449     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 450     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 451     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 452     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 453     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 454     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 455     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 456     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 457     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 458     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 459     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 460     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 461     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 462     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 463     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 464     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 465     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 466     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 467     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 468     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 469     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 470     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 471     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 472     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 473     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 474     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 475     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 476     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 477     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 478     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 479     { X86::MOV16rr,         X86::MOV16rm,             0 },
 480     { X86::MOV32rr,         X86::MOV32rm,             0 },
 481     { X86::MOV64rr,         X86::MOV64rm,             0 },
 482     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 483     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 484     { X86::MOV8rr,          X86::MOV8rm,              0 },
 485     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 486     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 487     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 488     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 489     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 490     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 491     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 492     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 493     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 494     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 495     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 496     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 497     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 498     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 499     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 500     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 501     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 502     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 503     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 504     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 505     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 506     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 507     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 508     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 509     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 510     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 511     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 512     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 513     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 514     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 515     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 516     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 517     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 518     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 519     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 520     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 521     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 522     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 523     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 524     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 525     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 526     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 527     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 528     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 529     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 530     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 531     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 532     { X86::RCPSSr,          X86::RCPSSm,              0 },
 533     { X86::RCPSSr_Int,      X86::RCPSSm_Int,          0 },
 534     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 535     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 536     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 537     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 538     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 539     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 540     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 541     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 542     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 543     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 544     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 545     { X86::TEST16rr,        X86::TEST16rm,            0 },
 546     { X86::TEST32rr,        X86::TEST32rm,            0 },
 547     { X86::TEST64rr,        X86::TEST64rm,            0 },
 548     { X86::TEST8rr,         X86::TEST8rm,             0 },
 549     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 550     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 551     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 552
 553     // MMX version of foldable instructions
 554     { X86::MMX_CVTPD2PIirr,   X86::MMX_CVTPD2PIirm,   0 },
 555     { X86::MMX_CVTPI2PDirr,   X86::MMX_CVTPI2PDirm,   0 },
 556     { X86::MMX_CVTPS2PIirr,   X86::MMX_CVTPS2PIirm,   0 },
 557     { X86::MMX_CVTTPD2PIirr,  X86::MMX_CVTTPD2PIirm,  0 },
 558     { X86::MMX_CVTTPS2PIirr,  X86::MMX_CVTTPS2PIirm,  0 },
 559     { X86::MMX_MOVD64to64rr,  X86::MMX_MOVQ64rm,      0 },
 560     { X86::MMX_PABSBrr64,     X86::MMX_PABSBrm64,     0 },
 561     { X86::MMX_PABSDrr64,     X86::MMX_PABSDrm64,     0 },
 562     { X86::MMX_PABSWrr64,     X86::MMX_PABSWrm64,     0 },
 563     { X86::MMX_PSHUFWri,      X86::MMX_PSHUFWmi,      0 },
 564
 565     // 3DNow! version of foldable instructions
 566     { X86::PF2IDrr,         X86::PF2IDrm,             0 },
 567     { X86::PF2IWrr,         X86::PF2IWrm,             0 },
 568     { X86::PFRCPrr,         X86::PFRCPrm,             0 },
 569     { X86::PFRSQRTrr,       X86::PFRSQRTrm,           0 },
 570     { X86::PI2FDrr,         X86::PI2FDrm,             0 },
 571     { X86::PI2FWrr,         X86::PI2FWrm,             0 },
 572     { X86::PSWAPDrr,        X86::PSWAPDrm,            0 },
 573
 574     // AVX 128-bit versions of foldable instructions
 575     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 576     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 577     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 578     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 579     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 580     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 581     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 582     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 583     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 584     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 585     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 586     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 587     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 588     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 589     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 590     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 591     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 592     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 593     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 594     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 595     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 596     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 597     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 598     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 599     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 600     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 601     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 602     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 603     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 604     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 605     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 606     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 607     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 608     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 609     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 610     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 611     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 612     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 613     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 614     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 615     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 616     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 617     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 618     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 619     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 620     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 621     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 622     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 623     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 624     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 625     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 626     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 627     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 628     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 629     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 630     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 631     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 632     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 633     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 634     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 635     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 636     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 637     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 638     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 639     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 640     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 641     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 642     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 643     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 644     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 645     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 646     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 647     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 648     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 649
 650     // AVX 256-bit foldable instructions
 651     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 652     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 653     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 654     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 655     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 656     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 657     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 658     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 659     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 660     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 661     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 662     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 663     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 664     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 665     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 666     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 667     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 668     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 669     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 670     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 671     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 672     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 673     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 674     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 675     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 676     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 677     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 678
 679     // AVX2 foldable instructions
 680
 681     // VBROADCASTS{SD}rr register instructions were an AVX2 addition while the
 682     // VBROADCASTS{SD}rm memory instructions were available from AVX1.
 683     // TB_NO_REVERSE prevents unfolding from introducing an illegal instruction
 684     // on AVX1 targets. The VPBROADCAST instructions are all AVX2 instructions
 685     // so they don't need an equivalent limitation.
 686     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 687     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 688     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 689     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 690     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 691     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 692     { X86::VPBROADCASTBrr,  X86::VPBROADCASTBrm,      0 },
 693     { X86::VPBROADCASTBYrr, X86::VPBROADCASTBYrm,     0 },
 694     { X86::VPBROADCASTDrr,  X86::VPBROADCASTDrm,      0 },
 695     { X86::VPBROADCASTDYrr, X86::VPBROADCASTDYrm,     0 },
 696     { X86::VPBROADCASTQrr,  X86::VPBROADCASTQrm,      0 },
 697     { X86::VPBROADCASTQYrr, X86::VPBROADCASTQYrm,     0 },
 698     { X86::VPBROADCASTWrr,  X86::VPBROADCASTWrm,      0 },
 699     { X86::VPBROADCASTWYrr, X86::VPBROADCASTWYrm,     0 },
 700     { X86::VPERMPDYri,      X86::VPERMPDYmi,          0 },
 701     { X86::VPERMQYri,       X86::VPERMQYmi,           0 },
 702     { X86::VPMOVSXBDYrr,    X86::VPMOVSXBDYrm,        0 },
 703     { X86::VPMOVSXBQYrr,    X86::VPMOVSXBQYrm,        0 },
 704     { X86::VPMOVSXBWYrr,    X86::VPMOVSXBWYrm,        0 },
 705     { X86::VPMOVSXDQYrr,    X86::VPMOVSXDQYrm,        0 },
 706     { X86::VPMOVSXWDYrr,    X86::VPMOVSXWDYrm,        0 },
 707     { X86::VPMOVSXWQYrr,    X86::VPMOVSXWQYrm,        0 },
 708     { X86::VPMOVZXBDYrr,    X86::VPMOVZXBDYrm,        0 },
 709     { X86::VPMOVZXBQYrr,    X86::VPMOVZXBQYrm,        0 },
 710     { X86::VPMOVZXBWYrr,    X86::VPMOVZXBWYrm,        0 },
 711     { X86::VPMOVZXDQYrr,    X86::VPMOVZXDQYrm,        0 },
 712     { X86::VPMOVZXWDYrr,    X86::VPMOVZXWDYrm,        0 },
 713     { X86::VPMOVZXWQYrr,    X86::VPMOVZXWQYrm,        0 },
 714     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 715     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 716     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 717
 718     // XOP foldable instructions
 719     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 720     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 721     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 722     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 723     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 724     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 725     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 726     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 727     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 728     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 729     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 730     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 731     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 732     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 733     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 734     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 735     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 736     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 737     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 738     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 739     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 740     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 741     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 742     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 743     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 744     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 745     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 746     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 747     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 748     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 749     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 750     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 751     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 752     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 753     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 754     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 755     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 756
 757     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 758     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 759     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 760     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 761     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 762     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 763     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 764     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 765     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 766     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 767     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 768     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 769     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 770     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 771     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 772     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 773     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 774     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 775     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 776     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 777     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 778     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 779     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 780     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 781     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 782     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 783     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 784     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 785     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 786     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 787     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 788     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 789     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 790     { X86::RORX32ri,        X86::RORX32mi,            0 },
 791     { X86::RORX64ri,        X86::RORX64mi,            0 },
 792     { X86::SARX32rr,        X86::SARX32rm,            0 },
 793     { X86::SARX64rr,        X86::SARX64rm,            0 },
 794     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 795     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 796     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 797     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 798     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 799     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 800     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 801     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 802     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 803     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 804     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 805
 806     // AVX-512 foldable instructions
 807     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 808     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 809     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 810     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 811     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 812     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 813     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 814     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 815     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 816     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 817     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 818     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 819     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 820     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 821     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 822     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 823
 824     // AVX-512 foldable instructions (256-bit versions)
 825     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 826     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 827     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 828     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 829     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 830     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 831     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 832     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 833     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 834     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 835     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 836     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 837
 838     // AVX-512 foldable instructions (256-bit versions)
 839     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 840     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 841     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 842     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 843     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 844     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 845     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 846     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 847     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 848     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 849     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 850
 851     // F16C foldable instructions
 852     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 853     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 854
 855     // AES foldable instructions
 856     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 857     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 858     { X86::VAESIMCrr,             X86::VAESIMCrm,             0 },
 859     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, 0 }
 860   };
 861
 862   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable1) {
 863     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 864                   Entry.RegOp, Entry.MemOp,
 865                   // Index 1, folded load
 866                   Entry.Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 867   }
 868
 869   static const X86MemoryFoldTableEntry MemoryFoldTable2[] = {
 870     { X86::ADC32rr,         X86::ADC32rm,       0 },
 871     { X86::ADC64rr,         X86::ADC64rm,       0 },
 872     { X86::ADD16rr,         X86::ADD16rm,       0 },
 873     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 874     { X86::ADD32rr,         X86::ADD32rm,       0 },
 875     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 876     { X86::ADD64rr,         X86::ADD64rm,       0 },
 877     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 878     { X86::ADD8rr,          X86::ADD8rm,        0 },
 879     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 880     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 881     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 882     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 883     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 884     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 885     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 886     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 887     { X86::AND16rr,         X86::AND16rm,       0 },
 888     { X86::AND32rr,         X86::AND32rm,       0 },
 889     { X86::AND64rr,         X86::AND64rm,       0 },
 890     { X86::AND8rr,          X86::AND8rm,        0 },
 891     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 892     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 893     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 894     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 895     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 896     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 897     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 898     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 899     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 900     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 901     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 902     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 903     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 904     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 905     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 906     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 907     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 908     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 909     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 910     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 911     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 912     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 913     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 914     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 915     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 916     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 917     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 918     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 919     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 920     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 921     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 922     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 923     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 924     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 925     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 926     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 927     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 928     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 929     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 930     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 931     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 932     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 933     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 934     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 935     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 936     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 937     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 938     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 939     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 940     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 941     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 942     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 943     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 944     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 945     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 946     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 947     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 948     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 949     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 950     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 951     { X86::CRC32r32r32,     X86::CRC32r32m32,   0 },
 952     { X86::CRC32r64r64,     X86::CRC32r64m64,   0 },
 953     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 954     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 955     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 956     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 957     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 958     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 959     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 960     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 961
 962     // Do not fold Fs* scalar logical op loads because there are no scalar
 963     // load variants for these instructions. When folded, the load is required
 964     // to be 128-bits, so the load size would not match.
 965
 966     { X86::FvANDNPDrr,      X86::FvANDNPDrm,    TB_ALIGN_16 },
 967     { X86::FvANDNPSrr,      X86::FvANDNPSrm,    TB_ALIGN_16 },
 968     { X86::FvANDPDrr,       X86::FvANDPDrm,     TB_ALIGN_16 },
 969     { X86::FvANDPSrr,       X86::FvANDPSrm,     TB_ALIGN_16 },
 970     { X86::FvORPDrr,        X86::FvORPDrm,      TB_ALIGN_16 },
 971     { X86::FvORPSrr,        X86::FvORPSrm,      TB_ALIGN_16 },
 972     { X86::FvXORPDrr,       X86::FvXORPDrm,     TB_ALIGN_16 },
 973     { X86::FvXORPSrr,       X86::FvXORPSrm,     TB_ALIGN_16 },
 974     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 975     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 976     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 977     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 978     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 979     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 980     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 981     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 982     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 983     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 984     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 985     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 986     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 987     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 988     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 989     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 990     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 991     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 992     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 993     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 994     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
 995     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 996     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 997     { X86::MINSDrr,         X86::MINSDrm,       0 },
 998     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
 999     { X86::MINSSrr,         X86::MINSSrm,       0 },
1000     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
1001     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
1002     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
1003     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
1004     { X86::MULSDrr,         X86::MULSDrm,       0 },
1005     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
1006     { X86::MULSSrr,         X86::MULSSrm,       0 },
1007     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
1008     { X86::OR16rr,          X86::OR16rm,        0 },
1009     { X86::OR32rr,          X86::OR32rm,        0 },
1010     { X86::OR64rr,          X86::OR64rm,        0 },
1011     { X86::OR8rr,           X86::OR8rm,         0 },
1012     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
1013     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
1014     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
1015     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
1016     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
1017     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
1018     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
1019     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
1020     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
1021     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
1022     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
1023     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
1024     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
1025     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
1026     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
1027     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
1028     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
1029     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
1030     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
1031     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
1032     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
1033     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
1034     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
1035     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
1036     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
1037     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
1038     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
1039     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
1040     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
1041     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
1042     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
1043     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
1044     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
1045     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
1046     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
1047     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
1048     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
1049     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
1050     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
1051     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
1052     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
1053     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
1054     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
1055     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
1056     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
1057     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
1058     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
1059     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
1060     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1061     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1062     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1063     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1064     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1065     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1066     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1067     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1068     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1069     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1070     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1071     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1072     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1073     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1074     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1075     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1076     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1077     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1078     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1079     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1080     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1081     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1082     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1083     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1084     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1085     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1086     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1087     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1088     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1089     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1090     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1091     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1092     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1093     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1094     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1095     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1096     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1097     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1098     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1099     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1100     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1101     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1102     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1103     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1104     { X86::ROUNDSDr,        X86::ROUNDSDm,      0 },
1105     { X86::ROUNDSSr,        X86::ROUNDSSm,      0 },
1106     { X86::SBB32rr,         X86::SBB32rm,       0 },
1107     { X86::SBB64rr,         X86::SBB64rm,       0 },
1108     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1109     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1110     { X86::SUB16rr,         X86::SUB16rm,       0 },
1111     { X86::SUB32rr,         X86::SUB32rm,       0 },
1112     { X86::SUB64rr,         X86::SUB64rm,       0 },
1113     { X86::SUB8rr,          X86::SUB8rm,        0 },
1114     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1115     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1116     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1117     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1118     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1119     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1120     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1121     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1122     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1123     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1124     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1125     { X86::XOR16rr,         X86::XOR16rm,       0 },
1126     { X86::XOR32rr,         X86::XOR32rm,       0 },
1127     { X86::XOR64rr,         X86::XOR64rm,       0 },
1128     { X86::XOR8rr,          X86::XOR8rm,        0 },
1129     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1130     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1131
1132     // MMX version of foldable instructions
1133     { X86::MMX_CVTPI2PSirr,   X86::MMX_CVTPI2PSirm,   0 },
1134     { X86::MMX_PACKSSDWirr,   X86::MMX_PACKSSDWirm,   0 },
1135     { X86::MMX_PACKSSWBirr,   X86::MMX_PACKSSWBirm,   0 },
1136     { X86::MMX_PACKUSWBirr,   X86::MMX_PACKUSWBirm,   0 },
1137     { X86::MMX_PADDBirr,      X86::MMX_PADDBirm,      0 },
1138     { X86::MMX_PADDDirr,      X86::MMX_PADDDirm,      0 },
1139     { X86::MMX_PADDQirr,      X86::MMX_PADDQirm,      0 },
1140     { X86::MMX_PADDSBirr,     X86::MMX_PADDSBirm,     0 },
1141     { X86::MMX_PADDSWirr,     X86::MMX_PADDSWirm,     0 },
1142     { X86::MMX_PADDUSBirr,    X86::MMX_PADDUSBirm,    0 },
1143     { X86::MMX_PADDUSWirr,    X86::MMX_PADDUSWirm,    0 },
1144     { X86::MMX_PADDWirr,      X86::MMX_PADDWirm,      0 },
1145     { X86::MMX_PALIGNR64irr,  X86::MMX_PALIGNR64irm,  0 },
1146     { X86::MMX_PANDNirr,      X86::MMX_PANDNirm,      0 },
1147     { X86::MMX_PANDirr,       X86::MMX_PANDirm,       0 },
1148     { X86::MMX_PAVGBirr,      X86::MMX_PAVGBirm,      0 },
1149     { X86::MMX_PAVGWirr,      X86::MMX_PAVGWirm,      0 },
1150     { X86::MMX_PCMPEQBirr,    X86::MMX_PCMPEQBirm,    0 },
1151     { X86::MMX_PCMPEQDirr,    X86::MMX_PCMPEQDirm,    0 },
1152     { X86::MMX_PCMPEQWirr,    X86::MMX_PCMPEQWirm,    0 },
1153     { X86::MMX_PCMPGTBirr,    X86::MMX_PCMPGTBirm,    0 },
1154     { X86::MMX_PCMPGTDirr,    X86::MMX_PCMPGTDirm,    0 },
1155     { X86::MMX_PCMPGTWirr,    X86::MMX_PCMPGTWirm,    0 },
1156     { X86::MMX_PHADDSWrr64,   X86::MMX_PHADDSWrm64,   0 },
1157     { X86::MMX_PHADDWrr64,    X86::MMX_PHADDWrm64,    0 },
1158     { X86::MMX_PHADDrr64,     X86::MMX_PHADDrm64,     0 },
1159     { X86::MMX_PHSUBDrr64,    X86::MMX_PHSUBDrm64,    0 },
1160     { X86::MMX_PHSUBSWrr64,   X86::MMX_PHSUBSWrm64,   0 },
1161     { X86::MMX_PHSUBWrr64,    X86::MMX_PHSUBWrm64,    0 },
1162     { X86::MMX_PINSRWirri,    X86::MMX_PINSRWirmi,    0 },
1163     { X86::MMX_PMADDUBSWrr64, X86::MMX_PMADDUBSWrm64, 0 },
1164     { X86::MMX_PMADDWDirr,    X86::MMX_PMADDWDirm,    0 },
1165     { X86::MMX_PMAXSWirr,     X86::MMX_PMAXSWirm,     0 },
1166     { X86::MMX_PMAXUBirr,     X86::MMX_PMAXUBirm,     0 },
1167     { X86::MMX_PMINSWirr,     X86::MMX_PMINSWirm,     0 },
1168     { X86::MMX_PMINUBirr,     X86::MMX_PMINUBirm,     0 },
1169     { X86::MMX_PMULHRSWrr64,  X86::MMX_PMULHRSWrm64,  0 },
1170     { X86::MMX_PMULHUWirr,    X86::MMX_PMULHUWirm,    0 },
1171     { X86::MMX_PMULHWirr,     X86::MMX_PMULHWirm,     0 },
1172     { X86::MMX_PMULLWirr,     X86::MMX_PMULLWirm,     0 },
1173     { X86::MMX_PMULUDQirr,    X86::MMX_PMULUDQirm,    0 },
1174     { X86::MMX_PORirr,        X86::MMX_PORirm,        0 },
1175     { X86::MMX_PSADBWirr,     X86::MMX_PSADBWirm,     0 },
1176     { X86::MMX_PSHUFBrr64,    X86::MMX_PSHUFBrm64,    0 },
1177     { X86::MMX_PSIGNBrr64,    X86::MMX_PSIGNBrm64,    0 },
1178     { X86::MMX_PSIGNDrr64,    X86::MMX_PSIGNDrm64,    0 },
1179     { X86::MMX_PSIGNWrr64,    X86::MMX_PSIGNWrm64,    0 },
1180     { X86::MMX_PSLLDrr,       X86::MMX_PSLLDrm,       0 },
1181     { X86::MMX_PSLLQrr,       X86::MMX_PSLLQrm,       0 },
1182     { X86::MMX_PSLLWrr,       X86::MMX_PSLLWrm,       0 },
1183     { X86::MMX_PSRADrr,       X86::MMX_PSRADrm,       0 },
1184     { X86::MMX_PSRAWrr,       X86::MMX_PSRAWrm,       0 },
1185     { X86::MMX_PSRLDrr,       X86::MMX_PSRLDrm,       0 },
1186     { X86::MMX_PSRLQrr,       X86::MMX_PSRLQrm,       0 },
1187     { X86::MMX_PSRLWrr,       X86::MMX_PSRLWrm,       0 },
1188     { X86::MMX_PSUBBirr,      X86::MMX_PSUBBirm,      0 },
1189     { X86::MMX_PSUBDirr,      X86::MMX_PSUBDirm,      0 },
1190     { X86::MMX_PSUBQirr,      X86::MMX_PSUBQirm,      0 },
1191     { X86::MMX_PSUBSBirr,     X86::MMX_PSUBSBirm,     0 },
1192     { X86::MMX_PSUBSWirr,     X86::MMX_PSUBSWirm,     0 },
1193     { X86::MMX_PSUBUSBirr,    X86::MMX_PSUBUSBirm,    0 },
1194     { X86::MMX_PSUBUSWirr,    X86::MMX_PSUBUSWirm,    0 },
1195     { X86::MMX_PSUBWirr,      X86::MMX_PSUBWirm,      0 },
1196     { X86::MMX_PUNPCKHBWirr,  X86::MMX_PUNPCKHBWirm,  0 },
1197     { X86::MMX_PUNPCKHDQirr,  X86::MMX_PUNPCKHDQirm,  0 },
1198     { X86::MMX_PUNPCKHWDirr,  X86::MMX_PUNPCKHWDirm,  0 },
1199     { X86::MMX_PUNPCKLBWirr,  X86::MMX_PUNPCKLBWirm,  0 },
1200     { X86::MMX_PUNPCKLDQirr,  X86::MMX_PUNPCKLDQirm,  0 },
1201     { X86::MMX_PUNPCKLWDirr,  X86::MMX_PUNPCKLWDirm,  0 },
1202     { X86::MMX_PXORirr,       X86::MMX_PXORirm,       0 },
1203
1204     // 3DNow! version of foldable instructions
1205     { X86::PAVGUSBrr,         X86::PAVGUSBrm,         0 },
1206     { X86::PFACCrr,           X86::PFACCrm,           0 },
1207     { X86::PFADDrr,           X86::PFADDrm,           0 },
1208     { X86::PFCMPEQrr,         X86::PFCMPEQrm,         0 },
1209     { X86::PFCMPGErr,         X86::PFCMPGErm,         0 },
1210     { X86::PFCMPGTrr,         X86::PFCMPGTrm,         0 },
1211     { X86::PFMAXrr,           X86::PFMAXrm,           0 },
1212     { X86::PFMINrr,           X86::PFMINrm,           0 },
1213     { X86::PFMULrr,           X86::PFMULrm,           0 },
1214     { X86::PFNACCrr,          X86::PFNACCrm,          0 },
1215     { X86::PFPNACCrr,         X86::PFPNACCrm,         0 },
1216     { X86::PFRCPIT1rr,        X86::PFRCPIT1rm,        0 },
1217     { X86::PFRCPIT2rr,        X86::PFRCPIT2rm,        0 },
1218     { X86::PFRSQIT1rr,        X86::PFRSQIT1rm,        0 },
1219     { X86::PFSUBrr,           X86::PFSUBrm,           0 },
1220     { X86::PFSUBRrr,          X86::PFSUBRrm,          0 },
1221     { X86::PMULHRWrr,         X86::PMULHRWrm,         0 },
1222
1223     // AVX 128-bit versions of foldable instructions
1224     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1225     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1226     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1227     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1228     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1229     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1230     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1231     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1232     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1233     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1234     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1235     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1236     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1237     { X86::VRCPSSr_Int,       X86::VRCPSSm_Int,        0 },
1238     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1239     { X86::VRSQRTSSr_Int,     X86::VRSQRTSSm_Int,      0 },
1240     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1241     { X86::VSQRTSDr_Int,      X86::VSQRTSDm_Int,       0 },
1242     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1243     { X86::VSQRTSSr_Int,      X86::VSQRTSSm_Int,       0 },
1244     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1245     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1246     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1247     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1248     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1249     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1250     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1251     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1252     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1253     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1254     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1255     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1256     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1257     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1258     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1259     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1260     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1261     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1262     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1263     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1264     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1265     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1266     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1267     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1268     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1269     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1270     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1271     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1272     // Do not fold VFs* loads because there are no scalar load variants for
1273     // these instructions. When folded, the load is required to be 128-bits, so
1274     // the load size would not match.
1275     { X86::VFvANDNPDrr,       X86::VFvANDNPDrm,        0 },
1276     { X86::VFvANDNPSrr,       X86::VFvANDNPSrm,        0 },
1277     { X86::VFvANDPDrr,        X86::VFvANDPDrm,         0 },
1278     { X86::VFvANDPSrr,        X86::VFvANDPSrm,         0 },
1279     { X86::VFvORPDrr,         X86::VFvORPDrm,          0 },
1280     { X86::VFvORPSrr,         X86::VFvORPSrm,          0 },
1281     { X86::VFvXORPDrr,        X86::VFvXORPDrm,         0 },
1282     { X86::VFvXORPSrr,        X86::VFvXORPSrm,         0 },
1283     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1284     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1285     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1286     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1287     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1288     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1289     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1290     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1291     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1292     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1293     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1294     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1295     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1296     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1297     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1298     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1299     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1300     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1301     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1302     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1303     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1304     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1305     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1306     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1307     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1308     { X86::VORPDrr,           X86::VORPDrm,            0 },
1309     { X86::VORPSrr,           X86::VORPSrm,            0 },
1310     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1311     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1312     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1313     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1314     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1315     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1316     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1317     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1318     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1319     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1320     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1321     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1322     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1323     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1324     { X86::VPANDrr,           X86::VPANDrm,            0 },
1325     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1326     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1327     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1328     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1329     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1330     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1331     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1332     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1333     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1334     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1335     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1336     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1337     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1338     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1339     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1340     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1341     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1342     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1343     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1344     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1345     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1346     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1347     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1348     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1349     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1350     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1351     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1352     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1353     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1354     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1355     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1356     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1357     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1358     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1359     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1360     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1361     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1362     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1363     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1364     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1365     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1366     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1367     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1368     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1369     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1370     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1371     { X86::VPORrr,            X86::VPORrm,             0 },
1372     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1373     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1374     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1375     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1376     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1377     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1378     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1379     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1380     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1381     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1382     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1383     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1384     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1385     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1386     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1387     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1388     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1389     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1390     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1391     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1392     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1393     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1394     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1395     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1396     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1397     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1398     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1399     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1400     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1401     { X86::VPXORrr,           X86::VPXORrm,            0 },
1402     { X86::VROUNDSDr,         X86::VROUNDSDm,          0 },
1403     { X86::VROUNDSSr,         X86::VROUNDSSm,          0 },
1404     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1405     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1406     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1407     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1408     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1409     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1410     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1411     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1412     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1413     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1414     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1415     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1416     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1417     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1418
1419     // AVX 256-bit foldable instructions
1420     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1421     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1422     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1423     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1424     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1425     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1426     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1427     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1428     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1429     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1430     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1431     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1432     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1433     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1434     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1435     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1436     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1437     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1438     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1439     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1440     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1441     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1442     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1443     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1444     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1445     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1446     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1447     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1448     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1449     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1450     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1451     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1452     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1453     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1454     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1455     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1456     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1457     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1458     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1459     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1460     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1461     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1462     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1463
1464     // AVX2 foldable instructions
1465     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1466     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1467     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1468     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1469     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1470     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1471     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1472     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1473     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1474     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1475     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1476     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1477     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1478     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1479     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1480     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1481     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1482     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1483     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1484     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1485     { X86::VPBLENDVBYrr,      X86::VPBLENDVBYrm,       0 },
1486     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1487     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1488     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1489     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1490     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1491     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1492     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1493     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1494     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1495     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1496     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1497     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1498     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1499     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1500     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1501     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1502     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1503     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1504     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1505     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1506     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1507     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1508     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1509     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1510     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1511     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1512     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1513     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1514     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1515     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1516     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1517     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1518     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1519     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1520     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1521     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1522     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1523     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1524     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1525     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1526     { X86::VPORYrr,           X86::VPORYrm,            0 },
1527     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1528     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1529     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1530     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1531     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1532     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1533     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1534     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1535     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1536     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1537     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1538     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1539     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1540     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1541     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1542     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1543     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1544     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1545     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1546     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1547     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1548     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1549     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1550     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1551     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1552     { X86::VPSUBQYrr,         X86::VPSUBQYrm,          0 },
1553     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1554     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1555     { X86::VPSUBUSBYrr,       X86::VPSUBUSBYrm,        0 },
1556     { X86::VPSUBUSWYrr,       X86::VPSUBUSWYrm,        0 },
1557     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1558     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1559     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1560     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1561     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1562     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1563     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1564     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1565     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1566     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1567
1568     // FMA4 foldable patterns
1569     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        TB_ALIGN_NONE },
1570     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        TB_ALIGN_NONE },
1571     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_NONE },
1572     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_NONE },
1573     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_NONE },
1574     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_NONE },
1575     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       TB_ALIGN_NONE },
1576     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       TB_ALIGN_NONE },
1577     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_NONE },
1578     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_NONE },
1579     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_NONE },
1580     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_NONE },
1581     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        TB_ALIGN_NONE },
1582     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        TB_ALIGN_NONE },
1583     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_NONE },
1584     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_NONE },
1585     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_NONE },
1586     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_NONE },
1587     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       TB_ALIGN_NONE },
1588     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       TB_ALIGN_NONE },
1589     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_NONE },
1590     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_NONE },
1591     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_NONE },
1592     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_NONE },
1593     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_NONE },
1594     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_NONE },
1595     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_NONE },
1596     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_NONE },
1597     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_NONE },
1598     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_NONE },
1599     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_NONE },
1600     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_NONE },
1601
1602     // XOP foldable instructions
1603     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1604     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1605     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1606     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1607     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1608     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1609     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1610     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1611     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1612     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1613     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1614     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1615     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1616     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1617     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1618     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1619     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1620     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1621     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1622     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1623     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1624     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1625     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1626     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1627     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1628     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1629     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1630     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1631     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1632     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1633     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1634     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1635     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1636     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1637     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1638     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1639     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1640     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1641     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1642
1643     // BMI/BMI2 foldable instructions
1644     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1645     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1646     { X86::MULX32rr,          X86::MULX32rm,            0 },
1647     { X86::MULX64rr,          X86::MULX64rm,            0 },
1648     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1649     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1650     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1651     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1652
1653     // AVX-512 foldable instructions
1654     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1655     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1656     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1657     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1658     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1659     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1660     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1661     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1662     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1663     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1664     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1665     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1666     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1667     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1668     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1669     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1670     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1671     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1672     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1673     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1674     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1675     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1676     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1677     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1678     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1679     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1680     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1681     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1682     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1683     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1684     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1685     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1686     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1687     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1688     { X86::VALIGNQZrri,       X86::VALIGNQZrmi,         0 },
1689     { X86::VALIGNDZrri,       X86::VALIGNDZrmi,         0 },
1690     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1691     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1692     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1693
1694     // AVX-512{F,VL} foldable instructions
1695     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1696     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1697     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1698
1699     // AVX-512{F,VL} foldable instructions
1700     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1701     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1702     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1703     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1704
1705     // AES foldable instructions
1706     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1707     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1708     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1709     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1710     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1711     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1712     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1713     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1714
1715     // SHA foldable instructions
1716     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1717     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1718     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1719     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1720     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1721     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1722     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1723   };
1724
1725   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2) {
1726     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1727                   Entry.RegOp, Entry.MemOp,
1728                   // Index 2, folded load
1729                   Entry.Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1730   }
1731
1732   static const X86MemoryFoldTableEntry MemoryFoldTable3[] = {
1733     // FMA foldable instructions
1734     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1735     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1736     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1737     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1738     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1739     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1740
1741     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1742     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1743     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1744     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1745     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1746     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1747     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1748     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1749     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1750     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1751     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1752     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1753
1754     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1755     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1756     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1757     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1758     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1759     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1760
1761     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1762     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1763     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1764     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1765     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1766     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1767     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1768     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1769     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1770     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1771     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1772     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1773
1774     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1775     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1776     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1777     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1778     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1779     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1780
1781     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1782     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1783     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1784     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1785     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1786     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1787     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1788     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1789     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1790     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1791     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1792     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1793
1794     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1795     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1796     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1797     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1798     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1799     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1800
1801     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1802     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1803     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1804     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1805     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1806     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1807     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1808     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1809     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1810     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1811     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1812     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1813
1814     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1815     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1816     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1817     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1818     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1819     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1820     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1821     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1822     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1823     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1824     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1825     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1826
1827     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1828     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1829     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1830     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1831     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1832     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1833     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1834     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1835     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1836     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1837     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1838     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1839
1840     // FMA4 foldable patterns
1841     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           TB_ALIGN_NONE },
1842     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           TB_ALIGN_NONE },
1843     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_NONE },
1844     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_NONE },
1845     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_NONE },
1846     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_NONE },
1847     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          TB_ALIGN_NONE },
1848     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          TB_ALIGN_NONE },
1849     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_NONE },
1850     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_NONE },
1851     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_NONE },
1852     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_NONE },
1853     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           TB_ALIGN_NONE },
1854     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           TB_ALIGN_NONE },
1855     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_NONE },
1856     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_NONE },
1857     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_NONE },
1858     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_NONE },
1859     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          TB_ALIGN_NONE },
1860     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          TB_ALIGN_NONE },
1861     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_NONE },
1862     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_NONE },
1863     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_NONE },
1864     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_NONE },
1865     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_NONE },
1866     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_NONE },
1867     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_NONE },
1868     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_NONE },
1869     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_NONE },
1870     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_NONE },
1871     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_NONE },
1872     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_NONE },
1873
1874     // XOP foldable instructions
1875     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1876     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1877     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1878     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1879     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1880     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1881     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1882
1883     // AVX-512 VPERMI instructions with 3 source operands.
1884     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1885     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1886     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1887     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1888     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1889     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1890     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1891     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1892     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1893     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1894     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1895     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1896     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1897      // AVX-512 arithmetic instructions
1898     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1899     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1900     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1901     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1902     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1903     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1904     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1905     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1906     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1907     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1908     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1909     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1910     // AVX-512{F,VL} arithmetic instructions 256-bit
1911     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1912     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1913     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1914     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1915     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1916     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1917     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1918     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1919     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1920     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1921     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1922     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1923     // AVX-512{F,VL} arithmetic instructions 128-bit
1924     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1925     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1926     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1927     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1928     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1929     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1930     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1931     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1932     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1933     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1934     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1935     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1936   };
1937
1938   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable3) {
1939     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1940                   Entry.RegOp, Entry.MemOp,
1941                   // Index 3, folded load
1942                   Entry.Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1943   }
1944
1945   static const X86MemoryFoldTableEntry MemoryFoldTable4[] = {
1946      // AVX-512 foldable instructions
1947     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1948     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1949     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1950     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1951     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1952     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1953     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1954     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1955     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1956     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1957     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1958     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1959     // AVX-512{F,VL} foldable instructions 256-bit
1960     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1961     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1962     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1963     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1964     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1965     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1966     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1967     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1968     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1969     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1970     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1971     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1972     // AVX-512{F,VL} foldable instructions 128-bit
1973     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1974     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1975     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1976     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1977     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1978     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1979     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1980     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1981     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1982     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1983     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1984     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1985   };
1986
1987   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable4) {
1988     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1989                   Entry.RegOp, Entry.MemOp,
1990                   // Index 4, folded load
1991                   Entry.Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1992   }
1993 }
1994
1995 void
1996 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1997                             MemOp2RegOpTableType &M2RTable,
1998                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1999     if ((Flags & TB_NO_FORWARD) == 0) {
2000       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
2001       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
2002     }
2003     if ((Flags & TB_NO_REVERSE) == 0) {
2004       assert(!M2RTable.count(MemOp) &&
2005            "Duplicated entries in unfolding maps?");
2006       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
2007     }
2008 }
2009
2010 bool
2011 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
2012                                     unsigned &SrcReg, unsigned &DstReg,
2013                                     unsigned &SubIdx) const {
2014   switch (MI.getOpcode()) {
2015   default: break;
2016   case X86::MOVSX16rr8:
2017   case X86::MOVZX16rr8:
2018   case X86::MOVSX32rr8:
2019   case X86::MOVZX32rr8:
2020   case X86::MOVSX64rr8:
2021     if (!Subtarget.is64Bit())
2022       // It's not always legal to reference the low 8-bit of the larger
2023       // register in 32-bit mode.
2024       return false;
2025   case X86::MOVSX32rr16:
2026   case X86::MOVZX32rr16:
2027   case X86::MOVSX64rr16:
2028   case X86::MOVSX64rr32: {
2029     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
2030       // Be conservative.
2031       return false;
2032     SrcReg = MI.getOperand(1).getReg();
2033     DstReg = MI.getOperand(0).getReg();
2034     switch (MI.getOpcode()) {
2035     default: llvm_unreachable("Unreachable!");
2036     case X86::MOVSX16rr8:
2037     case X86::MOVZX16rr8:
2038     case X86::MOVSX32rr8:
2039     case X86::MOVZX32rr8:
2040     case X86::MOVSX64rr8:
2041       SubIdx = X86::sub_8bit;
2042       break;
2043     case X86::MOVSX32rr16:
2044     case X86::MOVZX32rr16:
2045     case X86::MOVSX64rr16:
2046       SubIdx = X86::sub_16bit;
2047       break;
2048     case X86::MOVSX64rr32:
2049       SubIdx = X86::sub_32bit;
2050       break;
2051     }
2052     return true;
2053   }
2054   }
2055   return false;
2056 }
2057
2058 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
2059   const MachineFunction *MF = MI->getParent()->getParent();
2060   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
2061
2062   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
2063       MI->getOpcode() == getCallFrameDestroyOpcode()) {
2064     unsigned StackAlign = TFI->getStackAlignment();
2065     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
2066                  StackAlign;
2067
2068     SPAdj -= MI->getOperand(1).getImm();
2069
2070     if (MI->getOpcode() == getCallFrameSetupOpcode())
2071       return SPAdj;
2072     else
2073       return -SPAdj;
2074   }
2075
2076   // To know whether a call adjusts the stack, we need information
2077   // that is bound to the following ADJCALLSTACKUP pseudo.
2078   // Look for the next ADJCALLSTACKUP that follows the call.
2079   if (MI->isCall()) {
2080     const MachineBasicBlock* MBB = MI->getParent();
2081     auto I = ++MachineBasicBlock::const_iterator(MI);
2082     for (auto E = MBB->end(); I != E; ++I) {
2083       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
2084           I->isCall())
2085         break;
2086     }
2087
2088     // If we could not find a frame destroy opcode, then it has already
2089     // been simplified, so we don't care.
2090     if (I->getOpcode() != getCallFrameDestroyOpcode())
2091       return 0;
2092
2093     return -(I->getOperand(1).getImm());
2094   }
2095
2096   // Currently handle only PUSHes we can reasonably expect to see
2097   // in call sequences
2098   switch (MI->getOpcode()) {
2099   default:
2100     return 0;
2101   case X86::PUSH32i8:
2102   case X86::PUSH32r:
2103   case X86::PUSH32rmm:
2104   case X86::PUSH32rmr:
2105   case X86::PUSHi32:
2106     return 4;
2107   }
2108 }
2109
2110 /// Return true and the FrameIndex if the specified
2111 /// operand and follow operands form a reference to the stack frame.
2112 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
2113                                   int &FrameIndex) const {
2114   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
2115       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
2116       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
2117       MI->getOperand(Op+X86::AddrDisp).isImm() &&
2118       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
2119       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
2120       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
2121     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
2122     return true;
2123   }
2124   return false;
2125 }
2126
2127 static bool isFrameLoadOpcode(int Opcode) {
2128   switch (Opcode) {
2129   default:
2130     return false;
2131   case X86::MOV8rm:
2132   case X86::MOV16rm:
2133   case X86::MOV32rm:
2134   case X86::MOV64rm:
2135   case X86::LD_Fp64m:
2136   case X86::MOVSSrm:
2137   case X86::MOVSDrm:
2138   case X86::MOVAPSrm:
2139   case X86::MOVAPDrm:
2140   case X86::MOVDQArm:
2141   case X86::VMOVSSrm:
2142   case X86::VMOVSDrm:
2143   case X86::VMOVAPSrm:
2144   case X86::VMOVAPDrm:
2145   case X86::VMOVDQArm:
2146   case X86::VMOVUPSYrm:
2147   case X86::VMOVAPSYrm:
2148   case X86::VMOVUPDYrm:
2149   case X86::VMOVAPDYrm:
2150   case X86::VMOVDQUYrm:
2151   case X86::VMOVDQAYrm:
2152   case X86::MMX_MOVD64rm:
2153   case X86::MMX_MOVQ64rm:
2154   case X86::VMOVAPSZrm:
2155   case X86::VMOVUPSZrm:
2156     return true;
2157   }
2158 }
2159
2160 static bool isFrameStoreOpcode(int Opcode) {
2161   switch (Opcode) {
2162   default: break;
2163   case X86::MOV8mr:
2164   case X86::MOV16mr:
2165   case X86::MOV32mr:
2166   case X86::MOV64mr:
2167   case X86::ST_FpP64m:
2168   case X86::MOVSSmr:
2169   case X86::MOVSDmr:
2170   case X86::MOVAPSmr:
2171   case X86::MOVAPDmr:
2172   case X86::MOVDQAmr:
2173   case X86::VMOVSSmr:
2174   case X86::VMOVSDmr:
2175   case X86::VMOVAPSmr:
2176   case X86::VMOVAPDmr:
2177   case X86::VMOVDQAmr:
2178   case X86::VMOVUPSYmr:
2179   case X86::VMOVAPSYmr:
2180   case X86::VMOVUPDYmr:
2181   case X86::VMOVAPDYmr:
2182   case X86::VMOVDQUYmr:
2183   case X86::VMOVDQAYmr:
2184   case X86::VMOVUPSZmr:
2185   case X86::VMOVAPSZmr:
2186   case X86::MMX_MOVD64mr:
2187   case X86::MMX_MOVQ64mr:
2188   case X86::MMX_MOVNTQmr:
2189     return true;
2190   }
2191   return false;
2192 }
2193
2194 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2195                                            int &FrameIndex) const {
2196   if (isFrameLoadOpcode(MI->getOpcode()))
2197     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2198       return MI->getOperand(0).getReg();
2199   return 0;
2200 }
2201
2202 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2203                                                  int &FrameIndex) const {
2204   if (isFrameLoadOpcode(MI->getOpcode())) {
2205     unsigned Reg;
2206     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2207       return Reg;
2208     // Check for post-frame index elimination operations
2209     const MachineMemOperand *Dummy;
2210     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2211   }
2212   return 0;
2213 }
2214
2215 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2216                                           int &FrameIndex) const {
2217   if (isFrameStoreOpcode(MI->getOpcode()))
2218     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2219         isFrameOperand(MI, 0, FrameIndex))
2220       return MI->getOperand(X86::AddrNumOperands).getReg();
2221   return 0;
2222 }
2223
2224 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2225                                                 int &FrameIndex) const {
2226   if (isFrameStoreOpcode(MI->getOpcode())) {
2227     unsigned Reg;
2228     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2229       return Reg;
2230     // Check for post-frame index elimination operations
2231     const MachineMemOperand *Dummy;
2232     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2233   }
2234   return 0;
2235 }
2236
2237 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
2238 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2239   // Don't waste compile time scanning use-def chains of physregs.
2240   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2241     return false;
2242   bool isPICBase = false;
2243   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2244          E = MRI.def_instr_end(); I != E; ++I) {
2245     MachineInstr *DefMI = &*I;
2246     if (DefMI->getOpcode() != X86::MOVPC32r)
2247       return false;
2248     assert(!isPICBase && "More than one PIC base?");
2249     isPICBase = true;
2250   }
2251   return isPICBase;
2252 }
2253
2254 bool
2255 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2256                                                 AliasAnalysis *AA) const {
2257   switch (MI->getOpcode()) {
2258   default: break;
2259   case X86::MOV8rm:
2260   case X86::MOV16rm:
2261   case X86::MOV32rm:
2262   case X86::MOV64rm:
2263   case X86::LD_Fp64m:
2264   case X86::MOVSSrm:
2265   case X86::MOVSDrm:
2266   case X86::MOVAPSrm:
2267   case X86::MOVUPSrm:
2268   case X86::MOVAPDrm:
2269   case X86::MOVDQArm:
2270   case X86::MOVDQUrm:
2271   case X86::VMOVSSrm:
2272   case X86::VMOVSDrm:
2273   case X86::VMOVAPSrm:
2274   case X86::VMOVUPSrm:
2275   case X86::VMOVAPDrm:
2276   case X86::VMOVDQArm:
2277   case X86::VMOVDQUrm:
2278   case X86::VMOVAPSYrm:
2279   case X86::VMOVUPSYrm:
2280   case X86::VMOVAPDYrm:
2281   case X86::VMOVDQAYrm:
2282   case X86::VMOVDQUYrm:
2283   case X86::MMX_MOVD64rm:
2284   case X86::MMX_MOVQ64rm:
2285   case X86::FsVMOVAPSrm:
2286   case X86::FsVMOVAPDrm:
2287   case X86::FsMOVAPSrm:
2288   case X86::FsMOVAPDrm: {
2289     // Loads from constant pools are trivially rematerializable.
2290     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2291         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2292         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2293         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2294         MI->isInvariantLoad(AA)) {
2295       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2296       if (BaseReg == 0 || BaseReg == X86::RIP)
2297         return true;
2298       // Allow re-materialization of PIC load.
2299       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2300         return false;
2301       const MachineFunction &MF = *MI->getParent()->getParent();
2302       const MachineRegisterInfo &MRI = MF.getRegInfo();
2303       return regIsPICBase(BaseReg, MRI);
2304     }
2305     return false;
2306   }
2307
2308   case X86::LEA32r:
2309   case X86::LEA64r: {
2310     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2311         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2312         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2313         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2314       // lea fi#, lea GV, etc. are all rematerializable.
2315       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2316         return true;
2317       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2318       if (BaseReg == 0)
2319         return true;
2320       // Allow re-materialization of lea PICBase + x.
2321       const MachineFunction &MF = *MI->getParent()->getParent();
2322       const MachineRegisterInfo &MRI = MF.getRegInfo();
2323       return regIsPICBase(BaseReg, MRI);
2324     }
2325     return false;
2326   }
2327   }
2328
2329   // All other instructions marked M_REMATERIALIZABLE are always trivially
2330   // rematerializable.
2331   return true;
2332 }
2333
2334 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2335                                          MachineBasicBlock::iterator I) const {
2336   MachineBasicBlock::iterator E = MBB.end();
2337
2338   // For compile time consideration, if we are not able to determine the
2339   // safety after visiting 4 instructions in each direction, we will assume
2340   // it's not safe.
2341   MachineBasicBlock::iterator Iter = I;
2342   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2343     bool SeenDef = false;
2344     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2345       MachineOperand &MO = Iter->getOperand(j);
2346       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2347         SeenDef = true;
2348       if (!MO.isReg())
2349         continue;
2350       if (MO.getReg() == X86::EFLAGS) {
2351         if (MO.isUse())
2352           return false;
2353         SeenDef = true;
2354       }
2355     }
2356
2357     if (SeenDef)
2358       // This instruction defines EFLAGS, no need to look any further.
2359       return true;
2360     ++Iter;
2361     // Skip over DBG_VALUE.
2362     while (Iter != E && Iter->isDebugValue())
2363       ++Iter;
2364   }
2365
2366   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2367   // live in.
2368   if (Iter == E) {
2369     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2370            SE = MBB.succ_end(); SI != SE; ++SI)
2371       if ((*SI)->isLiveIn(X86::EFLAGS))
2372         return false;
2373     return true;
2374   }
2375
2376   MachineBasicBlock::iterator B = MBB.begin();
2377   Iter = I;
2378   for (unsigned i = 0; i < 4; ++i) {
2379     // If we make it to the beginning of the block, it's safe to clobber
2380     // EFLAGS iff EFLAGS is not live-in.
2381     if (Iter == B)
2382       return !MBB.isLiveIn(X86::EFLAGS);
2383
2384     --Iter;
2385     // Skip over DBG_VALUE.
2386     while (Iter != B && Iter->isDebugValue())
2387       --Iter;
2388
2389     bool SawKill = false;
2390     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2391       MachineOperand &MO = Iter->getOperand(j);
2392       // A register mask may clobber EFLAGS, but we should still look for a
2393       // live EFLAGS def.
2394       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2395         SawKill = true;
2396       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2397         if (MO.isDef()) return MO.isDead();
2398         if (MO.isKill()) SawKill = true;
2399       }
2400     }
2401
2402     if (SawKill)
2403       // This instruction kills EFLAGS and doesn't redefine it, so
2404       // there's no need to look further.
2405       return true;
2406   }
2407
2408   // Conservative answer.
2409   return false;
2410 }
2411
2412 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2413                                  MachineBasicBlock::iterator I,
2414                                  unsigned DestReg, unsigned SubIdx,
2415                                  const MachineInstr *Orig,
2416                                  const TargetRegisterInfo &TRI) const {
2417   // MOV32r0 is implemented with a xor which clobbers condition code.
2418   // Re-materialize it as movri instructions to avoid side effects.
2419   unsigned Opc = Orig->getOpcode();
2420   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2421     DebugLoc DL = Orig->getDebugLoc();
2422     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2423       .addImm(0);
2424   } else {
2425     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2426     MBB.insert(I, MI);
2427   }
2428
2429   MachineInstr *NewMI = std::prev(I);
2430   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2431 }
2432
2433 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
2434 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2435   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2436     MachineOperand &MO = MI->getOperand(i);
2437     if (MO.isReg() && MO.isDef() &&
2438         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2439       return true;
2440     }
2441   }
2442   return false;
2443 }
2444
2445 /// Check whether the shift count for a machine operand is non-zero.
2446 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2447                                               unsigned ShiftAmtOperandIdx) {
2448   // The shift count is six bits with the REX.W prefix and five bits without.
2449   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2450   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2451   return Imm & ShiftCountMask;
2452 }
2453
2454 /// Check whether the given shift count is appropriate
2455 /// can be represented by a LEA instruction.
2456 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2457   // Left shift instructions can be transformed into load-effective-address
2458   // instructions if we can encode them appropriately.
2459   // A LEA instruction utilizes a SIB byte to encode its scale factor.
2460   // The SIB.scale field is two bits wide which means that we can encode any
2461   // shift amount less than 4.
2462   return ShAmt < 4 && ShAmt > 0;
2463 }
2464
2465 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2466                                   unsigned Opc, bool AllowSP,
2467                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2468                                   MachineOperand &ImplicitOp) const {
2469   MachineFunction &MF = *MI->getParent()->getParent();
2470   const TargetRegisterClass *RC;
2471   if (AllowSP) {
2472     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2473   } else {
2474     RC = Opc != X86::LEA32r ?
2475       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2476   }
2477   unsigned SrcReg = Src.getReg();
2478
2479   // For both LEA64 and LEA32 the register already has essentially the right
2480   // type (32-bit or 64-bit) we may just need to forbid SP.
2481   if (Opc != X86::LEA64_32r) {
2482     NewSrc = SrcReg;
2483     isKill = Src.isKill();
2484     isUndef = Src.isUndef();
2485
2486     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2487         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2488       return false;
2489
2490     return true;
2491   }
2492
2493   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2494   // another we need to add 64-bit registers to the final MI.
2495   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2496     ImplicitOp = Src;
2497     ImplicitOp.setImplicit();
2498
2499     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2500     MachineBasicBlock::LivenessQueryResult LQR =
2501       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2502
2503     switch (LQR) {
2504     case MachineBasicBlock::LQR_Unknown:
2505       // We can't give sane liveness flags to the instruction, abandon LEA
2506       // formation.
2507       return false;
2508     case MachineBasicBlock::LQR_Live:
2509       isKill = MI->killsRegister(SrcReg);
2510       isUndef = false;
2511       break;
2512     default:
2513       // The physreg itself is dead, so we have to use it as an <undef>.
2514       isKill = false;
2515       isUndef = true;
2516       break;
2517     }
2518   } else {
2519     // Virtual register of the wrong class, we have to create a temporary 64-bit
2520     // vreg to feed into the LEA.
2521     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2522     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2523             get(TargetOpcode::COPY))
2524       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2525         .addOperand(Src);
2526
2527     // Which is obviously going to be dead after we're done with it.
2528     isKill = true;
2529     isUndef = false;
2530   }
2531
2532   // We've set all the parameters without issue.
2533   return true;
2534 }
2535
2536 /// Helper for convertToThreeAddress when 16-bit LEA is disabled, use 32-bit
2537 /// LEA to form 3-address code by promoting to a 32-bit superregister and then
2538 /// truncating back down to a 16-bit subregister.
2539 MachineInstr *
2540 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2541                                            MachineFunction::iterator &MFI,
2542                                            MachineBasicBlock::iterator &MBBI,
2543                                            LiveVariables *LV) const {
2544   MachineInstr *MI = MBBI;
2545   unsigned Dest = MI->getOperand(0).getReg();
2546   unsigned Src = MI->getOperand(1).getReg();
2547   bool isDead = MI->getOperand(0).isDead();
2548   bool isKill = MI->getOperand(1).isKill();
2549
2550   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2551   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2552   unsigned Opc, leaInReg;
2553   if (Subtarget.is64Bit()) {
2554     Opc = X86::LEA64_32r;
2555     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2556   } else {
2557     Opc = X86::LEA32r;
2558     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2559   }
2560
2561   // Build and insert into an implicit UNDEF value. This is OK because
2562   // well be shifting and then extracting the lower 16-bits.
2563   // This has the potential to cause partial register stall. e.g.
2564   //   movw    (%rbp,%rcx,2), %dx
2565   //   leal    -65(%rdx), %esi
2566   // But testing has shown this *does* help performance in 64-bit mode (at
2567   // least on modern x86 machines).
2568   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2569   MachineInstr *InsMI =
2570     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2571     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2572     .addReg(Src, getKillRegState(isKill));
2573
2574   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2575                                     get(Opc), leaOutReg);
2576   switch (MIOpc) {
2577   default: llvm_unreachable("Unreachable!");
2578   case X86::SHL16ri: {
2579     unsigned ShAmt = MI->getOperand(2).getImm();
2580     MIB.addReg(0).addImm(1 << ShAmt)
2581        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2582     break;
2583   }
2584   case X86::INC16r:
2585     addRegOffset(MIB, leaInReg, true, 1);
2586     break;
2587   case X86::DEC16r:
2588     addRegOffset(MIB, leaInReg, true, -1);
2589     break;
2590   case X86::ADD16ri:
2591   case X86::ADD16ri8:
2592   case X86::ADD16ri_DB:
2593   case X86::ADD16ri8_DB:
2594     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2595     break;
2596   case X86::ADD16rr:
2597   case X86::ADD16rr_DB: {
2598     unsigned Src2 = MI->getOperand(2).getReg();
2599     bool isKill2 = MI->getOperand(2).isKill();
2600     unsigned leaInReg2 = 0;
2601     MachineInstr *InsMI2 = nullptr;
2602     if (Src == Src2) {
2603       // ADD16rr %reg1028<kill>, %reg1028
2604       // just a single insert_subreg.
2605       addRegReg(MIB, leaInReg, true, leaInReg, false);
2606     } else {
2607       if (Subtarget.is64Bit())
2608         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2609       else
2610         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2611       // Build and insert into an implicit UNDEF value. This is OK because
2612       // well be shifting and then extracting the lower 16-bits.
2613       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2614       InsMI2 =
2615         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2616         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2617         .addReg(Src2, getKillRegState(isKill2));
2618       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2619     }
2620     if (LV && isKill2 && InsMI2)
2621       LV->replaceKillInstruction(Src2, MI, InsMI2);
2622     break;
2623   }
2624   }
2625
2626   MachineInstr *NewMI = MIB;
2627   MachineInstr *ExtMI =
2628     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2629     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2630     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2631
2632   if (LV) {
2633     // Update live variables
2634     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2635     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2636     if (isKill)
2637       LV->replaceKillInstruction(Src, MI, InsMI);
2638     if (isDead)
2639       LV->replaceKillInstruction(Dest, MI, ExtMI);
2640   }
2641
2642   return ExtMI;
2643 }
2644
2645 /// This method must be implemented by targets that
2646 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2647 /// may be able to convert a two-address instruction into a true
2648 /// three-address instruction on demand.  This allows the X86 target (for
2649 /// example) to convert ADD and SHL instructions into LEA instructions if they
2650 /// would require register copies due to two-addressness.
2651 ///
2652 /// This method returns a null pointer if the transformation cannot be
2653 /// performed, otherwise it returns the new instruction.
2654 ///
2655 MachineInstr *
2656 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2657                                     MachineBasicBlock::iterator &MBBI,
2658                                     LiveVariables *LV) const {
2659   MachineInstr *MI = MBBI;
2660
2661   // The following opcodes also sets the condition code register(s). Only
2662   // convert them to equivalent lea if the condition code register def's
2663   // are dead!
2664   if (hasLiveCondCodeDef(MI))
2665     return nullptr;
2666
2667   MachineFunction &MF = *MI->getParent()->getParent();
2668   // All instructions input are two-addr instructions.  Get the known operands.
2669   const MachineOperand &Dest = MI->getOperand(0);
2670   const MachineOperand &Src = MI->getOperand(1);
2671
2672   MachineInstr *NewMI = nullptr;
2673   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2674   // we have better subtarget support, enable the 16-bit LEA generation here.
2675   // 16-bit LEA is also slow on Core2.
2676   bool DisableLEA16 = true;
2677   bool is64Bit = Subtarget.is64Bit();
2678
2679   unsigned MIOpc = MI->getOpcode();
2680   switch (MIOpc) {
2681   default: return nullptr;
2682   case X86::SHL64ri: {
2683     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2684     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2685     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2686
2687     // LEA can't handle RSP.
2688     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2689         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2690                                            &X86::GR64_NOSPRegClass))
2691       return nullptr;
2692
2693     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2694       .addOperand(Dest)
2695       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2696     break;
2697   }
2698   case X86::SHL32ri: {
2699     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2700     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2701     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2702
2703     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2704
2705     // LEA can't handle ESP.
2706     bool isKill, isUndef;
2707     unsigned SrcReg;
2708     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2709     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2710                         SrcReg, isKill, isUndef, ImplicitOp))
2711       return nullptr;
2712
2713     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2714       .addOperand(Dest)
2715       .addReg(0).addImm(1 << ShAmt)
2716       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2717       .addImm(0).addReg(0);
2718     if (ImplicitOp.getReg() != 0)
2719       MIB.addOperand(ImplicitOp);
2720     NewMI = MIB;
2721
2722     break;
2723   }
2724   case X86::SHL16ri: {
2725     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2726     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2727     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2728
2729     if (DisableLEA16)
2730       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2731     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2732       .addOperand(Dest)
2733       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2734     break;
2735   }
2736   case X86::INC64r:
2737   case X86::INC32r: {
2738     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2739     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2740       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2741     bool isKill, isUndef;
2742     unsigned SrcReg;
2743     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2744     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2745                         SrcReg, isKill, isUndef, ImplicitOp))
2746       return nullptr;
2747
2748     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2749         .addOperand(Dest)
2750         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2751     if (ImplicitOp.getReg() != 0)
2752       MIB.addOperand(ImplicitOp);
2753
2754     NewMI = addOffset(MIB, 1);
2755     break;
2756   }
2757   case X86::INC16r:
2758     if (DisableLEA16)
2759       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2760                      : nullptr;
2761     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2762     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2763                       .addOperand(Dest).addOperand(Src), 1);
2764     break;
2765   case X86::DEC64r:
2766   case X86::DEC32r: {
2767     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2768     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2769       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2770
2771     bool isKill, isUndef;
2772     unsigned SrcReg;
2773     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2774     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2775                         SrcReg, isKill, isUndef, ImplicitOp))
2776       return nullptr;
2777
2778     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2779         .addOperand(Dest)
2780         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2781     if (ImplicitOp.getReg() != 0)
2782       MIB.addOperand(ImplicitOp);
2783
2784     NewMI = addOffset(MIB, -1);
2785
2786     break;
2787   }
2788   case X86::DEC16r:
2789     if (DisableLEA16)
2790       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2791                      : nullptr;
2792     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2793     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2794                       .addOperand(Dest).addOperand(Src), -1);
2795     break;
2796   case X86::ADD64rr:
2797   case X86::ADD64rr_DB:
2798   case X86::ADD32rr:
2799   case X86::ADD32rr_DB: {
2800     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2801     unsigned Opc;
2802     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2803       Opc = X86::LEA64r;
2804     else
2805       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2806
2807     bool isKill, isUndef;
2808     unsigned SrcReg;
2809     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2810     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2811                         SrcReg, isKill, isUndef, ImplicitOp))
2812       return nullptr;
2813
2814     const MachineOperand &Src2 = MI->getOperand(2);
2815     bool isKill2, isUndef2;
2816     unsigned SrcReg2;
2817     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2818     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2819                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2820       return nullptr;
2821
2822     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2823       .addOperand(Dest);
2824     if (ImplicitOp.getReg() != 0)
2825       MIB.addOperand(ImplicitOp);
2826     if (ImplicitOp2.getReg() != 0)
2827       MIB.addOperand(ImplicitOp2);
2828
2829     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2830
2831     // Preserve undefness of the operands.
2832     NewMI->getOperand(1).setIsUndef(isUndef);
2833     NewMI->getOperand(3).setIsUndef(isUndef2);
2834
2835     if (LV && Src2.isKill())
2836       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2837     break;
2838   }
2839   case X86::ADD16rr:
2840   case X86::ADD16rr_DB: {
2841     if (DisableLEA16)
2842       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2843                      : nullptr;
2844     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2845     unsigned Src2 = MI->getOperand(2).getReg();
2846     bool isKill2 = MI->getOperand(2).isKill();
2847     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2848                       .addOperand(Dest),
2849                       Src.getReg(), Src.isKill(), Src2, isKill2);
2850
2851     // Preserve undefness of the operands.
2852     bool isUndef = MI->getOperand(1).isUndef();
2853     bool isUndef2 = MI->getOperand(2).isUndef();
2854     NewMI->getOperand(1).setIsUndef(isUndef);
2855     NewMI->getOperand(3).setIsUndef(isUndef2);
2856
2857     if (LV && isKill2)
2858       LV->replaceKillInstruction(Src2, MI, NewMI);
2859     break;
2860   }
2861   case X86::ADD64ri32:
2862   case X86::ADD64ri8:
2863   case X86::ADD64ri32_DB:
2864   case X86::ADD64ri8_DB:
2865     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2866     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2867                       .addOperand(Dest).addOperand(Src),
2868                       MI->getOperand(2).getImm());
2869     break;
2870   case X86::ADD32ri:
2871   case X86::ADD32ri8:
2872   case X86::ADD32ri_DB:
2873   case X86::ADD32ri8_DB: {
2874     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2875     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2876
2877     bool isKill, isUndef;
2878     unsigned SrcReg;
2879     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2880     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2881                         SrcReg, isKill, isUndef, ImplicitOp))
2882       return nullptr;
2883
2884     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2885         .addOperand(Dest)
2886         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2887     if (ImplicitOp.getReg() != 0)
2888       MIB.addOperand(ImplicitOp);
2889
2890     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2891     break;
2892   }
2893   case X86::ADD16ri:
2894   case X86::ADD16ri8:
2895   case X86::ADD16ri_DB:
2896   case X86::ADD16ri8_DB:
2897     if (DisableLEA16)
2898       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2899                      : nullptr;
2900     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2901     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2902                       .addOperand(Dest).addOperand(Src),
2903                       MI->getOperand(2).getImm());
2904     break;
2905   }
2906
2907   if (!NewMI) return nullptr;
2908
2909   if (LV) {  // Update live variables
2910     if (Src.isKill())
2911       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2912     if (Dest.isDead())
2913       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2914   }
2915
2916   MFI->insert(MBBI, NewMI);          // Insert the new inst
2917   return NewMI;
2918 }
2919
2920 /// We have a few instructions that must be hacked on to commute them.
2921 ///
2922 MachineInstr *
2923 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2924   switch (MI->getOpcode()) {
2925   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2926   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2927   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2928   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2929   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2930   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2931     unsigned Opc;
2932     unsigned Size;
2933     switch (MI->getOpcode()) {
2934     default: llvm_unreachable("Unreachable!");
2935     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2936     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2937     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2938     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2939     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2940     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2941     }
2942     unsigned Amt = MI->getOperand(3).getImm();
2943     if (NewMI) {
2944       MachineFunction &MF = *MI->getParent()->getParent();
2945       MI = MF.CloneMachineInstr(MI);
2946       NewMI = false;
2947     }
2948     MI->setDesc(get(Opc));
2949     MI->getOperand(3).setImm(Size-Amt);
2950     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2951   }
2952   case X86::BLENDPDrri:
2953   case X86::BLENDPSrri:
2954   case X86::PBLENDWrri:
2955   case X86::VBLENDPDrri:
2956   case X86::VBLENDPSrri:
2957   case X86::VBLENDPDYrri:
2958   case X86::VBLENDPSYrri:
2959   case X86::VPBLENDDrri:
2960   case X86::VPBLENDWrri:
2961   case X86::VPBLENDDYrri:
2962   case X86::VPBLENDWYrri:{
2963     unsigned Mask;
2964     switch (MI->getOpcode()) {
2965     default: llvm_unreachable("Unreachable!");
2966     case X86::BLENDPDrri:    Mask = 0x03; break;
2967     case X86::BLENDPSrri:    Mask = 0x0F; break;
2968     case X86::PBLENDWrri:    Mask = 0xFF; break;
2969     case X86::VBLENDPDrri:   Mask = 0x03; break;
2970     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2971     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2972     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2973     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2974     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2975     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2976     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2977     }
2978     // Only the least significant bits of Imm are used.
2979     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2980     if (NewMI) {
2981       MachineFunction &MF = *MI->getParent()->getParent();
2982       MI = MF.CloneMachineInstr(MI);
2983       NewMI = false;
2984     }
2985     MI->getOperand(3).setImm(Mask ^ Imm);
2986     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2987   }
2988   case X86::PCLMULQDQrr:
2989   case X86::VPCLMULQDQrr:{
2990     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2991     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2992     unsigned Imm = MI->getOperand(3).getImm();
2993     unsigned Src1Hi = Imm & 0x01;
2994     unsigned Src2Hi = Imm & 0x10;
2995     if (NewMI) {
2996       MachineFunction &MF = *MI->getParent()->getParent();
2997       MI = MF.CloneMachineInstr(MI);
2998       NewMI = false;
2999     }
3000     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
3001     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3002   }
3003   case X86::CMPPDrri:
3004   case X86::CMPPSrri:
3005   case X86::VCMPPDrri:
3006   case X86::VCMPPSrri:
3007   case X86::VCMPPDYrri:
3008   case X86::VCMPPSYrri: {
3009     // Float comparison can be safely commuted for
3010     // Ordered/Unordered/Equal/NotEqual tests
3011     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3012     switch (Imm) {
3013     case 0x00: // EQUAL
3014     case 0x03: // UNORDERED
3015     case 0x04: // NOT EQUAL
3016     case 0x07: // ORDERED
3017       if (NewMI) {
3018         MachineFunction &MF = *MI->getParent()->getParent();
3019         MI = MF.CloneMachineInstr(MI);
3020         NewMI = false;
3021       }
3022       return TargetInstrInfo::commuteInstruction(MI, NewMI);
3023     default:
3024       return nullptr;
3025     }
3026   }
3027   case X86::VPCOMBri: case X86::VPCOMUBri:
3028   case X86::VPCOMDri: case X86::VPCOMUDri:
3029   case X86::VPCOMQri: case X86::VPCOMUQri:
3030   case X86::VPCOMWri: case X86::VPCOMUWri: {
3031     // Flip comparison mode immediate (if necessary).
3032     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3033     switch (Imm) {
3034     case 0x00: Imm = 0x02; break; // LT -> GT
3035     case 0x01: Imm = 0x03; break; // LE -> GE
3036     case 0x02: Imm = 0x00; break; // GT -> LT
3037     case 0x03: Imm = 0x01; break; // GE -> LE
3038     case 0x04: // EQ
3039     case 0x05: // NE
3040     case 0x06: // FALSE
3041     case 0x07: // TRUE
3042     default:
3043       break;
3044     }
3045     if (NewMI) {
3046       MachineFunction &MF = *MI->getParent()->getParent();
3047       MI = MF.CloneMachineInstr(MI);
3048       NewMI = false;
3049     }
3050     MI->getOperand(3).setImm(Imm);
3051     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3052   }
3053   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
3054   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
3055   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
3056   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
3057   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
3058   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
3059   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
3060   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
3061   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
3062   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
3063   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
3064   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
3065   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
3066   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
3067   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
3068   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
3069     unsigned Opc;
3070     switch (MI->getOpcode()) {
3071     default: llvm_unreachable("Unreachable!");
3072     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
3073     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
3074     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
3075     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
3076     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
3077     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
3078     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
3079     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
3080     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
3081     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
3082     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
3083     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
3084     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
3085     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
3086     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
3087     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
3088     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
3089     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
3090     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
3091     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
3092     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
3093     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
3094     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
3095     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
3096     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
3097     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
3098     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
3099     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
3100     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
3101     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
3102     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
3103     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
3104     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
3105     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
3106     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
3107     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
3108     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
3109     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
3110     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
3111     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
3112     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
3113     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
3114     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
3115     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
3116     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
3117     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
3118     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
3119     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
3120     }
3121     if (NewMI) {
3122       MachineFunction &MF = *MI->getParent()->getParent();
3123       MI = MF.CloneMachineInstr(MI);
3124       NewMI = false;
3125     }
3126     MI->setDesc(get(Opc));
3127     // Fallthrough intended.
3128   }
3129   default:
3130     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3131   }
3132 }
3133
3134 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
3135                                          unsigned &SrcOpIdx2) const {
3136   switch (MI->getOpcode()) {
3137     case X86::CMPPDrri:
3138     case X86::CMPPSrri:
3139     case X86::VCMPPDrri:
3140     case X86::VCMPPSrri:
3141     case X86::VCMPPDYrri:
3142     case X86::VCMPPSYrri: {
3143       // Float comparison can be safely commuted for
3144       // Ordered/Unordered/Equal/NotEqual tests
3145       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3146       switch (Imm) {
3147       case 0x00: // EQUAL
3148       case 0x03: // UNORDERED
3149       case 0x04: // NOT EQUAL
3150       case 0x07: // ORDERED
3151         SrcOpIdx1 = 1;
3152         SrcOpIdx2 = 2;
3153         return true;
3154       }
3155       return false;
3156     }
3157     case X86::VFMADDPDr231r:
3158     case X86::VFMADDPSr231r:
3159     case X86::VFMADDSDr231r:
3160     case X86::VFMADDSSr231r:
3161     case X86::VFMSUBPDr231r:
3162     case X86::VFMSUBPSr231r:
3163     case X86::VFMSUBSDr231r:
3164     case X86::VFMSUBSSr231r:
3165     case X86::VFNMADDPDr231r:
3166     case X86::VFNMADDPSr231r:
3167     case X86::VFNMADDSDr231r:
3168     case X86::VFNMADDSSr231r:
3169     case X86::VFNMSUBPDr231r:
3170     case X86::VFNMSUBPSr231r:
3171     case X86::VFNMSUBSDr231r:
3172     case X86::VFNMSUBSSr231r:
3173     case X86::VFMADDPDr231rY:
3174     case X86::VFMADDPSr231rY:
3175     case X86::VFMSUBPDr231rY:
3176     case X86::VFMSUBPSr231rY:
3177     case X86::VFNMADDPDr231rY:
3178     case X86::VFNMADDPSr231rY:
3179     case X86::VFNMSUBPDr231rY:
3180     case X86::VFNMSUBPSr231rY:
3181       SrcOpIdx1 = 2;
3182       SrcOpIdx2 = 3;
3183       return true;
3184     default:
3185       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3186   }
3187 }
3188
3189 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3190   switch (BrOpc) {
3191   default: return X86::COND_INVALID;
3192   case X86::JE_1:  return X86::COND_E;
3193   case X86::JNE_1: return X86::COND_NE;
3194   case X86::JL_1:  return X86::COND_L;
3195   case X86::JLE_1: return X86::COND_LE;
3196   case X86::JG_1:  return X86::COND_G;
3197   case X86::JGE_1: return X86::COND_GE;
3198   case X86::JB_1:  return X86::COND_B;
3199   case X86::JBE_1: return X86::COND_BE;
3200   case X86::JA_1:  return X86::COND_A;
3201   case X86::JAE_1: return X86::COND_AE;
3202   case X86::JS_1:  return X86::COND_S;
3203   case X86::JNS_1: return X86::COND_NS;
3204   case X86::JP_1:  return X86::COND_P;
3205   case X86::JNP_1: return X86::COND_NP;
3206   case X86::JO_1:  return X86::COND_O;
3207   case X86::JNO_1: return X86::COND_NO;
3208   }
3209 }
3210
3211 /// Return condition code of a SET opcode.
3212 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3213   switch (Opc) {
3214   default: return X86::COND_INVALID;
3215   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3216   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3217   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3218   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3219   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3220   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3221   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3222   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3223   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3224   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3225   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3226   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3227   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3228   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3229   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3230   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3231   }
3232 }
3233
3234 /// Return condition code of a CMov opcode.
3235 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3236   switch (Opc) {
3237   default: return X86::COND_INVALID;
3238   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3239   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3240     return X86::COND_A;
3241   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3242   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3243     return X86::COND_AE;
3244   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3245   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3246     return X86::COND_B;
3247   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3248   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3249     return X86::COND_BE;
3250   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3251   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3252     return X86::COND_E;
3253   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3254   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3255     return X86::COND_G;
3256   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3257   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3258     return X86::COND_GE;
3259   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3260   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3261     return X86::COND_L;
3262   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3263   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3264     return X86::COND_LE;
3265   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3266   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3267     return X86::COND_NE;
3268   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3269   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3270     return X86::COND_NO;
3271   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3272   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3273     return X86::COND_NP;
3274   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3275   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3276     return X86::COND_NS;
3277   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3278   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3279     return X86::COND_O;
3280   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3281   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3282     return X86::COND_P;
3283   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3284   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3285     return X86::COND_S;
3286   }
3287 }
3288
3289 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3290   switch (CC) {
3291   default: llvm_unreachable("Illegal condition code!");
3292   case X86::COND_E:  return X86::JE_1;
3293   case X86::COND_NE: return X86::JNE_1;
3294   case X86::COND_L:  return X86::JL_1;
3295   case X86::COND_LE: return X86::JLE_1;
3296   case X86::COND_G:  return X86::JG_1;
3297   case X86::COND_GE: return X86::JGE_1;
3298   case X86::COND_B:  return X86::JB_1;
3299   case X86::COND_BE: return X86::JBE_1;
3300   case X86::COND_A:  return X86::JA_1;
3301   case X86::COND_AE: return X86::JAE_1;
3302   case X86::COND_S:  return X86::JS_1;
3303   case X86::COND_NS: return X86::JNS_1;
3304   case X86::COND_P:  return X86::JP_1;
3305   case X86::COND_NP: return X86::JNP_1;
3306   case X86::COND_O:  return X86::JO_1;
3307   case X86::COND_NO: return X86::JNO_1;
3308   }
3309 }
3310
3311 /// Return the inverse of the specified condition,
3312 /// e.g. turning COND_E to COND_NE.
3313 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3314   switch (CC) {
3315   default: llvm_unreachable("Illegal condition code!");
3316   case X86::COND_E:  return X86::COND_NE;
3317   case X86::COND_NE: return X86::COND_E;
3318   case X86::COND_L:  return X86::COND_GE;
3319   case X86::COND_LE: return X86::COND_G;
3320   case X86::COND_G:  return X86::COND_LE;
3321   case X86::COND_GE: return X86::COND_L;
3322   case X86::COND_B:  return X86::COND_AE;
3323   case X86::COND_BE: return X86::COND_A;
3324   case X86::COND_A:  return X86::COND_BE;
3325   case X86::COND_AE: return X86::COND_B;
3326   case X86::COND_S:  return X86::COND_NS;
3327   case X86::COND_NS: return X86::COND_S;
3328   case X86::COND_P:  return X86::COND_NP;
3329   case X86::COND_NP: return X86::COND_P;
3330   case X86::COND_O:  return X86::COND_NO;
3331   case X86::COND_NO: return X86::COND_O;
3332   }
3333 }
3334
3335 /// Assuming the flags are set by MI(a,b), return the condition code if we
3336 /// modify the instructions such that flags are set by MI(b,a).
3337 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3338   switch (CC) {
3339   default: return X86::COND_INVALID;
3340   case X86::COND_E:  return X86::COND_E;
3341   case X86::COND_NE: return X86::COND_NE;
3342   case X86::COND_L:  return X86::COND_G;
3343   case X86::COND_LE: return X86::COND_GE;
3344   case X86::COND_G:  return X86::COND_L;
3345   case X86::COND_GE: return X86::COND_LE;
3346   case X86::COND_B:  return X86::COND_A;
3347   case X86::COND_BE: return X86::COND_AE;
3348   case X86::COND_A:  return X86::COND_B;
3349   case X86::COND_AE: return X86::COND_BE;
3350   }
3351 }
3352
3353 /// Return a set opcode for the given condition and
3354 /// whether it has memory operand.
3355 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3356   static const uint16_t Opc[16][2] = {
3357     { X86::SETAr,  X86::SETAm  },
3358     { X86::SETAEr, X86::SETAEm },
3359     { X86::SETBr,  X86::SETBm  },
3360     { X86::SETBEr, X86::SETBEm },
3361     { X86::SETEr,  X86::SETEm  },
3362     { X86::SETGr,  X86::SETGm  },
3363     { X86::SETGEr, X86::SETGEm },
3364     { X86::SETLr,  X86::SETLm  },
3365     { X86::SETLEr, X86::SETLEm },
3366     { X86::SETNEr, X86::SETNEm },
3367     { X86::SETNOr, X86::SETNOm },
3368     { X86::SETNPr, X86::SETNPm },
3369     { X86::SETNSr, X86::SETNSm },
3370     { X86::SETOr,  X86::SETOm  },
3371     { X86::SETPr,  X86::SETPm  },
3372     { X86::SETSr,  X86::SETSm  }
3373   };
3374
3375   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3376   return Opc[CC][HasMemoryOperand ? 1 : 0];
3377 }
3378
3379 /// Return a cmov opcode for the given condition,
3380 /// register size in bytes, and operand type.
3381 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3382                               bool HasMemoryOperand) {
3383   static const uint16_t Opc[32][3] = {
3384     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3385     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3386     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3387     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3388     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3389     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3390     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3391     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3392     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3393     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3394     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3395     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3396     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3397     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3398     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3399     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3400     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3401     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3402     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3403     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3404     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3405     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3406     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3407     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3408     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3409     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3410     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3411     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3412     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3413     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3414     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3415     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3416   };
3417
3418   assert(CC < 16 && "Can only handle standard cond codes");
3419   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3420   switch(RegBytes) {
3421   default: llvm_unreachable("Illegal register size!");
3422   case 2: return Opc[Idx][0];
3423   case 4: return Opc[Idx][1];
3424   case 8: return Opc[Idx][2];
3425   }
3426 }
3427
3428 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3429   if (!MI->isTerminator()) return false;
3430
3431   // Conditional branch is a special case.
3432   if (MI->isBranch() && !MI->isBarrier())
3433     return true;
3434   if (!MI->isPredicable())
3435     return true;
3436   return !isPredicated(MI);
3437 }
3438
3439 bool X86InstrInfo::AnalyzeBranchImpl(
3440     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
3441     SmallVectorImpl<MachineOperand> &Cond,
3442     SmallVectorImpl<MachineInstr *> &CondBranches, bool AllowModify) const {
3443
3444   // Start from the bottom of the block and work up, examining the
3445   // terminator instructions.
3446   MachineBasicBlock::iterator I = MBB.end();
3447   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3448   while (I != MBB.begin()) {
3449     --I;
3450     if (I->isDebugValue())
3451       continue;
3452
3453     // Working from the bottom, when we see a non-terminator instruction, we're
3454     // done.
3455     if (!isUnpredicatedTerminator(I))
3456       break;
3457
3458     // A terminator that isn't a branch can't easily be handled by this
3459     // analysis.
3460     if (!I->isBranch())
3461       return true;
3462
3463     // Handle unconditional branches.
3464     if (I->getOpcode() == X86::JMP_1) {
3465       UnCondBrIter = I;
3466
3467       if (!AllowModify) {
3468         TBB = I->getOperand(0).getMBB();
3469         continue;
3470       }
3471
3472       // If the block has any instructions after a JMP, delete them.
3473       while (std::next(I) != MBB.end())
3474         std::next(I)->eraseFromParent();
3475
3476       Cond.clear();
3477       FBB = nullptr;
3478
3479       // Delete the JMP if it's equivalent to a fall-through.
3480       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3481         TBB = nullptr;
3482         I->eraseFromParent();
3483         I = MBB.end();
3484         UnCondBrIter = MBB.end();
3485         continue;
3486       }
3487
3488       // TBB is used to indicate the unconditional destination.
3489       TBB = I->getOperand(0).getMBB();
3490       continue;
3491     }
3492
3493     // Handle conditional branches.
3494     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3495     if (BranchCode == X86::COND_INVALID)
3496       return true;  // Can't handle indirect branch.
3497
3498     // Working from the bottom, handle the first conditional branch.
3499     if (Cond.empty()) {
3500       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3501       if (AllowModify && UnCondBrIter != MBB.end() &&
3502           MBB.isLayoutSuccessor(TargetBB)) {
3503         // If we can modify the code and it ends in something like:
3504         //
3505         //     jCC L1
3506         //     jmp L2
3507         //   L1:
3508         //     ...
3509         //   L2:
3510         //
3511         // Then we can change this to:
3512         //
3513         //     jnCC L2
3514         //   L1:
3515         //     ...
3516         //   L2:
3517         //
3518         // Which is a bit more efficient.
3519         // We conditionally jump to the fall-through block.
3520         BranchCode = GetOppositeBranchCondition(BranchCode);
3521         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3522         MachineBasicBlock::iterator OldInst = I;
3523
3524         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3525           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3526         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3527           .addMBB(TargetBB);
3528
3529         OldInst->eraseFromParent();
3530         UnCondBrIter->eraseFromParent();
3531
3532         // Restart the analysis.
3533         UnCondBrIter = MBB.end();
3534         I = MBB.end();
3535         continue;
3536       }
3537
3538       FBB = TBB;
3539       TBB = I->getOperand(0).getMBB();
3540       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3541       CondBranches.push_back(I);
3542       continue;
3543     }
3544
3545     // Handle subsequent conditional branches. Only handle the case where all
3546     // conditional branches branch to the same destination and their condition
3547     // opcodes fit one of the special multi-branch idioms.
3548     assert(Cond.size() == 1);
3549     assert(TBB);
3550
3551     // Only handle the case where all conditional branches branch to the same
3552     // destination.
3553     if (TBB != I->getOperand(0).getMBB())
3554       return true;
3555
3556     // If the conditions are the same, we can leave them alone.
3557     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3558     if (OldBranchCode == BranchCode)
3559       continue;
3560
3561     // If they differ, see if they fit one of the known patterns. Theoretically,
3562     // we could handle more patterns here, but we shouldn't expect to see them
3563     // if instruction selection has done a reasonable job.
3564     if ((OldBranchCode == X86::COND_NP &&
3565          BranchCode == X86::COND_E) ||
3566         (OldBranchCode == X86::COND_E &&
3567          BranchCode == X86::COND_NP))
3568       BranchCode = X86::COND_NP_OR_E;
3569     else if ((OldBranchCode == X86::COND_P &&
3570               BranchCode == X86::COND_NE) ||
3571              (OldBranchCode == X86::COND_NE &&
3572               BranchCode == X86::COND_P))
3573       BranchCode = X86::COND_NE_OR_P;
3574     else
3575       return true;
3576
3577     // Update the MachineOperand.
3578     Cond[0].setImm(BranchCode);
3579     CondBranches.push_back(I);
3580   }
3581
3582   return false;
3583 }
3584
3585 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3586                                  MachineBasicBlock *&TBB,
3587                                  MachineBasicBlock *&FBB,
3588                                  SmallVectorImpl<MachineOperand> &Cond,
3589                                  bool AllowModify) const {
3590   SmallVector<MachineInstr *, 4> CondBranches;
3591   return AnalyzeBranchImpl(MBB, TBB, FBB, Cond, CondBranches, AllowModify);
3592 }
3593
3594 bool X86InstrInfo::AnalyzeBranchPredicate(MachineBasicBlock &MBB,
3595                                           MachineBranchPredicate &MBP,
3596                                           bool AllowModify) const {
3597   using namespace std::placeholders;
3598
3599   SmallVector<MachineOperand, 4> Cond;
3600   SmallVector<MachineInstr *, 4> CondBranches;
3601   if (AnalyzeBranchImpl(MBB, MBP.TrueDest, MBP.FalseDest, Cond, CondBranches,
3602                         AllowModify))
3603     return true;
3604
3605   if (Cond.size() != 1)
3606     return true;
3607
3608   assert(MBP.TrueDest && "expected!");
3609
3610   if (!MBP.FalseDest)
3611     MBP.FalseDest = MBB.getNextNode();
3612
3613   const TargetRegisterInfo *TRI = &getRegisterInfo();
3614
3615   MachineInstr *ConditionDef = nullptr;
3616   bool SingleUseCondition = true;
3617
3618   for (auto I = std::next(MBB.rbegin()), E = MBB.rend(); I != E; ++I) {
3619     if (I->modifiesRegister(X86::EFLAGS, TRI)) {
3620       ConditionDef = &*I;
3621       break;
3622     }
3623
3624     if (I->readsRegister(X86::EFLAGS, TRI))
3625       SingleUseCondition = false;
3626   }
3627
3628   if (!ConditionDef)
3629     return true;
3630
3631   if (SingleUseCondition) {
3632     for (auto *Succ : MBB.successors())
3633       if (Succ->isLiveIn(X86::EFLAGS))
3634         SingleUseCondition = false;
3635   }
3636
3637   MBP.ConditionDef = ConditionDef;
3638   MBP.SingleUseCondition = SingleUseCondition;
3639
3640   // Currently we only recognize the simple pattern:
3641   //
3642   //   test %reg, %reg
3643   //   je %label
3644   //
3645   const unsigned TestOpcode =
3646       Subtarget.is64Bit() ? X86::TEST64rr : X86::TEST32rr;
3647
3648   if (ConditionDef->getOpcode() == TestOpcode &&
3649       ConditionDef->getNumOperands() == 3 &&
3650       ConditionDef->getOperand(0).isIdenticalTo(ConditionDef->getOperand(1)) &&
3651       (Cond[0].getImm() == X86::COND_NE || Cond[0].getImm() == X86::COND_E)) {
3652     MBP.LHS = ConditionDef->getOperand(0);
3653     MBP.RHS = MachineOperand::CreateImm(0);
3654     MBP.Predicate = Cond[0].getImm() == X86::COND_NE
3655                         ? MachineBranchPredicate::PRED_NE
3656                         : MachineBranchPredicate::PRED_EQ;
3657     return false;
3658   }
3659
3660   return true;
3661 }
3662
3663 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3664   MachineBasicBlock::iterator I = MBB.end();
3665   unsigned Count = 0;
3666
3667   while (I != MBB.begin()) {
3668     --I;
3669     if (I->isDebugValue())
3670       continue;
3671     if (I->getOpcode() != X86::JMP_1 &&
3672         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3673       break;
3674     // Remove the branch.
3675     I->eraseFromParent();
3676     I = MBB.end();
3677     ++Count;
3678   }
3679
3680   return Count;
3681 }
3682
3683 unsigned
3684 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3685                            MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
3686                            DebugLoc DL) const {
3687   // Shouldn't be a fall through.
3688   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3689   assert((Cond.size() == 1 || Cond.size() == 0) &&
3690          "X86 branch conditions have one component!");
3691
3692   if (Cond.empty()) {
3693     // Unconditional branch?
3694     assert(!FBB && "Unconditional branch with multiple successors!");
3695     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3696     return 1;
3697   }
3698
3699   // Conditional branch.
3700   unsigned Count = 0;
3701   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3702   switch (CC) {
3703   case X86::COND_NP_OR_E:
3704     // Synthesize NP_OR_E with two branches.
3705     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3706     ++Count;
3707     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3708     ++Count;
3709     break;
3710   case X86::COND_NE_OR_P:
3711     // Synthesize NE_OR_P with two branches.
3712     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3713     ++Count;
3714     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3715     ++Count;
3716     break;
3717   default: {
3718     unsigned Opc = GetCondBranchFromCond(CC);
3719     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3720     ++Count;
3721   }
3722   }
3723   if (FBB) {
3724     // Two-way Conditional branch. Insert the second branch.
3725     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3726     ++Count;
3727   }
3728   return Count;
3729 }
3730
3731 bool X86InstrInfo::
3732 canInsertSelect(const MachineBasicBlock &MBB,
3733                 ArrayRef<MachineOperand> Cond,
3734                 unsigned TrueReg, unsigned FalseReg,
3735                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3736   // Not all subtargets have cmov instructions.
3737   if (!Subtarget.hasCMov())
3738     return false;
3739   if (Cond.size() != 1)
3740     return false;
3741   // We cannot do the composite conditions, at least not in SSA form.
3742   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3743     return false;
3744
3745   // Check register classes.
3746   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3747   const TargetRegisterClass *RC =
3748     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3749   if (!RC)
3750     return false;
3751
3752   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3753   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3754       X86::GR32RegClass.hasSubClassEq(RC) ||
3755       X86::GR64RegClass.hasSubClassEq(RC)) {
3756     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3757     // Bridge. Probably Ivy Bridge as well.
3758     CondCycles = 2;
3759     TrueCycles = 2;
3760     FalseCycles = 2;
3761     return true;
3762   }
3763
3764   // Can't do vectors.
3765   return false;
3766 }
3767
3768 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3769                                 MachineBasicBlock::iterator I, DebugLoc DL,
3770                                 unsigned DstReg, ArrayRef<MachineOperand> Cond,
3771                                 unsigned TrueReg, unsigned FalseReg) const {
3772    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3773    assert(Cond.size() == 1 && "Invalid Cond array");
3774    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3775                                   MRI.getRegClass(DstReg)->getSize(),
3776                                   false/*HasMemoryOperand*/);
3777    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3778 }
3779
3780 /// Test if the given register is a physical h register.
3781 static bool isHReg(unsigned Reg) {
3782   return X86::GR8_ABCD_HRegClass.contains(Reg);
3783 }
3784
3785 // Try and copy between VR128/VR64 and GR64 registers.
3786 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3787                                         const X86Subtarget &Subtarget) {
3788
3789   // SrcReg(VR128) -> DestReg(GR64)
3790   // SrcReg(VR64)  -> DestReg(GR64)
3791   // SrcReg(GR64)  -> DestReg(VR128)
3792   // SrcReg(GR64)  -> DestReg(VR64)
3793
3794   bool HasAVX = Subtarget.hasAVX();
3795   bool HasAVX512 = Subtarget.hasAVX512();
3796   if (X86::GR64RegClass.contains(DestReg)) {
3797     if (X86::VR128XRegClass.contains(SrcReg))
3798       // Copy from a VR128 register to a GR64 register.
3799       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3800                                                X86::MOVPQIto64rr);
3801     if (X86::VR64RegClass.contains(SrcReg))
3802       // Copy from a VR64 register to a GR64 register.
3803       return X86::MMX_MOVD64from64rr;
3804   } else if (X86::GR64RegClass.contains(SrcReg)) {
3805     // Copy from a GR64 register to a VR128 register.
3806     if (X86::VR128XRegClass.contains(DestReg))
3807       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3808                                                X86::MOV64toPQIrr);
3809     // Copy from a GR64 register to a VR64 register.
3810     if (X86::VR64RegClass.contains(DestReg))
3811       return X86::MMX_MOVD64to64rr;
3812   }
3813
3814   // SrcReg(FR32) -> DestReg(GR32)
3815   // SrcReg(GR32) -> DestReg(FR32)
3816
3817   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3818     // Copy from a FR32 register to a GR32 register.
3819     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3820
3821   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3822     // Copy from a GR32 register to a FR32 register.
3823     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3824   return 0;
3825 }
3826
3827 inline static bool MaskRegClassContains(unsigned Reg) {
3828   return X86::VK8RegClass.contains(Reg) ||
3829          X86::VK16RegClass.contains(Reg) ||
3830          X86::VK32RegClass.contains(Reg) ||
3831          X86::VK64RegClass.contains(Reg) ||
3832          X86::VK1RegClass.contains(Reg);
3833 }
3834 static
3835 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3836   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3837       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3838       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3839      DestReg = get512BitSuperRegister(DestReg);
3840      SrcReg = get512BitSuperRegister(SrcReg);
3841      return X86::VMOVAPSZrr;
3842   }
3843   if (MaskRegClassContains(DestReg) &&
3844       MaskRegClassContains(SrcReg))
3845     return X86::KMOVWkk;
3846   if (MaskRegClassContains(DestReg) &&
3847       (X86::GR32RegClass.contains(SrcReg) ||
3848        X86::GR16RegClass.contains(SrcReg) ||
3849        X86::GR8RegClass.contains(SrcReg))) {
3850     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3851     return X86::KMOVWkr;
3852   }
3853   if ((X86::GR32RegClass.contains(DestReg) ||
3854        X86::GR16RegClass.contains(DestReg) ||
3855        X86::GR8RegClass.contains(DestReg)) &&
3856        MaskRegClassContains(SrcReg)) {
3857     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3858     return X86::KMOVWrk;
3859   }
3860   return 0;
3861 }
3862
3863 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3864                                MachineBasicBlock::iterator MI, DebugLoc DL,
3865                                unsigned DestReg, unsigned SrcReg,
3866                                bool KillSrc) const {
3867   // First deal with the normal symmetric copies.
3868   bool HasAVX = Subtarget.hasAVX();
3869   bool HasAVX512 = Subtarget.hasAVX512();
3870   unsigned Opc = 0;
3871   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3872     Opc = X86::MOV64rr;
3873   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3874     Opc = X86::MOV32rr;
3875   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3876     Opc = X86::MOV16rr;
3877   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3878     // Copying to or from a physical H register on x86-64 requires a NOREX
3879     // move.  Otherwise use a normal move.
3880     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3881         Subtarget.is64Bit()) {
3882       Opc = X86::MOV8rr_NOREX;
3883       // Both operands must be encodable without an REX prefix.
3884       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3885              "8-bit H register can not be copied outside GR8_NOREX");
3886     } else
3887       Opc = X86::MOV8rr;
3888   }
3889   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3890     Opc = X86::MMX_MOVQ64rr;
3891   else if (HasAVX512)
3892     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3893   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3894     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3895   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3896     Opc = X86::VMOVAPSYrr;
3897   if (!Opc)
3898     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3899
3900   if (Opc) {
3901     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3902       .addReg(SrcReg, getKillRegState(KillSrc));
3903     return;
3904   }
3905
3906   bool FromEFLAGS = SrcReg == X86::EFLAGS;
3907   bool ToEFLAGS = DestReg == X86::EFLAGS;
3908   int Reg = FromEFLAGS ? DestReg : SrcReg;
3909   bool is32 = X86::GR32RegClass.contains(Reg);
3910   bool is64 = X86::GR64RegClass.contains(Reg);
3911   if ((FromEFLAGS || ToEFLAGS) && (is32 || is64)) {
3912     // The flags need to be saved, but saving EFLAGS with PUSHF/POPF is
3913     // inefficient. Instead:
3914     //   - Save the overflow flag OF into AL using SETO, and restore it using a
3915     //     signed 8-bit addition of AL and INT8_MAX.
3916     //   - Save/restore the bottom 8 EFLAGS bits (CF, PF, AF, ZF, SF) to/from AH
3917     //     using LAHF/SAHF.
3918     //   - When RAX/EAX is live and isn't the destination register, make sure it
3919     //     isn't clobbered by PUSH/POP'ing it before and after saving/restoring
3920     //     the flags.
3921     // This approach is ~2.25x faster than using PUSHF/POPF.
3922     //
3923     // This is still somewhat inefficient because we don't know which flags are
3924     // actually live inside EFLAGS. Were we able to do a single SETcc instead of
3925     // SETO+LAHF / ADDB+SAHF the code could be 1.02x faster.
3926     //
3927     // PUSHF/POPF is also potentially incorrect because it affects other flags
3928     // such as TF/IF/DF, which LLVM doesn't model.
3929     //
3930     // Notice that we have to adjust the stack if we don't want to clobber the
3931     // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3932
3933     int Mov = is64 ? X86::MOV64rr : X86::MOV32rr;
3934     int Push = is64 ? X86::PUSH64r : X86::PUSH32r;
3935     int Pop = is64 ? X86::POP64r : X86::POP32r;
3936     int AX = is64 ? X86::RAX : X86::EAX;
3937
3938     bool AXDead = (Reg == AX) ||
3939                   (MachineBasicBlock::LQR_Dead ==
3940                    MBB.computeRegisterLiveness(&getRegisterInfo(), AX, MI));
3941
3942     if (!AXDead)
3943       BuildMI(MBB, MI, DL, get(Push)).addReg(AX, getKillRegState(true));
3944     if (FromEFLAGS) {
3945       BuildMI(MBB, MI, DL, get(X86::SETOr), X86::AL);
3946       BuildMI(MBB, MI, DL, get(X86::LAHF));
3947       BuildMI(MBB, MI, DL, get(Mov), Reg).addReg(AX);
3948     }
3949     if (ToEFLAGS) {
3950       BuildMI(MBB, MI, DL, get(Mov), AX).addReg(Reg, getKillRegState(KillSrc));
3951       BuildMI(MBB, MI, DL, get(X86::ADD8ri), X86::AL)
3952           .addReg(X86::AL)
3953           .addImm(INT8_MAX);
3954       BuildMI(MBB, MI, DL, get(X86::SAHF));
3955     }
3956     if (!AXDead)
3957       BuildMI(MBB, MI, DL, get(Pop), AX);
3958     return;
3959   }
3960
3961   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3962                << " to " << RI.getName(DestReg) << '\n');
3963   llvm_unreachable("Cannot emit physreg copy instruction");
3964 }
3965
3966 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3967                                       const TargetRegisterClass *RC,
3968                                       bool isStackAligned,
3969                                       const X86Subtarget &STI,
3970                                       bool load) {
3971   if (STI.hasAVX512()) {
3972     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3973       X86::VK16RegClass.hasSubClassEq(RC))
3974       return load ? X86::KMOVWkm : X86::KMOVWmk;
3975     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3976       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3977     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3978       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3979     if (X86::VR512RegClass.hasSubClassEq(RC))
3980       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3981   }
3982
3983   bool HasAVX = STI.hasAVX();
3984   switch (RC->getSize()) {
3985   default:
3986     llvm_unreachable("Unknown spill size");
3987   case 1:
3988     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3989     if (STI.is64Bit())
3990       // Copying to or from a physical H register on x86-64 requires a NOREX
3991       // move.  Otherwise use a normal move.
3992       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3993         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3994     return load ? X86::MOV8rm : X86::MOV8mr;
3995   case 2:
3996     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3997     return load ? X86::MOV16rm : X86::MOV16mr;
3998   case 4:
3999     if (X86::GR32RegClass.hasSubClassEq(RC))
4000       return load ? X86::MOV32rm : X86::MOV32mr;
4001     if (X86::FR32RegClass.hasSubClassEq(RC))
4002       return load ?
4003         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
4004         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
4005     if (X86::RFP32RegClass.hasSubClassEq(RC))
4006       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
4007     llvm_unreachable("Unknown 4-byte regclass");
4008   case 8:
4009     if (X86::GR64RegClass.hasSubClassEq(RC))
4010       return load ? X86::MOV64rm : X86::MOV64mr;
4011     if (X86::FR64RegClass.hasSubClassEq(RC))
4012       return load ?
4013         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
4014         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
4015     if (X86::VR64RegClass.hasSubClassEq(RC))
4016       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
4017     if (X86::RFP64RegClass.hasSubClassEq(RC))
4018       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
4019     llvm_unreachable("Unknown 8-byte regclass");
4020   case 10:
4021     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
4022     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
4023   case 16: {
4024     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
4025             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
4026     // If stack is realigned we can use aligned stores.
4027     if (isStackAligned)
4028       return load ?
4029         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
4030         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
4031     else
4032       return load ?
4033         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
4034         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
4035   }
4036   case 32:
4037     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
4038             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
4039     // If stack is realigned we can use aligned stores.
4040     if (isStackAligned)
4041       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
4042     else
4043       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
4044   case 64:
4045     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
4046     if (isStackAligned)
4047       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
4048     else
4049       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
4050   }
4051 }
4052
4053 bool X86InstrInfo::getMemOpBaseRegImmOfs(MachineInstr *MemOp, unsigned &BaseReg,
4054                                          unsigned &Offset,
4055                                          const TargetRegisterInfo *TRI) const {
4056   const MCInstrDesc &Desc = MemOp->getDesc();
4057   int MemRefBegin = X86II::getMemoryOperandNo(Desc.TSFlags, MemOp->getOpcode());
4058   if (MemRefBegin < 0)
4059     return false;
4060
4061   MemRefBegin += X86II::getOperandBias(Desc);
4062
4063   BaseReg = MemOp->getOperand(MemRefBegin + X86::AddrBaseReg).getReg();
4064   if (MemOp->getOperand(MemRefBegin + X86::AddrScaleAmt).getImm() != 1)
4065     return false;
4066
4067   if (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() !=
4068       X86::NoRegister)
4069     return false;
4070
4071   const MachineOperand &DispMO = MemOp->getOperand(MemRefBegin + X86::AddrDisp);
4072
4073   // Displacement can be symbolic
4074   if (!DispMO.isImm())
4075     return false;
4076
4077   Offset = DispMO.getImm();
4078
4079   return (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() ==
4080           X86::NoRegister);
4081 }
4082
4083 static unsigned getStoreRegOpcode(unsigned SrcReg,
4084                                   const TargetRegisterClass *RC,
4085                                   bool isStackAligned,
4086                                   const X86Subtarget &STI) {
4087   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
4088 }
4089
4090
4091 static unsigned getLoadRegOpcode(unsigned DestReg,
4092                                  const TargetRegisterClass *RC,
4093                                  bool isStackAligned,
4094                                  const X86Subtarget &STI) {
4095   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
4096 }
4097
4098 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
4099                                        MachineBasicBlock::iterator MI,
4100                                        unsigned SrcReg, bool isKill, int FrameIdx,
4101                                        const TargetRegisterClass *RC,
4102                                        const TargetRegisterInfo *TRI) const {
4103   const MachineFunction &MF = *MBB.getParent();
4104   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
4105          "Stack slot too small for store");
4106   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4107   bool isAligned =
4108       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4109       RI.canRealignStack(MF);
4110   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4111   DebugLoc DL = MBB.findDebugLoc(MI);
4112   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
4113     .addReg(SrcReg, getKillRegState(isKill));
4114 }
4115
4116 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
4117                                   bool isKill,
4118                                   SmallVectorImpl<MachineOperand> &Addr,
4119                                   const TargetRegisterClass *RC,
4120                                   MachineInstr::mmo_iterator MMOBegin,
4121                                   MachineInstr::mmo_iterator MMOEnd,
4122                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
4123   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4124   bool isAligned = MMOBegin != MMOEnd &&
4125                    (*MMOBegin)->getAlignment() >= Alignment;
4126   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4127   DebugLoc DL;
4128   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
4129   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4130     MIB.addOperand(Addr[i]);
4131   MIB.addReg(SrcReg, getKillRegState(isKill));
4132   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4133   NewMIs.push_back(MIB);
4134 }
4135
4136
4137 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
4138                                         MachineBasicBlock::iterator MI,
4139                                         unsigned DestReg, int FrameIdx,
4140                                         const TargetRegisterClass *RC,
4141                                         const TargetRegisterInfo *TRI) const {
4142   const MachineFunction &MF = *MBB.getParent();
4143   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4144   bool isAligned =
4145       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4146       RI.canRealignStack(MF);
4147   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4148   DebugLoc DL = MBB.findDebugLoc(MI);
4149   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
4150 }
4151
4152 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
4153                                  SmallVectorImpl<MachineOperand> &Addr,
4154                                  const TargetRegisterClass *RC,
4155                                  MachineInstr::mmo_iterator MMOBegin,
4156                                  MachineInstr::mmo_iterator MMOEnd,
4157                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
4158   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4159   bool isAligned = MMOBegin != MMOEnd &&
4160                    (*MMOBegin)->getAlignment() >= Alignment;
4161   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4162   DebugLoc DL;
4163   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
4164   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4165     MIB.addOperand(Addr[i]);
4166   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4167   NewMIs.push_back(MIB);
4168 }
4169
4170 bool X86InstrInfo::
4171 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
4172                int &CmpMask, int &CmpValue) const {
4173   switch (MI->getOpcode()) {
4174   default: break;
4175   case X86::CMP64ri32:
4176   case X86::CMP64ri8:
4177   case X86::CMP32ri:
4178   case X86::CMP32ri8:
4179   case X86::CMP16ri:
4180   case X86::CMP16ri8:
4181   case X86::CMP8ri:
4182     SrcReg = MI->getOperand(0).getReg();
4183     SrcReg2 = 0;
4184     CmpMask = ~0;
4185     CmpValue = MI->getOperand(1).getImm();
4186     return true;
4187   // A SUB can be used to perform comparison.
4188   case X86::SUB64rm:
4189   case X86::SUB32rm:
4190   case X86::SUB16rm:
4191   case X86::SUB8rm:
4192     SrcReg = MI->getOperand(1).getReg();
4193     SrcReg2 = 0;
4194     CmpMask = ~0;
4195     CmpValue = 0;
4196     return true;
4197   case X86::SUB64rr:
4198   case X86::SUB32rr:
4199   case X86::SUB16rr:
4200   case X86::SUB8rr:
4201     SrcReg = MI->getOperand(1).getReg();
4202     SrcReg2 = MI->getOperand(2).getReg();
4203     CmpMask = ~0;
4204     CmpValue = 0;
4205     return true;
4206   case X86::SUB64ri32:
4207   case X86::SUB64ri8:
4208   case X86::SUB32ri:
4209   case X86::SUB32ri8:
4210   case X86::SUB16ri:
4211   case X86::SUB16ri8:
4212   case X86::SUB8ri:
4213     SrcReg = MI->getOperand(1).getReg();
4214     SrcReg2 = 0;
4215     CmpMask = ~0;
4216     CmpValue = MI->getOperand(2).getImm();
4217     return true;
4218   case X86::CMP64rr:
4219   case X86::CMP32rr:
4220   case X86::CMP16rr:
4221   case X86::CMP8rr:
4222     SrcReg = MI->getOperand(0).getReg();
4223     SrcReg2 = MI->getOperand(1).getReg();
4224     CmpMask = ~0;
4225     CmpValue = 0;
4226     return true;
4227   case X86::TEST8rr:
4228   case X86::TEST16rr:
4229   case X86::TEST32rr:
4230   case X86::TEST64rr:
4231     SrcReg = MI->getOperand(0).getReg();
4232     if (MI->getOperand(1).getReg() != SrcReg) return false;
4233     // Compare against zero.
4234     SrcReg2 = 0;
4235     CmpMask = ~0;
4236     CmpValue = 0;
4237     return true;
4238   }
4239   return false;
4240 }
4241
4242 /// Check whether the first instruction, whose only
4243 /// purpose is to update flags, can be made redundant.
4244 /// CMPrr can be made redundant by SUBrr if the operands are the same.
4245 /// This function can be extended later on.
4246 /// SrcReg, SrcRegs: register operands for FlagI.
4247 /// ImmValue: immediate for FlagI if it takes an immediate.
4248 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
4249                                         unsigned SrcReg2, int ImmValue,
4250                                         MachineInstr *OI) {
4251   if (((FlagI->getOpcode() == X86::CMP64rr &&
4252         OI->getOpcode() == X86::SUB64rr) ||
4253        (FlagI->getOpcode() == X86::CMP32rr &&
4254         OI->getOpcode() == X86::SUB32rr)||
4255        (FlagI->getOpcode() == X86::CMP16rr &&
4256         OI->getOpcode() == X86::SUB16rr)||
4257        (FlagI->getOpcode() == X86::CMP8rr &&
4258         OI->getOpcode() == X86::SUB8rr)) &&
4259       ((OI->getOperand(1).getReg() == SrcReg &&
4260         OI->getOperand(2).getReg() == SrcReg2) ||
4261        (OI->getOperand(1).getReg() == SrcReg2 &&
4262         OI->getOperand(2).getReg() == SrcReg)))
4263     return true;
4264
4265   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
4266         OI->getOpcode() == X86::SUB64ri32) ||
4267        (FlagI->getOpcode() == X86::CMP64ri8 &&
4268         OI->getOpcode() == X86::SUB64ri8) ||
4269        (FlagI->getOpcode() == X86::CMP32ri &&
4270         OI->getOpcode() == X86::SUB32ri) ||
4271        (FlagI->getOpcode() == X86::CMP32ri8 &&
4272         OI->getOpcode() == X86::SUB32ri8) ||
4273        (FlagI->getOpcode() == X86::CMP16ri &&
4274         OI->getOpcode() == X86::SUB16ri) ||
4275        (FlagI->getOpcode() == X86::CMP16ri8 &&
4276         OI->getOpcode() == X86::SUB16ri8) ||
4277        (FlagI->getOpcode() == X86::CMP8ri &&
4278         OI->getOpcode() == X86::SUB8ri)) &&
4279       OI->getOperand(1).getReg() == SrcReg &&
4280       OI->getOperand(2).getImm() == ImmValue)
4281     return true;
4282   return false;
4283 }
4284
4285 /// Check whether the definition can be converted
4286 /// to remove a comparison against zero.
4287 inline static bool isDefConvertible(MachineInstr *MI) {
4288   switch (MI->getOpcode()) {
4289   default: return false;
4290
4291   // The shift instructions only modify ZF if their shift count is non-zero.
4292   // N.B.: The processor truncates the shift count depending on the encoding.
4293   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
4294   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
4295      return getTruncatedShiftCount(MI, 2) != 0;
4296
4297   // Some left shift instructions can be turned into LEA instructions but only
4298   // if their flags aren't used. Avoid transforming such instructions.
4299   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
4300     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
4301     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
4302     return ShAmt != 0;
4303   }
4304
4305   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
4306   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
4307      return getTruncatedShiftCount(MI, 3) != 0;
4308
4309   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4310   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4311   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4312   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4313   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4314   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4315   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4316   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4317   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4318   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4319   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4320   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4321   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4322   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4323   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4324   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4325   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4326   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4327   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4328   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4329   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4330   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4331   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4332   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4333   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4334   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4335   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4336   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4337   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4338   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4339   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4340   case X86::ADC32ri:   case X86::ADC32ri8:
4341   case X86::ADC32rr:   case X86::ADC64ri32:
4342   case X86::ADC64ri8:  case X86::ADC64rr:
4343   case X86::SBB32ri:   case X86::SBB32ri8:
4344   case X86::SBB32rr:   case X86::SBB64ri32:
4345   case X86::SBB64ri8:  case X86::SBB64rr:
4346   case X86::ANDN32rr:  case X86::ANDN32rm:
4347   case X86::ANDN64rr:  case X86::ANDN64rm:
4348   case X86::BEXTR32rr: case X86::BEXTR64rr:
4349   case X86::BEXTR32rm: case X86::BEXTR64rm:
4350   case X86::BLSI32rr:  case X86::BLSI32rm:
4351   case X86::BLSI64rr:  case X86::BLSI64rm:
4352   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4353   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4354   case X86::BLSR32rr:  case X86::BLSR32rm:
4355   case X86::BLSR64rr:  case X86::BLSR64rm:
4356   case X86::BZHI32rr:  case X86::BZHI32rm:
4357   case X86::BZHI64rr:  case X86::BZHI64rm:
4358   case X86::LZCNT16rr: case X86::LZCNT16rm:
4359   case X86::LZCNT32rr: case X86::LZCNT32rm:
4360   case X86::LZCNT64rr: case X86::LZCNT64rm:
4361   case X86::POPCNT16rr:case X86::POPCNT16rm:
4362   case X86::POPCNT32rr:case X86::POPCNT32rm:
4363   case X86::POPCNT64rr:case X86::POPCNT64rm:
4364   case X86::TZCNT16rr: case X86::TZCNT16rm:
4365   case X86::TZCNT32rr: case X86::TZCNT32rm:
4366   case X86::TZCNT64rr: case X86::TZCNT64rm:
4367     return true;
4368   }
4369 }
4370
4371 /// Check whether the use can be converted to remove a comparison against zero.
4372 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4373   switch (MI->getOpcode()) {
4374   default: return X86::COND_INVALID;
4375   case X86::LZCNT16rr: case X86::LZCNT16rm:
4376   case X86::LZCNT32rr: case X86::LZCNT32rm:
4377   case X86::LZCNT64rr: case X86::LZCNT64rm:
4378     return X86::COND_B;
4379   case X86::POPCNT16rr:case X86::POPCNT16rm:
4380   case X86::POPCNT32rr:case X86::POPCNT32rm:
4381   case X86::POPCNT64rr:case X86::POPCNT64rm:
4382     return X86::COND_E;
4383   case X86::TZCNT16rr: case X86::TZCNT16rm:
4384   case X86::TZCNT32rr: case X86::TZCNT32rm:
4385   case X86::TZCNT64rr: case X86::TZCNT64rm:
4386     return X86::COND_B;
4387   }
4388 }
4389
4390 /// Check if there exists an earlier instruction that
4391 /// operates on the same source operands and sets flags in the same way as
4392 /// Compare; remove Compare if possible.
4393 bool X86InstrInfo::
4394 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4395                      int CmpMask, int CmpValue,
4396                      const MachineRegisterInfo *MRI) const {
4397   // Check whether we can replace SUB with CMP.
4398   unsigned NewOpcode = 0;
4399   switch (CmpInstr->getOpcode()) {
4400   default: break;
4401   case X86::SUB64ri32:
4402   case X86::SUB64ri8:
4403   case X86::SUB32ri:
4404   case X86::SUB32ri8:
4405   case X86::SUB16ri:
4406   case X86::SUB16ri8:
4407   case X86::SUB8ri:
4408   case X86::SUB64rm:
4409   case X86::SUB32rm:
4410   case X86::SUB16rm:
4411   case X86::SUB8rm:
4412   case X86::SUB64rr:
4413   case X86::SUB32rr:
4414   case X86::SUB16rr:
4415   case X86::SUB8rr: {
4416     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4417       return false;
4418     // There is no use of the destination register, we can replace SUB with CMP.
4419     switch (CmpInstr->getOpcode()) {
4420     default: llvm_unreachable("Unreachable!");
4421     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4422     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4423     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4424     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4425     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4426     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4427     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4428     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4429     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4430     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4431     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4432     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4433     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4434     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4435     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4436     }
4437     CmpInstr->setDesc(get(NewOpcode));
4438     CmpInstr->RemoveOperand(0);
4439     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4440     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4441         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4442       return false;
4443   }
4444   }
4445
4446   // Get the unique definition of SrcReg.
4447   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4448   if (!MI) return false;
4449
4450   // CmpInstr is the first instruction of the BB.
4451   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4452
4453   // If we are comparing against zero, check whether we can use MI to update
4454   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4455   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4456   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4457     return false;
4458
4459   // If we have a use of the source register between the def and our compare
4460   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4461   // right way.
4462   bool ShouldUpdateCC = false;
4463   X86::CondCode NewCC = X86::COND_INVALID;
4464   if (IsCmpZero && !isDefConvertible(MI)) {
4465     // Scan forward from the use until we hit the use we're looking for or the
4466     // compare instruction.
4467     for (MachineBasicBlock::iterator J = MI;; ++J) {
4468       // Do we have a convertible instruction?
4469       NewCC = isUseDefConvertible(J);
4470       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4471           J->getOperand(1).getReg() == SrcReg) {
4472         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4473         ShouldUpdateCC = true; // Update CC later on.
4474         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4475         // with the new def.
4476         MI = Def = J;
4477         break;
4478       }
4479
4480       if (J == I)
4481         return false;
4482     }
4483   }
4484
4485   // We are searching for an earlier instruction that can make CmpInstr
4486   // redundant and that instruction will be saved in Sub.
4487   MachineInstr *Sub = nullptr;
4488   const TargetRegisterInfo *TRI = &getRegisterInfo();
4489
4490   // We iterate backward, starting from the instruction before CmpInstr and
4491   // stop when reaching the definition of a source register or done with the BB.
4492   // RI points to the instruction before CmpInstr.
4493   // If the definition is in this basic block, RE points to the definition;
4494   // otherwise, RE is the rend of the basic block.
4495   MachineBasicBlock::reverse_iterator
4496       RI = MachineBasicBlock::reverse_iterator(I),
4497       RE = CmpInstr->getParent() == MI->getParent() ?
4498            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4499            CmpInstr->getParent()->rend();
4500   MachineInstr *Movr0Inst = nullptr;
4501   for (; RI != RE; ++RI) {
4502     MachineInstr *Instr = &*RI;
4503     // Check whether CmpInstr can be made redundant by the current instruction.
4504     if (!IsCmpZero &&
4505         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4506       Sub = Instr;
4507       break;
4508     }
4509
4510     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4511         Instr->readsRegister(X86::EFLAGS, TRI)) {
4512       // This instruction modifies or uses EFLAGS.
4513
4514       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4515       // They are safe to move up, if the definition to EFLAGS is dead and
4516       // earlier instructions do not read or write EFLAGS.
4517       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4518           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4519         Movr0Inst = Instr;
4520         continue;
4521       }
4522
4523       // We can't remove CmpInstr.
4524       return false;
4525     }
4526   }
4527
4528   // Return false if no candidates exist.
4529   if (!IsCmpZero && !Sub)
4530     return false;
4531
4532   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4533                     Sub->getOperand(2).getReg() == SrcReg);
4534
4535   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4536   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4537   // If we are done with the basic block, we need to check whether EFLAGS is
4538   // live-out.
4539   bool IsSafe = false;
4540   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4541   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4542   for (++I; I != E; ++I) {
4543     const MachineInstr &Instr = *I;
4544     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4545     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4546     // We should check the usage if this instruction uses and updates EFLAGS.
4547     if (!UseEFLAGS && ModifyEFLAGS) {
4548       // It is safe to remove CmpInstr if EFLAGS is updated again.
4549       IsSafe = true;
4550       break;
4551     }
4552     if (!UseEFLAGS && !ModifyEFLAGS)
4553       continue;
4554
4555     // EFLAGS is used by this instruction.
4556     X86::CondCode OldCC = X86::COND_INVALID;
4557     bool OpcIsSET = false;
4558     if (IsCmpZero || IsSwapped) {
4559       // We decode the condition code from opcode.
4560       if (Instr.isBranch())
4561         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4562       else {
4563         OldCC = getCondFromSETOpc(Instr.getOpcode());
4564         if (OldCC != X86::COND_INVALID)
4565           OpcIsSET = true;
4566         else
4567           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4568       }
4569       if (OldCC == X86::COND_INVALID) return false;
4570     }
4571     if (IsCmpZero) {
4572       switch (OldCC) {
4573       default: break;
4574       case X86::COND_A: case X86::COND_AE:
4575       case X86::COND_B: case X86::COND_BE:
4576       case X86::COND_G: case X86::COND_GE:
4577       case X86::COND_L: case X86::COND_LE:
4578       case X86::COND_O: case X86::COND_NO:
4579         // CF and OF are used, we can't perform this optimization.
4580         return false;
4581       }
4582
4583       // If we're updating the condition code check if we have to reverse the
4584       // condition.
4585       if (ShouldUpdateCC)
4586         switch (OldCC) {
4587         default:
4588           return false;
4589         case X86::COND_E:
4590           break;
4591         case X86::COND_NE:
4592           NewCC = GetOppositeBranchCondition(NewCC);
4593           break;
4594         }
4595     } else if (IsSwapped) {
4596       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4597       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4598       // We swap the condition code and synthesize the new opcode.
4599       NewCC = getSwappedCondition(OldCC);
4600       if (NewCC == X86::COND_INVALID) return false;
4601     }
4602
4603     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4604       // Synthesize the new opcode.
4605       bool HasMemoryOperand = Instr.hasOneMemOperand();
4606       unsigned NewOpc;
4607       if (Instr.isBranch())
4608         NewOpc = GetCondBranchFromCond(NewCC);
4609       else if(OpcIsSET)
4610         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4611       else {
4612         unsigned DstReg = Instr.getOperand(0).getReg();
4613         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4614                                  HasMemoryOperand);
4615       }
4616
4617       // Push the MachineInstr to OpsToUpdate.
4618       // If it is safe to remove CmpInstr, the condition code of these
4619       // instructions will be modified.
4620       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4621     }
4622     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4623       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4624       IsSafe = true;
4625       break;
4626     }
4627   }
4628
4629   // If EFLAGS is not killed nor re-defined, we should check whether it is
4630   // live-out. If it is live-out, do not optimize.
4631   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4632     MachineBasicBlock *MBB = CmpInstr->getParent();
4633     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4634              SE = MBB->succ_end(); SI != SE; ++SI)
4635       if ((*SI)->isLiveIn(X86::EFLAGS))
4636         return false;
4637   }
4638
4639   // The instruction to be updated is either Sub or MI.
4640   Sub = IsCmpZero ? MI : Sub;
4641   // Move Movr0Inst to the appropriate place before Sub.
4642   if (Movr0Inst) {
4643     // Look backwards until we find a def that doesn't use the current EFLAGS.
4644     Def = Sub;
4645     MachineBasicBlock::reverse_iterator
4646       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4647                 InsertE = Sub->getParent()->rend();
4648     for (; InsertI != InsertE; ++InsertI) {
4649       MachineInstr *Instr = &*InsertI;
4650       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4651           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4652         Sub->getParent()->remove(Movr0Inst);
4653         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4654                                    Movr0Inst);
4655         break;
4656       }
4657     }
4658     if (InsertI == InsertE)
4659       return false;
4660   }
4661
4662   // Make sure Sub instruction defines EFLAGS and mark the def live.
4663   unsigned i = 0, e = Sub->getNumOperands();
4664   for (; i != e; ++i) {
4665     MachineOperand &MO = Sub->getOperand(i);
4666     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4667       MO.setIsDead(false);
4668       break;
4669     }
4670   }
4671   assert(i != e && "Unable to locate a def EFLAGS operand");
4672
4673   CmpInstr->eraseFromParent();
4674
4675   // Modify the condition code of instructions in OpsToUpdate.
4676   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4677     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4678   return true;
4679 }
4680
4681 /// Try to remove the load by folding it to a register
4682 /// operand at the use. We fold the load instructions if load defines a virtual
4683 /// register, the virtual register is used once in the same BB, and the
4684 /// instructions in-between do not load or store, and have no side effects.
4685 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4686                                               const MachineRegisterInfo *MRI,
4687                                               unsigned &FoldAsLoadDefReg,
4688                                               MachineInstr *&DefMI) const {
4689   if (FoldAsLoadDefReg == 0)
4690     return nullptr;
4691   // To be conservative, if there exists another load, clear the load candidate.
4692   if (MI->mayLoad()) {
4693     FoldAsLoadDefReg = 0;
4694     return nullptr;
4695   }
4696
4697   // Check whether we can move DefMI here.
4698   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4699   assert(DefMI);
4700   bool SawStore = false;
4701   if (!DefMI->isSafeToMove(nullptr, SawStore))
4702     return nullptr;
4703
4704   // Collect information about virtual register operands of MI.
4705   unsigned SrcOperandId = 0;
4706   bool FoundSrcOperand = false;
4707   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4708     MachineOperand &MO = MI->getOperand(i);
4709     if (!MO.isReg())
4710       continue;
4711     unsigned Reg = MO.getReg();
4712     if (Reg != FoldAsLoadDefReg)
4713       continue;
4714     // Do not fold if we have a subreg use or a def or multiple uses.
4715     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4716       return nullptr;
4717
4718     SrcOperandId = i;
4719     FoundSrcOperand = true;
4720   }
4721   if (!FoundSrcOperand)
4722     return nullptr;
4723
4724   // Check whether we can fold the def into SrcOperandId.
4725   MachineInstr *FoldMI = foldMemoryOperand(MI, SrcOperandId, DefMI);
4726   if (FoldMI) {
4727     FoldAsLoadDefReg = 0;
4728     return FoldMI;
4729   }
4730
4731   return nullptr;
4732 }
4733
4734 /// Expand a single-def pseudo instruction to a two-addr
4735 /// instruction with two undef reads of the register being defined.
4736 /// This is used for mapping:
4737 ///   %xmm4 = V_SET0
4738 /// to:
4739 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4740 ///
4741 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4742                              const MCInstrDesc &Desc) {
4743   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4744   unsigned Reg = MIB->getOperand(0).getReg();
4745   MIB->setDesc(Desc);
4746
4747   // MachineInstr::addOperand() will insert explicit operands before any
4748   // implicit operands.
4749   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4750   // But we don't trust that.
4751   assert(MIB->getOperand(1).getReg() == Reg &&
4752          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4753   return true;
4754 }
4755
4756 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4757 // code sequence is needed for other targets.
4758 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4759                                  const TargetInstrInfo &TII) {
4760   MachineBasicBlock &MBB = *MIB->getParent();
4761   DebugLoc DL = MIB->getDebugLoc();
4762   unsigned Reg = MIB->getOperand(0).getReg();
4763   const GlobalValue *GV =
4764       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4765   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4766   MachineMemOperand *MMO = MBB.getParent()->getMachineMemOperand(
4767       MachinePointerInfo::getGOT(*MBB.getParent()), Flag, 8, 8);
4768   MachineBasicBlock::iterator I = MIB.getInstr();
4769
4770   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4771       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4772       .addMemOperand(MMO);
4773   MIB->setDebugLoc(DL);
4774   MIB->setDesc(TII.get(X86::MOV64rm));
4775   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4776 }
4777
4778 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4779   bool HasAVX = Subtarget.hasAVX();
4780   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4781   switch (MI->getOpcode()) {
4782   case X86::MOV32r0:
4783     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4784   case X86::SETB_C8r:
4785     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4786   case X86::SETB_C16r:
4787     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4788   case X86::SETB_C32r:
4789     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4790   case X86::SETB_C64r:
4791     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4792   case X86::V_SET0:
4793   case X86::FsFLD0SS:
4794   case X86::FsFLD0SD:
4795     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4796   case X86::AVX_SET0:
4797     assert(HasAVX && "AVX not supported");
4798     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4799   case X86::AVX512_512_SET0:
4800     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4801   case X86::V_SETALLONES:
4802     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4803   case X86::AVX2_SETALLONES:
4804     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4805   case X86::TEST8ri_NOREX:
4806     MI->setDesc(get(X86::TEST8ri));
4807     return true;
4808   case X86::KSET0B:
4809   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4810   case X86::KSET1B:
4811   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4812   case TargetOpcode::LOAD_STACK_GUARD:
4813     expandLoadStackGuard(MIB, *this);
4814     return true;
4815   }
4816   return false;
4817 }
4818
4819 static void addOperands(MachineInstrBuilder &MIB, ArrayRef<MachineOperand> MOs) {
4820   unsigned NumAddrOps = MOs.size();
4821   for (unsigned i = 0; i != NumAddrOps; ++i)
4822     MIB.addOperand(MOs[i]);
4823   if (NumAddrOps < 4) // FrameIndex only
4824     addOffset(MIB, 0);
4825 }
4826
4827 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4828                                      ArrayRef<MachineOperand> MOs,
4829                                      MachineBasicBlock::iterator InsertPt,
4830                                      MachineInstr *MI,
4831                                      const TargetInstrInfo &TII) {
4832   // Create the base instruction with the memory operand as the first part.
4833   // Omit the implicit operands, something BuildMI can't do.
4834   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4835                                               MI->getDebugLoc(), true);
4836   MachineInstrBuilder MIB(MF, NewMI);
4837   addOperands(MIB, MOs);
4838
4839   // Loop over the rest of the ri operands, converting them over.
4840   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4841   for (unsigned i = 0; i != NumOps; ++i) {
4842     MachineOperand &MO = MI->getOperand(i+2);
4843     MIB.addOperand(MO);
4844   }
4845   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4846     MachineOperand &MO = MI->getOperand(i);
4847     MIB.addOperand(MO);
4848   }
4849
4850   MachineBasicBlock *MBB = InsertPt->getParent();
4851   MBB->insert(InsertPt, NewMI);
4852
4853   return MIB;
4854 }
4855
4856 static MachineInstr *FuseInst(MachineFunction &MF, unsigned Opcode,
4857                               unsigned OpNo, ArrayRef<MachineOperand> MOs,
4858                               MachineBasicBlock::iterator InsertPt,
4859                               MachineInstr *MI, const TargetInstrInfo &TII) {
4860   // Omit the implicit operands, something BuildMI can't do.
4861   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4862                                               MI->getDebugLoc(), true);
4863   MachineInstrBuilder MIB(MF, NewMI);
4864
4865   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4866     MachineOperand &MO = MI->getOperand(i);
4867     if (i == OpNo) {
4868       assert(MO.isReg() && "Expected to fold into reg operand!");
4869       addOperands(MIB, MOs);
4870     } else {
4871       MIB.addOperand(MO);
4872     }
4873   }
4874
4875   MachineBasicBlock *MBB = InsertPt->getParent();
4876   MBB->insert(InsertPt, NewMI);
4877
4878   return MIB;
4879 }
4880
4881 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4882                                 ArrayRef<MachineOperand> MOs,
4883                                 MachineBasicBlock::iterator InsertPt,
4884                                 MachineInstr *MI) {
4885   MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
4886                                     MI->getDebugLoc(), TII.get(Opcode));
4887   addOperands(MIB, MOs);
4888   return MIB.addImm(0);
4889 }
4890
4891 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
4892     MachineFunction &MF, MachineInstr *MI, unsigned OpNum,
4893     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4894     unsigned Size, unsigned Align, bool AllowCommute) const {
4895   const DenseMap<unsigned,
4896                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4897   bool isCallRegIndirect = Subtarget.callRegIndirect();
4898   bool isTwoAddrFold = false;
4899
4900   // For CPUs that favor the register form of a call or push,
4901   // do not fold loads into calls or pushes, unless optimizing for size
4902   // aggressively.
4903   if (isCallRegIndirect && !MF.getFunction()->optForMinSize() &&
4904       (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r ||
4905        MI->getOpcode() == X86::PUSH16r || MI->getOpcode() == X86::PUSH32r ||
4906        MI->getOpcode() == X86::PUSH64r))
4907     return nullptr;
4908
4909   unsigned NumOps = MI->getDesc().getNumOperands();
4910   bool isTwoAddr = NumOps > 1 &&
4911     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4912
4913   // FIXME: AsmPrinter doesn't know how to handle
4914   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4915   if (MI->getOpcode() == X86::ADD32ri &&
4916       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4917     return nullptr;
4918
4919   MachineInstr *NewMI = nullptr;
4920   // Folding a memory location into the two-address part of a two-address
4921   // instruction is different than folding it other places.  It requires
4922   // replacing the *two* registers with the memory location.
4923   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4924       MI->getOperand(0).isReg() &&
4925       MI->getOperand(1).isReg() &&
4926       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4927     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4928     isTwoAddrFold = true;
4929   } else if (OpNum == 0) {
4930     if (MI->getOpcode() == X86::MOV32r0) {
4931       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, InsertPt, MI);
4932       if (NewMI)
4933         return NewMI;
4934     }
4935
4936     OpcodeTablePtr = &RegOp2MemOpTable0;
4937   } else if (OpNum == 1) {
4938     OpcodeTablePtr = &RegOp2MemOpTable1;
4939   } else if (OpNum == 2) {
4940     OpcodeTablePtr = &RegOp2MemOpTable2;
4941   } else if (OpNum == 3) {
4942     OpcodeTablePtr = &RegOp2MemOpTable3;
4943   } else if (OpNum == 4) {
4944     OpcodeTablePtr = &RegOp2MemOpTable4;
4945   }
4946
4947   // If table selected...
4948   if (OpcodeTablePtr) {
4949     // Find the Opcode to fuse
4950     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4951       OpcodeTablePtr->find(MI->getOpcode());
4952     if (I != OpcodeTablePtr->end()) {
4953       unsigned Opcode = I->second.first;
4954       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4955       if (Align < MinAlign)
4956         return nullptr;
4957       bool NarrowToMOV32rm = false;
4958       if (Size) {
4959         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
4960         if (Size < RCSize) {
4961           // Check if it's safe to fold the load. If the size of the object is
4962           // narrower than the load width, then it's not.
4963           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4964             return nullptr;
4965           // If this is a 64-bit load, but the spill slot is 32, then we can do
4966           // a 32-bit load which is implicitly zero-extended. This likely is
4967           // due to live interval analysis remat'ing a load from stack slot.
4968           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4969             return nullptr;
4970           Opcode = X86::MOV32rm;
4971           NarrowToMOV32rm = true;
4972         }
4973       }
4974
4975       if (isTwoAddrFold)
4976         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, InsertPt, MI, *this);
4977       else
4978         NewMI = FuseInst(MF, Opcode, OpNum, MOs, InsertPt, MI, *this);
4979
4980       if (NarrowToMOV32rm) {
4981         // If this is the special case where we use a MOV32rm to load a 32-bit
4982         // value and zero-extend the top bits. Change the destination register
4983         // to a 32-bit one.
4984         unsigned DstReg = NewMI->getOperand(0).getReg();
4985         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4986           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4987         else
4988           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4989       }
4990       return NewMI;
4991     }
4992   }
4993
4994   // If the instruction and target operand are commutable, commute the
4995   // instruction and try again.
4996   if (AllowCommute) {
4997     unsigned OriginalOpIdx = OpNum, CommuteOpIdx1, CommuteOpIdx2;
4998     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4999       bool HasDef = MI->getDesc().getNumDefs();
5000       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
5001       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
5002       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
5003       bool Tied0 =
5004           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
5005       bool Tied1 =
5006           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
5007
5008       // If either of the commutable operands are tied to the destination
5009       // then we can not commute + fold.
5010       if ((HasDef && Reg0 == Reg1 && Tied0) ||
5011           (HasDef && Reg0 == Reg2 && Tied1))
5012         return nullptr;
5013
5014       if ((CommuteOpIdx1 == OriginalOpIdx) ||
5015           (CommuteOpIdx2 == OriginalOpIdx)) {
5016         MachineInstr *CommutedMI = commuteInstruction(MI, false);
5017         if (!CommutedMI) {
5018           // Unable to commute.
5019           return nullptr;
5020         }
5021         if (CommutedMI != MI) {
5022           // New instruction. We can't fold from this.
5023           CommutedMI->eraseFromParent();
5024           return nullptr;
5025         }
5026
5027         // Attempt to fold with the commuted version of the instruction.
5028         unsigned CommuteOp =
5029             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
5030         NewMI =
5031             foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, InsertPt, Size, Align,
5032                                   /*AllowCommute=*/false);
5033         if (NewMI)
5034           return NewMI;
5035
5036         // Folding failed again - undo the commute before returning.
5037         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
5038         if (!UncommutedMI) {
5039           // Unable to commute.
5040           return nullptr;
5041         }
5042         if (UncommutedMI != MI) {
5043           // New instruction. It doesn't need to be kept.
5044           UncommutedMI->eraseFromParent();
5045           return nullptr;
5046         }
5047
5048         // Return here to prevent duplicate fuse failure report.
5049         return nullptr;
5050       }
5051     }
5052   }
5053
5054   // No fusion
5055   if (PrintFailedFusing && !MI->isCopy())
5056     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
5057   return nullptr;
5058 }
5059
5060 /// Return true for all instructions that only update
5061 /// the first 32 or 64-bits of the destination register and leave the rest
5062 /// unmodified. This can be used to avoid folding loads if the instructions
5063 /// only update part of the destination register, and the non-updated part is
5064 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
5065 /// instructions breaks the partial register dependency and it can improve
5066 /// performance. e.g.:
5067 ///
5068 ///   movss (%rdi), %xmm0
5069 ///   cvtss2sd %xmm0, %xmm0
5070 ///
5071 /// Instead of
5072 ///   cvtss2sd (%rdi), %xmm0
5073 ///
5074 /// FIXME: This should be turned into a TSFlags.
5075 ///
5076 static bool hasPartialRegUpdate(unsigned Opcode) {
5077   switch (Opcode) {
5078   case X86::CVTSI2SSrr:
5079   case X86::CVTSI2SSrm:
5080   case X86::CVTSI2SS64rr:
5081   case X86::CVTSI2SS64rm:
5082   case X86::CVTSI2SDrr:
5083   case X86::CVTSI2SDrm:
5084   case X86::CVTSI2SD64rr:
5085   case X86::CVTSI2SD64rm:
5086   case X86::CVTSD2SSrr:
5087   case X86::CVTSD2SSrm:
5088   case X86::Int_CVTSD2SSrr:
5089   case X86::Int_CVTSD2SSrm:
5090   case X86::CVTSS2SDrr:
5091   case X86::CVTSS2SDrm:
5092   case X86::Int_CVTSS2SDrr:
5093   case X86::Int_CVTSS2SDrm:
5094   case X86::RCPSSr:
5095   case X86::RCPSSm:
5096   case X86::RCPSSr_Int:
5097   case X86::RCPSSm_Int:
5098   case X86::ROUNDSDr:
5099   case X86::ROUNDSDm:
5100   case X86::ROUNDSDr_Int:
5101   case X86::ROUNDSSr:
5102   case X86::ROUNDSSm:
5103   case X86::ROUNDSSr_Int:
5104   case X86::RSQRTSSr:
5105   case X86::RSQRTSSm:
5106   case X86::RSQRTSSr_Int:
5107   case X86::RSQRTSSm_Int:
5108   case X86::SQRTSSr:
5109   case X86::SQRTSSm:
5110   case X86::SQRTSSr_Int:
5111   case X86::SQRTSSm_Int:
5112   case X86::SQRTSDr:
5113   case X86::SQRTSDm:
5114   case X86::SQRTSDr_Int:
5115   case X86::SQRTSDm_Int:
5116     return true;
5117   }
5118
5119   return false;
5120 }
5121
5122 /// Inform the ExeDepsFix pass how many idle
5123 /// instructions we would like before a partial register update.
5124 unsigned X86InstrInfo::
5125 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
5126                              const TargetRegisterInfo *TRI) const {
5127   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
5128     return 0;
5129
5130   // If MI is marked as reading Reg, the partial register update is wanted.
5131   const MachineOperand &MO = MI->getOperand(0);
5132   unsigned Reg = MO.getReg();
5133   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
5134     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
5135       return 0;
5136   } else {
5137     if (MI->readsRegister(Reg, TRI))
5138       return 0;
5139   }
5140
5141   // If any of the preceding 16 instructions are reading Reg, insert a
5142   // dependency breaking instruction.  The magic number is based on a few
5143   // Nehalem experiments.
5144   return 16;
5145 }
5146
5147 // Return true for any instruction the copies the high bits of the first source
5148 // operand into the unused high bits of the destination operand.
5149 static bool hasUndefRegUpdate(unsigned Opcode) {
5150   switch (Opcode) {
5151   case X86::VCVTSI2SSrr:
5152   case X86::VCVTSI2SSrm:
5153   case X86::Int_VCVTSI2SSrr:
5154   case X86::Int_VCVTSI2SSrm:
5155   case X86::VCVTSI2SS64rr:
5156   case X86::VCVTSI2SS64rm:
5157   case X86::Int_VCVTSI2SS64rr:
5158   case X86::Int_VCVTSI2SS64rm:
5159   case X86::VCVTSI2SDrr:
5160   case X86::VCVTSI2SDrm:
5161   case X86::Int_VCVTSI2SDrr:
5162   case X86::Int_VCVTSI2SDrm:
5163   case X86::VCVTSI2SD64rr:
5164   case X86::VCVTSI2SD64rm:
5165   case X86::Int_VCVTSI2SD64rr:
5166   case X86::Int_VCVTSI2SD64rm:
5167   case X86::VCVTSD2SSrr:
5168   case X86::VCVTSD2SSrm:
5169   case X86::Int_VCVTSD2SSrr:
5170   case X86::Int_VCVTSD2SSrm:
5171   case X86::VCVTSS2SDrr:
5172   case X86::VCVTSS2SDrm:
5173   case X86::Int_VCVTSS2SDrr:
5174   case X86::Int_VCVTSS2SDrm:
5175   case X86::VRCPSSr:
5176   case X86::VRCPSSm:
5177   case X86::VRCPSSm_Int:
5178   case X86::VROUNDSDr:
5179   case X86::VROUNDSDm:
5180   case X86::VROUNDSDr_Int:
5181   case X86::VROUNDSSr:
5182   case X86::VROUNDSSm:
5183   case X86::VROUNDSSr_Int:
5184   case X86::VRSQRTSSr:
5185   case X86::VRSQRTSSm:
5186   case X86::VRSQRTSSm_Int:
5187   case X86::VSQRTSSr:
5188   case X86::VSQRTSSm:
5189   case X86::VSQRTSSm_Int:
5190   case X86::VSQRTSDr:
5191   case X86::VSQRTSDm:
5192   case X86::VSQRTSDm_Int:
5193     // AVX-512
5194   case X86::VCVTSD2SSZrr:
5195   case X86::VCVTSD2SSZrm:
5196   case X86::VCVTSS2SDZrr:
5197   case X86::VCVTSS2SDZrm:
5198     return true;
5199   }
5200
5201   return false;
5202 }
5203
5204 /// Inform the ExeDepsFix pass how many idle instructions we would like before
5205 /// certain undef register reads.
5206 ///
5207 /// This catches the VCVTSI2SD family of instructions:
5208 ///
5209 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
5210 ///
5211 /// We should to be careful *not* to catch VXOR idioms which are presumably
5212 /// handled specially in the pipeline:
5213 ///
5214 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
5215 ///
5216 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
5217 /// high bits that are passed-through are not live.
5218 unsigned X86InstrInfo::
5219 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
5220                      const TargetRegisterInfo *TRI) const {
5221   if (!hasUndefRegUpdate(MI->getOpcode()))
5222     return 0;
5223
5224   // Set the OpNum parameter to the first source operand.
5225   OpNum = 1;
5226
5227   const MachineOperand &MO = MI->getOperand(OpNum);
5228   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
5229     // Use the same magic number as getPartialRegUpdateClearance.
5230     return 16;
5231   }
5232   return 0;
5233 }
5234
5235 void X86InstrInfo::
5236 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
5237                           const TargetRegisterInfo *TRI) const {
5238   unsigned Reg = MI->getOperand(OpNum).getReg();
5239   // If MI kills this register, the false dependence is already broken.
5240   if (MI->killsRegister(Reg, TRI))
5241     return;
5242   if (X86::VR128RegClass.contains(Reg)) {
5243     // These instructions are all floating point domain, so xorps is the best
5244     // choice.
5245     bool HasAVX = Subtarget.hasAVX();
5246     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
5247     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
5248       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
5249   } else if (X86::VR256RegClass.contains(Reg)) {
5250     // Use vxorps to clear the full ymm register.
5251     // It wants to read and write the xmm sub-register.
5252     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
5253     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
5254       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
5255       .addReg(Reg, RegState::ImplicitDefine);
5256   } else
5257     return;
5258   MI->addRegisterKilled(Reg, TRI, true);
5259 }
5260
5261 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5262     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5263     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
5264   // Check switch flag
5265   if (NoFusing) return nullptr;
5266
5267   // Unless optimizing for size, don't fold to avoid partial
5268   // register update stalls
5269   if (!MF.getFunction()->optForSize() && hasPartialRegUpdate(MI->getOpcode()))
5270     return nullptr;
5271
5272   const MachineFrameInfo *MFI = MF.getFrameInfo();
5273   unsigned Size = MFI->getObjectSize(FrameIndex);
5274   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
5275   // If the function stack isn't realigned we don't want to fold instructions
5276   // that need increased alignment.
5277   if (!RI.needsStackRealignment(MF))
5278     Alignment =
5279         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
5280   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5281     unsigned NewOpc = 0;
5282     unsigned RCSize = 0;
5283     switch (MI->getOpcode()) {
5284     default: return nullptr;
5285     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
5286     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
5287     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
5288     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
5289     }
5290     // Check if it's safe to fold the load. If the size of the object is
5291     // narrower than the load width, then it's not.
5292     if (Size < RCSize)
5293       return nullptr;
5294     // Change to CMPXXri r, 0 first.
5295     MI->setDesc(get(NewOpc));
5296     MI->getOperand(1).ChangeToImmediate(0);
5297   } else if (Ops.size() != 1)
5298     return nullptr;
5299
5300   return foldMemoryOperandImpl(MF, MI, Ops[0],
5301                                MachineOperand::CreateFI(FrameIndex), InsertPt,
5302                                Size, Alignment, /*AllowCommute=*/true);
5303 }
5304
5305 /// Check if \p LoadMI is a partial register load that we can't fold into \p MI
5306 /// because the latter uses contents that wouldn't be defined in the folded
5307 /// version.  For instance, this transformation isn't legal:
5308 ///   movss (%rdi), %xmm0
5309 ///   addps %xmm0, %xmm0
5310 /// ->
5311 ///   addps (%rdi), %xmm0
5312 ///
5313 /// But this one is:
5314 ///   movss (%rdi), %xmm0
5315 ///   addss %xmm0, %xmm0
5316 /// ->
5317 ///   addss (%rdi), %xmm0
5318 ///
5319 static bool isNonFoldablePartialRegisterLoad(const MachineInstr &LoadMI,
5320                                              const MachineInstr &UserMI,
5321                                              const MachineFunction &MF) {
5322   unsigned Opc = LoadMI.getOpcode();
5323   unsigned UserOpc = UserMI.getOpcode();
5324   unsigned RegSize =
5325       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5326
5327   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4) {
5328     // These instructions only load 32 bits, we can't fold them if the
5329     // destination register is wider than 32 bits (4 bytes), and its user
5330     // instruction isn't scalar (SS).
5331     switch (UserOpc) {
5332     case X86::ADDSSrr_Int: case X86::VADDSSrr_Int:
5333     case X86::DIVSSrr_Int: case X86::VDIVSSrr_Int:
5334     case X86::MULSSrr_Int: case X86::VMULSSrr_Int:
5335     case X86::SUBSSrr_Int: case X86::VSUBSSrr_Int:
5336       return false;
5337     default:
5338       return true;
5339     }
5340   }
5341
5342   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8) {
5343     // These instructions only load 64 bits, we can't fold them if the
5344     // destination register is wider than 64 bits (8 bytes), and its user
5345     // instruction isn't scalar (SD).
5346     switch (UserOpc) {
5347     case X86::ADDSDrr_Int: case X86::VADDSDrr_Int:
5348     case X86::DIVSDrr_Int: case X86::VDIVSDrr_Int:
5349     case X86::MULSDrr_Int: case X86::VMULSDrr_Int:
5350     case X86::SUBSDrr_Int: case X86::VSUBSDrr_Int:
5351       return false;
5352     default:
5353       return true;
5354     }
5355   }
5356
5357   return false;
5358 }
5359
5360 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5361     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5362     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
5363   // If loading from a FrameIndex, fold directly from the FrameIndex.
5364   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5365   int FrameIndex;
5366   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5367     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5368       return nullptr;
5369     return foldMemoryOperandImpl(MF, MI, Ops, InsertPt, FrameIndex);
5370   }
5371
5372   // Check switch flag
5373   if (NoFusing) return nullptr;
5374
5375   // Avoid partial register update stalls unless optimizing for size.
5376   if (!MF.getFunction()->optForSize() && hasPartialRegUpdate(MI->getOpcode()))
5377     return nullptr;
5378
5379   // Determine the alignment of the load.
5380   unsigned Alignment = 0;
5381   if (LoadMI->hasOneMemOperand())
5382     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5383   else
5384     switch (LoadMI->getOpcode()) {
5385     case X86::AVX2_SETALLONES:
5386     case X86::AVX_SET0:
5387       Alignment = 32;
5388       break;
5389     case X86::V_SET0:
5390     case X86::V_SETALLONES:
5391       Alignment = 16;
5392       break;
5393     case X86::FsFLD0SD:
5394       Alignment = 8;
5395       break;
5396     case X86::FsFLD0SS:
5397       Alignment = 4;
5398       break;
5399     default:
5400       return nullptr;
5401     }
5402   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5403     unsigned NewOpc = 0;
5404     switch (MI->getOpcode()) {
5405     default: return nullptr;
5406     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5407     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5408     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5409     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5410     }
5411     // Change to CMPXXri r, 0 first.
5412     MI->setDesc(get(NewOpc));
5413     MI->getOperand(1).ChangeToImmediate(0);
5414   } else if (Ops.size() != 1)
5415     return nullptr;
5416
5417   // Make sure the subregisters match.
5418   // Otherwise we risk changing the size of the load.
5419   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5420     return nullptr;
5421
5422   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5423   switch (LoadMI->getOpcode()) {
5424   case X86::V_SET0:
5425   case X86::V_SETALLONES:
5426   case X86::AVX2_SETALLONES:
5427   case X86::AVX_SET0:
5428   case X86::FsFLD0SD:
5429   case X86::FsFLD0SS: {
5430     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5431     // Create a constant-pool entry and operands to load from it.
5432
5433     // Medium and large mode can't fold loads this way.
5434     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5435         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5436       return nullptr;
5437
5438     // x86-32 PIC requires a PIC base register for constant pools.
5439     unsigned PICBase = 0;
5440     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5441       if (Subtarget.is64Bit())
5442         PICBase = X86::RIP;
5443       else
5444         // FIXME: PICBase = getGlobalBaseReg(&MF);
5445         // This doesn't work for several reasons.
5446         // 1. GlobalBaseReg may have been spilled.
5447         // 2. It may not be live at MI.
5448         return nullptr;
5449     }
5450
5451     // Create a constant-pool entry.
5452     MachineConstantPool &MCP = *MF.getConstantPool();
5453     Type *Ty;
5454     unsigned Opc = LoadMI->getOpcode();
5455     if (Opc == X86::FsFLD0SS)
5456       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5457     else if (Opc == X86::FsFLD0SD)
5458       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5459     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5460       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5461     else
5462       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5463
5464     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5465     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5466                                     Constant::getNullValue(Ty);
5467     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5468
5469     // Create operands to load from the constant pool entry.
5470     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5471     MOs.push_back(MachineOperand::CreateImm(1));
5472     MOs.push_back(MachineOperand::CreateReg(0, false));
5473     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5474     MOs.push_back(MachineOperand::CreateReg(0, false));
5475     break;
5476   }
5477   default: {
5478     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5479       return nullptr;
5480
5481     // Folding a normal load. Just copy the load's address operands.
5482     MOs.append(LoadMI->operands_begin() + NumOps - X86::AddrNumOperands,
5483                LoadMI->operands_begin() + NumOps);
5484     break;
5485   }
5486   }
5487   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, InsertPt,
5488                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5489 }
5490
5491 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5492                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5493                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5494   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5495     MemOp2RegOpTable.find(MI->getOpcode());
5496   if (I == MemOp2RegOpTable.end())
5497     return false;
5498   unsigned Opc = I->second.first;
5499   unsigned Index = I->second.second & TB_INDEX_MASK;
5500   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5501   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5502   if (UnfoldLoad && !FoldedLoad)
5503     return false;
5504   UnfoldLoad &= FoldedLoad;
5505   if (UnfoldStore && !FoldedStore)
5506     return false;
5507   UnfoldStore &= FoldedStore;
5508
5509   const MCInstrDesc &MCID = get(Opc);
5510   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5511   if (!MI->hasOneMemOperand() &&
5512       RC == &X86::VR128RegClass &&
5513       !Subtarget.isUnalignedMemAccessFast())
5514     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5515     // conservatively assume the address is unaligned. That's bad for
5516     // performance.
5517     return false;
5518   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5519   SmallVector<MachineOperand,2> BeforeOps;
5520   SmallVector<MachineOperand,2> AfterOps;
5521   SmallVector<MachineOperand,4> ImpOps;
5522   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5523     MachineOperand &Op = MI->getOperand(i);
5524     if (i >= Index && i < Index + X86::AddrNumOperands)
5525       AddrOps.push_back(Op);
5526     else if (Op.isReg() && Op.isImplicit())
5527       ImpOps.push_back(Op);
5528     else if (i < Index)
5529       BeforeOps.push_back(Op);
5530     else if (i > Index)
5531       AfterOps.push_back(Op);
5532   }
5533
5534   // Emit the load instruction.
5535   if (UnfoldLoad) {
5536     std::pair<MachineInstr::mmo_iterator,
5537               MachineInstr::mmo_iterator> MMOs =
5538       MF.extractLoadMemRefs(MI->memoperands_begin(),
5539                             MI->memoperands_end());
5540     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5541     if (UnfoldStore) {
5542       // Address operands cannot be marked isKill.
5543       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5544         MachineOperand &MO = NewMIs[0]->getOperand(i);
5545         if (MO.isReg())
5546           MO.setIsKill(false);
5547       }
5548     }
5549   }
5550
5551   // Emit the data processing instruction.
5552   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5553   MachineInstrBuilder MIB(MF, DataMI);
5554
5555   if (FoldedStore)
5556     MIB.addReg(Reg, RegState::Define);
5557   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5558     MIB.addOperand(BeforeOps[i]);
5559   if (FoldedLoad)
5560     MIB.addReg(Reg);
5561   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5562     MIB.addOperand(AfterOps[i]);
5563   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5564     MachineOperand &MO = ImpOps[i];
5565     MIB.addReg(MO.getReg(),
5566                getDefRegState(MO.isDef()) |
5567                RegState::Implicit |
5568                getKillRegState(MO.isKill()) |
5569                getDeadRegState(MO.isDead()) |
5570                getUndefRegState(MO.isUndef()));
5571   }
5572   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5573   switch (DataMI->getOpcode()) {
5574   default: break;
5575   case X86::CMP64ri32:
5576   case X86::CMP64ri8:
5577   case X86::CMP32ri:
5578   case X86::CMP32ri8:
5579   case X86::CMP16ri:
5580   case X86::CMP16ri8:
5581   case X86::CMP8ri: {
5582     MachineOperand &MO0 = DataMI->getOperand(0);
5583     MachineOperand &MO1 = DataMI->getOperand(1);
5584     if (MO1.getImm() == 0) {
5585       unsigned NewOpc;
5586       switch (DataMI->getOpcode()) {
5587       default: llvm_unreachable("Unreachable!");
5588       case X86::CMP64ri8:
5589       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5590       case X86::CMP32ri8:
5591       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5592       case X86::CMP16ri8:
5593       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5594       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5595       }
5596       DataMI->setDesc(get(NewOpc));
5597       MO1.ChangeToRegister(MO0.getReg(), false);
5598     }
5599   }
5600   }
5601   NewMIs.push_back(DataMI);
5602
5603   // Emit the store instruction.
5604   if (UnfoldStore) {
5605     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5606     std::pair<MachineInstr::mmo_iterator,
5607               MachineInstr::mmo_iterator> MMOs =
5608       MF.extractStoreMemRefs(MI->memoperands_begin(),
5609                              MI->memoperands_end());
5610     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5611   }
5612
5613   return true;
5614 }
5615
5616 bool
5617 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5618                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5619   if (!N->isMachineOpcode())
5620     return false;
5621
5622   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5623     MemOp2RegOpTable.find(N->getMachineOpcode());
5624   if (I == MemOp2RegOpTable.end())
5625     return false;
5626   unsigned Opc = I->second.first;
5627   unsigned Index = I->second.second & TB_INDEX_MASK;
5628   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5629   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5630   const MCInstrDesc &MCID = get(Opc);
5631   MachineFunction &MF = DAG.getMachineFunction();
5632   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5633   unsigned NumDefs = MCID.NumDefs;
5634   std::vector<SDValue> AddrOps;
5635   std::vector<SDValue> BeforeOps;
5636   std::vector<SDValue> AfterOps;
5637   SDLoc dl(N);
5638   unsigned NumOps = N->getNumOperands();
5639   for (unsigned i = 0; i != NumOps-1; ++i) {
5640     SDValue Op = N->getOperand(i);
5641     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5642       AddrOps.push_back(Op);
5643     else if (i < Index-NumDefs)
5644       BeforeOps.push_back(Op);
5645     else if (i > Index-NumDefs)
5646       AfterOps.push_back(Op);
5647   }
5648   SDValue Chain = N->getOperand(NumOps-1);
5649   AddrOps.push_back(Chain);
5650
5651   // Emit the load instruction.
5652   SDNode *Load = nullptr;
5653   if (FoldedLoad) {
5654     EVT VT = *RC->vt_begin();
5655     std::pair<MachineInstr::mmo_iterator,
5656               MachineInstr::mmo_iterator> MMOs =
5657       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5658                             cast<MachineSDNode>(N)->memoperands_end());
5659     if (!(*MMOs.first) &&
5660         RC == &X86::VR128RegClass &&
5661         !Subtarget.isUnalignedMemAccessFast())
5662       // Do not introduce a slow unaligned load.
5663       return false;
5664     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5665     bool isAligned = (*MMOs.first) &&
5666                      (*MMOs.first)->getAlignment() >= Alignment;
5667     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5668                               VT, MVT::Other, AddrOps);
5669     NewNodes.push_back(Load);
5670
5671     // Preserve memory reference information.
5672     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5673   }
5674
5675   // Emit the data processing instruction.
5676   std::vector<EVT> VTs;
5677   const TargetRegisterClass *DstRC = nullptr;
5678   if (MCID.getNumDefs() > 0) {
5679     DstRC = getRegClass(MCID, 0, &RI, MF);
5680     VTs.push_back(*DstRC->vt_begin());
5681   }
5682   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5683     EVT VT = N->getValueType(i);
5684     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5685       VTs.push_back(VT);
5686   }
5687   if (Load)
5688     BeforeOps.push_back(SDValue(Load, 0));
5689   BeforeOps.insert(BeforeOps.end(), AfterOps.begin(), AfterOps.end());
5690   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5691   NewNodes.push_back(NewNode);
5692
5693   // Emit the store instruction.
5694   if (FoldedStore) {
5695     AddrOps.pop_back();
5696     AddrOps.push_back(SDValue(NewNode, 0));
5697     AddrOps.push_back(Chain);
5698     std::pair<MachineInstr::mmo_iterator,
5699               MachineInstr::mmo_iterator> MMOs =
5700       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5701                              cast<MachineSDNode>(N)->memoperands_end());
5702     if (!(*MMOs.first) &&
5703         RC == &X86::VR128RegClass &&
5704         !Subtarget.isUnalignedMemAccessFast())
5705       // Do not introduce a slow unaligned store.
5706       return false;
5707     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5708     bool isAligned = (*MMOs.first) &&
5709                      (*MMOs.first)->getAlignment() >= Alignment;
5710     SDNode *Store =
5711         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5712                            dl, MVT::Other, AddrOps);
5713     NewNodes.push_back(Store);
5714
5715     // Preserve memory reference information.
5716     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5717   }
5718
5719   return true;
5720 }
5721
5722 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5723                                       bool UnfoldLoad, bool UnfoldStore,
5724                                       unsigned *LoadRegIndex) const {
5725   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5726     MemOp2RegOpTable.find(Opc);
5727   if (I == MemOp2RegOpTable.end())
5728     return 0;
5729   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5730   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5731   if (UnfoldLoad && !FoldedLoad)
5732     return 0;
5733   if (UnfoldStore && !FoldedStore)
5734     return 0;
5735   if (LoadRegIndex)
5736     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5737   return I->second.first;
5738 }
5739
5740 bool
5741 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5742                                      int64_t &Offset1, int64_t &Offset2) const {
5743   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5744     return false;
5745   unsigned Opc1 = Load1->getMachineOpcode();
5746   unsigned Opc2 = Load2->getMachineOpcode();
5747   switch (Opc1) {
5748   default: return false;
5749   case X86::MOV8rm:
5750   case X86::MOV16rm:
5751   case X86::MOV32rm:
5752   case X86::MOV64rm:
5753   case X86::LD_Fp32m:
5754   case X86::LD_Fp64m:
5755   case X86::LD_Fp80m:
5756   case X86::MOVSSrm:
5757   case X86::MOVSDrm:
5758   case X86::MMX_MOVD64rm:
5759   case X86::MMX_MOVQ64rm:
5760   case X86::FsMOVAPSrm:
5761   case X86::FsMOVAPDrm:
5762   case X86::MOVAPSrm:
5763   case X86::MOVUPSrm:
5764   case X86::MOVAPDrm:
5765   case X86::MOVDQArm:
5766   case X86::MOVDQUrm:
5767   // AVX load instructions
5768   case X86::VMOVSSrm:
5769   case X86::VMOVSDrm:
5770   case X86::FsVMOVAPSrm:
5771   case X86::FsVMOVAPDrm:
5772   case X86::VMOVAPSrm:
5773   case X86::VMOVUPSrm:
5774   case X86::VMOVAPDrm:
5775   case X86::VMOVDQArm:
5776   case X86::VMOVDQUrm:
5777   case X86::VMOVAPSYrm:
5778   case X86::VMOVUPSYrm:
5779   case X86::VMOVAPDYrm:
5780   case X86::VMOVDQAYrm:
5781   case X86::VMOVDQUYrm:
5782     break;
5783   }
5784   switch (Opc2) {
5785   default: return false;
5786   case X86::MOV8rm:
5787   case X86::MOV16rm:
5788   case X86::MOV32rm:
5789   case X86::MOV64rm:
5790   case X86::LD_Fp32m:
5791   case X86::LD_Fp64m:
5792   case X86::LD_Fp80m:
5793   case X86::MOVSSrm:
5794   case X86::MOVSDrm:
5795   case X86::MMX_MOVD64rm:
5796   case X86::MMX_MOVQ64rm:
5797   case X86::FsMOVAPSrm:
5798   case X86::FsMOVAPDrm:
5799   case X86::MOVAPSrm:
5800   case X86::MOVUPSrm:
5801   case X86::MOVAPDrm:
5802   case X86::MOVDQArm:
5803   case X86::MOVDQUrm:
5804   // AVX load instructions
5805   case X86::VMOVSSrm:
5806   case X86::VMOVSDrm:
5807   case X86::FsVMOVAPSrm:
5808   case X86::FsVMOVAPDrm:
5809   case X86::VMOVAPSrm:
5810   case X86::VMOVUPSrm:
5811   case X86::VMOVAPDrm:
5812   case X86::VMOVDQArm:
5813   case X86::VMOVDQUrm:
5814   case X86::VMOVAPSYrm:
5815   case X86::VMOVUPSYrm:
5816   case X86::VMOVAPDYrm:
5817   case X86::VMOVDQAYrm:
5818   case X86::VMOVDQUYrm:
5819     break;
5820   }
5821
5822   // Check if chain operands and base addresses match.
5823   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5824       Load1->getOperand(5) != Load2->getOperand(5))
5825     return false;
5826   // Segment operands should match as well.
5827   if (Load1->getOperand(4) != Load2->getOperand(4))
5828     return false;
5829   // Scale should be 1, Index should be Reg0.
5830   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5831       Load1->getOperand(2) == Load2->getOperand(2)) {
5832     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5833       return false;
5834
5835     // Now let's examine the displacements.
5836     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5837         isa<ConstantSDNode>(Load2->getOperand(3))) {
5838       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5839       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5840       return true;
5841     }
5842   }
5843   return false;
5844 }
5845
5846 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5847                                            int64_t Offset1, int64_t Offset2,
5848                                            unsigned NumLoads) const {
5849   assert(Offset2 > Offset1);
5850   if ((Offset2 - Offset1) / 8 > 64)
5851     return false;
5852
5853   unsigned Opc1 = Load1->getMachineOpcode();
5854   unsigned Opc2 = Load2->getMachineOpcode();
5855   if (Opc1 != Opc2)
5856     return false;  // FIXME: overly conservative?
5857
5858   switch (Opc1) {
5859   default: break;
5860   case X86::LD_Fp32m:
5861   case X86::LD_Fp64m:
5862   case X86::LD_Fp80m:
5863   case X86::MMX_MOVD64rm:
5864   case X86::MMX_MOVQ64rm:
5865     return false;
5866   }
5867
5868   EVT VT = Load1->getValueType(0);
5869   switch (VT.getSimpleVT().SimpleTy) {
5870   default:
5871     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5872     // have 16 of them to play with.
5873     if (Subtarget.is64Bit()) {
5874       if (NumLoads >= 3)
5875         return false;
5876     } else if (NumLoads) {
5877       return false;
5878     }
5879     break;
5880   case MVT::i8:
5881   case MVT::i16:
5882   case MVT::i32:
5883   case MVT::i64:
5884   case MVT::f32:
5885   case MVT::f64:
5886     if (NumLoads)
5887       return false;
5888     break;
5889   }
5890
5891   return true;
5892 }
5893
5894 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5895                                           MachineInstr *Second) const {
5896   // Check if this processor supports macro-fusion. Since this is a minor
5897   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5898   // proxy for SandyBridge+.
5899   if (!Subtarget.hasAVX())
5900     return false;
5901
5902   enum {
5903     FuseTest,
5904     FuseCmp,
5905     FuseInc
5906   } FuseKind;
5907
5908   switch(Second->getOpcode()) {
5909   default:
5910     return false;
5911   case X86::JE_1:
5912   case X86::JNE_1:
5913   case X86::JL_1:
5914   case X86::JLE_1:
5915   case X86::JG_1:
5916   case X86::JGE_1:
5917     FuseKind = FuseInc;
5918     break;
5919   case X86::JB_1:
5920   case X86::JBE_1:
5921   case X86::JA_1:
5922   case X86::JAE_1:
5923     FuseKind = FuseCmp;
5924     break;
5925   case X86::JS_1:
5926   case X86::JNS_1:
5927   case X86::JP_1:
5928   case X86::JNP_1:
5929   case X86::JO_1:
5930   case X86::JNO_1:
5931     FuseKind = FuseTest;
5932     break;
5933   }
5934   switch (First->getOpcode()) {
5935   default:
5936     return false;
5937   case X86::TEST8rr:
5938   case X86::TEST16rr:
5939   case X86::TEST32rr:
5940   case X86::TEST64rr:
5941   case X86::TEST8ri:
5942   case X86::TEST16ri:
5943   case X86::TEST32ri:
5944   case X86::TEST32i32:
5945   case X86::TEST64i32:
5946   case X86::TEST64ri32:
5947   case X86::TEST8rm:
5948   case X86::TEST16rm:
5949   case X86::TEST32rm:
5950   case X86::TEST64rm:
5951   case X86::TEST8ri_NOREX:
5952   case X86::AND16i16:
5953   case X86::AND16ri:
5954   case X86::AND16ri8:
5955   case X86::AND16rm:
5956   case X86::AND16rr:
5957   case X86::AND32i32:
5958   case X86::AND32ri:
5959   case X86::AND32ri8:
5960   case X86::AND32rm:
5961   case X86::AND32rr:
5962   case X86::AND64i32:
5963   case X86::AND64ri32:
5964   case X86::AND64ri8:
5965   case X86::AND64rm:
5966   case X86::AND64rr:
5967   case X86::AND8i8:
5968   case X86::AND8ri:
5969   case X86::AND8rm:
5970   case X86::AND8rr:
5971     return true;
5972   case X86::CMP16i16:
5973   case X86::CMP16ri:
5974   case X86::CMP16ri8:
5975   case X86::CMP16rm:
5976   case X86::CMP16rr:
5977   case X86::CMP32i32:
5978   case X86::CMP32ri:
5979   case X86::CMP32ri8:
5980   case X86::CMP32rm:
5981   case X86::CMP32rr:
5982   case X86::CMP64i32:
5983   case X86::CMP64ri32:
5984   case X86::CMP64ri8:
5985   case X86::CMP64rm:
5986   case X86::CMP64rr:
5987   case X86::CMP8i8:
5988   case X86::CMP8ri:
5989   case X86::CMP8rm:
5990   case X86::CMP8rr:
5991   case X86::ADD16i16:
5992   case X86::ADD16ri:
5993   case X86::ADD16ri8:
5994   case X86::ADD16ri8_DB:
5995   case X86::ADD16ri_DB:
5996   case X86::ADD16rm:
5997   case X86::ADD16rr:
5998   case X86::ADD16rr_DB:
5999   case X86::ADD32i32:
6000   case X86::ADD32ri:
6001   case X86::ADD32ri8:
6002   case X86::ADD32ri8_DB:
6003   case X86::ADD32ri_DB:
6004   case X86::ADD32rm:
6005   case X86::ADD32rr:
6006   case X86::ADD32rr_DB:
6007   case X86::ADD64i32:
6008   case X86::ADD64ri32:
6009   case X86::ADD64ri32_DB:
6010   case X86::ADD64ri8:
6011   case X86::ADD64ri8_DB:
6012   case X86::ADD64rm:
6013   case X86::ADD64rr:
6014   case X86::ADD64rr_DB:
6015   case X86::ADD8i8:
6016   case X86::ADD8mi:
6017   case X86::ADD8mr:
6018   case X86::ADD8ri:
6019   case X86::ADD8rm:
6020   case X86::ADD8rr:
6021   case X86::SUB16i16:
6022   case X86::SUB16ri:
6023   case X86::SUB16ri8:
6024   case X86::SUB16rm:
6025   case X86::SUB16rr:
6026   case X86::SUB32i32:
6027   case X86::SUB32ri:
6028   case X86::SUB32ri8:
6029   case X86::SUB32rm:
6030   case X86::SUB32rr:
6031   case X86::SUB64i32:
6032   case X86::SUB64ri32:
6033   case X86::SUB64ri8:
6034   case X86::SUB64rm:
6035   case X86::SUB64rr:
6036   case X86::SUB8i8:
6037   case X86::SUB8ri:
6038   case X86::SUB8rm:
6039   case X86::SUB8rr:
6040     return FuseKind == FuseCmp || FuseKind == FuseInc;
6041   case X86::INC16r:
6042   case X86::INC32r:
6043   case X86::INC64r:
6044   case X86::INC8r:
6045   case X86::DEC16r:
6046   case X86::DEC32r:
6047   case X86::DEC64r:
6048   case X86::DEC8r:
6049     return FuseKind == FuseInc;
6050   }
6051 }
6052
6053 bool X86InstrInfo::
6054 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
6055   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
6056   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
6057   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
6058     return true;
6059   Cond[0].setImm(GetOppositeBranchCondition(CC));
6060   return false;
6061 }
6062
6063 bool X86InstrInfo::
6064 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
6065   // FIXME: Return false for x87 stack register classes for now. We can't
6066   // allow any loads of these registers before FpGet_ST0_80.
6067   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
6068            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
6069 }
6070
6071 /// Return a virtual register initialized with the
6072 /// the global base register value. Output instructions required to
6073 /// initialize the register in the function entry block, if necessary.
6074 ///
6075 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
6076 ///
6077 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
6078   assert(!Subtarget.is64Bit() &&
6079          "X86-64 PIC uses RIP relative addressing");
6080
6081   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
6082   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6083   if (GlobalBaseReg != 0)
6084     return GlobalBaseReg;
6085
6086   // Create the register. The code to initialize it is inserted
6087   // later, by the CGBR pass (below).
6088   MachineRegisterInfo &RegInfo = MF->getRegInfo();
6089   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
6090   X86FI->setGlobalBaseReg(GlobalBaseReg);
6091   return GlobalBaseReg;
6092 }
6093
6094 // These are the replaceable SSE instructions. Some of these have Int variants
6095 // that we don't include here. We don't want to replace instructions selected
6096 // by intrinsics.
6097 static const uint16_t ReplaceableInstrs[][3] = {
6098   //PackedSingle     PackedDouble    PackedInt
6099   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
6100   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
6101   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
6102   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
6103   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
6104   { X86::MOVLPSmr,   X86::MOVLPDmr,  X86::MOVPQI2QImr  },
6105   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
6106   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
6107   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
6108   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
6109   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
6110   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
6111   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
6112   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
6113   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
6114   // AVX 128-bit support
6115   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
6116   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
6117   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
6118   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
6119   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
6120   { X86::VMOVLPSmr,  X86::VMOVLPDmr,  X86::VMOVPQI2QImr  },
6121   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
6122   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
6123   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
6124   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
6125   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
6126   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
6127   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
6128   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
6129   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
6130   // AVX 256-bit support
6131   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
6132   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
6133   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
6134   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
6135   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
6136   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
6137 };
6138
6139 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6140   //PackedSingle       PackedDouble       PackedInt
6141   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6142   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6143   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6144   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6145   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6146   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6147   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6148   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6149   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6150   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6151   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6152   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6153   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6154   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6155   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6156   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6157   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6158   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6159   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6160   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
6161 };
6162
6163 // FIXME: Some shuffle and unpack instructions have equivalents in different
6164 // domains, but they require a bit more work than just switching opcodes.
6165
6166 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
6167   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
6168     if (ReplaceableInstrs[i][domain-1] == opcode)
6169       return ReplaceableInstrs[i];
6170   return nullptr;
6171 }
6172
6173 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
6174   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
6175     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
6176       return ReplaceableInstrsAVX2[i];
6177   return nullptr;
6178 }
6179
6180 std::pair<uint16_t, uint16_t>
6181 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
6182   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6183   bool hasAVX2 = Subtarget.hasAVX2();
6184   uint16_t validDomains = 0;
6185   if (domain && lookup(MI->getOpcode(), domain))
6186     validDomains = 0xe;
6187   else if (domain && lookupAVX2(MI->getOpcode(), domain))
6188     validDomains = hasAVX2 ? 0xe : 0x6;
6189   return std::make_pair(domain, validDomains);
6190 }
6191
6192 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
6193   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6194   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6195   assert(dom && "Not an SSE instruction");
6196   const uint16_t *table = lookup(MI->getOpcode(), dom);
6197   if (!table) { // try the other table
6198     assert((Subtarget.hasAVX2() || Domain < 3) &&
6199            "256-bit vector operations only available in AVX2");
6200     table = lookupAVX2(MI->getOpcode(), dom);
6201   }
6202   assert(table && "Cannot change domain");
6203   MI->setDesc(get(table[Domain-1]));
6204 }
6205
6206 /// Return the noop instruction to use for a noop.
6207 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
6208   NopInst.setOpcode(X86::NOOP);
6209 }
6210
6211 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6212 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6213 // on the encoding lengths of the instructions generated by
6214 // getUnconditionalBranch and getTrap.
6215 void X86InstrInfo::getUnconditionalBranch(
6216     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
6217   Branch.setOpcode(X86::JMP_1);
6218   Branch.addOperand(MCOperand::createExpr(BranchTarget));
6219 }
6220
6221 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6222 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6223 // on the encoding lengths of the instructions generated by
6224 // getUnconditionalBranch and getTrap.
6225 void X86InstrInfo::getTrap(MCInst &MI) const {
6226   MI.setOpcode(X86::TRAP);
6227 }
6228
6229 // See getTrap and getUnconditionalBranch for conditions on the value returned
6230 // by this function.
6231 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
6232   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
6233   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
6234   return 5;
6235 }
6236
6237 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6238   switch (opc) {
6239   default: return false;
6240   case X86::DIVSDrm:
6241   case X86::DIVSDrm_Int:
6242   case X86::DIVSDrr:
6243   case X86::DIVSDrr_Int:
6244   case X86::DIVSSrm:
6245   case X86::DIVSSrm_Int:
6246   case X86::DIVSSrr:
6247   case X86::DIVSSrr_Int:
6248   case X86::SQRTPDm:
6249   case X86::SQRTPDr:
6250   case X86::SQRTPSm:
6251   case X86::SQRTPSr:
6252   case X86::SQRTSDm:
6253   case X86::SQRTSDm_Int:
6254   case X86::SQRTSDr:
6255   case X86::SQRTSDr_Int:
6256   case X86::SQRTSSm:
6257   case X86::SQRTSSm_Int:
6258   case X86::SQRTSSr:
6259   case X86::SQRTSSr_Int:
6260   // AVX instructions with high latency
6261   case X86::VDIVSDrm:
6262   case X86::VDIVSDrm_Int:
6263   case X86::VDIVSDrr:
6264   case X86::VDIVSDrr_Int:
6265   case X86::VDIVSSrm:
6266   case X86::VDIVSSrm_Int:
6267   case X86::VDIVSSrr:
6268   case X86::VDIVSSrr_Int:
6269   case X86::VSQRTPDm:
6270   case X86::VSQRTPDr:
6271   case X86::VSQRTPSm:
6272   case X86::VSQRTPSr:
6273   case X86::VSQRTSDm:
6274   case X86::VSQRTSDm_Int:
6275   case X86::VSQRTSDr:
6276   case X86::VSQRTSSm:
6277   case X86::VSQRTSSm_Int:
6278   case X86::VSQRTSSr:
6279   case X86::VSQRTPDZm:
6280   case X86::VSQRTPDZr:
6281   case X86::VSQRTPSZm:
6282   case X86::VSQRTPSZr:
6283   case X86::VSQRTSDZm:
6284   case X86::VSQRTSDZm_Int:
6285   case X86::VSQRTSDZr:
6286   case X86::VSQRTSSZm_Int:
6287   case X86::VSQRTSSZr:
6288   case X86::VSQRTSSZm:
6289   case X86::VDIVSDZrm:
6290   case X86::VDIVSDZrr:
6291   case X86::VDIVSSZrm:
6292   case X86::VDIVSSZrr:
6293
6294   case X86::VGATHERQPSZrm:
6295   case X86::VGATHERQPDZrm:
6296   case X86::VGATHERDPDZrm:
6297   case X86::VGATHERDPSZrm:
6298   case X86::VPGATHERQDZrm:
6299   case X86::VPGATHERQQZrm:
6300   case X86::VPGATHERDDZrm:
6301   case X86::VPGATHERDQZrm:
6302   case X86::VSCATTERQPDZmr:
6303   case X86::VSCATTERQPSZmr:
6304   case X86::VSCATTERDPDZmr:
6305   case X86::VSCATTERDPSZmr:
6306   case X86::VPSCATTERQDZmr:
6307   case X86::VPSCATTERQQZmr:
6308   case X86::VPSCATTERDDZmr:
6309   case X86::VPSCATTERDQZmr:
6310     return true;
6311   }
6312 }
6313
6314 bool X86InstrInfo::
6315 hasHighOperandLatency(const TargetSchedModel &SchedModel,
6316                       const MachineRegisterInfo *MRI,
6317                       const MachineInstr *DefMI, unsigned DefIdx,
6318                       const MachineInstr *UseMI, unsigned UseIdx) const {
6319   return isHighLatencyDef(DefMI->getOpcode());
6320 }
6321
6322 static bool hasReassociableOperands(const MachineInstr &Inst,
6323                                     const MachineBasicBlock *MBB) {
6324   assert((Inst.getNumOperands() == 3 || Inst.getNumOperands() == 4) &&
6325          "Reassociation needs binary operators");
6326   const MachineOperand &Op1 = Inst.getOperand(1);
6327   const MachineOperand &Op2 = Inst.getOperand(2);
6328   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6329
6330   // Integer binary math/logic instructions have a third source operand:
6331   // the EFLAGS register. That operand must be both defined here and never
6332   // used; ie, it must be dead. If the EFLAGS operand is live, then we can
6333   // not change anything because rearranging the operands could affect other
6334   // instructions that depend on the exact status flags (zero, sign, etc.)
6335   // that are set by using these particular operands with this operation.
6336   if (Inst.getNumOperands() == 4) {
6337     assert(Inst.getOperand(3).isReg() &&
6338            Inst.getOperand(3).getReg() == X86::EFLAGS &&
6339            "Unexpected operand in reassociable instruction");
6340     if (!Inst.getOperand(3).isDead())
6341       return false;
6342   }
6343
6344   // We need virtual register definitions for the operands that we will
6345   // reassociate.
6346   MachineInstr *MI1 = nullptr;
6347   MachineInstr *MI2 = nullptr;
6348   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
6349     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
6350   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
6351     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
6352
6353   // And they need to be in the trace (otherwise, they won't have a depth).
6354   if (MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB)
6355     return true;
6356
6357   return false;
6358 }
6359
6360 static bool hasReassociableSibling(const MachineInstr &Inst, bool &Commuted) {
6361   const MachineBasicBlock *MBB = Inst.getParent();
6362   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6363   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
6364   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
6365   unsigned AssocOpcode = Inst.getOpcode();
6366
6367   // If only one operand has the same opcode and it's the second source operand,
6368   // the operands must be commuted.
6369   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
6370   if (Commuted)
6371     std::swap(MI1, MI2);
6372
6373   // 1. The previous instruction must be the same type as Inst.
6374   // 2. The previous instruction must have virtual register definitions for its
6375   //    operands in the same basic block as Inst.
6376   // 3. The previous instruction's result must only be used by Inst.
6377   if (MI1->getOpcode() == AssocOpcode &&
6378       hasReassociableOperands(*MI1, MBB) &&
6379       MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg()))
6380     return true;
6381
6382   return false;
6383 }
6384
6385 // TODO: There are many more machine instruction opcodes to match:
6386 //       1. Other data types (integer, vectors)
6387 //       2. Other math / logic operations (and, or)
6388 //       3. Other forms of the same operation (intrinsics and other variants)
6389 static bool isAssociativeAndCommutative(const MachineInstr &Inst) {
6390   switch (Inst.getOpcode()) {
6391   case X86::IMUL16rr:
6392   case X86::IMUL32rr:
6393   case X86::IMUL64rr:
6394   // Normal min/max instructions are not commutative because of NaN and signed
6395   // zero semantics, but these are. Thus, there's no need to check for global
6396   // relaxed math; the instructions themselves have the properties we need.
6397   case X86::MINCSSrr:
6398   case X86::VMINCSSrr:
6399     return true;
6400   case X86::ADDPDrr:
6401   case X86::ADDPSrr:
6402   case X86::ADDSDrr:
6403   case X86::ADDSSrr:
6404   case X86::MULPDrr:
6405   case X86::MULPSrr:
6406   case X86::MULSDrr:
6407   case X86::MULSSrr:
6408   case X86::VADDPDrr:
6409   case X86::VADDPSrr:
6410   case X86::VADDPDYrr:
6411   case X86::VADDPSYrr:
6412   case X86::VADDSDrr:
6413   case X86::VADDSSrr:
6414   case X86::VMULPDrr:
6415   case X86::VMULPSrr:
6416   case X86::VMULPDYrr:
6417   case X86::VMULPSYrr:
6418   case X86::VMULSDrr:
6419   case X86::VMULSSrr:
6420     return Inst.getParent()->getParent()->getTarget().Options.UnsafeFPMath;
6421   default:
6422     return false;
6423   }
6424 }
6425
6426 /// Return true if the input instruction is part of a chain of dependent ops
6427 /// that are suitable for reassociation, otherwise return false.
6428 /// If the instruction's operands must be commuted to have a previous
6429 /// instruction of the same type define the first source operand, Commuted will
6430 /// be set to true.
6431 static bool isReassociationCandidate(const MachineInstr &Inst, bool &Commuted) {
6432   // 1. The operation must be associative and commutative.
6433   // 2. The instruction must have virtual register definitions for its
6434   //    operands in the same basic block.
6435   // 3. The instruction must have a reassociable sibling.
6436   if (isAssociativeAndCommutative(Inst) &&
6437       hasReassociableOperands(Inst, Inst.getParent()) &&
6438       hasReassociableSibling(Inst, Commuted))
6439     return true;
6440
6441   return false;
6442 }
6443
6444 // FIXME: This has the potential to be expensive (compile time) while not
6445 // improving the code at all. Some ways to limit the overhead:
6446 // 1. Track successful transforms; bail out if hit rate gets too low.
6447 // 2. Only enable at -O3 or some other non-default optimization level.
6448 // 3. Pre-screen pattern candidates here: if an operand of the previous
6449 //    instruction is known to not increase the critical path, then don't match
6450 //    that pattern.
6451 bool X86InstrInfo::getMachineCombinerPatterns(MachineInstr &Root,
6452         SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &Patterns) const {
6453   // TODO: There is nothing x86-specific here except the instruction type.
6454   // This logic could be hoisted into the machine combiner pass itself.
6455
6456   // Look for this reassociation pattern:
6457   //   B = A op X (Prev)
6458   //   C = B op Y (Root)
6459
6460   bool Commute;
6461   if (isReassociationCandidate(Root, Commute)) {
6462     // We found a sequence of instructions that may be suitable for a
6463     // reassociation of operands to increase ILP. Specify each commutation
6464     // possibility for the Prev instruction in the sequence and let the
6465     // machine combiner decide if changing the operands is worthwhile.
6466     if (Commute) {
6467       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_YB);
6468       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_YB);
6469     } else {
6470       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_BY);
6471       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_BY);
6472     }
6473     return true;
6474   }
6475
6476   return false;
6477 }
6478
6479 /// This is an architecture-specific helper function of reassociateOps.
6480 /// Set special operand attributes for new instructions after reassociation.
6481 static void setSpecialOperandAttr(MachineInstr &OldMI1, MachineInstr &OldMI2,
6482                                   MachineInstr &NewMI1, MachineInstr &NewMI2) {
6483   // Integer instructions define an implicit EFLAGS source register operand as
6484   // the third source (fourth total) operand.
6485   if (OldMI1.getNumOperands() != 4 || OldMI2.getNumOperands() != 4)
6486     return;
6487
6488   assert(NewMI1.getNumOperands() == 4 && NewMI2.getNumOperands() == 4 &&
6489          "Unexpected instruction type for reassociation");
6490
6491   MachineOperand &OldOp1 = OldMI1.getOperand(3);
6492   MachineOperand &OldOp2 = OldMI2.getOperand(3);
6493   MachineOperand &NewOp1 = NewMI1.getOperand(3);
6494   MachineOperand &NewOp2 = NewMI2.getOperand(3);
6495
6496   assert(OldOp1.isReg() && OldOp1.getReg() == X86::EFLAGS && OldOp1.isDead() &&
6497          "Must have dead EFLAGS operand in reassociable instruction");
6498   assert(OldOp2.isReg() && OldOp2.getReg() == X86::EFLAGS && OldOp2.isDead() &&
6499          "Must have dead EFLAGS operand in reassociable instruction");
6500
6501   (void)OldOp1;
6502   (void)OldOp2;
6503
6504   assert(NewOp1.isReg() && NewOp1.getReg() == X86::EFLAGS &&
6505          "Unexpected operand in reassociable instruction");
6506   assert(NewOp2.isReg() && NewOp2.getReg() == X86::EFLAGS &&
6507          "Unexpected operand in reassociable instruction");
6508
6509   // Mark the new EFLAGS operands as dead to be helpful to subsequent iterations
6510   // of this pass or other passes. The EFLAGS operands must be dead in these new
6511   // instructions because the EFLAGS operands in the original instructions must
6512   // be dead in order for reassociation to occur.
6513   NewOp1.setIsDead();
6514   NewOp2.setIsDead();
6515 }
6516
6517 /// Attempt the following reassociation to reduce critical path length:
6518 ///   B = A op X (Prev)
6519 ///   C = B op Y (Root)
6520 ///   ===>
6521 ///   B = X op Y
6522 ///   C = A op B
6523 static void reassociateOps(MachineInstr &Root, MachineInstr &Prev,
6524                            MachineCombinerPattern::MC_PATTERN Pattern,
6525                            SmallVectorImpl<MachineInstr *> &InsInstrs,
6526                            SmallVectorImpl<MachineInstr *> &DelInstrs,
6527                            DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) {
6528   MachineFunction *MF = Root.getParent()->getParent();
6529   MachineRegisterInfo &MRI = MF->getRegInfo();
6530   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
6531   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
6532   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
6533
6534   // This array encodes the operand index for each parameter because the
6535   // operands may be commuted. Each row corresponds to a pattern value,
6536   // and each column specifies the index of A, B, X, Y.
6537   unsigned OpIdx[4][4] = {
6538     { 1, 1, 2, 2 },
6539     { 1, 2, 2, 1 },
6540     { 2, 1, 1, 2 },
6541     { 2, 2, 1, 1 }
6542   };
6543
6544   MachineOperand &OpA = Prev.getOperand(OpIdx[Pattern][0]);
6545   MachineOperand &OpB = Root.getOperand(OpIdx[Pattern][1]);
6546   MachineOperand &OpX = Prev.getOperand(OpIdx[Pattern][2]);
6547   MachineOperand &OpY = Root.getOperand(OpIdx[Pattern][3]);
6548   MachineOperand &OpC = Root.getOperand(0);
6549
6550   unsigned RegA = OpA.getReg();
6551   unsigned RegB = OpB.getReg();
6552   unsigned RegX = OpX.getReg();
6553   unsigned RegY = OpY.getReg();
6554   unsigned RegC = OpC.getReg();
6555
6556   if (TargetRegisterInfo::isVirtualRegister(RegA))
6557     MRI.constrainRegClass(RegA, RC);
6558   if (TargetRegisterInfo::isVirtualRegister(RegB))
6559     MRI.constrainRegClass(RegB, RC);
6560   if (TargetRegisterInfo::isVirtualRegister(RegX))
6561     MRI.constrainRegClass(RegX, RC);
6562   if (TargetRegisterInfo::isVirtualRegister(RegY))
6563     MRI.constrainRegClass(RegY, RC);
6564   if (TargetRegisterInfo::isVirtualRegister(RegC))
6565     MRI.constrainRegClass(RegC, RC);
6566
6567   // Create a new virtual register for the result of (X op Y) instead of
6568   // recycling RegB because the MachineCombiner's computation of the critical
6569   // path requires a new register definition rather than an existing one.
6570   unsigned NewVR = MRI.createVirtualRegister(RC);
6571   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
6572
6573   unsigned Opcode = Root.getOpcode();
6574   bool KillA = OpA.isKill();
6575   bool KillX = OpX.isKill();
6576   bool KillY = OpY.isKill();
6577
6578   // Create new instructions for insertion.
6579   MachineInstrBuilder MIB1 =
6580     BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
6581       .addReg(RegX, getKillRegState(KillX))
6582       .addReg(RegY, getKillRegState(KillY));
6583   MachineInstrBuilder MIB2 =
6584     BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
6585       .addReg(RegA, getKillRegState(KillA))
6586       .addReg(NewVR, getKillRegState(true));
6587
6588   setSpecialOperandAttr(Root, Prev, *MIB1, *MIB2);
6589
6590   // Record new instructions for insertion and old instructions for deletion.
6591   InsInstrs.push_back(MIB1);
6592   InsInstrs.push_back(MIB2);
6593   DelInstrs.push_back(&Prev);
6594   DelInstrs.push_back(&Root);
6595 }
6596
6597 void X86InstrInfo::genAlternativeCodeSequence(
6598     MachineInstr &Root,
6599     MachineCombinerPattern::MC_PATTERN Pattern,
6600     SmallVectorImpl<MachineInstr *> &InsInstrs,
6601     SmallVectorImpl<MachineInstr *> &DelInstrs,
6602     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
6603   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
6604
6605   // Select the previous instruction in the sequence based on the input pattern.
6606   MachineInstr *Prev = nullptr;
6607   switch (Pattern) {
6608     case MachineCombinerPattern::MC_REASSOC_AX_BY:
6609     case MachineCombinerPattern::MC_REASSOC_XA_BY:
6610       Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
6611       break;
6612     case MachineCombinerPattern::MC_REASSOC_AX_YB:
6613     case MachineCombinerPattern::MC_REASSOC_XA_YB:
6614       Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
6615   }
6616   assert(Prev && "Unknown pattern for machine combiner");
6617
6618   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
6619   return;
6620 }
6621
6622 std::pair<unsigned, unsigned>
6623 X86InstrInfo::decomposeMachineOperandsTargetFlags(unsigned TF) const {
6624   return std::make_pair(TF, 0u);
6625 }
6626
6627 ArrayRef<std::pair<unsigned, const char *>>
6628 X86InstrInfo::getSerializableDirectMachineOperandTargetFlags() const {
6629   using namespace X86II;
6630   static std::pair<unsigned, const char *> TargetFlags[] = {
6631       {MO_GOT_ABSOLUTE_ADDRESS, "x86-got-absolute-address"},
6632       {MO_PIC_BASE_OFFSET, "x86-pic-base-offset"},
6633       {MO_GOT, "x86-got"},
6634       {MO_GOTOFF, "x86-gotoff"},
6635       {MO_GOTPCREL, "x86-gotpcrel"},
6636       {MO_PLT, "x86-plt"},
6637       {MO_TLSGD, "x86-tlsgd"},
6638       {MO_TLSLD, "x86-tlsld"},
6639       {MO_TLSLDM, "x86-tlsldm"},
6640       {MO_GOTTPOFF, "x86-gottpoff"},
6641       {MO_INDNTPOFF, "x86-indntpoff"},
6642       {MO_TPOFF, "x86-tpoff"},
6643       {MO_DTPOFF, "x86-dtpoff"},
6644       {MO_NTPOFF, "x86-ntpoff"},
6645       {MO_GOTNTPOFF, "x86-gotntpoff"},
6646       {MO_DLLIMPORT, "x86-dllimport"},
6647       {MO_DARWIN_STUB, "x86-darwin-stub"},
6648       {MO_DARWIN_NONLAZY, "x86-darwin-nonlazy"},
6649       {MO_DARWIN_NONLAZY_PIC_BASE, "x86-darwin-nonlazy-pic-base"},
6650       {MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE, "x86-darwin-hidden-nonlazy-pic-base"},
6651       {MO_TLVP, "x86-tlvp"},
6652       {MO_TLVP_PIC_BASE, "x86-tlvp-pic-base"},
6653       {MO_SECREL, "x86-secrel"}};
6654   return makeArrayRef(TargetFlags);
6655 }
6656
6657 namespace {
6658   /// Create Global Base Reg pass. This initializes the PIC
6659   /// global base register for x86-32.
6660   struct CGBR : public MachineFunctionPass {
6661     static char ID;
6662     CGBR() : MachineFunctionPass(ID) {}
6663
6664     bool runOnMachineFunction(MachineFunction &MF) override {
6665       const X86TargetMachine *TM =
6666         static_cast<const X86TargetMachine *>(&MF.getTarget());
6667       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6668
6669       // Don't do anything if this is 64-bit as 64-bit PIC
6670       // uses RIP relative addressing.
6671       if (STI.is64Bit())
6672         return false;
6673
6674       // Only emit a global base reg in PIC mode.
6675       if (TM->getRelocationModel() != Reloc::PIC_)
6676         return false;
6677
6678       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6679       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6680
6681       // If we didn't need a GlobalBaseReg, don't insert code.
6682       if (GlobalBaseReg == 0)
6683         return false;
6684
6685       // Insert the set of GlobalBaseReg into the first MBB of the function
6686       MachineBasicBlock &FirstMBB = MF.front();
6687       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6688       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6689       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6690       const X86InstrInfo *TII = STI.getInstrInfo();
6691
6692       unsigned PC;
6693       if (STI.isPICStyleGOT())
6694         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6695       else
6696         PC = GlobalBaseReg;
6697
6698       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6699       // only used in JIT code emission as displacement to pc.
6700       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6701
6702       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6703       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6704       if (STI.isPICStyleGOT()) {
6705         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6706         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6707           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6708                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6709       }
6710
6711       return true;
6712     }
6713
6714     const char *getPassName() const override {
6715       return "X86 PIC Global Base Reg Initialization";
6716     }
6717
6718     void getAnalysisUsage(AnalysisUsage &AU) const override {
6719       AU.setPreservesCFG();
6720       MachineFunctionPass::getAnalysisUsage(AU);
6721     }
6722   };
6723 }
6724
6725 char CGBR::ID = 0;
6726 FunctionPass*
6727 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6728
6729 namespace {
6730   struct LDTLSCleanup : public MachineFunctionPass {
6731     static char ID;
6732     LDTLSCleanup() : MachineFunctionPass(ID) {}
6733
6734     bool runOnMachineFunction(MachineFunction &MF) override {
6735       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6736       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6737         // No point folding accesses if there isn't at least two.
6738         return false;
6739       }
6740
6741       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6742       return VisitNode(DT->getRootNode(), 0);
6743     }
6744
6745     // Visit the dominator subtree rooted at Node in pre-order.
6746     // If TLSBaseAddrReg is non-null, then use that to replace any
6747     // TLS_base_addr instructions. Otherwise, create the register
6748     // when the first such instruction is seen, and then use it
6749     // as we encounter more instructions.
6750     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6751       MachineBasicBlock *BB = Node->getBlock();
6752       bool Changed = false;
6753
6754       // Traverse the current block.
6755       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6756            ++I) {
6757         switch (I->getOpcode()) {
6758           case X86::TLS_base_addr32:
6759           case X86::TLS_base_addr64:
6760             if (TLSBaseAddrReg)
6761               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6762             else
6763               I = SetRegister(I, &TLSBaseAddrReg);
6764             Changed = true;
6765             break;
6766           default:
6767             break;
6768         }
6769       }
6770
6771       // Visit the children of this block in the dominator tree.
6772       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6773            I != E; ++I) {
6774         Changed |= VisitNode(*I, TLSBaseAddrReg);
6775       }
6776
6777       return Changed;
6778     }
6779
6780     // Replace the TLS_base_addr instruction I with a copy from
6781     // TLSBaseAddrReg, returning the new instruction.
6782     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6783                                          unsigned TLSBaseAddrReg) {
6784       MachineFunction *MF = I->getParent()->getParent();
6785       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6786       const bool is64Bit = STI.is64Bit();
6787       const X86InstrInfo *TII = STI.getInstrInfo();
6788
6789       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6790       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6791                                    TII->get(TargetOpcode::COPY),
6792                                    is64Bit ? X86::RAX : X86::EAX)
6793                                    .addReg(TLSBaseAddrReg);
6794
6795       // Erase the TLS_base_addr instruction.
6796       I->eraseFromParent();
6797
6798       return Copy;
6799     }
6800
6801     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6802     // inserting a copy instruction after I. Returns the new instruction.
6803     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6804       MachineFunction *MF = I->getParent()->getParent();
6805       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6806       const bool is64Bit = STI.is64Bit();
6807       const X86InstrInfo *TII = STI.getInstrInfo();
6808
6809       // Create a virtual register for the TLS base address.
6810       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6811       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6812                                                       ? &X86::GR64RegClass
6813                                                       : &X86::GR32RegClass);
6814
6815       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6816       MachineInstr *Next = I->getNextNode();
6817       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6818                                    TII->get(TargetOpcode::COPY),
6819                                    *TLSBaseAddrReg)
6820                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6821
6822       return Copy;
6823     }
6824
6825     const char *getPassName() const override {
6826       return "Local Dynamic TLS Access Clean-up";
6827     }
6828
6829     void getAnalysisUsage(AnalysisUsage &AU) const override {
6830       AU.setPreservesCFG();
6831       AU.addRequired<MachineDominatorTree>();
6832       MachineFunctionPass::getAnalysisUsage(AU);
6833     }
6834   };
6835 }
6836
6837 char LDTLSCleanup::ID = 0;
6838 FunctionPass*
6839 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }