lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 213                                                      MemOp)).second)
 214       assert(false && "Duplicated entries?");
 215     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 216     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 217                                                 std::make_pair(RegOp,
 218                                                               AuxInfo))).second)
 219       AmbEntries.push_back(MemOp);
 220   }
 221
 222   // If the third value is 1, then it's folding either a load or a store.
 223   static const unsigned OpTbl0[][3] = {
 224     { X86::CALL32r,     X86::CALL32m, 1 },
 225     { X86::CALL64r,     X86::CALL64m, 1 },
 226     { X86::CMP16ri,     X86::CMP16mi, 1 },
 227     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 228     { X86::CMP16rr,     X86::CMP16mr, 1 },
 229     { X86::CMP32ri,     X86::CMP32mi, 1 },
 230     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 231     { X86::CMP32rr,     X86::CMP32mr, 1 },
 232     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 233     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 234     { X86::CMP64rr,     X86::CMP64mr, 1 },
 235     { X86::CMP8ri,      X86::CMP8mi, 1 },
 236     { X86::CMP8rr,      X86::CMP8mr, 1 },
 237     { X86::DIV16r,      X86::DIV16m, 1 },
 238     { X86::DIV32r,      X86::DIV32m, 1 },
 239     { X86::DIV64r,      X86::DIV64m, 1 },
 240     { X86::DIV8r,       X86::DIV8m, 1 },
 241     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 242     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 243     { X86::IDIV16r,     X86::IDIV16m, 1 },
 244     { X86::IDIV32r,     X86::IDIV32m, 1 },
 245     { X86::IDIV64r,     X86::IDIV64m, 1 },
 246     { X86::IDIV8r,      X86::IDIV8m, 1 },
 247     { X86::IMUL16r,     X86::IMUL16m, 1 },
 248     { X86::IMUL32r,     X86::IMUL32m, 1 },
 249     { X86::IMUL64r,     X86::IMUL64m, 1 },
 250     { X86::IMUL8r,      X86::IMUL8m, 1 },
 251     { X86::JMP32r,      X86::JMP32m, 1 },
 252     { X86::JMP64r,      X86::JMP64m, 1 },
 253     { X86::MOV16ri,     X86::MOV16mi, 0 },
 254     { X86::MOV16rr,     X86::MOV16mr, 0 },
 255     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 256     { X86::MOV32ri,     X86::MOV32mi, 0 },
 257     { X86::MOV32rr,     X86::MOV32mr, 0 },
 258     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 259     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 260     { X86::MOV64rr,     X86::MOV64mr, 0 },
 261     { X86::MOV8ri,      X86::MOV8mi, 0 },
 262     { X86::MOV8rr,      X86::MOV8mr, 0 },
 263     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 264     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 265     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 266     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 267     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 268     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 269     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 270     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 271     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 272     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 273     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 274     { X86::MUL16r,      X86::MUL16m, 1 },
 275     { X86::MUL32r,      X86::MUL32m, 1 },
 276     { X86::MUL64r,      X86::MUL64m, 1 },
 277     { X86::MUL8r,       X86::MUL8m, 1 },
 278     { X86::SETAEr,      X86::SETAEm, 0 },
 279     { X86::SETAr,       X86::SETAm, 0 },
 280     { X86::SETBEr,      X86::SETBEm, 0 },
 281     { X86::SETBr,       X86::SETBm, 0 },
 282     { X86::SETEr,       X86::SETEm, 0 },
 283     { X86::SETGEr,      X86::SETGEm, 0 },
 284     { X86::SETGr,       X86::SETGm, 0 },
 285     { X86::SETLEr,      X86::SETLEm, 0 },
 286     { X86::SETLr,       X86::SETLm, 0 },
 287     { X86::SETNEr,      X86::SETNEm, 0 },
 288     { X86::SETNPr,      X86::SETNPm, 0 },
 289     { X86::SETNSr,      X86::SETNSm, 0 },
 290     { X86::SETPr,       X86::SETPm, 0 },
 291     { X86::SETSr,       X86::SETSm, 0 },
 292     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 293     { X86::TEST16ri,    X86::TEST16mi, 1 },
 294     { X86::TEST32ri,    X86::TEST32mi, 1 },
 295     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 296     { X86::TEST8ri,     X86::TEST8mi, 1 }
 297   };
 298
 299   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 300     unsigned RegOp = OpTbl0[i][0];
 301     unsigned MemOp = OpTbl0[i][1];
 302     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 303                                                  MemOp)).second)
 304       assert(false && "Duplicated entries?");
 305     unsigned FoldedLoad = OpTbl0[i][2];
 306     // Index 0, folded load or store.
 307     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 308     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 309       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 310                                      std::make_pair(RegOp, AuxInfo))).second)
 311         AmbEntries.push_back(MemOp);
 312   }
 313
 314   static const unsigned OpTbl1[][2] = {
 315     { X86::CMP16rr,         X86::CMP16rm },
 316     { X86::CMP32rr,         X86::CMP32rm },
 317     { X86::CMP64rr,         X86::CMP64rm },
 318     { X86::CMP8rr,          X86::CMP8rm },
 319     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 320     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 321     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 322     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 323     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 324     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 325     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 326     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 327     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 328     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 329     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 330     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 331     { X86::IMUL16rri,       X86::IMUL16rmi },
 332     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 333     { X86::IMUL32rri,       X86::IMUL32rmi },
 334     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 335     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 336     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 337     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 338     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 339     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 340     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 341     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 342     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 343     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 344     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 345     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 346     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 347     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 348     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 349     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 350     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 351     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 352     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 353     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 354     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 355     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 356     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 357     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 358     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 359     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 360     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 361     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 362     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 363     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 364     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 365     { X86::MOV16rr,         X86::MOV16rm },
 366     { X86::MOV16to16_,      X86::MOV16_rm },
 367     { X86::MOV32rr,         X86::MOV32rm },
 368     { X86::MOV32to32_,      X86::MOV32_rm },
 369     { X86::MOV64rr,         X86::MOV64rm },
 370     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 371     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 372     { X86::MOV8rr,          X86::MOV8rm },
 373     { X86::MOVAPDrr,        X86::MOVAPDrm },
 374     { X86::MOVAPSrr,        X86::MOVAPSrm },
 375     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 376     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 377     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 378     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 379     { X86::MOVSDrr,         X86::MOVSDrm },
 380     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 381     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 382     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 383     { X86::MOVSSrr,         X86::MOVSSrm },
 384     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 385     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 386     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 387     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 388     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 389     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 390     { X86::MOVUPDrr,        X86::MOVUPDrm },
 391     { X86::MOVUPSrr,        X86::MOVUPSrm },
 392     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 393     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 394     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 395     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 396     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 397     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 398     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 399     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 400     { X86::PSHUFDri,        X86::PSHUFDmi },
 401     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 402     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 403     { X86::RCPPSr,          X86::RCPPSm },
 404     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 405     { X86::RSQRTPSr,        X86::RSQRTPSm },
 406     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 407     { X86::RSQRTSSr,        X86::RSQRTSSm },
 408     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 409     { X86::SQRTPDr,         X86::SQRTPDm },
 410     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 411     { X86::SQRTPSr,         X86::SQRTPSm },
 412     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 413     { X86::SQRTSDr,         X86::SQRTSDm },
 414     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 415     { X86::SQRTSSr,         X86::SQRTSSm },
 416     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 417     { X86::TEST16rr,        X86::TEST16rm },
 418     { X86::TEST32rr,        X86::TEST32rm },
 419     { X86::TEST64rr,        X86::TEST64rm },
 420     { X86::TEST8rr,         X86::TEST8rm },
 421     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 422     { X86::UCOMISDrr,       X86::UCOMISDrm },
 423     { X86::UCOMISSrr,       X86::UCOMISSrm }
 424   };
 425
 426   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 427     unsigned RegOp = OpTbl1[i][0];
 428     unsigned MemOp = OpTbl1[i][1];
 429     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 430                                                  MemOp)).second)
 431       assert(false && "Duplicated entries?");
 432     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 433     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 434       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 435                                      std::make_pair(RegOp, AuxInfo))).second)
 436         AmbEntries.push_back(MemOp);
 437   }
 438
 439   static const unsigned OpTbl2[][2] = {
 440     { X86::ADC32rr,         X86::ADC32rm },
 441     { X86::ADC64rr,         X86::ADC64rm },
 442     { X86::ADD16rr,         X86::ADD16rm },
 443     { X86::ADD32rr,         X86::ADD32rm },
 444     { X86::ADD64rr,         X86::ADD64rm },
 445     { X86::ADD8rr,          X86::ADD8rm },
 446     { X86::ADDPDrr,         X86::ADDPDrm },
 447     { X86::ADDPSrr,         X86::ADDPSrm },
 448     { X86::ADDSDrr,         X86::ADDSDrm },
 449     { X86::ADDSSrr,         X86::ADDSSrm },
 450     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 451     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 452     { X86::AND16rr,         X86::AND16rm },
 453     { X86::AND32rr,         X86::AND32rm },
 454     { X86::AND64rr,         X86::AND64rm },
 455     { X86::AND8rr,          X86::AND8rm },
 456     { X86::ANDNPDrr,        X86::ANDNPDrm },
 457     { X86::ANDNPSrr,        X86::ANDNPSrm },
 458     { X86::ANDPDrr,         X86::ANDPDrm },
 459     { X86::ANDPSrr,         X86::ANDPSrm },
 460     { X86::CMOVA16rr,       X86::CMOVA16rm },
 461     { X86::CMOVA32rr,       X86::CMOVA32rm },
 462     { X86::CMOVA64rr,       X86::CMOVA64rm },
 463     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 464     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 465     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 466     { X86::CMOVB16rr,       X86::CMOVB16rm },
 467     { X86::CMOVB32rr,       X86::CMOVB32rm },
 468     { X86::CMOVB64rr,       X86::CMOVB64rm },
 469     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 470     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 471     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 472     { X86::CMOVE16rr,       X86::CMOVE16rm },
 473     { X86::CMOVE32rr,       X86::CMOVE32rm },
 474     { X86::CMOVE64rr,       X86::CMOVE64rm },
 475     { X86::CMOVG16rr,       X86::CMOVG16rm },
 476     { X86::CMOVG32rr,       X86::CMOVG32rm },
 477     { X86::CMOVG64rr,       X86::CMOVG64rm },
 478     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 479     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 480     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 481     { X86::CMOVL16rr,       X86::CMOVL16rm },
 482     { X86::CMOVL32rr,       X86::CMOVL32rm },
 483     { X86::CMOVL64rr,       X86::CMOVL64rm },
 484     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 485     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 486     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 487     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 488     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 489     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 490     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 491     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 492     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 493     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 494     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 495     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 496     { X86::CMOVP16rr,       X86::CMOVP16rm },
 497     { X86::CMOVP32rr,       X86::CMOVP32rm },
 498     { X86::CMOVP64rr,       X86::CMOVP64rm },
 499     { X86::CMOVS16rr,       X86::CMOVS16rm },
 500     { X86::CMOVS32rr,       X86::CMOVS32rm },
 501     { X86::CMOVS64rr,       X86::CMOVS64rm },
 502     { X86::CMPPDrri,        X86::CMPPDrmi },
 503     { X86::CMPPSrri,        X86::CMPPSrmi },
 504     { X86::CMPSDrr,         X86::CMPSDrm },
 505     { X86::CMPSSrr,         X86::CMPSSrm },
 506     { X86::DIVPDrr,         X86::DIVPDrm },
 507     { X86::DIVPSrr,         X86::DIVPSrm },
 508     { X86::DIVSDrr,         X86::DIVSDrm },
 509     { X86::DIVSSrr,         X86::DIVSSrm },
 510     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 511     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 512     { X86::FsANDPDrr,       X86::FsANDPDrm },
 513     { X86::FsANDPSrr,       X86::FsANDPSrm },
 514     { X86::FsORPDrr,        X86::FsORPDrm },
 515     { X86::FsORPSrr,        X86::FsORPSrm },
 516     { X86::FsXORPDrr,       X86::FsXORPDrm },
 517     { X86::FsXORPSrr,       X86::FsXORPSrm },
 518     { X86::HADDPDrr,        X86::HADDPDrm },
 519     { X86::HADDPSrr,        X86::HADDPSrm },
 520     { X86::HSUBPDrr,        X86::HSUBPDrm },
 521     { X86::HSUBPSrr,        X86::HSUBPSrm },
 522     { X86::IMUL16rr,        X86::IMUL16rm },
 523     { X86::IMUL32rr,        X86::IMUL32rm },
 524     { X86::IMUL64rr,        X86::IMUL64rm },
 525     { X86::MAXPDrr,         X86::MAXPDrm },
 526     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 527     { X86::MAXPSrr,         X86::MAXPSrm },
 528     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 529     { X86::MAXSDrr,         X86::MAXSDrm },
 530     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 531     { X86::MAXSSrr,         X86::MAXSSrm },
 532     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 533     { X86::MINPDrr,         X86::MINPDrm },
 534     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 535     { X86::MINPSrr,         X86::MINPSrm },
 536     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 537     { X86::MINSDrr,         X86::MINSDrm },
 538     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 539     { X86::MINSSrr,         X86::MINSSrm },
 540     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 541     { X86::MULPDrr,         X86::MULPDrm },
 542     { X86::MULPSrr,         X86::MULPSrm },
 543     { X86::MULSDrr,         X86::MULSDrm },
 544     { X86::MULSSrr,         X86::MULSSrm },
 545     { X86::OR16rr,          X86::OR16rm },
 546     { X86::OR32rr,          X86::OR32rm },
 547     { X86::OR64rr,          X86::OR64rm },
 548     { X86::OR8rr,           X86::OR8rm },
 549     { X86::ORPDrr,          X86::ORPDrm },
 550     { X86::ORPSrr,          X86::ORPSrm },
 551     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 552     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 553     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 554     { X86::PADDBrr,         X86::PADDBrm },
 555     { X86::PADDDrr,         X86::PADDDrm },
 556     { X86::PADDQrr,         X86::PADDQrm },
 557     { X86::PADDSBrr,        X86::PADDSBrm },
 558     { X86::PADDSWrr,        X86::PADDSWrm },
 559     { X86::PADDWrr,         X86::PADDWrm },
 560     { X86::PANDNrr,         X86::PANDNrm },
 561     { X86::PANDrr,          X86::PANDrm },
 562     { X86::PAVGBrr,         X86::PAVGBrm },
 563     { X86::PAVGWrr,         X86::PAVGWrm },
 564     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 565     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 566     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 567     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 568     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 569     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 570     { X86::PINSRWrri,       X86::PINSRWrmi },
 571     { X86::PMADDWDrr,       X86::PMADDWDrm },
 572     { X86::PMAXSWrr,        X86::PMAXSWrm },
 573     { X86::PMAXUBrr,        X86::PMAXUBrm },
 574     { X86::PMINSWrr,        X86::PMINSWrm },
 575     { X86::PMINUBrr,        X86::PMINUBrm },
 576     { X86::PMULDQrr,        X86::PMULDQrm },
 577     { X86::PMULDQrr_int,    X86::PMULDQrm_int },
 578     { X86::PMULHUWrr,       X86::PMULHUWrm },
 579     { X86::PMULHWrr,        X86::PMULHWrm },
 580     { X86::PMULLDrr,        X86::PMULLDrm },
 581     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 582     { X86::PMULLWrr,        X86::PMULLWrm },
 583     { X86::PMULUDQrr,       X86::PMULUDQrm },
 584     { X86::PORrr,           X86::PORrm },
 585     { X86::PSADBWrr,        X86::PSADBWrm },
 586     { X86::PSLLDrr,         X86::PSLLDrm },
 587     { X86::PSLLQrr,         X86::PSLLQrm },
 588     { X86::PSLLWrr,         X86::PSLLWrm },
 589     { X86::PSRADrr,         X86::PSRADrm },
 590     { X86::PSRAWrr,         X86::PSRAWrm },
 591     { X86::PSRLDrr,         X86::PSRLDrm },
 592     { X86::PSRLQrr,         X86::PSRLQrm },
 593     { X86::PSRLWrr,         X86::PSRLWrm },
 594     { X86::PSUBBrr,         X86::PSUBBrm },
 595     { X86::PSUBDrr,         X86::PSUBDrm },
 596     { X86::PSUBSBrr,        X86::PSUBSBrm },
 597     { X86::PSUBSWrr,        X86::PSUBSWrm },
 598     { X86::PSUBWrr,         X86::PSUBWrm },
 599     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 600     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 601     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 602     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 603     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 604     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 605     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 606     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 607     { X86::PXORrr,          X86::PXORrm },
 608     { X86::SBB32rr,         X86::SBB32rm },
 609     { X86::SBB64rr,         X86::SBB64rm },
 610     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 611     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 612     { X86::SUB16rr,         X86::SUB16rm },
 613     { X86::SUB32rr,         X86::SUB32rm },
 614     { X86::SUB64rr,         X86::SUB64rm },
 615     { X86::SUB8rr,          X86::SUB8rm },
 616     { X86::SUBPDrr,         X86::SUBPDrm },
 617     { X86::SUBPSrr,         X86::SUBPSrm },
 618     { X86::SUBSDrr,         X86::SUBSDrm },
 619     { X86::SUBSSrr,         X86::SUBSSrm },
 620     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 621     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 622     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 623     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 624     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 625     { X86::XOR16rr,         X86::XOR16rm },
 626     { X86::XOR32rr,         X86::XOR32rm },
 627     { X86::XOR64rr,         X86::XOR64rm },
 628     { X86::XOR8rr,          X86::XOR8rm },
 629     { X86::XORPDrr,         X86::XORPDrm },
 630     { X86::XORPSrr,         X86::XORPSrm }
 631   };
 632
 633   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 634     unsigned RegOp = OpTbl2[i][0];
 635     unsigned MemOp = OpTbl2[i][1];
 636     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 637                                                  MemOp)).second)
 638       assert(false && "Duplicated entries?");
 639     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 640     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 641                                    std::make_pair(RegOp, AuxInfo))).second)
 642       AmbEntries.push_back(MemOp);
 643   }
 644
 645   // Remove ambiguous entries.
 646   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 647 }
 648
 649 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 650                                unsigned& sourceReg,
 651                                unsigned& destReg) const {
 652   switch (MI.getOpcode()) {
 653   default:
 654     return false;
 655   case X86::MOV8rr:
 656   case X86::MOV16rr:
 657   case X86::MOV32rr:
 658   case X86::MOV64rr:
 659   case X86::MOV16to16_:
 660   case X86::MOV32to32_:
 661   case X86::MOVSSrr:
 662   case X86::MOVSDrr:
 663
 664   // FP Stack register class copies
 665   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 666   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 667   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 668
 669   case X86::FsMOVAPSrr:
 670   case X86::FsMOVAPDrr:
 671   case X86::MOVAPSrr:
 672   case X86::MOVAPDrr:
 673   case X86::MOVSS2PSrr:
 674   case X86::MOVSD2PDrr:
 675   case X86::MOVPS2SSrr:
 676   case X86::MOVPD2SDrr:
 677   case X86::MMX_MOVD64rr:
 678   case X86::MMX_MOVQ64rr:
 679     assert(MI.getNumOperands() >= 2 &&
 680            MI.getOperand(0).isRegister() &&
 681            MI.getOperand(1).isRegister() &&
 682            "invalid register-register move instruction");
 683     sourceReg = MI.getOperand(1).getReg();
 684     destReg = MI.getOperand(0).getReg();
 685     return true;
 686   }
 687 }
 688
 689 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 690                                            int &FrameIndex) const {
 691   switch (MI->getOpcode()) {
 692   default: break;
 693   case X86::MOV8rm:
 694   case X86::MOV16rm:
 695   case X86::MOV16_rm:
 696   case X86::MOV32rm:
 697   case X86::MOV32_rm:
 698   case X86::MOV64rm:
 699   case X86::LD_Fp64m:
 700   case X86::MOVSSrm:
 701   case X86::MOVSDrm:
 702   case X86::MOVAPSrm:
 703   case X86::MOVAPDrm:
 704   case X86::MMX_MOVD64rm:
 705   case X86::MMX_MOVQ64rm:
 706     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 707         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 708         MI->getOperand(2).getImm() == 1 &&
 709         MI->getOperand(3).getReg() == 0 &&
 710         MI->getOperand(4).getImm() == 0) {
 711       FrameIndex = MI->getOperand(1).getIndex();
 712       return MI->getOperand(0).getReg();
 713     }
 714     break;
 715   }
 716   return 0;
 717 }
 718
 719 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 720                                           int &FrameIndex) const {
 721   switch (MI->getOpcode()) {
 722   default: break;
 723   case X86::MOV8mr:
 724   case X86::MOV16mr:
 725   case X86::MOV16_mr:
 726   case X86::MOV32mr:
 727   case X86::MOV32_mr:
 728   case X86::MOV64mr:
 729   case X86::ST_FpP64m:
 730   case X86::MOVSSmr:
 731   case X86::MOVSDmr:
 732   case X86::MOVAPSmr:
 733   case X86::MOVAPDmr:
 734   case X86::MMX_MOVD64mr:
 735   case X86::MMX_MOVQ64mr:
 736   case X86::MMX_MOVNTQmr:
 737     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 738         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 739         MI->getOperand(1).getImm() == 1 &&
 740         MI->getOperand(2).getReg() == 0 &&
 741         MI->getOperand(3).getImm() == 0) {
 742       FrameIndex = MI->getOperand(0).getIndex();
 743       return MI->getOperand(4).getReg();
 744     }
 745     break;
 746   }
 747   return 0;
 748 }
 749
 750
 751 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 752 /// X86::MOVPC32r.
 753 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 754   bool isPICBase = false;
 755   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 756          E = MRI.def_end(); I != E; ++I) {
 757     MachineInstr *DefMI = I.getOperand().getParent();
 758     if (DefMI->getOpcode() != X86::MOVPC32r)
 759       return false;
 760     assert(!isPICBase && "More than one PIC base?");
 761     isPICBase = true;
 762   }
 763   return isPICBase;
 764 }
 765
 766 /// isGVStub - Return true if the GV requires an extra load to get the
 767 /// real address.
 768 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 769   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 770 }
 771
 772 bool
 773 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 774   switch (MI->getOpcode()) {
 775   default: break;
 776     case X86::MOV8rm:
 777     case X86::MOV16rm:
 778     case X86::MOV16_rm:
 779     case X86::MOV32rm:
 780     case X86::MOV32_rm:
 781     case X86::MOV64rm:
 782     case X86::LD_Fp64m:
 783     case X86::MOVSSrm:
 784     case X86::MOVSDrm:
 785     case X86::MOVAPSrm:
 786     case X86::MOVAPDrm:
 787     case X86::MMX_MOVD64rm:
 788     case X86::MMX_MOVQ64rm: {
 789       // Loads from constant pools are trivially rematerializable.
 790       if (MI->getOperand(1).isReg() &&
 791           MI->getOperand(2).isImm() &&
 792           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 793           (MI->getOperand(4).isCPI() ||
 794            (MI->getOperand(4).isGlobal() &&
 795             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 796         unsigned BaseReg = MI->getOperand(1).getReg();
 797         if (BaseReg == 0)
 798           return true;
 799         // Allow re-materialization of PIC load.
 800         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 801           return false;
 802         const MachineFunction &MF = *MI->getParent()->getParent();
 803         const MachineRegisterInfo &MRI = MF.getRegInfo();
 804         bool isPICBase = false;
 805         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 806                E = MRI.def_end(); I != E; ++I) {
 807           MachineInstr *DefMI = I.getOperand().getParent();
 808           if (DefMI->getOpcode() != X86::MOVPC32r)
 809             return false;
 810           assert(!isPICBase && "More than one PIC base?");
 811           isPICBase = true;
 812         }
 813         return isPICBase;
 814       }
 815       return false;
 816     }
 817
 818      case X86::LEA32r:
 819      case X86::LEA64r: {
 820        if (MI->getOperand(1).isReg() &&
 821            MI->getOperand(2).isImm() &&
 822            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 823            !MI->getOperand(4).isReg()) {
 824          // lea fi#, lea GV, etc. are all rematerializable.
 825          unsigned BaseReg = MI->getOperand(1).getReg();
 826          if (BaseReg == 0)
 827            return true;
 828          // Allow re-materialization of lea PICBase + x.
 829          const MachineFunction &MF = *MI->getParent()->getParent();
 830          const MachineRegisterInfo &MRI = MF.getRegInfo();
 831          return regIsPICBase(BaseReg, MRI);
 832        }
 833        return false;
 834      }
 835   }
 836
 837   // All other instructions marked M_REMATERIALIZABLE are always trivially
 838   // rematerializable.
 839   return true;
 840 }
 841
 842 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 843 /// would clobber the EFLAGS condition register. Note the result may be
 844 /// conservative. If it cannot definitely determine the safety after visiting
 845 /// two instructions it assumes it's not safe.
 846 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 847                                   MachineBasicBlock::iterator I) {
 848   // For compile time consideration, if we are not able to determine the
 849   // safety after visiting 2 instructions, we will assume it's not safe.
 850   for (unsigned i = 0; i < 2; ++i) {
 851     if (I == MBB.end())
 852       // Reached end of block, it's safe.
 853       return true;
 854     bool SeenDef = false;
 855     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 856       MachineOperand &MO = I->getOperand(j);
 857       if (!MO.isRegister())
 858         continue;
 859       if (MO.getReg() == X86::EFLAGS) {
 860         if (MO.isUse())
 861           return false;
 862         SeenDef = true;
 863       }
 864     }
 865
 866     if (SeenDef)
 867       // This instruction defines EFLAGS, no need to look any further.
 868       return true;
 869     ++I;
 870   }
 871
 872   // Conservative answer.
 873   return false;
 874 }
 875
 876 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 877                                  MachineBasicBlock::iterator I,
 878                                  unsigned DestReg,
 879                                  const MachineInstr *Orig) const {
 880   unsigned SubIdx = Orig->getOperand(0).isReg()
 881     ? Orig->getOperand(0).getSubReg() : 0;
 882   bool ChangeSubIdx = SubIdx != 0;
 883   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 884     DestReg = RI.getSubReg(DestReg, SubIdx);
 885     SubIdx = 0;
 886   }
 887
 888   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 889   // Re-materialize them as movri instructions to avoid side effects.
 890   bool Emitted = false;
 891   switch (Orig->getOpcode()) {
 892   default: break;
 893   case X86::MOV8r0:
 894   case X86::MOV16r0:
 895   case X86::MOV32r0:
 896   case X86::MOV64r0: {
 897     if (!isSafeToClobberEFLAGS(MBB, I)) {
 898       unsigned Opc = 0;
 899       switch (Orig->getOpcode()) {
 900       default: break;
 901       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 902       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 903       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 904       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 905       }
 906       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 907       Emitted = true;
 908     }
 909     break;
 910   }
 911   }
 912
 913   if (!Emitted) {
 914     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 915     MI->getOperand(0).setReg(DestReg);
 916     MBB.insert(I, MI);
 917   }
 918
 919   if (ChangeSubIdx) {
 920     MachineInstr *NewMI = prior(I);
 921     NewMI->getOperand(0).setSubReg(SubIdx);
 922   }
 923 }
 924
 925 /// isInvariantLoad - Return true if the specified instruction (which is marked
 926 /// mayLoad) is loading from a location whose value is invariant across the
 927 /// function.  For example, loading a value from the constant pool or from
 928 /// from the argument area of a function if it does not change.  This should
 929 /// only return true of *all* loads the instruction does are invariant (if it
 930 /// does multiple loads).
 931 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 932   // This code cares about loads from three cases: constant pool entries,
 933   // invariant argument slots, and global stubs.  In order to handle these cases
 934   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 935   // operand and base our analysis on it.  This is safe because the address of
 936   // none of these three cases is ever used as anything other than a load base
 937   // and X86 doesn't have any instructions that load from multiple places.
 938
 939   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 940     const MachineOperand &MO = MI->getOperand(i);
 941     // Loads from constant pools are trivially invariant.
 942     if (MO.isCPI())
 943       return true;
 944
 945     if (MO.isGlobal())
 946       return isGVStub(MO.getGlobal(), TM);
 947
 948     // If this is a load from an invariant stack slot, the load is a constant.
 949     if (MO.isFI()) {
 950       const MachineFrameInfo &MFI =
 951         *MI->getParent()->getParent()->getFrameInfo();
 952       int Idx = MO.getIndex();
 953       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 954     }
 955   }
 956
 957   // All other instances of these instructions are presumed to have other
 958   // issues.
 959   return false;
 960 }
 961
 962 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 963 /// is not marked dead.
 964 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 965   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 966     MachineOperand &MO = MI->getOperand(i);
 967     if (MO.isRegister() && MO.isDef() &&
 968         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 969       return true;
 970     }
 971   }
 972   return false;
 973 }
 974
 975 /// convertToThreeAddress - This method must be implemented by targets that
 976 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 977 /// may be able to convert a two-address instruction into a true
 978 /// three-address instruction on demand.  This allows the X86 target (for
 979 /// example) to convert ADD and SHL instructions into LEA instructions if they
 980 /// would require register copies due to two-addressness.
 981 ///
 982 /// This method returns a null pointer if the transformation cannot be
 983 /// performed, otherwise it returns the new instruction.
 984 ///
 985 MachineInstr *
 986 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 987                                     MachineBasicBlock::iterator &MBBI,
 988                                     LiveVariables *LV) const {
 989   MachineInstr *MI = MBBI;
 990   MachineFunction &MF = *MI->getParent()->getParent();
 991   // All instructions input are two-addr instructions.  Get the known operands.
 992   unsigned Dest = MI->getOperand(0).getReg();
 993   unsigned Src = MI->getOperand(1).getReg();
 994   bool isDead = MI->getOperand(0).isDead();
 995   bool isKill = MI->getOperand(1).isKill();
 996
 997   MachineInstr *NewMI = NULL;
 998   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 999   // we have better subtarget support, enable the 16-bit LEA generation here.
1000   bool DisableLEA16 = true;
1001
1002   unsigned MIOpc = MI->getOpcode();
1003   switch (MIOpc) {
1004   case X86::SHUFPSrri: {
1005     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1006     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1007
1008     unsigned B = MI->getOperand(1).getReg();
1009     unsigned C = MI->getOperand(2).getReg();
1010     if (B != C) return 0;
1011     unsigned A = MI->getOperand(0).getReg();
1012     unsigned M = MI->getOperand(3).getImm();
1013     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1014       .addReg(B, false, false, isKill).addImm(M);
1015     break;
1016   }
1017   case X86::SHL64ri: {
1018     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1019     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1020     // the flags produced by a shift yet, so this is safe.
1021     unsigned ShAmt = MI->getOperand(2).getImm();
1022     if (ShAmt == 0 || ShAmt >= 4) return 0;
1023
1024     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1025       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1026     break;
1027   }
1028   case X86::SHL32ri: {
1029     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1030     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1031     // the flags produced by a shift yet, so this is safe.
1032     unsigned ShAmt = MI->getOperand(2).getImm();
1033     if (ShAmt == 0 || ShAmt >= 4) return 0;
1034
1035     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1036       X86::LEA64_32r : X86::LEA32r;
1037     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1038       .addReg(0).addImm(1 << ShAmt)
1039       .addReg(Src, false, false, isKill).addImm(0);
1040     break;
1041   }
1042   case X86::SHL16ri: {
1043     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1044     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1045     // the flags produced by a shift yet, so this is safe.
1046     unsigned ShAmt = MI->getOperand(2).getImm();
1047     if (ShAmt == 0 || ShAmt >= 4) return 0;
1048
1049     if (DisableLEA16) {
1050       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1051       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1052       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1053         ? X86::LEA64_32r : X86::LEA32r;
1054       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1055       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1056
1057       // Build and insert into an implicit UNDEF value. This is OK because
1058       // well be shifting and then extracting the lower 16-bits.
1059       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1060       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1061         .addReg(leaInReg).addReg(Src, false, false, isKill)
1062         .addImm(X86::SUBREG_16BIT);
1063
1064       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1065         .addReg(leaInReg, false, false, true).addImm(0);
1066
1067       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1068         .addReg(Dest, true, false, false, isDead)
1069         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1070       if (LV) {
1071         // Update live variables
1072         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1073         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1074         if (isKill)
1075           LV->replaceKillInstruction(Src, MI, InsMI);
1076         if (isDead)
1077           LV->replaceKillInstruction(Dest, MI, ExtMI);
1078       }
1079       return ExtMI;
1080     } else {
1081       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1082         .addReg(0).addImm(1 << ShAmt)
1083         .addReg(Src, false, false, isKill).addImm(0);
1084     }
1085     break;
1086   }
1087   default: {
1088     // The following opcodes also sets the condition code register(s). Only
1089     // convert them to equivalent lea if the condition code register def's
1090     // are dead!
1091     if (hasLiveCondCodeDef(MI))
1092       return 0;
1093
1094     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1095     switch (MIOpc) {
1096     default: return 0;
1097     case X86::INC64r:
1098     case X86::INC32r: {
1099       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1100       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1101         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1102       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1103                            .addReg(Dest, true, false, false, isDead),
1104                            Src, isKill, 1);
1105       break;
1106     }
1107     case X86::INC16r:
1108     case X86::INC64_16r:
1109       if (DisableLEA16) return 0;
1110       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1111       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1112                            .addReg(Dest, true, false, false, isDead),
1113                            Src, isKill, 1);
1114       break;
1115     case X86::DEC64r:
1116     case X86::DEC32r: {
1117       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1118       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1119         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1120       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1121                            .addReg(Dest, true, false, false, isDead),
1122                            Src, isKill, -1);
1123       break;
1124     }
1125     case X86::DEC16r:
1126     case X86::DEC64_16r:
1127       if (DisableLEA16) return 0;
1128       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1129       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1130                            .addReg(Dest, true, false, false, isDead),
1131                            Src, isKill, -1);
1132       break;
1133     case X86::ADD64rr:
1134     case X86::ADD32rr: {
1135       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1136       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1137         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1138       unsigned Src2 = MI->getOperand(2).getReg();
1139       bool isKill2 = MI->getOperand(2).isKill();
1140       NewMI = addRegReg(BuildMI(MF, get(Opc))
1141                         .addReg(Dest, true, false, false, isDead),
1142                         Src, isKill, Src2, isKill2);
1143       if (LV && isKill2)
1144         LV->replaceKillInstruction(Src2, MI, NewMI);
1145       break;
1146     }
1147     case X86::ADD16rr: {
1148       if (DisableLEA16) return 0;
1149       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1150       unsigned Src2 = MI->getOperand(2).getReg();
1151       bool isKill2 = MI->getOperand(2).isKill();
1152       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1153                         .addReg(Dest, true, false, false, isDead),
1154                         Src, isKill, Src2, isKill2);
1155       if (LV && isKill2)
1156         LV->replaceKillInstruction(Src2, MI, NewMI);
1157       break;
1158     }
1159     case X86::ADD64ri32:
1160     case X86::ADD64ri8:
1161       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1162       if (MI->getOperand(2).isImmediate())
1163         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1164                              .addReg(Dest, true, false, false, isDead),
1165                              Src, isKill, MI->getOperand(2).getImm());
1166       break;
1167     case X86::ADD32ri:
1168     case X86::ADD32ri8:
1169       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1170       if (MI->getOperand(2).isImmediate()) {
1171         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1172         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1173                              .addReg(Dest, true, false, false, isDead),
1174                              Src, isKill, MI->getOperand(2).getImm());
1175       }
1176       break;
1177     case X86::ADD16ri:
1178     case X86::ADD16ri8:
1179       if (DisableLEA16) return 0;
1180       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1181       if (MI->getOperand(2).isImmediate())
1182         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1183                              .addReg(Dest, true, false, false, isDead),
1184                              Src, isKill, MI->getOperand(2).getImm());
1185       break;
1186     case X86::SHL16ri:
1187       if (DisableLEA16) return 0;
1188     case X86::SHL32ri:
1189     case X86::SHL64ri: {
1190       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1191              "Unknown shl instruction!");
1192       unsigned ShAmt = MI->getOperand(2).getImm();
1193       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1194         X86AddressMode AM;
1195         AM.Scale = 1 << ShAmt;
1196         AM.IndexReg = Src;
1197         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1198           : (MIOpc == X86::SHL32ri
1199              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1200         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1201                                .addReg(Dest, true, false, false, isDead), AM);
1202         if (isKill)
1203           NewMI->getOperand(3).setIsKill(true);
1204       }
1205       break;
1206     }
1207     }
1208   }
1209   }
1210
1211   if (!NewMI) return 0;
1212
1213   if (LV) {  // Update live variables
1214     if (isKill)
1215       LV->replaceKillInstruction(Src, MI, NewMI);
1216     if (isDead)
1217       LV->replaceKillInstruction(Dest, MI, NewMI);
1218   }
1219
1220   MFI->insert(MBBI, NewMI);          // Insert the new inst
1221   return NewMI;
1222 }
1223
1224 /// commuteInstruction - We have a few instructions that must be hacked on to
1225 /// commute them.
1226 ///
1227 MachineInstr *
1228 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1229   switch (MI->getOpcode()) {
1230   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1231   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1232   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1233   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1234   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1235   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1236     unsigned Opc;
1237     unsigned Size;
1238     switch (MI->getOpcode()) {
1239     default: assert(0 && "Unreachable!");
1240     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1241     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1242     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1243     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1244     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1245     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1246     }
1247     unsigned Amt = MI->getOperand(3).getImm();
1248     unsigned A = MI->getOperand(0).getReg();
1249     unsigned B = MI->getOperand(1).getReg();
1250     unsigned C = MI->getOperand(2).getReg();
1251     bool AisDead = MI->getOperand(0).isDead();
1252     bool BisKill = MI->getOperand(1).isKill();
1253     bool CisKill = MI->getOperand(2).isKill();
1254     // If machine instrs are no longer in two-address forms, update
1255     // destination register as well.
1256     if (A == B) {
1257       // Must be two address instruction!
1258       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1259              "Expecting a two-address instruction!");
1260       A = C;
1261       CisKill = false;
1262     }
1263     MachineFunction &MF = *MI->getParent()->getParent();
1264     return BuildMI(MF, get(Opc))
1265       .addReg(A, true, false, false, AisDead)
1266       .addReg(C, false, false, CisKill)
1267       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1268   }
1269   case X86::CMOVB16rr:
1270   case X86::CMOVB32rr:
1271   case X86::CMOVB64rr:
1272   case X86::CMOVAE16rr:
1273   case X86::CMOVAE32rr:
1274   case X86::CMOVAE64rr:
1275   case X86::CMOVE16rr:
1276   case X86::CMOVE32rr:
1277   case X86::CMOVE64rr:
1278   case X86::CMOVNE16rr:
1279   case X86::CMOVNE32rr:
1280   case X86::CMOVNE64rr:
1281   case X86::CMOVBE16rr:
1282   case X86::CMOVBE32rr:
1283   case X86::CMOVBE64rr:
1284   case X86::CMOVA16rr:
1285   case X86::CMOVA32rr:
1286   case X86::CMOVA64rr:
1287   case X86::CMOVL16rr:
1288   case X86::CMOVL32rr:
1289   case X86::CMOVL64rr:
1290   case X86::CMOVGE16rr:
1291   case X86::CMOVGE32rr:
1292   case X86::CMOVGE64rr:
1293   case X86::CMOVLE16rr:
1294   case X86::CMOVLE32rr:
1295   case X86::CMOVLE64rr:
1296   case X86::CMOVG16rr:
1297   case X86::CMOVG32rr:
1298   case X86::CMOVG64rr:
1299   case X86::CMOVS16rr:
1300   case X86::CMOVS32rr:
1301   case X86::CMOVS64rr:
1302   case X86::CMOVNS16rr:
1303   case X86::CMOVNS32rr:
1304   case X86::CMOVNS64rr:
1305   case X86::CMOVP16rr:
1306   case X86::CMOVP32rr:
1307   case X86::CMOVP64rr:
1308   case X86::CMOVNP16rr:
1309   case X86::CMOVNP32rr:
1310   case X86::CMOVNP64rr: {
1311     unsigned Opc = 0;
1312     switch (MI->getOpcode()) {
1313     default: break;
1314     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1315     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1316     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1317     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1318     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1319     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1320     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1321     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1322     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1323     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1324     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1325     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1326     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1327     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1328     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1329     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1330     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1331     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1332     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1333     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1334     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1335     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1336     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1337     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1338     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1339     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1340     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1341     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1342     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1343     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1344     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1345     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1346     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1347     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1348     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1349     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1350     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1351     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1352     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1353     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1354     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1355     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1356     }
1357
1358     MI->setDesc(get(Opc));
1359     // Fallthrough intended.
1360   }
1361   default:
1362     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1363   }
1364 }
1365
1366 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1367   switch (BrOpc) {
1368   default: return X86::COND_INVALID;
1369   case X86::JE:  return X86::COND_E;
1370   case X86::JNE: return X86::COND_NE;
1371   case X86::JL:  return X86::COND_L;
1372   case X86::JLE: return X86::COND_LE;
1373   case X86::JG:  return X86::COND_G;
1374   case X86::JGE: return X86::COND_GE;
1375   case X86::JB:  return X86::COND_B;
1376   case X86::JBE: return X86::COND_BE;
1377   case X86::JA:  return X86::COND_A;
1378   case X86::JAE: return X86::COND_AE;
1379   case X86::JS:  return X86::COND_S;
1380   case X86::JNS: return X86::COND_NS;
1381   case X86::JP:  return X86::COND_P;
1382   case X86::JNP: return X86::COND_NP;
1383   case X86::JO:  return X86::COND_O;
1384   case X86::JNO: return X86::COND_NO;
1385   }
1386 }
1387
1388 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1389   switch (CC) {
1390   default: assert(0 && "Illegal condition code!");
1391   case X86::COND_E:  return X86::JE;
1392   case X86::COND_NE: return X86::JNE;
1393   case X86::COND_L:  return X86::JL;
1394   case X86::COND_LE: return X86::JLE;
1395   case X86::COND_G:  return X86::JG;
1396   case X86::COND_GE: return X86::JGE;
1397   case X86::COND_B:  return X86::JB;
1398   case X86::COND_BE: return X86::JBE;
1399   case X86::COND_A:  return X86::JA;
1400   case X86::COND_AE: return X86::JAE;
1401   case X86::COND_S:  return X86::JS;
1402   case X86::COND_NS: return X86::JNS;
1403   case X86::COND_P:  return X86::JP;
1404   case X86::COND_NP: return X86::JNP;
1405   case X86::COND_O:  return X86::JO;
1406   case X86::COND_NO: return X86::JNO;
1407   }
1408 }
1409
1410 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1411 /// e.g. turning COND_E to COND_NE.
1412 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1413   switch (CC) {
1414   default: assert(0 && "Illegal condition code!");
1415   case X86::COND_E:  return X86::COND_NE;
1416   case X86::COND_NE: return X86::COND_E;
1417   case X86::COND_L:  return X86::COND_GE;
1418   case X86::COND_LE: return X86::COND_G;
1419   case X86::COND_G:  return X86::COND_LE;
1420   case X86::COND_GE: return X86::COND_L;
1421   case X86::COND_B:  return X86::COND_AE;
1422   case X86::COND_BE: return X86::COND_A;
1423   case X86::COND_A:  return X86::COND_BE;
1424   case X86::COND_AE: return X86::COND_B;
1425   case X86::COND_S:  return X86::COND_NS;
1426   case X86::COND_NS: return X86::COND_S;
1427   case X86::COND_P:  return X86::COND_NP;
1428   case X86::COND_NP: return X86::COND_P;
1429   case X86::COND_O:  return X86::COND_NO;
1430   case X86::COND_NO: return X86::COND_O;
1431   }
1432 }
1433
1434 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1435   const TargetInstrDesc &TID = MI->getDesc();
1436   if (!TID.isTerminator()) return false;
1437
1438   // Conditional branch is a special case.
1439   if (TID.isBranch() && !TID.isBarrier())
1440     return true;
1441   if (!TID.isPredicable())
1442     return true;
1443   return !isPredicated(MI);
1444 }
1445
1446 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1447 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1448                                                const X86InstrInfo &TII) {
1449   if (MI->getOpcode() == X86::FP_REG_KILL)
1450     return false;
1451   return TII.isUnpredicatedTerminator(MI);
1452 }
1453
1454 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1455                                  MachineBasicBlock *&TBB,
1456                                  MachineBasicBlock *&FBB,
1457                                  std::vector<MachineOperand> &Cond) const {
1458   // If the block has no terminators, it just falls into the block after it.
1459   MachineBasicBlock::iterator I = MBB.end();
1460   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1461     return false;
1462
1463   // Get the last instruction in the block.
1464   MachineInstr *LastInst = I;
1465
1466   // If there is only one terminator instruction, process it.
1467   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1468     if (!LastInst->getDesc().isBranch())
1469       return true;
1470
1471     // If the block ends with a branch there are 3 possibilities:
1472     // it's an unconditional, conditional, or indirect branch.
1473
1474     if (LastInst->getOpcode() == X86::JMP) {
1475       TBB = LastInst->getOperand(0).getMBB();
1476       return false;
1477     }
1478     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1479     if (BranchCode == X86::COND_INVALID)
1480       return true;  // Can't handle indirect branch.
1481
1482     // Otherwise, block ends with fall-through condbranch.
1483     TBB = LastInst->getOperand(0).getMBB();
1484     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1485     return false;
1486   }
1487
1488   // Get the instruction before it if it's a terminator.
1489   MachineInstr *SecondLastInst = I;
1490
1491   // If there are three terminators, we don't know what sort of block this is.
1492   if (SecondLastInst && I != MBB.begin() &&
1493       isBrAnalysisUnpredicatedTerminator(--I, *this))
1494     return true;
1495
1496   // If the block ends with X86::JMP and a conditional branch, handle it.
1497   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1498   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1499     TBB = SecondLastInst->getOperand(0).getMBB();
1500     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1501     FBB = LastInst->getOperand(0).getMBB();
1502     return false;
1503   }
1504
1505   // If the block ends with two X86::JMPs, handle it.  The second one is not
1506   // executed, so remove it.
1507   if (SecondLastInst->getOpcode() == X86::JMP &&
1508       LastInst->getOpcode() == X86::JMP) {
1509     TBB = SecondLastInst->getOperand(0).getMBB();
1510     I = LastInst;
1511     I->eraseFromParent();
1512     return false;
1513   }
1514
1515   // Otherwise, can't handle this.
1516   return true;
1517 }
1518
1519 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1520   MachineBasicBlock::iterator I = MBB.end();
1521   if (I == MBB.begin()) return 0;
1522   --I;
1523   if (I->getOpcode() != X86::JMP &&
1524       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1525     return 0;
1526
1527   // Remove the branch.
1528   I->eraseFromParent();
1529
1530   I = MBB.end();
1531
1532   if (I == MBB.begin()) return 1;
1533   --I;
1534   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1535     return 1;
1536
1537   // Remove the branch.
1538   I->eraseFromParent();
1539   return 2;
1540 }
1541
1542 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1543                                                      MachineOperand &MO) {
1544   if (MO.isRegister())
1545     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1546                      MO.isKill(), MO.isDead(), MO.getSubReg());
1547   else if (MO.isImmediate())
1548     MIB = MIB.addImm(MO.getImm());
1549   else if (MO.isFrameIndex())
1550     MIB = MIB.addFrameIndex(MO.getIndex());
1551   else if (MO.isGlobalAddress())
1552     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1553   else if (MO.isConstantPoolIndex())
1554     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1555   else if (MO.isJumpTableIndex())
1556     MIB = MIB.addJumpTableIndex(MO.getIndex());
1557   else if (MO.isExternalSymbol())
1558     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1559   else
1560     assert(0 && "Unknown operand for X86InstrAddOperand!");
1561
1562   return MIB;
1563 }
1564
1565 unsigned
1566 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1567                            MachineBasicBlock *FBB,
1568                            const std::vector<MachineOperand> &Cond) const {
1569   // Shouldn't be a fall through.
1570   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1571   assert((Cond.size() == 1 || Cond.size() == 0) &&
1572          "X86 branch conditions have one component!");
1573
1574   if (FBB == 0) { // One way branch.
1575     if (Cond.empty()) {
1576       // Unconditional branch?
1577       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1578     } else {
1579       // Conditional branch.
1580       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1581       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1582     }
1583     return 1;
1584   }
1585
1586   // Two-way Conditional branch.
1587   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1588   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1589   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1590   return 2;
1591 }
1592
1593 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1594                                 MachineBasicBlock::iterator MI,
1595                                 unsigned DestReg, unsigned SrcReg,
1596                                 const TargetRegisterClass *DestRC,
1597                                 const TargetRegisterClass *SrcRC) const {
1598   if (DestRC == SrcRC) {
1599     unsigned Opc;
1600     if (DestRC == &X86::GR64RegClass) {
1601       Opc = X86::MOV64rr;
1602     } else if (DestRC == &X86::GR32RegClass) {
1603       Opc = X86::MOV32rr;
1604     } else if (DestRC == &X86::GR16RegClass) {
1605       Opc = X86::MOV16rr;
1606     } else if (DestRC == &X86::GR8RegClass) {
1607       Opc = X86::MOV8rr;
1608     } else if (DestRC == &X86::GR32_RegClass) {
1609       Opc = X86::MOV32_rr;
1610     } else if (DestRC == &X86::GR16_RegClass) {
1611       Opc = X86::MOV16_rr;
1612     } else if (DestRC == &X86::RFP32RegClass) {
1613       Opc = X86::MOV_Fp3232;
1614     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1615       Opc = X86::MOV_Fp6464;
1616     } else if (DestRC == &X86::RFP80RegClass) {
1617       Opc = X86::MOV_Fp8080;
1618     } else if (DestRC == &X86::FR32RegClass) {
1619       Opc = X86::FsMOVAPSrr;
1620     } else if (DestRC == &X86::FR64RegClass) {
1621       Opc = X86::FsMOVAPDrr;
1622     } else if (DestRC == &X86::VR128RegClass) {
1623       Opc = X86::MOVAPSrr;
1624     } else if (DestRC == &X86::VR64RegClass) {
1625       Opc = X86::MMX_MOVQ64rr;
1626     } else {
1627       assert(0 && "Unknown regclass");
1628       abort();
1629     }
1630     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1631     return;
1632   }
1633
1634   // Moving EFLAGS to / from another register requires a push and a pop.
1635   if (SrcRC == &X86::CCRRegClass) {
1636     assert(SrcReg == X86::EFLAGS);
1637     if (DestRC == &X86::GR64RegClass) {
1638       BuildMI(MBB, MI, get(X86::PUSHFQ));
1639       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1640       return;
1641     } else if (DestRC == &X86::GR32RegClass) {
1642       BuildMI(MBB, MI, get(X86::PUSHFD));
1643       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1644       return;
1645     }
1646   } else if (DestRC == &X86::CCRRegClass) {
1647     assert(DestReg == X86::EFLAGS);
1648     if (SrcRC == &X86::GR64RegClass) {
1649       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1650       BuildMI(MBB, MI, get(X86::POPFQ));
1651       return;
1652     } else if (SrcRC == &X86::GR32RegClass) {
1653       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1654       BuildMI(MBB, MI, get(X86::POPFD));
1655       return;
1656     }
1657   }
1658
1659   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1660   if (SrcRC == &X86::RSTRegClass) {
1661     // Copying from ST(0)/ST(1).
1662     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1663            "Can only copy from ST(0)/ST(1) right now");
1664     bool isST0 = SrcReg == X86::ST0;
1665     unsigned Opc;
1666     if (DestRC == &X86::RFP32RegClass)
1667       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1668     else if (DestRC == &X86::RFP64RegClass)
1669       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1670     else {
1671       assert(DestRC == &X86::RFP80RegClass);
1672       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1673     }
1674     BuildMI(MBB, MI, get(Opc), DestReg);
1675     return;
1676   }
1677
1678   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1679   if (DestRC == &X86::RSTRegClass) {
1680     // Copying to ST(0).  FIXME: handle ST(1) also
1681     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1682     unsigned Opc;
1683     if (SrcRC == &X86::RFP32RegClass)
1684       Opc = X86::FpSET_ST0_32;
1685     else if (SrcRC == &X86::RFP64RegClass)
1686       Opc = X86::FpSET_ST0_64;
1687     else {
1688       assert(SrcRC == &X86::RFP80RegClass);
1689       Opc = X86::FpSET_ST0_80;
1690     }
1691     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1692     return;
1693   }
1694
1695   assert(0 && "Not yet supported!");
1696   abort();
1697 }
1698
1699 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1700                                   bool isStackAligned) {
1701   unsigned Opc = 0;
1702   if (RC == &X86::GR64RegClass) {
1703     Opc = X86::MOV64mr;
1704   } else if (RC == &X86::GR32RegClass) {
1705     Opc = X86::MOV32mr;
1706   } else if (RC == &X86::GR16RegClass) {
1707     Opc = X86::MOV16mr;
1708   } else if (RC == &X86::GR8RegClass) {
1709     Opc = X86::MOV8mr;
1710   } else if (RC == &X86::GR32_RegClass) {
1711     Opc = X86::MOV32_mr;
1712   } else if (RC == &X86::GR16_RegClass) {
1713     Opc = X86::MOV16_mr;
1714   } else if (RC == &X86::RFP80RegClass) {
1715     Opc = X86::ST_FpP80m;   // pops
1716   } else if (RC == &X86::RFP64RegClass) {
1717     Opc = X86::ST_Fp64m;
1718   } else if (RC == &X86::RFP32RegClass) {
1719     Opc = X86::ST_Fp32m;
1720   } else if (RC == &X86::FR32RegClass) {
1721     Opc = X86::MOVSSmr;
1722   } else if (RC == &X86::FR64RegClass) {
1723     Opc = X86::MOVSDmr;
1724   } else if (RC == &X86::VR128RegClass) {
1725     // If stack is realigned we can use aligned stores.
1726     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1727   } else if (RC == &X86::VR64RegClass) {
1728     Opc = X86::MMX_MOVQ64mr;
1729   } else {
1730     assert(0 && "Unknown regclass");
1731     abort();
1732   }
1733
1734   return Opc;
1735 }
1736
1737 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1738                                        MachineBasicBlock::iterator MI,
1739                                        unsigned SrcReg, bool isKill, int FrameIdx,
1740                                        const TargetRegisterClass *RC) const {
1741   const MachineFunction &MF = *MBB.getParent();
1742   bool isAligned = (RI.getStackAlignment() >= 16) ||
1743     RI.needsStackRealignment(MF);
1744   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1745   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1746     .addReg(SrcReg, false, false, isKill);
1747 }
1748
1749 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1750                                   bool isKill,
1751                                   SmallVectorImpl<MachineOperand> &Addr,
1752                                   const TargetRegisterClass *RC,
1753                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1754   bool isAligned = (RI.getStackAlignment() >= 16) ||
1755     RI.needsStackRealignment(MF);
1756   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1757   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1758   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1759     MIB = X86InstrAddOperand(MIB, Addr[i]);
1760   MIB.addReg(SrcReg, false, false, isKill);
1761   NewMIs.push_back(MIB);
1762 }
1763
1764 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1765                                  bool isStackAligned) {
1766   unsigned Opc = 0;
1767   if (RC == &X86::GR64RegClass) {
1768     Opc = X86::MOV64rm;
1769   } else if (RC == &X86::GR32RegClass) {
1770     Opc = X86::MOV32rm;
1771   } else if (RC == &X86::GR16RegClass) {
1772     Opc = X86::MOV16rm;
1773   } else if (RC == &X86::GR8RegClass) {
1774     Opc = X86::MOV8rm;
1775   } else if (RC == &X86::GR32_RegClass) {
1776     Opc = X86::MOV32_rm;
1777   } else if (RC == &X86::GR16_RegClass) {
1778     Opc = X86::MOV16_rm;
1779   } else if (RC == &X86::RFP80RegClass) {
1780     Opc = X86::LD_Fp80m;
1781   } else if (RC == &X86::RFP64RegClass) {
1782     Opc = X86::LD_Fp64m;
1783   } else if (RC == &X86::RFP32RegClass) {
1784     Opc = X86::LD_Fp32m;
1785   } else if (RC == &X86::FR32RegClass) {
1786     Opc = X86::MOVSSrm;
1787   } else if (RC == &X86::FR64RegClass) {
1788     Opc = X86::MOVSDrm;
1789   } else if (RC == &X86::VR128RegClass) {
1790     // If stack is realigned we can use aligned loads.
1791     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1792   } else if (RC == &X86::VR64RegClass) {
1793     Opc = X86::MMX_MOVQ64rm;
1794   } else {
1795     assert(0 && "Unknown regclass");
1796     abort();
1797   }
1798
1799   return Opc;
1800 }
1801
1802 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1803                                         MachineBasicBlock::iterator MI,
1804                                         unsigned DestReg, int FrameIdx,
1805                                         const TargetRegisterClass *RC) const{
1806   const MachineFunction &MF = *MBB.getParent();
1807   bool isAligned = (RI.getStackAlignment() >= 16) ||
1808     RI.needsStackRealignment(MF);
1809   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1810   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1811 }
1812
1813 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1814                                  SmallVectorImpl<MachineOperand> &Addr,
1815                                  const TargetRegisterClass *RC,
1816                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1817   bool isAligned = (RI.getStackAlignment() >= 16) ||
1818     RI.needsStackRealignment(MF);
1819   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1820   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1821   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1822     MIB = X86InstrAddOperand(MIB, Addr[i]);
1823   NewMIs.push_back(MIB);
1824 }
1825
1826 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1827                                                 MachineBasicBlock::iterator MI,
1828                                 const std::vector<CalleeSavedInfo> &CSI) const {
1829   if (CSI.empty())
1830     return false;
1831
1832   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1833   unsigned SlotSize = is64Bit ? 8 : 4;
1834
1835   MachineFunction &MF = *MBB.getParent();
1836   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1837   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1838
1839   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1840   for (unsigned i = CSI.size(); i != 0; --i) {
1841     unsigned Reg = CSI[i-1].getReg();
1842     // Add the callee-saved register as live-in. It's killed at the spill.
1843     MBB.addLiveIn(Reg);
1844     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1845   }
1846   return true;
1847 }
1848
1849 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1850                                                  MachineBasicBlock::iterator MI,
1851                                 const std::vector<CalleeSavedInfo> &CSI) const {
1852   if (CSI.empty())
1853     return false;
1854
1855   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1856
1857   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1858   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1859     unsigned Reg = CSI[i].getReg();
1860     BuildMI(MBB, MI, get(Opc), Reg);
1861   }
1862   return true;
1863 }
1864
1865 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1866                                      SmallVector<MachineOperand,4> &MOs,
1867                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1868   // Create the base instruction with the memory operand as the first part.
1869   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1870   MachineInstrBuilder MIB(NewMI);
1871   unsigned NumAddrOps = MOs.size();
1872   for (unsigned i = 0; i != NumAddrOps; ++i)
1873     MIB = X86InstrAddOperand(MIB, MOs[i]);
1874   if (NumAddrOps < 4)  // FrameIndex only
1875     MIB.addImm(1).addReg(0).addImm(0);
1876
1877   // Loop over the rest of the ri operands, converting them over.
1878   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1879   for (unsigned i = 0; i != NumOps; ++i) {
1880     MachineOperand &MO = MI->getOperand(i+2);
1881     MIB = X86InstrAddOperand(MIB, MO);
1882   }
1883   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1884     MachineOperand &MO = MI->getOperand(i);
1885     MIB = X86InstrAddOperand(MIB, MO);
1886   }
1887   return MIB;
1888 }
1889
1890 static MachineInstr *FuseInst(MachineFunction &MF,
1891                               unsigned Opcode, unsigned OpNo,
1892                               SmallVector<MachineOperand,4> &MOs,
1893                               MachineInstr *MI, const TargetInstrInfo &TII) {
1894   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1895   MachineInstrBuilder MIB(NewMI);
1896
1897   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1898     MachineOperand &MO = MI->getOperand(i);
1899     if (i == OpNo) {
1900       assert(MO.isRegister() && "Expected to fold into reg operand!");
1901       unsigned NumAddrOps = MOs.size();
1902       for (unsigned i = 0; i != NumAddrOps; ++i)
1903         MIB = X86InstrAddOperand(MIB, MOs[i]);
1904       if (NumAddrOps < 4)  // FrameIndex only
1905         MIB.addImm(1).addReg(0).addImm(0);
1906     } else {
1907       MIB = X86InstrAddOperand(MIB, MO);
1908     }
1909   }
1910   return MIB;
1911 }
1912
1913 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1914                                 SmallVector<MachineOperand,4> &MOs,
1915                                 MachineInstr *MI) {
1916   MachineFunction &MF = *MI->getParent()->getParent();
1917   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1918
1919   unsigned NumAddrOps = MOs.size();
1920   for (unsigned i = 0; i != NumAddrOps; ++i)
1921     MIB = X86InstrAddOperand(MIB, MOs[i]);
1922   if (NumAddrOps < 4)  // FrameIndex only
1923     MIB.addImm(1).addReg(0).addImm(0);
1924   return MIB.addImm(0);
1925 }
1926
1927 MachineInstr*
1928 X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1929                                 MachineInstr *MI, unsigned i,
1930                                 SmallVector<MachineOperand,4> &MOs) const {
1931   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1932   bool isTwoAddrFold = false;
1933   unsigned NumOps = MI->getDesc().getNumOperands();
1934   bool isTwoAddr = NumOps > 1 &&
1935     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1936
1937   MachineInstr *NewMI = NULL;
1938   // Folding a memory location into the two-address part of a two-address
1939   // instruction is different than folding it other places.  It requires
1940   // replacing the *two* registers with the memory location.
1941   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1942       MI->getOperand(0).isRegister() &&
1943       MI->getOperand(1).isRegister() &&
1944       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1945     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1946     isTwoAddrFold = true;
1947   } else if (i == 0) { // If operand 0
1948     if (MI->getOpcode() == X86::MOV16r0)
1949       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1950     else if (MI->getOpcode() == X86::MOV32r0)
1951       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1952     else if (MI->getOpcode() == X86::MOV64r0)
1953       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1954     else if (MI->getOpcode() == X86::MOV8r0)
1955       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1956     if (NewMI)
1957       return NewMI;
1958
1959     OpcodeTablePtr = &RegOp2MemOpTable0;
1960   } else if (i == 1) {
1961     OpcodeTablePtr = &RegOp2MemOpTable1;
1962   } else if (i == 2) {
1963     OpcodeTablePtr = &RegOp2MemOpTable2;
1964   }
1965
1966   // If table selected...
1967   if (OpcodeTablePtr) {
1968     // Find the Opcode to fuse
1969     DenseMap<unsigned*, unsigned>::iterator I =
1970       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1971     if (I != OpcodeTablePtr->end()) {
1972       if (isTwoAddrFold)
1973         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
1974       else
1975         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
1976       return NewMI;
1977     }
1978   }
1979
1980   // No fusion
1981   if (PrintFailedFusing)
1982     cerr << "We failed to fuse operand " << i << *MI;
1983   return NULL;
1984 }
1985
1986
1987 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1988                                               MachineInstr *MI,
1989                                               SmallVectorImpl<unsigned> &Ops,
1990                                               int FrameIndex) const {
1991   // Check switch flag
1992   if (NoFusing) return NULL;
1993
1994   const MachineFrameInfo *MFI = MF.getFrameInfo();
1995   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1996   // FIXME: Move alignment requirement into tables?
1997   if (Alignment < 16) {
1998     switch (MI->getOpcode()) {
1999     default: break;
2000     // Not always safe to fold movsd into these instructions since their load
2001     // folding variants expects the address to be 16 byte aligned.
2002     case X86::FsANDNPDrr:
2003     case X86::FsANDNPSrr:
2004     case X86::FsANDPDrr:
2005     case X86::FsANDPSrr:
2006     case X86::FsORPDrr:
2007     case X86::FsORPSrr:
2008     case X86::FsXORPDrr:
2009     case X86::FsXORPSrr:
2010       return NULL;
2011     }
2012   }
2013
2014   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2015     unsigned NewOpc = 0;
2016     switch (MI->getOpcode()) {
2017     default: return NULL;
2018     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2019     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2020     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2021     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2022     }
2023     // Change to CMPXXri r, 0 first.
2024     MI->setDesc(get(NewOpc));
2025     MI->getOperand(1).ChangeToImmediate(0);
2026   } else if (Ops.size() != 1)
2027     return NULL;
2028
2029   SmallVector<MachineOperand,4> MOs;
2030   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2031   return foldMemoryOperand(MF, MI, Ops[0], MOs);
2032 }
2033
2034 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
2035                                               MachineInstr *MI,
2036                                               SmallVectorImpl<unsigned> &Ops,
2037                                               MachineInstr *LoadMI) const {
2038   // Check switch flag
2039   if (NoFusing) return NULL;
2040
2041   // Determine the alignment of the load.
2042   unsigned Alignment = 0;
2043   if (LoadMI->hasOneMemOperand())
2044     Alignment = LoadMI->memoperands_begin()->getAlignment();
2045
2046   // FIXME: Move alignment requirement into tables?
2047   if (Alignment < 16) {
2048     switch (MI->getOpcode()) {
2049     default: break;
2050     // Not always safe to fold movsd into these instructions since their load
2051     // folding variants expects the address to be 16 byte aligned.
2052     case X86::FsANDNPDrr:
2053     case X86::FsANDNPSrr:
2054     case X86::FsANDPDrr:
2055     case X86::FsANDPSrr:
2056     case X86::FsORPDrr:
2057     case X86::FsORPSrr:
2058     case X86::FsXORPDrr:
2059     case X86::FsXORPSrr:
2060       return NULL;
2061     }
2062   }
2063
2064   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2065     unsigned NewOpc = 0;
2066     switch (MI->getOpcode()) {
2067     default: return NULL;
2068     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2069     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2070     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2071     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2072     }
2073     // Change to CMPXXri r, 0 first.
2074     MI->setDesc(get(NewOpc));
2075     MI->getOperand(1).ChangeToImmediate(0);
2076   } else if (Ops.size() != 1)
2077     return NULL;
2078
2079   SmallVector<MachineOperand,4> MOs;
2080   unsigned NumOps = LoadMI->getDesc().getNumOperands();
2081   for (unsigned i = NumOps - 4; i != NumOps; ++i)
2082     MOs.push_back(LoadMI->getOperand(i));
2083   return foldMemoryOperand(MF, MI, Ops[0], MOs);
2084 }
2085
2086
2087 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
2088                                         SmallVectorImpl<unsigned> &Ops) const {
2089   // Check switch flag
2090   if (NoFusing) return 0;
2091
2092   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2093     switch (MI->getOpcode()) {
2094     default: return false;
2095     case X86::TEST8rr:
2096     case X86::TEST16rr:
2097     case X86::TEST32rr:
2098     case X86::TEST64rr:
2099       return true;
2100     }
2101   }
2102
2103   if (Ops.size() != 1)
2104     return false;
2105
2106   unsigned OpNum = Ops[0];
2107   unsigned Opc = MI->getOpcode();
2108   unsigned NumOps = MI->getDesc().getNumOperands();
2109   bool isTwoAddr = NumOps > 1 &&
2110     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2111
2112   // Folding a memory location into the two-address part of a two-address
2113   // instruction is different than folding it other places.  It requires
2114   // replacing the *two* registers with the memory location.
2115   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2116   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2117     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2118   } else if (OpNum == 0) { // If operand 0
2119     switch (Opc) {
2120     case X86::MOV16r0:
2121     case X86::MOV32r0:
2122     case X86::MOV64r0:
2123     case X86::MOV8r0:
2124       return true;
2125     default: break;
2126     }
2127     OpcodeTablePtr = &RegOp2MemOpTable0;
2128   } else if (OpNum == 1) {
2129     OpcodeTablePtr = &RegOp2MemOpTable1;
2130   } else if (OpNum == 2) {
2131     OpcodeTablePtr = &RegOp2MemOpTable2;
2132   }
2133
2134   if (OpcodeTablePtr) {
2135     // Find the Opcode to fuse
2136     DenseMap<unsigned*, unsigned>::iterator I =
2137       OpcodeTablePtr->find((unsigned*)Opc);
2138     if (I != OpcodeTablePtr->end())
2139       return true;
2140   }
2141   return false;
2142 }
2143
2144 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2145                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2146                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2147   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2148     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2149   if (I == MemOp2RegOpTable.end())
2150     return false;
2151   unsigned Opc = I->second.first;
2152   unsigned Index = I->second.second & 0xf;
2153   bool FoldedLoad = I->second.second & (1 << 4);
2154   bool FoldedStore = I->second.second & (1 << 5);
2155   if (UnfoldLoad && !FoldedLoad)
2156     return false;
2157   UnfoldLoad &= FoldedLoad;
2158   if (UnfoldStore && !FoldedStore)
2159     return false;
2160   UnfoldStore &= FoldedStore;
2161
2162   const TargetInstrDesc &TID = get(Opc);
2163   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2164   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2165     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2166   SmallVector<MachineOperand,4> AddrOps;
2167   SmallVector<MachineOperand,2> BeforeOps;
2168   SmallVector<MachineOperand,2> AfterOps;
2169   SmallVector<MachineOperand,4> ImpOps;
2170   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2171     MachineOperand &Op = MI->getOperand(i);
2172     if (i >= Index && i < Index+4)
2173       AddrOps.push_back(Op);
2174     else if (Op.isRegister() && Op.isImplicit())
2175       ImpOps.push_back(Op);
2176     else if (i < Index)
2177       BeforeOps.push_back(Op);
2178     else if (i > Index)
2179       AfterOps.push_back(Op);
2180   }
2181
2182   // Emit the load instruction.
2183   if (UnfoldLoad) {
2184     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2185     if (UnfoldStore) {
2186       // Address operands cannot be marked isKill.
2187       for (unsigned i = 1; i != 5; ++i) {
2188         MachineOperand &MO = NewMIs[0]->getOperand(i);
2189         if (MO.isRegister())
2190           MO.setIsKill(false);
2191       }
2192     }
2193   }
2194
2195   // Emit the data processing instruction.
2196   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2197   MachineInstrBuilder MIB(DataMI);
2198
2199   if (FoldedStore)
2200     MIB.addReg(Reg, true);
2201   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2202     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2203   if (FoldedLoad)
2204     MIB.addReg(Reg);
2205   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2206     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2207   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2208     MachineOperand &MO = ImpOps[i];
2209     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2210   }
2211   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2212   unsigned NewOpc = 0;
2213   switch (DataMI->getOpcode()) {
2214   default: break;
2215   case X86::CMP64ri32:
2216   case X86::CMP32ri:
2217   case X86::CMP16ri:
2218   case X86::CMP8ri: {
2219     MachineOperand &MO0 = DataMI->getOperand(0);
2220     MachineOperand &MO1 = DataMI->getOperand(1);
2221     if (MO1.getImm() == 0) {
2222       switch (DataMI->getOpcode()) {
2223       default: break;
2224       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2225       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2226       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2227       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2228       }
2229       DataMI->setDesc(get(NewOpc));
2230       MO1.ChangeToRegister(MO0.getReg(), false);
2231     }
2232   }
2233   }
2234   NewMIs.push_back(DataMI);
2235
2236   // Emit the store instruction.
2237   if (UnfoldStore) {
2238     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2239     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2240       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2241     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2242   }
2243
2244   return true;
2245 }
2246
2247 bool
2248 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2249                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2250   if (!N->isMachineOpcode())
2251     return false;
2252
2253   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2254     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2255   if (I == MemOp2RegOpTable.end())
2256     return false;
2257   unsigned Opc = I->second.first;
2258   unsigned Index = I->second.second & 0xf;
2259   bool FoldedLoad = I->second.second & (1 << 4);
2260   bool FoldedStore = I->second.second & (1 << 5);
2261   const TargetInstrDesc &TID = get(Opc);
2262   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2263   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2264     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2265   std::vector<SDOperand> AddrOps;
2266   std::vector<SDOperand> BeforeOps;
2267   std::vector<SDOperand> AfterOps;
2268   unsigned NumOps = N->getNumOperands();
2269   for (unsigned i = 0; i != NumOps-1; ++i) {
2270     SDOperand Op = N->getOperand(i);
2271     if (i >= Index && i < Index+4)
2272       AddrOps.push_back(Op);
2273     else if (i < Index)
2274       BeforeOps.push_back(Op);
2275     else if (i > Index)
2276       AfterOps.push_back(Op);
2277   }
2278   SDOperand Chain = N->getOperand(NumOps-1);
2279   AddrOps.push_back(Chain);
2280
2281   // Emit the load instruction.
2282   SDNode *Load = 0;
2283   const MachineFunction &MF = DAG.getMachineFunction();
2284   if (FoldedLoad) {
2285     MVT VT = *RC->vt_begin();
2286     bool isAligned = (RI.getStackAlignment() >= 16) ||
2287       RI.needsStackRealignment(MF);
2288     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2289                              VT, MVT::Other,
2290                              &AddrOps[0], AddrOps.size());
2291     NewNodes.push_back(Load);
2292   }
2293
2294   // Emit the data processing instruction.
2295   std::vector<MVT> VTs;
2296   const TargetRegisterClass *DstRC = 0;
2297   if (TID.getNumDefs() > 0) {
2298     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2299     DstRC = DstTOI.isLookupPtrRegClass()
2300       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2301     VTs.push_back(*DstRC->vt_begin());
2302   }
2303   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2304     MVT VT = N->getValueType(i);
2305     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2306       VTs.push_back(VT);
2307   }
2308   if (Load)
2309     BeforeOps.push_back(SDOperand(Load, 0));
2310   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2311   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2312   NewNodes.push_back(NewNode);
2313
2314   // Emit the store instruction.
2315   if (FoldedStore) {
2316     AddrOps.pop_back();
2317     AddrOps.push_back(SDOperand(NewNode, 0));
2318     AddrOps.push_back(Chain);
2319     bool isAligned = (RI.getStackAlignment() >= 16) ||
2320       RI.needsStackRealignment(MF);
2321     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2322                                       MVT::Other, &AddrOps[0], AddrOps.size());
2323     NewNodes.push_back(Store);
2324   }
2325
2326   return true;
2327 }
2328
2329 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2330                                       bool UnfoldLoad, bool UnfoldStore) const {
2331   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2332     MemOp2RegOpTable.find((unsigned*)Opc);
2333   if (I == MemOp2RegOpTable.end())
2334     return 0;
2335   bool FoldedLoad = I->second.second & (1 << 4);
2336   bool FoldedStore = I->second.second & (1 << 5);
2337   if (UnfoldLoad && !FoldedLoad)
2338     return 0;
2339   if (UnfoldStore && !FoldedStore)
2340     return 0;
2341   return I->second.first;
2342 }
2343
2344 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2345   if (MBB.empty()) return false;
2346
2347   switch (MBB.back().getOpcode()) {
2348   case X86::TCRETURNri:
2349   case X86::TCRETURNdi:
2350   case X86::RET:     // Return.
2351   case X86::RETI:
2352   case X86::TAILJMPd:
2353   case X86::TAILJMPr:
2354   case X86::TAILJMPm:
2355   case X86::JMP:     // Uncond branch.
2356   case X86::JMP32r:  // Indirect branch.
2357   case X86::JMP64r:  // Indirect branch (64-bit).
2358   case X86::JMP32m:  // Indirect branch through mem.
2359   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2360     return true;
2361   default: return false;
2362   }
2363 }
2364
2365 bool X86InstrInfo::
2366 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2367   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2368   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2369   return false;
2370 }
2371
2372 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2373   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2374   if (Subtarget->is64Bit())
2375     return &X86::GR64RegClass;
2376   else
2377     return &X86::GR32RegClass;
2378 }
2379
2380 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2381   switch (Desc->TSFlags & X86II::ImmMask) {
2382   case X86II::Imm8:   return 1;
2383   case X86II::Imm16:  return 2;
2384   case X86II::Imm32:  return 4;
2385   case X86II::Imm64:  return 8;
2386   default: assert(0 && "Immediate size not set!");
2387     return 0;
2388   }
2389 }
2390
2391 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2392 /// e.g. r8, xmm8, etc.
2393 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2394   if (!MO.isRegister()) return false;
2395   switch (MO.getReg()) {
2396   default: break;
2397   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2398   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2399   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2400   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2401   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2402   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2403   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2404   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2405   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2406   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2407     return true;
2408   }
2409   return false;
2410 }
2411
2412
2413 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2414 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2415 /// size, and 3) use of X86-64 extended registers.
2416 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2417   unsigned REX = 0;
2418   const TargetInstrDesc &Desc = MI.getDesc();
2419
2420   // Pseudo instructions do not need REX prefix byte.
2421   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2422     return 0;
2423   if (Desc.TSFlags & X86II::REX_W)
2424     REX |= 1 << 3;
2425
2426   unsigned NumOps = Desc.getNumOperands();
2427   if (NumOps) {
2428     bool isTwoAddr = NumOps > 1 &&
2429       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2430
2431     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2432     unsigned i = isTwoAddr ? 1 : 0;
2433     for (unsigned e = NumOps; i != e; ++i) {
2434       const MachineOperand& MO = MI.getOperand(i);
2435       if (MO.isRegister()) {
2436         unsigned Reg = MO.getReg();
2437         if (isX86_64NonExtLowByteReg(Reg))
2438           REX |= 0x40;
2439       }
2440     }
2441
2442     switch (Desc.TSFlags & X86II::FormMask) {
2443     case X86II::MRMInitReg:
2444       if (isX86_64ExtendedReg(MI.getOperand(0)))
2445         REX |= (1 << 0) | (1 << 2);
2446       break;
2447     case X86II::MRMSrcReg: {
2448       if (isX86_64ExtendedReg(MI.getOperand(0)))
2449         REX |= 1 << 2;
2450       i = isTwoAddr ? 2 : 1;
2451       for (unsigned e = NumOps; i != e; ++i) {
2452         const MachineOperand& MO = MI.getOperand(i);
2453         if (isX86_64ExtendedReg(MO))
2454           REX |= 1 << 0;
2455       }
2456       break;
2457     }
2458     case X86II::MRMSrcMem: {
2459       if (isX86_64ExtendedReg(MI.getOperand(0)))
2460         REX |= 1 << 2;
2461       unsigned Bit = 0;
2462       i = isTwoAddr ? 2 : 1;
2463       for (; i != NumOps; ++i) {
2464         const MachineOperand& MO = MI.getOperand(i);
2465         if (MO.isRegister()) {
2466           if (isX86_64ExtendedReg(MO))
2467             REX |= 1 << Bit;
2468           Bit++;
2469         }
2470       }
2471       break;
2472     }
2473     case X86II::MRM0m: case X86II::MRM1m:
2474     case X86II::MRM2m: case X86II::MRM3m:
2475     case X86II::MRM4m: case X86II::MRM5m:
2476     case X86II::MRM6m: case X86II::MRM7m:
2477     case X86II::MRMDestMem: {
2478       unsigned e = isTwoAddr ? 5 : 4;
2479       i = isTwoAddr ? 1 : 0;
2480       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2481         REX |= 1 << 2;
2482       unsigned Bit = 0;
2483       for (; i != e; ++i) {
2484         const MachineOperand& MO = MI.getOperand(i);
2485         if (MO.isRegister()) {
2486           if (isX86_64ExtendedReg(MO))
2487             REX |= 1 << Bit;
2488           Bit++;
2489         }
2490       }
2491       break;
2492     }
2493     default: {
2494       if (isX86_64ExtendedReg(MI.getOperand(0)))
2495         REX |= 1 << 0;
2496       i = isTwoAddr ? 2 : 1;
2497       for (unsigned e = NumOps; i != e; ++i) {
2498         const MachineOperand& MO = MI.getOperand(i);
2499         if (isX86_64ExtendedReg(MO))
2500           REX |= 1 << 2;
2501       }
2502       break;
2503     }
2504     }
2505   }
2506   return REX;
2507 }
2508
2509 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2510 /// relative block address instruction
2511 ///
2512 static unsigned sizePCRelativeBlockAddress() {
2513   return 4;
2514 }
2515
2516 /// sizeGlobalAddress - Give the size of the emission of this global address
2517 ///
2518 static unsigned sizeGlobalAddress(bool dword) {
2519   return dword ? 8 : 4;
2520 }
2521
2522 /// sizeConstPoolAddress - Give the size of the emission of this constant
2523 /// pool address
2524 ///
2525 static unsigned sizeConstPoolAddress(bool dword) {
2526   return dword ? 8 : 4;
2527 }
2528
2529 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2530 /// symbol
2531 ///
2532 static unsigned sizeExternalSymbolAddress(bool dword) {
2533   return dword ? 8 : 4;
2534 }
2535
2536 /// sizeJumpTableAddress - Give the size of the emission of this jump
2537 /// table address
2538 ///
2539 static unsigned sizeJumpTableAddress(bool dword) {
2540   return dword ? 8 : 4;
2541 }
2542
2543 static unsigned sizeConstant(unsigned Size) {
2544   return Size;
2545 }
2546
2547 static unsigned sizeRegModRMByte(){
2548   return 1;
2549 }
2550
2551 static unsigned sizeSIBByte(){
2552   return 1;
2553 }
2554
2555 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2556   unsigned FinalSize = 0;
2557   // If this is a simple integer displacement that doesn't require a relocation.
2558   if (!RelocOp) {
2559     FinalSize += sizeConstant(4);
2560     return FinalSize;
2561   }
2562
2563   // Otherwise, this is something that requires a relocation.
2564   if (RelocOp->isGlobalAddress()) {
2565     FinalSize += sizeGlobalAddress(false);
2566   } else if (RelocOp->isConstantPoolIndex()) {
2567     FinalSize += sizeConstPoolAddress(false);
2568   } else if (RelocOp->isJumpTableIndex()) {
2569     FinalSize += sizeJumpTableAddress(false);
2570   } else {
2571     assert(0 && "Unknown value to relocate!");
2572   }
2573   return FinalSize;
2574 }
2575
2576 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2577                                     bool IsPIC, bool Is64BitMode) {
2578   const MachineOperand &Op3 = MI.getOperand(Op+3);
2579   int DispVal = 0;
2580   const MachineOperand *DispForReloc = 0;
2581   unsigned FinalSize = 0;
2582
2583   // Figure out what sort of displacement we have to handle here.
2584   if (Op3.isGlobalAddress()) {
2585     DispForReloc = &Op3;
2586   } else if (Op3.isConstantPoolIndex()) {
2587     if (Is64BitMode || IsPIC) {
2588       DispForReloc = &Op3;
2589     } else {
2590       DispVal = 1;
2591     }
2592   } else if (Op3.isJumpTableIndex()) {
2593     if (Is64BitMode || IsPIC) {
2594       DispForReloc = &Op3;
2595     } else {
2596       DispVal = 1;
2597     }
2598   } else {
2599     DispVal = 1;
2600   }
2601
2602   const MachineOperand &Base     = MI.getOperand(Op);
2603   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2604
2605   unsigned BaseReg = Base.getReg();
2606
2607   // Is a SIB byte needed?
2608   if (IndexReg.getReg() == 0 &&
2609       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2610     if (BaseReg == 0) {  // Just a displacement?
2611       // Emit special case [disp32] encoding
2612       ++FinalSize;
2613       FinalSize += getDisplacementFieldSize(DispForReloc);
2614     } else {
2615       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2616       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2617         // Emit simple indirect register encoding... [EAX] f.e.
2618         ++FinalSize;
2619       // Be pessimistic and assume it's a disp32, not a disp8
2620       } else {
2621         // Emit the most general non-SIB encoding: [REG+disp32]
2622         ++FinalSize;
2623         FinalSize += getDisplacementFieldSize(DispForReloc);
2624       }
2625     }
2626
2627   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2628     assert(IndexReg.getReg() != X86::ESP &&
2629            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2630
2631     bool ForceDisp32 = false;
2632     if (BaseReg == 0 || DispForReloc) {
2633       // Emit the normal disp32 encoding.
2634       ++FinalSize;
2635       ForceDisp32 = true;
2636     } else {
2637       ++FinalSize;
2638     }
2639
2640     FinalSize += sizeSIBByte();
2641
2642     // Do we need to output a displacement?
2643     if (DispVal != 0 || ForceDisp32) {
2644       FinalSize += getDisplacementFieldSize(DispForReloc);
2645     }
2646   }
2647   return FinalSize;
2648 }
2649
2650
2651 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2652                                     const TargetInstrDesc *Desc,
2653                                     bool IsPIC, bool Is64BitMode) {
2654
2655   unsigned Opcode = Desc->Opcode;
2656   unsigned FinalSize = 0;
2657
2658   // Emit the lock opcode prefix as needed.
2659   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2660
2661   // Emit the repeat opcode prefix as needed.
2662   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2663
2664   // Emit the operand size opcode prefix as needed.
2665   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2666
2667   // Emit the address size opcode prefix as needed.
2668   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2669
2670   bool Need0FPrefix = false;
2671   switch (Desc->TSFlags & X86II::Op0Mask) {
2672   case X86II::TB:  // Two-byte opcode prefix
2673   case X86II::T8:  // 0F 38
2674   case X86II::TA:  // 0F 3A
2675     Need0FPrefix = true;
2676     break;
2677   case X86II::REP: break; // already handled.
2678   case X86II::XS:   // F3 0F
2679     ++FinalSize;
2680     Need0FPrefix = true;
2681     break;
2682   case X86II::XD:   // F2 0F
2683     ++FinalSize;
2684     Need0FPrefix = true;
2685     break;
2686   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2687   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2688     ++FinalSize;
2689     break; // Two-byte opcode prefix
2690   default: assert(0 && "Invalid prefix!");
2691   case 0: break;  // No prefix!
2692   }
2693
2694   if (Is64BitMode) {
2695     // REX prefix
2696     unsigned REX = X86InstrInfo::determineREX(MI);
2697     if (REX)
2698       ++FinalSize;
2699   }
2700
2701   // 0x0F escape code must be emitted just before the opcode.
2702   if (Need0FPrefix)
2703     ++FinalSize;
2704
2705   switch (Desc->TSFlags & X86II::Op0Mask) {
2706   case X86II::T8:  // 0F 38
2707     ++FinalSize;
2708     break;
2709   case X86II::TA:    // 0F 3A
2710     ++FinalSize;
2711     break;
2712   }
2713
2714   // If this is a two-address instruction, skip one of the register operands.
2715   unsigned NumOps = Desc->getNumOperands();
2716   unsigned CurOp = 0;
2717   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2718     CurOp++;
2719
2720   switch (Desc->TSFlags & X86II::FormMask) {
2721   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2722   case X86II::Pseudo:
2723     // Remember the current PC offset, this is the PIC relocation
2724     // base address.
2725     switch (Opcode) {
2726     default:
2727       break;
2728     case TargetInstrInfo::INLINEASM: {
2729       const MachineFunction *MF = MI.getParent()->getParent();
2730       const char *AsmStr = MI.getOperand(0).getSymbolName();
2731       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2732       FinalSize += AI->getInlineAsmLength(AsmStr);
2733       break;
2734     }
2735     case TargetInstrInfo::DBG_LABEL:
2736     case TargetInstrInfo::EH_LABEL:
2737       break;
2738     case TargetInstrInfo::IMPLICIT_DEF:
2739     case TargetInstrInfo::DECLARE:
2740     case X86::DWARF_LOC:
2741     case X86::FP_REG_KILL:
2742       break;
2743     case X86::MOVPC32r: {
2744       // This emits the "call" portion of this pseudo instruction.
2745       ++FinalSize;
2746       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2747       break;
2748     }
2749     }
2750     CurOp = NumOps;
2751     break;
2752   case X86II::RawFrm:
2753     ++FinalSize;
2754
2755     if (CurOp != NumOps) {
2756       const MachineOperand &MO = MI.getOperand(CurOp++);
2757       if (MO.isMachineBasicBlock()) {
2758         FinalSize += sizePCRelativeBlockAddress();
2759       } else if (MO.isGlobalAddress()) {
2760         FinalSize += sizeGlobalAddress(false);
2761       } else if (MO.isExternalSymbol()) {
2762         FinalSize += sizeExternalSymbolAddress(false);
2763       } else if (MO.isImmediate()) {
2764         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2765       } else {
2766         assert(0 && "Unknown RawFrm operand!");
2767       }
2768     }
2769     break;
2770
2771   case X86II::AddRegFrm:
2772     ++FinalSize;
2773     ++CurOp;
2774
2775     if (CurOp != NumOps) {
2776       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2777       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2778       if (MO1.isImmediate())
2779         FinalSize += sizeConstant(Size);
2780       else {
2781         bool dword = false;
2782         if (Opcode == X86::MOV64ri)
2783           dword = true;
2784         if (MO1.isGlobalAddress()) {
2785           FinalSize += sizeGlobalAddress(dword);
2786         } else if (MO1.isExternalSymbol())
2787           FinalSize += sizeExternalSymbolAddress(dword);
2788         else if (MO1.isConstantPoolIndex())
2789           FinalSize += sizeConstPoolAddress(dword);
2790         else if (MO1.isJumpTableIndex())
2791           FinalSize += sizeJumpTableAddress(dword);
2792       }
2793     }
2794     break;
2795
2796   case X86II::MRMDestReg: {
2797     ++FinalSize;
2798     FinalSize += sizeRegModRMByte();
2799     CurOp += 2;
2800     if (CurOp != NumOps) {
2801       ++CurOp;
2802       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2803     }
2804     break;
2805   }
2806   case X86II::MRMDestMem: {
2807     ++FinalSize;
2808     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2809     CurOp += 5;
2810     if (CurOp != NumOps) {
2811       ++CurOp;
2812       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2813     }
2814     break;
2815   }
2816
2817   case X86II::MRMSrcReg:
2818     ++FinalSize;
2819     FinalSize += sizeRegModRMByte();
2820     CurOp += 2;
2821     if (CurOp != NumOps) {
2822       ++CurOp;
2823       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2824     }
2825     break;
2826
2827   case X86II::MRMSrcMem: {
2828
2829     ++FinalSize;
2830     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2831     CurOp += 5;
2832     if (CurOp != NumOps) {
2833       ++CurOp;
2834       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2835     }
2836     break;
2837   }
2838
2839   case X86II::MRM0r: case X86II::MRM1r:
2840   case X86II::MRM2r: case X86II::MRM3r:
2841   case X86II::MRM4r: case X86II::MRM5r:
2842   case X86II::MRM6r: case X86II::MRM7r:
2843     ++FinalSize;
2844     ++CurOp;
2845     FinalSize += sizeRegModRMByte();
2846
2847     if (CurOp != NumOps) {
2848       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2849       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2850       if (MO1.isImmediate())
2851         FinalSize += sizeConstant(Size);
2852       else {
2853         bool dword = false;
2854         if (Opcode == X86::MOV64ri32)
2855           dword = true;
2856         if (MO1.isGlobalAddress()) {
2857           FinalSize += sizeGlobalAddress(dword);
2858         } else if (MO1.isExternalSymbol())
2859           FinalSize += sizeExternalSymbolAddress(dword);
2860         else if (MO1.isConstantPoolIndex())
2861           FinalSize += sizeConstPoolAddress(dword);
2862         else if (MO1.isJumpTableIndex())
2863           FinalSize += sizeJumpTableAddress(dword);
2864       }
2865     }
2866     break;
2867
2868   case X86II::MRM0m: case X86II::MRM1m:
2869   case X86II::MRM2m: case X86II::MRM3m:
2870   case X86II::MRM4m: case X86II::MRM5m:
2871   case X86II::MRM6m: case X86II::MRM7m: {
2872
2873     ++FinalSize;
2874     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2875     CurOp += 4;
2876
2877     if (CurOp != NumOps) {
2878       const MachineOperand &MO = MI.getOperand(CurOp++);
2879       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2880       if (MO.isImmediate())
2881         FinalSize += sizeConstant(Size);
2882       else {
2883         bool dword = false;
2884         if (Opcode == X86::MOV64mi32)
2885           dword = true;
2886         if (MO.isGlobalAddress()) {
2887           FinalSize += sizeGlobalAddress(dword);
2888         } else if (MO.isExternalSymbol())
2889           FinalSize += sizeExternalSymbolAddress(dword);
2890         else if (MO.isConstantPoolIndex())
2891           FinalSize += sizeConstPoolAddress(dword);
2892         else if (MO.isJumpTableIndex())
2893           FinalSize += sizeJumpTableAddress(dword);
2894       }
2895     }
2896     break;
2897   }
2898
2899   case X86II::MRMInitReg:
2900     ++FinalSize;
2901     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2902     FinalSize += sizeRegModRMByte();
2903     ++CurOp;
2904     break;
2905   }
2906
2907   if (!Desc->isVariadic() && CurOp != NumOps) {
2908     cerr << "Cannot determine size: ";
2909     MI.dump();
2910     cerr << '\n';
2911     abort();
2912   }
2913
2914
2915   return FinalSize;
2916 }
2917
2918
2919 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2920   const TargetInstrDesc &Desc = MI->getDesc();
2921   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2922   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
2923   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2924   if (Desc.getOpcode() == X86::MOVPC32r) {
2925     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2926   }
2927   return Size;
2928 }