lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  75                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  76 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  77 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  78 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  79 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  80 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  81 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  82 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  83 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  84 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  85 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  86 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  87 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  88
  89 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  90                                           SDTCisVec<1>,
  91                                           SDTCisSameAs<2, 1>]>;
  92 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  93 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  94
  95 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
  96 // translated into one of the target nodes below during lowering.
  97 // Note: this is a work in progress...
  98 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  99 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 100                                 SDTCisSameAs<0,2>]>;
 101
 102 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 103                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 104 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 105                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 106
 107 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 108
 109 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 110
 111 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 112 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 113 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 114
 115 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 116 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 117
 118 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 119 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 120 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 121
 122 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 123 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 124
 125 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 126 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 127 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 128 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 129
 130 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 131 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 132
 133 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 134 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 135
 136 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 137
 138 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 139
 140 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 141
 142 //===----------------------------------------------------------------------===//
 143 // SSE Complex Patterns
 144 //===----------------------------------------------------------------------===//
 145
 146 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 147 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 148 // forms.
 149 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 150                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 151                                    SDNPWantRoot]>;
 152 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 153                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 154                                    SDNPWantRoot]>;
 155
 156 def ssmem : Operand<v4f32> {
 157   let PrintMethod = "printf32mem";
 158   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 159   let ParserMatchClass = X86MemAsmOperand;
 160   let OperandType = "OPERAND_MEMORY";
 161 }
 162 def sdmem : Operand<v2f64> {
 163   let PrintMethod = "printf64mem";
 164   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 165   let ParserMatchClass = X86MemAsmOperand;
 166   let OperandType = "OPERAND_MEMORY";
 167 }
 168
 169 //===----------------------------------------------------------------------===//
 170 // SSE pattern fragments
 171 //===----------------------------------------------------------------------===//
 172
 173 // 128-bit load pattern fragments
 174 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 175 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 176 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 177 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 178
 179 // 256-bit load pattern fragments
 180 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 181 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 182 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 183 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 184
 185 // Like 'store', but always requires 128-bit vector alignment.
 186 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 187                            (store node:$val, node:$ptr), [{
 188   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 189 }]>;
 190
 191 // Like 'store', but always requires 256-bit vector alignment.
 192 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 193                               (store node:$val, node:$ptr), [{
 194   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 195 }]>;
 196
 197 // Like 'load', but always requires 128-bit vector alignment.
 198 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 199   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 200 }]>;
 201
 202 // Like 'load', but always requires 256-bit vector alignment.
 203 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 204   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 205 }]>;
 206
 207 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 208                                (f32 (alignedload node:$ptr))>;
 209 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 210                                (f64 (alignedload node:$ptr))>;
 211
 212 // 128-bit aligned load pattern fragments
 213 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 214                                (v4f32 (alignedload node:$ptr))>;
 215 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 216                                (v2f64 (alignedload node:$ptr))>;
 217 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 218                                (v4i32 (alignedload node:$ptr))>;
 219 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 220                                (v2i64 (alignedload node:$ptr))>;
 221
 222 // 256-bit aligned load pattern fragments
 223 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 224                                (v8f32 (alignedload256 node:$ptr))>;
 225 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 226                                (v4f64 (alignedload256 node:$ptr))>;
 227 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 228                                (v8i32 (alignedload256 node:$ptr))>;
 229 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 230                                (v4i64 (alignedload256 node:$ptr))>;
 231
 232 // Like 'load', but uses special alignment checks suitable for use in
 233 // memory operands in most SSE instructions, which are required to
 234 // be naturally aligned on some targets but not on others.  If the subtarget
 235 // allows unaligned accesses, match any load, though this may require
 236 // setting a feature bit in the processor (on startup, for example).
 237 // Opteron 10h and later implement such a feature.
 238 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 239   return    Subtarget->hasVectorUAMem()
 240          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 241 }]>;
 242
 243 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 244 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 245
 246 // 128-bit memop pattern fragments
 247 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 248 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 249 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 250 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 251 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 252 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 253
 254 // 256-bit memop pattern fragments
 255 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 256 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 257 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 258 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 259 def memopv16i16 : PatFrag<(ops node:$ptr), (v16i16 (memop node:$ptr))>;
 260 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 261
 262 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 263 // 16-byte boundary.
 264 // FIXME: 8 byte alignment for mmx reads is not required
 265 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 266   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 267 }]>;
 268
 269 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 270
 271 // MOVNT Support
 272 // Like 'store', but requires the non-temporal bit to be set
 273 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 274                            (st node:$val, node:$ptr), [{
 275   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 276     return ST->isNonTemporal();
 277   return false;
 278 }]>;
 279
 280 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 281                                    (st node:$val, node:$ptr), [{
 282   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 283     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 284            ST->getAddressingMode() == ISD::UNINDEXED &&
 285            ST->getAlignment() >= 16;
 286   return false;
 287 }]>;
 288
 289 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 290                                    (st node:$val, node:$ptr), [{
 291   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 292     return ST->isNonTemporal() &&
 293            ST->getAlignment() < 16;
 294   return false;
 295 }]>;
 296
 297 // 128-bit bitconvert pattern fragments
 298 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 299 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 300 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 301 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 302 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 303 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 304
 305 // 256-bit bitconvert pattern fragments
 306 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 307 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 308 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 309 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 310
 311 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 312                            (bitconvert (v2i64 (X86vzmovl
 313                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 314 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 315                            (bitconvert (v4i32 (X86vzmovl
 316                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 317
 318 def vzload_v2i64 : PatFrag<(ops node:$src),
 319                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 320
 321
 322 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 323   return N->isExactlyValue(+0.0);
 324 }]>;
 325
 326 // BYTE_imm - Transform bit immediates into byte immediates.
 327 def BYTE_imm  : SDNodeXForm<imm, [{
 328   // Transformation function: imm >> 3
 329   return getI32Imm(N->getZExtValue() >> 3);
 330 }]>;
 331
 332 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 333 // SHUFP* etc. imm.
 334 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 335   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 336 }]>;
 337
 338 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 339 // PSHUFHW imm.
 340 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 341   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 342 }]>;
 343
 344 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 345 // PSHUFLW imm.
 346 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 347   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 348 }]>;
 349
 350 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 351 // to VEXTRACTF128 imm.
 352 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 353   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 354 }]>;
 355
 356 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 357 // VINSERTF128 imm.
 358 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 359   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 360 }]>;
 361
 362 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 363                        (vector_shuffle node:$lhs, node:$rhs), [{
 364   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 365   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 366 }]>;
 367
 368 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 369                       (vector_shuffle node:$lhs, node:$rhs), [{
 370   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 371 }]>;
 372
 373 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 374                       (vector_shuffle node:$lhs, node:$rhs), [{
 375   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 376 }]>;
 377
 378 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 379                             (vector_shuffle node:$lhs, node:$rhs), [{
 380   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 381 }]>;
 382
 383 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 384                       (vector_shuffle node:$lhs, node:$rhs), [{
 385   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 386 }]>;
 387
 388 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 389                     (vector_shuffle node:$lhs, node:$rhs), [{
 390   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 391 }]>;
 392
 393 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 394                    (vector_shuffle node:$lhs, node:$rhs), [{
 395   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 396 }]>;
 397
 398 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 399                      (vector_shuffle node:$lhs, node:$rhs), [{
 400   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 401 }]>;
 402
 403 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 404                      (vector_shuffle node:$lhs, node:$rhs), [{
 405   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 406 }]>;
 407
 408 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 409                      (vector_shuffle node:$lhs, node:$rhs), [{
 410   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 411 }], SHUFFLE_get_shuf_imm>;
 412
 413 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 414                     (vector_shuffle node:$lhs, node:$rhs), [{
 415   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 416 }], SHUFFLE_get_shuf_imm>;
 417
 418 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 419                       (vector_shuffle node:$lhs, node:$rhs), [{
 420   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 421 }], SHUFFLE_get_pshufhw_imm>;
 422
 423 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 424                       (vector_shuffle node:$lhs, node:$rhs), [{
 425   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 426 }], SHUFFLE_get_pshuflw_imm>;
 427
 428 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 429                                    (extract_subvector node:$bigvec,
 430                                                       node:$index), [{
 431   return X86::isVEXTRACTF128Index(N);
 432 }], EXTRACT_get_vextractf128_imm>;
 433
 434 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 435                                       node:$index),
 436                                  (insert_subvector node:$bigvec, node:$smallvec,
 437                                                    node:$index), [{
 438   return X86::isVINSERTF128Index(N);
 439 }], INSERT_get_vinsertf128_imm>;
 440