lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRM_C1 : Format<33>;
  32 def MRM_C2 : Format<34>;
  33 def MRM_C3 : Format<35>;
  34 def MRM_C4 : Format<36>;
  35 def MRM_C8 : Format<37>;
  36 def MRM_C9 : Format<38>;
  37 def MRM_CA : Format<39>;
  38 def MRM_CB : Format<40>;
  39 def MRM_E8 : Format<41>;
  40 def MRM_F0 : Format<42>;
  41 def RawFrmImm8 : Format<43>;
  42 def RawFrmImm16 : Format<44>;
  43 def MRM_F8 : Format<45>;
  44 def MRM_F9 : Format<46>;
  45 def MRM_D0 : Format<47>;
  46 def MRM_D1 : Format<48>;
  47 def MRM_D4 : Format<49>;
  48 def MRM_D5 : Format<50>;
  49 def MRM_D6 : Format<51>;
  50 def MRM_D8 : Format<52>;
  51 def MRM_D9 : Format<53>;
  52 def MRM_DA : Format<54>;
  53 def MRM_DB : Format<55>;
  54 def MRM_DC : Format<56>;
  55 def MRM_DD : Format<57>;
  56 def MRM_DE : Format<58>;
  57 def MRM_DF : Format<59>;
  58
  59 // ImmType - This specifies the immediate type used by an instruction. This is
  60 // part of the ad-hoc solution used to emit machine instruction encodings by our
  61 // machine code emitter.
  62 class ImmType<bits<3> val> {
  63   bits<3> Value = val;
  64 }
  65 def NoImm      : ImmType<0>;
  66 def Imm8       : ImmType<1>;
  67 def Imm8PCRel  : ImmType<2>;
  68 def Imm16      : ImmType<3>;
  69 def Imm16PCRel : ImmType<4>;
  70 def Imm32      : ImmType<5>;
  71 def Imm32PCRel : ImmType<6>;
  72 def Imm64      : ImmType<7>;
  73
  74 // FPFormat - This specifies what form this FP instruction has.  This is used by
  75 // the Floating-Point stackifier pass.
  76 class FPFormat<bits<3> val> {
  77   bits<3> Value = val;
  78 }
  79 def NotFP      : FPFormat<0>;
  80 def ZeroArgFP  : FPFormat<1>;
  81 def OneArgFP   : FPFormat<2>;
  82 def OneArgFPRW : FPFormat<3>;
  83 def TwoArgFP   : FPFormat<4>;
  84 def CompareFP  : FPFormat<5>;
  85 def CondMovFP  : FPFormat<6>;
  86 def SpecialFP  : FPFormat<7>;
  87
  88 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  89 // Keep in sync with tables in X86InstrInfo.cpp.
  90 class Domain<bits<2> val> {
  91   bits<2> Value = val;
  92 }
  93 def GenericDomain   : Domain<0>;
  94 def SSEPackedSingle : Domain<1>;
  95 def SSEPackedDouble : Domain<2>;
  96 def SSEPackedInt    : Domain<3>;
  97
  98 // Class specifying the vector form of the decompressed
  99 // displacement of 8-bit.
 100 class CD8VForm<bits<3> val> {
 101   bits<3> Value = val;
 102 }
 103 def CD8VF  : CD8VForm<0>;  // v := VL
 104 def CD8VH  : CD8VForm<1>;  // v := VL/2
 105 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 106 def CD8VO  : CD8VForm<3>;  // v := VL/8
 107 def CD8VT1 : CD8VForm<4>;  // v := 1
 108 def CD8VT2 : CD8VForm<5>;  // v := 2
 109 def CD8VT4 : CD8VForm<6>;  // v := 4
 110 def CD8VT8 : CD8VForm<7>;  // v := 8
 111
 112 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 113 // emitter that various prefix bytes are required.
 114 class OpSize { bit hasOpSizePrefix = 1; }
 115 class OpSize16 { bit hasOpSize16Prefix = 1; }
 116 class AdSize { bit hasAdSizePrefix = 1; }
 117 class REX_W  { bit hasREX_WPrefix = 1; }
 118 class LOCK   { bit hasLockPrefix = 1; }
 119 class TB     { bits<5> Prefix = 1; }
 120 class REP    { bits<5> Prefix = 2; }
 121 class D8     { bits<5> Prefix = 3; }
 122 class D9     { bits<5> Prefix = 4; }
 123 class DA     { bits<5> Prefix = 5; }
 124 class DB     { bits<5> Prefix = 6; }
 125 class DC     { bits<5> Prefix = 7; }
 126 class DD     { bits<5> Prefix = 8; }
 127 class DE     { bits<5> Prefix = 9; }
 128 class DF     { bits<5> Prefix = 10; }
 129 class XD     { bits<5> Prefix = 11; }
 130 class XS     { bits<5> Prefix = 12; }
 131 class T8     { bits<5> Prefix = 13; }
 132 class TA     { bits<5> Prefix = 14; }
 133 class A6     { bits<5> Prefix = 15; }
 134 class A7     { bits<5> Prefix = 16; }
 135 class T8XD   { bits<5> Prefix = 17; }
 136 class T8XS   { bits<5> Prefix = 18; }
 137 class TAXD   { bits<5> Prefix = 19; }
 138 class XOP8   { bits<5> Prefix = 20; }
 139 class XOP9   { bits<5> Prefix = 21; }
 140 class XOPA   { bits<5> Prefix = 22; }
 141 class VEX    { bit hasVEXPrefix = 1; }
 142 class VEX_W  { bit hasVEX_WPrefix = 1; }
 143 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 144 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 145 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 146 class VEX_L  { bit hasVEX_L = 1; }
 147 class VEX_LIG { bit ignoresVEX_L = 1; }
 148 class EVEX : VEX { bit hasEVEXPrefix = 1; }
 149 class EVEX_4V : VEX_4V { bit hasEVEXPrefix = 1; }
 150 class EVEX_K { bit hasEVEX_K = 1; }
 151 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 152 class EVEX_B { bit hasEVEX_B = 1; }
 153 class EVEX_RC { bit hasEVEX_RC = 1; }
 154 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 155 class EVEX_CD8<int esize, CD8VForm form> {
 156   bits<2> EVEX_CD8E = !if(!eq(esize, 8),  0b00,
 157                       !if(!eq(esize, 16), 0b01,
 158                       !if(!eq(esize, 32), 0b10,
 159                       !if(!eq(esize, 64), 0b11, ?))));
 160   bits<3> EVEX_CD8V = form.Value;
 161 }
 162 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 163 class MemOp4 { bit hasMemOp4Prefix = 1; }
 164 class XOP { bit hasXOP_Prefix = 1; }
 165 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 166               string AsmStr,
 167               InstrItinClass itin,
 168               Domain d = GenericDomain>
 169   : Instruction {
 170   let Namespace = "X86";
 171
 172   bits<8> Opcode = opcod;
 173   Format Form = f;
 174   bits<6> FormBits = Form.Value;
 175   ImmType ImmT = i;
 176
 177   dag OutOperandList = outs;
 178   dag InOperandList = ins;
 179   string AsmString = AsmStr;
 180
 181   // If this is a pseudo instruction, mark it isCodeGenOnly.
 182   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 183
 184   let Itinerary = itin;
 185
 186   //
 187   // Attributes specific to X86 instructions...
 188   //
 189   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 190                             // isCodeGenonly. Needed to hide an ambiguous
 191                             // AsmString from the parser, but still disassemble.
 192
 193   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 194   bit hasOpSize16Prefix = 0;// Does this inst have a 0x66 prefix in 16-bit mode?
 195   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 196
 197   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 198   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 199   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 200   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 201   Domain ExeDomain = d;
 202   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 203   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 204   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 205   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 206                                // encode the third operand?
 207   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 208                             // to be encoded in a immediate field?
 209   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 210   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 211   bit hasEVEXPrefix = 0;    // Does this inst require EVEX form?
 212   bit hasEVEX_K = 0;        // Does this inst require masking?
 213   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 214   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 215   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 216   bits<2> EVEX_CD8E = 0;    // Compressed disp8 form - element-size.
 217   bits<3> EVEX_CD8V = 0;    // Compressed disp8 form - vector-width.
 218   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 219   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 220   bit hasXOP_Prefix = 0;    // Does this inst require an XOP prefix?
 221   bit hasEVEX_RC = 0;       // Explicitly specified rounding control in FP instruction.
 222
 223   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 224   let TSFlags{5-0}   = FormBits;
 225   let TSFlags{6}     = hasOpSizePrefix;
 226   let TSFlags{7}     = hasOpSize16Prefix;
 227   let TSFlags{8}     = hasAdSizePrefix;
 228   let TSFlags{13-9}  = Prefix;
 229   let TSFlags{14}    = hasREX_WPrefix;
 230   let TSFlags{17-15} = ImmT.Value;
 231   let TSFlags{20-18} = FPForm.Value;
 232   let TSFlags{21}    = hasLockPrefix;
 233   let TSFlags{23-22} = ExeDomain.Value;
 234   let TSFlags{31-24} = Opcode;
 235   let TSFlags{32}    = hasVEXPrefix;
 236   let TSFlags{33}    = hasVEX_WPrefix;
 237   let TSFlags{34}    = hasVEX_4VPrefix;
 238   let TSFlags{35}    = hasVEX_4VOp3Prefix;
 239   let TSFlags{36}    = hasVEX_i8ImmReg;
 240   let TSFlags{37}    = hasVEX_L;
 241   let TSFlags{38}    = ignoresVEX_L;
 242   let TSFlags{39}    = hasEVEXPrefix;
 243   let TSFlags{40}    = hasEVEX_K;
 244   let TSFlags{41}    = hasEVEX_Z;
 245   let TSFlags{42}    = hasEVEX_L2;
 246   let TSFlags{43}    = hasEVEX_B;
 247   let TSFlags{45-44} = EVEX_CD8E;
 248   let TSFlags{48-46} = EVEX_CD8V;
 249   let TSFlags{49}    = has3DNow0F0FOpcode;
 250   let TSFlags{50}    = hasMemOp4Prefix;
 251   let TSFlags{51}    = hasXOP_Prefix;
 252   let TSFlags{52}    = hasEVEX_RC;
 253 }
 254
 255 class PseudoI<dag oops, dag iops, list<dag> pattern>
 256   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 257   let Pattern = pattern;
 258 }
 259
 260 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 261         list<dag> pattern, InstrItinClass itin = NoItinerary,
 262         Domain d = GenericDomain>
 263   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 264   let Pattern = pattern;
 265   let CodeSize = 3;
 266 }
 267 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 268            list<dag> pattern, InstrItinClass itin = NoItinerary,
 269            Domain d = GenericDomain>
 270   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 271   let Pattern = pattern;
 272   let CodeSize = 3;
 273 }
 274 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 275                list<dag> pattern, InstrItinClass itin = NoItinerary>
 276   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 277   let Pattern = pattern;
 278   let CodeSize = 3;
 279 }
 280 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 281            list<dag> pattern, InstrItinClass itin = NoItinerary>
 282   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 283   let Pattern = pattern;
 284   let CodeSize = 3;
 285 }
 286 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 287            list<dag> pattern, InstrItinClass itin = NoItinerary>
 288   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 289   let Pattern = pattern;
 290   let CodeSize = 3;
 291 }
 292
 293 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 294            list<dag> pattern, InstrItinClass itin = NoItinerary>
 295            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 296   let Pattern = pattern;
 297   let CodeSize = 3;
 298 }
 299
 300 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 301            list<dag> pattern, InstrItinClass itin = NoItinerary>
 302   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 303   let Pattern = pattern;
 304   let CodeSize = 3;
 305 }
 306
 307 // FPStack Instruction Templates:
 308 // FPI - Floating Point Instruction template.
 309 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 310           InstrItinClass itin = NoItinerary>
 311   : I<o, F, outs, ins, asm, [], itin> {}
 312
 313 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 314 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 315            InstrItinClass itin = NoItinerary>
 316   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 317   let FPForm = fp;
 318   let Pattern = pattern;
 319 }
 320
 321 // Templates for instructions that use a 16- or 32-bit segmented address as
 322 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 323 //
 324 //   Iseg16 - 16-bit segment selector, 16-bit offset
 325 //   Iseg32 - 16-bit segment selector, 32-bit offset
 326
 327 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 328               list<dag> pattern, InstrItinClass itin = NoItinerary>
 329       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 330   let Pattern = pattern;
 331   let CodeSize = 3;
 332 }
 333
 334 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 335               list<dag> pattern, InstrItinClass itin = NoItinerary>
 336       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 337   let Pattern = pattern;
 338   let CodeSize = 3;
 339 }
 340
 341 def __xs : XS;
 342 def __xd : XD;
 343
 344 // SI - SSE 1 & 2 scalar instructions
 345 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 346          list<dag> pattern, InstrItinClass itin = NoItinerary>
 347       : I<o, F, outs, ins, asm, pattern, itin> {
 348   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 349                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 350                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1],
 351                    !if(!eq(Prefix, __xd.Prefix), [UseSSE2],
 352                    !if(hasOpSizePrefix, [UseSSE2], [UseSSE1])))));
 353
 354   // AVX instructions have a 'v' prefix in the mnemonic
 355   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 356 }
 357
 358 // SIi8 - SSE 1 & 2 scalar instructions
 359 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 360            list<dag> pattern, InstrItinClass itin = NoItinerary>
 361       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 362   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 363                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 364                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1], [UseSSE2])));
 365
 366   // AVX instructions have a 'v' prefix in the mnemonic
 367   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 368 }
 369
 370 // PI - SSE 1 & 2 packed instructions
 371 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 372          InstrItinClass itin, Domain d>
 373       : I<o, F, outs, ins, asm, pattern, itin, d> {
 374   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 375                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 376                    !if(hasOpSizePrefix /* OpSize */, [UseSSE2], [UseSSE1])));
 377
 378   // AVX instructions have a 'v' prefix in the mnemonic
 379   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 380 }
 381
 382 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 383 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 384             InstrItinClass itin, Domain d>
 385       : I<o, F, outs, ins, asm, pattern, itin, d> {
 386   let Predicates = !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]);
 387 }
 388
 389 // PIi8 - SSE 1 & 2 packed instructions with immediate
 390 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 391            list<dag> pattern, InstrItinClass itin, Domain d>
 392       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 393   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 394                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 395                    !if(hasOpSizePrefix /* OpSize */, [UseSSE2], [UseSSE1])));
 396
 397   // AVX instructions have a 'v' prefix in the mnemonic
 398   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 399 }
 400
 401 // SSE1 Instruction Templates:
 402 //
 403 //   SSI   - SSE1 instructions with XS prefix.
 404 //   PSI   - SSE1 instructions with TB prefix.
 405 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 406 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 407 //   VPSI  - SSE1 instructions with TB prefix in AVX form, packed single.
 408
 409 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 410           list<dag> pattern, InstrItinClass itin = NoItinerary>
 411       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 412 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 413             list<dag> pattern, InstrItinClass itin = NoItinerary>
 414       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 415 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 416           list<dag> pattern, InstrItinClass itin = NoItinerary>
 417       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 418         Requires<[UseSSE1]>;
 419 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 420             list<dag> pattern, InstrItinClass itin = NoItinerary>
 421       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 422         Requires<[UseSSE1]>;
 423 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 424            list<dag> pattern, InstrItinClass itin = NoItinerary>
 425       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 426         Requires<[HasAVX]>;
 427 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 428            list<dag> pattern, InstrItinClass itin = NoItinerary>
 429       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, TB,
 430         Requires<[HasAVX]>;
 431
 432 // SSE2 Instruction Templates:
 433 //
 434 //   SDI    - SSE2 instructions with XD prefix.
 435 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 436 //   S2SI   - SSE2 instructions with XS prefix.
 437 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 438 //   PDI    - SSE2 instructions with TB and OpSize prefixes, packed double domain.
 439 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 440 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 441 //   VPDI   - SSE2 vector instructions with TB and OpSize prefixes in AVX form,
 442 //                 packed double domain.
 443 //   VS2I   - SSE2 scalar instructions with TB and OpSize prefixes in AVX form.
 444 //   S2I    - SSE2 scalar instructions with TB and OpSize prefixes.
 445 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 446 //               MMX operands.
 447 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 448 //               MMX operands.
 449
 450 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 451           list<dag> pattern, InstrItinClass itin = NoItinerary>
 452       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 453 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 454             list<dag> pattern, InstrItinClass itin = NoItinerary>
 455       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 456 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 457            list<dag> pattern, InstrItinClass itin = NoItinerary>
 458       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 459 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 460              list<dag> pattern, InstrItinClass itin = NoItinerary>
 461       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 462 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 463           list<dag> pattern, InstrItinClass itin = NoItinerary>
 464       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 465         Requires<[UseSSE2]>;
 466 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 467             list<dag> pattern, InstrItinClass itin = NoItinerary>
 468       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 469         Requires<[UseSSE2]>;
 470 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 471            list<dag> pattern, InstrItinClass itin = NoItinerary>
 472       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 473         Requires<[UseAVX]>;
 474 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 475             list<dag> pattern, InstrItinClass itin = NoItinerary>
 476       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 477         Requires<[HasAVX]>;
 478 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 479            list<dag> pattern, InstrItinClass itin = NoItinerary>
 480       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>, TB,
 481         OpSize, Requires<[HasAVX]>;
 482 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 483            list<dag> pattern, InstrItinClass itin = NoItinerary>
 484       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, TB,
 485         OpSize, Requires<[UseAVX]>;
 486 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 487            list<dag> pattern, InstrItinClass itin = NoItinerary>
 488       : I<o, F, outs, ins, asm, pattern, itin>, TB,
 489         OpSize, Requires<[UseSSE2]>;
 490 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 491                list<dag> pattern, InstrItinClass itin = NoItinerary>
 492       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 493 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 494                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 495       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 496
 497 // SSE3 Instruction Templates:
 498 //
 499 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 500 //   S3SI  - SSE3 instructions with XS prefix.
 501 //   S3DI  - SSE3 instructions with XD prefix.
 502
 503 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 504            list<dag> pattern, InstrItinClass itin = NoItinerary>
 505       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 506         Requires<[UseSSE3]>;
 507 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 508            list<dag> pattern, InstrItinClass itin = NoItinerary>
 509       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 510         Requires<[UseSSE3]>;
 511 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 512           list<dag> pattern, InstrItinClass itin = NoItinerary>
 513       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 514         Requires<[UseSSE3]>;
 515
 516
 517 // SSSE3 Instruction Templates:
 518 //
 519 //   SS38I - SSSE3 instructions with T8 prefix.
 520 //   SS3AI - SSSE3 instructions with TA prefix.
 521 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 522 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 523 //
 524 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 525 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 526 // classes. They need to be enabled even if AVX is enabled.
 527
 528 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 529             list<dag> pattern, InstrItinClass itin = NoItinerary>
 530       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 531         Requires<[UseSSSE3]>;
 532 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 533             list<dag> pattern, InstrItinClass itin = NoItinerary>
 534       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 535         Requires<[UseSSSE3]>;
 536 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 537                list<dag> pattern, InstrItinClass itin = NoItinerary>
 538       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 539         Requires<[HasSSSE3]>;
 540 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 541                list<dag> pattern, InstrItinClass itin = NoItinerary>
 542       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 543         Requires<[HasSSSE3]>;
 544
 545 // SSE4.1 Instruction Templates:
 546 //
 547 //   SS48I - SSE 4.1 instructions with T8 prefix.
 548 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 549 //
 550 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 551             list<dag> pattern, InstrItinClass itin = NoItinerary>
 552       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 553         Requires<[UseSSE41]>;
 554 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 555             list<dag> pattern, InstrItinClass itin = NoItinerary>
 556       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 557         Requires<[UseSSE41]>;
 558
 559 // SSE4.2 Instruction Templates:
 560 //
 561 //   SS428I - SSE 4.2 instructions with T8 prefix.
 562 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 563              list<dag> pattern, InstrItinClass itin = NoItinerary>
 564       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 565         Requires<[UseSSE42]>;
 566
 567 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 568 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 569 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 570              list<dag> pattern, InstrItinClass itin = NoItinerary>
 571       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 572
 573 //   SS42AI = SSE 4.2 instructions with TA prefix
 574 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 575              list<dag> pattern, InstrItinClass itin = NoItinerary>
 576       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 577         Requires<[UseSSE42]>;
 578
 579 // AVX Instruction Templates:
 580 //   Instructions introduced in AVX (no SSE equivalent forms)
 581 //
 582 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 583 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 584 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 585             list<dag> pattern, InstrItinClass itin = NoItinerary>
 586       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 587         Requires<[HasAVX]>;
 588 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 589               list<dag> pattern, InstrItinClass itin = NoItinerary>
 590       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 591         Requires<[HasAVX]>;
 592
 593 // AVX2 Instruction Templates:
 594 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 595 //
 596 //   AVX28I - AVX2 instructions with T8 and OpSize prefix.
 597 //   AVX2AIi8 - AVX2 instructions with TA, OpSize prefix and ImmT = Imm8.
 598 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 599             list<dag> pattern, InstrItinClass itin = NoItinerary>
 600       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 601         Requires<[HasAVX2]>;
 602 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 603               list<dag> pattern, InstrItinClass itin = NoItinerary>
 604       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 605         Requires<[HasAVX2]>;
 606
 607
 608 // AVX-512 Instruction Templates:
 609 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 610 //
 611 //   AVX5128I - AVX-512 instructions with T8 and OpSize prefix.
 612 //   AVX512AIi8 - AVX-512 instructions with TA, OpSize prefix and ImmT = Imm8.
 613 //   AVX512PDI  - AVX-512 instructions with TB, OpSize, double packed.
 614 //   AVX512PSI  - AVX-512 instructions with TB, single packed.
 615 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 616 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 617 //   AVX512BI   - AVX-512 instructions with TB, OpSize, int packed domain.
 618 //   AVX512SI   - AVX-512 scalar instructions with TB and OpSize prefixes.
 619
 620 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 621             list<dag> pattern, InstrItinClass itin = NoItinerary>
 622       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 623         Requires<[HasAVX512]>;
 624 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 625             list<dag> pattern, InstrItinClass itin = NoItinerary>
 626       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 627         Requires<[HasAVX512]>;
 628 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 629             list<dag> pattern, InstrItinClass itin = NoItinerary>
 630       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 631         Requires<[HasAVX512]>;
 632 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 633             list<dag> pattern, InstrItinClass itin = NoItinerary>
 634       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 635         Requires<[HasAVX512]>;
 636 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 637             list<dag> pattern, InstrItinClass itin = NoItinerary>
 638       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 639         Requires<[HasAVX512]>;
 640 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 641               list<dag> pattern, InstrItinClass itin = NoItinerary>
 642       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 643         Requires<[HasAVX512]>;
 644 class AVX512SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 645             list<dag> pattern, InstrItinClass itin = NoItinerary>
 646       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 647         Requires<[HasAVX512]>;
 648 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 649               list<dag> pattern, InstrItinClass itin = NoItinerary>
 650       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 651         Requires<[HasAVX512]>;
 652 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 653               list<dag> pattern, InstrItinClass itin = NoItinerary>
 654       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB,
 655       Requires<[HasAVX512]>;
 656 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 657            list<dag> pattern, InstrItinClass itin = NoItinerary>
 658       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB,
 659         OpSize, Requires<[HasAVX512]>;
 660 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 661            list<dag> pattern, InstrItinClass itin = NoItinerary>
 662       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 663         Requires<[HasAVX512]>;
 664 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 665               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 666       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 667 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 668               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 669       : I<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 670 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 671            list<dag>pattern, InstrItinClass itin = NoItinerary>
 672       : I<o, F, outs, ins, asm, pattern, itin>, T8,
 673         OpSize, EVEX_4V, Requires<[HasAVX512]>;
 674
 675 // AES Instruction Templates:
 676 //
 677 // AES8I
 678 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 679 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 680             list<dag>pattern, InstrItinClass itin = IIC_AES>
 681       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 682         Requires<[HasAES]>;
 683
 684 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 685             list<dag> pattern, InstrItinClass itin = NoItinerary>
 686       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 687         Requires<[HasAES]>;
 688
 689 // PCLMUL Instruction Templates
 690 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 691                list<dag>pattern, InstrItinClass itin = NoItinerary>
 692       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 693         OpSize, Requires<[HasPCLMUL]>;
 694
 695 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 696                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 697       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 698         OpSize, VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 699
 700 // FMA3 Instruction Templates
 701 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 702            list<dag>pattern, InstrItinClass itin = NoItinerary>
 703       : I<o, F, outs, ins, asm, pattern, itin>, T8,
 704         OpSize, VEX_4V, FMASC, Requires<[HasFMA]>;
 705
 706 // FMA4 Instruction Templates
 707 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 708            list<dag>pattern, InstrItinClass itin = NoItinerary>
 709       : Ii8<o, F, outs, ins, asm, pattern, itin>, TA,
 710         OpSize, VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 711
 712 // XOP 2, 3 and 4 Operand Instruction Template
 713 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 714            list<dag> pattern, InstrItinClass itin = NoItinerary>
 715       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 716          XOP, XOP9, Requires<[HasXOP]>;
 717
 718 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 719 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 720            list<dag> pattern, InstrItinClass itin = NoItinerary>
 721       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 722          XOP, XOP8, Requires<[HasXOP]>;
 723
 724 //  XOP 5 operand instruction (VEX encoding!)
 725 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 726            list<dag>pattern, InstrItinClass itin = NoItinerary>
 727       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 728         OpSize, VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 729
 730 // X86-64 Instruction templates...
 731 //
 732
 733 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 734          list<dag> pattern, InstrItinClass itin = NoItinerary>
 735       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 736 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 737             list<dag> pattern, InstrItinClass itin = NoItinerary>
 738       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 739 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 740              list<dag> pattern, InstrItinClass itin = NoItinerary>
 741       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 742
 743 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 744             list<dag> pattern, InstrItinClass itin = NoItinerary>
 745   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 746   let Pattern = pattern;
 747   let CodeSize = 3;
 748 }
 749
 750 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 751             list<dag> pattern, InstrItinClass itin = NoItinerary>
 752   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 753   let Pattern = pattern;
 754   let CodeSize = 3;
 755 }
 756
 757 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 758            list<dag> pattern, InstrItinClass itin = NoItinerary>
 759       : SSI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 760 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 761            list<dag> pattern, InstrItinClass itin = NoItinerary>
 762       : SDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 763 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 764            list<dag> pattern, InstrItinClass itin = NoItinerary>
 765       : PDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 766 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 767            list<dag> pattern, InstrItinClass itin = NoItinerary>
 768       : VPDI<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 769 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 770            list<dag> pattern, InstrItinClass itin = NoItinerary>
 771       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 772 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 773            list<dag> pattern, InstrItinClass itin = NoItinerary>
 774       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 775
 776 // MMX Instruction templates
 777 //
 778
 779 // MMXI   - MMX instructions with TB prefix.
 780 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 781 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 782 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 783 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 784 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 785 // MMXID  - MMX instructions with XD prefix.
 786 // MMXIS  - MMX instructions with XS prefix.
 787 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 788            list<dag> pattern, InstrItinClass itin = NoItinerary>
 789       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 790 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 791              list<dag> pattern, InstrItinClass itin = NoItinerary>
 792       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,Not64BitMode]>;
 793 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 794              list<dag> pattern, InstrItinClass itin = NoItinerary>
 795       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,In64BitMode]>;
 796 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 797             list<dag> pattern, InstrItinClass itin = NoItinerary>
 798       : I<o, F, outs, ins, asm, pattern, itin>, TB, REX_W, Requires<[HasMMX]>;
 799 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 800             list<dag> pattern, InstrItinClass itin = NoItinerary>
 801       : I<o, F, outs, ins, asm, pattern, itin>, TB, OpSize, Requires<[HasMMX]>;
 802 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 803              list<dag> pattern, InstrItinClass itin = NoItinerary>
 804       : Ii8<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 805 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 806             list<dag> pattern, InstrItinClass itin = NoItinerary>
 807       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 808 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 809             list<dag> pattern, InstrItinClass itin = NoItinerary>
 810       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;