lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 278                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 279                                      string AttSrcAsm, string IntelSrcAsm,
 280                                      dag RHS> :
 281    AVX512_maskable_common<O, F, _, Outs,
 282                           !con((ins _.RC:$src1), NonTiedIns),
 283                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 284                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 285                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 286                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 287
 288 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 289                                   dag Outs, dag Ins,
 290                                   string OpcodeStr,
 291                                   string AttSrcAsm, string IntelSrcAsm,
 292                                   list<dag> Pattern> :
 293    AVX512_maskable_custom<O, F, Outs, Ins,
 294                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 295                           !con((ins _.KRCWM:$mask), Ins),
 296                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 297                           "$src0 = $dst">;
 298
 299
 300 // Instruction with mask that puts result in mask register,
 301 // like "compare" and "vptest"
 302 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 303                                   dag Outs,
 304                                   dag Ins, dag MaskingIns,
 305                                   string OpcodeStr,
 306                                   string AttSrcAsm, string IntelSrcAsm,
 307                                   list<dag> Pattern,
 308                                   list<dag> MaskingPattern,
 309                                   string Round = "",
 310                                   InstrItinClass itin = NoItinerary> {
 311     def NAME: AVX512<O, F, Outs, Ins,
 312                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 313                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 314                        Pattern, itin>;
 315
 316     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 317                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 318                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 319                        MaskingPattern, itin>, EVEX_K;
 320 }
 321
 322 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 323                                   dag Outs,
 324                                   dag Ins, dag MaskingIns,
 325                                   string OpcodeStr,
 326                                   string AttSrcAsm, string IntelSrcAsm,
 327                                   dag RHS, dag MaskingRHS,
 328                                   string Round = "",
 329                                   InstrItinClass itin = NoItinerary> :
 330   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 331                          AttSrcAsm, IntelSrcAsm,
 332                          [(set _.KRC:$dst, RHS)],
 333                          [(set _.KRC:$dst, MaskingRHS)],
 334                          Round, NoItinerary>;
 335
 336 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 337                            dag Outs, dag Ins, string OpcodeStr,
 338                            string AttSrcAsm, string IntelSrcAsm,
 339                            dag RHS, string Round = "",
 340                            InstrItinClass itin = NoItinerary> :
 341    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 342                           !con((ins _.KRCWM:$mask), Ins),
 343                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 344                           (and _.KRCWM:$mask, RHS),
 345                           Round, itin>;
 346
 347 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 348                            dag Outs, dag Ins, string OpcodeStr,
 349                            string AttSrcAsm, string IntelSrcAsm> :
 350    AVX512_maskable_custom_cmp<O, F, Outs,
 351                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 352                              AttSrcAsm, IntelSrcAsm,
 353                              [],[],"", NoItinerary>;
 354
 355 // Bitcasts between 512-bit vector types. Return the original type since
 356 // no instruction is needed for the conversion
 357 let Predicates = [HasAVX512] in {
 358   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 359   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 360   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 363   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 364   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 368   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 369   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 374   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 379   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 384   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 385   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 389
 390   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 420
 421 // Bitcasts between 256-bit vector types. Return the original type since
 422 // no instruction is needed for the conversion
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453 }
 454
 455 //
 456 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 457 //
 458
 459 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 460     isPseudo = 1, Predicates = [HasAVX512] in {
 461 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 462                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 463 }
 464
 465 let Predicates = [HasAVX512] in {
 466 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 467 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 468 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 469 }
 470
 471 //===----------------------------------------------------------------------===//
 472 // AVX-512 - VECTOR INSERT
 473 //
 474
 475 multiclass vinsert_for_size_no_alt<int Opcode,
 476                                    X86VectorVTInfo From, X86VectorVTInfo To,
 477                                    PatFrag vinsert_insert,
 478                                    SDNodeXForm INSERT_get_vinsert_imm> {
 479   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 480     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 481                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 482                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 483                                                 "\t{$src3, $src2, $src1, $dst|"
 484                                                    "$dst, $src1, $src2, $src3}",
 485                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 486                                                        (From.VT From.RC:$src2),
 487                                                        (iPTR imm)))]>,
 488              EVEX_4V, EVEX_V512;
 489
 490     let mayLoad = 1 in
 491     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 492                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 493                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 494                                                 "\t{$src3, $src2, $src1, $dst|"
 495                                                    "$dst, $src1, $src2, $src3}",
 496                []>,
 497              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 498   }
 499 }
 500
 501 multiclass vinsert_for_size<int Opcode,
 502                             X86VectorVTInfo From, X86VectorVTInfo To,
 503                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 504                             PatFrag vinsert_insert,
 505                             SDNodeXForm INSERT_get_vinsert_imm> :
 506   vinsert_for_size_no_alt<Opcode, From, To,
 507                           vinsert_insert, INSERT_get_vinsert_imm> {
 508   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 509   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 510   // natively via AVX512DQ.
 511   let Predicates = [NoDQI] in
 512     def : Pat<(vinsert_insert:$ins
 513                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 514               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 515                             VR512:$src1, From.RC:$src2,
 516                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 517 }
 518
 519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 520                             ValueType EltVT64, int Opcode256> {
 521   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 522                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 523                                  X86VectorVTInfo<16, EltVT32, VR512>,
 524                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 525                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 526                                  vinsert128_insert,
 527                                  INSERT_get_vinsert128_imm>;
 528   let Predicates = [HasDQI] in
 529     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 530                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 531                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 532                                  vinsert128_insert,
 533                                  INSERT_get_vinsert128_imm>, VEX_W;
 534   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 535                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 536                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 537                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 538                                  X86VectorVTInfo<16, EltVT32, VR512>,
 539                                  vinsert256_insert,
 540                                  INSERT_get_vinsert256_imm>, VEX_W;
 541   let Predicates = [HasDQI] in
 542     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 543                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 544                                  X86VectorVTInfo<16, EltVT32, VR512>,
 545                                  vinsert256_insert,
 546                                  INSERT_get_vinsert256_imm>;
 547 }
 548
 549 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 550 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 551
 552 // vinsertps - insert f32 to XMM
 553 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 554       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 555       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 556       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 557       EVEX_4V;
 558 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 559       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 560       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 561       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 562                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 563                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 564
 565 //===----------------------------------------------------------------------===//
 566 // AVX-512 VECTOR EXTRACT
 567 //---
 568
 569 multiclass vextract_for_size<int Opcode,
 570                              X86VectorVTInfo From, X86VectorVTInfo To,
 571                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 572                              PatFrag vextract_extract,
 573                              SDNodeXForm EXTRACT_get_vextract_imm> {
 574   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 575     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 576                 (ins VR512:$src1, u8imm:$idx),
 577                 "vextract" # To.EltTypeName # "x4",
 578                 "$idx, $src1", "$src1, $idx",
 579                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 580                                                          (iPTR imm)))]>,
 581               AVX512AIi8Base, EVEX, EVEX_V512;
 582     let mayStore = 1 in
 583     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 584             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 585             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 586                                                "$dst, $src1, $src2}",
 587             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 588   }
 589
 590   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 591   // vextracti32x4
 592   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 593             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 594                           VR512:$src1,
 595                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 596
 597   // A 128/256-bit subvector extract from the first 512-bit vector position is
 598   // a subregister copy that needs no instruction.
 599   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 600             (To.VT
 601                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 602
 603   // And for the alternative types.
 604   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 605             (AltTo.VT
 606                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 607
 608   // Intrinsic call with masking.
 609   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 610                               "x4_512")
 611                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 612             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 613                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 614                 VR512:$src1, imm:$idx)>;
 615
 616   // Intrinsic call with zero-masking.
 617   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 618                               "x4_512")
 619                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 620             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 621                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 622                 VR512:$src1, imm:$idx)>;
 623
 624   // Intrinsic call without masking.
 625   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 626                               "x4_512")
 627                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 628             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 629                 VR512:$src1, imm:$idx)>;
 630 }
 631
 632 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 633                              ValueType EltVT64, int Opcode64> {
 634   defm NAME # "32x4" : vextract_for_size<Opcode32,
 635                                  X86VectorVTInfo<16, EltVT32, VR512>,
 636                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 637                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 638                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 639                                  vextract128_extract,
 640                                  EXTRACT_get_vextract128_imm>;
 641   defm NAME # "64x4" : vextract_for_size<Opcode64,
 642                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 643                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 644                                  X86VectorVTInfo<16, EltVT32, VR512>,
 645                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 646                                  vextract256_extract,
 647                                  EXTRACT_get_vextract256_imm>, VEX_W;
 648 }
 649
 650 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 651 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 652
 653 // A 128-bit subvector insert to the first 512-bit vector position
 654 // is a subregister copy that needs no instruction.
 655 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 656           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 657           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 658           sub_ymm)>;
 659 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 660           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 661           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 662           sub_ymm)>;
 663 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 664           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 665           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 666           sub_ymm)>;
 667 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 668           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 669           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 670           sub_ymm)>;
 671
 672 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 673           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 674 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 675           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 676 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 677           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 678 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 679           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 680
 681 // vextractps - extract 32 bits from XMM
 682 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 683       (ins VR128X:$src1, u8imm:$src2),
 684       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 685       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 686       EVEX;
 687
 688 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 689       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 690       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 691       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 692                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 693
 694 //===---------------------------------------------------------------------===//
 695 // AVX-512 BROADCAST
 696 //---
 697 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 698                               ValueType svt, X86VectorVTInfo _> {
 699   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 700                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 701                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 702                    T8PD, EVEX;
 703
 704   let mayLoad = 1 in {
 705     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 706                      (ins _.ScalarMemOp:$src),
 707                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 708                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 709                      T8PD, EVEX;
 710   }
 711 }
 712
 713 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 714                                   AVX512VLVectorVTInfo _> {
 715   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 716                              EVEX_V512;
 717
 718   let Predicates = [HasVLX] in {
 719     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 720                                   EVEX_V256;
 721   }
 722 }
 723
 724 let ExeDomain = SSEPackedSingle in {
 725   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 726                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 727    let Predicates = [HasVLX] in {
 728      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 729                                      v4f32, v4f32x_info>, EVEX_V128,
 730                                      EVEX_CD8<32, CD8VT1>;
 731    }
 732 }
 733
 734 let ExeDomain = SSEPackedDouble in {
 735   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 736                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 737 }
 738
 739 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 740 // Later, we can canonize broadcast instructions before ISel phase and
 741 // eliminate additional patterns on ISel.
 742 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 743 // representations of source
 744 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 745                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 746                                 RegisterClass SrcRC_s> {
 747   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 748             (!cast<Instruction>(InstName##"r")
 749               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 750
 751   let AddedComplexity = 30 in {
 752     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 753                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 754               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 755                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 756
 757     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 758                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 759               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 760                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 761   }
 762 }
 763
 764 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 765                             VR128X, FR32X>;
 766 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 767                             VR128X, FR64X>;
 768
 769 let Predicates = [HasVLX] in {
 770   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 771                               v8f32x_info, VR128X, FR32X>;
 772   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 773                               v4f32x_info, VR128X, FR32X>;
 774   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 775                               v4f64x_info, VR128X, FR64X>;
 776 }
 777
 778 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 779           (VBROADCASTSSZm addr:$src)>;
 780 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 781           (VBROADCASTSDZm addr:$src)>;
 782
 783 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 784           (VBROADCASTSSZm addr:$src)>;
 785 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 786           (VBROADCASTSDZm addr:$src)>;
 787
 788 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 789                                     RegisterClass SrcRC> {
 790   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 791                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 792                            "$src", "$src", []>, T8PD, EVEX;
 793 }
 794
 795 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 796                                        RegisterClass SrcRC, Predicate prd> {
 797   let Predicates = [prd] in
 798     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 799   let Predicates = [prd, HasVLX] in {
 800     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 801     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 802   }
 803 }
 804
 805 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 806                                                  HasBWI>;
 807 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 808                                                  HasBWI>;
 809 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 810                                                  HasAVX512>;
 811 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 812                                                  HasAVX512>, VEX_W;
 813
 814 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 815            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 816
 817 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 818            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 819
 820 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 821         (VPBROADCASTDrZr GR32:$src)>;
 822 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 823         (VPBROADCASTQrZr GR64:$src)>;
 824
 825 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 826         (VPBROADCASTDrZr GR32:$src)>;
 827 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 828         (VPBROADCASTQrZr GR64:$src)>;
 829
 830 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 831                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 832           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 833 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 834                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 835           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 836
 837 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 838                           X86MemOperand x86memop, PatFrag ld_frag,
 839                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 840                           RegisterClass KRC> {
 841   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 842                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 843                   [(set DstRC:$dst,
 844                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 845   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 846                                                          VR128X:$src),
 847                     !strconcat(OpcodeStr,
 848                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 849                     []>, EVEX, EVEX_K;
 850   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          VR128X:$src),
 852                     !strconcat(OpcodeStr,
 853                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 854                     []>, EVEX, EVEX_KZ;
 855   let mayLoad = 1 in {
 856   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 857                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 858                   [(set DstRC:$dst,
 859                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 860   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 861                                                          x86memop:$src),
 862                   !strconcat(OpcodeStr,
 863                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 864                   []>, EVEX, EVEX_K;
 865   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 866                                                          x86memop:$src),
 867                   !strconcat(OpcodeStr,
 868                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 869                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 870                              (X86VBroadcast (ld_frag addr:$src)),
 871                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 872   }
 873 }
 874
 875 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 876                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 877                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 878 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 879                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 880                       EVEX_CD8<64, CD8VT1>;
 881
 882 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 883                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 884   let mayLoad = 1 in {
 885   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 886                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 887                   [(set _Dst.RC:$dst,
 888                     (_Dst.VT (X86SubVBroadcast
 889                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 890   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 891                                                          _Src.MemOp:$src),
 892                   !strconcat(OpcodeStr,
 893                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 894                   []>, EVEX, EVEX_K;
 895   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 896                                                          _Src.MemOp:$src),
 897                   !strconcat(OpcodeStr,
 898                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 899                   []>, EVEX, EVEX_KZ;
 900   }
 901 }
 902
 903 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 904                        v16i32_info, v4i32x_info>,
 905                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 906 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 907                        v16f32_info, v4f32x_info>,
 908                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 909 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 910                        v8i64_info, v4i64x_info>, VEX_W,
 911                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 912 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 913                        v8f64_info, v4f64x_info>, VEX_W,
 914                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 915
 916 let Predicates = [HasVLX] in {
 917 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 918                            v8i32x_info, v4i32x_info>,
 919                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 920 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 921                            v8f32x_info, v4f32x_info>,
 922                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 923 }
 924 let Predicates = [HasVLX, HasDQI] in {
 925 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 926                            v4i64x_info, v2i64x_info>, VEX_W,
 927                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 928 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 929                            v4f64x_info, v2f64x_info>, VEX_W,
 930                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 931 }
 932 let Predicates = [HasDQI] in {
 933 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 934                        v8i64_info, v2i64x_info>, VEX_W,
 935                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 936 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 937                        v16i32_info, v8i32x_info>,
 938                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 939 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 940                        v8f64_info, v2f64x_info>, VEX_W,
 941                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 942 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 943                        v16f32_info, v8f32x_info>,
 944                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 945 }
 946
 947 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 948           (VPBROADCASTDZrr VR128X:$src)>;
 949 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 950           (VPBROADCASTQZrr VR128X:$src)>;
 951
 952 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 953           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 954 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
 955           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
 956
 957 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 958           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 959 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
 960           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
 961
 962 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 963           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 964 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
 965           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
 966
 967 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 968           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 969 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
 970           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
 971
 972 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 973           (VBROADCASTSSZr VR128X:$src)>;
 974 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 975           (VBROADCASTSDZr VR128X:$src)>;
 976
 977 // Provide fallback in case the load node that is used in the patterns above
 978 // is used by additional users, which prevents the pattern selection.
 979 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 980           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 981 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 982           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 983
 984
 985 //===----------------------------------------------------------------------===//
 986 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 987 //---
 988
 989 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 990                        RegisterClass KRC> {
 991 let Predicates = [HasCDI] in
 992 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 993                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 994                   []>, EVEX, EVEX_V512;
 995
 996 let Predicates = [HasCDI, HasVLX] in {
 997 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 998                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 999                   []>, EVEX, EVEX_V128;
1000 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1001                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1002                   []>, EVEX, EVEX_V256;
1003 }
1004 }
1005
1006 let Predicates = [HasCDI] in {
1007 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1008                                              VK16>;
1009 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1010                                              VK8>, VEX_W;
1011 }
1012
1013 //===----------------------------------------------------------------------===//
1014 // AVX-512 - VPERM
1015 //
1016 // -- immediate form --
1017 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1018                            X86VectorVTInfo _> {
1019   let ExeDomain = _.ExeDomain in {
1020   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1021                      (ins _.RC:$src1, u8imm:$src2),
1022                      !strconcat(OpcodeStr,
1023                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1024                      [(set _.RC:$dst,
1025                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1026                      EVEX;
1027   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1028                      (ins _.MemOp:$src1, u8imm:$src2),
1029                      !strconcat(OpcodeStr,
1030                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1031                      [(set _.RC:$dst,
1032                        (_.VT (OpNode (_.LdFrag addr:$src1),
1033                               (i8 imm:$src2))))]>,
1034            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1035 }
1036 }
1037
1038 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1039                          X86VectorVTInfo Ctrl> :
1040      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1041   let ExeDomain = _.ExeDomain in {
1042     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1043                      (ins _.RC:$src1, _.RC:$src2),
1044                      !strconcat("vpermil" # _.Suffix,
1045                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1046                      [(set _.RC:$dst,
1047                          (_.VT (X86VPermilpv _.RC:$src1,
1048                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1049              EVEX_4V;
1050     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1051                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1052                      !strconcat("vpermil" # _.Suffix,
1053                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1054                      [(set _.RC:$dst,
1055                          (_.VT (X86VPermilpv _.RC:$src1,
1056                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1057              EVEX_4V;
1058   }
1059 }
1060 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1061                   EVEX_V512;
1062 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1063                   EVEX_V512, VEX_W;
1064
1065 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1066           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1067 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1068           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1069
1070 // -- VPERM2I - 3 source operands form --
1071 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1072                             SDNode OpNode, X86VectorVTInfo _> {
1073 let Constraints = "$src1 = $dst" in {
1074   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1075           (ins _.RC:$src2, _.RC:$src3),
1076           OpcodeStr, "$src3, $src2", "$src2, $src3",
1077           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1078          AVX5128IBase;
1079
1080   let mayLoad = 1 in
1081   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1082             (ins _.RC:$src2, _.MemOp:$src3),
1083             OpcodeStr, "$src3, $src2", "$src2, $src3",
1084             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1085                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1086             EVEX_4V, AVX5128IBase;
1087   }
1088 }
1089 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1090                                SDNode OpNode, X86VectorVTInfo _> {
1091   let mayLoad = 1, Constraints = "$src1 = $dst" in
1092   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1093               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1094               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1095               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1096               (_.VT (OpNode _.RC:$src1,
1097                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1098               AVX5128IBase, EVEX_4V, EVEX_B;
1099 }
1100
1101 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1102                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1103   let Predicates = [HasAVX512] in
1104   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1105             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1106   let Predicates = [HasVLX] in {
1107   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1108                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1109                  EVEX_V128;
1110   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1111                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1112                  EVEX_V256;
1113   }
1114 }
1115 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1116                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1117   let Predicates = [HasBWI] in
1118   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1119              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1120              EVEX_V512;
1121   let Predicates = [HasBWI, HasVLX] in {
1122   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1123                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1124                  EVEX_V128;
1125   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1126                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1127                  EVEX_V256;
1128   }
1129 }
1130 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1131                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1132 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1133                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1134 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1135                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1136 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1137                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1138
1139 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1140                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1141 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1142                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1143 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1144                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1145 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1146                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1147
1148 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1149                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1150 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1151                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1152
1153 //===----------------------------------------------------------------------===//
1154 // AVX-512 - BLEND using mask
1155 //
1156 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1157   let ExeDomain = _.ExeDomain in {
1158   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1159              (ins _.RC:$src1, _.RC:$src2),
1160              !strconcat(OpcodeStr,
1161              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1162              []>, EVEX_4V;
1163   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1164              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1165              !strconcat(OpcodeStr,
1166              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1167              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1168                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1169   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1170              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1171              !strconcat(OpcodeStr,
1172              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1173              []>, EVEX_4V, EVEX_KZ;
1174   let mayLoad = 1 in {
1175   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1176              (ins _.RC:$src1, _.MemOp:$src2),
1177              !strconcat(OpcodeStr,
1178              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1179              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1180   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1181              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1182              !strconcat(OpcodeStr,
1183              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1184              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1185               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1186               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1187   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1188              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1189              !strconcat(OpcodeStr,
1190              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1191              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1192   }
1193   }
1194 }
1195 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1196
1197   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1198       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1199        !strconcat(OpcodeStr,
1200             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1201             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1202       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1203                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1204       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1205
1206   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1207       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1208        !strconcat(OpcodeStr,
1209             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1210             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1211       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1212
1213 }
1214
1215 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1216                                  AVX512VLVectorVTInfo VTInfo> {
1217   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1218            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1219
1220   let Predicates = [HasVLX] in {
1221     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1222                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1223     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1224                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1225   }
1226 }
1227
1228 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1229                          AVX512VLVectorVTInfo VTInfo> {
1230   let Predicates = [HasBWI] in
1231     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1232
1233   let Predicates = [HasBWI, HasVLX] in {
1234     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1235     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1236   }
1237 }
1238
1239
1240 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1241 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1242 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1243 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1244 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1245 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1246
1247
1248 let Predicates = [HasAVX512] in {
1249 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1250                             (v8f32 VR256X:$src2))),
1251             (EXTRACT_SUBREG
1252               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1253             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1254             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1255
1256 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1257                             (v8i32 VR256X:$src2))),
1258             (EXTRACT_SUBREG
1259                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1260             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1261             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1262 }
1263 //===----------------------------------------------------------------------===//
1264 // Compare Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1268 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1269                             SDNode OpNode, ValueType VT,
1270                             PatFrag ld_frag, string Suffix> {
1271   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1272                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1273                 !strconcat("vcmp${cc}", Suffix,
1274                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1275                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1276                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1277   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1278                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1279                 !strconcat("vcmp${cc}", Suffix,
1280                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1281                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1282                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1283   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1284     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1285                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1286                !strconcat("vcmp", Suffix,
1287                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1288                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1289     let mayLoad = 1 in
1290     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1291                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1292                !strconcat("vcmp", Suffix,
1293                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1294                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1295   }
1296 }
1297
1298 let Predicates = [HasAVX512] in {
1299 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1300                                  XS;
1301 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1302                                  XD, VEX_W;
1303 }
1304
1305 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1306               X86VectorVTInfo _> {
1307   def rr : AVX512BI<opc, MRMSrcReg,
1308              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1309              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1310              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1311              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1312   let mayLoad = 1 in
1313   def rm : AVX512BI<opc, MRMSrcMem,
1314              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1316              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1317                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1318              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1319   def rrk : AVX512BI<opc, MRMSrcReg,
1320               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1321               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1322                           "$dst {${mask}}, $src1, $src2}"),
1323               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1324                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1325               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1326   let mayLoad = 1 in
1327   def rmk : AVX512BI<opc, MRMSrcMem,
1328               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1329               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1330                           "$dst {${mask}}, $src1, $src2}"),
1331               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1332                                    (OpNode (_.VT _.RC:$src1),
1333                                        (_.VT (bitconvert
1334                                               (_.LdFrag addr:$src2))))))],
1335               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1336 }
1337
1338 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1339               X86VectorVTInfo _> :
1340            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1341   let mayLoad = 1 in {
1342   def rmb : AVX512BI<opc, MRMSrcMem,
1343               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1344               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1345                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1346               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1347                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1348               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1349   def rmbk : AVX512BI<opc, MRMSrcMem,
1350                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1351                                        _.ScalarMemOp:$src2),
1352                !strconcat(OpcodeStr,
1353                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1354                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1355                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1356                                       (OpNode (_.VT _.RC:$src1),
1357                                         (X86VBroadcast
1358                                           (_.ScalarLdFrag addr:$src2)))))],
1359                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1360   }
1361 }
1362
1363 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1364                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1365   let Predicates = [prd] in
1366   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1367            EVEX_V512;
1368
1369   let Predicates = [prd, HasVLX] in {
1370     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1371                 EVEX_V256;
1372     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1373                 EVEX_V128;
1374   }
1375 }
1376
1377 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1378                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1379                                   Predicate prd> {
1380   let Predicates = [prd] in
1381   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1382            EVEX_V512;
1383
1384   let Predicates = [prd, HasVLX] in {
1385     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1386                 EVEX_V256;
1387     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1388                 EVEX_V128;
1389   }
1390 }
1391
1392 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1393                       avx512vl_i8_info, HasBWI>,
1394                 EVEX_CD8<8, CD8VF>;
1395
1396 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1397                       avx512vl_i16_info, HasBWI>,
1398                 EVEX_CD8<16, CD8VF>;
1399
1400 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1401                       avx512vl_i32_info, HasAVX512>,
1402                 EVEX_CD8<32, CD8VF>;
1403
1404 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1405                       avx512vl_i64_info, HasAVX512>,
1406                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1407
1408 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1409                       avx512vl_i8_info, HasBWI>,
1410                 EVEX_CD8<8, CD8VF>;
1411
1412 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1413                       avx512vl_i16_info, HasBWI>,
1414                 EVEX_CD8<16, CD8VF>;
1415
1416 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1417                       avx512vl_i32_info, HasAVX512>,
1418                 EVEX_CD8<32, CD8VF>;
1419
1420 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1421                       avx512vl_i64_info, HasAVX512>,
1422                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1423
1424 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1425             (COPY_TO_REGCLASS (VPCMPGTDZrr
1426             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1427             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1428
1429 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1430             (COPY_TO_REGCLASS (VPCMPEQDZrr
1431             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1432             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1433
1434 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1435                           X86VectorVTInfo _> {
1436   def rri : AVX512AIi8<opc, MRMSrcReg,
1437              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1438              !strconcat("vpcmp${cc}", Suffix,
1439                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1440              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1441                                        imm:$cc))],
1442              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1443   let mayLoad = 1 in
1444   def rmi : AVX512AIi8<opc, MRMSrcMem,
1445              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1446              !strconcat("vpcmp${cc}", Suffix,
1447                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1448              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1449                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1450                               imm:$cc))],
1451              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1452   def rrik : AVX512AIi8<opc, MRMSrcReg,
1453               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1454                                       AVX512ICC:$cc),
1455               !strconcat("vpcmp${cc}", Suffix,
1456                          "\t{$src2, $src1, $dst {${mask}}|",
1457                          "$dst {${mask}}, $src1, $src2}"),
1458               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1459                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1460                                           imm:$cc)))],
1461               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1462   let mayLoad = 1 in
1463   def rmik : AVX512AIi8<opc, MRMSrcMem,
1464               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1465                                     AVX512ICC:$cc),
1466               !strconcat("vpcmp${cc}", Suffix,
1467                          "\t{$src2, $src1, $dst {${mask}}|",
1468                          "$dst {${mask}}, $src1, $src2}"),
1469               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1470                                    (OpNode (_.VT _.RC:$src1),
1471                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1472                                       imm:$cc)))],
1473               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1474
1475   // Accept explicit immediate argument form instead of comparison code.
1476   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1477     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1478                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1479                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1480                           "$dst, $src1, $src2, $cc}"),
1481                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1482     let mayLoad = 1 in
1483     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1484                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1485                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1486                           "$dst, $src1, $src2, $cc}"),
1487                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1488     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1489                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1490                                        u8imm:$cc),
1491                !strconcat("vpcmp", Suffix,
1492                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1493                           "$dst {${mask}}, $src1, $src2, $cc}"),
1494                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1495     let mayLoad = 1 in
1496     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1497                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1498                                        u8imm:$cc),
1499                !strconcat("vpcmp", Suffix,
1500                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1501                           "$dst {${mask}}, $src1, $src2, $cc}"),
1502                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1503   }
1504 }
1505
1506 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1507                               X86VectorVTInfo _> :
1508            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1509   def rmib : AVX512AIi8<opc, MRMSrcMem,
1510              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1511                                      AVX512ICC:$cc),
1512              !strconcat("vpcmp${cc}", Suffix,
1513                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1514                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1515              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1516                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1517                                imm:$cc))],
1518              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1519   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1520               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1521                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1522               !strconcat("vpcmp${cc}", Suffix,
1523                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1524                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1525               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1526                                   (OpNode (_.VT _.RC:$src1),
1527                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1528                                     imm:$cc)))],
1529               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1530
1531   // Accept explicit immediate argument form instead of comparison code.
1532   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1533     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1534                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1535                                        u8imm:$cc),
1536                !strconcat("vpcmp", Suffix,
1537                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1538                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1539                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1540     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1541                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1542                                        _.ScalarMemOp:$src2, u8imm:$cc),
1543                !strconcat("vpcmp", Suffix,
1544                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1545                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1546                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1547   }
1548 }
1549
1550 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1551                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1552   let Predicates = [prd] in
1553   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1554
1555   let Predicates = [prd, HasVLX] in {
1556     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1557     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1558   }
1559 }
1560
1561 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1562                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1563   let Predicates = [prd] in
1564   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1565            EVEX_V512;
1566
1567   let Predicates = [prd, HasVLX] in {
1568     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1569                 EVEX_V256;
1570     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1571                 EVEX_V128;
1572   }
1573 }
1574
1575 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1576                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1577 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1578                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1579
1580 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1581                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1582 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1583                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1584
1585 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1586                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1587 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1588                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1589
1590 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1591                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1592 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1593                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1594
1595 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1596
1597   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1598                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1599                    "vcmp${cc}"#_.Suffix,
1600                    "$src2, $src1", "$src1, $src2",
1601                    (X86cmpm (_.VT _.RC:$src1),
1602                          (_.VT _.RC:$src2),
1603                            imm:$cc)>;
1604
1605   let mayLoad = 1 in {
1606     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1607                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1608                   "vcmp${cc}"#_.Suffix,
1609                   "$src2, $src1", "$src1, $src2",
1610                   (X86cmpm (_.VT _.RC:$src1),
1611                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1612                           imm:$cc)>;
1613
1614     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1615                   (outs _.KRC:$dst),
1616                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1617                   "vcmp${cc}"#_.Suffix,
1618                   "${src2}"##_.BroadcastStr##", $src1",
1619                   "$src1, ${src2}"##_.BroadcastStr,
1620                   (X86cmpm (_.VT _.RC:$src1),
1621                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1622                           imm:$cc)>,EVEX_B;
1623   }
1624   // Accept explicit immediate argument form instead of comparison code.
1625   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1626     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1627                          (outs _.KRC:$dst),
1628                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1629                          "vcmp"#_.Suffix,
1630                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1631
1632     let mayLoad = 1 in {
1633       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1634                              (outs _.KRC:$dst),
1635                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1636                              "vcmp"#_.Suffix,
1637                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1638
1639       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1640                          (outs _.KRC:$dst),
1641                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1642                          "vcmp"#_.Suffix,
1643                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1644                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1645     }
1646  }
1647 }
1648
1649 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1650   // comparison code form (VCMP[EQ/LT/LE/...]
1651   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1652                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1653                      "vcmp${cc}"#_.Suffix,
1654                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1655                      (X86cmpmRnd (_.VT _.RC:$src1),
1656                                     (_.VT _.RC:$src2),
1657                                     imm:$cc,
1658                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1659
1660   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1661     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1662                          (outs _.KRC:$dst),
1663                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1664                          "vcmp"#_.Suffix,
1665                          "$cc,{sae}, $src2, $src1",
1666                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1667    }
1668 }
1669
1670 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1671   let Predicates = [HasAVX512] in {
1672     defm Z    : avx512_vcmp_common<_.info512>,
1673                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1674
1675   }
1676   let Predicates = [HasAVX512,HasVLX] in {
1677    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1678    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1679   }
1680 }
1681
1682 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1683                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1684 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1685                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1686
1687 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1688           (COPY_TO_REGCLASS (VCMPPSZrri
1689             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1690             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1691             imm:$cc), VK8)>;
1692 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1693           (COPY_TO_REGCLASS (VPCMPDZrri
1694             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1695             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1696             imm:$cc), VK8)>;
1697 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1698           (COPY_TO_REGCLASS (VPCMPUDZrri
1699             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1700             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1701             imm:$cc), VK8)>;
1702
1703 //-----------------------------------------------------------------
1704 // Mask register copy, including
1705 // - copy between mask registers
1706 // - load/store mask registers
1707 // - copy from GPR to mask register and vice versa
1708 //
1709 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1710                          string OpcodeStr, RegisterClass KRC,
1711                          ValueType vvt, X86MemOperand x86memop> {
1712   let hasSideEffects = 0 in {
1713     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1714                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1715     let mayLoad = 1 in
1716     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1717                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1718                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1719     let mayStore = 1 in
1720     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1721                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1722                [(store KRC:$src, addr:$dst)]>;
1723   }
1724 }
1725
1726 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1727                              string OpcodeStr,
1728                              RegisterClass KRC, RegisterClass GRC> {
1729   let hasSideEffects = 0 in {
1730     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1731                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1732     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1733                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1734   }
1735 }
1736
1737 let Predicates = [HasDQI] in
1738   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1739                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1740                VEX, PD;
1741
1742 let Predicates = [HasAVX512] in
1743   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1744                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1745                VEX, PS;
1746
1747 let Predicates = [HasBWI] in {
1748   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1749                VEX, PD, VEX_W;
1750   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1751                VEX, XD;
1752 }
1753
1754 let Predicates = [HasBWI] in {
1755   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1756                VEX, PS, VEX_W;
1757   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1758                VEX, XD, VEX_W;
1759 }
1760
1761 // GR from/to mask register
1762 let Predicates = [HasDQI] in {
1763   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1764             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1765   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1766             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1767 }
1768 let Predicates = [HasAVX512] in {
1769   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1770             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1771   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1772             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1773 }
1774 let Predicates = [HasBWI] in {
1775   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1776   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1777 }
1778 let Predicates = [HasBWI] in {
1779   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1780   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1781 }
1782
1783 // Load/store kreg
1784 let Predicates = [HasDQI] in {
1785   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1786             (KMOVBmk addr:$dst, VK8:$src)>;
1787   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1788             (KMOVBkm addr:$src)>;
1789 }
1790 let Predicates = [HasAVX512, NoDQI] in {
1791   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1792             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1793   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1794             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1795 }
1796 let Predicates = [HasAVX512] in {
1797   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1798             (KMOVWmk addr:$dst, VK16:$src)>;
1799   def : Pat<(i1 (load addr:$src)),
1800             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1801                                               (MOV8rm addr:$src), sub_8bit)),
1802                                 (i16 1)), VK1)>;
1803   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1804             (KMOVWkm addr:$src)>;
1805 }
1806 let Predicates = [HasBWI] in {
1807   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1808             (KMOVDmk addr:$dst, VK32:$src)>;
1809   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1810             (KMOVDkm addr:$src)>;
1811 }
1812 let Predicates = [HasBWI] in {
1813   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1814             (KMOVQmk addr:$dst, VK64:$src)>;
1815   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1816             (KMOVQkm addr:$src)>;
1817 }
1818
1819 let Predicates = [HasAVX512] in {
1820   def : Pat<(i1 (trunc (i64 GR64:$src))),
1821             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1822                                         (i32 1))), VK1)>;
1823
1824   def : Pat<(i1 (trunc (i32 GR32:$src))),
1825             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1826
1827   def : Pat<(i1 (trunc (i8 GR8:$src))),
1828        (COPY_TO_REGCLASS
1829         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1830        VK1)>;
1831   def : Pat<(i1 (trunc (i16 GR16:$src))),
1832        (COPY_TO_REGCLASS
1833         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1834        VK1)>;
1835
1836   def : Pat<(i32 (zext VK1:$src)),
1837             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1838   def : Pat<(i32 (anyext VK1:$src)),
1839             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
1840   def : Pat<(i8 (zext VK1:$src)),
1841             (EXTRACT_SUBREG
1842              (AND32ri (KMOVWrk
1843                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1844   def : Pat<(i64 (zext VK1:$src)),
1845             (AND64ri8 (SUBREG_TO_REG (i64 0),
1846              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1847   def : Pat<(i16 (zext VK1:$src)),
1848             (EXTRACT_SUBREG
1849              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1850               sub_16bit)>;
1851   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1852             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1853   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1854             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1855 }
1856 let Predicates = [HasBWI] in {
1857   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1858             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1859   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1860             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1861 }
1862
1863
1864 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1865 let Predicates = [HasAVX512, NoDQI] in {
1866   // GR from/to 8-bit mask without native support
1867   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1868             (COPY_TO_REGCLASS
1869              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
1870   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1871             (EXTRACT_SUBREG
1872               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1873               sub_8bit)>;
1874 }
1875
1876 let Predicates = [HasAVX512] in {
1877   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1878             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1879   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1880             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1881 }
1882 let Predicates = [HasBWI] in {
1883   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1884             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1885   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1886             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1887 }
1888
1889 // Mask unary operation
1890 // - KNOT
1891 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1892                             RegisterClass KRC, SDPatternOperator OpNode,
1893                             Predicate prd> {
1894   let Predicates = [prd] in
1895     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1896                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1897                [(set KRC:$dst, (OpNode KRC:$src))]>;
1898 }
1899
1900 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1901                                 SDPatternOperator OpNode> {
1902   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1903                             HasDQI>, VEX, PD;
1904   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1905                             HasAVX512>, VEX, PS;
1906   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1907                             HasBWI>, VEX, PD, VEX_W;
1908   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1909                             HasBWI>, VEX, PS, VEX_W;
1910 }
1911
1912 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1913
1914 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1915   let Predicates = [HasAVX512] in
1916     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1917                 (i16 GR16:$src)),
1918               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1919               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1920 }
1921 defm : avx512_mask_unop_int<"knot", "KNOT">;
1922
1923 let Predicates = [HasDQI] in
1924 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1925 let Predicates = [HasAVX512] in
1926 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1927 let Predicates = [HasBWI] in
1928 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1929 let Predicates = [HasBWI] in
1930 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1931
1932 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1933 let Predicates = [HasAVX512, NoDQI] in {
1934 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1935           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1936 def : Pat<(not VK8:$src),
1937           (COPY_TO_REGCLASS
1938             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1939 }
1940 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1941           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1942 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1943           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1944
1945 // Mask binary operation
1946 // - KAND, KANDN, KOR, KXNOR, KXOR
1947 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1948                            RegisterClass KRC, SDPatternOperator OpNode,
1949                            Predicate prd, bit IsCommutable> {
1950   let Predicates = [prd], isCommutable = IsCommutable in
1951     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1952                !strconcat(OpcodeStr,
1953                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1954                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1955 }
1956
1957 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1958                                SDPatternOperator OpNode, bit IsCommutable> {
1959   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1960                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
1961   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1962                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
1963   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1964                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
1965   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1966                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
1967 }
1968
1969 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1970 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1971
1972 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
1973 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
1974 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
1975 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
1976 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
1977
1978 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1979   let Predicates = [HasAVX512] in
1980     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1981                 (i16 GR16:$src1), (i16 GR16:$src2)),
1982               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1983               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1984               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1985 }
1986
1987 defm : avx512_mask_binop_int<"kand",  "KAND">;
1988 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1989 defm : avx512_mask_binop_int<"kor",   "KOR">;
1990 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1991 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1992
1993 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1994   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
1995   // for the DQI set, this type is legal and KxxxB instruction is used
1996   let Predicates = [NoDQI] in
1997   def : Pat<(OpNode VK8:$src1, VK8:$src2),
1998             (COPY_TO_REGCLASS
1999               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2000                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2001
2002   // All types smaller than 8 bits require conversion anyway
2003   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2004         (COPY_TO_REGCLASS (Inst
2005                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2006                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2007   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2008         (COPY_TO_REGCLASS (Inst
2009                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2010                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2011   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2012         (COPY_TO_REGCLASS (Inst
2013                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2014                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2015 }
2016
2017 defm : avx512_binop_pat<and,  KANDWrr>;
2018 defm : avx512_binop_pat<andn, KANDNWrr>;
2019 defm : avx512_binop_pat<or,   KORWrr>;
2020 defm : avx512_binop_pat<xnor, KXNORWrr>;
2021 defm : avx512_binop_pat<xor,  KXORWrr>;
2022
2023 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2024           (KXNORWrr VK16:$src1, VK16:$src2)>;
2025 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2026           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2027 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2028           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2029 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2030           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2031
2032 let Predicates = [NoDQI] in
2033 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2034           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2035                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2036
2037 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2038           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2039                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2040
2041 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2042           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2043                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2044
2045 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2046           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2047                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2048
2049 // Mask unpacking
2050 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2051                            RegisterClass KRC> {
2052   let Predicates = [HasAVX512] in
2053     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2054                !strconcat(OpcodeStr,
2055                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2056 }
2057
2058 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2059   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2060                             VEX_4V, VEX_L, PD;
2061 }
2062
2063 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2064 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2065           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2066                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2067
2068
2069 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2070   let Predicates = [HasAVX512] in
2071     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2072                 (i16 GR16:$src1), (i16 GR16:$src2)),
2073               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2074               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2075               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2076 }
2077 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2078
2079 // Mask bit testing
2080 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2081                             SDNode OpNode> {
2082   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2083     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2084                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2085                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2086 }
2087
2088 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2089   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2090                             VEX, PS;
2091   let Predicates = [HasDQI] in
2092   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2093                             VEX, PD;
2094   let Predicates = [HasBWI] in {
2095   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2096                             VEX, PS, VEX_W;
2097   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2098                             VEX, PD, VEX_W;
2099   }
2100 }
2101
2102 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2103
2104 // Mask shift
2105 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2106                              SDNode OpNode> {
2107   let Predicates = [HasAVX512] in
2108     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2109                  !strconcat(OpcodeStr,
2110                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2111                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2112 }
2113
2114 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2115                                SDNode OpNode> {
2116   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2117                                VEX, TAPD, VEX_W;
2118   let Predicates = [HasDQI] in
2119   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2120                                VEX, TAPD;
2121   let Predicates = [HasBWI] in {
2122   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2123                                VEX, TAPD, VEX_W;
2124   let Predicates = [HasDQI] in
2125   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2126                                VEX, TAPD;
2127   }
2128 }
2129
2130 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2131 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2132
2133 // Mask setting all 0s or 1s
2134 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2135   let Predicates = [HasAVX512] in
2136     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2137       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2138                      [(set KRC:$dst, (VT Val))]>;
2139 }
2140
2141 multiclass avx512_mask_setop_w<PatFrag Val> {
2142   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2143   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2144   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2145   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2146 }
2147
2148 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2149 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2150
2151 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2152 let Predicates = [HasAVX512] in {
2153   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2154   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2155   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2156   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2157   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2158   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2159   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2160 }
2161 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2162           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2163
2164 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2165           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2166
2167 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2168           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2169
2170 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2171           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2172
2173 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2174           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2175
2176 let Predicates = [HasVLX] in {
2177   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2178             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2179   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2180             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2181   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2182             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2183   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2184             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2185   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2186             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2187 }
2188
2189 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2190           (v8i1 (COPY_TO_REGCLASS
2191                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2192                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2193
2194 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2195           (v8i1 (COPY_TO_REGCLASS
2196                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2197                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2198
2199 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2200           (v4i1 (COPY_TO_REGCLASS
2201                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2202                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2203
2204 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2205           (v4i1 (COPY_TO_REGCLASS
2206                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2207                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2208
2209 //===----------------------------------------------------------------------===//
2210 // AVX-512 - Aligned and unaligned load and store
2211 //
2212
2213
2214 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2215                          PatFrag ld_frag, PatFrag mload,
2216                          bit IsReMaterializable = 1> {
2217   let hasSideEffects = 0 in {
2218   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2219                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2220                     _.ExeDomain>, EVEX;
2221   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2222                       (ins _.KRCWM:$mask,  _.RC:$src),
2223                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2224                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2225                        EVEX, EVEX_KZ;
2226
2227   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2228       SchedRW = [WriteLoad] in
2229   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2230                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2231                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2232                     _.ExeDomain>, EVEX;
2233
2234   let Constraints = "$src0 = $dst" in {
2235   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2236                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2237                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2238                     "${dst} {${mask}}, $src1}"),
2239                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2240                                         (_.VT _.RC:$src1),
2241                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2242                      EVEX, EVEX_K;
2243   let mayLoad = 1, SchedRW = [WriteLoad] in
2244     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2245                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2246                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2247                       "${dst} {${mask}}, $src1}"),
2248                      [(set _.RC:$dst, (_.VT
2249                          (vselect _.KRCWM:$mask,
2250                           (_.VT (bitconvert (ld_frag addr:$src1))),
2251                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2252   }
2253   let mayLoad = 1, SchedRW = [WriteLoad] in
2254   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2255                   (ins _.KRCWM:$mask, _.MemOp:$src),
2256                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2257                                 "${dst} {${mask}} {z}, $src}",
2258                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2259                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2260                   _.ExeDomain>, EVEX, EVEX_KZ;
2261   }
2262   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2263             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2264
2265   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2266             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2267
2268   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2269             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2270              _.KRCWM:$mask, addr:$ptr)>;
2271 }
2272
2273 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2274                                   AVX512VLVectorVTInfo _,
2275                                   Predicate prd,
2276                                   bit IsReMaterializable = 1> {
2277   let Predicates = [prd] in
2278   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2279                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2280
2281   let Predicates = [prd, HasVLX] in {
2282   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2283                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2284   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2285                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2286   }
2287 }
2288
2289 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2290                                   AVX512VLVectorVTInfo _,
2291                                   Predicate prd,
2292                                   bit IsReMaterializable = 1> {
2293   let Predicates = [prd] in
2294   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2295                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2296
2297   let Predicates = [prd, HasVLX] in {
2298   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2299                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2300   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2301                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2302   }
2303 }
2304
2305 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2306                         PatFrag st_frag, PatFrag mstore> {
2307   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2308   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2309                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2310                         _.ExeDomain>, EVEX;
2311   let Constraints = "$src1 = $dst" in
2312   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2313                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2314                          OpcodeStr #
2315                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2316                          [], _.ExeDomain>,  EVEX, EVEX_K;
2317   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2318                           (ins _.KRCWM:$mask, _.RC:$src),
2319                           OpcodeStr #
2320                           "\t{$src, ${dst} {${mask}} {z}|" #
2321                           "${dst} {${mask}} {z}, $src}",
2322                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2323   }
2324   let mayStore = 1 in {
2325   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2326                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2327                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2328   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2329                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2330               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2331                [], _.ExeDomain>, EVEX, EVEX_K;
2332   }
2333
2334   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2335            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2336                                                     _.KRCWM:$mask, _.RC:$src)>;
2337 }
2338
2339
2340 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2341                             AVX512VLVectorVTInfo _, Predicate prd> {
2342   let Predicates = [prd] in
2343   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2344                         masked_store_unaligned>, EVEX_V512;
2345
2346   let Predicates = [prd, HasVLX] in {
2347     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2348                              masked_store_unaligned>, EVEX_V256;
2349     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2350                              masked_store_unaligned>, EVEX_V128;
2351   }
2352 }
2353
2354 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2355                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2356   let Predicates = [prd] in
2357   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2358                         masked_store_aligned512>, EVEX_V512;
2359
2360   let Predicates = [prd, HasVLX] in {
2361     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2362                              masked_store_aligned256>, EVEX_V256;
2363     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2364                              masked_store_aligned128>, EVEX_V128;
2365   }
2366 }
2367
2368 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2369                                      HasAVX512>,
2370                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2371                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2372
2373 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2374                                      HasAVX512>,
2375                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2376                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2377
2378 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2379                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2380                               PS, EVEX_CD8<32, CD8VF>;
2381
2382 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2383                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2384                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2385
2386 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2387                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2388        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2389
2390 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2391                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2392        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2393
2394 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2395                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2396        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2397
2398 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2399                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2400        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2401
2402 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2403                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2404        (VMOVAPDZrm addr:$ptr)>;
2405
2406 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2407                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2408        (VMOVAPSZrm addr:$ptr)>;
2409
2410 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2411           GR16:$mask),
2412          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2413             VR512:$src)>;
2414 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2415           GR8:$mask),
2416          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2417             VR512:$src)>;
2418
2419 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2420           GR16:$mask),
2421          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2422             VR512:$src)>;
2423 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2424           GR8:$mask),
2425          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2426             VR512:$src)>;
2427
2428 let Predicates = [HasAVX512, NoVLX] in {
2429 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2430          (VMOVUPSZmrk addr:$ptr,
2431          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2432          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2433
2434 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2435          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2436           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2437
2438 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2439          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2440          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2441           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2442 }
2443
2444 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2445                                        HasAVX512>,
2446                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2447                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2448
2449 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2450                                        HasAVX512>,
2451                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2452                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2453
2454 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2455                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2456                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2457
2458 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2459                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2460                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2461
2462 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2463                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2464                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2465
2466 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2467                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2468                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2469
2470 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2471                  (v16i32 immAllZerosV), GR16:$mask)),
2472        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2473
2474 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2475                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2476        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2477
2478 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2479             GR16:$mask),
2480          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2481             VR512:$src)>;
2482 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2483             GR8:$mask),
2484          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2485             VR512:$src)>;
2486
2487 let AddedComplexity = 20 in {
2488 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2489                           (bc_v8i64 (v16i32 immAllZerosV)))),
2490                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2491
2492 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2493                           (v8i64 VR512:$src))),
2494    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2495                                               VK8), VR512:$src)>;
2496
2497 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2498                            (v16i32 immAllZerosV))),
2499                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2500
2501 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2502                            (v16i32 VR512:$src))),
2503                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2504 }
2505 // NoVLX patterns
2506 let Predicates = [HasAVX512, NoVLX] in {
2507 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2508          (VMOVDQU32Zmrk addr:$ptr,
2509          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2510          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2511
2512 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2513          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2514           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2515 }
2516
2517 // Move Int Doubleword to Packed Double Int
2518 //
2519 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2520                       "vmovd\t{$src, $dst|$dst, $src}",
2521                       [(set VR128X:$dst,
2522                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2523                         EVEX, VEX_LIG;
2524 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2525                       "vmovd\t{$src, $dst|$dst, $src}",
2526                       [(set VR128X:$dst,
2527                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2528                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2529 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2530                       "vmovq\t{$src, $dst|$dst, $src}",
2531                         [(set VR128X:$dst,
2532                           (v2i64 (scalar_to_vector GR64:$src)))],
2533                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2534 let isCodeGenOnly = 1 in {
2535 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2536                        "vmovq\t{$src, $dst|$dst, $src}",
2537                        [(set FR64:$dst, (bitconvert GR64:$src))],
2538                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2539 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2540                          "vmovq\t{$src, $dst|$dst, $src}",
2541                          [(set GR64:$dst, (bitconvert FR64:$src))],
2542                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2543 }
2544 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2545                          "vmovq\t{$src, $dst|$dst, $src}",
2546                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2547                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2548                          EVEX_CD8<64, CD8VT1>;
2549
2550 // Move Int Doubleword to Single Scalar
2551 //
2552 let isCodeGenOnly = 1 in {
2553 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2554                       "vmovd\t{$src, $dst|$dst, $src}",
2555                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2556                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2557
2558 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2559                       "vmovd\t{$src, $dst|$dst, $src}",
2560                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2561                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2562 }
2563
2564 // Move doubleword from xmm register to r/m32
2565 //
2566 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2567                        "vmovd\t{$src, $dst|$dst, $src}",
2568                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2569                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2570                        EVEX, VEX_LIG;
2571 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2572                        (ins i32mem:$dst, VR128X:$src),
2573                        "vmovd\t{$src, $dst|$dst, $src}",
2574                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2575                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2576                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2577
2578 // Move quadword from xmm1 register to r/m64
2579 //
2580 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2581                       "vmovq\t{$src, $dst|$dst, $src}",
2582                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2583                                                    (iPTR 0)))],
2584                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2585                       Requires<[HasAVX512, In64BitMode]>;
2586
2587 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2588                        (ins i64mem:$dst, VR128X:$src),
2589                        "vmovq\t{$src, $dst|$dst, $src}",
2590                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2591                                addr:$dst)], IIC_SSE_MOVDQ>,
2592                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2593                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2594
2595 // Move Scalar Single to Double Int
2596 //
2597 let isCodeGenOnly = 1 in {
2598 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2599                       (ins FR32X:$src),
2600                       "vmovd\t{$src, $dst|$dst, $src}",
2601                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2602                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2603 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2604                       (ins i32mem:$dst, FR32X:$src),
2605                       "vmovd\t{$src, $dst|$dst, $src}",
2606                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2607                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2608 }
2609
2610 // Move Quadword Int to Packed Quadword Int
2611 //
2612 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2613                       (ins i64mem:$src),
2614                       "vmovq\t{$src, $dst|$dst, $src}",
2615                       [(set VR128X:$dst,
2616                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2617                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2618
2619 //===----------------------------------------------------------------------===//
2620 // AVX-512  MOVSS, MOVSD
2621 //===----------------------------------------------------------------------===//
2622
2623 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2624                               SDNode OpNode, ValueType vt,
2625                               X86MemOperand x86memop, PatFrag mem_pat> {
2626   let hasSideEffects = 0 in {
2627   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2628               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2629               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2630                                       (scalar_to_vector RC:$src2))))],
2631               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2632   let Constraints = "$src1 = $dst" in
2633   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2634               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2635               !strconcat(asm,
2636                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2637               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2638   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2639               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2640               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2641               EVEX, VEX_LIG;
2642   let mayStore = 1 in {
2643   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2644              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2645              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2646              EVEX, VEX_LIG;
2647   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2648              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2649              [], IIC_SSE_MOV_S_MR>,
2650              EVEX, VEX_LIG, EVEX_K;
2651   } // mayStore
2652   } //hasSideEffects = 0
2653 }
2654
2655 let ExeDomain = SSEPackedSingle in
2656 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2657                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2658
2659 let ExeDomain = SSEPackedDouble in
2660 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2661                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2662
2663 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2664           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2665            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2666
2667 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2668           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2669            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2670
2671 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2672           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2673            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2674
2675 // For the disassembler
2676 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2677   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2678                         (ins VR128X:$src1, FR32X:$src2),
2679                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2680                         IIC_SSE_MOV_S_RR>,
2681                         XS, EVEX_4V, VEX_LIG;
2682   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2683                         (ins VR128X:$src1, FR64X:$src2),
2684                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2685                         IIC_SSE_MOV_S_RR>,
2686                         XD, EVEX_4V, VEX_LIG, VEX_W;
2687 }
2688
2689 let Predicates = [HasAVX512] in {
2690   let AddedComplexity = 15 in {
2691   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2692   // MOVS{S,D} to the lower bits.
2693   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2694             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2695   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2696             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2697   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2698             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2699   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2700             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2701
2702   // Move low f32 and clear high bits.
2703   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2704             (SUBREG_TO_REG (i32 0),
2705              (VMOVSSZrr (v4f32 (V_SET0)),
2706               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2707   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2708             (SUBREG_TO_REG (i32 0),
2709              (VMOVSSZrr (v4i32 (V_SET0)),
2710                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2711   }
2712
2713   let AddedComplexity = 20 in {
2714   // MOVSSrm zeros the high parts of the register; represent this
2715   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2716   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2717             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2718   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2719             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2720   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2721             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2722
2723   // MOVSDrm zeros the high parts of the register; represent this
2724   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2725   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2726             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2727   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2728             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2729   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2730             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2731   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2732             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2733   def : Pat<(v2f64 (X86vzload addr:$src)),
2734             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2735
2736   // Represent the same patterns above but in the form they appear for
2737   // 256-bit types
2738   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2739                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2740             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2741   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2742                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2743             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2744   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2745                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2746             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2747   }
2748   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2749                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2750             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2751                                             FR32X:$src)), sub_xmm)>;
2752   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2753                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2754             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2755                                      FR64X:$src)), sub_xmm)>;
2756   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2757                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2758             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2759
2760   // Move low f64 and clear high bits.
2761   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2762             (SUBREG_TO_REG (i32 0),
2763              (VMOVSDZrr (v2f64 (V_SET0)),
2764                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2765
2766   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2767             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2768                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2769
2770   // Extract and store.
2771   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2772                    addr:$dst),
2773             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2774   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2775                    addr:$dst),
2776             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2777
2778   // Shuffle with VMOVSS
2779   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2780             (VMOVSSZrr (v4i32 VR128X:$src1),
2781                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2782   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2783             (VMOVSSZrr (v4f32 VR128X:$src1),
2784                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2785
2786   // 256-bit variants
2787   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2788             (SUBREG_TO_REG (i32 0),
2789               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2790                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2791               sub_xmm)>;
2792   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2793             (SUBREG_TO_REG (i32 0),
2794               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2795                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2796               sub_xmm)>;
2797
2798   // Shuffle with VMOVSD
2799   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2800             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2801   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2802             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2803   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2804             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2805   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2806             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2807
2808   // 256-bit variants
2809   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2810             (SUBREG_TO_REG (i32 0),
2811               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2812                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2813               sub_xmm)>;
2814   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2815             (SUBREG_TO_REG (i32 0),
2816               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2817                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2818               sub_xmm)>;
2819
2820   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2821             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2822   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2823             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2824   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2825             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2826   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2827             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2828 }
2829
2830 let AddedComplexity = 15 in
2831 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2832                                 (ins VR128X:$src),
2833                                 "vmovq\t{$src, $dst|$dst, $src}",
2834                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2835                                                    (v2i64 VR128X:$src))))],
2836                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2837
2838 let AddedComplexity = 20 in
2839 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2840                                  (ins i128mem:$src),
2841                                  "vmovq\t{$src, $dst|$dst, $src}",
2842                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2843                                                      (loadv2i64 addr:$src))))],
2844                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2845                                  EVEX_CD8<8, CD8VT8>;
2846
2847 let Predicates = [HasAVX512] in {
2848   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2849   let AddedComplexity = 20 in {
2850     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2851               (VMOVDI2PDIZrm addr:$src)>;
2852     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2853               (VMOV64toPQIZrr GR64:$src)>;
2854     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2855               (VMOVDI2PDIZrr GR32:$src)>;
2856
2857     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2858               (VMOVDI2PDIZrm addr:$src)>;
2859     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2860               (VMOVDI2PDIZrm addr:$src)>;
2861     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2862             (VMOVZPQILo2PQIZrm addr:$src)>;
2863     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2864             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2865     def : Pat<(v2i64 (X86vzload addr:$src)),
2866             (VMOVZPQILo2PQIZrm addr:$src)>;
2867   }
2868
2869   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2870   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2871                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2872             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2873   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2874                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2875             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2876 }
2877
2878 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2879         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2880
2881 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2882         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2883
2884 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2885         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2886
2887 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2888         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2889
2890 //===----------------------------------------------------------------------===//
2891 // AVX-512 - Non-temporals
2892 //===----------------------------------------------------------------------===//
2893 let SchedRW = [WriteLoad] in {
2894   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2895                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2896                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2897                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2898                         EVEX_CD8<64, CD8VF>;
2899
2900   let Predicates = [HasAVX512, HasVLX] in {
2901     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2902                              (ins i256mem:$src),
2903                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2904                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2905                              EVEX_CD8<64, CD8VF>;
2906
2907     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2908                              (ins i128mem:$src),
2909                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2910                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2911                              EVEX_CD8<64, CD8VF>;
2912   }
2913 }
2914
2915 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2916                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2917                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2918   let SchedRW = [WriteStore], mayStore = 1,
2919       AddedComplexity = 400 in
2920   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2921                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2922                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2923 }
2924
2925 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2926                            string elty, string elsz, string vsz512,
2927                            string vsz256, string vsz128, Domain d,
2928                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2929   let Predicates = [prd] in
2930   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2931                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2932                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2933                         EVEX_V512;
2934
2935   let Predicates = [prd, HasVLX] in {
2936     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2937                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2938                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2939                              EVEX_V256;
2940
2941     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2942                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2943                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2944                              EVEX_V128;
2945   }
2946 }
2947
2948 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2949                                 "i", "64", "8", "4", "2", SSEPackedInt,
2950                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2951
2952 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2953                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2954                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2955
2956 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2957                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2958                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2959
2960 //===----------------------------------------------------------------------===//
2961 // AVX-512 - Integer arithmetic
2962 //
2963 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2964                            X86VectorVTInfo _, OpndItins itins,
2965                            bit IsCommutable = 0> {
2966   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2967                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2968                     "$src2, $src1", "$src1, $src2",
2969                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2970                     itins.rr, IsCommutable>,
2971             AVX512BIBase, EVEX_4V;
2972
2973   let mayLoad = 1 in
2974     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2975                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2976                     "$src2, $src1", "$src1, $src2",
2977                     (_.VT (OpNode _.RC:$src1,
2978                                   (bitconvert (_.LdFrag addr:$src2)))),
2979                     itins.rm>,
2980               AVX512BIBase, EVEX_4V;
2981 }
2982
2983 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2984                             X86VectorVTInfo _, OpndItins itins,
2985                             bit IsCommutable = 0> :
2986            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2987   let mayLoad = 1 in
2988     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2989                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2990                     "${src2}"##_.BroadcastStr##", $src1",
2991                     "$src1, ${src2}"##_.BroadcastStr,
2992                     (_.VT (OpNode _.RC:$src1,
2993                                   (X86VBroadcast
2994                                       (_.ScalarLdFrag addr:$src2)))),
2995                     itins.rm>,
2996                AVX512BIBase, EVEX_4V, EVEX_B;
2997 }
2998
2999 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3000                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3001                               Predicate prd, bit IsCommutable = 0> {
3002   let Predicates = [prd] in
3003     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3004                              IsCommutable>, EVEX_V512;
3005
3006   let Predicates = [prd, HasVLX] in {
3007     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3008                              IsCommutable>, EVEX_V256;
3009     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3010                              IsCommutable>, EVEX_V128;
3011   }
3012 }
3013
3014 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3015                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3016                                Predicate prd, bit IsCommutable = 0> {
3017   let Predicates = [prd] in
3018     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3019                              IsCommutable>, EVEX_V512;
3020
3021   let Predicates = [prd, HasVLX] in {
3022     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3023                              IsCommutable>, EVEX_V256;
3024     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3025                              IsCommutable>, EVEX_V128;
3026   }
3027 }
3028
3029 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3030                                 OpndItins itins, Predicate prd,
3031                                 bit IsCommutable = 0> {
3032   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3033                                itins, prd, IsCommutable>,
3034                                VEX_W, EVEX_CD8<64, CD8VF>;
3035 }
3036
3037 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3038                                 OpndItins itins, Predicate prd,
3039                                 bit IsCommutable = 0> {
3040   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3041                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3042 }
3043
3044 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3045                                 OpndItins itins, Predicate prd,
3046                                 bit IsCommutable = 0> {
3047   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3048                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3049 }
3050
3051 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3052                                 OpndItins itins, Predicate prd,
3053                                 bit IsCommutable = 0> {
3054   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3055                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3056 }
3057
3058 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3059                                  SDNode OpNode, OpndItins itins, Predicate prd,
3060                                  bit IsCommutable = 0> {
3061   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3062                                    IsCommutable>;
3063
3064   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3065                                    IsCommutable>;
3066 }
3067
3068 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3069                                  SDNode OpNode, OpndItins itins, Predicate prd,
3070                                  bit IsCommutable = 0> {
3071   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3072                                    IsCommutable>;
3073
3074   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3075                                    IsCommutable>;
3076 }
3077
3078 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3079                                   bits<8> opc_d, bits<8> opc_q,
3080                                   string OpcodeStr, SDNode OpNode,
3081                                   OpndItins itins, bit IsCommutable = 0> {
3082   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3083                                     itins, HasAVX512, IsCommutable>,
3084               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3085                                     itins, HasBWI, IsCommutable>;
3086 }
3087
3088 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3089                             SDNode OpNode,X86VectorVTInfo _Src,
3090                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3091   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3092                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3093                             "$src2, $src1","$src1, $src2",
3094                             (_Dst.VT (OpNode
3095                                          (_Src.VT _Src.RC:$src1),
3096                                          (_Src.VT _Src.RC:$src2))),
3097                             itins.rr, IsCommutable>,
3098                             AVX512BIBase, EVEX_4V;
3099   let mayLoad = 1 in {
3100       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3101                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3102                             "$src2, $src1", "$src1, $src2",
3103                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3104                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3105                             itins.rm>,
3106                             AVX512BIBase, EVEX_4V;
3107
3108       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3109                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3110                         OpcodeStr,
3111                         "${src2}"##_Dst.BroadcastStr##", $src1",
3112                          "$src1, ${src2}"##_Dst.BroadcastStr,
3113                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3114                                      (_Dst.VT (X86VBroadcast
3115                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3116                         itins.rm>,
3117                         AVX512BIBase, EVEX_4V, EVEX_B;
3118   }
3119 }
3120
3121 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3122                                     SSE_INTALU_ITINS_P, 1>;
3123 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3124                                     SSE_INTALU_ITINS_P, 0>;
3125 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3126                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3127 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3128                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3129 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3130                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3131 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3132                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3133 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3134                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3135 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3136                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3137 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3138                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3139 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulh", mulhs, SSE_INTALU_ITINS_P,
3140                                     HasBWI, 1>;
3141 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhu", mulhu, SSE_INTMUL_ITINS_P,
3142                                     HasBWI, 1>;
3143 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrs", X86mulhrs, SSE_INTMUL_ITINS_P,
3144                                     HasBWI, 1>, T8PD;
3145 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3146                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3147
3148 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3149                             SDNode OpNode, bit IsCommutable = 0> {
3150
3151   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3152                                  v16i32_info, v8i64_info, IsCommutable>,
3153                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3154   let Predicates = [HasVLX] in {
3155     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3156                                       v8i32x_info, v4i64x_info, IsCommutable>,
3157                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3158     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3159                                       v4i32x_info, v2i64x_info, IsCommutable>,
3160                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3161   }
3162 }
3163
3164 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3165                    X86pmuldq, 1>,T8PD;
3166 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3167                    X86pmuludq, 1>;
3168
3169 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3170                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3171   let mayLoad = 1 in {
3172       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3173                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3174                         OpcodeStr,
3175                         "${src2}"##_Src.BroadcastStr##", $src1",
3176                          "$src1, ${src2}"##_Src.BroadcastStr,
3177                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3178                                      (_Src.VT (X86VBroadcast
3179                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3180                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3181   }
3182 }
3183
3184 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3185                             SDNode OpNode,X86VectorVTInfo _Src,
3186                             X86VectorVTInfo _Dst> {
3187   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3188                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3189                             "$src2, $src1","$src1, $src2",
3190                             (_Dst.VT (OpNode
3191                                          (_Src.VT _Src.RC:$src1),
3192                                          (_Src.VT _Src.RC:$src2)))>,
3193                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3194   let mayLoad = 1 in {
3195     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3196                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3197                           "$src2, $src1", "$src1, $src2",
3198                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3199                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3200                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3201   }
3202 }
3203
3204 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3205                                     SDNode OpNode> {
3206   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3207                                  v32i16_info>,
3208                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3209                                  v32i16_info>, EVEX_V512;
3210   let Predicates = [HasVLX] in {
3211     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3212                                      v16i16x_info>,
3213                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3214                                      v16i16x_info>, EVEX_V256;
3215     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3216                                      v8i16x_info>,
3217                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3218                                      v8i16x_info>, EVEX_V128;
3219   }
3220 }
3221 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3222                             SDNode OpNode> {
3223   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3224                                 v64i8_info>, EVEX_V512;
3225   let Predicates = [HasVLX] in {
3226     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3227                                     v32i8x_info>, EVEX_V256;
3228     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3229                                     v16i8x_info>, EVEX_V128;
3230   }
3231 }
3232
3233 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3234                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3235                             AVX512VLVectorVTInfo _Dst> {
3236   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3237                                 _Dst.info512>, EVEX_V512;
3238   let Predicates = [HasVLX] in {
3239     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3240                                      _Dst.info256>, EVEX_V256;
3241     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3242                                      _Dst.info128>, EVEX_V128;
3243   }
3244 }
3245
3246 let Predicates = [HasBWI] in {
3247   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3248   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3249   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3250   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3251
3252   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3253                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3254   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3255                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3256 }
3257
3258 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", smax,
3259                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3260 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", smax,
3261                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3262 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3263                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3264
3265 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", umax,
3266                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3267 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", umax,
3268                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3269 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3270                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3271
3272 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", smin,
3273                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3274 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", smin,
3275                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3276 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3277                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3278
3279 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", umin,
3280                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3281 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", umin,
3282                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3283 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3284                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3285
3286 //===----------------------------------------------------------------------===//
3287 // AVX-512 - Unpack Instructions
3288 //===----------------------------------------------------------------------===//
3289
3290 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3291                                    PatFrag mem_frag, RegisterClass RC,
3292                                    X86MemOperand x86memop, string asm,
3293                                    Domain d> {
3294     def rr : AVX512PI<opc, MRMSrcReg,
3295                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3296                 asm, [(set RC:$dst,
3297                            (vt (OpNode RC:$src1, RC:$src2)))],
3298                            d>, EVEX_4V;
3299     def rm : AVX512PI<opc, MRMSrcMem,
3300                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3301                 asm, [(set RC:$dst,
3302                        (vt (OpNode RC:$src1,
3303                             (bitconvert (mem_frag addr:$src2)))))],
3304                         d>, EVEX_4V;
3305 }
3306
3307 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3308       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3309       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3310 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3311       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3312       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3313 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3314       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3315       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3316 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3317       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3318       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3319
3320 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3321                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3322                         X86MemOperand x86memop> {
3323   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3324        (ins RC:$src1, RC:$src2),
3325        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3326        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3327        IIC_SSE_UNPCK>, EVEX_4V;
3328   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3329        (ins RC:$src1, x86memop:$src2),
3330        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3331        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3332                                      (bitconvert (memop_frag addr:$src2)))))],
3333                                      IIC_SSE_UNPCK>, EVEX_4V;
3334 }
3335 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3336                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3337                                 EVEX_CD8<32, CD8VF>;
3338 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3339                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3340                                 VEX_W, EVEX_CD8<64, CD8VF>;
3341 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3342                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3343                                 EVEX_CD8<32, CD8VF>;
3344 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3345                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3346                                 VEX_W, EVEX_CD8<64, CD8VF>;
3347 //===----------------------------------------------------------------------===//
3348 // AVX-512  Logical Instructions
3349 //===----------------------------------------------------------------------===//
3350
3351 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3352                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3353 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3354                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3355 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3356                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3357 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3358                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3359
3360 //===----------------------------------------------------------------------===//
3361 // AVX-512  FP arithmetic
3362 //===----------------------------------------------------------------------===//
3363 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3364                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3365                          bit IsCommutable> {
3366
3367   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3368                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3369                            "$src2, $src1", "$src1, $src2",
3370                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3371                            (i32 FROUND_CURRENT)),
3372                            itins.rr, IsCommutable>;
3373
3374   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3375                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3376                          "$src2, $src1", "$src1, $src2",
3377                          (VecNode (_.VT _.RC:$src1),
3378                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3379                            (i32 FROUND_CURRENT)),
3380                          itins.rm, IsCommutable>;
3381   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3382       Predicates = [HasAVX512] in {
3383   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3384                          (ins _.FRC:$src1, _.FRC:$src2),
3385                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3386                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3387                           itins.rr>;
3388   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3389                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3390                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3391                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3392                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3393   }
3394 }
3395
3396 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3397                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3398
3399   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3400                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3401                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3402                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3403                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3404                           EVEX_B, EVEX_RC;
3405 }
3406 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3407                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3408
3409   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3410                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3411                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3412                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3413                             (i32 FROUND_NO_EXC))>, EVEX_B;
3414 }
3415
3416 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3417                                   SDNode VecNode,
3418                                   SizeItins itins, bit IsCommutable> {
3419   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3420                               itins.s, IsCommutable>,
3421              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3422                               itins.s, IsCommutable>,
3423                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3424   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3425                               itins.d,                  IsCommutable>,
3426              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3427                               itins.d, IsCommutable>,
3428                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3429 }
3430
3431 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3432                                   SDNode VecNode,
3433                                   SizeItins itins, bit IsCommutable> {
3434   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3435                               itins.s, IsCommutable>,
3436              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3437                               itins.s, IsCommutable>,
3438                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3439   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3440                               itins.d,                  IsCommutable>,
3441              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3442                               itins.d, IsCommutable>,
3443                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3444 }
3445 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3446 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3447 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3448 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3449 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3450 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3451
3452 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3453                             X86VectorVTInfo _, bit IsCommutable> {
3454   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3455                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3456                   "$src2, $src1", "$src1, $src2",
3457                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3458   let mayLoad = 1 in {
3459     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3460                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3461                     "$src2, $src1", "$src1, $src2",
3462                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3463     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3464                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3465                      "${src2}"##_.BroadcastStr##", $src1",
3466                      "$src1, ${src2}"##_.BroadcastStr,
3467                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3468                                                 (_.ScalarLdFrag addr:$src2))))>,
3469                      EVEX_4V, EVEX_B;
3470   }//let mayLoad = 1
3471 }
3472
3473 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3474                             X86VectorVTInfo _> {
3475   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3476                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3477                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3478                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3479                   EVEX_4V, EVEX_B, EVEX_RC;
3480 }
3481
3482
3483 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3484                             X86VectorVTInfo _> {
3485   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3486                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3487                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3488                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3489                   EVEX_4V, EVEX_B;
3490 }
3491
3492 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3493                              bit IsCommutable = 0> {
3494   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3495                               IsCommutable>, EVEX_V512, PS,
3496                               EVEX_CD8<32, CD8VF>;
3497   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3498                               IsCommutable>, EVEX_V512, PD, VEX_W,
3499                               EVEX_CD8<64, CD8VF>;
3500
3501     // Define only if AVX512VL feature is present.
3502   let Predicates = [HasVLX] in {
3503     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3504                                    IsCommutable>, EVEX_V128, PS,
3505                                    EVEX_CD8<32, CD8VF>;
3506     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3507                                    IsCommutable>, EVEX_V256, PS,
3508                                    EVEX_CD8<32, CD8VF>;
3509     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3510                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3511                                    EVEX_CD8<64, CD8VF>;
3512     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3513                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3514                                    EVEX_CD8<64, CD8VF>;
3515   }
3516 }
3517
3518 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3519   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3520                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3521   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3522                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3523 }
3524
3525 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3526   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3527                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3528   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3529                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3530 }
3531
3532 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3533             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3534 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3535             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3536 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3537             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3538 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3539             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3540 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3541             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3542 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3543             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3544 let Predicates = [HasDQI] in {
3545   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3546   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3547   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3548   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3549 }
3550
3551 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3552                             X86VectorVTInfo _> {
3553   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3554                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3555                   "$src2, $src1", "$src1, $src2",
3556                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3557   let mayLoad = 1 in {
3558     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3559                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3560                     "$src2, $src1", "$src1, $src2",
3561                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3562     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3563                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3564                      "${src2}"##_.BroadcastStr##", $src1",
3565                      "$src1, ${src2}"##_.BroadcastStr,
3566                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3567                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3568                      EVEX_4V, EVEX_B;
3569   }//let mayLoad = 1
3570 }
3571
3572 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3573                             X86VectorVTInfo _> {
3574   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3575                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3576                   "$src2, $src1", "$src1, $src2",
3577                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3578   let mayLoad = 1 in {
3579     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3580                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3581                     "$src2, $src1", "$src1, $src2",
3582                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3583   }//let mayLoad = 1
3584 }
3585
3586 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3587   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3588              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3589                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3590   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3591              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3592                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3593   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3594                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3595                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3596   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3597                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3598                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3599
3600   // Define only if AVX512VL feature is present.
3601   let Predicates = [HasVLX] in {
3602     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3603                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3604     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3605                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3606     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3607                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3608     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3609                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3610   }
3611 }
3612 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3613
3614 //===----------------------------------------------------------------------===//
3615 // AVX-512  VPTESTM instructions
3616 //===----------------------------------------------------------------------===//
3617
3618 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3619                             X86VectorVTInfo _> {
3620   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3621                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3622                       "$src2, $src1", "$src1, $src2",
3623                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3624                     EVEX_4V;
3625   let mayLoad = 1 in
3626   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3627                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3628                        "$src2, $src1", "$src1, $src2",
3629                    (OpNode (_.VT _.RC:$src1),
3630                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3631                     EVEX_4V,
3632                    EVEX_CD8<_.EltSize, CD8VF>;
3633 }
3634
3635 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3636                             X86VectorVTInfo _> {
3637   let mayLoad = 1 in
3638   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3639                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3640                     "${src2}"##_.BroadcastStr##", $src1",
3641                     "$src1, ${src2}"##_.BroadcastStr,
3642                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3643                                                 (_.ScalarLdFrag addr:$src2))))>,
3644                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3645 }
3646 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3647                                   AVX512VLVectorVTInfo _> {
3648   let Predicates  = [HasAVX512] in
3649   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3650            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3651
3652   let Predicates = [HasAVX512, HasVLX] in {
3653   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3654               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3655   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3656               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3657   }
3658 }
3659
3660 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3661   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3662                                  avx512vl_i32_info>;
3663   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3664                                  avx512vl_i64_info>, VEX_W;
3665 }
3666
3667 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3668                                  SDNode OpNode> {
3669   let Predicates = [HasBWI] in {
3670   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3671               EVEX_V512, VEX_W;
3672   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3673               EVEX_V512;
3674   }
3675   let Predicates = [HasVLX, HasBWI] in {
3676
3677   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3678               EVEX_V256, VEX_W;
3679   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3680               EVEX_V128, VEX_W;
3681   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3682               EVEX_V256;
3683   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3684               EVEX_V128;
3685   }
3686 }
3687
3688 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3689                                    SDNode OpNode> :
3690   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3691   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3692
3693 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3694 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3695
3696 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3697                  (v16i32 VR512:$src2), (i16 -1))),
3698                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3699
3700 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3701                  (v8i64 VR512:$src2), (i8 -1))),
3702                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3703
3704 //===----------------------------------------------------------------------===//
3705 // AVX-512  Shift instructions
3706 //===----------------------------------------------------------------------===//
3707 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3708                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3709   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3710                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3711                       "$src2, $src1", "$src1, $src2",
3712                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3713                    SSE_INTSHIFT_ITINS_P.rr>;
3714   let mayLoad = 1 in
3715   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3716                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3717                        "$src2, $src1", "$src1, $src2",
3718                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3719                           (i8 imm:$src2))),
3720                    SSE_INTSHIFT_ITINS_P.rm>;
3721 }
3722
3723 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3724                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3725   let mayLoad = 1 in
3726   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3727                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3728       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3729      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3730      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3731 }
3732
3733 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3734                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3735    // src2 is always 128-bit
3736   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3737                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3738                       "$src2, $src1", "$src1, $src2",
3739                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3740                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3741   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3742                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3743                        "$src2, $src1", "$src1, $src2",
3744                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3745                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3746                    EVEX_4V;
3747 }
3748
3749 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3750                                   ValueType SrcVT, PatFrag bc_frag,
3751                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3752   let Predicates = [prd] in
3753   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3754                             VTInfo.info512>, EVEX_V512,
3755                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3756   let Predicates = [prd, HasVLX] in {
3757   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3758                             VTInfo.info256>, EVEX_V256,
3759                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3760   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3761                             VTInfo.info128>, EVEX_V128,
3762                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3763   }
3764 }
3765
3766 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3767                               string OpcodeStr, SDNode OpNode> {
3768   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3769                                  avx512vl_i32_info, HasAVX512>;
3770   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3771                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3772   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3773                                  avx512vl_i16_info, HasBWI>;
3774 }
3775
3776 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3777                                  string OpcodeStr, SDNode OpNode,
3778                                  AVX512VLVectorVTInfo VTInfo> {
3779   let Predicates = [HasAVX512] in
3780   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3781                               VTInfo.info512>,
3782              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3783                               VTInfo.info512>, EVEX_V512;
3784   let Predicates = [HasAVX512, HasVLX] in {
3785   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3786                               VTInfo.info256>,
3787              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3788                               VTInfo.info256>, EVEX_V256;
3789   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3790                               VTInfo.info128>,
3791              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3792                               VTInfo.info128>, EVEX_V128;
3793   }
3794 }
3795
3796 multiclass avx512_shift_rmi_w<bits<8> opcw,
3797                                  Format ImmFormR, Format ImmFormM,
3798                                  string OpcodeStr, SDNode OpNode> {
3799   let Predicates = [HasBWI] in
3800   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3801                                v32i16_info>, EVEX_V512;
3802   let Predicates = [HasVLX, HasBWI] in {
3803   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3804                                v16i16x_info>, EVEX_V256;
3805   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3806                                v8i16x_info>, EVEX_V128;
3807   }
3808 }
3809
3810 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3811                                  Format ImmFormR, Format ImmFormM,
3812                                  string OpcodeStr, SDNode OpNode> {
3813   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3814                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3815   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3816                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3817 }
3818
3819 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3820              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3821
3822 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3823              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3824
3825 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3826              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3827
3828 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3829 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3830
3831 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3832 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3833 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3834
3835 //===-------------------------------------------------------------------===//
3836 // Variable Bit Shifts
3837 //===-------------------------------------------------------------------===//
3838 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3839                             X86VectorVTInfo _> {
3840   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3841                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3842                       "$src2, $src1", "$src1, $src2",
3843                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3844                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3845   let mayLoad = 1 in
3846   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3847                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3848                        "$src2, $src1", "$src1, $src2",
3849                    (_.VT (OpNode _.RC:$src1,
3850                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3851                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3852                    EVEX_CD8<_.EltSize, CD8VF>;
3853 }
3854
3855 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3856                             X86VectorVTInfo _> {
3857   let mayLoad = 1 in
3858   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3859                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3860                     "${src2}"##_.BroadcastStr##", $src1",
3861                     "$src1, ${src2}"##_.BroadcastStr,
3862                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3863                                                 (_.ScalarLdFrag addr:$src2))))),
3864                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3865                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3866 }
3867 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3868                                   AVX512VLVectorVTInfo _> {
3869   let Predicates  = [HasAVX512] in
3870   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3871            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3872
3873   let Predicates = [HasAVX512, HasVLX] in {
3874   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3875               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3876   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3877               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3878   }
3879 }
3880
3881 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3882                                  SDNode OpNode> {
3883   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3884                                  avx512vl_i32_info>;
3885   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3886                                  avx512vl_i64_info>, VEX_W;
3887 }
3888
3889 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3890                                  SDNode OpNode> {
3891   let Predicates = [HasBWI] in
3892   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3893               EVEX_V512, VEX_W;
3894   let Predicates = [HasVLX, HasBWI] in {
3895
3896   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3897               EVEX_V256, VEX_W;
3898   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3899               EVEX_V128, VEX_W;
3900   }
3901 }
3902
3903 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3904               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3905 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3906               avx512_var_shift_w<0x11, "vpsravw", sra>;
3907 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3908               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3909 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3910 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3911
3912 //===-------------------------------------------------------------------===//
3913 // 1-src variable permutation VPERMW/D/Q
3914 //===-------------------------------------------------------------------===//
3915 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3916                                   AVX512VLVectorVTInfo _> {
3917   let Predicates  = [HasAVX512] in
3918   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3919            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3920
3921   let Predicates = [HasAVX512, HasVLX] in
3922   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3923               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3924 }
3925
3926 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3927                                  string OpcodeStr, SDNode OpNode,
3928                                  AVX512VLVectorVTInfo VTInfo> {
3929   let Predicates = [HasAVX512] in
3930   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3931                               VTInfo.info512>,
3932              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3933                               VTInfo.info512>, EVEX_V512;
3934   let Predicates = [HasAVX512, HasVLX] in
3935   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3936                               VTInfo.info256>,
3937              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3938                               VTInfo.info256>, EVEX_V256;
3939 }
3940
3941
3942 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
3943
3944 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
3945                                     avx512vl_i32_info>;
3946 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
3947                                     avx512vl_i64_info>, VEX_W;
3948 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
3949                                     avx512vl_f32_info>;
3950 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
3951                                     avx512vl_f64_info>, VEX_W;
3952
3953 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
3954                              X86VPermi, avx512vl_i64_info>,
3955                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3956 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
3957                              X86VPermi, avx512vl_f64_info>,
3958                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3959
3960 //===----------------------------------------------------------------------===//
3961 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
3962 //===----------------------------------------------------------------------===//
3963
3964 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
3965                              X86PShufd, avx512vl_i32_info>,
3966                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
3967 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
3968                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
3969 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
3970                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
3971
3972 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3973   let Predicates = [HasBWI] in
3974   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
3975
3976   let Predicates = [HasVLX, HasBWI] in {
3977   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
3978   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
3979   }
3980 }
3981
3982 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
3983
3984 //===----------------------------------------------------------------------===//
3985 // AVX-512 - MOVDDUP
3986 //===----------------------------------------------------------------------===//
3987
3988 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3989                         X86MemOperand x86memop, PatFrag memop_frag> {
3990 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3991                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3992                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3993 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3994                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3995                     [(set RC:$dst,
3996                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3997 }
3998
3999 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
4000                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
4001 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
4002           (VMOVDDUPZrm addr:$src)>;
4003
4004 //===---------------------------------------------------------------------===//
4005 // Replicate Single FP - MOVSHDUP and MOVSLDUP
4006 //===---------------------------------------------------------------------===//
4007 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4008                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4009                               X86MemOperand x86memop> {
4010   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4011                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4012                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
4013   let mayLoad = 1 in
4014   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4015                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4016                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
4017 }
4018
4019 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4020                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4021                        EVEX_CD8<32, CD8VF>;
4022 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4023                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4024                        EVEX_CD8<32, CD8VF>;
4025
4026 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
4027 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
4028            (VMOVSHDUPZrm addr:$src)>;
4029 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
4030 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
4031            (VMOVSLDUPZrm addr:$src)>;
4032
4033 //===----------------------------------------------------------------------===//
4034 // Move Low to High and High to Low packed FP Instructions
4035 //===----------------------------------------------------------------------===//
4036 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4037           (ins VR128X:$src1, VR128X:$src2),
4038           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4039           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4040            IIC_SSE_MOV_LH>, EVEX_4V;
4041 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4042           (ins VR128X:$src1, VR128X:$src2),
4043           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4044           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4045           IIC_SSE_MOV_LH>, EVEX_4V;
4046
4047 let Predicates = [HasAVX512] in {
4048   // MOVLHPS patterns
4049   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4050             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4051   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4052             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4053
4054   // MOVHLPS patterns
4055   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4056             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4057 }
4058
4059 //===----------------------------------------------------------------------===//
4060 // FMA - Fused Multiply Operations
4061 //
4062
4063 let Constraints = "$src1 = $dst" in {
4064 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4065                                                             X86VectorVTInfo _> {
4066   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4067           (ins _.RC:$src2, _.RC:$src3),
4068           OpcodeStr, "$src3, $src2", "$src2, $src3",
4069           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4070          AVX512FMA3Base;
4071
4072   let mayLoad = 1 in {
4073     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4074             (ins _.RC:$src2, _.MemOp:$src3),
4075             OpcodeStr, "$src3, $src2", "$src2, $src3",
4076             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4077             AVX512FMA3Base;
4078
4079     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4080               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4081               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4082               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4083               (OpNode _.RC:$src1,
4084                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4085               AVX512FMA3Base, EVEX_B;
4086   }
4087 }
4088
4089 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4090                                                             X86VectorVTInfo _> {
4091   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4092           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4093           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4094           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4095           AVX512FMA3Base, EVEX_B, EVEX_RC;
4096 }
4097 } // Constraints = "$src1 = $dst"
4098
4099 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4100                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4101   let Predicates = [HasAVX512] in {
4102     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4103                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4104                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4105   }
4106   let Predicates = [HasVLX, HasAVX512] in {
4107     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4108                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4109     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4110                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4111   }
4112 }
4113
4114 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4115                                                             SDNode OpNodeRnd > {
4116     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4117                                       avx512vl_f32_info>;
4118     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4119                                       avx512vl_f64_info>, VEX_W;
4120 }
4121
4122 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4123 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4124 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4125 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4126 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4127 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4128
4129
4130 let Constraints = "$src1 = $dst" in {
4131 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4132                                                             X86VectorVTInfo _> {
4133   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4134           (ins _.RC:$src2, _.RC:$src3),
4135           OpcodeStr, "$src3, $src2", "$src2, $src3",
4136           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4137          AVX512FMA3Base;
4138
4139   let mayLoad = 1 in {
4140     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4141             (ins _.RC:$src2, _.MemOp:$src3),
4142             OpcodeStr, "$src3, $src2", "$src2, $src3",
4143             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4144            AVX512FMA3Base;
4145
4146     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4147            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4148            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4149            "$src2, ${src3}"##_.BroadcastStr,
4150            (_.VT (OpNode _.RC:$src2,
4151                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4152                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4153   }
4154 }
4155
4156 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4157                                                             X86VectorVTInfo _> {
4158   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4159           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4160           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4161           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4162           AVX512FMA3Base, EVEX_B, EVEX_RC;
4163 }
4164 } // Constraints = "$src1 = $dst"
4165
4166 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4167                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4168   let Predicates = [HasAVX512] in {
4169     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4170                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4171                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4172   }
4173   let Predicates = [HasVLX, HasAVX512] in {
4174     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4175                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4176     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4177                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4178   }
4179 }
4180
4181 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4182                                                             SDNode OpNodeRnd > {
4183     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4184                                       avx512vl_f32_info>;
4185     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4186                                       avx512vl_f64_info>, VEX_W;
4187 }
4188
4189 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4190 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4191 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4192 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4193 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4194 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4195
4196 let Constraints = "$src1 = $dst" in {
4197 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4198                                                             X86VectorVTInfo _> {
4199   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4200           (ins _.RC:$src3, _.RC:$src2),
4201           OpcodeStr, "$src2, $src3", "$src3, $src2",
4202           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4203          AVX512FMA3Base;
4204
4205   let mayLoad = 1 in {
4206     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4207             (ins _.RC:$src3, _.MemOp:$src2),
4208             OpcodeStr, "$src2, $src3", "$src3, $src2",
4209             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4210            AVX512FMA3Base;
4211
4212     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4213            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4214            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4215            "$src3, ${src2}"##_.BroadcastStr,
4216            (_.VT (OpNode _.RC:$src1,
4217                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4218                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4219   }
4220 }
4221
4222 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4223                                                             X86VectorVTInfo _> {
4224   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4225           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4226           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4227           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4228           AVX512FMA3Base, EVEX_B, EVEX_RC;
4229 }
4230 } // Constraints = "$src1 = $dst"
4231
4232 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4233                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4234   let Predicates = [HasAVX512] in {
4235     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4236                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4237                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4238   }
4239   let Predicates = [HasVLX, HasAVX512] in {
4240     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4241                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4242     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4243                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4244   }
4245 }
4246
4247 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4248                                                             SDNode OpNodeRnd > {
4249     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4250                                       avx512vl_f32_info>;
4251     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4252                                       avx512vl_f64_info>, VEX_W;
4253 }
4254
4255 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4256 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4257 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4258 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4259 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4260 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4261
4262 // Scalar FMA
4263 let Constraints = "$src1 = $dst" in {
4264 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4265                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4266                                                         dag RHS_r, dag RHS_m > {
4267   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4268           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4269           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4270
4271   let mayLoad = 1 in
4272     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4273             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4274             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4275
4276   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4277          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4278          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4279                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4280
4281   let isCodeGenOnly = 1 in {
4282     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4283                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4284                      !strconcat(OpcodeStr,
4285                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4286                      [RHS_r]>;
4287     let mayLoad = 1 in
4288       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4289                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4290                       !strconcat(OpcodeStr,
4291                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4292                       [RHS_m]>;
4293   }// isCodeGenOnly = 1
4294 }
4295 }// Constraints = "$src1 = $dst"
4296
4297 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4298          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4299                                                                   string SUFF> {
4300
4301   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4302                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4303                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4304                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4305                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4306                          (i32 imm:$rc))),
4307                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4308                          _.FRC:$src3))),
4309                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4310                          (_.ScalarLdFrag addr:$src3))))>;
4311
4312   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4313                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4314                 (_.VT (OpNode _.RC:$src2,
4315                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4316                               _.RC:$src1)),
4317                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4318                                   (i32 imm:$rc))),
4319                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4320                                           _.FRC:$src1))),
4321                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4322                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4323
4324   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4325                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4326                 (_.VT (OpNode _.RC:$src1,
4327                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4328                               _.RC:$src2)),
4329                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4330                          (i32 imm:$rc))),
4331                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4332                          _.FRC:$src2))),
4333                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4334                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4335 }
4336
4337 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4338                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4339   let Predicates = [HasAVX512] in {
4340     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4341                                    OpNodeRnd, f32x_info, "SS">,
4342                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4343     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4344                                    OpNodeRnd, f64x_info, "SD">,
4345                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4346   }
4347 }
4348
4349 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4350 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4351 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4352 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4353
4354 //===----------------------------------------------------------------------===//
4355 // AVX-512  Scalar convert from sign integer to float/double
4356 //===----------------------------------------------------------------------===//
4357
4358 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4359                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4360                     PatFrag ld_frag, string asm> {
4361   let hasSideEffects = 0 in {
4362     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4363               (ins DstVT.FRC:$src1, SrcRC:$src),
4364               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4365               EVEX_4V;
4366     let mayLoad = 1 in
4367       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4368               (ins DstVT.FRC:$src1, x86memop:$src),
4369               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4370               EVEX_4V;
4371   } // hasSideEffects = 0
4372   let isCodeGenOnly = 1 in {
4373     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4374                   (ins DstVT.RC:$src1, SrcRC:$src2),
4375                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4376                   [(set DstVT.RC:$dst,
4377                         (OpNode (DstVT.VT DstVT.RC:$src1),
4378                                  SrcRC:$src2,
4379                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4380
4381     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4382                   (ins DstVT.RC:$src1, x86memop:$src2),
4383                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4384                   [(set DstVT.RC:$dst,
4385                         (OpNode (DstVT.VT DstVT.RC:$src1),
4386                                  (ld_frag addr:$src2),
4387                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4388   }//isCodeGenOnly = 1
4389 }
4390
4391 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4392                     X86VectorVTInfo DstVT, string asm> {
4393   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4394               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4395               !strconcat(asm,
4396                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4397               [(set DstVT.RC:$dst,
4398                     (OpNode (DstVT.VT DstVT.RC:$src1),
4399                              SrcRC:$src2,
4400                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4401 }
4402
4403 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4404                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4405                     PatFrag ld_frag, string asm> {
4406   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4407               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4408                         VEX_LIG;
4409 }
4410
4411 let Predicates = [HasAVX512] in {
4412 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4413                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4414                                  XS, EVEX_CD8<32, CD8VT1>;
4415 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4416                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4417                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4418 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4419                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4420                                  XD, EVEX_CD8<32, CD8VT1>;
4421 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4422                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4423                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4424
4425 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4426           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4427 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4428           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4429 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4430           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4431 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4432           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4433
4434 def : Pat<(f32 (sint_to_fp GR32:$src)),
4435           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4436 def : Pat<(f32 (sint_to_fp GR64:$src)),
4437           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4438 def : Pat<(f64 (sint_to_fp GR32:$src)),
4439           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4440 def : Pat<(f64 (sint_to_fp GR64:$src)),
4441           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4442
4443 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4444                                   v4f32x_info, i32mem, loadi32,
4445                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4446 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4447                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4448                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4449 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4450                                   i32mem, loadi32, "cvtusi2sd{l}">,
4451                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4452 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4453                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4454                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4455
4456 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4457           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4458 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4459           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4460 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4461           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4462 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4463           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4464
4465 def : Pat<(f32 (uint_to_fp GR32:$src)),
4466           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4467 def : Pat<(f32 (uint_to_fp GR64:$src)),
4468           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4469 def : Pat<(f64 (uint_to_fp GR32:$src)),
4470           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4471 def : Pat<(f64 (uint_to_fp GR64:$src)),
4472           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4473 }
4474
4475 //===----------------------------------------------------------------------===//
4476 // AVX-512  Scalar convert from float/double to integer
4477 //===----------------------------------------------------------------------===//
4478 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4479                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4480                           string asm> {
4481 let hasSideEffects = 0 in {
4482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4483               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4484               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4485               Requires<[HasAVX512]>;
4486   let mayLoad = 1 in
4487   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4488               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4489               Requires<[HasAVX512]>;
4490 } // hasSideEffects = 0
4491 }
4492 let Predicates = [HasAVX512] in {
4493 // Convert float/double to signed/unsigned int 32/64
4494 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4495                                    ssmem, sse_load_f32, "cvtss2si">,
4496                                    XS, EVEX_CD8<32, CD8VT1>;
4497 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4498                                    ssmem, sse_load_f32, "cvtss2si">,
4499                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4500 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4501                                    ssmem, sse_load_f32, "cvtss2usi">,
4502                                    XS, EVEX_CD8<32, CD8VT1>;
4503 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4504                                    int_x86_avx512_cvtss2usi64, ssmem,
4505                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4506                                    EVEX_CD8<32, CD8VT1>;
4507 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4508                                    sdmem, sse_load_f64, "cvtsd2si">,
4509                                    XD, EVEX_CD8<64, CD8VT1>;
4510 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4511                                    sdmem, sse_load_f64, "cvtsd2si">,
4512                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4513 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4514                                    sdmem, sse_load_f64, "cvtsd2usi">,
4515                                    XD, EVEX_CD8<64, CD8VT1>;
4516 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4517                                    int_x86_avx512_cvtsd2usi64, sdmem,
4518                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4519                                    EVEX_CD8<64, CD8VT1>;
4520
4521 let isCodeGenOnly = 1 in {
4522   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4523             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4524             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4525   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4526             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4527             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4528   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4529             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4530             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4531   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4532             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4533             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4534
4535   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4536             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4537             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4538 } // isCodeGenOnly = 1
4539
4540 // Convert float/double to signed/unsigned int 32/64 with truncation
4541 let isCodeGenOnly = 1 in {
4542   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4543                                      ssmem, sse_load_f32, "cvttss2si">,
4544                                      XS, EVEX_CD8<32, CD8VT1>;
4545   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4546                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4547                                      "cvttss2si">, XS, VEX_W,
4548                                      EVEX_CD8<32, CD8VT1>;
4549   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4550                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4551                                      EVEX_CD8<64, CD8VT1>;
4552   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4553                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4554                                      "cvttsd2si">, XD, VEX_W,
4555                                      EVEX_CD8<64, CD8VT1>;
4556   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4557                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4558                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4559   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4560                                      int_x86_avx512_cvttss2usi64, ssmem,
4561                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4562                                      EVEX_CD8<32, CD8VT1>;
4563   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4564                                      int_x86_avx512_cvttsd2usi,
4565                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4566                                      EVEX_CD8<64, CD8VT1>;
4567   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4568                                      int_x86_avx512_cvttsd2usi64, sdmem,
4569                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4570                                      EVEX_CD8<64, CD8VT1>;
4571 } // isCodeGenOnly = 1
4572
4573 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4574                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4575                          string asm> {
4576   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4577               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4578               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4579   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4580               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4581               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4582 }
4583
4584 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4585                                   loadf32, "cvttss2si">, XS,
4586                                   EVEX_CD8<32, CD8VT1>;
4587 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4588                                   loadf32, "cvttss2usi">, XS,
4589                                   EVEX_CD8<32, CD8VT1>;
4590 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4591                                   loadf32, "cvttss2si">, XS, VEX_W,
4592                                   EVEX_CD8<32, CD8VT1>;
4593 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4594                                   loadf32, "cvttss2usi">, XS, VEX_W,
4595                                   EVEX_CD8<32, CD8VT1>;
4596 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4597                                   loadf64, "cvttsd2si">, XD,
4598                                   EVEX_CD8<64, CD8VT1>;
4599 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4600                                   loadf64, "cvttsd2usi">, XD,
4601                                   EVEX_CD8<64, CD8VT1>;
4602 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4603                                   loadf64, "cvttsd2si">, XD, VEX_W,
4604                                   EVEX_CD8<64, CD8VT1>;
4605 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4606                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4607                                   EVEX_CD8<64, CD8VT1>;
4608 } // HasAVX512
4609 //===----------------------------------------------------------------------===//
4610 // AVX-512  Convert form float to double and back
4611 //===----------------------------------------------------------------------===//
4612 let hasSideEffects = 0 in {
4613 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4614                     (ins FR32X:$src1, FR32X:$src2),
4615                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4616                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4617 let mayLoad = 1 in
4618 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4619                     (ins FR32X:$src1, f32mem:$src2),
4620                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4621                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4622                     EVEX_CD8<32, CD8VT1>;
4623
4624 // Convert scalar double to scalar single
4625 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4626                       (ins FR64X:$src1, FR64X:$src2),
4627                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4628                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4629 let mayLoad = 1 in
4630 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4631                       (ins FR64X:$src1, f64mem:$src2),
4632                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4633                       []>, EVEX_4V, VEX_LIG, VEX_W,
4634                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4635 }
4636
4637 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4638       Requires<[HasAVX512]>;
4639 def : Pat<(fextend (loadf32 addr:$src)),
4640     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4641
4642 def : Pat<(extloadf32 addr:$src),
4643     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4644       Requires<[HasAVX512, OptForSize]>;
4645
4646 def : Pat<(extloadf32 addr:$src),
4647     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4648     Requires<[HasAVX512, OptForSpeed]>;
4649
4650 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4651            Requires<[HasAVX512]>;
4652
4653 //===----------------------------------------------------------------------===//
4654 // AVX-512  Vector convert from signed/unsigned integer to float/double
4655 //          and from float/double to signed/unsigned integer
4656 //===----------------------------------------------------------------------===//
4657
4658 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4659                          X86VectorVTInfo _Src, SDNode OpNode,
4660                          string Broadcast = _.BroadcastStr,
4661                          string Alias = ""> {
4662
4663   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4664                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4665                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4666
4667   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4668                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4669                          (_.VT (OpNode (_Src.VT
4670                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4671
4672   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4673                          (ins _Src.MemOp:$src), OpcodeStr,
4674                          "${src}"##Broadcast, "${src}"##Broadcast,
4675                          (_.VT (OpNode (_Src.VT
4676                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4677                             ))>, EVEX, EVEX_B;
4678 }
4679 // Coversion with SAE - suppress all exceptions
4680 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4681                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4682   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4683                         (ins _Src.RC:$src), OpcodeStr,
4684                         "{sae}, $src", "$src, {sae}",
4685                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4686                                (i32 FROUND_NO_EXC)))>,
4687                         EVEX, EVEX_B;
4688 }
4689
4690 // Conversion with rounding control (RC)
4691 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4692                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4693   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4694                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4695                         "$rc, $src", "$src, $rc",
4696                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4697                         EVEX, EVEX_B, EVEX_RC;
4698 }
4699
4700 // Extend Float to Double
4701 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4702   let Predicates = [HasAVX512] in {
4703     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4704              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4705                                 X86vfpextRnd>, EVEX_V512;
4706   }
4707   let Predicates = [HasVLX] in {
4708     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4709                                X86vfpext, "{1to2}">, EVEX_V128;
4710     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4711                                      EVEX_V256;
4712   }
4713 }
4714
4715 // Truncate Double to Float
4716 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4717   let Predicates = [HasAVX512] in {
4718     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4719              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4720                                X86vfproundRnd>, EVEX_V512;
4721   }
4722   let Predicates = [HasVLX] in {
4723     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4724                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4725     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4726                                "{1to4}", "{y}">, EVEX_V256;
4727   }
4728 }
4729
4730 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4731                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4732 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4733                                   PS, EVEX_CD8<32, CD8VH>;
4734
4735 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4736             (VCVTPS2PDZrm addr:$src)>;
4737
4738 let Predicates = [HasVLX] in {
4739   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4740               (VCVTPS2PDZ256rm addr:$src)>;
4741 }
4742
4743 // Convert Signed/Unsigned Doubleword to Double
4744 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4745                            SDNode OpNode128> {
4746   // No rounding in this op
4747   let Predicates = [HasAVX512] in
4748     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
4749                                      EVEX_V512;
4750
4751   let Predicates = [HasVLX] in {
4752     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
4753                                      OpNode128, "{1to2}">, EVEX_V128;
4754     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
4755                                      EVEX_V256;
4756   }
4757 }
4758
4759 // Convert Signed/Unsigned Doubleword to Float
4760 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
4761                            SDNode OpNodeRnd> {
4762   let Predicates = [HasAVX512] in
4763     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
4764              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
4765                                OpNodeRnd>, EVEX_V512;
4766
4767   let Predicates = [HasVLX] in {
4768     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
4769                                      EVEX_V128;
4770     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
4771                                      EVEX_V256;
4772   }
4773 }
4774
4775 // Convert Float to Signed/Unsigned Doubleword with truncation
4776 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
4777                                   SDNode OpNode, SDNode OpNodeRnd> {
4778   let Predicates = [HasAVX512] in {
4779     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4780              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
4781                                 OpNodeRnd>, EVEX_V512;
4782   }
4783   let Predicates = [HasVLX] in {
4784     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4785                                      EVEX_V128;
4786     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4787                                      EVEX_V256;
4788   }
4789 }
4790
4791 // Convert Float to Signed/Unsigned Doubleword
4792 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
4793                                   SDNode OpNode, SDNode OpNodeRnd> {
4794   let Predicates = [HasAVX512] in {
4795     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4796              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
4797                                 OpNodeRnd>, EVEX_V512;
4798   }
4799   let Predicates = [HasVLX] in {
4800     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4801                                      EVEX_V128;
4802     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4803                                      EVEX_V256;
4804   }
4805 }
4806
4807 // Convert Double to Signed/Unsigned Doubleword with truncation
4808 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
4809                                   SDNode OpNode, SDNode OpNodeRnd> {
4810   let Predicates = [HasAVX512] in {
4811     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4812              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
4813                                 OpNodeRnd>, EVEX_V512;
4814   }
4815   let Predicates = [HasVLX] in {
4816     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4817     // memory forms of these instructions in Asm Parcer. They have the same
4818     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4819     // due to the same reason.
4820     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4821                                "{1to2}", "{x}">, EVEX_V128;
4822     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4823                                "{1to4}", "{y}">, EVEX_V256;
4824   }
4825 }
4826
4827 // Convert Double to Signed/Unsigned Doubleword
4828 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
4829                                   SDNode OpNode, SDNode OpNodeRnd> {
4830   let Predicates = [HasAVX512] in {
4831     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4832              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
4833                                OpNodeRnd>, EVEX_V512;
4834   }
4835   let Predicates = [HasVLX] in {
4836     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4837     // memory forms of these instructions in Asm Parcer. They have the same
4838     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4839     // due to the same reason.
4840     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4841                                "{1to2}", "{x}">, EVEX_V128;
4842     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4843                                "{1to4}", "{y}">, EVEX_V256;
4844   }
4845 }
4846
4847 // Convert Double to Signed/Unsigned Quardword
4848 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
4849                                   SDNode OpNode, SDNode OpNodeRnd> {
4850   let Predicates = [HasDQI] in {
4851     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4852              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
4853                                OpNodeRnd>, EVEX_V512;
4854   }
4855   let Predicates = [HasDQI, HasVLX] in {
4856     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4857                                EVEX_V128;
4858     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4859                                EVEX_V256;
4860   }
4861 }
4862
4863 // Convert Double to Signed/Unsigned Quardword with truncation
4864 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
4865                                   SDNode OpNode, SDNode OpNodeRnd> {
4866   let Predicates = [HasDQI] in {
4867     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4868              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
4869                                OpNodeRnd>, EVEX_V512;
4870   }
4871   let Predicates = [HasDQI, HasVLX] in {
4872     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4873                                EVEX_V128;
4874     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4875                                EVEX_V256;
4876   }
4877 }
4878
4879 // Convert Signed/Unsigned Quardword to Double
4880 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
4881                                   SDNode OpNode, SDNode OpNodeRnd> {
4882   let Predicates = [HasDQI] in {
4883     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
4884              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
4885                                OpNodeRnd>, EVEX_V512;
4886   }
4887   let Predicates = [HasDQI, HasVLX] in {
4888     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
4889                                EVEX_V128;
4890     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
4891                                EVEX_V256;
4892   }
4893 }
4894
4895 // Convert Float to Signed/Unsigned Quardword
4896 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
4897                                   SDNode OpNode, SDNode OpNodeRnd> {
4898   let Predicates = [HasDQI] in {
4899     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4900              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
4901                                OpNodeRnd>, EVEX_V512;
4902   }
4903   let Predicates = [HasDQI, HasVLX] in {
4904     // Explicitly specified broadcast string, since we take only 2 elements
4905     // from v4f32x_info source
4906     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4907                                "{1to2}">, EVEX_V128;
4908     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4909                                EVEX_V256;
4910   }
4911 }
4912
4913 // Convert Float to Signed/Unsigned Quardword with truncation
4914 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
4915                                   SDNode OpNode, SDNode OpNodeRnd> {
4916   let Predicates = [HasDQI] in {
4917     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4918              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
4919                                OpNodeRnd>, EVEX_V512;
4920   }
4921   let Predicates = [HasDQI, HasVLX] in {
4922     // Explicitly specified broadcast string, since we take only 2 elements
4923     // from v4f32x_info source
4924     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4925                                "{1to2}">, EVEX_V128;
4926     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4927                                EVEX_V256;
4928   }
4929 }
4930
4931 // Convert Signed/Unsigned Quardword to Float
4932 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
4933                                   SDNode OpNode, SDNode OpNodeRnd> {
4934   let Predicates = [HasDQI] in {
4935     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
4936              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
4937                                OpNodeRnd>, EVEX_V512;
4938   }
4939   let Predicates = [HasDQI, HasVLX] in {
4940     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4941     // memory forms of these instructions in Asm Parcer. They have the same
4942     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4943     // due to the same reason.
4944     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
4945                                "{1to2}", "{x}">, EVEX_V128;
4946     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
4947                                "{1to4}", "{y}">, EVEX_V256;
4948   }
4949 }
4950
4951 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
4952                                 EVEX_CD8<32, CD8VH>;
4953
4954 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
4955                                 X86VSintToFpRnd>,
4956                                 PS, EVEX_CD8<32, CD8VF>;
4957
4958 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
4959                                 X86VFpToSintRnd>,
4960                                 XS, EVEX_CD8<32, CD8VF>;
4961
4962 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
4963                                  X86VFpToSintRnd>,
4964                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
4965
4966 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
4967                                  X86VFpToUintRnd>, PS,
4968                                  EVEX_CD8<32, CD8VF>;
4969
4970 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
4971                                  X86VFpToUintRnd>, PS, VEX_W,
4972                                  EVEX_CD8<64, CD8VF>;
4973
4974 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
4975                                  XS, EVEX_CD8<32, CD8VH>;
4976
4977 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
4978                                  X86VUintToFpRnd>, XD,
4979                                  EVEX_CD8<32, CD8VF>;
4980
4981 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
4982                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
4983
4984 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
4985                                  X86cvtpd2IntRnd>, XD, VEX_W,
4986                                  EVEX_CD8<64, CD8VF>;
4987
4988 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
4989                                  X86cvtps2UIntRnd>,
4990                                  PS, EVEX_CD8<32, CD8VF>;
4991 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
4992                                  X86cvtpd2UIntRnd>, VEX_W,
4993                                  PS, EVEX_CD8<64, CD8VF>;
4994
4995 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
4996                                  X86cvtpd2IntRnd>, VEX_W,
4997                                  PD, EVEX_CD8<64, CD8VF>;
4998
4999 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5000                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5001
5002 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5003                                  X86cvtpd2UIntRnd>, VEX_W,
5004                                  PD, EVEX_CD8<64, CD8VF>;
5005
5006 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5007                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5008
5009 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5010                                  X86VFpToSlongRnd>, VEX_W,
5011                                  PD, EVEX_CD8<64, CD8VF>;
5012
5013 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5014                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5015
5016 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5017                                  X86VFpToUlongRnd>, VEX_W,
5018                                  PD, EVEX_CD8<64, CD8VF>;
5019
5020 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5021                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5022
5023 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5024                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5025
5026 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5027                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5028
5029 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5030                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5031
5032 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5033                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5034
5035 let Predicates = [NoVLX] in {
5036 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5037           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5038            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5039
5040 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5041           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5042            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5043
5044 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5045           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5046            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5047
5048 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5049           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5050            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5051
5052 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5053           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5054            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5055 }
5056
5057 let Predicates = [HasAVX512] in {
5058   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5059             (VCVTPD2PSZrm addr:$src)>;
5060   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5061             (VCVTPS2PDZrm addr:$src)>;
5062 }
5063
5064 //===----------------------------------------------------------------------===//
5065 // Half precision conversion instructions
5066 //===----------------------------------------------------------------------===//
5067 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5068                              X86MemOperand x86memop> {
5069   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5070              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5071              []>, EVEX;
5072   let hasSideEffects = 0, mayLoad = 1 in
5073   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5074              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5075 }
5076
5077 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5078                              X86MemOperand x86memop> {
5079   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5080                (ins srcRC:$src1, i32u8imm:$src2),
5081                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5082                []>, EVEX;
5083   let hasSideEffects = 0, mayStore = 1 in
5084   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5085                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5086                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5087 }
5088
5089 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5090                                     EVEX_CD8<32, CD8VH>;
5091 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5092                                     EVEX_CD8<32, CD8VH>;
5093
5094 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5095            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5096            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5097
5098 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5099            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5100            (VCVTPH2PSZrr VR256X:$src)>;
5101
5102 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5103   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5104                                  "ucomiss">, PS, EVEX, VEX_LIG,
5105                                  EVEX_CD8<32, CD8VT1>;
5106   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5107                                   "ucomisd">, PD, EVEX,
5108                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5109   let Pattern = []<dag> in {
5110     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
5111                                    "comiss">, PS, EVEX, VEX_LIG,
5112                                    EVEX_CD8<32, CD8VT1>;
5113     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
5114                                    "comisd">, PD, EVEX,
5115                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5116   }
5117   let isCodeGenOnly = 1 in {
5118     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5119                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5120                               EVEX_CD8<32, CD8VT1>;
5121     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5122                               load, "ucomisd">, PD, EVEX,
5123                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5124
5125     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5126                               load, "comiss">, PS, EVEX, VEX_LIG,
5127                               EVEX_CD8<32, CD8VT1>;
5128     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5129                               load, "comisd">, PD, EVEX,
5130                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5131   }
5132 }
5133
5134 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5135 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
5136                             X86MemOperand x86memop> {
5137   let hasSideEffects = 0 in {
5138   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5139                (ins RC:$src1, RC:$src2),
5140                !strconcat(OpcodeStr,
5141                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5142   let mayLoad = 1 in {
5143   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5144                (ins RC:$src1, x86memop:$src2),
5145                !strconcat(OpcodeStr,
5146                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5147   }
5148 }
5149 }
5150
5151 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
5152                   EVEX_CD8<32, CD8VT1>;
5153 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
5154                   VEX_W, EVEX_CD8<64, CD8VT1>;
5155 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
5156                   EVEX_CD8<32, CD8VT1>;
5157 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
5158                   VEX_W, EVEX_CD8<64, CD8VT1>;
5159
5160 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
5161               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5162            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5163                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5164
5165 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
5166               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5167            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5168                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5169
5170 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
5171               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5172            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5173                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5174
5175 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
5176               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5177            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5178                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5179
5180 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5181 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5182                          X86VectorVTInfo _> {
5183   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5184                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5185                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5186   let mayLoad = 1 in {
5187     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5188                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5189                            (OpNode (_.FloatVT
5190                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5191     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5192                             (ins _.ScalarMemOp:$src), OpcodeStr,
5193                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5194                             (OpNode (_.FloatVT
5195                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5196                             EVEX, T8PD, EVEX_B;
5197   }
5198 }
5199
5200 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5201   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5202                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5203   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5204                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5205
5206   // Define only if AVX512VL feature is present.
5207   let Predicates = [HasVLX] in {
5208     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5209                                 OpNode, v4f32x_info>,
5210                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5211     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5212                                 OpNode, v8f32x_info>,
5213                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5214     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5215                                 OpNode, v2f64x_info>,
5216                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5217     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5218                                 OpNode, v4f64x_info>,
5219                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5220   }
5221 }
5222
5223 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5224 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5225
5226 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5227               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5228            (VRSQRT14PSZr VR512:$src)>;
5229 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5230               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5231            (VRSQRT14PDZr VR512:$src)>;
5232
5233 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5234               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5235            (VRCP14PSZr VR512:$src)>;
5236 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5237               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5238            (VRCP14PDZr VR512:$src)>;
5239
5240 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5241 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5242                          SDNode OpNode> {
5243
5244   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5245                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5246                            "$src2, $src1", "$src1, $src2",
5247                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5248                            (i32 FROUND_CURRENT))>;
5249
5250   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5251                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5252                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5253                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5254                             (i32 FROUND_NO_EXC))>, EVEX_B;
5255
5256   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5257                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5258                          "$src2, $src1", "$src1, $src2",
5259                          (OpNode (_.VT _.RC:$src1),
5260                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5261                          (i32 FROUND_CURRENT))>;
5262 }
5263
5264 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5265   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5266               EVEX_CD8<32, CD8VT1>;
5267   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5268               EVEX_CD8<64, CD8VT1>, VEX_W;
5269 }
5270
5271 let hasSideEffects = 0, Predicates = [HasERI] in {
5272   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5273   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5274 }
5275 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5276
5277 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5278                          SDNode OpNode> {
5279
5280   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5281                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5282                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5283
5284   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5285                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5286                          (OpNode (_.FloatVT
5287                              (bitconvert (_.LdFrag addr:$src))),
5288                           (i32 FROUND_CURRENT))>;
5289
5290   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5291                          (ins _.MemOp:$src), OpcodeStr,
5292                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5293                          (OpNode (_.FloatVT
5294                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5295                                  (i32 FROUND_CURRENT))>, EVEX_B;
5296 }
5297 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5298                          SDNode OpNode> {
5299   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5300                         (ins _.RC:$src), OpcodeStr,
5301                         "{sae}, $src", "$src, {sae}",
5302                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5303 }
5304
5305 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5306    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5307              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5308              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5309    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5310              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5311              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5312 }
5313
5314 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5315                                   SDNode OpNode> {
5316   // Define only if AVX512VL feature is present.
5317   let Predicates = [HasVLX] in {
5318     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5319                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5320     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5321                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5322     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5323                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5324     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5325                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5326   }
5327 }
5328 let Predicates = [HasERI], hasSideEffects = 0 in {
5329
5330  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5331  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5332  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5333 }
5334 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5335                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5336
5337 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5338                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5339   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5340                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5341                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5342                          EVEX, EVEX_B, EVEX_RC;
5343 }
5344
5345 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5346                               SDNode OpNode, X86VectorVTInfo _>{
5347   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5348                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5349                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5350   let mayLoad = 1 in {
5351     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5352                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5353                            (OpNode (_.FloatVT
5354                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5355
5356     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5357                             (ins _.ScalarMemOp:$src), OpcodeStr,
5358                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5359                             (OpNode (_.FloatVT
5360                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5361                             EVEX, EVEX_B;
5362   }
5363 }
5364
5365 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
5366                           Intrinsic F32Int, Intrinsic F64Int,
5367                           OpndItins itins_s, OpndItins itins_d> {
5368   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
5369                (ins FR32X:$src1, FR32X:$src2),
5370                !strconcat(OpcodeStr,
5371                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5372                       [], itins_s.rr>, XS, EVEX_4V;
5373   let isCodeGenOnly = 1 in
5374   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5375                (ins VR128X:$src1, VR128X:$src2),
5376                !strconcat(OpcodeStr,
5377                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5378                [(set VR128X:$dst,
5379                  (F32Int VR128X:$src1, VR128X:$src2))],
5380                itins_s.rr>, XS, EVEX_4V;
5381   let mayLoad = 1 in {
5382   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
5383                (ins FR32X:$src1, f32mem:$src2),
5384                !strconcat(OpcodeStr,
5385                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5386                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5387   let isCodeGenOnly = 1 in
5388   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5389                    (ins VR128X:$src1, ssmem:$src2),
5390                    !strconcat(OpcodeStr,
5391                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5392                    [(set VR128X:$dst,
5393                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
5394                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5395   }
5396   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
5397                (ins FR64X:$src1, FR64X:$src2),
5398                !strconcat(OpcodeStr,
5399                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5400                       XD, EVEX_4V, VEX_W;
5401   let isCodeGenOnly = 1 in
5402   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5403                (ins VR128X:$src1, VR128X:$src2),
5404                !strconcat(OpcodeStr,
5405                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5406                [(set VR128X:$dst,
5407                  (F64Int VR128X:$src1, VR128X:$src2))],
5408                itins_s.rr>, XD, EVEX_4V, VEX_W;
5409   let mayLoad = 1 in {
5410   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
5411                (ins FR64X:$src1, f64mem:$src2),
5412                !strconcat(OpcodeStr,
5413                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5414                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5415   let isCodeGenOnly = 1 in
5416   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5417                   (ins VR128X:$src1, sdmem:$src2),
5418                    !strconcat(OpcodeStr,
5419                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5420                   [(set VR128X:$dst,
5421                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
5422                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5423   }
5424 }
5425
5426 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5427                                   SDNode OpNode> {
5428   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5429                                 v16f32_info>,
5430                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5431   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5432                                 v8f64_info>,
5433                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5434   // Define only if AVX512VL feature is present.
5435   let Predicates = [HasVLX] in {
5436     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5437                                      OpNode, v4f32x_info>,
5438                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5439     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5440                                      OpNode, v8f32x_info>,
5441                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5442     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5443                                      OpNode, v2f64x_info>,
5444                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5445     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5446                                      OpNode, v4f64x_info>,
5447                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5448   }
5449 }
5450
5451 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5452                                           SDNode OpNodeRnd> {
5453   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5454                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5455   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5456                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5457 }
5458
5459 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5460                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5461
5462 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5463                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5464                 SSE_SQRTSS, SSE_SQRTSD>;
5465
5466 let Predicates = [HasAVX512] in {
5467   def : Pat<(f32 (fsqrt FR32X:$src)),
5468             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5469   def : Pat<(f32 (fsqrt (load addr:$src))),
5470             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5471             Requires<[OptForSize]>;
5472   def : Pat<(f64 (fsqrt FR64X:$src)),
5473             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5474   def : Pat<(f64 (fsqrt (load addr:$src))),
5475             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5476             Requires<[OptForSize]>;
5477
5478   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5479             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5480   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5481             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5482             Requires<[OptForSize]>;
5483
5484   def : Pat<(f32 (X86frcp FR32X:$src)),
5485             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5486   def : Pat<(f32 (X86frcp (load addr:$src))),
5487             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5488             Requires<[OptForSize]>;
5489
5490   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5491             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5492                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5493                               VR128X)>;
5494   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5495             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5496
5497   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5498             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5499                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5500                               VR128X)>;
5501   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5502             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5503 }
5504
5505 multiclass
5506 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5507
5508   let ExeDomain = _.ExeDomain in {
5509   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5510                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5511                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5512                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5513                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5514
5515   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5516                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5517                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5518                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5519                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5520
5521   let mayLoad = 1 in
5522   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5523                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5524                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5525                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5526                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5527                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5528   }
5529   let Predicates = [HasAVX512] in {
5530   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5531              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5532              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5533   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5534              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5535              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5536   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5537              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5538              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5539   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5540              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5541              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5542   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5543              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5544              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5545
5546   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5547              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5548              addr:$src, (i32 0x1))), _.FRC)>;
5549   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5550              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5551              addr:$src, (i32 0x2))), _.FRC)>;
5552   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5553              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5554              addr:$src, (i32 0x3))), _.FRC)>;
5555   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5556              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5557              addr:$src, (i32 0x4))), _.FRC)>;
5558   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5559              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5560              addr:$src, (i32 0xc))), _.FRC)>;
5561   }
5562 }
5563
5564 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5565                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5566
5567 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5568                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5569
5570 //-------------------------------------------------
5571 // Integer truncate and extend operations
5572 //-------------------------------------------------
5573
5574 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5575                           RegisterClass dstRC, RegisterClass srcRC,
5576                           RegisterClass KRC, X86MemOperand x86memop> {
5577   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5578                (ins srcRC:$src),
5579                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5580                []>, EVEX;
5581
5582   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5583                (ins KRC:$mask, srcRC:$src),
5584                !strconcat(OpcodeStr,
5585                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5586                []>, EVEX, EVEX_K;
5587
5588   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5589                (ins KRC:$mask, srcRC:$src),
5590                !strconcat(OpcodeStr,
5591                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5592                []>, EVEX, EVEX_KZ;
5593
5594   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5595                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5596                []>, EVEX;
5597
5598   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5599                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5600                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5601                []>, EVEX, EVEX_K;
5602
5603 }
5604 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5605                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5606 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5607                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5608 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5609                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5610 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5611                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5612 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5613                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5614 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5615                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5616 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5617                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5618 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5619                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5620 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5621                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5622 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5623                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5624 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5625                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5626 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5627                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5628 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5629                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5630 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5631                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5632 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5633                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5634
5635 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5636 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5637 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5638 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5639 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5640
5641 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5642                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5643 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5644                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5645 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5646                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5647 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5648                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5649
5650
5651 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5652                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5653                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5654
5655   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5656                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5657                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5658                   EVEX;
5659
5660   let mayLoad = 1 in {
5661     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5662                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5663                     (DestInfo.VT (LdFrag addr:$src))>,
5664                   EVEX;
5665   }
5666 }
5667
5668 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5669           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5670   let Predicates = [HasVLX, HasBWI] in {
5671     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5672                     v16i8x_info, i64mem, LdFrag, OpNode>,
5673                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5674
5675     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5676                     v16i8x_info, i128mem, LdFrag, OpNode>,
5677                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5678   }
5679   let Predicates = [HasBWI] in {
5680     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5681                     v32i8x_info, i256mem, LdFrag, OpNode>,
5682                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5683   }
5684 }
5685
5686 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5687           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5688   let Predicates = [HasVLX, HasAVX512] in {
5689     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5690                    v16i8x_info, i32mem, LdFrag, OpNode>,
5691                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5692
5693     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5694                    v16i8x_info, i64mem, LdFrag, OpNode>,
5695                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5696   }
5697   let Predicates = [HasAVX512] in {
5698     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5699                    v16i8x_info, i128mem, LdFrag, OpNode>,
5700                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5701   }
5702 }
5703
5704 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5705           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5706   let Predicates = [HasVLX, HasAVX512] in {
5707     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5708                    v16i8x_info, i16mem, LdFrag, OpNode>,
5709                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5710
5711     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5712                    v16i8x_info, i32mem, LdFrag, OpNode>,
5713                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5714   }
5715   let Predicates = [HasAVX512] in {
5716     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5717                    v16i8x_info, i64mem, LdFrag, OpNode>,
5718                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5719   }
5720 }
5721
5722 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5723          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5724   let Predicates = [HasVLX, HasAVX512] in {
5725     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5726                    v8i16x_info, i64mem, LdFrag, OpNode>,
5727                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5728
5729     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5730                    v8i16x_info, i128mem, LdFrag, OpNode>,
5731                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5732   }
5733   let Predicates = [HasAVX512] in {
5734     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5735                    v16i16x_info, i256mem, LdFrag, OpNode>,
5736                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5737   }
5738 }
5739
5740 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5741          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5742   let Predicates = [HasVLX, HasAVX512] in {
5743     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5744                    v8i16x_info, i32mem, LdFrag, OpNode>,
5745                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
5746
5747     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5748                    v8i16x_info, i64mem, LdFrag, OpNode>,
5749                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
5750   }
5751   let Predicates = [HasAVX512] in {
5752     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5753                    v8i16x_info, i128mem, LdFrag, OpNode>,
5754                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
5755   }
5756 }
5757
5758 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5759          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
5760
5761   let Predicates = [HasVLX, HasAVX512] in {
5762     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5763                    v4i32x_info, i64mem, LdFrag, OpNode>,
5764                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
5765
5766     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5767                    v4i32x_info, i128mem, LdFrag, OpNode>,
5768                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
5769   }
5770   let Predicates = [HasAVX512] in {
5771     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5772                    v8i32x_info, i256mem, LdFrag, OpNode>,
5773                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
5774   }
5775 }
5776
5777 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
5778 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
5779 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
5780 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
5781 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
5782 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
5783
5784
5785 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
5786 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
5787 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
5788 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
5789 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
5790 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
5791
5792 //===----------------------------------------------------------------------===//
5793 // GATHER - SCATTER Operations
5794
5795 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5796                          X86MemOperand memop, PatFrag GatherNode> {
5797   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
5798       ExeDomain = _.ExeDomain in
5799   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5800             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5801             !strconcat(OpcodeStr#_.Suffix,
5802             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5803             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5804               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5805                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5806              EVEX_CD8<_.EltSize, CD8VT1>;
5807 }
5808
5809 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
5810                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5811   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
5812                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
5813   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
5814                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
5815 let Predicates = [HasVLX] in {
5816   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
5817                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
5818   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
5819                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
5820   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
5821                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
5822   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5823                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
5824 }
5825 }
5826
5827 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
5828                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5829   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
5830                                        mgatherv16i32>, EVEX_V512;
5831   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
5832                                        mgatherv8i64>, EVEX_V512;
5833 let Predicates = [HasVLX] in {
5834   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
5835                                           vy32xmem, mgatherv8i32>, EVEX_V256;
5836   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5837                                           vy64xmem, mgatherv4i64>, EVEX_V256;
5838   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
5839                                           vx32xmem, mgatherv4i32>, EVEX_V128;
5840   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5841                                           vx64xmem, mgatherv2i64>, EVEX_V128;
5842 }
5843 }
5844
5845
5846 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
5847                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
5848
5849 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
5850                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
5851
5852 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5853                           X86MemOperand memop, PatFrag ScatterNode> {
5854
5855 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
5856
5857   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5858             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5859             !strconcat(OpcodeStr#_.Suffix,
5860             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5861             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5862                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5863             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5864 }
5865
5866 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
5867                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5868   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
5869                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
5870   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
5871                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
5872 let Predicates = [HasVLX] in {
5873   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
5874                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
5875   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
5876                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
5877   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
5878                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
5879   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5880                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
5881 }
5882 }
5883
5884 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
5885                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5886   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
5887                                        mscatterv16i32>, EVEX_V512;
5888   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
5889                                        mscatterv8i64>, EVEX_V512;
5890 let Predicates = [HasVLX] in {
5891   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
5892                                           vy32xmem, mscatterv8i32>, EVEX_V256;
5893   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5894                                           vy64xmem, mscatterv4i64>, EVEX_V256;
5895   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
5896                                           vx32xmem, mscatterv4i32>, EVEX_V128;
5897   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5898                                           vx64xmem, mscatterv2i64>, EVEX_V128;
5899 }
5900 }
5901
5902 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
5903                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
5904
5905 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
5906                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
5907
5908 // prefetch
5909 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5910                        RegisterClass KRC, X86MemOperand memop> {
5911   let Predicates = [HasPFI], hasSideEffects = 1 in
5912   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5913             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5914             []>, EVEX, EVEX_K;
5915 }
5916
5917 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5918                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5919
5920 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5921                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5922
5923 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5924                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5925
5926 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5927                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5928
5929 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5930                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5931
5932 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5933                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5934
5935 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5936                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5937
5938 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5939                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5940
5941 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5942                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5943
5944 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5945                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5946
5947 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5948                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5949
5950 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5951                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5952
5953 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5954                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5955
5956 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5957                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5958
5959 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5960                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5961
5962 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5963                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5964 //===----------------------------------------------------------------------===//
5965 // VSHUFPS - VSHUFPD Operations
5966
5967 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5968                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5969                       Domain d> {
5970   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5971                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5972                    !strconcat(OpcodeStr,
5973                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5974                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5975                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5976                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5977   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5978                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5979                    !strconcat(OpcodeStr,
5980                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5981                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5982                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5983                    EVEX_4V, Sched<[WriteShuffle]>;
5984 }
5985
5986 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5987                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5988 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5989                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5990
5991 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5992           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5993 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5994                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5995           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5996
5997 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5998           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5999 def : Pat<(v8i64 (X86Shufp VR512:$src1,
6000                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
6001           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
6002
6003 // Helper fragments to match sext vXi1 to vXiY.
6004 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6005 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6006
6007 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
6008                         RegisterClass RC, RegisterClass KRC,
6009                         X86MemOperand x86memop,
6010                         X86MemOperand x86scalar_mop, string BrdcstStr> {
6011   let hasSideEffects = 0 in {
6012   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6013        (ins RC:$src),
6014        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
6015        []>, EVEX;
6016   let mayLoad = 1 in
6017   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6018        (ins x86memop:$src),
6019        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
6020        []>, EVEX;
6021   let mayLoad = 1 in
6022   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6023        (ins x86scalar_mop:$src),
6024        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
6025                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
6026        []>, EVEX, EVEX_B;
6027   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6028        (ins KRC:$mask, RC:$src),
6029        !strconcat(OpcodeStr,
6030                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
6031        []>, EVEX, EVEX_KZ;
6032   let mayLoad = 1 in
6033   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6034        (ins KRC:$mask, x86memop:$src),
6035        !strconcat(OpcodeStr,
6036                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
6037        []>, EVEX, EVEX_KZ;
6038   let mayLoad = 1 in
6039   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6040        (ins KRC:$mask, x86scalar_mop:$src),
6041        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
6042                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
6043                   BrdcstStr, "}"),
6044        []>, EVEX, EVEX_KZ, EVEX_B;
6045
6046   let Constraints = "$src1 = $dst" in {
6047   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6048        (ins RC:$src1, KRC:$mask, RC:$src2),
6049        !strconcat(OpcodeStr,
6050                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6051        []>, EVEX, EVEX_K;
6052   let mayLoad = 1 in
6053   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6054        (ins RC:$src1, KRC:$mask, x86memop:$src2),
6055        !strconcat(OpcodeStr,
6056                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6057        []>, EVEX, EVEX_K;
6058   let mayLoad = 1 in
6059   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6060        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
6061        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
6062                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
6063        []>, EVEX, EVEX_K, EVEX_B;
6064   }
6065   }
6066 }
6067
6068 let Predicates = [HasCDI] in {
6069 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
6070                     i512mem, i32mem, "{1to16}">,
6071                     EVEX_V512, EVEX_CD8<32, CD8VF>;
6072
6073
6074 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
6075                     i512mem, i64mem, "{1to8}">,
6076                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
6077
6078 }
6079
6080 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
6081                                               GR16:$mask),
6082           (VPCONFLICTDrrk VR512:$src1,
6083            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
6084
6085 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
6086                                               GR8:$mask),
6087           (VPCONFLICTQrrk VR512:$src1,
6088            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
6089
6090 let Predicates = [HasCDI] in {
6091 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
6092                     i512mem, i32mem, "{1to16}">,
6093                     EVEX_V512, EVEX_CD8<32, CD8VF>;
6094
6095
6096 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
6097                     i512mem, i64mem, "{1to8}">,
6098                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
6099
6100 }
6101
6102 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
6103                                               GR16:$mask),
6104           (VPLZCNTDrrk VR512:$src1,
6105            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
6106
6107 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
6108                                               GR8:$mask),
6109           (VPLZCNTQrrk VR512:$src1,
6110            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
6111
6112 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
6113           (VPLZCNTDrm addr:$src)>;
6114 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
6115           (VPLZCNTDrr VR512:$src)>;
6116 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
6117           (VPLZCNTQrm addr:$src)>;
6118 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
6119           (VPLZCNTQrr VR512:$src)>;
6120
6121 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6122 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6123 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6124
6125 def : Pat<(store VK1:$src, addr:$dst),
6126           (MOV8mr addr:$dst,
6127            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6128             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6129
6130 def : Pat<(store VK8:$src, addr:$dst),
6131           (MOV8mr addr:$dst,
6132            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6133             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6134
6135 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6136                            (truncstore node:$val, node:$ptr), [{
6137   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6138 }]>;
6139
6140 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6141           (MOV8mr addr:$dst, GR8:$src)>;
6142
6143 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6144 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6145                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6146                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6147 }
6148
6149 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6150                                  string OpcodeStr, Predicate prd> {
6151 let Predicates = [prd] in
6152   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6153
6154   let Predicates = [prd, HasVLX] in {
6155     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6156     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6157   }
6158 }
6159
6160 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6161   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6162                                        HasBWI>;
6163   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6164                                        HasBWI>, VEX_W;
6165   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6166                                        HasDQI>;
6167   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6168                                        HasDQI>, VEX_W;
6169 }
6170
6171 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6172
6173 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6174 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6175                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6176                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6177 }
6178
6179 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6180                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6181 let Predicates = [prd] in
6182   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6183    EVEX_V512;
6184
6185   let Predicates = [prd, HasVLX] in {
6186     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6187      EVEX_V256;
6188     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6189      EVEX_V128;
6190   }
6191 }
6192
6193 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6194                                               avx512vl_i8_info, HasBWI>;
6195 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6196                                               avx512vl_i16_info, HasBWI>, VEX_W;
6197 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6198                                               avx512vl_i32_info, HasDQI>;
6199 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6200                                               avx512vl_i64_info, HasDQI>, VEX_W;
6201
6202 //===----------------------------------------------------------------------===//
6203 // AVX-512 - COMPRESS and EXPAND
6204 //
6205
6206 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6207                                  string OpcodeStr> {
6208   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6209               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6210               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6211
6212   let mayStore = 1 in {
6213   def mr : AVX5128I<opc, MRMDestMem, (outs),
6214               (ins _.MemOp:$dst, _.RC:$src),
6215               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6216               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6217
6218   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6219               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6220               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6221               [(store (_.VT (vselect _.KRCWM:$mask,
6222                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6223                 addr:$dst)]>,
6224               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6225   }
6226 }
6227
6228 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6229                                  AVX512VLVectorVTInfo VTInfo> {
6230   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6231
6232   let Predicates = [HasVLX] in {
6233     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6234     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6235   }
6236 }
6237
6238 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6239                                          EVEX;
6240 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6241                                          EVEX, VEX_W;
6242 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6243                                          EVEX;
6244 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6245                                          EVEX, VEX_W;
6246
6247 // expand
6248 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6249                                  string OpcodeStr> {
6250   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6251               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6252               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6253
6254   let mayLoad = 1 in
6255   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6256               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6257               (_.VT (X86expand (_.VT (bitconvert
6258                                       (_.LdFrag addr:$src1)))))>,
6259             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6260 }
6261
6262 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6263                                  AVX512VLVectorVTInfo VTInfo> {
6264   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6265
6266   let Predicates = [HasVLX] in {
6267     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6268     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6269   }
6270 }
6271
6272 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6273                                          EVEX;
6274 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6275                                          EVEX, VEX_W;
6276 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6277                                          EVEX;
6278 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6279                                          EVEX, VEX_W;
6280
6281 //handle instruction  reg_vec1 = op(reg_vec,imm)
6282 //                               op(mem_vec,imm)
6283 //                               op(broadcast(eltVt),imm)
6284 //all instruction created with FROUND_CURRENT
6285 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6286                                                             X86VectorVTInfo _>{
6287   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6288                       (ins _.RC:$src1, i32u8imm:$src2),
6289                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6290                       (OpNode (_.VT _.RC:$src1),
6291                               (i32 imm:$src2),
6292                               (i32 FROUND_CURRENT))>;
6293   let mayLoad = 1 in {
6294     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6295                       (ins _.MemOp:$src1, i32u8imm:$src2),
6296                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6297                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6298                               (i32 imm:$src2),
6299                               (i32 FROUND_CURRENT))>;
6300     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6301                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6302                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6303                       "${src1}"##_.BroadcastStr##", $src2",
6304                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6305                               (i32 imm:$src2),
6306                               (i32 FROUND_CURRENT))>, EVEX_B;
6307   }
6308 }
6309
6310 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6311 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6312                                              SDNode OpNode, X86VectorVTInfo _>{
6313   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6314                       (ins _.RC:$src1, i32u8imm:$src2),
6315                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6316                       "$src1, {sae}, $src2",
6317                       (OpNode (_.VT _.RC:$src1),
6318                               (i32 imm:$src2),
6319                               (i32 FROUND_NO_EXC))>, EVEX_B;
6320 }
6321
6322 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6323             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6324   let Predicates = [prd] in {
6325     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6326                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6327                                   EVEX_V512;
6328   }
6329   let Predicates = [prd, HasVLX] in {
6330     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6331                                   EVEX_V128;
6332     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6333                                   EVEX_V256;
6334   }
6335 }
6336
6337 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6338 //                               op(reg_vec2,mem_vec,imm)
6339 //                               op(reg_vec2,broadcast(eltVt),imm)
6340 //all instruction created with FROUND_CURRENT
6341 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6342                                                             X86VectorVTInfo _>{
6343   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6344                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6345                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6346                       (OpNode (_.VT _.RC:$src1),
6347                               (_.VT _.RC:$src2),
6348                               (i32 imm:$src3),
6349                               (i32 FROUND_CURRENT))>;
6350   let mayLoad = 1 in {
6351     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6352                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6353                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6354                       (OpNode (_.VT _.RC:$src1),
6355                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6356                               (i32 imm:$src3),
6357                               (i32 FROUND_CURRENT))>;
6358     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6359                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6360                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6361                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6362                       (OpNode (_.VT _.RC:$src1),
6363                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6364                               (i32 imm:$src3),
6365                               (i32 FROUND_CURRENT))>, EVEX_B;
6366   }
6367 }
6368
6369 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6370 //                               op(reg_vec2,mem_vec,imm)
6371 //                               op(reg_vec2,broadcast(eltVt),imm)
6372 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6373                                                             X86VectorVTInfo _>{
6374   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6375                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6376                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6377                       (OpNode (_.VT _.RC:$src1),
6378                               (_.VT _.RC:$src2),
6379                               (i8 imm:$src3))>;
6380   let mayLoad = 1 in {
6381     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6382                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6383                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6384                       (OpNode (_.VT _.RC:$src1),
6385                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6386                               (i8 imm:$src3))>;
6387     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6388                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6389                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6390                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6391                       (OpNode (_.VT _.RC:$src1),
6392                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6393                               (i8 imm:$src3))>, EVEX_B;
6394   }
6395 }
6396
6397 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6398 //                                      op(reg_vec2,mem_scalar,imm)
6399 //all instruction created with FROUND_CURRENT
6400 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6401                                                            X86VectorVTInfo _> {
6402
6403   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6404                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6405                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6406                       (OpNode (_.VT _.RC:$src1),
6407                               (_.VT _.RC:$src2),
6408                               (i32 imm:$src3),
6409                               (i32 FROUND_CURRENT))>;
6410   let mayLoad = 1 in {
6411     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6412                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6413                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6414                       (OpNode (_.VT _.RC:$src1),
6415                               (_.VT (scalar_to_vector
6416                                         (_.ScalarLdFrag addr:$src2))),
6417                               (i32 imm:$src3),
6418                               (i32 FROUND_CURRENT))>;
6419
6420     let isAsmParserOnly = 1 in {
6421       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6422                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6423                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6424                       []>;
6425     }
6426   }
6427 }
6428
6429 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6430 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6431                                              SDNode OpNode, X86VectorVTInfo _>{
6432   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6433                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6434                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6435                       "$src1, $src2,{sae}, $src3",
6436                       (OpNode (_.VT _.RC:$src1),
6437                               (_.VT _.RC:$src2),
6438                               (i32 imm:$src3),
6439                               (i32 FROUND_NO_EXC))>, EVEX_B;
6440 }
6441 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6442 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6443                                              SDNode OpNode, X86VectorVTInfo _> {
6444   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6445                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6446                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6447                       "$src1, $src2,{sae}, $src3",
6448                       (OpNode (_.VT _.RC:$src1),
6449                               (_.VT _.RC:$src2),
6450                               (i32 imm:$src3),
6451                               (i32 FROUND_NO_EXC))>, EVEX_B;
6452 }
6453
6454 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6455             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6456   let Predicates = [prd] in {
6457     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6458                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6459                                   EVEX_V512;
6460
6461   }
6462   let Predicates = [prd, HasVLX] in {
6463     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6464                                   EVEX_V128;
6465     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6466                                   EVEX_V256;
6467   }
6468 }
6469
6470 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6471                                 bits<8> opc, SDNode OpNode>{
6472   let Predicates = [HasAVX512] in {
6473     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6474   }
6475   let Predicates = [HasAVX512, HasVLX] in {
6476     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6477     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6478   }
6479 }
6480
6481 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6482                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6483   let Predicates = [prd] in {
6484      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6485                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6486   }
6487 }
6488
6489 multiclass avx512_common_fp_sae_packed_imm_all<string OpcodeStr, bits<8> opcPs,
6490              bits<8> opcPd, SDNode OpNode, Predicate prd>{
6491   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr,  avx512vl_f32_info, opcPs,
6492                                             OpNode, prd>, EVEX_CD8<32, CD8VF>;
6493   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr,  avx512vl_f64_info, opcPd,
6494                                             OpNode, prd>,EVEX_CD8<64, CD8VF> , VEX_W;
6495 }
6496
6497 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6498                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6499       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6500 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6501                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6502       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6503
6504 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6505                                                  0x55, X86VFixupimm, HasAVX512>,
6506       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6507 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6508                                                  0x55, X86VFixupimm, HasAVX512>,
6509       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6510
6511 defm VREDUCE : avx512_common_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56, X86VReduce, HasDQI>,AVX512AIi8Base,EVEX;
6512 defm VRNDSCALE : avx512_common_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09, X86VRndScale, HasAVX512>,AVX512AIi8Base, EVEX;
6513
6514 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6515                                                        0x50, X86VRange, HasDQI>,
6516       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6517 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6518                                                        0x50, X86VRange, HasDQI>,
6519       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6520
6521 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6522                                                  0x51, X86VRange, HasDQI>,
6523       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6524 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6525                                                  0x51, X86VRange, HasDQI>,
6526       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6527
6528 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6529                                                  0x57, X86Reduces, HasDQI>,
6530       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6531 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6532                                                  0x57, X86Reduces, HasDQI>,
6533       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6534
6535 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6536                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6537   let Predicates = [HasAVX512] in {
6538     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6539
6540   }
6541   let Predicates = [HasAVX512, HasVLX] in {
6542      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6543   }
6544 }
6545 let Predicates = [HasAVX512] in {
6546 def : Pat<(v16f32 (ffloor VR512:$src)),
6547           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6548 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6549           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6550 def : Pat<(v16f32 (fceil VR512:$src)),
6551           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6552 def : Pat<(v16f32 (frint VR512:$src)),
6553           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6554 def : Pat<(v16f32 (ftrunc VR512:$src)),
6555           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6556
6557 def : Pat<(v8f64 (ffloor VR512:$src)),
6558           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6559 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6560           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6561 def : Pat<(v8f64 (fceil VR512:$src)),
6562           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6563 def : Pat<(v8f64 (frint VR512:$src)),
6564           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6565 def : Pat<(v8f64 (ftrunc VR512:$src)),
6566           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6567 }
6568
6569 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6570       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6571 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6572       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6573 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6574       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6575 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6576       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6577
6578 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6579                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6580   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6581                            AVX512AIi8Base, EVEX_4V;
6582   let isCodeGenOnly = 1 in {
6583     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6584                            AVX512AIi8Base, EVEX_4V;
6585   }
6586 }
6587
6588 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6589                                                   EVEX_CD8<32, CD8VF>;
6590 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6591                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6592
6593 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6594                            X86VectorVTInfo _> {
6595   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6596                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6597                     "$src1", "$src1",
6598                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6599
6600   let mayLoad = 1 in
6601     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6602                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6603                     "$src1", "$src1",
6604                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6605               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6606 }
6607
6608 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6609                             X86VectorVTInfo _> :
6610            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6611   let mayLoad = 1 in
6612     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6613                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6614                     "${src1}"##_.BroadcastStr,
6615                     "${src1}"##_.BroadcastStr,
6616                     (_.VT (OpNode (X86VBroadcast
6617                                       (_.ScalarLdFrag addr:$src1))))>,
6618                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6619 }
6620
6621 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6622                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6623   let Predicates = [prd] in
6624     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6625
6626   let Predicates = [prd, HasVLX] in {
6627     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6628                               EVEX_V256;
6629     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6630                               EVEX_V128;
6631   }
6632 }
6633
6634 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6635                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6636   let Predicates = [prd] in
6637     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6638                               EVEX_V512;
6639
6640   let Predicates = [prd, HasVLX] in {
6641     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6642                                  EVEX_V256;
6643     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6644                                  EVEX_V128;
6645   }
6646 }
6647
6648 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6649                                  SDNode OpNode, Predicate prd> {
6650   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6651                                prd>, VEX_W;
6652   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6653 }
6654
6655 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6656                                  SDNode OpNode, Predicate prd> {
6657   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6658   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6659 }
6660
6661 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6662                                   bits<8> opc_d, bits<8> opc_q,
6663                                   string OpcodeStr, SDNode OpNode> {
6664   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6665                                     HasAVX512>,
6666               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6667                                     HasBWI>;
6668 }
6669
6670 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6671
6672 def : Pat<(xor
6673           (bc_v16i32 (v16i1sextv16i32)),
6674           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6675           (VPABSDZrr VR512:$src)>;
6676 def : Pat<(xor
6677           (bc_v8i64 (v8i1sextv8i64)),
6678           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6679           (VPABSQZrr VR512:$src)>;