lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// PANDN - and with not'd value.
 173       PANDN,
 174
 175       /// PSIGNB/W/D - Copy integer sign.
 176       PSIGNB, PSIGNW, PSIGND,
 177
 178       /// PBLENDVB - Variable blend
 179       PBLENDVB,
 180
 181       /// FMAX, FMIN - Floating point max and min.
 182       ///
 183       FMAX, FMIN,
 184
 185       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 186       /// approximation.  Note that these typically require refinement
 187       /// in order to obtain suitable precision.
 188       FRSQRT, FRCP,
 189
 190       // TLSADDR - Thread Local Storage.
 191       TLSADDR,
 192
 193       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 194       // thunk at the address from an earlier relocation.
 195       TLSCALL,
 196
 197       // EH_RETURN - Exception Handling helpers.
 198       EH_RETURN,
 199
 200       /// TC_RETURN - Tail call return.
 201       ///   operand #0 chain
 202       ///   operand #1 callee (register or absolute)
 203       ///   operand #2 stack adjustment
 204       ///   operand #3 optional in flag
 205       TC_RETURN,
 206
 207       // VZEXT_MOVL - Vector move low and zero extend.
 208       VZEXT_MOVL,
 209
 210       // VSHL, VSRL - Vector logical left / right shift.
 211       VSHL, VSRL,
 212
 213       // CMPPD, CMPPS - Vector double/float comparison.
 214       // CMPPD, CMPPS - Vector double/float comparison.
 215       CMPPD, CMPPS,
 216
 217       // PCMP* - Vector integer comparisons.
 218       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 219       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 220
 221       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 222       ADD, SUB, ADC, SBB, SMUL,
 223       INC, DEC, OR, XOR, AND,
 224
 225       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 226
 227       // MUL_IMM - X86 specific multiply by immediate.
 228       MUL_IMM,
 229
 230       // PTEST - Vector bitwise comparisons
 231       PTEST,
 232
 233       // TESTP - Vector packed fp sign bitwise comparisons
 234       TESTP,
 235
 236       // Several flavors of instructions with vector shuffle behaviors.
 237       PALIGN,
 238       PSHUFD,
 239       PSHUFHW,
 240       PSHUFLW,
 241       PSHUFHW_LD,
 242       PSHUFLW_LD,
 243       SHUFPD,
 244       SHUFPS,
 245       MOVDDUP,
 246       MOVSHDUP,
 247       MOVSLDUP,
 248       MOVSHDUP_LD,
 249       MOVSLDUP_LD,
 250       MOVLHPS,
 251       MOVLHPD,
 252       MOVHLPS,
 253       MOVHLPD,
 254       MOVLPS,
 255       MOVLPD,
 256       MOVSD,
 257       MOVSS,
 258       UNPCKLPS,
 259       UNPCKLPD,
 260       VUNPCKLPS,
 261       VUNPCKLPD,
 262       VUNPCKLPSY,
 263       VUNPCKLPDY,
 264       UNPCKHPS,
 265       UNPCKHPD,
 266       PUNPCKLBW,
 267       PUNPCKLWD,
 268       PUNPCKLDQ,
 269       PUNPCKLQDQ,
 270       PUNPCKHBW,
 271       PUNPCKHWD,
 272       PUNPCKHDQ,
 273       PUNPCKHQDQ,
 274
 275       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 276       // according to %al. An operator is needed so that this can be expanded
 277       // with control flow.
 278       VASTART_SAVE_XMM_REGS,
 279
 280       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 281       WIN_ALLOCA,
 282
 283       // Memory barrier
 284       MEMBARRIER,
 285       MFENCE,
 286       SFENCE,
 287       LFENCE,
 288
 289       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 290       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 291       // Atomic 64-bit binary operations.
 292       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 293       ATOMSUB64_DAG,
 294       ATOMOR64_DAG,
 295       ATOMXOR64_DAG,
 296       ATOMAND64_DAG,
 297       ATOMNAND64_DAG,
 298       ATOMSWAP64_DAG,
 299
 300       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 301       LCMPXCHG_DAG,
 302       LCMPXCHG8_DAG,
 303
 304       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 305       VZEXT_LOAD,
 306
 307       // FNSTCW16m - Store FP control world into i16 memory.
 308       FNSTCW16m,
 309
 310       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 311       /// integer destination in memory and a FP reg source.  This corresponds
 312       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 313       /// has two inputs (token chain and address) and two outputs (int value
 314       /// and token chain).
 315       FP_TO_INT16_IN_MEM,
 316       FP_TO_INT32_IN_MEM,
 317       FP_TO_INT64_IN_MEM,
 318
 319       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 320       /// integer source in memory and FP reg result.  This corresponds to the
 321       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 322       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 323       /// also produces a flag).
 324       FILD,
 325       FILD_FLAG,
 326
 327       /// FLD - This instruction implements an extending load to FP stack slots.
 328       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 329       /// operand, ptr to load from, and a ValueType node indicating the type
 330       /// to load to.
 331       FLD,
 332
 333       /// FST - This instruction implements a truncating store to FP stack
 334       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 335       /// chain operand, value to store, address, and a ValueType to store it
 336       /// as.
 337       FST,
 338
 339       /// VAARG_64 - This instruction grabs the address of the next argument
 340       /// from a va_list. (reads and modifies the va_list in memory)
 341       VAARG_64
 342
 343       // WARNING: Do not add anything in the end unless you want the node to
 344       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 345       // thought as target memory ops!
 346     };
 347   }
 348
 349   /// Define some predicates that are used for node matching.
 350   namespace X86 {
 351     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 352     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 353     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 354
 355     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 356     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 357     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 358
 359     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 360     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 361     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 362
 363     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 364     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 365     bool isSHUFPMask(ShuffleVectorSDNode *N);
 366
 367     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 368     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 369     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 370
 371     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 372     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 373     /// <2, 3, 2, 3>
 374     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 375
 376     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 377     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 378     bool isMOVLPMask(ShuffleVectorSDNode *N);
 379
 380     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 381     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 382     /// as well as MOVLHPS.
 383     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 384
 385     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 386     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 387     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 388
 389     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 390     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 391     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 392
 393     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 394     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 395     /// <0, 0, 1, 1>
 396     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 397
 398     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 399     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 400     /// <2, 2, 3, 3>
 401     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 402
 403     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 404     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 405     /// MOVSD, and MOVD, i.e. setting the lowest element.
 406     bool isMOVLMask(ShuffleVectorSDNode *N);
 407
 408     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 409     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 410     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 411
 412     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 413     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 414     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 415
 416     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 417     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 418     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 419
 420     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 421     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 422     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 423
 424     /// isVEXTRACTF128Index - Return true if the specified
 425     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 426     /// suitable for input to VEXTRACTF128.
 427     bool isVEXTRACTF128Index(SDNode *N);
 428
 429     /// isVINSERTF128Index - Return true if the specified
 430     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 431     /// suitable for input to VINSERTF128.
 432     bool isVINSERTF128Index(SDNode *N);
 433
 434     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 435     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 436     /// instructions.
 437     unsigned getShuffleSHUFImmediate(SDNode *N);
 438
 439     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 440     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 441     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 442
 443     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 444     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 445     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 446
 447     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 448     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 449     unsigned getShufflePALIGNRImmediate(SDNode *N);
 450
 451     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 452     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 453     /// with VEXTRACTF128 instructions.
 454     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 455
 456     /// getInsertVINSERTF128Immediate - Return the appropriate
 457     /// immediate to insert at the specified INSERT_SUBVECTOR index
 458     /// with VINSERTF128 instructions.
 459     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 460
 461     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 462     /// constant +0.0.
 463     bool isZeroNode(SDValue Elt);
 464
 465     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 466     /// fit into displacement field of the instruction.
 467     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 468                                       bool hasSymbolicDisplacement = true);
 469
 470
 471     /// isCalleePop - Determines whether the callee is required to pop its
 472     /// own arguments. Callee pop is necessary to support tail calls.
 473     bool isCalleePop(CallingConv::ID CallingConv,
 474                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 475   }
 476
 477   //===--------------------------------------------------------------------===//
 478   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 479   class X86TargetLowering : public TargetLowering {
 480   public:
 481     explicit X86TargetLowering(X86TargetMachine &TM);
 482
 483     virtual unsigned getJumpTableEncoding() const;
 484
 485     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 486
 487     virtual const MCExpr *
 488     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 489                               const MachineBasicBlock *MBB, unsigned uid,
 490                               MCContext &Ctx) const;
 491
 492     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 493     /// jumptable.
 494     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 495                                              SelectionDAG &DAG) const;
 496     virtual const MCExpr *
 497     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 498                                  unsigned JTI, MCContext &Ctx) const;
 499
 500     /// getStackPtrReg - Return the stack pointer register we are using: either
 501     /// ESP or RSP.
 502     unsigned getStackPtrReg() const { return X86StackPtr; }
 503
 504     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 505     /// function arguments in the caller parameter area. For X86, aggregates
 506     /// that contains are placed at 16-byte boundaries while the rest are at
 507     /// 4-byte boundaries.
 508     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 509
 510     /// getOptimalMemOpType - Returns the target specific optimal type for load
 511     /// and store operations as a result of memset, memcpy, and memmove
 512     /// lowering. If DstAlign is zero that means it's safe to destination
 513     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 514     /// means there isn't a need to check it against alignment requirement,
 515     /// probably because the source does not need to be loaded. If
 516     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 517     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 518     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 519     /// constant so it does not need to be loaded.
 520     /// It returns EVT::Other if the type should be determined using generic
 521     /// target-independent logic.
 522     virtual EVT
 523     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 524                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 525                         MachineFunction &MF) const;
 526
 527     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 528     /// unaligned memory accesses. of the specified type.
 529     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 530       return true;
 531     }
 532
 533     /// LowerOperation - Provide custom lowering hooks for some operations.
 534     ///
 535     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 536
 537     /// ReplaceNodeResults - Replace the results of node with an illegal result
 538     /// type with new values built out of custom code.
 539     ///
 540     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 541                                     SelectionDAG &DAG) const;
 542
 543
 544     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 545
 546     /// isTypeDesirableForOp - Return true if the target has native support for
 547     /// the specified value type and it is 'desirable' to use the type for the
 548     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 549     /// instruction encodings are longer and some i16 instructions are slow.
 550     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 551
 552     /// isTypeDesirable - Return true if the target has native support for the
 553     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 554     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 555     /// and some i16 instructions are slow.
 556     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 557
 558     virtual MachineBasicBlock *
 559       EmitInstrWithCustomInserter(MachineInstr *MI,
 560                                   MachineBasicBlock *MBB) const;
 561
 562
 563     /// getTargetNodeName - This method returns the name of a target specific
 564     /// DAG node.
 565     virtual const char *getTargetNodeName(unsigned Opcode) const;
 566
 567     /// getSetCCResultType - Return the ISD::SETCC ValueType
 568     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 569
 570     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 571     /// in Mask are known to be either zero or one and return them in the
 572     /// KnownZero/KnownOne bitsets.
 573     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 574                                                 const APInt &Mask,
 575                                                 APInt &KnownZero,
 576                                                 APInt &KnownOne,
 577                                                 const SelectionDAG &DAG,
 578                                                 unsigned Depth = 0) const;
 579
 580     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 581     // operation that are sign bits.
 582     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 583                                                      unsigned Depth) const;
 584
 585     virtual bool
 586     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 587
 588     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 589
 590     virtual bool ExpandInlineAsm(CallInst *CI) const;
 591
 592     ConstraintType getConstraintType(const std::string &Constraint) const;
 593
 594     /// Examine constraint string and operand type and determine a weight value.
 595     /// The operand object must already have been set up with the operand type.
 596     virtual ConstraintWeight getSingleConstraintMatchWeight(
 597       AsmOperandInfo &info, const char *constraint) const;
 598
 599     std::vector<unsigned>
 600       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 601                                         EVT VT) const;
 602
 603     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 604
 605     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 606     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 607     /// true it means one of the asm constraint of the inline asm instruction
 608     /// being processed is 'm'.
 609     virtual void LowerAsmOperandForConstraint(SDValue Op,
 610                                               std::string &Constraint,
 611                                               std::vector<SDValue> &Ops,
 612                                               SelectionDAG &DAG) const;
 613
 614     /// getRegForInlineAsmConstraint - Given a physical register constraint
 615     /// (e.g. {edx}), return the register number and the register class for the
 616     /// register.  This should only be used for C_Register constraints.  On
 617     /// error, this returns a register number of 0.
 618     std::pair<unsigned, const TargetRegisterClass*>
 619       getRegForInlineAsmConstraint(const std::string &Constraint,
 620                                    EVT VT) const;
 621
 622     /// isLegalAddressingMode - Return true if the addressing mode represented
 623     /// by AM is legal for this target, for a load/store of the specified type.
 624     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 625
 626     /// isTruncateFree - Return true if it's free to truncate a value of
 627     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 628     /// register EAX to i16 by referencing its sub-register AX.
 629     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 630     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 631
 632     /// isZExtFree - Return true if any actual instruction that defines a
 633     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 634     /// register. This does not necessarily include registers defined in
 635     /// unknown ways, such as incoming arguments, or copies from unknown
 636     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 637     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 638     /// all instructions that define 32-bit values implicit zero-extend the
 639     /// result out to 64 bits.
 640     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 641     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 642
 643     /// isNarrowingProfitable - Return true if it's profitable to narrow
 644     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 645     /// from i32 to i8 but not from i32 to i16.
 646     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 647
 648     /// isFPImmLegal - Returns true if the target can instruction select the
 649     /// specified FP immediate natively. If false, the legalizer will
 650     /// materialize the FP immediate as a load from a constant pool.
 651     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 652
 653     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 654     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 655     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 656     /// values are assumed to be legal.
 657     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 658                                     EVT VT) const;
 659
 660     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 661     /// used by Targets can use this to indicate if there is a suitable
 662     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 663     /// pool entry.
 664     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 665                                         EVT VT) const;
 666
 667     /// ShouldShrinkFPConstant - If true, then instruction selection should
 668     /// seek to shrink the FP constant of the specified type to a smaller type
 669     /// in order to save space and / or reduce runtime.
 670     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 671       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 672       // expensive than a straight movsd. On the other hand, it's important to
 673       // shrink long double fp constant since fldt is very slow.
 674       return !X86ScalarSSEf64 || VT == MVT::f80;
 675     }
 676
 677     const X86Subtarget* getSubtarget() const {
 678       return Subtarget;
 679     }
 680
 681     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 682     /// computed in an SSE register, not on the X87 floating point stack.
 683     bool isScalarFPTypeInSSEReg(EVT VT) const {
 684       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 685       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 686     }
 687
 688     /// createFastISel - This method returns a target specific FastISel object,
 689     /// or null if the target does not support "fast" ISel.
 690     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 691
 692     /// getStackCookieLocation - Return true if the target stores stack
 693     /// protector cookies at a fixed offset in some non-standard address
 694     /// space, and populates the address space and offset as
 695     /// appropriate.
 696     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 697
 698     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 699                       SelectionDAG &DAG) const;
 700
 701   protected:
 702     std::pair<const TargetRegisterClass*, uint8_t>
 703     findRepresentativeClass(EVT VT) const;
 704
 705   private:
 706     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 707     /// make the right decision when generating code for different targets.
 708     const X86Subtarget *Subtarget;
 709     const X86RegisterInfo *RegInfo;
 710     const TargetData *TD;
 711
 712     /// X86StackPtr - X86 physical register used as stack ptr.
 713     unsigned X86StackPtr;
 714
 715     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 716     /// floating point ops.
 717     /// When SSE is available, use it for f32 operations.
 718     /// When SSE2 is available, use it for f64 operations.
 719     bool X86ScalarSSEf32;
 720     bool X86ScalarSSEf64;
 721
 722     /// LegalFPImmediates - A list of legal fp immediates.
 723     std::vector<APFloat> LegalFPImmediates;
 724
 725     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 726     /// select the specified FP immediate natively.
 727     void addLegalFPImmediate(const APFloat& Imm) {
 728       LegalFPImmediates.push_back(Imm);
 729     }
 730
 731     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 732                             CallingConv::ID CallConv, bool isVarArg,
 733                             const SmallVectorImpl<ISD::InputArg> &Ins,
 734                             DebugLoc dl, SelectionDAG &DAG,
 735                             SmallVectorImpl<SDValue> &InVals) const;
 736     SDValue LowerMemArgument(SDValue Chain,
 737                              CallingConv::ID CallConv,
 738                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 739                              DebugLoc dl, SelectionDAG &DAG,
 740                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 741                               unsigned i) const;
 742     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 743                              DebugLoc dl, SelectionDAG &DAG,
 744                              const CCValAssign &VA,
 745                              ISD::ArgFlagsTy Flags) const;
 746
 747     // Call lowering helpers.
 748
 749     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 750     /// for tail call optimization. Targets which want to do tail call
 751     /// optimization should implement this function.
 752     bool IsEligibleForTailCallOptimization(SDValue Callee,
 753                                            CallingConv::ID CalleeCC,
 754                                            bool isVarArg,
 755                                            bool isCalleeStructRet,
 756                                            bool isCallerStructRet,
 757                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 758                                     const SmallVectorImpl<SDValue> &OutVals,
 759                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 760                                            SelectionDAG& DAG) const;
 761     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 762     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 763                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 764                                 int FPDiff, DebugLoc dl) const;
 765
 766     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 767                                          SelectionDAG &DAG) const;
 768
 769     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 770                                                bool isSigned) const;
 771
 772     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 773                                    SelectionDAG &DAG) const;
 774     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 787                                int64_t Offset, SelectionDAG &DAG) const;
 788     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 793     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 804                       DebugLoc dl, SelectionDAG &DAG) const;
 805     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 827
 828     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 832
 833     // Utility functions to help LowerVECTOR_SHUFFLE
 834     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 835
 836     virtual SDValue
 837       LowerFormalArguments(SDValue Chain,
 838                            CallingConv::ID CallConv, bool isVarArg,
 839                            const SmallVectorImpl<ISD::InputArg> &Ins,
 840                            DebugLoc dl, SelectionDAG &DAG,
 841                            SmallVectorImpl<SDValue> &InVals) const;
 842     virtual SDValue
 843       LowerCall(SDValue Chain, SDValue Callee,
 844                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 845                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 846                 const SmallVectorImpl<SDValue> &OutVals,
 847                 const SmallVectorImpl<ISD::InputArg> &Ins,
 848                 DebugLoc dl, SelectionDAG &DAG,
 849                 SmallVectorImpl<SDValue> &InVals) const;
 850
 851     virtual SDValue
 852       LowerReturn(SDValue Chain,
 853                   CallingConv::ID CallConv, bool isVarArg,
 854                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 855                   const SmallVectorImpl<SDValue> &OutVals,
 856                   DebugLoc dl, SelectionDAG &DAG) const;
 857
 858     virtual bool isUsedByReturnOnly(SDNode *N) const;
 859
 860     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 861
 862     virtual EVT
 863     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 864                              ISD::NodeType ExtendKind) const;
 865
 866     virtual bool
 867     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 868                    bool isVarArg,
 869                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 870                    LLVMContext &Context) const;
 871
 872     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 873                                  SelectionDAG &DAG, unsigned NewOp) const;
 874
 875     /// Utility function to emit string processing sse4.2 instructions
 876     /// that return in xmm0.
 877     /// This takes the instruction to expand, the associated machine basic
 878     /// block, the number of args, and whether or not the second arg is
 879     /// in memory or not.
 880     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 881                                 unsigned argNum, bool inMem) const;
 882
 883     /// Utility functions to emit monitor and mwait instructions. These
 884     /// need to make sure that the arguments to the intrinsic are in the
 885     /// correct registers.
 886     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 887                                    MachineBasicBlock *BB) const;
 888     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 889
 890     /// Utility function to emit atomic bitwise operations (and, or, xor).
 891     /// It takes the bitwise instruction to expand, the associated machine basic
 892     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 893     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 894                                                     MachineInstr *BInstr,
 895                                                     MachineBasicBlock *BB,
 896                                                     unsigned regOpc,
 897                                                     unsigned immOpc,
 898                                                     unsigned loadOpc,
 899                                                     unsigned cxchgOpc,
 900                                                     unsigned notOpc,
 901                                                     unsigned EAXreg,
 902                                                     TargetRegisterClass *RC,
 903                                                     bool invSrc = false) const;
 904
 905     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 906                                                     MachineInstr *BInstr,
 907                                                     MachineBasicBlock *BB,
 908                                                     unsigned regOpcL,
 909                                                     unsigned regOpcH,
 910                                                     unsigned immOpcL,
 911                                                     unsigned immOpcH,
 912                                                     bool invSrc = false) const;
 913
 914     /// Utility function to emit atomic min and max.  It takes the min/max
 915     /// instruction to expand, the associated basic block, and the associated
 916     /// cmov opcode for moving the min or max value.
 917     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 918                                                           MachineBasicBlock *BB,
 919                                                         unsigned cmovOpc) const;
 920
 921     // Utility function to emit the low-level va_arg code for X86-64.
 922     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 923                        MachineInstr *MI,
 924                        MachineBasicBlock *MBB) const;
 925
 926     /// Utility function to emit the xmm reg save portion of va_start.
 927     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 928                                                    MachineInstr *BInstr,
 929                                                    MachineBasicBlock *BB) const;
 930
 931     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 932                                          MachineBasicBlock *BB) const;
 933
 934     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 935                                               MachineBasicBlock *BB) const;
 936
 937     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 938                                           MachineBasicBlock *BB) const;
 939
 940     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 941                                           MachineBasicBlock *BB) const;
 942
 943     /// Emit nodes that will be selected as "test Op0,Op0", or something
 944     /// equivalent, for use with the given x86 condition code.
 945     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 946
 947     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 948     /// equivalent, for use with the given x86 condition code.
 949     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 950                     SelectionDAG &DAG) const;
 951   };
 952
 953   namespace X86 {
 954     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 955   }
 956 }
 957
 958 #endif    // X86ISELLOWERING_H