lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  66   default: llvm_unreachable("unknown subtarget type");
  67   case X86Subtarget::isDarwin:
  68     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  69       return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   case X86Subtarget::isELF:
  72    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  73      return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   case X86Subtarget::isMingw:
  76   case X86Subtarget::isCygwin:
  77   case X86Subtarget::isWindows:
  78     return new TargetLoweringObjectFileCOFF();
  79   }
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasSSE2();
  86   X86ScalarSSEf32 = Subtarget->hasSSE1();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93
  94   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  95   setShiftAmountType(MVT::i8);
  96   setBooleanContents(ZeroOrOneBooleanContent);
  97   setSchedulingPreference(Sched::RegPressure);
  98   setStackPointerRegisterToSaveRestore(X86StackPtr);
  99
 100   if (Subtarget->isTargetDarwin()) {
 101     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 102     setUseUnderscoreSetJmp(false);
 103     setUseUnderscoreLongJmp(false);
 104   } else if (Subtarget->isTargetMingw()) {
 105     // MS runtime is weird: it exports _setjmp, but longjmp!
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(false);
 108   } else {
 109     setUseUnderscoreSetJmp(true);
 110     setUseUnderscoreLongJmp(true);
 111   }
 112
 113   // Set up the register classes.
 114   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 115   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 116   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 117   if (Subtarget->is64Bit())
 118     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 119
 120   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 121
 122   // We don't accept any truncstore of integer registers.
 123   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     // We have an algorithm for SSE2->double, and we turn this into a
 149     // 64-bit FILD followed by conditional FADD for other targets.
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 151     // We have an algorithm for SSE2, and we turn this into a 64-bit
 152     // FILD for other targets.
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 154   }
 155
 156   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 160
 161   if (!UseSoftFloat) {
 162     // SSE has no i16 to fp conversion, only i32
 163     if (X86ScalarSSEf32) {
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 165       // f32 and f64 cases are Legal, f80 case is not
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 167     } else {
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 170     }
 171   } else {
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 174   }
 175
 176   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 177   // are Legal, f80 is custom lowered.
 178   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 179   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 180
 181   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 185
 186   if (X86ScalarSSEf32) {
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 188     // f32 and f64 cases are Legal, f80 case is not
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 190   } else {
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 193   }
 194
 195   // Handle FP_TO_UINT by promoting the destination to a larger signed
 196   // conversion.
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 200
 201   if (Subtarget->is64Bit()) {
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 204   } else if (!UseSoftFloat) {
 205     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 206       // Expand FP_TO_UINT into a select.
 207       // FIXME: We would like to use a Custom expander here eventually to do
 208       // the optimal thing for SSE vs. the default expansion in the legalizer.
 209       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 210     else
 211       // With SSE3 we can use fisttpll to convert to a signed i64; without
 212       // SSE, we're stuck with a fistpll.
 213       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 214   }
 215
 216   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 217   if (!X86ScalarSSEf64) {
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 220     if (Subtarget->is64Bit()) {
 221       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 222       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 223       if (Subtarget->hasMMX() && !DisableMMX)
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 225       else
 226         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 227     }
 228   }
 229
 230   // Scalar integer divide and remainder are lowered to use operations that
 231   // produce two results, to match the available instructions. This exposes
 232   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 233   // into a single instruction.
 234   //
 235   // Scalar integer multiply-high is also lowered to use two-result
 236   // operations, to match the available instructions. However, plain multiply
 237   // (low) operations are left as Legal, as there are single-result
 238   // instructions for this in x86. Using the two-result multiply instructions
 239   // when both high and low results are needed must be arranged by dagcombine.
 240   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 241   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 242   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 264
 265   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 266   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 267   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 268   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 274   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 278   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 279
 280   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 284   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 286   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 291     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 292     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 293   }
 294
 295   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 296   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 297
 298   // These should be promoted to a larger select which is supported.
 299   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 300   // X86 wants to expand cmov itself.
 301   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 302   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 313   if (Subtarget->is64Bit()) {
 314     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 315     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 316   }
 317   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 318
 319   // Darwin ABI issue.
 320   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 321   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 323   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 324   if (Subtarget->is64Bit())
 325     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 326   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 327   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 330     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 331     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 332     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 333     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350
 351   // Expand certain atomics
 352   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 353   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 354   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 355   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 356
 357   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 361
 362   if (!Subtarget->is64Bit()) {
 363     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 364     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 366     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 367     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 370   }
 371
 372   // FIXME - use subtarget debug flags
 373   if (!Subtarget->isTargetDarwin() &&
 374       !Subtarget->isTargetELF() &&
 375       !Subtarget->isTargetCygMing()) {
 376     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 377   }
 378
 379   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 380   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 381   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 382   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 383   if (Subtarget->is64Bit()) {
 384     setExceptionPointerRegister(X86::RAX);
 385     setExceptionSelectorRegister(X86::RDX);
 386   } else {
 387     setExceptionPointerRegister(X86::EAX);
 388     setExceptionSelectorRegister(X86::EDX);
 389   }
 390   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 391   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 392
 393   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 394
 395   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 396
 397   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 398   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 399   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 400   if (Subtarget->is64Bit()) {
 401     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 402     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 403   } else {
 404     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 405     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 406   }
 407
 408   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 409   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 410   if (Subtarget->is64Bit())
 411     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 412   if (Subtarget->isTargetCygMing())
 413     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 414   else
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 416
 417   if (!UseSoftFloat && X86ScalarSSEf64) {
 418     // f32 and f64 use SSE.
 419     // Set up the FP register classes.
 420     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 421     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 422
 423     // Use ANDPD to simulate FABS.
 424     setOperationAction(ISD::FABS , MVT::f64, Custom);
 425     setOperationAction(ISD::FABS , MVT::f32, Custom);
 426
 427     // Use XORP to simulate FNEG.
 428     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 429     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 430
 431     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 432     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 433     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 434
 435     // We don't support sin/cos/fmod
 436     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 437     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 438     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 439     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 440
 441     // Expand FP immediates into loads from the stack, except for the special
 442     // cases we handle.
 443     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 444     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 445   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 446     // Use SSE for f32, x87 for f64.
 447     // Set up the FP register classes.
 448     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 449     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 450
 451     // Use ANDPS to simulate FABS.
 452     setOperationAction(ISD::FABS , MVT::f32, Custom);
 453
 454     // Use XORP to simulate FNEG.
 455     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 456
 457     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 458
 459     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 460     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 461     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 462
 463     // We don't support sin/cos/fmod
 464     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 465     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 466
 467     // Special cases we handle for FP constants.
 468     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 469     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 470     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 471     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 472     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 473
 474     if (!UnsafeFPMath) {
 475       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 476       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 477     }
 478   } else if (!UseSoftFloat) {
 479     // f32 and f64 in x87.
 480     // Set up the FP register classes.
 481     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 482     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 483
 484     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 485     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 486     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 487     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 494     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 495     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 496     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 497     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 501   }
 502
 503   // Long double always uses X87.
 504   if (!UseSoftFloat) {
 505     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 506     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 508     {
 509       bool ignored;
 510       APFloat TmpFlt(+0.0);
 511       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 512                      &ignored);
 513       addLegalFPImmediate(TmpFlt);  // FLD0
 514       TmpFlt.changeSign();
 515       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 516       APFloat TmpFlt2(+1.0);
 517       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                       &ignored);
 519       addLegalFPImmediate(TmpFlt2);  // FLD1
 520       TmpFlt2.changeSign();
 521       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 522     }
 523
 524     if (!UnsafeFPMath) {
 525       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 526       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 527     }
 528   }
 529
 530   // Always use a library call for pow.
 531   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 532   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 533   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 534
 535   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 536   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 537   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 538   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 539   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 540
 541   // First set operation action for all vector types to either promote
 542   // (for widening) or expand (for scalarization). Then we will selectively
 543   // turn on ones that can be effectively codegen'd.
 544   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 545        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 546     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 561     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 562     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 595     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 599     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 600          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 601       setTruncStoreAction((MVT::SimpleValueType)VT,
 602                           (MVT::SimpleValueType)InnerVT, Expand);
 603     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 604     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 605     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 606   }
 607
 608   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 609   // with -msoft-float, disable use of MMX as well.
 610   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 611     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 612     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 613     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 614     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass, false);
 615     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 616
 617     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 618     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 619     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 620     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 621
 622     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 628     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 629
 630     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 631     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 632     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 633     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 634     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 637
 638     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 639     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 640     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 641     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 642     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 645
 646     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 647     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 648     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 649     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 650     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 653
 654     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 655     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 656     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 657     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 658     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 663
 664     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 665     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 669
 670     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 674
 675     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 676     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 679
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 681
 682     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 683     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 689
 690     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 691       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2f32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector()) {
 796         continue;
 797       }
 798
 799       setOperationAction(ISD::AND,    SVT, Promote);
 800       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 801       setOperationAction(ISD::OR,     SVT, Promote);
 802       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 803       setOperationAction(ISD::XOR,    SVT, Promote);
 804       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::LOAD,   SVT, Promote);
 806       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 807       setOperationAction(ISD::SELECT, SVT, Promote);
 808       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 809     }
 810
 811     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 812
 813     // Custom lower v2i64 and v2f64 selects.
 814     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 815     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 816     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 817     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 818
 819     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 820     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 821     if (!DisableMMX && Subtarget->hasMMX()) {
 822       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 823       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 824     }
 825   }
 826
 827   if (Subtarget->hasSSE41()) {
 828     // FIXME: Do we need to handle scalar-to-vector here?
 829     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 830
 831     // i8 and i16 vectors are custom , because the source register and source
 832     // source memory operand types are not the same width.  f32 vectors are
 833     // custom since the immediate controlling the insert encodes additional
 834     // information.
 835     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 837     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 839
 840     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 841     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 842     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 844
 845     if (Subtarget->is64Bit()) {
 846       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 847       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 848     }
 849   }
 850
 851   if (Subtarget->hasSSE42()) {
 852     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 853   }
 854
 855   if (!UseSoftFloat && Subtarget->hasAVX()) {
 856     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 857     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 858     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 859     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 860
 861     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 862     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 863     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 864     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 865     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 866     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 867     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 868     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 870     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 871     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 872     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 873     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 874     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 876
 877     // Operations to consider commented out -v16i16 v32i8
 878     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 879     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 880     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 881     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 882     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 883     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 884     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 885     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 887     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 888     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 889     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 891     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 892
 893     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 894     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 895     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 896     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 897
 898     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 899     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 900     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 901     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 902     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 903
 904     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 905     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 906     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 907     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 908     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 909     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 910
 911 #if 0
 912     // Not sure we want to do this since there are no 256-bit integer
 913     // operations in AVX
 914
 915     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 916     // This includes 256-bit vectors
 917     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 918       EVT VT = (MVT::SimpleValueType)i;
 919
 920       // Do not attempt to custom lower non-power-of-2 vectors
 921       if (!isPowerOf2_32(VT.getVectorNumElements()))
 922         continue;
 923
 924       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 925       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 926       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 927     }
 928
 929     if (Subtarget->is64Bit()) {
 930       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 931       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 932     }
 933 #endif
 934
 935 #if 0
 936     // Not sure we want to do this since there are no 256-bit integer
 937     // operations in AVX
 938
 939     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 940     // Including 256-bit vectors
 941     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 942       EVT VT = (MVT::SimpleValueType)i;
 943
 944       if (!VT.is256BitVector()) {
 945         continue;
 946       }
 947       setOperationAction(ISD::AND,    VT, Promote);
 948       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 949       setOperationAction(ISD::OR,     VT, Promote);
 950       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 951       setOperationAction(ISD::XOR,    VT, Promote);
 952       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 953       setOperationAction(ISD::LOAD,   VT, Promote);
 954       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 955       setOperationAction(ISD::SELECT, VT, Promote);
 956       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 957     }
 958
 959     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 960 #endif
 961   }
 962
 963   // We want to custom lower some of our intrinsics.
 964   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 965
 966   // Add/Sub/Mul with overflow operations are custom lowered.
 967   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 968   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 969   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 970   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 971   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 972   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 973   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 974   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 975   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 976   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 977
 978   if (!Subtarget->is64Bit()) {
 979     // These libcalls are not available in 32-bit.
 980     setLibcallName(RTLIB::SHL_I128, 0);
 981     setLibcallName(RTLIB::SRL_I128, 0);
 982     setLibcallName(RTLIB::SRA_I128, 0);
 983   }
 984
 985   // We have target-specific dag combine patterns for the following nodes:
 986   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 987   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 988   setTargetDAGCombine(ISD::BUILD_VECTOR);
 989   setTargetDAGCombine(ISD::SELECT);
 990   setTargetDAGCombine(ISD::SHL);
 991   setTargetDAGCombine(ISD::SRA);
 992   setTargetDAGCombine(ISD::SRL);
 993   setTargetDAGCombine(ISD::OR);
 994   setTargetDAGCombine(ISD::STORE);
 995   setTargetDAGCombine(ISD::MEMBARRIER);
 996   setTargetDAGCombine(ISD::ZERO_EXTEND);
 997   if (Subtarget->is64Bit())
 998     setTargetDAGCombine(ISD::MUL);
 999
1000   computeRegisterProperties();
1001
1002   // FIXME: These should be based on subtarget info. Plus, the values should
1003   // be smaller when we are in optimizing for size mode.
1004   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1005   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1006   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1007   setPrefLoopAlignment(16);
1008   benefitFromCodePlacementOpt = true;
1009 }
1010
1011
1012 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1013   return MVT::i8;
1014 }
1015
1016
1017 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1018 /// the desired ByVal argument alignment.
1019 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1020   if (MaxAlign == 16)
1021     return;
1022   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1023     if (VTy->getBitWidth() == 128)
1024       MaxAlign = 16;
1025   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1026     unsigned EltAlign = 0;
1027     getMaxByValAlign(ATy->getElementType(), EltAlign);
1028     if (EltAlign > MaxAlign)
1029       MaxAlign = EltAlign;
1030   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1031     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1032       unsigned EltAlign = 0;
1033       getMaxByValAlign(STy->getElementType(i), EltAlign);
1034       if (EltAlign > MaxAlign)
1035         MaxAlign = EltAlign;
1036       if (MaxAlign == 16)
1037         break;
1038     }
1039   }
1040   return;
1041 }
1042
1043 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1044 /// function arguments in the caller parameter area. For X86, aggregates
1045 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1046 /// are at 4-byte boundaries.
1047 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1048   if (Subtarget->is64Bit()) {
1049     // Max of 8 and alignment of type.
1050     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1051     if (TyAlign > 8)
1052       return TyAlign;
1053     return 8;
1054   }
1055
1056   unsigned Align = 4;
1057   if (Subtarget->hasSSE1())
1058     getMaxByValAlign(Ty, Align);
1059   return Align;
1060 }
1061
1062 /// getOptimalMemOpType - Returns the target specific optimal type for load
1063 /// and store operations as a result of memset, memcpy, and memmove
1064 /// lowering. If DstAlign is zero that means it's safe to destination
1065 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1066 /// means there isn't a need to check it against alignment requirement,
1067 /// probably because the source does not need to be loaded. If
1068 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1069 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1070 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1071 /// constant so it does not need to be loaded.
1072 /// It returns EVT::Other if the type should be determined using generic
1073 /// target-independent logic.
1074 EVT
1075 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1076                                        unsigned DstAlign, unsigned SrcAlign,
1077                                        bool NonScalarIntSafe,
1078                                        bool MemcpyStrSrc,
1079                                        MachineFunction &MF) const {
1080   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1081   // linux.  This is because the stack realignment code can't handle certain
1082   // cases like PR2962.  This should be removed when PR2962 is fixed.
1083   const Function *F = MF.getFunction();
1084   if (NonScalarIntSafe &&
1085       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1086     if (Size >= 16 &&
1087         (Subtarget->isUnalignedMemAccessFast() ||
1088          ((DstAlign == 0 || DstAlign >= 16) &&
1089           (SrcAlign == 0 || SrcAlign >= 16))) &&
1090         Subtarget->getStackAlignment() >= 16) {
1091       if (Subtarget->hasSSE2())
1092         return MVT::v4i32;
1093       if (Subtarget->hasSSE1())
1094         return MVT::v4f32;
1095     } else if (!MemcpyStrSrc && Size >= 8 &&
1096                !Subtarget->is64Bit() &&
1097                Subtarget->getStackAlignment() >= 8 &&
1098                Subtarget->hasSSE2()) {
1099       // Do not use f64 to lower memcpy if source is string constant. It's
1100       // better to use i32 to avoid the loads.
1101       return MVT::f64;
1102     }
1103   }
1104   if (Subtarget->is64Bit() && Size >= 8)
1105     return MVT::i64;
1106   return MVT::i32;
1107 }
1108
1109 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1110 /// current function.  The returned value is a member of the
1111 /// MachineJumpTableInfo::JTEntryKind enum.
1112 unsigned X86TargetLowering::getJumpTableEncoding() const {
1113   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1114   // symbol.
1115   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1116       Subtarget->isPICStyleGOT())
1117     return MachineJumpTableInfo::EK_Custom32;
1118
1119   // Otherwise, use the normal jump table encoding heuristics.
1120   return TargetLowering::getJumpTableEncoding();
1121 }
1122
1123 /// getPICBaseSymbol - Return the X86-32 PIC base.
1124 MCSymbol *
1125 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1126                                     MCContext &Ctx) const {
1127   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1128   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1129                                Twine(MF->getFunctionNumber())+"$pb");
1130 }
1131
1132
1133 const MCExpr *
1134 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1135                                              const MachineBasicBlock *MBB,
1136                                              unsigned uid,MCContext &Ctx) const{
1137   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1138          Subtarget->isPICStyleGOT());
1139   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1140   // entries.
1141   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1142                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1143 }
1144
1145 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1146 /// jumptable.
1147 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1148                                                     SelectionDAG &DAG) const {
1149   if (!Subtarget->is64Bit())
1150     // This doesn't have DebugLoc associated with it, but is not really the
1151     // same as a Register.
1152     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1153   return Table;
1154 }
1155
1156 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1157 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1158 /// MCExpr.
1159 const MCExpr *X86TargetLowering::
1160 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1161                              MCContext &Ctx) const {
1162   // X86-64 uses RIP relative addressing based on the jump table label.
1163   if (Subtarget->isPICStyleRIPRel())
1164     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1165
1166   // Otherwise, the reference is relative to the PIC base.
1167   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1168 }
1169
1170 /// getFunctionAlignment - Return the Log2 alignment of this function.
1171 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1172   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1173 }
1174
1175 //===----------------------------------------------------------------------===//
1176 //               Return Value Calling Convention Implementation
1177 //===----------------------------------------------------------------------===//
1178
1179 #include "X86GenCallingConv.inc"
1180
1181 bool
1182 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1183                         const SmallVectorImpl<EVT> &OutTys,
1184                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1185                         SelectionDAG &DAG) const {
1186   SmallVector<CCValAssign, 16> RVLocs;
1187   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1188                  RVLocs, *DAG.getContext());
1189   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1190 }
1191
1192 SDValue
1193 X86TargetLowering::LowerReturn(SDValue Chain,
1194                                CallingConv::ID CallConv, bool isVarArg,
1195                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1196                                DebugLoc dl, SelectionDAG &DAG) const {
1197   MachineFunction &MF = DAG.getMachineFunction();
1198   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1199
1200   SmallVector<CCValAssign, 16> RVLocs;
1201   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1202                  RVLocs, *DAG.getContext());
1203   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1204
1205   // Add the regs to the liveout set for the function.
1206   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1207   for (unsigned i = 0; i != RVLocs.size(); ++i)
1208     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1209       MRI.addLiveOut(RVLocs[i].getLocReg());
1210
1211   SDValue Flag;
1212
1213   SmallVector<SDValue, 6> RetOps;
1214   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1215   // Operand #1 = Bytes To Pop
1216   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1217                    MVT::i16));
1218
1219   // Copy the result values into the output registers.
1220   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1221     CCValAssign &VA = RVLocs[i];
1222     assert(VA.isRegLoc() && "Can only return in registers!");
1223     SDValue ValToCopy = Outs[i].Val;
1224
1225     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1226     // the RET instruction and handled by the FP Stackifier.
1227     if (VA.getLocReg() == X86::ST0 ||
1228         VA.getLocReg() == X86::ST1) {
1229       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1230       // change the value to the FP stack register class.
1231       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1232         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1233       RetOps.push_back(ValToCopy);
1234       // Don't emit a copytoreg.
1235       continue;
1236     }
1237
1238     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1239     // which is returned in RAX / RDX.
1240     if (Subtarget->is64Bit()) {
1241       EVT ValVT = ValToCopy.getValueType();
1242       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1243         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1244         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1245           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1246       }
1247     }
1248
1249     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1250     Flag = Chain.getValue(1);
1251   }
1252
1253   // The x86-64 ABI for returning structs by value requires that we copy
1254   // the sret argument into %rax for the return. We saved the argument into
1255   // a virtual register in the entry block, so now we copy the value out
1256   // and into %rax.
1257   if (Subtarget->is64Bit() &&
1258       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1259     MachineFunction &MF = DAG.getMachineFunction();
1260     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1261     unsigned Reg = FuncInfo->getSRetReturnReg();
1262     assert(Reg &&
1263            "SRetReturnReg should have been set in LowerFormalArguments().");
1264     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1265
1266     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1267     Flag = Chain.getValue(1);
1268
1269     // RAX now acts like a return value.
1270     MRI.addLiveOut(X86::RAX);
1271   }
1272
1273   RetOps[0] = Chain;  // Update chain.
1274
1275   // Add the flag if we have it.
1276   if (Flag.getNode())
1277     RetOps.push_back(Flag);
1278
1279   return DAG.getNode(X86ISD::RET_FLAG, dl,
1280                      MVT::Other, &RetOps[0], RetOps.size());
1281 }
1282
1283 /// LowerCallResult - Lower the result values of a call into the
1284 /// appropriate copies out of appropriate physical registers.
1285 ///
1286 SDValue
1287 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1288                                    CallingConv::ID CallConv, bool isVarArg,
1289                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1290                                    DebugLoc dl, SelectionDAG &DAG,
1291                                    SmallVectorImpl<SDValue> &InVals) const {
1292
1293   // Assign locations to each value returned by this call.
1294   SmallVector<CCValAssign, 16> RVLocs;
1295   bool Is64Bit = Subtarget->is64Bit();
1296   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1297                  RVLocs, *DAG.getContext());
1298   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1299
1300   // Copy all of the result registers out of their specified physreg.
1301   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1302     CCValAssign &VA = RVLocs[i];
1303     EVT CopyVT = VA.getValVT();
1304
1305     // If this is x86-64, and we disabled SSE, we can't return FP values
1306     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1307         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1308       report_fatal_error("SSE register return with SSE disabled");
1309     }
1310
1311     // If this is a call to a function that returns an fp value on the floating
1312     // point stack, but where we prefer to use the value in xmm registers, copy
1313     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1314     if ((VA.getLocReg() == X86::ST0 ||
1315          VA.getLocReg() == X86::ST1) &&
1316         isScalarFPTypeInSSEReg(VA.getValVT())) {
1317       CopyVT = MVT::f80;
1318     }
1319
1320     SDValue Val;
1321     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1322       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1323       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1324         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1325                                    MVT::v2i64, InFlag).getValue(1);
1326         Val = Chain.getValue(0);
1327         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1328                           Val, DAG.getConstant(0, MVT::i64));
1329       } else {
1330         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1331                                    MVT::i64, InFlag).getValue(1);
1332         Val = Chain.getValue(0);
1333       }
1334       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1335     } else {
1336       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1337                                  CopyVT, InFlag).getValue(1);
1338       Val = Chain.getValue(0);
1339     }
1340     InFlag = Chain.getValue(2);
1341
1342     if (CopyVT != VA.getValVT()) {
1343       // Round the F80 the right size, which also moves to the appropriate xmm
1344       // register.
1345       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1346                         // This truncation won't change the value.
1347                         DAG.getIntPtrConstant(1));
1348     }
1349
1350     InVals.push_back(Val);
1351   }
1352
1353   return Chain;
1354 }
1355
1356
1357 //===----------------------------------------------------------------------===//
1358 //                C & StdCall & Fast Calling Convention implementation
1359 //===----------------------------------------------------------------------===//
1360 //  StdCall calling convention seems to be standard for many Windows' API
1361 //  routines and around. It differs from C calling convention just a little:
1362 //  callee should clean up the stack, not caller. Symbols should be also
1363 //  decorated in some fancy way :) It doesn't support any vector arguments.
1364 //  For info on fast calling convention see Fast Calling Convention (tail call)
1365 //  implementation LowerX86_32FastCCCallTo.
1366
1367 /// CallIsStructReturn - Determines whether a call uses struct return
1368 /// semantics.
1369 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1370   if (Outs.empty())
1371     return false;
1372
1373   return Outs[0].Flags.isSRet();
1374 }
1375
1376 /// ArgsAreStructReturn - Determines whether a function uses struct
1377 /// return semantics.
1378 static bool
1379 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1380   if (Ins.empty())
1381     return false;
1382
1383   return Ins[0].Flags.isSRet();
1384 }
1385
1386 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1387 /// given CallingConvention value.
1388 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1389   if (Subtarget->is64Bit()) {
1390     if (CC == CallingConv::GHC)
1391       return CC_X86_64_GHC;
1392     else if (Subtarget->isTargetWin64())
1393       return CC_X86_Win64_C;
1394     else
1395       return CC_X86_64_C;
1396   }
1397
1398   if (CC == CallingConv::X86_FastCall)
1399     return CC_X86_32_FastCall;
1400   else if (CC == CallingConv::X86_ThisCall)
1401     return CC_X86_32_ThisCall;
1402   else if (CC == CallingConv::Fast)
1403     return CC_X86_32_FastCC;
1404   else if (CC == CallingConv::GHC)
1405     return CC_X86_32_GHC;
1406   else
1407     return CC_X86_32_C;
1408 }
1409
1410 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1411 /// by "Src" to address "Dst" with size and alignment information specified by
1412 /// the specific parameter attribute. The copy will be passed as a byval
1413 /// function parameter.
1414 static SDValue
1415 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1416                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1417                           DebugLoc dl) {
1418   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1419   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1420                        /*isVolatile*/false, /*AlwaysInline=*/true,
1421                        NULL, 0, NULL, 0);
1422 }
1423
1424 /// IsTailCallConvention - Return true if the calling convention is one that
1425 /// supports tail call optimization.
1426 static bool IsTailCallConvention(CallingConv::ID CC) {
1427   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1428 }
1429
1430 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1431 /// a tailcall target by changing its ABI.
1432 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1433   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1434 }
1435
1436 SDValue
1437 X86TargetLowering::LowerMemArgument(SDValue Chain,
1438                                     CallingConv::ID CallConv,
1439                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1440                                     DebugLoc dl, SelectionDAG &DAG,
1441                                     const CCValAssign &VA,
1442                                     MachineFrameInfo *MFI,
1443                                     unsigned i) const {
1444   // Create the nodes corresponding to a load from this parameter slot.
1445   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1446   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1447   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1448   EVT ValVT;
1449
1450   // If value is passed by pointer we have address passed instead of the value
1451   // itself.
1452   if (VA.getLocInfo() == CCValAssign::Indirect)
1453     ValVT = VA.getLocVT();
1454   else
1455     ValVT = VA.getValVT();
1456
1457   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1458   // changed with more analysis.
1459   // In case of tail call optimization mark all arguments mutable. Since they
1460   // could be overwritten by lowering of arguments in case of a tail call.
1461   if (Flags.isByVal()) {
1462     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1463                                     VA.getLocMemOffset(), isImmutable, false);
1464     return DAG.getFrameIndex(FI, getPointerTy());
1465   } else {
1466     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1467                                     VA.getLocMemOffset(), isImmutable, false);
1468     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1469     return DAG.getLoad(ValVT, dl, Chain, FIN,
1470                        PseudoSourceValue::getFixedStack(FI), 0,
1471                        false, false, 0);
1472   }
1473 }
1474
1475 SDValue
1476 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1477                                         CallingConv::ID CallConv,
1478                                         bool isVarArg,
1479                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1480                                         DebugLoc dl,
1481                                         SelectionDAG &DAG,
1482                                         SmallVectorImpl<SDValue> &InVals)
1483                                           const {
1484   MachineFunction &MF = DAG.getMachineFunction();
1485   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1486
1487   const Function* Fn = MF.getFunction();
1488   if (Fn->hasExternalLinkage() &&
1489       Subtarget->isTargetCygMing() &&
1490       Fn->getName() == "main")
1491     FuncInfo->setForceFramePointer(true);
1492
1493   MachineFrameInfo *MFI = MF.getFrameInfo();
1494   bool Is64Bit = Subtarget->is64Bit();
1495   bool IsWin64 = Subtarget->isTargetWin64();
1496
1497   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1498          "Var args not supported with calling convention fastcc or ghc");
1499
1500   // Assign locations to all of the incoming arguments.
1501   SmallVector<CCValAssign, 16> ArgLocs;
1502   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1503                  ArgLocs, *DAG.getContext());
1504   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1505
1506   unsigned LastVal = ~0U;
1507   SDValue ArgValue;
1508   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1509     CCValAssign &VA = ArgLocs[i];
1510     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1511     // places.
1512     assert(VA.getValNo() != LastVal &&
1513            "Don't support value assigned to multiple locs yet");
1514     LastVal = VA.getValNo();
1515
1516     if (VA.isRegLoc()) {
1517       EVT RegVT = VA.getLocVT();
1518       TargetRegisterClass *RC = NULL;
1519       if (RegVT == MVT::i32)
1520         RC = X86::GR32RegisterClass;
1521       else if (Is64Bit && RegVT == MVT::i64)
1522         RC = X86::GR64RegisterClass;
1523       else if (RegVT == MVT::f32)
1524         RC = X86::FR32RegisterClass;
1525       else if (RegVT == MVT::f64)
1526         RC = X86::FR64RegisterClass;
1527       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1528         RC = X86::VR128RegisterClass;
1529       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1530         RC = X86::VR64RegisterClass;
1531       else
1532         llvm_unreachable("Unknown argument type!");
1533
1534       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1535       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1536
1537       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1538       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1539       // right size.
1540       if (VA.getLocInfo() == CCValAssign::SExt)
1541         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1542                                DAG.getValueType(VA.getValVT()));
1543       else if (VA.getLocInfo() == CCValAssign::ZExt)
1544         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1545                                DAG.getValueType(VA.getValVT()));
1546       else if (VA.getLocInfo() == CCValAssign::BCvt)
1547         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1548
1549       if (VA.isExtInLoc()) {
1550         // Handle MMX values passed in XMM regs.
1551         if (RegVT.isVector()) {
1552           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1553                                  ArgValue, DAG.getConstant(0, MVT::i64));
1554           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1555         } else
1556           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1557       }
1558     } else {
1559       assert(VA.isMemLoc());
1560       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1561     }
1562
1563     // If value is passed via pointer - do a load.
1564     if (VA.getLocInfo() == CCValAssign::Indirect)
1565       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1566                              false, false, 0);
1567
1568     InVals.push_back(ArgValue);
1569   }
1570
1571   // The x86-64 ABI for returning structs by value requires that we copy
1572   // the sret argument into %rax for the return. Save the argument into
1573   // a virtual register so that we can access it from the return points.
1574   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1575     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1576     unsigned Reg = FuncInfo->getSRetReturnReg();
1577     if (!Reg) {
1578       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1579       FuncInfo->setSRetReturnReg(Reg);
1580     }
1581     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1582     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1583   }
1584
1585   unsigned StackSize = CCInfo.getNextStackOffset();
1586   // Align stack specially for tail calls.
1587   if (FuncIsMadeTailCallSafe(CallConv))
1588     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1589
1590   // If the function takes variable number of arguments, make a frame index for
1591   // the start of the first vararg value... for expansion of llvm.va_start.
1592   if (isVarArg) {
1593     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1594                     CallConv != CallingConv::X86_ThisCall)) {
1595       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,
1596                                                             true, false));
1597     }
1598     if (Is64Bit) {
1599       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1600
1601       // FIXME: We should really autogenerate these arrays
1602       static const unsigned GPR64ArgRegsWin64[] = {
1603         X86::RCX, X86::RDX, X86::R8,  X86::R9
1604       };
1605       static const unsigned XMMArgRegsWin64[] = {
1606         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1607       };
1608       static const unsigned GPR64ArgRegs64Bit[] = {
1609         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1610       };
1611       static const unsigned XMMArgRegs64Bit[] = {
1612         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1613         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1614       };
1615       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1616
1617       if (IsWin64) {
1618         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1619         GPR64ArgRegs = GPR64ArgRegsWin64;
1620         XMMArgRegs = XMMArgRegsWin64;
1621       } else {
1622         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1623         GPR64ArgRegs = GPR64ArgRegs64Bit;
1624         XMMArgRegs = XMMArgRegs64Bit;
1625       }
1626       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1627                                                        TotalNumIntRegs);
1628       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1629                                                        TotalNumXMMRegs);
1630
1631       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1632       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1633              "SSE register cannot be used when SSE is disabled!");
1634       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1635              "SSE register cannot be used when SSE is disabled!");
1636       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1637         // Kernel mode asks for SSE to be disabled, so don't push them
1638         // on the stack.
1639         TotalNumXMMRegs = 0;
1640
1641       // For X86-64, if there are vararg parameters that are passed via
1642       // registers, then we must store them to their spots on the stack so they
1643       // may be loaded by deferencing the result of va_next.
1644       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1645       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1646       FuncInfo->setRegSaveFrameIndex(
1647         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1648                                false));
1649
1650       // Store the integer parameter registers.
1651       SmallVector<SDValue, 8> MemOps;
1652       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1653                                         getPointerTy());
1654       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1655       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1656         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1657                                   DAG.getIntPtrConstant(Offset));
1658         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1659                                      X86::GR64RegisterClass);
1660         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1661         SDValue Store =
1662           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1663                        PseudoSourceValue::getFixedStack(
1664                          FuncInfo->getRegSaveFrameIndex()),
1665                        Offset, false, false, 0);
1666         MemOps.push_back(Store);
1667         Offset += 8;
1668       }
1669
1670       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1671         // Now store the XMM (fp + vector) parameter registers.
1672         SmallVector<SDValue, 11> SaveXMMOps;
1673         SaveXMMOps.push_back(Chain);
1674
1675         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1676         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1677         SaveXMMOps.push_back(ALVal);
1678
1679         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1680                                FuncInfo->getRegSaveFrameIndex()));
1681         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1682                                FuncInfo->getVarArgsFPOffset()));
1683
1684         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1685           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1686                                        X86::VR128RegisterClass);
1687           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1688           SaveXMMOps.push_back(Val);
1689         }
1690         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1691                                      MVT::Other,
1692                                      &SaveXMMOps[0], SaveXMMOps.size()));
1693       }
1694
1695       if (!MemOps.empty())
1696         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1697                             &MemOps[0], MemOps.size());
1698     }
1699   }
1700
1701   // Some CCs need callee pop.
1702   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1703     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1704   } else {
1705     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1706     // If this is an sret function, the return should pop the hidden pointer.
1707     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1708       FuncInfo->setBytesToPopOnReturn(4);
1709   }
1710
1711   if (!Is64Bit) {
1712     // RegSaveFrameIndex is X86-64 only.
1713     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1714     if (CallConv == CallingConv::X86_FastCall ||
1715         CallConv == CallingConv::X86_ThisCall)
1716       // fastcc functions can't have varargs.
1717       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1718   }
1719
1720   return Chain;
1721 }
1722
1723 SDValue
1724 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1725                                     SDValue StackPtr, SDValue Arg,
1726                                     DebugLoc dl, SelectionDAG &DAG,
1727                                     const CCValAssign &VA,
1728                                     ISD::ArgFlagsTy Flags) const {
1729   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1730   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1731   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1732   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1733   if (Flags.isByVal()) {
1734     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1735   }
1736   return DAG.getStore(Chain, dl, Arg, PtrOff,
1737                       PseudoSourceValue::getStack(), LocMemOffset,
1738                       false, false, 0);
1739 }
1740
1741 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1742 /// optimization is performed and it is required.
1743 SDValue
1744 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1745                                            SDValue &OutRetAddr, SDValue Chain,
1746                                            bool IsTailCall, bool Is64Bit,
1747                                            int FPDiff, DebugLoc dl) const {
1748   // Adjust the Return address stack slot.
1749   EVT VT = getPointerTy();
1750   OutRetAddr = getReturnAddressFrameIndex(DAG);
1751
1752   // Load the "old" Return address.
1753   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1754   return SDValue(OutRetAddr.getNode(), 1);
1755 }
1756
1757 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1758 /// optimization is performed and it is required (FPDiff!=0).
1759 static SDValue
1760 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1761                          SDValue Chain, SDValue RetAddrFrIdx,
1762                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1763   // Store the return address to the appropriate stack slot.
1764   if (!FPDiff) return Chain;
1765   // Calculate the new stack slot for the return address.
1766   int SlotSize = Is64Bit ? 8 : 4;
1767   int NewReturnAddrFI =
1768     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1769   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1770   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1771   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1772                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1773                        false, false, 0);
1774   return Chain;
1775 }
1776
1777 SDValue
1778 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1779                              CallingConv::ID CallConv, bool isVarArg,
1780                              bool &isTailCall,
1781                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1782                              const SmallVectorImpl<ISD::InputArg> &Ins,
1783                              DebugLoc dl, SelectionDAG &DAG,
1784                              SmallVectorImpl<SDValue> &InVals) const {
1785   MachineFunction &MF = DAG.getMachineFunction();
1786   bool Is64Bit        = Subtarget->is64Bit();
1787   bool IsStructRet    = CallIsStructReturn(Outs);
1788   bool IsSibcall      = false;
1789
1790   if (isTailCall) {
1791     // Check if it's really possible to do a tail call.
1792     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1793                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1794                                                    Outs, Ins, DAG);
1795
1796     // Sibcalls are automatically detected tailcalls which do not require
1797     // ABI changes.
1798     if (!GuaranteedTailCallOpt && isTailCall)
1799       IsSibcall = true;
1800
1801     if (isTailCall)
1802       ++NumTailCalls;
1803   }
1804
1805   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1806          "Var args not supported with calling convention fastcc or ghc");
1807
1808   // Analyze operands of the call, assigning locations to each operand.
1809   SmallVector<CCValAssign, 16> ArgLocs;
1810   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1811                  ArgLocs, *DAG.getContext());
1812   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1813
1814   // Get a count of how many bytes are to be pushed on the stack.
1815   unsigned NumBytes = CCInfo.getNextStackOffset();
1816   if (IsSibcall)
1817     // This is a sibcall. The memory operands are available in caller's
1818     // own caller's stack.
1819     NumBytes = 0;
1820   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1821     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1822
1823   int FPDiff = 0;
1824   if (isTailCall && !IsSibcall) {
1825     // Lower arguments at fp - stackoffset + fpdiff.
1826     unsigned NumBytesCallerPushed =
1827       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1828     FPDiff = NumBytesCallerPushed - NumBytes;
1829
1830     // Set the delta of movement of the returnaddr stackslot.
1831     // But only set if delta is greater than previous delta.
1832     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1833       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1834   }
1835
1836   if (!IsSibcall)
1837     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1838
1839   SDValue RetAddrFrIdx;
1840   // Load return adress for tail calls.
1841   if (isTailCall && FPDiff)
1842     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1843                                     Is64Bit, FPDiff, dl);
1844
1845   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1846   SmallVector<SDValue, 8> MemOpChains;
1847   SDValue StackPtr;
1848
1849   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1850   // of tail call optimization arguments are handle later.
1851   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1852     CCValAssign &VA = ArgLocs[i];
1853     EVT RegVT = VA.getLocVT();
1854     SDValue Arg = Outs[i].Val;
1855     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1856     bool isByVal = Flags.isByVal();
1857
1858     // Promote the value if needed.
1859     switch (VA.getLocInfo()) {
1860     default: llvm_unreachable("Unknown loc info!");
1861     case CCValAssign::Full: break;
1862     case CCValAssign::SExt:
1863       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::ZExt:
1866       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1867       break;
1868     case CCValAssign::AExt:
1869       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1870         // Special case: passing MMX values in XMM registers.
1871         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1872         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1873         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1874       } else
1875         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1876       break;
1877     case CCValAssign::BCvt:
1878       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1879       break;
1880     case CCValAssign::Indirect: {
1881       // Store the argument.
1882       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1883       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1884       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1885                            PseudoSourceValue::getFixedStack(FI), 0,
1886                            false, false, 0);
1887       Arg = SpillSlot;
1888       break;
1889     }
1890     }
1891
1892     if (VA.isRegLoc()) {
1893       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1894     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1895       assert(VA.isMemLoc());
1896       if (StackPtr.getNode() == 0)
1897         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1898       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1899                                              dl, DAG, VA, Flags));
1900     }
1901   }
1902
1903   if (!MemOpChains.empty())
1904     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1905                         &MemOpChains[0], MemOpChains.size());
1906
1907   // Build a sequence of copy-to-reg nodes chained together with token chain
1908   // and flag operands which copy the outgoing args into registers.
1909   SDValue InFlag;
1910   // Tail call byval lowering might overwrite argument registers so in case of
1911   // tail call optimization the copies to registers are lowered later.
1912   if (!isTailCall)
1913     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1914       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1915                                RegsToPass[i].second, InFlag);
1916       InFlag = Chain.getValue(1);
1917     }
1918
1919   if (Subtarget->isPICStyleGOT()) {
1920     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1921     // GOT pointer.
1922     if (!isTailCall) {
1923       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1924                                DAG.getNode(X86ISD::GlobalBaseReg,
1925                                            DebugLoc(), getPointerTy()),
1926                                InFlag);
1927       InFlag = Chain.getValue(1);
1928     } else {
1929       // If we are tail calling and generating PIC/GOT style code load the
1930       // address of the callee into ECX. The value in ecx is used as target of
1931       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1932       // for tail calls on PIC/GOT architectures. Normally we would just put the
1933       // address of GOT into ebx and then call target@PLT. But for tail calls
1934       // ebx would be restored (since ebx is callee saved) before jumping to the
1935       // target@PLT.
1936
1937       // Note: The actual moving to ECX is done further down.
1938       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1939       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1940           !G->getGlobal()->hasProtectedVisibility())
1941         Callee = LowerGlobalAddress(Callee, DAG);
1942       else if (isa<ExternalSymbolSDNode>(Callee))
1943         Callee = LowerExternalSymbol(Callee, DAG);
1944     }
1945   }
1946
1947   if (Is64Bit && isVarArg) {
1948     // From AMD64 ABI document:
1949     // For calls that may call functions that use varargs or stdargs
1950     // (prototype-less calls or calls to functions containing ellipsis (...) in
1951     // the declaration) %al is used as hidden argument to specify the number
1952     // of SSE registers used. The contents of %al do not need to match exactly
1953     // the number of registers, but must be an ubound on the number of SSE
1954     // registers used and is in the range 0 - 8 inclusive.
1955
1956     // FIXME: Verify this on Win64
1957     // Count the number of XMM registers allocated.
1958     static const unsigned XMMArgRegs[] = {
1959       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1960       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1961     };
1962     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1963     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1964            && "SSE registers cannot be used when SSE is disabled");
1965
1966     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1967                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1968     InFlag = Chain.getValue(1);
1969   }
1970
1971
1972   // For tail calls lower the arguments to the 'real' stack slot.
1973   if (isTailCall) {
1974     // Force all the incoming stack arguments to be loaded from the stack
1975     // before any new outgoing arguments are stored to the stack, because the
1976     // outgoing stack slots may alias the incoming argument stack slots, and
1977     // the alias isn't otherwise explicit. This is slightly more conservative
1978     // than necessary, because it means that each store effectively depends
1979     // on every argument instead of just those arguments it would clobber.
1980     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1981
1982     SmallVector<SDValue, 8> MemOpChains2;
1983     SDValue FIN;
1984     int FI = 0;
1985     // Do not flag preceeding copytoreg stuff together with the following stuff.
1986     InFlag = SDValue();
1987     if (GuaranteedTailCallOpt) {
1988       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1989         CCValAssign &VA = ArgLocs[i];
1990         if (VA.isRegLoc())
1991           continue;
1992         assert(VA.isMemLoc());
1993         SDValue Arg = Outs[i].Val;
1994         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1995         // Create frame index.
1996         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1997         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1998         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1999         FIN = DAG.getFrameIndex(FI, getPointerTy());
2000
2001         if (Flags.isByVal()) {
2002           // Copy relative to framepointer.
2003           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2004           if (StackPtr.getNode() == 0)
2005             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2006                                           getPointerTy());
2007           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2008
2009           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2010                                                            ArgChain,
2011                                                            Flags, DAG, dl));
2012         } else {
2013           // Store relative to framepointer.
2014           MemOpChains2.push_back(
2015             DAG.getStore(ArgChain, dl, Arg, FIN,
2016                          PseudoSourceValue::getFixedStack(FI), 0,
2017                          false, false, 0));
2018         }
2019       }
2020     }
2021
2022     if (!MemOpChains2.empty())
2023       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2024                           &MemOpChains2[0], MemOpChains2.size());
2025
2026     // Copy arguments to their registers.
2027     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2028       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2029                                RegsToPass[i].second, InFlag);
2030       InFlag = Chain.getValue(1);
2031     }
2032     InFlag =SDValue();
2033
2034     // Store the return address to the appropriate stack slot.
2035     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2036                                      FPDiff, dl);
2037   }
2038
2039   bool WasGlobalOrExternal = false;
2040   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2041     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2042     // In the 64-bit large code model, we have to make all calls
2043     // through a register, since the call instruction's 32-bit
2044     // pc-relative offset may not be large enough to hold the whole
2045     // address.
2046   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2047     WasGlobalOrExternal = true;
2048     // If the callee is a GlobalAddress node (quite common, every direct call
2049     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2050     // it.
2051
2052     // We should use extra load for direct calls to dllimported functions in
2053     // non-JIT mode.
2054     const GlobalValue *GV = G->getGlobal();
2055     if (!GV->hasDLLImportLinkage()) {
2056       unsigned char OpFlags = 0;
2057
2058       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2059       // external symbols most go through the PLT in PIC mode.  If the symbol
2060       // has hidden or protected visibility, or if it is static or local, then
2061       // we don't need to use the PLT - we can directly call it.
2062       if (Subtarget->isTargetELF() &&
2063           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2064           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2065         OpFlags = X86II::MO_PLT;
2066       } else if (Subtarget->isPICStyleStubAny() &&
2067                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2068                Subtarget->getDarwinVers() < 9) {
2069         // PC-relative references to external symbols should go through $stub,
2070         // unless we're building with the leopard linker or later, which
2071         // automatically synthesizes these stubs.
2072         OpFlags = X86II::MO_DARWIN_STUB;
2073       }
2074
2075       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2076                                           G->getOffset(), OpFlags);
2077     }
2078   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2079     WasGlobalOrExternal = true;
2080     unsigned char OpFlags = 0;
2081
2082     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2083     // symbols should go through the PLT.
2084     if (Subtarget->isTargetELF() &&
2085         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2086       OpFlags = X86II::MO_PLT;
2087     } else if (Subtarget->isPICStyleStubAny() &&
2088              Subtarget->getDarwinVers() < 9) {
2089       // PC-relative references to external symbols should go through $stub,
2090       // unless we're building with the leopard linker or later, which
2091       // automatically synthesizes these stubs.
2092       OpFlags = X86II::MO_DARWIN_STUB;
2093     }
2094
2095     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2096                                          OpFlags);
2097   }
2098
2099   // Returns a chain & a flag for retval copy to use.
2100   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2101   SmallVector<SDValue, 8> Ops;
2102
2103   if (!IsSibcall && isTailCall) {
2104     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2105                            DAG.getIntPtrConstant(0, true), InFlag);
2106     InFlag = Chain.getValue(1);
2107   }
2108
2109   Ops.push_back(Chain);
2110   Ops.push_back(Callee);
2111
2112   if (isTailCall)
2113     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2114
2115   // Add argument registers to the end of the list so that they are known live
2116   // into the call.
2117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2118     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2119                                   RegsToPass[i].second.getValueType()));
2120
2121   // Add an implicit use GOT pointer in EBX.
2122   if (!isTailCall && Subtarget->isPICStyleGOT())
2123     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2124
2125   // Add an implicit use of AL for x86 vararg functions.
2126   if (Is64Bit && isVarArg)
2127     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2128
2129   if (InFlag.getNode())
2130     Ops.push_back(InFlag);
2131
2132   if (isTailCall) {
2133     // If this is the first return lowered for this function, add the regs
2134     // to the liveout set for the function.
2135     if (MF.getRegInfo().liveout_empty()) {
2136       SmallVector<CCValAssign, 16> RVLocs;
2137       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2138                      *DAG.getContext());
2139       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2140       for (unsigned i = 0; i != RVLocs.size(); ++i)
2141         if (RVLocs[i].isRegLoc())
2142           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2143     }
2144     return DAG.getNode(X86ISD::TC_RETURN, dl,
2145                        NodeTys, &Ops[0], Ops.size());
2146   }
2147
2148   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2149   InFlag = Chain.getValue(1);
2150
2151   // Create the CALLSEQ_END node.
2152   unsigned NumBytesForCalleeToPush;
2153   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2154     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2155   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2156     // If this is a call to a struct-return function, the callee
2157     // pops the hidden struct pointer, so we have to push it back.
2158     // This is common for Darwin/X86, Linux & Mingw32 targets.
2159     NumBytesForCalleeToPush = 4;
2160   else
2161     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2162
2163   // Returns a flag for retval copy to use.
2164   if (!IsSibcall) {
2165     Chain = DAG.getCALLSEQ_END(Chain,
2166                                DAG.getIntPtrConstant(NumBytes, true),
2167                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2168                                                      true),
2169                                InFlag);
2170     InFlag = Chain.getValue(1);
2171   }
2172
2173   // Handle result values, copying them out of physregs into vregs that we
2174   // return.
2175   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2176                          Ins, dl, DAG, InVals);
2177 }
2178
2179
2180 //===----------------------------------------------------------------------===//
2181 //                Fast Calling Convention (tail call) implementation
2182 //===----------------------------------------------------------------------===//
2183
2184 //  Like std call, callee cleans arguments, convention except that ECX is
2185 //  reserved for storing the tail called function address. Only 2 registers are
2186 //  free for argument passing (inreg). Tail call optimization is performed
2187 //  provided:
2188 //                * tailcallopt is enabled
2189 //                * caller/callee are fastcc
2190 //  On X86_64 architecture with GOT-style position independent code only local
2191 //  (within module) calls are supported at the moment.
2192 //  To keep the stack aligned according to platform abi the function
2193 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2194 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2195 //  If a tail called function callee has more arguments than the caller the
2196 //  caller needs to make sure that there is room to move the RETADDR to. This is
2197 //  achieved by reserving an area the size of the argument delta right after the
2198 //  original REtADDR, but before the saved framepointer or the spilled registers
2199 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2200 //  stack layout:
2201 //    arg1
2202 //    arg2
2203 //    RETADDR
2204 //    [ new RETADDR
2205 //      move area ]
2206 //    (possible EBP)
2207 //    ESI
2208 //    EDI
2209 //    local1 ..
2210
2211 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2212 /// for a 16 byte align requirement.
2213 unsigned
2214 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2215                                                SelectionDAG& DAG) const {
2216   MachineFunction &MF = DAG.getMachineFunction();
2217   const TargetMachine &TM = MF.getTarget();
2218   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2219   unsigned StackAlignment = TFI.getStackAlignment();
2220   uint64_t AlignMask = StackAlignment - 1;
2221   int64_t Offset = StackSize;
2222   uint64_t SlotSize = TD->getPointerSize();
2223   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2224     // Number smaller than 12 so just add the difference.
2225     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2226   } else {
2227     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2228     Offset = ((~AlignMask) & Offset) + StackAlignment +
2229       (StackAlignment-SlotSize);
2230   }
2231   return Offset;
2232 }
2233
2234 /// MatchingStackOffset - Return true if the given stack call argument is
2235 /// already available in the same position (relatively) of the caller's
2236 /// incoming argument stack.
2237 static
2238 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2239                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2240                          const X86InstrInfo *TII) {
2241   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2242   int FI = INT_MAX;
2243   if (Arg.getOpcode() == ISD::CopyFromReg) {
2244     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2245     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2246       return false;
2247     MachineInstr *Def = MRI->getVRegDef(VR);
2248     if (!Def)
2249       return false;
2250     if (!Flags.isByVal()) {
2251       if (!TII->isLoadFromStackSlot(Def, FI))
2252         return false;
2253     } else {
2254       unsigned Opcode = Def->getOpcode();
2255       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2256           Def->getOperand(1).isFI()) {
2257         FI = Def->getOperand(1).getIndex();
2258         Bytes = Flags.getByValSize();
2259       } else
2260         return false;
2261     }
2262   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2263     if (Flags.isByVal())
2264       // ByVal argument is passed in as a pointer but it's now being
2265       // dereferenced. e.g.
2266       // define @foo(%struct.X* %A) {
2267       //   tail call @bar(%struct.X* byval %A)
2268       // }
2269       return false;
2270     SDValue Ptr = Ld->getBasePtr();
2271     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2272     if (!FINode)
2273       return false;
2274     FI = FINode->getIndex();
2275   } else
2276     return false;
2277
2278   assert(FI != INT_MAX);
2279   if (!MFI->isFixedObjectIndex(FI))
2280     return false;
2281   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2282 }
2283
2284 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2285 /// for tail call optimization. Targets which want to do tail call
2286 /// optimization should implement this function.
2287 bool
2288 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2289                                                      CallingConv::ID CalleeCC,
2290                                                      bool isVarArg,
2291                                                      bool isCalleeStructRet,
2292                                                      bool isCallerStructRet,
2293                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2294                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2295                                                      SelectionDAG& DAG) const {
2296   if (!IsTailCallConvention(CalleeCC) &&
2297       CalleeCC != CallingConv::C)
2298     return false;
2299
2300   // If -tailcallopt is specified, make fastcc functions tail-callable.
2301   const MachineFunction &MF = DAG.getMachineFunction();
2302   const Function *CallerF = DAG.getMachineFunction().getFunction();
2303   CallingConv::ID CallerCC = CallerF->getCallingConv();
2304   bool CCMatch = CallerCC == CalleeCC;
2305
2306   if (GuaranteedTailCallOpt) {
2307     if (IsTailCallConvention(CalleeCC) && CCMatch)
2308       return true;
2309     return false;
2310   }
2311
2312   // Look for obvious safe cases to perform tail call optimization that does not
2313   // requite ABI changes. This is what gcc calls sibcall.
2314
2315   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2316   // emit a special epilogue.
2317   if (RegInfo->needsStackRealignment(MF))
2318     return false;
2319
2320   // Do not sibcall optimize vararg calls unless the call site is not passing any
2321   // arguments.
2322   if (isVarArg && !Outs.empty())
2323     return false;
2324
2325   // Also avoid sibcall optimization if either caller or callee uses struct
2326   // return semantics.
2327   if (isCalleeStructRet || isCallerStructRet)
2328     return false;
2329
2330   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2331   // Therefore if it's not used by the call it is not safe to optimize this into
2332   // a sibcall.
2333   bool Unused = false;
2334   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2335     if (!Ins[i].Used) {
2336       Unused = true;
2337       break;
2338     }
2339   }
2340   if (Unused) {
2341     SmallVector<CCValAssign, 16> RVLocs;
2342     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2343                    RVLocs, *DAG.getContext());
2344     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2345     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2346       CCValAssign &VA = RVLocs[i];
2347       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2348         return false;
2349     }
2350   }
2351
2352   // If the calling conventions do not match, then we'd better make sure the
2353   // results are returned in the same way as what the caller expects.
2354   if (!CCMatch) {
2355     SmallVector<CCValAssign, 16> RVLocs1;
2356     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2357                     RVLocs1, *DAG.getContext());
2358     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2359
2360     SmallVector<CCValAssign, 16> RVLocs2;
2361     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2362                     RVLocs2, *DAG.getContext());
2363     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2364
2365     if (RVLocs1.size() != RVLocs2.size())
2366       return false;
2367     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2368       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2369         return false;
2370       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2371         return false;
2372       if (RVLocs1[i].isRegLoc()) {
2373         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2374           return false;
2375       } else {
2376         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2377           return false;
2378       }
2379     }
2380   }
2381
2382   // If the callee takes no arguments then go on to check the results of the
2383   // call.
2384   if (!Outs.empty()) {
2385     // Check if stack adjustment is needed. For now, do not do this if any
2386     // argument is passed on the stack.
2387     SmallVector<CCValAssign, 16> ArgLocs;
2388     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2389                    ArgLocs, *DAG.getContext());
2390     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2391     if (CCInfo.getNextStackOffset()) {
2392       MachineFunction &MF = DAG.getMachineFunction();
2393       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2394         return false;
2395       if (Subtarget->isTargetWin64())
2396         // Win64 ABI has additional complications.
2397         return false;
2398
2399       // Check if the arguments are already laid out in the right way as
2400       // the caller's fixed stack objects.
2401       MachineFrameInfo *MFI = MF.getFrameInfo();
2402       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2403       const X86InstrInfo *TII =
2404         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2405       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2406         CCValAssign &VA = ArgLocs[i];
2407         EVT RegVT = VA.getLocVT();
2408         SDValue Arg = Outs[i].Val;
2409         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2410         if (VA.getLocInfo() == CCValAssign::Indirect)
2411           return false;
2412         if (!VA.isRegLoc()) {
2413           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2414                                    MFI, MRI, TII))
2415             return false;
2416         }
2417       }
2418     }
2419   }
2420
2421   return true;
2422 }
2423
2424 FastISel *
2425 X86TargetLowering::createFastISel(MachineFunction &mf,
2426                             DenseMap<const Value *, unsigned> &vm,
2427                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2428                             DenseMap<const AllocaInst *, int> &am,
2429                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2430 #ifndef NDEBUG
2431                           , SmallSet<const Instruction *, 8> &cil
2432 #endif
2433                                   ) const {
2434   return X86::createFastISel(mf, vm, bm, am, pn
2435 #ifndef NDEBUG
2436                              , cil
2437 #endif
2438                              );
2439 }
2440
2441
2442 //===----------------------------------------------------------------------===//
2443 //                           Other Lowering Hooks
2444 //===----------------------------------------------------------------------===//
2445
2446
2447 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2448   MachineFunction &MF = DAG.getMachineFunction();
2449   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2450   int ReturnAddrIndex = FuncInfo->getRAIndex();
2451
2452   if (ReturnAddrIndex == 0) {
2453     // Set up a frame object for the return address.
2454     uint64_t SlotSize = TD->getPointerSize();
2455     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2456                                                            false, false);
2457     FuncInfo->setRAIndex(ReturnAddrIndex);
2458   }
2459
2460   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2461 }
2462
2463
2464 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2465                                        bool hasSymbolicDisplacement) {
2466   // Offset should fit into 32 bit immediate field.
2467   if (!isInt<32>(Offset))
2468     return false;
2469
2470   // If we don't have a symbolic displacement - we don't have any extra
2471   // restrictions.
2472   if (!hasSymbolicDisplacement)
2473     return true;
2474
2475   // FIXME: Some tweaks might be needed for medium code model.
2476   if (M != CodeModel::Small && M != CodeModel::Kernel)
2477     return false;
2478
2479   // For small code model we assume that latest object is 16MB before end of 31
2480   // bits boundary. We may also accept pretty large negative constants knowing
2481   // that all objects are in the positive half of address space.
2482   if (M == CodeModel::Small && Offset < 16*1024*1024)
2483     return true;
2484
2485   // For kernel code model we know that all object resist in the negative half
2486   // of 32bits address space. We may not accept negative offsets, since they may
2487   // be just off and we may accept pretty large positive ones.
2488   if (M == CodeModel::Kernel && Offset > 0)
2489     return true;
2490
2491   return false;
2492 }
2493
2494 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2495 /// specific condition code, returning the condition code and the LHS/RHS of the
2496 /// comparison to make.
2497 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2498                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2499   if (!isFP) {
2500     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2501       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2502         // X > -1   -> X == 0, jump !sign.
2503         RHS = DAG.getConstant(0, RHS.getValueType());
2504         return X86::COND_NS;
2505       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2506         // X < 0   -> X == 0, jump on sign.
2507         return X86::COND_S;
2508       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2509         // X < 1   -> X <= 0
2510         RHS = DAG.getConstant(0, RHS.getValueType());
2511         return X86::COND_LE;
2512       }
2513     }
2514
2515     switch (SetCCOpcode) {
2516     default: llvm_unreachable("Invalid integer condition!");
2517     case ISD::SETEQ:  return X86::COND_E;
2518     case ISD::SETGT:  return X86::COND_G;
2519     case ISD::SETGE:  return X86::COND_GE;
2520     case ISD::SETLT:  return X86::COND_L;
2521     case ISD::SETLE:  return X86::COND_LE;
2522     case ISD::SETNE:  return X86::COND_NE;
2523     case ISD::SETULT: return X86::COND_B;
2524     case ISD::SETUGT: return X86::COND_A;
2525     case ISD::SETULE: return X86::COND_BE;
2526     case ISD::SETUGE: return X86::COND_AE;
2527     }
2528   }
2529
2530   // First determine if it is required or is profitable to flip the operands.
2531
2532   // If LHS is a foldable load, but RHS is not, flip the condition.
2533   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2534       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2535     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2536     std::swap(LHS, RHS);
2537   }
2538
2539   switch (SetCCOpcode) {
2540   default: break;
2541   case ISD::SETOLT:
2542   case ISD::SETOLE:
2543   case ISD::SETUGT:
2544   case ISD::SETUGE:
2545     std::swap(LHS, RHS);
2546     break;
2547   }
2548
2549   // On a floating point condition, the flags are set as follows:
2550   // ZF  PF  CF   op
2551   //  0 | 0 | 0 | X > Y
2552   //  0 | 0 | 1 | X < Y
2553   //  1 | 0 | 0 | X == Y
2554   //  1 | 1 | 1 | unordered
2555   switch (SetCCOpcode) {
2556   default: llvm_unreachable("Condcode should be pre-legalized away");
2557   case ISD::SETUEQ:
2558   case ISD::SETEQ:   return X86::COND_E;
2559   case ISD::SETOLT:              // flipped
2560   case ISD::SETOGT:
2561   case ISD::SETGT:   return X86::COND_A;
2562   case ISD::SETOLE:              // flipped
2563   case ISD::SETOGE:
2564   case ISD::SETGE:   return X86::COND_AE;
2565   case ISD::SETUGT:              // flipped
2566   case ISD::SETULT:
2567   case ISD::SETLT:   return X86::COND_B;
2568   case ISD::SETUGE:              // flipped
2569   case ISD::SETULE:
2570   case ISD::SETLE:   return X86::COND_BE;
2571   case ISD::SETONE:
2572   case ISD::SETNE:   return X86::COND_NE;
2573   case ISD::SETUO:   return X86::COND_P;
2574   case ISD::SETO:    return X86::COND_NP;
2575   case ISD::SETOEQ:
2576   case ISD::SETUNE:  return X86::COND_INVALID;
2577   }
2578 }
2579
2580 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2581 /// code. Current x86 isa includes the following FP cmov instructions:
2582 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2583 static bool hasFPCMov(unsigned X86CC) {
2584   switch (X86CC) {
2585   default:
2586     return false;
2587   case X86::COND_B:
2588   case X86::COND_BE:
2589   case X86::COND_E:
2590   case X86::COND_P:
2591   case X86::COND_A:
2592   case X86::COND_AE:
2593   case X86::COND_NE:
2594   case X86::COND_NP:
2595     return true;
2596   }
2597 }
2598
2599 /// isFPImmLegal - Returns true if the target can instruction select the
2600 /// specified FP immediate natively. If false, the legalizer will
2601 /// materialize the FP immediate as a load from a constant pool.
2602 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2603   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2604     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2605       return true;
2606   }
2607   return false;
2608 }
2609
2610 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2611 /// the specified range (L, H].
2612 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2613   return (Val < 0) || (Val >= Low && Val < Hi);
2614 }
2615
2616 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2617 /// specified value.
2618 static bool isUndefOrEqual(int Val, int CmpVal) {
2619   if (Val < 0 || Val == CmpVal)
2620     return true;
2621   return false;
2622 }
2623
2624 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2625 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2626 /// the second operand.
2627 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2628   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2629     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2630   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2631     return (Mask[0] < 2 && Mask[1] < 2);
2632   return false;
2633 }
2634
2635 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2636   SmallVector<int, 8> M;
2637   N->getMask(M);
2638   return ::isPSHUFDMask(M, N->getValueType(0));
2639 }
2640
2641 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2642 /// is suitable for input to PSHUFHW.
2643 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2644   if (VT != MVT::v8i16)
2645     return false;
2646
2647   // Lower quadword copied in order or undef.
2648   for (int i = 0; i != 4; ++i)
2649     if (Mask[i] >= 0 && Mask[i] != i)
2650       return false;
2651
2652   // Upper quadword shuffled.
2653   for (int i = 4; i != 8; ++i)
2654     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2655       return false;
2656
2657   return true;
2658 }
2659
2660 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2661   SmallVector<int, 8> M;
2662   N->getMask(M);
2663   return ::isPSHUFHWMask(M, N->getValueType(0));
2664 }
2665
2666 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2667 /// is suitable for input to PSHUFLW.
2668 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2669   if (VT != MVT::v8i16)
2670     return false;
2671
2672   // Upper quadword copied in order.
2673   for (int i = 4; i != 8; ++i)
2674     if (Mask[i] >= 0 && Mask[i] != i)
2675       return false;
2676
2677   // Lower quadword shuffled.
2678   for (int i = 0; i != 4; ++i)
2679     if (Mask[i] >= 4)
2680       return false;
2681
2682   return true;
2683 }
2684
2685 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2686   SmallVector<int, 8> M;
2687   N->getMask(M);
2688   return ::isPSHUFLWMask(M, N->getValueType(0));
2689 }
2690
2691 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2692 /// is suitable for input to PALIGNR.
2693 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2694                           bool hasSSSE3) {
2695   int i, e = VT.getVectorNumElements();
2696
2697   // Do not handle v2i64 / v2f64 shuffles with palignr.
2698   if (e < 4 || !hasSSSE3)
2699     return false;
2700
2701   for (i = 0; i != e; ++i)
2702     if (Mask[i] >= 0)
2703       break;
2704
2705   // All undef, not a palignr.
2706   if (i == e)
2707     return false;
2708
2709   // Determine if it's ok to perform a palignr with only the LHS, since we
2710   // don't have access to the actual shuffle elements to see if RHS is undef.
2711   bool Unary = Mask[i] < (int)e;
2712   bool NeedsUnary = false;
2713
2714   int s = Mask[i] - i;
2715
2716   // Check the rest of the elements to see if they are consecutive.
2717   for (++i; i != e; ++i) {
2718     int m = Mask[i];
2719     if (m < 0)
2720       continue;
2721
2722     Unary = Unary && (m < (int)e);
2723     NeedsUnary = NeedsUnary || (m < s);
2724
2725     if (NeedsUnary && !Unary)
2726       return false;
2727     if (Unary && m != ((s+i) & (e-1)))
2728       return false;
2729     if (!Unary && m != (s+i))
2730       return false;
2731   }
2732   return true;
2733 }
2734
2735 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2736   SmallVector<int, 8> M;
2737   N->getMask(M);
2738   return ::isPALIGNRMask(M, N->getValueType(0), true);
2739 }
2740
2741 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2742 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2743 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2744   int NumElems = VT.getVectorNumElements();
2745   if (NumElems != 2 && NumElems != 4)
2746     return false;
2747
2748   int Half = NumElems / 2;
2749   for (int i = 0; i < Half; ++i)
2750     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2751       return false;
2752   for (int i = Half; i < NumElems; ++i)
2753     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2754       return false;
2755
2756   return true;
2757 }
2758
2759 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2760   SmallVector<int, 8> M;
2761   N->getMask(M);
2762   return ::isSHUFPMask(M, N->getValueType(0));
2763 }
2764
2765 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2766 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2767 /// half elements to come from vector 1 (which would equal the dest.) and
2768 /// the upper half to come from vector 2.
2769 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2770   int NumElems = VT.getVectorNumElements();
2771
2772   if (NumElems != 2 && NumElems != 4)
2773     return false;
2774
2775   int Half = NumElems / 2;
2776   for (int i = 0; i < Half; ++i)
2777     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2778       return false;
2779   for (int i = Half; i < NumElems; ++i)
2780     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2781       return false;
2782   return true;
2783 }
2784
2785 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2786   SmallVector<int, 8> M;
2787   N->getMask(M);
2788   return isCommutedSHUFPMask(M, N->getValueType(0));
2789 }
2790
2791 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2792 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2793 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2794   if (N->getValueType(0).getVectorNumElements() != 4)
2795     return false;
2796
2797   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2798   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2799          isUndefOrEqual(N->getMaskElt(1), 7) &&
2800          isUndefOrEqual(N->getMaskElt(2), 2) &&
2801          isUndefOrEqual(N->getMaskElt(3), 3);
2802 }
2803
2804 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2805 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2806 /// <2, 3, 2, 3>
2807 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2808   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2809
2810   if (NumElems != 4)
2811     return false;
2812
2813   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2814   isUndefOrEqual(N->getMaskElt(1), 3) &&
2815   isUndefOrEqual(N->getMaskElt(2), 2) &&
2816   isUndefOrEqual(N->getMaskElt(3), 3);
2817 }
2818
2819 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2820 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2821 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2822   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2823
2824   if (NumElems != 2 && NumElems != 4)
2825     return false;
2826
2827   for (unsigned i = 0; i < NumElems/2; ++i)
2828     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2829       return false;
2830
2831   for (unsigned i = NumElems/2; i < NumElems; ++i)
2832     if (!isUndefOrEqual(N->getMaskElt(i), i))
2833       return false;
2834
2835   return true;
2836 }
2837
2838 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2839 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2840 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2841   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2842
2843   if (NumElems != 2 && NumElems != 4)
2844     return false;
2845
2846   for (unsigned i = 0; i < NumElems/2; ++i)
2847     if (!isUndefOrEqual(N->getMaskElt(i), i))
2848       return false;
2849
2850   for (unsigned i = 0; i < NumElems/2; ++i)
2851     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2852       return false;
2853
2854   return true;
2855 }
2856
2857 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2858 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2859 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2860                          bool V2IsSplat = false) {
2861   int NumElts = VT.getVectorNumElements();
2862   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2863     return false;
2864
2865   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2866     int BitI  = Mask[i];
2867     int BitI1 = Mask[i+1];
2868     if (!isUndefOrEqual(BitI, j))
2869       return false;
2870     if (V2IsSplat) {
2871       if (!isUndefOrEqual(BitI1, NumElts))
2872         return false;
2873     } else {
2874       if (!isUndefOrEqual(BitI1, j + NumElts))
2875         return false;
2876     }
2877   }
2878   return true;
2879 }
2880
2881 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2882   SmallVector<int, 8> M;
2883   N->getMask(M);
2884   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2885 }
2886
2887 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2888 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2889 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2890                          bool V2IsSplat = false) {
2891   int NumElts = VT.getVectorNumElements();
2892   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2893     return false;
2894
2895   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2896     int BitI  = Mask[i];
2897     int BitI1 = Mask[i+1];
2898     if (!isUndefOrEqual(BitI, j + NumElts/2))
2899       return false;
2900     if (V2IsSplat) {
2901       if (isUndefOrEqual(BitI1, NumElts))
2902         return false;
2903     } else {
2904       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2905         return false;
2906     }
2907   }
2908   return true;
2909 }
2910
2911 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2912   SmallVector<int, 8> M;
2913   N->getMask(M);
2914   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2915 }
2916
2917 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2918 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2919 /// <0, 0, 1, 1>
2920 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2921   int NumElems = VT.getVectorNumElements();
2922   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2923     return false;
2924
2925   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2926     int BitI  = Mask[i];
2927     int BitI1 = Mask[i+1];
2928     if (!isUndefOrEqual(BitI, j))
2929       return false;
2930     if (!isUndefOrEqual(BitI1, j))
2931       return false;
2932   }
2933   return true;
2934 }
2935
2936 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2937   SmallVector<int, 8> M;
2938   N->getMask(M);
2939   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2940 }
2941
2942 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2943 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2944 /// <2, 2, 3, 3>
2945 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2946   int NumElems = VT.getVectorNumElements();
2947   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2948     return false;
2949
2950   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2951     int BitI  = Mask[i];
2952     int BitI1 = Mask[i+1];
2953     if (!isUndefOrEqual(BitI, j))
2954       return false;
2955     if (!isUndefOrEqual(BitI1, j))
2956       return false;
2957   }
2958   return true;
2959 }
2960
2961 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2962   SmallVector<int, 8> M;
2963   N->getMask(M);
2964   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2965 }
2966
2967 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2968 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2969 /// MOVSD, and MOVD, i.e. setting the lowest element.
2970 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2971   if (VT.getVectorElementType().getSizeInBits() < 32)
2972     return false;
2973
2974   int NumElts = VT.getVectorNumElements();
2975
2976   if (!isUndefOrEqual(Mask[0], NumElts))
2977     return false;
2978
2979   for (int i = 1; i < NumElts; ++i)
2980     if (!isUndefOrEqual(Mask[i], i))
2981       return false;
2982
2983   return true;
2984 }
2985
2986 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2987   SmallVector<int, 8> M;
2988   N->getMask(M);
2989   return ::isMOVLMask(M, N->getValueType(0));
2990 }
2991
2992 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2993 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2994 /// element of vector 2 and the other elements to come from vector 1 in order.
2995 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2996                                bool V2IsSplat = false, bool V2IsUndef = false) {
2997   int NumOps = VT.getVectorNumElements();
2998   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2999     return false;
3000
3001   if (!isUndefOrEqual(Mask[0], 0))
3002     return false;
3003
3004   for (int i = 1; i < NumOps; ++i)
3005     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3006           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3007           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3008       return false;
3009
3010   return true;
3011 }
3012
3013 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3014                            bool V2IsUndef = false) {
3015   SmallVector<int, 8> M;
3016   N->getMask(M);
3017   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3018 }
3019
3020 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3021 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3022 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3023   if (N->getValueType(0).getVectorNumElements() != 4)
3024     return false;
3025
3026   // Expect 1, 1, 3, 3
3027   for (unsigned i = 0; i < 2; ++i) {
3028     int Elt = N->getMaskElt(i);
3029     if (Elt >= 0 && Elt != 1)
3030       return false;
3031   }
3032
3033   bool HasHi = false;
3034   for (unsigned i = 2; i < 4; ++i) {
3035     int Elt = N->getMaskElt(i);
3036     if (Elt >= 0 && Elt != 3)
3037       return false;
3038     if (Elt == 3)
3039       HasHi = true;
3040   }
3041   // Don't use movshdup if it can be done with a shufps.
3042   // FIXME: verify that matching u, u, 3, 3 is what we want.
3043   return HasHi;
3044 }
3045
3046 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3047 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3048 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3049   if (N->getValueType(0).getVectorNumElements() != 4)
3050     return false;
3051
3052   // Expect 0, 0, 2, 2
3053   for (unsigned i = 0; i < 2; ++i)
3054     if (N->getMaskElt(i) > 0)
3055       return false;
3056
3057   bool HasHi = false;
3058   for (unsigned i = 2; i < 4; ++i) {
3059     int Elt = N->getMaskElt(i);
3060     if (Elt >= 0 && Elt != 2)
3061       return false;
3062     if (Elt == 2)
3063       HasHi = true;
3064   }
3065   // Don't use movsldup if it can be done with a shufps.
3066   return HasHi;
3067 }
3068
3069 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3070 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3071 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3072   int e = N->getValueType(0).getVectorNumElements() / 2;
3073
3074   for (int i = 0; i < e; ++i)
3075     if (!isUndefOrEqual(N->getMaskElt(i), i))
3076       return false;
3077   for (int i = 0; i < e; ++i)
3078     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3079       return false;
3080   return true;
3081 }
3082
3083 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3084 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3085 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3086   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3087   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3088
3089   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3090   unsigned Mask = 0;
3091   for (int i = 0; i < NumOperands; ++i) {
3092     int Val = SVOp->getMaskElt(NumOperands-i-1);
3093     if (Val < 0) Val = 0;
3094     if (Val >= NumOperands) Val -= NumOperands;
3095     Mask |= Val;
3096     if (i != NumOperands - 1)
3097       Mask <<= Shift;
3098   }
3099   return Mask;
3100 }
3101
3102 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3103 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3104 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3105   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3106   unsigned Mask = 0;
3107   // 8 nodes, but we only care about the last 4.
3108   for (unsigned i = 7; i >= 4; --i) {
3109     int Val = SVOp->getMaskElt(i);
3110     if (Val >= 0)
3111       Mask |= (Val - 4);
3112     if (i != 4)
3113       Mask <<= 2;
3114   }
3115   return Mask;
3116 }
3117
3118 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3119 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3120 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3121   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3122   unsigned Mask = 0;
3123   // 8 nodes, but we only care about the first 4.
3124   for (int i = 3; i >= 0; --i) {
3125     int Val = SVOp->getMaskElt(i);
3126     if (Val >= 0)
3127       Mask |= Val;
3128     if (i != 0)
3129       Mask <<= 2;
3130   }
3131   return Mask;
3132 }
3133
3134 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3135 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3136 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3137   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3138   EVT VVT = N->getValueType(0);
3139   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3140   int Val = 0;
3141
3142   unsigned i, e;
3143   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3144     Val = SVOp->getMaskElt(i);
3145     if (Val >= 0)
3146       break;
3147   }
3148   return (Val - i) * EltSize;
3149 }
3150
3151 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3152 /// constant +0.0.
3153 bool X86::isZeroNode(SDValue Elt) {
3154   return ((isa<ConstantSDNode>(Elt) &&
3155            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3156           (isa<ConstantFPSDNode>(Elt) &&
3157            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3158 }
3159
3160 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3161 /// their permute mask.
3162 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3163                                     SelectionDAG &DAG) {
3164   EVT VT = SVOp->getValueType(0);
3165   unsigned NumElems = VT.getVectorNumElements();
3166   SmallVector<int, 8> MaskVec;
3167
3168   for (unsigned i = 0; i != NumElems; ++i) {
3169     int idx = SVOp->getMaskElt(i);
3170     if (idx < 0)
3171       MaskVec.push_back(idx);
3172     else if (idx < (int)NumElems)
3173       MaskVec.push_back(idx + NumElems);
3174     else
3175       MaskVec.push_back(idx - NumElems);
3176   }
3177   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3178                               SVOp->getOperand(0), &MaskVec[0]);
3179 }
3180
3181 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3182 /// the two vector operands have swapped position.
3183 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3184   unsigned NumElems = VT.getVectorNumElements();
3185   for (unsigned i = 0; i != NumElems; ++i) {
3186     int idx = Mask[i];
3187     if (idx < 0)
3188       continue;
3189     else if (idx < (int)NumElems)
3190       Mask[i] = idx + NumElems;
3191     else
3192       Mask[i] = idx - NumElems;
3193   }
3194 }
3195
3196 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3197 /// match movhlps. The lower half elements should come from upper half of
3198 /// V1 (and in order), and the upper half elements should come from the upper
3199 /// half of V2 (and in order).
3200 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3201   if (Op->getValueType(0).getVectorNumElements() != 4)
3202     return false;
3203   for (unsigned i = 0, e = 2; i != e; ++i)
3204     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3205       return false;
3206   for (unsigned i = 2; i != 4; ++i)
3207     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3208       return false;
3209   return true;
3210 }
3211
3212 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3213 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3214 /// required.
3215 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3216   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3217     return false;
3218   N = N->getOperand(0).getNode();
3219   if (!ISD::isNON_EXTLoad(N))
3220     return false;
3221   if (LD)
3222     *LD = cast<LoadSDNode>(N);
3223   return true;
3224 }
3225
3226 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3227 /// match movlp{s|d}. The lower half elements should come from lower half of
3228 /// V1 (and in order), and the upper half elements should come from the upper
3229 /// half of V2 (and in order). And since V1 will become the source of the
3230 /// MOVLP, it must be either a vector load or a scalar load to vector.
3231 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3232                                ShuffleVectorSDNode *Op) {
3233   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3234     return false;
3235   // Is V2 is a vector load, don't do this transformation. We will try to use
3236   // load folding shufps op.
3237   if (ISD::isNON_EXTLoad(V2))
3238     return false;
3239
3240   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3241
3242   if (NumElems != 2 && NumElems != 4)
3243     return false;
3244   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3245     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3246       return false;
3247   for (unsigned i = NumElems/2; i != NumElems; ++i)
3248     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3249       return false;
3250   return true;
3251 }
3252
3253 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3254 /// all the same.
3255 static bool isSplatVector(SDNode *N) {
3256   if (N->getOpcode() != ISD::BUILD_VECTOR)
3257     return false;
3258
3259   SDValue SplatValue = N->getOperand(0);
3260   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3261     if (N->getOperand(i) != SplatValue)
3262       return false;
3263   return true;
3264 }
3265
3266 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3267 /// to an zero vector.
3268 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3269 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3270   SDValue V1 = N->getOperand(0);
3271   SDValue V2 = N->getOperand(1);
3272   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3273   for (unsigned i = 0; i != NumElems; ++i) {
3274     int Idx = N->getMaskElt(i);
3275     if (Idx >= (int)NumElems) {
3276       unsigned Opc = V2.getOpcode();
3277       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3278         continue;
3279       if (Opc != ISD::BUILD_VECTOR ||
3280           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3281         return false;
3282     } else if (Idx >= 0) {
3283       unsigned Opc = V1.getOpcode();
3284       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3285         continue;
3286       if (Opc != ISD::BUILD_VECTOR ||
3287           !X86::isZeroNode(V1.getOperand(Idx)))
3288         return false;
3289     }
3290   }
3291   return true;
3292 }
3293
3294 /// getZeroVector - Returns a vector of specified type with all zero elements.
3295 ///
3296 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3297                              DebugLoc dl) {
3298   assert(VT.isVector() && "Expected a vector type");
3299
3300   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3301   // type.  This ensures they get CSE'd.
3302   SDValue Vec;
3303   if (VT.getSizeInBits() == 64) { // MMX
3304     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3305     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3306   } else if (HasSSE2) {  // SSE2
3307     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3308     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3309   } else { // SSE1
3310     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3311     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3312   }
3313   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3314 }
3315
3316 /// getOnesVector - Returns a vector of specified type with all bits set.
3317 ///
3318 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3319   assert(VT.isVector() && "Expected a vector type");
3320
3321   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3322   // type.  This ensures they get CSE'd.
3323   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3324   SDValue Vec;
3325   if (VT.getSizeInBits() == 64)  // MMX
3326     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3327   else                                              // SSE
3328     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3329   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3330 }
3331
3332
3333 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3334 /// that point to V2 points to its first element.
3335 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3336   EVT VT = SVOp->getValueType(0);
3337   unsigned NumElems = VT.getVectorNumElements();
3338
3339   bool Changed = false;
3340   SmallVector<int, 8> MaskVec;
3341   SVOp->getMask(MaskVec);
3342
3343   for (unsigned i = 0; i != NumElems; ++i) {
3344     if (MaskVec[i] > (int)NumElems) {
3345       MaskVec[i] = NumElems;
3346       Changed = true;
3347     }
3348   }
3349   if (Changed)
3350     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3351                                 SVOp->getOperand(1), &MaskVec[0]);
3352   return SDValue(SVOp, 0);
3353 }
3354
3355 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3356 /// operation of specified width.
3357 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3358                        SDValue V2) {
3359   unsigned NumElems = VT.getVectorNumElements();
3360   SmallVector<int, 8> Mask;
3361   Mask.push_back(NumElems);
3362   for (unsigned i = 1; i != NumElems; ++i)
3363     Mask.push_back(i);
3364   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3365 }
3366
3367 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3368 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3369                           SDValue V2) {
3370   unsigned NumElems = VT.getVectorNumElements();
3371   SmallVector<int, 8> Mask;
3372   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3373     Mask.push_back(i);
3374     Mask.push_back(i + NumElems);
3375   }
3376   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3377 }
3378
3379 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3380 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3381                           SDValue V2) {
3382   unsigned NumElems = VT.getVectorNumElements();
3383   unsigned Half = NumElems/2;
3384   SmallVector<int, 8> Mask;
3385   for (unsigned i = 0; i != Half; ++i) {
3386     Mask.push_back(i + Half);
3387     Mask.push_back(i + NumElems + Half);
3388   }
3389   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3390 }
3391
3392 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3393 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3394                             bool HasSSE2) {
3395   if (SV->getValueType(0).getVectorNumElements() <= 4)
3396     return SDValue(SV, 0);
3397
3398   EVT PVT = MVT::v4f32;
3399   EVT VT = SV->getValueType(0);
3400   DebugLoc dl = SV->getDebugLoc();
3401   SDValue V1 = SV->getOperand(0);
3402   int NumElems = VT.getVectorNumElements();
3403   int EltNo = SV->getSplatIndex();
3404
3405   // unpack elements to the correct location
3406   while (NumElems > 4) {
3407     if (EltNo < NumElems/2) {
3408       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3409     } else {
3410       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3411       EltNo -= NumElems/2;
3412     }
3413     NumElems >>= 1;
3414   }
3415
3416   // Perform the splat.
3417   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3418   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3419   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3420   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3421 }
3422
3423 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3424 /// vector of zero or undef vector.  This produces a shuffle where the low
3425 /// element of V2 is swizzled into the zero/undef vector, landing at element
3426 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3427 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3428                                              bool isZero, bool HasSSE2,
3429                                              SelectionDAG &DAG) {
3430   EVT VT = V2.getValueType();
3431   SDValue V1 = isZero
3432     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3433   unsigned NumElems = VT.getVectorNumElements();
3434   SmallVector<int, 16> MaskVec;
3435   for (unsigned i = 0; i != NumElems; ++i)
3436     // If this is the insertion idx, put the low elt of V2 here.
3437     MaskVec.push_back(i == Idx ? NumElems : i);
3438   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3439 }
3440
3441 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3442 /// a shuffle that is zero.
3443 static
3444 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3445                                   bool Low, SelectionDAG &DAG) {
3446   unsigned NumZeros = 0;
3447   for (int i = 0; i < NumElems; ++i) {
3448     unsigned Index = Low ? i : NumElems-i-1;
3449     int Idx = SVOp->getMaskElt(Index);
3450     if (Idx < 0) {
3451       ++NumZeros;
3452       continue;
3453     }
3454     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3455     if (Elt.getNode() && X86::isZeroNode(Elt))
3456       ++NumZeros;
3457     else
3458       break;
3459   }
3460   return NumZeros;
3461 }
3462
3463 /// isVectorShift - Returns true if the shuffle can be implemented as a
3464 /// logical left or right shift of a vector.
3465 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3466 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3467                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3468   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3469
3470   isLeft = true;
3471   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3472   if (!NumZeros) {
3473     isLeft = false;
3474     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3475     if (!NumZeros)
3476       return false;
3477   }
3478   bool SeenV1 = false;
3479   bool SeenV2 = false;
3480   for (unsigned i = NumZeros; i < NumElems; ++i) {
3481     unsigned Val = isLeft ? (i - NumZeros) : i;
3482     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3483     if (Idx_ < 0)
3484       continue;
3485     unsigned Idx = (unsigned) Idx_;
3486     if (Idx < NumElems)
3487       SeenV1 = true;
3488     else {
3489       Idx -= NumElems;
3490       SeenV2 = true;
3491     }
3492     if (Idx != Val)
3493       return false;
3494   }
3495   if (SeenV1 && SeenV2)
3496     return false;
3497
3498   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3499   ShAmt = NumZeros;
3500   return true;
3501 }
3502
3503
3504 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3505 ///
3506 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3507                                        unsigned NumNonZero, unsigned NumZero,
3508                                        SelectionDAG &DAG,
3509                                        const TargetLowering &TLI) {
3510   if (NumNonZero > 8)
3511     return SDValue();
3512
3513   DebugLoc dl = Op.getDebugLoc();
3514   SDValue V(0, 0);
3515   bool First = true;
3516   for (unsigned i = 0; i < 16; ++i) {
3517     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3518     if (ThisIsNonZero && First) {
3519       if (NumZero)
3520         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3521       else
3522         V = DAG.getUNDEF(MVT::v8i16);
3523       First = false;
3524     }
3525
3526     if ((i & 1) != 0) {
3527       SDValue ThisElt(0, 0), LastElt(0, 0);
3528       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3529       if (LastIsNonZero) {
3530         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3531                               MVT::i16, Op.getOperand(i-1));
3532       }
3533       if (ThisIsNonZero) {
3534         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3535         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3536                               ThisElt, DAG.getConstant(8, MVT::i8));
3537         if (LastIsNonZero)
3538           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3539       } else
3540         ThisElt = LastElt;
3541
3542       if (ThisElt.getNode())
3543         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3544                         DAG.getIntPtrConstant(i/2));
3545     }
3546   }
3547
3548   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3549 }
3550
3551 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3552 ///
3553 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3554                                      unsigned NumNonZero, unsigned NumZero,
3555                                      SelectionDAG &DAG,
3556                                      const TargetLowering &TLI) {
3557   if (NumNonZero > 4)
3558     return SDValue();
3559
3560   DebugLoc dl = Op.getDebugLoc();
3561   SDValue V(0, 0);
3562   bool First = true;
3563   for (unsigned i = 0; i < 8; ++i) {
3564     bool isNonZero = (NonZeros & (1 << i)) != 0;
3565     if (isNonZero) {
3566       if (First) {
3567         if (NumZero)
3568           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3569         else
3570           V = DAG.getUNDEF(MVT::v8i16);
3571         First = false;
3572       }
3573       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3574                       MVT::v8i16, V, Op.getOperand(i),
3575                       DAG.getIntPtrConstant(i));
3576     }
3577   }
3578
3579   return V;
3580 }
3581
3582 /// getVShift - Return a vector logical shift node.
3583 ///
3584 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3585                          unsigned NumBits, SelectionDAG &DAG,
3586                          const TargetLowering &TLI, DebugLoc dl) {
3587   bool isMMX = VT.getSizeInBits() == 64;
3588   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3589   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3590   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3591   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3592                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3593                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3594 }
3595
3596 SDValue
3597 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3598                                           SelectionDAG &DAG) const {
3599
3600   // Check if the scalar load can be widened into a vector load. And if
3601   // the address is "base + cst" see if the cst can be "absorbed" into
3602   // the shuffle mask.
3603   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3604     SDValue Ptr = LD->getBasePtr();
3605     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3606       return SDValue();
3607     EVT PVT = LD->getValueType(0);
3608     if (PVT != MVT::i32 && PVT != MVT::f32)
3609       return SDValue();
3610
3611     int FI = -1;
3612     int64_t Offset = 0;
3613     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3614       FI = FINode->getIndex();
3615       Offset = 0;
3616     } else if (Ptr.getOpcode() == ISD::ADD &&
3617                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3618                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3619       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3620       Offset = Ptr.getConstantOperandVal(1);
3621       Ptr = Ptr.getOperand(0);
3622     } else {
3623       return SDValue();
3624     }
3625
3626     SDValue Chain = LD->getChain();
3627     // Make sure the stack object alignment is at least 16.
3628     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3629     if (DAG.InferPtrAlignment(Ptr) < 16) {
3630       if (MFI->isFixedObjectIndex(FI)) {
3631         // Can't change the alignment. FIXME: It's possible to compute
3632         // the exact stack offset and reference FI + adjust offset instead.
3633         // If someone *really* cares about this. That's the way to implement it.
3634         return SDValue();
3635       } else {
3636         MFI->setObjectAlignment(FI, 16);
3637       }
3638     }
3639
3640     // (Offset % 16) must be multiple of 4. Then address is then
3641     // Ptr + (Offset & ~15).
3642     if (Offset < 0)
3643       return SDValue();
3644     if ((Offset % 16) & 3)
3645       return SDValue();
3646     int64_t StartOffset = Offset & ~15;
3647     if (StartOffset)
3648       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3649                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3650
3651     int EltNo = (Offset - StartOffset) >> 2;
3652     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3653     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3654     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3655                              false, false, 0);
3656     // Canonicalize it to a v4i32 shuffle.
3657     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3658     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3659                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3660                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3661   }
3662
3663   return SDValue();
3664 }
3665
3666 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3667 /// vector of type 'VT', see if the elements can be replaced by a single large
3668 /// load which has the same value as a build_vector whose operands are 'elts'.
3669 ///
3670 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3671 ///
3672 /// FIXME: we'd also like to handle the case where the last elements are zero
3673 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3674 /// There's even a handy isZeroNode for that purpose.
3675 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3676                                         DebugLoc &dl, SelectionDAG &DAG) {
3677   EVT EltVT = VT.getVectorElementType();
3678   unsigned NumElems = Elts.size();
3679
3680   LoadSDNode *LDBase = NULL;
3681   unsigned LastLoadedElt = -1U;
3682
3683   // For each element in the initializer, see if we've found a load or an undef.
3684   // If we don't find an initial load element, or later load elements are
3685   // non-consecutive, bail out.
3686   for (unsigned i = 0; i < NumElems; ++i) {
3687     SDValue Elt = Elts[i];
3688
3689     if (!Elt.getNode() ||
3690         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3691       return SDValue();
3692     if (!LDBase) {
3693       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3694         return SDValue();
3695       LDBase = cast<LoadSDNode>(Elt.getNode());
3696       LastLoadedElt = i;
3697       continue;
3698     }
3699     if (Elt.getOpcode() == ISD::UNDEF)
3700       continue;
3701
3702     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3703     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3704       return SDValue();
3705     LastLoadedElt = i;
3706   }
3707
3708   // If we have found an entire vector of loads and undefs, then return a large
3709   // load of the entire vector width starting at the base pointer.  If we found
3710   // consecutive loads for the low half, generate a vzext_load node.
3711   if (LastLoadedElt == NumElems - 1) {
3712     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3713       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3714                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3715                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3716     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3717                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3718                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3719                        LDBase->getAlignment());
3720   } else if (NumElems == 4 && LastLoadedElt == 1) {
3721     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3722     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3723     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3724     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3725   }
3726   return SDValue();
3727 }
3728
3729 SDValue
3730 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3731   DebugLoc dl = Op.getDebugLoc();
3732   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3733   if (ISD::isBuildVectorAllZeros(Op.getNode())
3734       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3735     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3736     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3737     // eliminated on x86-32 hosts.
3738     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3739       return Op;
3740
3741     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3742       return getOnesVector(Op.getValueType(), DAG, dl);
3743     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3744   }
3745
3746   EVT VT = Op.getValueType();
3747   EVT ExtVT = VT.getVectorElementType();
3748   unsigned EVTBits = ExtVT.getSizeInBits();
3749
3750   unsigned NumElems = Op.getNumOperands();
3751   unsigned NumZero  = 0;
3752   unsigned NumNonZero = 0;
3753   unsigned NonZeros = 0;
3754   bool IsAllConstants = true;
3755   SmallSet<SDValue, 8> Values;
3756   for (unsigned i = 0; i < NumElems; ++i) {
3757     SDValue Elt = Op.getOperand(i);
3758     if (Elt.getOpcode() == ISD::UNDEF)
3759       continue;
3760     Values.insert(Elt);
3761     if (Elt.getOpcode() != ISD::Constant &&
3762         Elt.getOpcode() != ISD::ConstantFP)
3763       IsAllConstants = false;
3764     if (X86::isZeroNode(Elt))
3765       NumZero++;
3766     else {
3767       NonZeros |= (1 << i);
3768       NumNonZero++;
3769     }
3770   }
3771
3772   if (NumNonZero == 0) {
3773     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3774     return DAG.getUNDEF(VT);
3775   }
3776
3777   // Special case for single non-zero, non-undef, element.
3778   if (NumNonZero == 1) {
3779     unsigned Idx = CountTrailingZeros_32(NonZeros);
3780     SDValue Item = Op.getOperand(Idx);
3781
3782     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3783     // the value are obviously zero, truncate the value to i32 and do the
3784     // insertion that way.  Only do this if the value is non-constant or if the
3785     // value is a constant being inserted into element 0.  It is cheaper to do
3786     // a constant pool load than it is to do a movd + shuffle.
3787     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3788         (!IsAllConstants || Idx == 0)) {
3789       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3790         // Handle MMX and SSE both.
3791         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3792         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3793
3794         // Truncate the value (which may itself be a constant) to i32, and
3795         // convert it to a vector with movd (S2V+shuffle to zero extend).
3796         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3797         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3798         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3799                                            Subtarget->hasSSE2(), DAG);
3800
3801         // Now we have our 32-bit value zero extended in the low element of
3802         // a vector.  If Idx != 0, swizzle it into place.
3803         if (Idx != 0) {
3804           SmallVector<int, 4> Mask;
3805           Mask.push_back(Idx);
3806           for (unsigned i = 1; i != VecElts; ++i)
3807             Mask.push_back(i);
3808           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3809                                       DAG.getUNDEF(Item.getValueType()),
3810                                       &Mask[0]);
3811         }
3812         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3813       }
3814     }
3815
3816     // If we have a constant or non-constant insertion into the low element of
3817     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3818     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3819     // depending on what the source datatype is.
3820     if (Idx == 0) {
3821       if (NumZero == 0) {
3822         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3823       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3824           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3825         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3826         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3827         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3828                                            DAG);
3829       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3830         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3831         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3832         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3833         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3834                                            Subtarget->hasSSE2(), DAG);
3835         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3836       }
3837     }
3838
3839     // Is it a vector logical left shift?
3840     if (NumElems == 2 && Idx == 1 &&
3841         X86::isZeroNode(Op.getOperand(0)) &&
3842         !X86::isZeroNode(Op.getOperand(1))) {
3843       unsigned NumBits = VT.getSizeInBits();
3844       return getVShift(true, VT,
3845                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3846                                    VT, Op.getOperand(1)),
3847                        NumBits/2, DAG, *this, dl);
3848     }
3849
3850     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3851       return SDValue();
3852
3853     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3854     // is a non-constant being inserted into an element other than the low one,
3855     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3856     // movd/movss) to move this into the low element, then shuffle it into
3857     // place.
3858     if (EVTBits == 32) {
3859       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3860
3861       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3862       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3863                                          Subtarget->hasSSE2(), DAG);
3864       SmallVector<int, 8> MaskVec;
3865       for (unsigned i = 0; i < NumElems; i++)
3866         MaskVec.push_back(i == Idx ? 0 : 1);
3867       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3868     }
3869   }
3870
3871   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3872   if (Values.size() == 1) {
3873     if (EVTBits == 32) {
3874       // Instead of a shuffle like this:
3875       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3876       // Check if it's possible to issue this instead.
3877       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3878       unsigned Idx = CountTrailingZeros_32(NonZeros);
3879       SDValue Item = Op.getOperand(Idx);
3880       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3881         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3882     }
3883     return SDValue();
3884   }
3885
3886   // A vector full of immediates; various special cases are already
3887   // handled, so this is best done with a single constant-pool load.
3888   if (IsAllConstants)
3889     return SDValue();
3890
3891   // Let legalizer expand 2-wide build_vectors.
3892   if (EVTBits == 64) {
3893     if (NumNonZero == 1) {
3894       // One half is zero or undef.
3895       unsigned Idx = CountTrailingZeros_32(NonZeros);
3896       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3897                                  Op.getOperand(Idx));
3898       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3899                                          Subtarget->hasSSE2(), DAG);
3900     }
3901     return SDValue();
3902   }
3903
3904   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3905   if (EVTBits == 8 && NumElems == 16) {
3906     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3907                                         *this);
3908     if (V.getNode()) return V;
3909   }
3910
3911   if (EVTBits == 16 && NumElems == 8) {
3912     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3913                                         *this);
3914     if (V.getNode()) return V;
3915   }
3916
3917   // If element VT is == 32 bits, turn it into a number of shuffles.
3918   SmallVector<SDValue, 8> V;
3919   V.resize(NumElems);
3920   if (NumElems == 4 && NumZero > 0) {
3921     for (unsigned i = 0; i < 4; ++i) {
3922       bool isZero = !(NonZeros & (1 << i));
3923       if (isZero)
3924         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3925       else
3926         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3927     }
3928
3929     for (unsigned i = 0; i < 2; ++i) {
3930       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3931         default: break;
3932         case 0:
3933           V[i] = V[i*2];  // Must be a zero vector.
3934           break;
3935         case 1:
3936           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3937           break;
3938         case 2:
3939           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3940           break;
3941         case 3:
3942           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3943           break;
3944       }
3945     }
3946
3947     SmallVector<int, 8> MaskVec;
3948     bool Reverse = (NonZeros & 0x3) == 2;
3949     for (unsigned i = 0; i < 2; ++i)
3950       MaskVec.push_back(Reverse ? 1-i : i);
3951     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3952     for (unsigned i = 0; i < 2; ++i)
3953       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3954     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3955   }
3956
3957   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3958     // Check for a build vector of consecutive loads.
3959     for (unsigned i = 0; i < NumElems; ++i)
3960       V[i] = Op.getOperand(i);
3961
3962     // Check for elements which are consecutive loads.
3963     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3964     if (LD.getNode())
3965       return LD;
3966
3967     // For SSE 4.1, use inserts into undef.
3968     if (getSubtarget()->hasSSE41()) {
3969       V[0] = DAG.getUNDEF(VT);
3970       for (unsigned i = 0; i < NumElems; ++i)
3971         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3972           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3973                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3974       return V[0];
3975     }
3976
3977     // Otherwise, expand into a number of unpckl*
3978     // e.g. for v4f32
3979     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3980     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3981     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3982     for (unsigned i = 0; i < NumElems; ++i)
3983       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3984     NumElems >>= 1;
3985     while (NumElems != 0) {
3986       for (unsigned i = 0; i < NumElems; ++i)
3987         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3988       NumElems >>= 1;
3989     }
3990     return V[0];
3991   }
3992   return SDValue();
3993 }
3994
3995 SDValue
3996 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
3997   // We support concatenate two MMX registers and place them in a MMX
3998   // register.  This is better than doing a stack convert.
3999   DebugLoc dl = Op.getDebugLoc();
4000   EVT ResVT = Op.getValueType();
4001   assert(Op.getNumOperands() == 2);
4002   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4003          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4004   int Mask[2];
4005   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4006   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4007   InVec = Op.getOperand(1);
4008   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4009     unsigned NumElts = ResVT.getVectorNumElements();
4010     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4011     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4012                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4013   } else {
4014     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4015     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4016     Mask[0] = 0; Mask[1] = 2;
4017     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4018   }
4019   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4020 }
4021
4022 // v8i16 shuffles - Prefer shuffles in the following order:
4023 // 1. [all]   pshuflw, pshufhw, optional move
4024 // 2. [ssse3] 1 x pshufb
4025 // 3. [ssse3] 2 x pshufb + 1 x por
4026 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4027 static
4028 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4029                                  SelectionDAG &DAG,
4030                                  const X86TargetLowering &TLI) {
4031   SDValue V1 = SVOp->getOperand(0);
4032   SDValue V2 = SVOp->getOperand(1);
4033   DebugLoc dl = SVOp->getDebugLoc();
4034   SmallVector<int, 8> MaskVals;
4035
4036   // Determine if more than 1 of the words in each of the low and high quadwords
4037   // of the result come from the same quadword of one of the two inputs.  Undef
4038   // mask values count as coming from any quadword, for better codegen.
4039   SmallVector<unsigned, 4> LoQuad(4);
4040   SmallVector<unsigned, 4> HiQuad(4);
4041   BitVector InputQuads(4);
4042   for (unsigned i = 0; i < 8; ++i) {
4043     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4044     int EltIdx = SVOp->getMaskElt(i);
4045     MaskVals.push_back(EltIdx);
4046     if (EltIdx < 0) {
4047       ++Quad[0];
4048       ++Quad[1];
4049       ++Quad[2];
4050       ++Quad[3];
4051       continue;
4052     }
4053     ++Quad[EltIdx / 4];
4054     InputQuads.set(EltIdx / 4);
4055   }
4056
4057   int BestLoQuad = -1;
4058   unsigned MaxQuad = 1;
4059   for (unsigned i = 0; i < 4; ++i) {
4060     if (LoQuad[i] > MaxQuad) {
4061       BestLoQuad = i;
4062       MaxQuad = LoQuad[i];
4063     }
4064   }
4065
4066   int BestHiQuad = -1;
4067   MaxQuad = 1;
4068   for (unsigned i = 0; i < 4; ++i) {
4069     if (HiQuad[i] > MaxQuad) {
4070       BestHiQuad = i;
4071       MaxQuad = HiQuad[i];
4072     }
4073   }
4074
4075   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4076   // of the two input vectors, shuffle them into one input vector so only a
4077   // single pshufb instruction is necessary. If There are more than 2 input
4078   // quads, disable the next transformation since it does not help SSSE3.
4079   bool V1Used = InputQuads[0] || InputQuads[1];
4080   bool V2Used = InputQuads[2] || InputQuads[3];
4081   if (TLI.getSubtarget()->hasSSSE3()) {
4082     if (InputQuads.count() == 2 && V1Used && V2Used) {
4083       BestLoQuad = InputQuads.find_first();
4084       BestHiQuad = InputQuads.find_next(BestLoQuad);
4085     }
4086     if (InputQuads.count() > 2) {
4087       BestLoQuad = -1;
4088       BestHiQuad = -1;
4089     }
4090   }
4091
4092   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4093   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4094   // words from all 4 input quadwords.
4095   SDValue NewV;
4096   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4097     SmallVector<int, 8> MaskV;
4098     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4099     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4100     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4101                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4102                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4103     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4104
4105     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4106     // source words for the shuffle, to aid later transformations.
4107     bool AllWordsInNewV = true;
4108     bool InOrder[2] = { true, true };
4109     for (unsigned i = 0; i != 8; ++i) {
4110       int idx = MaskVals[i];
4111       if (idx != (int)i)
4112         InOrder[i/4] = false;
4113       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4114         continue;
4115       AllWordsInNewV = false;
4116       break;
4117     }
4118
4119     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4120     if (AllWordsInNewV) {
4121       for (int i = 0; i != 8; ++i) {
4122         int idx = MaskVals[i];
4123         if (idx < 0)
4124           continue;
4125         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4126         if ((idx != i) && idx < 4)
4127           pshufhw = false;
4128         if ((idx != i) && idx > 3)
4129           pshuflw = false;
4130       }
4131       V1 = NewV;
4132       V2Used = false;
4133       BestLoQuad = 0;
4134       BestHiQuad = 1;
4135     }
4136
4137     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4138     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4139     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4140       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4141                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4142     }
4143   }
4144
4145   // If we have SSSE3, and all words of the result are from 1 input vector,
4146   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4147   // is present, fall back to case 4.
4148   if (TLI.getSubtarget()->hasSSSE3()) {
4149     SmallVector<SDValue,16> pshufbMask;
4150
4151     // If we have elements from both input vectors, set the high bit of the
4152     // shuffle mask element to zero out elements that come from V2 in the V1
4153     // mask, and elements that come from V1 in the V2 mask, so that the two
4154     // results can be OR'd together.
4155     bool TwoInputs = V1Used && V2Used;
4156     for (unsigned i = 0; i != 8; ++i) {
4157       int EltIdx = MaskVals[i] * 2;
4158       if (TwoInputs && (EltIdx >= 16)) {
4159         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4160         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4161         continue;
4162       }
4163       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4164       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4165     }
4166     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4167     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4168                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4169                                  MVT::v16i8, &pshufbMask[0], 16));
4170     if (!TwoInputs)
4171       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4172
4173     // Calculate the shuffle mask for the second input, shuffle it, and
4174     // OR it with the first shuffled input.
4175     pshufbMask.clear();
4176     for (unsigned i = 0; i != 8; ++i) {
4177       int EltIdx = MaskVals[i] * 2;
4178       if (EltIdx < 16) {
4179         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4180         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4181         continue;
4182       }
4183       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4184       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4185     }
4186     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4187     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4188                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4189                                  MVT::v16i8, &pshufbMask[0], 16));
4190     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4191     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4192   }
4193
4194   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4195   // and update MaskVals with new element order.
4196   BitVector InOrder(8);
4197   if (BestLoQuad >= 0) {
4198     SmallVector<int, 8> MaskV;
4199     for (int i = 0; i != 4; ++i) {
4200       int idx = MaskVals[i];
4201       if (idx < 0) {
4202         MaskV.push_back(-1);
4203         InOrder.set(i);
4204       } else if ((idx / 4) == BestLoQuad) {
4205         MaskV.push_back(idx & 3);
4206         InOrder.set(i);
4207       } else {
4208         MaskV.push_back(-1);
4209       }
4210     }
4211     for (unsigned i = 4; i != 8; ++i)
4212       MaskV.push_back(i);
4213     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4214                                 &MaskV[0]);
4215   }
4216
4217   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4218   // and update MaskVals with the new element order.
4219   if (BestHiQuad >= 0) {
4220     SmallVector<int, 8> MaskV;
4221     for (unsigned i = 0; i != 4; ++i)
4222       MaskV.push_back(i);
4223     for (unsigned i = 4; i != 8; ++i) {
4224       int idx = MaskVals[i];
4225       if (idx < 0) {
4226         MaskV.push_back(-1);
4227         InOrder.set(i);
4228       } else if ((idx / 4) == BestHiQuad) {
4229         MaskV.push_back((idx & 3) + 4);
4230         InOrder.set(i);
4231       } else {
4232         MaskV.push_back(-1);
4233       }
4234     }
4235     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4236                                 &MaskV[0]);
4237   }
4238
4239   // In case BestHi & BestLo were both -1, which means each quadword has a word
4240   // from each of the four input quadwords, calculate the InOrder bitvector now
4241   // before falling through to the insert/extract cleanup.
4242   if (BestLoQuad == -1 && BestHiQuad == -1) {
4243     NewV = V1;
4244     for (int i = 0; i != 8; ++i)
4245       if (MaskVals[i] < 0 || MaskVals[i] == i)
4246         InOrder.set(i);
4247   }
4248
4249   // The other elements are put in the right place using pextrw and pinsrw.
4250   for (unsigned i = 0; i != 8; ++i) {
4251     if (InOrder[i])
4252       continue;
4253     int EltIdx = MaskVals[i];
4254     if (EltIdx < 0)
4255       continue;
4256     SDValue ExtOp = (EltIdx < 8)
4257     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4258                   DAG.getIntPtrConstant(EltIdx))
4259     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4260                   DAG.getIntPtrConstant(EltIdx - 8));
4261     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4262                        DAG.getIntPtrConstant(i));
4263   }
4264   return NewV;
4265 }
4266
4267 // v16i8 shuffles - Prefer shuffles in the following order:
4268 // 1. [ssse3] 1 x pshufb
4269 // 2. [ssse3] 2 x pshufb + 1 x por
4270 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4271 static
4272 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4273                                  SelectionDAG &DAG,
4274                                  const X86TargetLowering &TLI) {
4275   SDValue V1 = SVOp->getOperand(0);
4276   SDValue V2 = SVOp->getOperand(1);
4277   DebugLoc dl = SVOp->getDebugLoc();
4278   SmallVector<int, 16> MaskVals;
4279   SVOp->getMask(MaskVals);
4280
4281   // If we have SSSE3, case 1 is generated when all result bytes come from
4282   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4283   // present, fall back to case 3.
4284   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4285   bool V1Only = true;
4286   bool V2Only = true;
4287   for (unsigned i = 0; i < 16; ++i) {
4288     int EltIdx = MaskVals[i];
4289     if (EltIdx < 0)
4290       continue;
4291     if (EltIdx < 16)
4292       V2Only = false;
4293     else
4294       V1Only = false;
4295   }
4296
4297   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4298   if (TLI.getSubtarget()->hasSSSE3()) {
4299     SmallVector<SDValue,16> pshufbMask;
4300
4301     // If all result elements are from one input vector, then only translate
4302     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4303     //
4304     // Otherwise, we have elements from both input vectors, and must zero out
4305     // elements that come from V2 in the first mask, and V1 in the second mask
4306     // so that we can OR them together.
4307     bool TwoInputs = !(V1Only || V2Only);
4308     for (unsigned i = 0; i != 16; ++i) {
4309       int EltIdx = MaskVals[i];
4310       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4311         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4312         continue;
4313       }
4314       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4315     }
4316     // If all the elements are from V2, assign it to V1 and return after
4317     // building the first pshufb.
4318     if (V2Only)
4319       V1 = V2;
4320     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4321                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4322                                  MVT::v16i8, &pshufbMask[0], 16));
4323     if (!TwoInputs)
4324       return V1;
4325
4326     // Calculate the shuffle mask for the second input, shuffle it, and
4327     // OR it with the first shuffled input.
4328     pshufbMask.clear();
4329     for (unsigned i = 0; i != 16; ++i) {
4330       int EltIdx = MaskVals[i];
4331       if (EltIdx < 16) {
4332         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4333         continue;
4334       }
4335       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4336     }
4337     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4338                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4339                                  MVT::v16i8, &pshufbMask[0], 16));
4340     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4341   }
4342
4343   // No SSSE3 - Calculate in place words and then fix all out of place words
4344   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4345   // the 16 different words that comprise the two doublequadword input vectors.
4346   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4347   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4348   SDValue NewV = V2Only ? V2 : V1;
4349   for (int i = 0; i != 8; ++i) {
4350     int Elt0 = MaskVals[i*2];
4351     int Elt1 = MaskVals[i*2+1];
4352
4353     // This word of the result is all undef, skip it.
4354     if (Elt0 < 0 && Elt1 < 0)
4355       continue;
4356
4357     // This word of the result is already in the correct place, skip it.
4358     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4359       continue;
4360     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4361       continue;
4362
4363     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4364     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4365     SDValue InsElt;
4366
4367     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4368     // using a single extract together, load it and store it.
4369     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4370       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4371                            DAG.getIntPtrConstant(Elt1 / 2));
4372       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4373                         DAG.getIntPtrConstant(i));
4374       continue;
4375     }
4376
4377     // If Elt1 is defined, extract it from the appropriate source.  If the
4378     // source byte is not also odd, shift the extracted word left 8 bits
4379     // otherwise clear the bottom 8 bits if we need to do an or.
4380     if (Elt1 >= 0) {
4381       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4382                            DAG.getIntPtrConstant(Elt1 / 2));
4383       if ((Elt1 & 1) == 0)
4384         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4385                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4386       else if (Elt0 >= 0)
4387         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4388                              DAG.getConstant(0xFF00, MVT::i16));
4389     }
4390     // If Elt0 is defined, extract it from the appropriate source.  If the
4391     // source byte is not also even, shift the extracted word right 8 bits. If
4392     // Elt1 was also defined, OR the extracted values together before
4393     // inserting them in the result.
4394     if (Elt0 >= 0) {
4395       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4396                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4397       if ((Elt0 & 1) != 0)
4398         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4399                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4400       else if (Elt1 >= 0)
4401         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4402                              DAG.getConstant(0x00FF, MVT::i16));
4403       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4404                          : InsElt0;
4405     }
4406     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4407                        DAG.getIntPtrConstant(i));
4408   }
4409   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4410 }
4411
4412 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4413 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4414 /// done when every pair / quad of shuffle mask elements point to elements in
4415 /// the right sequence. e.g.
4416 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4417 static
4418 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4419                                  SelectionDAG &DAG,
4420                                  const TargetLowering &TLI, DebugLoc dl) {
4421   EVT VT = SVOp->getValueType(0);
4422   SDValue V1 = SVOp->getOperand(0);
4423   SDValue V2 = SVOp->getOperand(1);
4424   unsigned NumElems = VT.getVectorNumElements();
4425   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4426   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4427   EVT MaskEltVT = MaskVT.getVectorElementType();
4428   EVT NewVT = MaskVT;
4429   switch (VT.getSimpleVT().SimpleTy) {
4430   default: assert(false && "Unexpected!");
4431   case MVT::v4f32: NewVT = MVT::v2f64; break;
4432   case MVT::v4i32: NewVT = MVT::v2i64; break;
4433   case MVT::v8i16: NewVT = MVT::v4i32; break;
4434   case MVT::v16i8: NewVT = MVT::v4i32; break;
4435   }
4436
4437   if (NewWidth == 2) {
4438     if (VT.isInteger())
4439       NewVT = MVT::v2i64;
4440     else
4441       NewVT = MVT::v2f64;
4442   }
4443   int Scale = NumElems / NewWidth;
4444   SmallVector<int, 8> MaskVec;
4445   for (unsigned i = 0; i < NumElems; i += Scale) {
4446     int StartIdx = -1;
4447     for (int j = 0; j < Scale; ++j) {
4448       int EltIdx = SVOp->getMaskElt(i+j);
4449       if (EltIdx < 0)
4450         continue;
4451       if (StartIdx == -1)
4452         StartIdx = EltIdx - (EltIdx % Scale);
4453       if (EltIdx != StartIdx + j)
4454         return SDValue();
4455     }
4456     if (StartIdx == -1)
4457       MaskVec.push_back(-1);
4458     else
4459       MaskVec.push_back(StartIdx / Scale);
4460   }
4461
4462   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4463   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4464   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4465 }
4466
4467 /// getVZextMovL - Return a zero-extending vector move low node.
4468 ///
4469 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4470                             SDValue SrcOp, SelectionDAG &DAG,
4471                             const X86Subtarget *Subtarget, DebugLoc dl) {
4472   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4473     LoadSDNode *LD = NULL;
4474     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4475       LD = dyn_cast<LoadSDNode>(SrcOp);
4476     if (!LD) {
4477       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4478       // instead.
4479       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4480       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4481           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4482           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4483           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4484         // PR2108
4485         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4486         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4487                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4488                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4489                                                    OpVT,
4490                                                    SrcOp.getOperand(0)
4491                                                           .getOperand(0))));
4492       }
4493     }
4494   }
4495
4496   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4497                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4498                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4499                                              OpVT, SrcOp)));
4500 }
4501
4502 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4503 /// shuffles.
4504 static SDValue
4505 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4506   SDValue V1 = SVOp->getOperand(0);
4507   SDValue V2 = SVOp->getOperand(1);
4508   DebugLoc dl = SVOp->getDebugLoc();
4509   EVT VT = SVOp->getValueType(0);
4510
4511   SmallVector<std::pair<int, int>, 8> Locs;
4512   Locs.resize(4);
4513   SmallVector<int, 8> Mask1(4U, -1);
4514   SmallVector<int, 8> PermMask;
4515   SVOp->getMask(PermMask);
4516
4517   unsigned NumHi = 0;
4518   unsigned NumLo = 0;
4519   for (unsigned i = 0; i != 4; ++i) {
4520     int Idx = PermMask[i];
4521     if (Idx < 0) {
4522       Locs[i] = std::make_pair(-1, -1);
4523     } else {
4524       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4525       if (Idx < 4) {
4526         Locs[i] = std::make_pair(0, NumLo);
4527         Mask1[NumLo] = Idx;
4528         NumLo++;
4529       } else {
4530         Locs[i] = std::make_pair(1, NumHi);
4531         if (2+NumHi < 4)
4532           Mask1[2+NumHi] = Idx;
4533         NumHi++;
4534       }
4535     }
4536   }
4537
4538   if (NumLo <= 2 && NumHi <= 2) {
4539     // If no more than two elements come from either vector. This can be
4540     // implemented with two shuffles. First shuffle gather the elements.
4541     // The second shuffle, which takes the first shuffle as both of its
4542     // vector operands, put the elements into the right order.
4543     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4544
4545     SmallVector<int, 8> Mask2(4U, -1);
4546
4547     for (unsigned i = 0; i != 4; ++i) {
4548       if (Locs[i].first == -1)
4549         continue;
4550       else {
4551         unsigned Idx = (i < 2) ? 0 : 4;
4552         Idx += Locs[i].first * 2 + Locs[i].second;
4553         Mask2[i] = Idx;
4554       }
4555     }
4556
4557     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4558   } else if (NumLo == 3 || NumHi == 3) {
4559     // Otherwise, we must have three elements from one vector, call it X, and
4560     // one element from the other, call it Y.  First, use a shufps to build an
4561     // intermediate vector with the one element from Y and the element from X
4562     // that will be in the same half in the final destination (the indexes don't
4563     // matter). Then, use a shufps to build the final vector, taking the half
4564     // containing the element from Y from the intermediate, and the other half
4565     // from X.
4566     if (NumHi == 3) {
4567       // Normalize it so the 3 elements come from V1.
4568       CommuteVectorShuffleMask(PermMask, VT);
4569       std::swap(V1, V2);
4570     }
4571
4572     // Find the element from V2.
4573     unsigned HiIndex;
4574     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4575       int Val = PermMask[HiIndex];
4576       if (Val < 0)
4577         continue;
4578       if (Val >= 4)
4579         break;
4580     }
4581
4582     Mask1[0] = PermMask[HiIndex];
4583     Mask1[1] = -1;
4584     Mask1[2] = PermMask[HiIndex^1];
4585     Mask1[3] = -1;
4586     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4587
4588     if (HiIndex >= 2) {
4589       Mask1[0] = PermMask[0];
4590       Mask1[1] = PermMask[1];
4591       Mask1[2] = HiIndex & 1 ? 6 : 4;
4592       Mask1[3] = HiIndex & 1 ? 4 : 6;
4593       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4594     } else {
4595       Mask1[0] = HiIndex & 1 ? 2 : 0;
4596       Mask1[1] = HiIndex & 1 ? 0 : 2;
4597       Mask1[2] = PermMask[2];
4598       Mask1[3] = PermMask[3];
4599       if (Mask1[2] >= 0)
4600         Mask1[2] += 4;
4601       if (Mask1[3] >= 0)
4602         Mask1[3] += 4;
4603       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4604     }
4605   }
4606
4607   // Break it into (shuffle shuffle_hi, shuffle_lo).
4608   Locs.clear();
4609   SmallVector<int,8> LoMask(4U, -1);
4610   SmallVector<int,8> HiMask(4U, -1);
4611
4612   SmallVector<int,8> *MaskPtr = &LoMask;
4613   unsigned MaskIdx = 0;
4614   unsigned LoIdx = 0;
4615   unsigned HiIdx = 2;
4616   for (unsigned i = 0; i != 4; ++i) {
4617     if (i == 2) {
4618       MaskPtr = &HiMask;
4619       MaskIdx = 1;
4620       LoIdx = 0;
4621       HiIdx = 2;
4622     }
4623     int Idx = PermMask[i];
4624     if (Idx < 0) {
4625       Locs[i] = std::make_pair(-1, -1);
4626     } else if (Idx < 4) {
4627       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4628       (*MaskPtr)[LoIdx] = Idx;
4629       LoIdx++;
4630     } else {
4631       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4632       (*MaskPtr)[HiIdx] = Idx;
4633       HiIdx++;
4634     }
4635   }
4636
4637   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4638   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4639   SmallVector<int, 8> MaskOps;
4640   for (unsigned i = 0; i != 4; ++i) {
4641     if (Locs[i].first == -1) {
4642       MaskOps.push_back(-1);
4643     } else {
4644       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4645       MaskOps.push_back(Idx);
4646     }
4647   }
4648   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4649 }
4650
4651 SDValue
4652 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4654   SDValue V1 = Op.getOperand(0);
4655   SDValue V2 = Op.getOperand(1);
4656   EVT VT = Op.getValueType();
4657   DebugLoc dl = Op.getDebugLoc();
4658   unsigned NumElems = VT.getVectorNumElements();
4659   bool isMMX = VT.getSizeInBits() == 64;
4660   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4661   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4662   bool V1IsSplat = false;
4663   bool V2IsSplat = false;
4664
4665   if (isZeroShuffle(SVOp))
4666     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4667
4668   // Promote splats to v4f32.
4669   if (SVOp->isSplat()) {
4670     if (isMMX || NumElems < 4)
4671       return Op;
4672     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4673   }
4674
4675   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4676   // do it!
4677   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4678     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4679     if (NewOp.getNode())
4680       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4681                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4682   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4683     // FIXME: Figure out a cleaner way to do this.
4684     // Try to make use of movq to zero out the top part.
4685     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4686       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4687       if (NewOp.getNode()) {
4688         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4689           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4690                               DAG, Subtarget, dl);
4691       }
4692     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4693       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4694       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4695         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4696                             DAG, Subtarget, dl);
4697     }
4698   }
4699
4700   if (X86::isPSHUFDMask(SVOp))
4701     return Op;
4702
4703   // Check if this can be converted into a logical shift.
4704   bool isLeft = false;
4705   unsigned ShAmt = 0;
4706   SDValue ShVal;
4707   bool isShift = getSubtarget()->hasSSE2() &&
4708     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4709   if (isShift && ShVal.hasOneUse()) {
4710     // If the shifted value has multiple uses, it may be cheaper to use
4711     // v_set0 + movlhps or movhlps, etc.
4712     EVT EltVT = VT.getVectorElementType();
4713     ShAmt *= EltVT.getSizeInBits();
4714     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4715   }
4716
4717   if (X86::isMOVLMask(SVOp)) {
4718     if (V1IsUndef)
4719       return V2;
4720     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4721       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4722     if (!isMMX)
4723       return Op;
4724   }
4725
4726   // FIXME: fold these into legal mask.
4727   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4728                  X86::isMOVSLDUPMask(SVOp) ||
4729                  X86::isMOVHLPSMask(SVOp) ||
4730                  X86::isMOVLHPSMask(SVOp) ||
4731                  X86::isMOVLPMask(SVOp)))
4732     return Op;
4733
4734   if (ShouldXformToMOVHLPS(SVOp) ||
4735       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4736     return CommuteVectorShuffle(SVOp, DAG);
4737
4738   if (isShift) {
4739     // No better options. Use a vshl / vsrl.
4740     EVT EltVT = VT.getVectorElementType();
4741     ShAmt *= EltVT.getSizeInBits();
4742     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4743   }
4744
4745   bool Commuted = false;
4746   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4747   // 1,1,1,1 -> v8i16 though.
4748   V1IsSplat = isSplatVector(V1.getNode());
4749   V2IsSplat = isSplatVector(V2.getNode());
4750
4751   // Canonicalize the splat or undef, if present, to be on the RHS.
4752   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4753     Op = CommuteVectorShuffle(SVOp, DAG);
4754     SVOp = cast<ShuffleVectorSDNode>(Op);
4755     V1 = SVOp->getOperand(0);
4756     V2 = SVOp->getOperand(1);
4757     std::swap(V1IsSplat, V2IsSplat);
4758     std::swap(V1IsUndef, V2IsUndef);
4759     Commuted = true;
4760   }
4761
4762   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4763     // Shuffling low element of v1 into undef, just return v1.
4764     if (V2IsUndef)
4765       return V1;
4766     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4767     // the instruction selector will not match, so get a canonical MOVL with
4768     // swapped operands to undo the commute.
4769     return getMOVL(DAG, dl, VT, V2, V1);
4770   }
4771
4772   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4773       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4774       X86::isUNPCKLMask(SVOp) ||
4775       X86::isUNPCKHMask(SVOp))
4776     return Op;
4777
4778   if (V2IsSplat) {
4779     // Normalize mask so all entries that point to V2 points to its first
4780     // element then try to match unpck{h|l} again. If match, return a
4781     // new vector_shuffle with the corrected mask.
4782     SDValue NewMask = NormalizeMask(SVOp, DAG);
4783     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4784     if (NSVOp != SVOp) {
4785       if (X86::isUNPCKLMask(NSVOp, true)) {
4786         return NewMask;
4787       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4788         return NewMask;
4789       }
4790     }
4791   }
4792
4793   if (Commuted) {
4794     // Commute is back and try unpck* again.
4795     // FIXME: this seems wrong.
4796     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4797     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4798     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4799         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4800         X86::isUNPCKLMask(NewSVOp) ||
4801         X86::isUNPCKHMask(NewSVOp))
4802       return NewOp;
4803   }
4804
4805   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4806
4807   // Normalize the node to match x86 shuffle ops if needed
4808   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4809     return CommuteVectorShuffle(SVOp, DAG);
4810
4811   // Check for legal shuffle and return?
4812   SmallVector<int, 16> PermMask;
4813   SVOp->getMask(PermMask);
4814   if (isShuffleMaskLegal(PermMask, VT))
4815     return Op;
4816
4817   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4818   if (VT == MVT::v8i16) {
4819     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4820     if (NewOp.getNode())
4821       return NewOp;
4822   }
4823
4824   if (VT == MVT::v16i8) {
4825     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4826     if (NewOp.getNode())
4827       return NewOp;
4828   }
4829
4830   // Handle all 4 wide cases with a number of shuffles except for MMX.
4831   if (NumElems == 4 && !isMMX)
4832     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4833
4834   return SDValue();
4835 }
4836
4837 SDValue
4838 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4839                                                 SelectionDAG &DAG) const {
4840   EVT VT = Op.getValueType();
4841   DebugLoc dl = Op.getDebugLoc();
4842   if (VT.getSizeInBits() == 8) {
4843     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4844                                     Op.getOperand(0), Op.getOperand(1));
4845     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4846                                     DAG.getValueType(VT));
4847     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4848   } else if (VT.getSizeInBits() == 16) {
4849     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4850     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4851     if (Idx == 0)
4852       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4853                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4854                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4855                                                  MVT::v4i32,
4856                                                  Op.getOperand(0)),
4857                                      Op.getOperand(1)));
4858     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4859                                     Op.getOperand(0), Op.getOperand(1));
4860     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4861                                     DAG.getValueType(VT));
4862     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4863   } else if (VT == MVT::f32) {
4864     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4865     // the result back to FR32 register. It's only worth matching if the
4866     // result has a single use which is a store or a bitcast to i32.  And in
4867     // the case of a store, it's not worth it if the index is a constant 0,
4868     // because a MOVSSmr can be used instead, which is smaller and faster.
4869     if (!Op.hasOneUse())
4870       return SDValue();
4871     SDNode *User = *Op.getNode()->use_begin();
4872     if ((User->getOpcode() != ISD::STORE ||
4873          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4874           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4875         (User->getOpcode() != ISD::BIT_CONVERT ||
4876          User->getValueType(0) != MVT::i32))
4877       return SDValue();
4878     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4879                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4880                                               Op.getOperand(0)),
4881                                               Op.getOperand(1));
4882     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4883   } else if (VT == MVT::i32) {
4884     // ExtractPS works with constant index.
4885     if (isa<ConstantSDNode>(Op.getOperand(1)))
4886       return Op;
4887   }
4888   return SDValue();
4889 }
4890
4891
4892 SDValue
4893 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4894                                            SelectionDAG &DAG) const {
4895   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4896     return SDValue();
4897
4898   if (Subtarget->hasSSE41()) {
4899     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4900     if (Res.getNode())
4901       return Res;
4902   }
4903
4904   EVT VT = Op.getValueType();
4905   DebugLoc dl = Op.getDebugLoc();
4906   // TODO: handle v16i8.
4907   if (VT.getSizeInBits() == 16) {
4908     SDValue Vec = Op.getOperand(0);
4909     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4910     if (Idx == 0)
4911       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4912                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4913                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4914                                                  MVT::v4i32, Vec),
4915                                      Op.getOperand(1)));
4916     // Transform it so it match pextrw which produces a 32-bit result.
4917     EVT EltVT = MVT::i32;
4918     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4919                                     Op.getOperand(0), Op.getOperand(1));
4920     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4921                                     DAG.getValueType(VT));
4922     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4923   } else if (VT.getSizeInBits() == 32) {
4924     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4925     if (Idx == 0)
4926       return Op;
4927
4928     // SHUFPS the element to the lowest double word, then movss.
4929     int Mask[4] = { Idx, -1, -1, -1 };
4930     EVT VVT = Op.getOperand(0).getValueType();
4931     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4932                                        DAG.getUNDEF(VVT), Mask);
4933     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4934                        DAG.getIntPtrConstant(0));
4935   } else if (VT.getSizeInBits() == 64) {
4936     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4937     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4938     //        to match extract_elt for f64.
4939     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4940     if (Idx == 0)
4941       return Op;
4942
4943     // UNPCKHPD the element to the lowest double word, then movsd.
4944     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4945     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4946     int Mask[2] = { 1, -1 };
4947     EVT VVT = Op.getOperand(0).getValueType();
4948     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4949                                        DAG.getUNDEF(VVT), Mask);
4950     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4951                        DAG.getIntPtrConstant(0));
4952   }
4953
4954   return SDValue();
4955 }
4956
4957 SDValue
4958 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4959                                                SelectionDAG &DAG) const {
4960   EVT VT = Op.getValueType();
4961   EVT EltVT = VT.getVectorElementType();
4962   DebugLoc dl = Op.getDebugLoc();
4963
4964   SDValue N0 = Op.getOperand(0);
4965   SDValue N1 = Op.getOperand(1);
4966   SDValue N2 = Op.getOperand(2);
4967
4968   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4969       isa<ConstantSDNode>(N2)) {
4970     unsigned Opc;
4971     if (VT == MVT::v8i16)
4972       Opc = X86ISD::PINSRW;
4973     else if (VT == MVT::v4i16)
4974       Opc = X86ISD::MMX_PINSRW;
4975     else if (VT == MVT::v16i8)
4976       Opc = X86ISD::PINSRB;
4977     else
4978       Opc = X86ISD::PINSRB;
4979
4980     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4981     // argument.
4982     if (N1.getValueType() != MVT::i32)
4983       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4984     if (N2.getValueType() != MVT::i32)
4985       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4986     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4987   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4988     // Bits [7:6] of the constant are the source select.  This will always be
4989     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4990     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4991     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4992     // Bits [5:4] of the constant are the destination select.  This is the
4993     //  value of the incoming immediate.
4994     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4995     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4996     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4997     // Create this as a scalar to vector..
4998     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4999     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5000   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5001     // PINSR* works with constant index.
5002     return Op;
5003   }
5004   return SDValue();
5005 }
5006
5007 SDValue
5008 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5009   EVT VT = Op.getValueType();
5010   EVT EltVT = VT.getVectorElementType();
5011
5012   if (Subtarget->hasSSE41())
5013     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5014
5015   if (EltVT == MVT::i8)
5016     return SDValue();
5017
5018   DebugLoc dl = Op.getDebugLoc();
5019   SDValue N0 = Op.getOperand(0);
5020   SDValue N1 = Op.getOperand(1);
5021   SDValue N2 = Op.getOperand(2);
5022
5023   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5024     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5025     // as its second argument.
5026     if (N1.getValueType() != MVT::i32)
5027       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5028     if (N2.getValueType() != MVT::i32)
5029       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5030     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5031                        dl, VT, N0, N1, N2);
5032   }
5033   return SDValue();
5034 }
5035
5036 SDValue
5037 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5038   DebugLoc dl = Op.getDebugLoc();
5039   if (Op.getValueType() == MVT::v2f32)
5040     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5041                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5042                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5043                                                Op.getOperand(0))));
5044
5045   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5046     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5047
5048   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5049   EVT VT = MVT::v2i32;
5050   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5051   default: break;
5052   case MVT::v16i8:
5053   case MVT::v8i16:
5054     VT = MVT::v4i32;
5055     break;
5056   }
5057   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5058                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5059 }
5060
5061 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5062 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5063 // one of the above mentioned nodes. It has to be wrapped because otherwise
5064 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5065 // be used to form addressing mode. These wrapped nodes will be selected
5066 // into MOV32ri.
5067 SDValue
5068 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5069   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5070
5071   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5072   // global base reg.
5073   unsigned char OpFlag = 0;
5074   unsigned WrapperKind = X86ISD::Wrapper;
5075   CodeModel::Model M = getTargetMachine().getCodeModel();
5076
5077   if (Subtarget->isPICStyleRIPRel() &&
5078       (M == CodeModel::Small || M == CodeModel::Kernel))
5079     WrapperKind = X86ISD::WrapperRIP;
5080   else if (Subtarget->isPICStyleGOT())
5081     OpFlag = X86II::MO_GOTOFF;
5082   else if (Subtarget->isPICStyleStubPIC())
5083     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5084
5085   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5086                                              CP->getAlignment(),
5087                                              CP->getOffset(), OpFlag);
5088   DebugLoc DL = CP->getDebugLoc();
5089   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5090   // With PIC, the address is actually $g + Offset.
5091   if (OpFlag) {
5092     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5093                          DAG.getNode(X86ISD::GlobalBaseReg,
5094                                      DebugLoc(), getPointerTy()),
5095                          Result);
5096   }
5097
5098   return Result;
5099 }
5100
5101 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5102   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5103
5104   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5105   // global base reg.
5106   unsigned char OpFlag = 0;
5107   unsigned WrapperKind = X86ISD::Wrapper;
5108   CodeModel::Model M = getTargetMachine().getCodeModel();
5109
5110   if (Subtarget->isPICStyleRIPRel() &&
5111       (M == CodeModel::Small || M == CodeModel::Kernel))
5112     WrapperKind = X86ISD::WrapperRIP;
5113   else if (Subtarget->isPICStyleGOT())
5114     OpFlag = X86II::MO_GOTOFF;
5115   else if (Subtarget->isPICStyleStubPIC())
5116     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5117
5118   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5119                                           OpFlag);
5120   DebugLoc DL = JT->getDebugLoc();
5121   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5122
5123   // With PIC, the address is actually $g + Offset.
5124   if (OpFlag) {
5125     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5126                          DAG.getNode(X86ISD::GlobalBaseReg,
5127                                      DebugLoc(), getPointerTy()),
5128                          Result);
5129   }
5130
5131   return Result;
5132 }
5133
5134 SDValue
5135 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5136   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5137
5138   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5139   // global base reg.
5140   unsigned char OpFlag = 0;
5141   unsigned WrapperKind = X86ISD::Wrapper;
5142   CodeModel::Model M = getTargetMachine().getCodeModel();
5143
5144   if (Subtarget->isPICStyleRIPRel() &&
5145       (M == CodeModel::Small || M == CodeModel::Kernel))
5146     WrapperKind = X86ISD::WrapperRIP;
5147   else if (Subtarget->isPICStyleGOT())
5148     OpFlag = X86II::MO_GOTOFF;
5149   else if (Subtarget->isPICStyleStubPIC())
5150     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5151
5152   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5153
5154   DebugLoc DL = Op.getDebugLoc();
5155   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5156
5157
5158   // With PIC, the address is actually $g + Offset.
5159   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5160       !Subtarget->is64Bit()) {
5161     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5162                          DAG.getNode(X86ISD::GlobalBaseReg,
5163                                      DebugLoc(), getPointerTy()),
5164                          Result);
5165   }
5166
5167   return Result;
5168 }
5169
5170 SDValue
5171 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5172   // Create the TargetBlockAddressAddress node.
5173   unsigned char OpFlags =
5174     Subtarget->ClassifyBlockAddressReference();
5175   CodeModel::Model M = getTargetMachine().getCodeModel();
5176   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5177   DebugLoc dl = Op.getDebugLoc();
5178   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5179                                        /*isTarget=*/true, OpFlags);
5180
5181   if (Subtarget->isPICStyleRIPRel() &&
5182       (M == CodeModel::Small || M == CodeModel::Kernel))
5183     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5184   else
5185     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5186
5187   // With PIC, the address is actually $g + Offset.
5188   if (isGlobalRelativeToPICBase(OpFlags)) {
5189     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5190                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5191                          Result);
5192   }
5193
5194   return Result;
5195 }
5196
5197 SDValue
5198 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5199                                       int64_t Offset,
5200                                       SelectionDAG &DAG) const {
5201   // Create the TargetGlobalAddress node, folding in the constant
5202   // offset if it is legal.
5203   unsigned char OpFlags =
5204     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5205   CodeModel::Model M = getTargetMachine().getCodeModel();
5206   SDValue Result;
5207   if (OpFlags == X86II::MO_NO_FLAG &&
5208       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5209     // A direct static reference to a global.
5210     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5211     Offset = 0;
5212   } else {
5213     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5214   }
5215
5216   if (Subtarget->isPICStyleRIPRel() &&
5217       (M == CodeModel::Small || M == CodeModel::Kernel))
5218     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5219   else
5220     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5221
5222   // With PIC, the address is actually $g + Offset.
5223   if (isGlobalRelativeToPICBase(OpFlags)) {
5224     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5225                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5226                          Result);
5227   }
5228
5229   // For globals that require a load from a stub to get the address, emit the
5230   // load.
5231   if (isGlobalStubReference(OpFlags))
5232     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5233                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5234
5235   // If there was a non-zero offset that we didn't fold, create an explicit
5236   // addition for it.
5237   if (Offset != 0)
5238     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5239                          DAG.getConstant(Offset, getPointerTy()));
5240
5241   return Result;
5242 }
5243
5244 SDValue
5245 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5246   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5247   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5248   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5249 }
5250
5251 static SDValue
5252 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5253            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5254            unsigned char OperandFlags) {
5255   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5256   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5257   DebugLoc dl = GA->getDebugLoc();
5258   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5259                                            GA->getValueType(0),
5260                                            GA->getOffset(),
5261                                            OperandFlags);
5262   if (InFlag) {
5263     SDValue Ops[] = { Chain,  TGA, *InFlag };
5264     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5265   } else {
5266     SDValue Ops[]  = { Chain, TGA };
5267     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5268   }
5269
5270   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5271   MFI->setAdjustsStack(true);
5272
5273   SDValue Flag = Chain.getValue(1);
5274   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5275 }
5276
5277 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5278 static SDValue
5279 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5280                                 const EVT PtrVT) {
5281   SDValue InFlag;
5282   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5283   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5284                                      DAG.getNode(X86ISD::GlobalBaseReg,
5285                                                  DebugLoc(), PtrVT), InFlag);
5286   InFlag = Chain.getValue(1);
5287
5288   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5289 }
5290
5291 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5292 static SDValue
5293 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5294                                 const EVT PtrVT) {
5295   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5296                     X86::RAX, X86II::MO_TLSGD);
5297 }
5298
5299 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5300 // "local exec" model.
5301 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5302                                    const EVT PtrVT, TLSModel::Model model,
5303                                    bool is64Bit) {
5304   DebugLoc dl = GA->getDebugLoc();
5305   // Get the Thread Pointer
5306   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5307                              DebugLoc(), PtrVT,
5308                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5309                                              MVT::i32));
5310
5311   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5312                                       NULL, 0, false, false, 0);
5313
5314   unsigned char OperandFlags = 0;
5315   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5316   // initialexec.
5317   unsigned WrapperKind = X86ISD::Wrapper;
5318   if (model == TLSModel::LocalExec) {
5319     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5320   } else if (is64Bit) {
5321     assert(model == TLSModel::InitialExec);
5322     OperandFlags = X86II::MO_GOTTPOFF;
5323     WrapperKind = X86ISD::WrapperRIP;
5324   } else {
5325     assert(model == TLSModel::InitialExec);
5326     OperandFlags = X86II::MO_INDNTPOFF;
5327   }
5328
5329   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5330   // exec)
5331   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5332                                            GA->getOffset(), OperandFlags);
5333   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5334
5335   if (model == TLSModel::InitialExec)
5336     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5337                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5338
5339   // The address of the thread local variable is the add of the thread
5340   // pointer with the offset of the variable.
5341   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5342 }
5343
5344 SDValue
5345 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5346   // TODO: implement the "local dynamic" model
5347   // TODO: implement the "initial exec"model for pic executables
5348   assert(Subtarget->isTargetELF() &&
5349          "TLS not implemented for non-ELF targets");
5350   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5351   const GlobalValue *GV = GA->getGlobal();
5352
5353   // If GV is an alias then use the aliasee for determining
5354   // thread-localness.
5355   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5356     GV = GA->resolveAliasedGlobal(false);
5357
5358   TLSModel::Model model = getTLSModel(GV,
5359                                       getTargetMachine().getRelocationModel());
5360
5361   switch (model) {
5362   case TLSModel::GeneralDynamic:
5363   case TLSModel::LocalDynamic: // not implemented
5364     if (Subtarget->is64Bit())
5365       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5366     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5367
5368   case TLSModel::InitialExec:
5369   case TLSModel::LocalExec:
5370     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5371                                Subtarget->is64Bit());
5372   }
5373
5374   llvm_unreachable("Unreachable");
5375   return SDValue();
5376 }
5377
5378
5379 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5380 /// take a 2 x i32 value to shift plus a shift amount.
5381 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5382   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5383   EVT VT = Op.getValueType();
5384   unsigned VTBits = VT.getSizeInBits();
5385   DebugLoc dl = Op.getDebugLoc();
5386   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5387   SDValue ShOpLo = Op.getOperand(0);
5388   SDValue ShOpHi = Op.getOperand(1);
5389   SDValue ShAmt  = Op.getOperand(2);
5390   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5391                                      DAG.getConstant(VTBits - 1, MVT::i8))
5392                        : DAG.getConstant(0, VT);
5393
5394   SDValue Tmp2, Tmp3;
5395   if (Op.getOpcode() == ISD::SHL_PARTS) {
5396     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5397     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5398   } else {
5399     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5400     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5401   }
5402
5403   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5404                                 DAG.getConstant(VTBits, MVT::i8));
5405   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5406                              AndNode, DAG.getConstant(0, MVT::i8));
5407
5408   SDValue Hi, Lo;
5409   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5410   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5411   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5412
5413   if (Op.getOpcode() == ISD::SHL_PARTS) {
5414     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5415     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5416   } else {
5417     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5418     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5419   }
5420
5421   SDValue Ops[2] = { Lo, Hi };
5422   return DAG.getMergeValues(Ops, 2, dl);
5423 }
5424
5425 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5426                                            SelectionDAG &DAG) const {
5427   EVT SrcVT = Op.getOperand(0).getValueType();
5428
5429   if (SrcVT.isVector()) {
5430     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5431       return Op;
5432     }
5433     return SDValue();
5434   }
5435
5436   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5437          "Unknown SINT_TO_FP to lower!");
5438
5439   // These are really Legal; return the operand so the caller accepts it as
5440   // Legal.
5441   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5442     return Op;
5443   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5444       Subtarget->is64Bit()) {
5445     return Op;
5446   }
5447
5448   DebugLoc dl = Op.getDebugLoc();
5449   unsigned Size = SrcVT.getSizeInBits()/8;
5450   MachineFunction &MF = DAG.getMachineFunction();
5451   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5452   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5453   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5454                                StackSlot,
5455                                PseudoSourceValue::getFixedStack(SSFI), 0,
5456                                false, false, 0);
5457   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5458 }
5459
5460 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5461                                      SDValue StackSlot,
5462                                      SelectionDAG &DAG) const {
5463   // Build the FILD
5464   DebugLoc dl = Op.getDebugLoc();
5465   SDVTList Tys;
5466   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5467   if (useSSE)
5468     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5469   else
5470     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5471   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5472   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5473                                Tys, Ops, array_lengthof(Ops));
5474
5475   if (useSSE) {
5476     Chain = Result.getValue(1);
5477     SDValue InFlag = Result.getValue(2);
5478
5479     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5480     // shouldn't be necessary except that RFP cannot be live across
5481     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5482     MachineFunction &MF = DAG.getMachineFunction();
5483     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5484     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5485     Tys = DAG.getVTList(MVT::Other);
5486     SDValue Ops[] = {
5487       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5488     };
5489     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5490     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5491                          PseudoSourceValue::getFixedStack(SSFI), 0,
5492                          false, false, 0);
5493   }
5494
5495   return Result;
5496 }
5497
5498 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5499 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5500                                                SelectionDAG &DAG) const {
5501   // This algorithm is not obvious. Here it is in C code, more or less:
5502   /*
5503     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5504       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5505       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5506
5507       // Copy ints to xmm registers.
5508       __m128i xh = _mm_cvtsi32_si128( hi );
5509       __m128i xl = _mm_cvtsi32_si128( lo );
5510
5511       // Combine into low half of a single xmm register.
5512       __m128i x = _mm_unpacklo_epi32( xh, xl );
5513       __m128d d;
5514       double sd;
5515
5516       // Merge in appropriate exponents to give the integer bits the right
5517       // magnitude.
5518       x = _mm_unpacklo_epi32( x, exp );
5519
5520       // Subtract away the biases to deal with the IEEE-754 double precision
5521       // implicit 1.
5522       d = _mm_sub_pd( (__m128d) x, bias );
5523
5524       // All conversions up to here are exact. The correctly rounded result is
5525       // calculated using the current rounding mode using the following
5526       // horizontal add.
5527       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5528       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5529                                 // store doesn't really need to be here (except
5530                                 // maybe to zero the other double)
5531       return sd;
5532     }
5533   */
5534
5535   DebugLoc dl = Op.getDebugLoc();
5536   LLVMContext *Context = DAG.getContext();
5537
5538   // Build some magic constants.
5539   std::vector<Constant*> CV0;
5540   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5541   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5542   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5543   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5544   Constant *C0 = ConstantVector::get(CV0);
5545   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5546
5547   std::vector<Constant*> CV1;
5548   CV1.push_back(
5549     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5550   CV1.push_back(
5551     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5552   Constant *C1 = ConstantVector::get(CV1);
5553   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5554
5555   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5556                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5557                                         Op.getOperand(0),
5558                                         DAG.getIntPtrConstant(1)));
5559   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5560                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5561                                         Op.getOperand(0),
5562                                         DAG.getIntPtrConstant(0)));
5563   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5564   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5565                               PseudoSourceValue::getConstantPool(), 0,
5566                               false, false, 16);
5567   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5568   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5569   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5570                               PseudoSourceValue::getConstantPool(), 0,
5571                               false, false, 16);
5572   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5573
5574   // Add the halves; easiest way is to swap them into another reg first.
5575   int ShufMask[2] = { 1, -1 };
5576   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5577                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5578   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5579   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5580                      DAG.getIntPtrConstant(0));
5581 }
5582
5583 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5584 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5585                                                SelectionDAG &DAG) const {
5586   DebugLoc dl = Op.getDebugLoc();
5587   // FP constant to bias correct the final result.
5588   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5589                                    MVT::f64);
5590
5591   // Load the 32-bit value into an XMM register.
5592   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5593                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5594                                          Op.getOperand(0),
5595                                          DAG.getIntPtrConstant(0)));
5596
5597   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5598                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5599                      DAG.getIntPtrConstant(0));
5600
5601   // Or the load with the bias.
5602   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5603                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5604                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5605                                                    MVT::v2f64, Load)),
5606                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5607                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5608                                                    MVT::v2f64, Bias)));
5609   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5610                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5611                    DAG.getIntPtrConstant(0));
5612
5613   // Subtract the bias.
5614   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5615
5616   // Handle final rounding.
5617   EVT DestVT = Op.getValueType();
5618
5619   if (DestVT.bitsLT(MVT::f64)) {
5620     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5621                        DAG.getIntPtrConstant(0));
5622   } else if (DestVT.bitsGT(MVT::f64)) {
5623     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5624   }
5625
5626   // Handle final rounding.
5627   return Sub;
5628 }
5629
5630 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5631                                            SelectionDAG &DAG) const {
5632   SDValue N0 = Op.getOperand(0);
5633   DebugLoc dl = Op.getDebugLoc();
5634
5635   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5636   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5637   // the optimization here.
5638   if (DAG.SignBitIsZero(N0))
5639     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5640
5641   EVT SrcVT = N0.getValueType();
5642   EVT DstVT = Op.getValueType();
5643   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5644     return LowerUINT_TO_FP_i64(Op, DAG);
5645   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5646     return LowerUINT_TO_FP_i32(Op, DAG);
5647
5648   // Make a 64-bit buffer, and use it to build an FILD.
5649   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5650   if (SrcVT == MVT::i32) {
5651     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5652     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5653                                      getPointerTy(), StackSlot, WordOff);
5654     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5655                                   StackSlot, NULL, 0, false, false, 0);
5656     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5657                                   OffsetSlot, NULL, 0, false, false, 0);
5658     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5659     return Fild;
5660   }
5661
5662   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5663   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5664                                 StackSlot, NULL, 0, false, false, 0);
5665   // For i64 source, we need to add the appropriate power of 2 if the input
5666   // was negative.  This is the same as the optimization in
5667   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5668   // we must be careful to do the computation in x87 extended precision, not
5669   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5670   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5671   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5672   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5673
5674   APInt FF(32, 0x5F800000ULL);
5675
5676   // Check whether the sign bit is set.
5677   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5678                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5679                                  ISD::SETLT);
5680
5681   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5682   SDValue FudgePtr = DAG.getConstantPool(
5683                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5684                                          getPointerTy());
5685
5686   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5687   SDValue Zero = DAG.getIntPtrConstant(0);
5688   SDValue Four = DAG.getIntPtrConstant(4);
5689   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5690                                Zero, Four);
5691   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5692
5693   // Load the value out, extending it from f32 to f80.
5694   // FIXME: Avoid the extend by constructing the right constant pool?
5695   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5696                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5697                                  0, MVT::f32, false, false, 4);
5698   // Extend everything to 80 bits to force it to be done on x87.
5699   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5700   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5701 }
5702
5703 std::pair<SDValue,SDValue> X86TargetLowering::
5704 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5705   DebugLoc dl = Op.getDebugLoc();
5706
5707   EVT DstTy = Op.getValueType();
5708
5709   if (!IsSigned) {
5710     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5711     DstTy = MVT::i64;
5712   }
5713
5714   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5715          DstTy.getSimpleVT() >= MVT::i16 &&
5716          "Unknown FP_TO_SINT to lower!");
5717
5718   // These are really Legal.
5719   if (DstTy == MVT::i32 &&
5720       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5721     return std::make_pair(SDValue(), SDValue());
5722   if (Subtarget->is64Bit() &&
5723       DstTy == MVT::i64 &&
5724       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5725     return std::make_pair(SDValue(), SDValue());
5726
5727   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5728   // stack slot.
5729   MachineFunction &MF = DAG.getMachineFunction();
5730   unsigned MemSize = DstTy.getSizeInBits()/8;
5731   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5732   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5733
5734   unsigned Opc;
5735   switch (DstTy.getSimpleVT().SimpleTy) {
5736   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5737   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5738   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5739   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5740   }
5741
5742   SDValue Chain = DAG.getEntryNode();
5743   SDValue Value = Op.getOperand(0);
5744   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5745     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5746     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5747                          PseudoSourceValue::getFixedStack(SSFI), 0,
5748                          false, false, 0);
5749     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5750     SDValue Ops[] = {
5751       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5752     };
5753     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5754     Chain = Value.getValue(1);
5755     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5756     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5757   }
5758
5759   // Build the FP_TO_INT*_IN_MEM
5760   SDValue Ops[] = { Chain, Value, StackSlot };
5761   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5762
5763   return std::make_pair(FIST, StackSlot);
5764 }
5765
5766 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5767                                            SelectionDAG &DAG) const {
5768   if (Op.getValueType().isVector()) {
5769     if (Op.getValueType() == MVT::v2i32 &&
5770         Op.getOperand(0).getValueType() == MVT::v2f64) {
5771       return Op;
5772     }
5773     return SDValue();
5774   }
5775
5776   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5777   SDValue FIST = Vals.first, StackSlot = Vals.second;
5778   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5779   if (FIST.getNode() == 0) return Op;
5780
5781   // Load the result.
5782   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5783                      FIST, StackSlot, NULL, 0, false, false, 0);
5784 }
5785
5786 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5787                                            SelectionDAG &DAG) const {
5788   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5789   SDValue FIST = Vals.first, StackSlot = Vals.second;
5790   assert(FIST.getNode() && "Unexpected failure");
5791
5792   // Load the result.
5793   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5794                      FIST, StackSlot, NULL, 0, false, false, 0);
5795 }
5796
5797 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5798                                      SelectionDAG &DAG) const {
5799   LLVMContext *Context = DAG.getContext();
5800   DebugLoc dl = Op.getDebugLoc();
5801   EVT VT = Op.getValueType();
5802   EVT EltVT = VT;
5803   if (VT.isVector())
5804     EltVT = VT.getVectorElementType();
5805   std::vector<Constant*> CV;
5806   if (EltVT == MVT::f64) {
5807     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5808     CV.push_back(C);
5809     CV.push_back(C);
5810   } else {
5811     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5812     CV.push_back(C);
5813     CV.push_back(C);
5814     CV.push_back(C);
5815     CV.push_back(C);
5816   }
5817   Constant *C = ConstantVector::get(CV);
5818   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5819   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5820                              PseudoSourceValue::getConstantPool(), 0,
5821                              false, false, 16);
5822   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5823 }
5824
5825 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5826   LLVMContext *Context = DAG.getContext();
5827   DebugLoc dl = Op.getDebugLoc();
5828   EVT VT = Op.getValueType();
5829   EVT EltVT = VT;
5830   if (VT.isVector())
5831     EltVT = VT.getVectorElementType();
5832   std::vector<Constant*> CV;
5833   if (EltVT == MVT::f64) {
5834     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5835     CV.push_back(C);
5836     CV.push_back(C);
5837   } else {
5838     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5839     CV.push_back(C);
5840     CV.push_back(C);
5841     CV.push_back(C);
5842     CV.push_back(C);
5843   }
5844   Constant *C = ConstantVector::get(CV);
5845   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5846   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5847                              PseudoSourceValue::getConstantPool(), 0,
5848                              false, false, 16);
5849   if (VT.isVector()) {
5850     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5851                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5852                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5853                                 Op.getOperand(0)),
5854                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5855   } else {
5856     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5857   }
5858 }
5859
5860 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5861   LLVMContext *Context = DAG.getContext();
5862   SDValue Op0 = Op.getOperand(0);
5863   SDValue Op1 = Op.getOperand(1);
5864   DebugLoc dl = Op.getDebugLoc();
5865   EVT VT = Op.getValueType();
5866   EVT SrcVT = Op1.getValueType();
5867
5868   // If second operand is smaller, extend it first.
5869   if (SrcVT.bitsLT(VT)) {
5870     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5871     SrcVT = VT;
5872   }
5873   // And if it is bigger, shrink it first.
5874   if (SrcVT.bitsGT(VT)) {
5875     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5876     SrcVT = VT;
5877   }
5878
5879   // At this point the operands and the result should have the same
5880   // type, and that won't be f80 since that is not custom lowered.
5881
5882   // First get the sign bit of second operand.
5883   std::vector<Constant*> CV;
5884   if (SrcVT == MVT::f64) {
5885     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5886     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5887   } else {
5888     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5889     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5890     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5891     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5892   }
5893   Constant *C = ConstantVector::get(CV);
5894   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5895   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5896                               PseudoSourceValue::getConstantPool(), 0,
5897                               false, false, 16);
5898   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5899
5900   // Shift sign bit right or left if the two operands have different types.
5901   if (SrcVT.bitsGT(VT)) {
5902     // Op0 is MVT::f32, Op1 is MVT::f64.
5903     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5904     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5905                           DAG.getConstant(32, MVT::i32));
5906     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5907     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5908                           DAG.getIntPtrConstant(0));
5909   }
5910
5911   // Clear first operand sign bit.
5912   CV.clear();
5913   if (VT == MVT::f64) {
5914     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5915     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5916   } else {
5917     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5918     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5919     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5920     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5921   }
5922   C = ConstantVector::get(CV);
5923   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5924   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5925                               PseudoSourceValue::getConstantPool(), 0,
5926                               false, false, 16);
5927   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5928
5929   // Or the value with the sign bit.
5930   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5931 }
5932
5933 /// Emit nodes that will be selected as "test Op0,Op0", or something
5934 /// equivalent.
5935 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5936                                     SelectionDAG &DAG) const {
5937   DebugLoc dl = Op.getDebugLoc();
5938
5939   // CF and OF aren't always set the way we want. Determine which
5940   // of these we need.
5941   bool NeedCF = false;
5942   bool NeedOF = false;
5943   switch (X86CC) {
5944   case X86::COND_A: case X86::COND_AE:
5945   case X86::COND_B: case X86::COND_BE:
5946     NeedCF = true;
5947     break;
5948   case X86::COND_G: case X86::COND_GE:
5949   case X86::COND_L: case X86::COND_LE:
5950   case X86::COND_O: case X86::COND_NO:
5951     NeedOF = true;
5952     break;
5953   default: break;
5954   }
5955
5956   // See if we can use the EFLAGS value from the operand instead of
5957   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5958   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5959   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5960     unsigned Opcode = 0;
5961     unsigned NumOperands = 0;
5962     switch (Op.getNode()->getOpcode()) {
5963     case ISD::ADD:
5964       // Due to an isel shortcoming, be conservative if this add is
5965       // likely to be selected as part of a load-modify-store
5966       // instruction. When the root node in a match is a store, isel
5967       // doesn't know how to remap non-chain non-flag uses of other
5968       // nodes in the match, such as the ADD in this case. This leads
5969       // to the ADD being left around and reselected, with the result
5970       // being two adds in the output.  Alas, even if none our users
5971       // are stores, that doesn't prove we're O.K.  Ergo, if we have
5972       // any parents that aren't CopyToReg or SETCC, eschew INC/DEC.
5973       // A better fix seems to require climbing the DAG back to the
5974       // root, and it doesn't seem to be worth the effort.
5975       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5976              UE = Op.getNode()->use_end(); UI != UE; ++UI)
5977         if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
5978           goto default_case;
5979       if (ConstantSDNode *C =
5980             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5981         // An add of one will be selected as an INC.
5982         if (C->getAPIntValue() == 1) {
5983           Opcode = X86ISD::INC;
5984           NumOperands = 1;
5985           break;
5986         }
5987         // An add of negative one (subtract of one) will be selected as a DEC.
5988         if (C->getAPIntValue().isAllOnesValue()) {
5989           Opcode = X86ISD::DEC;
5990           NumOperands = 1;
5991           break;
5992         }
5993       }
5994       // Otherwise use a regular EFLAGS-setting add.
5995       Opcode = X86ISD::ADD;
5996       NumOperands = 2;
5997       break;
5998     case ISD::AND: {
5999       // If the primary and result isn't used, don't bother using X86ISD::AND,
6000       // because a TEST instruction will be better.
6001       bool NonFlagUse = false;
6002       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6003              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6004         SDNode *User = *UI;
6005         unsigned UOpNo = UI.getOperandNo();
6006         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6007           // Look pass truncate.
6008           UOpNo = User->use_begin().getOperandNo();
6009           User = *User->use_begin();
6010         }
6011         if (User->getOpcode() != ISD::BRCOND &&
6012             User->getOpcode() != ISD::SETCC &&
6013             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6014           NonFlagUse = true;
6015           break;
6016         }
6017       }
6018       if (!NonFlagUse)
6019         break;
6020     }
6021     // FALL THROUGH
6022     case ISD::SUB:
6023     case ISD::OR:
6024     case ISD::XOR:
6025       // Due to the ISEL shortcoming noted above, be conservative if this op is
6026       // likely to be selected as part of a load-modify-store instruction.
6027       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6028            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6029         if (UI->getOpcode() == ISD::STORE)
6030           goto default_case;
6031       // Otherwise use a regular EFLAGS-setting instruction.
6032       switch (Op.getNode()->getOpcode()) {
6033       case ISD::SUB: Opcode = X86ISD::SUB; break;
6034       case ISD::OR:  Opcode = X86ISD::OR;  break;
6035       case ISD::XOR: Opcode = X86ISD::XOR; break;
6036       case ISD::AND: Opcode = X86ISD::AND; break;
6037       default: llvm_unreachable("unexpected operator!");
6038       }
6039       NumOperands = 2;
6040       break;
6041     case X86ISD::ADD:
6042     case X86ISD::SUB:
6043     case X86ISD::INC:
6044     case X86ISD::DEC:
6045     case X86ISD::OR:
6046     case X86ISD::XOR:
6047     case X86ISD::AND:
6048       return SDValue(Op.getNode(), 1);
6049     default:
6050     default_case:
6051       break;
6052     }
6053     if (Opcode != 0) {
6054       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6055       SmallVector<SDValue, 4> Ops;
6056       for (unsigned i = 0; i != NumOperands; ++i)
6057         Ops.push_back(Op.getOperand(i));
6058       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6059       DAG.ReplaceAllUsesWith(Op, New);
6060       return SDValue(New.getNode(), 1);
6061     }
6062   }
6063
6064   // Otherwise just emit a CMP with 0, which is the TEST pattern.
6065   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6066                      DAG.getConstant(0, Op.getValueType()));
6067 }
6068
6069 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6070 /// equivalent.
6071 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6072                                    SelectionDAG &DAG) const {
6073   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6074     if (C->getAPIntValue() == 0)
6075       return EmitTest(Op0, X86CC, DAG);
6076
6077   DebugLoc dl = Op0.getDebugLoc();
6078   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6079 }
6080
6081 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6082 /// if it's possible.
6083 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6084                                      DebugLoc dl, SelectionDAG &DAG) const {
6085   SDValue Op0 = And.getOperand(0);
6086   SDValue Op1 = And.getOperand(1);
6087   if (Op0.getOpcode() == ISD::TRUNCATE)
6088     Op0 = Op0.getOperand(0);
6089   if (Op1.getOpcode() == ISD::TRUNCATE)
6090     Op1 = Op1.getOperand(0);
6091
6092   SDValue LHS, RHS;
6093   if (Op1.getOpcode() == ISD::SHL) {
6094     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6095       if (And10C->getZExtValue() == 1) {
6096         LHS = Op0;
6097         RHS = Op1.getOperand(1);
6098       }
6099   } else if (Op0.getOpcode() == ISD::SHL) {
6100     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6101       if (And00C->getZExtValue() == 1) {
6102         LHS = Op1;
6103         RHS = Op0.getOperand(1);
6104       }
6105   } else if (Op1.getOpcode() == ISD::Constant) {
6106     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6107     SDValue AndLHS = Op0;
6108     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6109       LHS = AndLHS.getOperand(0);
6110       RHS = AndLHS.getOperand(1);
6111     }
6112   }
6113
6114   if (LHS.getNode()) {
6115     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6116     // instruction.  Since the shift amount is in-range-or-undefined, we know
6117     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6118     // the encoding for the i16 version is larger than the i32 version.
6119     // Also promote i16 to i32 for performance / code size reason.
6120     if (LHS.getValueType() == MVT::i8 ||
6121         LHS.getValueType() == MVT::i16)
6122       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6123
6124     // If the operand types disagree, extend the shift amount to match.  Since
6125     // BT ignores high bits (like shifts) we can use anyextend.
6126     if (LHS.getValueType() != RHS.getValueType())
6127       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6128
6129     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6130     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6131     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6132                        DAG.getConstant(Cond, MVT::i8), BT);
6133   }
6134
6135   return SDValue();
6136 }
6137
6138 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6139   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6140   SDValue Op0 = Op.getOperand(0);
6141   SDValue Op1 = Op.getOperand(1);
6142   DebugLoc dl = Op.getDebugLoc();
6143   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6144
6145   // Optimize to BT if possible.
6146   // Lower (X & (1 << N)) == 0 to BT(X, N).
6147   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6148   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6149   if (Op0.getOpcode() == ISD::AND &&
6150       Op0.hasOneUse() &&
6151       Op1.getOpcode() == ISD::Constant &&
6152       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6153       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6154     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6155     if (NewSetCC.getNode())
6156       return NewSetCC;
6157   }
6158
6159   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6160   if (Op0.getOpcode() == X86ISD::SETCC &&
6161       Op1.getOpcode() == ISD::Constant &&
6162       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6163        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6164       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6165     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6166     bool Invert = (CC == ISD::SETNE) ^
6167       cast<ConstantSDNode>(Op1)->isNullValue();
6168     if (Invert)
6169       CCode = X86::GetOppositeBranchCondition(CCode);
6170     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6171                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6172   }
6173
6174   bool isFP = Op1.getValueType().isFloatingPoint();
6175   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6176   if (X86CC == X86::COND_INVALID)
6177     return SDValue();
6178
6179   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6180
6181   // Use sbb x, x to materialize carry bit into a GPR.
6182   if (X86CC == X86::COND_B)
6183     return DAG.getNode(ISD::AND, dl, MVT::i8,
6184                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6185                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6186                        DAG.getConstant(1, MVT::i8));
6187
6188   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6189                      DAG.getConstant(X86CC, MVT::i8), Cond);
6190 }
6191
6192 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6193   SDValue Cond;
6194   SDValue Op0 = Op.getOperand(0);
6195   SDValue Op1 = Op.getOperand(1);
6196   SDValue CC = Op.getOperand(2);
6197   EVT VT = Op.getValueType();
6198   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6199   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6200   DebugLoc dl = Op.getDebugLoc();
6201
6202   if (isFP) {
6203     unsigned SSECC = 8;
6204     EVT VT0 = Op0.getValueType();
6205     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6206     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6207     bool Swap = false;
6208
6209     switch (SetCCOpcode) {
6210     default: break;
6211     case ISD::SETOEQ:
6212     case ISD::SETEQ:  SSECC = 0; break;
6213     case ISD::SETOGT:
6214     case ISD::SETGT: Swap = true; // Fallthrough
6215     case ISD::SETLT:
6216     case ISD::SETOLT: SSECC = 1; break;
6217     case ISD::SETOGE:
6218     case ISD::SETGE: Swap = true; // Fallthrough
6219     case ISD::SETLE:
6220     case ISD::SETOLE: SSECC = 2; break;
6221     case ISD::SETUO:  SSECC = 3; break;
6222     case ISD::SETUNE:
6223     case ISD::SETNE:  SSECC = 4; break;
6224     case ISD::SETULE: Swap = true;
6225     case ISD::SETUGE: SSECC = 5; break;
6226     case ISD::SETULT: Swap = true;
6227     case ISD::SETUGT: SSECC = 6; break;
6228     case ISD::SETO:   SSECC = 7; break;
6229     }
6230     if (Swap)
6231       std::swap(Op0, Op1);
6232
6233     // In the two special cases we can't handle, emit two comparisons.
6234     if (SSECC == 8) {
6235       if (SetCCOpcode == ISD::SETUEQ) {
6236         SDValue UNORD, EQ;
6237         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6238         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6239         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6240       }
6241       else if (SetCCOpcode == ISD::SETONE) {
6242         SDValue ORD, NEQ;
6243         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6244         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6245         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6246       }
6247       llvm_unreachable("Illegal FP comparison");
6248     }
6249     // Handle all other FP comparisons here.
6250     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6251   }
6252
6253   // We are handling one of the integer comparisons here.  Since SSE only has
6254   // GT and EQ comparisons for integer, swapping operands and multiple
6255   // operations may be required for some comparisons.
6256   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6257   bool Swap = false, Invert = false, FlipSigns = false;
6258
6259   switch (VT.getSimpleVT().SimpleTy) {
6260   default: break;
6261   case MVT::v8i8:
6262   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6263   case MVT::v4i16:
6264   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6265   case MVT::v2i32:
6266   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6267   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6268   }
6269
6270   switch (SetCCOpcode) {
6271   default: break;
6272   case ISD::SETNE:  Invert = true;
6273   case ISD::SETEQ:  Opc = EQOpc; break;
6274   case ISD::SETLT:  Swap = true;
6275   case ISD::SETGT:  Opc = GTOpc; break;
6276   case ISD::SETGE:  Swap = true;
6277   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6278   case ISD::SETULT: Swap = true;
6279   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6280   case ISD::SETUGE: Swap = true;
6281   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6282   }
6283   if (Swap)
6284     std::swap(Op0, Op1);
6285
6286   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6287   // bits of the inputs before performing those operations.
6288   if (FlipSigns) {
6289     EVT EltVT = VT.getVectorElementType();
6290     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6291                                       EltVT);
6292     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6293     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6294                                     SignBits.size());
6295     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6296     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6297   }
6298
6299   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6300
6301   // If the logical-not of the result is required, perform that now.
6302   if (Invert)
6303     Result = DAG.getNOT(dl, Result, VT);
6304
6305   return Result;
6306 }
6307
6308 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6309 static bool isX86LogicalCmp(SDValue Op) {
6310   unsigned Opc = Op.getNode()->getOpcode();
6311   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6312     return true;
6313   if (Op.getResNo() == 1 &&
6314       (Opc == X86ISD::ADD ||
6315        Opc == X86ISD::SUB ||
6316        Opc == X86ISD::SMUL ||
6317        Opc == X86ISD::UMUL ||
6318        Opc == X86ISD::INC ||
6319        Opc == X86ISD::DEC ||
6320        Opc == X86ISD::OR ||
6321        Opc == X86ISD::XOR ||
6322        Opc == X86ISD::AND))
6323     return true;
6324
6325   return false;
6326 }
6327
6328 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6329   bool addTest = true;
6330   SDValue Cond  = Op.getOperand(0);
6331   DebugLoc dl = Op.getDebugLoc();
6332   SDValue CC;
6333
6334   if (Cond.getOpcode() == ISD::SETCC) {
6335     SDValue NewCond = LowerSETCC(Cond, DAG);
6336     if (NewCond.getNode())
6337       Cond = NewCond;
6338   }
6339
6340   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6341   SDValue Op1 = Op.getOperand(1);
6342   SDValue Op2 = Op.getOperand(2);
6343   if (Cond.getOpcode() == X86ISD::SETCC &&
6344       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6345     SDValue Cmp = Cond.getOperand(1);
6346     if (Cmp.getOpcode() == X86ISD::CMP) {
6347       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6348       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6349       ConstantSDNode *RHSC =
6350         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6351       if (N1C && N1C->isAllOnesValue() &&
6352           N2C && N2C->isNullValue() &&
6353           RHSC && RHSC->isNullValue()) {
6354         SDValue CmpOp0 = Cmp.getOperand(0);
6355         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6356                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6357         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6358                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6359       }
6360     }
6361   }
6362
6363   // Look pass (and (setcc_carry (cmp ...)), 1).
6364   if (Cond.getOpcode() == ISD::AND &&
6365       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6366     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6367     if (C && C->getAPIntValue() == 1)
6368       Cond = Cond.getOperand(0);
6369   }
6370
6371   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6372   // setting operand in place of the X86ISD::SETCC.
6373   if (Cond.getOpcode() == X86ISD::SETCC ||
6374       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6375     CC = Cond.getOperand(0);
6376
6377     SDValue Cmp = Cond.getOperand(1);
6378     unsigned Opc = Cmp.getOpcode();
6379     EVT VT = Op.getValueType();
6380
6381     bool IllegalFPCMov = false;
6382     if (VT.isFloatingPoint() && !VT.isVector() &&
6383         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6384       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6385
6386     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6387         Opc == X86ISD::BT) { // FIXME
6388       Cond = Cmp;
6389       addTest = false;
6390     }
6391   }
6392
6393   if (addTest) {
6394     // Look pass the truncate.
6395     if (Cond.getOpcode() == ISD::TRUNCATE)
6396       Cond = Cond.getOperand(0);
6397
6398     // We know the result of AND is compared against zero. Try to match
6399     // it to BT.
6400     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6401       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6402       if (NewSetCC.getNode()) {
6403         CC = NewSetCC.getOperand(0);
6404         Cond = NewSetCC.getOperand(1);
6405         addTest = false;
6406       }
6407     }
6408   }
6409
6410   if (addTest) {
6411     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6412     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6413   }
6414
6415   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6416   // condition is true.
6417   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6418   SDValue Ops[] = { Op2, Op1, CC, Cond };
6419   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6420 }
6421
6422 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6423 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6424 // from the AND / OR.
6425 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6426   Opc = Op.getOpcode();
6427   if (Opc != ISD::OR && Opc != ISD::AND)
6428     return false;
6429   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6430           Op.getOperand(0).hasOneUse() &&
6431           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6432           Op.getOperand(1).hasOneUse());
6433 }
6434
6435 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6436 // 1 and that the SETCC node has a single use.
6437 static bool isXor1OfSetCC(SDValue Op) {
6438   if (Op.getOpcode() != ISD::XOR)
6439     return false;
6440   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6441   if (N1C && N1C->getAPIntValue() == 1) {
6442     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6443       Op.getOperand(0).hasOneUse();
6444   }
6445   return false;
6446 }
6447
6448 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6449   bool addTest = true;
6450   SDValue Chain = Op.getOperand(0);
6451   SDValue Cond  = Op.getOperand(1);
6452   SDValue Dest  = Op.getOperand(2);
6453   DebugLoc dl = Op.getDebugLoc();
6454   SDValue CC;
6455
6456   if (Cond.getOpcode() == ISD::SETCC) {
6457     SDValue NewCond = LowerSETCC(Cond, DAG);
6458     if (NewCond.getNode())
6459       Cond = NewCond;
6460   }
6461 #if 0
6462   // FIXME: LowerXALUO doesn't handle these!!
6463   else if (Cond.getOpcode() == X86ISD::ADD  ||
6464            Cond.getOpcode() == X86ISD::SUB  ||
6465            Cond.getOpcode() == X86ISD::SMUL ||
6466            Cond.getOpcode() == X86ISD::UMUL)
6467     Cond = LowerXALUO(Cond, DAG);
6468 #endif
6469
6470   // Look pass (and (setcc_carry (cmp ...)), 1).
6471   if (Cond.getOpcode() == ISD::AND &&
6472       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6473     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6474     if (C && C->getAPIntValue() == 1)
6475       Cond = Cond.getOperand(0);
6476   }
6477
6478   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6479   // setting operand in place of the X86ISD::SETCC.
6480   if (Cond.getOpcode() == X86ISD::SETCC ||
6481       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6482     CC = Cond.getOperand(0);
6483
6484     SDValue Cmp = Cond.getOperand(1);
6485     unsigned Opc = Cmp.getOpcode();
6486     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6487     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6488       Cond = Cmp;
6489       addTest = false;
6490     } else {
6491       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6492       default: break;
6493       case X86::COND_O:
6494       case X86::COND_B:
6495         // These can only come from an arithmetic instruction with overflow,
6496         // e.g. SADDO, UADDO.
6497         Cond = Cond.getNode()->getOperand(1);
6498         addTest = false;
6499         break;
6500       }
6501     }
6502   } else {
6503     unsigned CondOpc;
6504     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6505       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6506       if (CondOpc == ISD::OR) {
6507         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6508         // two branches instead of an explicit OR instruction with a
6509         // separate test.
6510         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6511             isX86LogicalCmp(Cmp)) {
6512           CC = Cond.getOperand(0).getOperand(0);
6513           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6514                               Chain, Dest, CC, Cmp);
6515           CC = Cond.getOperand(1).getOperand(0);
6516           Cond = Cmp;
6517           addTest = false;
6518         }
6519       } else { // ISD::AND
6520         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6521         // two branches instead of an explicit AND instruction with a
6522         // separate test. However, we only do this if this block doesn't
6523         // have a fall-through edge, because this requires an explicit
6524         // jmp when the condition is false.
6525         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6526             isX86LogicalCmp(Cmp) &&
6527             Op.getNode()->hasOneUse()) {
6528           X86::CondCode CCode =
6529             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6530           CCode = X86::GetOppositeBranchCondition(CCode);
6531           CC = DAG.getConstant(CCode, MVT::i8);
6532           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6533           // Look for an unconditional branch following this conditional branch.
6534           // We need this because we need to reverse the successors in order
6535           // to implement FCMP_OEQ.
6536           if (User.getOpcode() == ISD::BR) {
6537             SDValue FalseBB = User.getOperand(1);
6538             SDValue NewBR =
6539               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6540             assert(NewBR == User);
6541             Dest = FalseBB;
6542
6543             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6544                                 Chain, Dest, CC, Cmp);
6545             X86::CondCode CCode =
6546               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6547             CCode = X86::GetOppositeBranchCondition(CCode);
6548             CC = DAG.getConstant(CCode, MVT::i8);
6549             Cond = Cmp;
6550             addTest = false;
6551           }
6552         }
6553       }
6554     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6555       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6556       // It should be transformed during dag combiner except when the condition
6557       // is set by a arithmetics with overflow node.
6558       X86::CondCode CCode =
6559         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6560       CCode = X86::GetOppositeBranchCondition(CCode);
6561       CC = DAG.getConstant(CCode, MVT::i8);
6562       Cond = Cond.getOperand(0).getOperand(1);
6563       addTest = false;
6564     }
6565   }
6566
6567   if (addTest) {
6568     // Look pass the truncate.
6569     if (Cond.getOpcode() == ISD::TRUNCATE)
6570       Cond = Cond.getOperand(0);
6571
6572     // We know the result of AND is compared against zero. Try to match
6573     // it to BT.
6574     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6575       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6576       if (NewSetCC.getNode()) {
6577         CC = NewSetCC.getOperand(0);
6578         Cond = NewSetCC.getOperand(1);
6579         addTest = false;
6580       }
6581     }
6582   }
6583
6584   if (addTest) {
6585     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6586     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6587   }
6588   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6589                      Chain, Dest, CC, Cond);
6590 }
6591
6592
6593 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6594 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6595 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6596 // that the guard pages used by the OS virtual memory manager are allocated in
6597 // correct sequence.
6598 SDValue
6599 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6600                                            SelectionDAG &DAG) const {
6601   assert(Subtarget->isTargetCygMing() &&
6602          "This should be used only on Cygwin/Mingw targets");
6603   DebugLoc dl = Op.getDebugLoc();
6604
6605   // Get the inputs.
6606   SDValue Chain = Op.getOperand(0);
6607   SDValue Size  = Op.getOperand(1);
6608   // FIXME: Ensure alignment here
6609
6610   SDValue Flag;
6611
6612   EVT IntPtr = getPointerTy();
6613   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6614
6615   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6616   Flag = Chain.getValue(1);
6617
6618   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6619
6620   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6621   Flag = Chain.getValue(1);
6622
6623   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6624
6625   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6626   return DAG.getMergeValues(Ops1, 2, dl);
6627 }
6628
6629 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6630   MachineFunction &MF = DAG.getMachineFunction();
6631   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6632
6633   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6634   DebugLoc dl = Op.getDebugLoc();
6635
6636   if (!Subtarget->is64Bit()) {
6637     // vastart just stores the address of the VarArgsFrameIndex slot into the
6638     // memory location argument.
6639     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6640                                    getPointerTy());
6641     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6642                         false, false, 0);
6643   }
6644
6645   // __va_list_tag:
6646   //   gp_offset         (0 - 6 * 8)
6647   //   fp_offset         (48 - 48 + 8 * 16)
6648   //   overflow_arg_area (point to parameters coming in memory).
6649   //   reg_save_area
6650   SmallVector<SDValue, 8> MemOps;
6651   SDValue FIN = Op.getOperand(1);
6652   // Store gp_offset
6653   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6654                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6655                                                MVT::i32),
6656                                FIN, SV, 0, false, false, 0);
6657   MemOps.push_back(Store);
6658
6659   // Store fp_offset
6660   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6661                     FIN, DAG.getIntPtrConstant(4));
6662   Store = DAG.getStore(Op.getOperand(0), dl,
6663                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6664                                        MVT::i32),
6665                        FIN, SV, 0, false, false, 0);
6666   MemOps.push_back(Store);
6667
6668   // Store ptr to overflow_arg_area
6669   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6670                     FIN, DAG.getIntPtrConstant(4));
6671   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6672                                     getPointerTy());
6673   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6674                        false, false, 0);
6675   MemOps.push_back(Store);
6676
6677   // Store ptr to reg_save_area.
6678   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6679                     FIN, DAG.getIntPtrConstant(8));
6680   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6681                                     getPointerTy());
6682   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6683                        false, false, 0);
6684   MemOps.push_back(Store);
6685   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6686                      &MemOps[0], MemOps.size());
6687 }
6688
6689 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6690   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6691   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6692   SDValue Chain = Op.getOperand(0);
6693   SDValue SrcPtr = Op.getOperand(1);
6694   SDValue SrcSV = Op.getOperand(2);
6695
6696   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6697   return SDValue();
6698 }
6699
6700 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6701   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6702   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6703   SDValue Chain = Op.getOperand(0);
6704   SDValue DstPtr = Op.getOperand(1);
6705   SDValue SrcPtr = Op.getOperand(2);
6706   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6707   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6708   DebugLoc dl = Op.getDebugLoc();
6709
6710   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6711                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6712                        false, DstSV, 0, SrcSV, 0);
6713 }
6714
6715 SDValue
6716 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6717   DebugLoc dl = Op.getDebugLoc();
6718   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6719   switch (IntNo) {
6720   default: return SDValue();    // Don't custom lower most intrinsics.
6721   // Comparison intrinsics.
6722   case Intrinsic::x86_sse_comieq_ss:
6723   case Intrinsic::x86_sse_comilt_ss:
6724   case Intrinsic::x86_sse_comile_ss:
6725   case Intrinsic::x86_sse_comigt_ss:
6726   case Intrinsic::x86_sse_comige_ss:
6727   case Intrinsic::x86_sse_comineq_ss:
6728   case Intrinsic::x86_sse_ucomieq_ss:
6729   case Intrinsic::x86_sse_ucomilt_ss:
6730   case Intrinsic::x86_sse_ucomile_ss:
6731   case Intrinsic::x86_sse_ucomigt_ss:
6732   case Intrinsic::x86_sse_ucomige_ss:
6733   case Intrinsic::x86_sse_ucomineq_ss:
6734   case Intrinsic::x86_sse2_comieq_sd:
6735   case Intrinsic::x86_sse2_comilt_sd:
6736   case Intrinsic::x86_sse2_comile_sd:
6737   case Intrinsic::x86_sse2_comigt_sd:
6738   case Intrinsic::x86_sse2_comige_sd:
6739   case Intrinsic::x86_sse2_comineq_sd:
6740   case Intrinsic::x86_sse2_ucomieq_sd:
6741   case Intrinsic::x86_sse2_ucomilt_sd:
6742   case Intrinsic::x86_sse2_ucomile_sd:
6743   case Intrinsic::x86_sse2_ucomigt_sd:
6744   case Intrinsic::x86_sse2_ucomige_sd:
6745   case Intrinsic::x86_sse2_ucomineq_sd: {
6746     unsigned Opc = 0;
6747     ISD::CondCode CC = ISD::SETCC_INVALID;
6748     switch (IntNo) {
6749     default: break;
6750     case Intrinsic::x86_sse_comieq_ss:
6751     case Intrinsic::x86_sse2_comieq_sd:
6752       Opc = X86ISD::COMI;
6753       CC = ISD::SETEQ;
6754       break;
6755     case Intrinsic::x86_sse_comilt_ss:
6756     case Intrinsic::x86_sse2_comilt_sd:
6757       Opc = X86ISD::COMI;
6758       CC = ISD::SETLT;
6759       break;
6760     case Intrinsic::x86_sse_comile_ss:
6761     case Intrinsic::x86_sse2_comile_sd:
6762       Opc = X86ISD::COMI;
6763       CC = ISD::SETLE;
6764       break;
6765     case Intrinsic::x86_sse_comigt_ss:
6766     case Intrinsic::x86_sse2_comigt_sd:
6767       Opc = X86ISD::COMI;
6768       CC = ISD::SETGT;
6769       break;
6770     case Intrinsic::x86_sse_comige_ss:
6771     case Intrinsic::x86_sse2_comige_sd:
6772       Opc = X86ISD::COMI;
6773       CC = ISD::SETGE;
6774       break;
6775     case Intrinsic::x86_sse_comineq_ss:
6776     case Intrinsic::x86_sse2_comineq_sd:
6777       Opc = X86ISD::COMI;
6778       CC = ISD::SETNE;
6779       break;
6780     case Intrinsic::x86_sse_ucomieq_ss:
6781     case Intrinsic::x86_sse2_ucomieq_sd:
6782       Opc = X86ISD::UCOMI;
6783       CC = ISD::SETEQ;
6784       break;
6785     case Intrinsic::x86_sse_ucomilt_ss:
6786     case Intrinsic::x86_sse2_ucomilt_sd:
6787       Opc = X86ISD::UCOMI;
6788       CC = ISD::SETLT;
6789       break;
6790     case Intrinsic::x86_sse_ucomile_ss:
6791     case Intrinsic::x86_sse2_ucomile_sd:
6792       Opc = X86ISD::UCOMI;
6793       CC = ISD::SETLE;
6794       break;
6795     case Intrinsic::x86_sse_ucomigt_ss:
6796     case Intrinsic::x86_sse2_ucomigt_sd:
6797       Opc = X86ISD::UCOMI;
6798       CC = ISD::SETGT;
6799       break;
6800     case Intrinsic::x86_sse_ucomige_ss:
6801     case Intrinsic::x86_sse2_ucomige_sd:
6802       Opc = X86ISD::UCOMI;
6803       CC = ISD::SETGE;
6804       break;
6805     case Intrinsic::x86_sse_ucomineq_ss:
6806     case Intrinsic::x86_sse2_ucomineq_sd:
6807       Opc = X86ISD::UCOMI;
6808       CC = ISD::SETNE;
6809       break;
6810     }
6811
6812     SDValue LHS = Op.getOperand(1);
6813     SDValue RHS = Op.getOperand(2);
6814     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6815     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6816     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6817     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6818                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6819     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6820   }
6821   // ptest intrinsics. The intrinsic these come from are designed to return
6822   // an integer value, not just an instruction so lower it to the ptest
6823   // pattern and a setcc for the result.
6824   case Intrinsic::x86_sse41_ptestz:
6825   case Intrinsic::x86_sse41_ptestc:
6826   case Intrinsic::x86_sse41_ptestnzc:{
6827     unsigned X86CC = 0;
6828     switch (IntNo) {
6829     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6830     case Intrinsic::x86_sse41_ptestz:
6831       // ZF = 1
6832       X86CC = X86::COND_E;
6833       break;
6834     case Intrinsic::x86_sse41_ptestc:
6835       // CF = 1
6836       X86CC = X86::COND_B;
6837       break;
6838     case Intrinsic::x86_sse41_ptestnzc:
6839       // ZF and CF = 0
6840       X86CC = X86::COND_A;
6841       break;
6842     }
6843
6844     SDValue LHS = Op.getOperand(1);
6845     SDValue RHS = Op.getOperand(2);
6846     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6847     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6848     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6849     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6850   }
6851
6852   // Fix vector shift instructions where the last operand is a non-immediate
6853   // i32 value.
6854   case Intrinsic::x86_sse2_pslli_w:
6855   case Intrinsic::x86_sse2_pslli_d:
6856   case Intrinsic::x86_sse2_pslli_q:
6857   case Intrinsic::x86_sse2_psrli_w:
6858   case Intrinsic::x86_sse2_psrli_d:
6859   case Intrinsic::x86_sse2_psrli_q:
6860   case Intrinsic::x86_sse2_psrai_w:
6861   case Intrinsic::x86_sse2_psrai_d:
6862   case Intrinsic::x86_mmx_pslli_w:
6863   case Intrinsic::x86_mmx_pslli_d:
6864   case Intrinsic::x86_mmx_pslli_q:
6865   case Intrinsic::x86_mmx_psrli_w:
6866   case Intrinsic::x86_mmx_psrli_d:
6867   case Intrinsic::x86_mmx_psrli_q:
6868   case Intrinsic::x86_mmx_psrai_w:
6869   case Intrinsic::x86_mmx_psrai_d: {
6870     SDValue ShAmt = Op.getOperand(2);
6871     if (isa<ConstantSDNode>(ShAmt))
6872       return SDValue();
6873
6874     unsigned NewIntNo = 0;
6875     EVT ShAmtVT = MVT::v4i32;
6876     switch (IntNo) {
6877     case Intrinsic::x86_sse2_pslli_w:
6878       NewIntNo = Intrinsic::x86_sse2_psll_w;
6879       break;
6880     case Intrinsic::x86_sse2_pslli_d:
6881       NewIntNo = Intrinsic::x86_sse2_psll_d;
6882       break;
6883     case Intrinsic::x86_sse2_pslli_q:
6884       NewIntNo = Intrinsic::x86_sse2_psll_q;
6885       break;
6886     case Intrinsic::x86_sse2_psrli_w:
6887       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6888       break;
6889     case Intrinsic::x86_sse2_psrli_d:
6890       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6891       break;
6892     case Intrinsic::x86_sse2_psrli_q:
6893       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6894       break;
6895     case Intrinsic::x86_sse2_psrai_w:
6896       NewIntNo = Intrinsic::x86_sse2_psra_w;
6897       break;
6898     case Intrinsic::x86_sse2_psrai_d:
6899       NewIntNo = Intrinsic::x86_sse2_psra_d;
6900       break;
6901     default: {
6902       ShAmtVT = MVT::v2i32;
6903       switch (IntNo) {
6904       case Intrinsic::x86_mmx_pslli_w:
6905         NewIntNo = Intrinsic::x86_mmx_psll_w;
6906         break;
6907       case Intrinsic::x86_mmx_pslli_d:
6908         NewIntNo = Intrinsic::x86_mmx_psll_d;
6909         break;
6910       case Intrinsic::x86_mmx_pslli_q:
6911         NewIntNo = Intrinsic::x86_mmx_psll_q;
6912         break;
6913       case Intrinsic::x86_mmx_psrli_w:
6914         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6915         break;
6916       case Intrinsic::x86_mmx_psrli_d:
6917         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6918         break;
6919       case Intrinsic::x86_mmx_psrli_q:
6920         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6921         break;
6922       case Intrinsic::x86_mmx_psrai_w:
6923         NewIntNo = Intrinsic::x86_mmx_psra_w;
6924         break;
6925       case Intrinsic::x86_mmx_psrai_d:
6926         NewIntNo = Intrinsic::x86_mmx_psra_d;
6927         break;
6928       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6929       }
6930       break;
6931     }
6932     }
6933
6934     // The vector shift intrinsics with scalars uses 32b shift amounts but
6935     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6936     // to be zero.
6937     SDValue ShOps[4];
6938     ShOps[0] = ShAmt;
6939     ShOps[1] = DAG.getConstant(0, MVT::i32);
6940     if (ShAmtVT == MVT::v4i32) {
6941       ShOps[2] = DAG.getUNDEF(MVT::i32);
6942       ShOps[3] = DAG.getUNDEF(MVT::i32);
6943       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6944     } else {
6945       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6946     }
6947
6948     EVT VT = Op.getValueType();
6949     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6950     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6951                        DAG.getConstant(NewIntNo, MVT::i32),
6952                        Op.getOperand(1), ShAmt);
6953   }
6954   }
6955 }
6956
6957 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
6958                                            SelectionDAG &DAG) const {
6959   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6960   MFI->setReturnAddressIsTaken(true);
6961
6962   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6963   DebugLoc dl = Op.getDebugLoc();
6964
6965   if (Depth > 0) {
6966     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6967     SDValue Offset =
6968       DAG.getConstant(TD->getPointerSize(),
6969                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6970     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6971                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6972                                    FrameAddr, Offset),
6973                        NULL, 0, false, false, 0);
6974   }
6975
6976   // Just load the return address.
6977   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6978   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6979                      RetAddrFI, NULL, 0, false, false, 0);
6980 }
6981
6982 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
6983   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6984   MFI->setFrameAddressIsTaken(true);
6985
6986   EVT VT = Op.getValueType();
6987   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6988   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6989   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6990   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6991   while (Depth--)
6992     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
6993                             false, false, 0);
6994   return FrameAddr;
6995 }
6996
6997 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6998                                                      SelectionDAG &DAG) const {
6999   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7000 }
7001
7002 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7003   MachineFunction &MF = DAG.getMachineFunction();
7004   SDValue Chain     = Op.getOperand(0);
7005   SDValue Offset    = Op.getOperand(1);
7006   SDValue Handler   = Op.getOperand(2);
7007   DebugLoc dl       = Op.getDebugLoc();
7008
7009   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7010                                   getPointerTy());
7011   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7012
7013   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7014                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7015   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7016   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7017   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7018   MF.getRegInfo().addLiveOut(StoreAddrReg);
7019
7020   return DAG.getNode(X86ISD::EH_RETURN, dl,
7021                      MVT::Other,
7022                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7023 }
7024
7025 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7026                                              SelectionDAG &DAG) const {
7027   SDValue Root = Op.getOperand(0);
7028   SDValue Trmp = Op.getOperand(1); // trampoline
7029   SDValue FPtr = Op.getOperand(2); // nested function
7030   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7031   DebugLoc dl  = Op.getDebugLoc();
7032
7033   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7034
7035   if (Subtarget->is64Bit()) {
7036     SDValue OutChains[6];
7037
7038     // Large code-model.
7039     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7040     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7041
7042     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7043     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7044
7045     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7046
7047     // Load the pointer to the nested function into R11.
7048     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7049     SDValue Addr = Trmp;
7050     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7051                                 Addr, TrmpAddr, 0, false, false, 0);
7052
7053     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7054                        DAG.getConstant(2, MVT::i64));
7055     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7056                                 false, false, 2);
7057
7058     // Load the 'nest' parameter value into R10.
7059     // R10 is specified in X86CallingConv.td
7060     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7061     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7062                        DAG.getConstant(10, MVT::i64));
7063     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7064                                 Addr, TrmpAddr, 10, false, false, 0);
7065
7066     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7067                        DAG.getConstant(12, MVT::i64));
7068     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7069                                 false, false, 2);
7070
7071     // Jump to the nested function.
7072     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7073     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7074                        DAG.getConstant(20, MVT::i64));
7075     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7076                                 Addr, TrmpAddr, 20, false, false, 0);
7077
7078     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7079     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7080                        DAG.getConstant(22, MVT::i64));
7081     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7082                                 TrmpAddr, 22, false, false, 0);
7083
7084     SDValue Ops[] =
7085       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7086     return DAG.getMergeValues(Ops, 2, dl);
7087   } else {
7088     const Function *Func =
7089       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7090     CallingConv::ID CC = Func->getCallingConv();
7091     unsigned NestReg;
7092
7093     switch (CC) {
7094     default:
7095       llvm_unreachable("Unsupported calling convention");
7096     case CallingConv::C:
7097     case CallingConv::X86_StdCall: {
7098       // Pass 'nest' parameter in ECX.
7099       // Must be kept in sync with X86CallingConv.td
7100       NestReg = X86::ECX;
7101
7102       // Check that ECX wasn't needed by an 'inreg' parameter.
7103       const FunctionType *FTy = Func->getFunctionType();
7104       const AttrListPtr &Attrs = Func->getAttributes();
7105
7106       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7107         unsigned InRegCount = 0;
7108         unsigned Idx = 1;
7109
7110         for (FunctionType::param_iterator I = FTy->param_begin(),
7111              E = FTy->param_end(); I != E; ++I, ++Idx)
7112           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7113             // FIXME: should only count parameters that are lowered to integers.
7114             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7115
7116         if (InRegCount > 2) {
7117           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7118         }
7119       }
7120       break;
7121     }
7122     case CallingConv::X86_FastCall:
7123     case CallingConv::X86_ThisCall:
7124     case CallingConv::Fast:
7125       // Pass 'nest' parameter in EAX.
7126       // Must be kept in sync with X86CallingConv.td
7127       NestReg = X86::EAX;
7128       break;
7129     }
7130
7131     SDValue OutChains[4];
7132     SDValue Addr, Disp;
7133
7134     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7135                        DAG.getConstant(10, MVT::i32));
7136     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7137
7138     // This is storing the opcode for MOV32ri.
7139     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7140     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7141     OutChains[0] = DAG.getStore(Root, dl,
7142                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7143                                 Trmp, TrmpAddr, 0, false, false, 0);
7144
7145     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7146                        DAG.getConstant(1, MVT::i32));
7147     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7148                                 false, false, 1);
7149
7150     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7151     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7152                        DAG.getConstant(5, MVT::i32));
7153     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7154                                 TrmpAddr, 5, false, false, 1);
7155
7156     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7157                        DAG.getConstant(6, MVT::i32));
7158     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7159                                 false, false, 1);
7160
7161     SDValue Ops[] =
7162       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7163     return DAG.getMergeValues(Ops, 2, dl);
7164   }
7165 }
7166
7167 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7168                                             SelectionDAG &DAG) const {
7169   /*
7170    The rounding mode is in bits 11:10 of FPSR, and has the following
7171    settings:
7172      00 Round to nearest
7173      01 Round to -inf
7174      10 Round to +inf
7175      11 Round to 0
7176
7177   FLT_ROUNDS, on the other hand, expects the following:
7178     -1 Undefined
7179      0 Round to 0
7180      1 Round to nearest
7181      2 Round to +inf
7182      3 Round to -inf
7183
7184   To perform the conversion, we do:
7185     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7186   */
7187
7188   MachineFunction &MF = DAG.getMachineFunction();
7189   const TargetMachine &TM = MF.getTarget();
7190   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7191   unsigned StackAlignment = TFI.getStackAlignment();
7192   EVT VT = Op.getValueType();
7193   DebugLoc dl = Op.getDebugLoc();
7194
7195   // Save FP Control Word to stack slot
7196   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7197   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7198
7199   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7200                               DAG.getEntryNode(), StackSlot);
7201
7202   // Load FP Control Word from stack slot
7203   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7204                             false, false, 0);
7205
7206   // Transform as necessary
7207   SDValue CWD1 =
7208     DAG.getNode(ISD::SRL, dl, MVT::i16,
7209                 DAG.getNode(ISD::AND, dl, MVT::i16,
7210                             CWD, DAG.getConstant(0x800, MVT::i16)),
7211                 DAG.getConstant(11, MVT::i8));
7212   SDValue CWD2 =
7213     DAG.getNode(ISD::SRL, dl, MVT::i16,
7214                 DAG.getNode(ISD::AND, dl, MVT::i16,
7215                             CWD, DAG.getConstant(0x400, MVT::i16)),
7216                 DAG.getConstant(9, MVT::i8));
7217
7218   SDValue RetVal =
7219     DAG.getNode(ISD::AND, dl, MVT::i16,
7220                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7221                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7222                             DAG.getConstant(1, MVT::i16)),
7223                 DAG.getConstant(3, MVT::i16));
7224
7225
7226   return DAG.getNode((VT.getSizeInBits() < 16 ?
7227                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7228 }
7229
7230 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7231   EVT VT = Op.getValueType();
7232   EVT OpVT = VT;
7233   unsigned NumBits = VT.getSizeInBits();
7234   DebugLoc dl = Op.getDebugLoc();
7235
7236   Op = Op.getOperand(0);
7237   if (VT == MVT::i8) {
7238     // Zero extend to i32 since there is not an i8 bsr.
7239     OpVT = MVT::i32;
7240     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7241   }
7242
7243   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7244   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7245   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7246
7247   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7248   SDValue Ops[] = {
7249     Op,
7250     DAG.getConstant(NumBits+NumBits-1, OpVT),
7251     DAG.getConstant(X86::COND_E, MVT::i8),
7252     Op.getValue(1)
7253   };
7254   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7255
7256   // Finally xor with NumBits-1.
7257   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7258
7259   if (VT == MVT::i8)
7260     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7261   return Op;
7262 }
7263
7264 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7265   EVT VT = Op.getValueType();
7266   EVT OpVT = VT;
7267   unsigned NumBits = VT.getSizeInBits();
7268   DebugLoc dl = Op.getDebugLoc();
7269
7270   Op = Op.getOperand(0);
7271   if (VT == MVT::i8) {
7272     OpVT = MVT::i32;
7273     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7274   }
7275
7276   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7277   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7278   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7279
7280   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7281   SDValue Ops[] = {
7282     Op,
7283     DAG.getConstant(NumBits, OpVT),
7284     DAG.getConstant(X86::COND_E, MVT::i8),
7285     Op.getValue(1)
7286   };
7287   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7288
7289   if (VT == MVT::i8)
7290     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7291   return Op;
7292 }
7293
7294 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7295   EVT VT = Op.getValueType();
7296   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7297   DebugLoc dl = Op.getDebugLoc();
7298
7299   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7300   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7301   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7302   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7303   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7304   //
7305   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7306   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7307   //  return AloBlo + AloBhi + AhiBlo;
7308
7309   SDValue A = Op.getOperand(0);
7310   SDValue B = Op.getOperand(1);
7311
7312   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7313                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7314                        A, DAG.getConstant(32, MVT::i32));
7315   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7316                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7317                        B, DAG.getConstant(32, MVT::i32));
7318   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7319                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7320                        A, B);
7321   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7322                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7323                        A, Bhi);
7324   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7325                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7326                        Ahi, B);
7327   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7328                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7329                        AloBhi, DAG.getConstant(32, MVT::i32));
7330   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7331                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7332                        AhiBlo, DAG.getConstant(32, MVT::i32));
7333   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7334   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7335   return Res;
7336 }
7337
7338
7339 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7340   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7341   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7342   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7343   // has only one use.
7344   SDNode *N = Op.getNode();
7345   SDValue LHS = N->getOperand(0);
7346   SDValue RHS = N->getOperand(1);
7347   unsigned BaseOp = 0;
7348   unsigned Cond = 0;
7349   DebugLoc dl = Op.getDebugLoc();
7350
7351   switch (Op.getOpcode()) {
7352   default: llvm_unreachable("Unknown ovf instruction!");
7353   case ISD::SADDO:
7354     // A subtract of one will be selected as a INC. Note that INC doesn't
7355     // set CF, so we can't do this for UADDO.
7356     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7357       if (C->getAPIntValue() == 1) {
7358         BaseOp = X86ISD::INC;
7359         Cond = X86::COND_O;
7360         break;
7361       }
7362     BaseOp = X86ISD::ADD;
7363     Cond = X86::COND_O;
7364     break;
7365   case ISD::UADDO:
7366     BaseOp = X86ISD::ADD;
7367     Cond = X86::COND_B;
7368     break;
7369   case ISD::SSUBO:
7370     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7371     // set CF, so we can't do this for USUBO.
7372     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7373       if (C->getAPIntValue() == 1) {
7374         BaseOp = X86ISD::DEC;
7375         Cond = X86::COND_O;
7376         break;
7377       }
7378     BaseOp = X86ISD::SUB;
7379     Cond = X86::COND_O;
7380     break;
7381   case ISD::USUBO:
7382     BaseOp = X86ISD::SUB;
7383     Cond = X86::COND_B;
7384     break;
7385   case ISD::SMULO:
7386     BaseOp = X86ISD::SMUL;
7387     Cond = X86::COND_O;
7388     break;
7389   case ISD::UMULO:
7390     BaseOp = X86ISD::UMUL;
7391     Cond = X86::COND_B;
7392     break;
7393   }
7394
7395   // Also sets EFLAGS.
7396   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7397   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7398
7399   SDValue SetCC =
7400     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7401                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7402
7403   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7404   return Sum;
7405 }
7406
7407 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7408   EVT T = Op.getValueType();
7409   DebugLoc dl = Op.getDebugLoc();
7410   unsigned Reg = 0;
7411   unsigned size = 0;
7412   switch(T.getSimpleVT().SimpleTy) {
7413   default:
7414     assert(false && "Invalid value type!");
7415   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7416   case MVT::i16: Reg = X86::AX;  size = 2; break;
7417   case MVT::i32: Reg = X86::EAX; size = 4; break;
7418   case MVT::i64:
7419     assert(Subtarget->is64Bit() && "Node not type legal!");
7420     Reg = X86::RAX; size = 8;
7421     break;
7422   }
7423   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7424                                     Op.getOperand(2), SDValue());
7425   SDValue Ops[] = { cpIn.getValue(0),
7426                     Op.getOperand(1),
7427                     Op.getOperand(3),
7428                     DAG.getTargetConstant(size, MVT::i8),
7429                     cpIn.getValue(1) };
7430   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7431   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7432   SDValue cpOut =
7433     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7434   return cpOut;
7435 }
7436
7437 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7438                                                  SelectionDAG &DAG) const {
7439   assert(Subtarget->is64Bit() && "Result not type legalized?");
7440   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7441   SDValue TheChain = Op.getOperand(0);
7442   DebugLoc dl = Op.getDebugLoc();
7443   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7444   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7445   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7446                                    rax.getValue(2));
7447   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7448                             DAG.getConstant(32, MVT::i8));
7449   SDValue Ops[] = {
7450     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7451     rdx.getValue(1)
7452   };
7453   return DAG.getMergeValues(Ops, 2, dl);
7454 }
7455
7456 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7457                                             SelectionDAG &DAG) const {
7458   EVT SrcVT = Op.getOperand(0).getValueType();
7459   EVT DstVT = Op.getValueType();
7460   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7461           Subtarget->hasMMX() && !DisableMMX) &&
7462          "Unexpected custom BIT_CONVERT");
7463   assert((DstVT == MVT::i64 ||
7464           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7465          "Unexpected custom BIT_CONVERT");
7466   // i64 <=> MMX conversions are Legal.
7467   if (SrcVT==MVT::i64 && DstVT.isVector())
7468     return Op;
7469   if (DstVT==MVT::i64 && SrcVT.isVector())
7470     return Op;
7471   // MMX <=> MMX conversions are Legal.
7472   if (SrcVT.isVector() && DstVT.isVector())
7473     return Op;
7474   // All other conversions need to be expanded.
7475   return SDValue();
7476 }
7477 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7478   SDNode *Node = Op.getNode();
7479   DebugLoc dl = Node->getDebugLoc();
7480   EVT T = Node->getValueType(0);
7481   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7482                               DAG.getConstant(0, T), Node->getOperand(2));
7483   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7484                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7485                        Node->getOperand(0),
7486                        Node->getOperand(1), negOp,
7487                        cast<AtomicSDNode>(Node)->getSrcValue(),
7488                        cast<AtomicSDNode>(Node)->getAlignment());
7489 }
7490
7491 /// LowerOperation - Provide custom lowering hooks for some operations.
7492 ///
7493 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7494   switch (Op.getOpcode()) {
7495   default: llvm_unreachable("Should not custom lower this!");
7496   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7497   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7498   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7499   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7500   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7501   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7502   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7503   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7504   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7505   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7506   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7507   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7508   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7509   case ISD::SHL_PARTS:
7510   case ISD::SRA_PARTS:
7511   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7512   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7513   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7514   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7515   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7516   case ISD::FABS:               return LowerFABS(Op, DAG);
7517   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7518   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7519   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7520   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7521   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7522   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7523   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7524   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7525   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7526   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7527   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7528   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7529   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7530   case ISD::FRAME_TO_ARGS_OFFSET:
7531                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7532   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7533   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7534   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7535   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7536   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7537   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7538   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7539   case ISD::SADDO:
7540   case ISD::UADDO:
7541   case ISD::SSUBO:
7542   case ISD::USUBO:
7543   case ISD::SMULO:
7544   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7545   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7546   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7547   }
7548 }
7549
7550 void X86TargetLowering::
7551 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7552                         SelectionDAG &DAG, unsigned NewOp) const {
7553   EVT T = Node->getValueType(0);
7554   DebugLoc dl = Node->getDebugLoc();
7555   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7556
7557   SDValue Chain = Node->getOperand(0);
7558   SDValue In1 = Node->getOperand(1);
7559   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7560                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7561   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7562                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7563   SDValue Ops[] = { Chain, In1, In2L, In2H };
7564   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7565   SDValue Result =
7566     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7567                             cast<MemSDNode>(Node)->getMemOperand());
7568   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7569   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7570   Results.push_back(Result.getValue(2));
7571 }
7572
7573 /// ReplaceNodeResults - Replace a node with an illegal result type
7574 /// with a new node built out of custom code.
7575 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7576                                            SmallVectorImpl<SDValue>&Results,
7577                                            SelectionDAG &DAG) const {
7578   DebugLoc dl = N->getDebugLoc();
7579   switch (N->getOpcode()) {
7580   default:
7581     assert(false && "Do not know how to custom type legalize this operation!");
7582     return;
7583   case ISD::FP_TO_SINT: {
7584     std::pair<SDValue,SDValue> Vals =
7585         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7586     SDValue FIST = Vals.first, StackSlot = Vals.second;
7587     if (FIST.getNode() != 0) {
7588       EVT VT = N->getValueType(0);
7589       // Return a load from the stack slot.
7590       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7591                                     false, false, 0));
7592     }
7593     return;
7594   }
7595   case ISD::READCYCLECOUNTER: {
7596     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7597     SDValue TheChain = N->getOperand(0);
7598     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7599     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7600                                      rd.getValue(1));
7601     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7602                                      eax.getValue(2));
7603     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7604     SDValue Ops[] = { eax, edx };
7605     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7606     Results.push_back(edx.getValue(1));
7607     return;
7608   }
7609   case ISD::ATOMIC_CMP_SWAP: {
7610     EVT T = N->getValueType(0);
7611     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7612     SDValue cpInL, cpInH;
7613     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7614                         DAG.getConstant(0, MVT::i32));
7615     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7616                         DAG.getConstant(1, MVT::i32));
7617     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7618     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7619                              cpInL.getValue(1));
7620     SDValue swapInL, swapInH;
7621     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7622                           DAG.getConstant(0, MVT::i32));
7623     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7624                           DAG.getConstant(1, MVT::i32));
7625     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7626                                cpInH.getValue(1));
7627     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7628                                swapInL.getValue(1));
7629     SDValue Ops[] = { swapInH.getValue(0),
7630                       N->getOperand(1),
7631                       swapInH.getValue(1) };
7632     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7633     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7634     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7635                                         MVT::i32, Result.getValue(1));
7636     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7637                                         MVT::i32, cpOutL.getValue(2));
7638     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7639     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7640     Results.push_back(cpOutH.getValue(1));
7641     return;
7642   }
7643   case ISD::ATOMIC_LOAD_ADD:
7644     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7645     return;
7646   case ISD::ATOMIC_LOAD_AND:
7647     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7648     return;
7649   case ISD::ATOMIC_LOAD_NAND:
7650     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7651     return;
7652   case ISD::ATOMIC_LOAD_OR:
7653     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7654     return;
7655   case ISD::ATOMIC_LOAD_SUB:
7656     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7657     return;
7658   case ISD::ATOMIC_LOAD_XOR:
7659     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7660     return;
7661   case ISD::ATOMIC_SWAP:
7662     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7663     return;
7664   }
7665 }
7666
7667 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7668   switch (Opcode) {
7669   default: return NULL;
7670   case X86ISD::BSF:                return "X86ISD::BSF";
7671   case X86ISD::BSR:                return "X86ISD::BSR";
7672   case X86ISD::SHLD:               return "X86ISD::SHLD";
7673   case X86ISD::SHRD:               return "X86ISD::SHRD";
7674   case X86ISD::FAND:               return "X86ISD::FAND";
7675   case X86ISD::FOR:                return "X86ISD::FOR";
7676   case X86ISD::FXOR:               return "X86ISD::FXOR";
7677   case X86ISD::FSRL:               return "X86ISD::FSRL";
7678   case X86ISD::FILD:               return "X86ISD::FILD";
7679   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7680   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7681   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7682   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7683   case X86ISD::FLD:                return "X86ISD::FLD";
7684   case X86ISD::FST:                return "X86ISD::FST";
7685   case X86ISD::CALL:               return "X86ISD::CALL";
7686   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7687   case X86ISD::BT:                 return "X86ISD::BT";
7688   case X86ISD::CMP:                return "X86ISD::CMP";
7689   case X86ISD::COMI:               return "X86ISD::COMI";
7690   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7691   case X86ISD::SETCC:              return "X86ISD::SETCC";
7692   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7693   case X86ISD::CMOV:               return "X86ISD::CMOV";
7694   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7695   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7696   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7697   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7698   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7699   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7700   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7701   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7702   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7703   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7704   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7705   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7706   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7707   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7708   case X86ISD::FMAX:               return "X86ISD::FMAX";
7709   case X86ISD::FMIN:               return "X86ISD::FMIN";
7710   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7711   case X86ISD::FRCP:               return "X86ISD::FRCP";
7712   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7713   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7714   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7715   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7716   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7717   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7718   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7719   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7720   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7721   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7722   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7723   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7724   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7725   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7726   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7727   case X86ISD::VSHL:               return "X86ISD::VSHL";
7728   case X86ISD::VSRL:               return "X86ISD::VSRL";
7729   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7730   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7731   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7732   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7733   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7734   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7735   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7736   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7737   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7738   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7739   case X86ISD::ADD:                return "X86ISD::ADD";
7740   case X86ISD::SUB:                return "X86ISD::SUB";
7741   case X86ISD::SMUL:               return "X86ISD::SMUL";
7742   case X86ISD::UMUL:               return "X86ISD::UMUL";
7743   case X86ISD::INC:                return "X86ISD::INC";
7744   case X86ISD::DEC:                return "X86ISD::DEC";
7745   case X86ISD::OR:                 return "X86ISD::OR";
7746   case X86ISD::XOR:                return "X86ISD::XOR";
7747   case X86ISD::AND:                return "X86ISD::AND";
7748   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7749   case X86ISD::PTEST:              return "X86ISD::PTEST";
7750   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7751   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7752   }
7753 }
7754
7755 // isLegalAddressingMode - Return true if the addressing mode represented
7756 // by AM is legal for this target, for a load/store of the specified type.
7757 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7758                                               const Type *Ty) const {
7759   // X86 supports extremely general addressing modes.
7760   CodeModel::Model M = getTargetMachine().getCodeModel();
7761
7762   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7763   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7764     return false;
7765
7766   if (AM.BaseGV) {
7767     unsigned GVFlags =
7768       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7769
7770     // If a reference to this global requires an extra load, we can't fold it.
7771     if (isGlobalStubReference(GVFlags))
7772       return false;
7773
7774     // If BaseGV requires a register for the PIC base, we cannot also have a
7775     // BaseReg specified.
7776     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7777       return false;
7778
7779     // If lower 4G is not available, then we must use rip-relative addressing.
7780     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7781       return false;
7782   }
7783
7784   switch (AM.Scale) {
7785   case 0:
7786   case 1:
7787   case 2:
7788   case 4:
7789   case 8:
7790     // These scales always work.
7791     break;
7792   case 3:
7793   case 5:
7794   case 9:
7795     // These scales are formed with basereg+scalereg.  Only accept if there is
7796     // no basereg yet.
7797     if (AM.HasBaseReg)
7798       return false;
7799     break;
7800   default:  // Other stuff never works.
7801     return false;
7802   }
7803
7804   return true;
7805 }
7806
7807
7808 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7809   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7810     return false;
7811   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7812   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7813   if (NumBits1 <= NumBits2)
7814     return false;
7815   return true;
7816 }
7817
7818 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7819   if (!VT1.isInteger() || !VT2.isInteger())
7820     return false;
7821   unsigned NumBits1 = VT1.getSizeInBits();
7822   unsigned NumBits2 = VT2.getSizeInBits();
7823   if (NumBits1 <= NumBits2)
7824     return false;
7825   return true;
7826 }
7827
7828 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7829   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7830   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7831 }
7832
7833 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7834   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7835   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7836 }
7837
7838 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7839   // i16 instructions are longer (0x66 prefix) and potentially slower.
7840   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7841 }
7842
7843 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7844 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7845 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7846 /// are assumed to be legal.
7847 bool
7848 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7849                                       EVT VT) const {
7850   // Very little shuffling can be done for 64-bit vectors right now.
7851   if (VT.getSizeInBits() == 64)
7852     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7853
7854   // FIXME: pshufb, blends, shifts.
7855   return (VT.getVectorNumElements() == 2 ||
7856           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7857           isMOVLMask(M, VT) ||
7858           isSHUFPMask(M, VT) ||
7859           isPSHUFDMask(M, VT) ||
7860           isPSHUFHWMask(M, VT) ||
7861           isPSHUFLWMask(M, VT) ||
7862           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7863           isUNPCKLMask(M, VT) ||
7864           isUNPCKHMask(M, VT) ||
7865           isUNPCKL_v_undef_Mask(M, VT) ||
7866           isUNPCKH_v_undef_Mask(M, VT));
7867 }
7868
7869 bool
7870 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7871                                           EVT VT) const {
7872   unsigned NumElts = VT.getVectorNumElements();
7873   // FIXME: This collection of masks seems suspect.
7874   if (NumElts == 2)
7875     return true;
7876   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7877     return (isMOVLMask(Mask, VT)  ||
7878             isCommutedMOVLMask(Mask, VT, true) ||
7879             isSHUFPMask(Mask, VT) ||
7880             isCommutedSHUFPMask(Mask, VT));
7881   }
7882   return false;
7883 }
7884
7885 //===----------------------------------------------------------------------===//
7886 //                           X86 Scheduler Hooks
7887 //===----------------------------------------------------------------------===//
7888
7889 // private utility function
7890 MachineBasicBlock *
7891 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7892                                                        MachineBasicBlock *MBB,
7893                                                        unsigned regOpc,
7894                                                        unsigned immOpc,
7895                                                        unsigned LoadOpc,
7896                                                        unsigned CXchgOpc,
7897                                                        unsigned copyOpc,
7898                                                        unsigned notOpc,
7899                                                        unsigned EAXreg,
7900                                                        TargetRegisterClass *RC,
7901                                                        bool invSrc) const {
7902   // For the atomic bitwise operator, we generate
7903   //   thisMBB:
7904   //   newMBB:
7905   //     ld  t1 = [bitinstr.addr]
7906   //     op  t2 = t1, [bitinstr.val]
7907   //     mov EAX = t1
7908   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7909   //     bz  newMBB
7910   //     fallthrough -->nextMBB
7911   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7912   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7913   MachineFunction::iterator MBBIter = MBB;
7914   ++MBBIter;
7915
7916   /// First build the CFG
7917   MachineFunction *F = MBB->getParent();
7918   MachineBasicBlock *thisMBB = MBB;
7919   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7920   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7921   F->insert(MBBIter, newMBB);
7922   F->insert(MBBIter, nextMBB);
7923
7924   // Move all successors to thisMBB to nextMBB
7925   nextMBB->transferSuccessors(thisMBB);
7926
7927   // Update thisMBB to fall through to newMBB
7928   thisMBB->addSuccessor(newMBB);
7929
7930   // newMBB jumps to itself and fall through to nextMBB
7931   newMBB->addSuccessor(nextMBB);
7932   newMBB->addSuccessor(newMBB);
7933
7934   // Insert instructions into newMBB based on incoming instruction
7935   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7936          "unexpected number of operands");
7937   DebugLoc dl = bInstr->getDebugLoc();
7938   MachineOperand& destOper = bInstr->getOperand(0);
7939   MachineOperand* argOpers[2 + X86AddrNumOperands];
7940   int numArgs = bInstr->getNumOperands() - 1;
7941   for (int i=0; i < numArgs; ++i)
7942     argOpers[i] = &bInstr->getOperand(i+1);
7943
7944   // x86 address has 4 operands: base, index, scale, and displacement
7945   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7946   int valArgIndx = lastAddrIndx + 1;
7947
7948   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7949   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7950   for (int i=0; i <= lastAddrIndx; ++i)
7951     (*MIB).addOperand(*argOpers[i]);
7952
7953   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7954   if (invSrc) {
7955     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7956   }
7957   else
7958     tt = t1;
7959
7960   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7961   assert((argOpers[valArgIndx]->isReg() ||
7962           argOpers[valArgIndx]->isImm()) &&
7963          "invalid operand");
7964   if (argOpers[valArgIndx]->isReg())
7965     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7966   else
7967     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7968   MIB.addReg(tt);
7969   (*MIB).addOperand(*argOpers[valArgIndx]);
7970
7971   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7972   MIB.addReg(t1);
7973
7974   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7975   for (int i=0; i <= lastAddrIndx; ++i)
7976     (*MIB).addOperand(*argOpers[i]);
7977   MIB.addReg(t2);
7978   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7979   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7980                     bInstr->memoperands_end());
7981
7982   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7983   MIB.addReg(EAXreg);
7984
7985   // insert branch
7986   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
7987
7988   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7989   return nextMBB;
7990 }
7991
7992 // private utility function:  64 bit atomics on 32 bit host.
7993 MachineBasicBlock *
7994 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7995                                                        MachineBasicBlock *MBB,
7996                                                        unsigned regOpcL,
7997                                                        unsigned regOpcH,
7998                                                        unsigned immOpcL,
7999                                                        unsigned immOpcH,
8000                                                        bool invSrc) const {
8001   // For the atomic bitwise operator, we generate
8002   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8003   //     ld t1,t2 = [bitinstr.addr]
8004   //   newMBB:
8005   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8006   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8007   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8008   //     mov ECX, EBX <- t5, t6
8009   //     mov EAX, EDX <- t1, t2
8010   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8011   //     mov t3, t4 <- EAX, EDX
8012   //     bz  newMBB
8013   //     result in out1, out2
8014   //     fallthrough -->nextMBB
8015
8016   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8017   const unsigned LoadOpc = X86::MOV32rm;
8018   const unsigned copyOpc = X86::MOV32rr;
8019   const unsigned NotOpc = X86::NOT32r;
8020   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8021   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8022   MachineFunction::iterator MBBIter = MBB;
8023   ++MBBIter;
8024
8025   /// First build the CFG
8026   MachineFunction *F = MBB->getParent();
8027   MachineBasicBlock *thisMBB = MBB;
8028   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8029   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8030   F->insert(MBBIter, newMBB);
8031   F->insert(MBBIter, nextMBB);
8032
8033   // Move all successors to thisMBB to nextMBB
8034   nextMBB->transferSuccessors(thisMBB);
8035
8036   // Update thisMBB to fall through to newMBB
8037   thisMBB->addSuccessor(newMBB);
8038
8039   // newMBB jumps to itself and fall through to nextMBB
8040   newMBB->addSuccessor(nextMBB);
8041   newMBB->addSuccessor(newMBB);
8042
8043   DebugLoc dl = bInstr->getDebugLoc();
8044   // Insert instructions into newMBB based on incoming instruction
8045   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8046   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8047          "unexpected number of operands");
8048   MachineOperand& dest1Oper = bInstr->getOperand(0);
8049   MachineOperand& dest2Oper = bInstr->getOperand(1);
8050   MachineOperand* argOpers[2 + X86AddrNumOperands];
8051   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8052     argOpers[i] = &bInstr->getOperand(i+2);
8053
8054     // We use some of the operands multiple times, so conservatively just
8055     // clear any kill flags that might be present.
8056     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8057       argOpers[i]->setIsKill(false);
8058   }
8059
8060   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8061   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8062
8063   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8064   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8065   for (int i=0; i <= lastAddrIndx; ++i)
8066     (*MIB).addOperand(*argOpers[i]);
8067   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8068   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8069   // add 4 to displacement.
8070   for (int i=0; i <= lastAddrIndx-2; ++i)
8071     (*MIB).addOperand(*argOpers[i]);
8072   MachineOperand newOp3 = *(argOpers[3]);
8073   if (newOp3.isImm())
8074     newOp3.setImm(newOp3.getImm()+4);
8075   else
8076     newOp3.setOffset(newOp3.getOffset()+4);
8077   (*MIB).addOperand(newOp3);
8078   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8079
8080   // t3/4 are defined later, at the bottom of the loop
8081   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8082   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8083   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8084     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8085   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8086     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8087
8088   // The subsequent operations should be using the destination registers of
8089   //the PHI instructions.
8090   if (invSrc) {
8091     t1 = F->getRegInfo().createVirtualRegister(RC);
8092     t2 = F->getRegInfo().createVirtualRegister(RC);
8093     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8094     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8095   } else {
8096     t1 = dest1Oper.getReg();
8097     t2 = dest2Oper.getReg();
8098   }
8099
8100   int valArgIndx = lastAddrIndx + 1;
8101   assert((argOpers[valArgIndx]->isReg() ||
8102           argOpers[valArgIndx]->isImm()) &&
8103          "invalid operand");
8104   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8105   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8106   if (argOpers[valArgIndx]->isReg())
8107     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8108   else
8109     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8110   if (regOpcL != X86::MOV32rr)
8111     MIB.addReg(t1);
8112   (*MIB).addOperand(*argOpers[valArgIndx]);
8113   assert(argOpers[valArgIndx + 1]->isReg() ==
8114          argOpers[valArgIndx]->isReg());
8115   assert(argOpers[valArgIndx + 1]->isImm() ==
8116          argOpers[valArgIndx]->isImm());
8117   if (argOpers[valArgIndx + 1]->isReg())
8118     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8119   else
8120     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8121   if (regOpcH != X86::MOV32rr)
8122     MIB.addReg(t2);
8123   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8124
8125   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8126   MIB.addReg(t1);
8127   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8128   MIB.addReg(t2);
8129
8130   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8131   MIB.addReg(t5);
8132   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8133   MIB.addReg(t6);
8134
8135   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8136   for (int i=0; i <= lastAddrIndx; ++i)
8137     (*MIB).addOperand(*argOpers[i]);
8138
8139   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8140   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8141                     bInstr->memoperands_end());
8142
8143   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8144   MIB.addReg(X86::EAX);
8145   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8146   MIB.addReg(X86::EDX);
8147
8148   // insert branch
8149   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8150
8151   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8152   return nextMBB;
8153 }
8154
8155 // private utility function
8156 MachineBasicBlock *
8157 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8158                                                       MachineBasicBlock *MBB,
8159                                                       unsigned cmovOpc) const {
8160   // For the atomic min/max operator, we generate
8161   //   thisMBB:
8162   //   newMBB:
8163   //     ld t1 = [min/max.addr]
8164   //     mov t2 = [min/max.val]
8165   //     cmp  t1, t2
8166   //     cmov[cond] t2 = t1
8167   //     mov EAX = t1
8168   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8169   //     bz   newMBB
8170   //     fallthrough -->nextMBB
8171   //
8172   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8173   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8174   MachineFunction::iterator MBBIter = MBB;
8175   ++MBBIter;
8176
8177   /// First build the CFG
8178   MachineFunction *F = MBB->getParent();
8179   MachineBasicBlock *thisMBB = MBB;
8180   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8181   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8182   F->insert(MBBIter, newMBB);
8183   F->insert(MBBIter, nextMBB);
8184
8185   // Move all successors of thisMBB to nextMBB
8186   nextMBB->transferSuccessors(thisMBB);
8187
8188   // Update thisMBB to fall through to newMBB
8189   thisMBB->addSuccessor(newMBB);
8190
8191   // newMBB jumps to newMBB and fall through to nextMBB
8192   newMBB->addSuccessor(nextMBB);
8193   newMBB->addSuccessor(newMBB);
8194
8195   DebugLoc dl = mInstr->getDebugLoc();
8196   // Insert instructions into newMBB based on incoming instruction
8197   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8198          "unexpected number of operands");
8199   MachineOperand& destOper = mInstr->getOperand(0);
8200   MachineOperand* argOpers[2 + X86AddrNumOperands];
8201   int numArgs = mInstr->getNumOperands() - 1;
8202   for (int i=0; i < numArgs; ++i)
8203     argOpers[i] = &mInstr->getOperand(i+1);
8204
8205   // x86 address has 4 operands: base, index, scale, and displacement
8206   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8207   int valArgIndx = lastAddrIndx + 1;
8208
8209   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8210   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8211   for (int i=0; i <= lastAddrIndx; ++i)
8212     (*MIB).addOperand(*argOpers[i]);
8213
8214   // We only support register and immediate values
8215   assert((argOpers[valArgIndx]->isReg() ||
8216           argOpers[valArgIndx]->isImm()) &&
8217          "invalid operand");
8218
8219   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8220   if (argOpers[valArgIndx]->isReg())
8221     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8222   else
8223     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8224   (*MIB).addOperand(*argOpers[valArgIndx]);
8225
8226   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8227   MIB.addReg(t1);
8228
8229   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8230   MIB.addReg(t1);
8231   MIB.addReg(t2);
8232
8233   // Generate movc
8234   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8235   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8236   MIB.addReg(t2);
8237   MIB.addReg(t1);
8238
8239   // Cmp and exchange if none has modified the memory location
8240   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8241   for (int i=0; i <= lastAddrIndx; ++i)
8242     (*MIB).addOperand(*argOpers[i]);
8243   MIB.addReg(t3);
8244   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8245   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8246                     mInstr->memoperands_end());
8247
8248   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8249   MIB.addReg(X86::EAX);
8250
8251   // insert branch
8252   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8253
8254   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8255   return nextMBB;
8256 }
8257
8258 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8259 // all of this code can be replaced with that in the .td file.
8260 MachineBasicBlock *
8261 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8262                             unsigned numArgs, bool memArg) const {
8263
8264   MachineFunction *F = BB->getParent();
8265   DebugLoc dl = MI->getDebugLoc();
8266   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8267
8268   unsigned Opc;
8269   if (memArg)
8270     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8271   else
8272     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8273
8274   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8275
8276   for (unsigned i = 0; i < numArgs; ++i) {
8277     MachineOperand &Op = MI->getOperand(i+1);
8278
8279     if (!(Op.isReg() && Op.isImplicit()))
8280       MIB.addOperand(Op);
8281   }
8282
8283   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8284     .addReg(X86::XMM0);
8285
8286   F->DeleteMachineInstr(MI);
8287
8288   return BB;
8289 }
8290
8291 MachineBasicBlock *
8292 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8293                                                  MachineInstr *MI,
8294                                                  MachineBasicBlock *MBB) const {
8295   // Emit code to save XMM registers to the stack. The ABI says that the
8296   // number of registers to save is given in %al, so it's theoretically
8297   // possible to do an indirect jump trick to avoid saving all of them,
8298   // however this code takes a simpler approach and just executes all
8299   // of the stores if %al is non-zero. It's less code, and it's probably
8300   // easier on the hardware branch predictor, and stores aren't all that
8301   // expensive anyway.
8302
8303   // Create the new basic blocks. One block contains all the XMM stores,
8304   // and one block is the final destination regardless of whether any
8305   // stores were performed.
8306   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8307   MachineFunction *F = MBB->getParent();
8308   MachineFunction::iterator MBBIter = MBB;
8309   ++MBBIter;
8310   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8311   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8312   F->insert(MBBIter, XMMSaveMBB);
8313   F->insert(MBBIter, EndMBB);
8314
8315   // Set up the CFG.
8316   // Move any original successors of MBB to the end block.
8317   EndMBB->transferSuccessors(MBB);
8318   // The original block will now fall through to the XMM save block.
8319   MBB->addSuccessor(XMMSaveMBB);
8320   // The XMMSaveMBB will fall through to the end block.
8321   XMMSaveMBB->addSuccessor(EndMBB);
8322
8323   // Now add the instructions.
8324   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8325   DebugLoc DL = MI->getDebugLoc();
8326
8327   unsigned CountReg = MI->getOperand(0).getReg();
8328   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8329   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8330
8331   if (!Subtarget->isTargetWin64()) {
8332     // If %al is 0, branch around the XMM save block.
8333     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8334     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8335     MBB->addSuccessor(EndMBB);
8336   }
8337
8338   // In the XMM save block, save all the XMM argument registers.
8339   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8340     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8341     MachineMemOperand *MMO =
8342       F->getMachineMemOperand(
8343         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8344         MachineMemOperand::MOStore, Offset,
8345         /*Size=*/16, /*Align=*/16);
8346     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8347       .addFrameIndex(RegSaveFrameIndex)
8348       .addImm(/*Scale=*/1)
8349       .addReg(/*IndexReg=*/0)
8350       .addImm(/*Disp=*/Offset)
8351       .addReg(/*Segment=*/0)
8352       .addReg(MI->getOperand(i).getReg())
8353       .addMemOperand(MMO);
8354   }
8355
8356   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8357
8358   return EndMBB;
8359 }
8360
8361 MachineBasicBlock *
8362 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8363                                      MachineBasicBlock *BB) const {
8364   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8365   DebugLoc DL = MI->getDebugLoc();
8366
8367   // To "insert" a SELECT_CC instruction, we actually have to insert the
8368   // diamond control-flow pattern.  The incoming instruction knows the
8369   // destination vreg to set, the condition code register to branch on, the
8370   // true/false values to select between, and a branch opcode to use.
8371   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8372   MachineFunction::iterator It = BB;
8373   ++It;
8374
8375   //  thisMBB:
8376   //  ...
8377   //   TrueVal = ...
8378   //   cmpTY ccX, r1, r2
8379   //   bCC copy1MBB
8380   //   fallthrough --> copy0MBB
8381   MachineBasicBlock *thisMBB = BB;
8382   MachineFunction *F = BB->getParent();
8383   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8384   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8385   unsigned Opc =
8386     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8387   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8388   F->insert(It, copy0MBB);
8389   F->insert(It, sinkMBB);
8390   // Update machine-CFG edges by first adding all successors of the current
8391   // block to the new block which will contain the Phi node for the select.
8392   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8393          E = BB->succ_end(); I != E; ++I)
8394     sinkMBB->addSuccessor(*I);
8395   // Next, remove all successors of the current block, and add the true
8396   // and fallthrough blocks as its successors.
8397   while (!BB->succ_empty())
8398     BB->removeSuccessor(BB->succ_begin());
8399   // Add the true and fallthrough blocks as its successors.
8400   BB->addSuccessor(copy0MBB);
8401   BB->addSuccessor(sinkMBB);
8402
8403   //  copy0MBB:
8404   //   %FalseValue = ...
8405   //   # fallthrough to sinkMBB
8406   copy0MBB->addSuccessor(sinkMBB);
8407
8408   //  sinkMBB:
8409   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8410   //  ...
8411   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8412     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8413     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8414
8415   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8416   return sinkMBB;
8417 }
8418
8419 MachineBasicBlock *
8420 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8421                                           MachineBasicBlock *BB) const {
8422   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8423   DebugLoc DL = MI->getDebugLoc();
8424   MachineFunction *F = BB->getParent();
8425
8426   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8427   // non-trivial part is impdef of ESP.
8428   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8429   // mingw-w64.
8430
8431   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8432     .addExternalSymbol("_alloca")
8433     .addReg(X86::EAX, RegState::Implicit)
8434     .addReg(X86::ESP, RegState::Implicit)
8435     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8436     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8437
8438   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8439   return BB;
8440 }
8441
8442 MachineBasicBlock *
8443 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8444                                                MachineBasicBlock *BB) const {
8445   switch (MI->getOpcode()) {
8446   default: assert(false && "Unexpected instr type to insert");
8447   case X86::MINGW_ALLOCA:
8448     return EmitLoweredMingwAlloca(MI, BB);
8449   case X86::CMOV_GR8:
8450   case X86::CMOV_V1I64:
8451   case X86::CMOV_FR32:
8452   case X86::CMOV_FR64:
8453   case X86::CMOV_V4F32:
8454   case X86::CMOV_V2F64:
8455   case X86::CMOV_V2I64:
8456   case X86::CMOV_GR16:
8457   case X86::CMOV_GR32:
8458   case X86::CMOV_RFP32:
8459   case X86::CMOV_RFP64:
8460   case X86::CMOV_RFP80:
8461     return EmitLoweredSelect(MI, BB);
8462
8463   case X86::FP32_TO_INT16_IN_MEM:
8464   case X86::FP32_TO_INT32_IN_MEM:
8465   case X86::FP32_TO_INT64_IN_MEM:
8466   case X86::FP64_TO_INT16_IN_MEM:
8467   case X86::FP64_TO_INT32_IN_MEM:
8468   case X86::FP64_TO_INT64_IN_MEM:
8469   case X86::FP80_TO_INT16_IN_MEM:
8470   case X86::FP80_TO_INT32_IN_MEM:
8471   case X86::FP80_TO_INT64_IN_MEM: {
8472     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8473     DebugLoc DL = MI->getDebugLoc();
8474
8475     // Change the floating point control register to use "round towards zero"
8476     // mode when truncating to an integer value.
8477     MachineFunction *F = BB->getParent();
8478     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8479     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8480
8481     // Load the old value of the high byte of the control word...
8482     unsigned OldCW =
8483       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8484     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8485                       CWFrameIdx);
8486
8487     // Set the high part to be round to zero...
8488     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8489       .addImm(0xC7F);
8490
8491     // Reload the modified control word now...
8492     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8493
8494     // Restore the memory image of control word to original value
8495     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8496       .addReg(OldCW);
8497
8498     // Get the X86 opcode to use.
8499     unsigned Opc;
8500     switch (MI->getOpcode()) {
8501     default: llvm_unreachable("illegal opcode!");
8502     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8503     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8504     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8505     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8506     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8507     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8508     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8509     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8510     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8511     }
8512
8513     X86AddressMode AM;
8514     MachineOperand &Op = MI->getOperand(0);
8515     if (Op.isReg()) {
8516       AM.BaseType = X86AddressMode::RegBase;
8517       AM.Base.Reg = Op.getReg();
8518     } else {
8519       AM.BaseType = X86AddressMode::FrameIndexBase;
8520       AM.Base.FrameIndex = Op.getIndex();
8521     }
8522     Op = MI->getOperand(1);
8523     if (Op.isImm())
8524       AM.Scale = Op.getImm();
8525     Op = MI->getOperand(2);
8526     if (Op.isImm())
8527       AM.IndexReg = Op.getImm();
8528     Op = MI->getOperand(3);
8529     if (Op.isGlobal()) {
8530       AM.GV = Op.getGlobal();
8531     } else {
8532       AM.Disp = Op.getImm();
8533     }
8534     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8535                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8536
8537     // Reload the original control word now.
8538     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8539
8540     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8541     return BB;
8542   }
8543     // String/text processing lowering.
8544   case X86::PCMPISTRM128REG:
8545     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8546   case X86::PCMPISTRM128MEM:
8547     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8548   case X86::PCMPESTRM128REG:
8549     return EmitPCMP(MI, BB, 5, false /* in mem */);
8550   case X86::PCMPESTRM128MEM:
8551     return EmitPCMP(MI, BB, 5, true /* in mem */);
8552
8553     // Atomic Lowering.
8554   case X86::ATOMAND32:
8555     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8556                                                X86::AND32ri, X86::MOV32rm,
8557                                                X86::LCMPXCHG32, X86::MOV32rr,
8558                                                X86::NOT32r, X86::EAX,
8559                                                X86::GR32RegisterClass);
8560   case X86::ATOMOR32:
8561     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8562                                                X86::OR32ri, X86::MOV32rm,
8563                                                X86::LCMPXCHG32, X86::MOV32rr,
8564                                                X86::NOT32r, X86::EAX,
8565                                                X86::GR32RegisterClass);
8566   case X86::ATOMXOR32:
8567     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8568                                                X86::XOR32ri, X86::MOV32rm,
8569                                                X86::LCMPXCHG32, X86::MOV32rr,
8570                                                X86::NOT32r, X86::EAX,
8571                                                X86::GR32RegisterClass);
8572   case X86::ATOMNAND32:
8573     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8574                                                X86::AND32ri, X86::MOV32rm,
8575                                                X86::LCMPXCHG32, X86::MOV32rr,
8576                                                X86::NOT32r, X86::EAX,
8577                                                X86::GR32RegisterClass, true);
8578   case X86::ATOMMIN32:
8579     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8580   case X86::ATOMMAX32:
8581     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8582   case X86::ATOMUMIN32:
8583     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8584   case X86::ATOMUMAX32:
8585     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8586
8587   case X86::ATOMAND16:
8588     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8589                                                X86::AND16ri, X86::MOV16rm,
8590                                                X86::LCMPXCHG16, X86::MOV16rr,
8591                                                X86::NOT16r, X86::AX,
8592                                                X86::GR16RegisterClass);
8593   case X86::ATOMOR16:
8594     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8595                                                X86::OR16ri, X86::MOV16rm,
8596                                                X86::LCMPXCHG16, X86::MOV16rr,
8597                                                X86::NOT16r, X86::AX,
8598                                                X86::GR16RegisterClass);
8599   case X86::ATOMXOR16:
8600     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8601                                                X86::XOR16ri, X86::MOV16rm,
8602                                                X86::LCMPXCHG16, X86::MOV16rr,
8603                                                X86::NOT16r, X86::AX,
8604                                                X86::GR16RegisterClass);
8605   case X86::ATOMNAND16:
8606     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8607                                                X86::AND16ri, X86::MOV16rm,
8608                                                X86::LCMPXCHG16, X86::MOV16rr,
8609                                                X86::NOT16r, X86::AX,
8610                                                X86::GR16RegisterClass, true);
8611   case X86::ATOMMIN16:
8612     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8613   case X86::ATOMMAX16:
8614     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8615   case X86::ATOMUMIN16:
8616     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8617   case X86::ATOMUMAX16:
8618     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8619
8620   case X86::ATOMAND8:
8621     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8622                                                X86::AND8ri, X86::MOV8rm,
8623                                                X86::LCMPXCHG8, X86::MOV8rr,
8624                                                X86::NOT8r, X86::AL,
8625                                                X86::GR8RegisterClass);
8626   case X86::ATOMOR8:
8627     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8628                                                X86::OR8ri, X86::MOV8rm,
8629                                                X86::LCMPXCHG8, X86::MOV8rr,
8630                                                X86::NOT8r, X86::AL,
8631                                                X86::GR8RegisterClass);
8632   case X86::ATOMXOR8:
8633     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8634                                                X86::XOR8ri, X86::MOV8rm,
8635                                                X86::LCMPXCHG8, X86::MOV8rr,
8636                                                X86::NOT8r, X86::AL,
8637                                                X86::GR8RegisterClass);
8638   case X86::ATOMNAND8:
8639     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8640                                                X86::AND8ri, X86::MOV8rm,
8641                                                X86::LCMPXCHG8, X86::MOV8rr,
8642                                                X86::NOT8r, X86::AL,
8643                                                X86::GR8RegisterClass, true);
8644   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8645   // This group is for 64-bit host.
8646   case X86::ATOMAND64:
8647     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8648                                                X86::AND64ri32, X86::MOV64rm,
8649                                                X86::LCMPXCHG64, X86::MOV64rr,
8650                                                X86::NOT64r, X86::RAX,
8651                                                X86::GR64RegisterClass);
8652   case X86::ATOMOR64:
8653     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8654                                                X86::OR64ri32, X86::MOV64rm,
8655                                                X86::LCMPXCHG64, X86::MOV64rr,
8656                                                X86::NOT64r, X86::RAX,
8657                                                X86::GR64RegisterClass);
8658   case X86::ATOMXOR64:
8659     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8660                                                X86::XOR64ri32, X86::MOV64rm,
8661                                                X86::LCMPXCHG64, X86::MOV64rr,
8662                                                X86::NOT64r, X86::RAX,
8663                                                X86::GR64RegisterClass);
8664   case X86::ATOMNAND64:
8665     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8666                                                X86::AND64ri32, X86::MOV64rm,
8667                                                X86::LCMPXCHG64, X86::MOV64rr,
8668                                                X86::NOT64r, X86::RAX,
8669                                                X86::GR64RegisterClass, true);
8670   case X86::ATOMMIN64:
8671     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8672   case X86::ATOMMAX64:
8673     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8674   case X86::ATOMUMIN64:
8675     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8676   case X86::ATOMUMAX64:
8677     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8678
8679   // This group does 64-bit operations on a 32-bit host.
8680   case X86::ATOMAND6432:
8681     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8682                                                X86::AND32rr, X86::AND32rr,
8683                                                X86::AND32ri, X86::AND32ri,
8684                                                false);
8685   case X86::ATOMOR6432:
8686     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8687                                                X86::OR32rr, X86::OR32rr,
8688                                                X86::OR32ri, X86::OR32ri,
8689                                                false);
8690   case X86::ATOMXOR6432:
8691     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8692                                                X86::XOR32rr, X86::XOR32rr,
8693                                                X86::XOR32ri, X86::XOR32ri,
8694                                                false);
8695   case X86::ATOMNAND6432:
8696     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8697                                                X86::AND32rr, X86::AND32rr,
8698                                                X86::AND32ri, X86::AND32ri,
8699                                                true);
8700   case X86::ATOMADD6432:
8701     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8702                                                X86::ADD32rr, X86::ADC32rr,
8703                                                X86::ADD32ri, X86::ADC32ri,
8704                                                false);
8705   case X86::ATOMSUB6432:
8706     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8707                                                X86::SUB32rr, X86::SBB32rr,
8708                                                X86::SUB32ri, X86::SBB32ri,
8709                                                false);
8710   case X86::ATOMSWAP6432:
8711     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8712                                                X86::MOV32rr, X86::MOV32rr,
8713                                                X86::MOV32ri, X86::MOV32ri,
8714                                                false);
8715   case X86::VASTART_SAVE_XMM_REGS:
8716     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8717   }
8718 }
8719
8720 //===----------------------------------------------------------------------===//
8721 //                           X86 Optimization Hooks
8722 //===----------------------------------------------------------------------===//
8723
8724 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8725                                                        const APInt &Mask,
8726                                                        APInt &KnownZero,
8727                                                        APInt &KnownOne,
8728                                                        const SelectionDAG &DAG,
8729                                                        unsigned Depth) const {
8730   unsigned Opc = Op.getOpcode();
8731   assert((Opc >= ISD::BUILTIN_OP_END ||
8732           Opc == ISD::INTRINSIC_WO_CHAIN ||
8733           Opc == ISD::INTRINSIC_W_CHAIN ||
8734           Opc == ISD::INTRINSIC_VOID) &&
8735          "Should use MaskedValueIsZero if you don't know whether Op"
8736          " is a target node!");
8737
8738   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8739   switch (Opc) {
8740   default: break;
8741   case X86ISD::ADD:
8742   case X86ISD::SUB:
8743   case X86ISD::SMUL:
8744   case X86ISD::UMUL:
8745   case X86ISD::INC:
8746   case X86ISD::DEC:
8747   case X86ISD::OR:
8748   case X86ISD::XOR:
8749   case X86ISD::AND:
8750     // These nodes' second result is a boolean.
8751     if (Op.getResNo() == 0)
8752       break;
8753     // Fallthrough
8754   case X86ISD::SETCC:
8755     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8756                                        Mask.getBitWidth() - 1);
8757     break;
8758   }
8759 }
8760
8761 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8762 /// node is a GlobalAddress + offset.
8763 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8764                                        const GlobalValue* &GA,
8765                                        int64_t &Offset) const {
8766   if (N->getOpcode() == X86ISD::Wrapper) {
8767     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8768       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8769       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8770       return true;
8771     }
8772   }
8773   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8774 }
8775
8776 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8777 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8778 /// if the load addresses are consecutive, non-overlapping, and in the right
8779 /// order.
8780 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8781                                      const TargetLowering &TLI) {
8782   DebugLoc dl = N->getDebugLoc();
8783   EVT VT = N->getValueType(0);
8784   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8785
8786   if (VT.getSizeInBits() != 128)
8787     return SDValue();
8788
8789   SmallVector<SDValue, 16> Elts;
8790   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8791     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8792
8793   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8794 }
8795
8796 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8797 /// and convert it from being a bunch of shuffles and extracts to a simple
8798 /// store and scalar loads to extract the elements.
8799 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8800                                                 const TargetLowering &TLI) {
8801   SDValue InputVector = N->getOperand(0);
8802
8803   // Only operate on vectors of 4 elements, where the alternative shuffling
8804   // gets to be more expensive.
8805   if (InputVector.getValueType() != MVT::v4i32)
8806     return SDValue();
8807
8808   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8809   // single use which is a sign-extend or zero-extend, and all elements are
8810   // used.
8811   SmallVector<SDNode *, 4> Uses;
8812   unsigned ExtractedElements = 0;
8813   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8814        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8815     if (UI.getUse().getResNo() != InputVector.getResNo())
8816       return SDValue();
8817
8818     SDNode *Extract = *UI;
8819     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8820       return SDValue();
8821
8822     if (Extract->getValueType(0) != MVT::i32)
8823       return SDValue();
8824     if (!Extract->hasOneUse())
8825       return SDValue();
8826     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8827         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8828       return SDValue();
8829     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8830       return SDValue();
8831
8832     // Record which element was extracted.
8833     ExtractedElements |=
8834       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8835
8836     Uses.push_back(Extract);
8837   }
8838
8839   // If not all the elements were used, this may not be worthwhile.
8840   if (ExtractedElements != 15)
8841     return SDValue();
8842
8843   // Ok, we've now decided to do the transformation.
8844   DebugLoc dl = InputVector.getDebugLoc();
8845
8846   // Store the value to a temporary stack slot.
8847   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8848   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
8849                             false, false, 0);
8850
8851   // Replace each use (extract) with a load of the appropriate element.
8852   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
8853        UE = Uses.end(); UI != UE; ++UI) {
8854     SDNode *Extract = *UI;
8855
8856     // Compute the element's address.
8857     SDValue Idx = Extract->getOperand(1);
8858     unsigned EltSize =
8859         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
8860     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
8861     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
8862
8863     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
8864
8865     // Load the scalar.
8866     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
8867                           NULL, 0, false, false, 0);
8868
8869     // Replace the exact with the load.
8870     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
8871   }
8872
8873   // The replacement was made in place; don't return anything.
8874   return SDValue();
8875 }
8876
8877 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8878 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8879                                     const X86Subtarget *Subtarget) {
8880   DebugLoc DL = N->getDebugLoc();
8881   SDValue Cond = N->getOperand(0);
8882   // Get the LHS/RHS of the select.
8883   SDValue LHS = N->getOperand(1);
8884   SDValue RHS = N->getOperand(2);
8885
8886   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8887   // instructions match the semantics of the common C idiom x<y?x:y but not
8888   // x<=y?x:y, because of how they handle negative zero (which can be
8889   // ignored in unsafe-math mode).
8890   if (Subtarget->hasSSE2() &&
8891       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8892       Cond.getOpcode() == ISD::SETCC) {
8893     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8894
8895     unsigned Opcode = 0;
8896     // Check for x CC y ? x : y.
8897     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
8898         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
8899       switch (CC) {
8900       default: break;
8901       case ISD::SETULT:
8902         // Converting this to a min would handle NaNs incorrectly, and swapping
8903         // the operands would cause it to handle comparisons between positive
8904         // and negative zero incorrectly.
8905         if (!FiniteOnlyFPMath() &&
8906             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8907           if (!UnsafeFPMath &&
8908               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8909             break;
8910           std::swap(LHS, RHS);
8911         }
8912         Opcode = X86ISD::FMIN;
8913         break;
8914       case ISD::SETOLE:
8915         // Converting this to a min would handle comparisons between positive
8916         // and negative zero incorrectly.
8917         if (!UnsafeFPMath &&
8918             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
8919           break;
8920         Opcode = X86ISD::FMIN;
8921         break;
8922       case ISD::SETULE:
8923         // Converting this to a min would handle both negative zeros and NaNs
8924         // incorrectly, but we can swap the operands to fix both.
8925         std::swap(LHS, RHS);
8926       case ISD::SETOLT:
8927       case ISD::SETLT:
8928       case ISD::SETLE:
8929         Opcode = X86ISD::FMIN;
8930         break;
8931
8932       case ISD::SETOGE:
8933         // Converting this to a max would handle comparisons between positive
8934         // and negative zero incorrectly.
8935         if (!UnsafeFPMath &&
8936             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
8937           break;
8938         Opcode = X86ISD::FMAX;
8939         break;
8940       case ISD::SETUGT:
8941         // Converting this to a max would handle NaNs incorrectly, and swapping
8942         // the operands would cause it to handle comparisons between positive
8943         // and negative zero incorrectly.
8944         if (!FiniteOnlyFPMath() &&
8945             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8946           if (!UnsafeFPMath &&
8947               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8948             break;
8949           std::swap(LHS, RHS);
8950         }
8951         Opcode = X86ISD::FMAX;
8952         break;
8953       case ISD::SETUGE:
8954         // Converting this to a max would handle both negative zeros and NaNs
8955         // incorrectly, but we can swap the operands to fix both.
8956         std::swap(LHS, RHS);
8957       case ISD::SETOGT:
8958       case ISD::SETGT:
8959       case ISD::SETGE:
8960         Opcode = X86ISD::FMAX;
8961         break;
8962       }
8963     // Check for x CC y ? y : x -- a min/max with reversed arms.
8964     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
8965                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
8966       switch (CC) {
8967       default: break;
8968       case ISD::SETOGE:
8969         // Converting this to a min would handle comparisons between positive
8970         // and negative zero incorrectly, and swapping the operands would
8971         // cause it to handle NaNs incorrectly.
8972         if (!UnsafeFPMath &&
8973             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
8974           if (!FiniteOnlyFPMath() &&
8975               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8976             break;
8977           std::swap(LHS, RHS);
8978         }
8979         Opcode = X86ISD::FMIN;
8980         break;
8981       case ISD::SETUGT:
8982         // Converting this to a min would handle NaNs incorrectly.
8983         if (!UnsafeFPMath &&
8984             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8985           break;
8986         Opcode = X86ISD::FMIN;
8987         break;
8988       case ISD::SETUGE:
8989         // Converting this to a min would handle both negative zeros and NaNs
8990         // incorrectly, but we can swap the operands to fix both.
8991         std::swap(LHS, RHS);
8992       case ISD::SETOGT:
8993       case ISD::SETGT:
8994       case ISD::SETGE:
8995         Opcode = X86ISD::FMIN;
8996         break;
8997
8998       case ISD::SETULT:
8999         // Converting this to a max would handle NaNs incorrectly.
9000         if (!FiniteOnlyFPMath() &&
9001             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9002           break;
9003         Opcode = X86ISD::FMAX;
9004         break;
9005       case ISD::SETOLE:
9006         // Converting this to a max would handle comparisons between positive
9007         // and negative zero incorrectly, and swapping the operands would
9008         // cause it to handle NaNs incorrectly.
9009         if (!UnsafeFPMath &&
9010             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9011           if (!FiniteOnlyFPMath() &&
9012               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9013             break;
9014           std::swap(LHS, RHS);
9015         }
9016         Opcode = X86ISD::FMAX;
9017         break;
9018       case ISD::SETULE:
9019         // Converting this to a max would handle both negative zeros and NaNs
9020         // incorrectly, but we can swap the operands to fix both.
9021         std::swap(LHS, RHS);
9022       case ISD::SETOLT:
9023       case ISD::SETLT:
9024       case ISD::SETLE:
9025         Opcode = X86ISD::FMAX;
9026         break;
9027       }
9028     }
9029
9030     if (Opcode)
9031       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9032   }
9033
9034   // If this is a select between two integer constants, try to do some
9035   // optimizations.
9036   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9037     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9038       // Don't do this for crazy integer types.
9039       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9040         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9041         // so that TrueC (the true value) is larger than FalseC.
9042         bool NeedsCondInvert = false;
9043
9044         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9045             // Efficiently invertible.
9046             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9047              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9048               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9049           NeedsCondInvert = true;
9050           std::swap(TrueC, FalseC);
9051         }
9052
9053         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9054         if (FalseC->getAPIntValue() == 0 &&
9055             TrueC->getAPIntValue().isPowerOf2()) {
9056           if (NeedsCondInvert) // Invert the condition if needed.
9057             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9058                                DAG.getConstant(1, Cond.getValueType()));
9059
9060           // Zero extend the condition if needed.
9061           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9062
9063           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9064           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9065                              DAG.getConstant(ShAmt, MVT::i8));
9066         }
9067
9068         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9069         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9070           if (NeedsCondInvert) // Invert the condition if needed.
9071             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9072                                DAG.getConstant(1, Cond.getValueType()));
9073
9074           // Zero extend the condition if needed.
9075           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9076                              FalseC->getValueType(0), Cond);
9077           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9078                              SDValue(FalseC, 0));
9079         }
9080
9081         // Optimize cases that will turn into an LEA instruction.  This requires
9082         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9083         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9084           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9085           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9086
9087           bool isFastMultiplier = false;
9088           if (Diff < 10) {
9089             switch ((unsigned char)Diff) {
9090               default: break;
9091               case 1:  // result = add base, cond
9092               case 2:  // result = lea base(    , cond*2)
9093               case 3:  // result = lea base(cond, cond*2)
9094               case 4:  // result = lea base(    , cond*4)
9095               case 5:  // result = lea base(cond, cond*4)
9096               case 8:  // result = lea base(    , cond*8)
9097               case 9:  // result = lea base(cond, cond*8)
9098                 isFastMultiplier = true;
9099                 break;
9100             }
9101           }
9102
9103           if (isFastMultiplier) {
9104             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9105             if (NeedsCondInvert) // Invert the condition if needed.
9106               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9107                                  DAG.getConstant(1, Cond.getValueType()));
9108
9109             // Zero extend the condition if needed.
9110             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9111                                Cond);
9112             // Scale the condition by the difference.
9113             if (Diff != 1)
9114               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9115                                  DAG.getConstant(Diff, Cond.getValueType()));
9116
9117             // Add the base if non-zero.
9118             if (FalseC->getAPIntValue() != 0)
9119               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9120                                  SDValue(FalseC, 0));
9121             return Cond;
9122           }
9123         }
9124       }
9125   }
9126
9127   return SDValue();
9128 }
9129
9130 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9131 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9132                                   TargetLowering::DAGCombinerInfo &DCI) {
9133   DebugLoc DL = N->getDebugLoc();
9134
9135   // If the flag operand isn't dead, don't touch this CMOV.
9136   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9137     return SDValue();
9138
9139   // If this is a select between two integer constants, try to do some
9140   // optimizations.  Note that the operands are ordered the opposite of SELECT
9141   // operands.
9142   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9143     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9144       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9145       // larger than FalseC (the false value).
9146       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9147
9148       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9149         CC = X86::GetOppositeBranchCondition(CC);
9150         std::swap(TrueC, FalseC);
9151       }
9152
9153       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9154       // This is efficient for any integer data type (including i8/i16) and
9155       // shift amount.
9156       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9157         SDValue Cond = N->getOperand(3);
9158         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9159                            DAG.getConstant(CC, MVT::i8), Cond);
9160
9161         // Zero extend the condition if needed.
9162         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9163
9164         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9165         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9166                            DAG.getConstant(ShAmt, MVT::i8));
9167         if (N->getNumValues() == 2)  // Dead flag value?
9168           return DCI.CombineTo(N, Cond, SDValue());
9169         return Cond;
9170       }
9171
9172       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9173       // for any integer data type, including i8/i16.
9174       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9175         SDValue Cond = N->getOperand(3);
9176         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9177                            DAG.getConstant(CC, MVT::i8), Cond);
9178
9179         // Zero extend the condition if needed.
9180         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9181                            FalseC->getValueType(0), Cond);
9182         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9183                            SDValue(FalseC, 0));
9184
9185         if (N->getNumValues() == 2)  // Dead flag value?
9186           return DCI.CombineTo(N, Cond, SDValue());
9187         return Cond;
9188       }
9189
9190       // Optimize cases that will turn into an LEA instruction.  This requires
9191       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9192       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9193         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9194         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9195
9196         bool isFastMultiplier = false;
9197         if (Diff < 10) {
9198           switch ((unsigned char)Diff) {
9199           default: break;
9200           case 1:  // result = add base, cond
9201           case 2:  // result = lea base(    , cond*2)
9202           case 3:  // result = lea base(cond, cond*2)
9203           case 4:  // result = lea base(    , cond*4)
9204           case 5:  // result = lea base(cond, cond*4)
9205           case 8:  // result = lea base(    , cond*8)
9206           case 9:  // result = lea base(cond, cond*8)
9207             isFastMultiplier = true;
9208             break;
9209           }
9210         }
9211
9212         if (isFastMultiplier) {
9213           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9214           SDValue Cond = N->getOperand(3);
9215           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9216                              DAG.getConstant(CC, MVT::i8), Cond);
9217           // Zero extend the condition if needed.
9218           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9219                              Cond);
9220           // Scale the condition by the difference.
9221           if (Diff != 1)
9222             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9223                                DAG.getConstant(Diff, Cond.getValueType()));
9224
9225           // Add the base if non-zero.
9226           if (FalseC->getAPIntValue() != 0)
9227             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9228                                SDValue(FalseC, 0));
9229           if (N->getNumValues() == 2)  // Dead flag value?
9230             return DCI.CombineTo(N, Cond, SDValue());
9231           return Cond;
9232         }
9233       }
9234     }
9235   }
9236   return SDValue();
9237 }
9238
9239
9240 /// PerformMulCombine - Optimize a single multiply with constant into two
9241 /// in order to implement it with two cheaper instructions, e.g.
9242 /// LEA + SHL, LEA + LEA.
9243 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9244                                  TargetLowering::DAGCombinerInfo &DCI) {
9245   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9246     return SDValue();
9247
9248   EVT VT = N->getValueType(0);
9249   if (VT != MVT::i64)
9250     return SDValue();
9251
9252   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9253   if (!C)
9254     return SDValue();
9255   uint64_t MulAmt = C->getZExtValue();
9256   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9257     return SDValue();
9258
9259   uint64_t MulAmt1 = 0;
9260   uint64_t MulAmt2 = 0;
9261   if ((MulAmt % 9) == 0) {
9262     MulAmt1 = 9;
9263     MulAmt2 = MulAmt / 9;
9264   } else if ((MulAmt % 5) == 0) {
9265     MulAmt1 = 5;
9266     MulAmt2 = MulAmt / 5;
9267   } else if ((MulAmt % 3) == 0) {
9268     MulAmt1 = 3;
9269     MulAmt2 = MulAmt / 3;
9270   }
9271   if (MulAmt2 &&
9272       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9273     DebugLoc DL = N->getDebugLoc();
9274
9275     if (isPowerOf2_64(MulAmt2) &&
9276         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9277       // If second multiplifer is pow2, issue it first. We want the multiply by
9278       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9279       // is an add.
9280       std::swap(MulAmt1, MulAmt2);
9281
9282     SDValue NewMul;
9283     if (isPowerOf2_64(MulAmt1))
9284       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9285                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9286     else
9287       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9288                            DAG.getConstant(MulAmt1, VT));
9289
9290     if (isPowerOf2_64(MulAmt2))
9291       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9292                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9293     else
9294       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9295                            DAG.getConstant(MulAmt2, VT));
9296
9297     // Do not add new nodes to DAG combiner worklist.
9298     DCI.CombineTo(N, NewMul, false);
9299   }
9300   return SDValue();
9301 }
9302
9303 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9304   SDValue N0 = N->getOperand(0);
9305   SDValue N1 = N->getOperand(1);
9306   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9307   EVT VT = N0.getValueType();
9308
9309   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9310   // since the result of setcc_c is all zero's or all ones.
9311   if (N1C && N0.getOpcode() == ISD::AND &&
9312       N0.getOperand(1).getOpcode() == ISD::Constant) {
9313     SDValue N00 = N0.getOperand(0);
9314     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9315         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9316           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9317          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9318       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9319       APInt ShAmt = N1C->getAPIntValue();
9320       Mask = Mask.shl(ShAmt);
9321       if (Mask != 0)
9322         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9323                            N00, DAG.getConstant(Mask, VT));
9324     }
9325   }
9326
9327   return SDValue();
9328 }
9329
9330 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9331 ///                       when possible.
9332 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9333                                    const X86Subtarget *Subtarget) {
9334   EVT VT = N->getValueType(0);
9335   if (!VT.isVector() && VT.isInteger() &&
9336       N->getOpcode() == ISD::SHL)
9337     return PerformSHLCombine(N, DAG);
9338
9339   // On X86 with SSE2 support, we can transform this to a vector shift if
9340   // all elements are shifted by the same amount.  We can't do this in legalize
9341   // because the a constant vector is typically transformed to a constant pool
9342   // so we have no knowledge of the shift amount.
9343   if (!Subtarget->hasSSE2())
9344     return SDValue();
9345
9346   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9347     return SDValue();
9348
9349   SDValue ShAmtOp = N->getOperand(1);
9350   EVT EltVT = VT.getVectorElementType();
9351   DebugLoc DL = N->getDebugLoc();
9352   SDValue BaseShAmt = SDValue();
9353   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9354     unsigned NumElts = VT.getVectorNumElements();
9355     unsigned i = 0;
9356     for (; i != NumElts; ++i) {
9357       SDValue Arg = ShAmtOp.getOperand(i);
9358       if (Arg.getOpcode() == ISD::UNDEF) continue;
9359       BaseShAmt = Arg;
9360       break;
9361     }
9362     for (; i != NumElts; ++i) {
9363       SDValue Arg = ShAmtOp.getOperand(i);
9364       if (Arg.getOpcode() == ISD::UNDEF) continue;
9365       if (Arg != BaseShAmt) {
9366         return SDValue();
9367       }
9368     }
9369   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9370              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9371     SDValue InVec = ShAmtOp.getOperand(0);
9372     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9373       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9374       unsigned i = 0;
9375       for (; i != NumElts; ++i) {
9376         SDValue Arg = InVec.getOperand(i);
9377         if (Arg.getOpcode() == ISD::UNDEF) continue;
9378         BaseShAmt = Arg;
9379         break;
9380       }
9381     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9382        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9383          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9384          if (C->getZExtValue() == SplatIdx)
9385            BaseShAmt = InVec.getOperand(1);
9386        }
9387     }
9388     if (BaseShAmt.getNode() == 0)
9389       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9390                               DAG.getIntPtrConstant(0));
9391   } else
9392     return SDValue();
9393
9394   // The shift amount is an i32.
9395   if (EltVT.bitsGT(MVT::i32))
9396     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9397   else if (EltVT.bitsLT(MVT::i32))
9398     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9399
9400   // The shift amount is identical so we can do a vector shift.
9401   SDValue  ValOp = N->getOperand(0);
9402   switch (N->getOpcode()) {
9403   default:
9404     llvm_unreachable("Unknown shift opcode!");
9405     break;
9406   case ISD::SHL:
9407     if (VT == MVT::v2i64)
9408       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9409                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9410                          ValOp, BaseShAmt);
9411     if (VT == MVT::v4i32)
9412       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9413                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9414                          ValOp, BaseShAmt);
9415     if (VT == MVT::v8i16)
9416       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9417                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9418                          ValOp, BaseShAmt);
9419     break;
9420   case ISD::SRA:
9421     if (VT == MVT::v4i32)
9422       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9423                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9424                          ValOp, BaseShAmt);
9425     if (VT == MVT::v8i16)
9426       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9427                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9428                          ValOp, BaseShAmt);
9429     break;
9430   case ISD::SRL:
9431     if (VT == MVT::v2i64)
9432       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9433                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9434                          ValOp, BaseShAmt);
9435     if (VT == MVT::v4i32)
9436       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9437                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9438                          ValOp, BaseShAmt);
9439     if (VT ==  MVT::v8i16)
9440       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9441                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9442                          ValOp, BaseShAmt);
9443     break;
9444   }
9445   return SDValue();
9446 }
9447
9448 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9449                                 TargetLowering::DAGCombinerInfo &DCI,
9450                                 const X86Subtarget *Subtarget) {
9451   if (DCI.isBeforeLegalizeOps())
9452     return SDValue();
9453
9454   EVT VT = N->getValueType(0);
9455   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9456     return SDValue();
9457
9458   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9459   SDValue N0 = N->getOperand(0);
9460   SDValue N1 = N->getOperand(1);
9461   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9462     std::swap(N0, N1);
9463   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9464     return SDValue();
9465   if (!N0.hasOneUse() || !N1.hasOneUse())
9466     return SDValue();
9467
9468   SDValue ShAmt0 = N0.getOperand(1);
9469   if (ShAmt0.getValueType() != MVT::i8)
9470     return SDValue();
9471   SDValue ShAmt1 = N1.getOperand(1);
9472   if (ShAmt1.getValueType() != MVT::i8)
9473     return SDValue();
9474   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9475     ShAmt0 = ShAmt0.getOperand(0);
9476   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9477     ShAmt1 = ShAmt1.getOperand(0);
9478
9479   DebugLoc DL = N->getDebugLoc();
9480   unsigned Opc = X86ISD::SHLD;
9481   SDValue Op0 = N0.getOperand(0);
9482   SDValue Op1 = N1.getOperand(0);
9483   if (ShAmt0.getOpcode() == ISD::SUB) {
9484     Opc = X86ISD::SHRD;
9485     std::swap(Op0, Op1);
9486     std::swap(ShAmt0, ShAmt1);
9487   }
9488
9489   unsigned Bits = VT.getSizeInBits();
9490   if (ShAmt1.getOpcode() == ISD::SUB) {
9491     SDValue Sum = ShAmt1.getOperand(0);
9492     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9493       if (SumC->getSExtValue() == Bits &&
9494           ShAmt1.getOperand(1) == ShAmt0)
9495         return DAG.getNode(Opc, DL, VT,
9496                            Op0, Op1,
9497                            DAG.getNode(ISD::TRUNCATE, DL,
9498                                        MVT::i8, ShAmt0));
9499     }
9500   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9501     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9502     if (ShAmt0C &&
9503         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9504       return DAG.getNode(Opc, DL, VT,
9505                          N0.getOperand(0), N1.getOperand(0),
9506                          DAG.getNode(ISD::TRUNCATE, DL,
9507                                        MVT::i8, ShAmt0));
9508   }
9509
9510   return SDValue();
9511 }
9512
9513 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9514 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9515                                    const X86Subtarget *Subtarget) {
9516   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9517   // the FP state in cases where an emms may be missing.
9518   // A preferable solution to the general problem is to figure out the right
9519   // places to insert EMMS.  This qualifies as a quick hack.
9520
9521   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9522   StoreSDNode *St = cast<StoreSDNode>(N);
9523   EVT VT = St->getValue().getValueType();
9524   if (VT.getSizeInBits() != 64)
9525     return SDValue();
9526
9527   const Function *F = DAG.getMachineFunction().getFunction();
9528   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9529   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9530     && Subtarget->hasSSE2();
9531   if ((VT.isVector() ||
9532        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9533       isa<LoadSDNode>(St->getValue()) &&
9534       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9535       St->getChain().hasOneUse() && !St->isVolatile()) {
9536     SDNode* LdVal = St->getValue().getNode();
9537     LoadSDNode *Ld = 0;
9538     int TokenFactorIndex = -1;
9539     SmallVector<SDValue, 8> Ops;
9540     SDNode* ChainVal = St->getChain().getNode();
9541     // Must be a store of a load.  We currently handle two cases:  the load
9542     // is a direct child, and it's under an intervening TokenFactor.  It is
9543     // possible to dig deeper under nested TokenFactors.
9544     if (ChainVal == LdVal)
9545       Ld = cast<LoadSDNode>(St->getChain());
9546     else if (St->getValue().hasOneUse() &&
9547              ChainVal->getOpcode() == ISD::TokenFactor) {
9548       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9549         if (ChainVal->getOperand(i).getNode() == LdVal) {
9550           TokenFactorIndex = i;
9551           Ld = cast<LoadSDNode>(St->getValue());
9552         } else
9553           Ops.push_back(ChainVal->getOperand(i));
9554       }
9555     }
9556
9557     if (!Ld || !ISD::isNormalLoad(Ld))
9558       return SDValue();
9559
9560     // If this is not the MMX case, i.e. we are just turning i64 load/store
9561     // into f64 load/store, avoid the transformation if there are multiple
9562     // uses of the loaded value.
9563     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9564       return SDValue();
9565
9566     DebugLoc LdDL = Ld->getDebugLoc();
9567     DebugLoc StDL = N->getDebugLoc();
9568     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9569     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9570     // pair instead.
9571     if (Subtarget->is64Bit() || F64IsLegal) {
9572       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9573       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9574                                   Ld->getBasePtr(), Ld->getSrcValue(),
9575                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9576                                   Ld->isNonTemporal(), Ld->getAlignment());
9577       SDValue NewChain = NewLd.getValue(1);
9578       if (TokenFactorIndex != -1) {
9579         Ops.push_back(NewChain);
9580         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9581                                Ops.size());
9582       }
9583       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9584                           St->getSrcValue(), St->getSrcValueOffset(),
9585                           St->isVolatile(), St->isNonTemporal(),
9586                           St->getAlignment());
9587     }
9588
9589     // Otherwise, lower to two pairs of 32-bit loads / stores.
9590     SDValue LoAddr = Ld->getBasePtr();
9591     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9592                                  DAG.getConstant(4, MVT::i32));
9593
9594     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9595                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9596                                Ld->isVolatile(), Ld->isNonTemporal(),
9597                                Ld->getAlignment());
9598     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9599                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9600                                Ld->isVolatile(), Ld->isNonTemporal(),
9601                                MinAlign(Ld->getAlignment(), 4));
9602
9603     SDValue NewChain = LoLd.getValue(1);
9604     if (TokenFactorIndex != -1) {
9605       Ops.push_back(LoLd);
9606       Ops.push_back(HiLd);
9607       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9608                              Ops.size());
9609     }
9610
9611     LoAddr = St->getBasePtr();
9612     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9613                          DAG.getConstant(4, MVT::i32));
9614
9615     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9616                                 St->getSrcValue(), St->getSrcValueOffset(),
9617                                 St->isVolatile(), St->isNonTemporal(),
9618                                 St->getAlignment());
9619     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9620                                 St->getSrcValue(),
9621                                 St->getSrcValueOffset() + 4,
9622                                 St->isVolatile(),
9623                                 St->isNonTemporal(),
9624                                 MinAlign(St->getAlignment(), 4));
9625     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9626   }
9627   return SDValue();
9628 }
9629
9630 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9631 /// X86ISD::FXOR nodes.
9632 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9633   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9634   // F[X]OR(0.0, x) -> x
9635   // F[X]OR(x, 0.0) -> x
9636   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9637     if (C->getValueAPF().isPosZero())
9638       return N->getOperand(1);
9639   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9640     if (C->getValueAPF().isPosZero())
9641       return N->getOperand(0);
9642   return SDValue();
9643 }
9644
9645 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9646 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9647   // FAND(0.0, x) -> 0.0
9648   // FAND(x, 0.0) -> 0.0
9649   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9650     if (C->getValueAPF().isPosZero())
9651       return N->getOperand(0);
9652   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9653     if (C->getValueAPF().isPosZero())
9654       return N->getOperand(1);
9655   return SDValue();
9656 }
9657
9658 static SDValue PerformBTCombine(SDNode *N,
9659                                 SelectionDAG &DAG,
9660                                 TargetLowering::DAGCombinerInfo &DCI) {
9661   // BT ignores high bits in the bit index operand.
9662   SDValue Op1 = N->getOperand(1);
9663   if (Op1.hasOneUse()) {
9664     unsigned BitWidth = Op1.getValueSizeInBits();
9665     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9666     APInt KnownZero, KnownOne;
9667     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9668                                           !DCI.isBeforeLegalizeOps());
9669     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9670     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9671         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9672       DCI.CommitTargetLoweringOpt(TLO);
9673   }
9674   return SDValue();
9675 }
9676
9677 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9678   SDValue Op = N->getOperand(0);
9679   if (Op.getOpcode() == ISD::BIT_CONVERT)
9680     Op = Op.getOperand(0);
9681   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9682   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9683       VT.getVectorElementType().getSizeInBits() ==
9684       OpVT.getVectorElementType().getSizeInBits()) {
9685     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9686   }
9687   return SDValue();
9688 }
9689
9690 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9691 // Locked instructions, in turn, have implicit fence semantics (all memory
9692 // operations are flushed before issuing the locked instruction, and the
9693 // are not buffered), so we can fold away the common pattern of
9694 // fence-atomic-fence.
9695 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9696   SDValue atomic = N->getOperand(0);
9697   switch (atomic.getOpcode()) {
9698     case ISD::ATOMIC_CMP_SWAP:
9699     case ISD::ATOMIC_SWAP:
9700     case ISD::ATOMIC_LOAD_ADD:
9701     case ISD::ATOMIC_LOAD_SUB:
9702     case ISD::ATOMIC_LOAD_AND:
9703     case ISD::ATOMIC_LOAD_OR:
9704     case ISD::ATOMIC_LOAD_XOR:
9705     case ISD::ATOMIC_LOAD_NAND:
9706     case ISD::ATOMIC_LOAD_MIN:
9707     case ISD::ATOMIC_LOAD_MAX:
9708     case ISD::ATOMIC_LOAD_UMIN:
9709     case ISD::ATOMIC_LOAD_UMAX:
9710       break;
9711     default:
9712       return SDValue();
9713   }
9714
9715   SDValue fence = atomic.getOperand(0);
9716   if (fence.getOpcode() != ISD::MEMBARRIER)
9717     return SDValue();
9718
9719   switch (atomic.getOpcode()) {
9720     case ISD::ATOMIC_CMP_SWAP:
9721       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9722                                     atomic.getOperand(1), atomic.getOperand(2),
9723                                     atomic.getOperand(3));
9724     case ISD::ATOMIC_SWAP:
9725     case ISD::ATOMIC_LOAD_ADD:
9726     case ISD::ATOMIC_LOAD_SUB:
9727     case ISD::ATOMIC_LOAD_AND:
9728     case ISD::ATOMIC_LOAD_OR:
9729     case ISD::ATOMIC_LOAD_XOR:
9730     case ISD::ATOMIC_LOAD_NAND:
9731     case ISD::ATOMIC_LOAD_MIN:
9732     case ISD::ATOMIC_LOAD_MAX:
9733     case ISD::ATOMIC_LOAD_UMIN:
9734     case ISD::ATOMIC_LOAD_UMAX:
9735       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9736                                     atomic.getOperand(1), atomic.getOperand(2));
9737     default:
9738       return SDValue();
9739   }
9740 }
9741
9742 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9743   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9744   //           (and (i32 x86isd::setcc_carry), 1)
9745   // This eliminates the zext. This transformation is necessary because
9746   // ISD::SETCC is always legalized to i8.
9747   DebugLoc dl = N->getDebugLoc();
9748   SDValue N0 = N->getOperand(0);
9749   EVT VT = N->getValueType(0);
9750   if (N0.getOpcode() == ISD::AND &&
9751       N0.hasOneUse() &&
9752       N0.getOperand(0).hasOneUse()) {
9753     SDValue N00 = N0.getOperand(0);
9754     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9755       return SDValue();
9756     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9757     if (!C || C->getZExtValue() != 1)
9758       return SDValue();
9759     return DAG.getNode(ISD::AND, dl, VT,
9760                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9761                                    N00.getOperand(0), N00.getOperand(1)),
9762                        DAG.getConstant(1, VT));
9763   }
9764
9765   return SDValue();
9766 }
9767
9768 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9769                                              DAGCombinerInfo &DCI) const {
9770   SelectionDAG &DAG = DCI.DAG;
9771   switch (N->getOpcode()) {
9772   default: break;
9773   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9774   case ISD::EXTRACT_VECTOR_ELT:
9775                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9776   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9777   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9778   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9779   case ISD::SHL:
9780   case ISD::SRA:
9781   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9782   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9783   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9784   case X86ISD::FXOR:
9785   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9786   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9787   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9788   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9789   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9790   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9791   }
9792
9793   return SDValue();
9794 }
9795
9796 /// isTypeDesirableForOp - Return true if the target has native support for
9797 /// the specified value type and it is 'desirable' to use the type for the
9798 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9799 /// instruction encodings are longer and some i16 instructions are slow.
9800 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9801   if (!isTypeLegal(VT))
9802     return false;
9803   if (VT != MVT::i16)
9804     return true;
9805
9806   switch (Opc) {
9807   default:
9808     return true;
9809   case ISD::LOAD:
9810   case ISD::SIGN_EXTEND:
9811   case ISD::ZERO_EXTEND:
9812   case ISD::ANY_EXTEND:
9813   case ISD::SHL:
9814   case ISD::SRL:
9815   case ISD::SUB:
9816   case ISD::ADD:
9817   case ISD::MUL:
9818   case ISD::AND:
9819   case ISD::OR:
9820   case ISD::XOR:
9821     return false;
9822   }
9823 }
9824
9825 static bool MayFoldLoad(SDValue Op) {
9826   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9827 }
9828
9829 static bool MayFoldIntoStore(SDValue Op) {
9830   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9831 }
9832
9833 /// IsDesirableToPromoteOp - This method query the target whether it is
9834 /// beneficial for dag combiner to promote the specified node. If true, it
9835 /// should return the desired promotion type by reference.
9836 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9837   EVT VT = Op.getValueType();
9838   if (VT != MVT::i16)
9839     return false;
9840
9841   bool Promote = false;
9842   bool Commute = false;
9843   switch (Op.getOpcode()) {
9844   default: break;
9845   case ISD::LOAD: {
9846     LoadSDNode *LD = cast<LoadSDNode>(Op);
9847     // If the non-extending load has a single use and it's not live out, then it
9848     // might be folded.
9849     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9850                                                      Op.hasOneUse()*/) {
9851       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9852              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9853         // The only case where we'd want to promote LOAD (rather then it being
9854         // promoted as an operand is when it's only use is liveout.
9855         if (UI->getOpcode() != ISD::CopyToReg)
9856           return false;
9857       }
9858     }
9859     Promote = true;
9860     break;
9861   }
9862   case ISD::SIGN_EXTEND:
9863   case ISD::ZERO_EXTEND:
9864   case ISD::ANY_EXTEND:
9865     Promote = true;
9866     break;
9867   case ISD::SHL:
9868   case ISD::SRL: {
9869     SDValue N0 = Op.getOperand(0);
9870     // Look out for (store (shl (load), x)).
9871     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9872       return false;
9873     Promote = true;
9874     break;
9875   }
9876   case ISD::ADD:
9877   case ISD::MUL:
9878   case ISD::AND:
9879   case ISD::OR:
9880   case ISD::XOR:
9881     Commute = true;
9882     // fallthrough
9883   case ISD::SUB: {
9884     SDValue N0 = Op.getOperand(0);
9885     SDValue N1 = Op.getOperand(1);
9886     if (!Commute && MayFoldLoad(N1))
9887       return false;
9888     // Avoid disabling potential load folding opportunities.
9889     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
9890       return false;
9891     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
9892       return false;
9893     Promote = true;
9894   }
9895   }
9896
9897   PVT = MVT::i32;
9898   return Promote;
9899 }
9900
9901 //===----------------------------------------------------------------------===//
9902 //                           X86 Inline Assembly Support
9903 //===----------------------------------------------------------------------===//
9904
9905 static bool LowerToBSwap(CallInst *CI) {
9906   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9907   // we will turn this bswap into something that will be lowered to logical ops
9908   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9909   // so don't worry about this.
9910
9911   // Verify this is a simple bswap.
9912   if (CI->getNumOperands() != 2 ||
9913       CI->getType() != CI->getOperand(1)->getType() ||
9914       !CI->getType()->isIntegerTy())
9915     return false;
9916
9917   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9918   if (!Ty || Ty->getBitWidth() % 16 != 0)
9919     return false;
9920
9921   // Okay, we can do this xform, do so now.
9922   const Type *Tys[] = { Ty };
9923   Module *M = CI->getParent()->getParent()->getParent();
9924   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9925
9926   Value *Op = CI->getOperand(1);
9927   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9928
9929   CI->replaceAllUsesWith(Op);
9930   CI->eraseFromParent();
9931   return true;
9932 }
9933
9934 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9935   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9936   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9937
9938   std::string AsmStr = IA->getAsmString();
9939
9940   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9941   SmallVector<StringRef, 4> AsmPieces;
9942   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9943
9944   switch (AsmPieces.size()) {
9945   default: return false;
9946   case 1:
9947     AsmStr = AsmPieces[0];
9948     AsmPieces.clear();
9949     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9950
9951     // bswap $0
9952     if (AsmPieces.size() == 2 &&
9953         (AsmPieces[0] == "bswap" ||
9954          AsmPieces[0] == "bswapq" ||
9955          AsmPieces[0] == "bswapl") &&
9956         (AsmPieces[1] == "$0" ||
9957          AsmPieces[1] == "${0:q}")) {
9958       // No need to check constraints, nothing other than the equivalent of
9959       // "=r,0" would be valid here.
9960       return LowerToBSwap(CI);
9961     }
9962     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9963     if (CI->getType()->isIntegerTy(16) &&
9964         AsmPieces.size() == 3 &&
9965         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9966         AsmPieces[1] == "$$8," &&
9967         AsmPieces[2] == "${0:w}" &&
9968         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9969       AsmPieces.clear();
9970       const std::string &Constraints = IA->getConstraintString();
9971       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
9972       std::sort(AsmPieces.begin(), AsmPieces.end());
9973       if (AsmPieces.size() == 4 &&
9974           AsmPieces[0] == "~{cc}" &&
9975           AsmPieces[1] == "~{dirflag}" &&
9976           AsmPieces[2] == "~{flags}" &&
9977           AsmPieces[3] == "~{fpsr}") {
9978         return LowerToBSwap(CI);
9979       }
9980     }
9981     break;
9982   case 3:
9983     if (CI->getType()->isIntegerTy(64) &&
9984         Constraints.size() >= 2 &&
9985         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9986         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9987       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9988       SmallVector<StringRef, 4> Words;
9989       SplitString(AsmPieces[0], Words, " \t");
9990       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9991         Words.clear();
9992         SplitString(AsmPieces[1], Words, " \t");
9993         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9994           Words.clear();
9995           SplitString(AsmPieces[2], Words, " \t,");
9996           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9997               Words[2] == "%edx") {
9998             return LowerToBSwap(CI);
9999           }
10000         }
10001       }
10002     }
10003     break;
10004   }
10005   return false;
10006 }
10007
10008
10009
10010 /// getConstraintType - Given a constraint letter, return the type of
10011 /// constraint it is for this target.
10012 X86TargetLowering::ConstraintType
10013 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10014   if (Constraint.size() == 1) {
10015     switch (Constraint[0]) {
10016     case 'A':
10017       return C_Register;
10018     case 'f':
10019     case 'r':
10020     case 'R':
10021     case 'l':
10022     case 'q':
10023     case 'Q':
10024     case 'x':
10025     case 'y':
10026     case 'Y':
10027       return C_RegisterClass;
10028     case 'e':
10029     case 'Z':
10030       return C_Other;
10031     default:
10032       break;
10033     }
10034   }
10035   return TargetLowering::getConstraintType(Constraint);
10036 }
10037
10038 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10039 /// with another that has more specific requirements based on the type of the
10040 /// corresponding operand.
10041 const char *X86TargetLowering::
10042 LowerXConstraint(EVT ConstraintVT) const {
10043   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10044   // 'f' like normal targets.
10045   if (ConstraintVT.isFloatingPoint()) {
10046     if (Subtarget->hasSSE2())
10047       return "Y";
10048     if (Subtarget->hasSSE1())
10049       return "x";
10050   }
10051
10052   return TargetLowering::LowerXConstraint(ConstraintVT);
10053 }
10054
10055 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10056 /// vector.  If it is invalid, don't add anything to Ops.
10057 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10058                                                      char Constraint,
10059                                                      bool hasMemory,
10060                                                      std::vector<SDValue>&Ops,
10061                                                      SelectionDAG &DAG) const {
10062   SDValue Result(0, 0);
10063
10064   switch (Constraint) {
10065   default: break;
10066   case 'I':
10067     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10068       if (C->getZExtValue() <= 31) {
10069         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10070         break;
10071       }
10072     }
10073     return;
10074   case 'J':
10075     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10076       if (C->getZExtValue() <= 63) {
10077         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10078         break;
10079       }
10080     }
10081     return;
10082   case 'K':
10083     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10084       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10085         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10086         break;
10087       }
10088     }
10089     return;
10090   case 'N':
10091     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10092       if (C->getZExtValue() <= 255) {
10093         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10094         break;
10095       }
10096     }
10097     return;
10098   case 'e': {
10099     // 32-bit signed value
10100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10101       const ConstantInt *CI = C->getConstantIntValue();
10102       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10103                                   C->getSExtValue())) {
10104         // Widen to 64 bits here to get it sign extended.
10105         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10106         break;
10107       }
10108     // FIXME gcc accepts some relocatable values here too, but only in certain
10109     // memory models; it's complicated.
10110     }
10111     return;
10112   }
10113   case 'Z': {
10114     // 32-bit unsigned value
10115     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10116       const ConstantInt *CI = C->getConstantIntValue();
10117       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10118                                   C->getZExtValue())) {
10119         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10120         break;
10121       }
10122     }
10123     // FIXME gcc accepts some relocatable values here too, but only in certain
10124     // memory models; it's complicated.
10125     return;
10126   }
10127   case 'i': {
10128     // Literal immediates are always ok.
10129     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10130       // Widen to 64 bits here to get it sign extended.
10131       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10132       break;
10133     }
10134
10135     // If we are in non-pic codegen mode, we allow the address of a global (with
10136     // an optional displacement) to be used with 'i'.
10137     GlobalAddressSDNode *GA = 0;
10138     int64_t Offset = 0;
10139
10140     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10141     while (1) {
10142       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10143         Offset += GA->getOffset();
10144         break;
10145       } else if (Op.getOpcode() == ISD::ADD) {
10146         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10147           Offset += C->getZExtValue();
10148           Op = Op.getOperand(0);
10149           continue;
10150         }
10151       } else if (Op.getOpcode() == ISD::SUB) {
10152         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10153           Offset += -C->getZExtValue();
10154           Op = Op.getOperand(0);
10155           continue;
10156         }
10157       }
10158
10159       // Otherwise, this isn't something we can handle, reject it.
10160       return;
10161     }
10162
10163     const GlobalValue *GV = GA->getGlobal();
10164     // If we require an extra load to get this address, as in PIC mode, we
10165     // can't accept it.
10166     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10167                                                         getTargetMachine())))
10168       return;
10169
10170     if (hasMemory)
10171       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10172     else
10173       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10174     Result = Op;
10175     break;
10176   }
10177   }
10178
10179   if (Result.getNode()) {
10180     Ops.push_back(Result);
10181     return;
10182   }
10183   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10184                                                       Ops, DAG);
10185 }
10186
10187 std::vector<unsigned> X86TargetLowering::
10188 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10189                                   EVT VT) const {
10190   if (Constraint.size() == 1) {
10191     // FIXME: not handling fp-stack yet!
10192     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10193     default: break;  // Unknown constraint letter
10194     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10195       if (Subtarget->is64Bit()) {
10196         if (VT == MVT::i32)
10197           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10198                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10199                                        X86::R10D,X86::R11D,X86::R12D,
10200                                        X86::R13D,X86::R14D,X86::R15D,
10201                                        X86::EBP, X86::ESP, 0);
10202         else if (VT == MVT::i16)
10203           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10204                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10205                                        X86::R10W,X86::R11W,X86::R12W,
10206                                        X86::R13W,X86::R14W,X86::R15W,
10207                                        X86::BP,  X86::SP, 0);
10208         else if (VT == MVT::i8)
10209           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10210                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10211                                        X86::R10B,X86::R11B,X86::R12B,
10212                                        X86::R13B,X86::R14B,X86::R15B,
10213                                        X86::BPL, X86::SPL, 0);
10214
10215         else if (VT == MVT::i64)
10216           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10217                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10218                                        X86::R10, X86::R11, X86::R12,
10219                                        X86::R13, X86::R14, X86::R15,
10220                                        X86::RBP, X86::RSP, 0);
10221
10222         break;
10223       }
10224       // 32-bit fallthrough
10225     case 'Q':   // Q_REGS
10226       if (VT == MVT::i32)
10227         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10228       else if (VT == MVT::i16)
10229         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10230       else if (VT == MVT::i8)
10231         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10232       else if (VT == MVT::i64)
10233         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10234       break;
10235     }
10236   }
10237
10238   return std::vector<unsigned>();
10239 }
10240
10241 std::pair<unsigned, const TargetRegisterClass*>
10242 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10243                                                 EVT VT) const {
10244   // First, see if this is a constraint that directly corresponds to an LLVM
10245   // register class.
10246   if (Constraint.size() == 1) {
10247     // GCC Constraint Letters
10248     switch (Constraint[0]) {
10249     default: break;
10250     case 'r':   // GENERAL_REGS
10251     case 'l':   // INDEX_REGS
10252       if (VT == MVT::i8)
10253         return std::make_pair(0U, X86::GR8RegisterClass);
10254       if (VT == MVT::i16)
10255         return std::make_pair(0U, X86::GR16RegisterClass);
10256       if (VT == MVT::i32 || !Subtarget->is64Bit())
10257         return std::make_pair(0U, X86::GR32RegisterClass);
10258       return std::make_pair(0U, X86::GR64RegisterClass);
10259     case 'R':   // LEGACY_REGS
10260       if (VT == MVT::i8)
10261         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10262       if (VT == MVT::i16)
10263         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10264       if (VT == MVT::i32 || !Subtarget->is64Bit())
10265         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10266       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10267     case 'f':  // FP Stack registers.
10268       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10269       // value to the correct fpstack register class.
10270       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10271         return std::make_pair(0U, X86::RFP32RegisterClass);
10272       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10273         return std::make_pair(0U, X86::RFP64RegisterClass);
10274       return std::make_pair(0U, X86::RFP80RegisterClass);
10275     case 'y':   // MMX_REGS if MMX allowed.
10276       if (!Subtarget->hasMMX()) break;
10277       return std::make_pair(0U, X86::VR64RegisterClass);
10278     case 'Y':   // SSE_REGS if SSE2 allowed
10279       if (!Subtarget->hasSSE2()) break;
10280       // FALL THROUGH.
10281     case 'x':   // SSE_REGS if SSE1 allowed
10282       if (!Subtarget->hasSSE1()) break;
10283
10284       switch (VT.getSimpleVT().SimpleTy) {
10285       default: break;
10286       // Scalar SSE types.
10287       case MVT::f32:
10288       case MVT::i32:
10289         return std::make_pair(0U, X86::FR32RegisterClass);
10290       case MVT::f64:
10291       case MVT::i64:
10292         return std::make_pair(0U, X86::FR64RegisterClass);
10293       // Vector types.
10294       case MVT::v16i8:
10295       case MVT::v8i16:
10296       case MVT::v4i32:
10297       case MVT::v2i64:
10298       case MVT::v4f32:
10299       case MVT::v2f64:
10300         return std::make_pair(0U, X86::VR128RegisterClass);
10301       }
10302       break;
10303     }
10304   }
10305
10306   // Use the default implementation in TargetLowering to convert the register
10307   // constraint into a member of a register class.
10308   std::pair<unsigned, const TargetRegisterClass*> Res;
10309   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10310
10311   // Not found as a standard register?
10312   if (Res.second == 0) {
10313     // Map st(0) -> st(7) -> ST0
10314     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10315         tolower(Constraint[1]) == 's' &&
10316         tolower(Constraint[2]) == 't' &&
10317         Constraint[3] == '(' &&
10318         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10319         Constraint[5] == ')' &&
10320         Constraint[6] == '}') {
10321
10322       Res.first = X86::ST0+Constraint[4]-'0';
10323       Res.second = X86::RFP80RegisterClass;
10324       return Res;
10325     }
10326
10327     // GCC allows "st(0)" to be called just plain "st".
10328     if (StringRef("{st}").equals_lower(Constraint)) {
10329       Res.first = X86::ST0;
10330       Res.second = X86::RFP80RegisterClass;
10331       return Res;
10332     }
10333
10334     // flags -> EFLAGS
10335     if (StringRef("{flags}").equals_lower(Constraint)) {
10336       Res.first = X86::EFLAGS;
10337       Res.second = X86::CCRRegisterClass;
10338       return Res;
10339     }
10340
10341     // 'A' means EAX + EDX.
10342     if (Constraint == "A") {
10343       Res.first = X86::EAX;
10344       Res.second = X86::GR32_ADRegisterClass;
10345       return Res;
10346     }
10347     return Res;
10348   }
10349
10350   // Otherwise, check to see if this is a register class of the wrong value
10351   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10352   // turn into {ax},{dx}.
10353   if (Res.second->hasType(VT))
10354     return Res;   // Correct type already, nothing to do.
10355
10356   // All of the single-register GCC register classes map their values onto
10357   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10358   // really want an 8-bit or 32-bit register, map to the appropriate register
10359   // class and return the appropriate register.
10360   if (Res.second == X86::GR16RegisterClass) {
10361     if (VT == MVT::i8) {
10362       unsigned DestReg = 0;
10363       switch (Res.first) {
10364       default: break;
10365       case X86::AX: DestReg = X86::AL; break;
10366       case X86::DX: DestReg = X86::DL; break;
10367       case X86::CX: DestReg = X86::CL; break;
10368       case X86::BX: DestReg = X86::BL; break;
10369       }
10370       if (DestReg) {
10371         Res.first = DestReg;
10372         Res.second = X86::GR8RegisterClass;
10373       }
10374     } else if (VT == MVT::i32) {
10375       unsigned DestReg = 0;
10376       switch (Res.first) {
10377       default: break;
10378       case X86::AX: DestReg = X86::EAX; break;
10379       case X86::DX: DestReg = X86::EDX; break;
10380       case X86::CX: DestReg = X86::ECX; break;
10381       case X86::BX: DestReg = X86::EBX; break;
10382       case X86::SI: DestReg = X86::ESI; break;
10383       case X86::DI: DestReg = X86::EDI; break;
10384       case X86::BP: DestReg = X86::EBP; break;
10385       case X86::SP: DestReg = X86::ESP; break;
10386       }
10387       if (DestReg) {
10388         Res.first = DestReg;
10389         Res.second = X86::GR32RegisterClass;
10390       }
10391     } else if (VT == MVT::i64) {
10392       unsigned DestReg = 0;
10393       switch (Res.first) {
10394       default: break;
10395       case X86::AX: DestReg = X86::RAX; break;
10396       case X86::DX: DestReg = X86::RDX; break;
10397       case X86::CX: DestReg = X86::RCX; break;
10398       case X86::BX: DestReg = X86::RBX; break;
10399       case X86::SI: DestReg = X86::RSI; break;
10400       case X86::DI: DestReg = X86::RDI; break;
10401       case X86::BP: DestReg = X86::RBP; break;
10402       case X86::SP: DestReg = X86::RSP; break;
10403       }
10404       if (DestReg) {
10405         Res.first = DestReg;
10406         Res.second = X86::GR64RegisterClass;
10407       }
10408     }
10409   } else if (Res.second == X86::FR32RegisterClass ||
10410              Res.second == X86::FR64RegisterClass ||
10411              Res.second == X86::VR128RegisterClass) {
10412     // Handle references to XMM physical registers that got mapped into the
10413     // wrong class.  This can happen with constraints like {xmm0} where the
10414     // target independent register mapper will just pick the first match it can
10415     // find, ignoring the required type.
10416     if (VT == MVT::f32)
10417       Res.second = X86::FR32RegisterClass;
10418     else if (VT == MVT::f64)
10419       Res.second = X86::FR64RegisterClass;
10420     else if (X86::VR128RegisterClass->hasType(VT))
10421       Res.second = X86::VR128RegisterClass;
10422   }
10423
10424   return Res;
10425 }