lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  66   default: llvm_unreachable("unknown subtarget type");
  67   case X86Subtarget::isDarwin:
  68     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  69       return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   case X86Subtarget::isELF:
  72    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  73      return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   case X86Subtarget::isMingw:
  76   case X86Subtarget::isCygwin:
  77   case X86Subtarget::isWindows:
  78     return new TargetLoweringObjectFileCOFF();
  79   }
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasSSE2();
  86   X86ScalarSSEf32 = Subtarget->hasSSE1();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93
  94   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  95   setShiftAmountType(MVT::i8);
  96   setBooleanContents(ZeroOrOneBooleanContent);
  97   setSchedulingPreference(Sched::RegPressure);
  98   setStackPointerRegisterToSaveRestore(X86StackPtr);
  99
 100   if (Subtarget->isTargetDarwin()) {
 101     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 102     setUseUnderscoreSetJmp(false);
 103     setUseUnderscoreLongJmp(false);
 104   } else if (Subtarget->isTargetMingw()) {
 105     // MS runtime is weird: it exports _setjmp, but longjmp!
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(false);
 108   } else {
 109     setUseUnderscoreSetJmp(true);
 110     setUseUnderscoreLongJmp(true);
 111   }
 112
 113   // Set up the register classes.
 114   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 115   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 116   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 117   if (Subtarget->is64Bit())
 118     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 119
 120   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 121
 122   // We don't accept any truncstore of integer registers.
 123   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     // We have an algorithm for SSE2->double, and we turn this into a
 149     // 64-bit FILD followed by conditional FADD for other targets.
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 151     // We have an algorithm for SSE2, and we turn this into a 64-bit
 152     // FILD for other targets.
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 154   }
 155
 156   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 160
 161   if (!UseSoftFloat) {
 162     // SSE has no i16 to fp conversion, only i32
 163     if (X86ScalarSSEf32) {
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 165       // f32 and f64 cases are Legal, f80 case is not
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 167     } else {
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 170     }
 171   } else {
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 174   }
 175
 176   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 177   // are Legal, f80 is custom lowered.
 178   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 179   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 180
 181   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 185
 186   if (X86ScalarSSEf32) {
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 188     // f32 and f64 cases are Legal, f80 case is not
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 190   } else {
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 193   }
 194
 195   // Handle FP_TO_UINT by promoting the destination to a larger signed
 196   // conversion.
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 200
 201   if (Subtarget->is64Bit()) {
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 204   } else if (!UseSoftFloat) {
 205     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 206       // Expand FP_TO_UINT into a select.
 207       // FIXME: We would like to use a Custom expander here eventually to do
 208       // the optimal thing for SSE vs. the default expansion in the legalizer.
 209       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 210     else
 211       // With SSE3 we can use fisttpll to convert to a signed i64; without
 212       // SSE, we're stuck with a fistpll.
 213       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 214   }
 215
 216   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 217   if (!X86ScalarSSEf64) {
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 220     if (Subtarget->is64Bit()) {
 221       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 222       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 223       if (Subtarget->hasMMX() && !DisableMMX)
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 225       else
 226         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 227     }
 228   }
 229
 230   // Scalar integer divide and remainder are lowered to use operations that
 231   // produce two results, to match the available instructions. This exposes
 232   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 233   // into a single instruction.
 234   //
 235   // Scalar integer multiply-high is also lowered to use two-result
 236   // operations, to match the available instructions. However, plain multiply
 237   // (low) operations are left as Legal, as there are single-result
 238   // instructions for this in x86. Using the two-result multiply instructions
 239   // when both high and low results are needed must be arranged by dagcombine.
 240   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 241   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 242   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 264
 265   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 266   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 267   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 268   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 274   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 278   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 279
 280   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 284   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 286   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 291     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 292     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 293   }
 294
 295   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 296   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 297
 298   // These should be promoted to a larger select which is supported.
 299   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 300   // X86 wants to expand cmov itself.
 301   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 302   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 313   if (Subtarget->is64Bit()) {
 314     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 315     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 316   }
 317   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 318
 319   // Darwin ABI issue.
 320   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 321   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 323   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 324   if (Subtarget->is64Bit())
 325     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 326   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 327   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 330     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 331     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 332     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 333     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 619     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 620     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass, false);
 621     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 622
 623     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 624     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 626     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 627
 628     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 629     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 631     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 634     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 635
 636     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 641     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 642     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 643
 644     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 649     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 650     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 651
 652     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 657     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 658     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 659
 660     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 669
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 673     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 678     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 683     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 684     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 685
 686     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 687
 688     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 690     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 691     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 693     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 694     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 695
 696     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 697       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 698       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 699       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 700       setOperationAction(ISD::BIT_CONVERT,        MVT::v2f32, Custom);
 701       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 702     }
 703   }
 704
 705   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 706     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 707
 708     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 712     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 713     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 714     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 715     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 717     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 718     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 719     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 720   }
 721
 722   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 723     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 724
 725     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 726     // registers cannot be used even for integer operations.
 727     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 730     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 731
 732     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 735     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 736     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 737     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 740     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 741     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 742     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 746     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 747     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 748
 749     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 752     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 753
 754     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 755     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 758     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 759
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 764     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 765
 766     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 767     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 768       EVT VT = (MVT::SimpleValueType)i;
 769       // Do not attempt to custom lower non-power-of-2 vectors
 770       if (!isPowerOf2_32(VT.getVectorNumElements()))
 771         continue;
 772       // Do not attempt to custom lower non-128-bit vectors
 773       if (!VT.is128BitVector())
 774         continue;
 775       setOperationAction(ISD::BUILD_VECTOR,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::VECTOR_SHUFFLE,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 780                          VT.getSimpleVT().SimpleTy, Custom);
 781     }
 782
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 784     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 785     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 786     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 787     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 788     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 789
 790     if (Subtarget->is64Bit()) {
 791       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 792       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 793     }
 794
 795     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 796     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 797       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 798       EVT VT = SVT;
 799
 800       // Do not attempt to promote non-128-bit vectors
 801       if (!VT.is128BitVector()) {
 802         continue;
 803       }
 804
 805       setOperationAction(ISD::AND,    SVT, Promote);
 806       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 807       setOperationAction(ISD::OR,     SVT, Promote);
 808       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 809       setOperationAction(ISD::XOR,    SVT, Promote);
 810       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 811       setOperationAction(ISD::LOAD,   SVT, Promote);
 812       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 813       setOperationAction(ISD::SELECT, SVT, Promote);
 814       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 815     }
 816
 817     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 818
 819     // Custom lower v2i64 and v2f64 selects.
 820     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 821     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 822     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 823     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 824
 825     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 826     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 827     if (!DisableMMX && Subtarget->hasMMX()) {
 828       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 829       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 830     }
 831   }
 832
 833   if (Subtarget->hasSSE41()) {
 834     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 835     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 836     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 837     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 838     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 839     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 840     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 841     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 842     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 843     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 844
 845     // FIXME: Do we need to handle scalar-to-vector here?
 846     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 847
 848     // i8 and i16 vectors are custom , because the source register and source
 849     // source memory operand types are not the same width.  f32 vectors are
 850     // custom since the immediate controlling the insert encodes additional
 851     // information.
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 854     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 856
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 859     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 860     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 861
 862     if (Subtarget->is64Bit()) {
 863       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 864       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 865     }
 866   }
 867
 868   if (Subtarget->hasSSE42()) {
 869     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 870   }
 871
 872   if (!UseSoftFloat && Subtarget->hasAVX()) {
 873     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 876     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 877
 878     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 880     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 881     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 882     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 886     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 887     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 888     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 889     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 890     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 891     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 892     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 893
 894     // Operations to consider commented out -v16i16 v32i8
 895     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 896     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 897     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 898     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 899     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 900     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 901     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 902     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 903     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 907     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 908     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 909
 910     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 911     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 912     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 913     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 914
 915     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 916     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 917     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 919     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 920
 921     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 922     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 923     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 924     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 925     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 926     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 927
 928 #if 0
 929     // Not sure we want to do this since there are no 256-bit integer
 930     // operations in AVX
 931
 932     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 933     // This includes 256-bit vectors
 934     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 935       EVT VT = (MVT::SimpleValueType)i;
 936
 937       // Do not attempt to custom lower non-power-of-2 vectors
 938       if (!isPowerOf2_32(VT.getVectorNumElements()))
 939         continue;
 940
 941       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 942       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 943       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 944     }
 945
 946     if (Subtarget->is64Bit()) {
 947       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 948       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 949     }
 950 #endif
 951
 952 #if 0
 953     // Not sure we want to do this since there are no 256-bit integer
 954     // operations in AVX
 955
 956     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 957     // Including 256-bit vectors
 958     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 959       EVT VT = (MVT::SimpleValueType)i;
 960
 961       if (!VT.is256BitVector()) {
 962         continue;
 963       }
 964       setOperationAction(ISD::AND,    VT, Promote);
 965       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 966       setOperationAction(ISD::OR,     VT, Promote);
 967       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 968       setOperationAction(ISD::XOR,    VT, Promote);
 969       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 970       setOperationAction(ISD::LOAD,   VT, Promote);
 971       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 972       setOperationAction(ISD::SELECT, VT, Promote);
 973       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 974     }
 975
 976     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 977 #endif
 978   }
 979
 980   // We want to custom lower some of our intrinsics.
 981   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 982
 983   // Add/Sub/Mul with overflow operations are custom lowered.
 984   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 985   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 986   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 987   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 988   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 989
 990   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 991   // handle type legalization for these operations here.
 992   //
 993   // FIXME: We really should do custom legalization for addition and
 994   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 995   // than generic legalization for 64-bit multiplication-with-overflow, though.
 996   if (Subtarget->is64Bit()) {
 997     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 998     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 999     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
1000     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1001     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1002   }
1003
1004   if (!Subtarget->is64Bit()) {
1005     // These libcalls are not available in 32-bit.
1006     setLibcallName(RTLIB::SHL_I128, 0);
1007     setLibcallName(RTLIB::SRL_I128, 0);
1008     setLibcallName(RTLIB::SRA_I128, 0);
1009   }
1010
1011   // We have target-specific dag combine patterns for the following nodes:
1012   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1013   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1014   setTargetDAGCombine(ISD::BUILD_VECTOR);
1015   setTargetDAGCombine(ISD::SELECT);
1016   setTargetDAGCombine(ISD::SHL);
1017   setTargetDAGCombine(ISD::SRA);
1018   setTargetDAGCombine(ISD::SRL);
1019   setTargetDAGCombine(ISD::OR);
1020   setTargetDAGCombine(ISD::STORE);
1021   setTargetDAGCombine(ISD::ZERO_EXTEND);
1022   if (Subtarget->is64Bit())
1023     setTargetDAGCombine(ISD::MUL);
1024
1025   computeRegisterProperties();
1026
1027   // FIXME: These should be based on subtarget info. Plus, the values should
1028   // be smaller when we are in optimizing for size mode.
1029   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1030   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1031   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1032   setPrefLoopAlignment(16);
1033   benefitFromCodePlacementOpt = true;
1034 }
1035
1036
1037 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1038   return MVT::i8;
1039 }
1040
1041
1042 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1043 /// the desired ByVal argument alignment.
1044 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1045   if (MaxAlign == 16)
1046     return;
1047   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1048     if (VTy->getBitWidth() == 128)
1049       MaxAlign = 16;
1050   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1051     unsigned EltAlign = 0;
1052     getMaxByValAlign(ATy->getElementType(), EltAlign);
1053     if (EltAlign > MaxAlign)
1054       MaxAlign = EltAlign;
1055   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1056     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1057       unsigned EltAlign = 0;
1058       getMaxByValAlign(STy->getElementType(i), EltAlign);
1059       if (EltAlign > MaxAlign)
1060         MaxAlign = EltAlign;
1061       if (MaxAlign == 16)
1062         break;
1063     }
1064   }
1065   return;
1066 }
1067
1068 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1069 /// function arguments in the caller parameter area. For X86, aggregates
1070 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1071 /// are at 4-byte boundaries.
1072 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1073   if (Subtarget->is64Bit()) {
1074     // Max of 8 and alignment of type.
1075     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1076     if (TyAlign > 8)
1077       return TyAlign;
1078     return 8;
1079   }
1080
1081   unsigned Align = 4;
1082   if (Subtarget->hasSSE1())
1083     getMaxByValAlign(Ty, Align);
1084   return Align;
1085 }
1086
1087 /// getOptimalMemOpType - Returns the target specific optimal type for load
1088 /// and store operations as a result of memset, memcpy, and memmove
1089 /// lowering. If DstAlign is zero that means it's safe to destination
1090 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1091 /// means there isn't a need to check it against alignment requirement,
1092 /// probably because the source does not need to be loaded. If
1093 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1094 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1095 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1096 /// constant so it does not need to be loaded.
1097 /// It returns EVT::Other if the type should be determined using generic
1098 /// target-independent logic.
1099 EVT
1100 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1101                                        unsigned DstAlign, unsigned SrcAlign,
1102                                        bool NonScalarIntSafe,
1103                                        bool MemcpyStrSrc,
1104                                        MachineFunction &MF) const {
1105   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1106   // linux.  This is because the stack realignment code can't handle certain
1107   // cases like PR2962.  This should be removed when PR2962 is fixed.
1108   const Function *F = MF.getFunction();
1109   if (NonScalarIntSafe &&
1110       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1111     if (Size >= 16 &&
1112         (Subtarget->isUnalignedMemAccessFast() ||
1113          ((DstAlign == 0 || DstAlign >= 16) &&
1114           (SrcAlign == 0 || SrcAlign >= 16))) &&
1115         Subtarget->getStackAlignment() >= 16) {
1116       if (Subtarget->hasSSE2())
1117         return MVT::v4i32;
1118       if (Subtarget->hasSSE1())
1119         return MVT::v4f32;
1120     } else if (!MemcpyStrSrc && Size >= 8 &&
1121                !Subtarget->is64Bit() &&
1122                Subtarget->getStackAlignment() >= 8 &&
1123                Subtarget->hasSSE2()) {
1124       // Do not use f64 to lower memcpy if source is string constant. It's
1125       // better to use i32 to avoid the loads.
1126       return MVT::f64;
1127     }
1128   }
1129   if (Subtarget->is64Bit() && Size >= 8)
1130     return MVT::i64;
1131   return MVT::i32;
1132 }
1133
1134 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1135 /// current function.  The returned value is a member of the
1136 /// MachineJumpTableInfo::JTEntryKind enum.
1137 unsigned X86TargetLowering::getJumpTableEncoding() const {
1138   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1139   // symbol.
1140   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1141       Subtarget->isPICStyleGOT())
1142     return MachineJumpTableInfo::EK_Custom32;
1143
1144   // Otherwise, use the normal jump table encoding heuristics.
1145   return TargetLowering::getJumpTableEncoding();
1146 }
1147
1148 /// getPICBaseSymbol - Return the X86-32 PIC base.
1149 MCSymbol *
1150 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1151                                     MCContext &Ctx) const {
1152   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1153   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1154                                Twine(MF->getFunctionNumber())+"$pb");
1155 }
1156
1157
1158 const MCExpr *
1159 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1160                                              const MachineBasicBlock *MBB,
1161                                              unsigned uid,MCContext &Ctx) const{
1162   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1163          Subtarget->isPICStyleGOT());
1164   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1165   // entries.
1166   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1167                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1168 }
1169
1170 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1171 /// jumptable.
1172 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1173                                                     SelectionDAG &DAG) const {
1174   if (!Subtarget->is64Bit())
1175     // This doesn't have DebugLoc associated with it, but is not really the
1176     // same as a Register.
1177     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1178   return Table;
1179 }
1180
1181 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1182 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1183 /// MCExpr.
1184 const MCExpr *X86TargetLowering::
1185 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1186                              MCContext &Ctx) const {
1187   // X86-64 uses RIP relative addressing based on the jump table label.
1188   if (Subtarget->isPICStyleRIPRel())
1189     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1190
1191   // Otherwise, the reference is relative to the PIC base.
1192   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1193 }
1194
1195 /// getFunctionAlignment - Return the Log2 alignment of this function.
1196 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1197   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1198 }
1199
1200 //===----------------------------------------------------------------------===//
1201 //               Return Value Calling Convention Implementation
1202 //===----------------------------------------------------------------------===//
1203
1204 #include "X86GenCallingConv.inc"
1205
1206 bool
1207 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1208                         const SmallVectorImpl<EVT> &OutTys,
1209                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1210                         SelectionDAG &DAG) const {
1211   SmallVector<CCValAssign, 16> RVLocs;
1212   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1213                  RVLocs, *DAG.getContext());
1214   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1215 }
1216
1217 SDValue
1218 X86TargetLowering::LowerReturn(SDValue Chain,
1219                                CallingConv::ID CallConv, bool isVarArg,
1220                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1221                                DebugLoc dl, SelectionDAG &DAG) const {
1222   MachineFunction &MF = DAG.getMachineFunction();
1223   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1224
1225   SmallVector<CCValAssign, 16> RVLocs;
1226   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1227                  RVLocs, *DAG.getContext());
1228   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1229
1230   // Add the regs to the liveout set for the function.
1231   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1232   for (unsigned i = 0; i != RVLocs.size(); ++i)
1233     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1234       MRI.addLiveOut(RVLocs[i].getLocReg());
1235
1236   SDValue Flag;
1237
1238   SmallVector<SDValue, 6> RetOps;
1239   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1240   // Operand #1 = Bytes To Pop
1241   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1242                    MVT::i16));
1243
1244   // Copy the result values into the output registers.
1245   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1246     CCValAssign &VA = RVLocs[i];
1247     assert(VA.isRegLoc() && "Can only return in registers!");
1248     SDValue ValToCopy = Outs[i].Val;
1249
1250     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1251     // the RET instruction and handled by the FP Stackifier.
1252     if (VA.getLocReg() == X86::ST0 ||
1253         VA.getLocReg() == X86::ST1) {
1254       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1255       // change the value to the FP stack register class.
1256       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1257         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1258       RetOps.push_back(ValToCopy);
1259       // Don't emit a copytoreg.
1260       continue;
1261     }
1262
1263     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1264     // which is returned in RAX / RDX.
1265     if (Subtarget->is64Bit()) {
1266       EVT ValVT = ValToCopy.getValueType();
1267       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1268         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1269         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1270           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1271       }
1272     }
1273
1274     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1275     Flag = Chain.getValue(1);
1276   }
1277
1278   // The x86-64 ABI for returning structs by value requires that we copy
1279   // the sret argument into %rax for the return. We saved the argument into
1280   // a virtual register in the entry block, so now we copy the value out
1281   // and into %rax.
1282   if (Subtarget->is64Bit() &&
1283       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1284     MachineFunction &MF = DAG.getMachineFunction();
1285     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1286     unsigned Reg = FuncInfo->getSRetReturnReg();
1287     assert(Reg &&
1288            "SRetReturnReg should have been set in LowerFormalArguments().");
1289     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1290
1291     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1292     Flag = Chain.getValue(1);
1293
1294     // RAX now acts like a return value.
1295     MRI.addLiveOut(X86::RAX);
1296   }
1297
1298   RetOps[0] = Chain;  // Update chain.
1299
1300   // Add the flag if we have it.
1301   if (Flag.getNode())
1302     RetOps.push_back(Flag);
1303
1304   return DAG.getNode(X86ISD::RET_FLAG, dl,
1305                      MVT::Other, &RetOps[0], RetOps.size());
1306 }
1307
1308 /// LowerCallResult - Lower the result values of a call into the
1309 /// appropriate copies out of appropriate physical registers.
1310 ///
1311 SDValue
1312 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1313                                    CallingConv::ID CallConv, bool isVarArg,
1314                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1315                                    DebugLoc dl, SelectionDAG &DAG,
1316                                    SmallVectorImpl<SDValue> &InVals) const {
1317
1318   // Assign locations to each value returned by this call.
1319   SmallVector<CCValAssign, 16> RVLocs;
1320   bool Is64Bit = Subtarget->is64Bit();
1321   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1322                  RVLocs, *DAG.getContext());
1323   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1324
1325   // Copy all of the result registers out of their specified physreg.
1326   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1327     CCValAssign &VA = RVLocs[i];
1328     EVT CopyVT = VA.getValVT();
1329
1330     // If this is x86-64, and we disabled SSE, we can't return FP values
1331     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1332         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1333       report_fatal_error("SSE register return with SSE disabled");
1334     }
1335
1336     // If this is a call to a function that returns an fp value on the floating
1337     // point stack, but where we prefer to use the value in xmm registers, copy
1338     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1339     if ((VA.getLocReg() == X86::ST0 ||
1340          VA.getLocReg() == X86::ST1) &&
1341         isScalarFPTypeInSSEReg(VA.getValVT())) {
1342       CopyVT = MVT::f80;
1343     }
1344
1345     SDValue Val;
1346     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1347       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1348       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1349         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1350                                    MVT::v2i64, InFlag).getValue(1);
1351         Val = Chain.getValue(0);
1352         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1353                           Val, DAG.getConstant(0, MVT::i64));
1354       } else {
1355         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1356                                    MVT::i64, InFlag).getValue(1);
1357         Val = Chain.getValue(0);
1358       }
1359       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1360     } else {
1361       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1362                                  CopyVT, InFlag).getValue(1);
1363       Val = Chain.getValue(0);
1364     }
1365     InFlag = Chain.getValue(2);
1366
1367     if (CopyVT != VA.getValVT()) {
1368       // Round the F80 the right size, which also moves to the appropriate xmm
1369       // register.
1370       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1371                         // This truncation won't change the value.
1372                         DAG.getIntPtrConstant(1));
1373     }
1374
1375     InVals.push_back(Val);
1376   }
1377
1378   return Chain;
1379 }
1380
1381
1382 //===----------------------------------------------------------------------===//
1383 //                C & StdCall & Fast Calling Convention implementation
1384 //===----------------------------------------------------------------------===//
1385 //  StdCall calling convention seems to be standard for many Windows' API
1386 //  routines and around. It differs from C calling convention just a little:
1387 //  callee should clean up the stack, not caller. Symbols should be also
1388 //  decorated in some fancy way :) It doesn't support any vector arguments.
1389 //  For info on fast calling convention see Fast Calling Convention (tail call)
1390 //  implementation LowerX86_32FastCCCallTo.
1391
1392 /// CallIsStructReturn - Determines whether a call uses struct return
1393 /// semantics.
1394 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1395   if (Outs.empty())
1396     return false;
1397
1398   return Outs[0].Flags.isSRet();
1399 }
1400
1401 /// ArgsAreStructReturn - Determines whether a function uses struct
1402 /// return semantics.
1403 static bool
1404 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1405   if (Ins.empty())
1406     return false;
1407
1408   return Ins[0].Flags.isSRet();
1409 }
1410
1411 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1412 /// given CallingConvention value.
1413 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1414   if (Subtarget->is64Bit()) {
1415     if (CC == CallingConv::GHC)
1416       return CC_X86_64_GHC;
1417     else if (Subtarget->isTargetWin64())
1418       return CC_X86_Win64_C;
1419     else
1420       return CC_X86_64_C;
1421   }
1422
1423   if (CC == CallingConv::X86_FastCall)
1424     return CC_X86_32_FastCall;
1425   else if (CC == CallingConv::X86_ThisCall)
1426     return CC_X86_32_ThisCall;
1427   else if (CC == CallingConv::Fast)
1428     return CC_X86_32_FastCC;
1429   else if (CC == CallingConv::GHC)
1430     return CC_X86_32_GHC;
1431   else
1432     return CC_X86_32_C;
1433 }
1434
1435 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1436 /// by "Src" to address "Dst" with size and alignment information specified by
1437 /// the specific parameter attribute. The copy will be passed as a byval
1438 /// function parameter.
1439 static SDValue
1440 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1441                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1442                           DebugLoc dl) {
1443   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1444   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1445                        /*isVolatile*/false, /*AlwaysInline=*/true,
1446                        NULL, 0, NULL, 0);
1447 }
1448
1449 /// IsTailCallConvention - Return true if the calling convention is one that
1450 /// supports tail call optimization.
1451 static bool IsTailCallConvention(CallingConv::ID CC) {
1452   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1453 }
1454
1455 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1456 /// a tailcall target by changing its ABI.
1457 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1458   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1459 }
1460
1461 SDValue
1462 X86TargetLowering::LowerMemArgument(SDValue Chain,
1463                                     CallingConv::ID CallConv,
1464                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1465                                     DebugLoc dl, SelectionDAG &DAG,
1466                                     const CCValAssign &VA,
1467                                     MachineFrameInfo *MFI,
1468                                     unsigned i) const {
1469   // Create the nodes corresponding to a load from this parameter slot.
1470   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1471   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1472   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1473   EVT ValVT;
1474
1475   // If value is passed by pointer we have address passed instead of the value
1476   // itself.
1477   if (VA.getLocInfo() == CCValAssign::Indirect)
1478     ValVT = VA.getLocVT();
1479   else
1480     ValVT = VA.getValVT();
1481
1482   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1483   // changed with more analysis.
1484   // In case of tail call optimization mark all arguments mutable. Since they
1485   // could be overwritten by lowering of arguments in case of a tail call.
1486   if (Flags.isByVal()) {
1487     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1488                                     VA.getLocMemOffset(), isImmutable, false);
1489     return DAG.getFrameIndex(FI, getPointerTy());
1490   } else {
1491     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1492                                     VA.getLocMemOffset(), isImmutable, false);
1493     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1494     return DAG.getLoad(ValVT, dl, Chain, FIN,
1495                        PseudoSourceValue::getFixedStack(FI), 0,
1496                        false, false, 0);
1497   }
1498 }
1499
1500 SDValue
1501 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1502                                         CallingConv::ID CallConv,
1503                                         bool isVarArg,
1504                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1505                                         DebugLoc dl,
1506                                         SelectionDAG &DAG,
1507                                         SmallVectorImpl<SDValue> &InVals)
1508                                           const {
1509   MachineFunction &MF = DAG.getMachineFunction();
1510   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1511
1512   const Function* Fn = MF.getFunction();
1513   if (Fn->hasExternalLinkage() &&
1514       Subtarget->isTargetCygMing() &&
1515       Fn->getName() == "main")
1516     FuncInfo->setForceFramePointer(true);
1517
1518   MachineFrameInfo *MFI = MF.getFrameInfo();
1519   bool Is64Bit = Subtarget->is64Bit();
1520   bool IsWin64 = Subtarget->isTargetWin64();
1521
1522   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1523          "Var args not supported with calling convention fastcc or ghc");
1524
1525   // Assign locations to all of the incoming arguments.
1526   SmallVector<CCValAssign, 16> ArgLocs;
1527   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1528                  ArgLocs, *DAG.getContext());
1529   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1530
1531   unsigned LastVal = ~0U;
1532   SDValue ArgValue;
1533   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1534     CCValAssign &VA = ArgLocs[i];
1535     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1536     // places.
1537     assert(VA.getValNo() != LastVal &&
1538            "Don't support value assigned to multiple locs yet");
1539     LastVal = VA.getValNo();
1540
1541     if (VA.isRegLoc()) {
1542       EVT RegVT = VA.getLocVT();
1543       TargetRegisterClass *RC = NULL;
1544       if (RegVT == MVT::i32)
1545         RC = X86::GR32RegisterClass;
1546       else if (Is64Bit && RegVT == MVT::i64)
1547         RC = X86::GR64RegisterClass;
1548       else if (RegVT == MVT::f32)
1549         RC = X86::FR32RegisterClass;
1550       else if (RegVT == MVT::f64)
1551         RC = X86::FR64RegisterClass;
1552       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1553         RC = X86::VR128RegisterClass;
1554       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1555         RC = X86::VR64RegisterClass;
1556       else
1557         llvm_unreachable("Unknown argument type!");
1558
1559       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1560       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1561
1562       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1563       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1564       // right size.
1565       if (VA.getLocInfo() == CCValAssign::SExt)
1566         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1567                                DAG.getValueType(VA.getValVT()));
1568       else if (VA.getLocInfo() == CCValAssign::ZExt)
1569         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1570                                DAG.getValueType(VA.getValVT()));
1571       else if (VA.getLocInfo() == CCValAssign::BCvt)
1572         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1573
1574       if (VA.isExtInLoc()) {
1575         // Handle MMX values passed in XMM regs.
1576         if (RegVT.isVector()) {
1577           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1578                                  ArgValue, DAG.getConstant(0, MVT::i64));
1579           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1580         } else
1581           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1582       }
1583     } else {
1584       assert(VA.isMemLoc());
1585       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1586     }
1587
1588     // If value is passed via pointer - do a load.
1589     if (VA.getLocInfo() == CCValAssign::Indirect)
1590       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1591                              false, false, 0);
1592
1593     InVals.push_back(ArgValue);
1594   }
1595
1596   // The x86-64 ABI for returning structs by value requires that we copy
1597   // the sret argument into %rax for the return. Save the argument into
1598   // a virtual register so that we can access it from the return points.
1599   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1600     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601     unsigned Reg = FuncInfo->getSRetReturnReg();
1602     if (!Reg) {
1603       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1604       FuncInfo->setSRetReturnReg(Reg);
1605     }
1606     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1607     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1608   }
1609
1610   unsigned StackSize = CCInfo.getNextStackOffset();
1611   // Align stack specially for tail calls.
1612   if (FuncIsMadeTailCallSafe(CallConv))
1613     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1614
1615   // If the function takes variable number of arguments, make a frame index for
1616   // the start of the first vararg value... for expansion of llvm.va_start.
1617   if (isVarArg) {
1618     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1619                     CallConv != CallingConv::X86_ThisCall)) {
1620       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,
1621                                                             true, false));
1622     }
1623     if (Is64Bit) {
1624       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1625
1626       // FIXME: We should really autogenerate these arrays
1627       static const unsigned GPR64ArgRegsWin64[] = {
1628         X86::RCX, X86::RDX, X86::R8,  X86::R9
1629       };
1630       static const unsigned XMMArgRegsWin64[] = {
1631         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1632       };
1633       static const unsigned GPR64ArgRegs64Bit[] = {
1634         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1635       };
1636       static const unsigned XMMArgRegs64Bit[] = {
1637         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1638         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1639       };
1640       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1641
1642       if (IsWin64) {
1643         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1644         GPR64ArgRegs = GPR64ArgRegsWin64;
1645         XMMArgRegs = XMMArgRegsWin64;
1646       } else {
1647         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1648         GPR64ArgRegs = GPR64ArgRegs64Bit;
1649         XMMArgRegs = XMMArgRegs64Bit;
1650       }
1651       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1652                                                        TotalNumIntRegs);
1653       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1654                                                        TotalNumXMMRegs);
1655
1656       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1657       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1658              "SSE register cannot be used when SSE is disabled!");
1659       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1660              "SSE register cannot be used when SSE is disabled!");
1661       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1662         // Kernel mode asks for SSE to be disabled, so don't push them
1663         // on the stack.
1664         TotalNumXMMRegs = 0;
1665
1666       // For X86-64, if there are vararg parameters that are passed via
1667       // registers, then we must store them to their spots on the stack so they
1668       // may be loaded by deferencing the result of va_next.
1669       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1670       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1671       FuncInfo->setRegSaveFrameIndex(
1672         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1673                                false));
1674
1675       // Store the integer parameter registers.
1676       SmallVector<SDValue, 8> MemOps;
1677       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1678                                         getPointerTy());
1679       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1680       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1681         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1682                                   DAG.getIntPtrConstant(Offset));
1683         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1684                                      X86::GR64RegisterClass);
1685         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1686         SDValue Store =
1687           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1688                        PseudoSourceValue::getFixedStack(
1689                          FuncInfo->getRegSaveFrameIndex()),
1690                        Offset, false, false, 0);
1691         MemOps.push_back(Store);
1692         Offset += 8;
1693       }
1694
1695       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1696         // Now store the XMM (fp + vector) parameter registers.
1697         SmallVector<SDValue, 11> SaveXMMOps;
1698         SaveXMMOps.push_back(Chain);
1699
1700         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1701         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1702         SaveXMMOps.push_back(ALVal);
1703
1704         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1705                                FuncInfo->getRegSaveFrameIndex()));
1706         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1707                                FuncInfo->getVarArgsFPOffset()));
1708
1709         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1710           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1711                                        X86::VR128RegisterClass);
1712           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1713           SaveXMMOps.push_back(Val);
1714         }
1715         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1716                                      MVT::Other,
1717                                      &SaveXMMOps[0], SaveXMMOps.size()));
1718       }
1719
1720       if (!MemOps.empty())
1721         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1722                             &MemOps[0], MemOps.size());
1723     }
1724   }
1725
1726   // Some CCs need callee pop.
1727   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1728     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1729   } else {
1730     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1731     // If this is an sret function, the return should pop the hidden pointer.
1732     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1733       FuncInfo->setBytesToPopOnReturn(4);
1734   }
1735
1736   if (!Is64Bit) {
1737     // RegSaveFrameIndex is X86-64 only.
1738     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1739     if (CallConv == CallingConv::X86_FastCall ||
1740         CallConv == CallingConv::X86_ThisCall)
1741       // fastcc functions can't have varargs.
1742       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1743   }
1744
1745   return Chain;
1746 }
1747
1748 SDValue
1749 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1750                                     SDValue StackPtr, SDValue Arg,
1751                                     DebugLoc dl, SelectionDAG &DAG,
1752                                     const CCValAssign &VA,
1753                                     ISD::ArgFlagsTy Flags) const {
1754   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1755   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1756   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1757   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1758   if (Flags.isByVal()) {
1759     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1760   }
1761   return DAG.getStore(Chain, dl, Arg, PtrOff,
1762                       PseudoSourceValue::getStack(), LocMemOffset,
1763                       false, false, 0);
1764 }
1765
1766 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1767 /// optimization is performed and it is required.
1768 SDValue
1769 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1770                                            SDValue &OutRetAddr, SDValue Chain,
1771                                            bool IsTailCall, bool Is64Bit,
1772                                            int FPDiff, DebugLoc dl) const {
1773   // Adjust the Return address stack slot.
1774   EVT VT = getPointerTy();
1775   OutRetAddr = getReturnAddressFrameIndex(DAG);
1776
1777   // Load the "old" Return address.
1778   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1779   return SDValue(OutRetAddr.getNode(), 1);
1780 }
1781
1782 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1783 /// optimization is performed and it is required (FPDiff!=0).
1784 static SDValue
1785 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1786                          SDValue Chain, SDValue RetAddrFrIdx,
1787                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1788   // Store the return address to the appropriate stack slot.
1789   if (!FPDiff) return Chain;
1790   // Calculate the new stack slot for the return address.
1791   int SlotSize = Is64Bit ? 8 : 4;
1792   int NewReturnAddrFI =
1793     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1794   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1795   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1796   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1797                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1798                        false, false, 0);
1799   return Chain;
1800 }
1801
1802 SDValue
1803 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1804                              CallingConv::ID CallConv, bool isVarArg,
1805                              bool &isTailCall,
1806                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1807                              const SmallVectorImpl<ISD::InputArg> &Ins,
1808                              DebugLoc dl, SelectionDAG &DAG,
1809                              SmallVectorImpl<SDValue> &InVals) const {
1810   MachineFunction &MF = DAG.getMachineFunction();
1811   bool Is64Bit        = Subtarget->is64Bit();
1812   bool IsStructRet    = CallIsStructReturn(Outs);
1813   bool IsSibcall      = false;
1814
1815   if (isTailCall) {
1816     // Check if it's really possible to do a tail call.
1817     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1818                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1819                                                    Outs, Ins, DAG);
1820
1821     // Sibcalls are automatically detected tailcalls which do not require
1822     // ABI changes.
1823     if (!GuaranteedTailCallOpt && isTailCall)
1824       IsSibcall = true;
1825
1826     if (isTailCall)
1827       ++NumTailCalls;
1828   }
1829
1830   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1831          "Var args not supported with calling convention fastcc or ghc");
1832
1833   // Analyze operands of the call, assigning locations to each operand.
1834   SmallVector<CCValAssign, 16> ArgLocs;
1835   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1836                  ArgLocs, *DAG.getContext());
1837   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1838
1839   // Get a count of how many bytes are to be pushed on the stack.
1840   unsigned NumBytes = CCInfo.getNextStackOffset();
1841   if (IsSibcall)
1842     // This is a sibcall. The memory operands are available in caller's
1843     // own caller's stack.
1844     NumBytes = 0;
1845   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1846     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1847
1848   int FPDiff = 0;
1849   if (isTailCall && !IsSibcall) {
1850     // Lower arguments at fp - stackoffset + fpdiff.
1851     unsigned NumBytesCallerPushed =
1852       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1853     FPDiff = NumBytesCallerPushed - NumBytes;
1854
1855     // Set the delta of movement of the returnaddr stackslot.
1856     // But only set if delta is greater than previous delta.
1857     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1858       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1859   }
1860
1861   if (!IsSibcall)
1862     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1863
1864   SDValue RetAddrFrIdx;
1865   // Load return adress for tail calls.
1866   if (isTailCall && FPDiff)
1867     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1868                                     Is64Bit, FPDiff, dl);
1869
1870   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1871   SmallVector<SDValue, 8> MemOpChains;
1872   SDValue StackPtr;
1873
1874   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1875   // of tail call optimization arguments are handle later.
1876   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1877     CCValAssign &VA = ArgLocs[i];
1878     EVT RegVT = VA.getLocVT();
1879     SDValue Arg = Outs[i].Val;
1880     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1881     bool isByVal = Flags.isByVal();
1882
1883     // Promote the value if needed.
1884     switch (VA.getLocInfo()) {
1885     default: llvm_unreachable("Unknown loc info!");
1886     case CCValAssign::Full: break;
1887     case CCValAssign::SExt:
1888       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1889       break;
1890     case CCValAssign::ZExt:
1891       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1892       break;
1893     case CCValAssign::AExt:
1894       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1895         // Special case: passing MMX values in XMM registers.
1896         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1897         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1898         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1899       } else
1900         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1901       break;
1902     case CCValAssign::BCvt:
1903       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1904       break;
1905     case CCValAssign::Indirect: {
1906       // Store the argument.
1907       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1908       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1909       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1910                            PseudoSourceValue::getFixedStack(FI), 0,
1911                            false, false, 0);
1912       Arg = SpillSlot;
1913       break;
1914     }
1915     }
1916
1917     if (VA.isRegLoc()) {
1918       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1919     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1920       assert(VA.isMemLoc());
1921       if (StackPtr.getNode() == 0)
1922         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1923       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1924                                              dl, DAG, VA, Flags));
1925     }
1926   }
1927
1928   if (!MemOpChains.empty())
1929     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1930                         &MemOpChains[0], MemOpChains.size());
1931
1932   // Build a sequence of copy-to-reg nodes chained together with token chain
1933   // and flag operands which copy the outgoing args into registers.
1934   SDValue InFlag;
1935   // Tail call byval lowering might overwrite argument registers so in case of
1936   // tail call optimization the copies to registers are lowered later.
1937   if (!isTailCall)
1938     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1939       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1940                                RegsToPass[i].second, InFlag);
1941       InFlag = Chain.getValue(1);
1942     }
1943
1944   if (Subtarget->isPICStyleGOT()) {
1945     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1946     // GOT pointer.
1947     if (!isTailCall) {
1948       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1949                                DAG.getNode(X86ISD::GlobalBaseReg,
1950                                            DebugLoc(), getPointerTy()),
1951                                InFlag);
1952       InFlag = Chain.getValue(1);
1953     } else {
1954       // If we are tail calling and generating PIC/GOT style code load the
1955       // address of the callee into ECX. The value in ecx is used as target of
1956       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1957       // for tail calls on PIC/GOT architectures. Normally we would just put the
1958       // address of GOT into ebx and then call target@PLT. But for tail calls
1959       // ebx would be restored (since ebx is callee saved) before jumping to the
1960       // target@PLT.
1961
1962       // Note: The actual moving to ECX is done further down.
1963       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1964       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1965           !G->getGlobal()->hasProtectedVisibility())
1966         Callee = LowerGlobalAddress(Callee, DAG);
1967       else if (isa<ExternalSymbolSDNode>(Callee))
1968         Callee = LowerExternalSymbol(Callee, DAG);
1969     }
1970   }
1971
1972   if (Is64Bit && isVarArg) {
1973     // From AMD64 ABI document:
1974     // For calls that may call functions that use varargs or stdargs
1975     // (prototype-less calls or calls to functions containing ellipsis (...) in
1976     // the declaration) %al is used as hidden argument to specify the number
1977     // of SSE registers used. The contents of %al do not need to match exactly
1978     // the number of registers, but must be an ubound on the number of SSE
1979     // registers used and is in the range 0 - 8 inclusive.
1980
1981     // FIXME: Verify this on Win64
1982     // Count the number of XMM registers allocated.
1983     static const unsigned XMMArgRegs[] = {
1984       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1985       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1986     };
1987     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1988     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1989            && "SSE registers cannot be used when SSE is disabled");
1990
1991     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1992                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1993     InFlag = Chain.getValue(1);
1994   }
1995
1996
1997   // For tail calls lower the arguments to the 'real' stack slot.
1998   if (isTailCall) {
1999     // Force all the incoming stack arguments to be loaded from the stack
2000     // before any new outgoing arguments are stored to the stack, because the
2001     // outgoing stack slots may alias the incoming argument stack slots, and
2002     // the alias isn't otherwise explicit. This is slightly more conservative
2003     // than necessary, because it means that each store effectively depends
2004     // on every argument instead of just those arguments it would clobber.
2005     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2006
2007     SmallVector<SDValue, 8> MemOpChains2;
2008     SDValue FIN;
2009     int FI = 0;
2010     // Do not flag preceeding copytoreg stuff together with the following stuff.
2011     InFlag = SDValue();
2012     if (GuaranteedTailCallOpt) {
2013       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2014         CCValAssign &VA = ArgLocs[i];
2015         if (VA.isRegLoc())
2016           continue;
2017         assert(VA.isMemLoc());
2018         SDValue Arg = Outs[i].Val;
2019         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2020         // Create frame index.
2021         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2022         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2023         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
2024         FIN = DAG.getFrameIndex(FI, getPointerTy());
2025
2026         if (Flags.isByVal()) {
2027           // Copy relative to framepointer.
2028           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2029           if (StackPtr.getNode() == 0)
2030             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2031                                           getPointerTy());
2032           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2033
2034           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2035                                                            ArgChain,
2036                                                            Flags, DAG, dl));
2037         } else {
2038           // Store relative to framepointer.
2039           MemOpChains2.push_back(
2040             DAG.getStore(ArgChain, dl, Arg, FIN,
2041                          PseudoSourceValue::getFixedStack(FI), 0,
2042                          false, false, 0));
2043         }
2044       }
2045     }
2046
2047     if (!MemOpChains2.empty())
2048       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2049                           &MemOpChains2[0], MemOpChains2.size());
2050
2051     // Copy arguments to their registers.
2052     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2053       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2054                                RegsToPass[i].second, InFlag);
2055       InFlag = Chain.getValue(1);
2056     }
2057     InFlag =SDValue();
2058
2059     // Store the return address to the appropriate stack slot.
2060     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2061                                      FPDiff, dl);
2062   }
2063
2064   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2065     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2066     // In the 64-bit large code model, we have to make all calls
2067     // through a register, since the call instruction's 32-bit
2068     // pc-relative offset may not be large enough to hold the whole
2069     // address.
2070   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2071     // If the callee is a GlobalAddress node (quite common, every direct call
2072     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2073     // it.
2074
2075     // We should use extra load for direct calls to dllimported functions in
2076     // non-JIT mode.
2077     const GlobalValue *GV = G->getGlobal();
2078     if (!GV->hasDLLImportLinkage()) {
2079       unsigned char OpFlags = 0;
2080
2081       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2082       // external symbols most go through the PLT in PIC mode.  If the symbol
2083       // has hidden or protected visibility, or if it is static or local, then
2084       // we don't need to use the PLT - we can directly call it.
2085       if (Subtarget->isTargetELF() &&
2086           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2087           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2088         OpFlags = X86II::MO_PLT;
2089       } else if (Subtarget->isPICStyleStubAny() &&
2090                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2091                Subtarget->getDarwinVers() < 9) {
2092         // PC-relative references to external symbols should go through $stub,
2093         // unless we're building with the leopard linker or later, which
2094         // automatically synthesizes these stubs.
2095         OpFlags = X86II::MO_DARWIN_STUB;
2096       }
2097
2098       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2099                                           G->getOffset(), OpFlags);
2100     }
2101   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2102     unsigned char OpFlags = 0;
2103
2104     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2105     // symbols should go through the PLT.
2106     if (Subtarget->isTargetELF() &&
2107         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2108       OpFlags = X86II::MO_PLT;
2109     } else if (Subtarget->isPICStyleStubAny() &&
2110              Subtarget->getDarwinVers() < 9) {
2111       // PC-relative references to external symbols should go through $stub,
2112       // unless we're building with the leopard linker or later, which
2113       // automatically synthesizes these stubs.
2114       OpFlags = X86II::MO_DARWIN_STUB;
2115     }
2116
2117     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2118                                          OpFlags);
2119   }
2120
2121   // Returns a chain & a flag for retval copy to use.
2122   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2123   SmallVector<SDValue, 8> Ops;
2124
2125   if (!IsSibcall && isTailCall) {
2126     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2127                            DAG.getIntPtrConstant(0, true), InFlag);
2128     InFlag = Chain.getValue(1);
2129   }
2130
2131   Ops.push_back(Chain);
2132   Ops.push_back(Callee);
2133
2134   if (isTailCall)
2135     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2136
2137   // Add argument registers to the end of the list so that they are known live
2138   // into the call.
2139   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2140     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2141                                   RegsToPass[i].second.getValueType()));
2142
2143   // Add an implicit use GOT pointer in EBX.
2144   if (!isTailCall && Subtarget->isPICStyleGOT())
2145     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2146
2147   // Add an implicit use of AL for x86 vararg functions.
2148   if (Is64Bit && isVarArg)
2149     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2150
2151   if (InFlag.getNode())
2152     Ops.push_back(InFlag);
2153
2154   if (isTailCall) {
2155     // We used to do:
2156     //// If this is the first return lowered for this function, add the regs
2157     //// to the liveout set for the function.
2158     // This isn't right, although it's probably harmless on x86; liveouts
2159     // should be computed from returns not tail calls.  Consider a void
2160     // function making a tail call to a function returning int.
2161     return DAG.getNode(X86ISD::TC_RETURN, dl,
2162                        NodeTys, &Ops[0], Ops.size());
2163   }
2164
2165   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2166   InFlag = Chain.getValue(1);
2167
2168   // Create the CALLSEQ_END node.
2169   unsigned NumBytesForCalleeToPush;
2170   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2171     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2172   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2173     // If this is a call to a struct-return function, the callee
2174     // pops the hidden struct pointer, so we have to push it back.
2175     // This is common for Darwin/X86, Linux & Mingw32 targets.
2176     NumBytesForCalleeToPush = 4;
2177   else
2178     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2179
2180   // Returns a flag for retval copy to use.
2181   if (!IsSibcall) {
2182     Chain = DAG.getCALLSEQ_END(Chain,
2183                                DAG.getIntPtrConstant(NumBytes, true),
2184                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2185                                                      true),
2186                                InFlag);
2187     InFlag = Chain.getValue(1);
2188   }
2189
2190   // Handle result values, copying them out of physregs into vregs that we
2191   // return.
2192   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2193                          Ins, dl, DAG, InVals);
2194 }
2195
2196
2197 //===----------------------------------------------------------------------===//
2198 //                Fast Calling Convention (tail call) implementation
2199 //===----------------------------------------------------------------------===//
2200
2201 //  Like std call, callee cleans arguments, convention except that ECX is
2202 //  reserved for storing the tail called function address. Only 2 registers are
2203 //  free for argument passing (inreg). Tail call optimization is performed
2204 //  provided:
2205 //                * tailcallopt is enabled
2206 //                * caller/callee are fastcc
2207 //  On X86_64 architecture with GOT-style position independent code only local
2208 //  (within module) calls are supported at the moment.
2209 //  To keep the stack aligned according to platform abi the function
2210 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2211 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2212 //  If a tail called function callee has more arguments than the caller the
2213 //  caller needs to make sure that there is room to move the RETADDR to. This is
2214 //  achieved by reserving an area the size of the argument delta right after the
2215 //  original REtADDR, but before the saved framepointer or the spilled registers
2216 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2217 //  stack layout:
2218 //    arg1
2219 //    arg2
2220 //    RETADDR
2221 //    [ new RETADDR
2222 //      move area ]
2223 //    (possible EBP)
2224 //    ESI
2225 //    EDI
2226 //    local1 ..
2227
2228 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2229 /// for a 16 byte align requirement.
2230 unsigned
2231 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2232                                                SelectionDAG& DAG) const {
2233   MachineFunction &MF = DAG.getMachineFunction();
2234   const TargetMachine &TM = MF.getTarget();
2235   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2236   unsigned StackAlignment = TFI.getStackAlignment();
2237   uint64_t AlignMask = StackAlignment - 1;
2238   int64_t Offset = StackSize;
2239   uint64_t SlotSize = TD->getPointerSize();
2240   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2241     // Number smaller than 12 so just add the difference.
2242     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2243   } else {
2244     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2245     Offset = ((~AlignMask) & Offset) + StackAlignment +
2246       (StackAlignment-SlotSize);
2247   }
2248   return Offset;
2249 }
2250
2251 /// MatchingStackOffset - Return true if the given stack call argument is
2252 /// already available in the same position (relatively) of the caller's
2253 /// incoming argument stack.
2254 static
2255 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2256                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2257                          const X86InstrInfo *TII) {
2258   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2259   int FI = INT_MAX;
2260   if (Arg.getOpcode() == ISD::CopyFromReg) {
2261     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2262     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2263       return false;
2264     MachineInstr *Def = MRI->getVRegDef(VR);
2265     if (!Def)
2266       return false;
2267     if (!Flags.isByVal()) {
2268       if (!TII->isLoadFromStackSlot(Def, FI))
2269         return false;
2270     } else {
2271       unsigned Opcode = Def->getOpcode();
2272       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2273           Def->getOperand(1).isFI()) {
2274         FI = Def->getOperand(1).getIndex();
2275         Bytes = Flags.getByValSize();
2276       } else
2277         return false;
2278     }
2279   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2280     if (Flags.isByVal())
2281       // ByVal argument is passed in as a pointer but it's now being
2282       // dereferenced. e.g.
2283       // define @foo(%struct.X* %A) {
2284       //   tail call @bar(%struct.X* byval %A)
2285       // }
2286       return false;
2287     SDValue Ptr = Ld->getBasePtr();
2288     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2289     if (!FINode)
2290       return false;
2291     FI = FINode->getIndex();
2292   } else
2293     return false;
2294
2295   assert(FI != INT_MAX);
2296   if (!MFI->isFixedObjectIndex(FI))
2297     return false;
2298   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2299 }
2300
2301 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2302 /// for tail call optimization. Targets which want to do tail call
2303 /// optimization should implement this function.
2304 bool
2305 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2306                                                      CallingConv::ID CalleeCC,
2307                                                      bool isVarArg,
2308                                                      bool isCalleeStructRet,
2309                                                      bool isCallerStructRet,
2310                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2311                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2312                                                      SelectionDAG& DAG) const {
2313   if (!IsTailCallConvention(CalleeCC) &&
2314       CalleeCC != CallingConv::C)
2315     return false;
2316
2317   // If -tailcallopt is specified, make fastcc functions tail-callable.
2318   const MachineFunction &MF = DAG.getMachineFunction();
2319   const Function *CallerF = DAG.getMachineFunction().getFunction();
2320   CallingConv::ID CallerCC = CallerF->getCallingConv();
2321   bool CCMatch = CallerCC == CalleeCC;
2322
2323   if (GuaranteedTailCallOpt) {
2324     if (IsTailCallConvention(CalleeCC) && CCMatch)
2325       return true;
2326     return false;
2327   }
2328
2329   // Look for obvious safe cases to perform tail call optimization that do not
2330   // require ABI changes. This is what gcc calls sibcall.
2331
2332   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2333   // emit a special epilogue.
2334   if (RegInfo->needsStackRealignment(MF))
2335     return false;
2336
2337   // Do not sibcall optimize vararg calls unless the call site is not passing any
2338   // arguments.
2339   if (isVarArg && !Outs.empty())
2340     return false;
2341
2342   // Also avoid sibcall optimization if either caller or callee uses struct
2343   // return semantics.
2344   if (isCalleeStructRet || isCallerStructRet)
2345     return false;
2346
2347   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2348   // Therefore if it's not used by the call it is not safe to optimize this into
2349   // a sibcall.
2350   bool Unused = false;
2351   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2352     if (!Ins[i].Used) {
2353       Unused = true;
2354       break;
2355     }
2356   }
2357   if (Unused) {
2358     SmallVector<CCValAssign, 16> RVLocs;
2359     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2360                    RVLocs, *DAG.getContext());
2361     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2362     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2363       CCValAssign &VA = RVLocs[i];
2364       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2365         return false;
2366     }
2367   }
2368
2369   // If the calling conventions do not match, then we'd better make sure the
2370   // results are returned in the same way as what the caller expects.
2371   if (!CCMatch) {
2372     SmallVector<CCValAssign, 16> RVLocs1;
2373     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2374                     RVLocs1, *DAG.getContext());
2375     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2376
2377     SmallVector<CCValAssign, 16> RVLocs2;
2378     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2379                     RVLocs2, *DAG.getContext());
2380     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2381
2382     if (RVLocs1.size() != RVLocs2.size())
2383       return false;
2384     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2385       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2386         return false;
2387       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2388         return false;
2389       if (RVLocs1[i].isRegLoc()) {
2390         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2391           return false;
2392       } else {
2393         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2394           return false;
2395       }
2396     }
2397   }
2398
2399   // If the callee takes no arguments then go on to check the results of the
2400   // call.
2401   if (!Outs.empty()) {
2402     // Check if stack adjustment is needed. For now, do not do this if any
2403     // argument is passed on the stack.
2404     SmallVector<CCValAssign, 16> ArgLocs;
2405     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2406                    ArgLocs, *DAG.getContext());
2407     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2408     if (CCInfo.getNextStackOffset()) {
2409       MachineFunction &MF = DAG.getMachineFunction();
2410       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2411         return false;
2412       if (Subtarget->isTargetWin64())
2413         // Win64 ABI has additional complications.
2414         return false;
2415
2416       // Check if the arguments are already laid out in the right way as
2417       // the caller's fixed stack objects.
2418       MachineFrameInfo *MFI = MF.getFrameInfo();
2419       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2420       const X86InstrInfo *TII =
2421         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2422       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2423         CCValAssign &VA = ArgLocs[i];
2424         SDValue Arg = Outs[i].Val;
2425         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2426         if (VA.getLocInfo() == CCValAssign::Indirect)
2427           return false;
2428         if (!VA.isRegLoc()) {
2429           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2430                                    MFI, MRI, TII))
2431             return false;
2432         }
2433       }
2434     }
2435
2436     // If the tailcall address may be in a register, then make sure it's
2437     // possible to register allocate for it. In 32-bit, the call address can
2438     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2439     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2440     // RDI, R8, R9, R11.
2441     if (!isa<GlobalAddressSDNode>(Callee) &&
2442         !isa<ExternalSymbolSDNode>(Callee)) {
2443       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2444       unsigned NumInRegs = 0;
2445       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2446         CCValAssign &VA = ArgLocs[i];
2447         if (VA.isRegLoc()) {
2448           if (++NumInRegs == Limit)
2449             return false;
2450         }
2451       }
2452     }
2453   }
2454
2455   return true;
2456 }
2457
2458 FastISel *
2459 X86TargetLowering::createFastISel(MachineFunction &mf,
2460                             DenseMap<const Value *, unsigned> &vm,
2461                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2462                             DenseMap<const AllocaInst *, int> &am,
2463                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2464 #ifndef NDEBUG
2465                           , SmallSet<const Instruction *, 8> &cil
2466 #endif
2467                                   ) const {
2468   return X86::createFastISel(mf, vm, bm, am, pn
2469 #ifndef NDEBUG
2470                              , cil
2471 #endif
2472                              );
2473 }
2474
2475
2476 //===----------------------------------------------------------------------===//
2477 //                           Other Lowering Hooks
2478 //===----------------------------------------------------------------------===//
2479
2480
2481 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2482   MachineFunction &MF = DAG.getMachineFunction();
2483   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2484   int ReturnAddrIndex = FuncInfo->getRAIndex();
2485
2486   if (ReturnAddrIndex == 0) {
2487     // Set up a frame object for the return address.
2488     uint64_t SlotSize = TD->getPointerSize();
2489     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2490                                                            false, false);
2491     FuncInfo->setRAIndex(ReturnAddrIndex);
2492   }
2493
2494   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2495 }
2496
2497
2498 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2499                                        bool hasSymbolicDisplacement) {
2500   // Offset should fit into 32 bit immediate field.
2501   if (!isInt<32>(Offset))
2502     return false;
2503
2504   // If we don't have a symbolic displacement - we don't have any extra
2505   // restrictions.
2506   if (!hasSymbolicDisplacement)
2507     return true;
2508
2509   // FIXME: Some tweaks might be needed for medium code model.
2510   if (M != CodeModel::Small && M != CodeModel::Kernel)
2511     return false;
2512
2513   // For small code model we assume that latest object is 16MB before end of 31
2514   // bits boundary. We may also accept pretty large negative constants knowing
2515   // that all objects are in the positive half of address space.
2516   if (M == CodeModel::Small && Offset < 16*1024*1024)
2517     return true;
2518
2519   // For kernel code model we know that all object resist in the negative half
2520   // of 32bits address space. We may not accept negative offsets, since they may
2521   // be just off and we may accept pretty large positive ones.
2522   if (M == CodeModel::Kernel && Offset > 0)
2523     return true;
2524
2525   return false;
2526 }
2527
2528 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2529 /// specific condition code, returning the condition code and the LHS/RHS of the
2530 /// comparison to make.
2531 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2532                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2533   if (!isFP) {
2534     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2535       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2536         // X > -1   -> X == 0, jump !sign.
2537         RHS = DAG.getConstant(0, RHS.getValueType());
2538         return X86::COND_NS;
2539       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2540         // X < 0   -> X == 0, jump on sign.
2541         return X86::COND_S;
2542       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2543         // X < 1   -> X <= 0
2544         RHS = DAG.getConstant(0, RHS.getValueType());
2545         return X86::COND_LE;
2546       }
2547     }
2548
2549     switch (SetCCOpcode) {
2550     default: llvm_unreachable("Invalid integer condition!");
2551     case ISD::SETEQ:  return X86::COND_E;
2552     case ISD::SETGT:  return X86::COND_G;
2553     case ISD::SETGE:  return X86::COND_GE;
2554     case ISD::SETLT:  return X86::COND_L;
2555     case ISD::SETLE:  return X86::COND_LE;
2556     case ISD::SETNE:  return X86::COND_NE;
2557     case ISD::SETULT: return X86::COND_B;
2558     case ISD::SETUGT: return X86::COND_A;
2559     case ISD::SETULE: return X86::COND_BE;
2560     case ISD::SETUGE: return X86::COND_AE;
2561     }
2562   }
2563
2564   // First determine if it is required or is profitable to flip the operands.
2565
2566   // If LHS is a foldable load, but RHS is not, flip the condition.
2567   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2568       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2569     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2570     std::swap(LHS, RHS);
2571   }
2572
2573   switch (SetCCOpcode) {
2574   default: break;
2575   case ISD::SETOLT:
2576   case ISD::SETOLE:
2577   case ISD::SETUGT:
2578   case ISD::SETUGE:
2579     std::swap(LHS, RHS);
2580     break;
2581   }
2582
2583   // On a floating point condition, the flags are set as follows:
2584   // ZF  PF  CF   op
2585   //  0 | 0 | 0 | X > Y
2586   //  0 | 0 | 1 | X < Y
2587   //  1 | 0 | 0 | X == Y
2588   //  1 | 1 | 1 | unordered
2589   switch (SetCCOpcode) {
2590   default: llvm_unreachable("Condcode should be pre-legalized away");
2591   case ISD::SETUEQ:
2592   case ISD::SETEQ:   return X86::COND_E;
2593   case ISD::SETOLT:              // flipped
2594   case ISD::SETOGT:
2595   case ISD::SETGT:   return X86::COND_A;
2596   case ISD::SETOLE:              // flipped
2597   case ISD::SETOGE:
2598   case ISD::SETGE:   return X86::COND_AE;
2599   case ISD::SETUGT:              // flipped
2600   case ISD::SETULT:
2601   case ISD::SETLT:   return X86::COND_B;
2602   case ISD::SETUGE:              // flipped
2603   case ISD::SETULE:
2604   case ISD::SETLE:   return X86::COND_BE;
2605   case ISD::SETONE:
2606   case ISD::SETNE:   return X86::COND_NE;
2607   case ISD::SETUO:   return X86::COND_P;
2608   case ISD::SETO:    return X86::COND_NP;
2609   case ISD::SETOEQ:
2610   case ISD::SETUNE:  return X86::COND_INVALID;
2611   }
2612 }
2613
2614 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2615 /// code. Current x86 isa includes the following FP cmov instructions:
2616 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2617 static bool hasFPCMov(unsigned X86CC) {
2618   switch (X86CC) {
2619   default:
2620     return false;
2621   case X86::COND_B:
2622   case X86::COND_BE:
2623   case X86::COND_E:
2624   case X86::COND_P:
2625   case X86::COND_A:
2626   case X86::COND_AE:
2627   case X86::COND_NE:
2628   case X86::COND_NP:
2629     return true;
2630   }
2631 }
2632
2633 /// isFPImmLegal - Returns true if the target can instruction select the
2634 /// specified FP immediate natively. If false, the legalizer will
2635 /// materialize the FP immediate as a load from a constant pool.
2636 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2637   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2638     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2639       return true;
2640   }
2641   return false;
2642 }
2643
2644 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2645 /// the specified range (L, H].
2646 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2647   return (Val < 0) || (Val >= Low && Val < Hi);
2648 }
2649
2650 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2651 /// specified value.
2652 static bool isUndefOrEqual(int Val, int CmpVal) {
2653   if (Val < 0 || Val == CmpVal)
2654     return true;
2655   return false;
2656 }
2657
2658 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2659 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2660 /// the second operand.
2661 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2662   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2663     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2664   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2665     return (Mask[0] < 2 && Mask[1] < 2);
2666   return false;
2667 }
2668
2669 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2670   SmallVector<int, 8> M;
2671   N->getMask(M);
2672   return ::isPSHUFDMask(M, N->getValueType(0));
2673 }
2674
2675 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2676 /// is suitable for input to PSHUFHW.
2677 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2678   if (VT != MVT::v8i16)
2679     return false;
2680
2681   // Lower quadword copied in order or undef.
2682   for (int i = 0; i != 4; ++i)
2683     if (Mask[i] >= 0 && Mask[i] != i)
2684       return false;
2685
2686   // Upper quadword shuffled.
2687   for (int i = 4; i != 8; ++i)
2688     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2689       return false;
2690
2691   return true;
2692 }
2693
2694 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2695   SmallVector<int, 8> M;
2696   N->getMask(M);
2697   return ::isPSHUFHWMask(M, N->getValueType(0));
2698 }
2699
2700 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2701 /// is suitable for input to PSHUFLW.
2702 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2703   if (VT != MVT::v8i16)
2704     return false;
2705
2706   // Upper quadword copied in order.
2707   for (int i = 4; i != 8; ++i)
2708     if (Mask[i] >= 0 && Mask[i] != i)
2709       return false;
2710
2711   // Lower quadword shuffled.
2712   for (int i = 0; i != 4; ++i)
2713     if (Mask[i] >= 4)
2714       return false;
2715
2716   return true;
2717 }
2718
2719 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2720   SmallVector<int, 8> M;
2721   N->getMask(M);
2722   return ::isPSHUFLWMask(M, N->getValueType(0));
2723 }
2724
2725 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2726 /// is suitable for input to PALIGNR.
2727 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2728                           bool hasSSSE3) {
2729   int i, e = VT.getVectorNumElements();
2730
2731   // Do not handle v2i64 / v2f64 shuffles with palignr.
2732   if (e < 4 || !hasSSSE3)
2733     return false;
2734
2735   for (i = 0; i != e; ++i)
2736     if (Mask[i] >= 0)
2737       break;
2738
2739   // All undef, not a palignr.
2740   if (i == e)
2741     return false;
2742
2743   // Determine if it's ok to perform a palignr with only the LHS, since we
2744   // don't have access to the actual shuffle elements to see if RHS is undef.
2745   bool Unary = Mask[i] < (int)e;
2746   bool NeedsUnary = false;
2747
2748   int s = Mask[i] - i;
2749
2750   // Check the rest of the elements to see if they are consecutive.
2751   for (++i; i != e; ++i) {
2752     int m = Mask[i];
2753     if (m < 0)
2754       continue;
2755
2756     Unary = Unary && (m < (int)e);
2757     NeedsUnary = NeedsUnary || (m < s);
2758
2759     if (NeedsUnary && !Unary)
2760       return false;
2761     if (Unary && m != ((s+i) & (e-1)))
2762       return false;
2763     if (!Unary && m != (s+i))
2764       return false;
2765   }
2766   return true;
2767 }
2768
2769 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2770   SmallVector<int, 8> M;
2771   N->getMask(M);
2772   return ::isPALIGNRMask(M, N->getValueType(0), true);
2773 }
2774
2775 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2776 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2777 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2778   int NumElems = VT.getVectorNumElements();
2779   if (NumElems != 2 && NumElems != 4)
2780     return false;
2781
2782   int Half = NumElems / 2;
2783   for (int i = 0; i < Half; ++i)
2784     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2785       return false;
2786   for (int i = Half; i < NumElems; ++i)
2787     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2788       return false;
2789
2790   return true;
2791 }
2792
2793 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2794   SmallVector<int, 8> M;
2795   N->getMask(M);
2796   return ::isSHUFPMask(M, N->getValueType(0));
2797 }
2798
2799 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2800 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2801 /// half elements to come from vector 1 (which would equal the dest.) and
2802 /// the upper half to come from vector 2.
2803 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2804   int NumElems = VT.getVectorNumElements();
2805
2806   if (NumElems != 2 && NumElems != 4)
2807     return false;
2808
2809   int Half = NumElems / 2;
2810   for (int i = 0; i < Half; ++i)
2811     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2812       return false;
2813   for (int i = Half; i < NumElems; ++i)
2814     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2815       return false;
2816   return true;
2817 }
2818
2819 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2820   SmallVector<int, 8> M;
2821   N->getMask(M);
2822   return isCommutedSHUFPMask(M, N->getValueType(0));
2823 }
2824
2825 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2826 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2827 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2828   if (N->getValueType(0).getVectorNumElements() != 4)
2829     return false;
2830
2831   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2832   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2833          isUndefOrEqual(N->getMaskElt(1), 7) &&
2834          isUndefOrEqual(N->getMaskElt(2), 2) &&
2835          isUndefOrEqual(N->getMaskElt(3), 3);
2836 }
2837
2838 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2839 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2840 /// <2, 3, 2, 3>
2841 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2842   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2843
2844   if (NumElems != 4)
2845     return false;
2846
2847   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2848   isUndefOrEqual(N->getMaskElt(1), 3) &&
2849   isUndefOrEqual(N->getMaskElt(2), 2) &&
2850   isUndefOrEqual(N->getMaskElt(3), 3);
2851 }
2852
2853 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2854 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2855 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2856   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2857
2858   if (NumElems != 2 && NumElems != 4)
2859     return false;
2860
2861   for (unsigned i = 0; i < NumElems/2; ++i)
2862     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2863       return false;
2864
2865   for (unsigned i = NumElems/2; i < NumElems; ++i)
2866     if (!isUndefOrEqual(N->getMaskElt(i), i))
2867       return false;
2868
2869   return true;
2870 }
2871
2872 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2873 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2874 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2875   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2876
2877   if (NumElems != 2 && NumElems != 4)
2878     return false;
2879
2880   for (unsigned i = 0; i < NumElems/2; ++i)
2881     if (!isUndefOrEqual(N->getMaskElt(i), i))
2882       return false;
2883
2884   for (unsigned i = 0; i < NumElems/2; ++i)
2885     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2886       return false;
2887
2888   return true;
2889 }
2890
2891 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2892 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2893 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2894                          bool V2IsSplat = false) {
2895   int NumElts = VT.getVectorNumElements();
2896   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2897     return false;
2898
2899   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2900     int BitI  = Mask[i];
2901     int BitI1 = Mask[i+1];
2902     if (!isUndefOrEqual(BitI, j))
2903       return false;
2904     if (V2IsSplat) {
2905       if (!isUndefOrEqual(BitI1, NumElts))
2906         return false;
2907     } else {
2908       if (!isUndefOrEqual(BitI1, j + NumElts))
2909         return false;
2910     }
2911   }
2912   return true;
2913 }
2914
2915 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2916   SmallVector<int, 8> M;
2917   N->getMask(M);
2918   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2919 }
2920
2921 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2922 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2923 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2924                          bool V2IsSplat = false) {
2925   int NumElts = VT.getVectorNumElements();
2926   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2927     return false;
2928
2929   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2930     int BitI  = Mask[i];
2931     int BitI1 = Mask[i+1];
2932     if (!isUndefOrEqual(BitI, j + NumElts/2))
2933       return false;
2934     if (V2IsSplat) {
2935       if (isUndefOrEqual(BitI1, NumElts))
2936         return false;
2937     } else {
2938       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2939         return false;
2940     }
2941   }
2942   return true;
2943 }
2944
2945 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2946   SmallVector<int, 8> M;
2947   N->getMask(M);
2948   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2949 }
2950
2951 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2952 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2953 /// <0, 0, 1, 1>
2954 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2955   int NumElems = VT.getVectorNumElements();
2956   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2957     return false;
2958
2959   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2960     int BitI  = Mask[i];
2961     int BitI1 = Mask[i+1];
2962     if (!isUndefOrEqual(BitI, j))
2963       return false;
2964     if (!isUndefOrEqual(BitI1, j))
2965       return false;
2966   }
2967   return true;
2968 }
2969
2970 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2971   SmallVector<int, 8> M;
2972   N->getMask(M);
2973   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2974 }
2975
2976 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2977 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2978 /// <2, 2, 3, 3>
2979 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2980   int NumElems = VT.getVectorNumElements();
2981   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2982     return false;
2983
2984   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2985     int BitI  = Mask[i];
2986     int BitI1 = Mask[i+1];
2987     if (!isUndefOrEqual(BitI, j))
2988       return false;
2989     if (!isUndefOrEqual(BitI1, j))
2990       return false;
2991   }
2992   return true;
2993 }
2994
2995 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2996   SmallVector<int, 8> M;
2997   N->getMask(M);
2998   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2999 }
3000
3001 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3002 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3003 /// MOVSD, and MOVD, i.e. setting the lowest element.
3004 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3005   if (VT.getVectorElementType().getSizeInBits() < 32)
3006     return false;
3007
3008   int NumElts = VT.getVectorNumElements();
3009
3010   if (!isUndefOrEqual(Mask[0], NumElts))
3011     return false;
3012
3013   for (int i = 1; i < NumElts; ++i)
3014     if (!isUndefOrEqual(Mask[i], i))
3015       return false;
3016
3017   return true;
3018 }
3019
3020 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3021   SmallVector<int, 8> M;
3022   N->getMask(M);
3023   return ::isMOVLMask(M, N->getValueType(0));
3024 }
3025
3026 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3027 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3028 /// element of vector 2 and the other elements to come from vector 1 in order.
3029 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3030                                bool V2IsSplat = false, bool V2IsUndef = false) {
3031   int NumOps = VT.getVectorNumElements();
3032   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3033     return false;
3034
3035   if (!isUndefOrEqual(Mask[0], 0))
3036     return false;
3037
3038   for (int i = 1; i < NumOps; ++i)
3039     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3040           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3041           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3042       return false;
3043
3044   return true;
3045 }
3046
3047 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3048                            bool V2IsUndef = false) {
3049   SmallVector<int, 8> M;
3050   N->getMask(M);
3051   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3052 }
3053
3054 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3055 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3056 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3057   if (N->getValueType(0).getVectorNumElements() != 4)
3058     return false;
3059
3060   // Expect 1, 1, 3, 3
3061   for (unsigned i = 0; i < 2; ++i) {
3062     int Elt = N->getMaskElt(i);
3063     if (Elt >= 0 && Elt != 1)
3064       return false;
3065   }
3066
3067   bool HasHi = false;
3068   for (unsigned i = 2; i < 4; ++i) {
3069     int Elt = N->getMaskElt(i);
3070     if (Elt >= 0 && Elt != 3)
3071       return false;
3072     if (Elt == 3)
3073       HasHi = true;
3074   }
3075   // Don't use movshdup if it can be done with a shufps.
3076   // FIXME: verify that matching u, u, 3, 3 is what we want.
3077   return HasHi;
3078 }
3079
3080 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3081 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3082 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3083   if (N->getValueType(0).getVectorNumElements() != 4)
3084     return false;
3085
3086   // Expect 0, 0, 2, 2
3087   for (unsigned i = 0; i < 2; ++i)
3088     if (N->getMaskElt(i) > 0)
3089       return false;
3090
3091   bool HasHi = false;
3092   for (unsigned i = 2; i < 4; ++i) {
3093     int Elt = N->getMaskElt(i);
3094     if (Elt >= 0 && Elt != 2)
3095       return false;
3096     if (Elt == 2)
3097       HasHi = true;
3098   }
3099   // Don't use movsldup if it can be done with a shufps.
3100   return HasHi;
3101 }
3102
3103 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3104 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3105 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3106   int e = N->getValueType(0).getVectorNumElements() / 2;
3107
3108   for (int i = 0; i < e; ++i)
3109     if (!isUndefOrEqual(N->getMaskElt(i), i))
3110       return false;
3111   for (int i = 0; i < e; ++i)
3112     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3113       return false;
3114   return true;
3115 }
3116
3117 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3118 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3119 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3120   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3121   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3122
3123   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3124   unsigned Mask = 0;
3125   for (int i = 0; i < NumOperands; ++i) {
3126     int Val = SVOp->getMaskElt(NumOperands-i-1);
3127     if (Val < 0) Val = 0;
3128     if (Val >= NumOperands) Val -= NumOperands;
3129     Mask |= Val;
3130     if (i != NumOperands - 1)
3131       Mask <<= Shift;
3132   }
3133   return Mask;
3134 }
3135
3136 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3137 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3138 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3139   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3140   unsigned Mask = 0;
3141   // 8 nodes, but we only care about the last 4.
3142   for (unsigned i = 7; i >= 4; --i) {
3143     int Val = SVOp->getMaskElt(i);
3144     if (Val >= 0)
3145       Mask |= (Val - 4);
3146     if (i != 4)
3147       Mask <<= 2;
3148   }
3149   return Mask;
3150 }
3151
3152 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3153 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3154 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3155   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3156   unsigned Mask = 0;
3157   // 8 nodes, but we only care about the first 4.
3158   for (int i = 3; i >= 0; --i) {
3159     int Val = SVOp->getMaskElt(i);
3160     if (Val >= 0)
3161       Mask |= Val;
3162     if (i != 0)
3163       Mask <<= 2;
3164   }
3165   return Mask;
3166 }
3167
3168 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3169 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3170 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3171   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3172   EVT VVT = N->getValueType(0);
3173   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3174   int Val = 0;
3175
3176   unsigned i, e;
3177   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3178     Val = SVOp->getMaskElt(i);
3179     if (Val >= 0)
3180       break;
3181   }
3182   return (Val - i) * EltSize;
3183 }
3184
3185 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3186 /// constant +0.0.
3187 bool X86::isZeroNode(SDValue Elt) {
3188   return ((isa<ConstantSDNode>(Elt) &&
3189            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3190           (isa<ConstantFPSDNode>(Elt) &&
3191            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3192 }
3193
3194 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3195 /// their permute mask.
3196 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3197                                     SelectionDAG &DAG) {
3198   EVT VT = SVOp->getValueType(0);
3199   unsigned NumElems = VT.getVectorNumElements();
3200   SmallVector<int, 8> MaskVec;
3201
3202   for (unsigned i = 0; i != NumElems; ++i) {
3203     int idx = SVOp->getMaskElt(i);
3204     if (idx < 0)
3205       MaskVec.push_back(idx);
3206     else if (idx < (int)NumElems)
3207       MaskVec.push_back(idx + NumElems);
3208     else
3209       MaskVec.push_back(idx - NumElems);
3210   }
3211   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3212                               SVOp->getOperand(0), &MaskVec[0]);
3213 }
3214
3215 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3216 /// the two vector operands have swapped position.
3217 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3218   unsigned NumElems = VT.getVectorNumElements();
3219   for (unsigned i = 0; i != NumElems; ++i) {
3220     int idx = Mask[i];
3221     if (idx < 0)
3222       continue;
3223     else if (idx < (int)NumElems)
3224       Mask[i] = idx + NumElems;
3225     else
3226       Mask[i] = idx - NumElems;
3227   }
3228 }
3229
3230 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3231 /// match movhlps. The lower half elements should come from upper half of
3232 /// V1 (and in order), and the upper half elements should come from the upper
3233 /// half of V2 (and in order).
3234 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3235   if (Op->getValueType(0).getVectorNumElements() != 4)
3236     return false;
3237   for (unsigned i = 0, e = 2; i != e; ++i)
3238     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3239       return false;
3240   for (unsigned i = 2; i != 4; ++i)
3241     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3242       return false;
3243   return true;
3244 }
3245
3246 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3247 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3248 /// required.
3249 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3250   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3251     return false;
3252   N = N->getOperand(0).getNode();
3253   if (!ISD::isNON_EXTLoad(N))
3254     return false;
3255   if (LD)
3256     *LD = cast<LoadSDNode>(N);
3257   return true;
3258 }
3259
3260 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3261 /// match movlp{s|d}. The lower half elements should come from lower half of
3262 /// V1 (and in order), and the upper half elements should come from the upper
3263 /// half of V2 (and in order). And since V1 will become the source of the
3264 /// MOVLP, it must be either a vector load or a scalar load to vector.
3265 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3266                                ShuffleVectorSDNode *Op) {
3267   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3268     return false;
3269   // Is V2 is a vector load, don't do this transformation. We will try to use
3270   // load folding shufps op.
3271   if (ISD::isNON_EXTLoad(V2))
3272     return false;
3273
3274   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3275
3276   if (NumElems != 2 && NumElems != 4)
3277     return false;
3278   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3279     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3280       return false;
3281   for (unsigned i = NumElems/2; i != NumElems; ++i)
3282     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3283       return false;
3284   return true;
3285 }
3286
3287 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3288 /// all the same.
3289 static bool isSplatVector(SDNode *N) {
3290   if (N->getOpcode() != ISD::BUILD_VECTOR)
3291     return false;
3292
3293   SDValue SplatValue = N->getOperand(0);
3294   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3295     if (N->getOperand(i) != SplatValue)
3296       return false;
3297   return true;
3298 }
3299
3300 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3301 /// to an zero vector.
3302 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3303 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3304   SDValue V1 = N->getOperand(0);
3305   SDValue V2 = N->getOperand(1);
3306   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3307   for (unsigned i = 0; i != NumElems; ++i) {
3308     int Idx = N->getMaskElt(i);
3309     if (Idx >= (int)NumElems) {
3310       unsigned Opc = V2.getOpcode();
3311       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3312         continue;
3313       if (Opc != ISD::BUILD_VECTOR ||
3314           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3315         return false;
3316     } else if (Idx >= 0) {
3317       unsigned Opc = V1.getOpcode();
3318       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3319         continue;
3320       if (Opc != ISD::BUILD_VECTOR ||
3321           !X86::isZeroNode(V1.getOperand(Idx)))
3322         return false;
3323     }
3324   }
3325   return true;
3326 }
3327
3328 /// getZeroVector - Returns a vector of specified type with all zero elements.
3329 ///
3330 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3331                              DebugLoc dl) {
3332   assert(VT.isVector() && "Expected a vector type");
3333
3334   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3335   // type.  This ensures they get CSE'd.
3336   SDValue Vec;
3337   if (VT.getSizeInBits() == 64) { // MMX
3338     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3339     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3340   } else if (HasSSE2) {  // SSE2
3341     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3342     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3343   } else { // SSE1
3344     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3345     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3346   }
3347   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3348 }
3349
3350 /// getOnesVector - Returns a vector of specified type with all bits set.
3351 ///
3352 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3353   assert(VT.isVector() && "Expected a vector type");
3354
3355   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3356   // type.  This ensures they get CSE'd.
3357   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3358   SDValue Vec;
3359   if (VT.getSizeInBits() == 64)  // MMX
3360     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3361   else                                              // SSE
3362     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3363   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3364 }
3365
3366
3367 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3368 /// that point to V2 points to its first element.
3369 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3370   EVT VT = SVOp->getValueType(0);
3371   unsigned NumElems = VT.getVectorNumElements();
3372
3373   bool Changed = false;
3374   SmallVector<int, 8> MaskVec;
3375   SVOp->getMask(MaskVec);
3376
3377   for (unsigned i = 0; i != NumElems; ++i) {
3378     if (MaskVec[i] > (int)NumElems) {
3379       MaskVec[i] = NumElems;
3380       Changed = true;
3381     }
3382   }
3383   if (Changed)
3384     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3385                                 SVOp->getOperand(1), &MaskVec[0]);
3386   return SDValue(SVOp, 0);
3387 }
3388
3389 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3390 /// operation of specified width.
3391 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3392                        SDValue V2) {
3393   unsigned NumElems = VT.getVectorNumElements();
3394   SmallVector<int, 8> Mask;
3395   Mask.push_back(NumElems);
3396   for (unsigned i = 1; i != NumElems; ++i)
3397     Mask.push_back(i);
3398   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3399 }
3400
3401 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3402 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3403                           SDValue V2) {
3404   unsigned NumElems = VT.getVectorNumElements();
3405   SmallVector<int, 8> Mask;
3406   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3407     Mask.push_back(i);
3408     Mask.push_back(i + NumElems);
3409   }
3410   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3411 }
3412
3413 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3414 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3415                           SDValue V2) {
3416   unsigned NumElems = VT.getVectorNumElements();
3417   unsigned Half = NumElems/2;
3418   SmallVector<int, 8> Mask;
3419   for (unsigned i = 0; i != Half; ++i) {
3420     Mask.push_back(i + Half);
3421     Mask.push_back(i + NumElems + Half);
3422   }
3423   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3424 }
3425
3426 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3427 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3428                             bool HasSSE2) {
3429   if (SV->getValueType(0).getVectorNumElements() <= 4)
3430     return SDValue(SV, 0);
3431
3432   EVT PVT = MVT::v4f32;
3433   EVT VT = SV->getValueType(0);
3434   DebugLoc dl = SV->getDebugLoc();
3435   SDValue V1 = SV->getOperand(0);
3436   int NumElems = VT.getVectorNumElements();
3437   int EltNo = SV->getSplatIndex();
3438
3439   // unpack elements to the correct location
3440   while (NumElems > 4) {
3441     if (EltNo < NumElems/2) {
3442       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3443     } else {
3444       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3445       EltNo -= NumElems/2;
3446     }
3447     NumElems >>= 1;
3448   }
3449
3450   // Perform the splat.
3451   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3452   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3453   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3454   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3455 }
3456
3457 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3458 /// vector of zero or undef vector.  This produces a shuffle where the low
3459 /// element of V2 is swizzled into the zero/undef vector, landing at element
3460 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3461 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3462                                              bool isZero, bool HasSSE2,
3463                                              SelectionDAG &DAG) {
3464   EVT VT = V2.getValueType();
3465   SDValue V1 = isZero
3466     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3467   unsigned NumElems = VT.getVectorNumElements();
3468   SmallVector<int, 16> MaskVec;
3469   for (unsigned i = 0; i != NumElems; ++i)
3470     // If this is the insertion idx, put the low elt of V2 here.
3471     MaskVec.push_back(i == Idx ? NumElems : i);
3472   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3473 }
3474
3475 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3476 /// a shuffle that is zero.
3477 static
3478 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3479                                   bool Low, SelectionDAG &DAG) {
3480   unsigned NumZeros = 0;
3481   for (int i = 0; i < NumElems; ++i) {
3482     unsigned Index = Low ? i : NumElems-i-1;
3483     int Idx = SVOp->getMaskElt(Index);
3484     if (Idx < 0) {
3485       ++NumZeros;
3486       continue;
3487     }
3488     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3489     if (Elt.getNode() && X86::isZeroNode(Elt))
3490       ++NumZeros;
3491     else
3492       break;
3493   }
3494   return NumZeros;
3495 }
3496
3497 /// isVectorShift - Returns true if the shuffle can be implemented as a
3498 /// logical left or right shift of a vector.
3499 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3500 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3501                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3502   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3503
3504   isLeft = true;
3505   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3506   if (!NumZeros) {
3507     isLeft = false;
3508     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3509     if (!NumZeros)
3510       return false;
3511   }
3512   bool SeenV1 = false;
3513   bool SeenV2 = false;
3514   for (unsigned i = NumZeros; i < NumElems; ++i) {
3515     unsigned Val = isLeft ? (i - NumZeros) : i;
3516     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3517     if (Idx_ < 0)
3518       continue;
3519     unsigned Idx = (unsigned) Idx_;
3520     if (Idx < NumElems)
3521       SeenV1 = true;
3522     else {
3523       Idx -= NumElems;
3524       SeenV2 = true;
3525     }
3526     if (Idx != Val)
3527       return false;
3528   }
3529   if (SeenV1 && SeenV2)
3530     return false;
3531
3532   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3533   ShAmt = NumZeros;
3534   return true;
3535 }
3536
3537
3538 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3539 ///
3540 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3541                                        unsigned NumNonZero, unsigned NumZero,
3542                                        SelectionDAG &DAG,
3543                                        const TargetLowering &TLI) {
3544   if (NumNonZero > 8)
3545     return SDValue();
3546
3547   DebugLoc dl = Op.getDebugLoc();
3548   SDValue V(0, 0);
3549   bool First = true;
3550   for (unsigned i = 0; i < 16; ++i) {
3551     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3552     if (ThisIsNonZero && First) {
3553       if (NumZero)
3554         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3555       else
3556         V = DAG.getUNDEF(MVT::v8i16);
3557       First = false;
3558     }
3559
3560     if ((i & 1) != 0) {
3561       SDValue ThisElt(0, 0), LastElt(0, 0);
3562       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3563       if (LastIsNonZero) {
3564         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3565                               MVT::i16, Op.getOperand(i-1));
3566       }
3567       if (ThisIsNonZero) {
3568         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3569         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3570                               ThisElt, DAG.getConstant(8, MVT::i8));
3571         if (LastIsNonZero)
3572           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3573       } else
3574         ThisElt = LastElt;
3575
3576       if (ThisElt.getNode())
3577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3578                         DAG.getIntPtrConstant(i/2));
3579     }
3580   }
3581
3582   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3583 }
3584
3585 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3586 ///
3587 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3588                                      unsigned NumNonZero, unsigned NumZero,
3589                                      SelectionDAG &DAG,
3590                                      const TargetLowering &TLI) {
3591   if (NumNonZero > 4)
3592     return SDValue();
3593
3594   DebugLoc dl = Op.getDebugLoc();
3595   SDValue V(0, 0);
3596   bool First = true;
3597   for (unsigned i = 0; i < 8; ++i) {
3598     bool isNonZero = (NonZeros & (1 << i)) != 0;
3599     if (isNonZero) {
3600       if (First) {
3601         if (NumZero)
3602           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3603         else
3604           V = DAG.getUNDEF(MVT::v8i16);
3605         First = false;
3606       }
3607       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3608                       MVT::v8i16, V, Op.getOperand(i),
3609                       DAG.getIntPtrConstant(i));
3610     }
3611   }
3612
3613   return V;
3614 }
3615
3616 /// getVShift - Return a vector logical shift node.
3617 ///
3618 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3619                          unsigned NumBits, SelectionDAG &DAG,
3620                          const TargetLowering &TLI, DebugLoc dl) {
3621   bool isMMX = VT.getSizeInBits() == 64;
3622   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3623   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3624   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3625   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3626                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3627                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3628 }
3629
3630 SDValue
3631 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3632                                           SelectionDAG &DAG) const {
3633
3634   // Check if the scalar load can be widened into a vector load. And if
3635   // the address is "base + cst" see if the cst can be "absorbed" into
3636   // the shuffle mask.
3637   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3638     SDValue Ptr = LD->getBasePtr();
3639     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3640       return SDValue();
3641     EVT PVT = LD->getValueType(0);
3642     if (PVT != MVT::i32 && PVT != MVT::f32)
3643       return SDValue();
3644
3645     int FI = -1;
3646     int64_t Offset = 0;
3647     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3648       FI = FINode->getIndex();
3649       Offset = 0;
3650     } else if (Ptr.getOpcode() == ISD::ADD &&
3651                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3652                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3653       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3654       Offset = Ptr.getConstantOperandVal(1);
3655       Ptr = Ptr.getOperand(0);
3656     } else {
3657       return SDValue();
3658     }
3659
3660     SDValue Chain = LD->getChain();
3661     // Make sure the stack object alignment is at least 16.
3662     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3663     if (DAG.InferPtrAlignment(Ptr) < 16) {
3664       if (MFI->isFixedObjectIndex(FI)) {
3665         // Can't change the alignment. FIXME: It's possible to compute
3666         // the exact stack offset and reference FI + adjust offset instead.
3667         // If someone *really* cares about this. That's the way to implement it.
3668         return SDValue();
3669       } else {
3670         MFI->setObjectAlignment(FI, 16);
3671       }
3672     }
3673
3674     // (Offset % 16) must be multiple of 4. Then address is then
3675     // Ptr + (Offset & ~15).
3676     if (Offset < 0)
3677       return SDValue();
3678     if ((Offset % 16) & 3)
3679       return SDValue();
3680     int64_t StartOffset = Offset & ~15;
3681     if (StartOffset)
3682       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3683                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3684
3685     int EltNo = (Offset - StartOffset) >> 2;
3686     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3687     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3688     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3689                              false, false, 0);
3690     // Canonicalize it to a v4i32 shuffle.
3691     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3692     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3693                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3694                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3695   }
3696
3697   return SDValue();
3698 }
3699
3700 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3701 /// vector of type 'VT', see if the elements can be replaced by a single large
3702 /// load which has the same value as a build_vector whose operands are 'elts'.
3703 ///
3704 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3705 ///
3706 /// FIXME: we'd also like to handle the case where the last elements are zero
3707 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3708 /// There's even a handy isZeroNode for that purpose.
3709 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3710                                         DebugLoc &dl, SelectionDAG &DAG) {
3711   EVT EltVT = VT.getVectorElementType();
3712   unsigned NumElems = Elts.size();
3713
3714   LoadSDNode *LDBase = NULL;
3715   unsigned LastLoadedElt = -1U;
3716
3717   // For each element in the initializer, see if we've found a load or an undef.
3718   // If we don't find an initial load element, or later load elements are
3719   // non-consecutive, bail out.
3720   for (unsigned i = 0; i < NumElems; ++i) {
3721     SDValue Elt = Elts[i];
3722
3723     if (!Elt.getNode() ||
3724         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3725       return SDValue();
3726     if (!LDBase) {
3727       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3728         return SDValue();
3729       LDBase = cast<LoadSDNode>(Elt.getNode());
3730       LastLoadedElt = i;
3731       continue;
3732     }
3733     if (Elt.getOpcode() == ISD::UNDEF)
3734       continue;
3735
3736     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3737     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3738       return SDValue();
3739     LastLoadedElt = i;
3740   }
3741
3742   // If we have found an entire vector of loads and undefs, then return a large
3743   // load of the entire vector width starting at the base pointer.  If we found
3744   // consecutive loads for the low half, generate a vzext_load node.
3745   if (LastLoadedElt == NumElems - 1) {
3746     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3747       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3748                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3749                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3750     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3751                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3752                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3753                        LDBase->getAlignment());
3754   } else if (NumElems == 4 && LastLoadedElt == 1) {
3755     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3756     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3757     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3758     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3759   }
3760   return SDValue();
3761 }
3762
3763 SDValue
3764 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3765   DebugLoc dl = Op.getDebugLoc();
3766   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3767   if (ISD::isBuildVectorAllZeros(Op.getNode())
3768       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3769     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3770     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3771     // eliminated on x86-32 hosts.
3772     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3773       return Op;
3774
3775     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3776       return getOnesVector(Op.getValueType(), DAG, dl);
3777     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3778   }
3779
3780   EVT VT = Op.getValueType();
3781   EVT ExtVT = VT.getVectorElementType();
3782   unsigned EVTBits = ExtVT.getSizeInBits();
3783
3784   unsigned NumElems = Op.getNumOperands();
3785   unsigned NumZero  = 0;
3786   unsigned NumNonZero = 0;
3787   unsigned NonZeros = 0;
3788   bool IsAllConstants = true;
3789   SmallSet<SDValue, 8> Values;
3790   for (unsigned i = 0; i < NumElems; ++i) {
3791     SDValue Elt = Op.getOperand(i);
3792     if (Elt.getOpcode() == ISD::UNDEF)
3793       continue;
3794     Values.insert(Elt);
3795     if (Elt.getOpcode() != ISD::Constant &&
3796         Elt.getOpcode() != ISD::ConstantFP)
3797       IsAllConstants = false;
3798     if (X86::isZeroNode(Elt))
3799       NumZero++;
3800     else {
3801       NonZeros |= (1 << i);
3802       NumNonZero++;
3803     }
3804   }
3805
3806   if (NumNonZero == 0) {
3807     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3808     return DAG.getUNDEF(VT);
3809   }
3810
3811   // Special case for single non-zero, non-undef, element.
3812   if (NumNonZero == 1) {
3813     unsigned Idx = CountTrailingZeros_32(NonZeros);
3814     SDValue Item = Op.getOperand(Idx);
3815
3816     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3817     // the value are obviously zero, truncate the value to i32 and do the
3818     // insertion that way.  Only do this if the value is non-constant or if the
3819     // value is a constant being inserted into element 0.  It is cheaper to do
3820     // a constant pool load than it is to do a movd + shuffle.
3821     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3822         (!IsAllConstants || Idx == 0)) {
3823       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3824         // Handle MMX and SSE both.
3825         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3826         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3827
3828         // Truncate the value (which may itself be a constant) to i32, and
3829         // convert it to a vector with movd (S2V+shuffle to zero extend).
3830         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3831         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3832         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3833                                            Subtarget->hasSSE2(), DAG);
3834
3835         // Now we have our 32-bit value zero extended in the low element of
3836         // a vector.  If Idx != 0, swizzle it into place.
3837         if (Idx != 0) {
3838           SmallVector<int, 4> Mask;
3839           Mask.push_back(Idx);
3840           for (unsigned i = 1; i != VecElts; ++i)
3841             Mask.push_back(i);
3842           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3843                                       DAG.getUNDEF(Item.getValueType()),
3844                                       &Mask[0]);
3845         }
3846         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3847       }
3848     }
3849
3850     // If we have a constant or non-constant insertion into the low element of
3851     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3852     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3853     // depending on what the source datatype is.
3854     if (Idx == 0) {
3855       if (NumZero == 0) {
3856         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3857       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3858           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3859         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3860         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3861         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3862                                            DAG);
3863       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3864         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3865         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3866         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3867         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3868                                            Subtarget->hasSSE2(), DAG);
3869         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3870       }
3871     }
3872
3873     // Is it a vector logical left shift?
3874     if (NumElems == 2 && Idx == 1 &&
3875         X86::isZeroNode(Op.getOperand(0)) &&
3876         !X86::isZeroNode(Op.getOperand(1))) {
3877       unsigned NumBits = VT.getSizeInBits();
3878       return getVShift(true, VT,
3879                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3880                                    VT, Op.getOperand(1)),
3881                        NumBits/2, DAG, *this, dl);
3882     }
3883
3884     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3885       return SDValue();
3886
3887     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3888     // is a non-constant being inserted into an element other than the low one,
3889     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3890     // movd/movss) to move this into the low element, then shuffle it into
3891     // place.
3892     if (EVTBits == 32) {
3893       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3894
3895       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3896       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3897                                          Subtarget->hasSSE2(), DAG);
3898       SmallVector<int, 8> MaskVec;
3899       for (unsigned i = 0; i < NumElems; i++)
3900         MaskVec.push_back(i == Idx ? 0 : 1);
3901       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3902     }
3903   }
3904
3905   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3906   if (Values.size() == 1) {
3907     if (EVTBits == 32) {
3908       // Instead of a shuffle like this:
3909       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3910       // Check if it's possible to issue this instead.
3911       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3912       unsigned Idx = CountTrailingZeros_32(NonZeros);
3913       SDValue Item = Op.getOperand(Idx);
3914       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3915         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3916     }
3917     return SDValue();
3918   }
3919
3920   // A vector full of immediates; various special cases are already
3921   // handled, so this is best done with a single constant-pool load.
3922   if (IsAllConstants)
3923     return SDValue();
3924
3925   // Let legalizer expand 2-wide build_vectors.
3926   if (EVTBits == 64) {
3927     if (NumNonZero == 1) {
3928       // One half is zero or undef.
3929       unsigned Idx = CountTrailingZeros_32(NonZeros);
3930       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3931                                  Op.getOperand(Idx));
3932       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3933                                          Subtarget->hasSSE2(), DAG);
3934     }
3935     return SDValue();
3936   }
3937
3938   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3939   if (EVTBits == 8 && NumElems == 16) {
3940     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3941                                         *this);
3942     if (V.getNode()) return V;
3943   }
3944
3945   if (EVTBits == 16 && NumElems == 8) {
3946     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3947                                         *this);
3948     if (V.getNode()) return V;
3949   }
3950
3951   // If element VT is == 32 bits, turn it into a number of shuffles.
3952   SmallVector<SDValue, 8> V;
3953   V.resize(NumElems);
3954   if (NumElems == 4 && NumZero > 0) {
3955     for (unsigned i = 0; i < 4; ++i) {
3956       bool isZero = !(NonZeros & (1 << i));
3957       if (isZero)
3958         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3959       else
3960         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3961     }
3962
3963     for (unsigned i = 0; i < 2; ++i) {
3964       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3965         default: break;
3966         case 0:
3967           V[i] = V[i*2];  // Must be a zero vector.
3968           break;
3969         case 1:
3970           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3971           break;
3972         case 2:
3973           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3974           break;
3975         case 3:
3976           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3977           break;
3978       }
3979     }
3980
3981     SmallVector<int, 8> MaskVec;
3982     bool Reverse = (NonZeros & 0x3) == 2;
3983     for (unsigned i = 0; i < 2; ++i)
3984       MaskVec.push_back(Reverse ? 1-i : i);
3985     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3986     for (unsigned i = 0; i < 2; ++i)
3987       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3988     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3989   }
3990
3991   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3992     // Check for a build vector of consecutive loads.
3993     for (unsigned i = 0; i < NumElems; ++i)
3994       V[i] = Op.getOperand(i);
3995
3996     // Check for elements which are consecutive loads.
3997     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3998     if (LD.getNode())
3999       return LD;
4000
4001     // For SSE 4.1, use inserts into undef.
4002     if (getSubtarget()->hasSSE41()) {
4003       V[0] = DAG.getUNDEF(VT);
4004       for (unsigned i = 0; i < NumElems; ++i)
4005         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4006           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4007                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4008       return V[0];
4009     }
4010
4011     // Otherwise, expand into a number of unpckl*
4012     // e.g. for v4f32
4013     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4014     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4015     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4016     for (unsigned i = 0; i < NumElems; ++i)
4017       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4018     NumElems >>= 1;
4019     while (NumElems != 0) {
4020       for (unsigned i = 0; i < NumElems; ++i)
4021         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4022       NumElems >>= 1;
4023     }
4024     return V[0];
4025   }
4026   return SDValue();
4027 }
4028
4029 SDValue
4030 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4031   // We support concatenate two MMX registers and place them in a MMX
4032   // register.  This is better than doing a stack convert.
4033   DebugLoc dl = Op.getDebugLoc();
4034   EVT ResVT = Op.getValueType();
4035   assert(Op.getNumOperands() == 2);
4036   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4037          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4038   int Mask[2];
4039   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4040   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4041   InVec = Op.getOperand(1);
4042   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4043     unsigned NumElts = ResVT.getVectorNumElements();
4044     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4045     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4046                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4047   } else {
4048     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4049     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4050     Mask[0] = 0; Mask[1] = 2;
4051     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4052   }
4053   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4054 }
4055
4056 // v8i16 shuffles - Prefer shuffles in the following order:
4057 // 1. [all]   pshuflw, pshufhw, optional move
4058 // 2. [ssse3] 1 x pshufb
4059 // 3. [ssse3] 2 x pshufb + 1 x por
4060 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4061 static
4062 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4063                                  SelectionDAG &DAG,
4064                                  const X86TargetLowering &TLI) {
4065   SDValue V1 = SVOp->getOperand(0);
4066   SDValue V2 = SVOp->getOperand(1);
4067   DebugLoc dl = SVOp->getDebugLoc();
4068   SmallVector<int, 8> MaskVals;
4069
4070   // Determine if more than 1 of the words in each of the low and high quadwords
4071   // of the result come from the same quadword of one of the two inputs.  Undef
4072   // mask values count as coming from any quadword, for better codegen.
4073   SmallVector<unsigned, 4> LoQuad(4);
4074   SmallVector<unsigned, 4> HiQuad(4);
4075   BitVector InputQuads(4);
4076   for (unsigned i = 0; i < 8; ++i) {
4077     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4078     int EltIdx = SVOp->getMaskElt(i);
4079     MaskVals.push_back(EltIdx);
4080     if (EltIdx < 0) {
4081       ++Quad[0];
4082       ++Quad[1];
4083       ++Quad[2];
4084       ++Quad[3];
4085       continue;
4086     }
4087     ++Quad[EltIdx / 4];
4088     InputQuads.set(EltIdx / 4);
4089   }
4090
4091   int BestLoQuad = -1;
4092   unsigned MaxQuad = 1;
4093   for (unsigned i = 0; i < 4; ++i) {
4094     if (LoQuad[i] > MaxQuad) {
4095       BestLoQuad = i;
4096       MaxQuad = LoQuad[i];
4097     }
4098   }
4099
4100   int BestHiQuad = -1;
4101   MaxQuad = 1;
4102   for (unsigned i = 0; i < 4; ++i) {
4103     if (HiQuad[i] > MaxQuad) {
4104       BestHiQuad = i;
4105       MaxQuad = HiQuad[i];
4106     }
4107   }
4108
4109   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4110   // of the two input vectors, shuffle them into one input vector so only a
4111   // single pshufb instruction is necessary. If There are more than 2 input
4112   // quads, disable the next transformation since it does not help SSSE3.
4113   bool V1Used = InputQuads[0] || InputQuads[1];
4114   bool V2Used = InputQuads[2] || InputQuads[3];
4115   if (TLI.getSubtarget()->hasSSSE3()) {
4116     if (InputQuads.count() == 2 && V1Used && V2Used) {
4117       BestLoQuad = InputQuads.find_first();
4118       BestHiQuad = InputQuads.find_next(BestLoQuad);
4119     }
4120     if (InputQuads.count() > 2) {
4121       BestLoQuad = -1;
4122       BestHiQuad = -1;
4123     }
4124   }
4125
4126   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4127   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4128   // words from all 4 input quadwords.
4129   SDValue NewV;
4130   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4131     SmallVector<int, 8> MaskV;
4132     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4133     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4134     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4135                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4136                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4137     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4138
4139     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4140     // source words for the shuffle, to aid later transformations.
4141     bool AllWordsInNewV = true;
4142     bool InOrder[2] = { true, true };
4143     for (unsigned i = 0; i != 8; ++i) {
4144       int idx = MaskVals[i];
4145       if (idx != (int)i)
4146         InOrder[i/4] = false;
4147       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4148         continue;
4149       AllWordsInNewV = false;
4150       break;
4151     }
4152
4153     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4154     if (AllWordsInNewV) {
4155       for (int i = 0; i != 8; ++i) {
4156         int idx = MaskVals[i];
4157         if (idx < 0)
4158           continue;
4159         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4160         if ((idx != i) && idx < 4)
4161           pshufhw = false;
4162         if ((idx != i) && idx > 3)
4163           pshuflw = false;
4164       }
4165       V1 = NewV;
4166       V2Used = false;
4167       BestLoQuad = 0;
4168       BestHiQuad = 1;
4169     }
4170
4171     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4172     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4173     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4174       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4175                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4176     }
4177   }
4178
4179   // If we have SSSE3, and all words of the result are from 1 input vector,
4180   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4181   // is present, fall back to case 4.
4182   if (TLI.getSubtarget()->hasSSSE3()) {
4183     SmallVector<SDValue,16> pshufbMask;
4184
4185     // If we have elements from both input vectors, set the high bit of the
4186     // shuffle mask element to zero out elements that come from V2 in the V1
4187     // mask, and elements that come from V1 in the V2 mask, so that the two
4188     // results can be OR'd together.
4189     bool TwoInputs = V1Used && V2Used;
4190     for (unsigned i = 0; i != 8; ++i) {
4191       int EltIdx = MaskVals[i] * 2;
4192       if (TwoInputs && (EltIdx >= 16)) {
4193         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4194         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4195         continue;
4196       }
4197       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4198       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4199     }
4200     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4201     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4202                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4203                                  MVT::v16i8, &pshufbMask[0], 16));
4204     if (!TwoInputs)
4205       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4206
4207     // Calculate the shuffle mask for the second input, shuffle it, and
4208     // OR it with the first shuffled input.
4209     pshufbMask.clear();
4210     for (unsigned i = 0; i != 8; ++i) {
4211       int EltIdx = MaskVals[i] * 2;
4212       if (EltIdx < 16) {
4213         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4214         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4215         continue;
4216       }
4217       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4218       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4219     }
4220     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4221     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4222                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4223                                  MVT::v16i8, &pshufbMask[0], 16));
4224     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4225     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4226   }
4227
4228   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4229   // and update MaskVals with new element order.
4230   BitVector InOrder(8);
4231   if (BestLoQuad >= 0) {
4232     SmallVector<int, 8> MaskV;
4233     for (int i = 0; i != 4; ++i) {
4234       int idx = MaskVals[i];
4235       if (idx < 0) {
4236         MaskV.push_back(-1);
4237         InOrder.set(i);
4238       } else if ((idx / 4) == BestLoQuad) {
4239         MaskV.push_back(idx & 3);
4240         InOrder.set(i);
4241       } else {
4242         MaskV.push_back(-1);
4243       }
4244     }
4245     for (unsigned i = 4; i != 8; ++i)
4246       MaskV.push_back(i);
4247     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4248                                 &MaskV[0]);
4249   }
4250
4251   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4252   // and update MaskVals with the new element order.
4253   if (BestHiQuad >= 0) {
4254     SmallVector<int, 8> MaskV;
4255     for (unsigned i = 0; i != 4; ++i)
4256       MaskV.push_back(i);
4257     for (unsigned i = 4; i != 8; ++i) {
4258       int idx = MaskVals[i];
4259       if (idx < 0) {
4260         MaskV.push_back(-1);
4261         InOrder.set(i);
4262       } else if ((idx / 4) == BestHiQuad) {
4263         MaskV.push_back((idx & 3) + 4);
4264         InOrder.set(i);
4265       } else {
4266         MaskV.push_back(-1);
4267       }
4268     }
4269     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4270                                 &MaskV[0]);
4271   }
4272
4273   // In case BestHi & BestLo were both -1, which means each quadword has a word
4274   // from each of the four input quadwords, calculate the InOrder bitvector now
4275   // before falling through to the insert/extract cleanup.
4276   if (BestLoQuad == -1 && BestHiQuad == -1) {
4277     NewV = V1;
4278     for (int i = 0; i != 8; ++i)
4279       if (MaskVals[i] < 0 || MaskVals[i] == i)
4280         InOrder.set(i);
4281   }
4282
4283   // The other elements are put in the right place using pextrw and pinsrw.
4284   for (unsigned i = 0; i != 8; ++i) {
4285     if (InOrder[i])
4286       continue;
4287     int EltIdx = MaskVals[i];
4288     if (EltIdx < 0)
4289       continue;
4290     SDValue ExtOp = (EltIdx < 8)
4291     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4292                   DAG.getIntPtrConstant(EltIdx))
4293     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4294                   DAG.getIntPtrConstant(EltIdx - 8));
4295     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4296                        DAG.getIntPtrConstant(i));
4297   }
4298   return NewV;
4299 }
4300
4301 // v16i8 shuffles - Prefer shuffles in the following order:
4302 // 1. [ssse3] 1 x pshufb
4303 // 2. [ssse3] 2 x pshufb + 1 x por
4304 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4305 static
4306 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4307                                  SelectionDAG &DAG,
4308                                  const X86TargetLowering &TLI) {
4309   SDValue V1 = SVOp->getOperand(0);
4310   SDValue V2 = SVOp->getOperand(1);
4311   DebugLoc dl = SVOp->getDebugLoc();
4312   SmallVector<int, 16> MaskVals;
4313   SVOp->getMask(MaskVals);
4314
4315   // If we have SSSE3, case 1 is generated when all result bytes come from
4316   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4317   // present, fall back to case 3.
4318   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4319   bool V1Only = true;
4320   bool V2Only = true;
4321   for (unsigned i = 0; i < 16; ++i) {
4322     int EltIdx = MaskVals[i];
4323     if (EltIdx < 0)
4324       continue;
4325     if (EltIdx < 16)
4326       V2Only = false;
4327     else
4328       V1Only = false;
4329   }
4330
4331   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4332   if (TLI.getSubtarget()->hasSSSE3()) {
4333     SmallVector<SDValue,16> pshufbMask;
4334
4335     // If all result elements are from one input vector, then only translate
4336     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4337     //
4338     // Otherwise, we have elements from both input vectors, and must zero out
4339     // elements that come from V2 in the first mask, and V1 in the second mask
4340     // so that we can OR them together.
4341     bool TwoInputs = !(V1Only || V2Only);
4342     for (unsigned i = 0; i != 16; ++i) {
4343       int EltIdx = MaskVals[i];
4344       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4345         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4346         continue;
4347       }
4348       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4349     }
4350     // If all the elements are from V2, assign it to V1 and return after
4351     // building the first pshufb.
4352     if (V2Only)
4353       V1 = V2;
4354     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4355                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4356                                  MVT::v16i8, &pshufbMask[0], 16));
4357     if (!TwoInputs)
4358       return V1;
4359
4360     // Calculate the shuffle mask for the second input, shuffle it, and
4361     // OR it with the first shuffled input.
4362     pshufbMask.clear();
4363     for (unsigned i = 0; i != 16; ++i) {
4364       int EltIdx = MaskVals[i];
4365       if (EltIdx < 16) {
4366         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4367         continue;
4368       }
4369       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4370     }
4371     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4372                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4373                                  MVT::v16i8, &pshufbMask[0], 16));
4374     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4375   }
4376
4377   // No SSSE3 - Calculate in place words and then fix all out of place words
4378   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4379   // the 16 different words that comprise the two doublequadword input vectors.
4380   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4381   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4382   SDValue NewV = V2Only ? V2 : V1;
4383   for (int i = 0; i != 8; ++i) {
4384     int Elt0 = MaskVals[i*2];
4385     int Elt1 = MaskVals[i*2+1];
4386
4387     // This word of the result is all undef, skip it.
4388     if (Elt0 < 0 && Elt1 < 0)
4389       continue;
4390
4391     // This word of the result is already in the correct place, skip it.
4392     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4393       continue;
4394     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4395       continue;
4396
4397     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4398     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4399     SDValue InsElt;
4400
4401     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4402     // using a single extract together, load it and store it.
4403     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4404       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4405                            DAG.getIntPtrConstant(Elt1 / 2));
4406       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4407                         DAG.getIntPtrConstant(i));
4408       continue;
4409     }
4410
4411     // If Elt1 is defined, extract it from the appropriate source.  If the
4412     // source byte is not also odd, shift the extracted word left 8 bits
4413     // otherwise clear the bottom 8 bits if we need to do an or.
4414     if (Elt1 >= 0) {
4415       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4416                            DAG.getIntPtrConstant(Elt1 / 2));
4417       if ((Elt1 & 1) == 0)
4418         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4419                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4420       else if (Elt0 >= 0)
4421         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4422                              DAG.getConstant(0xFF00, MVT::i16));
4423     }
4424     // If Elt0 is defined, extract it from the appropriate source.  If the
4425     // source byte is not also even, shift the extracted word right 8 bits. If
4426     // Elt1 was also defined, OR the extracted values together before
4427     // inserting them in the result.
4428     if (Elt0 >= 0) {
4429       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4430                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4431       if ((Elt0 & 1) != 0)
4432         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4433                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4434       else if (Elt1 >= 0)
4435         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4436                              DAG.getConstant(0x00FF, MVT::i16));
4437       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4438                          : InsElt0;
4439     }
4440     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4441                        DAG.getIntPtrConstant(i));
4442   }
4443   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4444 }
4445
4446 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4447 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4448 /// done when every pair / quad of shuffle mask elements point to elements in
4449 /// the right sequence. e.g.
4450 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4451 static
4452 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4453                                  SelectionDAG &DAG,
4454                                  const TargetLowering &TLI, DebugLoc dl) {
4455   EVT VT = SVOp->getValueType(0);
4456   SDValue V1 = SVOp->getOperand(0);
4457   SDValue V2 = SVOp->getOperand(1);
4458   unsigned NumElems = VT.getVectorNumElements();
4459   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4460   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4461   EVT NewVT = MaskVT;
4462   switch (VT.getSimpleVT().SimpleTy) {
4463   default: assert(false && "Unexpected!");
4464   case MVT::v4f32: NewVT = MVT::v2f64; break;
4465   case MVT::v4i32: NewVT = MVT::v2i64; break;
4466   case MVT::v8i16: NewVT = MVT::v4i32; break;
4467   case MVT::v16i8: NewVT = MVT::v4i32; break;
4468   }
4469
4470   if (NewWidth == 2) {
4471     if (VT.isInteger())
4472       NewVT = MVT::v2i64;
4473     else
4474       NewVT = MVT::v2f64;
4475   }
4476   int Scale = NumElems / NewWidth;
4477   SmallVector<int, 8> MaskVec;
4478   for (unsigned i = 0; i < NumElems; i += Scale) {
4479     int StartIdx = -1;
4480     for (int j = 0; j < Scale; ++j) {
4481       int EltIdx = SVOp->getMaskElt(i+j);
4482       if (EltIdx < 0)
4483         continue;
4484       if (StartIdx == -1)
4485         StartIdx = EltIdx - (EltIdx % Scale);
4486       if (EltIdx != StartIdx + j)
4487         return SDValue();
4488     }
4489     if (StartIdx == -1)
4490       MaskVec.push_back(-1);
4491     else
4492       MaskVec.push_back(StartIdx / Scale);
4493   }
4494
4495   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4496   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4497   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4498 }
4499
4500 /// getVZextMovL - Return a zero-extending vector move low node.
4501 ///
4502 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4503                             SDValue SrcOp, SelectionDAG &DAG,
4504                             const X86Subtarget *Subtarget, DebugLoc dl) {
4505   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4506     LoadSDNode *LD = NULL;
4507     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4508       LD = dyn_cast<LoadSDNode>(SrcOp);
4509     if (!LD) {
4510       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4511       // instead.
4512       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4513       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4514           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4515           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4516           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4517         // PR2108
4518         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4519         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4520                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4521                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4522                                                    OpVT,
4523                                                    SrcOp.getOperand(0)
4524                                                           .getOperand(0))));
4525       }
4526     }
4527   }
4528
4529   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4530                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4531                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4532                                              OpVT, SrcOp)));
4533 }
4534
4535 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4536 /// shuffles.
4537 static SDValue
4538 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4539   SDValue V1 = SVOp->getOperand(0);
4540   SDValue V2 = SVOp->getOperand(1);
4541   DebugLoc dl = SVOp->getDebugLoc();
4542   EVT VT = SVOp->getValueType(0);
4543
4544   SmallVector<std::pair<int, int>, 8> Locs;
4545   Locs.resize(4);
4546   SmallVector<int, 8> Mask1(4U, -1);
4547   SmallVector<int, 8> PermMask;
4548   SVOp->getMask(PermMask);
4549
4550   unsigned NumHi = 0;
4551   unsigned NumLo = 0;
4552   for (unsigned i = 0; i != 4; ++i) {
4553     int Idx = PermMask[i];
4554     if (Idx < 0) {
4555       Locs[i] = std::make_pair(-1, -1);
4556     } else {
4557       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4558       if (Idx < 4) {
4559         Locs[i] = std::make_pair(0, NumLo);
4560         Mask1[NumLo] = Idx;
4561         NumLo++;
4562       } else {
4563         Locs[i] = std::make_pair(1, NumHi);
4564         if (2+NumHi < 4)
4565           Mask1[2+NumHi] = Idx;
4566         NumHi++;
4567       }
4568     }
4569   }
4570
4571   if (NumLo <= 2 && NumHi <= 2) {
4572     // If no more than two elements come from either vector. This can be
4573     // implemented with two shuffles. First shuffle gather the elements.
4574     // The second shuffle, which takes the first shuffle as both of its
4575     // vector operands, put the elements into the right order.
4576     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4577
4578     SmallVector<int, 8> Mask2(4U, -1);
4579
4580     for (unsigned i = 0; i != 4; ++i) {
4581       if (Locs[i].first == -1)
4582         continue;
4583       else {
4584         unsigned Idx = (i < 2) ? 0 : 4;
4585         Idx += Locs[i].first * 2 + Locs[i].second;
4586         Mask2[i] = Idx;
4587       }
4588     }
4589
4590     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4591   } else if (NumLo == 3 || NumHi == 3) {
4592     // Otherwise, we must have three elements from one vector, call it X, and
4593     // one element from the other, call it Y.  First, use a shufps to build an
4594     // intermediate vector with the one element from Y and the element from X
4595     // that will be in the same half in the final destination (the indexes don't
4596     // matter). Then, use a shufps to build the final vector, taking the half
4597     // containing the element from Y from the intermediate, and the other half
4598     // from X.
4599     if (NumHi == 3) {
4600       // Normalize it so the 3 elements come from V1.
4601       CommuteVectorShuffleMask(PermMask, VT);
4602       std::swap(V1, V2);
4603     }
4604
4605     // Find the element from V2.
4606     unsigned HiIndex;
4607     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4608       int Val = PermMask[HiIndex];
4609       if (Val < 0)
4610         continue;
4611       if (Val >= 4)
4612         break;
4613     }
4614
4615     Mask1[0] = PermMask[HiIndex];
4616     Mask1[1] = -1;
4617     Mask1[2] = PermMask[HiIndex^1];
4618     Mask1[3] = -1;
4619     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4620
4621     if (HiIndex >= 2) {
4622       Mask1[0] = PermMask[0];
4623       Mask1[1] = PermMask[1];
4624       Mask1[2] = HiIndex & 1 ? 6 : 4;
4625       Mask1[3] = HiIndex & 1 ? 4 : 6;
4626       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4627     } else {
4628       Mask1[0] = HiIndex & 1 ? 2 : 0;
4629       Mask1[1] = HiIndex & 1 ? 0 : 2;
4630       Mask1[2] = PermMask[2];
4631       Mask1[3] = PermMask[3];
4632       if (Mask1[2] >= 0)
4633         Mask1[2] += 4;
4634       if (Mask1[3] >= 0)
4635         Mask1[3] += 4;
4636       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4637     }
4638   }
4639
4640   // Break it into (shuffle shuffle_hi, shuffle_lo).
4641   Locs.clear();
4642   SmallVector<int,8> LoMask(4U, -1);
4643   SmallVector<int,8> HiMask(4U, -1);
4644
4645   SmallVector<int,8> *MaskPtr = &LoMask;
4646   unsigned MaskIdx = 0;
4647   unsigned LoIdx = 0;
4648   unsigned HiIdx = 2;
4649   for (unsigned i = 0; i != 4; ++i) {
4650     if (i == 2) {
4651       MaskPtr = &HiMask;
4652       MaskIdx = 1;
4653       LoIdx = 0;
4654       HiIdx = 2;
4655     }
4656     int Idx = PermMask[i];
4657     if (Idx < 0) {
4658       Locs[i] = std::make_pair(-1, -1);
4659     } else if (Idx < 4) {
4660       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4661       (*MaskPtr)[LoIdx] = Idx;
4662       LoIdx++;
4663     } else {
4664       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4665       (*MaskPtr)[HiIdx] = Idx;
4666       HiIdx++;
4667     }
4668   }
4669
4670   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4671   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4672   SmallVector<int, 8> MaskOps;
4673   for (unsigned i = 0; i != 4; ++i) {
4674     if (Locs[i].first == -1) {
4675       MaskOps.push_back(-1);
4676     } else {
4677       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4678       MaskOps.push_back(Idx);
4679     }
4680   }
4681   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4682 }
4683
4684 SDValue
4685 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4686   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4687   SDValue V1 = Op.getOperand(0);
4688   SDValue V2 = Op.getOperand(1);
4689   EVT VT = Op.getValueType();
4690   DebugLoc dl = Op.getDebugLoc();
4691   unsigned NumElems = VT.getVectorNumElements();
4692   bool isMMX = VT.getSizeInBits() == 64;
4693   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4694   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4695   bool V1IsSplat = false;
4696   bool V2IsSplat = false;
4697
4698   if (isZeroShuffle(SVOp))
4699     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4700
4701   // Promote splats to v4f32.
4702   if (SVOp->isSplat()) {
4703     if (isMMX || NumElems < 4)
4704       return Op;
4705     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4706   }
4707
4708   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4709   // do it!
4710   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4711     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4712     if (NewOp.getNode())
4713       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4714                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4715   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4716     // FIXME: Figure out a cleaner way to do this.
4717     // Try to make use of movq to zero out the top part.
4718     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4719       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4720       if (NewOp.getNode()) {
4721         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4722           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4723                               DAG, Subtarget, dl);
4724       }
4725     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4726       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4727       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4728         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4729                             DAG, Subtarget, dl);
4730     }
4731   }
4732
4733   if (X86::isPSHUFDMask(SVOp))
4734     return Op;
4735
4736   // Check if this can be converted into a logical shift.
4737   bool isLeft = false;
4738   unsigned ShAmt = 0;
4739   SDValue ShVal;
4740   bool isShift = getSubtarget()->hasSSE2() &&
4741     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4742   if (isShift && ShVal.hasOneUse()) {
4743     // If the shifted value has multiple uses, it may be cheaper to use
4744     // v_set0 + movlhps or movhlps, etc.
4745     EVT EltVT = VT.getVectorElementType();
4746     ShAmt *= EltVT.getSizeInBits();
4747     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4748   }
4749
4750   if (X86::isMOVLMask(SVOp)) {
4751     if (V1IsUndef)
4752       return V2;
4753     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4754       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4755     if (!isMMX)
4756       return Op;
4757   }
4758
4759   // FIXME: fold these into legal mask.
4760   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4761                  X86::isMOVSLDUPMask(SVOp) ||
4762                  X86::isMOVHLPSMask(SVOp) ||
4763                  X86::isMOVLHPSMask(SVOp) ||
4764                  X86::isMOVLPMask(SVOp)))
4765     return Op;
4766
4767   if (ShouldXformToMOVHLPS(SVOp) ||
4768       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4769     return CommuteVectorShuffle(SVOp, DAG);
4770
4771   if (isShift) {
4772     // No better options. Use a vshl / vsrl.
4773     EVT EltVT = VT.getVectorElementType();
4774     ShAmt *= EltVT.getSizeInBits();
4775     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4776   }
4777
4778   bool Commuted = false;
4779   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4780   // 1,1,1,1 -> v8i16 though.
4781   V1IsSplat = isSplatVector(V1.getNode());
4782   V2IsSplat = isSplatVector(V2.getNode());
4783
4784   // Canonicalize the splat or undef, if present, to be on the RHS.
4785   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4786     Op = CommuteVectorShuffle(SVOp, DAG);
4787     SVOp = cast<ShuffleVectorSDNode>(Op);
4788     V1 = SVOp->getOperand(0);
4789     V2 = SVOp->getOperand(1);
4790     std::swap(V1IsSplat, V2IsSplat);
4791     std::swap(V1IsUndef, V2IsUndef);
4792     Commuted = true;
4793   }
4794
4795   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4796     // Shuffling low element of v1 into undef, just return v1.
4797     if (V2IsUndef)
4798       return V1;
4799     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4800     // the instruction selector will not match, so get a canonical MOVL with
4801     // swapped operands to undo the commute.
4802     return getMOVL(DAG, dl, VT, V2, V1);
4803   }
4804
4805   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4806       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4807       X86::isUNPCKLMask(SVOp) ||
4808       X86::isUNPCKHMask(SVOp))
4809     return Op;
4810
4811   if (V2IsSplat) {
4812     // Normalize mask so all entries that point to V2 points to its first
4813     // element then try to match unpck{h|l} again. If match, return a
4814     // new vector_shuffle with the corrected mask.
4815     SDValue NewMask = NormalizeMask(SVOp, DAG);
4816     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4817     if (NSVOp != SVOp) {
4818       if (X86::isUNPCKLMask(NSVOp, true)) {
4819         return NewMask;
4820       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4821         return NewMask;
4822       }
4823     }
4824   }
4825
4826   if (Commuted) {
4827     // Commute is back and try unpck* again.
4828     // FIXME: this seems wrong.
4829     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4830     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4831     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4832         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4833         X86::isUNPCKLMask(NewSVOp) ||
4834         X86::isUNPCKHMask(NewSVOp))
4835       return NewOp;
4836   }
4837
4838   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4839
4840   // Normalize the node to match x86 shuffle ops if needed
4841   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4842     return CommuteVectorShuffle(SVOp, DAG);
4843
4844   // Check for legal shuffle and return?
4845   SmallVector<int, 16> PermMask;
4846   SVOp->getMask(PermMask);
4847   if (isShuffleMaskLegal(PermMask, VT))
4848     return Op;
4849
4850   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4851   if (VT == MVT::v8i16) {
4852     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4853     if (NewOp.getNode())
4854       return NewOp;
4855   }
4856
4857   if (VT == MVT::v16i8) {
4858     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4859     if (NewOp.getNode())
4860       return NewOp;
4861   }
4862
4863   // Handle all 4 wide cases with a number of shuffles except for MMX.
4864   if (NumElems == 4 && !isMMX)
4865     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4866
4867   return SDValue();
4868 }
4869
4870 SDValue
4871 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4872                                                 SelectionDAG &DAG) const {
4873   EVT VT = Op.getValueType();
4874   DebugLoc dl = Op.getDebugLoc();
4875   if (VT.getSizeInBits() == 8) {
4876     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4877                                     Op.getOperand(0), Op.getOperand(1));
4878     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4879                                     DAG.getValueType(VT));
4880     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4881   } else if (VT.getSizeInBits() == 16) {
4882     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4883     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4884     if (Idx == 0)
4885       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4886                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4887                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4888                                                  MVT::v4i32,
4889                                                  Op.getOperand(0)),
4890                                      Op.getOperand(1)));
4891     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4892                                     Op.getOperand(0), Op.getOperand(1));
4893     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4894                                     DAG.getValueType(VT));
4895     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4896   } else if (VT == MVT::f32) {
4897     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4898     // the result back to FR32 register. It's only worth matching if the
4899     // result has a single use which is a store or a bitcast to i32.  And in
4900     // the case of a store, it's not worth it if the index is a constant 0,
4901     // because a MOVSSmr can be used instead, which is smaller and faster.
4902     if (!Op.hasOneUse())
4903       return SDValue();
4904     SDNode *User = *Op.getNode()->use_begin();
4905     if ((User->getOpcode() != ISD::STORE ||
4906          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4907           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4908         (User->getOpcode() != ISD::BIT_CONVERT ||
4909          User->getValueType(0) != MVT::i32))
4910       return SDValue();
4911     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4912                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4913                                               Op.getOperand(0)),
4914                                               Op.getOperand(1));
4915     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4916   } else if (VT == MVT::i32) {
4917     // ExtractPS works with constant index.
4918     if (isa<ConstantSDNode>(Op.getOperand(1)))
4919       return Op;
4920   }
4921   return SDValue();
4922 }
4923
4924
4925 SDValue
4926 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4927                                            SelectionDAG &DAG) const {
4928   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4929     return SDValue();
4930
4931   if (Subtarget->hasSSE41()) {
4932     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4933     if (Res.getNode())
4934       return Res;
4935   }
4936
4937   EVT VT = Op.getValueType();
4938   DebugLoc dl = Op.getDebugLoc();
4939   // TODO: handle v16i8.
4940   if (VT.getSizeInBits() == 16) {
4941     SDValue Vec = Op.getOperand(0);
4942     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4943     if (Idx == 0)
4944       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4945                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4946                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4947                                                  MVT::v4i32, Vec),
4948                                      Op.getOperand(1)));
4949     // Transform it so it match pextrw which produces a 32-bit result.
4950     EVT EltVT = MVT::i32;
4951     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4952                                     Op.getOperand(0), Op.getOperand(1));
4953     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4954                                     DAG.getValueType(VT));
4955     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4956   } else if (VT.getSizeInBits() == 32) {
4957     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4958     if (Idx == 0)
4959       return Op;
4960
4961     // SHUFPS the element to the lowest double word, then movss.
4962     int Mask[4] = { Idx, -1, -1, -1 };
4963     EVT VVT = Op.getOperand(0).getValueType();
4964     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4965                                        DAG.getUNDEF(VVT), Mask);
4966     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4967                        DAG.getIntPtrConstant(0));
4968   } else if (VT.getSizeInBits() == 64) {
4969     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4970     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4971     //        to match extract_elt for f64.
4972     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4973     if (Idx == 0)
4974       return Op;
4975
4976     // UNPCKHPD the element to the lowest double word, then movsd.
4977     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4978     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4979     int Mask[2] = { 1, -1 };
4980     EVT VVT = Op.getOperand(0).getValueType();
4981     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4982                                        DAG.getUNDEF(VVT), Mask);
4983     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4984                        DAG.getIntPtrConstant(0));
4985   }
4986
4987   return SDValue();
4988 }
4989
4990 SDValue
4991 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4992                                                SelectionDAG &DAG) const {
4993   EVT VT = Op.getValueType();
4994   EVT EltVT = VT.getVectorElementType();
4995   DebugLoc dl = Op.getDebugLoc();
4996
4997   SDValue N0 = Op.getOperand(0);
4998   SDValue N1 = Op.getOperand(1);
4999   SDValue N2 = Op.getOperand(2);
5000
5001   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5002       isa<ConstantSDNode>(N2)) {
5003     unsigned Opc;
5004     if (VT == MVT::v8i16)
5005       Opc = X86ISD::PINSRW;
5006     else if (VT == MVT::v4i16)
5007       Opc = X86ISD::MMX_PINSRW;
5008     else if (VT == MVT::v16i8)
5009       Opc = X86ISD::PINSRB;
5010     else
5011       Opc = X86ISD::PINSRB;
5012
5013     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5014     // argument.
5015     if (N1.getValueType() != MVT::i32)
5016       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5017     if (N2.getValueType() != MVT::i32)
5018       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5019     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5020   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5021     // Bits [7:6] of the constant are the source select.  This will always be
5022     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5023     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5024     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5025     // Bits [5:4] of the constant are the destination select.  This is the
5026     //  value of the incoming immediate.
5027     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5028     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5029     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5030     // Create this as a scalar to vector..
5031     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5032     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5033   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5034     // PINSR* works with constant index.
5035     return Op;
5036   }
5037   return SDValue();
5038 }
5039
5040 SDValue
5041 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5042   EVT VT = Op.getValueType();
5043   EVT EltVT = VT.getVectorElementType();
5044
5045   if (Subtarget->hasSSE41())
5046     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5047
5048   if (EltVT == MVT::i8)
5049     return SDValue();
5050
5051   DebugLoc dl = Op.getDebugLoc();
5052   SDValue N0 = Op.getOperand(0);
5053   SDValue N1 = Op.getOperand(1);
5054   SDValue N2 = Op.getOperand(2);
5055
5056   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5057     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5058     // as its second argument.
5059     if (N1.getValueType() != MVT::i32)
5060       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5061     if (N2.getValueType() != MVT::i32)
5062       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5063     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5064                        dl, VT, N0, N1, N2);
5065   }
5066   return SDValue();
5067 }
5068
5069 SDValue
5070 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5071   DebugLoc dl = Op.getDebugLoc();
5072   if (Op.getValueType() == MVT::v2f32)
5073     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5074                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5075                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5076                                                Op.getOperand(0))));
5077
5078   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5079     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5080
5081   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5082   EVT VT = MVT::v2i32;
5083   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5084   default: break;
5085   case MVT::v16i8:
5086   case MVT::v8i16:
5087     VT = MVT::v4i32;
5088     break;
5089   }
5090   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5091                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5092 }
5093
5094 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5095 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5096 // one of the above mentioned nodes. It has to be wrapped because otherwise
5097 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5098 // be used to form addressing mode. These wrapped nodes will be selected
5099 // into MOV32ri.
5100 SDValue
5101 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5102   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5103
5104   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5105   // global base reg.
5106   unsigned char OpFlag = 0;
5107   unsigned WrapperKind = X86ISD::Wrapper;
5108   CodeModel::Model M = getTargetMachine().getCodeModel();
5109
5110   if (Subtarget->isPICStyleRIPRel() &&
5111       (M == CodeModel::Small || M == CodeModel::Kernel))
5112     WrapperKind = X86ISD::WrapperRIP;
5113   else if (Subtarget->isPICStyleGOT())
5114     OpFlag = X86II::MO_GOTOFF;
5115   else if (Subtarget->isPICStyleStubPIC())
5116     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5117
5118   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5119                                              CP->getAlignment(),
5120                                              CP->getOffset(), OpFlag);
5121   DebugLoc DL = CP->getDebugLoc();
5122   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5123   // With PIC, the address is actually $g + Offset.
5124   if (OpFlag) {
5125     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5126                          DAG.getNode(X86ISD::GlobalBaseReg,
5127                                      DebugLoc(), getPointerTy()),
5128                          Result);
5129   }
5130
5131   return Result;
5132 }
5133
5134 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5135   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5136
5137   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5138   // global base reg.
5139   unsigned char OpFlag = 0;
5140   unsigned WrapperKind = X86ISD::Wrapper;
5141   CodeModel::Model M = getTargetMachine().getCodeModel();
5142
5143   if (Subtarget->isPICStyleRIPRel() &&
5144       (M == CodeModel::Small || M == CodeModel::Kernel))
5145     WrapperKind = X86ISD::WrapperRIP;
5146   else if (Subtarget->isPICStyleGOT())
5147     OpFlag = X86II::MO_GOTOFF;
5148   else if (Subtarget->isPICStyleStubPIC())
5149     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5150
5151   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5152                                           OpFlag);
5153   DebugLoc DL = JT->getDebugLoc();
5154   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5155
5156   // With PIC, the address is actually $g + Offset.
5157   if (OpFlag) {
5158     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5159                          DAG.getNode(X86ISD::GlobalBaseReg,
5160                                      DebugLoc(), getPointerTy()),
5161                          Result);
5162   }
5163
5164   return Result;
5165 }
5166
5167 SDValue
5168 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5169   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5170
5171   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5172   // global base reg.
5173   unsigned char OpFlag = 0;
5174   unsigned WrapperKind = X86ISD::Wrapper;
5175   CodeModel::Model M = getTargetMachine().getCodeModel();
5176
5177   if (Subtarget->isPICStyleRIPRel() &&
5178       (M == CodeModel::Small || M == CodeModel::Kernel))
5179     WrapperKind = X86ISD::WrapperRIP;
5180   else if (Subtarget->isPICStyleGOT())
5181     OpFlag = X86II::MO_GOTOFF;
5182   else if (Subtarget->isPICStyleStubPIC())
5183     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5184
5185   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5186
5187   DebugLoc DL = Op.getDebugLoc();
5188   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5189
5190
5191   // With PIC, the address is actually $g + Offset.
5192   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5193       !Subtarget->is64Bit()) {
5194     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5195                          DAG.getNode(X86ISD::GlobalBaseReg,
5196                                      DebugLoc(), getPointerTy()),
5197                          Result);
5198   }
5199
5200   return Result;
5201 }
5202
5203 SDValue
5204 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5205   // Create the TargetBlockAddressAddress node.
5206   unsigned char OpFlags =
5207     Subtarget->ClassifyBlockAddressReference();
5208   CodeModel::Model M = getTargetMachine().getCodeModel();
5209   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5210   DebugLoc dl = Op.getDebugLoc();
5211   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5212                                        /*isTarget=*/true, OpFlags);
5213
5214   if (Subtarget->isPICStyleRIPRel() &&
5215       (M == CodeModel::Small || M == CodeModel::Kernel))
5216     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5217   else
5218     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5219
5220   // With PIC, the address is actually $g + Offset.
5221   if (isGlobalRelativeToPICBase(OpFlags)) {
5222     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5223                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5224                          Result);
5225   }
5226
5227   return Result;
5228 }
5229
5230 SDValue
5231 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5232                                       int64_t Offset,
5233                                       SelectionDAG &DAG) const {
5234   // Create the TargetGlobalAddress node, folding in the constant
5235   // offset if it is legal.
5236   unsigned char OpFlags =
5237     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5238   CodeModel::Model M = getTargetMachine().getCodeModel();
5239   SDValue Result;
5240   if (OpFlags == X86II::MO_NO_FLAG &&
5241       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5242     // A direct static reference to a global.
5243     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5244     Offset = 0;
5245   } else {
5246     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5247   }
5248
5249   if (Subtarget->isPICStyleRIPRel() &&
5250       (M == CodeModel::Small || M == CodeModel::Kernel))
5251     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5252   else
5253     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5254
5255   // With PIC, the address is actually $g + Offset.
5256   if (isGlobalRelativeToPICBase(OpFlags)) {
5257     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5258                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5259                          Result);
5260   }
5261
5262   // For globals that require a load from a stub to get the address, emit the
5263   // load.
5264   if (isGlobalStubReference(OpFlags))
5265     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5266                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5267
5268   // If there was a non-zero offset that we didn't fold, create an explicit
5269   // addition for it.
5270   if (Offset != 0)
5271     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5272                          DAG.getConstant(Offset, getPointerTy()));
5273
5274   return Result;
5275 }
5276
5277 SDValue
5278 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5279   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5280   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5281   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5282 }
5283
5284 static SDValue
5285 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5286            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5287            unsigned char OperandFlags) {
5288   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5289   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5290   DebugLoc dl = GA->getDebugLoc();
5291   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5292                                            GA->getValueType(0),
5293                                            GA->getOffset(),
5294                                            OperandFlags);
5295   if (InFlag) {
5296     SDValue Ops[] = { Chain,  TGA, *InFlag };
5297     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5298   } else {
5299     SDValue Ops[]  = { Chain, TGA };
5300     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5301   }
5302
5303   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5304   MFI->setAdjustsStack(true);
5305
5306   SDValue Flag = Chain.getValue(1);
5307   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5308 }
5309
5310 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5311 static SDValue
5312 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5313                                 const EVT PtrVT) {
5314   SDValue InFlag;
5315   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5316   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5317                                      DAG.getNode(X86ISD::GlobalBaseReg,
5318                                                  DebugLoc(), PtrVT), InFlag);
5319   InFlag = Chain.getValue(1);
5320
5321   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5322 }
5323
5324 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5325 static SDValue
5326 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5327                                 const EVT PtrVT) {
5328   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5329                     X86::RAX, X86II::MO_TLSGD);
5330 }
5331
5332 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5333 // "local exec" model.
5334 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5335                                    const EVT PtrVT, TLSModel::Model model,
5336                                    bool is64Bit) {
5337   DebugLoc dl = GA->getDebugLoc();
5338   // Get the Thread Pointer
5339   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5340                              DebugLoc(), PtrVT,
5341                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5342                                              MVT::i32));
5343
5344   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5345                                       NULL, 0, false, false, 0);
5346
5347   unsigned char OperandFlags = 0;
5348   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5349   // initialexec.
5350   unsigned WrapperKind = X86ISD::Wrapper;
5351   if (model == TLSModel::LocalExec) {
5352     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5353   } else if (is64Bit) {
5354     assert(model == TLSModel::InitialExec);
5355     OperandFlags = X86II::MO_GOTTPOFF;
5356     WrapperKind = X86ISD::WrapperRIP;
5357   } else {
5358     assert(model == TLSModel::InitialExec);
5359     OperandFlags = X86II::MO_INDNTPOFF;
5360   }
5361
5362   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5363   // exec)
5364   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5365                                            GA->getOffset(), OperandFlags);
5366   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5367
5368   if (model == TLSModel::InitialExec)
5369     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5370                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5371
5372   // The address of the thread local variable is the add of the thread
5373   // pointer with the offset of the variable.
5374   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5375 }
5376
5377 SDValue
5378 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5379
5380   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5381   const GlobalValue *GV = GA->getGlobal();
5382
5383   if (Subtarget->isTargetELF()) {
5384     // TODO: implement the "local dynamic" model
5385     // TODO: implement the "initial exec"model for pic executables
5386
5387     // If GV is an alias then use the aliasee for determining
5388     // thread-localness.
5389     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5390       GV = GA->resolveAliasedGlobal(false);
5391
5392     TLSModel::Model model
5393       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5394
5395     switch (model) {
5396       case TLSModel::GeneralDynamic:
5397       case TLSModel::LocalDynamic: // not implemented
5398         if (Subtarget->is64Bit())
5399           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5400         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5401
5402       case TLSModel::InitialExec:
5403       case TLSModel::LocalExec:
5404         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5405                                    Subtarget->is64Bit());
5406     }
5407   } else if (Subtarget->isTargetDarwin()) {
5408     // Darwin only has one model of TLS.  Lower to that.
5409     unsigned char OpFlag = 0;
5410     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5411                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5412
5413     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5414     // global base reg.
5415     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5416                   !Subtarget->is64Bit();
5417     if (PIC32)
5418       OpFlag = X86II::MO_TLVP_PIC_BASE;
5419     else
5420       OpFlag = X86II::MO_TLVP;
5421
5422     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(),
5423                                                 getPointerTy(),
5424                                                 GA->getOffset(), OpFlag);
5425
5426     DebugLoc DL = Op.getDebugLoc();
5427     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5428
5429     // With PIC32, the address is actually $g + Offset.
5430     if (PIC32)
5431       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5432                            DAG.getNode(X86ISD::GlobalBaseReg,
5433                                        DebugLoc(), getPointerTy()),
5434                            Offset);
5435
5436     // Lowering the machine isd will make sure everything is in the right
5437     // location.
5438     SDValue Args[] = { Offset };
5439     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5440
5441     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5442     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5443     MFI->setAdjustsStack(true);
5444
5445     // And our return value (tls address) is in the standard call return value
5446     // location.
5447     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5448     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5449   }
5450
5451   assert(false &&
5452          "TLS not implemented for this target.");
5453
5454   llvm_unreachable("Unreachable");
5455   return SDValue();
5456 }
5457
5458
5459 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5460 /// take a 2 x i32 value to shift plus a shift amount.
5461 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5462   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5463   EVT VT = Op.getValueType();
5464   unsigned VTBits = VT.getSizeInBits();
5465   DebugLoc dl = Op.getDebugLoc();
5466   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5467   SDValue ShOpLo = Op.getOperand(0);
5468   SDValue ShOpHi = Op.getOperand(1);
5469   SDValue ShAmt  = Op.getOperand(2);
5470   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5471                                      DAG.getConstant(VTBits - 1, MVT::i8))
5472                        : DAG.getConstant(0, VT);
5473
5474   SDValue Tmp2, Tmp3;
5475   if (Op.getOpcode() == ISD::SHL_PARTS) {
5476     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5477     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5478   } else {
5479     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5480     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5481   }
5482
5483   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5484                                 DAG.getConstant(VTBits, MVT::i8));
5485   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5486                              AndNode, DAG.getConstant(0, MVT::i8));
5487
5488   SDValue Hi, Lo;
5489   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5490   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5491   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5492
5493   if (Op.getOpcode() == ISD::SHL_PARTS) {
5494     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5495     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5496   } else {
5497     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5498     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5499   }
5500
5501   SDValue Ops[2] = { Lo, Hi };
5502   return DAG.getMergeValues(Ops, 2, dl);
5503 }
5504
5505 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5506                                            SelectionDAG &DAG) const {
5507   EVT SrcVT = Op.getOperand(0).getValueType();
5508
5509   if (SrcVT.isVector()) {
5510     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5511       return Op;
5512     }
5513     return SDValue();
5514   }
5515
5516   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5517          "Unknown SINT_TO_FP to lower!");
5518
5519   // These are really Legal; return the operand so the caller accepts it as
5520   // Legal.
5521   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5522     return Op;
5523   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5524       Subtarget->is64Bit()) {
5525     return Op;
5526   }
5527
5528   DebugLoc dl = Op.getDebugLoc();
5529   unsigned Size = SrcVT.getSizeInBits()/8;
5530   MachineFunction &MF = DAG.getMachineFunction();
5531   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5532   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5533   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5534                                StackSlot,
5535                                PseudoSourceValue::getFixedStack(SSFI), 0,
5536                                false, false, 0);
5537   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5538 }
5539
5540 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5541                                      SDValue StackSlot,
5542                                      SelectionDAG &DAG) const {
5543   // Build the FILD
5544   DebugLoc dl = Op.getDebugLoc();
5545   SDVTList Tys;
5546   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5547   if (useSSE)
5548     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5549   else
5550     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5551   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5552   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5553                                Tys, Ops, array_lengthof(Ops));
5554
5555   if (useSSE) {
5556     Chain = Result.getValue(1);
5557     SDValue InFlag = Result.getValue(2);
5558
5559     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5560     // shouldn't be necessary except that RFP cannot be live across
5561     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5562     MachineFunction &MF = DAG.getMachineFunction();
5563     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5564     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5565     Tys = DAG.getVTList(MVT::Other);
5566     SDValue Ops[] = {
5567       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5568     };
5569     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5570     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5571                          PseudoSourceValue::getFixedStack(SSFI), 0,
5572                          false, false, 0);
5573   }
5574
5575   return Result;
5576 }
5577
5578 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5579 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5580                                                SelectionDAG &DAG) const {
5581   // This algorithm is not obvious. Here it is in C code, more or less:
5582   /*
5583     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5584       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5585       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5586
5587       // Copy ints to xmm registers.
5588       __m128i xh = _mm_cvtsi32_si128( hi );
5589       __m128i xl = _mm_cvtsi32_si128( lo );
5590
5591       // Combine into low half of a single xmm register.
5592       __m128i x = _mm_unpacklo_epi32( xh, xl );
5593       __m128d d;
5594       double sd;
5595
5596       // Merge in appropriate exponents to give the integer bits the right
5597       // magnitude.
5598       x = _mm_unpacklo_epi32( x, exp );
5599
5600       // Subtract away the biases to deal with the IEEE-754 double precision
5601       // implicit 1.
5602       d = _mm_sub_pd( (__m128d) x, bias );
5603
5604       // All conversions up to here are exact. The correctly rounded result is
5605       // calculated using the current rounding mode using the following
5606       // horizontal add.
5607       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5608       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5609                                 // store doesn't really need to be here (except
5610                                 // maybe to zero the other double)
5611       return sd;
5612     }
5613   */
5614
5615   DebugLoc dl = Op.getDebugLoc();
5616   LLVMContext *Context = DAG.getContext();
5617
5618   // Build some magic constants.
5619   std::vector<Constant*> CV0;
5620   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5621   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5622   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5623   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5624   Constant *C0 = ConstantVector::get(CV0);
5625   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5626
5627   std::vector<Constant*> CV1;
5628   CV1.push_back(
5629     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5630   CV1.push_back(
5631     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5632   Constant *C1 = ConstantVector::get(CV1);
5633   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5634
5635   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5636                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5637                                         Op.getOperand(0),
5638                                         DAG.getIntPtrConstant(1)));
5639   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5640                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5641                                         Op.getOperand(0),
5642                                         DAG.getIntPtrConstant(0)));
5643   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5644   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5645                               PseudoSourceValue::getConstantPool(), 0,
5646                               false, false, 16);
5647   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5648   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5649   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5650                               PseudoSourceValue::getConstantPool(), 0,
5651                               false, false, 16);
5652   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5653
5654   // Add the halves; easiest way is to swap them into another reg first.
5655   int ShufMask[2] = { 1, -1 };
5656   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5657                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5658   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5659   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5660                      DAG.getIntPtrConstant(0));
5661 }
5662
5663 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5664 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5665                                                SelectionDAG &DAG) const {
5666   DebugLoc dl = Op.getDebugLoc();
5667   // FP constant to bias correct the final result.
5668   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5669                                    MVT::f64);
5670
5671   // Load the 32-bit value into an XMM register.
5672   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5673                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5674                                          Op.getOperand(0),
5675                                          DAG.getIntPtrConstant(0)));
5676
5677   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5678                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5679                      DAG.getIntPtrConstant(0));
5680
5681   // Or the load with the bias.
5682   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5683                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5684                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5685                                                    MVT::v2f64, Load)),
5686                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5687                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5688                                                    MVT::v2f64, Bias)));
5689   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5690                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5691                    DAG.getIntPtrConstant(0));
5692
5693   // Subtract the bias.
5694   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5695
5696   // Handle final rounding.
5697   EVT DestVT = Op.getValueType();
5698
5699   if (DestVT.bitsLT(MVT::f64)) {
5700     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5701                        DAG.getIntPtrConstant(0));
5702   } else if (DestVT.bitsGT(MVT::f64)) {
5703     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5704   }
5705
5706   // Handle final rounding.
5707   return Sub;
5708 }
5709
5710 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5711                                            SelectionDAG &DAG) const {
5712   SDValue N0 = Op.getOperand(0);
5713   DebugLoc dl = Op.getDebugLoc();
5714
5715   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5716   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5717   // the optimization here.
5718   if (DAG.SignBitIsZero(N0))
5719     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5720
5721   EVT SrcVT = N0.getValueType();
5722   EVT DstVT = Op.getValueType();
5723   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5724     return LowerUINT_TO_FP_i64(Op, DAG);
5725   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5726     return LowerUINT_TO_FP_i32(Op, DAG);
5727
5728   // Make a 64-bit buffer, and use it to build an FILD.
5729   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5730   if (SrcVT == MVT::i32) {
5731     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5732     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5733                                      getPointerTy(), StackSlot, WordOff);
5734     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5735                                   StackSlot, NULL, 0, false, false, 0);
5736     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5737                                   OffsetSlot, NULL, 0, false, false, 0);
5738     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5739     return Fild;
5740   }
5741
5742   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5743   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5744                                 StackSlot, NULL, 0, false, false, 0);
5745   // For i64 source, we need to add the appropriate power of 2 if the input
5746   // was negative.  This is the same as the optimization in
5747   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5748   // we must be careful to do the computation in x87 extended precision, not
5749   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5750   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5751   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5752   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5753
5754   APInt FF(32, 0x5F800000ULL);
5755
5756   // Check whether the sign bit is set.
5757   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5758                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5759                                  ISD::SETLT);
5760
5761   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5762   SDValue FudgePtr = DAG.getConstantPool(
5763                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5764                                          getPointerTy());
5765
5766   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5767   SDValue Zero = DAG.getIntPtrConstant(0);
5768   SDValue Four = DAG.getIntPtrConstant(4);
5769   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5770                                Zero, Four);
5771   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5772
5773   // Load the value out, extending it from f32 to f80.
5774   // FIXME: Avoid the extend by constructing the right constant pool?
5775   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5776                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5777                                  0, MVT::f32, false, false, 4);
5778   // Extend everything to 80 bits to force it to be done on x87.
5779   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5780   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5781 }
5782
5783 std::pair<SDValue,SDValue> X86TargetLowering::
5784 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5785   DebugLoc dl = Op.getDebugLoc();
5786
5787   EVT DstTy = Op.getValueType();
5788
5789   if (!IsSigned) {
5790     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5791     DstTy = MVT::i64;
5792   }
5793
5794   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5795          DstTy.getSimpleVT() >= MVT::i16 &&
5796          "Unknown FP_TO_SINT to lower!");
5797
5798   // These are really Legal.
5799   if (DstTy == MVT::i32 &&
5800       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5801     return std::make_pair(SDValue(), SDValue());
5802   if (Subtarget->is64Bit() &&
5803       DstTy == MVT::i64 &&
5804       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5805     return std::make_pair(SDValue(), SDValue());
5806
5807   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5808   // stack slot.
5809   MachineFunction &MF = DAG.getMachineFunction();
5810   unsigned MemSize = DstTy.getSizeInBits()/8;
5811   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5812   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5813
5814   unsigned Opc;
5815   switch (DstTy.getSimpleVT().SimpleTy) {
5816   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5817   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5818   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5819   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5820   }
5821
5822   SDValue Chain = DAG.getEntryNode();
5823   SDValue Value = Op.getOperand(0);
5824   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5825     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5826     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5827                          PseudoSourceValue::getFixedStack(SSFI), 0,
5828                          false, false, 0);
5829     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5830     SDValue Ops[] = {
5831       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5832     };
5833     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5834     Chain = Value.getValue(1);
5835     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5836     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5837   }
5838
5839   // Build the FP_TO_INT*_IN_MEM
5840   SDValue Ops[] = { Chain, Value, StackSlot };
5841   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5842
5843   return std::make_pair(FIST, StackSlot);
5844 }
5845
5846 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5847                                            SelectionDAG &DAG) const {
5848   if (Op.getValueType().isVector()) {
5849     if (Op.getValueType() == MVT::v2i32 &&
5850         Op.getOperand(0).getValueType() == MVT::v2f64) {
5851       return Op;
5852     }
5853     return SDValue();
5854   }
5855
5856   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5857   SDValue FIST = Vals.first, StackSlot = Vals.second;
5858   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5859   if (FIST.getNode() == 0) return Op;
5860
5861   // Load the result.
5862   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5863                      FIST, StackSlot, NULL, 0, false, false, 0);
5864 }
5865
5866 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5867                                            SelectionDAG &DAG) const {
5868   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5869   SDValue FIST = Vals.first, StackSlot = Vals.second;
5870   assert(FIST.getNode() && "Unexpected failure");
5871
5872   // Load the result.
5873   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5874                      FIST, StackSlot, NULL, 0, false, false, 0);
5875 }
5876
5877 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5878                                      SelectionDAG &DAG) const {
5879   LLVMContext *Context = DAG.getContext();
5880   DebugLoc dl = Op.getDebugLoc();
5881   EVT VT = Op.getValueType();
5882   EVT EltVT = VT;
5883   if (VT.isVector())
5884     EltVT = VT.getVectorElementType();
5885   std::vector<Constant*> CV;
5886   if (EltVT == MVT::f64) {
5887     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5888     CV.push_back(C);
5889     CV.push_back(C);
5890   } else {
5891     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5892     CV.push_back(C);
5893     CV.push_back(C);
5894     CV.push_back(C);
5895     CV.push_back(C);
5896   }
5897   Constant *C = ConstantVector::get(CV);
5898   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5899   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5900                              PseudoSourceValue::getConstantPool(), 0,
5901                              false, false, 16);
5902   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5903 }
5904
5905 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5906   LLVMContext *Context = DAG.getContext();
5907   DebugLoc dl = Op.getDebugLoc();
5908   EVT VT = Op.getValueType();
5909   EVT EltVT = VT;
5910   if (VT.isVector())
5911     EltVT = VT.getVectorElementType();
5912   std::vector<Constant*> CV;
5913   if (EltVT == MVT::f64) {
5914     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5915     CV.push_back(C);
5916     CV.push_back(C);
5917   } else {
5918     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5919     CV.push_back(C);
5920     CV.push_back(C);
5921     CV.push_back(C);
5922     CV.push_back(C);
5923   }
5924   Constant *C = ConstantVector::get(CV);
5925   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5926   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5927                              PseudoSourceValue::getConstantPool(), 0,
5928                              false, false, 16);
5929   if (VT.isVector()) {
5930     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5931                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5932                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5933                                 Op.getOperand(0)),
5934                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5935   } else {
5936     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5937   }
5938 }
5939
5940 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5941   LLVMContext *Context = DAG.getContext();
5942   SDValue Op0 = Op.getOperand(0);
5943   SDValue Op1 = Op.getOperand(1);
5944   DebugLoc dl = Op.getDebugLoc();
5945   EVT VT = Op.getValueType();
5946   EVT SrcVT = Op1.getValueType();
5947
5948   // If second operand is smaller, extend it first.
5949   if (SrcVT.bitsLT(VT)) {
5950     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5951     SrcVT = VT;
5952   }
5953   // And if it is bigger, shrink it first.
5954   if (SrcVT.bitsGT(VT)) {
5955     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5956     SrcVT = VT;
5957   }
5958
5959   // At this point the operands and the result should have the same
5960   // type, and that won't be f80 since that is not custom lowered.
5961
5962   // First get the sign bit of second operand.
5963   std::vector<Constant*> CV;
5964   if (SrcVT == MVT::f64) {
5965     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5966     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5967   } else {
5968     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5969     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5970     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5971     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5972   }
5973   Constant *C = ConstantVector::get(CV);
5974   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5975   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5976                               PseudoSourceValue::getConstantPool(), 0,
5977                               false, false, 16);
5978   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5979
5980   // Shift sign bit right or left if the two operands have different types.
5981   if (SrcVT.bitsGT(VT)) {
5982     // Op0 is MVT::f32, Op1 is MVT::f64.
5983     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5984     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5985                           DAG.getConstant(32, MVT::i32));
5986     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5987     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5988                           DAG.getIntPtrConstant(0));
5989   }
5990
5991   // Clear first operand sign bit.
5992   CV.clear();
5993   if (VT == MVT::f64) {
5994     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5995     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5996   } else {
5997     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5998     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5999     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6000     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6001   }
6002   C = ConstantVector::get(CV);
6003   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6004   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6005                               PseudoSourceValue::getConstantPool(), 0,
6006                               false, false, 16);
6007   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6008
6009   // Or the value with the sign bit.
6010   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6011 }
6012
6013 /// Emit nodes that will be selected as "test Op0,Op0", or something
6014 /// equivalent.
6015 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6016                                     SelectionDAG &DAG) const {
6017   DebugLoc dl = Op.getDebugLoc();
6018
6019   // CF and OF aren't always set the way we want. Determine which
6020   // of these we need.
6021   bool NeedCF = false;
6022   bool NeedOF = false;
6023   switch (X86CC) {
6024   default: break;
6025   case X86::COND_A: case X86::COND_AE:
6026   case X86::COND_B: case X86::COND_BE:
6027     NeedCF = true;
6028     break;
6029   case X86::COND_G: case X86::COND_GE:
6030   case X86::COND_L: case X86::COND_LE:
6031   case X86::COND_O: case X86::COND_NO:
6032     NeedOF = true;
6033     break;
6034   }
6035
6036   // See if we can use the EFLAGS value from the operand instead of
6037   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6038   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6039   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6040     // Emit a CMP with 0, which is the TEST pattern.
6041     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6042                        DAG.getConstant(0, Op.getValueType()));
6043
6044   unsigned Opcode = 0;
6045   unsigned NumOperands = 0;
6046   switch (Op.getNode()->getOpcode()) {
6047   case ISD::ADD:
6048     // Due to an isel shortcoming, be conservative if this add is likely to be
6049     // selected as part of a load-modify-store instruction. When the root node
6050     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6051     // uses of other nodes in the match, such as the ADD in this case. This
6052     // leads to the ADD being left around and reselected, with the result being
6053     // two adds in the output.  Alas, even if none our users are stores, that
6054     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6055     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6056     // climbing the DAG back to the root, and it doesn't seem to be worth the
6057     // effort.
6058     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6059            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6060       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6061         goto default_case;
6062
6063     if (ConstantSDNode *C =
6064         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6065       // An add of one will be selected as an INC.
6066       if (C->getAPIntValue() == 1) {
6067         Opcode = X86ISD::INC;
6068         NumOperands = 1;
6069         break;
6070       }
6071
6072       // An add of negative one (subtract of one) will be selected as a DEC.
6073       if (C->getAPIntValue().isAllOnesValue()) {
6074         Opcode = X86ISD::DEC;
6075         NumOperands = 1;
6076         break;
6077       }
6078     }
6079
6080     // Otherwise use a regular EFLAGS-setting add.
6081     Opcode = X86ISD::ADD;
6082     NumOperands = 2;
6083     break;
6084   case ISD::AND: {
6085     // If the primary and result isn't used, don't bother using X86ISD::AND,
6086     // because a TEST instruction will be better.
6087     bool NonFlagUse = false;
6088     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6089            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6090       SDNode *User = *UI;
6091       unsigned UOpNo = UI.getOperandNo();
6092       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6093         // Look pass truncate.
6094         UOpNo = User->use_begin().getOperandNo();
6095         User = *User->use_begin();
6096       }
6097
6098       if (User->getOpcode() != ISD::BRCOND &&
6099           User->getOpcode() != ISD::SETCC &&
6100           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6101         NonFlagUse = true;
6102         break;
6103       }
6104     }
6105
6106     if (!NonFlagUse)
6107       break;
6108   }
6109     // FALL THROUGH
6110   case ISD::SUB:
6111   case ISD::OR:
6112   case ISD::XOR:
6113     // Due to the ISEL shortcoming noted above, be conservative if this op is
6114     // likely to be selected as part of a load-modify-store instruction.
6115     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6116            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6117       if (UI->getOpcode() == ISD::STORE)
6118         goto default_case;
6119
6120     // Otherwise use a regular EFLAGS-setting instruction.
6121     switch (Op.getNode()->getOpcode()) {
6122     default: llvm_unreachable("unexpected operator!");
6123     case ISD::SUB: Opcode = X86ISD::SUB; break;
6124     case ISD::OR:  Opcode = X86ISD::OR;  break;
6125     case ISD::XOR: Opcode = X86ISD::XOR; break;
6126     case ISD::AND: Opcode = X86ISD::AND; break;
6127     }
6128
6129     NumOperands = 2;
6130     break;
6131   case X86ISD::ADD:
6132   case X86ISD::SUB:
6133   case X86ISD::INC:
6134   case X86ISD::DEC:
6135   case X86ISD::OR:
6136   case X86ISD::XOR:
6137   case X86ISD::AND:
6138     return SDValue(Op.getNode(), 1);
6139   default:
6140   default_case:
6141     break;
6142   }
6143
6144   if (Opcode == 0)
6145     // Emit a CMP with 0, which is the TEST pattern.
6146     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6147                        DAG.getConstant(0, Op.getValueType()));
6148
6149   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6150   SmallVector<SDValue, 4> Ops;
6151   for (unsigned i = 0; i != NumOperands; ++i)
6152     Ops.push_back(Op.getOperand(i));
6153
6154   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6155   DAG.ReplaceAllUsesWith(Op, New);
6156   return SDValue(New.getNode(), 1);
6157 }
6158
6159 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6160 /// equivalent.
6161 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6162                                    SelectionDAG &DAG) const {
6163   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6164     if (C->getAPIntValue() == 0)
6165       return EmitTest(Op0, X86CC, DAG);
6166
6167   DebugLoc dl = Op0.getDebugLoc();
6168   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6169 }
6170
6171 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6172 /// if it's possible.
6173 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6174                                      DebugLoc dl, SelectionDAG &DAG) const {
6175   SDValue Op0 = And.getOperand(0);
6176   SDValue Op1 = And.getOperand(1);
6177   if (Op0.getOpcode() == ISD::TRUNCATE)
6178     Op0 = Op0.getOperand(0);
6179   if (Op1.getOpcode() == ISD::TRUNCATE)
6180     Op1 = Op1.getOperand(0);
6181
6182   SDValue LHS, RHS;
6183   if (Op1.getOpcode() == ISD::SHL)
6184     std::swap(Op0, Op1);
6185   if (Op0.getOpcode() == ISD::SHL) {
6186     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6187       if (And00C->getZExtValue() == 1) {
6188         // If we looked past a truncate, check that it's only truncating away
6189         // known zeros.
6190         unsigned BitWidth = Op0.getValueSizeInBits();
6191         unsigned AndBitWidth = And.getValueSizeInBits();
6192         if (BitWidth > AndBitWidth) {
6193           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6194           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6195           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6196             return SDValue();
6197         }
6198         LHS = Op1;
6199         RHS = Op0.getOperand(1);
6200       }
6201   } else if (Op1.getOpcode() == ISD::Constant) {
6202     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6203     SDValue AndLHS = Op0;
6204     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6205       LHS = AndLHS.getOperand(0);
6206       RHS = AndLHS.getOperand(1);
6207     }
6208   }
6209
6210   if (LHS.getNode()) {
6211     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6212     // instruction.  Since the shift amount is in-range-or-undefined, we know
6213     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6214     // the encoding for the i16 version is larger than the i32 version.
6215     // Also promote i16 to i32 for performance / code size reason.
6216     if (LHS.getValueType() == MVT::i8 ||
6217         LHS.getValueType() == MVT::i16)
6218       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6219
6220     // If the operand types disagree, extend the shift amount to match.  Since
6221     // BT ignores high bits (like shifts) we can use anyextend.
6222     if (LHS.getValueType() != RHS.getValueType())
6223       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6224
6225     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6226     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6227     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6228                        DAG.getConstant(Cond, MVT::i8), BT);
6229   }
6230
6231   return SDValue();
6232 }
6233
6234 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6235   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6236   SDValue Op0 = Op.getOperand(0);
6237   SDValue Op1 = Op.getOperand(1);
6238   DebugLoc dl = Op.getDebugLoc();
6239   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6240
6241   // Optimize to BT if possible.
6242   // Lower (X & (1 << N)) == 0 to BT(X, N).
6243   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6244   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6245   if (Op0.getOpcode() == ISD::AND &&
6246       Op0.hasOneUse() &&
6247       Op1.getOpcode() == ISD::Constant &&
6248       cast<ConstantSDNode>(Op1)->isNullValue() &&
6249       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6250     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6251     if (NewSetCC.getNode())
6252       return NewSetCC;
6253   }
6254
6255   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6256   if (Op0.getOpcode() == X86ISD::SETCC &&
6257       Op1.getOpcode() == ISD::Constant &&
6258       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6259        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6260       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6261     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6262     bool Invert = (CC == ISD::SETNE) ^
6263       cast<ConstantSDNode>(Op1)->isNullValue();
6264     if (Invert)
6265       CCode = X86::GetOppositeBranchCondition(CCode);
6266     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6267                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6268   }
6269
6270   bool isFP = Op1.getValueType().isFloatingPoint();
6271   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6272   if (X86CC == X86::COND_INVALID)
6273     return SDValue();
6274
6275   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6276
6277   // Use sbb x, x to materialize carry bit into a GPR.
6278   if (X86CC == X86::COND_B)
6279     return DAG.getNode(ISD::AND, dl, MVT::i8,
6280                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6281                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6282                        DAG.getConstant(1, MVT::i8));
6283
6284   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6285                      DAG.getConstant(X86CC, MVT::i8), Cond);
6286 }
6287
6288 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6289   SDValue Cond;
6290   SDValue Op0 = Op.getOperand(0);
6291   SDValue Op1 = Op.getOperand(1);
6292   SDValue CC = Op.getOperand(2);
6293   EVT VT = Op.getValueType();
6294   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6295   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6296   DebugLoc dl = Op.getDebugLoc();
6297
6298   if (isFP) {
6299     unsigned SSECC = 8;
6300     EVT VT0 = Op0.getValueType();
6301     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6302     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6303     bool Swap = false;
6304
6305     switch (SetCCOpcode) {
6306     default: break;
6307     case ISD::SETOEQ:
6308     case ISD::SETEQ:  SSECC = 0; break;
6309     case ISD::SETOGT:
6310     case ISD::SETGT: Swap = true; // Fallthrough
6311     case ISD::SETLT:
6312     case ISD::SETOLT: SSECC = 1; break;
6313     case ISD::SETOGE:
6314     case ISD::SETGE: Swap = true; // Fallthrough
6315     case ISD::SETLE:
6316     case ISD::SETOLE: SSECC = 2; break;
6317     case ISD::SETUO:  SSECC = 3; break;
6318     case ISD::SETUNE:
6319     case ISD::SETNE:  SSECC = 4; break;
6320     case ISD::SETULE: Swap = true;
6321     case ISD::SETUGE: SSECC = 5; break;
6322     case ISD::SETULT: Swap = true;
6323     case ISD::SETUGT: SSECC = 6; break;
6324     case ISD::SETO:   SSECC = 7; break;
6325     }
6326     if (Swap)
6327       std::swap(Op0, Op1);
6328
6329     // In the two special cases we can't handle, emit two comparisons.
6330     if (SSECC == 8) {
6331       if (SetCCOpcode == ISD::SETUEQ) {
6332         SDValue UNORD, EQ;
6333         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6334         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6335         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6336       }
6337       else if (SetCCOpcode == ISD::SETONE) {
6338         SDValue ORD, NEQ;
6339         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6340         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6341         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6342       }
6343       llvm_unreachable("Illegal FP comparison");
6344     }
6345     // Handle all other FP comparisons here.
6346     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6347   }
6348
6349   // We are handling one of the integer comparisons here.  Since SSE only has
6350   // GT and EQ comparisons for integer, swapping operands and multiple
6351   // operations may be required for some comparisons.
6352   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6353   bool Swap = false, Invert = false, FlipSigns = false;
6354
6355   switch (VT.getSimpleVT().SimpleTy) {
6356   default: break;
6357   case MVT::v8i8:
6358   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6359   case MVT::v4i16:
6360   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6361   case MVT::v2i32:
6362   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6363   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6364   }
6365
6366   switch (SetCCOpcode) {
6367   default: break;
6368   case ISD::SETNE:  Invert = true;
6369   case ISD::SETEQ:  Opc = EQOpc; break;
6370   case ISD::SETLT:  Swap = true;
6371   case ISD::SETGT:  Opc = GTOpc; break;
6372   case ISD::SETGE:  Swap = true;
6373   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6374   case ISD::SETULT: Swap = true;
6375   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6376   case ISD::SETUGE: Swap = true;
6377   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6378   }
6379   if (Swap)
6380     std::swap(Op0, Op1);
6381
6382   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6383   // bits of the inputs before performing those operations.
6384   if (FlipSigns) {
6385     EVT EltVT = VT.getVectorElementType();
6386     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6387                                       EltVT);
6388     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6389     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6390                                     SignBits.size());
6391     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6392     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6393   }
6394
6395   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6396
6397   // If the logical-not of the result is required, perform that now.
6398   if (Invert)
6399     Result = DAG.getNOT(dl, Result, VT);
6400
6401   return Result;
6402 }
6403
6404 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6405 static bool isX86LogicalCmp(SDValue Op) {
6406   unsigned Opc = Op.getNode()->getOpcode();
6407   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6408     return true;
6409   if (Op.getResNo() == 1 &&
6410       (Opc == X86ISD::ADD ||
6411        Opc == X86ISD::SUB ||
6412        Opc == X86ISD::SMUL ||
6413        Opc == X86ISD::UMUL ||
6414        Opc == X86ISD::INC ||
6415        Opc == X86ISD::DEC ||
6416        Opc == X86ISD::OR ||
6417        Opc == X86ISD::XOR ||
6418        Opc == X86ISD::AND))
6419     return true;
6420
6421   return false;
6422 }
6423
6424 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6425   bool addTest = true;
6426   SDValue Cond  = Op.getOperand(0);
6427   DebugLoc dl = Op.getDebugLoc();
6428   SDValue CC;
6429
6430   if (Cond.getOpcode() == ISD::SETCC) {
6431     SDValue NewCond = LowerSETCC(Cond, DAG);
6432     if (NewCond.getNode())
6433       Cond = NewCond;
6434   }
6435
6436   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6437   SDValue Op1 = Op.getOperand(1);
6438   SDValue Op2 = Op.getOperand(2);
6439   if (Cond.getOpcode() == X86ISD::SETCC &&
6440       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6441     SDValue Cmp = Cond.getOperand(1);
6442     if (Cmp.getOpcode() == X86ISD::CMP) {
6443       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6444       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6445       ConstantSDNode *RHSC =
6446         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6447       if (N1C && N1C->isAllOnesValue() &&
6448           N2C && N2C->isNullValue() &&
6449           RHSC && RHSC->isNullValue()) {
6450         SDValue CmpOp0 = Cmp.getOperand(0);
6451         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6452                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6453         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6454                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6455       }
6456     }
6457   }
6458
6459   // Look pass (and (setcc_carry (cmp ...)), 1).
6460   if (Cond.getOpcode() == ISD::AND &&
6461       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6462     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6463     if (C && C->getAPIntValue() == 1)
6464       Cond = Cond.getOperand(0);
6465   }
6466
6467   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6468   // setting operand in place of the X86ISD::SETCC.
6469   if (Cond.getOpcode() == X86ISD::SETCC ||
6470       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6471     CC = Cond.getOperand(0);
6472
6473     SDValue Cmp = Cond.getOperand(1);
6474     unsigned Opc = Cmp.getOpcode();
6475     EVT VT = Op.getValueType();
6476
6477     bool IllegalFPCMov = false;
6478     if (VT.isFloatingPoint() && !VT.isVector() &&
6479         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6480       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6481
6482     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6483         Opc == X86ISD::BT) { // FIXME
6484       Cond = Cmp;
6485       addTest = false;
6486     }
6487   }
6488
6489   if (addTest) {
6490     // Look pass the truncate.
6491     if (Cond.getOpcode() == ISD::TRUNCATE)
6492       Cond = Cond.getOperand(0);
6493
6494     // We know the result of AND is compared against zero. Try to match
6495     // it to BT.
6496     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6497       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6498       if (NewSetCC.getNode()) {
6499         CC = NewSetCC.getOperand(0);
6500         Cond = NewSetCC.getOperand(1);
6501         addTest = false;
6502       }
6503     }
6504   }
6505
6506   if (addTest) {
6507     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6508     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6509   }
6510
6511   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6512   // condition is true.
6513   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6514   SDValue Ops[] = { Op2, Op1, CC, Cond };
6515   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6516 }
6517
6518 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6519 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6520 // from the AND / OR.
6521 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6522   Opc = Op.getOpcode();
6523   if (Opc != ISD::OR && Opc != ISD::AND)
6524     return false;
6525   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6526           Op.getOperand(0).hasOneUse() &&
6527           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6528           Op.getOperand(1).hasOneUse());
6529 }
6530
6531 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6532 // 1 and that the SETCC node has a single use.
6533 static bool isXor1OfSetCC(SDValue Op) {
6534   if (Op.getOpcode() != ISD::XOR)
6535     return false;
6536   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6537   if (N1C && N1C->getAPIntValue() == 1) {
6538     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6539       Op.getOperand(0).hasOneUse();
6540   }
6541   return false;
6542 }
6543
6544 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6545   bool addTest = true;
6546   SDValue Chain = Op.getOperand(0);
6547   SDValue Cond  = Op.getOperand(1);
6548   SDValue Dest  = Op.getOperand(2);
6549   DebugLoc dl = Op.getDebugLoc();
6550   SDValue CC;
6551
6552   if (Cond.getOpcode() == ISD::SETCC) {
6553     SDValue NewCond = LowerSETCC(Cond, DAG);
6554     if (NewCond.getNode())
6555       Cond = NewCond;
6556   }
6557 #if 0
6558   // FIXME: LowerXALUO doesn't handle these!!
6559   else if (Cond.getOpcode() == X86ISD::ADD  ||
6560            Cond.getOpcode() == X86ISD::SUB  ||
6561            Cond.getOpcode() == X86ISD::SMUL ||
6562            Cond.getOpcode() == X86ISD::UMUL)
6563     Cond = LowerXALUO(Cond, DAG);
6564 #endif
6565
6566   // Look pass (and (setcc_carry (cmp ...)), 1).
6567   if (Cond.getOpcode() == ISD::AND &&
6568       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6569     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6570     if (C && C->getAPIntValue() == 1)
6571       Cond = Cond.getOperand(0);
6572   }
6573
6574   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6575   // setting operand in place of the X86ISD::SETCC.
6576   if (Cond.getOpcode() == X86ISD::SETCC ||
6577       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6578     CC = Cond.getOperand(0);
6579
6580     SDValue Cmp = Cond.getOperand(1);
6581     unsigned Opc = Cmp.getOpcode();
6582     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6583     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6584       Cond = Cmp;
6585       addTest = false;
6586     } else {
6587       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6588       default: break;
6589       case X86::COND_O:
6590       case X86::COND_B:
6591         // These can only come from an arithmetic instruction with overflow,
6592         // e.g. SADDO, UADDO.
6593         Cond = Cond.getNode()->getOperand(1);
6594         addTest = false;
6595         break;
6596       }
6597     }
6598   } else {
6599     unsigned CondOpc;
6600     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6601       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6602       if (CondOpc == ISD::OR) {
6603         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6604         // two branches instead of an explicit OR instruction with a
6605         // separate test.
6606         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6607             isX86LogicalCmp(Cmp)) {
6608           CC = Cond.getOperand(0).getOperand(0);
6609           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6610                               Chain, Dest, CC, Cmp);
6611           CC = Cond.getOperand(1).getOperand(0);
6612           Cond = Cmp;
6613           addTest = false;
6614         }
6615       } else { // ISD::AND
6616         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6617         // two branches instead of an explicit AND instruction with a
6618         // separate test. However, we only do this if this block doesn't
6619         // have a fall-through edge, because this requires an explicit
6620         // jmp when the condition is false.
6621         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6622             isX86LogicalCmp(Cmp) &&
6623             Op.getNode()->hasOneUse()) {
6624           X86::CondCode CCode =
6625             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6626           CCode = X86::GetOppositeBranchCondition(CCode);
6627           CC = DAG.getConstant(CCode, MVT::i8);
6628           SDNode *User = *Op.getNode()->use_begin();
6629           // Look for an unconditional branch following this conditional branch.
6630           // We need this because we need to reverse the successors in order
6631           // to implement FCMP_OEQ.
6632           if (User->getOpcode() == ISD::BR) {
6633             SDValue FalseBB = User->getOperand(1);
6634             SDNode *NewBR =
6635               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6636             assert(NewBR == User);
6637             (void)NewBR;
6638             Dest = FalseBB;
6639
6640             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6641                                 Chain, Dest, CC, Cmp);
6642             X86::CondCode CCode =
6643               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6644             CCode = X86::GetOppositeBranchCondition(CCode);
6645             CC = DAG.getConstant(CCode, MVT::i8);
6646             Cond = Cmp;
6647             addTest = false;
6648           }
6649         }
6650       }
6651     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6652       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6653       // It should be transformed during dag combiner except when the condition
6654       // is set by a arithmetics with overflow node.
6655       X86::CondCode CCode =
6656         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6657       CCode = X86::GetOppositeBranchCondition(CCode);
6658       CC = DAG.getConstant(CCode, MVT::i8);
6659       Cond = Cond.getOperand(0).getOperand(1);
6660       addTest = false;
6661     }
6662   }
6663
6664   if (addTest) {
6665     // Look pass the truncate.
6666     if (Cond.getOpcode() == ISD::TRUNCATE)
6667       Cond = Cond.getOperand(0);
6668
6669     // We know the result of AND is compared against zero. Try to match
6670     // it to BT.
6671     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6672       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6673       if (NewSetCC.getNode()) {
6674         CC = NewSetCC.getOperand(0);
6675         Cond = NewSetCC.getOperand(1);
6676         addTest = false;
6677       }
6678     }
6679   }
6680
6681   if (addTest) {
6682     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6683     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6684   }
6685   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6686                      Chain, Dest, CC, Cond);
6687 }
6688
6689
6690 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6691 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6692 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6693 // that the guard pages used by the OS virtual memory manager are allocated in
6694 // correct sequence.
6695 SDValue
6696 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6697                                            SelectionDAG &DAG) const {
6698   assert(Subtarget->isTargetCygMing() &&
6699          "This should be used only on Cygwin/Mingw targets");
6700   DebugLoc dl = Op.getDebugLoc();
6701
6702   // Get the inputs.
6703   SDValue Chain = Op.getOperand(0);
6704   SDValue Size  = Op.getOperand(1);
6705   // FIXME: Ensure alignment here
6706
6707   SDValue Flag;
6708
6709   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6710
6711   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6712   Flag = Chain.getValue(1);
6713
6714   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6715
6716   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6717   Flag = Chain.getValue(1);
6718
6719   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6720
6721   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6722   return DAG.getMergeValues(Ops1, 2, dl);
6723 }
6724
6725 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6726   MachineFunction &MF = DAG.getMachineFunction();
6727   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6728
6729   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6730   DebugLoc dl = Op.getDebugLoc();
6731
6732   if (!Subtarget->is64Bit()) {
6733     // vastart just stores the address of the VarArgsFrameIndex slot into the
6734     // memory location argument.
6735     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6736                                    getPointerTy());
6737     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6738                         false, false, 0);
6739   }
6740
6741   // __va_list_tag:
6742   //   gp_offset         (0 - 6 * 8)
6743   //   fp_offset         (48 - 48 + 8 * 16)
6744   //   overflow_arg_area (point to parameters coming in memory).
6745   //   reg_save_area
6746   SmallVector<SDValue, 8> MemOps;
6747   SDValue FIN = Op.getOperand(1);
6748   // Store gp_offset
6749   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6750                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6751                                                MVT::i32),
6752                                FIN, SV, 0, false, false, 0);
6753   MemOps.push_back(Store);
6754
6755   // Store fp_offset
6756   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6757                     FIN, DAG.getIntPtrConstant(4));
6758   Store = DAG.getStore(Op.getOperand(0), dl,
6759                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6760                                        MVT::i32),
6761                        FIN, SV, 0, false, false, 0);
6762   MemOps.push_back(Store);
6763
6764   // Store ptr to overflow_arg_area
6765   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6766                     FIN, DAG.getIntPtrConstant(4));
6767   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6768                                     getPointerTy());
6769   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6770                        false, false, 0);
6771   MemOps.push_back(Store);
6772
6773   // Store ptr to reg_save_area.
6774   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6775                     FIN, DAG.getIntPtrConstant(8));
6776   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6777                                     getPointerTy());
6778   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6779                        false, false, 0);
6780   MemOps.push_back(Store);
6781   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6782                      &MemOps[0], MemOps.size());
6783 }
6784
6785 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6786   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6787   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6788
6789   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6790   return SDValue();
6791 }
6792
6793 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6794   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6795   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6796   SDValue Chain = Op.getOperand(0);
6797   SDValue DstPtr = Op.getOperand(1);
6798   SDValue SrcPtr = Op.getOperand(2);
6799   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6800   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6801   DebugLoc dl = Op.getDebugLoc();
6802
6803   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6804                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6805                        false, DstSV, 0, SrcSV, 0);
6806 }
6807
6808 SDValue
6809 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6810   DebugLoc dl = Op.getDebugLoc();
6811   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6812   switch (IntNo) {
6813   default: return SDValue();    // Don't custom lower most intrinsics.
6814   // Comparison intrinsics.
6815   case Intrinsic::x86_sse_comieq_ss:
6816   case Intrinsic::x86_sse_comilt_ss:
6817   case Intrinsic::x86_sse_comile_ss:
6818   case Intrinsic::x86_sse_comigt_ss:
6819   case Intrinsic::x86_sse_comige_ss:
6820   case Intrinsic::x86_sse_comineq_ss:
6821   case Intrinsic::x86_sse_ucomieq_ss:
6822   case Intrinsic::x86_sse_ucomilt_ss:
6823   case Intrinsic::x86_sse_ucomile_ss:
6824   case Intrinsic::x86_sse_ucomigt_ss:
6825   case Intrinsic::x86_sse_ucomige_ss:
6826   case Intrinsic::x86_sse_ucomineq_ss:
6827   case Intrinsic::x86_sse2_comieq_sd:
6828   case Intrinsic::x86_sse2_comilt_sd:
6829   case Intrinsic::x86_sse2_comile_sd:
6830   case Intrinsic::x86_sse2_comigt_sd:
6831   case Intrinsic::x86_sse2_comige_sd:
6832   case Intrinsic::x86_sse2_comineq_sd:
6833   case Intrinsic::x86_sse2_ucomieq_sd:
6834   case Intrinsic::x86_sse2_ucomilt_sd:
6835   case Intrinsic::x86_sse2_ucomile_sd:
6836   case Intrinsic::x86_sse2_ucomigt_sd:
6837   case Intrinsic::x86_sse2_ucomige_sd:
6838   case Intrinsic::x86_sse2_ucomineq_sd: {
6839     unsigned Opc = 0;
6840     ISD::CondCode CC = ISD::SETCC_INVALID;
6841     switch (IntNo) {
6842     default: break;
6843     case Intrinsic::x86_sse_comieq_ss:
6844     case Intrinsic::x86_sse2_comieq_sd:
6845       Opc = X86ISD::COMI;
6846       CC = ISD::SETEQ;
6847       break;
6848     case Intrinsic::x86_sse_comilt_ss:
6849     case Intrinsic::x86_sse2_comilt_sd:
6850       Opc = X86ISD::COMI;
6851       CC = ISD::SETLT;
6852       break;
6853     case Intrinsic::x86_sse_comile_ss:
6854     case Intrinsic::x86_sse2_comile_sd:
6855       Opc = X86ISD::COMI;
6856       CC = ISD::SETLE;
6857       break;
6858     case Intrinsic::x86_sse_comigt_ss:
6859     case Intrinsic::x86_sse2_comigt_sd:
6860       Opc = X86ISD::COMI;
6861       CC = ISD::SETGT;
6862       break;
6863     case Intrinsic::x86_sse_comige_ss:
6864     case Intrinsic::x86_sse2_comige_sd:
6865       Opc = X86ISD::COMI;
6866       CC = ISD::SETGE;
6867       break;
6868     case Intrinsic::x86_sse_comineq_ss:
6869     case Intrinsic::x86_sse2_comineq_sd:
6870       Opc = X86ISD::COMI;
6871       CC = ISD::SETNE;
6872       break;
6873     case Intrinsic::x86_sse_ucomieq_ss:
6874     case Intrinsic::x86_sse2_ucomieq_sd:
6875       Opc = X86ISD::UCOMI;
6876       CC = ISD::SETEQ;
6877       break;
6878     case Intrinsic::x86_sse_ucomilt_ss:
6879     case Intrinsic::x86_sse2_ucomilt_sd:
6880       Opc = X86ISD::UCOMI;
6881       CC = ISD::SETLT;
6882       break;
6883     case Intrinsic::x86_sse_ucomile_ss:
6884     case Intrinsic::x86_sse2_ucomile_sd:
6885       Opc = X86ISD::UCOMI;
6886       CC = ISD::SETLE;
6887       break;
6888     case Intrinsic::x86_sse_ucomigt_ss:
6889     case Intrinsic::x86_sse2_ucomigt_sd:
6890       Opc = X86ISD::UCOMI;
6891       CC = ISD::SETGT;
6892       break;
6893     case Intrinsic::x86_sse_ucomige_ss:
6894     case Intrinsic::x86_sse2_ucomige_sd:
6895       Opc = X86ISD::UCOMI;
6896       CC = ISD::SETGE;
6897       break;
6898     case Intrinsic::x86_sse_ucomineq_ss:
6899     case Intrinsic::x86_sse2_ucomineq_sd:
6900       Opc = X86ISD::UCOMI;
6901       CC = ISD::SETNE;
6902       break;
6903     }
6904
6905     SDValue LHS = Op.getOperand(1);
6906     SDValue RHS = Op.getOperand(2);
6907     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6908     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6909     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6910     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6911                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6912     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6913   }
6914   // ptest intrinsics. The intrinsic these come from are designed to return
6915   // an integer value, not just an instruction so lower it to the ptest
6916   // pattern and a setcc for the result.
6917   case Intrinsic::x86_sse41_ptestz:
6918   case Intrinsic::x86_sse41_ptestc:
6919   case Intrinsic::x86_sse41_ptestnzc:{
6920     unsigned X86CC = 0;
6921     switch (IntNo) {
6922     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6923     case Intrinsic::x86_sse41_ptestz:
6924       // ZF = 1
6925       X86CC = X86::COND_E;
6926       break;
6927     case Intrinsic::x86_sse41_ptestc:
6928       // CF = 1
6929       X86CC = X86::COND_B;
6930       break;
6931     case Intrinsic::x86_sse41_ptestnzc:
6932       // ZF and CF = 0
6933       X86CC = X86::COND_A;
6934       break;
6935     }
6936
6937     SDValue LHS = Op.getOperand(1);
6938     SDValue RHS = Op.getOperand(2);
6939     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6940     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6941     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6942     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6943   }
6944
6945   // Fix vector shift instructions where the last operand is a non-immediate
6946   // i32 value.
6947   case Intrinsic::x86_sse2_pslli_w:
6948   case Intrinsic::x86_sse2_pslli_d:
6949   case Intrinsic::x86_sse2_pslli_q:
6950   case Intrinsic::x86_sse2_psrli_w:
6951   case Intrinsic::x86_sse2_psrli_d:
6952   case Intrinsic::x86_sse2_psrli_q:
6953   case Intrinsic::x86_sse2_psrai_w:
6954   case Intrinsic::x86_sse2_psrai_d:
6955   case Intrinsic::x86_mmx_pslli_w:
6956   case Intrinsic::x86_mmx_pslli_d:
6957   case Intrinsic::x86_mmx_pslli_q:
6958   case Intrinsic::x86_mmx_psrli_w:
6959   case Intrinsic::x86_mmx_psrli_d:
6960   case Intrinsic::x86_mmx_psrli_q:
6961   case Intrinsic::x86_mmx_psrai_w:
6962   case Intrinsic::x86_mmx_psrai_d: {
6963     SDValue ShAmt = Op.getOperand(2);
6964     if (isa<ConstantSDNode>(ShAmt))
6965       return SDValue();
6966
6967     unsigned NewIntNo = 0;
6968     EVT ShAmtVT = MVT::v4i32;
6969     switch (IntNo) {
6970     case Intrinsic::x86_sse2_pslli_w:
6971       NewIntNo = Intrinsic::x86_sse2_psll_w;
6972       break;
6973     case Intrinsic::x86_sse2_pslli_d:
6974       NewIntNo = Intrinsic::x86_sse2_psll_d;
6975       break;
6976     case Intrinsic::x86_sse2_pslli_q:
6977       NewIntNo = Intrinsic::x86_sse2_psll_q;
6978       break;
6979     case Intrinsic::x86_sse2_psrli_w:
6980       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6981       break;
6982     case Intrinsic::x86_sse2_psrli_d:
6983       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6984       break;
6985     case Intrinsic::x86_sse2_psrli_q:
6986       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6987       break;
6988     case Intrinsic::x86_sse2_psrai_w:
6989       NewIntNo = Intrinsic::x86_sse2_psra_w;
6990       break;
6991     case Intrinsic::x86_sse2_psrai_d:
6992       NewIntNo = Intrinsic::x86_sse2_psra_d;
6993       break;
6994     default: {
6995       ShAmtVT = MVT::v2i32;
6996       switch (IntNo) {
6997       case Intrinsic::x86_mmx_pslli_w:
6998         NewIntNo = Intrinsic::x86_mmx_psll_w;
6999         break;
7000       case Intrinsic::x86_mmx_pslli_d:
7001         NewIntNo = Intrinsic::x86_mmx_psll_d;
7002         break;
7003       case Intrinsic::x86_mmx_pslli_q:
7004         NewIntNo = Intrinsic::x86_mmx_psll_q;
7005         break;
7006       case Intrinsic::x86_mmx_psrli_w:
7007         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7008         break;
7009       case Intrinsic::x86_mmx_psrli_d:
7010         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7011         break;
7012       case Intrinsic::x86_mmx_psrli_q:
7013         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7014         break;
7015       case Intrinsic::x86_mmx_psrai_w:
7016         NewIntNo = Intrinsic::x86_mmx_psra_w;
7017         break;
7018       case Intrinsic::x86_mmx_psrai_d:
7019         NewIntNo = Intrinsic::x86_mmx_psra_d;
7020         break;
7021       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7022       }
7023       break;
7024     }
7025     }
7026
7027     // The vector shift intrinsics with scalars uses 32b shift amounts but
7028     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7029     // to be zero.
7030     SDValue ShOps[4];
7031     ShOps[0] = ShAmt;
7032     ShOps[1] = DAG.getConstant(0, MVT::i32);
7033     if (ShAmtVT == MVT::v4i32) {
7034       ShOps[2] = DAG.getUNDEF(MVT::i32);
7035       ShOps[3] = DAG.getUNDEF(MVT::i32);
7036       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7037     } else {
7038       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7039     }
7040
7041     EVT VT = Op.getValueType();
7042     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7043     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7044                        DAG.getConstant(NewIntNo, MVT::i32),
7045                        Op.getOperand(1), ShAmt);
7046   }
7047   }
7048 }
7049
7050 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7051                                            SelectionDAG &DAG) const {
7052   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7053   MFI->setReturnAddressIsTaken(true);
7054
7055   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7056   DebugLoc dl = Op.getDebugLoc();
7057
7058   if (Depth > 0) {
7059     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7060     SDValue Offset =
7061       DAG.getConstant(TD->getPointerSize(),
7062                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7063     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7064                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7065                                    FrameAddr, Offset),
7066                        NULL, 0, false, false, 0);
7067   }
7068
7069   // Just load the return address.
7070   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7071   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7072                      RetAddrFI, NULL, 0, false, false, 0);
7073 }
7074
7075 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7076   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7077   MFI->setFrameAddressIsTaken(true);
7078
7079   EVT VT = Op.getValueType();
7080   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7081   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7082   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7083   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7084   while (Depth--)
7085     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7086                             false, false, 0);
7087   return FrameAddr;
7088 }
7089
7090 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7091                                                      SelectionDAG &DAG) const {
7092   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7093 }
7094
7095 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7096   MachineFunction &MF = DAG.getMachineFunction();
7097   SDValue Chain     = Op.getOperand(0);
7098   SDValue Offset    = Op.getOperand(1);
7099   SDValue Handler   = Op.getOperand(2);
7100   DebugLoc dl       = Op.getDebugLoc();
7101
7102   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7103                                   getPointerTy());
7104   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7105
7106   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7107                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7108   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7109   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7110   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7111   MF.getRegInfo().addLiveOut(StoreAddrReg);
7112
7113   return DAG.getNode(X86ISD::EH_RETURN, dl,
7114                      MVT::Other,
7115                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7116 }
7117
7118 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7119                                              SelectionDAG &DAG) const {
7120   SDValue Root = Op.getOperand(0);
7121   SDValue Trmp = Op.getOperand(1); // trampoline
7122   SDValue FPtr = Op.getOperand(2); // nested function
7123   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7124   DebugLoc dl  = Op.getDebugLoc();
7125
7126   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7127
7128   if (Subtarget->is64Bit()) {
7129     SDValue OutChains[6];
7130
7131     // Large code-model.
7132     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7133     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7134
7135     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7136     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7137
7138     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7139
7140     // Load the pointer to the nested function into R11.
7141     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7142     SDValue Addr = Trmp;
7143     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7144                                 Addr, TrmpAddr, 0, false, false, 0);
7145
7146     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7147                        DAG.getConstant(2, MVT::i64));
7148     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7149                                 false, false, 2);
7150
7151     // Load the 'nest' parameter value into R10.
7152     // R10 is specified in X86CallingConv.td
7153     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7154     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7155                        DAG.getConstant(10, MVT::i64));
7156     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7157                                 Addr, TrmpAddr, 10, false, false, 0);
7158
7159     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7160                        DAG.getConstant(12, MVT::i64));
7161     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7162                                 false, false, 2);
7163
7164     // Jump to the nested function.
7165     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7166     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7167                        DAG.getConstant(20, MVT::i64));
7168     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7169                                 Addr, TrmpAddr, 20, false, false, 0);
7170
7171     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7172     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7173                        DAG.getConstant(22, MVT::i64));
7174     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7175                                 TrmpAddr, 22, false, false, 0);
7176
7177     SDValue Ops[] =
7178       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7179     return DAG.getMergeValues(Ops, 2, dl);
7180   } else {
7181     const Function *Func =
7182       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7183     CallingConv::ID CC = Func->getCallingConv();
7184     unsigned NestReg;
7185
7186     switch (CC) {
7187     default:
7188       llvm_unreachable("Unsupported calling convention");
7189     case CallingConv::C:
7190     case CallingConv::X86_StdCall: {
7191       // Pass 'nest' parameter in ECX.
7192       // Must be kept in sync with X86CallingConv.td
7193       NestReg = X86::ECX;
7194
7195       // Check that ECX wasn't needed by an 'inreg' parameter.
7196       const FunctionType *FTy = Func->getFunctionType();
7197       const AttrListPtr &Attrs = Func->getAttributes();
7198
7199       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7200         unsigned InRegCount = 0;
7201         unsigned Idx = 1;
7202
7203         for (FunctionType::param_iterator I = FTy->param_begin(),
7204              E = FTy->param_end(); I != E; ++I, ++Idx)
7205           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7206             // FIXME: should only count parameters that are lowered to integers.
7207             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7208
7209         if (InRegCount > 2) {
7210           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7211         }
7212       }
7213       break;
7214     }
7215     case CallingConv::X86_FastCall:
7216     case CallingConv::X86_ThisCall:
7217     case CallingConv::Fast:
7218       // Pass 'nest' parameter in EAX.
7219       // Must be kept in sync with X86CallingConv.td
7220       NestReg = X86::EAX;
7221       break;
7222     }
7223
7224     SDValue OutChains[4];
7225     SDValue Addr, Disp;
7226
7227     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7228                        DAG.getConstant(10, MVT::i32));
7229     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7230
7231     // This is storing the opcode for MOV32ri.
7232     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7233     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7234     OutChains[0] = DAG.getStore(Root, dl,
7235                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7236                                 Trmp, TrmpAddr, 0, false, false, 0);
7237
7238     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7239                        DAG.getConstant(1, MVT::i32));
7240     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7241                                 false, false, 1);
7242
7243     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7244     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7245                        DAG.getConstant(5, MVT::i32));
7246     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7247                                 TrmpAddr, 5, false, false, 1);
7248
7249     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7250                        DAG.getConstant(6, MVT::i32));
7251     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7252                                 false, false, 1);
7253
7254     SDValue Ops[] =
7255       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7256     return DAG.getMergeValues(Ops, 2, dl);
7257   }
7258 }
7259
7260 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7261                                             SelectionDAG &DAG) const {
7262   /*
7263    The rounding mode is in bits 11:10 of FPSR, and has the following
7264    settings:
7265      00 Round to nearest
7266      01 Round to -inf
7267      10 Round to +inf
7268      11 Round to 0
7269
7270   FLT_ROUNDS, on the other hand, expects the following:
7271     -1 Undefined
7272      0 Round to 0
7273      1 Round to nearest
7274      2 Round to +inf
7275      3 Round to -inf
7276
7277   To perform the conversion, we do:
7278     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7279   */
7280
7281   MachineFunction &MF = DAG.getMachineFunction();
7282   const TargetMachine &TM = MF.getTarget();
7283   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7284   unsigned StackAlignment = TFI.getStackAlignment();
7285   EVT VT = Op.getValueType();
7286   DebugLoc dl = Op.getDebugLoc();
7287
7288   // Save FP Control Word to stack slot
7289   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7290   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7291
7292   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7293                               DAG.getEntryNode(), StackSlot);
7294
7295   // Load FP Control Word from stack slot
7296   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7297                             false, false, 0);
7298
7299   // Transform as necessary
7300   SDValue CWD1 =
7301     DAG.getNode(ISD::SRL, dl, MVT::i16,
7302                 DAG.getNode(ISD::AND, dl, MVT::i16,
7303                             CWD, DAG.getConstant(0x800, MVT::i16)),
7304                 DAG.getConstant(11, MVT::i8));
7305   SDValue CWD2 =
7306     DAG.getNode(ISD::SRL, dl, MVT::i16,
7307                 DAG.getNode(ISD::AND, dl, MVT::i16,
7308                             CWD, DAG.getConstant(0x400, MVT::i16)),
7309                 DAG.getConstant(9, MVT::i8));
7310
7311   SDValue RetVal =
7312     DAG.getNode(ISD::AND, dl, MVT::i16,
7313                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7314                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7315                             DAG.getConstant(1, MVT::i16)),
7316                 DAG.getConstant(3, MVT::i16));
7317
7318
7319   return DAG.getNode((VT.getSizeInBits() < 16 ?
7320                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7321 }
7322
7323 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7324   EVT VT = Op.getValueType();
7325   EVT OpVT = VT;
7326   unsigned NumBits = VT.getSizeInBits();
7327   DebugLoc dl = Op.getDebugLoc();
7328
7329   Op = Op.getOperand(0);
7330   if (VT == MVT::i8) {
7331     // Zero extend to i32 since there is not an i8 bsr.
7332     OpVT = MVT::i32;
7333     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7334   }
7335
7336   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7337   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7338   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7339
7340   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7341   SDValue Ops[] = {
7342     Op,
7343     DAG.getConstant(NumBits+NumBits-1, OpVT),
7344     DAG.getConstant(X86::COND_E, MVT::i8),
7345     Op.getValue(1)
7346   };
7347   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7348
7349   // Finally xor with NumBits-1.
7350   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7351
7352   if (VT == MVT::i8)
7353     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7354   return Op;
7355 }
7356
7357 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7358   EVT VT = Op.getValueType();
7359   EVT OpVT = VT;
7360   unsigned NumBits = VT.getSizeInBits();
7361   DebugLoc dl = Op.getDebugLoc();
7362
7363   Op = Op.getOperand(0);
7364   if (VT == MVT::i8) {
7365     OpVT = MVT::i32;
7366     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7367   }
7368
7369   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7370   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7371   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7372
7373   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7374   SDValue Ops[] = {
7375     Op,
7376     DAG.getConstant(NumBits, OpVT),
7377     DAG.getConstant(X86::COND_E, MVT::i8),
7378     Op.getValue(1)
7379   };
7380   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7381
7382   if (VT == MVT::i8)
7383     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7384   return Op;
7385 }
7386
7387 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7388   EVT VT = Op.getValueType();
7389   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7390   DebugLoc dl = Op.getDebugLoc();
7391
7392   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7393   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7394   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7395   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7396   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7397   //
7398   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7399   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7400   //  return AloBlo + AloBhi + AhiBlo;
7401
7402   SDValue A = Op.getOperand(0);
7403   SDValue B = Op.getOperand(1);
7404
7405   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7406                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7407                        A, DAG.getConstant(32, MVT::i32));
7408   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7409                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7410                        B, DAG.getConstant(32, MVT::i32));
7411   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7412                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7413                        A, B);
7414   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7415                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7416                        A, Bhi);
7417   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7418                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7419                        Ahi, B);
7420   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7421                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7422                        AloBhi, DAG.getConstant(32, MVT::i32));
7423   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7424                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7425                        AhiBlo, DAG.getConstant(32, MVT::i32));
7426   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7427   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7428   return Res;
7429 }
7430
7431
7432 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7433   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7434   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7435   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7436   // has only one use.
7437   SDNode *N = Op.getNode();
7438   SDValue LHS = N->getOperand(0);
7439   SDValue RHS = N->getOperand(1);
7440   unsigned BaseOp = 0;
7441   unsigned Cond = 0;
7442   DebugLoc dl = Op.getDebugLoc();
7443
7444   switch (Op.getOpcode()) {
7445   default: llvm_unreachable("Unknown ovf instruction!");
7446   case ISD::SADDO:
7447     // A subtract of one will be selected as a INC. Note that INC doesn't
7448     // set CF, so we can't do this for UADDO.
7449     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7450       if (C->getAPIntValue() == 1) {
7451         BaseOp = X86ISD::INC;
7452         Cond = X86::COND_O;
7453         break;
7454       }
7455     BaseOp = X86ISD::ADD;
7456     Cond = X86::COND_O;
7457     break;
7458   case ISD::UADDO:
7459     BaseOp = X86ISD::ADD;
7460     Cond = X86::COND_B;
7461     break;
7462   case ISD::SSUBO:
7463     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7464     // set CF, so we can't do this for USUBO.
7465     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7466       if (C->getAPIntValue() == 1) {
7467         BaseOp = X86ISD::DEC;
7468         Cond = X86::COND_O;
7469         break;
7470       }
7471     BaseOp = X86ISD::SUB;
7472     Cond = X86::COND_O;
7473     break;
7474   case ISD::USUBO:
7475     BaseOp = X86ISD::SUB;
7476     Cond = X86::COND_B;
7477     break;
7478   case ISD::SMULO:
7479     BaseOp = X86ISD::SMUL;
7480     Cond = X86::COND_O;
7481     break;
7482   case ISD::UMULO:
7483     BaseOp = X86ISD::UMUL;
7484     Cond = X86::COND_B;
7485     break;
7486   }
7487
7488   // Also sets EFLAGS.
7489   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7490   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7491
7492   SDValue SetCC =
7493     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7494                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7495
7496   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7497   return Sum;
7498 }
7499
7500 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7501   EVT T = Op.getValueType();
7502   DebugLoc dl = Op.getDebugLoc();
7503   unsigned Reg = 0;
7504   unsigned size = 0;
7505   switch(T.getSimpleVT().SimpleTy) {
7506   default:
7507     assert(false && "Invalid value type!");
7508   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7509   case MVT::i16: Reg = X86::AX;  size = 2; break;
7510   case MVT::i32: Reg = X86::EAX; size = 4; break;
7511   case MVT::i64:
7512     assert(Subtarget->is64Bit() && "Node not type legal!");
7513     Reg = X86::RAX; size = 8;
7514     break;
7515   }
7516   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7517                                     Op.getOperand(2), SDValue());
7518   SDValue Ops[] = { cpIn.getValue(0),
7519                     Op.getOperand(1),
7520                     Op.getOperand(3),
7521                     DAG.getTargetConstant(size, MVT::i8),
7522                     cpIn.getValue(1) };
7523   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7524   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7525   SDValue cpOut =
7526     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7527   return cpOut;
7528 }
7529
7530 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7531                                                  SelectionDAG &DAG) const {
7532   assert(Subtarget->is64Bit() && "Result not type legalized?");
7533   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7534   SDValue TheChain = Op.getOperand(0);
7535   DebugLoc dl = Op.getDebugLoc();
7536   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7537   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7538   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7539                                    rax.getValue(2));
7540   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7541                             DAG.getConstant(32, MVT::i8));
7542   SDValue Ops[] = {
7543     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7544     rdx.getValue(1)
7545   };
7546   return DAG.getMergeValues(Ops, 2, dl);
7547 }
7548
7549 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7550                                             SelectionDAG &DAG) const {
7551   EVT SrcVT = Op.getOperand(0).getValueType();
7552   EVT DstVT = Op.getValueType();
7553   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7554           Subtarget->hasMMX() && !DisableMMX) &&
7555          "Unexpected custom BIT_CONVERT");
7556   assert((DstVT == MVT::i64 ||
7557           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7558          "Unexpected custom BIT_CONVERT");
7559   // i64 <=> MMX conversions are Legal.
7560   if (SrcVT==MVT::i64 && DstVT.isVector())
7561     return Op;
7562   if (DstVT==MVT::i64 && SrcVT.isVector())
7563     return Op;
7564   // MMX <=> MMX conversions are Legal.
7565   if (SrcVT.isVector() && DstVT.isVector())
7566     return Op;
7567   // All other conversions need to be expanded.
7568   return SDValue();
7569 }
7570 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7571   SDNode *Node = Op.getNode();
7572   DebugLoc dl = Node->getDebugLoc();
7573   EVT T = Node->getValueType(0);
7574   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7575                               DAG.getConstant(0, T), Node->getOperand(2));
7576   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7577                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7578                        Node->getOperand(0),
7579                        Node->getOperand(1), negOp,
7580                        cast<AtomicSDNode>(Node)->getSrcValue(),
7581                        cast<AtomicSDNode>(Node)->getAlignment());
7582 }
7583
7584 /// LowerOperation - Provide custom lowering hooks for some operations.
7585 ///
7586 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7587   switch (Op.getOpcode()) {
7588   default: llvm_unreachable("Should not custom lower this!");
7589   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7590   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7591   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7592   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7593   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7594   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7595   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7596   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7597   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7598   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7599   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7600   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7601   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7602   case ISD::SHL_PARTS:
7603   case ISD::SRA_PARTS:
7604   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7605   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7606   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7607   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7608   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7609   case ISD::FABS:               return LowerFABS(Op, DAG);
7610   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7611   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7612   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7613   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7614   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7615   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7616   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7617   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7618   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7619   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7620   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7621   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7622   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7623   case ISD::FRAME_TO_ARGS_OFFSET:
7624                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7625   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7626   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7627   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7628   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7629   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7630   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7631   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7632   case ISD::SADDO:
7633   case ISD::UADDO:
7634   case ISD::SSUBO:
7635   case ISD::USUBO:
7636   case ISD::SMULO:
7637   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7638   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7639   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7640   }
7641 }
7642
7643 void X86TargetLowering::
7644 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7645                         SelectionDAG &DAG, unsigned NewOp) const {
7646   EVT T = Node->getValueType(0);
7647   DebugLoc dl = Node->getDebugLoc();
7648   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7649
7650   SDValue Chain = Node->getOperand(0);
7651   SDValue In1 = Node->getOperand(1);
7652   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7653                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7654   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7655                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7656   SDValue Ops[] = { Chain, In1, In2L, In2H };
7657   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7658   SDValue Result =
7659     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7660                             cast<MemSDNode>(Node)->getMemOperand());
7661   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7662   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7663   Results.push_back(Result.getValue(2));
7664 }
7665
7666 /// ReplaceNodeResults - Replace a node with an illegal result type
7667 /// with a new node built out of custom code.
7668 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7669                                            SmallVectorImpl<SDValue>&Results,
7670                                            SelectionDAG &DAG) const {
7671   DebugLoc dl = N->getDebugLoc();
7672   switch (N->getOpcode()) {
7673   default:
7674     assert(false && "Do not know how to custom type legalize this operation!");
7675     return;
7676   case ISD::FP_TO_SINT: {
7677     std::pair<SDValue,SDValue> Vals =
7678         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7679     SDValue FIST = Vals.first, StackSlot = Vals.second;
7680     if (FIST.getNode() != 0) {
7681       EVT VT = N->getValueType(0);
7682       // Return a load from the stack slot.
7683       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7684                                     false, false, 0));
7685     }
7686     return;
7687   }
7688   case ISD::READCYCLECOUNTER: {
7689     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7690     SDValue TheChain = N->getOperand(0);
7691     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7692     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7693                                      rd.getValue(1));
7694     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7695                                      eax.getValue(2));
7696     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7697     SDValue Ops[] = { eax, edx };
7698     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7699     Results.push_back(edx.getValue(1));
7700     return;
7701   }
7702   case ISD::ATOMIC_CMP_SWAP: {
7703     EVT T = N->getValueType(0);
7704     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7705     SDValue cpInL, cpInH;
7706     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7707                         DAG.getConstant(0, MVT::i32));
7708     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7709                         DAG.getConstant(1, MVT::i32));
7710     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7711     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7712                              cpInL.getValue(1));
7713     SDValue swapInL, swapInH;
7714     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7715                           DAG.getConstant(0, MVT::i32));
7716     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7717                           DAG.getConstant(1, MVT::i32));
7718     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7719                                cpInH.getValue(1));
7720     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7721                                swapInL.getValue(1));
7722     SDValue Ops[] = { swapInH.getValue(0),
7723                       N->getOperand(1),
7724                       swapInH.getValue(1) };
7725     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7726     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7727     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7728                                         MVT::i32, Result.getValue(1));
7729     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7730                                         MVT::i32, cpOutL.getValue(2));
7731     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7732     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7733     Results.push_back(cpOutH.getValue(1));
7734     return;
7735   }
7736   case ISD::ATOMIC_LOAD_ADD:
7737     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7738     return;
7739   case ISD::ATOMIC_LOAD_AND:
7740     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7741     return;
7742   case ISD::ATOMIC_LOAD_NAND:
7743     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7744     return;
7745   case ISD::ATOMIC_LOAD_OR:
7746     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7747     return;
7748   case ISD::ATOMIC_LOAD_SUB:
7749     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7750     return;
7751   case ISD::ATOMIC_LOAD_XOR:
7752     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7753     return;
7754   case ISD::ATOMIC_SWAP:
7755     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7756     return;
7757   }
7758 }
7759
7760 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7761   switch (Opcode) {
7762   default: return NULL;
7763   case X86ISD::BSF:                return "X86ISD::BSF";
7764   case X86ISD::BSR:                return "X86ISD::BSR";
7765   case X86ISD::SHLD:               return "X86ISD::SHLD";
7766   case X86ISD::SHRD:               return "X86ISD::SHRD";
7767   case X86ISD::FAND:               return "X86ISD::FAND";
7768   case X86ISD::FOR:                return "X86ISD::FOR";
7769   case X86ISD::FXOR:               return "X86ISD::FXOR";
7770   case X86ISD::FSRL:               return "X86ISD::FSRL";
7771   case X86ISD::FILD:               return "X86ISD::FILD";
7772   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7773   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7774   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7775   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7776   case X86ISD::FLD:                return "X86ISD::FLD";
7777   case X86ISD::FST:                return "X86ISD::FST";
7778   case X86ISD::CALL:               return "X86ISD::CALL";
7779   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7780   case X86ISD::BT:                 return "X86ISD::BT";
7781   case X86ISD::CMP:                return "X86ISD::CMP";
7782   case X86ISD::COMI:               return "X86ISD::COMI";
7783   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7784   case X86ISD::SETCC:              return "X86ISD::SETCC";
7785   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7786   case X86ISD::CMOV:               return "X86ISD::CMOV";
7787   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7788   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7789   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7790   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7791   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7792   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7793   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7794   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7795   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7796   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7797   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7798   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7799   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7800   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7801   case X86ISD::FMAX:               return "X86ISD::FMAX";
7802   case X86ISD::FMIN:               return "X86ISD::FMIN";
7803   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7804   case X86ISD::FRCP:               return "X86ISD::FRCP";
7805   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7806   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7807   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7808   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7809   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7810   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7811   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7812   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7813   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7814   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7815   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7816   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7817   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7818   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7819   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7820   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7821   case X86ISD::VSHL:               return "X86ISD::VSHL";
7822   case X86ISD::VSRL:               return "X86ISD::VSRL";
7823   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7824   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7825   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7826   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7827   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7828   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7829   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7830   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7831   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7832   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7833   case X86ISD::ADD:                return "X86ISD::ADD";
7834   case X86ISD::SUB:                return "X86ISD::SUB";
7835   case X86ISD::SMUL:               return "X86ISD::SMUL";
7836   case X86ISD::UMUL:               return "X86ISD::UMUL";
7837   case X86ISD::INC:                return "X86ISD::INC";
7838   case X86ISD::DEC:                return "X86ISD::DEC";
7839   case X86ISD::OR:                 return "X86ISD::OR";
7840   case X86ISD::XOR:                return "X86ISD::XOR";
7841   case X86ISD::AND:                return "X86ISD::AND";
7842   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7843   case X86ISD::PTEST:              return "X86ISD::PTEST";
7844   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7845   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7846   }
7847 }
7848
7849 // isLegalAddressingMode - Return true if the addressing mode represented
7850 // by AM is legal for this target, for a load/store of the specified type.
7851 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7852                                               const Type *Ty) const {
7853   // X86 supports extremely general addressing modes.
7854   CodeModel::Model M = getTargetMachine().getCodeModel();
7855
7856   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7857   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7858     return false;
7859
7860   if (AM.BaseGV) {
7861     unsigned GVFlags =
7862       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7863
7864     // If a reference to this global requires an extra load, we can't fold it.
7865     if (isGlobalStubReference(GVFlags))
7866       return false;
7867
7868     // If BaseGV requires a register for the PIC base, we cannot also have a
7869     // BaseReg specified.
7870     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7871       return false;
7872
7873     // If lower 4G is not available, then we must use rip-relative addressing.
7874     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7875       return false;
7876   }
7877
7878   switch (AM.Scale) {
7879   case 0:
7880   case 1:
7881   case 2:
7882   case 4:
7883   case 8:
7884     // These scales always work.
7885     break;
7886   case 3:
7887   case 5:
7888   case 9:
7889     // These scales are formed with basereg+scalereg.  Only accept if there is
7890     // no basereg yet.
7891     if (AM.HasBaseReg)
7892       return false;
7893     break;
7894   default:  // Other stuff never works.
7895     return false;
7896   }
7897
7898   return true;
7899 }
7900
7901
7902 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7903   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7904     return false;
7905   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7906   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7907   if (NumBits1 <= NumBits2)
7908     return false;
7909   return true;
7910 }
7911
7912 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7913   if (!VT1.isInteger() || !VT2.isInteger())
7914     return false;
7915   unsigned NumBits1 = VT1.getSizeInBits();
7916   unsigned NumBits2 = VT2.getSizeInBits();
7917   if (NumBits1 <= NumBits2)
7918     return false;
7919   return true;
7920 }
7921
7922 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7923   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7924   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7925 }
7926
7927 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7928   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7929   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7930 }
7931
7932 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7933   // i16 instructions are longer (0x66 prefix) and potentially slower.
7934   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7935 }
7936
7937 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7938 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7939 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7940 /// are assumed to be legal.
7941 bool
7942 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7943                                       EVT VT) const {
7944   // Very little shuffling can be done for 64-bit vectors right now.
7945   if (VT.getSizeInBits() == 64)
7946     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7947
7948   // FIXME: pshufb, blends, shifts.
7949   return (VT.getVectorNumElements() == 2 ||
7950           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7951           isMOVLMask(M, VT) ||
7952           isSHUFPMask(M, VT) ||
7953           isPSHUFDMask(M, VT) ||
7954           isPSHUFHWMask(M, VT) ||
7955           isPSHUFLWMask(M, VT) ||
7956           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7957           isUNPCKLMask(M, VT) ||
7958           isUNPCKHMask(M, VT) ||
7959           isUNPCKL_v_undef_Mask(M, VT) ||
7960           isUNPCKH_v_undef_Mask(M, VT));
7961 }
7962
7963 bool
7964 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7965                                           EVT VT) const {
7966   unsigned NumElts = VT.getVectorNumElements();
7967   // FIXME: This collection of masks seems suspect.
7968   if (NumElts == 2)
7969     return true;
7970   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7971     return (isMOVLMask(Mask, VT)  ||
7972             isCommutedMOVLMask(Mask, VT, true) ||
7973             isSHUFPMask(Mask, VT) ||
7974             isCommutedSHUFPMask(Mask, VT));
7975   }
7976   return false;
7977 }
7978
7979 //===----------------------------------------------------------------------===//
7980 //                           X86 Scheduler Hooks
7981 //===----------------------------------------------------------------------===//
7982
7983 // private utility function
7984 MachineBasicBlock *
7985 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7986                                                        MachineBasicBlock *MBB,
7987                                                        unsigned regOpc,
7988                                                        unsigned immOpc,
7989                                                        unsigned LoadOpc,
7990                                                        unsigned CXchgOpc,
7991                                                        unsigned copyOpc,
7992                                                        unsigned notOpc,
7993                                                        unsigned EAXreg,
7994                                                        TargetRegisterClass *RC,
7995                                                        bool invSrc) const {
7996   // For the atomic bitwise operator, we generate
7997   //   thisMBB:
7998   //   newMBB:
7999   //     ld  t1 = [bitinstr.addr]
8000   //     op  t2 = t1, [bitinstr.val]
8001   //     mov EAX = t1
8002   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8003   //     bz  newMBB
8004   //     fallthrough -->nextMBB
8005   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8006   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8007   MachineFunction::iterator MBBIter = MBB;
8008   ++MBBIter;
8009
8010   /// First build the CFG
8011   MachineFunction *F = MBB->getParent();
8012   MachineBasicBlock *thisMBB = MBB;
8013   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8014   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8015   F->insert(MBBIter, newMBB);
8016   F->insert(MBBIter, nextMBB);
8017
8018   // Move all successors to thisMBB to nextMBB
8019   nextMBB->transferSuccessors(thisMBB);
8020
8021   // Update thisMBB to fall through to newMBB
8022   thisMBB->addSuccessor(newMBB);
8023
8024   // newMBB jumps to itself and fall through to nextMBB
8025   newMBB->addSuccessor(nextMBB);
8026   newMBB->addSuccessor(newMBB);
8027
8028   // Insert instructions into newMBB based on incoming instruction
8029   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8030          "unexpected number of operands");
8031   DebugLoc dl = bInstr->getDebugLoc();
8032   MachineOperand& destOper = bInstr->getOperand(0);
8033   MachineOperand* argOpers[2 + X86AddrNumOperands];
8034   int numArgs = bInstr->getNumOperands() - 1;
8035   for (int i=0; i < numArgs; ++i)
8036     argOpers[i] = &bInstr->getOperand(i+1);
8037
8038   // x86 address has 4 operands: base, index, scale, and displacement
8039   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8040   int valArgIndx = lastAddrIndx + 1;
8041
8042   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8043   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8044   for (int i=0; i <= lastAddrIndx; ++i)
8045     (*MIB).addOperand(*argOpers[i]);
8046
8047   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8048   if (invSrc) {
8049     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8050   }
8051   else
8052     tt = t1;
8053
8054   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8055   assert((argOpers[valArgIndx]->isReg() ||
8056           argOpers[valArgIndx]->isImm()) &&
8057          "invalid operand");
8058   if (argOpers[valArgIndx]->isReg())
8059     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8060   else
8061     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8062   MIB.addReg(tt);
8063   (*MIB).addOperand(*argOpers[valArgIndx]);
8064
8065   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8066   MIB.addReg(t1);
8067
8068   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8069   for (int i=0; i <= lastAddrIndx; ++i)
8070     (*MIB).addOperand(*argOpers[i]);
8071   MIB.addReg(t2);
8072   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8073   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8074                     bInstr->memoperands_end());
8075
8076   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8077   MIB.addReg(EAXreg);
8078
8079   // insert branch
8080   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8081
8082   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8083   return nextMBB;
8084 }
8085
8086 // private utility function:  64 bit atomics on 32 bit host.
8087 MachineBasicBlock *
8088 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8089                                                        MachineBasicBlock *MBB,
8090                                                        unsigned regOpcL,
8091                                                        unsigned regOpcH,
8092                                                        unsigned immOpcL,
8093                                                        unsigned immOpcH,
8094                                                        bool invSrc) const {
8095   // For the atomic bitwise operator, we generate
8096   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8097   //     ld t1,t2 = [bitinstr.addr]
8098   //   newMBB:
8099   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8100   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8101   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8102   //     mov ECX, EBX <- t5, t6
8103   //     mov EAX, EDX <- t1, t2
8104   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8105   //     mov t3, t4 <- EAX, EDX
8106   //     bz  newMBB
8107   //     result in out1, out2
8108   //     fallthrough -->nextMBB
8109
8110   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8111   const unsigned LoadOpc = X86::MOV32rm;
8112   const unsigned copyOpc = X86::MOV32rr;
8113   const unsigned NotOpc = X86::NOT32r;
8114   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8115   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8116   MachineFunction::iterator MBBIter = MBB;
8117   ++MBBIter;
8118
8119   /// First build the CFG
8120   MachineFunction *F = MBB->getParent();
8121   MachineBasicBlock *thisMBB = MBB;
8122   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8123   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8124   F->insert(MBBIter, newMBB);
8125   F->insert(MBBIter, nextMBB);
8126
8127   // Move all successors to thisMBB to nextMBB
8128   nextMBB->transferSuccessors(thisMBB);
8129
8130   // Update thisMBB to fall through to newMBB
8131   thisMBB->addSuccessor(newMBB);
8132
8133   // newMBB jumps to itself and fall through to nextMBB
8134   newMBB->addSuccessor(nextMBB);
8135   newMBB->addSuccessor(newMBB);
8136
8137   DebugLoc dl = bInstr->getDebugLoc();
8138   // Insert instructions into newMBB based on incoming instruction
8139   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8140   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8141          "unexpected number of operands");
8142   MachineOperand& dest1Oper = bInstr->getOperand(0);
8143   MachineOperand& dest2Oper = bInstr->getOperand(1);
8144   MachineOperand* argOpers[2 + X86AddrNumOperands];
8145   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8146     argOpers[i] = &bInstr->getOperand(i+2);
8147
8148     // We use some of the operands multiple times, so conservatively just
8149     // clear any kill flags that might be present.
8150     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8151       argOpers[i]->setIsKill(false);
8152   }
8153
8154   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8155   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8156
8157   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8158   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8159   for (int i=0; i <= lastAddrIndx; ++i)
8160     (*MIB).addOperand(*argOpers[i]);
8161   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8162   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8163   // add 4 to displacement.
8164   for (int i=0; i <= lastAddrIndx-2; ++i)
8165     (*MIB).addOperand(*argOpers[i]);
8166   MachineOperand newOp3 = *(argOpers[3]);
8167   if (newOp3.isImm())
8168     newOp3.setImm(newOp3.getImm()+4);
8169   else
8170     newOp3.setOffset(newOp3.getOffset()+4);
8171   (*MIB).addOperand(newOp3);
8172   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8173
8174   // t3/4 are defined later, at the bottom of the loop
8175   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8176   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8177   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8178     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8179   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8180     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8181
8182   // The subsequent operations should be using the destination registers of
8183   //the PHI instructions.
8184   if (invSrc) {
8185     t1 = F->getRegInfo().createVirtualRegister(RC);
8186     t2 = F->getRegInfo().createVirtualRegister(RC);
8187     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8188     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8189   } else {
8190     t1 = dest1Oper.getReg();
8191     t2 = dest2Oper.getReg();
8192   }
8193
8194   int valArgIndx = lastAddrIndx + 1;
8195   assert((argOpers[valArgIndx]->isReg() ||
8196           argOpers[valArgIndx]->isImm()) &&
8197          "invalid operand");
8198   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8199   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8200   if (argOpers[valArgIndx]->isReg())
8201     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8202   else
8203     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8204   if (regOpcL != X86::MOV32rr)
8205     MIB.addReg(t1);
8206   (*MIB).addOperand(*argOpers[valArgIndx]);
8207   assert(argOpers[valArgIndx + 1]->isReg() ==
8208          argOpers[valArgIndx]->isReg());
8209   assert(argOpers[valArgIndx + 1]->isImm() ==
8210          argOpers[valArgIndx]->isImm());
8211   if (argOpers[valArgIndx + 1]->isReg())
8212     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8213   else
8214     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8215   if (regOpcH != X86::MOV32rr)
8216     MIB.addReg(t2);
8217   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8218
8219   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8220   MIB.addReg(t1);
8221   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8222   MIB.addReg(t2);
8223
8224   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8225   MIB.addReg(t5);
8226   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8227   MIB.addReg(t6);
8228
8229   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8230   for (int i=0; i <= lastAddrIndx; ++i)
8231     (*MIB).addOperand(*argOpers[i]);
8232
8233   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8234   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8235                     bInstr->memoperands_end());
8236
8237   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8238   MIB.addReg(X86::EAX);
8239   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8240   MIB.addReg(X86::EDX);
8241
8242   // insert branch
8243   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8244
8245   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8246   return nextMBB;
8247 }
8248
8249 // private utility function
8250 MachineBasicBlock *
8251 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8252                                                       MachineBasicBlock *MBB,
8253                                                       unsigned cmovOpc) const {
8254   // For the atomic min/max operator, we generate
8255   //   thisMBB:
8256   //   newMBB:
8257   //     ld t1 = [min/max.addr]
8258   //     mov t2 = [min/max.val]
8259   //     cmp  t1, t2
8260   //     cmov[cond] t2 = t1
8261   //     mov EAX = t1
8262   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8263   //     bz   newMBB
8264   //     fallthrough -->nextMBB
8265   //
8266   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8267   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8268   MachineFunction::iterator MBBIter = MBB;
8269   ++MBBIter;
8270
8271   /// First build the CFG
8272   MachineFunction *F = MBB->getParent();
8273   MachineBasicBlock *thisMBB = MBB;
8274   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8275   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8276   F->insert(MBBIter, newMBB);
8277   F->insert(MBBIter, nextMBB);
8278
8279   // Move all successors of thisMBB to nextMBB
8280   nextMBB->transferSuccessors(thisMBB);
8281
8282   // Update thisMBB to fall through to newMBB
8283   thisMBB->addSuccessor(newMBB);
8284
8285   // newMBB jumps to newMBB and fall through to nextMBB
8286   newMBB->addSuccessor(nextMBB);
8287   newMBB->addSuccessor(newMBB);
8288
8289   DebugLoc dl = mInstr->getDebugLoc();
8290   // Insert instructions into newMBB based on incoming instruction
8291   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8292          "unexpected number of operands");
8293   MachineOperand& destOper = mInstr->getOperand(0);
8294   MachineOperand* argOpers[2 + X86AddrNumOperands];
8295   int numArgs = mInstr->getNumOperands() - 1;
8296   for (int i=0; i < numArgs; ++i)
8297     argOpers[i] = &mInstr->getOperand(i+1);
8298
8299   // x86 address has 4 operands: base, index, scale, and displacement
8300   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8301   int valArgIndx = lastAddrIndx + 1;
8302
8303   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8304   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8305   for (int i=0; i <= lastAddrIndx; ++i)
8306     (*MIB).addOperand(*argOpers[i]);
8307
8308   // We only support register and immediate values
8309   assert((argOpers[valArgIndx]->isReg() ||
8310           argOpers[valArgIndx]->isImm()) &&
8311          "invalid operand");
8312
8313   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8314   if (argOpers[valArgIndx]->isReg())
8315     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8316   else
8317     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8318   (*MIB).addOperand(*argOpers[valArgIndx]);
8319
8320   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8321   MIB.addReg(t1);
8322
8323   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8324   MIB.addReg(t1);
8325   MIB.addReg(t2);
8326
8327   // Generate movc
8328   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8329   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8330   MIB.addReg(t2);
8331   MIB.addReg(t1);
8332
8333   // Cmp and exchange if none has modified the memory location
8334   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8335   for (int i=0; i <= lastAddrIndx; ++i)
8336     (*MIB).addOperand(*argOpers[i]);
8337   MIB.addReg(t3);
8338   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8339   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8340                     mInstr->memoperands_end());
8341
8342   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8343   MIB.addReg(X86::EAX);
8344
8345   // insert branch
8346   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8347
8348   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8349   return nextMBB;
8350 }
8351
8352 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8353 // all of this code can be replaced with that in the .td file.
8354 MachineBasicBlock *
8355 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8356                             unsigned numArgs, bool memArg) const {
8357
8358   MachineFunction *F = BB->getParent();
8359   DebugLoc dl = MI->getDebugLoc();
8360   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8361
8362   unsigned Opc;
8363   if (memArg)
8364     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8365   else
8366     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8367
8368   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8369
8370   for (unsigned i = 0; i < numArgs; ++i) {
8371     MachineOperand &Op = MI->getOperand(i+1);
8372
8373     if (!(Op.isReg() && Op.isImplicit()))
8374       MIB.addOperand(Op);
8375   }
8376
8377   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8378     .addReg(X86::XMM0);
8379
8380   F->DeleteMachineInstr(MI);
8381
8382   return BB;
8383 }
8384
8385 MachineBasicBlock *
8386 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8387                                                  MachineInstr *MI,
8388                                                  MachineBasicBlock *MBB) const {
8389   // Emit code to save XMM registers to the stack. The ABI says that the
8390   // number of registers to save is given in %al, so it's theoretically
8391   // possible to do an indirect jump trick to avoid saving all of them,
8392   // however this code takes a simpler approach and just executes all
8393   // of the stores if %al is non-zero. It's less code, and it's probably
8394   // easier on the hardware branch predictor, and stores aren't all that
8395   // expensive anyway.
8396
8397   // Create the new basic blocks. One block contains all the XMM stores,
8398   // and one block is the final destination regardless of whether any
8399   // stores were performed.
8400   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8401   MachineFunction *F = MBB->getParent();
8402   MachineFunction::iterator MBBIter = MBB;
8403   ++MBBIter;
8404   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8405   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8406   F->insert(MBBIter, XMMSaveMBB);
8407   F->insert(MBBIter, EndMBB);
8408
8409   // Set up the CFG.
8410   // Move any original successors of MBB to the end block.
8411   EndMBB->transferSuccessors(MBB);
8412   // The original block will now fall through to the XMM save block.
8413   MBB->addSuccessor(XMMSaveMBB);
8414   // The XMMSaveMBB will fall through to the end block.
8415   XMMSaveMBB->addSuccessor(EndMBB);
8416
8417   // Now add the instructions.
8418   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8419   DebugLoc DL = MI->getDebugLoc();
8420
8421   unsigned CountReg = MI->getOperand(0).getReg();
8422   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8423   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8424
8425   if (!Subtarget->isTargetWin64()) {
8426     // If %al is 0, branch around the XMM save block.
8427     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8428     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8429     MBB->addSuccessor(EndMBB);
8430   }
8431
8432   // In the XMM save block, save all the XMM argument registers.
8433   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8434     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8435     MachineMemOperand *MMO =
8436       F->getMachineMemOperand(
8437         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8438         MachineMemOperand::MOStore, Offset,
8439         /*Size=*/16, /*Align=*/16);
8440     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8441       .addFrameIndex(RegSaveFrameIndex)
8442       .addImm(/*Scale=*/1)
8443       .addReg(/*IndexReg=*/0)
8444       .addImm(/*Disp=*/Offset)
8445       .addReg(/*Segment=*/0)
8446       .addReg(MI->getOperand(i).getReg())
8447       .addMemOperand(MMO);
8448   }
8449
8450   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8451
8452   return EndMBB;
8453 }
8454
8455 MachineBasicBlock *
8456 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8457                                      MachineBasicBlock *BB) const {
8458   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8459   DebugLoc DL = MI->getDebugLoc();
8460
8461   // To "insert" a SELECT_CC instruction, we actually have to insert the
8462   // diamond control-flow pattern.  The incoming instruction knows the
8463   // destination vreg to set, the condition code register to branch on, the
8464   // true/false values to select between, and a branch opcode to use.
8465   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8466   MachineFunction::iterator It = BB;
8467   ++It;
8468
8469   //  thisMBB:
8470   //  ...
8471   //   TrueVal = ...
8472   //   cmpTY ccX, r1, r2
8473   //   bCC copy1MBB
8474   //   fallthrough --> copy0MBB
8475   MachineBasicBlock *thisMBB = BB;
8476   MachineFunction *F = BB->getParent();
8477   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8478   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8479   unsigned Opc =
8480     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8481
8482   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8483   F->insert(It, copy0MBB);
8484   F->insert(It, sinkMBB);
8485
8486   // Update machine-CFG edges by first adding all successors of the current
8487   // block to the new block which will contain the Phi node for the select.
8488   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8489          E = BB->succ_end(); I != E; ++I)
8490     sinkMBB->addSuccessor(*I);
8491
8492   // Next, remove all successors of the current block, and add the true
8493   // and fallthrough blocks as its successors.
8494   while (!BB->succ_empty())
8495     BB->removeSuccessor(BB->succ_begin());
8496
8497   // Add the true and fallthrough blocks as its successors.
8498   BB->addSuccessor(copy0MBB);
8499   BB->addSuccessor(sinkMBB);
8500
8501   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8502   // live into the sink and copy blocks.
8503   const MachineFunction *MF = BB->getParent();
8504   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8505   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8506   const MachineInstr *Term = BB->getFirstTerminator();
8507
8508   for (unsigned I = 0, E = Term->getNumOperands(); I != E; ++I) {
8509     const MachineOperand &MO = Term->getOperand(I);
8510     if (!MO.isReg() || MO.isKill() || MO.isDead()) continue;
8511     unsigned Reg = MO.getReg();
8512     if (Reg != X86::EFLAGS) continue;
8513     copy0MBB->addLiveIn(Reg);
8514     sinkMBB->addLiveIn(Reg);
8515   }
8516
8517   //  copy0MBB:
8518   //   %FalseValue = ...
8519   //   # fallthrough to sinkMBB
8520   copy0MBB->addSuccessor(sinkMBB);
8521
8522   //  sinkMBB:
8523   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8524   //  ...
8525   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8526     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8527     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8528
8529   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8530   return sinkMBB;
8531 }
8532
8533 MachineBasicBlock *
8534 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8535                                           MachineBasicBlock *BB) const {
8536   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8537   DebugLoc DL = MI->getDebugLoc();
8538   MachineFunction *F = BB->getParent();
8539
8540   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8541   // non-trivial part is impdef of ESP.
8542   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8543   // mingw-w64.
8544
8545   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8546     .addExternalSymbol("_alloca")
8547     .addReg(X86::EAX, RegState::Implicit)
8548     .addReg(X86::ESP, RegState::Implicit)
8549     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8550     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8551
8552   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8553   return BB;
8554 }
8555
8556 MachineBasicBlock *
8557 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8558                                       MachineBasicBlock *BB) const {
8559   // This is pretty easy.  We're taking the value that we received from
8560   // our load from the relocation, sticking it in either RDI (x86-64)
8561   // or EAX and doing an indirect call.  The return value will then
8562   // be in the normal return register.
8563   const X86InstrInfo *TII
8564     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8565   DebugLoc DL = MI->getDebugLoc();
8566   MachineFunction *F = BB->getParent();
8567
8568   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8569
8570   if (Subtarget->is64Bit()) {
8571     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV64rm), X86::RDI)
8572     .addReg(X86::RIP)
8573     .addImm(0).addReg(0)
8574     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8575                       MI->getOperand(3).getTargetFlags())
8576     .addReg(0);
8577     MIB = BuildMI(BB, DL, TII->get(X86::CALL64m));
8578     addDirectMem(MIB, X86::RDI).addReg(0);
8579   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8580     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8581     .addReg(0)
8582     .addImm(0).addReg(0)
8583     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8584                       MI->getOperand(3).getTargetFlags())
8585     .addReg(0);
8586     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8587     addDirectMem(MIB, X86::EAX).addReg(0);
8588   } else {
8589     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8590     .addReg(TII->getGlobalBaseReg(F))
8591     .addImm(0).addReg(0)
8592     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8593                       MI->getOperand(3).getTargetFlags())
8594     .addReg(0);
8595     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8596     addDirectMem(MIB, X86::EAX).addReg(0);
8597   }
8598
8599   F->DeleteMachineInstr(MI); // The pseudo instruction is gone now.
8600   return BB;
8601 }
8602
8603 MachineBasicBlock *
8604 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8605                                                MachineBasicBlock *BB) const {
8606   switch (MI->getOpcode()) {
8607   default: assert(false && "Unexpected instr type to insert");
8608   case X86::MINGW_ALLOCA:
8609     return EmitLoweredMingwAlloca(MI, BB);
8610   case X86::TLSCall_32:
8611   case X86::TLSCall_64:
8612     return EmitLoweredTLSCall(MI, BB);
8613   case X86::CMOV_GR8:
8614   case X86::CMOV_V1I64:
8615   case X86::CMOV_FR32:
8616   case X86::CMOV_FR64:
8617   case X86::CMOV_V4F32:
8618   case X86::CMOV_V2F64:
8619   case X86::CMOV_V2I64:
8620   case X86::CMOV_GR16:
8621   case X86::CMOV_GR32:
8622   case X86::CMOV_RFP32:
8623   case X86::CMOV_RFP64:
8624   case X86::CMOV_RFP80:
8625     return EmitLoweredSelect(MI, BB);
8626
8627   case X86::FP32_TO_INT16_IN_MEM:
8628   case X86::FP32_TO_INT32_IN_MEM:
8629   case X86::FP32_TO_INT64_IN_MEM:
8630   case X86::FP64_TO_INT16_IN_MEM:
8631   case X86::FP64_TO_INT32_IN_MEM:
8632   case X86::FP64_TO_INT64_IN_MEM:
8633   case X86::FP80_TO_INT16_IN_MEM:
8634   case X86::FP80_TO_INT32_IN_MEM:
8635   case X86::FP80_TO_INT64_IN_MEM: {
8636     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8637     DebugLoc DL = MI->getDebugLoc();
8638
8639     // Change the floating point control register to use "round towards zero"
8640     // mode when truncating to an integer value.
8641     MachineFunction *F = BB->getParent();
8642     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8643     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8644
8645     // Load the old value of the high byte of the control word...
8646     unsigned OldCW =
8647       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8648     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8649                       CWFrameIdx);
8650
8651     // Set the high part to be round to zero...
8652     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8653       .addImm(0xC7F);
8654
8655     // Reload the modified control word now...
8656     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8657
8658     // Restore the memory image of control word to original value
8659     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8660       .addReg(OldCW);
8661
8662     // Get the X86 opcode to use.
8663     unsigned Opc;
8664     switch (MI->getOpcode()) {
8665     default: llvm_unreachable("illegal opcode!");
8666     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8667     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8668     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8669     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8670     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8671     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8672     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8673     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8674     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8675     }
8676
8677     X86AddressMode AM;
8678     MachineOperand &Op = MI->getOperand(0);
8679     if (Op.isReg()) {
8680       AM.BaseType = X86AddressMode::RegBase;
8681       AM.Base.Reg = Op.getReg();
8682     } else {
8683       AM.BaseType = X86AddressMode::FrameIndexBase;
8684       AM.Base.FrameIndex = Op.getIndex();
8685     }
8686     Op = MI->getOperand(1);
8687     if (Op.isImm())
8688       AM.Scale = Op.getImm();
8689     Op = MI->getOperand(2);
8690     if (Op.isImm())
8691       AM.IndexReg = Op.getImm();
8692     Op = MI->getOperand(3);
8693     if (Op.isGlobal()) {
8694       AM.GV = Op.getGlobal();
8695     } else {
8696       AM.Disp = Op.getImm();
8697     }
8698     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8699                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8700
8701     // Reload the original control word now.
8702     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8703
8704     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8705     return BB;
8706   }
8707     // String/text processing lowering.
8708   case X86::PCMPISTRM128REG:
8709     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8710   case X86::PCMPISTRM128MEM:
8711     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8712   case X86::PCMPESTRM128REG:
8713     return EmitPCMP(MI, BB, 5, false /* in mem */);
8714   case X86::PCMPESTRM128MEM:
8715     return EmitPCMP(MI, BB, 5, true /* in mem */);
8716
8717     // Atomic Lowering.
8718   case X86::ATOMAND32:
8719     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8720                                                X86::AND32ri, X86::MOV32rm,
8721                                                X86::LCMPXCHG32, X86::MOV32rr,
8722                                                X86::NOT32r, X86::EAX,
8723                                                X86::GR32RegisterClass);
8724   case X86::ATOMOR32:
8725     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8726                                                X86::OR32ri, X86::MOV32rm,
8727                                                X86::LCMPXCHG32, X86::MOV32rr,
8728                                                X86::NOT32r, X86::EAX,
8729                                                X86::GR32RegisterClass);
8730   case X86::ATOMXOR32:
8731     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8732                                                X86::XOR32ri, X86::MOV32rm,
8733                                                X86::LCMPXCHG32, X86::MOV32rr,
8734                                                X86::NOT32r, X86::EAX,
8735                                                X86::GR32RegisterClass);
8736   case X86::ATOMNAND32:
8737     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8738                                                X86::AND32ri, X86::MOV32rm,
8739                                                X86::LCMPXCHG32, X86::MOV32rr,
8740                                                X86::NOT32r, X86::EAX,
8741                                                X86::GR32RegisterClass, true);
8742   case X86::ATOMMIN32:
8743     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8744   case X86::ATOMMAX32:
8745     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8746   case X86::ATOMUMIN32:
8747     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8748   case X86::ATOMUMAX32:
8749     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8750
8751   case X86::ATOMAND16:
8752     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8753                                                X86::AND16ri, X86::MOV16rm,
8754                                                X86::LCMPXCHG16, X86::MOV16rr,
8755                                                X86::NOT16r, X86::AX,
8756                                                X86::GR16RegisterClass);
8757   case X86::ATOMOR16:
8758     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8759                                                X86::OR16ri, X86::MOV16rm,
8760                                                X86::LCMPXCHG16, X86::MOV16rr,
8761                                                X86::NOT16r, X86::AX,
8762                                                X86::GR16RegisterClass);
8763   case X86::ATOMXOR16:
8764     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8765                                                X86::XOR16ri, X86::MOV16rm,
8766                                                X86::LCMPXCHG16, X86::MOV16rr,
8767                                                X86::NOT16r, X86::AX,
8768                                                X86::GR16RegisterClass);
8769   case X86::ATOMNAND16:
8770     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8771                                                X86::AND16ri, X86::MOV16rm,
8772                                                X86::LCMPXCHG16, X86::MOV16rr,
8773                                                X86::NOT16r, X86::AX,
8774                                                X86::GR16RegisterClass, true);
8775   case X86::ATOMMIN16:
8776     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8777   case X86::ATOMMAX16:
8778     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8779   case X86::ATOMUMIN16:
8780     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8781   case X86::ATOMUMAX16:
8782     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8783
8784   case X86::ATOMAND8:
8785     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8786                                                X86::AND8ri, X86::MOV8rm,
8787                                                X86::LCMPXCHG8, X86::MOV8rr,
8788                                                X86::NOT8r, X86::AL,
8789                                                X86::GR8RegisterClass);
8790   case X86::ATOMOR8:
8791     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8792                                                X86::OR8ri, X86::MOV8rm,
8793                                                X86::LCMPXCHG8, X86::MOV8rr,
8794                                                X86::NOT8r, X86::AL,
8795                                                X86::GR8RegisterClass);
8796   case X86::ATOMXOR8:
8797     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8798                                                X86::XOR8ri, X86::MOV8rm,
8799                                                X86::LCMPXCHG8, X86::MOV8rr,
8800                                                X86::NOT8r, X86::AL,
8801                                                X86::GR8RegisterClass);
8802   case X86::ATOMNAND8:
8803     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8804                                                X86::AND8ri, X86::MOV8rm,
8805                                                X86::LCMPXCHG8, X86::MOV8rr,
8806                                                X86::NOT8r, X86::AL,
8807                                                X86::GR8RegisterClass, true);
8808   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8809   // This group is for 64-bit host.
8810   case X86::ATOMAND64:
8811     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8812                                                X86::AND64ri32, X86::MOV64rm,
8813                                                X86::LCMPXCHG64, X86::MOV64rr,
8814                                                X86::NOT64r, X86::RAX,
8815                                                X86::GR64RegisterClass);
8816   case X86::ATOMOR64:
8817     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8818                                                X86::OR64ri32, X86::MOV64rm,
8819                                                X86::LCMPXCHG64, X86::MOV64rr,
8820                                                X86::NOT64r, X86::RAX,
8821                                                X86::GR64RegisterClass);
8822   case X86::ATOMXOR64:
8823     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8824                                                X86::XOR64ri32, X86::MOV64rm,
8825                                                X86::LCMPXCHG64, X86::MOV64rr,
8826                                                X86::NOT64r, X86::RAX,
8827                                                X86::GR64RegisterClass);
8828   case X86::ATOMNAND64:
8829     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8830                                                X86::AND64ri32, X86::MOV64rm,
8831                                                X86::LCMPXCHG64, X86::MOV64rr,
8832                                                X86::NOT64r, X86::RAX,
8833                                                X86::GR64RegisterClass, true);
8834   case X86::ATOMMIN64:
8835     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8836   case X86::ATOMMAX64:
8837     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8838   case X86::ATOMUMIN64:
8839     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8840   case X86::ATOMUMAX64:
8841     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8842
8843   // This group does 64-bit operations on a 32-bit host.
8844   case X86::ATOMAND6432:
8845     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8846                                                X86::AND32rr, X86::AND32rr,
8847                                                X86::AND32ri, X86::AND32ri,
8848                                                false);
8849   case X86::ATOMOR6432:
8850     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8851                                                X86::OR32rr, X86::OR32rr,
8852                                                X86::OR32ri, X86::OR32ri,
8853                                                false);
8854   case X86::ATOMXOR6432:
8855     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8856                                                X86::XOR32rr, X86::XOR32rr,
8857                                                X86::XOR32ri, X86::XOR32ri,
8858                                                false);
8859   case X86::ATOMNAND6432:
8860     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8861                                                X86::AND32rr, X86::AND32rr,
8862                                                X86::AND32ri, X86::AND32ri,
8863                                                true);
8864   case X86::ATOMADD6432:
8865     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8866                                                X86::ADD32rr, X86::ADC32rr,
8867                                                X86::ADD32ri, X86::ADC32ri,
8868                                                false);
8869   case X86::ATOMSUB6432:
8870     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8871                                                X86::SUB32rr, X86::SBB32rr,
8872                                                X86::SUB32ri, X86::SBB32ri,
8873                                                false);
8874   case X86::ATOMSWAP6432:
8875     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8876                                                X86::MOV32rr, X86::MOV32rr,
8877                                                X86::MOV32ri, X86::MOV32ri,
8878                                                false);
8879   case X86::VASTART_SAVE_XMM_REGS:
8880     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8881   }
8882 }
8883
8884 //===----------------------------------------------------------------------===//
8885 //                           X86 Optimization Hooks
8886 //===----------------------------------------------------------------------===//
8887
8888 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8889                                                        const APInt &Mask,
8890                                                        APInt &KnownZero,
8891                                                        APInt &KnownOne,
8892                                                        const SelectionDAG &DAG,
8893                                                        unsigned Depth) const {
8894   unsigned Opc = Op.getOpcode();
8895   assert((Opc >= ISD::BUILTIN_OP_END ||
8896           Opc == ISD::INTRINSIC_WO_CHAIN ||
8897           Opc == ISD::INTRINSIC_W_CHAIN ||
8898           Opc == ISD::INTRINSIC_VOID) &&
8899          "Should use MaskedValueIsZero if you don't know whether Op"
8900          " is a target node!");
8901
8902   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8903   switch (Opc) {
8904   default: break;
8905   case X86ISD::ADD:
8906   case X86ISD::SUB:
8907   case X86ISD::SMUL:
8908   case X86ISD::UMUL:
8909   case X86ISD::INC:
8910   case X86ISD::DEC:
8911   case X86ISD::OR:
8912   case X86ISD::XOR:
8913   case X86ISD::AND:
8914     // These nodes' second result is a boolean.
8915     if (Op.getResNo() == 0)
8916       break;
8917     // Fallthrough
8918   case X86ISD::SETCC:
8919     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8920                                        Mask.getBitWidth() - 1);
8921     break;
8922   }
8923 }
8924
8925 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8926 /// node is a GlobalAddress + offset.
8927 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8928                                        const GlobalValue* &GA,
8929                                        int64_t &Offset) const {
8930   if (N->getOpcode() == X86ISD::Wrapper) {
8931     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8932       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8933       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8934       return true;
8935     }
8936   }
8937   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8938 }
8939
8940 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8941 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8942 /// if the load addresses are consecutive, non-overlapping, and in the right
8943 /// order.
8944 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8945                                      const TargetLowering &TLI) {
8946   DebugLoc dl = N->getDebugLoc();
8947   EVT VT = N->getValueType(0);
8948   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8949
8950   if (VT.getSizeInBits() != 128)
8951     return SDValue();
8952
8953   SmallVector<SDValue, 16> Elts;
8954   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8955     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8956
8957   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8958 }
8959
8960 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8961 /// and convert it from being a bunch of shuffles and extracts to a simple
8962 /// store and scalar loads to extract the elements.
8963 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8964                                                 const TargetLowering &TLI) {
8965   SDValue InputVector = N->getOperand(0);
8966
8967   // Only operate on vectors of 4 elements, where the alternative shuffling
8968   // gets to be more expensive.
8969   if (InputVector.getValueType() != MVT::v4i32)
8970     return SDValue();
8971
8972   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8973   // single use which is a sign-extend or zero-extend, and all elements are
8974   // used.
8975   SmallVector<SDNode *, 4> Uses;
8976   unsigned ExtractedElements = 0;
8977   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8978        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8979     if (UI.getUse().getResNo() != InputVector.getResNo())
8980       return SDValue();
8981
8982     SDNode *Extract = *UI;
8983     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8984       return SDValue();
8985
8986     if (Extract->getValueType(0) != MVT::i32)
8987       return SDValue();
8988     if (!Extract->hasOneUse())
8989       return SDValue();
8990     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8991         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8992       return SDValue();
8993     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8994       return SDValue();
8995
8996     // Record which element was extracted.
8997     ExtractedElements |=
8998       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8999
9000     Uses.push_back(Extract);
9001   }
9002
9003   // If not all the elements were used, this may not be worthwhile.
9004   if (ExtractedElements != 15)
9005     return SDValue();
9006
9007   // Ok, we've now decided to do the transformation.
9008   DebugLoc dl = InputVector.getDebugLoc();
9009
9010   // Store the value to a temporary stack slot.
9011   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9012   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9013                             false, false, 0);
9014
9015   // Replace each use (extract) with a load of the appropriate element.
9016   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9017        UE = Uses.end(); UI != UE; ++UI) {
9018     SDNode *Extract = *UI;
9019
9020     // Compute the element's address.
9021     SDValue Idx = Extract->getOperand(1);
9022     unsigned EltSize =
9023         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9024     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9025     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9026
9027     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9028
9029     // Load the scalar.
9030     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9031                           NULL, 0, false, false, 0);
9032
9033     // Replace the exact with the load.
9034     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9035   }
9036
9037   // The replacement was made in place; don't return anything.
9038   return SDValue();
9039 }
9040
9041 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9042 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9043                                     const X86Subtarget *Subtarget) {
9044   DebugLoc DL = N->getDebugLoc();
9045   SDValue Cond = N->getOperand(0);
9046   // Get the LHS/RHS of the select.
9047   SDValue LHS = N->getOperand(1);
9048   SDValue RHS = N->getOperand(2);
9049
9050   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9051   // instructions match the semantics of the common C idiom x<y?x:y but not
9052   // x<=y?x:y, because of how they handle negative zero (which can be
9053   // ignored in unsafe-math mode).
9054   if (Subtarget->hasSSE2() &&
9055       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9056       Cond.getOpcode() == ISD::SETCC) {
9057     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9058
9059     unsigned Opcode = 0;
9060     // Check for x CC y ? x : y.
9061     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9062         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9063       switch (CC) {
9064       default: break;
9065       case ISD::SETULT:
9066         // Converting this to a min would handle NaNs incorrectly, and swapping
9067         // the operands would cause it to handle comparisons between positive
9068         // and negative zero incorrectly.
9069         if (!FiniteOnlyFPMath() &&
9070             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9071           if (!UnsafeFPMath &&
9072               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9073             break;
9074           std::swap(LHS, RHS);
9075         }
9076         Opcode = X86ISD::FMIN;
9077         break;
9078       case ISD::SETOLE:
9079         // Converting this to a min would handle comparisons between positive
9080         // and negative zero incorrectly.
9081         if (!UnsafeFPMath &&
9082             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9083           break;
9084         Opcode = X86ISD::FMIN;
9085         break;
9086       case ISD::SETULE:
9087         // Converting this to a min would handle both negative zeros and NaNs
9088         // incorrectly, but we can swap the operands to fix both.
9089         std::swap(LHS, RHS);
9090       case ISD::SETOLT:
9091       case ISD::SETLT:
9092       case ISD::SETLE:
9093         Opcode = X86ISD::FMIN;
9094         break;
9095
9096       case ISD::SETOGE:
9097         // Converting this to a max would handle comparisons between positive
9098         // and negative zero incorrectly.
9099         if (!UnsafeFPMath &&
9100             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9101           break;
9102         Opcode = X86ISD::FMAX;
9103         break;
9104       case ISD::SETUGT:
9105         // Converting this to a max would handle NaNs incorrectly, and swapping
9106         // the operands would cause it to handle comparisons between positive
9107         // and negative zero incorrectly.
9108         if (!FiniteOnlyFPMath() &&
9109             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9110           if (!UnsafeFPMath &&
9111               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9112             break;
9113           std::swap(LHS, RHS);
9114         }
9115         Opcode = X86ISD::FMAX;
9116         break;
9117       case ISD::SETUGE:
9118         // Converting this to a max would handle both negative zeros and NaNs
9119         // incorrectly, but we can swap the operands to fix both.
9120         std::swap(LHS, RHS);
9121       case ISD::SETOGT:
9122       case ISD::SETGT:
9123       case ISD::SETGE:
9124         Opcode = X86ISD::FMAX;
9125         break;
9126       }
9127     // Check for x CC y ? y : x -- a min/max with reversed arms.
9128     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9129                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9130       switch (CC) {
9131       default: break;
9132       case ISD::SETOGE:
9133         // Converting this to a min would handle comparisons between positive
9134         // and negative zero incorrectly, and swapping the operands would
9135         // cause it to handle NaNs incorrectly.
9136         if (!UnsafeFPMath &&
9137             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9138           if (!FiniteOnlyFPMath() &&
9139               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9140             break;
9141           std::swap(LHS, RHS);
9142         }
9143         Opcode = X86ISD::FMIN;
9144         break;
9145       case ISD::SETUGT:
9146         // Converting this to a min would handle NaNs incorrectly.
9147         if (!UnsafeFPMath &&
9148             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9149           break;
9150         Opcode = X86ISD::FMIN;
9151         break;
9152       case ISD::SETUGE:
9153         // Converting this to a min would handle both negative zeros and NaNs
9154         // incorrectly, but we can swap the operands to fix both.
9155         std::swap(LHS, RHS);
9156       case ISD::SETOGT:
9157       case ISD::SETGT:
9158       case ISD::SETGE:
9159         Opcode = X86ISD::FMIN;
9160         break;
9161
9162       case ISD::SETULT:
9163         // Converting this to a max would handle NaNs incorrectly.
9164         if (!FiniteOnlyFPMath() &&
9165             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9166           break;
9167         Opcode = X86ISD::FMAX;
9168         break;
9169       case ISD::SETOLE:
9170         // Converting this to a max would handle comparisons between positive
9171         // and negative zero incorrectly, and swapping the operands would
9172         // cause it to handle NaNs incorrectly.
9173         if (!UnsafeFPMath &&
9174             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9175           if (!FiniteOnlyFPMath() &&
9176               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9177             break;
9178           std::swap(LHS, RHS);
9179         }
9180         Opcode = X86ISD::FMAX;
9181         break;
9182       case ISD::SETULE:
9183         // Converting this to a max would handle both negative zeros and NaNs
9184         // incorrectly, but we can swap the operands to fix both.
9185         std::swap(LHS, RHS);
9186       case ISD::SETOLT:
9187       case ISD::SETLT:
9188       case ISD::SETLE:
9189         Opcode = X86ISD::FMAX;
9190         break;
9191       }
9192     }
9193
9194     if (Opcode)
9195       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9196   }
9197
9198   // If this is a select between two integer constants, try to do some
9199   // optimizations.
9200   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9201     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9202       // Don't do this for crazy integer types.
9203       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9204         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9205         // so that TrueC (the true value) is larger than FalseC.
9206         bool NeedsCondInvert = false;
9207
9208         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9209             // Efficiently invertible.
9210             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9211              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9212               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9213           NeedsCondInvert = true;
9214           std::swap(TrueC, FalseC);
9215         }
9216
9217         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9218         if (FalseC->getAPIntValue() == 0 &&
9219             TrueC->getAPIntValue().isPowerOf2()) {
9220           if (NeedsCondInvert) // Invert the condition if needed.
9221             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9222                                DAG.getConstant(1, Cond.getValueType()));
9223
9224           // Zero extend the condition if needed.
9225           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9226
9227           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9228           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9229                              DAG.getConstant(ShAmt, MVT::i8));
9230         }
9231
9232         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9233         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9234           if (NeedsCondInvert) // Invert the condition if needed.
9235             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9236                                DAG.getConstant(1, Cond.getValueType()));
9237
9238           // Zero extend the condition if needed.
9239           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9240                              FalseC->getValueType(0), Cond);
9241           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9242                              SDValue(FalseC, 0));
9243         }
9244
9245         // Optimize cases that will turn into an LEA instruction.  This requires
9246         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9247         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9248           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9249           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9250
9251           bool isFastMultiplier = false;
9252           if (Diff < 10) {
9253             switch ((unsigned char)Diff) {
9254               default: break;
9255               case 1:  // result = add base, cond
9256               case 2:  // result = lea base(    , cond*2)
9257               case 3:  // result = lea base(cond, cond*2)
9258               case 4:  // result = lea base(    , cond*4)
9259               case 5:  // result = lea base(cond, cond*4)
9260               case 8:  // result = lea base(    , cond*8)
9261               case 9:  // result = lea base(cond, cond*8)
9262                 isFastMultiplier = true;
9263                 break;
9264             }
9265           }
9266
9267           if (isFastMultiplier) {
9268             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9269             if (NeedsCondInvert) // Invert the condition if needed.
9270               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9271                                  DAG.getConstant(1, Cond.getValueType()));
9272
9273             // Zero extend the condition if needed.
9274             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9275                                Cond);
9276             // Scale the condition by the difference.
9277             if (Diff != 1)
9278               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9279                                  DAG.getConstant(Diff, Cond.getValueType()));
9280
9281             // Add the base if non-zero.
9282             if (FalseC->getAPIntValue() != 0)
9283               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9284                                  SDValue(FalseC, 0));
9285             return Cond;
9286           }
9287         }
9288       }
9289   }
9290
9291   return SDValue();
9292 }
9293
9294 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9295 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9296                                   TargetLowering::DAGCombinerInfo &DCI) {
9297   DebugLoc DL = N->getDebugLoc();
9298
9299   // If the flag operand isn't dead, don't touch this CMOV.
9300   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9301     return SDValue();
9302
9303   // If this is a select between two integer constants, try to do some
9304   // optimizations.  Note that the operands are ordered the opposite of SELECT
9305   // operands.
9306   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9307     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9308       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9309       // larger than FalseC (the false value).
9310       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9311
9312       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9313         CC = X86::GetOppositeBranchCondition(CC);
9314         std::swap(TrueC, FalseC);
9315       }
9316
9317       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9318       // This is efficient for any integer data type (including i8/i16) and
9319       // shift amount.
9320       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9321         SDValue Cond = N->getOperand(3);
9322         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9323                            DAG.getConstant(CC, MVT::i8), Cond);
9324
9325         // Zero extend the condition if needed.
9326         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9327
9328         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9329         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9330                            DAG.getConstant(ShAmt, MVT::i8));
9331         if (N->getNumValues() == 2)  // Dead flag value?
9332           return DCI.CombineTo(N, Cond, SDValue());
9333         return Cond;
9334       }
9335
9336       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9337       // for any integer data type, including i8/i16.
9338       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9339         SDValue Cond = N->getOperand(3);
9340         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9341                            DAG.getConstant(CC, MVT::i8), Cond);
9342
9343         // Zero extend the condition if needed.
9344         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9345                            FalseC->getValueType(0), Cond);
9346         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9347                            SDValue(FalseC, 0));
9348
9349         if (N->getNumValues() == 2)  // Dead flag value?
9350           return DCI.CombineTo(N, Cond, SDValue());
9351         return Cond;
9352       }
9353
9354       // Optimize cases that will turn into an LEA instruction.  This requires
9355       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9356       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9357         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9358         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9359
9360         bool isFastMultiplier = false;
9361         if (Diff < 10) {
9362           switch ((unsigned char)Diff) {
9363           default: break;
9364           case 1:  // result = add base, cond
9365           case 2:  // result = lea base(    , cond*2)
9366           case 3:  // result = lea base(cond, cond*2)
9367           case 4:  // result = lea base(    , cond*4)
9368           case 5:  // result = lea base(cond, cond*4)
9369           case 8:  // result = lea base(    , cond*8)
9370           case 9:  // result = lea base(cond, cond*8)
9371             isFastMultiplier = true;
9372             break;
9373           }
9374         }
9375
9376         if (isFastMultiplier) {
9377           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9378           SDValue Cond = N->getOperand(3);
9379           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9380                              DAG.getConstant(CC, MVT::i8), Cond);
9381           // Zero extend the condition if needed.
9382           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9383                              Cond);
9384           // Scale the condition by the difference.
9385           if (Diff != 1)
9386             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9387                                DAG.getConstant(Diff, Cond.getValueType()));
9388
9389           // Add the base if non-zero.
9390           if (FalseC->getAPIntValue() != 0)
9391             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9392                                SDValue(FalseC, 0));
9393           if (N->getNumValues() == 2)  // Dead flag value?
9394             return DCI.CombineTo(N, Cond, SDValue());
9395           return Cond;
9396         }
9397       }
9398     }
9399   }
9400   return SDValue();
9401 }
9402
9403
9404 /// PerformMulCombine - Optimize a single multiply with constant into two
9405 /// in order to implement it with two cheaper instructions, e.g.
9406 /// LEA + SHL, LEA + LEA.
9407 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9408                                  TargetLowering::DAGCombinerInfo &DCI) {
9409   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9410     return SDValue();
9411
9412   EVT VT = N->getValueType(0);
9413   if (VT != MVT::i64)
9414     return SDValue();
9415
9416   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9417   if (!C)
9418     return SDValue();
9419   uint64_t MulAmt = C->getZExtValue();
9420   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9421     return SDValue();
9422
9423   uint64_t MulAmt1 = 0;
9424   uint64_t MulAmt2 = 0;
9425   if ((MulAmt % 9) == 0) {
9426     MulAmt1 = 9;
9427     MulAmt2 = MulAmt / 9;
9428   } else if ((MulAmt % 5) == 0) {
9429     MulAmt1 = 5;
9430     MulAmt2 = MulAmt / 5;
9431   } else if ((MulAmt % 3) == 0) {
9432     MulAmt1 = 3;
9433     MulAmt2 = MulAmt / 3;
9434   }
9435   if (MulAmt2 &&
9436       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9437     DebugLoc DL = N->getDebugLoc();
9438
9439     if (isPowerOf2_64(MulAmt2) &&
9440         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9441       // If second multiplifer is pow2, issue it first. We want the multiply by
9442       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9443       // is an add.
9444       std::swap(MulAmt1, MulAmt2);
9445
9446     SDValue NewMul;
9447     if (isPowerOf2_64(MulAmt1))
9448       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9449                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9450     else
9451       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9452                            DAG.getConstant(MulAmt1, VT));
9453
9454     if (isPowerOf2_64(MulAmt2))
9455       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9456                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9457     else
9458       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9459                            DAG.getConstant(MulAmt2, VT));
9460
9461     // Do not add new nodes to DAG combiner worklist.
9462     DCI.CombineTo(N, NewMul, false);
9463   }
9464   return SDValue();
9465 }
9466
9467 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9468   SDValue N0 = N->getOperand(0);
9469   SDValue N1 = N->getOperand(1);
9470   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9471   EVT VT = N0.getValueType();
9472
9473   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9474   // since the result of setcc_c is all zero's or all ones.
9475   if (N1C && N0.getOpcode() == ISD::AND &&
9476       N0.getOperand(1).getOpcode() == ISD::Constant) {
9477     SDValue N00 = N0.getOperand(0);
9478     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9479         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9480           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9481          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9482       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9483       APInt ShAmt = N1C->getAPIntValue();
9484       Mask = Mask.shl(ShAmt);
9485       if (Mask != 0)
9486         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9487                            N00, DAG.getConstant(Mask, VT));
9488     }
9489   }
9490
9491   return SDValue();
9492 }
9493
9494 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9495 ///                       when possible.
9496 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9497                                    const X86Subtarget *Subtarget) {
9498   EVT VT = N->getValueType(0);
9499   if (!VT.isVector() && VT.isInteger() &&
9500       N->getOpcode() == ISD::SHL)
9501     return PerformSHLCombine(N, DAG);
9502
9503   // On X86 with SSE2 support, we can transform this to a vector shift if
9504   // all elements are shifted by the same amount.  We can't do this in legalize
9505   // because the a constant vector is typically transformed to a constant pool
9506   // so we have no knowledge of the shift amount.
9507   if (!Subtarget->hasSSE2())
9508     return SDValue();
9509
9510   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9511     return SDValue();
9512
9513   SDValue ShAmtOp = N->getOperand(1);
9514   EVT EltVT = VT.getVectorElementType();
9515   DebugLoc DL = N->getDebugLoc();
9516   SDValue BaseShAmt = SDValue();
9517   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9518     unsigned NumElts = VT.getVectorNumElements();
9519     unsigned i = 0;
9520     for (; i != NumElts; ++i) {
9521       SDValue Arg = ShAmtOp.getOperand(i);
9522       if (Arg.getOpcode() == ISD::UNDEF) continue;
9523       BaseShAmt = Arg;
9524       break;
9525     }
9526     for (; i != NumElts; ++i) {
9527       SDValue Arg = ShAmtOp.getOperand(i);
9528       if (Arg.getOpcode() == ISD::UNDEF) continue;
9529       if (Arg != BaseShAmt) {
9530         return SDValue();
9531       }
9532     }
9533   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9534              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9535     SDValue InVec = ShAmtOp.getOperand(0);
9536     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9537       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9538       unsigned i = 0;
9539       for (; i != NumElts; ++i) {
9540         SDValue Arg = InVec.getOperand(i);
9541         if (Arg.getOpcode() == ISD::UNDEF) continue;
9542         BaseShAmt = Arg;
9543         break;
9544       }
9545     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9546        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9547          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9548          if (C->getZExtValue() == SplatIdx)
9549            BaseShAmt = InVec.getOperand(1);
9550        }
9551     }
9552     if (BaseShAmt.getNode() == 0)
9553       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9554                               DAG.getIntPtrConstant(0));
9555   } else
9556     return SDValue();
9557
9558   // The shift amount is an i32.
9559   if (EltVT.bitsGT(MVT::i32))
9560     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9561   else if (EltVT.bitsLT(MVT::i32))
9562     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9563
9564   // The shift amount is identical so we can do a vector shift.
9565   SDValue  ValOp = N->getOperand(0);
9566   switch (N->getOpcode()) {
9567   default:
9568     llvm_unreachable("Unknown shift opcode!");
9569     break;
9570   case ISD::SHL:
9571     if (VT == MVT::v2i64)
9572       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9573                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9574                          ValOp, BaseShAmt);
9575     if (VT == MVT::v4i32)
9576       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9577                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9578                          ValOp, BaseShAmt);
9579     if (VT == MVT::v8i16)
9580       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9581                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9582                          ValOp, BaseShAmt);
9583     break;
9584   case ISD::SRA:
9585     if (VT == MVT::v4i32)
9586       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9587                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9588                          ValOp, BaseShAmt);
9589     if (VT == MVT::v8i16)
9590       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9591                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9592                          ValOp, BaseShAmt);
9593     break;
9594   case ISD::SRL:
9595     if (VT == MVT::v2i64)
9596       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9597                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9598                          ValOp, BaseShAmt);
9599     if (VT == MVT::v4i32)
9600       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9601                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9602                          ValOp, BaseShAmt);
9603     if (VT ==  MVT::v8i16)
9604       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9605                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9606                          ValOp, BaseShAmt);
9607     break;
9608   }
9609   return SDValue();
9610 }
9611
9612 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9613                                 TargetLowering::DAGCombinerInfo &DCI,
9614                                 const X86Subtarget *Subtarget) {
9615   if (DCI.isBeforeLegalizeOps())
9616     return SDValue();
9617
9618   EVT VT = N->getValueType(0);
9619   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9620     return SDValue();
9621
9622   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9623   SDValue N0 = N->getOperand(0);
9624   SDValue N1 = N->getOperand(1);
9625   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9626     std::swap(N0, N1);
9627   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9628     return SDValue();
9629   if (!N0.hasOneUse() || !N1.hasOneUse())
9630     return SDValue();
9631
9632   SDValue ShAmt0 = N0.getOperand(1);
9633   if (ShAmt0.getValueType() != MVT::i8)
9634     return SDValue();
9635   SDValue ShAmt1 = N1.getOperand(1);
9636   if (ShAmt1.getValueType() != MVT::i8)
9637     return SDValue();
9638   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9639     ShAmt0 = ShAmt0.getOperand(0);
9640   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9641     ShAmt1 = ShAmt1.getOperand(0);
9642
9643   DebugLoc DL = N->getDebugLoc();
9644   unsigned Opc = X86ISD::SHLD;
9645   SDValue Op0 = N0.getOperand(0);
9646   SDValue Op1 = N1.getOperand(0);
9647   if (ShAmt0.getOpcode() == ISD::SUB) {
9648     Opc = X86ISD::SHRD;
9649     std::swap(Op0, Op1);
9650     std::swap(ShAmt0, ShAmt1);
9651   }
9652
9653   unsigned Bits = VT.getSizeInBits();
9654   if (ShAmt1.getOpcode() == ISD::SUB) {
9655     SDValue Sum = ShAmt1.getOperand(0);
9656     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9657       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9658       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9659         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9660       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9661         return DAG.getNode(Opc, DL, VT,
9662                            Op0, Op1,
9663                            DAG.getNode(ISD::TRUNCATE, DL,
9664                                        MVT::i8, ShAmt0));
9665     }
9666   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9667     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9668     if (ShAmt0C &&
9669         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9670       return DAG.getNode(Opc, DL, VT,
9671                          N0.getOperand(0), N1.getOperand(0),
9672                          DAG.getNode(ISD::TRUNCATE, DL,
9673                                        MVT::i8, ShAmt0));
9674   }
9675
9676   return SDValue();
9677 }
9678
9679 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9680 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9681                                    const X86Subtarget *Subtarget) {
9682   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9683   // the FP state in cases where an emms may be missing.
9684   // A preferable solution to the general problem is to figure out the right
9685   // places to insert EMMS.  This qualifies as a quick hack.
9686
9687   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9688   StoreSDNode *St = cast<StoreSDNode>(N);
9689   EVT VT = St->getValue().getValueType();
9690   if (VT.getSizeInBits() != 64)
9691     return SDValue();
9692
9693   const Function *F = DAG.getMachineFunction().getFunction();
9694   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9695   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9696     && Subtarget->hasSSE2();
9697   if ((VT.isVector() ||
9698        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9699       isa<LoadSDNode>(St->getValue()) &&
9700       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9701       St->getChain().hasOneUse() && !St->isVolatile()) {
9702     SDNode* LdVal = St->getValue().getNode();
9703     LoadSDNode *Ld = 0;
9704     int TokenFactorIndex = -1;
9705     SmallVector<SDValue, 8> Ops;
9706     SDNode* ChainVal = St->getChain().getNode();
9707     // Must be a store of a load.  We currently handle two cases:  the load
9708     // is a direct child, and it's under an intervening TokenFactor.  It is
9709     // possible to dig deeper under nested TokenFactors.
9710     if (ChainVal == LdVal)
9711       Ld = cast<LoadSDNode>(St->getChain());
9712     else if (St->getValue().hasOneUse() &&
9713              ChainVal->getOpcode() == ISD::TokenFactor) {
9714       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9715         if (ChainVal->getOperand(i).getNode() == LdVal) {
9716           TokenFactorIndex = i;
9717           Ld = cast<LoadSDNode>(St->getValue());
9718         } else
9719           Ops.push_back(ChainVal->getOperand(i));
9720       }
9721     }
9722
9723     if (!Ld || !ISD::isNormalLoad(Ld))
9724       return SDValue();
9725
9726     // If this is not the MMX case, i.e. we are just turning i64 load/store
9727     // into f64 load/store, avoid the transformation if there are multiple
9728     // uses of the loaded value.
9729     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9730       return SDValue();
9731
9732     DebugLoc LdDL = Ld->getDebugLoc();
9733     DebugLoc StDL = N->getDebugLoc();
9734     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9735     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9736     // pair instead.
9737     if (Subtarget->is64Bit() || F64IsLegal) {
9738       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9739       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9740                                   Ld->getBasePtr(), Ld->getSrcValue(),
9741                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9742                                   Ld->isNonTemporal(), Ld->getAlignment());
9743       SDValue NewChain = NewLd.getValue(1);
9744       if (TokenFactorIndex != -1) {
9745         Ops.push_back(NewChain);
9746         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9747                                Ops.size());
9748       }
9749       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9750                           St->getSrcValue(), St->getSrcValueOffset(),
9751                           St->isVolatile(), St->isNonTemporal(),
9752                           St->getAlignment());
9753     }
9754
9755     // Otherwise, lower to two pairs of 32-bit loads / stores.
9756     SDValue LoAddr = Ld->getBasePtr();
9757     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9758                                  DAG.getConstant(4, MVT::i32));
9759
9760     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9761                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9762                                Ld->isVolatile(), Ld->isNonTemporal(),
9763                                Ld->getAlignment());
9764     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9765                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9766                                Ld->isVolatile(), Ld->isNonTemporal(),
9767                                MinAlign(Ld->getAlignment(), 4));
9768
9769     SDValue NewChain = LoLd.getValue(1);
9770     if (TokenFactorIndex != -1) {
9771       Ops.push_back(LoLd);
9772       Ops.push_back(HiLd);
9773       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9774                              Ops.size());
9775     }
9776
9777     LoAddr = St->getBasePtr();
9778     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9779                          DAG.getConstant(4, MVT::i32));
9780
9781     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9782                                 St->getSrcValue(), St->getSrcValueOffset(),
9783                                 St->isVolatile(), St->isNonTemporal(),
9784                                 St->getAlignment());
9785     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9786                                 St->getSrcValue(),
9787                                 St->getSrcValueOffset() + 4,
9788                                 St->isVolatile(),
9789                                 St->isNonTemporal(),
9790                                 MinAlign(St->getAlignment(), 4));
9791     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9792   }
9793   return SDValue();
9794 }
9795
9796 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9797 /// X86ISD::FXOR nodes.
9798 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9799   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9800   // F[X]OR(0.0, x) -> x
9801   // F[X]OR(x, 0.0) -> x
9802   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9803     if (C->getValueAPF().isPosZero())
9804       return N->getOperand(1);
9805   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9806     if (C->getValueAPF().isPosZero())
9807       return N->getOperand(0);
9808   return SDValue();
9809 }
9810
9811 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9812 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9813   // FAND(0.0, x) -> 0.0
9814   // FAND(x, 0.0) -> 0.0
9815   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9816     if (C->getValueAPF().isPosZero())
9817       return N->getOperand(0);
9818   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9819     if (C->getValueAPF().isPosZero())
9820       return N->getOperand(1);
9821   return SDValue();
9822 }
9823
9824 static SDValue PerformBTCombine(SDNode *N,
9825                                 SelectionDAG &DAG,
9826                                 TargetLowering::DAGCombinerInfo &DCI) {
9827   // BT ignores high bits in the bit index operand.
9828   SDValue Op1 = N->getOperand(1);
9829   if (Op1.hasOneUse()) {
9830     unsigned BitWidth = Op1.getValueSizeInBits();
9831     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9832     APInt KnownZero, KnownOne;
9833     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9834                                           !DCI.isBeforeLegalizeOps());
9835     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9836     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9837         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9838       DCI.CommitTargetLoweringOpt(TLO);
9839   }
9840   return SDValue();
9841 }
9842
9843 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9844   SDValue Op = N->getOperand(0);
9845   if (Op.getOpcode() == ISD::BIT_CONVERT)
9846     Op = Op.getOperand(0);
9847   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9848   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9849       VT.getVectorElementType().getSizeInBits() ==
9850       OpVT.getVectorElementType().getSizeInBits()) {
9851     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9852   }
9853   return SDValue();
9854 }
9855
9856 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9857   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9858   //           (and (i32 x86isd::setcc_carry), 1)
9859   // This eliminates the zext. This transformation is necessary because
9860   // ISD::SETCC is always legalized to i8.
9861   DebugLoc dl = N->getDebugLoc();
9862   SDValue N0 = N->getOperand(0);
9863   EVT VT = N->getValueType(0);
9864   if (N0.getOpcode() == ISD::AND &&
9865       N0.hasOneUse() &&
9866       N0.getOperand(0).hasOneUse()) {
9867     SDValue N00 = N0.getOperand(0);
9868     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9869       return SDValue();
9870     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9871     if (!C || C->getZExtValue() != 1)
9872       return SDValue();
9873     return DAG.getNode(ISD::AND, dl, VT,
9874                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9875                                    N00.getOperand(0), N00.getOperand(1)),
9876                        DAG.getConstant(1, VT));
9877   }
9878
9879   return SDValue();
9880 }
9881
9882 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9883                                              DAGCombinerInfo &DCI) const {
9884   SelectionDAG &DAG = DCI.DAG;
9885   switch (N->getOpcode()) {
9886   default: break;
9887   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9888   case ISD::EXTRACT_VECTOR_ELT:
9889                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9890   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9891   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9892   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9893   case ISD::SHL:
9894   case ISD::SRA:
9895   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9896   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9897   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9898   case X86ISD::FXOR:
9899   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9900   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9901   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9902   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9903   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9904   }
9905
9906   return SDValue();
9907 }
9908
9909 /// isTypeDesirableForOp - Return true if the target has native support for
9910 /// the specified value type and it is 'desirable' to use the type for the
9911 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9912 /// instruction encodings are longer and some i16 instructions are slow.
9913 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9914   if (!isTypeLegal(VT))
9915     return false;
9916   if (VT != MVT::i16)
9917     return true;
9918
9919   switch (Opc) {
9920   default:
9921     return true;
9922   case ISD::LOAD:
9923   case ISD::SIGN_EXTEND:
9924   case ISD::ZERO_EXTEND:
9925   case ISD::ANY_EXTEND:
9926   case ISD::SHL:
9927   case ISD::SRL:
9928   case ISD::SUB:
9929   case ISD::ADD:
9930   case ISD::MUL:
9931   case ISD::AND:
9932   case ISD::OR:
9933   case ISD::XOR:
9934     return false;
9935   }
9936 }
9937
9938 static bool MayFoldLoad(SDValue Op) {
9939   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9940 }
9941
9942 static bool MayFoldIntoStore(SDValue Op) {
9943   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9944 }
9945
9946 /// IsDesirableToPromoteOp - This method query the target whether it is
9947 /// beneficial for dag combiner to promote the specified node. If true, it
9948 /// should return the desired promotion type by reference.
9949 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9950   EVT VT = Op.getValueType();
9951   if (VT != MVT::i16)
9952     return false;
9953
9954   bool Promote = false;
9955   bool Commute = false;
9956   switch (Op.getOpcode()) {
9957   default: break;
9958   case ISD::LOAD: {
9959     LoadSDNode *LD = cast<LoadSDNode>(Op);
9960     // If the non-extending load has a single use and it's not live out, then it
9961     // might be folded.
9962     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9963                                                      Op.hasOneUse()*/) {
9964       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9965              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9966         // The only case where we'd want to promote LOAD (rather then it being
9967         // promoted as an operand is when it's only use is liveout.
9968         if (UI->getOpcode() != ISD::CopyToReg)
9969           return false;
9970       }
9971     }
9972     Promote = true;
9973     break;
9974   }
9975   case ISD::SIGN_EXTEND:
9976   case ISD::ZERO_EXTEND:
9977   case ISD::ANY_EXTEND:
9978     Promote = true;
9979     break;
9980   case ISD::SHL:
9981   case ISD::SRL: {
9982     SDValue N0 = Op.getOperand(0);
9983     // Look out for (store (shl (load), x)).
9984     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9985       return false;
9986     Promote = true;
9987     break;
9988   }
9989   case ISD::ADD:
9990   case ISD::MUL:
9991   case ISD::AND:
9992   case ISD::OR:
9993   case ISD::XOR:
9994     Commute = true;
9995     // fallthrough
9996   case ISD::SUB: {
9997     SDValue N0 = Op.getOperand(0);
9998     SDValue N1 = Op.getOperand(1);
9999     if (!Commute && MayFoldLoad(N1))
10000       return false;
10001     // Avoid disabling potential load folding opportunities.
10002     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10003       return false;
10004     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10005       return false;
10006     Promote = true;
10007   }
10008   }
10009
10010   PVT = MVT::i32;
10011   return Promote;
10012 }
10013
10014 //===----------------------------------------------------------------------===//
10015 //                           X86 Inline Assembly Support
10016 //===----------------------------------------------------------------------===//
10017
10018 static bool LowerToBSwap(CallInst *CI) {
10019   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10020   // we will turn this bswap into something that will be lowered to logical ops
10021   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10022   // so don't worry about this.
10023
10024   // Verify this is a simple bswap.
10025   if (CI->getNumOperands() != 2 ||
10026       CI->getType() != CI->getArgOperand(0)->getType() ||
10027       !CI->getType()->isIntegerTy())
10028     return false;
10029
10030   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10031   if (!Ty || Ty->getBitWidth() % 16 != 0)
10032     return false;
10033
10034   // Okay, we can do this xform, do so now.
10035   const Type *Tys[] = { Ty };
10036   Module *M = CI->getParent()->getParent()->getParent();
10037   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10038
10039   Value *Op = CI->getArgOperand(0);
10040   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10041
10042   CI->replaceAllUsesWith(Op);
10043   CI->eraseFromParent();
10044   return true;
10045 }
10046
10047 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10048   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10049   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10050
10051   std::string AsmStr = IA->getAsmString();
10052
10053   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10054   SmallVector<StringRef, 4> AsmPieces;
10055   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10056
10057   switch (AsmPieces.size()) {
10058   default: return false;
10059   case 1:
10060     AsmStr = AsmPieces[0];
10061     AsmPieces.clear();
10062     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10063
10064     // bswap $0
10065     if (AsmPieces.size() == 2 &&
10066         (AsmPieces[0] == "bswap" ||
10067          AsmPieces[0] == "bswapq" ||
10068          AsmPieces[0] == "bswapl") &&
10069         (AsmPieces[1] == "$0" ||
10070          AsmPieces[1] == "${0:q}")) {
10071       // No need to check constraints, nothing other than the equivalent of
10072       // "=r,0" would be valid here.
10073       return LowerToBSwap(CI);
10074     }
10075     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10076     if (CI->getType()->isIntegerTy(16) &&
10077         AsmPieces.size() == 3 &&
10078         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10079         AsmPieces[1] == "$$8," &&
10080         AsmPieces[2] == "${0:w}" &&
10081         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10082       AsmPieces.clear();
10083       const std::string &Constraints = IA->getConstraintString();
10084       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10085       std::sort(AsmPieces.begin(), AsmPieces.end());
10086       if (AsmPieces.size() == 4 &&
10087           AsmPieces[0] == "~{cc}" &&
10088           AsmPieces[1] == "~{dirflag}" &&
10089           AsmPieces[2] == "~{flags}" &&
10090           AsmPieces[3] == "~{fpsr}") {
10091         return LowerToBSwap(CI);
10092       }
10093     }
10094     break;
10095   case 3:
10096     if (CI->getType()->isIntegerTy(64) &&
10097         Constraints.size() >= 2 &&
10098         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10099         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10100       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10101       SmallVector<StringRef, 4> Words;
10102       SplitString(AsmPieces[0], Words, " \t");
10103       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10104         Words.clear();
10105         SplitString(AsmPieces[1], Words, " \t");
10106         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10107           Words.clear();
10108           SplitString(AsmPieces[2], Words, " \t,");
10109           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10110               Words[2] == "%edx") {
10111             return LowerToBSwap(CI);
10112           }
10113         }
10114       }
10115     }
10116     break;
10117   }
10118   return false;
10119 }
10120
10121
10122
10123 /// getConstraintType - Given a constraint letter, return the type of
10124 /// constraint it is for this target.
10125 X86TargetLowering::ConstraintType
10126 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10127   if (Constraint.size() == 1) {
10128     switch (Constraint[0]) {
10129     case 'A':
10130       return C_Register;
10131     case 'f':
10132     case 'r':
10133     case 'R':
10134     case 'l':
10135     case 'q':
10136     case 'Q':
10137     case 'x':
10138     case 'y':
10139     case 'Y':
10140       return C_RegisterClass;
10141     case 'e':
10142     case 'Z':
10143       return C_Other;
10144     default:
10145       break;
10146     }
10147   }
10148   return TargetLowering::getConstraintType(Constraint);
10149 }
10150
10151 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10152 /// with another that has more specific requirements based on the type of the
10153 /// corresponding operand.
10154 const char *X86TargetLowering::
10155 LowerXConstraint(EVT ConstraintVT) const {
10156   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10157   // 'f' like normal targets.
10158   if (ConstraintVT.isFloatingPoint()) {
10159     if (Subtarget->hasSSE2())
10160       return "Y";
10161     if (Subtarget->hasSSE1())
10162       return "x";
10163   }
10164
10165   return TargetLowering::LowerXConstraint(ConstraintVT);
10166 }
10167
10168 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10169 /// vector.  If it is invalid, don't add anything to Ops.
10170 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10171                                                      char Constraint,
10172                                                      std::vector<SDValue>&Ops,
10173                                                      SelectionDAG &DAG) const {
10174   SDValue Result(0, 0);
10175
10176   switch (Constraint) {
10177   default: break;
10178   case 'I':
10179     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10180       if (C->getZExtValue() <= 31) {
10181         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10182         break;
10183       }
10184     }
10185     return;
10186   case 'J':
10187     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10188       if (C->getZExtValue() <= 63) {
10189         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10190         break;
10191       }
10192     }
10193     return;
10194   case 'K':
10195     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10196       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10197         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10198         break;
10199       }
10200     }
10201     return;
10202   case 'N':
10203     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10204       if (C->getZExtValue() <= 255) {
10205         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10206         break;
10207       }
10208     }
10209     return;
10210   case 'e': {
10211     // 32-bit signed value
10212     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10213       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10214                                            C->getSExtValue())) {
10215         // Widen to 64 bits here to get it sign extended.
10216         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10217         break;
10218       }
10219     // FIXME gcc accepts some relocatable values here too, but only in certain
10220     // memory models; it's complicated.
10221     }
10222     return;
10223   }
10224   case 'Z': {
10225     // 32-bit unsigned value
10226     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10227       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10228                                            C->getZExtValue())) {
10229         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10230         break;
10231       }
10232     }
10233     // FIXME gcc accepts some relocatable values here too, but only in certain
10234     // memory models; it's complicated.
10235     return;
10236   }
10237   case 'i': {
10238     // Literal immediates are always ok.
10239     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10240       // Widen to 64 bits here to get it sign extended.
10241       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10242       break;
10243     }
10244
10245     // In any sort of PIC mode addresses need to be computed at runtime by
10246     // adding in a register or some sort of table lookup.  These can't
10247     // be used as immediates.
10248     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC() ||
10249         Subtarget->isPICStyleRIPRel())
10250       return;
10251
10252     // If we are in non-pic codegen mode, we allow the address of a global (with
10253     // an optional displacement) to be used with 'i'.
10254     GlobalAddressSDNode *GA = 0;
10255     int64_t Offset = 0;
10256
10257     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10258     while (1) {
10259       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10260         Offset += GA->getOffset();
10261         break;
10262       } else if (Op.getOpcode() == ISD::ADD) {
10263         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10264           Offset += C->getZExtValue();
10265           Op = Op.getOperand(0);
10266           continue;
10267         }
10268       } else if (Op.getOpcode() == ISD::SUB) {
10269         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10270           Offset += -C->getZExtValue();
10271           Op = Op.getOperand(0);
10272           continue;
10273         }
10274       }
10275
10276       // Otherwise, this isn't something we can handle, reject it.
10277       return;
10278     }
10279
10280     const GlobalValue *GV = GA->getGlobal();
10281     // If we require an extra load to get this address, as in PIC mode, we
10282     // can't accept it.
10283     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10284                                                         getTargetMachine())))
10285       return;
10286
10287     Result = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10288     break;
10289   }
10290   }
10291
10292   if (Result.getNode()) {
10293     Ops.push_back(Result);
10294     return;
10295   }
10296   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10297 }
10298
10299 std::vector<unsigned> X86TargetLowering::
10300 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10301                                   EVT VT) const {
10302   if (Constraint.size() == 1) {
10303     // FIXME: not handling fp-stack yet!
10304     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10305     default: break;  // Unknown constraint letter
10306     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10307       if (Subtarget->is64Bit()) {
10308         if (VT == MVT::i32)
10309           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10310                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10311                                        X86::R10D,X86::R11D,X86::R12D,
10312                                        X86::R13D,X86::R14D,X86::R15D,
10313                                        X86::EBP, X86::ESP, 0);
10314         else if (VT == MVT::i16)
10315           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10316                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10317                                        X86::R10W,X86::R11W,X86::R12W,
10318                                        X86::R13W,X86::R14W,X86::R15W,
10319                                        X86::BP,  X86::SP, 0);
10320         else if (VT == MVT::i8)
10321           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10322                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10323                                        X86::R10B,X86::R11B,X86::R12B,
10324                                        X86::R13B,X86::R14B,X86::R15B,
10325                                        X86::BPL, X86::SPL, 0);
10326
10327         else if (VT == MVT::i64)
10328           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10329                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10330                                        X86::R10, X86::R11, X86::R12,
10331                                        X86::R13, X86::R14, X86::R15,
10332                                        X86::RBP, X86::RSP, 0);
10333
10334         break;
10335       }
10336       // 32-bit fallthrough
10337     case 'Q':   // Q_REGS
10338       if (VT == MVT::i32)
10339         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10340       else if (VT == MVT::i16)
10341         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10342       else if (VT == MVT::i8)
10343         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10344       else if (VT == MVT::i64)
10345         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10346       break;
10347     }
10348   }
10349
10350   return std::vector<unsigned>();
10351 }
10352
10353 std::pair<unsigned, const TargetRegisterClass*>
10354 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10355                                                 EVT VT) const {
10356   // First, see if this is a constraint that directly corresponds to an LLVM
10357   // register class.
10358   if (Constraint.size() == 1) {
10359     // GCC Constraint Letters
10360     switch (Constraint[0]) {
10361     default: break;
10362     case 'r':   // GENERAL_REGS
10363     case 'l':   // INDEX_REGS
10364       if (VT == MVT::i8)
10365         return std::make_pair(0U, X86::GR8RegisterClass);
10366       if (VT == MVT::i16)
10367         return std::make_pair(0U, X86::GR16RegisterClass);
10368       if (VT == MVT::i32 || !Subtarget->is64Bit())
10369         return std::make_pair(0U, X86::GR32RegisterClass);
10370       return std::make_pair(0U, X86::GR64RegisterClass);
10371     case 'R':   // LEGACY_REGS
10372       if (VT == MVT::i8)
10373         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10374       if (VT == MVT::i16)
10375         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10376       if (VT == MVT::i32 || !Subtarget->is64Bit())
10377         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10378       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10379     case 'f':  // FP Stack registers.
10380       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10381       // value to the correct fpstack register class.
10382       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10383         return std::make_pair(0U, X86::RFP32RegisterClass);
10384       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10385         return std::make_pair(0U, X86::RFP64RegisterClass);
10386       return std::make_pair(0U, X86::RFP80RegisterClass);
10387     case 'y':   // MMX_REGS if MMX allowed.
10388       if (!Subtarget->hasMMX()) break;
10389       return std::make_pair(0U, X86::VR64RegisterClass);
10390     case 'Y':   // SSE_REGS if SSE2 allowed
10391       if (!Subtarget->hasSSE2()) break;
10392       // FALL THROUGH.
10393     case 'x':   // SSE_REGS if SSE1 allowed
10394       if (!Subtarget->hasSSE1()) break;
10395
10396       switch (VT.getSimpleVT().SimpleTy) {
10397       default: break;
10398       // Scalar SSE types.
10399       case MVT::f32:
10400       case MVT::i32:
10401         return std::make_pair(0U, X86::FR32RegisterClass);
10402       case MVT::f64:
10403       case MVT::i64:
10404         return std::make_pair(0U, X86::FR64RegisterClass);
10405       // Vector types.
10406       case MVT::v16i8:
10407       case MVT::v8i16:
10408       case MVT::v4i32:
10409       case MVT::v2i64:
10410       case MVT::v4f32:
10411       case MVT::v2f64:
10412         return std::make_pair(0U, X86::VR128RegisterClass);
10413       }
10414       break;
10415     }
10416   }
10417
10418   // Use the default implementation in TargetLowering to convert the register
10419   // constraint into a member of a register class.
10420   std::pair<unsigned, const TargetRegisterClass*> Res;
10421   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10422
10423   // Not found as a standard register?
10424   if (Res.second == 0) {
10425     // Map st(0) -> st(7) -> ST0
10426     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10427         tolower(Constraint[1]) == 's' &&
10428         tolower(Constraint[2]) == 't' &&
10429         Constraint[3] == '(' &&
10430         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10431         Constraint[5] == ')' &&
10432         Constraint[6] == '}') {
10433
10434       Res.first = X86::ST0+Constraint[4]-'0';
10435       Res.second = X86::RFP80RegisterClass;
10436       return Res;
10437     }
10438
10439     // GCC allows "st(0)" to be called just plain "st".
10440     if (StringRef("{st}").equals_lower(Constraint)) {
10441       Res.first = X86::ST0;
10442       Res.second = X86::RFP80RegisterClass;
10443       return Res;
10444     }
10445
10446     // flags -> EFLAGS
10447     if (StringRef("{flags}").equals_lower(Constraint)) {
10448       Res.first = X86::EFLAGS;
10449       Res.second = X86::CCRRegisterClass;
10450       return Res;
10451     }
10452
10453     // 'A' means EAX + EDX.
10454     if (Constraint == "A") {
10455       Res.first = X86::EAX;
10456       Res.second = X86::GR32_ADRegisterClass;
10457       return Res;
10458     }
10459     return Res;
10460   }
10461
10462   // Otherwise, check to see if this is a register class of the wrong value
10463   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10464   // turn into {ax},{dx}.
10465   if (Res.second->hasType(VT))
10466     return Res;   // Correct type already, nothing to do.
10467
10468   // All of the single-register GCC register classes map their values onto
10469   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10470   // really want an 8-bit or 32-bit register, map to the appropriate register
10471   // class and return the appropriate register.
10472   if (Res.second == X86::GR16RegisterClass) {
10473     if (VT == MVT::i8) {
10474       unsigned DestReg = 0;
10475       switch (Res.first) {
10476       default: break;
10477       case X86::AX: DestReg = X86::AL; break;
10478       case X86::DX: DestReg = X86::DL; break;
10479       case X86::CX: DestReg = X86::CL; break;
10480       case X86::BX: DestReg = X86::BL; break;
10481       }
10482       if (DestReg) {
10483         Res.first = DestReg;
10484         Res.second = X86::GR8RegisterClass;
10485       }
10486     } else if (VT == MVT::i32) {
10487       unsigned DestReg = 0;
10488       switch (Res.first) {
10489       default: break;
10490       case X86::AX: DestReg = X86::EAX; break;
10491       case X86::DX: DestReg = X86::EDX; break;
10492       case X86::CX: DestReg = X86::ECX; break;
10493       case X86::BX: DestReg = X86::EBX; break;
10494       case X86::SI: DestReg = X86::ESI; break;
10495       case X86::DI: DestReg = X86::EDI; break;
10496       case X86::BP: DestReg = X86::EBP; break;
10497       case X86::SP: DestReg = X86::ESP; break;
10498       }
10499       if (DestReg) {
10500         Res.first = DestReg;
10501         Res.second = X86::GR32RegisterClass;
10502       }
10503     } else if (VT == MVT::i64) {
10504       unsigned DestReg = 0;
10505       switch (Res.first) {
10506       default: break;
10507       case X86::AX: DestReg = X86::RAX; break;
10508       case X86::DX: DestReg = X86::RDX; break;
10509       case X86::CX: DestReg = X86::RCX; break;
10510       case X86::BX: DestReg = X86::RBX; break;
10511       case X86::SI: DestReg = X86::RSI; break;
10512       case X86::DI: DestReg = X86::RDI; break;
10513       case X86::BP: DestReg = X86::RBP; break;
10514       case X86::SP: DestReg = X86::RSP; break;
10515       }
10516       if (DestReg) {
10517         Res.first = DestReg;
10518         Res.second = X86::GR64RegisterClass;
10519       }
10520     }
10521   } else if (Res.second == X86::FR32RegisterClass ||
10522              Res.second == X86::FR64RegisterClass ||
10523              Res.second == X86::VR128RegisterClass) {
10524     // Handle references to XMM physical registers that got mapped into the
10525     // wrong class.  This can happen with constraints like {xmm0} where the
10526     // target independent register mapper will just pick the first match it can
10527     // find, ignoring the required type.
10528     if (VT == MVT::f32)
10529       Res.second = X86::FR32RegisterClass;
10530     else if (VT == MVT::f64)
10531       Res.second = X86::FR64RegisterClass;
10532     else if (X86::VR128RegisterClass->hasType(VT))
10533       Res.second = X86::VR128RegisterClass;
10534   }
10535
10536   return Res;
10537 }