lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78
  79   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // For 64-bit, since we have so many registers, use the ILP scheduler.
  85   // For 32-bit, use the register pressure specific scheduling.
  86   // For Atom, always use ILP scheduling.
  87   if (Subtarget->isAtom())
  88     setSchedulingPreference(Sched::ILP);
  89   else if (Subtarget->is64Bit())
  90     setSchedulingPreference(Sched::ILP);
  91   else
  92     setSchedulingPreference(Sched::RegPressure);
  93   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  94   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  95
  96   // Bypass expensive divides on Atom when compiling with O2.
  97   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  98     if (Subtarget->hasSlowDivide32())
  99       addBypassSlowDiv(32, 8);
 100     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 101       addBypassSlowDiv(64, 16);
 102   }
 103
 104   if (Subtarget->isTargetKnownWindowsMSVC()) {
 105     // Setup Windows compiler runtime calls.
 106     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 107     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 108     setLibcallName(RTLIB::SREM_I64, "_allrem");
 109     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 110     setLibcallName(RTLIB::MUL_I64, "_allmul");
 111     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 112     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 116   }
 117
 118   if (Subtarget->isTargetDarwin()) {
 119     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 120     setUseUnderscoreSetJmp(false);
 121     setUseUnderscoreLongJmp(false);
 122   } else if (Subtarget->isTargetWindowsGNU()) {
 123     // MS runtime is weird: it exports _setjmp, but longjmp!
 124     setUseUnderscoreSetJmp(true);
 125     setUseUnderscoreLongJmp(false);
 126   } else {
 127     setUseUnderscoreSetJmp(true);
 128     setUseUnderscoreLongJmp(true);
 129   }
 130
 131   // Set up the register classes.
 132   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 133   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 134   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 135   if (Subtarget->is64Bit())
 136     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 137
 138   for (MVT VT : MVT::integer_valuetypes())
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140
 141   // We don't accept any truncstore of integer registers.
 142   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 148
 149   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 150
 151   // SETOEQ and SETUNE require checking two conditions.
 152   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 153   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 155   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 158
 159   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 160   // operation.
 161   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 164
 165   if (Subtarget->is64Bit()) {
 166     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 167       // f32/f64 are legal, f80 is custom.
 168       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169     else
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 171     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 172   } else if (!Subtarget->useSoftFloat()) {
 173     // We have an algorithm for SSE2->double, and we turn this into a
 174     // 64-bit FILD followed by conditional FADD for other targets.
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176     // We have an algorithm for SSE2, and we turn this into a 64-bit
 177     // FILD or VCVTUSI2SS/SD for other targets.
 178     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 179   }
 180
 181   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 185
 186   if (!Subtarget->useSoftFloat()) {
 187     // SSE has no i16 to fp conversion, only i32
 188     if (X86ScalarSSEf32) {
 189       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 190       // f32 and f64 cases are Legal, f80 case is not
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 192     } else {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 195     }
 196   } else {
 197     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 199   }
 200
 201   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 202   // are Legal, f80 is custom lowered.
 203   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 204   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 205
 206   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 207   // this operation.
 208   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 210
 211   if (X86ScalarSSEf32) {
 212     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 213     // f32 and f64 cases are Legal, f80 case is not
 214     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 215   } else {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218   }
 219
 220   // Handle FP_TO_UINT by promoting the destination to a larger signed
 221   // conversion.
 222   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 225
 226   if (Subtarget->is64Bit()) {
 227     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 228       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 229       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 231     } else {
 232       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 234     }
 235   } else if (!Subtarget->useSoftFloat()) {
 236     // Since AVX is a superset of SSE3, only check for SSE here.
 237     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 238       // Expand FP_TO_UINT into a select.
 239       // FIXME: We would like to use a Custom expander here eventually to do
 240       // the optimal thing for SSE vs. the default expansion in the legalizer.
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 242     else
 243       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 244       // With SSE3 we can use fisttpll to convert to a signed i64; without
 245       // SSE, we're stuck with a fistpll.
 246       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 247
 248     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 249   }
 250
 251   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 252   if (!X86ScalarSSEf64) {
 253     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 254     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 255     if (Subtarget->is64Bit()) {
 256       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 257       // Without SSE, i64->f64 goes through memory.
 258       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 259     }
 260   }
 261
 262   // Scalar integer divide and remainder are lowered to use operations that
 263   // produce two results, to match the available instructions. This exposes
 264   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 265   // into a single instruction.
 266   //
 267   // Scalar integer multiply-high is also lowered to use two-result
 268   // operations, to match the available instructions. However, plain multiply
 269   // (low) operations are left as Legal, as there are single-result
 270   // instructions for this in x86. Using the two-result multiply instructions
 271   // when both high and low results are needed must be arranged by dagcombine.
 272   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 273     setOperationAction(ISD::MULHS, VT, Expand);
 274     setOperationAction(ISD::MULHU, VT, Expand);
 275     setOperationAction(ISD::SDIV, VT, Expand);
 276     setOperationAction(ISD::UDIV, VT, Expand);
 277     setOperationAction(ISD::SREM, VT, Expand);
 278     setOperationAction(ISD::UREM, VT, Expand);
 279
 280     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 281     setOperationAction(ISD::ADDC, VT, Custom);
 282     setOperationAction(ISD::ADDE, VT, Custom);
 283     setOperationAction(ISD::SUBC, VT, Custom);
 284     setOperationAction(ISD::SUBE, VT, Custom);
 285   }
 286
 287   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 288   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 289   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 290   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 291   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 296   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 297   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 303   if (Subtarget->is64Bit())
 304     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 305   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 306   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 308   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 309
 310   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 311     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 312     // is. We should promote the value to 64-bits to solve this.
 313     // This is what the CRT headers do - `fmodf` is an inline header
 314     // function casting to f64 and calling `fmod`.
 315     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 316   } else {
 317     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 318   }
 319
 320   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 322   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 323
 324   // Promote the i8 variants and force them on up to i32 which has a shorter
 325   // encoding.
 326   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 327   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 328   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 330   if (Subtarget->hasBMI()) {
 331     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 333     if (Subtarget->is64Bit())
 334       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 335   } else {
 336     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 337     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 338     if (Subtarget->is64Bit())
 339       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 340   }
 341
 342   if (Subtarget->hasLZCNT()) {
 343     // When promoting the i8 variants, force them to i32 for a shorter
 344     // encoding.
 345     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 346     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 347     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 351     if (Subtarget->is64Bit())
 352       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 353   } else {
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 355     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 356     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 360     if (Subtarget->is64Bit()) {
 361       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 363     }
 364   }
 365
 366   // Special handling for half-precision floating point conversions.
 367   // If we don't have F16C support, then lower half float conversions
 368   // into library calls.
 369   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 370     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 371     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 372   }
 373
 374   // There's never any support for operations beyond MVT::f32.
 375   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 376   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 377   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 378   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 379
 380   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 381   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 383   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 384   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 386
 387   if (Subtarget->hasPOPCNT()) {
 388     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 389   } else {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 391     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 392     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 393     if (Subtarget->is64Bit())
 394       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 395   }
 396
 397   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 398
 399   if (!Subtarget->hasMOVBE())
 400     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 423   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 424   // support continuation, user-level threading, and etc.. As a result, no
 425   // other SjLj exception interfaces are implemented and please don't build
 426   // your own exception handling based on them.
 427   // LLVM/Clang supports zero-cost DWARF exception handling.
 428   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 429   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 430
 431   // Darwin ABI issue.
 432   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 433   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 434   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 435   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 436   if (Subtarget->is64Bit())
 437     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 438   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 439   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 440   if (Subtarget->is64Bit()) {
 441     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 442     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 443     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 444     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 445     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 446   }
 447   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 448   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 449   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 450   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 453     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 454     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasSSE1())
 458     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 459
 460   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 461
 462   // Expand certain atomics
 463   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 464     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 465     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 467   }
 468
 469   if (Subtarget->hasCmpxchg16b()) {
 470     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 471   }
 472
 473   // FIXME - use subtarget debug flags
 474   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 475       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 476     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 477   }
 478
 479   if (Subtarget->isTarget64BitLP64()) {
 480     setExceptionPointerRegister(X86::RAX);
 481     setExceptionSelectorRegister(X86::RDX);
 482   } else {
 483     setExceptionPointerRegister(X86::EAX);
 484     setExceptionSelectorRegister(X86::EDX);
 485   }
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   if (VT.isSimple()) {
1829     MVT VVT = VT.getSimpleVT();
1830     const unsigned NumElts = VVT.getVectorNumElements();
1831     const MVT EltVT = VVT.getVectorElementType();
1832     if (VVT.is512BitVector()) {
1833       if (Subtarget->hasAVX512())
1834         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1835             EltVT == MVT::f32 || EltVT == MVT::f64)
1836           switch(NumElts) {
1837           case  8: return MVT::v8i1;
1838           case 16: return MVT::v16i1;
1839         }
1840       if (Subtarget->hasBWI())
1841         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1842           switch(NumElts) {
1843           case 32: return MVT::v32i1;
1844           case 64: return MVT::v64i1;
1845         }
1846     }
1847
1848     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1849       if (Subtarget->hasVLX())
1850         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1851             EltVT == MVT::f32 || EltVT == MVT::f64)
1852           switch(NumElts) {
1853           case 2: return MVT::v2i1;
1854           case 4: return MVT::v4i1;
1855           case 8: return MVT::v8i1;
1856         }
1857       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1858         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1859           switch(NumElts) {
1860           case  8: return MVT::v8i1;
1861           case 16: return MVT::v16i1;
1862           case 32: return MVT::v32i1;
1863         }
1864     }
1865   }
1866
1867   return VT.changeVectorElementTypeToInteger();
1868 }
1869
1870 /// Helper for getByValTypeAlignment to determine
1871 /// the desired ByVal argument alignment.
1872 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1873   if (MaxAlign == 16)
1874     return;
1875   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1876     if (VTy->getBitWidth() == 128)
1877       MaxAlign = 16;
1878   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1879     unsigned EltAlign = 0;
1880     getMaxByValAlign(ATy->getElementType(), EltAlign);
1881     if (EltAlign > MaxAlign)
1882       MaxAlign = EltAlign;
1883   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1884     for (auto *EltTy : STy->elements()) {
1885       unsigned EltAlign = 0;
1886       getMaxByValAlign(EltTy, EltAlign);
1887       if (EltAlign > MaxAlign)
1888         MaxAlign = EltAlign;
1889       if (MaxAlign == 16)
1890         break;
1891     }
1892   }
1893 }
1894
1895 /// Return the desired alignment for ByVal aggregate
1896 /// function arguments in the caller parameter area. For X86, aggregates
1897 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1898 /// are at 4-byte boundaries.
1899 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1900                                                   const DataLayout &DL) const {
1901   if (Subtarget->is64Bit()) {
1902     // Max of 8 and alignment of type.
1903     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1904     if (TyAlign > 8)
1905       return TyAlign;
1906     return 8;
1907   }
1908
1909   unsigned Align = 4;
1910   if (Subtarget->hasSSE1())
1911     getMaxByValAlign(Ty, Align);
1912   return Align;
1913 }
1914
1915 /// Returns the target specific optimal type for load
1916 /// and store operations as a result of memset, memcpy, and memmove
1917 /// lowering. If DstAlign is zero that means it's safe to destination
1918 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1919 /// means there isn't a need to check it against alignment requirement,
1920 /// probably because the source does not need to be loaded. If 'IsMemset' is
1921 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1922 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1923 /// source is constant so it does not need to be loaded.
1924 /// It returns EVT::Other if the type should be determined using generic
1925 /// target-independent logic.
1926 EVT
1927 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1928                                        unsigned DstAlign, unsigned SrcAlign,
1929                                        bool IsMemset, bool ZeroMemset,
1930                                        bool MemcpyStrSrc,
1931                                        MachineFunction &MF) const {
1932   const Function *F = MF.getFunction();
1933   if ((!IsMemset || ZeroMemset) &&
1934       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1935     if (Size >= 16 &&
1936         (!Subtarget->isUnalignedMem16Slow() ||
1937          ((DstAlign == 0 || DstAlign >= 16) &&
1938           (SrcAlign == 0 || SrcAlign >= 16)))) {
1939       if (Size >= 32) {
1940         // FIXME: Check if unaligned 32-byte accesses are slow.
1941         if (Subtarget->hasInt256())
1942           return MVT::v8i32;
1943         if (Subtarget->hasFp256())
1944           return MVT::v8f32;
1945       }
1946       if (Subtarget->hasSSE2())
1947         return MVT::v4i32;
1948       if (Subtarget->hasSSE1())
1949         return MVT::v4f32;
1950     } else if (!MemcpyStrSrc && Size >= 8 &&
1951                !Subtarget->is64Bit() &&
1952                Subtarget->hasSSE2()) {
1953       // Do not use f64 to lower memcpy if source is string constant. It's
1954       // better to use i32 to avoid the loads.
1955       return MVT::f64;
1956     }
1957   }
1958   // This is a compromise. If we reach here, unaligned accesses may be slow on
1959   // this target. However, creating smaller, aligned accesses could be even
1960   // slower and would certainly be a lot more code.
1961   if (Subtarget->is64Bit() && Size >= 8)
1962     return MVT::i64;
1963   return MVT::i32;
1964 }
1965
1966 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1967   if (VT == MVT::f32)
1968     return X86ScalarSSEf32;
1969   else if (VT == MVT::f64)
1970     return X86ScalarSSEf64;
1971   return true;
1972 }
1973
1974 bool
1975 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1976                                                   unsigned,
1977                                                   unsigned,
1978                                                   bool *Fast) const {
1979   if (Fast) {
1980     switch (VT.getSizeInBits()) {
1981     default:
1982       // 8-byte and under are always assumed to be fast.
1983       *Fast = true;
1984       break;
1985     case 128:
1986       *Fast = !Subtarget->isUnalignedMem16Slow();
1987       break;
1988     case 256:
1989       *Fast = !Subtarget->isUnalignedMem32Slow();
1990       break;
1991     // TODO: What about AVX-512 (512-bit) accesses?
1992     }
1993   }
1994   // Misaligned accesses of any size are always allowed.
1995   return true;
1996 }
1997
1998 /// Return the entry encoding for a jump table in the
1999 /// current function.  The returned value is a member of the
2000 /// MachineJumpTableInfo::JTEntryKind enum.
2001 unsigned X86TargetLowering::getJumpTableEncoding() const {
2002   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2003   // symbol.
2004   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2005       Subtarget->isPICStyleGOT())
2006     return MachineJumpTableInfo::EK_Custom32;
2007
2008   // Otherwise, use the normal jump table encoding heuristics.
2009   return TargetLowering::getJumpTableEncoding();
2010 }
2011
2012 bool X86TargetLowering::useSoftFloat() const {
2013   return Subtarget->useSoftFloat();
2014 }
2015
2016 const MCExpr *
2017 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2018                                              const MachineBasicBlock *MBB,
2019                                              unsigned uid,MCContext &Ctx) const{
2020   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2021          Subtarget->isPICStyleGOT());
2022   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2023   // entries.
2024   return MCSymbolRefExpr::create(MBB->getSymbol(),
2025                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2026 }
2027
2028 /// Returns relocation base for the given PIC jumptable.
2029 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2030                                                     SelectionDAG &DAG) const {
2031   if (!Subtarget->is64Bit())
2032     // This doesn't have SDLoc associated with it, but is not really the
2033     // same as a Register.
2034     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2035                        getPointerTy(DAG.getDataLayout()));
2036   return Table;
2037 }
2038
2039 /// This returns the relocation base for the given PIC jumptable,
2040 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2041 const MCExpr *X86TargetLowering::
2042 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2043                              MCContext &Ctx) const {
2044   // X86-64 uses RIP relative addressing based on the jump table label.
2045   if (Subtarget->isPICStyleRIPRel())
2046     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2047
2048   // Otherwise, the reference is relative to the PIC base.
2049   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2050 }
2051
2052 std::pair<const TargetRegisterClass *, uint8_t>
2053 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2054                                            MVT VT) const {
2055   const TargetRegisterClass *RRC = nullptr;
2056   uint8_t Cost = 1;
2057   switch (VT.SimpleTy) {
2058   default:
2059     return TargetLowering::findRepresentativeClass(TRI, VT);
2060   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2061     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2062     break;
2063   case MVT::x86mmx:
2064     RRC = &X86::VR64RegClass;
2065     break;
2066   case MVT::f32: case MVT::f64:
2067   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2068   case MVT::v4f32: case MVT::v2f64:
2069   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2070   case MVT::v4f64:
2071     RRC = &X86::VR128RegClass;
2072     break;
2073   }
2074   return std::make_pair(RRC, Cost);
2075 }
2076
2077 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2078                                                unsigned &Offset) const {
2079   if (!Subtarget->isTargetLinux())
2080     return false;
2081
2082   if (Subtarget->is64Bit()) {
2083     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2084     Offset = 0x28;
2085     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2086       AddressSpace = 256;
2087     else
2088       AddressSpace = 257;
2089   } else {
2090     // %gs:0x14 on i386
2091     Offset = 0x14;
2092     AddressSpace = 256;
2093   }
2094   return true;
2095 }
2096
2097 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2098   if (!Subtarget->isTargetAndroid())
2099     return TargetLowering::getSafeStackPointerLocation(IRB);
2100
2101   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2102   // definition of TLS_SLOT_SAFESTACK in
2103   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2104   unsigned AddressSpace, Offset;
2105   if (Subtarget->is64Bit()) {
2106     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2107     Offset = 0x48;
2108     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2109       AddressSpace = 256;
2110     else
2111       AddressSpace = 257;
2112   } else {
2113     // %gs:0x24 on i386
2114     Offset = 0x24;
2115     AddressSpace = 256;
2116   }
2117
2118   return ConstantExpr::getIntToPtr(
2119       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2120       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2121 }
2122
2123 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2124                                             unsigned DestAS) const {
2125   assert(SrcAS != DestAS && "Expected different address spaces!");
2126
2127   return SrcAS < 256 && DestAS < 256;
2128 }
2129
2130 //===----------------------------------------------------------------------===//
2131 //               Return Value Calling Convention Implementation
2132 //===----------------------------------------------------------------------===//
2133
2134 #include "X86GenCallingConv.inc"
2135
2136 bool X86TargetLowering::CanLowerReturn(
2137     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2138     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2139   SmallVector<CCValAssign, 16> RVLocs;
2140   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2141   return CCInfo.CheckReturn(Outs, RetCC_X86);
2142 }
2143
2144 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2145   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2146   return ScratchRegs;
2147 }
2148
2149 SDValue
2150 X86TargetLowering::LowerReturn(SDValue Chain,
2151                                CallingConv::ID CallConv, bool isVarArg,
2152                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2153                                const SmallVectorImpl<SDValue> &OutVals,
2154                                SDLoc dl, SelectionDAG &DAG) const {
2155   MachineFunction &MF = DAG.getMachineFunction();
2156   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2157
2158   SmallVector<CCValAssign, 16> RVLocs;
2159   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2160   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2161
2162   SDValue Flag;
2163   SmallVector<SDValue, 6> RetOps;
2164   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2165   // Operand #1 = Bytes To Pop
2166   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2167                    MVT::i16));
2168
2169   // Copy the result values into the output registers.
2170   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2171     CCValAssign &VA = RVLocs[i];
2172     assert(VA.isRegLoc() && "Can only return in registers!");
2173     SDValue ValToCopy = OutVals[i];
2174     EVT ValVT = ValToCopy.getValueType();
2175
2176     // Promote values to the appropriate types.
2177     if (VA.getLocInfo() == CCValAssign::SExt)
2178       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2179     else if (VA.getLocInfo() == CCValAssign::ZExt)
2180       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181     else if (VA.getLocInfo() == CCValAssign::AExt) {
2182       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2183         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2184       else
2185         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2186     }
2187     else if (VA.getLocInfo() == CCValAssign::BCvt)
2188       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2189
2190     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2191            "Unexpected FP-extend for return value.");
2192
2193     // If this is x86-64, and we disabled SSE, we can't return FP values,
2194     // or SSE or MMX vectors.
2195     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2196          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2197           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2198       report_fatal_error("SSE register return with SSE disabled");
2199     }
2200     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2201     // llvm-gcc has never done it right and no one has noticed, so this
2202     // should be OK for now.
2203     if (ValVT == MVT::f64 &&
2204         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2205       report_fatal_error("SSE2 register return with SSE2 disabled");
2206
2207     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2208     // the RET instruction and handled by the FP Stackifier.
2209     if (VA.getLocReg() == X86::FP0 ||
2210         VA.getLocReg() == X86::FP1) {
2211       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2212       // change the value to the FP stack register class.
2213       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2214         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2215       RetOps.push_back(ValToCopy);
2216       // Don't emit a copytoreg.
2217       continue;
2218     }
2219
2220     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2221     // which is returned in RAX / RDX.
2222     if (Subtarget->is64Bit()) {
2223       if (ValVT == MVT::x86mmx) {
2224         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2225           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2226           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2227                                   ValToCopy);
2228           // If we don't have SSE2 available, convert to v4f32 so the generated
2229           // register is legal.
2230           if (!Subtarget->hasSSE2())
2231             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2232         }
2233       }
2234     }
2235
2236     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2237     Flag = Chain.getValue(1);
2238     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2239   }
2240
2241   // All x86 ABIs require that for returning structs by value we copy
2242   // the sret argument into %rax/%eax (depending on ABI) for the return.
2243   // We saved the argument into a virtual register in the entry block,
2244   // so now we copy the value out and into %rax/%eax.
2245   //
2246   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2247   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2248   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2249   // either case FuncInfo->setSRetReturnReg() will have been called.
2250   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2251     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2252                                      getPointerTy(MF.getDataLayout()));
2253
2254     unsigned RetValReg
2255         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2256           X86::RAX : X86::EAX;
2257     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2258     Flag = Chain.getValue(1);
2259
2260     // RAX/EAX now acts like a return value.
2261     RetOps.push_back(
2262         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2263   }
2264
2265   RetOps[0] = Chain;  // Update chain.
2266
2267   // Add the flag if we have it.
2268   if (Flag.getNode())
2269     RetOps.push_back(Flag);
2270
2271   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2272 }
2273
2274 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2275   if (N->getNumValues() != 1)
2276     return false;
2277   if (!N->hasNUsesOfValue(1, 0))
2278     return false;
2279
2280   SDValue TCChain = Chain;
2281   SDNode *Copy = *N->use_begin();
2282   if (Copy->getOpcode() == ISD::CopyToReg) {
2283     // If the copy has a glue operand, we conservatively assume it isn't safe to
2284     // perform a tail call.
2285     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2286       return false;
2287     TCChain = Copy->getOperand(0);
2288   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2289     return false;
2290
2291   bool HasRet = false;
2292   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2293        UI != UE; ++UI) {
2294     if (UI->getOpcode() != X86ISD::RET_FLAG)
2295       return false;
2296     // If we are returning more than one value, we can definitely
2297     // not make a tail call see PR19530
2298     if (UI->getNumOperands() > 4)
2299       return false;
2300     if (UI->getNumOperands() == 4 &&
2301         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2302       return false;
2303     HasRet = true;
2304   }
2305
2306   if (!HasRet)
2307     return false;
2308
2309   Chain = TCChain;
2310   return true;
2311 }
2312
2313 EVT
2314 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2315                                             ISD::NodeType ExtendKind) const {
2316   MVT ReturnMVT;
2317   // TODO: Is this also valid on 32-bit?
2318   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2319     ReturnMVT = MVT::i8;
2320   else
2321     ReturnMVT = MVT::i32;
2322
2323   EVT MinVT = getRegisterType(Context, ReturnMVT);
2324   return VT.bitsLT(MinVT) ? MinVT : VT;
2325 }
2326
2327 /// Lower the result values of a call into the
2328 /// appropriate copies out of appropriate physical registers.
2329 ///
2330 SDValue
2331 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2332                                    CallingConv::ID CallConv, bool isVarArg,
2333                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2334                                    SDLoc dl, SelectionDAG &DAG,
2335                                    SmallVectorImpl<SDValue> &InVals) const {
2336
2337   // Assign locations to each value returned by this call.
2338   SmallVector<CCValAssign, 16> RVLocs;
2339   bool Is64Bit = Subtarget->is64Bit();
2340   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2341                  *DAG.getContext());
2342   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2343
2344   // Copy all of the result registers out of their specified physreg.
2345   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2346     CCValAssign &VA = RVLocs[i];
2347     EVT CopyVT = VA.getLocVT();
2348
2349     // If this is x86-64, and we disabled SSE, we can't return FP values
2350     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2351         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2352       report_fatal_error("SSE register return with SSE disabled");
2353     }
2354
2355     // If we prefer to use the value in xmm registers, copy it out as f80 and
2356     // use a truncate to move it from fp stack reg to xmm reg.
2357     bool RoundAfterCopy = false;
2358     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2359         isScalarFPTypeInSSEReg(VA.getValVT())) {
2360       CopyVT = MVT::f80;
2361       RoundAfterCopy = (CopyVT != VA.getLocVT());
2362     }
2363
2364     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2365                                CopyVT, InFlag).getValue(1);
2366     SDValue Val = Chain.getValue(0);
2367
2368     if (RoundAfterCopy)
2369       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2370                         // This truncation won't change the value.
2371                         DAG.getIntPtrConstant(1, dl));
2372
2373     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2374       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2375
2376     InFlag = Chain.getValue(2);
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 //===----------------------------------------------------------------------===//
2384 //                C & StdCall & Fast Calling Convention implementation
2385 //===----------------------------------------------------------------------===//
2386 //  StdCall calling convention seems to be standard for many Windows' API
2387 //  routines and around. It differs from C calling convention just a little:
2388 //  callee should clean up the stack, not caller. Symbols should be also
2389 //  decorated in some fancy way :) It doesn't support any vector arguments.
2390 //  For info on fast calling convention see Fast Calling Convention (tail call)
2391 //  implementation LowerX86_32FastCCCallTo.
2392
2393 /// CallIsStructReturn - Determines whether a call uses struct return
2394 /// semantics.
2395 enum StructReturnType {
2396   NotStructReturn,
2397   RegStructReturn,
2398   StackStructReturn
2399 };
2400 static StructReturnType
2401 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2402   if (Outs.empty())
2403     return NotStructReturn;
2404
2405   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2406   if (!Flags.isSRet())
2407     return NotStructReturn;
2408   if (Flags.isInReg())
2409     return RegStructReturn;
2410   return StackStructReturn;
2411 }
2412
2413 /// Determines whether a function uses struct return semantics.
2414 static StructReturnType
2415 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2416   if (Ins.empty())
2417     return NotStructReturn;
2418
2419   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2420   if (!Flags.isSRet())
2421     return NotStructReturn;
2422   if (Flags.isInReg())
2423     return RegStructReturn;
2424   return StackStructReturn;
2425 }
2426
2427 /// Make a copy of an aggregate at address specified by "Src" to address
2428 /// "Dst" with size and alignment information specified by the specific
2429 /// parameter attribute. The copy will be passed as a byval function parameter.
2430 static SDValue
2431 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2432                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2433                           SDLoc dl) {
2434   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2435
2436   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2437                        /*isVolatile*/false, /*AlwaysInline=*/true,
2438                        /*isTailCall*/false,
2439                        MachinePointerInfo(), MachinePointerInfo());
2440 }
2441
2442 /// Return true if the calling convention is one that we can guarantee TCO for.
2443 static bool canGuaranteeTCO(CallingConv::ID CC) {
2444   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2445           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2446 }
2447
2448 /// Return true if we might ever do TCO for calls with this calling convention.
2449 static bool mayTailCallThisCC(CallingConv::ID CC) {
2450   switch (CC) {
2451   // C calling conventions:
2452   case CallingConv::C:
2453   case CallingConv::X86_64_Win64:
2454   case CallingConv::X86_64_SysV:
2455   // Callee pop conventions:
2456   case CallingConv::X86_ThisCall:
2457   case CallingConv::X86_StdCall:
2458   case CallingConv::X86_VectorCall:
2459   case CallingConv::X86_FastCall:
2460     return true;
2461   default:
2462     return canGuaranteeTCO(CC);
2463   }
2464 }
2465
2466 /// Return true if the function is being made into a tailcall target by
2467 /// changing its ABI.
2468 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2469   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2470 }
2471
2472 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2473   auto Attr =
2474       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2475   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2476     return false;
2477
2478   CallSite CS(CI);
2479   CallingConv::ID CalleeCC = CS.getCallingConv();
2480   if (!mayTailCallThisCC(CalleeCC))
2481     return false;
2482
2483   return true;
2484 }
2485
2486 SDValue
2487 X86TargetLowering::LowerMemArgument(SDValue Chain,
2488                                     CallingConv::ID CallConv,
2489                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2490                                     SDLoc dl, SelectionDAG &DAG,
2491                                     const CCValAssign &VA,
2492                                     MachineFrameInfo *MFI,
2493                                     unsigned i) const {
2494   // Create the nodes corresponding to a load from this parameter slot.
2495   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2496   bool AlwaysUseMutable = shouldGuaranteeTCO(
2497       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2498   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2499   EVT ValVT;
2500
2501   // If value is passed by pointer we have address passed instead of the value
2502   // itself.
2503   bool ExtendedInMem = VA.isExtInLoc() &&
2504     VA.getValVT().getScalarType() == MVT::i1;
2505
2506   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2507     ValVT = VA.getLocVT();
2508   else
2509     ValVT = VA.getValVT();
2510
2511   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2512   // changed with more analysis.
2513   // In case of tail call optimization mark all arguments mutable. Since they
2514   // could be overwritten by lowering of arguments in case of a tail call.
2515   if (Flags.isByVal()) {
2516     unsigned Bytes = Flags.getByValSize();
2517     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2518     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2519     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2520   } else {
2521     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2522                                     VA.getLocMemOffset(), isImmutable);
2523     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2524     SDValue Val = DAG.getLoad(
2525         ValVT, dl, Chain, FIN,
2526         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2527         false, false, 0);
2528     return ExtendedInMem ?
2529       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2530   }
2531 }
2532
2533 // FIXME: Get this from tablegen.
2534 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2535                                                 const X86Subtarget *Subtarget) {
2536   assert(Subtarget->is64Bit());
2537
2538   if (Subtarget->isCallingConvWin64(CallConv)) {
2539     static const MCPhysReg GPR64ArgRegsWin64[] = {
2540       X86::RCX, X86::RDX, X86::R8,  X86::R9
2541     };
2542     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2543   }
2544
2545   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2546     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2547   };
2548   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2549 }
2550
2551 // FIXME: Get this from tablegen.
2552 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2553                                                 CallingConv::ID CallConv,
2554                                                 const X86Subtarget *Subtarget) {
2555   assert(Subtarget->is64Bit());
2556   if (Subtarget->isCallingConvWin64(CallConv)) {
2557     // The XMM registers which might contain var arg parameters are shadowed
2558     // in their paired GPR.  So we only need to save the GPR to their home
2559     // slots.
2560     // TODO: __vectorcall will change this.
2561     return None;
2562   }
2563
2564   const Function *Fn = MF.getFunction();
2565   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2566   bool isSoftFloat = Subtarget->useSoftFloat();
2567   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2568          "SSE register cannot be used when SSE is disabled!");
2569   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2570     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2571     // registers.
2572     return None;
2573
2574   static const MCPhysReg XMMArgRegs64Bit[] = {
2575     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2576     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2577   };
2578   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2579 }
2580
2581 SDValue X86TargetLowering::LowerFormalArguments(
2582     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2583     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2584     SmallVectorImpl<SDValue> &InVals) const {
2585   MachineFunction &MF = DAG.getMachineFunction();
2586   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2587   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2588
2589   const Function* Fn = MF.getFunction();
2590   if (Fn->hasExternalLinkage() &&
2591       Subtarget->isTargetCygMing() &&
2592       Fn->getName() == "main")
2593     FuncInfo->setForceFramePointer(true);
2594
2595   MachineFrameInfo *MFI = MF.getFrameInfo();
2596   bool Is64Bit = Subtarget->is64Bit();
2597   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2598
2599   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2600          "Var args not supported with calling convention fastcc, ghc or hipe");
2601
2602   // Assign locations to all of the incoming arguments.
2603   SmallVector<CCValAssign, 16> ArgLocs;
2604   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2605
2606   // Allocate shadow area for Win64
2607   if (IsWin64)
2608     CCInfo.AllocateStack(32, 8);
2609
2610   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2611
2612   unsigned LastVal = ~0U;
2613   SDValue ArgValue;
2614   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2615     CCValAssign &VA = ArgLocs[i];
2616     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2617     // places.
2618     assert(VA.getValNo() != LastVal &&
2619            "Don't support value assigned to multiple locs yet");
2620     (void)LastVal;
2621     LastVal = VA.getValNo();
2622
2623     if (VA.isRegLoc()) {
2624       EVT RegVT = VA.getLocVT();
2625       const TargetRegisterClass *RC;
2626       if (RegVT == MVT::i32)
2627         RC = &X86::GR32RegClass;
2628       else if (Is64Bit && RegVT == MVT::i64)
2629         RC = &X86::GR64RegClass;
2630       else if (RegVT == MVT::f32)
2631         RC = &X86::FR32RegClass;
2632       else if (RegVT == MVT::f64)
2633         RC = &X86::FR64RegClass;
2634       else if (RegVT.is512BitVector())
2635         RC = &X86::VR512RegClass;
2636       else if (RegVT.is256BitVector())
2637         RC = &X86::VR256RegClass;
2638       else if (RegVT.is128BitVector())
2639         RC = &X86::VR128RegClass;
2640       else if (RegVT == MVT::x86mmx)
2641         RC = &X86::VR64RegClass;
2642       else if (RegVT == MVT::i1)
2643         RC = &X86::VK1RegClass;
2644       else if (RegVT == MVT::v8i1)
2645         RC = &X86::VK8RegClass;
2646       else if (RegVT == MVT::v16i1)
2647         RC = &X86::VK16RegClass;
2648       else if (RegVT == MVT::v32i1)
2649         RC = &X86::VK32RegClass;
2650       else if (RegVT == MVT::v64i1)
2651         RC = &X86::VK64RegClass;
2652       else
2653         llvm_unreachable("Unknown argument type!");
2654
2655       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2656       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2657
2658       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2659       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2660       // right size.
2661       if (VA.getLocInfo() == CCValAssign::SExt)
2662         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::ZExt)
2665         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2666                                DAG.getValueType(VA.getValVT()));
2667       else if (VA.getLocInfo() == CCValAssign::BCvt)
2668         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2669
2670       if (VA.isExtInLoc()) {
2671         // Handle MMX values passed in XMM regs.
2672         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2673           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2674         else
2675           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2676       }
2677     } else {
2678       assert(VA.isMemLoc());
2679       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2680     }
2681
2682     // If value is passed via pointer - do a load.
2683     if (VA.getLocInfo() == CCValAssign::Indirect)
2684       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2685                              MachinePointerInfo(), false, false, false, 0);
2686
2687     InVals.push_back(ArgValue);
2688   }
2689
2690   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2691     // All x86 ABIs require that for returning structs by value we copy the
2692     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2693     // the argument into a virtual register so that we can access it from the
2694     // return points.
2695     if (Ins[i].Flags.isSRet()) {
2696       unsigned Reg = FuncInfo->getSRetReturnReg();
2697       if (!Reg) {
2698         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2699         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2700         FuncInfo->setSRetReturnReg(Reg);
2701       }
2702       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2703       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2704       break;
2705     }
2706   }
2707
2708   unsigned StackSize = CCInfo.getNextStackOffset();
2709   // Align stack specially for tail calls.
2710   if (shouldGuaranteeTCO(CallConv,
2711                          MF.getTarget().Options.GuaranteedTailCallOpt))
2712     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2713
2714   // If the function takes variable number of arguments, make a frame index for
2715   // the start of the first vararg value... for expansion of llvm.va_start. We
2716   // can skip this if there are no va_start calls.
2717   if (MFI->hasVAStart() &&
2718       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2719                    CallConv != CallingConv::X86_ThisCall))) {
2720     FuncInfo->setVarArgsFrameIndex(
2721         MFI->CreateFixedObject(1, StackSize, true));
2722   }
2723
2724   MachineModuleInfo &MMI = MF.getMMI();
2725
2726   // Figure out if XMM registers are in use.
2727   assert(!(Subtarget->useSoftFloat() &&
2728            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2729          "SSE register cannot be used when SSE is disabled!");
2730
2731   // 64-bit calling conventions support varargs and register parameters, so we
2732   // have to do extra work to spill them in the prologue.
2733   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2734     // Find the first unallocated argument registers.
2735     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2736     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2737     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2738     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2739     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2740            "SSE register cannot be used when SSE is disabled!");
2741
2742     // Gather all the live in physical registers.
2743     SmallVector<SDValue, 6> LiveGPRs;
2744     SmallVector<SDValue, 8> LiveXMMRegs;
2745     SDValue ALVal;
2746     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2747       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2748       LiveGPRs.push_back(
2749           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2750     }
2751     if (!ArgXMMs.empty()) {
2752       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2753       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2754       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2755         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2756         LiveXMMRegs.push_back(
2757             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2758       }
2759     }
2760
2761     if (IsWin64) {
2762       // Get to the caller-allocated home save location.  Add 8 to account
2763       // for the return address.
2764       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2765       FuncInfo->setRegSaveFrameIndex(
2766           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2767       // Fixup to set vararg frame on shadow area (4 x i64).
2768       if (NumIntRegs < 4)
2769         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2770     } else {
2771       // For X86-64, if there are vararg parameters that are passed via
2772       // registers, then we must store them to their spots on the stack so
2773       // they may be loaded by deferencing the result of va_next.
2774       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2775       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2776       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2777           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2778     }
2779
2780     // Store the integer parameter registers.
2781     SmallVector<SDValue, 8> MemOps;
2782     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2783                                       getPointerTy(DAG.getDataLayout()));
2784     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2785     for (SDValue Val : LiveGPRs) {
2786       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2787                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2788       SDValue Store =
2789           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2790                        MachinePointerInfo::getFixedStack(
2791                            DAG.getMachineFunction(),
2792                            FuncInfo->getRegSaveFrameIndex(), Offset),
2793                        false, false, 0);
2794       MemOps.push_back(Store);
2795       Offset += 8;
2796     }
2797
2798     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2799       // Now store the XMM (fp + vector) parameter registers.
2800       SmallVector<SDValue, 12> SaveXMMOps;
2801       SaveXMMOps.push_back(Chain);
2802       SaveXMMOps.push_back(ALVal);
2803       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2804                              FuncInfo->getRegSaveFrameIndex(), dl));
2805       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2806                              FuncInfo->getVarArgsFPOffset(), dl));
2807       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2808                         LiveXMMRegs.end());
2809       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2810                                    MVT::Other, SaveXMMOps));
2811     }
2812
2813     if (!MemOps.empty())
2814       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2815   }
2816
2817   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2818     // Find the largest legal vector type.
2819     MVT VecVT = MVT::Other;
2820     // FIXME: Only some x86_32 calling conventions support AVX512.
2821     if (Subtarget->hasAVX512() &&
2822         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2823                      CallConv == CallingConv::Intel_OCL_BI)))
2824       VecVT = MVT::v16f32;
2825     else if (Subtarget->hasAVX())
2826       VecVT = MVT::v8f32;
2827     else if (Subtarget->hasSSE2())
2828       VecVT = MVT::v4f32;
2829
2830     // We forward some GPRs and some vector types.
2831     SmallVector<MVT, 2> RegParmTypes;
2832     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2833     RegParmTypes.push_back(IntVT);
2834     if (VecVT != MVT::Other)
2835       RegParmTypes.push_back(VecVT);
2836
2837     // Compute the set of forwarded registers. The rest are scratch.
2838     SmallVectorImpl<ForwardedRegister> &Forwards =
2839         FuncInfo->getForwardedMustTailRegParms();
2840     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2841
2842     // Conservatively forward AL on x86_64, since it might be used for varargs.
2843     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2844       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2845       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2846     }
2847
2848     // Copy all forwards from physical to virtual registers.
2849     for (ForwardedRegister &F : Forwards) {
2850       // FIXME: Can we use a less constrained schedule?
2851       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2852       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2853       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2854     }
2855   }
2856
2857   // Some CCs need callee pop.
2858   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2859                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2860     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2861   } else {
2862     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2863     // If this is an sret function, the return should pop the hidden pointer.
2864     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2865         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2866         argsAreStructReturn(Ins) == StackStructReturn)
2867       FuncInfo->setBytesToPopOnReturn(4);
2868   }
2869
2870   if (!Is64Bit) {
2871     // RegSaveFrameIndex is X86-64 only.
2872     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2873     if (CallConv == CallingConv::X86_FastCall ||
2874         CallConv == CallingConv::X86_ThisCall)
2875       // fastcc functions can't have varargs.
2876       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2877   }
2878
2879   FuncInfo->setArgumentStackSize(StackSize);
2880
2881   if (MMI.hasWinEHFuncInfo(Fn)) {
2882     if (Is64Bit) {
2883       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2884       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2885       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2886       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2887       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2888                            MachinePointerInfo::getFixedStack(
2889                                DAG.getMachineFunction(), UnwindHelpFI),
2890                            /*isVolatile=*/true,
2891                            /*isNonTemporal=*/false, /*Alignment=*/0);
2892     } else {
2893       // Functions using Win32 EH are considered to have opaque SP adjustments
2894       // to force local variables to be addressed from the frame or base
2895       // pointers.
2896       MFI->setHasOpaqueSPAdjustment(true);
2897     }
2898   }
2899
2900   return Chain;
2901 }
2902
2903 SDValue
2904 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2905                                     SDValue StackPtr, SDValue Arg,
2906                                     SDLoc dl, SelectionDAG &DAG,
2907                                     const CCValAssign &VA,
2908                                     ISD::ArgFlagsTy Flags) const {
2909   unsigned LocMemOffset = VA.getLocMemOffset();
2910   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2911   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2912                        StackPtr, PtrOff);
2913   if (Flags.isByVal())
2914     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2915
2916   return DAG.getStore(
2917       Chain, dl, Arg, PtrOff,
2918       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2919       false, false, 0);
2920 }
2921
2922 /// Emit a load of return address if tail call
2923 /// optimization is performed and it is required.
2924 SDValue
2925 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2926                                            SDValue &OutRetAddr, SDValue Chain,
2927                                            bool IsTailCall, bool Is64Bit,
2928                                            int FPDiff, SDLoc dl) const {
2929   // Adjust the Return address stack slot.
2930   EVT VT = getPointerTy(DAG.getDataLayout());
2931   OutRetAddr = getReturnAddressFrameIndex(DAG);
2932
2933   // Load the "old" Return address.
2934   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2935                            false, false, false, 0);
2936   return SDValue(OutRetAddr.getNode(), 1);
2937 }
2938
2939 /// Emit a store of the return address if tail call
2940 /// optimization is performed and it is required (FPDiff!=0).
2941 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2942                                         SDValue Chain, SDValue RetAddrFrIdx,
2943                                         EVT PtrVT, unsigned SlotSize,
2944                                         int FPDiff, SDLoc dl) {
2945   // Store the return address to the appropriate stack slot.
2946   if (!FPDiff) return Chain;
2947   // Calculate the new stack slot for the return address.
2948   int NewReturnAddrFI =
2949     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2950                                          false);
2951   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2952   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2953                        MachinePointerInfo::getFixedStack(
2954                            DAG.getMachineFunction(), NewReturnAddrFI),
2955                        false, false, 0);
2956   return Chain;
2957 }
2958
2959 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2960 /// operation of specified width.
2961 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2962                        SDValue V2) {
2963   unsigned NumElems = VT.getVectorNumElements();
2964   SmallVector<int, 8> Mask;
2965   Mask.push_back(NumElems);
2966   for (unsigned i = 1; i != NumElems; ++i)
2967     Mask.push_back(i);
2968   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2969 }
2970
2971 SDValue
2972 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2973                              SmallVectorImpl<SDValue> &InVals) const {
2974   SelectionDAG &DAG                     = CLI.DAG;
2975   SDLoc &dl                             = CLI.DL;
2976   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2977   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2978   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2979   SDValue Chain                         = CLI.Chain;
2980   SDValue Callee                        = CLI.Callee;
2981   CallingConv::ID CallConv              = CLI.CallConv;
2982   bool &isTailCall                      = CLI.IsTailCall;
2983   bool isVarArg                         = CLI.IsVarArg;
2984
2985   MachineFunction &MF = DAG.getMachineFunction();
2986   bool Is64Bit        = Subtarget->is64Bit();
2987   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2988   StructReturnType SR = callIsStructReturn(Outs);
2989   bool IsSibcall      = false;
2990   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2991   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2992
2993   if (Attr.getValueAsString() == "true")
2994     isTailCall = false;
2995
2996   if (Subtarget->isPICStyleGOT() &&
2997       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2998     // If we are using a GOT, disable tail calls to external symbols with
2999     // default visibility. Tail calling such a symbol requires using a GOT
3000     // relocation, which forces early binding of the symbol. This breaks code
3001     // that require lazy function symbol resolution. Using musttail or
3002     // GuaranteedTailCallOpt will override this.
3003     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3004     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3005                G->getGlobal()->hasDefaultVisibility()))
3006       isTailCall = false;
3007   }
3008
3009   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3010   if (IsMustTail) {
3011     // Force this to be a tail call.  The verifier rules are enough to ensure
3012     // that we can lower this successfully without moving the return address
3013     // around.
3014     isTailCall = true;
3015   } else if (isTailCall) {
3016     // Check if it's really possible to do a tail call.
3017     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3018                     isVarArg, SR != NotStructReturn,
3019                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3020                     Outs, OutVals, Ins, DAG);
3021
3022     // Sibcalls are automatically detected tailcalls which do not require
3023     // ABI changes.
3024     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3025       IsSibcall = true;
3026
3027     if (isTailCall)
3028       ++NumTailCalls;
3029   }
3030
3031   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3032          "Var args not supported with calling convention fastcc, ghc or hipe");
3033
3034   // Analyze operands of the call, assigning locations to each operand.
3035   SmallVector<CCValAssign, 16> ArgLocs;
3036   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3037
3038   // Allocate shadow area for Win64
3039   if (IsWin64)
3040     CCInfo.AllocateStack(32, 8);
3041
3042   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3043
3044   // Get a count of how many bytes are to be pushed on the stack.
3045   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3046   if (IsSibcall)
3047     // This is a sibcall. The memory operands are available in caller's
3048     // own caller's stack.
3049     NumBytes = 0;
3050   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3051            canGuaranteeTCO(CallConv))
3052     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3053
3054   int FPDiff = 0;
3055   if (isTailCall && !IsSibcall && !IsMustTail) {
3056     // Lower arguments at fp - stackoffset + fpdiff.
3057     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3058
3059     FPDiff = NumBytesCallerPushed - NumBytes;
3060
3061     // Set the delta of movement of the returnaddr stackslot.
3062     // But only set if delta is greater than previous delta.
3063     if (FPDiff < X86Info->getTCReturnAddrDelta())
3064       X86Info->setTCReturnAddrDelta(FPDiff);
3065   }
3066
3067   unsigned NumBytesToPush = NumBytes;
3068   unsigned NumBytesToPop = NumBytes;
3069
3070   // If we have an inalloca argument, all stack space has already been allocated
3071   // for us and be right at the top of the stack.  We don't support multiple
3072   // arguments passed in memory when using inalloca.
3073   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3074     NumBytesToPush = 0;
3075     if (!ArgLocs.back().isMemLoc())
3076       report_fatal_error("cannot use inalloca attribute on a register "
3077                          "parameter");
3078     if (ArgLocs.back().getLocMemOffset() != 0)
3079       report_fatal_error("any parameter with the inalloca attribute must be "
3080                          "the only memory argument");
3081   }
3082
3083   if (!IsSibcall)
3084     Chain = DAG.getCALLSEQ_START(
3085         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3086
3087   SDValue RetAddrFrIdx;
3088   // Load return address for tail calls.
3089   if (isTailCall && FPDiff)
3090     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3091                                     Is64Bit, FPDiff, dl);
3092
3093   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3094   SmallVector<SDValue, 8> MemOpChains;
3095   SDValue StackPtr;
3096
3097   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3098   // of tail call optimization arguments are handle later.
3099   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3100   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3101     // Skip inalloca arguments, they have already been written.
3102     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3103     if (Flags.isInAlloca())
3104       continue;
3105
3106     CCValAssign &VA = ArgLocs[i];
3107     EVT RegVT = VA.getLocVT();
3108     SDValue Arg = OutVals[i];
3109     bool isByVal = Flags.isByVal();
3110
3111     // Promote the value if needed.
3112     switch (VA.getLocInfo()) {
3113     default: llvm_unreachable("Unknown loc info!");
3114     case CCValAssign::Full: break;
3115     case CCValAssign::SExt:
3116       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3117       break;
3118     case CCValAssign::ZExt:
3119       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3120       break;
3121     case CCValAssign::AExt:
3122       if (Arg.getValueType().isVector() &&
3123           Arg.getValueType().getVectorElementType() == MVT::i1)
3124         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3125       else if (RegVT.is128BitVector()) {
3126         // Special case: passing MMX values in XMM registers.
3127         Arg = DAG.getBitcast(MVT::i64, Arg);
3128         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3129         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3130       } else
3131         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3132       break;
3133     case CCValAssign::BCvt:
3134       Arg = DAG.getBitcast(RegVT, Arg);
3135       break;
3136     case CCValAssign::Indirect: {
3137       // Store the argument.
3138       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3139       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3140       Chain = DAG.getStore(
3141           Chain, dl, Arg, SpillSlot,
3142           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3143           false, false, 0);
3144       Arg = SpillSlot;
3145       break;
3146     }
3147     }
3148
3149     if (VA.isRegLoc()) {
3150       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3151       if (isVarArg && IsWin64) {
3152         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3153         // shadow reg if callee is a varargs function.
3154         unsigned ShadowReg = 0;
3155         switch (VA.getLocReg()) {
3156         case X86::XMM0: ShadowReg = X86::RCX; break;
3157         case X86::XMM1: ShadowReg = X86::RDX; break;
3158         case X86::XMM2: ShadowReg = X86::R8; break;
3159         case X86::XMM3: ShadowReg = X86::R9; break;
3160         }
3161         if (ShadowReg)
3162           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3163       }
3164     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3165       assert(VA.isMemLoc());
3166       if (!StackPtr.getNode())
3167         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3168                                       getPointerTy(DAG.getDataLayout()));
3169       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3170                                              dl, DAG, VA, Flags));
3171     }
3172   }
3173
3174   if (!MemOpChains.empty())
3175     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3176
3177   if (Subtarget->isPICStyleGOT()) {
3178     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3179     // GOT pointer.
3180     if (!isTailCall) {
3181       RegsToPass.push_back(std::make_pair(
3182           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3183                                           getPointerTy(DAG.getDataLayout()))));
3184     } else {
3185       // If we are tail calling and generating PIC/GOT style code load the
3186       // address of the callee into ECX. The value in ecx is used as target of
3187       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3188       // for tail calls on PIC/GOT architectures. Normally we would just put the
3189       // address of GOT into ebx and then call target@PLT. But for tail calls
3190       // ebx would be restored (since ebx is callee saved) before jumping to the
3191       // target@PLT.
3192
3193       // Note: The actual moving to ECX is done further down.
3194       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3195       if (G && !G->getGlobal()->hasLocalLinkage() &&
3196           G->getGlobal()->hasDefaultVisibility())
3197         Callee = LowerGlobalAddress(Callee, DAG);
3198       else if (isa<ExternalSymbolSDNode>(Callee))
3199         Callee = LowerExternalSymbol(Callee, DAG);
3200     }
3201   }
3202
3203   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3204     // From AMD64 ABI document:
3205     // For calls that may call functions that use varargs or stdargs
3206     // (prototype-less calls or calls to functions containing ellipsis (...) in
3207     // the declaration) %al is used as hidden argument to specify the number
3208     // of SSE registers used. The contents of %al do not need to match exactly
3209     // the number of registers, but must be an ubound on the number of SSE
3210     // registers used and is in the range 0 - 8 inclusive.
3211
3212     // Count the number of XMM registers allocated.
3213     static const MCPhysReg XMMArgRegs[] = {
3214       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3215       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3216     };
3217     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3218     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3219            && "SSE registers cannot be used when SSE is disabled");
3220
3221     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3222                                         DAG.getConstant(NumXMMRegs, dl,
3223                                                         MVT::i8)));
3224   }
3225
3226   if (isVarArg && IsMustTail) {
3227     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3228     for (const auto &F : Forwards) {
3229       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3230       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3231     }
3232   }
3233
3234   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3235   // don't need this because the eligibility check rejects calls that require
3236   // shuffling arguments passed in memory.
3237   if (!IsSibcall && isTailCall) {
3238     // Force all the incoming stack arguments to be loaded from the stack
3239     // before any new outgoing arguments are stored to the stack, because the
3240     // outgoing stack slots may alias the incoming argument stack slots, and
3241     // the alias isn't otherwise explicit. This is slightly more conservative
3242     // than necessary, because it means that each store effectively depends
3243     // on every argument instead of just those arguments it would clobber.
3244     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3245
3246     SmallVector<SDValue, 8> MemOpChains2;
3247     SDValue FIN;
3248     int FI = 0;
3249     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3250       CCValAssign &VA = ArgLocs[i];
3251       if (VA.isRegLoc())
3252         continue;
3253       assert(VA.isMemLoc());
3254       SDValue Arg = OutVals[i];
3255       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3256       // Skip inalloca arguments.  They don't require any work.
3257       if (Flags.isInAlloca())
3258         continue;
3259       // Create frame index.
3260       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3261       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3262       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3263       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3264
3265       if (Flags.isByVal()) {
3266         // Copy relative to framepointer.
3267         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3268         if (!StackPtr.getNode())
3269           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3270                                         getPointerTy(DAG.getDataLayout()));
3271         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3272                              StackPtr, Source);
3273
3274         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3275                                                          ArgChain,
3276                                                          Flags, DAG, dl));
3277       } else {
3278         // Store relative to framepointer.
3279         MemOpChains2.push_back(DAG.getStore(
3280             ArgChain, dl, Arg, FIN,
3281             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3282             false, false, 0));
3283       }
3284     }
3285
3286     if (!MemOpChains2.empty())
3287       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3288
3289     // Store the return address to the appropriate stack slot.
3290     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3291                                      getPointerTy(DAG.getDataLayout()),
3292                                      RegInfo->getSlotSize(), FPDiff, dl);
3293   }
3294
3295   // Build a sequence of copy-to-reg nodes chained together with token chain
3296   // and flag operands which copy the outgoing args into registers.
3297   SDValue InFlag;
3298   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3299     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3300                              RegsToPass[i].second, InFlag);
3301     InFlag = Chain.getValue(1);
3302   }
3303
3304   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3305     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3306     // In the 64-bit large code model, we have to make all calls
3307     // through a register, since the call instruction's 32-bit
3308     // pc-relative offset may not be large enough to hold the whole
3309     // address.
3310   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3311     // If the callee is a GlobalAddress node (quite common, every direct call
3312     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3313     // it.
3314     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3315
3316     // We should use extra load for direct calls to dllimported functions in
3317     // non-JIT mode.
3318     const GlobalValue *GV = G->getGlobal();
3319     if (!GV->hasDLLImportStorageClass()) {
3320       unsigned char OpFlags = 0;
3321       bool ExtraLoad = false;
3322       unsigned WrapperKind = ISD::DELETED_NODE;
3323
3324       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3325       // external symbols most go through the PLT in PIC mode.  If the symbol
3326       // has hidden or protected visibility, or if it is static or local, then
3327       // we don't need to use the PLT - we can directly call it.
3328       if (Subtarget->isTargetELF() &&
3329           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3330           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3331         OpFlags = X86II::MO_PLT;
3332       } else if (Subtarget->isPICStyleStubAny() &&
3333                  !GV->isStrongDefinitionForLinker() &&
3334                  (!Subtarget->getTargetTriple().isMacOSX() ||
3335                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3336         // PC-relative references to external symbols should go through $stub,
3337         // unless we're building with the leopard linker or later, which
3338         // automatically synthesizes these stubs.
3339         OpFlags = X86II::MO_DARWIN_STUB;
3340       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3341                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3342         // If the function is marked as non-lazy, generate an indirect call
3343         // which loads from the GOT directly. This avoids runtime overhead
3344         // at the cost of eager binding (and one extra byte of encoding).
3345         OpFlags = X86II::MO_GOTPCREL;
3346         WrapperKind = X86ISD::WrapperRIP;
3347         ExtraLoad = true;
3348       }
3349
3350       Callee = DAG.getTargetGlobalAddress(
3351           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3352
3353       // Add a wrapper if needed.
3354       if (WrapperKind != ISD::DELETED_NODE)
3355         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3356                              getPointerTy(DAG.getDataLayout()), Callee);
3357       // Add extra indirection if needed.
3358       if (ExtraLoad)
3359         Callee = DAG.getLoad(
3360             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3361             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3362             false, 0);
3363     }
3364   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3365     unsigned char OpFlags = 0;
3366
3367     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3368     // external symbols should go through the PLT.
3369     if (Subtarget->isTargetELF() &&
3370         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3371       OpFlags = X86II::MO_PLT;
3372     } else if (Subtarget->isPICStyleStubAny() &&
3373                (!Subtarget->getTargetTriple().isMacOSX() ||
3374                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3375       // PC-relative references to external symbols should go through $stub,
3376       // unless we're building with the leopard linker or later, which
3377       // automatically synthesizes these stubs.
3378       OpFlags = X86II::MO_DARWIN_STUB;
3379     }
3380
3381     Callee = DAG.getTargetExternalSymbol(
3382         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3383   } else if (Subtarget->isTarget64BitILP32() &&
3384              Callee->getValueType(0) == MVT::i32) {
3385     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3386     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3387   }
3388
3389   // Returns a chain & a flag for retval copy to use.
3390   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3391   SmallVector<SDValue, 8> Ops;
3392
3393   if (!IsSibcall && isTailCall) {
3394     Chain = DAG.getCALLSEQ_END(Chain,
3395                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3396                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3397     InFlag = Chain.getValue(1);
3398   }
3399
3400   Ops.push_back(Chain);
3401   Ops.push_back(Callee);
3402
3403   if (isTailCall)
3404     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3405
3406   // Add argument registers to the end of the list so that they are known live
3407   // into the call.
3408   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3409     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3410                                   RegsToPass[i].second.getValueType()));
3411
3412   // Add a register mask operand representing the call-preserved registers.
3413   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3414   assert(Mask && "Missing call preserved mask for calling convention");
3415
3416   // If this is an invoke in a 32-bit function using a funclet-based
3417   // personality, assume the function clobbers all registers. If an exception
3418   // is thrown, the runtime will not restore CSRs.
3419   // FIXME: Model this more precisely so that we can register allocate across
3420   // the normal edge and spill and fill across the exceptional edge.
3421   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3422     const Function *CallerFn = MF.getFunction();
3423     EHPersonality Pers =
3424         CallerFn->hasPersonalityFn()
3425             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3426             : EHPersonality::Unknown;
3427     if (isFuncletEHPersonality(Pers))
3428       Mask = RegInfo->getNoPreservedMask();
3429   }
3430
3431   Ops.push_back(DAG.getRegisterMask(Mask));
3432
3433   if (InFlag.getNode())
3434     Ops.push_back(InFlag);
3435
3436   if (isTailCall) {
3437     // We used to do:
3438     //// If this is the first return lowered for this function, add the regs
3439     //// to the liveout set for the function.
3440     // This isn't right, although it's probably harmless on x86; liveouts
3441     // should be computed from returns not tail calls.  Consider a void
3442     // function making a tail call to a function returning int.
3443     MF.getFrameInfo()->setHasTailCall();
3444     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3445   }
3446
3447   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3448   InFlag = Chain.getValue(1);
3449
3450   // Create the CALLSEQ_END node.
3451   unsigned NumBytesForCalleeToPop;
3452   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3453                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3454     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3455   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3456            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3457            SR == StackStructReturn)
3458     // If this is a call to a struct-return function, the callee
3459     // pops the hidden struct pointer, so we have to push it back.
3460     // This is common for Darwin/X86, Linux & Mingw32 targets.
3461     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3462     NumBytesForCalleeToPop = 4;
3463   else
3464     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3465
3466   // Returns a flag for retval copy to use.
3467   if (!IsSibcall) {
3468     Chain = DAG.getCALLSEQ_END(Chain,
3469                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3470                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3471                                                      true),
3472                                InFlag, dl);
3473     InFlag = Chain.getValue(1);
3474   }
3475
3476   // Handle result values, copying them out of physregs into vregs that we
3477   // return.
3478   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3479                          Ins, dl, DAG, InVals);
3480 }
3481
3482 //===----------------------------------------------------------------------===//
3483 //                Fast Calling Convention (tail call) implementation
3484 //===----------------------------------------------------------------------===//
3485
3486 //  Like std call, callee cleans arguments, convention except that ECX is
3487 //  reserved for storing the tail called function address. Only 2 registers are
3488 //  free for argument passing (inreg). Tail call optimization is performed
3489 //  provided:
3490 //                * tailcallopt is enabled
3491 //                * caller/callee are fastcc
3492 //  On X86_64 architecture with GOT-style position independent code only local
3493 //  (within module) calls are supported at the moment.
3494 //  To keep the stack aligned according to platform abi the function
3495 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3496 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3497 //  If a tail called function callee has more arguments than the caller the
3498 //  caller needs to make sure that there is room to move the RETADDR to. This is
3499 //  achieved by reserving an area the size of the argument delta right after the
3500 //  original RETADDR, but before the saved framepointer or the spilled registers
3501 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3502 //  stack layout:
3503 //    arg1
3504 //    arg2
3505 //    RETADDR
3506 //    [ new RETADDR
3507 //      move area ]
3508 //    (possible EBP)
3509 //    ESI
3510 //    EDI
3511 //    local1 ..
3512
3513 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3514 /// requirement.
3515 unsigned
3516 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3517                                                SelectionDAG& DAG) const {
3518   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3519   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3520   unsigned StackAlignment = TFI.getStackAlignment();
3521   uint64_t AlignMask = StackAlignment - 1;
3522   int64_t Offset = StackSize;
3523   unsigned SlotSize = RegInfo->getSlotSize();
3524   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3525     // Number smaller than 12 so just add the difference.
3526     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3527   } else {
3528     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3529     Offset = ((~AlignMask) & Offset) + StackAlignment +
3530       (StackAlignment-SlotSize);
3531   }
3532   return Offset;
3533 }
3534
3535 /// Return true if the given stack call argument is already available in the
3536 /// same position (relatively) of the caller's incoming argument stack.
3537 static
3538 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3539                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3540                          const X86InstrInfo *TII) {
3541   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3542   int FI = INT_MAX;
3543   if (Arg.getOpcode() == ISD::CopyFromReg) {
3544     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3545     if (!TargetRegisterInfo::isVirtualRegister(VR))
3546       return false;
3547     MachineInstr *Def = MRI->getVRegDef(VR);
3548     if (!Def)
3549       return false;
3550     if (!Flags.isByVal()) {
3551       if (!TII->isLoadFromStackSlot(Def, FI))
3552         return false;
3553     } else {
3554       unsigned Opcode = Def->getOpcode();
3555       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3556            Opcode == X86::LEA64_32r) &&
3557           Def->getOperand(1).isFI()) {
3558         FI = Def->getOperand(1).getIndex();
3559         Bytes = Flags.getByValSize();
3560       } else
3561         return false;
3562     }
3563   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3564     if (Flags.isByVal())
3565       // ByVal argument is passed in as a pointer but it's now being
3566       // dereferenced. e.g.
3567       // define @foo(%struct.X* %A) {
3568       //   tail call @bar(%struct.X* byval %A)
3569       // }
3570       return false;
3571     SDValue Ptr = Ld->getBasePtr();
3572     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3573     if (!FINode)
3574       return false;
3575     FI = FINode->getIndex();
3576   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3577     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3578     FI = FINode->getIndex();
3579     Bytes = Flags.getByValSize();
3580   } else
3581     return false;
3582
3583   assert(FI != INT_MAX);
3584   if (!MFI->isFixedObjectIndex(FI))
3585     return false;
3586   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3587 }
3588
3589 /// Check whether the call is eligible for tail call optimization. Targets
3590 /// that want to do tail call optimization should implement this function.
3591 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3592     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3593     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3594     const SmallVectorImpl<ISD::OutputArg> &Outs,
3595     const SmallVectorImpl<SDValue> &OutVals,
3596     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3597   if (!mayTailCallThisCC(CalleeCC))
3598     return false;
3599
3600   // If -tailcallopt is specified, make fastcc functions tail-callable.
3601   MachineFunction &MF = DAG.getMachineFunction();
3602   const Function *CallerF = MF.getFunction();
3603
3604   // If the function return type is x86_fp80 and the callee return type is not,
3605   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3606   // perform a tailcall optimization here.
3607   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3608     return false;
3609
3610   CallingConv::ID CallerCC = CallerF->getCallingConv();
3611   bool CCMatch = CallerCC == CalleeCC;
3612   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3613   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3614
3615   // Win64 functions have extra shadow space for argument homing. Don't do the
3616   // sibcall if the caller and callee have mismatched expectations for this
3617   // space.
3618   if (IsCalleeWin64 != IsCallerWin64)
3619     return false;
3620
3621   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3622     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3623       return true;
3624     return false;
3625   }
3626
3627   // Look for obvious safe cases to perform tail call optimization that do not
3628   // require ABI changes. This is what gcc calls sibcall.
3629
3630   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3631   // emit a special epilogue.
3632   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3633   if (RegInfo->needsStackRealignment(MF))
3634     return false;
3635
3636   // Also avoid sibcall optimization if either caller or callee uses struct
3637   // return semantics.
3638   if (isCalleeStructRet || isCallerStructRet)
3639     return false;
3640
3641   // Do not sibcall optimize vararg calls unless all arguments are passed via
3642   // registers.
3643   if (isVarArg && !Outs.empty()) {
3644     // Optimizing for varargs on Win64 is unlikely to be safe without
3645     // additional testing.
3646     if (IsCalleeWin64 || IsCallerWin64)
3647       return false;
3648
3649     SmallVector<CCValAssign, 16> ArgLocs;
3650     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3651                    *DAG.getContext());
3652
3653     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3654     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3655       if (!ArgLocs[i].isRegLoc())
3656         return false;
3657   }
3658
3659   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3660   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3661   // this into a sibcall.
3662   bool Unused = false;
3663   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3664     if (!Ins[i].Used) {
3665       Unused = true;
3666       break;
3667     }
3668   }
3669   if (Unused) {
3670     SmallVector<CCValAssign, 16> RVLocs;
3671     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3672                    *DAG.getContext());
3673     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3674     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3675       CCValAssign &VA = RVLocs[i];
3676       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3677         return false;
3678     }
3679   }
3680
3681   // If the calling conventions do not match, then we'd better make sure the
3682   // results are returned in the same way as what the caller expects.
3683   if (!CCMatch) {
3684     SmallVector<CCValAssign, 16> RVLocs1;
3685     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3686                     *DAG.getContext());
3687     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3688
3689     SmallVector<CCValAssign, 16> RVLocs2;
3690     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3691                     *DAG.getContext());
3692     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3693
3694     if (RVLocs1.size() != RVLocs2.size())
3695       return false;
3696     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3697       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3698         return false;
3699       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3700         return false;
3701       if (RVLocs1[i].isRegLoc()) {
3702         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3703           return false;
3704       } else {
3705         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3706           return false;
3707       }
3708     }
3709   }
3710
3711   unsigned StackArgsSize = 0;
3712
3713   // If the callee takes no arguments then go on to check the results of the
3714   // call.
3715   if (!Outs.empty()) {
3716     // Check if stack adjustment is needed. For now, do not do this if any
3717     // argument is passed on the stack.
3718     SmallVector<CCValAssign, 16> ArgLocs;
3719     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3720                    *DAG.getContext());
3721
3722     // Allocate shadow area for Win64
3723     if (IsCalleeWin64)
3724       CCInfo.AllocateStack(32, 8);
3725
3726     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3727     StackArgsSize = CCInfo.getNextStackOffset();
3728
3729     if (CCInfo.getNextStackOffset()) {
3730       // Check if the arguments are already laid out in the right way as
3731       // the caller's fixed stack objects.
3732       MachineFrameInfo *MFI = MF.getFrameInfo();
3733       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3734       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3735       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3736         CCValAssign &VA = ArgLocs[i];
3737         SDValue Arg = OutVals[i];
3738         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3739         if (VA.getLocInfo() == CCValAssign::Indirect)
3740           return false;
3741         if (!VA.isRegLoc()) {
3742           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3743                                    MFI, MRI, TII))
3744             return false;
3745         }
3746       }
3747     }
3748
3749     // If the tailcall address may be in a register, then make sure it's
3750     // possible to register allocate for it. In 32-bit, the call address can
3751     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3752     // callee-saved registers are restored. These happen to be the same
3753     // registers used to pass 'inreg' arguments so watch out for those.
3754     if (!Subtarget->is64Bit() &&
3755         ((!isa<GlobalAddressSDNode>(Callee) &&
3756           !isa<ExternalSymbolSDNode>(Callee)) ||
3757          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3758       unsigned NumInRegs = 0;
3759       // In PIC we need an extra register to formulate the address computation
3760       // for the callee.
3761       unsigned MaxInRegs =
3762         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3763
3764       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3765         CCValAssign &VA = ArgLocs[i];
3766         if (!VA.isRegLoc())
3767           continue;
3768         unsigned Reg = VA.getLocReg();
3769         switch (Reg) {
3770         default: break;
3771         case X86::EAX: case X86::EDX: case X86::ECX:
3772           if (++NumInRegs == MaxInRegs)
3773             return false;
3774           break;
3775         }
3776       }
3777     }
3778   }
3779
3780   bool CalleeWillPop =
3781       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3782                        MF.getTarget().Options.GuaranteedTailCallOpt);
3783
3784   if (unsigned BytesToPop =
3785           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3786     // If we have bytes to pop, the callee must pop them.
3787     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3788     if (!CalleePopMatches)
3789       return false;
3790   } else if (CalleeWillPop && StackArgsSize > 0) {
3791     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3792     return false;
3793   }
3794
3795   return true;
3796 }
3797
3798 FastISel *
3799 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3800                                   const TargetLibraryInfo *libInfo) const {
3801   return X86::createFastISel(funcInfo, libInfo);
3802 }
3803
3804 //===----------------------------------------------------------------------===//
3805 //                           Other Lowering Hooks
3806 //===----------------------------------------------------------------------===//
3807
3808 static bool MayFoldLoad(SDValue Op) {
3809   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3810 }
3811
3812 static bool MayFoldIntoStore(SDValue Op) {
3813   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3814 }
3815
3816 static bool isTargetShuffle(unsigned Opcode) {
3817   switch(Opcode) {
3818   default: return false;
3819   case X86ISD::BLENDI:
3820   case X86ISD::PSHUFB:
3821   case X86ISD::PSHUFD:
3822   case X86ISD::PSHUFHW:
3823   case X86ISD::PSHUFLW:
3824   case X86ISD::SHUFP:
3825   case X86ISD::PALIGNR:
3826   case X86ISD::MOVLHPS:
3827   case X86ISD::MOVLHPD:
3828   case X86ISD::MOVHLPS:
3829   case X86ISD::MOVLPS:
3830   case X86ISD::MOVLPD:
3831   case X86ISD::MOVSHDUP:
3832   case X86ISD::MOVSLDUP:
3833   case X86ISD::MOVDDUP:
3834   case X86ISD::MOVSS:
3835   case X86ISD::MOVSD:
3836   case X86ISD::UNPCKL:
3837   case X86ISD::UNPCKH:
3838   case X86ISD::VPERMILPI:
3839   case X86ISD::VPERM2X128:
3840   case X86ISD::VPERMI:
3841   case X86ISD::VPERMV:
3842   case X86ISD::VPERMV3:
3843     return true;
3844   }
3845 }
3846
3847 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3848                                     SDValue V1, unsigned TargetMask,
3849                                     SelectionDAG &DAG) {
3850   switch(Opc) {
3851   default: llvm_unreachable("Unknown x86 shuffle node");
3852   case X86ISD::PSHUFD:
3853   case X86ISD::PSHUFHW:
3854   case X86ISD::PSHUFLW:
3855   case X86ISD::VPERMILPI:
3856   case X86ISD::VPERMI:
3857     return DAG.getNode(Opc, dl, VT, V1,
3858                        DAG.getConstant(TargetMask, dl, MVT::i8));
3859   }
3860 }
3861
3862 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3863                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3864   switch(Opc) {
3865   default: llvm_unreachable("Unknown x86 shuffle node");
3866   case X86ISD::MOVLHPS:
3867   case X86ISD::MOVLHPD:
3868   case X86ISD::MOVHLPS:
3869   case X86ISD::MOVLPS:
3870   case X86ISD::MOVLPD:
3871   case X86ISD::MOVSS:
3872   case X86ISD::MOVSD:
3873   case X86ISD::UNPCKL:
3874   case X86ISD::UNPCKH:
3875     return DAG.getNode(Opc, dl, VT, V1, V2);
3876   }
3877 }
3878
3879 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3880   MachineFunction &MF = DAG.getMachineFunction();
3881   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3882   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3883   int ReturnAddrIndex = FuncInfo->getRAIndex();
3884
3885   if (ReturnAddrIndex == 0) {
3886     // Set up a frame object for the return address.
3887     unsigned SlotSize = RegInfo->getSlotSize();
3888     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3889                                                            -(int64_t)SlotSize,
3890                                                            false);
3891     FuncInfo->setRAIndex(ReturnAddrIndex);
3892   }
3893
3894   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3895 }
3896
3897 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3898                                        bool hasSymbolicDisplacement) {
3899   // Offset should fit into 32 bit immediate field.
3900   if (!isInt<32>(Offset))
3901     return false;
3902
3903   // If we don't have a symbolic displacement - we don't have any extra
3904   // restrictions.
3905   if (!hasSymbolicDisplacement)
3906     return true;
3907
3908   // FIXME: Some tweaks might be needed for medium code model.
3909   if (M != CodeModel::Small && M != CodeModel::Kernel)
3910     return false;
3911
3912   // For small code model we assume that latest object is 16MB before end of 31
3913   // bits boundary. We may also accept pretty large negative constants knowing
3914   // that all objects are in the positive half of address space.
3915   if (M == CodeModel::Small && Offset < 16*1024*1024)
3916     return true;
3917
3918   // For kernel code model we know that all object resist in the negative half
3919   // of 32bits address space. We may not accept negative offsets, since they may
3920   // be just off and we may accept pretty large positive ones.
3921   if (M == CodeModel::Kernel && Offset >= 0)
3922     return true;
3923
3924   return false;
3925 }
3926
3927 /// Determines whether the callee is required to pop its own arguments.
3928 /// Callee pop is necessary to support tail calls.
3929 bool X86::isCalleePop(CallingConv::ID CallingConv,
3930                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3931   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3932   // can guarantee TCO.
3933   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3934     return true;
3935
3936   switch (CallingConv) {
3937   default:
3938     return false;
3939   case CallingConv::X86_StdCall:
3940   case CallingConv::X86_FastCall:
3941   case CallingConv::X86_ThisCall:
3942   case CallingConv::X86_VectorCall:
3943     return !is64Bit;
3944   }
3945 }
3946
3947 /// \brief Return true if the condition is an unsigned comparison operation.
3948 static bool isX86CCUnsigned(unsigned X86CC) {
3949   switch (X86CC) {
3950   default: llvm_unreachable("Invalid integer condition!");
3951   case X86::COND_E:     return true;
3952   case X86::COND_G:     return false;
3953   case X86::COND_GE:    return false;
3954   case X86::COND_L:     return false;
3955   case X86::COND_LE:    return false;
3956   case X86::COND_NE:    return true;
3957   case X86::COND_B:     return true;
3958   case X86::COND_A:     return true;
3959   case X86::COND_BE:    return true;
3960   case X86::COND_AE:    return true;
3961   }
3962 }
3963
3964 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3965 /// condition code, returning the condition code and the LHS/RHS of the
3966 /// comparison to make.
3967 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3968                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3969   if (!isFP) {
3970     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3971       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3972         // X > -1   -> X == 0, jump !sign.
3973         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3974         return X86::COND_NS;
3975       }
3976       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3977         // X < 0   -> X == 0, jump on sign.
3978         return X86::COND_S;
3979       }
3980       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3981         // X < 1   -> X <= 0
3982         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3983         return X86::COND_LE;
3984       }
3985     }
3986
3987     switch (SetCCOpcode) {
3988     default: llvm_unreachable("Invalid integer condition!");
3989     case ISD::SETEQ:  return X86::COND_E;
3990     case ISD::SETGT:  return X86::COND_G;
3991     case ISD::SETGE:  return X86::COND_GE;
3992     case ISD::SETLT:  return X86::COND_L;
3993     case ISD::SETLE:  return X86::COND_LE;
3994     case ISD::SETNE:  return X86::COND_NE;
3995     case ISD::SETULT: return X86::COND_B;
3996     case ISD::SETUGT: return X86::COND_A;
3997     case ISD::SETULE: return X86::COND_BE;
3998     case ISD::SETUGE: return X86::COND_AE;
3999     }
4000   }
4001
4002   // First determine if it is required or is profitable to flip the operands.
4003
4004   // If LHS is a foldable load, but RHS is not, flip the condition.
4005   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4006       !ISD::isNON_EXTLoad(RHS.getNode())) {
4007     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4008     std::swap(LHS, RHS);
4009   }
4010
4011   switch (SetCCOpcode) {
4012   default: break;
4013   case ISD::SETOLT:
4014   case ISD::SETOLE:
4015   case ISD::SETUGT:
4016   case ISD::SETUGE:
4017     std::swap(LHS, RHS);
4018     break;
4019   }
4020
4021   // On a floating point condition, the flags are set as follows:
4022   // ZF  PF  CF   op
4023   //  0 | 0 | 0 | X > Y
4024   //  0 | 0 | 1 | X < Y
4025   //  1 | 0 | 0 | X == Y
4026   //  1 | 1 | 1 | unordered
4027   switch (SetCCOpcode) {
4028   default: llvm_unreachable("Condcode should be pre-legalized away");
4029   case ISD::SETUEQ:
4030   case ISD::SETEQ:   return X86::COND_E;
4031   case ISD::SETOLT:              // flipped
4032   case ISD::SETOGT:
4033   case ISD::SETGT:   return X86::COND_A;
4034   case ISD::SETOLE:              // flipped
4035   case ISD::SETOGE:
4036   case ISD::SETGE:   return X86::COND_AE;
4037   case ISD::SETUGT:              // flipped
4038   case ISD::SETULT:
4039   case ISD::SETLT:   return X86::COND_B;
4040   case ISD::SETUGE:              // flipped
4041   case ISD::SETULE:
4042   case ISD::SETLE:   return X86::COND_BE;
4043   case ISD::SETONE:
4044   case ISD::SETNE:   return X86::COND_NE;
4045   case ISD::SETUO:   return X86::COND_P;
4046   case ISD::SETO:    return X86::COND_NP;
4047   case ISD::SETOEQ:
4048   case ISD::SETUNE:  return X86::COND_INVALID;
4049   }
4050 }
4051
4052 /// Is there a floating point cmov for the specific X86 condition code?
4053 /// Current x86 isa includes the following FP cmov instructions:
4054 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4055 static bool hasFPCMov(unsigned X86CC) {
4056   switch (X86CC) {
4057   default:
4058     return false;
4059   case X86::COND_B:
4060   case X86::COND_BE:
4061   case X86::COND_E:
4062   case X86::COND_P:
4063   case X86::COND_A:
4064   case X86::COND_AE:
4065   case X86::COND_NE:
4066   case X86::COND_NP:
4067     return true;
4068   }
4069 }
4070
4071 /// Returns true if the target can instruction select the
4072 /// specified FP immediate natively. If false, the legalizer will
4073 /// materialize the FP immediate as a load from a constant pool.
4074 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4075   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4076     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4077       return true;
4078   }
4079   return false;
4080 }
4081
4082 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4083                                               ISD::LoadExtType ExtTy,
4084                                               EVT NewVT) const {
4085   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4086   // relocation target a movq or addq instruction: don't let the load shrink.
4087   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4088   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4089     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4090       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4091   return true;
4092 }
4093
4094 /// \brief Returns true if it is beneficial to convert a load of a constant
4095 /// to just the constant itself.
4096 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4097                                                           Type *Ty) const {
4098   assert(Ty->isIntegerTy());
4099
4100   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4101   if (BitSize == 0 || BitSize > 64)
4102     return false;
4103   return true;
4104 }
4105
4106 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4107                                                 unsigned Index) const {
4108   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4109     return false;
4110
4111   return (Index == 0 || Index == ResVT.getVectorNumElements());
4112 }
4113
4114 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4115   // Speculate cttz only if we can directly use TZCNT.
4116   return Subtarget->hasBMI();
4117 }
4118
4119 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4120   // Speculate ctlz only if we can directly use LZCNT.
4121   return Subtarget->hasLZCNT();
4122 }
4123
4124 /// Return true if every element in Mask, beginning
4125 /// from position Pos and ending in Pos+Size is undef.
4126 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4127   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4128     if (0 <= Mask[i])
4129       return false;
4130   return true;
4131 }
4132
4133 /// Return true if Val is undef or if its value falls within the
4134 /// specified range (L, H].
4135 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4136   return (Val < 0) || (Val >= Low && Val < Hi);
4137 }
4138
4139 /// Val is either less than zero (undef) or equal to the specified value.
4140 static bool isUndefOrEqual(int Val, int CmpVal) {
4141   return (Val < 0 || Val == CmpVal);
4142 }
4143
4144 /// Return true if every element in Mask, beginning
4145 /// from position Pos and ending in Pos+Size, falls within the specified
4146 /// sequential range (Low, Low+Size]. or is undef.
4147 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4148                                        unsigned Pos, unsigned Size, int Low) {
4149   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4150     if (!isUndefOrEqual(Mask[i], Low))
4151       return false;
4152   return true;
4153 }
4154
4155 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4156 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4157 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4158   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4159   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4160     return false;
4161
4162   // The index should be aligned on a vecWidth-bit boundary.
4163   uint64_t Index =
4164     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4165
4166   MVT VT = N->getSimpleValueType(0);
4167   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4168   bool Result = (Index * ElSize) % vecWidth == 0;
4169
4170   return Result;
4171 }
4172
4173 /// Return true if the specified INSERT_SUBVECTOR
4174 /// operand specifies a subvector insert that is suitable for input to
4175 /// insertion of 128 or 256-bit subvectors
4176 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4177   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4178   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4179     return false;
4180   // The index should be aligned on a vecWidth-bit boundary.
4181   uint64_t Index =
4182     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4183
4184   MVT VT = N->getSimpleValueType(0);
4185   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4186   bool Result = (Index * ElSize) % vecWidth == 0;
4187
4188   return Result;
4189 }
4190
4191 bool X86::isVINSERT128Index(SDNode *N) {
4192   return isVINSERTIndex(N, 128);
4193 }
4194
4195 bool X86::isVINSERT256Index(SDNode *N) {
4196   return isVINSERTIndex(N, 256);
4197 }
4198
4199 bool X86::isVEXTRACT128Index(SDNode *N) {
4200   return isVEXTRACTIndex(N, 128);
4201 }
4202
4203 bool X86::isVEXTRACT256Index(SDNode *N) {
4204   return isVEXTRACTIndex(N, 256);
4205 }
4206
4207 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4208   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4209   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4210          "Illegal extract subvector for VEXTRACT");
4211
4212   uint64_t Index =
4213     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4214
4215   MVT VecVT = N->getOperand(0).getSimpleValueType();
4216   MVT ElVT = VecVT.getVectorElementType();
4217
4218   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4219   return Index / NumElemsPerChunk;
4220 }
4221
4222 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4223   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4224   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4225          "Illegal insert subvector for VINSERT");
4226
4227   uint64_t Index =
4228     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4229
4230   MVT VecVT = N->getSimpleValueType(0);
4231   MVT ElVT = VecVT.getVectorElementType();
4232
4233   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4234   return Index / NumElemsPerChunk;
4235 }
4236
4237 /// Return the appropriate immediate to extract the specified
4238 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4239 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4240   return getExtractVEXTRACTImmediate(N, 128);
4241 }
4242
4243 /// Return the appropriate immediate to extract the specified
4244 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4245 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4246   return getExtractVEXTRACTImmediate(N, 256);
4247 }
4248
4249 /// Return the appropriate immediate to insert at the specified
4250 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4251 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4252   return getInsertVINSERTImmediate(N, 128);
4253 }
4254
4255 /// Return the appropriate immediate to insert at the specified
4256 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4257 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4258   return getInsertVINSERTImmediate(N, 256);
4259 }
4260
4261 /// Returns true if V is a constant integer zero.
4262 static bool isZero(SDValue V) {
4263   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4264   return C && C->isNullValue();
4265 }
4266
4267 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4268 bool X86::isZeroNode(SDValue Elt) {
4269   if (isZero(Elt))
4270     return true;
4271   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4272     return CFP->getValueAPF().isPosZero();
4273   return false;
4274 }
4275
4276 // Build a vector of constants
4277 // Use an UNDEF node if MaskElt == -1.
4278 // Spilt 64-bit constants in the 32-bit mode.
4279 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4280                               SelectionDAG &DAG,
4281                               SDLoc dl, bool IsMask = false) {
4282
4283   SmallVector<SDValue, 32>  Ops;
4284   bool Split = false;
4285
4286   MVT ConstVecVT = VT;
4287   unsigned NumElts = VT.getVectorNumElements();
4288   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4289   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4290     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4291     Split = true;
4292   }
4293
4294   MVT EltVT = ConstVecVT.getVectorElementType();
4295   for (unsigned i = 0; i < NumElts; ++i) {
4296     bool IsUndef = Values[i] < 0 && IsMask;
4297     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4298       DAG.getConstant(Values[i], dl, EltVT);
4299     Ops.push_back(OpNode);
4300     if (Split)
4301       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4302                     DAG.getConstant(0, dl, EltVT));
4303   }
4304   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4305   if (Split)
4306     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4307   return ConstsNode;
4308 }
4309
4310 /// Returns a vector of specified type with all zero elements.
4311 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4312                              SelectionDAG &DAG, SDLoc dl) {
4313   assert(VT.isVector() && "Expected a vector type");
4314
4315   // Always build SSE zero vectors as <4 x i32> bitcasted
4316   // to their dest type. This ensures they get CSE'd.
4317   SDValue Vec;
4318   if (VT.is128BitVector()) {  // SSE
4319     if (Subtarget->hasSSE2()) {  // SSE2
4320       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4321       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4322     } else { // SSE1
4323       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4324       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4325     }
4326   } else if (VT.is256BitVector()) { // AVX
4327     if (Subtarget->hasInt256()) { // AVX2
4328       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4329       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4330       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4331     } else {
4332       // 256-bit logic and arithmetic instructions in AVX are all
4333       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4334       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4335       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4336       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4337     }
4338   } else if (VT.is512BitVector()) { // AVX-512
4339       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4340       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4341                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4342       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4343   } else if (VT.getVectorElementType() == MVT::i1) {
4344
4345     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4346             && "Unexpected vector type");
4347     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4348             && "Unexpected vector type");
4349     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4350     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4351     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4352   } else
4353     llvm_unreachable("Unexpected vector type");
4354
4355   return DAG.getBitcast(VT, Vec);
4356 }
4357
4358 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4359                                 SelectionDAG &DAG, SDLoc dl,
4360                                 unsigned vectorWidth) {
4361   assert((vectorWidth == 128 || vectorWidth == 256) &&
4362          "Unsupported vector width");
4363   EVT VT = Vec.getValueType();
4364   EVT ElVT = VT.getVectorElementType();
4365   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4366   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4367                                   VT.getVectorNumElements()/Factor);
4368
4369   // Extract from UNDEF is UNDEF.
4370   if (Vec.getOpcode() == ISD::UNDEF)
4371     return DAG.getUNDEF(ResultVT);
4372
4373   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4374   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4375   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4376
4377   // This is the index of the first element of the vectorWidth-bit chunk
4378   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4379   IdxVal &= ~(ElemsPerChunk - 1);
4380
4381   // If the input is a buildvector just emit a smaller one.
4382   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4383     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4384                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4385
4386   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4387   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4388 }
4389
4390 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4391 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4392 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4393 /// instructions or a simple subregister reference. Idx is an index in the
4394 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4395 /// lowering EXTRACT_VECTOR_ELT operations easier.
4396 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4397                                    SelectionDAG &DAG, SDLoc dl) {
4398   assert((Vec.getValueType().is256BitVector() ||
4399           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4400   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4401 }
4402
4403 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4404 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4405                                    SelectionDAG &DAG, SDLoc dl) {
4406   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4407   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4408 }
4409
4410 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4411                                unsigned IdxVal, SelectionDAG &DAG,
4412                                SDLoc dl, unsigned vectorWidth) {
4413   assert((vectorWidth == 128 || vectorWidth == 256) &&
4414          "Unsupported vector width");
4415   // Inserting UNDEF is Result
4416   if (Vec.getOpcode() == ISD::UNDEF)
4417     return Result;
4418   EVT VT = Vec.getValueType();
4419   EVT ElVT = VT.getVectorElementType();
4420   EVT ResultVT = Result.getValueType();
4421
4422   // Insert the relevant vectorWidth bits.
4423   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4424   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4425
4426   // This is the index of the first element of the vectorWidth-bit chunk
4427   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4428   IdxVal &= ~(ElemsPerChunk - 1);
4429
4430   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4431   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4432 }
4433
4434 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4435 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4436 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4437 /// simple superregister reference.  Idx is an index in the 128 bits
4438 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4439 /// lowering INSERT_VECTOR_ELT operations easier.
4440 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4441                                   SelectionDAG &DAG, SDLoc dl) {
4442   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4443
4444   // For insertion into the zero index (low half) of a 256-bit vector, it is
4445   // more efficient to generate a blend with immediate instead of an insert*128.
4446   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4447   // extend the subvector to the size of the result vector. Make sure that
4448   // we are not recursing on that node by checking for undef here.
4449   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4450       Result.getOpcode() != ISD::UNDEF) {
4451     EVT ResultVT = Result.getValueType();
4452     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4453     SDValue Undef = DAG.getUNDEF(ResultVT);
4454     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4455                                  Vec, ZeroIndex);
4456
4457     // The blend instruction, and therefore its mask, depend on the data type.
4458     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4459     if (ScalarType.isFloatingPoint()) {
4460       // Choose either vblendps (float) or vblendpd (double).
4461       unsigned ScalarSize = ScalarType.getSizeInBits();
4462       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4463       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4464       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4465       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4466     }
4467
4468     const X86Subtarget &Subtarget =
4469     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4470
4471     // AVX2 is needed for 256-bit integer blend support.
4472     // Integers must be cast to 32-bit because there is only vpblendd;
4473     // vpblendw can't be used for this because it has a handicapped mask.
4474
4475     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4476     // is still more efficient than using the wrong domain vinsertf128 that
4477     // will be created by InsertSubVector().
4478     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4479
4480     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4481     Vec256 = DAG.getBitcast(CastVT, Vec256);
4482     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4483     return DAG.getBitcast(ResultVT, Vec256);
4484   }
4485
4486   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4487 }
4488
4489 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4490                                   SelectionDAG &DAG, SDLoc dl) {
4491   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4492   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4493 }
4494
4495 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4496 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4497 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4498 /// large BUILD_VECTORS.
4499 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4500                                    unsigned NumElems, SelectionDAG &DAG,
4501                                    SDLoc dl) {
4502   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4503   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4504 }
4505
4506 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4507                                    unsigned NumElems, SelectionDAG &DAG,
4508                                    SDLoc dl) {
4509   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4510   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4511 }
4512
4513 /// Returns a vector of specified type with all bits set.
4514 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4515 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4516 /// Then bitcast to their original type, ensuring they get CSE'd.
4517 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4518                              SelectionDAG &DAG, SDLoc dl) {
4519   assert(VT.isVector() && "Expected a vector type");
4520
4521   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4522   SDValue Vec;
4523   if (VT.is512BitVector()) {
4524     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4525                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4526     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4527   } else if (VT.is256BitVector()) {
4528     if (Subtarget->hasInt256()) { // AVX2
4529       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4530       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4531     } else { // AVX
4532       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4533       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4534     }
4535   } else if (VT.is128BitVector()) {
4536     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4537   } else
4538     llvm_unreachable("Unexpected vector type");
4539
4540   return DAG.getBitcast(VT, Vec);
4541 }
4542
4543 /// Returns a vector_shuffle node for an unpackl operation.
4544 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4545                           SDValue V2) {
4546   unsigned NumElems = VT.getVectorNumElements();
4547   SmallVector<int, 8> Mask;
4548   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4549     Mask.push_back(i);
4550     Mask.push_back(i + NumElems);
4551   }
4552   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4553 }
4554
4555 /// Returns a vector_shuffle node for an unpackh operation.
4556 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4557                           SDValue V2) {
4558   unsigned NumElems = VT.getVectorNumElements();
4559   SmallVector<int, 8> Mask;
4560   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4561     Mask.push_back(i + Half);
4562     Mask.push_back(i + NumElems + Half);
4563   }
4564   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4565 }
4566
4567 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4568 /// This produces a shuffle where the low element of V2 is swizzled into the
4569 /// zero/undef vector, landing at element Idx.
4570 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4571 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4572                                            bool IsZero,
4573                                            const X86Subtarget *Subtarget,
4574                                            SelectionDAG &DAG) {
4575   MVT VT = V2.getSimpleValueType();
4576   SDValue V1 = IsZero
4577     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4578   unsigned NumElems = VT.getVectorNumElements();
4579   SmallVector<int, 16> MaskVec;
4580   for (unsigned i = 0; i != NumElems; ++i)
4581     // If this is the insertion idx, put the low elt of V2 here.
4582     MaskVec.push_back(i == Idx ? NumElems : i);
4583   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4584 }
4585
4586 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4587 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4588 /// uses one source. Note that this will set IsUnary for shuffles which use a
4589 /// single input multiple times, and in those cases it will
4590 /// adjust the mask to only have indices within that single input.
4591 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4592 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4593                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4594   unsigned NumElems = VT.getVectorNumElements();
4595   SDValue ImmN;
4596
4597   IsUnary = false;
4598   bool IsFakeUnary = false;
4599   switch(N->getOpcode()) {
4600   case X86ISD::BLENDI:
4601     ImmN = N->getOperand(N->getNumOperands()-1);
4602     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4603     break;
4604   case X86ISD::SHUFP:
4605     ImmN = N->getOperand(N->getNumOperands()-1);
4606     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4607     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4608     break;
4609   case X86ISD::UNPCKH:
4610     DecodeUNPCKHMask(VT, Mask);
4611     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4612     break;
4613   case X86ISD::UNPCKL:
4614     DecodeUNPCKLMask(VT, Mask);
4615     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4616     break;
4617   case X86ISD::MOVHLPS:
4618     DecodeMOVHLPSMask(NumElems, Mask);
4619     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4620     break;
4621   case X86ISD::MOVLHPS:
4622     DecodeMOVLHPSMask(NumElems, Mask);
4623     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4624     break;
4625   case X86ISD::PALIGNR:
4626     ImmN = N->getOperand(N->getNumOperands()-1);
4627     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4628     break;
4629   case X86ISD::PSHUFD:
4630   case X86ISD::VPERMILPI:
4631     ImmN = N->getOperand(N->getNumOperands()-1);
4632     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4633     IsUnary = true;
4634     break;
4635   case X86ISD::PSHUFHW:
4636     ImmN = N->getOperand(N->getNumOperands()-1);
4637     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4638     IsUnary = true;
4639     break;
4640   case X86ISD::PSHUFLW:
4641     ImmN = N->getOperand(N->getNumOperands()-1);
4642     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4643     IsUnary = true;
4644     break;
4645   case X86ISD::PSHUFB: {
4646     IsUnary = true;
4647     SDValue MaskNode = N->getOperand(1);
4648     while (MaskNode->getOpcode() == ISD::BITCAST)
4649       MaskNode = MaskNode->getOperand(0);
4650
4651     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4652       // If we have a build-vector, then things are easy.
4653       MVT VT = MaskNode.getSimpleValueType();
4654       assert(VT.isVector() &&
4655              "Can't produce a non-vector with a build_vector!");
4656       if (!VT.isInteger())
4657         return false;
4658
4659       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4660
4661       SmallVector<uint64_t, 32> RawMask;
4662       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4663         SDValue Op = MaskNode->getOperand(i);
4664         if (Op->getOpcode() == ISD::UNDEF) {
4665           RawMask.push_back((uint64_t)SM_SentinelUndef);
4666           continue;
4667         }
4668         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4669         if (!CN)
4670           return false;
4671         APInt MaskElement = CN->getAPIntValue();
4672
4673         // We now have to decode the element which could be any integer size and
4674         // extract each byte of it.
4675         for (int j = 0; j < NumBytesPerElement; ++j) {
4676           // Note that this is x86 and so always little endian: the low byte is
4677           // the first byte of the mask.
4678           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4679           MaskElement = MaskElement.lshr(8);
4680         }
4681       }
4682       DecodePSHUFBMask(RawMask, Mask);
4683       break;
4684     }
4685
4686     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4687     if (!MaskLoad)
4688       return false;
4689
4690     SDValue Ptr = MaskLoad->getBasePtr();
4691     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4692         Ptr->getOpcode() == X86ISD::WrapperRIP)
4693       Ptr = Ptr->getOperand(0);
4694
4695     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4696     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4697       return false;
4698
4699     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4700       DecodePSHUFBMask(C, Mask);
4701       if (Mask.empty())
4702         return false;
4703       break;
4704     }
4705
4706     return false;
4707   }
4708   case X86ISD::VPERMI:
4709     ImmN = N->getOperand(N->getNumOperands()-1);
4710     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4711     IsUnary = true;
4712     break;
4713   case X86ISD::MOVSS:
4714   case X86ISD::MOVSD:
4715     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4716     break;
4717   case X86ISD::VPERM2X128:
4718     ImmN = N->getOperand(N->getNumOperands()-1);
4719     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4720     if (Mask.empty()) return false;
4721     // Mask only contains negative index if an element is zero.
4722     if (std::any_of(Mask.begin(), Mask.end(),
4723                     [](int M){ return M == SM_SentinelZero; }))
4724       return false;
4725     break;
4726   case X86ISD::MOVSLDUP:
4727     DecodeMOVSLDUPMask(VT, Mask);
4728     IsUnary = true;
4729     break;
4730   case X86ISD::MOVSHDUP:
4731     DecodeMOVSHDUPMask(VT, Mask);
4732     IsUnary = true;
4733     break;
4734   case X86ISD::MOVDDUP:
4735     DecodeMOVDDUPMask(VT, Mask);
4736     IsUnary = true;
4737     break;
4738   case X86ISD::MOVLHPD:
4739   case X86ISD::MOVLPD:
4740   case X86ISD::MOVLPS:
4741     // Not yet implemented
4742     return false;
4743   case X86ISD::VPERMV: {
4744     IsUnary = true;
4745     SDValue MaskNode = N->getOperand(0);
4746     while (MaskNode->getOpcode() == ISD::BITCAST)
4747       MaskNode = MaskNode->getOperand(0);
4748
4749     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4750     SmallVector<uint64_t, 32> RawMask;
4751     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4752       // If we have a build-vector, then things are easy.
4753       assert(MaskNode.getSimpleValueType().isInteger() &&
4754              MaskNode.getSimpleValueType().getVectorNumElements() ==
4755              VT.getVectorNumElements());
4756
4757       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4758         SDValue Op = MaskNode->getOperand(i);
4759         if (Op->getOpcode() == ISD::UNDEF)
4760           RawMask.push_back((uint64_t)SM_SentinelUndef);
4761         else if (isa<ConstantSDNode>(Op)) {
4762           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4763           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4764         } else
4765           return false;
4766       }
4767       DecodeVPERMVMask(RawMask, Mask);
4768       break;
4769     }
4770     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4771       unsigned NumEltsInMask = MaskNode->getNumOperands();
4772       MaskNode = MaskNode->getOperand(0);
4773       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4774       if (CN) {
4775         APInt MaskEltValue = CN->getAPIntValue();
4776         for (unsigned i = 0; i < NumEltsInMask; ++i)
4777           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4778         DecodeVPERMVMask(RawMask, Mask);
4779         break;
4780       }
4781       // It may be a scalar load
4782     }
4783
4784     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4785     if (!MaskLoad)
4786       return false;
4787
4788     SDValue Ptr = MaskLoad->getBasePtr();
4789     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4790         Ptr->getOpcode() == X86ISD::WrapperRIP)
4791       Ptr = Ptr->getOperand(0);
4792
4793     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4794     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4795       return false;
4796
4797     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4798     if (C) {
4799       DecodeVPERMVMask(C, VT, Mask);
4800       if (Mask.empty())
4801         return false;
4802       break;
4803     }
4804     return false;
4805   }
4806   case X86ISD::VPERMV3: {
4807     IsUnary = false;
4808     SDValue MaskNode = N->getOperand(1);
4809     while (MaskNode->getOpcode() == ISD::BITCAST)
4810       MaskNode = MaskNode->getOperand(1);
4811
4812     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4813       // If we have a build-vector, then things are easy.
4814       assert(MaskNode.getSimpleValueType().isInteger() &&
4815              MaskNode.getSimpleValueType().getVectorNumElements() ==
4816              VT.getVectorNumElements());
4817
4818       SmallVector<uint64_t, 32> RawMask;
4819       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4820
4821       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4822         SDValue Op = MaskNode->getOperand(i);
4823         if (Op->getOpcode() == ISD::UNDEF)
4824           RawMask.push_back((uint64_t)SM_SentinelUndef);
4825         else {
4826           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4827           if (!CN)
4828             return false;
4829           APInt MaskElement = CN->getAPIntValue();
4830           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4831         }
4832       }
4833       DecodeVPERMV3Mask(RawMask, Mask);
4834       break;
4835     }
4836
4837     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4838     if (!MaskLoad)
4839       return false;
4840
4841     SDValue Ptr = MaskLoad->getBasePtr();
4842     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4843         Ptr->getOpcode() == X86ISD::WrapperRIP)
4844       Ptr = Ptr->getOperand(0);
4845
4846     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4847     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4848       return false;
4849
4850     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4851     if (C) {
4852       DecodeVPERMV3Mask(C, VT, Mask);
4853       if (Mask.empty())
4854         return false;
4855       break;
4856     }
4857     return false;
4858   }
4859   default: llvm_unreachable("unknown target shuffle node");
4860   }
4861
4862   // If we have a fake unary shuffle, the shuffle mask is spread across two
4863   // inputs that are actually the same node. Re-map the mask to always point
4864   // into the first input.
4865   if (IsFakeUnary)
4866     for (int &M : Mask)
4867       if (M >= (int)Mask.size())
4868         M -= Mask.size();
4869
4870   return true;
4871 }
4872
4873 /// Returns the scalar element that will make up the ith
4874 /// element of the result of the vector shuffle.
4875 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4876                                    unsigned Depth) {
4877   if (Depth == 6)
4878     return SDValue();  // Limit search depth.
4879
4880   SDValue V = SDValue(N, 0);
4881   EVT VT = V.getValueType();
4882   unsigned Opcode = V.getOpcode();
4883
4884   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4885   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4886     int Elt = SV->getMaskElt(Index);
4887
4888     if (Elt < 0)
4889       return DAG.getUNDEF(VT.getVectorElementType());
4890
4891     unsigned NumElems = VT.getVectorNumElements();
4892     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4893                                          : SV->getOperand(1);
4894     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4895   }
4896
4897   // Recurse into target specific vector shuffles to find scalars.
4898   if (isTargetShuffle(Opcode)) {
4899     MVT ShufVT = V.getSimpleValueType();
4900     unsigned NumElems = ShufVT.getVectorNumElements();
4901     SmallVector<int, 16> ShuffleMask;
4902     bool IsUnary;
4903
4904     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4905       return SDValue();
4906
4907     int Elt = ShuffleMask[Index];
4908     if (Elt < 0)
4909       return DAG.getUNDEF(ShufVT.getVectorElementType());
4910
4911     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4912                                          : N->getOperand(1);
4913     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4914                                Depth+1);
4915   }
4916
4917   // Actual nodes that may contain scalar elements
4918   if (Opcode == ISD::BITCAST) {
4919     V = V.getOperand(0);
4920     EVT SrcVT = V.getValueType();
4921     unsigned NumElems = VT.getVectorNumElements();
4922
4923     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4924       return SDValue();
4925   }
4926
4927   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4928     return (Index == 0) ? V.getOperand(0)
4929                         : DAG.getUNDEF(VT.getVectorElementType());
4930
4931   if (V.getOpcode() == ISD::BUILD_VECTOR)
4932     return V.getOperand(Index);
4933
4934   return SDValue();
4935 }
4936
4937 /// Custom lower build_vector of v16i8.
4938 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4939                                        unsigned NumNonZero, unsigned NumZero,
4940                                        SelectionDAG &DAG,
4941                                        const X86Subtarget* Subtarget,
4942                                        const TargetLowering &TLI) {
4943   if (NumNonZero > 8)
4944     return SDValue();
4945
4946   SDLoc dl(Op);
4947   SDValue V;
4948   bool First = true;
4949
4950   // SSE4.1 - use PINSRB to insert each byte directly.
4951   if (Subtarget->hasSSE41()) {
4952     for (unsigned i = 0; i < 16; ++i) {
4953       bool isNonZero = (NonZeros & (1 << i)) != 0;
4954       if (isNonZero) {
4955         if (First) {
4956           if (NumZero)
4957             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4958           else
4959             V = DAG.getUNDEF(MVT::v16i8);
4960           First = false;
4961         }
4962         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4963                         MVT::v16i8, V, Op.getOperand(i),
4964                         DAG.getIntPtrConstant(i, dl));
4965       }
4966     }
4967
4968     return V;
4969   }
4970
4971   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4972   for (unsigned i = 0; i < 16; ++i) {
4973     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4974     if (ThisIsNonZero && First) {
4975       if (NumZero)
4976         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4977       else
4978         V = DAG.getUNDEF(MVT::v8i16);
4979       First = false;
4980     }
4981
4982     if ((i & 1) != 0) {
4983       SDValue ThisElt, LastElt;
4984       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4985       if (LastIsNonZero) {
4986         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4987                               MVT::i16, Op.getOperand(i-1));
4988       }
4989       if (ThisIsNonZero) {
4990         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4991         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4992                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4993         if (LastIsNonZero)
4994           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4995       } else
4996         ThisElt = LastElt;
4997
4998       if (ThisElt.getNode())
4999         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5000                         DAG.getIntPtrConstant(i/2, dl));
5001     }
5002   }
5003
5004   return DAG.getBitcast(MVT::v16i8, V);
5005 }
5006
5007 /// Custom lower build_vector of v8i16.
5008 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5009                                      unsigned NumNonZero, unsigned NumZero,
5010                                      SelectionDAG &DAG,
5011                                      const X86Subtarget* Subtarget,
5012                                      const TargetLowering &TLI) {
5013   if (NumNonZero > 4)
5014     return SDValue();
5015
5016   SDLoc dl(Op);
5017   SDValue V;
5018   bool First = true;
5019   for (unsigned i = 0; i < 8; ++i) {
5020     bool isNonZero = (NonZeros & (1 << i)) != 0;
5021     if (isNonZero) {
5022       if (First) {
5023         if (NumZero)
5024           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5025         else
5026           V = DAG.getUNDEF(MVT::v8i16);
5027         First = false;
5028       }
5029       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5030                       MVT::v8i16, V, Op.getOperand(i),
5031                       DAG.getIntPtrConstant(i, dl));
5032     }
5033   }
5034
5035   return V;
5036 }
5037
5038 /// Custom lower build_vector of v4i32 or v4f32.
5039 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5040                                      const X86Subtarget *Subtarget,
5041                                      const TargetLowering &TLI) {
5042   // Find all zeroable elements.
5043   std::bitset<4> Zeroable;
5044   for (int i=0; i < 4; ++i) {
5045     SDValue Elt = Op->getOperand(i);
5046     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5047   }
5048   assert(Zeroable.size() - Zeroable.count() > 1 &&
5049          "We expect at least two non-zero elements!");
5050
5051   // We only know how to deal with build_vector nodes where elements are either
5052   // zeroable or extract_vector_elt with constant index.
5053   SDValue FirstNonZero;
5054   unsigned FirstNonZeroIdx;
5055   for (unsigned i=0; i < 4; ++i) {
5056     if (Zeroable[i])
5057       continue;
5058     SDValue Elt = Op->getOperand(i);
5059     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5060         !isa<ConstantSDNode>(Elt.getOperand(1)))
5061       return SDValue();
5062     // Make sure that this node is extracting from a 128-bit vector.
5063     MVT VT = Elt.getOperand(0).getSimpleValueType();
5064     if (!VT.is128BitVector())
5065       return SDValue();
5066     if (!FirstNonZero.getNode()) {
5067       FirstNonZero = Elt;
5068       FirstNonZeroIdx = i;
5069     }
5070   }
5071
5072   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5073   SDValue V1 = FirstNonZero.getOperand(0);
5074   MVT VT = V1.getSimpleValueType();
5075
5076   // See if this build_vector can be lowered as a blend with zero.
5077   SDValue Elt;
5078   unsigned EltMaskIdx, EltIdx;
5079   int Mask[4];
5080   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5081     if (Zeroable[EltIdx]) {
5082       // The zero vector will be on the right hand side.
5083       Mask[EltIdx] = EltIdx+4;
5084       continue;
5085     }
5086
5087     Elt = Op->getOperand(EltIdx);
5088     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5089     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5090     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5091       break;
5092     Mask[EltIdx] = EltIdx;
5093   }
5094
5095   if (EltIdx == 4) {
5096     // Let the shuffle legalizer deal with blend operations.
5097     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5098     if (V1.getSimpleValueType() != VT)
5099       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5100     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5101   }
5102
5103   // See if we can lower this build_vector to a INSERTPS.
5104   if (!Subtarget->hasSSE41())
5105     return SDValue();
5106
5107   SDValue V2 = Elt.getOperand(0);
5108   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5109     V1 = SDValue();
5110
5111   bool CanFold = true;
5112   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5113     if (Zeroable[i])
5114       continue;
5115
5116     SDValue Current = Op->getOperand(i);
5117     SDValue SrcVector = Current->getOperand(0);
5118     if (!V1.getNode())
5119       V1 = SrcVector;
5120     CanFold = SrcVector == V1 &&
5121       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5122   }
5123
5124   if (!CanFold)
5125     return SDValue();
5126
5127   assert(V1.getNode() && "Expected at least two non-zero elements!");
5128   if (V1.getSimpleValueType() != MVT::v4f32)
5129     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5130   if (V2.getSimpleValueType() != MVT::v4f32)
5131     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5132
5133   // Ok, we can emit an INSERTPS instruction.
5134   unsigned ZMask = Zeroable.to_ulong();
5135
5136   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5137   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5138   SDLoc DL(Op);
5139   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5140                                DAG.getIntPtrConstant(InsertPSMask, DL));
5141   return DAG.getBitcast(VT, Result);
5142 }
5143
5144 /// Return a vector logical shift node.
5145 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5146                          unsigned NumBits, SelectionDAG &DAG,
5147                          const TargetLowering &TLI, SDLoc dl) {
5148   assert(VT.is128BitVector() && "Unknown type for VShift");
5149   MVT ShVT = MVT::v2i64;
5150   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5151   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5152   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5153   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5154   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5155   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5156 }
5157
5158 static SDValue
5159 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5160
5161   // Check if the scalar load can be widened into a vector load. And if
5162   // the address is "base + cst" see if the cst can be "absorbed" into
5163   // the shuffle mask.
5164   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5165     SDValue Ptr = LD->getBasePtr();
5166     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5167       return SDValue();
5168     EVT PVT = LD->getValueType(0);
5169     if (PVT != MVT::i32 && PVT != MVT::f32)
5170       return SDValue();
5171
5172     int FI = -1;
5173     int64_t Offset = 0;
5174     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5175       FI = FINode->getIndex();
5176       Offset = 0;
5177     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5178                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5179       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5180       Offset = Ptr.getConstantOperandVal(1);
5181       Ptr = Ptr.getOperand(0);
5182     } else {
5183       return SDValue();
5184     }
5185
5186     // FIXME: 256-bit vector instructions don't require a strict alignment,
5187     // improve this code to support it better.
5188     unsigned RequiredAlign = VT.getSizeInBits()/8;
5189     SDValue Chain = LD->getChain();
5190     // Make sure the stack object alignment is at least 16 or 32.
5191     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5192     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5193       if (MFI->isFixedObjectIndex(FI)) {
5194         // Can't change the alignment. FIXME: It's possible to compute
5195         // the exact stack offset and reference FI + adjust offset instead.
5196         // If someone *really* cares about this. That's the way to implement it.
5197         return SDValue();
5198       } else {
5199         MFI->setObjectAlignment(FI, RequiredAlign);
5200       }
5201     }
5202
5203     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5204     // Ptr + (Offset & ~15).
5205     if (Offset < 0)
5206       return SDValue();
5207     if ((Offset % RequiredAlign) & 3)
5208       return SDValue();
5209     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5210     if (StartOffset) {
5211       SDLoc DL(Ptr);
5212       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5213                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5214     }
5215
5216     int EltNo = (Offset - StartOffset) >> 2;
5217     unsigned NumElems = VT.getVectorNumElements();
5218
5219     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5220     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5221                              LD->getPointerInfo().getWithOffset(StartOffset),
5222                              false, false, false, 0);
5223
5224     SmallVector<int, 8> Mask(NumElems, EltNo);
5225
5226     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5227   }
5228
5229   return SDValue();
5230 }
5231
5232 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5233 /// elements can be replaced by a single large load which has the same value as
5234 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5235 ///
5236 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5237 ///
5238 /// FIXME: we'd also like to handle the case where the last elements are zero
5239 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5240 /// There's even a handy isZeroNode for that purpose.
5241 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5242                                         SDLoc &DL, SelectionDAG &DAG,
5243                                         bool isAfterLegalize) {
5244   unsigned NumElems = Elts.size();
5245
5246   LoadSDNode *LDBase = nullptr;
5247   unsigned LastLoadedElt = -1U;
5248
5249   // For each element in the initializer, see if we've found a load or an undef.
5250   // If we don't find an initial load element, or later load elements are
5251   // non-consecutive, bail out.
5252   for (unsigned i = 0; i < NumElems; ++i) {
5253     SDValue Elt = Elts[i];
5254     // Look through a bitcast.
5255     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5256       Elt = Elt.getOperand(0);
5257     if (!Elt.getNode() ||
5258         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5259       return SDValue();
5260     if (!LDBase) {
5261       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5262         return SDValue();
5263       LDBase = cast<LoadSDNode>(Elt.getNode());
5264       LastLoadedElt = i;
5265       continue;
5266     }
5267     if (Elt.getOpcode() == ISD::UNDEF)
5268       continue;
5269
5270     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5271     EVT LdVT = Elt.getValueType();
5272     // Each loaded element must be the correct fractional portion of the
5273     // requested vector load.
5274     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5275       return SDValue();
5276     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5277       return SDValue();
5278     LastLoadedElt = i;
5279   }
5280
5281   // If we have found an entire vector of loads and undefs, then return a large
5282   // load of the entire vector width starting at the base pointer.  If we found
5283   // consecutive loads for the low half, generate a vzext_load node.
5284   if (LastLoadedElt == NumElems - 1) {
5285     assert(LDBase && "Did not find base load for merging consecutive loads");
5286     EVT EltVT = LDBase->getValueType(0);
5287     // Ensure that the input vector size for the merged loads matches the
5288     // cumulative size of the input elements.
5289     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5290       return SDValue();
5291
5292     if (isAfterLegalize &&
5293         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5294       return SDValue();
5295
5296     SDValue NewLd = SDValue();
5297
5298     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5299                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5300                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5301                         LDBase->getAlignment());
5302
5303     if (LDBase->hasAnyUseOfValue(1)) {
5304       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5305                                      SDValue(LDBase, 1),
5306                                      SDValue(NewLd.getNode(), 1));
5307       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5308       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5309                              SDValue(NewLd.getNode(), 1));
5310     }
5311
5312     return NewLd;
5313   }
5314
5315   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5316   //of a v4i32 / v4f32. It's probably worth generalizing.
5317   EVT EltVT = VT.getVectorElementType();
5318   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5319       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5320     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5321     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5322     SDValue ResNode =
5323         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5324                                 LDBase->getPointerInfo(),
5325                                 LDBase->getAlignment(),
5326                                 false/*isVolatile*/, true/*ReadMem*/,
5327                                 false/*WriteMem*/);
5328
5329     // Make sure the newly-created LOAD is in the same position as LDBase in
5330     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5331     // update uses of LDBase's output chain to use the TokenFactor.
5332     if (LDBase->hasAnyUseOfValue(1)) {
5333       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5334                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5335       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5336       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5337                              SDValue(ResNode.getNode(), 1));
5338     }
5339
5340     return DAG.getBitcast(VT, ResNode);
5341   }
5342   return SDValue();
5343 }
5344
5345 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5346 /// to generate a splat value for the following cases:
5347 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5348 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5349 /// a scalar load, or a constant.
5350 /// The VBROADCAST node is returned when a pattern is found,
5351 /// or SDValue() otherwise.
5352 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5353                                     SelectionDAG &DAG) {
5354   // VBROADCAST requires AVX.
5355   // TODO: Splats could be generated for non-AVX CPUs using SSE
5356   // instructions, but there's less potential gain for only 128-bit vectors.
5357   if (!Subtarget->hasAVX())
5358     return SDValue();
5359
5360   MVT VT = Op.getSimpleValueType();
5361   SDLoc dl(Op);
5362
5363   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5364          "Unsupported vector type for broadcast.");
5365
5366   SDValue Ld;
5367   bool ConstSplatVal;
5368
5369   switch (Op.getOpcode()) {
5370     default:
5371       // Unknown pattern found.
5372       return SDValue();
5373
5374     case ISD::BUILD_VECTOR: {
5375       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5376       BitVector UndefElements;
5377       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5378
5379       // We need a splat of a single value to use broadcast, and it doesn't
5380       // make any sense if the value is only in one element of the vector.
5381       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5382         return SDValue();
5383
5384       Ld = Splat;
5385       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5386                        Ld.getOpcode() == ISD::ConstantFP);
5387
5388       // Make sure that all of the users of a non-constant load are from the
5389       // BUILD_VECTOR node.
5390       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5391         return SDValue();
5392       break;
5393     }
5394
5395     case ISD::VECTOR_SHUFFLE: {
5396       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5397
5398       // Shuffles must have a splat mask where the first element is
5399       // broadcasted.
5400       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5401         return SDValue();
5402
5403       SDValue Sc = Op.getOperand(0);
5404       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5405           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5406
5407         if (!Subtarget->hasInt256())
5408           return SDValue();
5409
5410         // Use the register form of the broadcast instruction available on AVX2.
5411         if (VT.getSizeInBits() >= 256)
5412           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5413         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5414       }
5415
5416       Ld = Sc.getOperand(0);
5417       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5418                        Ld.getOpcode() == ISD::ConstantFP);
5419
5420       // The scalar_to_vector node and the suspected
5421       // load node must have exactly one user.
5422       // Constants may have multiple users.
5423
5424       // AVX-512 has register version of the broadcast
5425       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5426         Ld.getValueType().getSizeInBits() >= 32;
5427       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5428           !hasRegVer))
5429         return SDValue();
5430       break;
5431     }
5432   }
5433
5434   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5435   bool IsGE256 = (VT.getSizeInBits() >= 256);
5436
5437   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5438   // instruction to save 8 or more bytes of constant pool data.
5439   // TODO: If multiple splats are generated to load the same constant,
5440   // it may be detrimental to overall size. There needs to be a way to detect
5441   // that condition to know if this is truly a size win.
5442   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5443
5444   // Handle broadcasting a single constant scalar from the constant pool
5445   // into a vector.
5446   // On Sandybridge (no AVX2), it is still better to load a constant vector
5447   // from the constant pool and not to broadcast it from a scalar.
5448   // But override that restriction when optimizing for size.
5449   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5450   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5451     EVT CVT = Ld.getValueType();
5452     assert(!CVT.isVector() && "Must not broadcast a vector type");
5453
5454     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5455     // For size optimization, also splat v2f64 and v2i64, and for size opt
5456     // with AVX2, also splat i8 and i16.
5457     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5458     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5459         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5460       const Constant *C = nullptr;
5461       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5462         C = CI->getConstantIntValue();
5463       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5464         C = CF->getConstantFPValue();
5465
5466       assert(C && "Invalid constant type");
5467
5468       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5469       SDValue CP =
5470           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5471       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5472       Ld = DAG.getLoad(
5473           CVT, dl, DAG.getEntryNode(), CP,
5474           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5475           false, false, Alignment);
5476
5477       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5478     }
5479   }
5480
5481   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5482
5483   // Handle AVX2 in-register broadcasts.
5484   if (!IsLoad && Subtarget->hasInt256() &&
5485       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5486     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5487
5488   // The scalar source must be a normal load.
5489   if (!IsLoad)
5490     return SDValue();
5491
5492   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5493       (Subtarget->hasVLX() && ScalarSize == 64))
5494     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5495
5496   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5497   // double since there is no vbroadcastsd xmm
5498   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5499     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5500       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5501   }
5502
5503   // Unsupported broadcast.
5504   return SDValue();
5505 }
5506
5507 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5508 /// underlying vector and index.
5509 ///
5510 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5511 /// index.
5512 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5513                                          SDValue ExtIdx) {
5514   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5515   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5516     return Idx;
5517
5518   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5519   // lowered this:
5520   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5521   // to:
5522   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5523   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5524   //                           undef)
5525   //                       Constant<0>)
5526   // In this case the vector is the extract_subvector expression and the index
5527   // is 2, as specified by the shuffle.
5528   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5529   SDValue ShuffleVec = SVOp->getOperand(0);
5530   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5531   assert(ShuffleVecVT.getVectorElementType() ==
5532          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5533
5534   int ShuffleIdx = SVOp->getMaskElt(Idx);
5535   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5536     ExtractedFromVec = ShuffleVec;
5537     return ShuffleIdx;
5538   }
5539   return Idx;
5540 }
5541
5542 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5543   MVT VT = Op.getSimpleValueType();
5544
5545   // Skip if insert_vec_elt is not supported.
5546   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5547   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5548     return SDValue();
5549
5550   SDLoc DL(Op);
5551   unsigned NumElems = Op.getNumOperands();
5552
5553   SDValue VecIn1;
5554   SDValue VecIn2;
5555   SmallVector<unsigned, 4> InsertIndices;
5556   SmallVector<int, 8> Mask(NumElems, -1);
5557
5558   for (unsigned i = 0; i != NumElems; ++i) {
5559     unsigned Opc = Op.getOperand(i).getOpcode();
5560
5561     if (Opc == ISD::UNDEF)
5562       continue;
5563
5564     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5565       // Quit if more than 1 elements need inserting.
5566       if (InsertIndices.size() > 1)
5567         return SDValue();
5568
5569       InsertIndices.push_back(i);
5570       continue;
5571     }
5572
5573     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5574     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5575     // Quit if non-constant index.
5576     if (!isa<ConstantSDNode>(ExtIdx))
5577       return SDValue();
5578     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5579
5580     // Quit if extracted from vector of different type.
5581     if (ExtractedFromVec.getValueType() != VT)
5582       return SDValue();
5583
5584     if (!VecIn1.getNode())
5585       VecIn1 = ExtractedFromVec;
5586     else if (VecIn1 != ExtractedFromVec) {
5587       if (!VecIn2.getNode())
5588         VecIn2 = ExtractedFromVec;
5589       else if (VecIn2 != ExtractedFromVec)
5590         // Quit if more than 2 vectors to shuffle
5591         return SDValue();
5592     }
5593
5594     if (ExtractedFromVec == VecIn1)
5595       Mask[i] = Idx;
5596     else if (ExtractedFromVec == VecIn2)
5597       Mask[i] = Idx + NumElems;
5598   }
5599
5600   if (!VecIn1.getNode())
5601     return SDValue();
5602
5603   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5604   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5605   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5606     unsigned Idx = InsertIndices[i];
5607     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5608                      DAG.getIntPtrConstant(Idx, DL));
5609   }
5610
5611   return NV;
5612 }
5613
5614 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5615   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5616          Op.getScalarValueSizeInBits() == 1 &&
5617          "Can not convert non-constant vector");
5618   uint64_t Immediate = 0;
5619   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5620     SDValue In = Op.getOperand(idx);
5621     if (In.getOpcode() != ISD::UNDEF)
5622       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5623   }
5624   SDLoc dl(Op);
5625   MVT VT =
5626    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5627   return DAG.getConstant(Immediate, dl, VT);
5628 }
5629 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5630 SDValue
5631 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5632
5633   MVT VT = Op.getSimpleValueType();
5634   assert((VT.getVectorElementType() == MVT::i1) &&
5635          "Unexpected type in LowerBUILD_VECTORvXi1!");
5636
5637   SDLoc dl(Op);
5638   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5639     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5640     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5641     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5642   }
5643
5644   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5645     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5646     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5647     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5648   }
5649
5650   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5651     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5652     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5653       return DAG.getBitcast(VT, Imm);
5654     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5655     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5656                         DAG.getIntPtrConstant(0, dl));
5657   }
5658
5659   // Vector has one or more non-const elements
5660   uint64_t Immediate = 0;
5661   SmallVector<unsigned, 16> NonConstIdx;
5662   bool IsSplat = true;
5663   bool HasConstElts = false;
5664   int SplatIdx = -1;
5665   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5666     SDValue In = Op.getOperand(idx);
5667     if (In.getOpcode() == ISD::UNDEF)
5668       continue;
5669     if (!isa<ConstantSDNode>(In))
5670       NonConstIdx.push_back(idx);
5671     else {
5672       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5673       HasConstElts = true;
5674     }
5675     if (SplatIdx == -1)
5676       SplatIdx = idx;
5677     else if (In != Op.getOperand(SplatIdx))
5678       IsSplat = false;
5679   }
5680
5681   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5682   if (IsSplat)
5683     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5684                        DAG.getConstant(1, dl, VT),
5685                        DAG.getConstant(0, dl, VT));
5686
5687   // insert elements one by one
5688   SDValue DstVec;
5689   SDValue Imm;
5690   if (Immediate) {
5691     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5692     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5693   }
5694   else if (HasConstElts)
5695     Imm = DAG.getConstant(0, dl, VT);
5696   else
5697     Imm = DAG.getUNDEF(VT);
5698   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5699     DstVec = DAG.getBitcast(VT, Imm);
5700   else {
5701     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5702     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5703                          DAG.getIntPtrConstant(0, dl));
5704   }
5705
5706   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5707     unsigned InsertIdx = NonConstIdx[i];
5708     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5709                          Op.getOperand(InsertIdx),
5710                          DAG.getIntPtrConstant(InsertIdx, dl));
5711   }
5712   return DstVec;
5713 }
5714
5715 /// \brief Return true if \p N implements a horizontal binop and return the
5716 /// operands for the horizontal binop into V0 and V1.
5717 ///
5718 /// This is a helper function of LowerToHorizontalOp().
5719 /// This function checks that the build_vector \p N in input implements a
5720 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5721 /// operation to match.
5722 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5723 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5724 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5725 /// arithmetic sub.
5726 ///
5727 /// This function only analyzes elements of \p N whose indices are
5728 /// in range [BaseIdx, LastIdx).
5729 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5730                               SelectionDAG &DAG,
5731                               unsigned BaseIdx, unsigned LastIdx,
5732                               SDValue &V0, SDValue &V1) {
5733   EVT VT = N->getValueType(0);
5734
5735   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5736   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5737          "Invalid Vector in input!");
5738
5739   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5740   bool CanFold = true;
5741   unsigned ExpectedVExtractIdx = BaseIdx;
5742   unsigned NumElts = LastIdx - BaseIdx;
5743   V0 = DAG.getUNDEF(VT);
5744   V1 = DAG.getUNDEF(VT);
5745
5746   // Check if N implements a horizontal binop.
5747   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5748     SDValue Op = N->getOperand(i + BaseIdx);
5749
5750     // Skip UNDEFs.
5751     if (Op->getOpcode() == ISD::UNDEF) {
5752       // Update the expected vector extract index.
5753       if (i * 2 == NumElts)
5754         ExpectedVExtractIdx = BaseIdx;
5755       ExpectedVExtractIdx += 2;
5756       continue;
5757     }
5758
5759     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5760
5761     if (!CanFold)
5762       break;
5763
5764     SDValue Op0 = Op.getOperand(0);
5765     SDValue Op1 = Op.getOperand(1);
5766
5767     // Try to match the following pattern:
5768     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5769     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5770         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5771         Op0.getOperand(0) == Op1.getOperand(0) &&
5772         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5773         isa<ConstantSDNode>(Op1.getOperand(1)));
5774     if (!CanFold)
5775       break;
5776
5777     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5778     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5779
5780     if (i * 2 < NumElts) {
5781       if (V0.getOpcode() == ISD::UNDEF) {
5782         V0 = Op0.getOperand(0);
5783         if (V0.getValueType() != VT)
5784           return false;
5785       }
5786     } else {
5787       if (V1.getOpcode() == ISD::UNDEF) {
5788         V1 = Op0.getOperand(0);
5789         if (V1.getValueType() != VT)
5790           return false;
5791       }
5792       if (i * 2 == NumElts)
5793         ExpectedVExtractIdx = BaseIdx;
5794     }
5795
5796     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5797     if (I0 == ExpectedVExtractIdx)
5798       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5799     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5800       // Try to match the following dag sequence:
5801       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5802       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5803     } else
5804       CanFold = false;
5805
5806     ExpectedVExtractIdx += 2;
5807   }
5808
5809   return CanFold;
5810 }
5811
5812 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5813 /// a concat_vector.
5814 ///
5815 /// This is a helper function of LowerToHorizontalOp().
5816 /// This function expects two 256-bit vectors called V0 and V1.
5817 /// At first, each vector is split into two separate 128-bit vectors.
5818 /// Then, the resulting 128-bit vectors are used to implement two
5819 /// horizontal binary operations.
5820 ///
5821 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5822 ///
5823 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5824 /// the two new horizontal binop.
5825 /// When Mode is set, the first horizontal binop dag node would take as input
5826 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5827 /// horizontal binop dag node would take as input the lower 128-bit of V1
5828 /// and the upper 128-bit of V1.
5829 ///   Example:
5830 ///     HADD V0_LO, V0_HI
5831 ///     HADD V1_LO, V1_HI
5832 ///
5833 /// Otherwise, the first horizontal binop dag node takes as input the lower
5834 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5835 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5836 ///   Example:
5837 ///     HADD V0_LO, V1_LO
5838 ///     HADD V0_HI, V1_HI
5839 ///
5840 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5841 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5842 /// the upper 128-bits of the result.
5843 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5844                                      SDLoc DL, SelectionDAG &DAG,
5845                                      unsigned X86Opcode, bool Mode,
5846                                      bool isUndefLO, bool isUndefHI) {
5847   EVT VT = V0.getValueType();
5848   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5849          "Invalid nodes in input!");
5850
5851   unsigned NumElts = VT.getVectorNumElements();
5852   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5853   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5854   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5855   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5856   EVT NewVT = V0_LO.getValueType();
5857
5858   SDValue LO = DAG.getUNDEF(NewVT);
5859   SDValue HI = DAG.getUNDEF(NewVT);
5860
5861   if (Mode) {
5862     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5863     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5864       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5865     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5866       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5867   } else {
5868     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5869     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5870                        V1_LO->getOpcode() != ISD::UNDEF))
5871       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5872
5873     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5874                        V1_HI->getOpcode() != ISD::UNDEF))
5875       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5876   }
5877
5878   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5879 }
5880
5881 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5882 /// node.
5883 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5884                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5885   MVT VT = BV->getSimpleValueType(0);
5886   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5887       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5888     return SDValue();
5889
5890   SDLoc DL(BV);
5891   unsigned NumElts = VT.getVectorNumElements();
5892   SDValue InVec0 = DAG.getUNDEF(VT);
5893   SDValue InVec1 = DAG.getUNDEF(VT);
5894
5895   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5896           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5897
5898   // Odd-numbered elements in the input build vector are obtained from
5899   // adding two integer/float elements.
5900   // Even-numbered elements in the input build vector are obtained from
5901   // subtracting two integer/float elements.
5902   unsigned ExpectedOpcode = ISD::FSUB;
5903   unsigned NextExpectedOpcode = ISD::FADD;
5904   bool AddFound = false;
5905   bool SubFound = false;
5906
5907   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5908     SDValue Op = BV->getOperand(i);
5909
5910     // Skip 'undef' values.
5911     unsigned Opcode = Op.getOpcode();
5912     if (Opcode == ISD::UNDEF) {
5913       std::swap(ExpectedOpcode, NextExpectedOpcode);
5914       continue;
5915     }
5916
5917     // Early exit if we found an unexpected opcode.
5918     if (Opcode != ExpectedOpcode)
5919       return SDValue();
5920
5921     SDValue Op0 = Op.getOperand(0);
5922     SDValue Op1 = Op.getOperand(1);
5923
5924     // Try to match the following pattern:
5925     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5926     // Early exit if we cannot match that sequence.
5927     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5928         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5929         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5930         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5931         Op0.getOperand(1) != Op1.getOperand(1))
5932       return SDValue();
5933
5934     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5935     if (I0 != i)
5936       return SDValue();
5937
5938     // We found a valid add/sub node. Update the information accordingly.
5939     if (i & 1)
5940       AddFound = true;
5941     else
5942       SubFound = true;
5943
5944     // Update InVec0 and InVec1.
5945     if (InVec0.getOpcode() == ISD::UNDEF) {
5946       InVec0 = Op0.getOperand(0);
5947       if (InVec0.getSimpleValueType() != VT)
5948         return SDValue();
5949     }
5950     if (InVec1.getOpcode() == ISD::UNDEF) {
5951       InVec1 = Op1.getOperand(0);
5952       if (InVec1.getSimpleValueType() != VT)
5953         return SDValue();
5954     }
5955
5956     // Make sure that operands in input to each add/sub node always
5957     // come from a same pair of vectors.
5958     if (InVec0 != Op0.getOperand(0)) {
5959       if (ExpectedOpcode == ISD::FSUB)
5960         return SDValue();
5961
5962       // FADD is commutable. Try to commute the operands
5963       // and then test again.
5964       std::swap(Op0, Op1);
5965       if (InVec0 != Op0.getOperand(0))
5966         return SDValue();
5967     }
5968
5969     if (InVec1 != Op1.getOperand(0))
5970       return SDValue();
5971
5972     // Update the pair of expected opcodes.
5973     std::swap(ExpectedOpcode, NextExpectedOpcode);
5974   }
5975
5976   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5977   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5978       InVec1.getOpcode() != ISD::UNDEF)
5979     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5980
5981   return SDValue();
5982 }
5983
5984 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5985 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5986                                    const X86Subtarget *Subtarget,
5987                                    SelectionDAG &DAG) {
5988   MVT VT = BV->getSimpleValueType(0);
5989   unsigned NumElts = VT.getVectorNumElements();
5990   unsigned NumUndefsLO = 0;
5991   unsigned NumUndefsHI = 0;
5992   unsigned Half = NumElts/2;
5993
5994   // Count the number of UNDEF operands in the build_vector in input.
5995   for (unsigned i = 0, e = Half; i != e; ++i)
5996     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5997       NumUndefsLO++;
5998
5999   for (unsigned i = Half, e = NumElts; i != e; ++i)
6000     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6001       NumUndefsHI++;
6002
6003   // Early exit if this is either a build_vector of all UNDEFs or all the
6004   // operands but one are UNDEF.
6005   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6006     return SDValue();
6007
6008   SDLoc DL(BV);
6009   SDValue InVec0, InVec1;
6010   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6011     // Try to match an SSE3 float HADD/HSUB.
6012     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6013       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6014
6015     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6016       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6017   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6018     // Try to match an SSSE3 integer HADD/HSUB.
6019     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6020       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6021
6022     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6023       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6024   }
6025
6026   if (!Subtarget->hasAVX())
6027     return SDValue();
6028
6029   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6030     // Try to match an AVX horizontal add/sub of packed single/double
6031     // precision floating point values from 256-bit vectors.
6032     SDValue InVec2, InVec3;
6033     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6034         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6035         ((InVec0.getOpcode() == ISD::UNDEF ||
6036           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6037         ((InVec1.getOpcode() == ISD::UNDEF ||
6038           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6039       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6040
6041     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6042         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6043         ((InVec0.getOpcode() == ISD::UNDEF ||
6044           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6045         ((InVec1.getOpcode() == ISD::UNDEF ||
6046           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6047       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6048   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6049     // Try to match an AVX2 horizontal add/sub of signed integers.
6050     SDValue InVec2, InVec3;
6051     unsigned X86Opcode;
6052     bool CanFold = true;
6053
6054     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6055         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6056         ((InVec0.getOpcode() == ISD::UNDEF ||
6057           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6058         ((InVec1.getOpcode() == ISD::UNDEF ||
6059           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6060       X86Opcode = X86ISD::HADD;
6061     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6062         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6063         ((InVec0.getOpcode() == ISD::UNDEF ||
6064           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6065         ((InVec1.getOpcode() == ISD::UNDEF ||
6066           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6067       X86Opcode = X86ISD::HSUB;
6068     else
6069       CanFold = false;
6070
6071     if (CanFold) {
6072       // Fold this build_vector into a single horizontal add/sub.
6073       // Do this only if the target has AVX2.
6074       if (Subtarget->hasAVX2())
6075         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6076
6077       // Do not try to expand this build_vector into a pair of horizontal
6078       // add/sub if we can emit a pair of scalar add/sub.
6079       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6080         return SDValue();
6081
6082       // Convert this build_vector into a pair of horizontal binop followed by
6083       // a concat vector.
6084       bool isUndefLO = NumUndefsLO == Half;
6085       bool isUndefHI = NumUndefsHI == Half;
6086       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6087                                    isUndefLO, isUndefHI);
6088     }
6089   }
6090
6091   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6092        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6093     unsigned X86Opcode;
6094     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6095       X86Opcode = X86ISD::HADD;
6096     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6097       X86Opcode = X86ISD::HSUB;
6098     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6099       X86Opcode = X86ISD::FHADD;
6100     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6101       X86Opcode = X86ISD::FHSUB;
6102     else
6103       return SDValue();
6104
6105     // Don't try to expand this build_vector into a pair of horizontal add/sub
6106     // if we can simply emit a pair of scalar add/sub.
6107     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6108       return SDValue();
6109
6110     // Convert this build_vector into two horizontal add/sub followed by
6111     // a concat vector.
6112     bool isUndefLO = NumUndefsLO == Half;
6113     bool isUndefHI = NumUndefsHI == Half;
6114     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6115                                  isUndefLO, isUndefHI);
6116   }
6117
6118   return SDValue();
6119 }
6120
6121 SDValue
6122 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6123   SDLoc dl(Op);
6124
6125   MVT VT = Op.getSimpleValueType();
6126   MVT ExtVT = VT.getVectorElementType();
6127   unsigned NumElems = Op.getNumOperands();
6128
6129   // Generate vectors for predicate vectors.
6130   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6131     return LowerBUILD_VECTORvXi1(Op, DAG);
6132
6133   // Vectors containing all zeros can be matched by pxor and xorps later
6134   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6135     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6136     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6137     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6138       return Op;
6139
6140     return getZeroVector(VT, Subtarget, DAG, dl);
6141   }
6142
6143   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6144   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6145   // vpcmpeqd on 256-bit vectors.
6146   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6147     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6148       return Op;
6149
6150     if (!VT.is512BitVector())
6151       return getOnesVector(VT, Subtarget, DAG, dl);
6152   }
6153
6154   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6155   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6156     return AddSub;
6157   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6158     return HorizontalOp;
6159   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6160     return Broadcast;
6161
6162   unsigned EVTBits = ExtVT.getSizeInBits();
6163
6164   unsigned NumZero  = 0;
6165   unsigned NumNonZero = 0;
6166   unsigned NonZeros = 0;
6167   bool IsAllConstants = true;
6168   SmallSet<SDValue, 8> Values;
6169   for (unsigned i = 0; i < NumElems; ++i) {
6170     SDValue Elt = Op.getOperand(i);
6171     if (Elt.getOpcode() == ISD::UNDEF)
6172       continue;
6173     Values.insert(Elt);
6174     if (Elt.getOpcode() != ISD::Constant &&
6175         Elt.getOpcode() != ISD::ConstantFP)
6176       IsAllConstants = false;
6177     if (X86::isZeroNode(Elt))
6178       NumZero++;
6179     else {
6180       NonZeros |= (1 << i);
6181       NumNonZero++;
6182     }
6183   }
6184
6185   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6186   if (NumNonZero == 0)
6187     return DAG.getUNDEF(VT);
6188
6189   // Special case for single non-zero, non-undef, element.
6190   if (NumNonZero == 1) {
6191     unsigned Idx = countTrailingZeros(NonZeros);
6192     SDValue Item = Op.getOperand(Idx);
6193
6194     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6195     // the value are obviously zero, truncate the value to i32 and do the
6196     // insertion that way.  Only do this if the value is non-constant or if the
6197     // value is a constant being inserted into element 0.  It is cheaper to do
6198     // a constant pool load than it is to do a movd + shuffle.
6199     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6200         (!IsAllConstants || Idx == 0)) {
6201       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6202         // Handle SSE only.
6203         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6204         MVT VecVT = MVT::v4i32;
6205
6206         // Truncate the value (which may itself be a constant) to i32, and
6207         // convert it to a vector with movd (S2V+shuffle to zero extend).
6208         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6209         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6210         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6211                                       Item, Idx * 2, true, Subtarget, DAG));
6212       }
6213     }
6214
6215     // If we have a constant or non-constant insertion into the low element of
6216     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6217     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6218     // depending on what the source datatype is.
6219     if (Idx == 0) {
6220       if (NumZero == 0)
6221         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6222
6223       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6224           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6225         if (VT.is512BitVector()) {
6226           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6227           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6228                              Item, DAG.getIntPtrConstant(0, dl));
6229         }
6230         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6231                "Expected an SSE value type!");
6232         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6233         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6234         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6235       }
6236
6237       // We can't directly insert an i8 or i16 into a vector, so zero extend
6238       // it to i32 first.
6239       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6240         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6241         if (VT.is256BitVector()) {
6242           if (Subtarget->hasAVX()) {
6243             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6244             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6245           } else {
6246             // Without AVX, we need to extend to a 128-bit vector and then
6247             // insert into the 256-bit vector.
6248             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6249             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6250             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6251           }
6252         } else {
6253           assert(VT.is128BitVector() && "Expected an SSE value type!");
6254           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6255           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6256         }
6257         return DAG.getBitcast(VT, Item);
6258       }
6259     }
6260
6261     // Is it a vector logical left shift?
6262     if (NumElems == 2 && Idx == 1 &&
6263         X86::isZeroNode(Op.getOperand(0)) &&
6264         !X86::isZeroNode(Op.getOperand(1))) {
6265       unsigned NumBits = VT.getSizeInBits();
6266       return getVShift(true, VT,
6267                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6268                                    VT, Op.getOperand(1)),
6269                        NumBits/2, DAG, *this, dl);
6270     }
6271
6272     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6273       return SDValue();
6274
6275     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6276     // is a non-constant being inserted into an element other than the low one,
6277     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6278     // movd/movss) to move this into the low element, then shuffle it into
6279     // place.
6280     if (EVTBits == 32) {
6281       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6282       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6283     }
6284   }
6285
6286   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6287   if (Values.size() == 1) {
6288     if (EVTBits == 32) {
6289       // Instead of a shuffle like this:
6290       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6291       // Check if it's possible to issue this instead.
6292       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6293       unsigned Idx = countTrailingZeros(NonZeros);
6294       SDValue Item = Op.getOperand(Idx);
6295       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6296         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6297     }
6298     return SDValue();
6299   }
6300
6301   // A vector full of immediates; various special cases are already
6302   // handled, so this is best done with a single constant-pool load.
6303   if (IsAllConstants)
6304     return SDValue();
6305
6306   // For AVX-length vectors, see if we can use a vector load to get all of the
6307   // elements, otherwise build the individual 128-bit pieces and use
6308   // shuffles to put them in place.
6309   if (VT.is256BitVector() || VT.is512BitVector()) {
6310     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6311
6312     // Check for a build vector of consecutive loads.
6313     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6314       return LD;
6315
6316     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6317
6318     // Build both the lower and upper subvector.
6319     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6320                                 makeArrayRef(&V[0], NumElems/2));
6321     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6322                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6323
6324     // Recreate the wider vector with the lower and upper part.
6325     if (VT.is256BitVector())
6326       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6327     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6328   }
6329
6330   // Let legalizer expand 2-wide build_vectors.
6331   if (EVTBits == 64) {
6332     if (NumNonZero == 1) {
6333       // One half is zero or undef.
6334       unsigned Idx = countTrailingZeros(NonZeros);
6335       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6336                                  Op.getOperand(Idx));
6337       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6338     }
6339     return SDValue();
6340   }
6341
6342   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6343   if (EVTBits == 8 && NumElems == 16)
6344     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6345                                         Subtarget, *this))
6346       return V;
6347
6348   if (EVTBits == 16 && NumElems == 8)
6349     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6350                                       Subtarget, *this))
6351       return V;
6352
6353   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6354   if (EVTBits == 32 && NumElems == 4)
6355     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6356       return V;
6357
6358   // If element VT is == 32 bits, turn it into a number of shuffles.
6359   SmallVector<SDValue, 8> V(NumElems);
6360   if (NumElems == 4 && NumZero > 0) {
6361     for (unsigned i = 0; i < 4; ++i) {
6362       bool isZero = !(NonZeros & (1 << i));
6363       if (isZero)
6364         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6365       else
6366         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6367     }
6368
6369     for (unsigned i = 0; i < 2; ++i) {
6370       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6371         default: break;
6372         case 0:
6373           V[i] = V[i*2];  // Must be a zero vector.
6374           break;
6375         case 1:
6376           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6377           break;
6378         case 2:
6379           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6380           break;
6381         case 3:
6382           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6383           break;
6384       }
6385     }
6386
6387     bool Reverse1 = (NonZeros & 0x3) == 2;
6388     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6389     int MaskVec[] = {
6390       Reverse1 ? 1 : 0,
6391       Reverse1 ? 0 : 1,
6392       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6393       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6394     };
6395     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6396   }
6397
6398   if (Values.size() > 1 && VT.is128BitVector()) {
6399     // Check for a build vector of consecutive loads.
6400     for (unsigned i = 0; i < NumElems; ++i)
6401       V[i] = Op.getOperand(i);
6402
6403     // Check for elements which are consecutive loads.
6404     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6405       return LD;
6406
6407     // Check for a build vector from mostly shuffle plus few inserting.
6408     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6409       return Sh;
6410
6411     // For SSE 4.1, use insertps to put the high elements into the low element.
6412     if (Subtarget->hasSSE41()) {
6413       SDValue Result;
6414       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6415         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6416       else
6417         Result = DAG.getUNDEF(VT);
6418
6419       for (unsigned i = 1; i < NumElems; ++i) {
6420         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6421         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6422                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6423       }
6424       return Result;
6425     }
6426
6427     // Otherwise, expand into a number of unpckl*, start by extending each of
6428     // our (non-undef) elements to the full vector width with the element in the
6429     // bottom slot of the vector (which generates no code for SSE).
6430     for (unsigned i = 0; i < NumElems; ++i) {
6431       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6432         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6433       else
6434         V[i] = DAG.getUNDEF(VT);
6435     }
6436
6437     // Next, we iteratively mix elements, e.g. for v4f32:
6438     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6439     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6440     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6441     unsigned EltStride = NumElems >> 1;
6442     while (EltStride != 0) {
6443       for (unsigned i = 0; i < EltStride; ++i) {
6444         // If V[i+EltStride] is undef and this is the first round of mixing,
6445         // then it is safe to just drop this shuffle: V[i] is already in the
6446         // right place, the one element (since it's the first round) being
6447         // inserted as undef can be dropped.  This isn't safe for successive
6448         // rounds because they will permute elements within both vectors.
6449         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6450             EltStride == NumElems/2)
6451           continue;
6452
6453         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6454       }
6455       EltStride >>= 1;
6456     }
6457     return V[0];
6458   }
6459   return SDValue();
6460 }
6461
6462 // 256-bit AVX can use the vinsertf128 instruction
6463 // to create 256-bit vectors from two other 128-bit ones.
6464 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6465   SDLoc dl(Op);
6466   MVT ResVT = Op.getSimpleValueType();
6467
6468   assert((ResVT.is256BitVector() ||
6469           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6470
6471   SDValue V1 = Op.getOperand(0);
6472   SDValue V2 = Op.getOperand(1);
6473   unsigned NumElems = ResVT.getVectorNumElements();
6474   if (ResVT.is256BitVector())
6475     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6476
6477   if (Op.getNumOperands() == 4) {
6478     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6479                                   ResVT.getVectorNumElements()/2);
6480     SDValue V3 = Op.getOperand(2);
6481     SDValue V4 = Op.getOperand(3);
6482     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6483       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6484   }
6485   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6486 }
6487
6488 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6489                                        const X86Subtarget *Subtarget,
6490                                        SelectionDAG & DAG) {
6491   SDLoc dl(Op);
6492   MVT ResVT = Op.getSimpleValueType();
6493   unsigned NumOfOperands = Op.getNumOperands();
6494
6495   assert(isPowerOf2_32(NumOfOperands) &&
6496          "Unexpected number of operands in CONCAT_VECTORS");
6497
6498   if (NumOfOperands > 2) {
6499     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6500                                   ResVT.getVectorNumElements()/2);
6501     SmallVector<SDValue, 2> Ops;
6502     for (unsigned i = 0; i < NumOfOperands/2; i++)
6503       Ops.push_back(Op.getOperand(i));
6504     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6505     Ops.clear();
6506     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6507       Ops.push_back(Op.getOperand(i));
6508     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6509     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6510   }
6511
6512   SDValue V1 = Op.getOperand(0);
6513   SDValue V2 = Op.getOperand(1);
6514   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6515   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6516
6517   if (IsZeroV1 && IsZeroV2)
6518     return getZeroVector(ResVT, Subtarget, DAG, dl);
6519
6520   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6521   SDValue Undef = DAG.getUNDEF(ResVT);
6522   unsigned NumElems = ResVT.getVectorNumElements();
6523   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6524
6525   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6526   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6527   if (IsZeroV1)
6528     return V2;
6529
6530   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6531   // Zero the upper bits of V1
6532   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6533   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6534   if (IsZeroV2)
6535     return V1;
6536   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6537 }
6538
6539 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6540                                    const X86Subtarget *Subtarget,
6541                                    SelectionDAG &DAG) {
6542   MVT VT = Op.getSimpleValueType();
6543   if (VT.getVectorElementType() == MVT::i1)
6544     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6545
6546   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6547          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6548           Op.getNumOperands() == 4)));
6549
6550   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6551   // from two other 128-bit ones.
6552
6553   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6554   return LowerAVXCONCAT_VECTORS(Op, DAG);
6555 }
6556
6557 //===----------------------------------------------------------------------===//
6558 // Vector shuffle lowering
6559 //
6560 // This is an experimental code path for lowering vector shuffles on x86. It is
6561 // designed to handle arbitrary vector shuffles and blends, gracefully
6562 // degrading performance as necessary. It works hard to recognize idiomatic
6563 // shuffles and lower them to optimal instruction patterns without leaving
6564 // a framework that allows reasonably efficient handling of all vector shuffle
6565 // patterns.
6566 //===----------------------------------------------------------------------===//
6567
6568 /// \brief Tiny helper function to identify a no-op mask.
6569 ///
6570 /// This is a somewhat boring predicate function. It checks whether the mask
6571 /// array input, which is assumed to be a single-input shuffle mask of the kind
6572 /// used by the X86 shuffle instructions (not a fully general
6573 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6574 /// in-place shuffle are 'no-op's.
6575 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6576   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6577     if (Mask[i] != -1 && Mask[i] != i)
6578       return false;
6579   return true;
6580 }
6581
6582 /// \brief Helper function to classify a mask as a single-input mask.
6583 ///
6584 /// This isn't a generic single-input test because in the vector shuffle
6585 /// lowering we canonicalize single inputs to be the first input operand. This
6586 /// means we can more quickly test for a single input by only checking whether
6587 /// an input from the second operand exists. We also assume that the size of
6588 /// mask corresponds to the size of the input vectors which isn't true in the
6589 /// fully general case.
6590 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6591   for (int M : Mask)
6592     if (M >= (int)Mask.size())
6593       return false;
6594   return true;
6595 }
6596
6597 /// \brief Test whether there are elements crossing 128-bit lanes in this
6598 /// shuffle mask.
6599 ///
6600 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6601 /// and we routinely test for these.
6602 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6603   int LaneSize = 128 / VT.getScalarSizeInBits();
6604   int Size = Mask.size();
6605   for (int i = 0; i < Size; ++i)
6606     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6607       return true;
6608   return false;
6609 }
6610
6611 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6612 ///
6613 /// This checks a shuffle mask to see if it is performing the same
6614 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6615 /// that it is also not lane-crossing. It may however involve a blend from the
6616 /// same lane of a second vector.
6617 ///
6618 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6619 /// non-trivial to compute in the face of undef lanes. The representation is
6620 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6621 /// entries from both V1 and V2 inputs to the wider mask.
6622 static bool
6623 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6624                                 SmallVectorImpl<int> &RepeatedMask) {
6625   int LaneSize = 128 / VT.getScalarSizeInBits();
6626   RepeatedMask.resize(LaneSize, -1);
6627   int Size = Mask.size();
6628   for (int i = 0; i < Size; ++i) {
6629     if (Mask[i] < 0)
6630       continue;
6631     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6632       // This entry crosses lanes, so there is no way to model this shuffle.
6633       return false;
6634
6635     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6636     if (RepeatedMask[i % LaneSize] == -1)
6637       // This is the first non-undef entry in this slot of a 128-bit lane.
6638       RepeatedMask[i % LaneSize] =
6639           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6640     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6641       // Found a mismatch with the repeated mask.
6642       return false;
6643   }
6644   return true;
6645 }
6646
6647 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6648 /// arguments.
6649 ///
6650 /// This is a fast way to test a shuffle mask against a fixed pattern:
6651 ///
6652 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6653 ///
6654 /// It returns true if the mask is exactly as wide as the argument list, and
6655 /// each element of the mask is either -1 (signifying undef) or the value given
6656 /// in the argument.
6657 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6658                                 ArrayRef<int> ExpectedMask) {
6659   if (Mask.size() != ExpectedMask.size())
6660     return false;
6661
6662   int Size = Mask.size();
6663
6664   // If the values are build vectors, we can look through them to find
6665   // equivalent inputs that make the shuffles equivalent.
6666   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6667   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6668
6669   for (int i = 0; i < Size; ++i)
6670     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6671       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6672       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6673       if (!MaskBV || !ExpectedBV ||
6674           MaskBV->getOperand(Mask[i] % Size) !=
6675               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6676         return false;
6677     }
6678
6679   return true;
6680 }
6681
6682 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6683 ///
6684 /// This helper function produces an 8-bit shuffle immediate corresponding to
6685 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6686 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6687 /// example.
6688 ///
6689 /// NB: We rely heavily on "undef" masks preserving the input lane.
6690 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6691                                           SelectionDAG &DAG) {
6692   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6693   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6694   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6695   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6696   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6697
6698   unsigned Imm = 0;
6699   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6700   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6701   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6702   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6703   return DAG.getConstant(Imm, DL, MVT::i8);
6704 }
6705
6706 /// \brief Compute whether each element of a shuffle is zeroable.
6707 ///
6708 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6709 /// Either it is an undef element in the shuffle mask, the element of the input
6710 /// referenced is undef, or the element of the input referenced is known to be
6711 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6712 /// as many lanes with this technique as possible to simplify the remaining
6713 /// shuffle.
6714 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6715                                                      SDValue V1, SDValue V2) {
6716   SmallBitVector Zeroable(Mask.size(), false);
6717
6718   while (V1.getOpcode() == ISD::BITCAST)
6719     V1 = V1->getOperand(0);
6720   while (V2.getOpcode() == ISD::BITCAST)
6721     V2 = V2->getOperand(0);
6722
6723   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6724   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6725
6726   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6727     int M = Mask[i];
6728     // Handle the easy cases.
6729     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6730       Zeroable[i] = true;
6731       continue;
6732     }
6733
6734     // If this is an index into a build_vector node (which has the same number
6735     // of elements), dig out the input value and use it.
6736     SDValue V = M < Size ? V1 : V2;
6737     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6738       continue;
6739
6740     SDValue Input = V.getOperand(M % Size);
6741     // The UNDEF opcode check really should be dead code here, but not quite
6742     // worth asserting on (it isn't invalid, just unexpected).
6743     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6744       Zeroable[i] = true;
6745   }
6746
6747   return Zeroable;
6748 }
6749
6750 // X86 has dedicated unpack instructions that can handle specific blend
6751 // operations: UNPCKH and UNPCKL.
6752 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6753                                            SDValue V1, SDValue V2,
6754                                            SelectionDAG &DAG) {
6755   int NumElts = VT.getVectorNumElements();
6756   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6757   SmallVector<int, 8> Unpckl;
6758   SmallVector<int, 8> Unpckh;
6759
6760   for (int i = 0; i < NumElts; ++i) {
6761     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6762     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6763     int HiPos = LoPos + NumEltsInLane / 2;
6764     Unpckl.push_back(LoPos);
6765     Unpckh.push_back(HiPos);
6766   }
6767
6768   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6769     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6770   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6771     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6772
6773   // Commute and try again.
6774   ShuffleVectorSDNode::commuteMask(Unpckl);
6775   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6776     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6777
6778   ShuffleVectorSDNode::commuteMask(Unpckh);
6779   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6780     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6781
6782   return SDValue();
6783 }
6784
6785 /// \brief Try to emit a bitmask instruction for a shuffle.
6786 ///
6787 /// This handles cases where we can model a blend exactly as a bitmask due to
6788 /// one of the inputs being zeroable.
6789 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6790                                            SDValue V2, ArrayRef<int> Mask,
6791                                            SelectionDAG &DAG) {
6792   MVT EltVT = VT.getVectorElementType();
6793   int NumEltBits = EltVT.getSizeInBits();
6794   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6795   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6796   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6797                                     IntEltVT);
6798   if (EltVT.isFloatingPoint()) {
6799     Zero = DAG.getBitcast(EltVT, Zero);
6800     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6801   }
6802   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6803   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6804   SDValue V;
6805   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6806     if (Zeroable[i])
6807       continue;
6808     if (Mask[i] % Size != i)
6809       return SDValue(); // Not a blend.
6810     if (!V)
6811       V = Mask[i] < Size ? V1 : V2;
6812     else if (V != (Mask[i] < Size ? V1 : V2))
6813       return SDValue(); // Can only let one input through the mask.
6814
6815     VMaskOps[i] = AllOnes;
6816   }
6817   if (!V)
6818     return SDValue(); // No non-zeroable elements!
6819
6820   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6821   V = DAG.getNode(VT.isFloatingPoint()
6822                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6823                   DL, VT, V, VMask);
6824   return V;
6825 }
6826
6827 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6828 ///
6829 /// This is used as a fallback approach when first class blend instructions are
6830 /// unavailable. Currently it is only suitable for integer vectors, but could
6831 /// be generalized for floating point vectors if desirable.
6832 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6833                                             SDValue V2, ArrayRef<int> Mask,
6834                                             SelectionDAG &DAG) {
6835   assert(VT.isInteger() && "Only supports integer vector types!");
6836   MVT EltVT = VT.getVectorElementType();
6837   int NumEltBits = EltVT.getSizeInBits();
6838   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6839   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6840                                     EltVT);
6841   SmallVector<SDValue, 16> MaskOps;
6842   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6843     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6844       return SDValue(); // Shuffled input!
6845     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6846   }
6847
6848   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6849   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6850   // We have to cast V2 around.
6851   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6852   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6853                                       DAG.getBitcast(MaskVT, V1Mask),
6854                                       DAG.getBitcast(MaskVT, V2)));
6855   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6856 }
6857
6858 /// \brief Try to emit a blend instruction for a shuffle.
6859 ///
6860 /// This doesn't do any checks for the availability of instructions for blending
6861 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6862 /// be matched in the backend with the type given. What it does check for is
6863 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6864 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6865                                          SDValue V2, ArrayRef<int> Original,
6866                                          const X86Subtarget *Subtarget,
6867                                          SelectionDAG &DAG) {
6868   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6869   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6870   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6871   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6872   bool ForceV1Zero = false, ForceV2Zero = false;
6873
6874   // Attempt to generate the binary blend mask. If an input is zero then
6875   // we can use any lane.
6876   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6877   unsigned BlendMask = 0;
6878   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6879     int M = Mask[i];
6880     if (M < 0)
6881       continue;
6882     if (M == i)
6883       continue;
6884     if (M == i + Size) {
6885       BlendMask |= 1u << i;
6886       continue;
6887     }
6888     if (Zeroable[i]) {
6889       if (V1IsZero) {
6890         ForceV1Zero = true;
6891         Mask[i] = i;
6892         continue;
6893       }
6894       if (V2IsZero) {
6895         ForceV2Zero = true;
6896         BlendMask |= 1u << i;
6897         Mask[i] = i + Size;
6898         continue;
6899       }
6900     }
6901     return SDValue(); // Shuffled input!
6902   }
6903
6904   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6905   if (ForceV1Zero)
6906     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6907   if (ForceV2Zero)
6908     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6909
6910   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6911     unsigned ScaledMask = 0;
6912     for (int i = 0; i != Size; ++i)
6913       if (BlendMask & (1u << i))
6914         for (int j = 0; j != Scale; ++j)
6915           ScaledMask |= 1u << (i * Scale + j);
6916     return ScaledMask;
6917   };
6918
6919   switch (VT.SimpleTy) {
6920   case MVT::v2f64:
6921   case MVT::v4f32:
6922   case MVT::v4f64:
6923   case MVT::v8f32:
6924     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6925                        DAG.getConstant(BlendMask, DL, MVT::i8));
6926
6927   case MVT::v4i64:
6928   case MVT::v8i32:
6929     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6930     // FALLTHROUGH
6931   case MVT::v2i64:
6932   case MVT::v4i32:
6933     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6934     // that instruction.
6935     if (Subtarget->hasAVX2()) {
6936       // Scale the blend by the number of 32-bit dwords per element.
6937       int Scale =  VT.getScalarSizeInBits() / 32;
6938       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6939       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6940       V1 = DAG.getBitcast(BlendVT, V1);
6941       V2 = DAG.getBitcast(BlendVT, V2);
6942       return DAG.getBitcast(
6943           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6944                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6945     }
6946     // FALLTHROUGH
6947   case MVT::v8i16: {
6948     // For integer shuffles we need to expand the mask and cast the inputs to
6949     // v8i16s prior to blending.
6950     int Scale = 8 / VT.getVectorNumElements();
6951     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6952     V1 = DAG.getBitcast(MVT::v8i16, V1);
6953     V2 = DAG.getBitcast(MVT::v8i16, V2);
6954     return DAG.getBitcast(VT,
6955                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6956                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6957   }
6958
6959   case MVT::v16i16: {
6960     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6961     SmallVector<int, 8> RepeatedMask;
6962     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6963       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6964       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6965       BlendMask = 0;
6966       for (int i = 0; i < 8; ++i)
6967         if (RepeatedMask[i] >= 16)
6968           BlendMask |= 1u << i;
6969       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6970                          DAG.getConstant(BlendMask, DL, MVT::i8));
6971     }
6972   }
6973     // FALLTHROUGH
6974   case MVT::v16i8:
6975   case MVT::v32i8: {
6976     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
6977            "256-bit byte-blends require AVX2 support!");
6978
6979     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6980     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6981       return Masked;
6982
6983     // Scale the blend by the number of bytes per element.
6984     int Scale = VT.getScalarSizeInBits() / 8;
6985
6986     // This form of blend is always done on bytes. Compute the byte vector
6987     // type.
6988     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6989
6990     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6991     // mix of LLVM's code generator and the x86 backend. We tell the code
6992     // generator that boolean values in the elements of an x86 vector register
6993     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6994     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6995     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6996     // of the element (the remaining are ignored) and 0 in that high bit would
6997     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6998     // the LLVM model for boolean values in vector elements gets the relevant
6999     // bit set, it is set backwards and over constrained relative to x86's
7000     // actual model.
7001     SmallVector<SDValue, 32> VSELECTMask;
7002     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7003       for (int j = 0; j < Scale; ++j)
7004         VSELECTMask.push_back(
7005             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7006                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7007                                           MVT::i8));
7008
7009     V1 = DAG.getBitcast(BlendVT, V1);
7010     V2 = DAG.getBitcast(BlendVT, V2);
7011     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7012                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7013                                                       BlendVT, VSELECTMask),
7014                                           V1, V2));
7015   }
7016
7017   default:
7018     llvm_unreachable("Not a supported integer vector type!");
7019   }
7020 }
7021
7022 /// \brief Try to lower as a blend of elements from two inputs followed by
7023 /// a single-input permutation.
7024 ///
7025 /// This matches the pattern where we can blend elements from two inputs and
7026 /// then reduce the shuffle to a single-input permutation.
7027 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7028                                                    SDValue V2,
7029                                                    ArrayRef<int> Mask,
7030                                                    SelectionDAG &DAG) {
7031   // We build up the blend mask while checking whether a blend is a viable way
7032   // to reduce the shuffle.
7033   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7034   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7035
7036   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7037     if (Mask[i] < 0)
7038       continue;
7039
7040     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7041
7042     if (BlendMask[Mask[i] % Size] == -1)
7043       BlendMask[Mask[i] % Size] = Mask[i];
7044     else if (BlendMask[Mask[i] % Size] != Mask[i])
7045       return SDValue(); // Can't blend in the needed input!
7046
7047     PermuteMask[i] = Mask[i] % Size;
7048   }
7049
7050   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7051   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7052 }
7053
7054 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7055 /// blends and permutes.
7056 ///
7057 /// This matches the extremely common pattern for handling combined
7058 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7059 /// operations. It will try to pick the best arrangement of shuffles and
7060 /// blends.
7061 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7062                                                           SDValue V1,
7063                                                           SDValue V2,
7064                                                           ArrayRef<int> Mask,
7065                                                           SelectionDAG &DAG) {
7066   // Shuffle the input elements into the desired positions in V1 and V2 and
7067   // blend them together.
7068   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7069   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7070   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7071   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7072     if (Mask[i] >= 0 && Mask[i] < Size) {
7073       V1Mask[i] = Mask[i];
7074       BlendMask[i] = i;
7075     } else if (Mask[i] >= Size) {
7076       V2Mask[i] = Mask[i] - Size;
7077       BlendMask[i] = i + Size;
7078     }
7079
7080   // Try to lower with the simpler initial blend strategy unless one of the
7081   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7082   // shuffle may be able to fold with a load or other benefit. However, when
7083   // we'll have to do 2x as many shuffles in order to achieve this, blending
7084   // first is a better strategy.
7085   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7086     if (SDValue BlendPerm =
7087             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7088       return BlendPerm;
7089
7090   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7091   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7092   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7093 }
7094
7095 /// \brief Try to lower a vector shuffle as a byte rotation.
7096 ///
7097 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7098 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7099 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7100 /// try to generically lower a vector shuffle through such an pattern. It
7101 /// does not check for the profitability of lowering either as PALIGNR or
7102 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7103 /// This matches shuffle vectors that look like:
7104 ///
7105 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7106 ///
7107 /// Essentially it concatenates V1 and V2, shifts right by some number of
7108 /// elements, and takes the low elements as the result. Note that while this is
7109 /// specified as a *right shift* because x86 is little-endian, it is a *left
7110 /// rotate* of the vector lanes.
7111 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7112                                               SDValue V2,
7113                                               ArrayRef<int> Mask,
7114                                               const X86Subtarget *Subtarget,
7115                                               SelectionDAG &DAG) {
7116   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7117
7118   int NumElts = Mask.size();
7119   int NumLanes = VT.getSizeInBits() / 128;
7120   int NumLaneElts = NumElts / NumLanes;
7121
7122   // We need to detect various ways of spelling a rotation:
7123   //   [11, 12, 13, 14, 15,  0,  1,  2]
7124   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7125   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7126   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7127   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7128   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7129   int Rotation = 0;
7130   SDValue Lo, Hi;
7131   for (int l = 0; l < NumElts; l += NumLaneElts) {
7132     for (int i = 0; i < NumLaneElts; ++i) {
7133       if (Mask[l + i] == -1)
7134         continue;
7135       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7136
7137       // Get the mod-Size index and lane correct it.
7138       int LaneIdx = (Mask[l + i] % NumElts) - l;
7139       // Make sure it was in this lane.
7140       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7141         return SDValue();
7142
7143       // Determine where a rotated vector would have started.
7144       int StartIdx = i - LaneIdx;
7145       if (StartIdx == 0)
7146         // The identity rotation isn't interesting, stop.
7147         return SDValue();
7148
7149       // If we found the tail of a vector the rotation must be the missing
7150       // front. If we found the head of a vector, it must be how much of the
7151       // head.
7152       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7153
7154       if (Rotation == 0)
7155         Rotation = CandidateRotation;
7156       else if (Rotation != CandidateRotation)
7157         // The rotations don't match, so we can't match this mask.
7158         return SDValue();
7159
7160       // Compute which value this mask is pointing at.
7161       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7162
7163       // Compute which of the two target values this index should be assigned
7164       // to. This reflects whether the high elements are remaining or the low
7165       // elements are remaining.
7166       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7167
7168       // Either set up this value if we've not encountered it before, or check
7169       // that it remains consistent.
7170       if (!TargetV)
7171         TargetV = MaskV;
7172       else if (TargetV != MaskV)
7173         // This may be a rotation, but it pulls from the inputs in some
7174         // unsupported interleaving.
7175         return SDValue();
7176     }
7177   }
7178
7179   // Check that we successfully analyzed the mask, and normalize the results.
7180   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7181   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7182   if (!Lo)
7183     Lo = Hi;
7184   else if (!Hi)
7185     Hi = Lo;
7186
7187   // The actual rotate instruction rotates bytes, so we need to scale the
7188   // rotation based on how many bytes are in the vector lane.
7189   int Scale = 16 / NumLaneElts;
7190
7191   // SSSE3 targets can use the palignr instruction.
7192   if (Subtarget->hasSSSE3()) {
7193     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7194     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7195     Lo = DAG.getBitcast(AlignVT, Lo);
7196     Hi = DAG.getBitcast(AlignVT, Hi);
7197
7198     return DAG.getBitcast(
7199         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7200                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7201   }
7202
7203   assert(VT.is128BitVector() &&
7204          "Rotate-based lowering only supports 128-bit lowering!");
7205   assert(Mask.size() <= 16 &&
7206          "Can shuffle at most 16 bytes in a 128-bit vector!");
7207
7208   // Default SSE2 implementation
7209   int LoByteShift = 16 - Rotation * Scale;
7210   int HiByteShift = Rotation * Scale;
7211
7212   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7213   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7214   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7215
7216   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7217                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7218   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7219                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7220   return DAG.getBitcast(VT,
7221                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7222 }
7223
7224 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7225 ///
7226 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7227 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7228 /// matches elements from one of the input vectors shuffled to the left or
7229 /// right with zeroable elements 'shifted in'. It handles both the strictly
7230 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7231 /// quad word lane.
7232 ///
7233 /// PSHL : (little-endian) left bit shift.
7234 /// [ zz, 0, zz,  2 ]
7235 /// [ -1, 4, zz, -1 ]
7236 /// PSRL : (little-endian) right bit shift.
7237 /// [  1, zz,  3, zz]
7238 /// [ -1, -1,  7, zz]
7239 /// PSLLDQ : (little-endian) left byte shift
7240 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7241 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7242 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7243 /// PSRLDQ : (little-endian) right byte shift
7244 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7245 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7246 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7247 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7248                                          SDValue V2, ArrayRef<int> Mask,
7249                                          SelectionDAG &DAG) {
7250   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7251
7252   int Size = Mask.size();
7253   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7254
7255   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7256     for (int i = 0; i < Size; i += Scale)
7257       for (int j = 0; j < Shift; ++j)
7258         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7259           return false;
7260
7261     return true;
7262   };
7263
7264   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7265     for (int i = 0; i != Size; i += Scale) {
7266       unsigned Pos = Left ? i + Shift : i;
7267       unsigned Low = Left ? i : i + Shift;
7268       unsigned Len = Scale - Shift;
7269       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7270                                       Low + (V == V1 ? 0 : Size)))
7271         return SDValue();
7272     }
7273
7274     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7275     bool ByteShift = ShiftEltBits > 64;
7276     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7277                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7278     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7279
7280     // Normalize the scale for byte shifts to still produce an i64 element
7281     // type.
7282     Scale = ByteShift ? Scale / 2 : Scale;
7283
7284     // We need to round trip through the appropriate type for the shift.
7285     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7286     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7287     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7288            "Illegal integer vector type");
7289     V = DAG.getBitcast(ShiftVT, V);
7290
7291     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7292                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7293     return DAG.getBitcast(VT, V);
7294   };
7295
7296   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7297   // keep doubling the size of the integer elements up to that. We can
7298   // then shift the elements of the integer vector by whole multiples of
7299   // their width within the elements of the larger integer vector. Test each
7300   // multiple to see if we can find a match with the moved element indices
7301   // and that the shifted in elements are all zeroable.
7302   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7303     for (int Shift = 1; Shift != Scale; ++Shift)
7304       for (bool Left : {true, false})
7305         if (CheckZeros(Shift, Scale, Left))
7306           for (SDValue V : {V1, V2})
7307             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7308               return Match;
7309
7310   // no match
7311   return SDValue();
7312 }
7313
7314 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7315 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7316                                            SDValue V2, ArrayRef<int> Mask,
7317                                            SelectionDAG &DAG) {
7318   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7319   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7320
7321   int Size = Mask.size();
7322   int HalfSize = Size / 2;
7323   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7324
7325   // Upper half must be undefined.
7326   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7327     return SDValue();
7328
7329   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7330   // Remainder of lower half result is zero and upper half is all undef.
7331   auto LowerAsEXTRQ = [&]() {
7332     // Determine the extraction length from the part of the
7333     // lower half that isn't zeroable.
7334     int Len = HalfSize;
7335     for (; Len > 0; --Len)
7336       if (!Zeroable[Len - 1])
7337         break;
7338     assert(Len > 0 && "Zeroable shuffle mask");
7339
7340     // Attempt to match first Len sequential elements from the lower half.
7341     SDValue Src;
7342     int Idx = -1;
7343     for (int i = 0; i != Len; ++i) {
7344       int M = Mask[i];
7345       if (M < 0)
7346         continue;
7347       SDValue &V = (M < Size ? V1 : V2);
7348       M = M % Size;
7349
7350       // All mask elements must be in the lower half.
7351       if (M >= HalfSize)
7352         return SDValue();
7353
7354       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7355         Src = V;
7356         Idx = M - i;
7357         continue;
7358       }
7359       return SDValue();
7360     }
7361
7362     if (Idx < 0)
7363       return SDValue();
7364
7365     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7366     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7367     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7368     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7369                        DAG.getConstant(BitLen, DL, MVT::i8),
7370                        DAG.getConstant(BitIdx, DL, MVT::i8));
7371   };
7372
7373   if (SDValue ExtrQ = LowerAsEXTRQ())
7374     return ExtrQ;
7375
7376   // INSERTQ: Extract lowest Len elements from lower half of second source and
7377   // insert over first source, starting at Idx.
7378   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7379   auto LowerAsInsertQ = [&]() {
7380     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7381       SDValue Base;
7382
7383       // Attempt to match first source from mask before insertion point.
7384       if (isUndefInRange(Mask, 0, Idx)) {
7385         /* EMPTY */
7386       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7387         Base = V1;
7388       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7389         Base = V2;
7390       } else {
7391         continue;
7392       }
7393
7394       // Extend the extraction length looking to match both the insertion of
7395       // the second source and the remaining elements of the first.
7396       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7397         SDValue Insert;
7398         int Len = Hi - Idx;
7399
7400         // Match insertion.
7401         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7402           Insert = V1;
7403         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7404           Insert = V2;
7405         } else {
7406           continue;
7407         }
7408
7409         // Match the remaining elements of the lower half.
7410         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7411           /* EMPTY */
7412         } else if ((!Base || (Base == V1)) &&
7413                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7414           Base = V1;
7415         } else if ((!Base || (Base == V2)) &&
7416                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7417                                               Size + Hi)) {
7418           Base = V2;
7419         } else {
7420           continue;
7421         }
7422
7423         // We may not have a base (first source) - this can safely be undefined.
7424         if (!Base)
7425           Base = DAG.getUNDEF(VT);
7426
7427         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7428         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7429         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7430                            DAG.getConstant(BitLen, DL, MVT::i8),
7431                            DAG.getConstant(BitIdx, DL, MVT::i8));
7432       }
7433     }
7434
7435     return SDValue();
7436   };
7437
7438   if (SDValue InsertQ = LowerAsInsertQ())
7439     return InsertQ;
7440
7441   return SDValue();
7442 }
7443
7444 /// \brief Lower a vector shuffle as a zero or any extension.
7445 ///
7446 /// Given a specific number of elements, element bit width, and extension
7447 /// stride, produce either a zero or any extension based on the available
7448 /// features of the subtarget. The extended elements are consecutive and
7449 /// begin and can start from an offseted element index in the input; to
7450 /// avoid excess shuffling the offset must either being in the bottom lane
7451 /// or at the start of a higher lane. All extended elements must be from
7452 /// the same lane.
7453 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7454     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7455     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7456   assert(Scale > 1 && "Need a scale to extend.");
7457   int EltBits = VT.getScalarSizeInBits();
7458   int NumElements = VT.getVectorNumElements();
7459   int NumEltsPerLane = 128 / EltBits;
7460   int OffsetLane = Offset / NumEltsPerLane;
7461   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7462          "Only 8, 16, and 32 bit elements can be extended.");
7463   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7464   assert(0 <= Offset && "Extension offset must be positive.");
7465   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7466          "Extension offset must be in the first lane or start an upper lane.");
7467
7468   // Check that an index is in same lane as the base offset.
7469   auto SafeOffset = [&](int Idx) {
7470     return OffsetLane == (Idx / NumEltsPerLane);
7471   };
7472
7473   // Shift along an input so that the offset base moves to the first element.
7474   auto ShuffleOffset = [&](SDValue V) {
7475     if (!Offset)
7476       return V;
7477
7478     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7479     for (int i = 0; i * Scale < NumElements; ++i) {
7480       int SrcIdx = i + Offset;
7481       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7482     }
7483     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7484   };
7485
7486   // Found a valid zext mask! Try various lowering strategies based on the
7487   // input type and available ISA extensions.
7488   if (Subtarget->hasSSE41()) {
7489     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7490     // PUNPCK will catch this in a later shuffle match.
7491     if (Offset && Scale == 2 && VT.is128BitVector())
7492       return SDValue();
7493     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7494                                  NumElements / Scale);
7495     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7496     return DAG.getBitcast(VT, InputV);
7497   }
7498
7499   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7500
7501   // For any extends we can cheat for larger element sizes and use shuffle
7502   // instructions that can fold with a load and/or copy.
7503   if (AnyExt && EltBits == 32) {
7504     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7505                          -1};
7506     return DAG.getBitcast(
7507         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7508                         DAG.getBitcast(MVT::v4i32, InputV),
7509                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7510   }
7511   if (AnyExt && EltBits == 16 && Scale > 2) {
7512     int PSHUFDMask[4] = {Offset / 2, -1,
7513                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7514     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7515                          DAG.getBitcast(MVT::v4i32, InputV),
7516                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7517     int PSHUFWMask[4] = {1, -1, -1, -1};
7518     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7519     return DAG.getBitcast(
7520         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7521                         DAG.getBitcast(MVT::v8i16, InputV),
7522                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7523   }
7524
7525   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7526   // to 64-bits.
7527   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7528     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7529     assert(VT.is128BitVector() && "Unexpected vector width!");
7530
7531     int LoIdx = Offset * EltBits;
7532     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7533                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7534                                          DAG.getConstant(EltBits, DL, MVT::i8),
7535                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7536
7537     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7538         !SafeOffset(Offset + 1))
7539       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7540
7541     int HiIdx = (Offset + 1) * EltBits;
7542     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7543                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7544                                          DAG.getConstant(EltBits, DL, MVT::i8),
7545                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7546     return DAG.getNode(ISD::BITCAST, DL, VT,
7547                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7548   }
7549
7550   // If this would require more than 2 unpack instructions to expand, use
7551   // pshufb when available. We can only use more than 2 unpack instructions
7552   // when zero extending i8 elements which also makes it easier to use pshufb.
7553   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7554     assert(NumElements == 16 && "Unexpected byte vector width!");
7555     SDValue PSHUFBMask[16];
7556     for (int i = 0; i < 16; ++i) {
7557       int Idx = Offset + (i / Scale);
7558       PSHUFBMask[i] = DAG.getConstant(
7559           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7560     }
7561     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7562     return DAG.getBitcast(VT,
7563                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7564                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7565                                                   MVT::v16i8, PSHUFBMask)));
7566   }
7567
7568   // If we are extending from an offset, ensure we start on a boundary that
7569   // we can unpack from.
7570   int AlignToUnpack = Offset % (NumElements / Scale);
7571   if (AlignToUnpack) {
7572     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7573     for (int i = AlignToUnpack; i < NumElements; ++i)
7574       ShMask[i - AlignToUnpack] = i;
7575     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7576     Offset -= AlignToUnpack;
7577   }
7578
7579   // Otherwise emit a sequence of unpacks.
7580   do {
7581     unsigned UnpackLoHi = X86ISD::UNPCKL;
7582     if (Offset >= (NumElements / 2)) {
7583       UnpackLoHi = X86ISD::UNPCKH;
7584       Offset -= (NumElements / 2);
7585     }
7586
7587     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7588     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7589                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7590     InputV = DAG.getBitcast(InputVT, InputV);
7591     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7592     Scale /= 2;
7593     EltBits *= 2;
7594     NumElements /= 2;
7595   } while (Scale > 1);
7596   return DAG.getBitcast(VT, InputV);
7597 }
7598
7599 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7600 ///
7601 /// This routine will try to do everything in its power to cleverly lower
7602 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7603 /// check for the profitability of this lowering,  it tries to aggressively
7604 /// match this pattern. It will use all of the micro-architectural details it
7605 /// can to emit an efficient lowering. It handles both blends with all-zero
7606 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7607 /// masking out later).
7608 ///
7609 /// The reason we have dedicated lowering for zext-style shuffles is that they
7610 /// are both incredibly common and often quite performance sensitive.
7611 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7612     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7613     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7614   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7615
7616   int Bits = VT.getSizeInBits();
7617   int NumLanes = Bits / 128;
7618   int NumElements = VT.getVectorNumElements();
7619   int NumEltsPerLane = NumElements / NumLanes;
7620   assert(VT.getScalarSizeInBits() <= 32 &&
7621          "Exceeds 32-bit integer zero extension limit");
7622   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7623
7624   // Define a helper function to check a particular ext-scale and lower to it if
7625   // valid.
7626   auto Lower = [&](int Scale) -> SDValue {
7627     SDValue InputV;
7628     bool AnyExt = true;
7629     int Offset = 0;
7630     int Matches = 0;
7631     for (int i = 0; i < NumElements; ++i) {
7632       int M = Mask[i];
7633       if (M == -1)
7634         continue; // Valid anywhere but doesn't tell us anything.
7635       if (i % Scale != 0) {
7636         // Each of the extended elements need to be zeroable.
7637         if (!Zeroable[i])
7638           return SDValue();
7639
7640         // We no longer are in the anyext case.
7641         AnyExt = false;
7642         continue;
7643       }
7644
7645       // Each of the base elements needs to be consecutive indices into the
7646       // same input vector.
7647       SDValue V = M < NumElements ? V1 : V2;
7648       M = M % NumElements;
7649       if (!InputV) {
7650         InputV = V;
7651         Offset = M - (i / Scale);
7652       } else if (InputV != V)
7653         return SDValue(); // Flip-flopping inputs.
7654
7655       // Offset must start in the lowest 128-bit lane or at the start of an
7656       // upper lane.
7657       // FIXME: Is it ever worth allowing a negative base offset?
7658       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7659             (Offset % NumEltsPerLane) == 0))
7660         return SDValue();
7661
7662       // If we are offsetting, all referenced entries must come from the same
7663       // lane.
7664       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7665         return SDValue();
7666
7667       if ((M % NumElements) != (Offset + (i / Scale)))
7668         return SDValue(); // Non-consecutive strided elements.
7669       Matches++;
7670     }
7671
7672     // If we fail to find an input, we have a zero-shuffle which should always
7673     // have already been handled.
7674     // FIXME: Maybe handle this here in case during blending we end up with one?
7675     if (!InputV)
7676       return SDValue();
7677
7678     // If we are offsetting, don't extend if we only match a single input, we
7679     // can always do better by using a basic PSHUF or PUNPCK.
7680     if (Offset != 0 && Matches < 2)
7681       return SDValue();
7682
7683     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7684         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7685   };
7686
7687   // The widest scale possible for extending is to a 64-bit integer.
7688   assert(Bits % 64 == 0 &&
7689          "The number of bits in a vector must be divisible by 64 on x86!");
7690   int NumExtElements = Bits / 64;
7691
7692   // Each iteration, try extending the elements half as much, but into twice as
7693   // many elements.
7694   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7695     assert(NumElements % NumExtElements == 0 &&
7696            "The input vector size must be divisible by the extended size.");
7697     if (SDValue V = Lower(NumElements / NumExtElements))
7698       return V;
7699   }
7700
7701   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7702   if (Bits != 128)
7703     return SDValue();
7704
7705   // Returns one of the source operands if the shuffle can be reduced to a
7706   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7707   auto CanZExtLowHalf = [&]() {
7708     for (int i = NumElements / 2; i != NumElements; ++i)
7709       if (!Zeroable[i])
7710         return SDValue();
7711     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7712       return V1;
7713     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7714       return V2;
7715     return SDValue();
7716   };
7717
7718   if (SDValue V = CanZExtLowHalf()) {
7719     V = DAG.getBitcast(MVT::v2i64, V);
7720     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7721     return DAG.getBitcast(VT, V);
7722   }
7723
7724   // No viable ext lowering found.
7725   return SDValue();
7726 }
7727
7728 /// \brief Try to get a scalar value for a specific element of a vector.
7729 ///
7730 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7731 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7732                                               SelectionDAG &DAG) {
7733   MVT VT = V.getSimpleValueType();
7734   MVT EltVT = VT.getVectorElementType();
7735   while (V.getOpcode() == ISD::BITCAST)
7736     V = V.getOperand(0);
7737   // If the bitcasts shift the element size, we can't extract an equivalent
7738   // element from it.
7739   MVT NewVT = V.getSimpleValueType();
7740   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7741     return SDValue();
7742
7743   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7744       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7745     // Ensure the scalar operand is the same size as the destination.
7746     // FIXME: Add support for scalar truncation where possible.
7747     SDValue S = V.getOperand(Idx);
7748     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7749       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7750   }
7751
7752   return SDValue();
7753 }
7754
7755 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7756 ///
7757 /// This is particularly important because the set of instructions varies
7758 /// significantly based on whether the operand is a load or not.
7759 static bool isShuffleFoldableLoad(SDValue V) {
7760   while (V.getOpcode() == ISD::BITCAST)
7761     V = V.getOperand(0);
7762
7763   return ISD::isNON_EXTLoad(V.getNode());
7764 }
7765
7766 /// \brief Try to lower insertion of a single element into a zero vector.
7767 ///
7768 /// This is a common pattern that we have especially efficient patterns to lower
7769 /// across all subtarget feature sets.
7770 static SDValue lowerVectorShuffleAsElementInsertion(
7771     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7772     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7773   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7774   MVT ExtVT = VT;
7775   MVT EltVT = VT.getVectorElementType();
7776
7777   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7778                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7779                 Mask.begin();
7780   bool IsV1Zeroable = true;
7781   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7782     if (i != V2Index && !Zeroable[i]) {
7783       IsV1Zeroable = false;
7784       break;
7785     }
7786
7787   // Check for a single input from a SCALAR_TO_VECTOR node.
7788   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7789   // all the smarts here sunk into that routine. However, the current
7790   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7791   // vector shuffle lowering is dead.
7792   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7793                                                DAG);
7794   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7795     // We need to zext the scalar if it is smaller than an i32.
7796     V2S = DAG.getBitcast(EltVT, V2S);
7797     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7798       // Using zext to expand a narrow element won't work for non-zero
7799       // insertions.
7800       if (!IsV1Zeroable)
7801         return SDValue();
7802
7803       // Zero-extend directly to i32.
7804       ExtVT = MVT::v4i32;
7805       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7806     }
7807     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7808   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7809              EltVT == MVT::i16) {
7810     // Either not inserting from the low element of the input or the input
7811     // element size is too small to use VZEXT_MOVL to clear the high bits.
7812     return SDValue();
7813   }
7814
7815   if (!IsV1Zeroable) {
7816     // If V1 can't be treated as a zero vector we have fewer options to lower
7817     // this. We can't support integer vectors or non-zero targets cheaply, and
7818     // the V1 elements can't be permuted in any way.
7819     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7820     if (!VT.isFloatingPoint() || V2Index != 0)
7821       return SDValue();
7822     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7823     V1Mask[V2Index] = -1;
7824     if (!isNoopShuffleMask(V1Mask))
7825       return SDValue();
7826     // This is essentially a special case blend operation, but if we have
7827     // general purpose blend operations, they are always faster. Bail and let
7828     // the rest of the lowering handle these as blends.
7829     if (Subtarget->hasSSE41())
7830       return SDValue();
7831
7832     // Otherwise, use MOVSD or MOVSS.
7833     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7834            "Only two types of floating point element types to handle!");
7835     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7836                        ExtVT, V1, V2);
7837   }
7838
7839   // This lowering only works for the low element with floating point vectors.
7840   if (VT.isFloatingPoint() && V2Index != 0)
7841     return SDValue();
7842
7843   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7844   if (ExtVT != VT)
7845     V2 = DAG.getBitcast(VT, V2);
7846
7847   if (V2Index != 0) {
7848     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7849     // the desired position. Otherwise it is more efficient to do a vector
7850     // shift left. We know that we can do a vector shift left because all
7851     // the inputs are zero.
7852     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7853       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7854       V2Shuffle[V2Index] = 0;
7855       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7856     } else {
7857       V2 = DAG.getBitcast(MVT::v2i64, V2);
7858       V2 = DAG.getNode(
7859           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7860           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7861                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7862                               DAG.getDataLayout(), VT)));
7863       V2 = DAG.getBitcast(VT, V2);
7864     }
7865   }
7866   return V2;
7867 }
7868
7869 /// \brief Try to lower broadcast of a single element.
7870 ///
7871 /// For convenience, this code also bundles all of the subtarget feature set
7872 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7873 /// a convenient way to factor it out.
7874 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7875                                              ArrayRef<int> Mask,
7876                                              const X86Subtarget *Subtarget,
7877                                              SelectionDAG &DAG) {
7878   if (!Subtarget->hasAVX())
7879     return SDValue();
7880   if (VT.isInteger() && !Subtarget->hasAVX2())
7881     return SDValue();
7882
7883   // Check that the mask is a broadcast.
7884   int BroadcastIdx = -1;
7885   for (int M : Mask)
7886     if (M >= 0 && BroadcastIdx == -1)
7887       BroadcastIdx = M;
7888     else if (M >= 0 && M != BroadcastIdx)
7889       return SDValue();
7890
7891   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7892                                             "a sorted mask where the broadcast "
7893                                             "comes from V1.");
7894
7895   // Go up the chain of (vector) values to find a scalar load that we can
7896   // combine with the broadcast.
7897   for (;;) {
7898     switch (V.getOpcode()) {
7899     case ISD::CONCAT_VECTORS: {
7900       int OperandSize = Mask.size() / V.getNumOperands();
7901       V = V.getOperand(BroadcastIdx / OperandSize);
7902       BroadcastIdx %= OperandSize;
7903       continue;
7904     }
7905
7906     case ISD::INSERT_SUBVECTOR: {
7907       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7908       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7909       if (!ConstantIdx)
7910         break;
7911
7912       int BeginIdx = (int)ConstantIdx->getZExtValue();
7913       int EndIdx =
7914           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
7915       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7916         BroadcastIdx -= BeginIdx;
7917         V = VInner;
7918       } else {
7919         V = VOuter;
7920       }
7921       continue;
7922     }
7923     }
7924     break;
7925   }
7926
7927   // Check if this is a broadcast of a scalar. We special case lowering
7928   // for scalars so that we can more effectively fold with loads.
7929   // First, look through bitcast: if the original value has a larger element
7930   // type than the shuffle, the broadcast element is in essence truncated.
7931   // Make that explicit to ease folding.
7932   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7933     MVT EltVT = VT.getVectorElementType();
7934     SDValue V0 = V.getOperand(0);
7935     MVT V0VT = V0.getSimpleValueType();
7936
7937     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7938         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7939          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7940       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7941       BroadcastIdx = 0;
7942     }
7943   }
7944
7945   // Also check the simpler case, where we can directly reuse the scalar.
7946   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7947       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7948     V = V.getOperand(BroadcastIdx);
7949
7950     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7951     // Only AVX2 has register broadcasts.
7952     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7953       return SDValue();
7954   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7955     // We can't broadcast from a vector register without AVX2, and we can only
7956     // broadcast from the zero-element of a vector register.
7957     return SDValue();
7958   }
7959
7960   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7961 }
7962
7963 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7964 // INSERTPS when the V1 elements are already in the correct locations
7965 // because otherwise we can just always use two SHUFPS instructions which
7966 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7967 // perform INSERTPS if a single V1 element is out of place and all V2
7968 // elements are zeroable.
7969 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7970                                             ArrayRef<int> Mask,
7971                                             SelectionDAG &DAG) {
7972   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7973   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7974   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7975   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7976
7977   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7978
7979   unsigned ZMask = 0;
7980   int V1DstIndex = -1;
7981   int V2DstIndex = -1;
7982   bool V1UsedInPlace = false;
7983
7984   for (int i = 0; i < 4; ++i) {
7985     // Synthesize a zero mask from the zeroable elements (includes undefs).
7986     if (Zeroable[i]) {
7987       ZMask |= 1 << i;
7988       continue;
7989     }
7990
7991     // Flag if we use any V1 inputs in place.
7992     if (i == Mask[i]) {
7993       V1UsedInPlace = true;
7994       continue;
7995     }
7996
7997     // We can only insert a single non-zeroable element.
7998     if (V1DstIndex != -1 || V2DstIndex != -1)
7999       return SDValue();
8000
8001     if (Mask[i] < 4) {
8002       // V1 input out of place for insertion.
8003       V1DstIndex = i;
8004     } else {
8005       // V2 input for insertion.
8006       V2DstIndex = i;
8007     }
8008   }
8009
8010   // Don't bother if we have no (non-zeroable) element for insertion.
8011   if (V1DstIndex == -1 && V2DstIndex == -1)
8012     return SDValue();
8013
8014   // Determine element insertion src/dst indices. The src index is from the
8015   // start of the inserted vector, not the start of the concatenated vector.
8016   unsigned V2SrcIndex = 0;
8017   if (V1DstIndex != -1) {
8018     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8019     // and don't use the original V2 at all.
8020     V2SrcIndex = Mask[V1DstIndex];
8021     V2DstIndex = V1DstIndex;
8022     V2 = V1;
8023   } else {
8024     V2SrcIndex = Mask[V2DstIndex] - 4;
8025   }
8026
8027   // If no V1 inputs are used in place, then the result is created only from
8028   // the zero mask and the V2 insertion - so remove V1 dependency.
8029   if (!V1UsedInPlace)
8030     V1 = DAG.getUNDEF(MVT::v4f32);
8031
8032   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8033   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8034
8035   // Insert the V2 element into the desired position.
8036   SDLoc DL(Op);
8037   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8038                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8039 }
8040
8041 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8042 /// UNPCK instruction.
8043 ///
8044 /// This specifically targets cases where we end up with alternating between
8045 /// the two inputs, and so can permute them into something that feeds a single
8046 /// UNPCK instruction. Note that this routine only targets integer vectors
8047 /// because for floating point vectors we have a generalized SHUFPS lowering
8048 /// strategy that handles everything that doesn't *exactly* match an unpack,
8049 /// making this clever lowering unnecessary.
8050 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8051                                                     SDValue V1, SDValue V2,
8052                                                     ArrayRef<int> Mask,
8053                                                     SelectionDAG &DAG) {
8054   assert(!VT.isFloatingPoint() &&
8055          "This routine only supports integer vectors.");
8056   assert(!isSingleInputShuffleMask(Mask) &&
8057          "This routine should only be used when blending two inputs.");
8058   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8059
8060   int Size = Mask.size();
8061
8062   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8063     return M >= 0 && M % Size < Size / 2;
8064   });
8065   int NumHiInputs = std::count_if(
8066       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8067
8068   bool UnpackLo = NumLoInputs >= NumHiInputs;
8069
8070   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8071     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8072     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8073
8074     for (int i = 0; i < Size; ++i) {
8075       if (Mask[i] < 0)
8076         continue;
8077
8078       // Each element of the unpack contains Scale elements from this mask.
8079       int UnpackIdx = i / Scale;
8080
8081       // We only handle the case where V1 feeds the first slots of the unpack.
8082       // We rely on canonicalization to ensure this is the case.
8083       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8084         return SDValue();
8085
8086       // Setup the mask for this input. The indexing is tricky as we have to
8087       // handle the unpack stride.
8088       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8089       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8090           Mask[i] % Size;
8091     }
8092
8093     // If we will have to shuffle both inputs to use the unpack, check whether
8094     // we can just unpack first and shuffle the result. If so, skip this unpack.
8095     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8096         !isNoopShuffleMask(V2Mask))
8097       return SDValue();
8098
8099     // Shuffle the inputs into place.
8100     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8101     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8102
8103     // Cast the inputs to the type we will use to unpack them.
8104     V1 = DAG.getBitcast(UnpackVT, V1);
8105     V2 = DAG.getBitcast(UnpackVT, V2);
8106
8107     // Unpack the inputs and cast the result back to the desired type.
8108     return DAG.getBitcast(
8109         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8110                         UnpackVT, V1, V2));
8111   };
8112
8113   // We try each unpack from the largest to the smallest to try and find one
8114   // that fits this mask.
8115   int OrigNumElements = VT.getVectorNumElements();
8116   int OrigScalarSize = VT.getScalarSizeInBits();
8117   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8118     int Scale = ScalarSize / OrigScalarSize;
8119     int NumElements = OrigNumElements / Scale;
8120     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8121     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8122       return Unpack;
8123   }
8124
8125   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8126   // initial unpack.
8127   if (NumLoInputs == 0 || NumHiInputs == 0) {
8128     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8129            "We have to have *some* inputs!");
8130     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8131
8132     // FIXME: We could consider the total complexity of the permute of each
8133     // possible unpacking. Or at the least we should consider how many
8134     // half-crossings are created.
8135     // FIXME: We could consider commuting the unpacks.
8136
8137     SmallVector<int, 32> PermMask;
8138     PermMask.assign(Size, -1);
8139     for (int i = 0; i < Size; ++i) {
8140       if (Mask[i] < 0)
8141         continue;
8142
8143       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8144
8145       PermMask[i] =
8146           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8147     }
8148     return DAG.getVectorShuffle(
8149         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8150                             DL, VT, V1, V2),
8151         DAG.getUNDEF(VT), PermMask);
8152   }
8153
8154   return SDValue();
8155 }
8156
8157 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8158 ///
8159 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8160 /// support for floating point shuffles but not integer shuffles. These
8161 /// instructions will incur a domain crossing penalty on some chips though so
8162 /// it is better to avoid lowering through this for integer vectors where
8163 /// possible.
8164 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8165                                        const X86Subtarget *Subtarget,
8166                                        SelectionDAG &DAG) {
8167   SDLoc DL(Op);
8168   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8169   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8170   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8171   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8172   ArrayRef<int> Mask = SVOp->getMask();
8173   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8174
8175   if (isSingleInputShuffleMask(Mask)) {
8176     // Use low duplicate instructions for masks that match their pattern.
8177     if (Subtarget->hasSSE3())
8178       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8179         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8180
8181     // Straight shuffle of a single input vector. Simulate this by using the
8182     // single input as both of the "inputs" to this instruction..
8183     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8184
8185     if (Subtarget->hasAVX()) {
8186       // If we have AVX, we can use VPERMILPS which will allow folding a load
8187       // into the shuffle.
8188       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8189                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8190     }
8191
8192     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8193                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8194   }
8195   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8196   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8197
8198   // If we have a single input, insert that into V1 if we can do so cheaply.
8199   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8200     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8201             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8202       return Insertion;
8203     // Try inverting the insertion since for v2 masks it is easy to do and we
8204     // can't reliably sort the mask one way or the other.
8205     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8206                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8207     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8208             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8209       return Insertion;
8210   }
8211
8212   // Try to use one of the special instruction patterns to handle two common
8213   // blend patterns if a zero-blend above didn't work.
8214   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8215       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8216     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8217       // We can either use a special instruction to load over the low double or
8218       // to move just the low double.
8219       return DAG.getNode(
8220           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8221           DL, MVT::v2f64, V2,
8222           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8223
8224   if (Subtarget->hasSSE41())
8225     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8226                                                   Subtarget, DAG))
8227       return Blend;
8228
8229   // Use dedicated unpack instructions for masks that match their pattern.
8230   if (SDValue V =
8231           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8232     return V;
8233
8234   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8235   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8236                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8237 }
8238
8239 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8240 ///
8241 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8242 /// the integer unit to minimize domain crossing penalties. However, for blends
8243 /// it falls back to the floating point shuffle operation with appropriate bit
8244 /// casting.
8245 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8246                                        const X86Subtarget *Subtarget,
8247                                        SelectionDAG &DAG) {
8248   SDLoc DL(Op);
8249   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8250   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8251   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8252   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8253   ArrayRef<int> Mask = SVOp->getMask();
8254   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8255
8256   if (isSingleInputShuffleMask(Mask)) {
8257     // Check for being able to broadcast a single element.
8258     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8259                                                           Mask, Subtarget, DAG))
8260       return Broadcast;
8261
8262     // Straight shuffle of a single input vector. For everything from SSE2
8263     // onward this has a single fast instruction with no scary immediates.
8264     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8265     V1 = DAG.getBitcast(MVT::v4i32, V1);
8266     int WidenedMask[4] = {
8267         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8268         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8269     return DAG.getBitcast(
8270         MVT::v2i64,
8271         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8272                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8273   }
8274   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8275   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8276   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8277   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8278
8279   // If we have a blend of two PACKUS operations an the blend aligns with the
8280   // low and half halves, we can just merge the PACKUS operations. This is
8281   // particularly important as it lets us merge shuffles that this routine itself
8282   // creates.
8283   auto GetPackNode = [](SDValue V) {
8284     while (V.getOpcode() == ISD::BITCAST)
8285       V = V.getOperand(0);
8286
8287     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8288   };
8289   if (SDValue V1Pack = GetPackNode(V1))
8290     if (SDValue V2Pack = GetPackNode(V2))
8291       return DAG.getBitcast(MVT::v2i64,
8292                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8293                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8294                                                      : V1Pack.getOperand(1),
8295                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8296                                                      : V2Pack.getOperand(1)));
8297
8298   // Try to use shift instructions.
8299   if (SDValue Shift =
8300           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8301     return Shift;
8302
8303   // When loading a scalar and then shuffling it into a vector we can often do
8304   // the insertion cheaply.
8305   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8306           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8307     return Insertion;
8308   // Try inverting the insertion since for v2 masks it is easy to do and we
8309   // can't reliably sort the mask one way or the other.
8310   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8311   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8312           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8313     return Insertion;
8314
8315   // We have different paths for blend lowering, but they all must use the
8316   // *exact* same predicate.
8317   bool IsBlendSupported = Subtarget->hasSSE41();
8318   if (IsBlendSupported)
8319     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8320                                                   Subtarget, DAG))
8321       return Blend;
8322
8323   // Use dedicated unpack instructions for masks that match their pattern.
8324   if (SDValue V =
8325           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8326     return V;
8327
8328   // Try to use byte rotation instructions.
8329   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8330   if (Subtarget->hasSSSE3())
8331     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8332             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8333       return Rotate;
8334
8335   // If we have direct support for blends, we should lower by decomposing into
8336   // a permute. That will be faster than the domain cross.
8337   if (IsBlendSupported)
8338     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8339                                                       Mask, DAG);
8340
8341   // We implement this with SHUFPD which is pretty lame because it will likely
8342   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8343   // However, all the alternatives are still more cycles and newer chips don't
8344   // have this problem. It would be really nice if x86 had better shuffles here.
8345   V1 = DAG.getBitcast(MVT::v2f64, V1);
8346   V2 = DAG.getBitcast(MVT::v2f64, V2);
8347   return DAG.getBitcast(MVT::v2i64,
8348                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8349 }
8350
8351 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8352 ///
8353 /// This is used to disable more specialized lowerings when the shufps lowering
8354 /// will happen to be efficient.
8355 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8356   // This routine only handles 128-bit shufps.
8357   assert(Mask.size() == 4 && "Unsupported mask size!");
8358
8359   // To lower with a single SHUFPS we need to have the low half and high half
8360   // each requiring a single input.
8361   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8362     return false;
8363   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8364     return false;
8365
8366   return true;
8367 }
8368
8369 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8370 ///
8371 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8372 /// It makes no assumptions about whether this is the *best* lowering, it simply
8373 /// uses it.
8374 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8375                                             ArrayRef<int> Mask, SDValue V1,
8376                                             SDValue V2, SelectionDAG &DAG) {
8377   SDValue LowV = V1, HighV = V2;
8378   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8379
8380   int NumV2Elements =
8381       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8382
8383   if (NumV2Elements == 1) {
8384     int V2Index =
8385         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8386         Mask.begin();
8387
8388     // Compute the index adjacent to V2Index and in the same half by toggling
8389     // the low bit.
8390     int V2AdjIndex = V2Index ^ 1;
8391
8392     if (Mask[V2AdjIndex] == -1) {
8393       // Handles all the cases where we have a single V2 element and an undef.
8394       // This will only ever happen in the high lanes because we commute the
8395       // vector otherwise.
8396       if (V2Index < 2)
8397         std::swap(LowV, HighV);
8398       NewMask[V2Index] -= 4;
8399     } else {
8400       // Handle the case where the V2 element ends up adjacent to a V1 element.
8401       // To make this work, blend them together as the first step.
8402       int V1Index = V2AdjIndex;
8403       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8404       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8405                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8406
8407       // Now proceed to reconstruct the final blend as we have the necessary
8408       // high or low half formed.
8409       if (V2Index < 2) {
8410         LowV = V2;
8411         HighV = V1;
8412       } else {
8413         HighV = V2;
8414       }
8415       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8416       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8417     }
8418   } else if (NumV2Elements == 2) {
8419     if (Mask[0] < 4 && Mask[1] < 4) {
8420       // Handle the easy case where we have V1 in the low lanes and V2 in the
8421       // high lanes.
8422       NewMask[2] -= 4;
8423       NewMask[3] -= 4;
8424     } else if (Mask[2] < 4 && Mask[3] < 4) {
8425       // We also handle the reversed case because this utility may get called
8426       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8427       // arrange things in the right direction.
8428       NewMask[0] -= 4;
8429       NewMask[1] -= 4;
8430       HighV = V1;
8431       LowV = V2;
8432     } else {
8433       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8434       // trying to place elements directly, just blend them and set up the final
8435       // shuffle to place them.
8436
8437       // The first two blend mask elements are for V1, the second two are for
8438       // V2.
8439       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8440                           Mask[2] < 4 ? Mask[2] : Mask[3],
8441                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8442                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8443       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8444                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8445
8446       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8447       // a blend.
8448       LowV = HighV = V1;
8449       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8450       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8451       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8452       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8453     }
8454   }
8455   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8456                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8457 }
8458
8459 /// \brief Lower 4-lane 32-bit floating point shuffles.
8460 ///
8461 /// Uses instructions exclusively from the floating point unit to minimize
8462 /// domain crossing penalties, as these are sufficient to implement all v4f32
8463 /// shuffles.
8464 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8465                                        const X86Subtarget *Subtarget,
8466                                        SelectionDAG &DAG) {
8467   SDLoc DL(Op);
8468   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8469   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8470   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8471   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8472   ArrayRef<int> Mask = SVOp->getMask();
8473   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8474
8475   int NumV2Elements =
8476       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8477
8478   if (NumV2Elements == 0) {
8479     // Check for being able to broadcast a single element.
8480     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8481                                                           Mask, Subtarget, DAG))
8482       return Broadcast;
8483
8484     // Use even/odd duplicate instructions for masks that match their pattern.
8485     if (Subtarget->hasSSE3()) {
8486       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8487         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8488       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8489         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8490     }
8491
8492     if (Subtarget->hasAVX()) {
8493       // If we have AVX, we can use VPERMILPS which will allow folding a load
8494       // into the shuffle.
8495       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8496                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8497     }
8498
8499     // Otherwise, use a straight shuffle of a single input vector. We pass the
8500     // input vector to both operands to simulate this with a SHUFPS.
8501     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8502                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8503   }
8504
8505   // There are special ways we can lower some single-element blends. However, we
8506   // have custom ways we can lower more complex single-element blends below that
8507   // we defer to if both this and BLENDPS fail to match, so restrict this to
8508   // when the V2 input is targeting element 0 of the mask -- that is the fast
8509   // case here.
8510   if (NumV2Elements == 1 && Mask[0] >= 4)
8511     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8512                                                          Mask, Subtarget, DAG))
8513       return V;
8514
8515   if (Subtarget->hasSSE41()) {
8516     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8517                                                   Subtarget, DAG))
8518       return Blend;
8519
8520     // Use INSERTPS if we can complete the shuffle efficiently.
8521     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8522       return V;
8523
8524     if (!isSingleSHUFPSMask(Mask))
8525       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8526               DL, MVT::v4f32, V1, V2, Mask, DAG))
8527         return BlendPerm;
8528   }
8529
8530   // Use dedicated unpack instructions for masks that match their pattern.
8531   if (SDValue V =
8532           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8533     return V;
8534
8535   // Otherwise fall back to a SHUFPS lowering strategy.
8536   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8537 }
8538
8539 /// \brief Lower 4-lane i32 vector shuffles.
8540 ///
8541 /// We try to handle these with integer-domain shuffles where we can, but for
8542 /// blends we use the floating point domain blend instructions.
8543 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8544                                        const X86Subtarget *Subtarget,
8545                                        SelectionDAG &DAG) {
8546   SDLoc DL(Op);
8547   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8548   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8549   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8550   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8551   ArrayRef<int> Mask = SVOp->getMask();
8552   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8553
8554   // Whenever we can lower this as a zext, that instruction is strictly faster
8555   // than any alternative. It also allows us to fold memory operands into the
8556   // shuffle in many cases.
8557   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8558                                                          Mask, Subtarget, DAG))
8559     return ZExt;
8560
8561   int NumV2Elements =
8562       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8563
8564   if (NumV2Elements == 0) {
8565     // Check for being able to broadcast a single element.
8566     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8567                                                           Mask, Subtarget, DAG))
8568       return Broadcast;
8569
8570     // Straight shuffle of a single input vector. For everything from SSE2
8571     // onward this has a single fast instruction with no scary immediates.
8572     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8573     // but we aren't actually going to use the UNPCK instruction because doing
8574     // so prevents folding a load into this instruction or making a copy.
8575     const int UnpackLoMask[] = {0, 0, 1, 1};
8576     const int UnpackHiMask[] = {2, 2, 3, 3};
8577     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8578       Mask = UnpackLoMask;
8579     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8580       Mask = UnpackHiMask;
8581
8582     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8583                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8584   }
8585
8586   // Try to use shift instructions.
8587   if (SDValue Shift =
8588           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8589     return Shift;
8590
8591   // There are special ways we can lower some single-element blends.
8592   if (NumV2Elements == 1)
8593     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8594                                                          Mask, Subtarget, DAG))
8595       return V;
8596
8597   // We have different paths for blend lowering, but they all must use the
8598   // *exact* same predicate.
8599   bool IsBlendSupported = Subtarget->hasSSE41();
8600   if (IsBlendSupported)
8601     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8602                                                   Subtarget, DAG))
8603       return Blend;
8604
8605   if (SDValue Masked =
8606           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8607     return Masked;
8608
8609   // Use dedicated unpack instructions for masks that match their pattern.
8610   if (SDValue V =
8611           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8612     return V;
8613
8614   // Try to use byte rotation instructions.
8615   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8616   if (Subtarget->hasSSSE3())
8617     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8618             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8619       return Rotate;
8620
8621   // If we have direct support for blends, we should lower by decomposing into
8622   // a permute. That will be faster than the domain cross.
8623   if (IsBlendSupported)
8624     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8625                                                       Mask, DAG);
8626
8627   // Try to lower by permuting the inputs into an unpack instruction.
8628   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8629                                                             V2, Mask, DAG))
8630     return Unpack;
8631
8632   // We implement this with SHUFPS because it can blend from two vectors.
8633   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8634   // up the inputs, bypassing domain shift penalties that we would encur if we
8635   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8636   // relevant.
8637   return DAG.getBitcast(
8638       MVT::v4i32,
8639       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8640                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8641 }
8642
8643 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8644 /// shuffle lowering, and the most complex part.
8645 ///
8646 /// The lowering strategy is to try to form pairs of input lanes which are
8647 /// targeted at the same half of the final vector, and then use a dword shuffle
8648 /// to place them onto the right half, and finally unpack the paired lanes into
8649 /// their final position.
8650 ///
8651 /// The exact breakdown of how to form these dword pairs and align them on the
8652 /// correct sides is really tricky. See the comments within the function for
8653 /// more of the details.
8654 ///
8655 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8656 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8657 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8658 /// vector, form the analogous 128-bit 8-element Mask.
8659 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8660     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8661     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8662   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8663   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8664
8665   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8666   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8667   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8668
8669   SmallVector<int, 4> LoInputs;
8670   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8671                [](int M) { return M >= 0; });
8672   std::sort(LoInputs.begin(), LoInputs.end());
8673   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8674   SmallVector<int, 4> HiInputs;
8675   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8676                [](int M) { return M >= 0; });
8677   std::sort(HiInputs.begin(), HiInputs.end());
8678   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8679   int NumLToL =
8680       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8681   int NumHToL = LoInputs.size() - NumLToL;
8682   int NumLToH =
8683       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8684   int NumHToH = HiInputs.size() - NumLToH;
8685   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8686   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8687   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8688   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8689
8690   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8691   // such inputs we can swap two of the dwords across the half mark and end up
8692   // with <=2 inputs to each half in each half. Once there, we can fall through
8693   // to the generic code below. For example:
8694   //
8695   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8696   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8697   //
8698   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8699   // and an existing 2-into-2 on the other half. In this case we may have to
8700   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8701   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8702   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8703   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8704   // half than the one we target for fixing) will be fixed when we re-enter this
8705   // path. We will also combine away any sequence of PSHUFD instructions that
8706   // result into a single instruction. Here is an example of the tricky case:
8707   //
8708   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8709   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8710   //
8711   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8712   //
8713   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8714   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8715   //
8716   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8717   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8718   //
8719   // The result is fine to be handled by the generic logic.
8720   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8721                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8722                           int AOffset, int BOffset) {
8723     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8724            "Must call this with A having 3 or 1 inputs from the A half.");
8725     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8726            "Must call this with B having 1 or 3 inputs from the B half.");
8727     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8728            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8729
8730     bool ThreeAInputs = AToAInputs.size() == 3;
8731
8732     // Compute the index of dword with only one word among the three inputs in
8733     // a half by taking the sum of the half with three inputs and subtracting
8734     // the sum of the actual three inputs. The difference is the remaining
8735     // slot.
8736     int ADWord, BDWord;
8737     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8738     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8739     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8740     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8741     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8742     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8743     int TripleNonInputIdx =
8744         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8745     TripleDWord = TripleNonInputIdx / 2;
8746
8747     // We use xor with one to compute the adjacent DWord to whichever one the
8748     // OneInput is in.
8749     OneInputDWord = (OneInput / 2) ^ 1;
8750
8751     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8752     // and BToA inputs. If there is also such a problem with the BToB and AToB
8753     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8754     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8755     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8756     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8757       // Compute how many inputs will be flipped by swapping these DWords. We
8758       // need
8759       // to balance this to ensure we don't form a 3-1 shuffle in the other
8760       // half.
8761       int NumFlippedAToBInputs =
8762           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8763           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8764       int NumFlippedBToBInputs =
8765           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8766           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8767       if ((NumFlippedAToBInputs == 1 &&
8768            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8769           (NumFlippedBToBInputs == 1 &&
8770            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8771         // We choose whether to fix the A half or B half based on whether that
8772         // half has zero flipped inputs. At zero, we may not be able to fix it
8773         // with that half. We also bias towards fixing the B half because that
8774         // will more commonly be the high half, and we have to bias one way.
8775         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8776                                                        ArrayRef<int> Inputs) {
8777           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8778           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8779                                          PinnedIdx ^ 1) != Inputs.end();
8780           // Determine whether the free index is in the flipped dword or the
8781           // unflipped dword based on where the pinned index is. We use this bit
8782           // in an xor to conditionally select the adjacent dword.
8783           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8784           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8785                                              FixFreeIdx) != Inputs.end();
8786           if (IsFixIdxInput == IsFixFreeIdxInput)
8787             FixFreeIdx += 1;
8788           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8789                                         FixFreeIdx) != Inputs.end();
8790           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8791                  "We need to be changing the number of flipped inputs!");
8792           int PSHUFHalfMask[] = {0, 1, 2, 3};
8793           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8794           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8795                           MVT::v8i16, V,
8796                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8797
8798           for (int &M : Mask)
8799             if (M != -1 && M == FixIdx)
8800               M = FixFreeIdx;
8801             else if (M != -1 && M == FixFreeIdx)
8802               M = FixIdx;
8803         };
8804         if (NumFlippedBToBInputs != 0) {
8805           int BPinnedIdx =
8806               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8807           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8808         } else {
8809           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8810           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8811           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8812         }
8813       }
8814     }
8815
8816     int PSHUFDMask[] = {0, 1, 2, 3};
8817     PSHUFDMask[ADWord] = BDWord;
8818     PSHUFDMask[BDWord] = ADWord;
8819     V = DAG.getBitcast(
8820         VT,
8821         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8822                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8823
8824     // Adjust the mask to match the new locations of A and B.
8825     for (int &M : Mask)
8826       if (M != -1 && M/2 == ADWord)
8827         M = 2 * BDWord + M % 2;
8828       else if (M != -1 && M/2 == BDWord)
8829         M = 2 * ADWord + M % 2;
8830
8831     // Recurse back into this routine to re-compute state now that this isn't
8832     // a 3 and 1 problem.
8833     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8834                                                      DAG);
8835   };
8836   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8837     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8838   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8839     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8840
8841   // At this point there are at most two inputs to the low and high halves from
8842   // each half. That means the inputs can always be grouped into dwords and
8843   // those dwords can then be moved to the correct half with a dword shuffle.
8844   // We use at most one low and one high word shuffle to collect these paired
8845   // inputs into dwords, and finally a dword shuffle to place them.
8846   int PSHUFLMask[4] = {-1, -1, -1, -1};
8847   int PSHUFHMask[4] = {-1, -1, -1, -1};
8848   int PSHUFDMask[4] = {-1, -1, -1, -1};
8849
8850   // First fix the masks for all the inputs that are staying in their
8851   // original halves. This will then dictate the targets of the cross-half
8852   // shuffles.
8853   auto fixInPlaceInputs =
8854       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8855                     MutableArrayRef<int> SourceHalfMask,
8856                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8857     if (InPlaceInputs.empty())
8858       return;
8859     if (InPlaceInputs.size() == 1) {
8860       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8861           InPlaceInputs[0] - HalfOffset;
8862       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8863       return;
8864     }
8865     if (IncomingInputs.empty()) {
8866       // Just fix all of the in place inputs.
8867       for (int Input : InPlaceInputs) {
8868         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8869         PSHUFDMask[Input / 2] = Input / 2;
8870       }
8871       return;
8872     }
8873
8874     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8875     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8876         InPlaceInputs[0] - HalfOffset;
8877     // Put the second input next to the first so that they are packed into
8878     // a dword. We find the adjacent index by toggling the low bit.
8879     int AdjIndex = InPlaceInputs[0] ^ 1;
8880     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8881     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8882     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8883   };
8884   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8885   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8886
8887   // Now gather the cross-half inputs and place them into a free dword of
8888   // their target half.
8889   // FIXME: This operation could almost certainly be simplified dramatically to
8890   // look more like the 3-1 fixing operation.
8891   auto moveInputsToRightHalf = [&PSHUFDMask](
8892       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8893       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8894       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8895       int DestOffset) {
8896     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8897       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8898     };
8899     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8900                                                int Word) {
8901       int LowWord = Word & ~1;
8902       int HighWord = Word | 1;
8903       return isWordClobbered(SourceHalfMask, LowWord) ||
8904              isWordClobbered(SourceHalfMask, HighWord);
8905     };
8906
8907     if (IncomingInputs.empty())
8908       return;
8909
8910     if (ExistingInputs.empty()) {
8911       // Map any dwords with inputs from them into the right half.
8912       for (int Input : IncomingInputs) {
8913         // If the source half mask maps over the inputs, turn those into
8914         // swaps and use the swapped lane.
8915         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8916           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8917             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8918                 Input - SourceOffset;
8919             // We have to swap the uses in our half mask in one sweep.
8920             for (int &M : HalfMask)
8921               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8922                 M = Input;
8923               else if (M == Input)
8924                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8925           } else {
8926             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8927                        Input - SourceOffset &&
8928                    "Previous placement doesn't match!");
8929           }
8930           // Note that this correctly re-maps both when we do a swap and when
8931           // we observe the other side of the swap above. We rely on that to
8932           // avoid swapping the members of the input list directly.
8933           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8934         }
8935
8936         // Map the input's dword into the correct half.
8937         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8938           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8939         else
8940           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8941                      Input / 2 &&
8942                  "Previous placement doesn't match!");
8943       }
8944
8945       // And just directly shift any other-half mask elements to be same-half
8946       // as we will have mirrored the dword containing the element into the
8947       // same position within that half.
8948       for (int &M : HalfMask)
8949         if (M >= SourceOffset && M < SourceOffset + 4) {
8950           M = M - SourceOffset + DestOffset;
8951           assert(M >= 0 && "This should never wrap below zero!");
8952         }
8953       return;
8954     }
8955
8956     // Ensure we have the input in a viable dword of its current half. This
8957     // is particularly tricky because the original position may be clobbered
8958     // by inputs being moved and *staying* in that half.
8959     if (IncomingInputs.size() == 1) {
8960       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8961         int InputFixed = std::find(std::begin(SourceHalfMask),
8962                                    std::end(SourceHalfMask), -1) -
8963                          std::begin(SourceHalfMask) + SourceOffset;
8964         SourceHalfMask[InputFixed - SourceOffset] =
8965             IncomingInputs[0] - SourceOffset;
8966         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8967                      InputFixed);
8968         IncomingInputs[0] = InputFixed;
8969       }
8970     } else if (IncomingInputs.size() == 2) {
8971       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8972           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8973         // We have two non-adjacent or clobbered inputs we need to extract from
8974         // the source half. To do this, we need to map them into some adjacent
8975         // dword slot in the source mask.
8976         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8977                               IncomingInputs[1] - SourceOffset};
8978
8979         // If there is a free slot in the source half mask adjacent to one of
8980         // the inputs, place the other input in it. We use (Index XOR 1) to
8981         // compute an adjacent index.
8982         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8983             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8984           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8985           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8986           InputsFixed[1] = InputsFixed[0] ^ 1;
8987         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8988                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8989           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8990           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8991           InputsFixed[0] = InputsFixed[1] ^ 1;
8992         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8993                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8994           // The two inputs are in the same DWord but it is clobbered and the
8995           // adjacent DWord isn't used at all. Move both inputs to the free
8996           // slot.
8997           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8998           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8999           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9000           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9001         } else {
9002           // The only way we hit this point is if there is no clobbering
9003           // (because there are no off-half inputs to this half) and there is no
9004           // free slot adjacent to one of the inputs. In this case, we have to
9005           // swap an input with a non-input.
9006           for (int i = 0; i < 4; ++i)
9007             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9008                    "We can't handle any clobbers here!");
9009           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9010                  "Cannot have adjacent inputs here!");
9011
9012           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9013           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9014
9015           // We also have to update the final source mask in this case because
9016           // it may need to undo the above swap.
9017           for (int &M : FinalSourceHalfMask)
9018             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9019               M = InputsFixed[1] + SourceOffset;
9020             else if (M == InputsFixed[1] + SourceOffset)
9021               M = (InputsFixed[0] ^ 1) + SourceOffset;
9022
9023           InputsFixed[1] = InputsFixed[0] ^ 1;
9024         }
9025
9026         // Point everything at the fixed inputs.
9027         for (int &M : HalfMask)
9028           if (M == IncomingInputs[0])
9029             M = InputsFixed[0] + SourceOffset;
9030           else if (M == IncomingInputs[1])
9031             M = InputsFixed[1] + SourceOffset;
9032
9033         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9034         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9035       }
9036     } else {
9037       llvm_unreachable("Unhandled input size!");
9038     }
9039
9040     // Now hoist the DWord down to the right half.
9041     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9042     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9043     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9044     for (int &M : HalfMask)
9045       for (int Input : IncomingInputs)
9046         if (M == Input)
9047           M = FreeDWord * 2 + Input % 2;
9048   };
9049   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9050                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9051   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9052                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9053
9054   // Now enact all the shuffles we've computed to move the inputs into their
9055   // target half.
9056   if (!isNoopShuffleMask(PSHUFLMask))
9057     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9058                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9059   if (!isNoopShuffleMask(PSHUFHMask))
9060     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9061                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9062   if (!isNoopShuffleMask(PSHUFDMask))
9063     V = DAG.getBitcast(
9064         VT,
9065         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9066                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9067
9068   // At this point, each half should contain all its inputs, and we can then
9069   // just shuffle them into their final position.
9070   assert(std::count_if(LoMask.begin(), LoMask.end(),
9071                        [](int M) { return M >= 4; }) == 0 &&
9072          "Failed to lift all the high half inputs to the low mask!");
9073   assert(std::count_if(HiMask.begin(), HiMask.end(),
9074                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9075          "Failed to lift all the low half inputs to the high mask!");
9076
9077   // Do a half shuffle for the low mask.
9078   if (!isNoopShuffleMask(LoMask))
9079     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9080                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9081
9082   // Do a half shuffle with the high mask after shifting its values down.
9083   for (int &M : HiMask)
9084     if (M >= 0)
9085       M -= 4;
9086   if (!isNoopShuffleMask(HiMask))
9087     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9088                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9089
9090   return V;
9091 }
9092
9093 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9094 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9095                                           SDValue V2, ArrayRef<int> Mask,
9096                                           SelectionDAG &DAG, bool &V1InUse,
9097                                           bool &V2InUse) {
9098   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9099   SDValue V1Mask[16];
9100   SDValue V2Mask[16];
9101   V1InUse = false;
9102   V2InUse = false;
9103
9104   int Size = Mask.size();
9105   int Scale = 16 / Size;
9106   for (int i = 0; i < 16; ++i) {
9107     if (Mask[i / Scale] == -1) {
9108       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9109     } else {
9110       const int ZeroMask = 0x80;
9111       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9112                                           : ZeroMask;
9113       int V2Idx = Mask[i / Scale] < Size
9114                       ? ZeroMask
9115                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9116       if (Zeroable[i / Scale])
9117         V1Idx = V2Idx = ZeroMask;
9118       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9119       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9120       V1InUse |= (ZeroMask != V1Idx);
9121       V2InUse |= (ZeroMask != V2Idx);
9122     }
9123   }
9124
9125   if (V1InUse)
9126     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9127                      DAG.getBitcast(MVT::v16i8, V1),
9128                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9129   if (V2InUse)
9130     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9131                      DAG.getBitcast(MVT::v16i8, V2),
9132                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9133
9134   // If we need shuffled inputs from both, blend the two.
9135   SDValue V;
9136   if (V1InUse && V2InUse)
9137     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9138   else
9139     V = V1InUse ? V1 : V2;
9140
9141   // Cast the result back to the correct type.
9142   return DAG.getBitcast(VT, V);
9143 }
9144
9145 /// \brief Generic lowering of 8-lane i16 shuffles.
9146 ///
9147 /// This handles both single-input shuffles and combined shuffle/blends with
9148 /// two inputs. The single input shuffles are immediately delegated to
9149 /// a dedicated lowering routine.
9150 ///
9151 /// The blends are lowered in one of three fundamental ways. If there are few
9152 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9153 /// of the input is significantly cheaper when lowered as an interleaving of
9154 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9155 /// halves of the inputs separately (making them have relatively few inputs)
9156 /// and then concatenate them.
9157 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9158                                        const X86Subtarget *Subtarget,
9159                                        SelectionDAG &DAG) {
9160   SDLoc DL(Op);
9161   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9162   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9163   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9164   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9165   ArrayRef<int> OrigMask = SVOp->getMask();
9166   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9167                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9168   MutableArrayRef<int> Mask(MaskStorage);
9169
9170   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9171
9172   // Whenever we can lower this as a zext, that instruction is strictly faster
9173   // than any alternative.
9174   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9175           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9176     return ZExt;
9177
9178   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9179   (void)isV1;
9180   auto isV2 = [](int M) { return M >= 8; };
9181
9182   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9183
9184   if (NumV2Inputs == 0) {
9185     // Check for being able to broadcast a single element.
9186     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9187                                                           Mask, Subtarget, DAG))
9188       return Broadcast;
9189
9190     // Try to use shift instructions.
9191     if (SDValue Shift =
9192             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9193       return Shift;
9194
9195     // Use dedicated unpack instructions for masks that match their pattern.
9196     if (SDValue V =
9197             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9198       return V;
9199
9200     // Try to use byte rotation instructions.
9201     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9202                                                         Mask, Subtarget, DAG))
9203       return Rotate;
9204
9205     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9206                                                      Subtarget, DAG);
9207   }
9208
9209   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9210          "All single-input shuffles should be canonicalized to be V1-input "
9211          "shuffles.");
9212
9213   // Try to use shift instructions.
9214   if (SDValue Shift =
9215           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9216     return Shift;
9217
9218   // See if we can use SSE4A Extraction / Insertion.
9219   if (Subtarget->hasSSE4A())
9220     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9221       return V;
9222
9223   // There are special ways we can lower some single-element blends.
9224   if (NumV2Inputs == 1)
9225     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9226                                                          Mask, Subtarget, DAG))
9227       return V;
9228
9229   // We have different paths for blend lowering, but they all must use the
9230   // *exact* same predicate.
9231   bool IsBlendSupported = Subtarget->hasSSE41();
9232   if (IsBlendSupported)
9233     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9234                                                   Subtarget, DAG))
9235       return Blend;
9236
9237   if (SDValue Masked =
9238           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9239     return Masked;
9240
9241   // Use dedicated unpack instructions for masks that match their pattern.
9242   if (SDValue V =
9243           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9244     return V;
9245
9246   // Try to use byte rotation instructions.
9247   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9248           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9249     return Rotate;
9250
9251   if (SDValue BitBlend =
9252           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9253     return BitBlend;
9254
9255   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9256                                                             V2, Mask, DAG))
9257     return Unpack;
9258
9259   // If we can't directly blend but can use PSHUFB, that will be better as it
9260   // can both shuffle and set up the inefficient blend.
9261   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9262     bool V1InUse, V2InUse;
9263     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9264                                       V1InUse, V2InUse);
9265   }
9266
9267   // We can always bit-blend if we have to so the fallback strategy is to
9268   // decompose into single-input permutes and blends.
9269   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9270                                                       Mask, DAG);
9271 }
9272
9273 /// \brief Check whether a compaction lowering can be done by dropping even
9274 /// elements and compute how many times even elements must be dropped.
9275 ///
9276 /// This handles shuffles which take every Nth element where N is a power of
9277 /// two. Example shuffle masks:
9278 ///
9279 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9280 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9281 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9282 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9283 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9284 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9285 ///
9286 /// Any of these lanes can of course be undef.
9287 ///
9288 /// This routine only supports N <= 3.
9289 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9290 /// for larger N.
9291 ///
9292 /// \returns N above, or the number of times even elements must be dropped if
9293 /// there is such a number. Otherwise returns zero.
9294 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9295   // Figure out whether we're looping over two inputs or just one.
9296   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9297
9298   // The modulus for the shuffle vector entries is based on whether this is
9299   // a single input or not.
9300   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9301   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9302          "We should only be called with masks with a power-of-2 size!");
9303
9304   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9305
9306   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9307   // and 2^3 simultaneously. This is because we may have ambiguity with
9308   // partially undef inputs.
9309   bool ViableForN[3] = {true, true, true};
9310
9311   for (int i = 0, e = Mask.size(); i < e; ++i) {
9312     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9313     // want.
9314     if (Mask[i] == -1)
9315       continue;
9316
9317     bool IsAnyViable = false;
9318     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9319       if (ViableForN[j]) {
9320         uint64_t N = j + 1;
9321
9322         // The shuffle mask must be equal to (i * 2^N) % M.
9323         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9324           IsAnyViable = true;
9325         else
9326           ViableForN[j] = false;
9327       }
9328     // Early exit if we exhaust the possible powers of two.
9329     if (!IsAnyViable)
9330       break;
9331   }
9332
9333   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9334     if (ViableForN[j])
9335       return j + 1;
9336
9337   // Return 0 as there is no viable power of two.
9338   return 0;
9339 }
9340
9341 /// \brief Generic lowering of v16i8 shuffles.
9342 ///
9343 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9344 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9345 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9346 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9347 /// back together.
9348 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9349                                        const X86Subtarget *Subtarget,
9350                                        SelectionDAG &DAG) {
9351   SDLoc DL(Op);
9352   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9353   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9354   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9355   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9356   ArrayRef<int> Mask = SVOp->getMask();
9357   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9358
9359   // Try to use shift instructions.
9360   if (SDValue Shift =
9361           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9362     return Shift;
9363
9364   // Try to use byte rotation instructions.
9365   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9366           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9367     return Rotate;
9368
9369   // Try to use a zext lowering.
9370   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9371           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9372     return ZExt;
9373
9374   // See if we can use SSE4A Extraction / Insertion.
9375   if (Subtarget->hasSSE4A())
9376     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9377       return V;
9378
9379   int NumV2Elements =
9380       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9381
9382   // For single-input shuffles, there are some nicer lowering tricks we can use.
9383   if (NumV2Elements == 0) {
9384     // Check for being able to broadcast a single element.
9385     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9386                                                           Mask, Subtarget, DAG))
9387       return Broadcast;
9388
9389     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9390     // Notably, this handles splat and partial-splat shuffles more efficiently.
9391     // However, it only makes sense if the pre-duplication shuffle simplifies
9392     // things significantly. Currently, this means we need to be able to
9393     // express the pre-duplication shuffle as an i16 shuffle.
9394     //
9395     // FIXME: We should check for other patterns which can be widened into an
9396     // i16 shuffle as well.
9397     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9398       for (int i = 0; i < 16; i += 2)
9399         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9400           return false;
9401
9402       return true;
9403     };
9404     auto tryToWidenViaDuplication = [&]() -> SDValue {
9405       if (!canWidenViaDuplication(Mask))
9406         return SDValue();
9407       SmallVector<int, 4> LoInputs;
9408       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9409                    [](int M) { return M >= 0 && M < 8; });
9410       std::sort(LoInputs.begin(), LoInputs.end());
9411       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9412                      LoInputs.end());
9413       SmallVector<int, 4> HiInputs;
9414       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9415                    [](int M) { return M >= 8; });
9416       std::sort(HiInputs.begin(), HiInputs.end());
9417       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9418                      HiInputs.end());
9419
9420       bool TargetLo = LoInputs.size() >= HiInputs.size();
9421       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9422       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9423
9424       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9425       SmallDenseMap<int, int, 8> LaneMap;
9426       for (int I : InPlaceInputs) {
9427         PreDupI16Shuffle[I/2] = I/2;
9428         LaneMap[I] = I;
9429       }
9430       int j = TargetLo ? 0 : 4, je = j + 4;
9431       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9432         // Check if j is already a shuffle of this input. This happens when
9433         // there are two adjacent bytes after we move the low one.
9434         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9435           // If we haven't yet mapped the input, search for a slot into which
9436           // we can map it.
9437           while (j < je && PreDupI16Shuffle[j] != -1)
9438             ++j;
9439
9440           if (j == je)
9441             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9442             return SDValue();
9443
9444           // Map this input with the i16 shuffle.
9445           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9446         }
9447
9448         // Update the lane map based on the mapping we ended up with.
9449         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9450       }
9451       V1 = DAG.getBitcast(
9452           MVT::v16i8,
9453           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9454                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9455
9456       // Unpack the bytes to form the i16s that will be shuffled into place.
9457       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9458                        MVT::v16i8, V1, V1);
9459
9460       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9461       for (int i = 0; i < 16; ++i)
9462         if (Mask[i] != -1) {
9463           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9464           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9465           if (PostDupI16Shuffle[i / 2] == -1)
9466             PostDupI16Shuffle[i / 2] = MappedMask;
9467           else
9468             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9469                    "Conflicting entrties in the original shuffle!");
9470         }
9471       return DAG.getBitcast(
9472           MVT::v16i8,
9473           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9474                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9475     };
9476     if (SDValue V = tryToWidenViaDuplication())
9477       return V;
9478   }
9479
9480   if (SDValue Masked =
9481           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9482     return Masked;
9483
9484   // Use dedicated unpack instructions for masks that match their pattern.
9485   if (SDValue V =
9486           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9487     return V;
9488
9489   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9490   // with PSHUFB. It is important to do this before we attempt to generate any
9491   // blends but after all of the single-input lowerings. If the single input
9492   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9493   // want to preserve that and we can DAG combine any longer sequences into
9494   // a PSHUFB in the end. But once we start blending from multiple inputs,
9495   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9496   // and there are *very* few patterns that would actually be faster than the
9497   // PSHUFB approach because of its ability to zero lanes.
9498   //
9499   // FIXME: The only exceptions to the above are blends which are exact
9500   // interleavings with direct instructions supporting them. We currently don't
9501   // handle those well here.
9502   if (Subtarget->hasSSSE3()) {
9503     bool V1InUse = false;
9504     bool V2InUse = false;
9505
9506     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9507                                                 DAG, V1InUse, V2InUse);
9508
9509     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9510     // do so. This avoids using them to handle blends-with-zero which is
9511     // important as a single pshufb is significantly faster for that.
9512     if (V1InUse && V2InUse) {
9513       if (Subtarget->hasSSE41())
9514         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9515                                                       Mask, Subtarget, DAG))
9516           return Blend;
9517
9518       // We can use an unpack to do the blending rather than an or in some
9519       // cases. Even though the or may be (very minorly) more efficient, we
9520       // preference this lowering because there are common cases where part of
9521       // the complexity of the shuffles goes away when we do the final blend as
9522       // an unpack.
9523       // FIXME: It might be worth trying to detect if the unpack-feeding
9524       // shuffles will both be pshufb, in which case we shouldn't bother with
9525       // this.
9526       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9527               DL, MVT::v16i8, V1, V2, Mask, DAG))
9528         return Unpack;
9529     }
9530
9531     return PSHUFB;
9532   }
9533
9534   // There are special ways we can lower some single-element blends.
9535   if (NumV2Elements == 1)
9536     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9537                                                          Mask, Subtarget, DAG))
9538       return V;
9539
9540   if (SDValue BitBlend =
9541           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9542     return BitBlend;
9543
9544   // Check whether a compaction lowering can be done. This handles shuffles
9545   // which take every Nth element for some even N. See the helper function for
9546   // details.
9547   //
9548   // We special case these as they can be particularly efficiently handled with
9549   // the PACKUSB instruction on x86 and they show up in common patterns of
9550   // rearranging bytes to truncate wide elements.
9551   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9552     // NumEvenDrops is the power of two stride of the elements. Another way of
9553     // thinking about it is that we need to drop the even elements this many
9554     // times to get the original input.
9555     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9556
9557     // First we need to zero all the dropped bytes.
9558     assert(NumEvenDrops <= 3 &&
9559            "No support for dropping even elements more than 3 times.");
9560     // We use the mask type to pick which bytes are preserved based on how many
9561     // elements are dropped.
9562     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9563     SDValue ByteClearMask = DAG.getBitcast(
9564         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9565     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9566     if (!IsSingleInput)
9567       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9568
9569     // Now pack things back together.
9570     V1 = DAG.getBitcast(MVT::v8i16, V1);
9571     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9572     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9573     for (int i = 1; i < NumEvenDrops; ++i) {
9574       Result = DAG.getBitcast(MVT::v8i16, Result);
9575       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9576     }
9577
9578     return Result;
9579   }
9580
9581   // Handle multi-input cases by blending single-input shuffles.
9582   if (NumV2Elements > 0)
9583     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9584                                                       Mask, DAG);
9585
9586   // The fallback path for single-input shuffles widens this into two v8i16
9587   // vectors with unpacks, shuffles those, and then pulls them back together
9588   // with a pack.
9589   SDValue V = V1;
9590
9591   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9592   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9593   for (int i = 0; i < 16; ++i)
9594     if (Mask[i] >= 0)
9595       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9596
9597   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9598
9599   SDValue VLoHalf, VHiHalf;
9600   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9601   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9602   // i16s.
9603   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9604                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9605       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9606                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9607     // Use a mask to drop the high bytes.
9608     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9609     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9610                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9611
9612     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9613     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9614
9615     // Squash the masks to point directly into VLoHalf.
9616     for (int &M : LoBlendMask)
9617       if (M >= 0)
9618         M /= 2;
9619     for (int &M : HiBlendMask)
9620       if (M >= 0)
9621         M /= 2;
9622   } else {
9623     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9624     // VHiHalf so that we can blend them as i16s.
9625     VLoHalf = DAG.getBitcast(
9626         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9627     VHiHalf = DAG.getBitcast(
9628         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9629   }
9630
9631   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9632   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9633
9634   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9635 }
9636
9637 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9638 ///
9639 /// This routine breaks down the specific type of 128-bit shuffle and
9640 /// dispatches to the lowering routines accordingly.
9641 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9642                                         MVT VT, const X86Subtarget *Subtarget,
9643                                         SelectionDAG &DAG) {
9644   switch (VT.SimpleTy) {
9645   case MVT::v2i64:
9646     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9647   case MVT::v2f64:
9648     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9649   case MVT::v4i32:
9650     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9651   case MVT::v4f32:
9652     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9653   case MVT::v8i16:
9654     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9655   case MVT::v16i8:
9656     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9657
9658   default:
9659     llvm_unreachable("Unimplemented!");
9660   }
9661 }
9662
9663 /// \brief Helper function to test whether a shuffle mask could be
9664 /// simplified by widening the elements being shuffled.
9665 ///
9666 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9667 /// leaves it in an unspecified state.
9668 ///
9669 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9670 /// shuffle masks. The latter have the special property of a '-2' representing
9671 /// a zero-ed lane of a vector.
9672 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9673                                     SmallVectorImpl<int> &WidenedMask) {
9674   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9675     // If both elements are undef, its trivial.
9676     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9677       WidenedMask.push_back(SM_SentinelUndef);
9678       continue;
9679     }
9680
9681     // Check for an undef mask and a mask value properly aligned to fit with
9682     // a pair of values. If we find such a case, use the non-undef mask's value.
9683     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9684       WidenedMask.push_back(Mask[i + 1] / 2);
9685       continue;
9686     }
9687     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9688       WidenedMask.push_back(Mask[i] / 2);
9689       continue;
9690     }
9691
9692     // When zeroing, we need to spread the zeroing across both lanes to widen.
9693     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9694       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9695           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9696         WidenedMask.push_back(SM_SentinelZero);
9697         continue;
9698       }
9699       return false;
9700     }
9701
9702     // Finally check if the two mask values are adjacent and aligned with
9703     // a pair.
9704     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9705       WidenedMask.push_back(Mask[i] / 2);
9706       continue;
9707     }
9708
9709     // Otherwise we can't safely widen the elements used in this shuffle.
9710     return false;
9711   }
9712   assert(WidenedMask.size() == Mask.size() / 2 &&
9713          "Incorrect size of mask after widening the elements!");
9714
9715   return true;
9716 }
9717
9718 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9719 ///
9720 /// This routine just extracts two subvectors, shuffles them independently, and
9721 /// then concatenates them back together. This should work effectively with all
9722 /// AVX vector shuffle types.
9723 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9724                                           SDValue V2, ArrayRef<int> Mask,
9725                                           SelectionDAG &DAG) {
9726   assert(VT.getSizeInBits() >= 256 &&
9727          "Only for 256-bit or wider vector shuffles!");
9728   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9729   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9730
9731   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9732   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9733
9734   int NumElements = VT.getVectorNumElements();
9735   int SplitNumElements = NumElements / 2;
9736   MVT ScalarVT = VT.getVectorElementType();
9737   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9738
9739   // Rather than splitting build-vectors, just build two narrower build
9740   // vectors. This helps shuffling with splats and zeros.
9741   auto SplitVector = [&](SDValue V) {
9742     while (V.getOpcode() == ISD::BITCAST)
9743       V = V->getOperand(0);
9744
9745     MVT OrigVT = V.getSimpleValueType();
9746     int OrigNumElements = OrigVT.getVectorNumElements();
9747     int OrigSplitNumElements = OrigNumElements / 2;
9748     MVT OrigScalarVT = OrigVT.getVectorElementType();
9749     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9750
9751     SDValue LoV, HiV;
9752
9753     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9754     if (!BV) {
9755       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9756                         DAG.getIntPtrConstant(0, DL));
9757       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9758                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9759     } else {
9760
9761       SmallVector<SDValue, 16> LoOps, HiOps;
9762       for (int i = 0; i < OrigSplitNumElements; ++i) {
9763         LoOps.push_back(BV->getOperand(i));
9764         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9765       }
9766       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9767       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9768     }
9769     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9770                           DAG.getBitcast(SplitVT, HiV));
9771   };
9772
9773   SDValue LoV1, HiV1, LoV2, HiV2;
9774   std::tie(LoV1, HiV1) = SplitVector(V1);
9775   std::tie(LoV2, HiV2) = SplitVector(V2);
9776
9777   // Now create two 4-way blends of these half-width vectors.
9778   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9779     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9780     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9781     for (int i = 0; i < SplitNumElements; ++i) {
9782       int M = HalfMask[i];
9783       if (M >= NumElements) {
9784         if (M >= NumElements + SplitNumElements)
9785           UseHiV2 = true;
9786         else
9787           UseLoV2 = true;
9788         V2BlendMask.push_back(M - NumElements);
9789         V1BlendMask.push_back(-1);
9790         BlendMask.push_back(SplitNumElements + i);
9791       } else if (M >= 0) {
9792         if (M >= SplitNumElements)
9793           UseHiV1 = true;
9794         else
9795           UseLoV1 = true;
9796         V2BlendMask.push_back(-1);
9797         V1BlendMask.push_back(M);
9798         BlendMask.push_back(i);
9799       } else {
9800         V2BlendMask.push_back(-1);
9801         V1BlendMask.push_back(-1);
9802         BlendMask.push_back(-1);
9803       }
9804     }
9805
9806     // Because the lowering happens after all combining takes place, we need to
9807     // manually combine these blend masks as much as possible so that we create
9808     // a minimal number of high-level vector shuffle nodes.
9809
9810     // First try just blending the halves of V1 or V2.
9811     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9812       return DAG.getUNDEF(SplitVT);
9813     if (!UseLoV2 && !UseHiV2)
9814       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9815     if (!UseLoV1 && !UseHiV1)
9816       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9817
9818     SDValue V1Blend, V2Blend;
9819     if (UseLoV1 && UseHiV1) {
9820       V1Blend =
9821         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9822     } else {
9823       // We only use half of V1 so map the usage down into the final blend mask.
9824       V1Blend = UseLoV1 ? LoV1 : HiV1;
9825       for (int i = 0; i < SplitNumElements; ++i)
9826         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9827           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9828     }
9829     if (UseLoV2 && UseHiV2) {
9830       V2Blend =
9831         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9832     } else {
9833       // We only use half of V2 so map the usage down into the final blend mask.
9834       V2Blend = UseLoV2 ? LoV2 : HiV2;
9835       for (int i = 0; i < SplitNumElements; ++i)
9836         if (BlendMask[i] >= SplitNumElements)
9837           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9838     }
9839     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9840   };
9841   SDValue Lo = HalfBlend(LoMask);
9842   SDValue Hi = HalfBlend(HiMask);
9843   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9844 }
9845
9846 /// \brief Either split a vector in halves or decompose the shuffles and the
9847 /// blend.
9848 ///
9849 /// This is provided as a good fallback for many lowerings of non-single-input
9850 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9851 /// between splitting the shuffle into 128-bit components and stitching those
9852 /// back together vs. extracting the single-input shuffles and blending those
9853 /// results.
9854 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9855                                                 SDValue V2, ArrayRef<int> Mask,
9856                                                 SelectionDAG &DAG) {
9857   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9858                                             "lower single-input shuffles as it "
9859                                             "could then recurse on itself.");
9860   int Size = Mask.size();
9861
9862   // If this can be modeled as a broadcast of two elements followed by a blend,
9863   // prefer that lowering. This is especially important because broadcasts can
9864   // often fold with memory operands.
9865   auto DoBothBroadcast = [&] {
9866     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9867     for (int M : Mask)
9868       if (M >= Size) {
9869         if (V2BroadcastIdx == -1)
9870           V2BroadcastIdx = M - Size;
9871         else if (M - Size != V2BroadcastIdx)
9872           return false;
9873       } else if (M >= 0) {
9874         if (V1BroadcastIdx == -1)
9875           V1BroadcastIdx = M;
9876         else if (M != V1BroadcastIdx)
9877           return false;
9878       }
9879     return true;
9880   };
9881   if (DoBothBroadcast())
9882     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9883                                                       DAG);
9884
9885   // If the inputs all stem from a single 128-bit lane of each input, then we
9886   // split them rather than blending because the split will decompose to
9887   // unusually few instructions.
9888   int LaneCount = VT.getSizeInBits() / 128;
9889   int LaneSize = Size / LaneCount;
9890   SmallBitVector LaneInputs[2];
9891   LaneInputs[0].resize(LaneCount, false);
9892   LaneInputs[1].resize(LaneCount, false);
9893   for (int i = 0; i < Size; ++i)
9894     if (Mask[i] >= 0)
9895       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9896   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9897     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9898
9899   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9900   // that the decomposed single-input shuffles don't end up here.
9901   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9902 }
9903
9904 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9905 /// a permutation and blend of those lanes.
9906 ///
9907 /// This essentially blends the out-of-lane inputs to each lane into the lane
9908 /// from a permuted copy of the vector. This lowering strategy results in four
9909 /// instructions in the worst case for a single-input cross lane shuffle which
9910 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9911 /// of. Special cases for each particular shuffle pattern should be handled
9912 /// prior to trying this lowering.
9913 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9914                                                        SDValue V1, SDValue V2,
9915                                                        ArrayRef<int> Mask,
9916                                                        SelectionDAG &DAG) {
9917   // FIXME: This should probably be generalized for 512-bit vectors as well.
9918   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
9919   int LaneSize = Mask.size() / 2;
9920
9921   // If there are only inputs from one 128-bit lane, splitting will in fact be
9922   // less expensive. The flags track whether the given lane contains an element
9923   // that crosses to another lane.
9924   bool LaneCrossing[2] = {false, false};
9925   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9926     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9927       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9928   if (!LaneCrossing[0] || !LaneCrossing[1])
9929     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9930
9931   if (isSingleInputShuffleMask(Mask)) {
9932     SmallVector<int, 32> FlippedBlendMask;
9933     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9934       FlippedBlendMask.push_back(
9935           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9936                                   ? Mask[i]
9937                                   : Mask[i] % LaneSize +
9938                                         (i / LaneSize) * LaneSize + Size));
9939
9940     // Flip the vector, and blend the results which should now be in-lane. The
9941     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9942     // 5 for the high source. The value 3 selects the high half of source 2 and
9943     // the value 2 selects the low half of source 2. We only use source 2 to
9944     // allow folding it into a memory operand.
9945     unsigned PERMMask = 3 | 2 << 4;
9946     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9947                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9948     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9949   }
9950
9951   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9952   // will be handled by the above logic and a blend of the results, much like
9953   // other patterns in AVX.
9954   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9955 }
9956
9957 /// \brief Handle lowering 2-lane 128-bit shuffles.
9958 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9959                                         SDValue V2, ArrayRef<int> Mask,
9960                                         const X86Subtarget *Subtarget,
9961                                         SelectionDAG &DAG) {
9962   // TODO: If minimizing size and one of the inputs is a zero vector and the
9963   // the zero vector has only one use, we could use a VPERM2X128 to save the
9964   // instruction bytes needed to explicitly generate the zero vector.
9965
9966   // Blends are faster and handle all the non-lane-crossing cases.
9967   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9968                                                 Subtarget, DAG))
9969     return Blend;
9970
9971   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9972   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9973
9974   // If either input operand is a zero vector, use VPERM2X128 because its mask
9975   // allows us to replace the zero input with an implicit zero.
9976   if (!IsV1Zero && !IsV2Zero) {
9977     // Check for patterns which can be matched with a single insert of a 128-bit
9978     // subvector.
9979     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9980     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9981       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9982                                    VT.getVectorNumElements() / 2);
9983       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9984                                 DAG.getIntPtrConstant(0, DL));
9985       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9986                                 OnlyUsesV1 ? V1 : V2,
9987                                 DAG.getIntPtrConstant(0, DL));
9988       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9989     }
9990   }
9991
9992   // Otherwise form a 128-bit permutation. After accounting for undefs,
9993   // convert the 64-bit shuffle mask selection values into 128-bit
9994   // selection bits by dividing the indexes by 2 and shifting into positions
9995   // defined by a vperm2*128 instruction's immediate control byte.
9996
9997   // The immediate permute control byte looks like this:
9998   //    [1:0] - select 128 bits from sources for low half of destination
9999   //    [2]   - ignore
10000   //    [3]   - zero low half of destination
10001   //    [5:4] - select 128 bits from sources for high half of destination
10002   //    [6]   - ignore
10003   //    [7]   - zero high half of destination
10004
10005   int MaskLO = Mask[0];
10006   if (MaskLO == SM_SentinelUndef)
10007     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10008
10009   int MaskHI = Mask[2];
10010   if (MaskHI == SM_SentinelUndef)
10011     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10012
10013   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10014
10015   // If either input is a zero vector, replace it with an undef input.
10016   // Shuffle mask values <  4 are selecting elements of V1.
10017   // Shuffle mask values >= 4 are selecting elements of V2.
10018   // Adjust each half of the permute mask by clearing the half that was
10019   // selecting the zero vector and setting the zero mask bit.
10020   if (IsV1Zero) {
10021     V1 = DAG.getUNDEF(VT);
10022     if (MaskLO < 4)
10023       PermMask = (PermMask & 0xf0) | 0x08;
10024     if (MaskHI < 4)
10025       PermMask = (PermMask & 0x0f) | 0x80;
10026   }
10027   if (IsV2Zero) {
10028     V2 = DAG.getUNDEF(VT);
10029     if (MaskLO >= 4)
10030       PermMask = (PermMask & 0xf0) | 0x08;
10031     if (MaskHI >= 4)
10032       PermMask = (PermMask & 0x0f) | 0x80;
10033   }
10034
10035   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10036                      DAG.getConstant(PermMask, DL, MVT::i8));
10037 }
10038
10039 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10040 /// shuffling each lane.
10041 ///
10042 /// This will only succeed when the result of fixing the 128-bit lanes results
10043 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10044 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10045 /// the lane crosses early and then use simpler shuffles within each lane.
10046 ///
10047 /// FIXME: It might be worthwhile at some point to support this without
10048 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10049 /// in x86 only floating point has interesting non-repeating shuffles, and even
10050 /// those are still *marginally* more expensive.
10051 static SDValue lowerVectorShuffleByMerging128BitLanes(
10052     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10053     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10054   assert(!isSingleInputShuffleMask(Mask) &&
10055          "This is only useful with multiple inputs.");
10056
10057   int Size = Mask.size();
10058   int LaneSize = 128 / VT.getScalarSizeInBits();
10059   int NumLanes = Size / LaneSize;
10060   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10061
10062   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10063   // check whether the in-128-bit lane shuffles share a repeating pattern.
10064   SmallVector<int, 4> Lanes;
10065   Lanes.resize(NumLanes, -1);
10066   SmallVector<int, 4> InLaneMask;
10067   InLaneMask.resize(LaneSize, -1);
10068   for (int i = 0; i < Size; ++i) {
10069     if (Mask[i] < 0)
10070       continue;
10071
10072     int j = i / LaneSize;
10073
10074     if (Lanes[j] < 0) {
10075       // First entry we've seen for this lane.
10076       Lanes[j] = Mask[i] / LaneSize;
10077     } else if (Lanes[j] != Mask[i] / LaneSize) {
10078       // This doesn't match the lane selected previously!
10079       return SDValue();
10080     }
10081
10082     // Check that within each lane we have a consistent shuffle mask.
10083     int k = i % LaneSize;
10084     if (InLaneMask[k] < 0) {
10085       InLaneMask[k] = Mask[i] % LaneSize;
10086     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10087       // This doesn't fit a repeating in-lane mask.
10088       return SDValue();
10089     }
10090   }
10091
10092   // First shuffle the lanes into place.
10093   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10094                                 VT.getSizeInBits() / 64);
10095   SmallVector<int, 8> LaneMask;
10096   LaneMask.resize(NumLanes * 2, -1);
10097   for (int i = 0; i < NumLanes; ++i)
10098     if (Lanes[i] >= 0) {
10099       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10100       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10101     }
10102
10103   V1 = DAG.getBitcast(LaneVT, V1);
10104   V2 = DAG.getBitcast(LaneVT, V2);
10105   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10106
10107   // Cast it back to the type we actually want.
10108   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10109
10110   // Now do a simple shuffle that isn't lane crossing.
10111   SmallVector<int, 8> NewMask;
10112   NewMask.resize(Size, -1);
10113   for (int i = 0; i < Size; ++i)
10114     if (Mask[i] >= 0)
10115       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10116   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10117          "Must not introduce lane crosses at this point!");
10118
10119   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10120 }
10121
10122 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10123 /// given mask.
10124 ///
10125 /// This returns true if the elements from a particular input are already in the
10126 /// slot required by the given mask and require no permutation.
10127 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10128   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10129   int Size = Mask.size();
10130   for (int i = 0; i < Size; ++i)
10131     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10132       return false;
10133
10134   return true;
10135 }
10136
10137 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10138                                             ArrayRef<int> Mask, SDValue V1,
10139                                             SDValue V2, SelectionDAG &DAG) {
10140
10141   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10142   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10143   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10144   int NumElts = VT.getVectorNumElements();
10145   bool ShufpdMask = true;
10146   bool CommutableMask = true;
10147   unsigned Immediate = 0;
10148   for (int i = 0; i < NumElts; ++i) {
10149     if (Mask[i] < 0)
10150       continue;
10151     int Val = (i & 6) + NumElts * (i & 1);
10152     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10153     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10154       ShufpdMask = false;
10155     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10156       CommutableMask = false;
10157     Immediate |= (Mask[i] % 2) << i;
10158   }
10159   if (ShufpdMask)
10160     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10161                        DAG.getConstant(Immediate, DL, MVT::i8));
10162   if (CommutableMask)
10163     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10164                        DAG.getConstant(Immediate, DL, MVT::i8));
10165   return SDValue();
10166 }
10167
10168 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10169 ///
10170 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10171 /// isn't available.
10172 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10173                                        const X86Subtarget *Subtarget,
10174                                        SelectionDAG &DAG) {
10175   SDLoc DL(Op);
10176   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10177   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10178   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10179   ArrayRef<int> Mask = SVOp->getMask();
10180   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10181
10182   SmallVector<int, 4> WidenedMask;
10183   if (canWidenShuffleElements(Mask, WidenedMask))
10184     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10185                                     DAG);
10186
10187   if (isSingleInputShuffleMask(Mask)) {
10188     // Check for being able to broadcast a single element.
10189     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10190                                                           Mask, Subtarget, DAG))
10191       return Broadcast;
10192
10193     // Use low duplicate instructions for masks that match their pattern.
10194     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10195       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10196
10197     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10198       // Non-half-crossing single input shuffles can be lowerid with an
10199       // interleaved permutation.
10200       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10201                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10202       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10203                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10204     }
10205
10206     // With AVX2 we have direct support for this permutation.
10207     if (Subtarget->hasAVX2())
10208       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10209                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10210
10211     // Otherwise, fall back.
10212     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10213                                                    DAG);
10214   }
10215
10216   // Use dedicated unpack instructions for masks that match their pattern.
10217   if (SDValue V =
10218           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10219     return V;
10220
10221   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10222                                                 Subtarget, DAG))
10223     return Blend;
10224
10225   // Check if the blend happens to exactly fit that of SHUFPD.
10226   if (SDValue Op =
10227       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10228     return Op;
10229
10230   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10231   // shuffle. However, if we have AVX2 and either inputs are already in place,
10232   // we will be able to shuffle even across lanes the other input in a single
10233   // instruction so skip this pattern.
10234   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10235                                  isShuffleMaskInputInPlace(1, Mask))))
10236     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10237             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10238       return Result;
10239
10240   // If we have AVX2 then we always want to lower with a blend because an v4 we
10241   // can fully permute the elements.
10242   if (Subtarget->hasAVX2())
10243     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10244                                                       Mask, DAG);
10245
10246   // Otherwise fall back on generic lowering.
10247   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10248 }
10249
10250 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10251 ///
10252 /// This routine is only called when we have AVX2 and thus a reasonable
10253 /// instruction set for v4i64 shuffling..
10254 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10255                                        const X86Subtarget *Subtarget,
10256                                        SelectionDAG &DAG) {
10257   SDLoc DL(Op);
10258   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10259   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10260   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10261   ArrayRef<int> Mask = SVOp->getMask();
10262   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10263   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10264
10265   SmallVector<int, 4> WidenedMask;
10266   if (canWidenShuffleElements(Mask, WidenedMask))
10267     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10268                                     DAG);
10269
10270   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10271                                                 Subtarget, DAG))
10272     return Blend;
10273
10274   // Check for being able to broadcast a single element.
10275   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10276                                                         Mask, Subtarget, DAG))
10277     return Broadcast;
10278
10279   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10280   // use lower latency instructions that will operate on both 128-bit lanes.
10281   SmallVector<int, 2> RepeatedMask;
10282   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10283     if (isSingleInputShuffleMask(Mask)) {
10284       int PSHUFDMask[] = {-1, -1, -1, -1};
10285       for (int i = 0; i < 2; ++i)
10286         if (RepeatedMask[i] >= 0) {
10287           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10288           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10289         }
10290       return DAG.getBitcast(
10291           MVT::v4i64,
10292           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10293                       DAG.getBitcast(MVT::v8i32, V1),
10294                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10295     }
10296   }
10297
10298   // AVX2 provides a direct instruction for permuting a single input across
10299   // lanes.
10300   if (isSingleInputShuffleMask(Mask))
10301     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10302                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10303
10304   // Try to use shift instructions.
10305   if (SDValue Shift =
10306           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10307     return Shift;
10308
10309   // Use dedicated unpack instructions for masks that match their pattern.
10310   if (SDValue V =
10311           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10312     return V;
10313
10314   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10315   // shuffle. However, if we have AVX2 and either inputs are already in place,
10316   // we will be able to shuffle even across lanes the other input in a single
10317   // instruction so skip this pattern.
10318   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10319                                  isShuffleMaskInputInPlace(1, Mask))))
10320     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10321             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10322       return Result;
10323
10324   // Otherwise fall back on generic blend lowering.
10325   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10326                                                     Mask, DAG);
10327 }
10328
10329 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10330 ///
10331 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10332 /// isn't available.
10333 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10334                                        const X86Subtarget *Subtarget,
10335                                        SelectionDAG &DAG) {
10336   SDLoc DL(Op);
10337   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10338   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10339   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10340   ArrayRef<int> Mask = SVOp->getMask();
10341   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10342
10343   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10344                                                 Subtarget, DAG))
10345     return Blend;
10346
10347   // Check for being able to broadcast a single element.
10348   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10349                                                         Mask, Subtarget, DAG))
10350     return Broadcast;
10351
10352   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10353   // options to efficiently lower the shuffle.
10354   SmallVector<int, 4> RepeatedMask;
10355   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10356     assert(RepeatedMask.size() == 4 &&
10357            "Repeated masks must be half the mask width!");
10358
10359     // Use even/odd duplicate instructions for masks that match their pattern.
10360     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10361       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10362     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10363       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10364
10365     if (isSingleInputShuffleMask(Mask))
10366       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10367                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10368
10369     // Use dedicated unpack instructions for masks that match their pattern.
10370     if (SDValue V =
10371             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10372       return V;
10373
10374     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10375     // have already handled any direct blends. We also need to squash the
10376     // repeated mask into a simulated v4f32 mask.
10377     for (int i = 0; i < 4; ++i)
10378       if (RepeatedMask[i] >= 8)
10379         RepeatedMask[i] -= 4;
10380     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10381   }
10382
10383   // If we have a single input shuffle with different shuffle patterns in the
10384   // two 128-bit lanes use the variable mask to VPERMILPS.
10385   if (isSingleInputShuffleMask(Mask)) {
10386     SDValue VPermMask[8];
10387     for (int i = 0; i < 8; ++i)
10388       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10389                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10390     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10391       return DAG.getNode(
10392           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10393           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10394
10395     if (Subtarget->hasAVX2())
10396       return DAG.getNode(
10397           X86ISD::VPERMV, DL, MVT::v8f32,
10398           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10399                                                  MVT::v8i32, VPermMask)),
10400           V1);
10401
10402     // Otherwise, fall back.
10403     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10404                                                    DAG);
10405   }
10406
10407   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10408   // shuffle.
10409   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10410           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10411     return Result;
10412
10413   // If we have AVX2 then we always want to lower with a blend because at v8 we
10414   // can fully permute the elements.
10415   if (Subtarget->hasAVX2())
10416     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10417                                                       Mask, DAG);
10418
10419   // Otherwise fall back on generic lowering.
10420   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10421 }
10422
10423 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10424 ///
10425 /// This routine is only called when we have AVX2 and thus a reasonable
10426 /// instruction set for v8i32 shuffling..
10427 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10428                                        const X86Subtarget *Subtarget,
10429                                        SelectionDAG &DAG) {
10430   SDLoc DL(Op);
10431   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10432   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10433   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10434   ArrayRef<int> Mask = SVOp->getMask();
10435   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10436   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10437
10438   // Whenever we can lower this as a zext, that instruction is strictly faster
10439   // than any alternative. It also allows us to fold memory operands into the
10440   // shuffle in many cases.
10441   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10442                                                          Mask, Subtarget, DAG))
10443     return ZExt;
10444
10445   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10446                                                 Subtarget, DAG))
10447     return Blend;
10448
10449   // Check for being able to broadcast a single element.
10450   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10451                                                         Mask, Subtarget, DAG))
10452     return Broadcast;
10453
10454   // If the shuffle mask is repeated in each 128-bit lane we can use more
10455   // efficient instructions that mirror the shuffles across the two 128-bit
10456   // lanes.
10457   SmallVector<int, 4> RepeatedMask;
10458   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10459     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10460     if (isSingleInputShuffleMask(Mask))
10461       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10462                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10463
10464     // Use dedicated unpack instructions for masks that match their pattern.
10465     if (SDValue V =
10466             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10467       return V;
10468   }
10469
10470   // Try to use shift instructions.
10471   if (SDValue Shift =
10472           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10473     return Shift;
10474
10475   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10476           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10477     return Rotate;
10478
10479   // If the shuffle patterns aren't repeated but it is a single input, directly
10480   // generate a cross-lane VPERMD instruction.
10481   if (isSingleInputShuffleMask(Mask)) {
10482     SDValue VPermMask[8];
10483     for (int i = 0; i < 8; ++i)
10484       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10485                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10486     return DAG.getNode(
10487         X86ISD::VPERMV, DL, MVT::v8i32,
10488         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10489   }
10490
10491   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10492   // shuffle.
10493   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10494           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10495     return Result;
10496
10497   // Otherwise fall back on generic blend lowering.
10498   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10499                                                     Mask, DAG);
10500 }
10501
10502 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10503 ///
10504 /// This routine is only called when we have AVX2 and thus a reasonable
10505 /// instruction set for v16i16 shuffling..
10506 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10507                                         const X86Subtarget *Subtarget,
10508                                         SelectionDAG &DAG) {
10509   SDLoc DL(Op);
10510   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10511   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10512   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10513   ArrayRef<int> Mask = SVOp->getMask();
10514   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10515   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10516
10517   // Whenever we can lower this as a zext, that instruction is strictly faster
10518   // than any alternative. It also allows us to fold memory operands into the
10519   // shuffle in many cases.
10520   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10521                                                          Mask, Subtarget, DAG))
10522     return ZExt;
10523
10524   // Check for being able to broadcast a single element.
10525   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10526                                                         Mask, Subtarget, DAG))
10527     return Broadcast;
10528
10529   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10530                                                 Subtarget, DAG))
10531     return Blend;
10532
10533   // Use dedicated unpack instructions for masks that match their pattern.
10534   if (SDValue V =
10535           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10536     return V;
10537
10538   // Try to use shift instructions.
10539   if (SDValue Shift =
10540           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10541     return Shift;
10542
10543   // Try to use byte rotation instructions.
10544   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10545           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10546     return Rotate;
10547
10548   if (isSingleInputShuffleMask(Mask)) {
10549     // There are no generalized cross-lane shuffle operations available on i16
10550     // element types.
10551     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10552       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10553                                                      Mask, DAG);
10554
10555     SmallVector<int, 8> RepeatedMask;
10556     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10557       // As this is a single-input shuffle, the repeated mask should be
10558       // a strictly valid v8i16 mask that we can pass through to the v8i16
10559       // lowering to handle even the v16 case.
10560       return lowerV8I16GeneralSingleInputVectorShuffle(
10561           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10562     }
10563
10564     SDValue PSHUFBMask[32];
10565     for (int i = 0; i < 16; ++i) {
10566       if (Mask[i] == -1) {
10567         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10568         continue;
10569       }
10570
10571       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10572       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10573       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10574       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10575     }
10576     return DAG.getBitcast(MVT::v16i16,
10577                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10578                                       DAG.getBitcast(MVT::v32i8, V1),
10579                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10580                                                   MVT::v32i8, PSHUFBMask)));
10581   }
10582
10583   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10584   // shuffle.
10585   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10586           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10587     return Result;
10588
10589   // Otherwise fall back on generic lowering.
10590   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10591 }
10592
10593 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10594 ///
10595 /// This routine is only called when we have AVX2 and thus a reasonable
10596 /// instruction set for v32i8 shuffling..
10597 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10598                                        const X86Subtarget *Subtarget,
10599                                        SelectionDAG &DAG) {
10600   SDLoc DL(Op);
10601   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10602   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10603   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10604   ArrayRef<int> Mask = SVOp->getMask();
10605   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10606   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10607
10608   // Whenever we can lower this as a zext, that instruction is strictly faster
10609   // than any alternative. It also allows us to fold memory operands into the
10610   // shuffle in many cases.
10611   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10612                                                          Mask, Subtarget, DAG))
10613     return ZExt;
10614
10615   // Check for being able to broadcast a single element.
10616   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10617                                                         Mask, Subtarget, DAG))
10618     return Broadcast;
10619
10620   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10621                                                 Subtarget, DAG))
10622     return Blend;
10623
10624   // Use dedicated unpack instructions for masks that match their pattern.
10625   if (SDValue V =
10626           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10627     return V;
10628
10629   // Try to use shift instructions.
10630   if (SDValue Shift =
10631           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10632     return Shift;
10633
10634   // Try to use byte rotation instructions.
10635   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10636           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10637     return Rotate;
10638
10639   if (isSingleInputShuffleMask(Mask)) {
10640     // There are no generalized cross-lane shuffle operations available on i8
10641     // element types.
10642     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10643       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10644                                                      Mask, DAG);
10645
10646     SDValue PSHUFBMask[32];
10647     for (int i = 0; i < 32; ++i)
10648       PSHUFBMask[i] =
10649           Mask[i] < 0
10650               ? DAG.getUNDEF(MVT::i8)
10651               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10652                                 MVT::i8);
10653
10654     return DAG.getNode(
10655         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10656         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10657   }
10658
10659   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10660   // shuffle.
10661   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10662           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10663     return Result;
10664
10665   // Otherwise fall back on generic lowering.
10666   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10667 }
10668
10669 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10670 ///
10671 /// This routine either breaks down the specific type of a 256-bit x86 vector
10672 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10673 /// together based on the available instructions.
10674 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10675                                         MVT VT, const X86Subtarget *Subtarget,
10676                                         SelectionDAG &DAG) {
10677   SDLoc DL(Op);
10678   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10679   ArrayRef<int> Mask = SVOp->getMask();
10680
10681   // If we have a single input to the zero element, insert that into V1 if we
10682   // can do so cheaply.
10683   int NumElts = VT.getVectorNumElements();
10684   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10685     return M >= NumElts;
10686   });
10687
10688   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10689     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10690                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10691       return Insertion;
10692
10693   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10694   // can check for those subtargets here and avoid much of the subtarget
10695   // querying in the per-vector-type lowering routines. With AVX1 we have
10696   // essentially *zero* ability to manipulate a 256-bit vector with integer
10697   // types. Since we'll use floating point types there eventually, just
10698   // immediately cast everything to a float and operate entirely in that domain.
10699   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10700     int ElementBits = VT.getScalarSizeInBits();
10701     if (ElementBits < 32)
10702       // No floating point type available, decompose into 128-bit vectors.
10703       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10704
10705     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10706                                 VT.getVectorNumElements());
10707     V1 = DAG.getBitcast(FpVT, V1);
10708     V2 = DAG.getBitcast(FpVT, V2);
10709     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10710   }
10711
10712   switch (VT.SimpleTy) {
10713   case MVT::v4f64:
10714     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10715   case MVT::v4i64:
10716     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10717   case MVT::v8f32:
10718     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10719   case MVT::v8i32:
10720     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10721   case MVT::v16i16:
10722     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10723   case MVT::v32i8:
10724     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10725
10726   default:
10727     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10728   }
10729 }
10730
10731 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10732 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10733                                         ArrayRef<int> Mask,
10734                                         SDValue V1, SDValue V2,
10735                                         SelectionDAG &DAG) {
10736   assert(VT.getScalarSizeInBits() == 64 &&
10737          "Unexpected element type size for 128bit shuffle.");
10738
10739   // To handle 256 bit vector requires VLX and most probably
10740   // function lowerV2X128VectorShuffle() is better solution.
10741   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10742
10743   SmallVector<int, 4> WidenedMask;
10744   if (!canWidenShuffleElements(Mask, WidenedMask))
10745     return SDValue();
10746
10747   // Form a 128-bit permutation.
10748   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10749   // bits defined by a vshuf64x2 instruction's immediate control byte.
10750   unsigned PermMask = 0, Imm = 0;
10751   unsigned ControlBitsNum = WidenedMask.size() / 2;
10752
10753   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10754     if (WidenedMask[i] == SM_SentinelZero)
10755       return SDValue();
10756
10757     // Use first element in place of undef mask.
10758     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10759     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10760   }
10761
10762   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10763                      DAG.getConstant(PermMask, DL, MVT::i8));
10764 }
10765
10766 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10767                                            ArrayRef<int> Mask, SDValue V1,
10768                                            SDValue V2, SelectionDAG &DAG) {
10769
10770   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10771
10772   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10773   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10774
10775   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10776   if (isSingleInputShuffleMask(Mask))
10777     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10778
10779   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10780 }
10781
10782 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10783 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10784                                        const X86Subtarget *Subtarget,
10785                                        SelectionDAG &DAG) {
10786   SDLoc DL(Op);
10787   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10788   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10789   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10790   ArrayRef<int> Mask = SVOp->getMask();
10791   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10792
10793   if (SDValue Shuf128 =
10794           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10795     return Shuf128;
10796
10797   if (SDValue Unpck =
10798           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10799     return Unpck;
10800
10801   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10802 }
10803
10804 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10805 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10806                                         const X86Subtarget *Subtarget,
10807                                         SelectionDAG &DAG) {
10808   SDLoc DL(Op);
10809   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10810   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10811   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10812   ArrayRef<int> Mask = SVOp->getMask();
10813   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10814
10815   if (SDValue Unpck =
10816           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10817     return Unpck;
10818
10819   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10820 }
10821
10822 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10823 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10824                                        const X86Subtarget *Subtarget,
10825                                        SelectionDAG &DAG) {
10826   SDLoc DL(Op);
10827   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10828   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10830   ArrayRef<int> Mask = SVOp->getMask();
10831   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10832
10833   if (SDValue Shuf128 =
10834           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10835     return Shuf128;
10836
10837   if (SDValue Unpck =
10838           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10839     return Unpck;
10840
10841   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10842 }
10843
10844 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10845 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10846                                         const X86Subtarget *Subtarget,
10847                                         SelectionDAG &DAG) {
10848   SDLoc DL(Op);
10849   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10850   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10852   ArrayRef<int> Mask = SVOp->getMask();
10853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10854
10855   if (SDValue Unpck =
10856           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10857     return Unpck;
10858
10859   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10860 }
10861
10862 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10863 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10864                                         const X86Subtarget *Subtarget,
10865                                         SelectionDAG &DAG) {
10866   SDLoc DL(Op);
10867   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10868   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10869   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10870   ArrayRef<int> Mask = SVOp->getMask();
10871   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10872   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10873
10874   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10875 }
10876
10877 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10878 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10879                                        const X86Subtarget *Subtarget,
10880                                        SelectionDAG &DAG) {
10881   SDLoc DL(Op);
10882   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10883   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10884   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10885   ArrayRef<int> Mask = SVOp->getMask();
10886   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10887   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10888
10889   // FIXME: Implement direct support for this type!
10890   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10891 }
10892
10893 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10894 ///
10895 /// This routine either breaks down the specific type of a 512-bit x86 vector
10896 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10897 /// together based on the available instructions.
10898 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10899                                         MVT VT, const X86Subtarget *Subtarget,
10900                                         SelectionDAG &DAG) {
10901   SDLoc DL(Op);
10902   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10903   ArrayRef<int> Mask = SVOp->getMask();
10904   assert(Subtarget->hasAVX512() &&
10905          "Cannot lower 512-bit vectors w/ basic ISA!");
10906
10907   // Check for being able to broadcast a single element.
10908   if (SDValue Broadcast =
10909           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10910     return Broadcast;
10911
10912   // Dispatch to each element type for lowering. If we don't have supprot for
10913   // specific element type shuffles at 512 bits, immediately split them and
10914   // lower them. Each lowering routine of a given type is allowed to assume that
10915   // the requisite ISA extensions for that element type are available.
10916   switch (VT.SimpleTy) {
10917   case MVT::v8f64:
10918     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10919   case MVT::v16f32:
10920     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10921   case MVT::v8i64:
10922     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10923   case MVT::v16i32:
10924     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10925   case MVT::v32i16:
10926     if (Subtarget->hasBWI())
10927       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10928     break;
10929   case MVT::v64i8:
10930     if (Subtarget->hasBWI())
10931       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10932     break;
10933
10934   default:
10935     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10936   }
10937
10938   // Otherwise fall back on splitting.
10939   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10940 }
10941
10942 // Lower vXi1 vector shuffles.
10943 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10944 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10945 // vector, shuffle and then truncate it back.
10946 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10947                                       MVT VT, const X86Subtarget *Subtarget,
10948                                       SelectionDAG &DAG) {
10949   SDLoc DL(Op);
10950   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10951   ArrayRef<int> Mask = SVOp->getMask();
10952   assert(Subtarget->hasAVX512() &&
10953          "Cannot lower 512-bit vectors w/o basic ISA!");
10954   MVT ExtVT;
10955   switch (VT.SimpleTy) {
10956   default:
10957     llvm_unreachable("Expected a vector of i1 elements");
10958   case MVT::v2i1:
10959     ExtVT = MVT::v2i64;
10960     break;
10961   case MVT::v4i1:
10962     ExtVT = MVT::v4i32;
10963     break;
10964   case MVT::v8i1:
10965     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10966     break;
10967   case MVT::v16i1:
10968     ExtVT = MVT::v16i32;
10969     break;
10970   case MVT::v32i1:
10971     ExtVT = MVT::v32i16;
10972     break;
10973   case MVT::v64i1:
10974     ExtVT = MVT::v64i8;
10975     break;
10976   }
10977
10978   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10979     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10980   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10981     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10982   else
10983     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10984
10985   if (V2.isUndef())
10986     V2 = DAG.getUNDEF(ExtVT);
10987   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10988     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10989   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10990     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10991   else
10992     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10993   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10994                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10995 }
10996 /// \brief Top-level lowering for x86 vector shuffles.
10997 ///
10998 /// This handles decomposition, canonicalization, and lowering of all x86
10999 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11000 /// above in helper routines. The canonicalization attempts to widen shuffles
11001 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11002 /// s.t. only one of the two inputs needs to be tested, etc.
11003 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11004                                   SelectionDAG &DAG) {
11005   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11006   ArrayRef<int> Mask = SVOp->getMask();
11007   SDValue V1 = Op.getOperand(0);
11008   SDValue V2 = Op.getOperand(1);
11009   MVT VT = Op.getSimpleValueType();
11010   int NumElements = VT.getVectorNumElements();
11011   SDLoc dl(Op);
11012   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11013
11014   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11015          "Can't lower MMX shuffles");
11016
11017   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11018   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11019   if (V1IsUndef && V2IsUndef)
11020     return DAG.getUNDEF(VT);
11021
11022   // When we create a shuffle node we put the UNDEF node to second operand,
11023   // but in some cases the first operand may be transformed to UNDEF.
11024   // In this case we should just commute the node.
11025   if (V1IsUndef)
11026     return DAG.getCommutedVectorShuffle(*SVOp);
11027
11028   // Check for non-undef masks pointing at an undef vector and make the masks
11029   // undef as well. This makes it easier to match the shuffle based solely on
11030   // the mask.
11031   if (V2IsUndef)
11032     for (int M : Mask)
11033       if (M >= NumElements) {
11034         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11035         for (int &M : NewMask)
11036           if (M >= NumElements)
11037             M = -1;
11038         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11039       }
11040
11041   // We actually see shuffles that are entirely re-arrangements of a set of
11042   // zero inputs. This mostly happens while decomposing complex shuffles into
11043   // simple ones. Directly lower these as a buildvector of zeros.
11044   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11045   if (Zeroable.all())
11046     return getZeroVector(VT, Subtarget, DAG, dl);
11047
11048   // Try to collapse shuffles into using a vector type with fewer elements but
11049   // wider element types. We cap this to not form integers or floating point
11050   // elements wider than 64 bits, but it might be interesting to form i128
11051   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11052   SmallVector<int, 16> WidenedMask;
11053   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11054       canWidenShuffleElements(Mask, WidenedMask)) {
11055     MVT NewEltVT = VT.isFloatingPoint()
11056                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11057                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11058     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11059     // Make sure that the new vector type is legal. For example, v2f64 isn't
11060     // legal on SSE1.
11061     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11062       V1 = DAG.getBitcast(NewVT, V1);
11063       V2 = DAG.getBitcast(NewVT, V2);
11064       return DAG.getBitcast(
11065           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11066     }
11067   }
11068
11069   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11070   for (int M : SVOp->getMask())
11071     if (M < 0)
11072       ++NumUndefElements;
11073     else if (M < NumElements)
11074       ++NumV1Elements;
11075     else
11076       ++NumV2Elements;
11077
11078   // Commute the shuffle as needed such that more elements come from V1 than
11079   // V2. This allows us to match the shuffle pattern strictly on how many
11080   // elements come from V1 without handling the symmetric cases.
11081   if (NumV2Elements > NumV1Elements)
11082     return DAG.getCommutedVectorShuffle(*SVOp);
11083
11084   // When the number of V1 and V2 elements are the same, try to minimize the
11085   // number of uses of V2 in the low half of the vector. When that is tied,
11086   // ensure that the sum of indices for V1 is equal to or lower than the sum
11087   // indices for V2. When those are equal, try to ensure that the number of odd
11088   // indices for V1 is lower than the number of odd indices for V2.
11089   if (NumV1Elements == NumV2Elements) {
11090     int LowV1Elements = 0, LowV2Elements = 0;
11091     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11092       if (M >= NumElements)
11093         ++LowV2Elements;
11094       else if (M >= 0)
11095         ++LowV1Elements;
11096     if (LowV2Elements > LowV1Elements) {
11097       return DAG.getCommutedVectorShuffle(*SVOp);
11098     } else if (LowV2Elements == LowV1Elements) {
11099       int SumV1Indices = 0, SumV2Indices = 0;
11100       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11101         if (SVOp->getMask()[i] >= NumElements)
11102           SumV2Indices += i;
11103         else if (SVOp->getMask()[i] >= 0)
11104           SumV1Indices += i;
11105       if (SumV2Indices < SumV1Indices) {
11106         return DAG.getCommutedVectorShuffle(*SVOp);
11107       } else if (SumV2Indices == SumV1Indices) {
11108         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11109         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11110           if (SVOp->getMask()[i] >= NumElements)
11111             NumV2OddIndices += i % 2;
11112           else if (SVOp->getMask()[i] >= 0)
11113             NumV1OddIndices += i % 2;
11114         if (NumV2OddIndices < NumV1OddIndices)
11115           return DAG.getCommutedVectorShuffle(*SVOp);
11116       }
11117     }
11118   }
11119
11120   // For each vector width, delegate to a specialized lowering routine.
11121   if (VT.is128BitVector())
11122     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11123
11124   if (VT.is256BitVector())
11125     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11126
11127   if (VT.is512BitVector())
11128     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11129
11130   if (Is1BitVector)
11131     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11132   llvm_unreachable("Unimplemented!");
11133 }
11134
11135 // This function assumes its argument is a BUILD_VECTOR of constants or
11136 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11137 // true.
11138 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11139                                     unsigned &MaskValue) {
11140   MaskValue = 0;
11141   unsigned NumElems = BuildVector->getNumOperands();
11142
11143   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11144   // We don't handle the >2 lanes case right now.
11145   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11146   if (NumLanes > 2)
11147     return false;
11148
11149   unsigned NumElemsInLane = NumElems / NumLanes;
11150
11151   // Blend for v16i16 should be symmetric for the both lanes.
11152   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11153     SDValue EltCond = BuildVector->getOperand(i);
11154     SDValue SndLaneEltCond =
11155         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11156
11157     int Lane1Cond = -1, Lane2Cond = -1;
11158     if (isa<ConstantSDNode>(EltCond))
11159       Lane1Cond = !isZero(EltCond);
11160     if (isa<ConstantSDNode>(SndLaneEltCond))
11161       Lane2Cond = !isZero(SndLaneEltCond);
11162
11163     unsigned LaneMask = 0;
11164     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11165       // Lane1Cond != 0, means we want the first argument.
11166       // Lane1Cond == 0, means we want the second argument.
11167       // The encoding of this argument is 0 for the first argument, 1
11168       // for the second. Therefore, invert the condition.
11169       LaneMask = !Lane1Cond << i;
11170     else if (Lane1Cond < 0)
11171       LaneMask = !Lane2Cond << i;
11172     else
11173       return false;
11174
11175     MaskValue |= LaneMask;
11176     if (NumLanes == 2)
11177       MaskValue |= LaneMask << NumElemsInLane;
11178   }
11179   return true;
11180 }
11181
11182 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11183 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11184                                            const X86Subtarget *Subtarget,
11185                                            SelectionDAG &DAG) {
11186   SDValue Cond = Op.getOperand(0);
11187   SDValue LHS = Op.getOperand(1);
11188   SDValue RHS = Op.getOperand(2);
11189   SDLoc dl(Op);
11190   MVT VT = Op.getSimpleValueType();
11191
11192   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11193     return SDValue();
11194   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11195
11196   // Only non-legal VSELECTs reach this lowering, convert those into generic
11197   // shuffles and re-use the shuffle lowering path for blends.
11198   SmallVector<int, 32> Mask;
11199   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11200     SDValue CondElt = CondBV->getOperand(i);
11201     Mask.push_back(
11202         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11203   }
11204   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11205 }
11206
11207 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11208   // A vselect where all conditions and data are constants can be optimized into
11209   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11210   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11211       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11212       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11213     return SDValue();
11214
11215   // Try to lower this to a blend-style vector shuffle. This can handle all
11216   // constant condition cases.
11217   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11218     return BlendOp;
11219
11220   // Variable blends are only legal from SSE4.1 onward.
11221   if (!Subtarget->hasSSE41())
11222     return SDValue();
11223
11224   // Only some types will be legal on some subtargets. If we can emit a legal
11225   // VSELECT-matching blend, return Op, and but if we need to expand, return
11226   // a null value.
11227   switch (Op.getSimpleValueType().SimpleTy) {
11228   default:
11229     // Most of the vector types have blends past SSE4.1.
11230     return Op;
11231
11232   case MVT::v32i8:
11233     // The byte blends for AVX vectors were introduced only in AVX2.
11234     if (Subtarget->hasAVX2())
11235       return Op;
11236
11237     return SDValue();
11238
11239   case MVT::v8i16:
11240   case MVT::v16i16:
11241     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11242     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11243       return Op;
11244
11245     // FIXME: We should custom lower this by fixing the condition and using i8
11246     // blends.
11247     return SDValue();
11248   }
11249 }
11250
11251 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11252   MVT VT = Op.getSimpleValueType();
11253   SDLoc dl(Op);
11254
11255   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11256     return SDValue();
11257
11258   if (VT.getSizeInBits() == 8) {
11259     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11260                                   Op.getOperand(0), Op.getOperand(1));
11261     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11262                                   DAG.getValueType(VT));
11263     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11264   }
11265
11266   if (VT.getSizeInBits() == 16) {
11267     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11268     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11269     if (Idx == 0)
11270       return DAG.getNode(
11271           ISD::TRUNCATE, dl, MVT::i16,
11272           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11273                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11274                       Op.getOperand(1)));
11275     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11276                                   Op.getOperand(0), Op.getOperand(1));
11277     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11278                                   DAG.getValueType(VT));
11279     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11280   }
11281
11282   if (VT == MVT::f32) {
11283     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11284     // the result back to FR32 register. It's only worth matching if the
11285     // result has a single use which is a store or a bitcast to i32.  And in
11286     // the case of a store, it's not worth it if the index is a constant 0,
11287     // because a MOVSSmr can be used instead, which is smaller and faster.
11288     if (!Op.hasOneUse())
11289       return SDValue();
11290     SDNode *User = *Op.getNode()->use_begin();
11291     if ((User->getOpcode() != ISD::STORE ||
11292          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11293           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11294         (User->getOpcode() != ISD::BITCAST ||
11295          User->getValueType(0) != MVT::i32))
11296       return SDValue();
11297     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11298                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11299                                   Op.getOperand(1));
11300     return DAG.getBitcast(MVT::f32, Extract);
11301   }
11302
11303   if (VT == MVT::i32 || VT == MVT::i64) {
11304     // ExtractPS/pextrq works with constant index.
11305     if (isa<ConstantSDNode>(Op.getOperand(1)))
11306       return Op;
11307   }
11308   return SDValue();
11309 }
11310
11311 /// Extract one bit from mask vector, like v16i1 or v8i1.
11312 /// AVX-512 feature.
11313 SDValue
11314 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11315   SDValue Vec = Op.getOperand(0);
11316   SDLoc dl(Vec);
11317   MVT VecVT = Vec.getSimpleValueType();
11318   SDValue Idx = Op.getOperand(1);
11319   MVT EltVT = Op.getSimpleValueType();
11320
11321   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11322   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11323          "Unexpected vector type in ExtractBitFromMaskVector");
11324
11325   // variable index can't be handled in mask registers,
11326   // extend vector to VR512
11327   if (!isa<ConstantSDNode>(Idx)) {
11328     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11329     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11330     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11331                               ExtVT.getVectorElementType(), Ext, Idx);
11332     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11333   }
11334
11335   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11336   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11337   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11338     rc = getRegClassFor(MVT::v16i1);
11339   unsigned MaxSift = rc->getSize()*8 - 1;
11340   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11341                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11342   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11343                     DAG.getConstant(MaxSift, dl, MVT::i8));
11344   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11345                        DAG.getIntPtrConstant(0, dl));
11346 }
11347
11348 SDValue
11349 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11350                                            SelectionDAG &DAG) const {
11351   SDLoc dl(Op);
11352   SDValue Vec = Op.getOperand(0);
11353   MVT VecVT = Vec.getSimpleValueType();
11354   SDValue Idx = Op.getOperand(1);
11355
11356   if (Op.getSimpleValueType() == MVT::i1)
11357     return ExtractBitFromMaskVector(Op, DAG);
11358
11359   if (!isa<ConstantSDNode>(Idx)) {
11360     if (VecVT.is512BitVector() ||
11361         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11362          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11363
11364       MVT MaskEltVT =
11365         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11366       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11367                                     MaskEltVT.getSizeInBits());
11368
11369       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11370       auto PtrVT = getPointerTy(DAG.getDataLayout());
11371       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11372                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11373                                  DAG.getConstant(0, dl, PtrVT));
11374       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11375       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11376                          DAG.getConstant(0, dl, PtrVT));
11377     }
11378     return SDValue();
11379   }
11380
11381   // If this is a 256-bit vector result, first extract the 128-bit vector and
11382   // then extract the element from the 128-bit vector.
11383   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11384
11385     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11386     // Get the 128-bit vector.
11387     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11388     MVT EltVT = VecVT.getVectorElementType();
11389
11390     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11391     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11392
11393     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11394     // this can be done with a mask.
11395     IdxVal &= ElemsPerChunk - 1;
11396     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11397                        DAG.getConstant(IdxVal, dl, MVT::i32));
11398   }
11399
11400   assert(VecVT.is128BitVector() && "Unexpected vector length");
11401
11402   if (Subtarget->hasSSE41())
11403     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11404       return Res;
11405
11406   MVT VT = Op.getSimpleValueType();
11407   // TODO: handle v16i8.
11408   if (VT.getSizeInBits() == 16) {
11409     SDValue Vec = Op.getOperand(0);
11410     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11411     if (Idx == 0)
11412       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11413                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11414                                      DAG.getBitcast(MVT::v4i32, Vec),
11415                                      Op.getOperand(1)));
11416     // Transform it so it match pextrw which produces a 32-bit result.
11417     MVT EltVT = MVT::i32;
11418     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11419                                   Op.getOperand(0), Op.getOperand(1));
11420     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11421                                   DAG.getValueType(VT));
11422     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11423   }
11424
11425   if (VT.getSizeInBits() == 32) {
11426     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11427     if (Idx == 0)
11428       return Op;
11429
11430     // SHUFPS the element to the lowest double word, then movss.
11431     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11432     MVT VVT = Op.getOperand(0).getSimpleValueType();
11433     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11434                                        DAG.getUNDEF(VVT), Mask);
11435     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11436                        DAG.getIntPtrConstant(0, dl));
11437   }
11438
11439   if (VT.getSizeInBits() == 64) {
11440     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11441     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11442     //        to match extract_elt for f64.
11443     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11444     if (Idx == 0)
11445       return Op;
11446
11447     // UNPCKHPD the element to the lowest double word, then movsd.
11448     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11449     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11450     int Mask[2] = { 1, -1 };
11451     MVT VVT = Op.getOperand(0).getSimpleValueType();
11452     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11453                                        DAG.getUNDEF(VVT), Mask);
11454     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11455                        DAG.getIntPtrConstant(0, dl));
11456   }
11457
11458   return SDValue();
11459 }
11460
11461 /// Insert one bit to mask vector, like v16i1 or v8i1.
11462 /// AVX-512 feature.
11463 SDValue
11464 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11465   SDLoc dl(Op);
11466   SDValue Vec = Op.getOperand(0);
11467   SDValue Elt = Op.getOperand(1);
11468   SDValue Idx = Op.getOperand(2);
11469   MVT VecVT = Vec.getSimpleValueType();
11470
11471   if (!isa<ConstantSDNode>(Idx)) {
11472     // Non constant index. Extend source and destination,
11473     // insert element and then truncate the result.
11474     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11475     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11476     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11477       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11478       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11479     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11480   }
11481
11482   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11483   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11484   if (IdxVal)
11485     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11486                            DAG.getConstant(IdxVal, dl, MVT::i8));
11487   if (Vec.getOpcode() == ISD::UNDEF)
11488     return EltInVec;
11489   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11490 }
11491
11492 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11493                                                   SelectionDAG &DAG) const {
11494   MVT VT = Op.getSimpleValueType();
11495   MVT EltVT = VT.getVectorElementType();
11496
11497   if (EltVT == MVT::i1)
11498     return InsertBitToMaskVector(Op, DAG);
11499
11500   SDLoc dl(Op);
11501   SDValue N0 = Op.getOperand(0);
11502   SDValue N1 = Op.getOperand(1);
11503   SDValue N2 = Op.getOperand(2);
11504   if (!isa<ConstantSDNode>(N2))
11505     return SDValue();
11506   auto *N2C = cast<ConstantSDNode>(N2);
11507   unsigned IdxVal = N2C->getZExtValue();
11508
11509   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11510   // into that, and then insert the subvector back into the result.
11511   if (VT.is256BitVector() || VT.is512BitVector()) {
11512     // With a 256-bit vector, we can insert into the zero element efficiently
11513     // using a blend if we have AVX or AVX2 and the right data type.
11514     if (VT.is256BitVector() && IdxVal == 0) {
11515       // TODO: It is worthwhile to cast integer to floating point and back
11516       // and incur a domain crossing penalty if that's what we'll end up
11517       // doing anyway after extracting to a 128-bit vector.
11518       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11519           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11520         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11521         N2 = DAG.getIntPtrConstant(1, dl);
11522         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11523       }
11524     }
11525
11526     // Get the desired 128-bit vector chunk.
11527     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11528
11529     // Insert the element into the desired chunk.
11530     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11531     assert(isPowerOf2_32(NumEltsIn128));
11532     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11533     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11534
11535     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11536                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11537
11538     // Insert the changed part back into the bigger vector
11539     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11540   }
11541   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11542
11543   if (Subtarget->hasSSE41()) {
11544     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11545       unsigned Opc;
11546       if (VT == MVT::v8i16) {
11547         Opc = X86ISD::PINSRW;
11548       } else {
11549         assert(VT == MVT::v16i8);
11550         Opc = X86ISD::PINSRB;
11551       }
11552
11553       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11554       // argument.
11555       if (N1.getValueType() != MVT::i32)
11556         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11557       if (N2.getValueType() != MVT::i32)
11558         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11559       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11560     }
11561
11562     if (EltVT == MVT::f32) {
11563       // Bits [7:6] of the constant are the source select. This will always be
11564       //   zero here. The DAG Combiner may combine an extract_elt index into
11565       //   these bits. For example (insert (extract, 3), 2) could be matched by
11566       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11567       // Bits [5:4] of the constant are the destination select. This is the
11568       //   value of the incoming immediate.
11569       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11570       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11571
11572       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11573       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11574         // If this is an insertion of 32-bits into the low 32-bits of
11575         // a vector, we prefer to generate a blend with immediate rather
11576         // than an insertps. Blends are simpler operations in hardware and so
11577         // will always have equal or better performance than insertps.
11578         // But if optimizing for size and there's a load folding opportunity,
11579         // generate insertps because blendps does not have a 32-bit memory
11580         // operand form.
11581         N2 = DAG.getIntPtrConstant(1, dl);
11582         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11583         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11584       }
11585       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11586       // Create this as a scalar to vector..
11587       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11588       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11589     }
11590
11591     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11592       // PINSR* works with constant index.
11593       return Op;
11594     }
11595   }
11596
11597   if (EltVT == MVT::i8)
11598     return SDValue();
11599
11600   if (EltVT.getSizeInBits() == 16) {
11601     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11602     // as its second argument.
11603     if (N1.getValueType() != MVT::i32)
11604       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11605     if (N2.getValueType() != MVT::i32)
11606       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11607     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11608   }
11609   return SDValue();
11610 }
11611
11612 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11613   SDLoc dl(Op);
11614   MVT OpVT = Op.getSimpleValueType();
11615
11616   // If this is a 256-bit vector result, first insert into a 128-bit
11617   // vector and then insert into the 256-bit vector.
11618   if (!OpVT.is128BitVector()) {
11619     // Insert into a 128-bit vector.
11620     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11621     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11622                                  OpVT.getVectorNumElements() / SizeFactor);
11623
11624     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11625
11626     // Insert the 128-bit vector.
11627     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11628   }
11629
11630   if (OpVT == MVT::v1i64 &&
11631       Op.getOperand(0).getValueType() == MVT::i64)
11632     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11633
11634   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11635   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11636   return DAG.getBitcast(
11637       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11638 }
11639
11640 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11641 // a simple subregister reference or explicit instructions to grab
11642 // upper bits of a vector.
11643 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11644                                       SelectionDAG &DAG) {
11645   SDLoc dl(Op);
11646   SDValue In =  Op.getOperand(0);
11647   SDValue Idx = Op.getOperand(1);
11648   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11649   MVT ResVT   = Op.getSimpleValueType();
11650   MVT InVT    = In.getSimpleValueType();
11651
11652   if (Subtarget->hasFp256()) {
11653     if (ResVT.is128BitVector() &&
11654         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11655         isa<ConstantSDNode>(Idx)) {
11656       return Extract128BitVector(In, IdxVal, DAG, dl);
11657     }
11658     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11659         isa<ConstantSDNode>(Idx)) {
11660       return Extract256BitVector(In, IdxVal, DAG, dl);
11661     }
11662   }
11663   return SDValue();
11664 }
11665
11666 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11667 // simple superregister reference or explicit instructions to insert
11668 // the upper bits of a vector.
11669 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11670                                      SelectionDAG &DAG) {
11671   if (!Subtarget->hasAVX())
11672     return SDValue();
11673
11674   SDLoc dl(Op);
11675   SDValue Vec = Op.getOperand(0);
11676   SDValue SubVec = Op.getOperand(1);
11677   SDValue Idx = Op.getOperand(2);
11678
11679   if (!isa<ConstantSDNode>(Idx))
11680     return SDValue();
11681
11682   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11683   MVT OpVT = Op.getSimpleValueType();
11684   MVT SubVecVT = SubVec.getSimpleValueType();
11685
11686   // Fold two 16-byte subvector loads into one 32-byte load:
11687   // (insert_subvector (insert_subvector undef, (load addr), 0),
11688   //                   (load addr + 16), Elts/2)
11689   // --> load32 addr
11690   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11691       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11692       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11693     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11694     if (Idx2 && Idx2->getZExtValue() == 0) {
11695       SDValue SubVec2 = Vec.getOperand(1);
11696       // If needed, look through a bitcast to get to the load.
11697       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11698         SubVec2 = SubVec2.getOperand(0);
11699
11700       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11701         bool Fast;
11702         unsigned Alignment = FirstLd->getAlignment();
11703         unsigned AS = FirstLd->getAddressSpace();
11704         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11705         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11706                                     OpVT, AS, Alignment, &Fast) && Fast) {
11707           SDValue Ops[] = { SubVec2, SubVec };
11708           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11709             return Ld;
11710         }
11711       }
11712     }
11713   }
11714
11715   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11716       SubVecVT.is128BitVector())
11717     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11718
11719   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11720     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11721
11722   if (OpVT.getVectorElementType() == MVT::i1) {
11723     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11724       return Op;
11725     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11726     SDValue Undef = DAG.getUNDEF(OpVT);
11727     unsigned NumElems = OpVT.getVectorNumElements();
11728     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11729
11730     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11731       // Zero upper bits of the Vec
11732       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11733       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11734
11735       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11736                                  SubVec, ZeroIdx);
11737       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11738       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11739     }
11740     if (IdxVal == 0) {
11741       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11742                                  SubVec, ZeroIdx);
11743       // Zero upper bits of the Vec2
11744       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11745       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11746       // Zero lower bits of the Vec
11747       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11748       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11749       // Merge them together
11750       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11751     }
11752   }
11753   return SDValue();
11754 }
11755
11756 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11757 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11758 // one of the above mentioned nodes. It has to be wrapped because otherwise
11759 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11760 // be used to form addressing mode. These wrapped nodes will be selected
11761 // into MOV32ri.
11762 SDValue
11763 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11764   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11765
11766   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11767   // global base reg.
11768   unsigned char OpFlag = 0;
11769   unsigned WrapperKind = X86ISD::Wrapper;
11770   CodeModel::Model M = DAG.getTarget().getCodeModel();
11771
11772   if (Subtarget->isPICStyleRIPRel() &&
11773       (M == CodeModel::Small || M == CodeModel::Kernel))
11774     WrapperKind = X86ISD::WrapperRIP;
11775   else if (Subtarget->isPICStyleGOT())
11776     OpFlag = X86II::MO_GOTOFF;
11777   else if (Subtarget->isPICStyleStubPIC())
11778     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11779
11780   auto PtrVT = getPointerTy(DAG.getDataLayout());
11781   SDValue Result = DAG.getTargetConstantPool(
11782       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11783   SDLoc DL(CP);
11784   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11785   // With PIC, the address is actually $g + Offset.
11786   if (OpFlag) {
11787     Result =
11788         DAG.getNode(ISD::ADD, DL, PtrVT,
11789                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11790   }
11791
11792   return Result;
11793 }
11794
11795 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11796   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11797
11798   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11799   // global base reg.
11800   unsigned char OpFlag = 0;
11801   unsigned WrapperKind = X86ISD::Wrapper;
11802   CodeModel::Model M = DAG.getTarget().getCodeModel();
11803
11804   if (Subtarget->isPICStyleRIPRel() &&
11805       (M == CodeModel::Small || M == CodeModel::Kernel))
11806     WrapperKind = X86ISD::WrapperRIP;
11807   else if (Subtarget->isPICStyleGOT())
11808     OpFlag = X86II::MO_GOTOFF;
11809   else if (Subtarget->isPICStyleStubPIC())
11810     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11811
11812   auto PtrVT = getPointerTy(DAG.getDataLayout());
11813   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11814   SDLoc DL(JT);
11815   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11816
11817   // With PIC, the address is actually $g + Offset.
11818   if (OpFlag)
11819     Result =
11820         DAG.getNode(ISD::ADD, DL, PtrVT,
11821                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11822
11823   return Result;
11824 }
11825
11826 SDValue
11827 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11828   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11829
11830   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11831   // global base reg.
11832   unsigned char OpFlag = 0;
11833   unsigned WrapperKind = X86ISD::Wrapper;
11834   CodeModel::Model M = DAG.getTarget().getCodeModel();
11835
11836   if (Subtarget->isPICStyleRIPRel() &&
11837       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11838     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11839       OpFlag = X86II::MO_GOTPCREL;
11840     WrapperKind = X86ISD::WrapperRIP;
11841   } else if (Subtarget->isPICStyleGOT()) {
11842     OpFlag = X86II::MO_GOT;
11843   } else if (Subtarget->isPICStyleStubPIC()) {
11844     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11845   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11846     OpFlag = X86II::MO_DARWIN_NONLAZY;
11847   }
11848
11849   auto PtrVT = getPointerTy(DAG.getDataLayout());
11850   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11851
11852   SDLoc DL(Op);
11853   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11854
11855   // With PIC, the address is actually $g + Offset.
11856   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11857       !Subtarget->is64Bit()) {
11858     Result =
11859         DAG.getNode(ISD::ADD, DL, PtrVT,
11860                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11861   }
11862
11863   // For symbols that require a load from a stub to get the address, emit the
11864   // load.
11865   if (isGlobalStubReference(OpFlag))
11866     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11867                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11868                          false, false, false, 0);
11869
11870   return Result;
11871 }
11872
11873 SDValue
11874 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11875   // Create the TargetBlockAddressAddress node.
11876   unsigned char OpFlags =
11877     Subtarget->ClassifyBlockAddressReference();
11878   CodeModel::Model M = DAG.getTarget().getCodeModel();
11879   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11880   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11881   SDLoc dl(Op);
11882   auto PtrVT = getPointerTy(DAG.getDataLayout());
11883   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11884
11885   if (Subtarget->isPICStyleRIPRel() &&
11886       (M == CodeModel::Small || M == CodeModel::Kernel))
11887     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11888   else
11889     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11890
11891   // With PIC, the address is actually $g + Offset.
11892   if (isGlobalRelativeToPICBase(OpFlags)) {
11893     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11894                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11895   }
11896
11897   return Result;
11898 }
11899
11900 SDValue
11901 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11902                                       int64_t Offset, SelectionDAG &DAG) const {
11903   // Create the TargetGlobalAddress node, folding in the constant
11904   // offset if it is legal.
11905   unsigned char OpFlags =
11906       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11907   CodeModel::Model M = DAG.getTarget().getCodeModel();
11908   auto PtrVT = getPointerTy(DAG.getDataLayout());
11909   SDValue Result;
11910   if (OpFlags == X86II::MO_NO_FLAG &&
11911       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11912     // A direct static reference to a global.
11913     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11914     Offset = 0;
11915   } else {
11916     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11917   }
11918
11919   if (Subtarget->isPICStyleRIPRel() &&
11920       (M == CodeModel::Small || M == CodeModel::Kernel))
11921     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11922   else
11923     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11924
11925   // With PIC, the address is actually $g + Offset.
11926   if (isGlobalRelativeToPICBase(OpFlags)) {
11927     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11928                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11929   }
11930
11931   // For globals that require a load from a stub to get the address, emit the
11932   // load.
11933   if (isGlobalStubReference(OpFlags))
11934     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11935                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11936                          false, false, false, 0);
11937
11938   // If there was a non-zero offset that we didn't fold, create an explicit
11939   // addition for it.
11940   if (Offset != 0)
11941     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11942                          DAG.getConstant(Offset, dl, PtrVT));
11943
11944   return Result;
11945 }
11946
11947 SDValue
11948 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11949   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11950   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11951   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11952 }
11953
11954 static SDValue
11955 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11956            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11957            unsigned char OperandFlags, bool LocalDynamic = false) {
11958   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11959   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11960   SDLoc dl(GA);
11961   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11962                                            GA->getValueType(0),
11963                                            GA->getOffset(),
11964                                            OperandFlags);
11965
11966   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11967                                            : X86ISD::TLSADDR;
11968
11969   if (InFlag) {
11970     SDValue Ops[] = { Chain,  TGA, *InFlag };
11971     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11972   } else {
11973     SDValue Ops[]  = { Chain, TGA };
11974     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11975   }
11976
11977   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11978   MFI->setAdjustsStack(true);
11979   MFI->setHasCalls(true);
11980
11981   SDValue Flag = Chain.getValue(1);
11982   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11983 }
11984
11985 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11986 static SDValue
11987 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11988                                 const EVT PtrVT) {
11989   SDValue InFlag;
11990   SDLoc dl(GA);  // ? function entry point might be better
11991   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11992                                    DAG.getNode(X86ISD::GlobalBaseReg,
11993                                                SDLoc(), PtrVT), InFlag);
11994   InFlag = Chain.getValue(1);
11995
11996   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11997 }
11998
11999 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12000 static SDValue
12001 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12002                                 const EVT PtrVT) {
12003   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12004                     X86::RAX, X86II::MO_TLSGD);
12005 }
12006
12007 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12008                                            SelectionDAG &DAG,
12009                                            const EVT PtrVT,
12010                                            bool is64Bit) {
12011   SDLoc dl(GA);
12012
12013   // Get the start address of the TLS block for this module.
12014   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12015       .getInfo<X86MachineFunctionInfo>();
12016   MFI->incNumLocalDynamicTLSAccesses();
12017
12018   SDValue Base;
12019   if (is64Bit) {
12020     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12021                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12022   } else {
12023     SDValue InFlag;
12024     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12025         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12026     InFlag = Chain.getValue(1);
12027     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12028                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12029   }
12030
12031   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12032   // of Base.
12033
12034   // Build x@dtpoff.
12035   unsigned char OperandFlags = X86II::MO_DTPOFF;
12036   unsigned WrapperKind = X86ISD::Wrapper;
12037   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12038                                            GA->getValueType(0),
12039                                            GA->getOffset(), OperandFlags);
12040   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12041
12042   // Add x@dtpoff with the base.
12043   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12044 }
12045
12046 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12047 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12048                                    const EVT PtrVT, TLSModel::Model model,
12049                                    bool is64Bit, bool isPIC) {
12050   SDLoc dl(GA);
12051
12052   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12053   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12054                                                          is64Bit ? 257 : 256));
12055
12056   SDValue ThreadPointer =
12057       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12058                   MachinePointerInfo(Ptr), false, false, false, 0);
12059
12060   unsigned char OperandFlags = 0;
12061   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12062   // initialexec.
12063   unsigned WrapperKind = X86ISD::Wrapper;
12064   if (model == TLSModel::LocalExec) {
12065     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12066   } else if (model == TLSModel::InitialExec) {
12067     if (is64Bit) {
12068       OperandFlags = X86II::MO_GOTTPOFF;
12069       WrapperKind = X86ISD::WrapperRIP;
12070     } else {
12071       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12072     }
12073   } else {
12074     llvm_unreachable("Unexpected model");
12075   }
12076
12077   // emit "addl x@ntpoff,%eax" (local exec)
12078   // or "addl x@indntpoff,%eax" (initial exec)
12079   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12080   SDValue TGA =
12081       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12082                                  GA->getOffset(), OperandFlags);
12083   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12084
12085   if (model == TLSModel::InitialExec) {
12086     if (isPIC && !is64Bit) {
12087       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12088                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12089                            Offset);
12090     }
12091
12092     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12093                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12094                          false, false, false, 0);
12095   }
12096
12097   // The address of the thread local variable is the add of the thread
12098   // pointer with the offset of the variable.
12099   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12100 }
12101
12102 SDValue
12103 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12104
12105   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12106   const GlobalValue *GV = GA->getGlobal();
12107   auto PtrVT = getPointerTy(DAG.getDataLayout());
12108
12109   if (Subtarget->isTargetELF()) {
12110     if (DAG.getTarget().Options.EmulatedTLS)
12111       return LowerToTLSEmulatedModel(GA, DAG);
12112     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12113     switch (model) {
12114       case TLSModel::GeneralDynamic:
12115         if (Subtarget->is64Bit())
12116           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12117         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12118       case TLSModel::LocalDynamic:
12119         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12120                                            Subtarget->is64Bit());
12121       case TLSModel::InitialExec:
12122       case TLSModel::LocalExec:
12123         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12124                                    DAG.getTarget().getRelocationModel() ==
12125                                        Reloc::PIC_);
12126     }
12127     llvm_unreachable("Unknown TLS model.");
12128   }
12129
12130   if (Subtarget->isTargetDarwin()) {
12131     // Darwin only has one model of TLS.  Lower to that.
12132     unsigned char OpFlag = 0;
12133     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12134                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12135
12136     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12137     // global base reg.
12138     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12139                  !Subtarget->is64Bit();
12140     if (PIC32)
12141       OpFlag = X86II::MO_TLVP_PIC_BASE;
12142     else
12143       OpFlag = X86II::MO_TLVP;
12144     SDLoc DL(Op);
12145     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12146                                                 GA->getValueType(0),
12147                                                 GA->getOffset(), OpFlag);
12148     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12149
12150     // With PIC32, the address is actually $g + Offset.
12151     if (PIC32)
12152       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12153                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12154                            Offset);
12155
12156     // Lowering the machine isd will make sure everything is in the right
12157     // location.
12158     SDValue Chain = DAG.getEntryNode();
12159     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12160     SDValue Args[] = { Chain, Offset };
12161     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12162
12163     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12164     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12165     MFI->setAdjustsStack(true);
12166
12167     // And our return value (tls address) is in the standard call return value
12168     // location.
12169     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12170     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12171   }
12172
12173   if (Subtarget->isTargetKnownWindowsMSVC() ||
12174       Subtarget->isTargetWindowsGNU()) {
12175     // Just use the implicit TLS architecture
12176     // Need to generate someting similar to:
12177     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12178     //                                  ; from TEB
12179     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12180     //   mov     rcx, qword [rdx+rcx*8]
12181     //   mov     eax, .tls$:tlsvar
12182     //   [rax+rcx] contains the address
12183     // Windows 64bit: gs:0x58
12184     // Windows 32bit: fs:__tls_array
12185
12186     SDLoc dl(GA);
12187     SDValue Chain = DAG.getEntryNode();
12188
12189     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12190     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12191     // use its literal value of 0x2C.
12192     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12193                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12194                                                              256)
12195                                         : Type::getInt32PtrTy(*DAG.getContext(),
12196                                                               257));
12197
12198     SDValue TlsArray = Subtarget->is64Bit()
12199                            ? DAG.getIntPtrConstant(0x58, dl)
12200                            : (Subtarget->isTargetWindowsGNU()
12201                                   ? DAG.getIntPtrConstant(0x2C, dl)
12202                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12203
12204     SDValue ThreadPointer =
12205         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12206                     false, false, 0);
12207
12208     SDValue res;
12209     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12210       res = ThreadPointer;
12211     } else {
12212       // Load the _tls_index variable
12213       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12214       if (Subtarget->is64Bit())
12215         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12216                              MachinePointerInfo(), MVT::i32, false, false,
12217                              false, 0);
12218       else
12219         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12220                           false, false, 0);
12221
12222       auto &DL = DAG.getDataLayout();
12223       SDValue Scale =
12224           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12225       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12226
12227       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12228     }
12229
12230     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12231                       false, 0);
12232
12233     // Get the offset of start of .tls section
12234     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12235                                              GA->getValueType(0),
12236                                              GA->getOffset(), X86II::MO_SECREL);
12237     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12238
12239     // The address of the thread local variable is the add of the thread
12240     // pointer with the offset of the variable.
12241     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12242   }
12243
12244   llvm_unreachable("TLS not implemented for this target.");
12245 }
12246
12247 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12248 /// and take a 2 x i32 value to shift plus a shift amount.
12249 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12250   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12251   MVT VT = Op.getSimpleValueType();
12252   unsigned VTBits = VT.getSizeInBits();
12253   SDLoc dl(Op);
12254   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12255   SDValue ShOpLo = Op.getOperand(0);
12256   SDValue ShOpHi = Op.getOperand(1);
12257   SDValue ShAmt  = Op.getOperand(2);
12258   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12259   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12260   // during isel.
12261   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12262                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12263   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12264                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12265                        : DAG.getConstant(0, dl, VT);
12266
12267   SDValue Tmp2, Tmp3;
12268   if (Op.getOpcode() == ISD::SHL_PARTS) {
12269     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12270     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12271   } else {
12272     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12273     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12274   }
12275
12276   // If the shift amount is larger or equal than the width of a part we can't
12277   // rely on the results of shld/shrd. Insert a test and select the appropriate
12278   // values for large shift amounts.
12279   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12280                                 DAG.getConstant(VTBits, dl, MVT::i8));
12281   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12282                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12283
12284   SDValue Hi, Lo;
12285   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12286   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12287   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12288
12289   if (Op.getOpcode() == ISD::SHL_PARTS) {
12290     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12291     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12292   } else {
12293     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12294     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12295   }
12296
12297   SDValue Ops[2] = { Lo, Hi };
12298   return DAG.getMergeValues(Ops, dl);
12299 }
12300
12301 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12302                                            SelectionDAG &DAG) const {
12303   SDValue Src = Op.getOperand(0);
12304   MVT SrcVT = Src.getSimpleValueType();
12305   MVT VT = Op.getSimpleValueType();
12306   SDLoc dl(Op);
12307
12308   if (SrcVT.isVector()) {
12309     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12310       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12311                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12312                          DAG.getUNDEF(SrcVT)));
12313     }
12314     if (SrcVT.getVectorElementType() == MVT::i1) {
12315       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12316       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12317                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12318     }
12319     return SDValue();
12320   }
12321
12322   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12323          "Unknown SINT_TO_FP to lower!");
12324
12325   // These are really Legal; return the operand so the caller accepts it as
12326   // Legal.
12327   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12328     return Op;
12329   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12330       Subtarget->is64Bit()) {
12331     return Op;
12332   }
12333
12334   unsigned Size = SrcVT.getSizeInBits()/8;
12335   MachineFunction &MF = DAG.getMachineFunction();
12336   auto PtrVT = getPointerTy(MF.getDataLayout());
12337   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12338   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12339   SDValue Chain = DAG.getStore(
12340       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12341       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12342       false, 0);
12343   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12344 }
12345
12346 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12347                                      SDValue StackSlot,
12348                                      SelectionDAG &DAG) const {
12349   // Build the FILD
12350   SDLoc DL(Op);
12351   SDVTList Tys;
12352   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12353   if (useSSE)
12354     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12355   else
12356     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12357
12358   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12359
12360   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12361   MachineMemOperand *MMO;
12362   if (FI) {
12363     int SSFI = FI->getIndex();
12364     MMO = DAG.getMachineFunction().getMachineMemOperand(
12365         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12366         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12367   } else {
12368     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12369     StackSlot = StackSlot.getOperand(1);
12370   }
12371   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12372   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12373                                            X86ISD::FILD, DL,
12374                                            Tys, Ops, SrcVT, MMO);
12375
12376   if (useSSE) {
12377     Chain = Result.getValue(1);
12378     SDValue InFlag = Result.getValue(2);
12379
12380     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12381     // shouldn't be necessary except that RFP cannot be live across
12382     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12383     MachineFunction &MF = DAG.getMachineFunction();
12384     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12385     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12386     auto PtrVT = getPointerTy(MF.getDataLayout());
12387     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12388     Tys = DAG.getVTList(MVT::Other);
12389     SDValue Ops[] = {
12390       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12391     };
12392     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12393         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12394         MachineMemOperand::MOStore, SSFISize, SSFISize);
12395
12396     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12397                                     Ops, Op.getValueType(), MMO);
12398     Result = DAG.getLoad(
12399         Op.getValueType(), DL, Chain, StackSlot,
12400         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12401         false, false, false, 0);
12402   }
12403
12404   return Result;
12405 }
12406
12407 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12408 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12409                                                SelectionDAG &DAG) const {
12410   // This algorithm is not obvious. Here it is what we're trying to output:
12411   /*
12412      movq       %rax,  %xmm0
12413      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12414      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12415      #ifdef __SSE3__
12416        haddpd   %xmm0, %xmm0
12417      #else
12418        pshufd   $0x4e, %xmm0, %xmm1
12419        addpd    %xmm1, %xmm0
12420      #endif
12421   */
12422
12423   SDLoc dl(Op);
12424   LLVMContext *Context = DAG.getContext();
12425
12426   // Build some magic constants.
12427   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12428   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12429   auto PtrVT = getPointerTy(DAG.getDataLayout());
12430   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12431
12432   SmallVector<Constant*,2> CV1;
12433   CV1.push_back(
12434     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12435                                       APInt(64, 0x4330000000000000ULL))));
12436   CV1.push_back(
12437     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12438                                       APInt(64, 0x4530000000000000ULL))));
12439   Constant *C1 = ConstantVector::get(CV1);
12440   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12441
12442   // Load the 64-bit value into an XMM register.
12443   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12444                             Op.getOperand(0));
12445   SDValue CLod0 =
12446       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12447                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12448                   false, false, false, 16);
12449   SDValue Unpck1 =
12450       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12451
12452   SDValue CLod1 =
12453       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12454                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12455                   false, false, false, 16);
12456   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12457   // TODO: Are there any fast-math-flags to propagate here?
12458   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12459   SDValue Result;
12460
12461   if (Subtarget->hasSSE3()) {
12462     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12463     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12464   } else {
12465     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12466     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12467                                            S2F, 0x4E, DAG);
12468     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12469                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12470   }
12471
12472   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12473                      DAG.getIntPtrConstant(0, dl));
12474 }
12475
12476 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12477 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12478                                                SelectionDAG &DAG) const {
12479   SDLoc dl(Op);
12480   // FP constant to bias correct the final result.
12481   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12482                                    MVT::f64);
12483
12484   // Load the 32-bit value into an XMM register.
12485   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12486                              Op.getOperand(0));
12487
12488   // Zero out the upper parts of the register.
12489   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12490
12491   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12492                      DAG.getBitcast(MVT::v2f64, Load),
12493                      DAG.getIntPtrConstant(0, dl));
12494
12495   // Or the load with the bias.
12496   SDValue Or = DAG.getNode(
12497       ISD::OR, dl, MVT::v2i64,
12498       DAG.getBitcast(MVT::v2i64,
12499                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12500       DAG.getBitcast(MVT::v2i64,
12501                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12502   Or =
12503       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12504                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12505
12506   // Subtract the bias.
12507   // TODO: Are there any fast-math-flags to propagate here?
12508   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12509
12510   // Handle final rounding.
12511   MVT DestVT = Op.getSimpleValueType();
12512
12513   if (DestVT.bitsLT(MVT::f64))
12514     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12515                        DAG.getIntPtrConstant(0, dl));
12516   if (DestVT.bitsGT(MVT::f64))
12517     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12518
12519   // Handle final rounding.
12520   return Sub;
12521 }
12522
12523 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12524                                      const X86Subtarget &Subtarget) {
12525   // The algorithm is the following:
12526   // #ifdef __SSE4_1__
12527   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12528   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12529   //                                 (uint4) 0x53000000, 0xaa);
12530   // #else
12531   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12532   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12533   // #endif
12534   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12535   //     return (float4) lo + fhi;
12536
12537   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12538   // reassociate the two FADDs, and if we do that, the algorithm fails
12539   // spectacularly (PR24512).
12540   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12541   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12542   // there's also the MachineCombiner reassociations happening on Machine IR.
12543   if (DAG.getTarget().Options.UnsafeFPMath)
12544     return SDValue();
12545
12546   SDLoc DL(Op);
12547   SDValue V = Op->getOperand(0);
12548   MVT VecIntVT = V.getSimpleValueType();
12549   bool Is128 = VecIntVT == MVT::v4i32;
12550   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12551   // If we convert to something else than the supported type, e.g., to v4f64,
12552   // abort early.
12553   if (VecFloatVT != Op->getSimpleValueType(0))
12554     return SDValue();
12555
12556   unsigned NumElts = VecIntVT.getVectorNumElements();
12557   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12558          "Unsupported custom type");
12559   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12560
12561   // In the #idef/#else code, we have in common:
12562   // - The vector of constants:
12563   // -- 0x4b000000
12564   // -- 0x53000000
12565   // - A shift:
12566   // -- v >> 16
12567
12568   // Create the splat vector for 0x4b000000.
12569   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12570   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12571                            CstLow, CstLow, CstLow, CstLow};
12572   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12573                                   makeArrayRef(&CstLowArray[0], NumElts));
12574   // Create the splat vector for 0x53000000.
12575   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12576   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12577                             CstHigh, CstHigh, CstHigh, CstHigh};
12578   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12579                                    makeArrayRef(&CstHighArray[0], NumElts));
12580
12581   // Create the right shift.
12582   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12583   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12584                              CstShift, CstShift, CstShift, CstShift};
12585   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12586                                     makeArrayRef(&CstShiftArray[0], NumElts));
12587   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12588
12589   SDValue Low, High;
12590   if (Subtarget.hasSSE41()) {
12591     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12592     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12593     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12594     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12595     // Low will be bitcasted right away, so do not bother bitcasting back to its
12596     // original type.
12597     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12598                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12599     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12600     //                                 (uint4) 0x53000000, 0xaa);
12601     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12602     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12603     // High will be bitcasted right away, so do not bother bitcasting back to
12604     // its original type.
12605     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12606                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12607   } else {
12608     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12609     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12610                                      CstMask, CstMask, CstMask);
12611     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12612     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12613     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12614
12615     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12616     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12617   }
12618
12619   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12620   SDValue CstFAdd = DAG.getConstantFP(
12621       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12622   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12623                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12624   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12625                                    makeArrayRef(&CstFAddArray[0], NumElts));
12626
12627   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12628   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12629   // TODO: Are there any fast-math-flags to propagate here?
12630   SDValue FHigh =
12631       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12632   //     return (float4) lo + fhi;
12633   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12634   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12635 }
12636
12637 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12638                                                SelectionDAG &DAG) const {
12639   SDValue N0 = Op.getOperand(0);
12640   MVT SVT = N0.getSimpleValueType();
12641   SDLoc dl(Op);
12642
12643   switch (SVT.SimpleTy) {
12644   default:
12645     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12646   case MVT::v4i8:
12647   case MVT::v4i16:
12648   case MVT::v8i8:
12649   case MVT::v8i16: {
12650     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12651     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12652                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12653   }
12654   case MVT::v4i32:
12655   case MVT::v8i32:
12656     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12657   case MVT::v16i8:
12658   case MVT::v16i16:
12659     assert(Subtarget->hasAVX512());
12660     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12661                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12662   }
12663 }
12664
12665 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12666                                            SelectionDAG &DAG) const {
12667   SDValue N0 = Op.getOperand(0);
12668   SDLoc dl(Op);
12669   auto PtrVT = getPointerTy(DAG.getDataLayout());
12670
12671   if (Op.getSimpleValueType().isVector())
12672     return lowerUINT_TO_FP_vec(Op, DAG);
12673
12674   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12675   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12676   // the optimization here.
12677   if (DAG.SignBitIsZero(N0))
12678     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12679
12680   MVT SrcVT = N0.getSimpleValueType();
12681   MVT DstVT = Op.getSimpleValueType();
12682
12683   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12684       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12685     // Conversions from unsigned i32 to f32/f64 are legal,
12686     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12687     return Op;
12688   }
12689
12690   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12691     return LowerUINT_TO_FP_i64(Op, DAG);
12692   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12693     return LowerUINT_TO_FP_i32(Op, DAG);
12694   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12695     return SDValue();
12696
12697   // Make a 64-bit buffer, and use it to build an FILD.
12698   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12699   if (SrcVT == MVT::i32) {
12700     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12701     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12702     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12703                                   StackSlot, MachinePointerInfo(),
12704                                   false, false, 0);
12705     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12706                                   OffsetSlot, MachinePointerInfo(),
12707                                   false, false, 0);
12708     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12709     return Fild;
12710   }
12711
12712   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12713   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12714                                StackSlot, MachinePointerInfo(),
12715                                false, false, 0);
12716   // For i64 source, we need to add the appropriate power of 2 if the input
12717   // was negative.  This is the same as the optimization in
12718   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12719   // we must be careful to do the computation in x87 extended precision, not
12720   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12721   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12722   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12723       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12724       MachineMemOperand::MOLoad, 8, 8);
12725
12726   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12727   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12728   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12729                                          MVT::i64, MMO);
12730
12731   APInt FF(32, 0x5F800000ULL);
12732
12733   // Check whether the sign bit is set.
12734   SDValue SignSet = DAG.getSetCC(
12735       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12736       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12737
12738   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12739   SDValue FudgePtr = DAG.getConstantPool(
12740       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12741
12742   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12743   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12744   SDValue Four = DAG.getIntPtrConstant(4, dl);
12745   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12746                                Zero, Four);
12747   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12748
12749   // Load the value out, extending it from f32 to f80.
12750   // FIXME: Avoid the extend by constructing the right constant pool?
12751   SDValue Fudge = DAG.getExtLoad(
12752       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12753       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12754       false, false, false, 4);
12755   // Extend everything to 80 bits to force it to be done on x87.
12756   // TODO: Are there any fast-math-flags to propagate here?
12757   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12758   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12759                      DAG.getIntPtrConstant(0, dl));
12760 }
12761
12762 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12763 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12764 // just return an <SDValue(), SDValue()> pair.
12765 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12766 // to i16, i32 or i64, and we lower it to a legal sequence.
12767 // If lowered to the final integer result we return a <result, SDValue()> pair.
12768 // Otherwise we lower it to a sequence ending with a FIST, return a
12769 // <FIST, StackSlot> pair, and the caller is responsible for loading
12770 // the final integer result from StackSlot.
12771 std::pair<SDValue,SDValue>
12772 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12773                                    bool IsSigned, bool IsReplace) const {
12774   SDLoc DL(Op);
12775
12776   EVT DstTy = Op.getValueType();
12777   EVT TheVT = Op.getOperand(0).getValueType();
12778   auto PtrVT = getPointerTy(DAG.getDataLayout());
12779
12780   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12781     // f16 must be promoted before using the lowering in this routine.
12782     // fp128 does not use this lowering.
12783     return std::make_pair(SDValue(), SDValue());
12784   }
12785
12786   // If using FIST to compute an unsigned i64, we'll need some fixup
12787   // to handle values above the maximum signed i64.  A FIST is always
12788   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12789   bool UnsignedFixup = !IsSigned &&
12790                        DstTy == MVT::i64 &&
12791                        (!Subtarget->is64Bit() ||
12792                         !isScalarFPTypeInSSEReg(TheVT));
12793
12794   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12795     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12796     // The low 32 bits of the fist result will have the correct uint32 result.
12797     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12798     DstTy = MVT::i64;
12799   }
12800
12801   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12802          DstTy.getSimpleVT() >= MVT::i16 &&
12803          "Unknown FP_TO_INT to lower!");
12804
12805   // These are really Legal.
12806   if (DstTy == MVT::i32 &&
12807       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12808     return std::make_pair(SDValue(), SDValue());
12809   if (Subtarget->is64Bit() &&
12810       DstTy == MVT::i64 &&
12811       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12812     return std::make_pair(SDValue(), SDValue());
12813
12814   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12815   // stack slot.
12816   MachineFunction &MF = DAG.getMachineFunction();
12817   unsigned MemSize = DstTy.getSizeInBits()/8;
12818   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12819   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12820
12821   unsigned Opc;
12822   switch (DstTy.getSimpleVT().SimpleTy) {
12823   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12824   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12825   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12826   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12827   }
12828
12829   SDValue Chain = DAG.getEntryNode();
12830   SDValue Value = Op.getOperand(0);
12831   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12832
12833   if (UnsignedFixup) {
12834     //
12835     // Conversion to unsigned i64 is implemented with a select,
12836     // depending on whether the source value fits in the range
12837     // of a signed i64.  Let Thresh be the FP equivalent of
12838     // 0x8000000000000000ULL.
12839     //
12840     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12841     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12842     //  Fist-to-mem64 FistSrc
12843     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12844     //  to XOR'ing the high 32 bits with Adjust.
12845     //
12846     // Being a power of 2, Thresh is exactly representable in all FP formats.
12847     // For X87 we'd like to use the smallest FP type for this constant, but
12848     // for DAG type consistency we have to match the FP operand type.
12849
12850     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12851     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12852     bool LosesInfo = false;
12853     if (TheVT == MVT::f64)
12854       // The rounding mode is irrelevant as the conversion should be exact.
12855       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12856                               &LosesInfo);
12857     else if (TheVT == MVT::f80)
12858       Status = Thresh.convert(APFloat::x87DoubleExtended,
12859                               APFloat::rmNearestTiesToEven, &LosesInfo);
12860
12861     assert(Status == APFloat::opOK && !LosesInfo &&
12862            "FP conversion should have been exact");
12863
12864     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12865
12866     SDValue Cmp = DAG.getSetCC(DL,
12867                                getSetCCResultType(DAG.getDataLayout(),
12868                                                   *DAG.getContext(), TheVT),
12869                                Value, ThreshVal, ISD::SETLT);
12870     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12871                            DAG.getConstant(0, DL, MVT::i32),
12872                            DAG.getConstant(0x80000000, DL, MVT::i32));
12873     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12874     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12875                                               *DAG.getContext(), TheVT),
12876                        Value, ThreshVal, ISD::SETLT);
12877     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12878   }
12879
12880   // FIXME This causes a redundant load/store if the SSE-class value is already
12881   // in memory, such as if it is on the callstack.
12882   if (isScalarFPTypeInSSEReg(TheVT)) {
12883     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12884     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12885                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12886                          false, 0);
12887     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12888     SDValue Ops[] = {
12889       Chain, StackSlot, DAG.getValueType(TheVT)
12890     };
12891
12892     MachineMemOperand *MMO =
12893         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12894                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12895     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12896     Chain = Value.getValue(1);
12897     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12898     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12899   }
12900
12901   MachineMemOperand *MMO =
12902       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12903                               MachineMemOperand::MOStore, MemSize, MemSize);
12904
12905   if (UnsignedFixup) {
12906
12907     // Insert the FIST, load its result as two i32's,
12908     // and XOR the high i32 with Adjust.
12909
12910     SDValue FistOps[] = { Chain, Value, StackSlot };
12911     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12912                                            FistOps, DstTy, MMO);
12913
12914     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12915                                 MachinePointerInfo(),
12916                                 false, false, false, 0);
12917     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12918                                    DAG.getConstant(4, DL, PtrVT));
12919
12920     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12921                                  MachinePointerInfo(),
12922                                  false, false, false, 0);
12923     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12924
12925     if (Subtarget->is64Bit()) {
12926       // Join High32 and Low32 into a 64-bit result.
12927       // (High32 << 32) | Low32
12928       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12929       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12930       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12931                            DAG.getConstant(32, DL, MVT::i8));
12932       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12933       return std::make_pair(Result, SDValue());
12934     }
12935
12936     SDValue ResultOps[] = { Low32, High32 };
12937
12938     SDValue pair = IsReplace
12939       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12940       : DAG.getMergeValues(ResultOps, DL);
12941     return std::make_pair(pair, SDValue());
12942   } else {
12943     // Build the FP_TO_INT*_IN_MEM
12944     SDValue Ops[] = { Chain, Value, StackSlot };
12945     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12946                                            Ops, DstTy, MMO);
12947     return std::make_pair(FIST, StackSlot);
12948   }
12949 }
12950
12951 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12952                               const X86Subtarget *Subtarget) {
12953   MVT VT = Op->getSimpleValueType(0);
12954   SDValue In = Op->getOperand(0);
12955   MVT InVT = In.getSimpleValueType();
12956   SDLoc dl(Op);
12957
12958   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
12959     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12960
12961   // Optimize vectors in AVX mode:
12962   //
12963   //   v8i16 -> v8i32
12964   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12965   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12966   //   Concat upper and lower parts.
12967   //
12968   //   v4i32 -> v4i64
12969   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12970   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12971   //   Concat upper and lower parts.
12972   //
12973
12974   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12975       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12976       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12977     return SDValue();
12978
12979   if (Subtarget->hasInt256())
12980     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12981
12982   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12983   SDValue Undef = DAG.getUNDEF(InVT);
12984   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12985   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12986   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12987
12988   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12989                              VT.getVectorNumElements()/2);
12990
12991   OpLo = DAG.getBitcast(HVT, OpLo);
12992   OpHi = DAG.getBitcast(HVT, OpHi);
12993
12994   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12995 }
12996
12997 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12998                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12999   MVT VT = Op->getSimpleValueType(0);
13000   SDValue In = Op->getOperand(0);
13001   MVT InVT = In.getSimpleValueType();
13002   SDLoc DL(Op);
13003   unsigned int NumElts = VT.getVectorNumElements();
13004   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13005     return SDValue();
13006
13007   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13008     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13009
13010   assert(InVT.getVectorElementType() == MVT::i1);
13011   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13012   SDValue One =
13013    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13014   SDValue Zero =
13015    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13016
13017   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13018   if (VT.is512BitVector())
13019     return V;
13020   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13021 }
13022
13023 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13024                                SelectionDAG &DAG) {
13025   if (Subtarget->hasFp256())
13026     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13027       return Res;
13028
13029   return SDValue();
13030 }
13031
13032 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13033                                 SelectionDAG &DAG) {
13034   SDLoc DL(Op);
13035   MVT VT = Op.getSimpleValueType();
13036   SDValue In = Op.getOperand(0);
13037   MVT SVT = In.getSimpleValueType();
13038
13039   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13040     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13041
13042   if (Subtarget->hasFp256())
13043     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13044       return Res;
13045
13046   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13047          VT.getVectorNumElements() != SVT.getVectorNumElements());
13048   return SDValue();
13049 }
13050
13051 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13052   SDLoc DL(Op);
13053   MVT VT = Op.getSimpleValueType();
13054   SDValue In = Op.getOperand(0);
13055   MVT InVT = In.getSimpleValueType();
13056
13057   if (VT == MVT::i1) {
13058     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13059            "Invalid scalar TRUNCATE operation");
13060     if (InVT.getSizeInBits() >= 32)
13061       return SDValue();
13062     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13063     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13064   }
13065   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13066          "Invalid TRUNCATE operation");
13067
13068   // move vector to mask - truncate solution for SKX
13069   if (VT.getVectorElementType() == MVT::i1) {
13070     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13071         Subtarget->hasBWI())
13072       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13073     if ((InVT.is256BitVector() || InVT.is128BitVector())
13074         && InVT.getScalarSizeInBits() <= 16 &&
13075         Subtarget->hasBWI() && Subtarget->hasVLX())
13076       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13077     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13078         Subtarget->hasDQI())
13079       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13080     if ((InVT.is256BitVector() || InVT.is128BitVector())
13081         && InVT.getScalarSizeInBits() >= 32 &&
13082         Subtarget->hasDQI() && Subtarget->hasVLX())
13083       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13084   }
13085
13086   if (VT.getVectorElementType() == MVT::i1) {
13087     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13088     unsigned NumElts = InVT.getVectorNumElements();
13089     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13090     if (InVT.getSizeInBits() < 512) {
13091       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13092       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13093       InVT = ExtVT;
13094     }
13095
13096     SDValue OneV =
13097      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13098     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13099     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13100   }
13101
13102   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13103   if (Subtarget->hasAVX512()) {
13104     // word to byte only under BWI
13105     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13106       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13107                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13108     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13109   }
13110   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13111     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13112     if (Subtarget->hasInt256()) {
13113       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13114       In = DAG.getBitcast(MVT::v8i32, In);
13115       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13116                                 ShufMask);
13117       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13118                          DAG.getIntPtrConstant(0, DL));
13119     }
13120
13121     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13122                                DAG.getIntPtrConstant(0, DL));
13123     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13124                                DAG.getIntPtrConstant(2, DL));
13125     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13126     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13127     static const int ShufMask[] = {0, 2, 4, 6};
13128     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13129   }
13130
13131   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13132     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13133     if (Subtarget->hasInt256()) {
13134       In = DAG.getBitcast(MVT::v32i8, In);
13135
13136       SmallVector<SDValue,32> pshufbMask;
13137       for (unsigned i = 0; i < 2; ++i) {
13138         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13139         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13140         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13141         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13142         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13143         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13144         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13145         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13146         for (unsigned j = 0; j < 8; ++j)
13147           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13148       }
13149       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13150       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13151       In = DAG.getBitcast(MVT::v4i64, In);
13152
13153       static const int ShufMask[] = {0,  2,  -1,  -1};
13154       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13155                                 &ShufMask[0]);
13156       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13157                        DAG.getIntPtrConstant(0, DL));
13158       return DAG.getBitcast(VT, In);
13159     }
13160
13161     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13162                                DAG.getIntPtrConstant(0, DL));
13163
13164     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13165                                DAG.getIntPtrConstant(4, DL));
13166
13167     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13168     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13169
13170     // The PSHUFB mask:
13171     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13172                                    -1, -1, -1, -1, -1, -1, -1, -1};
13173
13174     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13175     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13176     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13177
13178     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13179     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13180
13181     // The MOVLHPS Mask:
13182     static const int ShufMask2[] = {0, 1, 4, 5};
13183     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13184     return DAG.getBitcast(MVT::v8i16, res);
13185   }
13186
13187   // Handle truncation of V256 to V128 using shuffles.
13188   if (!VT.is128BitVector() || !InVT.is256BitVector())
13189     return SDValue();
13190
13191   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13192
13193   unsigned NumElems = VT.getVectorNumElements();
13194   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13195
13196   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13197   // Prepare truncation shuffle mask
13198   for (unsigned i = 0; i != NumElems; ++i)
13199     MaskVec[i] = i * 2;
13200   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13201                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13202   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13203                      DAG.getIntPtrConstant(0, DL));
13204 }
13205
13206 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13207                                            SelectionDAG &DAG) const {
13208   assert(!Op.getSimpleValueType().isVector());
13209
13210   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13211     /*IsSigned=*/ true, /*IsReplace=*/ false);
13212   SDValue FIST = Vals.first, StackSlot = Vals.second;
13213   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13214   if (!FIST.getNode())
13215     return Op;
13216
13217   if (StackSlot.getNode())
13218     // Load the result.
13219     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13220                        FIST, StackSlot, MachinePointerInfo(),
13221                        false, false, false, 0);
13222
13223   // The node is the result.
13224   return FIST;
13225 }
13226
13227 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13228                                            SelectionDAG &DAG) const {
13229   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13230     /*IsSigned=*/ false, /*IsReplace=*/ false);
13231   SDValue FIST = Vals.first, StackSlot = Vals.second;
13232   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13233   if (!FIST.getNode())
13234     return Op;
13235
13236   if (StackSlot.getNode())
13237     // Load the result.
13238     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13239                        FIST, StackSlot, MachinePointerInfo(),
13240                        false, false, false, 0);
13241
13242   // The node is the result.
13243   return FIST;
13244 }
13245
13246 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13247   SDLoc DL(Op);
13248   MVT VT = Op.getSimpleValueType();
13249   SDValue In = Op.getOperand(0);
13250   MVT SVT = In.getSimpleValueType();
13251
13252   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13253
13254   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13255                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13256                                  In, DAG.getUNDEF(SVT)));
13257 }
13258
13259 /// The only differences between FABS and FNEG are the mask and the logic op.
13260 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13261 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13262   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13263          "Wrong opcode for lowering FABS or FNEG.");
13264
13265   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13266
13267   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13268   // into an FNABS. We'll lower the FABS after that if it is still in use.
13269   if (IsFABS)
13270     for (SDNode *User : Op->uses())
13271       if (User->getOpcode() == ISD::FNEG)
13272         return Op;
13273
13274   SDLoc dl(Op);
13275   MVT VT = Op.getSimpleValueType();
13276
13277   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13278   // decide if we should generate a 16-byte constant mask when we only need 4 or
13279   // 8 bytes for the scalar case.
13280
13281   MVT LogicVT;
13282   MVT EltVT;
13283   unsigned NumElts;
13284
13285   if (VT.isVector()) {
13286     LogicVT = VT;
13287     EltVT = VT.getVectorElementType();
13288     NumElts = VT.getVectorNumElements();
13289   } else {
13290     // There are no scalar bitwise logical SSE/AVX instructions, so we
13291     // generate a 16-byte vector constant and logic op even for the scalar case.
13292     // Using a 16-byte mask allows folding the load of the mask with
13293     // the logic op, so it can save (~4 bytes) on code size.
13294     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13295     EltVT = VT;
13296     NumElts = (VT == MVT::f64) ? 2 : 4;
13297   }
13298
13299   unsigned EltBits = EltVT.getSizeInBits();
13300   LLVMContext *Context = DAG.getContext();
13301   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13302   APInt MaskElt =
13303     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13304   Constant *C = ConstantInt::get(*Context, MaskElt);
13305   C = ConstantVector::getSplat(NumElts, C);
13306   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13307   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13308   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13309   SDValue Mask =
13310       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13311                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13312                   false, false, false, Alignment);
13313
13314   SDValue Op0 = Op.getOperand(0);
13315   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13316   unsigned LogicOp =
13317     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13318   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13319
13320   if (VT.isVector())
13321     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13322
13323   // For the scalar case extend to a 128-bit vector, perform the logic op,
13324   // and extract the scalar result back out.
13325   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13326   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13327   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13328                      DAG.getIntPtrConstant(0, dl));
13329 }
13330
13331 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13332   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13333   LLVMContext *Context = DAG.getContext();
13334   SDValue Op0 = Op.getOperand(0);
13335   SDValue Op1 = Op.getOperand(1);
13336   SDLoc dl(Op);
13337   MVT VT = Op.getSimpleValueType();
13338   MVT SrcVT = Op1.getSimpleValueType();
13339
13340   // If second operand is smaller, extend it first.
13341   if (SrcVT.bitsLT(VT)) {
13342     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13343     SrcVT = VT;
13344   }
13345   // And if it is bigger, shrink it first.
13346   if (SrcVT.bitsGT(VT)) {
13347     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13348     SrcVT = VT;
13349   }
13350
13351   // At this point the operands and the result should have the same
13352   // type, and that won't be f80 since that is not custom lowered.
13353
13354   const fltSemantics &Sem =
13355       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13356   const unsigned SizeInBits = VT.getSizeInBits();
13357
13358   SmallVector<Constant *, 4> CV(
13359       VT == MVT::f64 ? 2 : 4,
13360       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13361
13362   // First, clear all bits but the sign bit from the second operand (sign).
13363   CV[0] = ConstantFP::get(*Context,
13364                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13365   Constant *C = ConstantVector::get(CV);
13366   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13367   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13368
13369   // Perform all logic operations as 16-byte vectors because there are no
13370   // scalar FP logic instructions in SSE. This allows load folding of the
13371   // constants into the logic instructions.
13372   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13373   SDValue Mask1 =
13374       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13375                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13376                   false, false, false, 16);
13377   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13378   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13379
13380   // Next, clear the sign bit from the first operand (magnitude).
13381   // If it's a constant, we can clear it here.
13382   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13383     APFloat APF = Op0CN->getValueAPF();
13384     // If the magnitude is a positive zero, the sign bit alone is enough.
13385     if (APF.isPosZero())
13386       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13387                          DAG.getIntPtrConstant(0, dl));
13388     APF.clearSign();
13389     CV[0] = ConstantFP::get(*Context, APF);
13390   } else {
13391     CV[0] = ConstantFP::get(
13392         *Context,
13393         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13394   }
13395   C = ConstantVector::get(CV);
13396   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13397   SDValue Val =
13398       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13399                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13400                   false, false, false, 16);
13401   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13402   if (!isa<ConstantFPSDNode>(Op0)) {
13403     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13404     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13405   }
13406   // OR the magnitude value with the sign bit.
13407   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13408   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13409                      DAG.getIntPtrConstant(0, dl));
13410 }
13411
13412 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13413   SDValue N0 = Op.getOperand(0);
13414   SDLoc dl(Op);
13415   MVT VT = Op.getSimpleValueType();
13416
13417   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13418   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13419                                   DAG.getConstant(1, dl, VT));
13420   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13421 }
13422
13423 // Check whether an OR'd tree is PTEST-able.
13424 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13425                                       SelectionDAG &DAG) {
13426   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13427
13428   if (!Subtarget->hasSSE41())
13429     return SDValue();
13430
13431   if (!Op->hasOneUse())
13432     return SDValue();
13433
13434   SDNode *N = Op.getNode();
13435   SDLoc DL(N);
13436
13437   SmallVector<SDValue, 8> Opnds;
13438   DenseMap<SDValue, unsigned> VecInMap;
13439   SmallVector<SDValue, 8> VecIns;
13440   EVT VT = MVT::Other;
13441
13442   // Recognize a special case where a vector is casted into wide integer to
13443   // test all 0s.
13444   Opnds.push_back(N->getOperand(0));
13445   Opnds.push_back(N->getOperand(1));
13446
13447   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13448     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13449     // BFS traverse all OR'd operands.
13450     if (I->getOpcode() == ISD::OR) {
13451       Opnds.push_back(I->getOperand(0));
13452       Opnds.push_back(I->getOperand(1));
13453       // Re-evaluate the number of nodes to be traversed.
13454       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13455       continue;
13456     }
13457
13458     // Quit if a non-EXTRACT_VECTOR_ELT
13459     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13460       return SDValue();
13461
13462     // Quit if without a constant index.
13463     SDValue Idx = I->getOperand(1);
13464     if (!isa<ConstantSDNode>(Idx))
13465       return SDValue();
13466
13467     SDValue ExtractedFromVec = I->getOperand(0);
13468     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13469     if (M == VecInMap.end()) {
13470       VT = ExtractedFromVec.getValueType();
13471       // Quit if not 128/256-bit vector.
13472       if (!VT.is128BitVector() && !VT.is256BitVector())
13473         return SDValue();
13474       // Quit if not the same type.
13475       if (VecInMap.begin() != VecInMap.end() &&
13476           VT != VecInMap.begin()->first.getValueType())
13477         return SDValue();
13478       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13479       VecIns.push_back(ExtractedFromVec);
13480     }
13481     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13482   }
13483
13484   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13485          "Not extracted from 128-/256-bit vector.");
13486
13487   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13488
13489   for (DenseMap<SDValue, unsigned>::const_iterator
13490         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13491     // Quit if not all elements are used.
13492     if (I->second != FullMask)
13493       return SDValue();
13494   }
13495
13496   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13497
13498   // Cast all vectors into TestVT for PTEST.
13499   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13500     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13501
13502   // If more than one full vectors are evaluated, OR them first before PTEST.
13503   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13504     // Each iteration will OR 2 nodes and append the result until there is only
13505     // 1 node left, i.e. the final OR'd value of all vectors.
13506     SDValue LHS = VecIns[Slot];
13507     SDValue RHS = VecIns[Slot + 1];
13508     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13509   }
13510
13511   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13512                      VecIns.back(), VecIns.back());
13513 }
13514
13515 /// \brief return true if \c Op has a use that doesn't just read flags.
13516 static bool hasNonFlagsUse(SDValue Op) {
13517   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13518        ++UI) {
13519     SDNode *User = *UI;
13520     unsigned UOpNo = UI.getOperandNo();
13521     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13522       // Look pass truncate.
13523       UOpNo = User->use_begin().getOperandNo();
13524       User = *User->use_begin();
13525     }
13526
13527     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13528         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13529       return true;
13530   }
13531   return false;
13532 }
13533
13534 /// Emit nodes that will be selected as "test Op0,Op0", or something
13535 /// equivalent.
13536 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13537                                     SelectionDAG &DAG) const {
13538   if (Op.getValueType() == MVT::i1) {
13539     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13540     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13541                        DAG.getConstant(0, dl, MVT::i8));
13542   }
13543   // CF and OF aren't always set the way we want. Determine which
13544   // of these we need.
13545   bool NeedCF = false;
13546   bool NeedOF = false;
13547   switch (X86CC) {
13548   default: break;
13549   case X86::COND_A: case X86::COND_AE:
13550   case X86::COND_B: case X86::COND_BE:
13551     NeedCF = true;
13552     break;
13553   case X86::COND_G: case X86::COND_GE:
13554   case X86::COND_L: case X86::COND_LE:
13555   case X86::COND_O: case X86::COND_NO: {
13556     // Check if we really need to set the
13557     // Overflow flag. If NoSignedWrap is present
13558     // that is not actually needed.
13559     switch (Op->getOpcode()) {
13560     case ISD::ADD:
13561     case ISD::SUB:
13562     case ISD::MUL:
13563     case ISD::SHL: {
13564       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13565       if (BinNode->Flags.hasNoSignedWrap())
13566         break;
13567     }
13568     default:
13569       NeedOF = true;
13570       break;
13571     }
13572     break;
13573   }
13574   }
13575   // See if we can use the EFLAGS value from the operand instead of
13576   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13577   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13578   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13579     // Emit a CMP with 0, which is the TEST pattern.
13580     //if (Op.getValueType() == MVT::i1)
13581     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13582     //                     DAG.getConstant(0, MVT::i1));
13583     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13584                        DAG.getConstant(0, dl, Op.getValueType()));
13585   }
13586   unsigned Opcode = 0;
13587   unsigned NumOperands = 0;
13588
13589   // Truncate operations may prevent the merge of the SETCC instruction
13590   // and the arithmetic instruction before it. Attempt to truncate the operands
13591   // of the arithmetic instruction and use a reduced bit-width instruction.
13592   bool NeedTruncation = false;
13593   SDValue ArithOp = Op;
13594   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13595     SDValue Arith = Op->getOperand(0);
13596     // Both the trunc and the arithmetic op need to have one user each.
13597     if (Arith->hasOneUse())
13598       switch (Arith.getOpcode()) {
13599         default: break;
13600         case ISD::ADD:
13601         case ISD::SUB:
13602         case ISD::AND:
13603         case ISD::OR:
13604         case ISD::XOR: {
13605           NeedTruncation = true;
13606           ArithOp = Arith;
13607         }
13608       }
13609   }
13610
13611   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13612   // which may be the result of a CAST.  We use the variable 'Op', which is the
13613   // non-casted variable when we check for possible users.
13614   switch (ArithOp.getOpcode()) {
13615   case ISD::ADD:
13616     // Due to an isel shortcoming, be conservative if this add is likely to be
13617     // selected as part of a load-modify-store instruction. When the root node
13618     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13619     // uses of other nodes in the match, such as the ADD in this case. This
13620     // leads to the ADD being left around and reselected, with the result being
13621     // two adds in the output.  Alas, even if none our users are stores, that
13622     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13623     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13624     // climbing the DAG back to the root, and it doesn't seem to be worth the
13625     // effort.
13626     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13627          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13628       if (UI->getOpcode() != ISD::CopyToReg &&
13629           UI->getOpcode() != ISD::SETCC &&
13630           UI->getOpcode() != ISD::STORE)
13631         goto default_case;
13632
13633     if (ConstantSDNode *C =
13634         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13635       // An add of one will be selected as an INC.
13636       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13637         Opcode = X86ISD::INC;
13638         NumOperands = 1;
13639         break;
13640       }
13641
13642       // An add of negative one (subtract of one) will be selected as a DEC.
13643       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13644         Opcode = X86ISD::DEC;
13645         NumOperands = 1;
13646         break;
13647       }
13648     }
13649
13650     // Otherwise use a regular EFLAGS-setting add.
13651     Opcode = X86ISD::ADD;
13652     NumOperands = 2;
13653     break;
13654   case ISD::SHL:
13655   case ISD::SRL:
13656     // If we have a constant logical shift that's only used in a comparison
13657     // against zero turn it into an equivalent AND. This allows turning it into
13658     // a TEST instruction later.
13659     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13660         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13661       EVT VT = Op.getValueType();
13662       unsigned BitWidth = VT.getSizeInBits();
13663       unsigned ShAmt = Op->getConstantOperandVal(1);
13664       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13665         break;
13666       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13667                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13668                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13669       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13670         break;
13671       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13672                                 DAG.getConstant(Mask, dl, VT));
13673       DAG.ReplaceAllUsesWith(Op, New);
13674       Op = New;
13675     }
13676     break;
13677
13678   case ISD::AND:
13679     // If the primary and result isn't used, don't bother using X86ISD::AND,
13680     // because a TEST instruction will be better.
13681     if (!hasNonFlagsUse(Op))
13682       break;
13683     // FALL THROUGH
13684   case ISD::SUB:
13685   case ISD::OR:
13686   case ISD::XOR:
13687     // Due to the ISEL shortcoming noted above, be conservative if this op is
13688     // likely to be selected as part of a load-modify-store instruction.
13689     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13690            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13691       if (UI->getOpcode() == ISD::STORE)
13692         goto default_case;
13693
13694     // Otherwise use a regular EFLAGS-setting instruction.
13695     switch (ArithOp.getOpcode()) {
13696     default: llvm_unreachable("unexpected operator!");
13697     case ISD::SUB: Opcode = X86ISD::SUB; break;
13698     case ISD::XOR: Opcode = X86ISD::XOR; break;
13699     case ISD::AND: Opcode = X86ISD::AND; break;
13700     case ISD::OR: {
13701       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13702         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13703         if (EFLAGS.getNode())
13704           return EFLAGS;
13705       }
13706       Opcode = X86ISD::OR;
13707       break;
13708     }
13709     }
13710
13711     NumOperands = 2;
13712     break;
13713   case X86ISD::ADD:
13714   case X86ISD::SUB:
13715   case X86ISD::INC:
13716   case X86ISD::DEC:
13717   case X86ISD::OR:
13718   case X86ISD::XOR:
13719   case X86ISD::AND:
13720     return SDValue(Op.getNode(), 1);
13721   default:
13722   default_case:
13723     break;
13724   }
13725
13726   // If we found that truncation is beneficial, perform the truncation and
13727   // update 'Op'.
13728   if (NeedTruncation) {
13729     EVT VT = Op.getValueType();
13730     SDValue WideVal = Op->getOperand(0);
13731     EVT WideVT = WideVal.getValueType();
13732     unsigned ConvertedOp = 0;
13733     // Use a target machine opcode to prevent further DAGCombine
13734     // optimizations that may separate the arithmetic operations
13735     // from the setcc node.
13736     switch (WideVal.getOpcode()) {
13737       default: break;
13738       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13739       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13740       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13741       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13742       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13743     }
13744
13745     if (ConvertedOp) {
13746       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13747       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13748         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13749         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13750         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13751       }
13752     }
13753   }
13754
13755   if (Opcode == 0)
13756     // Emit a CMP with 0, which is the TEST pattern.
13757     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13758                        DAG.getConstant(0, dl, Op.getValueType()));
13759
13760   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13761   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13762
13763   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13764   DAG.ReplaceAllUsesWith(Op, New);
13765   return SDValue(New.getNode(), 1);
13766 }
13767
13768 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13769 /// equivalent.
13770 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13771                                    SDLoc dl, SelectionDAG &DAG) const {
13772   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13773     if (C->getAPIntValue() == 0)
13774       return EmitTest(Op0, X86CC, dl, DAG);
13775
13776      assert(Op0.getValueType() != MVT::i1 &&
13777             "Unexpected comparison operation for MVT::i1 operands");
13778   }
13779
13780   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13781        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13782     // Do the comparison at i32 if it's smaller, besides the Atom case.
13783     // This avoids subregister aliasing issues. Keep the smaller reference
13784     // if we're optimizing for size, however, as that'll allow better folding
13785     // of memory operations.
13786     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13787         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13788         !Subtarget->isAtom()) {
13789       unsigned ExtendOp =
13790           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13791       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13792       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13793     }
13794     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13795     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13796     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13797                               Op0, Op1);
13798     return SDValue(Sub.getNode(), 1);
13799   }
13800   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13801 }
13802
13803 /// Convert a comparison if required by the subtarget.
13804 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13805                                                  SelectionDAG &DAG) const {
13806   // If the subtarget does not support the FUCOMI instruction, floating-point
13807   // comparisons have to be converted.
13808   if (Subtarget->hasCMov() ||
13809       Cmp.getOpcode() != X86ISD::CMP ||
13810       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13811       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13812     return Cmp;
13813
13814   // The instruction selector will select an FUCOM instruction instead of
13815   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13816   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13817   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13818   SDLoc dl(Cmp);
13819   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13820   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13821   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13822                             DAG.getConstant(8, dl, MVT::i8));
13823   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13824   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13825 }
13826
13827 /// The minimum architected relative accuracy is 2^-12. We need one
13828 /// Newton-Raphson step to have a good float result (24 bits of precision).
13829 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13830                                             DAGCombinerInfo &DCI,
13831                                             unsigned &RefinementSteps,
13832                                             bool &UseOneConstNR) const {
13833   EVT VT = Op.getValueType();
13834   const char *RecipOp;
13835
13836   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13837   // TODO: Add support for AVX512 (v16f32).
13838   // It is likely not profitable to do this for f64 because a double-precision
13839   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13840   // instructions: convert to single, rsqrtss, convert back to double, refine
13841   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13842   // along with FMA, this could be a throughput win.
13843   if (VT == MVT::f32 && Subtarget->hasSSE1())
13844     RecipOp = "sqrtf";
13845   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13846            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13847     RecipOp = "vec-sqrtf";
13848   else
13849     return SDValue();
13850
13851   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13852   if (!Recips.isEnabled(RecipOp))
13853     return SDValue();
13854
13855   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13856   UseOneConstNR = false;
13857   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13858 }
13859
13860 /// The minimum architected relative accuracy is 2^-12. We need one
13861 /// Newton-Raphson step to have a good float result (24 bits of precision).
13862 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13863                                             DAGCombinerInfo &DCI,
13864                                             unsigned &RefinementSteps) const {
13865   EVT VT = Op.getValueType();
13866   const char *RecipOp;
13867
13868   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13869   // TODO: Add support for AVX512 (v16f32).
13870   // It is likely not profitable to do this for f64 because a double-precision
13871   // reciprocal estimate with refinement on x86 prior to FMA requires
13872   // 15 instructions: convert to single, rcpss, convert back to double, refine
13873   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13874   // along with FMA, this could be a throughput win.
13875   if (VT == MVT::f32 && Subtarget->hasSSE1())
13876     RecipOp = "divf";
13877   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13878            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13879     RecipOp = "vec-divf";
13880   else
13881     return SDValue();
13882
13883   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13884   if (!Recips.isEnabled(RecipOp))
13885     return SDValue();
13886
13887   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13888   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13889 }
13890
13891 /// If we have at least two divisions that use the same divisor, convert to
13892 /// multplication by a reciprocal. This may need to be adjusted for a given
13893 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13894 /// This is because we still need one division to calculate the reciprocal and
13895 /// then we need two multiplies by that reciprocal as replacements for the
13896 /// original divisions.
13897 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13898   return 2;
13899 }
13900
13901 static bool isAllOnes(SDValue V) {
13902   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13903   return C && C->isAllOnesValue();
13904 }
13905
13906 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13907 /// if it's possible.
13908 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13909                                      SDLoc dl, SelectionDAG &DAG) const {
13910   SDValue Op0 = And.getOperand(0);
13911   SDValue Op1 = And.getOperand(1);
13912   if (Op0.getOpcode() == ISD::TRUNCATE)
13913     Op0 = Op0.getOperand(0);
13914   if (Op1.getOpcode() == ISD::TRUNCATE)
13915     Op1 = Op1.getOperand(0);
13916
13917   SDValue LHS, RHS;
13918   if (Op1.getOpcode() == ISD::SHL)
13919     std::swap(Op0, Op1);
13920   if (Op0.getOpcode() == ISD::SHL) {
13921     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13922       if (And00C->getZExtValue() == 1) {
13923         // If we looked past a truncate, check that it's only truncating away
13924         // known zeros.
13925         unsigned BitWidth = Op0.getValueSizeInBits();
13926         unsigned AndBitWidth = And.getValueSizeInBits();
13927         if (BitWidth > AndBitWidth) {
13928           APInt Zeros, Ones;
13929           DAG.computeKnownBits(Op0, Zeros, Ones);
13930           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13931             return SDValue();
13932         }
13933         LHS = Op1;
13934         RHS = Op0.getOperand(1);
13935       }
13936   } else if (Op1.getOpcode() == ISD::Constant) {
13937     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13938     uint64_t AndRHSVal = AndRHS->getZExtValue();
13939     SDValue AndLHS = Op0;
13940
13941     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13942       LHS = AndLHS.getOperand(0);
13943       RHS = AndLHS.getOperand(1);
13944     }
13945
13946     // Use BT if the immediate can't be encoded in a TEST instruction.
13947     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13948       LHS = AndLHS;
13949       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13950     }
13951   }
13952
13953   if (LHS.getNode()) {
13954     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13955     // instruction.  Since the shift amount is in-range-or-undefined, we know
13956     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13957     // the encoding for the i16 version is larger than the i32 version.
13958     // Also promote i16 to i32 for performance / code size reason.
13959     if (LHS.getValueType() == MVT::i8 ||
13960         LHS.getValueType() == MVT::i16)
13961       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13962
13963     // If the operand types disagree, extend the shift amount to match.  Since
13964     // BT ignores high bits (like shifts) we can use anyextend.
13965     if (LHS.getValueType() != RHS.getValueType())
13966       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13967
13968     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13969     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13970     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13971                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13972   }
13973
13974   return SDValue();
13975 }
13976
13977 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13978 /// mask CMPs.
13979 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13980                               SDValue &Op1) {
13981   unsigned SSECC;
13982   bool Swap = false;
13983
13984   // SSE Condition code mapping:
13985   //  0 - EQ
13986   //  1 - LT
13987   //  2 - LE
13988   //  3 - UNORD
13989   //  4 - NEQ
13990   //  5 - NLT
13991   //  6 - NLE
13992   //  7 - ORD
13993   switch (SetCCOpcode) {
13994   default: llvm_unreachable("Unexpected SETCC condition");
13995   case ISD::SETOEQ:
13996   case ISD::SETEQ:  SSECC = 0; break;
13997   case ISD::SETOGT:
13998   case ISD::SETGT:  Swap = true; // Fallthrough
13999   case ISD::SETLT:
14000   case ISD::SETOLT: SSECC = 1; break;
14001   case ISD::SETOGE:
14002   case ISD::SETGE:  Swap = true; // Fallthrough
14003   case ISD::SETLE:
14004   case ISD::SETOLE: SSECC = 2; break;
14005   case ISD::SETUO:  SSECC = 3; break;
14006   case ISD::SETUNE:
14007   case ISD::SETNE:  SSECC = 4; break;
14008   case ISD::SETULE: Swap = true; // Fallthrough
14009   case ISD::SETUGE: SSECC = 5; break;
14010   case ISD::SETULT: Swap = true; // Fallthrough
14011   case ISD::SETUGT: SSECC = 6; break;
14012   case ISD::SETO:   SSECC = 7; break;
14013   case ISD::SETUEQ:
14014   case ISD::SETONE: SSECC = 8; break;
14015   }
14016   if (Swap)
14017     std::swap(Op0, Op1);
14018
14019   return SSECC;
14020 }
14021
14022 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14023 // ones, and then concatenate the result back.
14024 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14025   MVT VT = Op.getSimpleValueType();
14026
14027   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14028          "Unsupported value type for operation");
14029
14030   unsigned NumElems = VT.getVectorNumElements();
14031   SDLoc dl(Op);
14032   SDValue CC = Op.getOperand(2);
14033
14034   // Extract the LHS vectors
14035   SDValue LHS = Op.getOperand(0);
14036   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14037   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14038
14039   // Extract the RHS vectors
14040   SDValue RHS = Op.getOperand(1);
14041   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14042   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14043
14044   // Issue the operation on the smaller types and concatenate the result back
14045   MVT EltVT = VT.getVectorElementType();
14046   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14047   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14048                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14049                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14050 }
14051
14052 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14053   SDValue Op0 = Op.getOperand(0);
14054   SDValue Op1 = Op.getOperand(1);
14055   SDValue CC = Op.getOperand(2);
14056   MVT VT = Op.getSimpleValueType();
14057   SDLoc dl(Op);
14058
14059   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14060          "Unexpected type for boolean compare operation");
14061   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14062   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14063                                DAG.getConstant(-1, dl, VT));
14064   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14065                                DAG.getConstant(-1, dl, VT));
14066   switch (SetCCOpcode) {
14067   default: llvm_unreachable("Unexpected SETCC condition");
14068   case ISD::SETEQ:
14069     // (x == y) -> ~(x ^ y)
14070     return DAG.getNode(ISD::XOR, dl, VT,
14071                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14072                        DAG.getConstant(-1, dl, VT));
14073   case ISD::SETNE:
14074     // (x != y) -> (x ^ y)
14075     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14076   case ISD::SETUGT:
14077   case ISD::SETGT:
14078     // (x > y) -> (x & ~y)
14079     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14080   case ISD::SETULT:
14081   case ISD::SETLT:
14082     // (x < y) -> (~x & y)
14083     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14084   case ISD::SETULE:
14085   case ISD::SETLE:
14086     // (x <= y) -> (~x | y)
14087     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14088   case ISD::SETUGE:
14089   case ISD::SETGE:
14090     // (x >=y) -> (x | ~y)
14091     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14092   }
14093 }
14094
14095 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14096                                      const X86Subtarget *Subtarget) {
14097   SDValue Op0 = Op.getOperand(0);
14098   SDValue Op1 = Op.getOperand(1);
14099   SDValue CC = Op.getOperand(2);
14100   MVT VT = Op.getSimpleValueType();
14101   SDLoc dl(Op);
14102
14103   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14104          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14105          "Cannot set masked compare for this operation");
14106
14107   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14108   unsigned  Opc = 0;
14109   bool Unsigned = false;
14110   bool Swap = false;
14111   unsigned SSECC;
14112   switch (SetCCOpcode) {
14113   default: llvm_unreachable("Unexpected SETCC condition");
14114   case ISD::SETNE:  SSECC = 4; break;
14115   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14116   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14117   case ISD::SETLT:  Swap = true; //fall-through
14118   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14119   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14120   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14121   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14122   case ISD::SETULE: Unsigned = true; //fall-through
14123   case ISD::SETLE:  SSECC = 2; break;
14124   }
14125
14126   if (Swap)
14127     std::swap(Op0, Op1);
14128   if (Opc)
14129     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14130   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14131   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14132                      DAG.getConstant(SSECC, dl, MVT::i8));
14133 }
14134
14135 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14136 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14137 /// return an empty value.
14138 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14139 {
14140   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14141   if (!BV)
14142     return SDValue();
14143
14144   MVT VT = Op1.getSimpleValueType();
14145   MVT EVT = VT.getVectorElementType();
14146   unsigned n = VT.getVectorNumElements();
14147   SmallVector<SDValue, 8> ULTOp1;
14148
14149   for (unsigned i = 0; i < n; ++i) {
14150     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14151     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14152       return SDValue();
14153
14154     // Avoid underflow.
14155     APInt Val = Elt->getAPIntValue();
14156     if (Val == 0)
14157       return SDValue();
14158
14159     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14160   }
14161
14162   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14163 }
14164
14165 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14166                            SelectionDAG &DAG) {
14167   SDValue Op0 = Op.getOperand(0);
14168   SDValue Op1 = Op.getOperand(1);
14169   SDValue CC = Op.getOperand(2);
14170   MVT VT = Op.getSimpleValueType();
14171   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14172   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14173   SDLoc dl(Op);
14174
14175   if (isFP) {
14176 #ifndef NDEBUG
14177     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14178     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14179 #endif
14180
14181     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14182     unsigned Opc = X86ISD::CMPP;
14183     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14184       assert(VT.getVectorNumElements() <= 16);
14185       Opc = X86ISD::CMPM;
14186     }
14187     // In the two special cases we can't handle, emit two comparisons.
14188     if (SSECC == 8) {
14189       unsigned CC0, CC1;
14190       unsigned CombineOpc;
14191       if (SetCCOpcode == ISD::SETUEQ) {
14192         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14193       } else {
14194         assert(SetCCOpcode == ISD::SETONE);
14195         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14196       }
14197
14198       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14199                                  DAG.getConstant(CC0, dl, MVT::i8));
14200       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14201                                  DAG.getConstant(CC1, dl, MVT::i8));
14202       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14203     }
14204     // Handle all other FP comparisons here.
14205     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14206                        DAG.getConstant(SSECC, dl, MVT::i8));
14207   }
14208
14209   MVT VTOp0 = Op0.getSimpleValueType();
14210   assert(VTOp0 == Op1.getSimpleValueType() &&
14211          "Expected operands with same type!");
14212   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14213          "Invalid number of packed elements for source and destination!");
14214
14215   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14216     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14217     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14218     // legalizer firstly checks if the first operand in input to the setcc has
14219     // a legal type. If so, then it promotes the return type to that same type.
14220     // Otherwise, the return type is promoted to the 'next legal type' which,
14221     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14222     //
14223     // We reach this code only if the following two conditions are met:
14224     // 1. Both return type and operand type have been promoted to wider types
14225     //    by the type legalizer.
14226     // 2. The original operand type has been promoted to a 256-bit vector.
14227     //
14228     // Note that condition 2. only applies for AVX targets.
14229     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14230     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14231   }
14232
14233   // The non-AVX512 code below works under the assumption that source and
14234   // destination types are the same.
14235   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14236          "Value types for source and destination must be the same!");
14237
14238   // Break 256-bit integer vector compare into smaller ones.
14239   if (VT.is256BitVector() && !Subtarget->hasInt256())
14240     return Lower256IntVSETCC(Op, DAG);
14241
14242   MVT OpVT = Op1.getSimpleValueType();
14243   if (OpVT.getVectorElementType() == MVT::i1)
14244     return LowerBoolVSETCC_AVX512(Op, DAG);
14245
14246   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14247   if (Subtarget->hasAVX512()) {
14248     if (Op1.getSimpleValueType().is512BitVector() ||
14249         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14250         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14251       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14252
14253     // In AVX-512 architecture setcc returns mask with i1 elements,
14254     // But there is no compare instruction for i8 and i16 elements in KNL.
14255     // We are not talking about 512-bit operands in this case, these
14256     // types are illegal.
14257     if (MaskResult &&
14258         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14259          OpVT.getVectorElementType().getSizeInBits() >= 8))
14260       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14261                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14262   }
14263
14264   // Lower using XOP integer comparisons.
14265   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14266        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14267     // Translate compare code to XOP PCOM compare mode.
14268     unsigned CmpMode = 0;
14269     switch (SetCCOpcode) {
14270     default: llvm_unreachable("Unexpected SETCC condition");
14271     case ISD::SETULT:
14272     case ISD::SETLT: CmpMode = 0x00; break;
14273     case ISD::SETULE:
14274     case ISD::SETLE: CmpMode = 0x01; break;
14275     case ISD::SETUGT:
14276     case ISD::SETGT: CmpMode = 0x02; break;
14277     case ISD::SETUGE:
14278     case ISD::SETGE: CmpMode = 0x03; break;
14279     case ISD::SETEQ: CmpMode = 0x04; break;
14280     case ISD::SETNE: CmpMode = 0x05; break;
14281     }
14282
14283     // Are we comparing unsigned or signed integers?
14284     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14285       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14286
14287     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14288                        DAG.getConstant(CmpMode, dl, MVT::i8));
14289   }
14290
14291   // We are handling one of the integer comparisons here.  Since SSE only has
14292   // GT and EQ comparisons for integer, swapping operands and multiple
14293   // operations may be required for some comparisons.
14294   unsigned Opc;
14295   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14296   bool Subus = false;
14297
14298   switch (SetCCOpcode) {
14299   default: llvm_unreachable("Unexpected SETCC condition");
14300   case ISD::SETNE:  Invert = true;
14301   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14302   case ISD::SETLT:  Swap = true;
14303   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14304   case ISD::SETGE:  Swap = true;
14305   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14306                     Invert = true; break;
14307   case ISD::SETULT: Swap = true;
14308   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14309                     FlipSigns = true; break;
14310   case ISD::SETUGE: Swap = true;
14311   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14312                     FlipSigns = true; Invert = true; break;
14313   }
14314
14315   // Special case: Use min/max operations for SETULE/SETUGE
14316   MVT VET = VT.getVectorElementType();
14317   bool hasMinMax =
14318        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14319     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14320
14321   if (hasMinMax) {
14322     switch (SetCCOpcode) {
14323     default: break;
14324     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14325     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14326     }
14327
14328     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14329   }
14330
14331   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14332   if (!MinMax && hasSubus) {
14333     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14334     // Op0 u<= Op1:
14335     //   t = psubus Op0, Op1
14336     //   pcmpeq t, <0..0>
14337     switch (SetCCOpcode) {
14338     default: break;
14339     case ISD::SETULT: {
14340       // If the comparison is against a constant we can turn this into a
14341       // setule.  With psubus, setule does not require a swap.  This is
14342       // beneficial because the constant in the register is no longer
14343       // destructed as the destination so it can be hoisted out of a loop.
14344       // Only do this pre-AVX since vpcmp* is no longer destructive.
14345       if (Subtarget->hasAVX())
14346         break;
14347       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14348       if (ULEOp1.getNode()) {
14349         Op1 = ULEOp1;
14350         Subus = true; Invert = false; Swap = false;
14351       }
14352       break;
14353     }
14354     // Psubus is better than flip-sign because it requires no inversion.
14355     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14356     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14357     }
14358
14359     if (Subus) {
14360       Opc = X86ISD::SUBUS;
14361       FlipSigns = false;
14362     }
14363   }
14364
14365   if (Swap)
14366     std::swap(Op0, Op1);
14367
14368   // Check that the operation in question is available (most are plain SSE2,
14369   // but PCMPGTQ and PCMPEQQ have different requirements).
14370   if (VT == MVT::v2i64) {
14371     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14372       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14373
14374       // First cast everything to the right type.
14375       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14376       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14377
14378       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14379       // bits of the inputs before performing those operations. The lower
14380       // compare is always unsigned.
14381       SDValue SB;
14382       if (FlipSigns) {
14383         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14384       } else {
14385         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14386         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14387         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14388                          Sign, Zero, Sign, Zero);
14389       }
14390       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14391       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14392
14393       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14394       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14395       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14396
14397       // Create masks for only the low parts/high parts of the 64 bit integers.
14398       static const int MaskHi[] = { 1, 1, 3, 3 };
14399       static const int MaskLo[] = { 0, 0, 2, 2 };
14400       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14401       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14402       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14403
14404       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14405       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14406
14407       if (Invert)
14408         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14409
14410       return DAG.getBitcast(VT, Result);
14411     }
14412
14413     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14414       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14415       // pcmpeqd + pshufd + pand.
14416       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14417
14418       // First cast everything to the right type.
14419       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14420       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14421
14422       // Do the compare.
14423       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14424
14425       // Make sure the lower and upper halves are both all-ones.
14426       static const int Mask[] = { 1, 0, 3, 2 };
14427       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14428       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14429
14430       if (Invert)
14431         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14432
14433       return DAG.getBitcast(VT, Result);
14434     }
14435   }
14436
14437   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14438   // bits of the inputs before performing those operations.
14439   if (FlipSigns) {
14440     MVT EltVT = VT.getVectorElementType();
14441     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14442                                  VT);
14443     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14444     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14445   }
14446
14447   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14448
14449   // If the logical-not of the result is required, perform that now.
14450   if (Invert)
14451     Result = DAG.getNOT(dl, Result, VT);
14452
14453   if (MinMax)
14454     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14455
14456   if (Subus)
14457     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14458                          getZeroVector(VT, Subtarget, DAG, dl));
14459
14460   return Result;
14461 }
14462
14463 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14464
14465   MVT VT = Op.getSimpleValueType();
14466
14467   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14468
14469   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14470          && "SetCC type must be 8-bit or 1-bit integer");
14471   SDValue Op0 = Op.getOperand(0);
14472   SDValue Op1 = Op.getOperand(1);
14473   SDLoc dl(Op);
14474   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14475
14476   // Optimize to BT if possible.
14477   // Lower (X & (1 << N)) == 0 to BT(X, N).
14478   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14479   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14480   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14481       Op1.getOpcode() == ISD::Constant &&
14482       cast<ConstantSDNode>(Op1)->isNullValue() &&
14483       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14484     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14485     if (NewSetCC.getNode()) {
14486       if (VT == MVT::i1)
14487         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14488       return NewSetCC;
14489     }
14490   }
14491
14492   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14493   // these.
14494   if (Op1.getOpcode() == ISD::Constant &&
14495       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14496        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14497       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14498
14499     // If the input is a setcc, then reuse the input setcc or use a new one with
14500     // the inverted condition.
14501     if (Op0.getOpcode() == X86ISD::SETCC) {
14502       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14503       bool Invert = (CC == ISD::SETNE) ^
14504         cast<ConstantSDNode>(Op1)->isNullValue();
14505       if (!Invert)
14506         return Op0;
14507
14508       CCode = X86::GetOppositeBranchCondition(CCode);
14509       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14510                                   DAG.getConstant(CCode, dl, MVT::i8),
14511                                   Op0.getOperand(1));
14512       if (VT == MVT::i1)
14513         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14514       return SetCC;
14515     }
14516   }
14517   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14518       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14519       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14520
14521     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14522     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14523   }
14524
14525   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14526   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14527   if (X86CC == X86::COND_INVALID)
14528     return SDValue();
14529
14530   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14531   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14532   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14533                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14534   if (VT == MVT::i1)
14535     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14536   return SetCC;
14537 }
14538
14539 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14540 static bool isX86LogicalCmp(SDValue Op) {
14541   unsigned Opc = Op.getNode()->getOpcode();
14542   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14543       Opc == X86ISD::SAHF)
14544     return true;
14545   if (Op.getResNo() == 1 &&
14546       (Opc == X86ISD::ADD ||
14547        Opc == X86ISD::SUB ||
14548        Opc == X86ISD::ADC ||
14549        Opc == X86ISD::SBB ||
14550        Opc == X86ISD::SMUL ||
14551        Opc == X86ISD::UMUL ||
14552        Opc == X86ISD::INC ||
14553        Opc == X86ISD::DEC ||
14554        Opc == X86ISD::OR ||
14555        Opc == X86ISD::XOR ||
14556        Opc == X86ISD::AND))
14557     return true;
14558
14559   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14560     return true;
14561
14562   return false;
14563 }
14564
14565 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14566   if (V.getOpcode() != ISD::TRUNCATE)
14567     return false;
14568
14569   SDValue VOp0 = V.getOperand(0);
14570   unsigned InBits = VOp0.getValueSizeInBits();
14571   unsigned Bits = V.getValueSizeInBits();
14572   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14573 }
14574
14575 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14576   bool addTest = true;
14577   SDValue Cond  = Op.getOperand(0);
14578   SDValue Op1 = Op.getOperand(1);
14579   SDValue Op2 = Op.getOperand(2);
14580   SDLoc DL(Op);
14581   MVT VT = Op1.getSimpleValueType();
14582   SDValue CC;
14583
14584   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14585   // are available or VBLENDV if AVX is available.
14586   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14587   if (Cond.getOpcode() == ISD::SETCC &&
14588       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14589        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14590       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14591     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14592     int SSECC = translateX86FSETCC(
14593         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14594
14595     if (SSECC != 8) {
14596       if (Subtarget->hasAVX512()) {
14597         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14598                                   DAG.getConstant(SSECC, DL, MVT::i8));
14599         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14600       }
14601
14602       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14603                                 DAG.getConstant(SSECC, DL, MVT::i8));
14604
14605       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14606       // of 3 logic instructions for size savings and potentially speed.
14607       // Unfortunately, there is no scalar form of VBLENDV.
14608
14609       // If either operand is a constant, don't try this. We can expect to
14610       // optimize away at least one of the logic instructions later in that
14611       // case, so that sequence would be faster than a variable blend.
14612
14613       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14614       // uses XMM0 as the selection register. That may need just as many
14615       // instructions as the AND/ANDN/OR sequence due to register moves, so
14616       // don't bother.
14617
14618       if (Subtarget->hasAVX() &&
14619           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14620
14621         // Convert to vectors, do a VSELECT, and convert back to scalar.
14622         // All of the conversions should be optimized away.
14623
14624         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14625         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14626         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14627         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14628
14629         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14630         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14631
14632         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14633
14634         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14635                            VSel, DAG.getIntPtrConstant(0, DL));
14636       }
14637       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14638       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14639       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14640     }
14641   }
14642
14643   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14644     SDValue Op1Scalar;
14645     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14646       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14647     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14648       Op1Scalar = Op1.getOperand(0);
14649     SDValue Op2Scalar;
14650     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14651       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14652     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14653       Op2Scalar = Op2.getOperand(0);
14654     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14655       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14656                                       Op1Scalar.getValueType(),
14657                                       Cond, Op1Scalar, Op2Scalar);
14658       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14659         return DAG.getBitcast(VT, newSelect);
14660       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14661       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14662                          DAG.getIntPtrConstant(0, DL));
14663     }
14664   }
14665
14666   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14667     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14668     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14669                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14670     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14671                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14672     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14673                                     Cond, Op1, Op2);
14674     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14675   }
14676
14677   if (Cond.getOpcode() == ISD::SETCC) {
14678     SDValue NewCond = LowerSETCC(Cond, DAG);
14679     if (NewCond.getNode())
14680       Cond = NewCond;
14681   }
14682
14683   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14684   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14685   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14686   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14687   if (Cond.getOpcode() == X86ISD::SETCC &&
14688       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14689       isZero(Cond.getOperand(1).getOperand(1))) {
14690     SDValue Cmp = Cond.getOperand(1);
14691
14692     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14693
14694     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14695         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14696       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14697
14698       SDValue CmpOp0 = Cmp.getOperand(0);
14699       // Apply further optimizations for special cases
14700       // (select (x != 0), -1, 0) -> neg & sbb
14701       // (select (x == 0), 0, -1) -> neg & sbb
14702       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14703         if (YC->isNullValue() &&
14704             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14705           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14706           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14707                                     DAG.getConstant(0, DL,
14708                                                     CmpOp0.getValueType()),
14709                                     CmpOp0);
14710           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14711                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14712                                     SDValue(Neg.getNode(), 1));
14713           return Res;
14714         }
14715
14716       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14717                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14718       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14719
14720       SDValue Res =   // Res = 0 or -1.
14721         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14722                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14723
14724       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14725         Res = DAG.getNOT(DL, Res, Res.getValueType());
14726
14727       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14728       if (!N2C || !N2C->isNullValue())
14729         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14730       return Res;
14731     }
14732   }
14733
14734   // Look past (and (setcc_carry (cmp ...)), 1).
14735   if (Cond.getOpcode() == ISD::AND &&
14736       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14737     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14738     if (C && C->getAPIntValue() == 1)
14739       Cond = Cond.getOperand(0);
14740   }
14741
14742   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14743   // setting operand in place of the X86ISD::SETCC.
14744   unsigned CondOpcode = Cond.getOpcode();
14745   if (CondOpcode == X86ISD::SETCC ||
14746       CondOpcode == X86ISD::SETCC_CARRY) {
14747     CC = Cond.getOperand(0);
14748
14749     SDValue Cmp = Cond.getOperand(1);
14750     unsigned Opc = Cmp.getOpcode();
14751     MVT VT = Op.getSimpleValueType();
14752
14753     bool IllegalFPCMov = false;
14754     if (VT.isFloatingPoint() && !VT.isVector() &&
14755         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14756       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14757
14758     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14759         Opc == X86ISD::BT) { // FIXME
14760       Cond = Cmp;
14761       addTest = false;
14762     }
14763   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14764              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14765              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14766               Cond.getOperand(0).getValueType() != MVT::i8)) {
14767     SDValue LHS = Cond.getOperand(0);
14768     SDValue RHS = Cond.getOperand(1);
14769     unsigned X86Opcode;
14770     unsigned X86Cond;
14771     SDVTList VTs;
14772     switch (CondOpcode) {
14773     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14774     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14775     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14776     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14777     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14778     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14779     default: llvm_unreachable("unexpected overflowing operator");
14780     }
14781     if (CondOpcode == ISD::UMULO)
14782       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14783                           MVT::i32);
14784     else
14785       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14786
14787     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14788
14789     if (CondOpcode == ISD::UMULO)
14790       Cond = X86Op.getValue(2);
14791     else
14792       Cond = X86Op.getValue(1);
14793
14794     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14795     addTest = false;
14796   }
14797
14798   if (addTest) {
14799     // Look past the truncate if the high bits are known zero.
14800     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14801       Cond = Cond.getOperand(0);
14802
14803     // We know the result of AND is compared against zero. Try to match
14804     // it to BT.
14805     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14806       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14807       if (NewSetCC.getNode()) {
14808         CC = NewSetCC.getOperand(0);
14809         Cond = NewSetCC.getOperand(1);
14810         addTest = false;
14811       }
14812     }
14813   }
14814
14815   if (addTest) {
14816     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14817     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14818   }
14819
14820   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14821   // a <  b ?  0 : -1 -> RES = setcc_carry
14822   // a >= b ? -1 :  0 -> RES = setcc_carry
14823   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14824   if (Cond.getOpcode() == X86ISD::SUB) {
14825     Cond = ConvertCmpIfNecessary(Cond, DAG);
14826     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14827
14828     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14829         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14830       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14831                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14832                                 Cond);
14833       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14834         return DAG.getNOT(DL, Res, Res.getValueType());
14835       return Res;
14836     }
14837   }
14838
14839   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14840   // widen the cmov and push the truncate through. This avoids introducing a new
14841   // branch during isel and doesn't add any extensions.
14842   if (Op.getValueType() == MVT::i8 &&
14843       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14844     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14845     if (T1.getValueType() == T2.getValueType() &&
14846         // Blacklist CopyFromReg to avoid partial register stalls.
14847         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14848       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14849       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14850       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14851     }
14852   }
14853
14854   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14855   // condition is true.
14856   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14857   SDValue Ops[] = { Op2, Op1, CC, Cond };
14858   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14859 }
14860
14861 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14862                                        const X86Subtarget *Subtarget,
14863                                        SelectionDAG &DAG) {
14864   MVT VT = Op->getSimpleValueType(0);
14865   SDValue In = Op->getOperand(0);
14866   MVT InVT = In.getSimpleValueType();
14867   MVT VTElt = VT.getVectorElementType();
14868   MVT InVTElt = InVT.getVectorElementType();
14869   SDLoc dl(Op);
14870
14871   // SKX processor
14872   if ((InVTElt == MVT::i1) &&
14873       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14874         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14875
14876        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14877         VTElt.getSizeInBits() <= 16)) ||
14878
14879        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14880         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14881
14882        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14883         VTElt.getSizeInBits() >= 32))))
14884     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14885
14886   unsigned int NumElts = VT.getVectorNumElements();
14887
14888   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14889     return SDValue();
14890
14891   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14892     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14893       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14894     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14895   }
14896
14897   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14898   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14899   SDValue NegOne =
14900    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14901                    ExtVT);
14902   SDValue Zero =
14903    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14904
14905   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14906   if (VT.is512BitVector())
14907     return V;
14908   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14909 }
14910
14911 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14912                                              const X86Subtarget *Subtarget,
14913                                              SelectionDAG &DAG) {
14914   SDValue In = Op->getOperand(0);
14915   MVT VT = Op->getSimpleValueType(0);
14916   MVT InVT = In.getSimpleValueType();
14917   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14918
14919   MVT InSVT = InVT.getVectorElementType();
14920   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
14921
14922   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14923     return SDValue();
14924   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14925     return SDValue();
14926
14927   SDLoc dl(Op);
14928
14929   // SSE41 targets can use the pmovsx* instructions directly.
14930   if (Subtarget->hasSSE41())
14931     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14932
14933   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14934   SDValue Curr = In;
14935   MVT CurrVT = InVT;
14936
14937   // As SRAI is only available on i16/i32 types, we expand only up to i32
14938   // and handle i64 separately.
14939   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
14940     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14941     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14942     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14943     Curr = DAG.getBitcast(CurrVT, Curr);
14944   }
14945
14946   SDValue SignExt = Curr;
14947   if (CurrVT != InVT) {
14948     unsigned SignExtShift =
14949         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
14950     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14951                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14952   }
14953
14954   if (CurrVT == VT)
14955     return SignExt;
14956
14957   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14958     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14959                                DAG.getConstant(31, dl, MVT::i8));
14960     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14961     return DAG.getBitcast(VT, Ext);
14962   }
14963
14964   return SDValue();
14965 }
14966
14967 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14968                                 SelectionDAG &DAG) {
14969   MVT VT = Op->getSimpleValueType(0);
14970   SDValue In = Op->getOperand(0);
14971   MVT InVT = In.getSimpleValueType();
14972   SDLoc dl(Op);
14973
14974   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14975     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14976
14977   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14978       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14979       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14980     return SDValue();
14981
14982   if (Subtarget->hasInt256())
14983     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14984
14985   // Optimize vectors in AVX mode
14986   // Sign extend  v8i16 to v8i32 and
14987   //              v4i32 to v4i64
14988   //
14989   // Divide input vector into two parts
14990   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14991   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14992   // concat the vectors to original VT
14993
14994   unsigned NumElems = InVT.getVectorNumElements();
14995   SDValue Undef = DAG.getUNDEF(InVT);
14996
14997   SmallVector<int,8> ShufMask1(NumElems, -1);
14998   for (unsigned i = 0; i != NumElems/2; ++i)
14999     ShufMask1[i] = i;
15000
15001   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15002
15003   SmallVector<int,8> ShufMask2(NumElems, -1);
15004   for (unsigned i = 0; i != NumElems/2; ++i)
15005     ShufMask2[i] = i + NumElems/2;
15006
15007   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15008
15009   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15010                                 VT.getVectorNumElements()/2);
15011
15012   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15013   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15014
15015   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15016 }
15017
15018 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15019 // may emit an illegal shuffle but the expansion is still better than scalar
15020 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15021 // we'll emit a shuffle and a arithmetic shift.
15022 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15023 // TODO: It is possible to support ZExt by zeroing the undef values during
15024 // the shuffle phase or after the shuffle.
15025 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15026                                  SelectionDAG &DAG) {
15027   MVT RegVT = Op.getSimpleValueType();
15028   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15029   assert(RegVT.isInteger() &&
15030          "We only custom lower integer vector sext loads.");
15031
15032   // Nothing useful we can do without SSE2 shuffles.
15033   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15034
15035   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15036   SDLoc dl(Ld);
15037   EVT MemVT = Ld->getMemoryVT();
15038   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15039   unsigned RegSz = RegVT.getSizeInBits();
15040
15041   ISD::LoadExtType Ext = Ld->getExtensionType();
15042
15043   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15044          && "Only anyext and sext are currently implemented.");
15045   assert(MemVT != RegVT && "Cannot extend to the same type");
15046   assert(MemVT.isVector() && "Must load a vector from memory");
15047
15048   unsigned NumElems = RegVT.getVectorNumElements();
15049   unsigned MemSz = MemVT.getSizeInBits();
15050   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15051
15052   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15053     // The only way in which we have a legal 256-bit vector result but not the
15054     // integer 256-bit operations needed to directly lower a sextload is if we
15055     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15056     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15057     // correctly legalized. We do this late to allow the canonical form of
15058     // sextload to persist throughout the rest of the DAG combiner -- it wants
15059     // to fold together any extensions it can, and so will fuse a sign_extend
15060     // of an sextload into a sextload targeting a wider value.
15061     SDValue Load;
15062     if (MemSz == 128) {
15063       // Just switch this to a normal load.
15064       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15065                                        "it must be a legal 128-bit vector "
15066                                        "type!");
15067       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15068                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15069                   Ld->isInvariant(), Ld->getAlignment());
15070     } else {
15071       assert(MemSz < 128 &&
15072              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15073       // Do an sext load to a 128-bit vector type. We want to use the same
15074       // number of elements, but elements half as wide. This will end up being
15075       // recursively lowered by this routine, but will succeed as we definitely
15076       // have all the necessary features if we're using AVX1.
15077       EVT HalfEltVT =
15078           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15079       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15080       Load =
15081           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15082                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15083                          Ld->isNonTemporal(), Ld->isInvariant(),
15084                          Ld->getAlignment());
15085     }
15086
15087     // Replace chain users with the new chain.
15088     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15089     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15090
15091     // Finally, do a normal sign-extend to the desired register.
15092     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15093   }
15094
15095   // All sizes must be a power of two.
15096   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15097          "Non-power-of-two elements are not custom lowered!");
15098
15099   // Attempt to load the original value using scalar loads.
15100   // Find the largest scalar type that divides the total loaded size.
15101   MVT SclrLoadTy = MVT::i8;
15102   for (MVT Tp : MVT::integer_valuetypes()) {
15103     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15104       SclrLoadTy = Tp;
15105     }
15106   }
15107
15108   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15109   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15110       (64 <= MemSz))
15111     SclrLoadTy = MVT::f64;
15112
15113   // Calculate the number of scalar loads that we need to perform
15114   // in order to load our vector from memory.
15115   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15116
15117   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15118          "Can only lower sext loads with a single scalar load!");
15119
15120   unsigned loadRegZize = RegSz;
15121   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15122     loadRegZize = 128;
15123
15124   // Represent our vector as a sequence of elements which are the
15125   // largest scalar that we can load.
15126   EVT LoadUnitVecVT = EVT::getVectorVT(
15127       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15128
15129   // Represent the data using the same element type that is stored in
15130   // memory. In practice, we ''widen'' MemVT.
15131   EVT WideVecVT =
15132       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15133                        loadRegZize / MemVT.getScalarSizeInBits());
15134
15135   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15136          "Invalid vector type");
15137
15138   // We can't shuffle using an illegal type.
15139   assert(TLI.isTypeLegal(WideVecVT) &&
15140          "We only lower types that form legal widened vector types");
15141
15142   SmallVector<SDValue, 8> Chains;
15143   SDValue Ptr = Ld->getBasePtr();
15144   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15145                                       TLI.getPointerTy(DAG.getDataLayout()));
15146   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15147
15148   for (unsigned i = 0; i < NumLoads; ++i) {
15149     // Perform a single load.
15150     SDValue ScalarLoad =
15151         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15152                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15153                     Ld->getAlignment());
15154     Chains.push_back(ScalarLoad.getValue(1));
15155     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15156     // another round of DAGCombining.
15157     if (i == 0)
15158       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15159     else
15160       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15161                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15162
15163     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15164   }
15165
15166   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15167
15168   // Bitcast the loaded value to a vector of the original element type, in
15169   // the size of the target vector type.
15170   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15171   unsigned SizeRatio = RegSz / MemSz;
15172
15173   if (Ext == ISD::SEXTLOAD) {
15174     // If we have SSE4.1, we can directly emit a VSEXT node.
15175     if (Subtarget->hasSSE41()) {
15176       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15177       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15178       return Sext;
15179     }
15180
15181     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15182     // lanes.
15183     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15184            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15185
15186     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15187     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15188     return Shuff;
15189   }
15190
15191   // Redistribute the loaded elements into the different locations.
15192   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15193   for (unsigned i = 0; i != NumElems; ++i)
15194     ShuffleVec[i * SizeRatio] = i;
15195
15196   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15197                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15198
15199   // Bitcast to the requested type.
15200   Shuff = DAG.getBitcast(RegVT, Shuff);
15201   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15202   return Shuff;
15203 }
15204
15205 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15206 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15207 // from the AND / OR.
15208 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15209   Opc = Op.getOpcode();
15210   if (Opc != ISD::OR && Opc != ISD::AND)
15211     return false;
15212   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15213           Op.getOperand(0).hasOneUse() &&
15214           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15215           Op.getOperand(1).hasOneUse());
15216 }
15217
15218 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15219 // 1 and that the SETCC node has a single use.
15220 static bool isXor1OfSetCC(SDValue Op) {
15221   if (Op.getOpcode() != ISD::XOR)
15222     return false;
15223   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15224   if (N1C && N1C->getAPIntValue() == 1) {
15225     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15226       Op.getOperand(0).hasOneUse();
15227   }
15228   return false;
15229 }
15230
15231 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15232   bool addTest = true;
15233   SDValue Chain = Op.getOperand(0);
15234   SDValue Cond  = Op.getOperand(1);
15235   SDValue Dest  = Op.getOperand(2);
15236   SDLoc dl(Op);
15237   SDValue CC;
15238   bool Inverted = false;
15239
15240   if (Cond.getOpcode() == ISD::SETCC) {
15241     // Check for setcc([su]{add,sub,mul}o == 0).
15242     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15243         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15244         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15245         Cond.getOperand(0).getResNo() == 1 &&
15246         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15247          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15248          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15249          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15250          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15251          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15252       Inverted = true;
15253       Cond = Cond.getOperand(0);
15254     } else {
15255       SDValue NewCond = LowerSETCC(Cond, DAG);
15256       if (NewCond.getNode())
15257         Cond = NewCond;
15258     }
15259   }
15260 #if 0
15261   // FIXME: LowerXALUO doesn't handle these!!
15262   else if (Cond.getOpcode() == X86ISD::ADD  ||
15263            Cond.getOpcode() == X86ISD::SUB  ||
15264            Cond.getOpcode() == X86ISD::SMUL ||
15265            Cond.getOpcode() == X86ISD::UMUL)
15266     Cond = LowerXALUO(Cond, DAG);
15267 #endif
15268
15269   // Look pass (and (setcc_carry (cmp ...)), 1).
15270   if (Cond.getOpcode() == ISD::AND &&
15271       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15272     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15273     if (C && C->getAPIntValue() == 1)
15274       Cond = Cond.getOperand(0);
15275   }
15276
15277   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15278   // setting operand in place of the X86ISD::SETCC.
15279   unsigned CondOpcode = Cond.getOpcode();
15280   if (CondOpcode == X86ISD::SETCC ||
15281       CondOpcode == X86ISD::SETCC_CARRY) {
15282     CC = Cond.getOperand(0);
15283
15284     SDValue Cmp = Cond.getOperand(1);
15285     unsigned Opc = Cmp.getOpcode();
15286     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15287     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15288       Cond = Cmp;
15289       addTest = false;
15290     } else {
15291       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15292       default: break;
15293       case X86::COND_O:
15294       case X86::COND_B:
15295         // These can only come from an arithmetic instruction with overflow,
15296         // e.g. SADDO, UADDO.
15297         Cond = Cond.getNode()->getOperand(1);
15298         addTest = false;
15299         break;
15300       }
15301     }
15302   }
15303   CondOpcode = Cond.getOpcode();
15304   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15305       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15306       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15307        Cond.getOperand(0).getValueType() != MVT::i8)) {
15308     SDValue LHS = Cond.getOperand(0);
15309     SDValue RHS = Cond.getOperand(1);
15310     unsigned X86Opcode;
15311     unsigned X86Cond;
15312     SDVTList VTs;
15313     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15314     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15315     // X86ISD::INC).
15316     switch (CondOpcode) {
15317     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15318     case ISD::SADDO:
15319       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15320         if (C->isOne()) {
15321           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15322           break;
15323         }
15324       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15325     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15326     case ISD::SSUBO:
15327       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15328         if (C->isOne()) {
15329           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15330           break;
15331         }
15332       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15333     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15334     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15335     default: llvm_unreachable("unexpected overflowing operator");
15336     }
15337     if (Inverted)
15338       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15339     if (CondOpcode == ISD::UMULO)
15340       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15341                           MVT::i32);
15342     else
15343       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15344
15345     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15346
15347     if (CondOpcode == ISD::UMULO)
15348       Cond = X86Op.getValue(2);
15349     else
15350       Cond = X86Op.getValue(1);
15351
15352     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15353     addTest = false;
15354   } else {
15355     unsigned CondOpc;
15356     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15357       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15358       if (CondOpc == ISD::OR) {
15359         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15360         // two branches instead of an explicit OR instruction with a
15361         // separate test.
15362         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15363             isX86LogicalCmp(Cmp)) {
15364           CC = Cond.getOperand(0).getOperand(0);
15365           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15366                               Chain, Dest, CC, Cmp);
15367           CC = Cond.getOperand(1).getOperand(0);
15368           Cond = Cmp;
15369           addTest = false;
15370         }
15371       } else { // ISD::AND
15372         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15373         // two branches instead of an explicit AND instruction with a
15374         // separate test. However, we only do this if this block doesn't
15375         // have a fall-through edge, because this requires an explicit
15376         // jmp when the condition is false.
15377         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15378             isX86LogicalCmp(Cmp) &&
15379             Op.getNode()->hasOneUse()) {
15380           X86::CondCode CCode =
15381             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15382           CCode = X86::GetOppositeBranchCondition(CCode);
15383           CC = DAG.getConstant(CCode, dl, MVT::i8);
15384           SDNode *User = *Op.getNode()->use_begin();
15385           // Look for an unconditional branch following this conditional branch.
15386           // We need this because we need to reverse the successors in order
15387           // to implement FCMP_OEQ.
15388           if (User->getOpcode() == ISD::BR) {
15389             SDValue FalseBB = User->getOperand(1);
15390             SDNode *NewBR =
15391               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15392             assert(NewBR == User);
15393             (void)NewBR;
15394             Dest = FalseBB;
15395
15396             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15397                                 Chain, Dest, CC, Cmp);
15398             X86::CondCode CCode =
15399               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15400             CCode = X86::GetOppositeBranchCondition(CCode);
15401             CC = DAG.getConstant(CCode, dl, MVT::i8);
15402             Cond = Cmp;
15403             addTest = false;
15404           }
15405         }
15406       }
15407     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15408       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15409       // It should be transformed during dag combiner except when the condition
15410       // is set by a arithmetics with overflow node.
15411       X86::CondCode CCode =
15412         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15413       CCode = X86::GetOppositeBranchCondition(CCode);
15414       CC = DAG.getConstant(CCode, dl, MVT::i8);
15415       Cond = Cond.getOperand(0).getOperand(1);
15416       addTest = false;
15417     } else if (Cond.getOpcode() == ISD::SETCC &&
15418                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15419       // For FCMP_OEQ, we can emit
15420       // two branches instead of an explicit AND instruction with a
15421       // separate test. However, we only do this if this block doesn't
15422       // have a fall-through edge, because this requires an explicit
15423       // jmp when the condition is false.
15424       if (Op.getNode()->hasOneUse()) {
15425         SDNode *User = *Op.getNode()->use_begin();
15426         // Look for an unconditional branch following this conditional branch.
15427         // We need this because we need to reverse the successors in order
15428         // to implement FCMP_OEQ.
15429         if (User->getOpcode() == ISD::BR) {
15430           SDValue FalseBB = User->getOperand(1);
15431           SDNode *NewBR =
15432             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15433           assert(NewBR == User);
15434           (void)NewBR;
15435           Dest = FalseBB;
15436
15437           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15438                                     Cond.getOperand(0), Cond.getOperand(1));
15439           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15440           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15441           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15442                               Chain, Dest, CC, Cmp);
15443           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15444           Cond = Cmp;
15445           addTest = false;
15446         }
15447       }
15448     } else if (Cond.getOpcode() == ISD::SETCC &&
15449                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15450       // For FCMP_UNE, we can emit
15451       // two branches instead of an explicit AND instruction with a
15452       // separate test. However, we only do this if this block doesn't
15453       // have a fall-through edge, because this requires an explicit
15454       // jmp when the condition is false.
15455       if (Op.getNode()->hasOneUse()) {
15456         SDNode *User = *Op.getNode()->use_begin();
15457         // Look for an unconditional branch following this conditional branch.
15458         // We need this because we need to reverse the successors in order
15459         // to implement FCMP_UNE.
15460         if (User->getOpcode() == ISD::BR) {
15461           SDValue FalseBB = User->getOperand(1);
15462           SDNode *NewBR =
15463             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15464           assert(NewBR == User);
15465           (void)NewBR;
15466
15467           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15468                                     Cond.getOperand(0), Cond.getOperand(1));
15469           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15470           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15471           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15472                               Chain, Dest, CC, Cmp);
15473           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15474           Cond = Cmp;
15475           addTest = false;
15476           Dest = FalseBB;
15477         }
15478       }
15479     }
15480   }
15481
15482   if (addTest) {
15483     // Look pass the truncate if the high bits are known zero.
15484     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15485         Cond = Cond.getOperand(0);
15486
15487     // We know the result of AND is compared against zero. Try to match
15488     // it to BT.
15489     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15490       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15491       if (NewSetCC.getNode()) {
15492         CC = NewSetCC.getOperand(0);
15493         Cond = NewSetCC.getOperand(1);
15494         addTest = false;
15495       }
15496     }
15497   }
15498
15499   if (addTest) {
15500     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15501     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15502     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15503   }
15504   Cond = ConvertCmpIfNecessary(Cond, DAG);
15505   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15506                      Chain, Dest, CC, Cond);
15507 }
15508
15509 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15510 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15511 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15512 // that the guard pages used by the OS virtual memory manager are allocated in
15513 // correct sequence.
15514 SDValue
15515 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15516                                            SelectionDAG &DAG) const {
15517   MachineFunction &MF = DAG.getMachineFunction();
15518   bool SplitStack = MF.shouldSplitStack();
15519   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15520                SplitStack;
15521   SDLoc dl(Op);
15522
15523   if (!Lower) {
15524     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15525     SDNode* Node = Op.getNode();
15526
15527     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15528     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15529         " not tell us which reg is the stack pointer!");
15530     EVT VT = Node->getValueType(0);
15531     SDValue Tmp1 = SDValue(Node, 0);
15532     SDValue Tmp2 = SDValue(Node, 1);
15533     SDValue Tmp3 = Node->getOperand(2);
15534     SDValue Chain = Tmp1.getOperand(0);
15535
15536     // Chain the dynamic stack allocation so that it doesn't modify the stack
15537     // pointer when other instructions are using the stack.
15538     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15539         SDLoc(Node));
15540
15541     SDValue Size = Tmp2.getOperand(1);
15542     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15543     Chain = SP.getValue(1);
15544     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15545     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15546     unsigned StackAlign = TFI.getStackAlignment();
15547     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15548     if (Align > StackAlign)
15549       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15550           DAG.getConstant(-(uint64_t)Align, dl, VT));
15551     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15552
15553     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15554         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15555         SDLoc(Node));
15556
15557     SDValue Ops[2] = { Tmp1, Tmp2 };
15558     return DAG.getMergeValues(Ops, dl);
15559   }
15560
15561   // Get the inputs.
15562   SDValue Chain = Op.getOperand(0);
15563   SDValue Size  = Op.getOperand(1);
15564   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15565   EVT VT = Op.getNode()->getValueType(0);
15566
15567   bool Is64Bit = Subtarget->is64Bit();
15568   MVT SPTy = getPointerTy(DAG.getDataLayout());
15569
15570   if (SplitStack) {
15571     MachineRegisterInfo &MRI = MF.getRegInfo();
15572
15573     if (Is64Bit) {
15574       // The 64 bit implementation of segmented stacks needs to clobber both r10
15575       // r11. This makes it impossible to use it along with nested parameters.
15576       const Function *F = MF.getFunction();
15577
15578       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15579            I != E; ++I)
15580         if (I->hasNestAttr())
15581           report_fatal_error("Cannot use segmented stacks with functions that "
15582                              "have nested arguments.");
15583     }
15584
15585     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15586     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15587     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15588     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15589                                 DAG.getRegister(Vreg, SPTy));
15590     SDValue Ops1[2] = { Value, Chain };
15591     return DAG.getMergeValues(Ops1, dl);
15592   } else {
15593     SDValue Flag;
15594     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15595
15596     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15597     Flag = Chain.getValue(1);
15598     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15599
15600     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15601
15602     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15603     unsigned SPReg = RegInfo->getStackRegister();
15604     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15605     Chain = SP.getValue(1);
15606
15607     if (Align) {
15608       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15609                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15610       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15611     }
15612
15613     SDValue Ops1[2] = { SP, Chain };
15614     return DAG.getMergeValues(Ops1, dl);
15615   }
15616 }
15617
15618 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15619   MachineFunction &MF = DAG.getMachineFunction();
15620   auto PtrVT = getPointerTy(MF.getDataLayout());
15621   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15622
15623   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15624   SDLoc DL(Op);
15625
15626   if (!Subtarget->is64Bit() ||
15627       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15628     // vastart just stores the address of the VarArgsFrameIndex slot into the
15629     // memory location argument.
15630     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15631     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15632                         MachinePointerInfo(SV), false, false, 0);
15633   }
15634
15635   // __va_list_tag:
15636   //   gp_offset         (0 - 6 * 8)
15637   //   fp_offset         (48 - 48 + 8 * 16)
15638   //   overflow_arg_area (point to parameters coming in memory).
15639   //   reg_save_area
15640   SmallVector<SDValue, 8> MemOps;
15641   SDValue FIN = Op.getOperand(1);
15642   // Store gp_offset
15643   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15644                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15645                                                DL, MVT::i32),
15646                                FIN, MachinePointerInfo(SV), false, false, 0);
15647   MemOps.push_back(Store);
15648
15649   // Store fp_offset
15650   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15651   Store = DAG.getStore(Op.getOperand(0), DL,
15652                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15653                                        MVT::i32),
15654                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15655   MemOps.push_back(Store);
15656
15657   // Store ptr to overflow_arg_area
15658   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15659   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15660   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15661                        MachinePointerInfo(SV, 8),
15662                        false, false, 0);
15663   MemOps.push_back(Store);
15664
15665   // Store ptr to reg_save_area.
15666   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15667       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15668   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15669   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15670       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15671   MemOps.push_back(Store);
15672   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15673 }
15674
15675 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15676   assert(Subtarget->is64Bit() &&
15677          "LowerVAARG only handles 64-bit va_arg!");
15678   assert(Op.getNode()->getNumOperands() == 4);
15679
15680   MachineFunction &MF = DAG.getMachineFunction();
15681   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15682     // The Win64 ABI uses char* instead of a structure.
15683     return DAG.expandVAArg(Op.getNode());
15684
15685   SDValue Chain = Op.getOperand(0);
15686   SDValue SrcPtr = Op.getOperand(1);
15687   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15688   unsigned Align = Op.getConstantOperandVal(3);
15689   SDLoc dl(Op);
15690
15691   EVT ArgVT = Op.getNode()->getValueType(0);
15692   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15693   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15694   uint8_t ArgMode;
15695
15696   // Decide which area this value should be read from.
15697   // TODO: Implement the AMD64 ABI in its entirety. This simple
15698   // selection mechanism works only for the basic types.
15699   if (ArgVT == MVT::f80) {
15700     llvm_unreachable("va_arg for f80 not yet implemented");
15701   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15702     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15703   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15704     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15705   } else {
15706     llvm_unreachable("Unhandled argument type in LowerVAARG");
15707   }
15708
15709   if (ArgMode == 2) {
15710     // Sanity Check: Make sure using fp_offset makes sense.
15711     assert(!Subtarget->useSoftFloat() &&
15712            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15713            Subtarget->hasSSE1());
15714   }
15715
15716   // Insert VAARG_64 node into the DAG
15717   // VAARG_64 returns two values: Variable Argument Address, Chain
15718   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15719                        DAG.getConstant(ArgMode, dl, MVT::i8),
15720                        DAG.getConstant(Align, dl, MVT::i32)};
15721   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15722   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15723                                           VTs, InstOps, MVT::i64,
15724                                           MachinePointerInfo(SV),
15725                                           /*Align=*/0,
15726                                           /*Volatile=*/false,
15727                                           /*ReadMem=*/true,
15728                                           /*WriteMem=*/true);
15729   Chain = VAARG.getValue(1);
15730
15731   // Load the next argument and return it
15732   return DAG.getLoad(ArgVT, dl,
15733                      Chain,
15734                      VAARG,
15735                      MachinePointerInfo(),
15736                      false, false, false, 0);
15737 }
15738
15739 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15740                            SelectionDAG &DAG) {
15741   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15742   // where a va_list is still an i8*.
15743   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15744   if (Subtarget->isCallingConvWin64(
15745         DAG.getMachineFunction().getFunction()->getCallingConv()))
15746     // Probably a Win64 va_copy.
15747     return DAG.expandVACopy(Op.getNode());
15748
15749   SDValue Chain = Op.getOperand(0);
15750   SDValue DstPtr = Op.getOperand(1);
15751   SDValue SrcPtr = Op.getOperand(2);
15752   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15753   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15754   SDLoc DL(Op);
15755
15756   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15757                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15758                        false, false,
15759                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15760 }
15761
15762 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15763 // amount is a constant. Takes immediate version of shift as input.
15764 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15765                                           SDValue SrcOp, uint64_t ShiftAmt,
15766                                           SelectionDAG &DAG) {
15767   MVT ElementType = VT.getVectorElementType();
15768
15769   // Fold this packed shift into its first operand if ShiftAmt is 0.
15770   if (ShiftAmt == 0)
15771     return SrcOp;
15772
15773   // Check for ShiftAmt >= element width
15774   if (ShiftAmt >= ElementType.getSizeInBits()) {
15775     if (Opc == X86ISD::VSRAI)
15776       ShiftAmt = ElementType.getSizeInBits() - 1;
15777     else
15778       return DAG.getConstant(0, dl, VT);
15779   }
15780
15781   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15782          && "Unknown target vector shift-by-constant node");
15783
15784   // Fold this packed vector shift into a build vector if SrcOp is a
15785   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15786   if (VT == SrcOp.getSimpleValueType() &&
15787       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15788     SmallVector<SDValue, 8> Elts;
15789     unsigned NumElts = SrcOp->getNumOperands();
15790     ConstantSDNode *ND;
15791
15792     switch(Opc) {
15793     default: llvm_unreachable(nullptr);
15794     case X86ISD::VSHLI:
15795       for (unsigned i=0; i!=NumElts; ++i) {
15796         SDValue CurrentOp = SrcOp->getOperand(i);
15797         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15798           Elts.push_back(CurrentOp);
15799           continue;
15800         }
15801         ND = cast<ConstantSDNode>(CurrentOp);
15802         const APInt &C = ND->getAPIntValue();
15803         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15804       }
15805       break;
15806     case X86ISD::VSRLI:
15807       for (unsigned i=0; i!=NumElts; ++i) {
15808         SDValue CurrentOp = SrcOp->getOperand(i);
15809         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15810           Elts.push_back(CurrentOp);
15811           continue;
15812         }
15813         ND = cast<ConstantSDNode>(CurrentOp);
15814         const APInt &C = ND->getAPIntValue();
15815         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15816       }
15817       break;
15818     case X86ISD::VSRAI:
15819       for (unsigned i=0; i!=NumElts; ++i) {
15820         SDValue CurrentOp = SrcOp->getOperand(i);
15821         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15822           Elts.push_back(CurrentOp);
15823           continue;
15824         }
15825         ND = cast<ConstantSDNode>(CurrentOp);
15826         const APInt &C = ND->getAPIntValue();
15827         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15828       }
15829       break;
15830     }
15831
15832     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15833   }
15834
15835   return DAG.getNode(Opc, dl, VT, SrcOp,
15836                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15837 }
15838
15839 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15840 // may or may not be a constant. Takes immediate version of shift as input.
15841 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15842                                    SDValue SrcOp, SDValue ShAmt,
15843                                    SelectionDAG &DAG) {
15844   MVT SVT = ShAmt.getSimpleValueType();
15845   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15846
15847   // Catch shift-by-constant.
15848   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15849     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15850                                       CShAmt->getZExtValue(), DAG);
15851
15852   // Change opcode to non-immediate version
15853   switch (Opc) {
15854     default: llvm_unreachable("Unknown target vector shift node");
15855     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15856     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15857     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15858   }
15859
15860   const X86Subtarget &Subtarget =
15861       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15862   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15863       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15864     // Let the shuffle legalizer expand this shift amount node.
15865     SDValue Op0 = ShAmt.getOperand(0);
15866     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15867     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15868   } else {
15869     // Need to build a vector containing shift amount.
15870     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15871     SmallVector<SDValue, 4> ShOps;
15872     ShOps.push_back(ShAmt);
15873     if (SVT == MVT::i32) {
15874       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15875       ShOps.push_back(DAG.getUNDEF(SVT));
15876     }
15877     ShOps.push_back(DAG.getUNDEF(SVT));
15878
15879     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15880     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15881   }
15882
15883   // The return type has to be a 128-bit type with the same element
15884   // type as the input type.
15885   MVT EltVT = VT.getVectorElementType();
15886   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15887
15888   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15889   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15890 }
15891
15892 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15893 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15894 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15895 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15896                                     SDValue PreservedSrc,
15897                                     const X86Subtarget *Subtarget,
15898                                     SelectionDAG &DAG) {
15899     MVT VT = Op.getSimpleValueType();
15900     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15901     SDValue VMask;
15902     unsigned OpcodeSelect = ISD::VSELECT;
15903     SDLoc dl(Op);
15904
15905     if (isAllOnes(Mask))
15906       return Op;
15907
15908     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
15909       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
15910       VMask = DAG.getBitcast(MaskVT,
15911                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15912     } else {
15913       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
15914                                        Mask.getSimpleValueType().getSizeInBits());
15915       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15916       // are extracted by EXTRACT_SUBVECTOR.
15917       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15918                           DAG.getBitcast(BitcastVT, Mask),
15919                           DAG.getIntPtrConstant(0, dl));
15920     }
15921
15922     switch (Op.getOpcode()) {
15923     default: break;
15924     case X86ISD::PCMPEQM:
15925     case X86ISD::PCMPGTM:
15926     case X86ISD::CMPM:
15927     case X86ISD::CMPMU:
15928       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15929     case X86ISD::VFPCLASS:
15930       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15931     case X86ISD::VTRUNC:
15932     case X86ISD::VTRUNCS:
15933     case X86ISD::VTRUNCUS:
15934       // We can't use ISD::VSELECT here because it is not always "Legal"
15935       // for the destination type. For example vpmovqb require only AVX512
15936       // and vselect that can operate on byte element type require BWI
15937       OpcodeSelect = X86ISD::SELECT;
15938       break;
15939     }
15940     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15941       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15942     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15943 }
15944
15945 /// \brief Creates an SDNode for a predicated scalar operation.
15946 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15947 /// The mask is coming as MVT::i8 and it should be truncated
15948 /// to MVT::i1 while lowering masking intrinsics.
15949 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15950 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15951 /// for a scalar instruction.
15952 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15953                                     SDValue PreservedSrc,
15954                                     const X86Subtarget *Subtarget,
15955                                     SelectionDAG &DAG) {
15956   if (isAllOnes(Mask))
15957     return Op;
15958
15959   MVT VT = Op.getSimpleValueType();
15960   SDLoc dl(Op);
15961   // The mask should be of type MVT::i1
15962   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15963
15964   if (Op.getOpcode() == X86ISD::FSETCC)
15965     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15966   if (Op.getOpcode() == X86ISD::VFPCLASS)
15967     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
15968
15969   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15970     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15971   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15972 }
15973
15974 static int getSEHRegistrationNodeSize(const Function *Fn) {
15975   if (!Fn->hasPersonalityFn())
15976     report_fatal_error(
15977         "querying registration node size for function without personality");
15978   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15979   // WinEHStatePass for the full struct definition.
15980   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15981   case EHPersonality::MSVC_X86SEH: return 24;
15982   case EHPersonality::MSVC_CXX: return 16;
15983   default: break;
15984   }
15985   report_fatal_error("can only recover FP for MSVC EH personality functions");
15986 }
15987
15988 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15989 /// function or when returning to a parent frame after catching an exception, we
15990 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15991 /// Here's the math:
15992 ///   RegNodeBase = EntryEBP - RegNodeSize
15993 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15994 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15995 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15996 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15997                                    SDValue EntryEBP) {
15998   MachineFunction &MF = DAG.getMachineFunction();
15999   SDLoc dl;
16000
16001   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16002   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16003
16004   // It's possible that the parent function no longer has a personality function
16005   // if the exceptional code was optimized away, in which case we just return
16006   // the incoming EBP.
16007   if (!Fn->hasPersonalityFn())
16008     return EntryEBP;
16009
16010   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16011
16012   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16013   // registration.
16014   MCSymbol *OffsetSym =
16015       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16016           GlobalValue::getRealLinkageName(Fn->getName()));
16017   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16018   SDValue RegNodeFrameOffset =
16019       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16020
16021   // RegNodeBase = EntryEBP - RegNodeSize
16022   // ParentFP = RegNodeBase - RegNodeFrameOffset
16023   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16024                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16025   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16026 }
16027
16028 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16029                                        SelectionDAG &DAG) {
16030   SDLoc dl(Op);
16031   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16032   MVT VT = Op.getSimpleValueType();
16033   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16034   if (IntrData) {
16035     switch(IntrData->Type) {
16036     case INTR_TYPE_1OP:
16037       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16038     case INTR_TYPE_2OP:
16039       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16040         Op.getOperand(2));
16041     case INTR_TYPE_2OP_IMM8:
16042       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16043                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16044     case INTR_TYPE_3OP:
16045       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16046         Op.getOperand(2), Op.getOperand(3));
16047     case INTR_TYPE_4OP:
16048       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16049         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16050     case INTR_TYPE_1OP_MASK_RM: {
16051       SDValue Src = Op.getOperand(1);
16052       SDValue PassThru = Op.getOperand(2);
16053       SDValue Mask = Op.getOperand(3);
16054       SDValue RoundingMode;
16055       // We allways add rounding mode to the Node.
16056       // If the rounding mode is not specified, we add the
16057       // "current direction" mode.
16058       if (Op.getNumOperands() == 4)
16059         RoundingMode =
16060           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16061       else
16062         RoundingMode = Op.getOperand(4);
16063       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16064       if (IntrWithRoundingModeOpcode != 0)
16065         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16066             X86::STATIC_ROUNDING::CUR_DIRECTION)
16067           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16068                                       dl, Op.getValueType(), Src, RoundingMode),
16069                                       Mask, PassThru, Subtarget, DAG);
16070       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16071                                               RoundingMode),
16072                                   Mask, PassThru, Subtarget, DAG);
16073     }
16074     case INTR_TYPE_1OP_MASK: {
16075       SDValue Src = Op.getOperand(1);
16076       SDValue PassThru = Op.getOperand(2);
16077       SDValue Mask = Op.getOperand(3);
16078       // We add rounding mode to the Node when
16079       //   - RM Opcode is specified and
16080       //   - RM is not "current direction".
16081       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16082       if (IntrWithRoundingModeOpcode != 0) {
16083         SDValue Rnd = Op.getOperand(4);
16084         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16085         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16086           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16087                                       dl, Op.getValueType(),
16088                                       Src, Rnd),
16089                                       Mask, PassThru, Subtarget, DAG);
16090         }
16091       }
16092       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16093                                   Mask, PassThru, Subtarget, DAG);
16094     }
16095     case INTR_TYPE_SCALAR_MASK: {
16096       SDValue Src1 = Op.getOperand(1);
16097       SDValue Src2 = Op.getOperand(2);
16098       SDValue passThru = Op.getOperand(3);
16099       SDValue Mask = Op.getOperand(4);
16100       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16101                                   Mask, passThru, Subtarget, DAG);
16102     }
16103     case INTR_TYPE_SCALAR_MASK_RM: {
16104       SDValue Src1 = Op.getOperand(1);
16105       SDValue Src2 = Op.getOperand(2);
16106       SDValue Src0 = Op.getOperand(3);
16107       SDValue Mask = Op.getOperand(4);
16108       // There are 2 kinds of intrinsics in this group:
16109       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16110       // (2) With rounding mode and sae - 7 operands.
16111       if (Op.getNumOperands() == 6) {
16112         SDValue Sae  = Op.getOperand(5);
16113         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16114         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16115                                                 Sae),
16116                                     Mask, Src0, Subtarget, DAG);
16117       }
16118       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16119       SDValue RoundingMode  = Op.getOperand(5);
16120       SDValue Sae  = Op.getOperand(6);
16121       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16122                                               RoundingMode, Sae),
16123                                   Mask, Src0, Subtarget, DAG);
16124     }
16125     case INTR_TYPE_2OP_MASK:
16126     case INTR_TYPE_2OP_IMM8_MASK: {
16127       SDValue Src1 = Op.getOperand(1);
16128       SDValue Src2 = Op.getOperand(2);
16129       SDValue PassThru = Op.getOperand(3);
16130       SDValue Mask = Op.getOperand(4);
16131
16132       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16133         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16134
16135       // We specify 2 possible opcodes for intrinsics with rounding modes.
16136       // First, we check if the intrinsic may have non-default rounding mode,
16137       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16138       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16139       if (IntrWithRoundingModeOpcode != 0) {
16140         SDValue Rnd = Op.getOperand(5);
16141         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16142         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16143           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16144                                       dl, Op.getValueType(),
16145                                       Src1, Src2, Rnd),
16146                                       Mask, PassThru, Subtarget, DAG);
16147         }
16148       }
16149       // TODO: Intrinsics should have fast-math-flags to propagate.
16150       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16151                                   Mask, PassThru, Subtarget, DAG);
16152     }
16153     case INTR_TYPE_2OP_MASK_RM: {
16154       SDValue Src1 = Op.getOperand(1);
16155       SDValue Src2 = Op.getOperand(2);
16156       SDValue PassThru = Op.getOperand(3);
16157       SDValue Mask = Op.getOperand(4);
16158       // We specify 2 possible modes for intrinsics, with/without rounding
16159       // modes.
16160       // First, we check if the intrinsic have rounding mode (6 operands),
16161       // if not, we set rounding mode to "current".
16162       SDValue Rnd;
16163       if (Op.getNumOperands() == 6)
16164         Rnd = Op.getOperand(5);
16165       else
16166         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16167       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16168                                               Src1, Src2, Rnd),
16169                                   Mask, PassThru, Subtarget, DAG);
16170     }
16171     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16172       SDValue Src1 = Op.getOperand(1);
16173       SDValue Src2 = Op.getOperand(2);
16174       SDValue Src3 = Op.getOperand(3);
16175       SDValue PassThru = Op.getOperand(4);
16176       SDValue Mask = Op.getOperand(5);
16177       SDValue Sae  = Op.getOperand(6);
16178
16179       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16180                                               Src2, Src3, Sae),
16181                                   Mask, PassThru, Subtarget, DAG);
16182     }
16183     case INTR_TYPE_3OP_MASK_RM: {
16184       SDValue Src1 = Op.getOperand(1);
16185       SDValue Src2 = Op.getOperand(2);
16186       SDValue Imm = Op.getOperand(3);
16187       SDValue PassThru = Op.getOperand(4);
16188       SDValue Mask = Op.getOperand(5);
16189       // We specify 2 possible modes for intrinsics, with/without rounding
16190       // modes.
16191       // First, we check if the intrinsic have rounding mode (7 operands),
16192       // if not, we set rounding mode to "current".
16193       SDValue Rnd;
16194       if (Op.getNumOperands() == 7)
16195         Rnd = Op.getOperand(6);
16196       else
16197         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16198       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16199         Src1, Src2, Imm, Rnd),
16200         Mask, PassThru, Subtarget, DAG);
16201     }
16202     case INTR_TYPE_3OP_IMM8_MASK:
16203     case INTR_TYPE_3OP_MASK:
16204     case INSERT_SUBVEC: {
16205       SDValue Src1 = Op.getOperand(1);
16206       SDValue Src2 = Op.getOperand(2);
16207       SDValue Src3 = Op.getOperand(3);
16208       SDValue PassThru = Op.getOperand(4);
16209       SDValue Mask = Op.getOperand(5);
16210
16211       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16212         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16213       else if (IntrData->Type == INSERT_SUBVEC) {
16214         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16215         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16216         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16217         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16218         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16219       }
16220
16221       // We specify 2 possible opcodes for intrinsics with rounding modes.
16222       // First, we check if the intrinsic may have non-default rounding mode,
16223       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16224       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16225       if (IntrWithRoundingModeOpcode != 0) {
16226         SDValue Rnd = Op.getOperand(6);
16227         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16228         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16229           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16230                                       dl, Op.getValueType(),
16231                                       Src1, Src2, Src3, Rnd),
16232                                       Mask, PassThru, Subtarget, DAG);
16233         }
16234       }
16235       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16236                                               Src1, Src2, Src3),
16237                                   Mask, PassThru, Subtarget, DAG);
16238     }
16239     case VPERM_3OP_MASKZ:
16240     case VPERM_3OP_MASK:
16241     case FMA_OP_MASK3:
16242     case FMA_OP_MASKZ:
16243     case FMA_OP_MASK: {
16244       SDValue Src1 = Op.getOperand(1);
16245       SDValue Src2 = Op.getOperand(2);
16246       SDValue Src3 = Op.getOperand(3);
16247       SDValue Mask = Op.getOperand(4);
16248       MVT VT = Op.getSimpleValueType();
16249       SDValue PassThru = SDValue();
16250
16251       // set PassThru element
16252       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16253         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16254       else if (IntrData->Type == FMA_OP_MASK3)
16255         PassThru = Src3;
16256       else
16257         PassThru = Src1;
16258
16259       // We specify 2 possible opcodes for intrinsics with rounding modes.
16260       // First, we check if the intrinsic may have non-default rounding mode,
16261       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16262       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16263       if (IntrWithRoundingModeOpcode != 0) {
16264         SDValue Rnd = Op.getOperand(5);
16265         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16266             X86::STATIC_ROUNDING::CUR_DIRECTION)
16267           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16268                                                   dl, Op.getValueType(),
16269                                                   Src1, Src2, Src3, Rnd),
16270                                       Mask, PassThru, Subtarget, DAG);
16271       }
16272       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16273                                               dl, Op.getValueType(),
16274                                               Src1, Src2, Src3),
16275                                   Mask, PassThru, Subtarget, DAG);
16276     }
16277     case TERLOG_OP_MASK:
16278     case TERLOG_OP_MASKZ: {
16279       SDValue Src1 = Op.getOperand(1);
16280       SDValue Src2 = Op.getOperand(2);
16281       SDValue Src3 = Op.getOperand(3);
16282       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16283       SDValue Mask = Op.getOperand(5);
16284       MVT VT = Op.getSimpleValueType();
16285       SDValue PassThru = Src1;
16286       // Set PassThru element.
16287       if (IntrData->Type == TERLOG_OP_MASKZ)
16288         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16289
16290       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16291                                               Src1, Src2, Src3, Src4),
16292                                   Mask, PassThru, Subtarget, DAG);
16293     }
16294     case FPCLASS: {
16295       // FPclass intrinsics with mask
16296        SDValue Src1 = Op.getOperand(1);
16297        MVT VT = Src1.getSimpleValueType();
16298        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16299        SDValue Imm = Op.getOperand(2);
16300        SDValue Mask = Op.getOperand(3);
16301        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16302                                      Mask.getSimpleValueType().getSizeInBits());
16303        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16304        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16305                                                  DAG.getTargetConstant(0, dl, MaskVT),
16306                                                  Subtarget, DAG);
16307        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16308                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16309                                  DAG.getIntPtrConstant(0, dl));
16310        return DAG.getBitcast(Op.getValueType(), Res);
16311     }
16312     case FPCLASSS: {
16313       SDValue Src1 = Op.getOperand(1);
16314       SDValue Imm = Op.getOperand(2);
16315       SDValue Mask = Op.getOperand(3);
16316       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16317       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16318         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16319       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16320     }
16321     case CMP_MASK:
16322     case CMP_MASK_CC: {
16323       // Comparison intrinsics with masks.
16324       // Example of transformation:
16325       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16326       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16327       // (i8 (bitcast
16328       //   (v8i1 (insert_subvector undef,
16329       //           (v2i1 (and (PCMPEQM %a, %b),
16330       //                      (extract_subvector
16331       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16332       MVT VT = Op.getOperand(1).getSimpleValueType();
16333       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16334       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16335       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16336                                        Mask.getSimpleValueType().getSizeInBits());
16337       SDValue Cmp;
16338       if (IntrData->Type == CMP_MASK_CC) {
16339         SDValue CC = Op.getOperand(3);
16340         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16341         // We specify 2 possible opcodes for intrinsics with rounding modes.
16342         // First, we check if the intrinsic may have non-default rounding mode,
16343         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16344         if (IntrData->Opc1 != 0) {
16345           SDValue Rnd = Op.getOperand(5);
16346           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16347               X86::STATIC_ROUNDING::CUR_DIRECTION)
16348             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16349                               Op.getOperand(2), CC, Rnd);
16350         }
16351         //default rounding mode
16352         if(!Cmp.getNode())
16353             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16354                               Op.getOperand(2), CC);
16355
16356       } else {
16357         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16358         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16359                           Op.getOperand(2));
16360       }
16361       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16362                                              DAG.getTargetConstant(0, dl,
16363                                                                    MaskVT),
16364                                              Subtarget, DAG);
16365       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16366                                 DAG.getUNDEF(BitcastVT), CmpMask,
16367                                 DAG.getIntPtrConstant(0, dl));
16368       return DAG.getBitcast(Op.getValueType(), Res);
16369     }
16370     case CMP_MASK_SCALAR_CC: {
16371       SDValue Src1 = Op.getOperand(1);
16372       SDValue Src2 = Op.getOperand(2);
16373       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16374       SDValue Mask = Op.getOperand(4);
16375
16376       SDValue Cmp;
16377       if (IntrData->Opc1 != 0) {
16378         SDValue Rnd = Op.getOperand(5);
16379         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16380             X86::STATIC_ROUNDING::CUR_DIRECTION)
16381           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16382       }
16383       //default rounding mode
16384       if(!Cmp.getNode())
16385         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16386
16387       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16388                                              DAG.getTargetConstant(0, dl,
16389                                                                    MVT::i1),
16390                                              Subtarget, DAG);
16391
16392       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16393                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16394                          DAG.getValueType(MVT::i1));
16395     }
16396     case COMI: { // Comparison intrinsics
16397       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16398       SDValue LHS = Op.getOperand(1);
16399       SDValue RHS = Op.getOperand(2);
16400       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16401       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16402       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16403       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16404                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16405       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16406     }
16407     case COMI_RM: { // Comparison intrinsics with Sae
16408       SDValue LHS = Op.getOperand(1);
16409       SDValue RHS = Op.getOperand(2);
16410       SDValue CC = Op.getOperand(3);
16411       SDValue Sae = Op.getOperand(4);
16412       auto X86CC = TranslateX86ConstCondToX86CC(CC);
16413       unsigned comiOp = std::get<0>(X86CC) ? IntrData->Opc0 : IntrData->Opc1;
16414       SDValue Cond;
16415       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16416                           X86::STATIC_ROUNDING::CUR_DIRECTION)
16417         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16418       else
16419         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16420       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16421         DAG.getConstant(std::get<1>(X86CC), dl, MVT::i8), Cond);
16422       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16423     }
16424     case VSHIFT:
16425       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16426                                  Op.getOperand(1), Op.getOperand(2), DAG);
16427     case VSHIFT_MASK:
16428       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16429                                                       Op.getSimpleValueType(),
16430                                                       Op.getOperand(1),
16431                                                       Op.getOperand(2), DAG),
16432                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16433                                   DAG);
16434     case COMPRESS_EXPAND_IN_REG: {
16435       SDValue Mask = Op.getOperand(3);
16436       SDValue DataToCompress = Op.getOperand(1);
16437       SDValue PassThru = Op.getOperand(2);
16438       if (isAllOnes(Mask)) // return data as is
16439         return Op.getOperand(1);
16440
16441       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16442                                               DataToCompress),
16443                                   Mask, PassThru, Subtarget, DAG);
16444     }
16445     case BLEND: {
16446       SDValue Mask = Op.getOperand(3);
16447       MVT VT = Op.getSimpleValueType();
16448       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16449       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16450                                        Mask.getSimpleValueType().getSizeInBits());
16451       SDLoc dl(Op);
16452       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16453                                   DAG.getBitcast(BitcastVT, Mask),
16454                                   DAG.getIntPtrConstant(0, dl));
16455       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16456                          Op.getOperand(2));
16457     }
16458     default:
16459       break;
16460     }
16461   }
16462
16463   switch (IntNo) {
16464   default: return SDValue();    // Don't custom lower most intrinsics.
16465
16466   case Intrinsic::x86_avx2_permd:
16467   case Intrinsic::x86_avx2_permps:
16468     // Operands intentionally swapped. Mask is last operand to intrinsic,
16469     // but second operand for node/instruction.
16470     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16471                        Op.getOperand(2), Op.getOperand(1));
16472
16473   // ptest and testp intrinsics. The intrinsic these come from are designed to
16474   // return an integer value, not just an instruction so lower it to the ptest
16475   // or testp pattern and a setcc for the result.
16476   case Intrinsic::x86_sse41_ptestz:
16477   case Intrinsic::x86_sse41_ptestc:
16478   case Intrinsic::x86_sse41_ptestnzc:
16479   case Intrinsic::x86_avx_ptestz_256:
16480   case Intrinsic::x86_avx_ptestc_256:
16481   case Intrinsic::x86_avx_ptestnzc_256:
16482   case Intrinsic::x86_avx_vtestz_ps:
16483   case Intrinsic::x86_avx_vtestc_ps:
16484   case Intrinsic::x86_avx_vtestnzc_ps:
16485   case Intrinsic::x86_avx_vtestz_pd:
16486   case Intrinsic::x86_avx_vtestc_pd:
16487   case Intrinsic::x86_avx_vtestnzc_pd:
16488   case Intrinsic::x86_avx_vtestz_ps_256:
16489   case Intrinsic::x86_avx_vtestc_ps_256:
16490   case Intrinsic::x86_avx_vtestnzc_ps_256:
16491   case Intrinsic::x86_avx_vtestz_pd_256:
16492   case Intrinsic::x86_avx_vtestc_pd_256:
16493   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16494     bool IsTestPacked = false;
16495     unsigned X86CC;
16496     switch (IntNo) {
16497     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16498     case Intrinsic::x86_avx_vtestz_ps:
16499     case Intrinsic::x86_avx_vtestz_pd:
16500     case Intrinsic::x86_avx_vtestz_ps_256:
16501     case Intrinsic::x86_avx_vtestz_pd_256:
16502       IsTestPacked = true; // Fallthrough
16503     case Intrinsic::x86_sse41_ptestz:
16504     case Intrinsic::x86_avx_ptestz_256:
16505       // ZF = 1
16506       X86CC = X86::COND_E;
16507       break;
16508     case Intrinsic::x86_avx_vtestc_ps:
16509     case Intrinsic::x86_avx_vtestc_pd:
16510     case Intrinsic::x86_avx_vtestc_ps_256:
16511     case Intrinsic::x86_avx_vtestc_pd_256:
16512       IsTestPacked = true; // Fallthrough
16513     case Intrinsic::x86_sse41_ptestc:
16514     case Intrinsic::x86_avx_ptestc_256:
16515       // CF = 1
16516       X86CC = X86::COND_B;
16517       break;
16518     case Intrinsic::x86_avx_vtestnzc_ps:
16519     case Intrinsic::x86_avx_vtestnzc_pd:
16520     case Intrinsic::x86_avx_vtestnzc_ps_256:
16521     case Intrinsic::x86_avx_vtestnzc_pd_256:
16522       IsTestPacked = true; // Fallthrough
16523     case Intrinsic::x86_sse41_ptestnzc:
16524     case Intrinsic::x86_avx_ptestnzc_256:
16525       // ZF and CF = 0
16526       X86CC = X86::COND_A;
16527       break;
16528     }
16529
16530     SDValue LHS = Op.getOperand(1);
16531     SDValue RHS = Op.getOperand(2);
16532     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16533     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16534     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16535     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16536     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16537   }
16538   case Intrinsic::x86_avx512_kortestz_w:
16539   case Intrinsic::x86_avx512_kortestc_w: {
16540     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16541     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16542     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16543     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16544     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16545     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16546     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16547   }
16548
16549   case Intrinsic::x86_sse42_pcmpistria128:
16550   case Intrinsic::x86_sse42_pcmpestria128:
16551   case Intrinsic::x86_sse42_pcmpistric128:
16552   case Intrinsic::x86_sse42_pcmpestric128:
16553   case Intrinsic::x86_sse42_pcmpistrio128:
16554   case Intrinsic::x86_sse42_pcmpestrio128:
16555   case Intrinsic::x86_sse42_pcmpistris128:
16556   case Intrinsic::x86_sse42_pcmpestris128:
16557   case Intrinsic::x86_sse42_pcmpistriz128:
16558   case Intrinsic::x86_sse42_pcmpestriz128: {
16559     unsigned Opcode;
16560     unsigned X86CC;
16561     switch (IntNo) {
16562     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16563     case Intrinsic::x86_sse42_pcmpistria128:
16564       Opcode = X86ISD::PCMPISTRI;
16565       X86CC = X86::COND_A;
16566       break;
16567     case Intrinsic::x86_sse42_pcmpestria128:
16568       Opcode = X86ISD::PCMPESTRI;
16569       X86CC = X86::COND_A;
16570       break;
16571     case Intrinsic::x86_sse42_pcmpistric128:
16572       Opcode = X86ISD::PCMPISTRI;
16573       X86CC = X86::COND_B;
16574       break;
16575     case Intrinsic::x86_sse42_pcmpestric128:
16576       Opcode = X86ISD::PCMPESTRI;
16577       X86CC = X86::COND_B;
16578       break;
16579     case Intrinsic::x86_sse42_pcmpistrio128:
16580       Opcode = X86ISD::PCMPISTRI;
16581       X86CC = X86::COND_O;
16582       break;
16583     case Intrinsic::x86_sse42_pcmpestrio128:
16584       Opcode = X86ISD::PCMPESTRI;
16585       X86CC = X86::COND_O;
16586       break;
16587     case Intrinsic::x86_sse42_pcmpistris128:
16588       Opcode = X86ISD::PCMPISTRI;
16589       X86CC = X86::COND_S;
16590       break;
16591     case Intrinsic::x86_sse42_pcmpestris128:
16592       Opcode = X86ISD::PCMPESTRI;
16593       X86CC = X86::COND_S;
16594       break;
16595     case Intrinsic::x86_sse42_pcmpistriz128:
16596       Opcode = X86ISD::PCMPISTRI;
16597       X86CC = X86::COND_E;
16598       break;
16599     case Intrinsic::x86_sse42_pcmpestriz128:
16600       Opcode = X86ISD::PCMPESTRI;
16601       X86CC = X86::COND_E;
16602       break;
16603     }
16604     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16605     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16606     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16607     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16608                                 DAG.getConstant(X86CC, dl, MVT::i8),
16609                                 SDValue(PCMP.getNode(), 1));
16610     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16611   }
16612
16613   case Intrinsic::x86_sse42_pcmpistri128:
16614   case Intrinsic::x86_sse42_pcmpestri128: {
16615     unsigned Opcode;
16616     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16617       Opcode = X86ISD::PCMPISTRI;
16618     else
16619       Opcode = X86ISD::PCMPESTRI;
16620
16621     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16622     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16623     return DAG.getNode(Opcode, dl, VTs, NewOps);
16624   }
16625
16626   case Intrinsic::x86_seh_lsda: {
16627     // Compute the symbol for the LSDA. We know it'll get emitted later.
16628     MachineFunction &MF = DAG.getMachineFunction();
16629     SDValue Op1 = Op.getOperand(1);
16630     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16631     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16632         GlobalValue::getRealLinkageName(Fn->getName()));
16633
16634     // Generate a simple absolute symbol reference. This intrinsic is only
16635     // supported on 32-bit Windows, which isn't PIC.
16636     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16637     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16638   }
16639
16640   case Intrinsic::x86_seh_recoverfp: {
16641     SDValue FnOp = Op.getOperand(1);
16642     SDValue IncomingFPOp = Op.getOperand(2);
16643     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16644     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16645     if (!Fn)
16646       report_fatal_error(
16647           "llvm.x86.seh.recoverfp must take a function as the first argument");
16648     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16649   }
16650
16651   case Intrinsic::localaddress: {
16652     // Returns one of the stack, base, or frame pointer registers, depending on
16653     // which is used to reference local variables.
16654     MachineFunction &MF = DAG.getMachineFunction();
16655     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16656     unsigned Reg;
16657     if (RegInfo->hasBasePointer(MF))
16658       Reg = RegInfo->getBaseRegister();
16659     else // This function handles the SP or FP case.
16660       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16661     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16662   }
16663   }
16664 }
16665
16666 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16667                               SDValue Src, SDValue Mask, SDValue Base,
16668                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16669                               const X86Subtarget * Subtarget) {
16670   SDLoc dl(Op);
16671   auto *C = cast<ConstantSDNode>(ScaleOp);
16672   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16673   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16674                              Index.getSimpleValueType().getVectorNumElements());
16675   SDValue MaskInReg;
16676   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16677   if (MaskC)
16678     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16679   else {
16680     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16681                                      Mask.getSimpleValueType().getSizeInBits());
16682
16683     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16684     // are extracted by EXTRACT_SUBVECTOR.
16685     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16686                             DAG.getBitcast(BitcastVT, Mask),
16687                             DAG.getIntPtrConstant(0, dl));
16688   }
16689   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16690   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16691   SDValue Segment = DAG.getRegister(0, MVT::i32);
16692   if (Src.getOpcode() == ISD::UNDEF)
16693     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16694   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16695   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16696   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16697   return DAG.getMergeValues(RetOps, dl);
16698 }
16699
16700 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16701                                SDValue Src, SDValue Mask, SDValue Base,
16702                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16703   SDLoc dl(Op);
16704   auto *C = cast<ConstantSDNode>(ScaleOp);
16705   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16706   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16707   SDValue Segment = DAG.getRegister(0, MVT::i32);
16708   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16709                              Index.getSimpleValueType().getVectorNumElements());
16710   SDValue MaskInReg;
16711   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16712   if (MaskC)
16713     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16714   else {
16715     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16716                                      Mask.getSimpleValueType().getSizeInBits());
16717
16718     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16719     // are extracted by EXTRACT_SUBVECTOR.
16720     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16721                             DAG.getBitcast(BitcastVT, Mask),
16722                             DAG.getIntPtrConstant(0, dl));
16723   }
16724   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16725   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16726   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16727   return SDValue(Res, 1);
16728 }
16729
16730 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16731                                SDValue Mask, SDValue Base, SDValue Index,
16732                                SDValue ScaleOp, SDValue Chain) {
16733   SDLoc dl(Op);
16734   auto *C = cast<ConstantSDNode>(ScaleOp);
16735   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16736   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16737   SDValue Segment = DAG.getRegister(0, MVT::i32);
16738   MVT MaskVT =
16739     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16740   SDValue MaskInReg;
16741   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16742   if (MaskC)
16743     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16744   else
16745     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16746   //SDVTList VTs = DAG.getVTList(MVT::Other);
16747   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16748   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16749   return SDValue(Res, 0);
16750 }
16751
16752 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16753 // read performance monitor counters (x86_rdpmc).
16754 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16755                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16756                               SmallVectorImpl<SDValue> &Results) {
16757   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16758   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16759   SDValue LO, HI;
16760
16761   // The ECX register is used to select the index of the performance counter
16762   // to read.
16763   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16764                                    N->getOperand(2));
16765   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16766
16767   // Reads the content of a 64-bit performance counter and returns it in the
16768   // registers EDX:EAX.
16769   if (Subtarget->is64Bit()) {
16770     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16771     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16772                             LO.getValue(2));
16773   } else {
16774     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16775     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16776                             LO.getValue(2));
16777   }
16778   Chain = HI.getValue(1);
16779
16780   if (Subtarget->is64Bit()) {
16781     // The EAX register is loaded with the low-order 32 bits. The EDX register
16782     // is loaded with the supported high-order bits of the counter.
16783     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16784                               DAG.getConstant(32, DL, MVT::i8));
16785     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16786     Results.push_back(Chain);
16787     return;
16788   }
16789
16790   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16791   SDValue Ops[] = { LO, HI };
16792   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16793   Results.push_back(Pair);
16794   Results.push_back(Chain);
16795 }
16796
16797 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16798 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16799 // also used to custom lower READCYCLECOUNTER nodes.
16800 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16801                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16802                               SmallVectorImpl<SDValue> &Results) {
16803   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16804   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16805   SDValue LO, HI;
16806
16807   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16808   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16809   // and the EAX register is loaded with the low-order 32 bits.
16810   if (Subtarget->is64Bit()) {
16811     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16812     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16813                             LO.getValue(2));
16814   } else {
16815     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16816     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16817                             LO.getValue(2));
16818   }
16819   SDValue Chain = HI.getValue(1);
16820
16821   if (Opcode == X86ISD::RDTSCP_DAG) {
16822     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16823
16824     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16825     // the ECX register. Add 'ecx' explicitly to the chain.
16826     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16827                                      HI.getValue(2));
16828     // Explicitly store the content of ECX at the location passed in input
16829     // to the 'rdtscp' intrinsic.
16830     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16831                          MachinePointerInfo(), false, false, 0);
16832   }
16833
16834   if (Subtarget->is64Bit()) {
16835     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16836     // the EAX register is loaded with the low-order 32 bits.
16837     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16838                               DAG.getConstant(32, DL, MVT::i8));
16839     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16840     Results.push_back(Chain);
16841     return;
16842   }
16843
16844   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16845   SDValue Ops[] = { LO, HI };
16846   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16847   Results.push_back(Pair);
16848   Results.push_back(Chain);
16849 }
16850
16851 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16852                                      SelectionDAG &DAG) {
16853   SmallVector<SDValue, 2> Results;
16854   SDLoc DL(Op);
16855   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16856                           Results);
16857   return DAG.getMergeValues(Results, DL);
16858 }
16859
16860 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16861                                     SelectionDAG &DAG) {
16862   MachineFunction &MF = DAG.getMachineFunction();
16863   const Function *Fn = MF.getFunction();
16864   SDLoc dl(Op);
16865   SDValue Chain = Op.getOperand(0);
16866
16867   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16868          "using llvm.x86.seh.restoreframe requires a frame pointer");
16869
16870   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16871   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16872
16873   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16874   unsigned FrameReg =
16875       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16876   unsigned SPReg = RegInfo->getStackRegister();
16877   unsigned SlotSize = RegInfo->getSlotSize();
16878
16879   // Get incoming EBP.
16880   SDValue IncomingEBP =
16881       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16882
16883   // SP is saved in the first field of every registration node, so load
16884   // [EBP-RegNodeSize] into SP.
16885   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16886   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16887                                DAG.getConstant(-RegNodeSize, dl, VT));
16888   SDValue NewSP =
16889       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16890                   false, VT.getScalarSizeInBits() / 8);
16891   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16892
16893   if (!RegInfo->needsStackRealignment(MF)) {
16894     // Adjust EBP to point back to the original frame position.
16895     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16896     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16897   } else {
16898     assert(RegInfo->hasBasePointer(MF) &&
16899            "functions with Win32 EH must use frame or base pointer register");
16900
16901     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16902     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16903     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16904
16905     // Reload the spilled EBP value, now that the stack and base pointers are
16906     // set up.
16907     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16908     X86FI->setHasSEHFramePtrSave(true);
16909     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16910     X86FI->setSEHFramePtrSaveIndex(FI);
16911     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16912                                 MachinePointerInfo(), false, false, false,
16913                                 VT.getScalarSizeInBits() / 8);
16914     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16915   }
16916
16917   return Chain;
16918 }
16919
16920 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16921 /// return truncate Store/MaskedStore Node
16922 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16923                                                SelectionDAG &DAG,
16924                                                MVT ElementType) {
16925   SDLoc dl(Op);
16926   SDValue Mask = Op.getOperand(4);
16927   SDValue DataToTruncate = Op.getOperand(3);
16928   SDValue Addr = Op.getOperand(2);
16929   SDValue Chain = Op.getOperand(0);
16930
16931   MVT VT  = DataToTruncate.getSimpleValueType();
16932   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
16933
16934   if (isAllOnes(Mask)) // return just a truncate store
16935     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16936                              MachinePointerInfo(), SVT, false, false,
16937                              SVT.getScalarSizeInBits()/8);
16938
16939   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16940   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16941                                    Mask.getSimpleValueType().getSizeInBits());
16942   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16943   // are extracted by EXTRACT_SUBVECTOR.
16944   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16945                               DAG.getBitcast(BitcastVT, Mask),
16946                               DAG.getIntPtrConstant(0, dl));
16947
16948   MachineMemOperand *MMO = DAG.getMachineFunction().
16949     getMachineMemOperand(MachinePointerInfo(),
16950                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16951                          SVT.getScalarSizeInBits()/8);
16952
16953   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16954                             VMask, SVT, MMO, true);
16955 }
16956
16957 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16958                                       SelectionDAG &DAG) {
16959   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16960
16961   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16962   if (!IntrData) {
16963     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16964       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16965     return SDValue();
16966   }
16967
16968   SDLoc dl(Op);
16969   switch(IntrData->Type) {
16970   default: llvm_unreachable("Unknown Intrinsic Type");
16971   case RDSEED:
16972   case RDRAND: {
16973     // Emit the node with the right value type.
16974     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16975     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16976
16977     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16978     // Otherwise return the value from Rand, which is always 0, casted to i32.
16979     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16980                       DAG.getConstant(1, dl, Op->getValueType(1)),
16981                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16982                       SDValue(Result.getNode(), 1) };
16983     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16984                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16985                                   Ops);
16986
16987     // Return { result, isValid, chain }.
16988     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16989                        SDValue(Result.getNode(), 2));
16990   }
16991   case GATHER: {
16992   //gather(v1, mask, index, base, scale);
16993     SDValue Chain = Op.getOperand(0);
16994     SDValue Src   = Op.getOperand(2);
16995     SDValue Base  = Op.getOperand(3);
16996     SDValue Index = Op.getOperand(4);
16997     SDValue Mask  = Op.getOperand(5);
16998     SDValue Scale = Op.getOperand(6);
16999     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17000                          Chain, Subtarget);
17001   }
17002   case SCATTER: {
17003   //scatter(base, mask, index, v1, scale);
17004     SDValue Chain = Op.getOperand(0);
17005     SDValue Base  = Op.getOperand(2);
17006     SDValue Mask  = Op.getOperand(3);
17007     SDValue Index = Op.getOperand(4);
17008     SDValue Src   = Op.getOperand(5);
17009     SDValue Scale = Op.getOperand(6);
17010     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17011                           Scale, Chain);
17012   }
17013   case PREFETCH: {
17014     SDValue Hint = Op.getOperand(6);
17015     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17016     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17017     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17018     SDValue Chain = Op.getOperand(0);
17019     SDValue Mask  = Op.getOperand(2);
17020     SDValue Index = Op.getOperand(3);
17021     SDValue Base  = Op.getOperand(4);
17022     SDValue Scale = Op.getOperand(5);
17023     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17024   }
17025   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17026   case RDTSC: {
17027     SmallVector<SDValue, 2> Results;
17028     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17029                             Results);
17030     return DAG.getMergeValues(Results, dl);
17031   }
17032   // Read Performance Monitoring Counters.
17033   case RDPMC: {
17034     SmallVector<SDValue, 2> Results;
17035     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17036     return DAG.getMergeValues(Results, dl);
17037   }
17038   // XTEST intrinsics.
17039   case XTEST: {
17040     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17041     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17042     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17043                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17044                                 InTrans);
17045     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17046     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17047                        Ret, SDValue(InTrans.getNode(), 1));
17048   }
17049   // ADC/ADCX/SBB
17050   case ADX: {
17051     SmallVector<SDValue, 2> Results;
17052     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17053     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17054     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17055                                 DAG.getConstant(-1, dl, MVT::i8));
17056     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17057                               Op.getOperand(4), GenCF.getValue(1));
17058     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17059                                  Op.getOperand(5), MachinePointerInfo(),
17060                                  false, false, 0);
17061     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17062                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17063                                 Res.getValue(1));
17064     Results.push_back(SetCC);
17065     Results.push_back(Store);
17066     return DAG.getMergeValues(Results, dl);
17067   }
17068   case COMPRESS_TO_MEM: {
17069     SDLoc dl(Op);
17070     SDValue Mask = Op.getOperand(4);
17071     SDValue DataToCompress = Op.getOperand(3);
17072     SDValue Addr = Op.getOperand(2);
17073     SDValue Chain = Op.getOperand(0);
17074
17075     MVT VT = DataToCompress.getSimpleValueType();
17076     if (isAllOnes(Mask)) // return just a store
17077       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17078                           MachinePointerInfo(), false, false,
17079                           VT.getScalarSizeInBits()/8);
17080
17081     SDValue Compressed =
17082       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17083                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17084     return DAG.getStore(Chain, dl, Compressed, Addr,
17085                         MachinePointerInfo(), false, false,
17086                         VT.getScalarSizeInBits()/8);
17087   }
17088   case TRUNCATE_TO_MEM_VI8:
17089     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17090   case TRUNCATE_TO_MEM_VI16:
17091     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17092   case TRUNCATE_TO_MEM_VI32:
17093     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17094   case EXPAND_FROM_MEM: {
17095     SDLoc dl(Op);
17096     SDValue Mask = Op.getOperand(4);
17097     SDValue PassThru = Op.getOperand(3);
17098     SDValue Addr = Op.getOperand(2);
17099     SDValue Chain = Op.getOperand(0);
17100     MVT VT = Op.getSimpleValueType();
17101
17102     if (isAllOnes(Mask)) // return just a load
17103       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17104                          false, VT.getScalarSizeInBits()/8);
17105
17106     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17107                                        false, false, false,
17108                                        VT.getScalarSizeInBits()/8);
17109
17110     SDValue Results[] = {
17111       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17112                            Mask, PassThru, Subtarget, DAG), Chain};
17113     return DAG.getMergeValues(Results, dl);
17114   }
17115   }
17116 }
17117
17118 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17119                                            SelectionDAG &DAG) const {
17120   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17121   MFI->setReturnAddressIsTaken(true);
17122
17123   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17124     return SDValue();
17125
17126   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17127   SDLoc dl(Op);
17128   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17129
17130   if (Depth > 0) {
17131     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17132     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17133     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17134     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17135                        DAG.getNode(ISD::ADD, dl, PtrVT,
17136                                    FrameAddr, Offset),
17137                        MachinePointerInfo(), false, false, false, 0);
17138   }
17139
17140   // Just load the return address.
17141   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17142   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17143                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17144 }
17145
17146 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17147   MachineFunction &MF = DAG.getMachineFunction();
17148   MachineFrameInfo *MFI = MF.getFrameInfo();
17149   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17150   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17151   EVT VT = Op.getValueType();
17152
17153   MFI->setFrameAddressIsTaken(true);
17154
17155   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17156     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17157     // is not possible to crawl up the stack without looking at the unwind codes
17158     // simultaneously.
17159     int FrameAddrIndex = FuncInfo->getFAIndex();
17160     if (!FrameAddrIndex) {
17161       // Set up a frame object for the return address.
17162       unsigned SlotSize = RegInfo->getSlotSize();
17163       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17164           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17165       FuncInfo->setFAIndex(FrameAddrIndex);
17166     }
17167     return DAG.getFrameIndex(FrameAddrIndex, VT);
17168   }
17169
17170   unsigned FrameReg =
17171       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17172   SDLoc dl(Op);  // FIXME probably not meaningful
17173   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17174   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17175           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17176          "Invalid Frame Register!");
17177   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17178   while (Depth--)
17179     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17180                             MachinePointerInfo(),
17181                             false, false, false, 0);
17182   return FrameAddr;
17183 }
17184
17185 // FIXME? Maybe this could be a TableGen attribute on some registers and
17186 // this table could be generated automatically from RegInfo.
17187 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17188                                               SelectionDAG &DAG) const {
17189   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17190   const MachineFunction &MF = DAG.getMachineFunction();
17191
17192   unsigned Reg = StringSwitch<unsigned>(RegName)
17193                        .Case("esp", X86::ESP)
17194                        .Case("rsp", X86::RSP)
17195                        .Case("ebp", X86::EBP)
17196                        .Case("rbp", X86::RBP)
17197                        .Default(0);
17198
17199   if (Reg == X86::EBP || Reg == X86::RBP) {
17200     if (!TFI.hasFP(MF))
17201       report_fatal_error("register " + StringRef(RegName) +
17202                          " is allocatable: function has no frame pointer");
17203 #ifndef NDEBUG
17204     else {
17205       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17206       unsigned FrameReg =
17207           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17208       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17209              "Invalid Frame Register!");
17210     }
17211 #endif
17212   }
17213
17214   if (Reg)
17215     return Reg;
17216
17217   report_fatal_error("Invalid register name global variable");
17218 }
17219
17220 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17221                                                      SelectionDAG &DAG) const {
17222   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17223   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17224 }
17225
17226 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17227   SDValue Chain     = Op.getOperand(0);
17228   SDValue Offset    = Op.getOperand(1);
17229   SDValue Handler   = Op.getOperand(2);
17230   SDLoc dl      (Op);
17231
17232   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17233   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17234   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17235   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17236           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17237          "Invalid Frame Register!");
17238   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17239   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17240
17241   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17242                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17243                                                        dl));
17244   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17245   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17246                        false, false, 0);
17247   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17248
17249   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17250                      DAG.getRegister(StoreAddrReg, PtrVT));
17251 }
17252
17253 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17254                                                SelectionDAG &DAG) const {
17255   SDLoc DL(Op);
17256   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17257                      DAG.getVTList(MVT::i32, MVT::Other),
17258                      Op.getOperand(0), Op.getOperand(1));
17259 }
17260
17261 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17262                                                 SelectionDAG &DAG) const {
17263   SDLoc DL(Op);
17264   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17265                      Op.getOperand(0), Op.getOperand(1));
17266 }
17267
17268 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17269   return Op.getOperand(0);
17270 }
17271
17272 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17273                                                 SelectionDAG &DAG) const {
17274   SDValue Root = Op.getOperand(0);
17275   SDValue Trmp = Op.getOperand(1); // trampoline
17276   SDValue FPtr = Op.getOperand(2); // nested function
17277   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17278   SDLoc dl (Op);
17279
17280   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17281   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17282
17283   if (Subtarget->is64Bit()) {
17284     SDValue OutChains[6];
17285
17286     // Large code-model.
17287     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17288     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17289
17290     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17291     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17292
17293     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17294
17295     // Load the pointer to the nested function into R11.
17296     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17297     SDValue Addr = Trmp;
17298     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17299                                 Addr, MachinePointerInfo(TrmpAddr),
17300                                 false, false, 0);
17301
17302     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17303                        DAG.getConstant(2, dl, MVT::i64));
17304     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17305                                 MachinePointerInfo(TrmpAddr, 2),
17306                                 false, false, 2);
17307
17308     // Load the 'nest' parameter value into R10.
17309     // R10 is specified in X86CallingConv.td
17310     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17311     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17312                        DAG.getConstant(10, dl, MVT::i64));
17313     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17314                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17315                                 false, false, 0);
17316
17317     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17318                        DAG.getConstant(12, dl, MVT::i64));
17319     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17320                                 MachinePointerInfo(TrmpAddr, 12),
17321                                 false, false, 2);
17322
17323     // Jump to the nested function.
17324     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17325     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17326                        DAG.getConstant(20, dl, MVT::i64));
17327     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17328                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17329                                 false, false, 0);
17330
17331     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17332     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17333                        DAG.getConstant(22, dl, MVT::i64));
17334     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17335                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17336                                 false, false, 0);
17337
17338     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17339   } else {
17340     const Function *Func =
17341       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17342     CallingConv::ID CC = Func->getCallingConv();
17343     unsigned NestReg;
17344
17345     switch (CC) {
17346     default:
17347       llvm_unreachable("Unsupported calling convention");
17348     case CallingConv::C:
17349     case CallingConv::X86_StdCall: {
17350       // Pass 'nest' parameter in ECX.
17351       // Must be kept in sync with X86CallingConv.td
17352       NestReg = X86::ECX;
17353
17354       // Check that ECX wasn't needed by an 'inreg' parameter.
17355       FunctionType *FTy = Func->getFunctionType();
17356       const AttributeSet &Attrs = Func->getAttributes();
17357
17358       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17359         unsigned InRegCount = 0;
17360         unsigned Idx = 1;
17361
17362         for (FunctionType::param_iterator I = FTy->param_begin(),
17363              E = FTy->param_end(); I != E; ++I, ++Idx)
17364           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17365             auto &DL = DAG.getDataLayout();
17366             // FIXME: should only count parameters that are lowered to integers.
17367             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17368           }
17369
17370         if (InRegCount > 2) {
17371           report_fatal_error("Nest register in use - reduce number of inreg"
17372                              " parameters!");
17373         }
17374       }
17375       break;
17376     }
17377     case CallingConv::X86_FastCall:
17378     case CallingConv::X86_ThisCall:
17379     case CallingConv::Fast:
17380       // Pass 'nest' parameter in EAX.
17381       // Must be kept in sync with X86CallingConv.td
17382       NestReg = X86::EAX;
17383       break;
17384     }
17385
17386     SDValue OutChains[4];
17387     SDValue Addr, Disp;
17388
17389     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17390                        DAG.getConstant(10, dl, MVT::i32));
17391     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17392
17393     // This is storing the opcode for MOV32ri.
17394     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17395     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17396     OutChains[0] = DAG.getStore(Root, dl,
17397                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17398                                 Trmp, MachinePointerInfo(TrmpAddr),
17399                                 false, false, 0);
17400
17401     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17402                        DAG.getConstant(1, dl, MVT::i32));
17403     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17404                                 MachinePointerInfo(TrmpAddr, 1),
17405                                 false, false, 1);
17406
17407     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17408     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17409                        DAG.getConstant(5, dl, MVT::i32));
17410     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17411                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17412                                 false, false, 1);
17413
17414     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17415                        DAG.getConstant(6, dl, MVT::i32));
17416     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17417                                 MachinePointerInfo(TrmpAddr, 6),
17418                                 false, false, 1);
17419
17420     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17421   }
17422 }
17423
17424 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17425                                             SelectionDAG &DAG) const {
17426   /*
17427    The rounding mode is in bits 11:10 of FPSR, and has the following
17428    settings:
17429      00 Round to nearest
17430      01 Round to -inf
17431      10 Round to +inf
17432      11 Round to 0
17433
17434   FLT_ROUNDS, on the other hand, expects the following:
17435     -1 Undefined
17436      0 Round to 0
17437      1 Round to nearest
17438      2 Round to +inf
17439      3 Round to -inf
17440
17441   To perform the conversion, we do:
17442     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17443   */
17444
17445   MachineFunction &MF = DAG.getMachineFunction();
17446   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17447   unsigned StackAlignment = TFI.getStackAlignment();
17448   MVT VT = Op.getSimpleValueType();
17449   SDLoc DL(Op);
17450
17451   // Save FP Control Word to stack slot
17452   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17453   SDValue StackSlot =
17454       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17455
17456   MachineMemOperand *MMO =
17457       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17458                               MachineMemOperand::MOStore, 2, 2);
17459
17460   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17461   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17462                                           DAG.getVTList(MVT::Other),
17463                                           Ops, MVT::i16, MMO);
17464
17465   // Load FP Control Word from stack slot
17466   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17467                             MachinePointerInfo(), false, false, false, 0);
17468
17469   // Transform as necessary
17470   SDValue CWD1 =
17471     DAG.getNode(ISD::SRL, DL, MVT::i16,
17472                 DAG.getNode(ISD::AND, DL, MVT::i16,
17473                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17474                 DAG.getConstant(11, DL, MVT::i8));
17475   SDValue CWD2 =
17476     DAG.getNode(ISD::SRL, DL, MVT::i16,
17477                 DAG.getNode(ISD::AND, DL, MVT::i16,
17478                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17479                 DAG.getConstant(9, DL, MVT::i8));
17480
17481   SDValue RetVal =
17482     DAG.getNode(ISD::AND, DL, MVT::i16,
17483                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17484                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17485                             DAG.getConstant(1, DL, MVT::i16)),
17486                 DAG.getConstant(3, DL, MVT::i16));
17487
17488   return DAG.getNode((VT.getSizeInBits() < 16 ?
17489                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17490 }
17491
17492 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17493 //
17494 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17495 //    to 512-bit vector.
17496 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17497 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17498 //    split the vector, perform operation on it's Lo a Hi part and
17499 //    concatenate the results.
17500 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17501   SDLoc dl(Op);
17502   MVT VT = Op.getSimpleValueType();
17503   MVT EltVT = VT.getVectorElementType();
17504   unsigned NumElems = VT.getVectorNumElements();
17505
17506   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17507     // Extend to 512 bit vector.
17508     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17509               "Unsupported value type for operation");
17510
17511     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17512     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17513                                  DAG.getUNDEF(NewVT),
17514                                  Op.getOperand(0),
17515                                  DAG.getIntPtrConstant(0, dl));
17516     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17517
17518     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17519                        DAG.getIntPtrConstant(0, dl));
17520   }
17521
17522   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17523           "Unsupported element type");
17524
17525   if (16 < NumElems) {
17526     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17527     SDValue Lo, Hi;
17528     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17529     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17530
17531     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17532     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17533
17534     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17535   }
17536
17537   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17538
17539   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17540           "Unsupported value type for operation");
17541
17542   // Use native supported vector instruction vplzcntd.
17543   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17544   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17545   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17546   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17547
17548   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17549 }
17550
17551 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17552                          SelectionDAG &DAG) {
17553   MVT VT = Op.getSimpleValueType();
17554   MVT OpVT = VT;
17555   unsigned NumBits = VT.getSizeInBits();
17556   SDLoc dl(Op);
17557
17558   if (VT.isVector() && Subtarget->hasAVX512())
17559     return LowerVectorCTLZ_AVX512(Op, DAG);
17560
17561   Op = Op.getOperand(0);
17562   if (VT == MVT::i8) {
17563     // Zero extend to i32 since there is not an i8 bsr.
17564     OpVT = MVT::i32;
17565     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17566   }
17567
17568   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17569   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17570   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17571
17572   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17573   SDValue Ops[] = {
17574     Op,
17575     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17576     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17577     Op.getValue(1)
17578   };
17579   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17580
17581   // Finally xor with NumBits-1.
17582   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17583                    DAG.getConstant(NumBits - 1, dl, OpVT));
17584
17585   if (VT == MVT::i8)
17586     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17587   return Op;
17588 }
17589
17590 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17591                                     SelectionDAG &DAG) {
17592   MVT VT = Op.getSimpleValueType();
17593   EVT OpVT = VT;
17594   unsigned NumBits = VT.getSizeInBits();
17595   SDLoc dl(Op);
17596
17597   if (VT.isVector() && Subtarget->hasAVX512())
17598     return LowerVectorCTLZ_AVX512(Op, DAG);
17599
17600   Op = Op.getOperand(0);
17601   if (VT == MVT::i8) {
17602     // Zero extend to i32 since there is not an i8 bsr.
17603     OpVT = MVT::i32;
17604     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17605   }
17606
17607   // Issue a bsr (scan bits in reverse).
17608   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17609   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17610
17611   // And xor with NumBits-1.
17612   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17613                    DAG.getConstant(NumBits - 1, dl, OpVT));
17614
17615   if (VT == MVT::i8)
17616     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17617   return Op;
17618 }
17619
17620 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17621   MVT VT = Op.getSimpleValueType();
17622   unsigned NumBits = VT.getScalarSizeInBits();
17623   SDLoc dl(Op);
17624
17625   if (VT.isVector()) {
17626     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17627
17628     SDValue N0 = Op.getOperand(0);
17629     SDValue Zero = DAG.getConstant(0, dl, VT);
17630
17631     // lsb(x) = (x & -x)
17632     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17633                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17634
17635     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17636     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17637         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17638       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17639       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17640                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17641     }
17642
17643     // cttz(x) = ctpop(lsb - 1)
17644     SDValue One = DAG.getConstant(1, dl, VT);
17645     return DAG.getNode(ISD::CTPOP, dl, VT,
17646                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17647   }
17648
17649   assert(Op.getOpcode() == ISD::CTTZ &&
17650          "Only scalar CTTZ requires custom lowering");
17651
17652   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17653   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17654   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17655
17656   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17657   SDValue Ops[] = {
17658     Op,
17659     DAG.getConstant(NumBits, dl, VT),
17660     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17661     Op.getValue(1)
17662   };
17663   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17664 }
17665
17666 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17667 // ones, and then concatenate the result back.
17668 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17669   MVT VT = Op.getSimpleValueType();
17670
17671   assert(VT.is256BitVector() && VT.isInteger() &&
17672          "Unsupported value type for operation");
17673
17674   unsigned NumElems = VT.getVectorNumElements();
17675   SDLoc dl(Op);
17676
17677   // Extract the LHS vectors
17678   SDValue LHS = Op.getOperand(0);
17679   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17680   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17681
17682   // Extract the RHS vectors
17683   SDValue RHS = Op.getOperand(1);
17684   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17685   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17686
17687   MVT EltVT = VT.getVectorElementType();
17688   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17689
17690   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17691                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17692                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17693 }
17694
17695 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17696   if (Op.getValueType() == MVT::i1)
17697     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17698                        Op.getOperand(0), Op.getOperand(1));
17699   assert(Op.getSimpleValueType().is256BitVector() &&
17700          Op.getSimpleValueType().isInteger() &&
17701          "Only handle AVX 256-bit vector integer operation");
17702   return Lower256IntArith(Op, DAG);
17703 }
17704
17705 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17706   if (Op.getValueType() == MVT::i1)
17707     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17708                        Op.getOperand(0), Op.getOperand(1));
17709   assert(Op.getSimpleValueType().is256BitVector() &&
17710          Op.getSimpleValueType().isInteger() &&
17711          "Only handle AVX 256-bit vector integer operation");
17712   return Lower256IntArith(Op, DAG);
17713 }
17714
17715 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17716   assert(Op.getSimpleValueType().is256BitVector() &&
17717          Op.getSimpleValueType().isInteger() &&
17718          "Only handle AVX 256-bit vector integer operation");
17719   return Lower256IntArith(Op, DAG);
17720 }
17721
17722 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17723                         SelectionDAG &DAG) {
17724   SDLoc dl(Op);
17725   MVT VT = Op.getSimpleValueType();
17726
17727   if (VT == MVT::i1)
17728     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17729
17730   // Decompose 256-bit ops into smaller 128-bit ops.
17731   if (VT.is256BitVector() && !Subtarget->hasInt256())
17732     return Lower256IntArith(Op, DAG);
17733
17734   SDValue A = Op.getOperand(0);
17735   SDValue B = Op.getOperand(1);
17736
17737   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17738   // pairs, multiply and truncate.
17739   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17740     if (Subtarget->hasInt256()) {
17741       if (VT == MVT::v32i8) {
17742         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17743         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17744         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17745         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17746         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17747         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17748         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17749         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17750                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17751                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17752       }
17753
17754       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17755       return DAG.getNode(
17756           ISD::TRUNCATE, dl, VT,
17757           DAG.getNode(ISD::MUL, dl, ExVT,
17758                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17759                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17760     }
17761
17762     assert(VT == MVT::v16i8 &&
17763            "Pre-AVX2 support only supports v16i8 multiplication");
17764     MVT ExVT = MVT::v8i16;
17765
17766     // Extract the lo parts and sign extend to i16
17767     SDValue ALo, BLo;
17768     if (Subtarget->hasSSE41()) {
17769       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17770       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17771     } else {
17772       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17773                               -1, 4, -1, 5, -1, 6, -1, 7};
17774       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17775       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17776       ALo = DAG.getBitcast(ExVT, ALo);
17777       BLo = DAG.getBitcast(ExVT, BLo);
17778       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17779       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17780     }
17781
17782     // Extract the hi parts and sign extend to i16
17783     SDValue AHi, BHi;
17784     if (Subtarget->hasSSE41()) {
17785       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17786                               -1, -1, -1, -1, -1, -1, -1, -1};
17787       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17788       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17789       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17790       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17791     } else {
17792       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17793                               -1, 12, -1, 13, -1, 14, -1, 15};
17794       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17795       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17796       AHi = DAG.getBitcast(ExVT, AHi);
17797       BHi = DAG.getBitcast(ExVT, BHi);
17798       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17799       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17800     }
17801
17802     // Multiply, mask the lower 8bits of the lo/hi results and pack
17803     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17804     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17805     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17806     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17807     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17808   }
17809
17810   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17811   if (VT == MVT::v4i32) {
17812     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17813            "Should not custom lower when pmuldq is available!");
17814
17815     // Extract the odd parts.
17816     static const int UnpackMask[] = { 1, -1, 3, -1 };
17817     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17818     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17819
17820     // Multiply the even parts.
17821     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17822     // Now multiply odd parts.
17823     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17824
17825     Evens = DAG.getBitcast(VT, Evens);
17826     Odds = DAG.getBitcast(VT, Odds);
17827
17828     // Merge the two vectors back together with a shuffle. This expands into 2
17829     // shuffles.
17830     static const int ShufMask[] = { 0, 4, 2, 6 };
17831     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17832   }
17833
17834   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17835          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17836
17837   //  Ahi = psrlqi(a, 32);
17838   //  Bhi = psrlqi(b, 32);
17839   //
17840   //  AloBlo = pmuludq(a, b);
17841   //  AloBhi = pmuludq(a, Bhi);
17842   //  AhiBlo = pmuludq(Ahi, b);
17843
17844   //  AloBhi = psllqi(AloBhi, 32);
17845   //  AhiBlo = psllqi(AhiBlo, 32);
17846   //  return AloBlo + AloBhi + AhiBlo;
17847
17848   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17849   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17850
17851   SDValue AhiBlo = Ahi;
17852   SDValue AloBhi = Bhi;
17853   // Bit cast to 32-bit vectors for MULUDQ
17854   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17855                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17856   A = DAG.getBitcast(MulVT, A);
17857   B = DAG.getBitcast(MulVT, B);
17858   Ahi = DAG.getBitcast(MulVT, Ahi);
17859   Bhi = DAG.getBitcast(MulVT, Bhi);
17860
17861   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17862   // After shifting right const values the result may be all-zero.
17863   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17864     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17865     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17866   }
17867   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17868     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17869     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17870   }
17871
17872   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17873   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17874 }
17875
17876 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17877   assert(Subtarget->isTargetWin64() && "Unexpected target");
17878   EVT VT = Op.getValueType();
17879   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17880          "Unexpected return type for lowering");
17881
17882   RTLIB::Libcall LC;
17883   bool isSigned;
17884   switch (Op->getOpcode()) {
17885   default: llvm_unreachable("Unexpected request for libcall!");
17886   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17887   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17888   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17889   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17890   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17891   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17892   }
17893
17894   SDLoc dl(Op);
17895   SDValue InChain = DAG.getEntryNode();
17896
17897   TargetLowering::ArgListTy Args;
17898   TargetLowering::ArgListEntry Entry;
17899   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17900     EVT ArgVT = Op->getOperand(i).getValueType();
17901     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17902            "Unexpected argument type for lowering");
17903     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17904     Entry.Node = StackPtr;
17905     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17906                            false, false, 16);
17907     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17908     Entry.Ty = PointerType::get(ArgTy,0);
17909     Entry.isSExt = false;
17910     Entry.isZExt = false;
17911     Args.push_back(Entry);
17912   }
17913
17914   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17915                                          getPointerTy(DAG.getDataLayout()));
17916
17917   TargetLowering::CallLoweringInfo CLI(DAG);
17918   CLI.setDebugLoc(dl).setChain(InChain)
17919     .setCallee(getLibcallCallingConv(LC),
17920                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17921                Callee, std::move(Args), 0)
17922     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17923
17924   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17925   return DAG.getBitcast(VT, CallInfo.first);
17926 }
17927
17928 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17929                              SelectionDAG &DAG) {
17930   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17931   MVT VT = Op0.getSimpleValueType();
17932   SDLoc dl(Op);
17933
17934   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17935          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17936
17937   // PMULxD operations multiply each even value (starting at 0) of LHS with
17938   // the related value of RHS and produce a widen result.
17939   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17940   // => <2 x i64> <ae|cg>
17941   //
17942   // In other word, to have all the results, we need to perform two PMULxD:
17943   // 1. one with the even values.
17944   // 2. one with the odd values.
17945   // To achieve #2, with need to place the odd values at an even position.
17946   //
17947   // Place the odd value at an even position (basically, shift all values 1
17948   // step to the left):
17949   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17950   // <a|b|c|d> => <b|undef|d|undef>
17951   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17952   // <e|f|g|h> => <f|undef|h|undef>
17953   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17954
17955   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17956   // ints.
17957   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17958   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17959   unsigned Opcode =
17960       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17961   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17962   // => <2 x i64> <ae|cg>
17963   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17964   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17965   // => <2 x i64> <bf|dh>
17966   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17967
17968   // Shuffle it back into the right order.
17969   SDValue Highs, Lows;
17970   if (VT == MVT::v8i32) {
17971     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17972     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17973     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17974     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17975   } else {
17976     const int HighMask[] = {1, 5, 3, 7};
17977     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17978     const int LowMask[] = {0, 4, 2, 6};
17979     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17980   }
17981
17982   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17983   // unsigned multiply.
17984   if (IsSigned && !Subtarget->hasSSE41()) {
17985     SDValue ShAmt = DAG.getConstant(
17986         31, dl,
17987         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17988     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17989                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17990     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17991                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17992
17993     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17994     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17995   }
17996
17997   // The first result of MUL_LOHI is actually the low value, followed by the
17998   // high value.
17999   SDValue Ops[] = {Lows, Highs};
18000   return DAG.getMergeValues(Ops, dl);
18001 }
18002
18003 // Return true if the required (according to Opcode) shift-imm form is natively
18004 // supported by the Subtarget
18005 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18006                                         unsigned Opcode) {
18007   if (VT.getScalarSizeInBits() < 16)
18008     return false;
18009
18010   if (VT.is512BitVector() &&
18011       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18012     return true;
18013
18014   bool LShift = VT.is128BitVector() ||
18015     (VT.is256BitVector() && Subtarget->hasInt256());
18016
18017   bool AShift = LShift && (Subtarget->hasVLX() ||
18018     (VT != MVT::v2i64 && VT != MVT::v4i64));
18019   return (Opcode == ISD::SRA) ? AShift : LShift;
18020 }
18021
18022 // The shift amount is a variable, but it is the same for all vector lanes.
18023 // These instructions are defined together with shift-immediate.
18024 static
18025 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18026                                       unsigned Opcode) {
18027   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18028 }
18029
18030 // Return true if the required (according to Opcode) variable-shift form is
18031 // natively supported by the Subtarget
18032 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18033                                     unsigned Opcode) {
18034
18035   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18036     return false;
18037
18038   // vXi16 supported only on AVX-512, BWI
18039   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18040     return false;
18041
18042   if (VT.is512BitVector() || Subtarget->hasVLX())
18043     return true;
18044
18045   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18046   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18047   return (Opcode == ISD::SRA) ? AShift : LShift;
18048 }
18049
18050 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18051                                          const X86Subtarget *Subtarget) {
18052   MVT VT = Op.getSimpleValueType();
18053   SDLoc dl(Op);
18054   SDValue R = Op.getOperand(0);
18055   SDValue Amt = Op.getOperand(1);
18056
18057   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18058     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18059
18060   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18061     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18062     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18063     SDValue Ex = DAG.getBitcast(ExVT, R);
18064
18065     if (ShiftAmt >= 32) {
18066       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18067       SDValue Upper =
18068           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18069       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18070                                                  ShiftAmt - 32, DAG);
18071       if (VT == MVT::v2i64)
18072         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18073       if (VT == MVT::v4i64)
18074         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18075                                   {9, 1, 11, 3, 13, 5, 15, 7});
18076     } else {
18077       // SRA upper i32, SHL whole i64 and select lower i32.
18078       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18079                                                  ShiftAmt, DAG);
18080       SDValue Lower =
18081           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18082       Lower = DAG.getBitcast(ExVT, Lower);
18083       if (VT == MVT::v2i64)
18084         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18085       if (VT == MVT::v4i64)
18086         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18087                                   {8, 1, 10, 3, 12, 5, 14, 7});
18088     }
18089     return DAG.getBitcast(VT, Ex);
18090   };
18091
18092   // Optimize shl/srl/sra with constant shift amount.
18093   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18094     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18095       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18096
18097       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18098         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18099
18100       // i64 SRA needs to be performed as partial shifts.
18101       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18102           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18103         return ArithmeticShiftRight64(ShiftAmt);
18104
18105       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18106         unsigned NumElts = VT.getVectorNumElements();
18107         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18108
18109         // Simple i8 add case
18110         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18111           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18112
18113         // ashr(R, 7)  === cmp_slt(R, 0)
18114         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18115           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18116           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18117         }
18118
18119         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18120         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18121           return SDValue();
18122
18123         if (Op.getOpcode() == ISD::SHL) {
18124           // Make a large shift.
18125           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18126                                                    R, ShiftAmt, DAG);
18127           SHL = DAG.getBitcast(VT, SHL);
18128           // Zero out the rightmost bits.
18129           SmallVector<SDValue, 32> V(
18130               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18131           return DAG.getNode(ISD::AND, dl, VT, SHL,
18132                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18133         }
18134         if (Op.getOpcode() == ISD::SRL) {
18135           // Make a large shift.
18136           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18137                                                    R, ShiftAmt, DAG);
18138           SRL = DAG.getBitcast(VT, SRL);
18139           // Zero out the leftmost bits.
18140           SmallVector<SDValue, 32> V(
18141               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18142           return DAG.getNode(ISD::AND, dl, VT, SRL,
18143                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18144         }
18145         if (Op.getOpcode() == ISD::SRA) {
18146           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18147           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18148           SmallVector<SDValue, 32> V(NumElts,
18149                                      DAG.getConstant(128 >> ShiftAmt, dl,
18150                                                      MVT::i8));
18151           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18152           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18153           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18154           return Res;
18155         }
18156         llvm_unreachable("Unknown shift opcode.");
18157       }
18158     }
18159   }
18160
18161   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18162   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18163       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18164
18165     // Peek through any splat that was introduced for i64 shift vectorization.
18166     int SplatIndex = -1;
18167     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18168       if (SVN->isSplat()) {
18169         SplatIndex = SVN->getSplatIndex();
18170         Amt = Amt.getOperand(0);
18171         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18172                "Splat shuffle referencing second operand");
18173       }
18174
18175     if (Amt.getOpcode() != ISD::BITCAST ||
18176         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18177       return SDValue();
18178
18179     Amt = Amt.getOperand(0);
18180     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18181                      VT.getVectorNumElements();
18182     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18183     uint64_t ShiftAmt = 0;
18184     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18185     for (unsigned i = 0; i != Ratio; ++i) {
18186       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18187       if (!C)
18188         return SDValue();
18189       // 6 == Log2(64)
18190       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18191     }
18192
18193     // Check remaining shift amounts (if not a splat).
18194     if (SplatIndex < 0) {
18195       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18196         uint64_t ShAmt = 0;
18197         for (unsigned j = 0; j != Ratio; ++j) {
18198           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18199           if (!C)
18200             return SDValue();
18201           // 6 == Log2(64)
18202           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18203         }
18204         if (ShAmt != ShiftAmt)
18205           return SDValue();
18206       }
18207     }
18208
18209     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18210       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18211
18212     if (Op.getOpcode() == ISD::SRA)
18213       return ArithmeticShiftRight64(ShiftAmt);
18214   }
18215
18216   return SDValue();
18217 }
18218
18219 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18220                                         const X86Subtarget* Subtarget) {
18221   MVT VT = Op.getSimpleValueType();
18222   SDLoc dl(Op);
18223   SDValue R = Op.getOperand(0);
18224   SDValue Amt = Op.getOperand(1);
18225
18226   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18227     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18228
18229   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18230     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18231
18232   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18233     SDValue BaseShAmt;
18234     MVT EltVT = VT.getVectorElementType();
18235
18236     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18237       // Check if this build_vector node is doing a splat.
18238       // If so, then set BaseShAmt equal to the splat value.
18239       BaseShAmt = BV->getSplatValue();
18240       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18241         BaseShAmt = SDValue();
18242     } else {
18243       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18244         Amt = Amt.getOperand(0);
18245
18246       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18247       if (SVN && SVN->isSplat()) {
18248         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18249         SDValue InVec = Amt.getOperand(0);
18250         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18251           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18252                  "Unexpected shuffle index found!");
18253           BaseShAmt = InVec.getOperand(SplatIdx);
18254         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18255            if (ConstantSDNode *C =
18256                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18257              if (C->getZExtValue() == SplatIdx)
18258                BaseShAmt = InVec.getOperand(1);
18259            }
18260         }
18261
18262         if (!BaseShAmt)
18263           // Avoid introducing an extract element from a shuffle.
18264           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18265                                   DAG.getIntPtrConstant(SplatIdx, dl));
18266       }
18267     }
18268
18269     if (BaseShAmt.getNode()) {
18270       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18271       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18272         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18273       else if (EltVT.bitsLT(MVT::i32))
18274         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18275
18276       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18277     }
18278   }
18279
18280   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18281   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18282       Amt.getOpcode() == ISD::BITCAST &&
18283       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18284     Amt = Amt.getOperand(0);
18285     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18286                      VT.getVectorNumElements();
18287     std::vector<SDValue> Vals(Ratio);
18288     for (unsigned i = 0; i != Ratio; ++i)
18289       Vals[i] = Amt.getOperand(i);
18290     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18291       for (unsigned j = 0; j != Ratio; ++j)
18292         if (Vals[j] != Amt.getOperand(i + j))
18293           return SDValue();
18294     }
18295
18296     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18297       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18298   }
18299   return SDValue();
18300 }
18301
18302 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18303                           SelectionDAG &DAG) {
18304   MVT VT = Op.getSimpleValueType();
18305   SDLoc dl(Op);
18306   SDValue R = Op.getOperand(0);
18307   SDValue Amt = Op.getOperand(1);
18308
18309   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18310   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18311
18312   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18313     return V;
18314
18315   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18316     return V;
18317
18318   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18319     return Op;
18320
18321   // XOP has 128-bit variable logical/arithmetic shifts.
18322   // +ve/-ve Amt = shift left/right.
18323   if (Subtarget->hasXOP() &&
18324       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18325        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18326     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18327       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18328       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18329     }
18330     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18331       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18332     if (Op.getOpcode() == ISD::SRA)
18333       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18334   }
18335
18336   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18337   // shifts per-lane and then shuffle the partial results back together.
18338   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18339     // Splat the shift amounts so the scalar shifts above will catch it.
18340     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18341     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18342     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18343     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18344     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18345   }
18346
18347   // i64 vector arithmetic shift can be emulated with the transform:
18348   // M = lshr(SIGN_BIT, Amt)
18349   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18350   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18351       Op.getOpcode() == ISD::SRA) {
18352     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18353     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18354     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18355     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18356     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18357     return R;
18358   }
18359
18360   // If possible, lower this packed shift into a vector multiply instead of
18361   // expanding it into a sequence of scalar shifts.
18362   // Do this only if the vector shift count is a constant build_vector.
18363   if (Op.getOpcode() == ISD::SHL &&
18364       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18365        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18366       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18367     SmallVector<SDValue, 8> Elts;
18368     MVT SVT = VT.getVectorElementType();
18369     unsigned SVTBits = SVT.getSizeInBits();
18370     APInt One(SVTBits, 1);
18371     unsigned NumElems = VT.getVectorNumElements();
18372
18373     for (unsigned i=0; i !=NumElems; ++i) {
18374       SDValue Op = Amt->getOperand(i);
18375       if (Op->getOpcode() == ISD::UNDEF) {
18376         Elts.push_back(Op);
18377         continue;
18378       }
18379
18380       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18381       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18382       uint64_t ShAmt = C.getZExtValue();
18383       if (ShAmt >= SVTBits) {
18384         Elts.push_back(DAG.getUNDEF(SVT));
18385         continue;
18386       }
18387       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18388     }
18389     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18390     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18391   }
18392
18393   // Lower SHL with variable shift amount.
18394   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18395     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18396
18397     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18398                      DAG.getConstant(0x3f800000U, dl, VT));
18399     Op = DAG.getBitcast(MVT::v4f32, Op);
18400     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18401     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18402   }
18403
18404   // If possible, lower this shift as a sequence of two shifts by
18405   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18406   // Example:
18407   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18408   //
18409   // Could be rewritten as:
18410   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18411   //
18412   // The advantage is that the two shifts from the example would be
18413   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18414   // the vector shift into four scalar shifts plus four pairs of vector
18415   // insert/extract.
18416   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18417       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18418     unsigned TargetOpcode = X86ISD::MOVSS;
18419     bool CanBeSimplified;
18420     // The splat value for the first packed shift (the 'X' from the example).
18421     SDValue Amt1 = Amt->getOperand(0);
18422     // The splat value for the second packed shift (the 'Y' from the example).
18423     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18424                                         Amt->getOperand(2);
18425
18426     // See if it is possible to replace this node with a sequence of
18427     // two shifts followed by a MOVSS/MOVSD
18428     if (VT == MVT::v4i32) {
18429       // Check if it is legal to use a MOVSS.
18430       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18431                         Amt2 == Amt->getOperand(3);
18432       if (!CanBeSimplified) {
18433         // Otherwise, check if we can still simplify this node using a MOVSD.
18434         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18435                           Amt->getOperand(2) == Amt->getOperand(3);
18436         TargetOpcode = X86ISD::MOVSD;
18437         Amt2 = Amt->getOperand(2);
18438       }
18439     } else {
18440       // Do similar checks for the case where the machine value type
18441       // is MVT::v8i16.
18442       CanBeSimplified = Amt1 == Amt->getOperand(1);
18443       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18444         CanBeSimplified = Amt2 == Amt->getOperand(i);
18445
18446       if (!CanBeSimplified) {
18447         TargetOpcode = X86ISD::MOVSD;
18448         CanBeSimplified = true;
18449         Amt2 = Amt->getOperand(4);
18450         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18451           CanBeSimplified = Amt1 == Amt->getOperand(i);
18452         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18453           CanBeSimplified = Amt2 == Amt->getOperand(j);
18454       }
18455     }
18456
18457     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18458         isa<ConstantSDNode>(Amt2)) {
18459       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18460       MVT CastVT = MVT::v4i32;
18461       SDValue Splat1 =
18462         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18463       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18464       SDValue Splat2 =
18465         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18466       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18467       if (TargetOpcode == X86ISD::MOVSD)
18468         CastVT = MVT::v2i64;
18469       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18470       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18471       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18472                                             BitCast1, DAG);
18473       return DAG.getBitcast(VT, Result);
18474     }
18475   }
18476
18477   // v4i32 Non Uniform Shifts.
18478   // If the shift amount is constant we can shift each lane using the SSE2
18479   // immediate shifts, else we need to zero-extend each lane to the lower i64
18480   // and shift using the SSE2 variable shifts.
18481   // The separate results can then be blended together.
18482   if (VT == MVT::v4i32) {
18483     unsigned Opc = Op.getOpcode();
18484     SDValue Amt0, Amt1, Amt2, Amt3;
18485     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18486       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18487       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18488       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18489       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18490     } else {
18491       // ISD::SHL is handled above but we include it here for completeness.
18492       switch (Opc) {
18493       default:
18494         llvm_unreachable("Unknown target vector shift node");
18495       case ISD::SHL:
18496         Opc = X86ISD::VSHL;
18497         break;
18498       case ISD::SRL:
18499         Opc = X86ISD::VSRL;
18500         break;
18501       case ISD::SRA:
18502         Opc = X86ISD::VSRA;
18503         break;
18504       }
18505       // The SSE2 shifts use the lower i64 as the same shift amount for
18506       // all lanes and the upper i64 is ignored. These shuffle masks
18507       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18508       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18509       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18510       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18511       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18512       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18513     }
18514
18515     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18516     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18517     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18518     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18519     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18520     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18521     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18522   }
18523
18524   if (VT == MVT::v16i8 ||
18525       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18526     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18527     unsigned ShiftOpcode = Op->getOpcode();
18528
18529     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18530       // On SSE41 targets we make use of the fact that VSELECT lowers
18531       // to PBLENDVB which selects bytes based just on the sign bit.
18532       if (Subtarget->hasSSE41()) {
18533         V0 = DAG.getBitcast(VT, V0);
18534         V1 = DAG.getBitcast(VT, V1);
18535         Sel = DAG.getBitcast(VT, Sel);
18536         return DAG.getBitcast(SelVT,
18537                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18538       }
18539       // On pre-SSE41 targets we test for the sign bit by comparing to
18540       // zero - a negative value will set all bits of the lanes to true
18541       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18542       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18543       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18544       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18545     };
18546
18547     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18548     // We can safely do this using i16 shifts as we're only interested in
18549     // the 3 lower bits of each byte.
18550     Amt = DAG.getBitcast(ExtVT, Amt);
18551     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18552     Amt = DAG.getBitcast(VT, Amt);
18553
18554     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18555       // r = VSELECT(r, shift(r, 4), a);
18556       SDValue M =
18557           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18558       R = SignBitSelect(VT, Amt, M, R);
18559
18560       // a += a
18561       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18562
18563       // r = VSELECT(r, shift(r, 2), a);
18564       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18565       R = SignBitSelect(VT, Amt, M, R);
18566
18567       // a += a
18568       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18569
18570       // return VSELECT(r, shift(r, 1), a);
18571       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18572       R = SignBitSelect(VT, Amt, M, R);
18573       return R;
18574     }
18575
18576     if (Op->getOpcode() == ISD::SRA) {
18577       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18578       // so we can correctly sign extend. We don't care what happens to the
18579       // lower byte.
18580       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18581       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18582       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18583       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18584       ALo = DAG.getBitcast(ExtVT, ALo);
18585       AHi = DAG.getBitcast(ExtVT, AHi);
18586       RLo = DAG.getBitcast(ExtVT, RLo);
18587       RHi = DAG.getBitcast(ExtVT, RHi);
18588
18589       // r = VSELECT(r, shift(r, 4), a);
18590       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18591                                 DAG.getConstant(4, dl, ExtVT));
18592       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18593                                 DAG.getConstant(4, dl, ExtVT));
18594       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18595       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18596
18597       // a += a
18598       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18599       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18600
18601       // r = VSELECT(r, shift(r, 2), a);
18602       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18603                         DAG.getConstant(2, dl, ExtVT));
18604       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18605                         DAG.getConstant(2, dl, ExtVT));
18606       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18607       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18608
18609       // a += a
18610       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18611       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18612
18613       // r = VSELECT(r, shift(r, 1), a);
18614       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18615                         DAG.getConstant(1, dl, ExtVT));
18616       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18617                         DAG.getConstant(1, dl, ExtVT));
18618       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18619       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18620
18621       // Logical shift the result back to the lower byte, leaving a zero upper
18622       // byte
18623       // meaning that we can safely pack with PACKUSWB.
18624       RLo =
18625           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18626       RHi =
18627           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18628       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18629     }
18630   }
18631
18632   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18633   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18634   // solution better.
18635   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18636     MVT ExtVT = MVT::v8i32;
18637     unsigned ExtOpc =
18638         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18639     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18640     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18641     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18642                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18643   }
18644
18645   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18646     MVT ExtVT = MVT::v8i32;
18647     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18648     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18649     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18650     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18651     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18652     ALo = DAG.getBitcast(ExtVT, ALo);
18653     AHi = DAG.getBitcast(ExtVT, AHi);
18654     RLo = DAG.getBitcast(ExtVT, RLo);
18655     RHi = DAG.getBitcast(ExtVT, RHi);
18656     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18657     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18658     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18659     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18660     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18661   }
18662
18663   if (VT == MVT::v8i16) {
18664     unsigned ShiftOpcode = Op->getOpcode();
18665
18666     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18667       // On SSE41 targets we make use of the fact that VSELECT lowers
18668       // to PBLENDVB which selects bytes based just on the sign bit.
18669       if (Subtarget->hasSSE41()) {
18670         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18671         V0 = DAG.getBitcast(ExtVT, V0);
18672         V1 = DAG.getBitcast(ExtVT, V1);
18673         Sel = DAG.getBitcast(ExtVT, Sel);
18674         return DAG.getBitcast(
18675             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18676       }
18677       // On pre-SSE41 targets we splat the sign bit - a negative value will
18678       // set all bits of the lanes to true and VSELECT uses that in
18679       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18680       SDValue C =
18681           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18682       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18683     };
18684
18685     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18686     if (Subtarget->hasSSE41()) {
18687       // On SSE41 targets we need to replicate the shift mask in both
18688       // bytes for PBLENDVB.
18689       Amt = DAG.getNode(
18690           ISD::OR, dl, VT,
18691           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18692           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18693     } else {
18694       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18695     }
18696
18697     // r = VSELECT(r, shift(r, 8), a);
18698     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18699     R = SignBitSelect(Amt, M, R);
18700
18701     // a += a
18702     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18703
18704     // r = VSELECT(r, shift(r, 4), a);
18705     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18706     R = SignBitSelect(Amt, M, R);
18707
18708     // a += a
18709     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18710
18711     // r = VSELECT(r, shift(r, 2), a);
18712     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18713     R = SignBitSelect(Amt, M, R);
18714
18715     // a += a
18716     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18717
18718     // return VSELECT(r, shift(r, 1), a);
18719     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18720     R = SignBitSelect(Amt, M, R);
18721     return R;
18722   }
18723
18724   // Decompose 256-bit shifts into smaller 128-bit shifts.
18725   if (VT.is256BitVector()) {
18726     unsigned NumElems = VT.getVectorNumElements();
18727     MVT EltVT = VT.getVectorElementType();
18728     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18729
18730     // Extract the two vectors
18731     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18732     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18733
18734     // Recreate the shift amount vectors
18735     SDValue Amt1, Amt2;
18736     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18737       // Constant shift amount
18738       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18739       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18740       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18741
18742       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18743       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18744     } else {
18745       // Variable shift amount
18746       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18747       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18748     }
18749
18750     // Issue new vector shifts for the smaller types
18751     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18752     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18753
18754     // Concatenate the result back
18755     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18756   }
18757
18758   return SDValue();
18759 }
18760
18761 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18762                            SelectionDAG &DAG) {
18763   MVT VT = Op.getSimpleValueType();
18764   SDLoc DL(Op);
18765   SDValue R = Op.getOperand(0);
18766   SDValue Amt = Op.getOperand(1);
18767
18768   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18769   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18770   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18771
18772   // XOP has 128-bit vector variable + immediate rotates.
18773   // +ve/-ve Amt = rotate left/right.
18774
18775   // Split 256-bit integers.
18776   if (VT.is256BitVector())
18777     return Lower256IntArith(Op, DAG);
18778
18779   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18780
18781   // Attempt to rotate by immediate.
18782   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18783     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18784       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18785       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18786       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18787                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18788     }
18789   }
18790
18791   // Use general rotate by variable (per-element).
18792   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18793 }
18794
18795 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18796   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18797   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18798   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18799   // has only one use.
18800   SDNode *N = Op.getNode();
18801   SDValue LHS = N->getOperand(0);
18802   SDValue RHS = N->getOperand(1);
18803   unsigned BaseOp = 0;
18804   unsigned Cond = 0;
18805   SDLoc DL(Op);
18806   switch (Op.getOpcode()) {
18807   default: llvm_unreachable("Unknown ovf instruction!");
18808   case ISD::SADDO:
18809     // A subtract of one will be selected as a INC. Note that INC doesn't
18810     // set CF, so we can't do this for UADDO.
18811     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18812       if (C->isOne()) {
18813         BaseOp = X86ISD::INC;
18814         Cond = X86::COND_O;
18815         break;
18816       }
18817     BaseOp = X86ISD::ADD;
18818     Cond = X86::COND_O;
18819     break;
18820   case ISD::UADDO:
18821     BaseOp = X86ISD::ADD;
18822     Cond = X86::COND_B;
18823     break;
18824   case ISD::SSUBO:
18825     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18826     // set CF, so we can't do this for USUBO.
18827     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18828       if (C->isOne()) {
18829         BaseOp = X86ISD::DEC;
18830         Cond = X86::COND_O;
18831         break;
18832       }
18833     BaseOp = X86ISD::SUB;
18834     Cond = X86::COND_O;
18835     break;
18836   case ISD::USUBO:
18837     BaseOp = X86ISD::SUB;
18838     Cond = X86::COND_B;
18839     break;
18840   case ISD::SMULO:
18841     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18842     Cond = X86::COND_O;
18843     break;
18844   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18845     if (N->getValueType(0) == MVT::i8) {
18846       BaseOp = X86ISD::UMUL8;
18847       Cond = X86::COND_O;
18848       break;
18849     }
18850     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18851                                  MVT::i32);
18852     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18853
18854     SDValue SetCC =
18855       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18856                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18857                   SDValue(Sum.getNode(), 2));
18858
18859     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18860   }
18861   }
18862
18863   // Also sets EFLAGS.
18864   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18865   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18866
18867   SDValue SetCC =
18868     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18869                 DAG.getConstant(Cond, DL, MVT::i32),
18870                 SDValue(Sum.getNode(), 1));
18871
18872   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18873 }
18874
18875 /// Returns true if the operand type is exactly twice the native width, and
18876 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18877 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18878 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18879 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18880   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18881
18882   if (OpWidth == 64)
18883     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18884   else if (OpWidth == 128)
18885     return Subtarget->hasCmpxchg16b();
18886   else
18887     return false;
18888 }
18889
18890 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18891   return needsCmpXchgNb(SI->getValueOperand()->getType());
18892 }
18893
18894 // Note: this turns large loads into lock cmpxchg8b/16b.
18895 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18896 TargetLowering::AtomicExpansionKind
18897 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18898   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18899   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18900                                                : AtomicExpansionKind::None;
18901 }
18902
18903 TargetLowering::AtomicExpansionKind
18904 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18905   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18906   Type *MemType = AI->getType();
18907
18908   // If the operand is too big, we must see if cmpxchg8/16b is available
18909   // and default to library calls otherwise.
18910   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18911     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18912                                    : AtomicExpansionKind::None;
18913   }
18914
18915   AtomicRMWInst::BinOp Op = AI->getOperation();
18916   switch (Op) {
18917   default:
18918     llvm_unreachable("Unknown atomic operation");
18919   case AtomicRMWInst::Xchg:
18920   case AtomicRMWInst::Add:
18921   case AtomicRMWInst::Sub:
18922     // It's better to use xadd, xsub or xchg for these in all cases.
18923     return AtomicExpansionKind::None;
18924   case AtomicRMWInst::Or:
18925   case AtomicRMWInst::And:
18926   case AtomicRMWInst::Xor:
18927     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18928     // prefix to a normal instruction for these operations.
18929     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18930                             : AtomicExpansionKind::None;
18931   case AtomicRMWInst::Nand:
18932   case AtomicRMWInst::Max:
18933   case AtomicRMWInst::Min:
18934   case AtomicRMWInst::UMax:
18935   case AtomicRMWInst::UMin:
18936     // These always require a non-trivial set of data operations on x86. We must
18937     // use a cmpxchg loop.
18938     return AtomicExpansionKind::CmpXChg;
18939   }
18940 }
18941
18942 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18943   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18944   // no-sse2). There isn't any reason to disable it if the target processor
18945   // supports it.
18946   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18947 }
18948
18949 LoadInst *
18950 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18951   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18952   Type *MemType = AI->getType();
18953   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18954   // there is no benefit in turning such RMWs into loads, and it is actually
18955   // harmful as it introduces a mfence.
18956   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18957     return nullptr;
18958
18959   auto Builder = IRBuilder<>(AI);
18960   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18961   auto SynchScope = AI->getSynchScope();
18962   // We must restrict the ordering to avoid generating loads with Release or
18963   // ReleaseAcquire orderings.
18964   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18965   auto Ptr = AI->getPointerOperand();
18966
18967   // Before the load we need a fence. Here is an example lifted from
18968   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18969   // is required:
18970   // Thread 0:
18971   //   x.store(1, relaxed);
18972   //   r1 = y.fetch_add(0, release);
18973   // Thread 1:
18974   //   y.fetch_add(42, acquire);
18975   //   r2 = x.load(relaxed);
18976   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18977   // lowered to just a load without a fence. A mfence flushes the store buffer,
18978   // making the optimization clearly correct.
18979   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18980   // otherwise, we might be able to be more aggressive on relaxed idempotent
18981   // rmw. In practice, they do not look useful, so we don't try to be
18982   // especially clever.
18983   if (SynchScope == SingleThread)
18984     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18985     // the IR level, so we must wrap it in an intrinsic.
18986     return nullptr;
18987
18988   if (!hasMFENCE(*Subtarget))
18989     // FIXME: it might make sense to use a locked operation here but on a
18990     // different cache-line to prevent cache-line bouncing. In practice it
18991     // is probably a small win, and x86 processors without mfence are rare
18992     // enough that we do not bother.
18993     return nullptr;
18994
18995   Function *MFence =
18996       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18997   Builder.CreateCall(MFence, {});
18998
18999   // Finally we can emit the atomic load.
19000   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19001           AI->getType()->getPrimitiveSizeInBits());
19002   Loaded->setAtomic(Order, SynchScope);
19003   AI->replaceAllUsesWith(Loaded);
19004   AI->eraseFromParent();
19005   return Loaded;
19006 }
19007
19008 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19009                                  SelectionDAG &DAG) {
19010   SDLoc dl(Op);
19011   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19012     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19013   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19014     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19015
19016   // The only fence that needs an instruction is a sequentially-consistent
19017   // cross-thread fence.
19018   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19019     if (hasMFENCE(*Subtarget))
19020       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19021
19022     SDValue Chain = Op.getOperand(0);
19023     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19024     SDValue Ops[] = {
19025       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19026       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19027       DAG.getRegister(0, MVT::i32),            // Index
19028       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19029       DAG.getRegister(0, MVT::i32),            // Segment.
19030       Zero,
19031       Chain
19032     };
19033     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19034     return SDValue(Res, 0);
19035   }
19036
19037   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19038   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19039 }
19040
19041 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19042                              SelectionDAG &DAG) {
19043   MVT T = Op.getSimpleValueType();
19044   SDLoc DL(Op);
19045   unsigned Reg = 0;
19046   unsigned size = 0;
19047   switch(T.SimpleTy) {
19048   default: llvm_unreachable("Invalid value type!");
19049   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19050   case MVT::i16: Reg = X86::AX;  size = 2; break;
19051   case MVT::i32: Reg = X86::EAX; size = 4; break;
19052   case MVT::i64:
19053     assert(Subtarget->is64Bit() && "Node not type legal!");
19054     Reg = X86::RAX; size = 8;
19055     break;
19056   }
19057   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19058                                   Op.getOperand(2), SDValue());
19059   SDValue Ops[] = { cpIn.getValue(0),
19060                     Op.getOperand(1),
19061                     Op.getOperand(3),
19062                     DAG.getTargetConstant(size, DL, MVT::i8),
19063                     cpIn.getValue(1) };
19064   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19065   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19066   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19067                                            Ops, T, MMO);
19068
19069   SDValue cpOut =
19070     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19071   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19072                                       MVT::i32, cpOut.getValue(2));
19073   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19074                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19075                                 EFLAGS);
19076
19077   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19078   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19079   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19080   return SDValue();
19081 }
19082
19083 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19084                             SelectionDAG &DAG) {
19085   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19086   MVT DstVT = Op.getSimpleValueType();
19087
19088   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19089     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19090     if (DstVT != MVT::f64)
19091       // This conversion needs to be expanded.
19092       return SDValue();
19093
19094     SDValue InVec = Op->getOperand(0);
19095     SDLoc dl(Op);
19096     unsigned NumElts = SrcVT.getVectorNumElements();
19097     MVT SVT = SrcVT.getVectorElementType();
19098
19099     // Widen the vector in input in the case of MVT::v2i32.
19100     // Example: from MVT::v2i32 to MVT::v4i32.
19101     SmallVector<SDValue, 16> Elts;
19102     for (unsigned i = 0, e = NumElts; i != e; ++i)
19103       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19104                                  DAG.getIntPtrConstant(i, dl)));
19105
19106     // Explicitly mark the extra elements as Undef.
19107     Elts.append(NumElts, DAG.getUNDEF(SVT));
19108
19109     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19110     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19111     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19112     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19113                        DAG.getIntPtrConstant(0, dl));
19114   }
19115
19116   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19117          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19118   assert((DstVT == MVT::i64 ||
19119           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19120          "Unexpected custom BITCAST");
19121   // i64 <=> MMX conversions are Legal.
19122   if (SrcVT==MVT::i64 && DstVT.isVector())
19123     return Op;
19124   if (DstVT==MVT::i64 && SrcVT.isVector())
19125     return Op;
19126   // MMX <=> MMX conversions are Legal.
19127   if (SrcVT.isVector() && DstVT.isVector())
19128     return Op;
19129   // All other conversions need to be expanded.
19130   return SDValue();
19131 }
19132
19133 /// Compute the horizontal sum of bytes in V for the elements of VT.
19134 ///
19135 /// Requires V to be a byte vector and VT to be an integer vector type with
19136 /// wider elements than V's type. The width of the elements of VT determines
19137 /// how many bytes of V are summed horizontally to produce each element of the
19138 /// result.
19139 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19140                                       const X86Subtarget *Subtarget,
19141                                       SelectionDAG &DAG) {
19142   SDLoc DL(V);
19143   MVT ByteVecVT = V.getSimpleValueType();
19144   MVT EltVT = VT.getVectorElementType();
19145   int NumElts = VT.getVectorNumElements();
19146   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19147          "Expected value to have byte element type.");
19148   assert(EltVT != MVT::i8 &&
19149          "Horizontal byte sum only makes sense for wider elements!");
19150   unsigned VecSize = VT.getSizeInBits();
19151   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19152
19153   // PSADBW instruction horizontally add all bytes and leave the result in i64
19154   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19155   if (EltVT == MVT::i64) {
19156     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19157     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19158     return DAG.getBitcast(VT, V);
19159   }
19160
19161   if (EltVT == MVT::i32) {
19162     // We unpack the low half and high half into i32s interleaved with zeros so
19163     // that we can use PSADBW to horizontally sum them. The most useful part of
19164     // this is that it lines up the results of two PSADBW instructions to be
19165     // two v2i64 vectors which concatenated are the 4 population counts. We can
19166     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19167     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19168     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19169     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19170
19171     // Do the horizontal sums into two v2i64s.
19172     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19173     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19174                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19175     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19176                        DAG.getBitcast(ByteVecVT, High), Zeros);
19177
19178     // Merge them together.
19179     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19180     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19181                     DAG.getBitcast(ShortVecVT, Low),
19182                     DAG.getBitcast(ShortVecVT, High));
19183
19184     return DAG.getBitcast(VT, V);
19185   }
19186
19187   // The only element type left is i16.
19188   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19189
19190   // To obtain pop count for each i16 element starting from the pop count for
19191   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19192   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19193   // directly supported.
19194   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19195   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19196   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19197   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19198                   DAG.getBitcast(ByteVecVT, V));
19199   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19200 }
19201
19202 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19203                                         const X86Subtarget *Subtarget,
19204                                         SelectionDAG &DAG) {
19205   MVT VT = Op.getSimpleValueType();
19206   MVT EltVT = VT.getVectorElementType();
19207   unsigned VecSize = VT.getSizeInBits();
19208
19209   // Implement a lookup table in register by using an algorithm based on:
19210   // http://wm.ite.pl/articles/sse-popcount.html
19211   //
19212   // The general idea is that every lower byte nibble in the input vector is an
19213   // index into a in-register pre-computed pop count table. We then split up the
19214   // input vector in two new ones: (1) a vector with only the shifted-right
19215   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19216   // masked out higher ones) for each byte. PSHUB is used separately with both
19217   // to index the in-register table. Next, both are added and the result is a
19218   // i8 vector where each element contains the pop count for input byte.
19219   //
19220   // To obtain the pop count for elements != i8, we follow up with the same
19221   // approach and use additional tricks as described below.
19222   //
19223   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19224                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19225                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19226                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19227
19228   int NumByteElts = VecSize / 8;
19229   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19230   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19231   SmallVector<SDValue, 16> LUTVec;
19232   for (int i = 0; i < NumByteElts; ++i)
19233     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19234   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19235   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19236                                   DAG.getConstant(0x0F, DL, MVT::i8));
19237   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19238
19239   // High nibbles
19240   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19241   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19242   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19243
19244   // Low nibbles
19245   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19246
19247   // The input vector is used as the shuffle mask that index elements into the
19248   // LUT. After counting low and high nibbles, add the vector to obtain the
19249   // final pop count per i8 element.
19250   SDValue HighPopCnt =
19251       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19252   SDValue LowPopCnt =
19253       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19254   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19255
19256   if (EltVT == MVT::i8)
19257     return PopCnt;
19258
19259   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19260 }
19261
19262 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19263                                        const X86Subtarget *Subtarget,
19264                                        SelectionDAG &DAG) {
19265   MVT VT = Op.getSimpleValueType();
19266   assert(VT.is128BitVector() &&
19267          "Only 128-bit vector bitmath lowering supported.");
19268
19269   int VecSize = VT.getSizeInBits();
19270   MVT EltVT = VT.getVectorElementType();
19271   int Len = EltVT.getSizeInBits();
19272
19273   // This is the vectorized version of the "best" algorithm from
19274   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19275   // with a minor tweak to use a series of adds + shifts instead of vector
19276   // multiplications. Implemented for all integer vector types. We only use
19277   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19278   // much faster, even faster than using native popcnt instructions.
19279
19280   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19281     MVT VT = V.getSimpleValueType();
19282     SmallVector<SDValue, 32> Shifters(
19283         VT.getVectorNumElements(),
19284         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19285     return DAG.getNode(OpCode, DL, VT, V,
19286                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19287   };
19288   auto GetMask = [&](SDValue V, APInt Mask) {
19289     MVT VT = V.getSimpleValueType();
19290     SmallVector<SDValue, 32> Masks(
19291         VT.getVectorNumElements(),
19292         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19293     return DAG.getNode(ISD::AND, DL, VT, V,
19294                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19295   };
19296
19297   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19298   // x86, so set the SRL type to have elements at least i16 wide. This is
19299   // correct because all of our SRLs are followed immediately by a mask anyways
19300   // that handles any bits that sneak into the high bits of the byte elements.
19301   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19302
19303   SDValue V = Op;
19304
19305   // v = v - ((v >> 1) & 0x55555555...)
19306   SDValue Srl =
19307       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19308   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19309   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19310
19311   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19312   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19313   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19314   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19315   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19316
19317   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19318   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19319   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19320   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19321
19322   // At this point, V contains the byte-wise population count, and we are
19323   // merely doing a horizontal sum if necessary to get the wider element
19324   // counts.
19325   if (EltVT == MVT::i8)
19326     return V;
19327
19328   return LowerHorizontalByteSum(
19329       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19330       DAG);
19331 }
19332
19333 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19334                                 SelectionDAG &DAG) {
19335   MVT VT = Op.getSimpleValueType();
19336   // FIXME: Need to add AVX-512 support here!
19337   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19338          "Unknown CTPOP type to handle");
19339   SDLoc DL(Op.getNode());
19340   SDValue Op0 = Op.getOperand(0);
19341
19342   if (!Subtarget->hasSSSE3()) {
19343     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19344     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19345     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19346   }
19347
19348   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19349     unsigned NumElems = VT.getVectorNumElements();
19350
19351     // Extract each 128-bit vector, compute pop count and concat the result.
19352     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19353     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19354
19355     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19356                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19357                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19358   }
19359
19360   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19361 }
19362
19363 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19364                           SelectionDAG &DAG) {
19365   assert(Op.getSimpleValueType().isVector() &&
19366          "We only do custom lowering for vector population count.");
19367   return LowerVectorCTPOP(Op, Subtarget, DAG);
19368 }
19369
19370 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19371   SDNode *Node = Op.getNode();
19372   SDLoc dl(Node);
19373   EVT T = Node->getValueType(0);
19374   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19375                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19376   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19377                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19378                        Node->getOperand(0),
19379                        Node->getOperand(1), negOp,
19380                        cast<AtomicSDNode>(Node)->getMemOperand(),
19381                        cast<AtomicSDNode>(Node)->getOrdering(),
19382                        cast<AtomicSDNode>(Node)->getSynchScope());
19383 }
19384
19385 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19386   SDNode *Node = Op.getNode();
19387   SDLoc dl(Node);
19388   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19389
19390   // Convert seq_cst store -> xchg
19391   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19392   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19393   //        (The only way to get a 16-byte store is cmpxchg16b)
19394   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19395   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19396       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19397     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19398                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19399                                  Node->getOperand(0),
19400                                  Node->getOperand(1), Node->getOperand(2),
19401                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19402                                  cast<AtomicSDNode>(Node)->getOrdering(),
19403                                  cast<AtomicSDNode>(Node)->getSynchScope());
19404     return Swap.getValue(1);
19405   }
19406   // Other atomic stores have a simple pattern.
19407   return Op;
19408 }
19409
19410 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19411   MVT VT = Op.getNode()->getSimpleValueType(0);
19412
19413   // Let legalize expand this if it isn't a legal type yet.
19414   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19415     return SDValue();
19416
19417   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19418
19419   unsigned Opc;
19420   bool ExtraOp = false;
19421   switch (Op.getOpcode()) {
19422   default: llvm_unreachable("Invalid code");
19423   case ISD::ADDC: Opc = X86ISD::ADD; break;
19424   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19425   case ISD::SUBC: Opc = X86ISD::SUB; break;
19426   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19427   }
19428
19429   if (!ExtraOp)
19430     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19431                        Op.getOperand(1));
19432   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19433                      Op.getOperand(1), Op.getOperand(2));
19434 }
19435
19436 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19437                             SelectionDAG &DAG) {
19438   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19439
19440   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19441   // which returns the values as { float, float } (in XMM0) or
19442   // { double, double } (which is returned in XMM0, XMM1).
19443   SDLoc dl(Op);
19444   SDValue Arg = Op.getOperand(0);
19445   EVT ArgVT = Arg.getValueType();
19446   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19447
19448   TargetLowering::ArgListTy Args;
19449   TargetLowering::ArgListEntry Entry;
19450
19451   Entry.Node = Arg;
19452   Entry.Ty = ArgTy;
19453   Entry.isSExt = false;
19454   Entry.isZExt = false;
19455   Args.push_back(Entry);
19456
19457   bool isF64 = ArgVT == MVT::f64;
19458   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19459   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19460   // the results are returned via SRet in memory.
19461   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19462   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19463   SDValue Callee =
19464       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19465
19466   Type *RetTy = isF64
19467     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19468     : (Type*)VectorType::get(ArgTy, 4);
19469
19470   TargetLowering::CallLoweringInfo CLI(DAG);
19471   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19472     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19473
19474   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19475
19476   if (isF64)
19477     // Returned in xmm0 and xmm1.
19478     return CallResult.first;
19479
19480   // Returned in bits 0:31 and 32:64 xmm0.
19481   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19482                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19483   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19484                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19485   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19486   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19487 }
19488
19489 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19490                              SelectionDAG &DAG) {
19491   assert(Subtarget->hasAVX512() &&
19492          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19493
19494   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19495   MVT VT = N->getValue().getSimpleValueType();
19496   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19497   SDLoc dl(Op);
19498
19499   // X86 scatter kills mask register, so its type should be added to
19500   // the list of return values
19501   if (N->getNumValues() == 1) {
19502     SDValue Index = N->getIndex();
19503     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19504         !Index.getSimpleValueType().is512BitVector())
19505       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19506
19507     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19508     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19509                       N->getOperand(3), Index };
19510
19511     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19512     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19513     return SDValue(NewScatter.getNode(), 0);
19514   }
19515   return Op;
19516 }
19517
19518 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19519                             SelectionDAG &DAG) {
19520   assert(Subtarget->hasAVX512() &&
19521          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19522
19523   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19524   MVT VT = Op.getSimpleValueType();
19525   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19526   SDLoc dl(Op);
19527
19528   SDValue Index = N->getIndex();
19529   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19530       !Index.getSimpleValueType().is512BitVector()) {
19531     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19532     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19533                       N->getOperand(3), Index };
19534     DAG.UpdateNodeOperands(N, Ops);
19535   }
19536   return Op;
19537 }
19538
19539 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19540                                                     SelectionDAG &DAG) const {
19541   // TODO: Eventually, the lowering of these nodes should be informed by or
19542   // deferred to the GC strategy for the function in which they appear. For
19543   // now, however, they must be lowered to something. Since they are logically
19544   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19545   // require special handling for these nodes), lower them as literal NOOPs for
19546   // the time being.
19547   SmallVector<SDValue, 2> Ops;
19548
19549   Ops.push_back(Op.getOperand(0));
19550   if (Op->getGluedNode())
19551     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19552
19553   SDLoc OpDL(Op);
19554   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19555   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19556
19557   return NOOP;
19558 }
19559
19560 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19561                                                   SelectionDAG &DAG) const {
19562   // TODO: Eventually, the lowering of these nodes should be informed by or
19563   // deferred to the GC strategy for the function in which they appear. For
19564   // now, however, they must be lowered to something. Since they are logically
19565   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19566   // require special handling for these nodes), lower them as literal NOOPs for
19567   // the time being.
19568   SmallVector<SDValue, 2> Ops;
19569
19570   Ops.push_back(Op.getOperand(0));
19571   if (Op->getGluedNode())
19572     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19573
19574   SDLoc OpDL(Op);
19575   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19576   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19577
19578   return NOOP;
19579 }
19580
19581 /// LowerOperation - Provide custom lowering hooks for some operations.
19582 ///
19583 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19584   switch (Op.getOpcode()) {
19585   default: llvm_unreachable("Should not custom lower this!");
19586   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19587   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19588     return LowerCMP_SWAP(Op, Subtarget, DAG);
19589   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19590   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19591   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19592   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19593   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19594   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19595   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19596   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19597   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19598   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19599   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19600   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19601   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19602   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19603   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19604   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19605   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19606   case ISD::SHL_PARTS:
19607   case ISD::SRA_PARTS:
19608   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19609   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19610   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19611   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19612   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19613   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19614   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19615   case ISD::SIGN_EXTEND_VECTOR_INREG:
19616     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19617   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19618   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19619   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19620   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19621   case ISD::FABS:
19622   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19623   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19624   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19625   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19626   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19627   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19628   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19629   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19630   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19631   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19632   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19633   case ISD::INTRINSIC_VOID:
19634   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19635   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19636   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19637   case ISD::FRAME_TO_ARGS_OFFSET:
19638                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19639   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19640   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19641   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19642   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19643   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19644   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19645   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19646   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19647   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19648   case ISD::CTTZ:
19649   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19650   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19651   case ISD::UMUL_LOHI:
19652   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19653   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19654   case ISD::SRA:
19655   case ISD::SRL:
19656   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19657   case ISD::SADDO:
19658   case ISD::UADDO:
19659   case ISD::SSUBO:
19660   case ISD::USUBO:
19661   case ISD::SMULO:
19662   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19663   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19664   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19665   case ISD::ADDC:
19666   case ISD::ADDE:
19667   case ISD::SUBC:
19668   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19669   case ISD::ADD:                return LowerADD(Op, DAG);
19670   case ISD::SUB:                return LowerSUB(Op, DAG);
19671   case ISD::SMAX:
19672   case ISD::SMIN:
19673   case ISD::UMAX:
19674   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19675   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19676   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19677   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19678   case ISD::GC_TRANSITION_START:
19679                                 return LowerGC_TRANSITION_START(Op, DAG);
19680   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19681   }
19682 }
19683
19684 /// ReplaceNodeResults - Replace a node with an illegal result type
19685 /// with a new node built out of custom code.
19686 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19687                                            SmallVectorImpl<SDValue>&Results,
19688                                            SelectionDAG &DAG) const {
19689   SDLoc dl(N);
19690   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19691   switch (N->getOpcode()) {
19692   default:
19693     llvm_unreachable("Do not know how to custom type legalize this operation!");
19694   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19695   case X86ISD::FMINC:
19696   case X86ISD::FMIN:
19697   case X86ISD::FMAXC:
19698   case X86ISD::FMAX: {
19699     EVT VT = N->getValueType(0);
19700     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19701     SDValue UNDEF = DAG.getUNDEF(VT);
19702     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19703                               N->getOperand(0), UNDEF);
19704     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19705                               N->getOperand(1), UNDEF);
19706     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19707     return;
19708   }
19709   case ISD::SIGN_EXTEND_INREG:
19710   case ISD::ADDC:
19711   case ISD::ADDE:
19712   case ISD::SUBC:
19713   case ISD::SUBE:
19714     // We don't want to expand or promote these.
19715     return;
19716   case ISD::SDIV:
19717   case ISD::UDIV:
19718   case ISD::SREM:
19719   case ISD::UREM:
19720   case ISD::SDIVREM:
19721   case ISD::UDIVREM: {
19722     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19723     Results.push_back(V);
19724     return;
19725   }
19726   case ISD::FP_TO_SINT:
19727   case ISD::FP_TO_UINT: {
19728     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19729
19730     std::pair<SDValue,SDValue> Vals =
19731         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19732     SDValue FIST = Vals.first, StackSlot = Vals.second;
19733     if (FIST.getNode()) {
19734       EVT VT = N->getValueType(0);
19735       // Return a load from the stack slot.
19736       if (StackSlot.getNode())
19737         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19738                                       MachinePointerInfo(),
19739                                       false, false, false, 0));
19740       else
19741         Results.push_back(FIST);
19742     }
19743     return;
19744   }
19745   case ISD::UINT_TO_FP: {
19746     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19747     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19748         N->getValueType(0) != MVT::v2f32)
19749       return;
19750     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19751                                  N->getOperand(0));
19752     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19753                                      MVT::f64);
19754     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19755     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19756                              DAG.getBitcast(MVT::v2i64, VBias));
19757     Or = DAG.getBitcast(MVT::v2f64, Or);
19758     // TODO: Are there any fast-math-flags to propagate here?
19759     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19760     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19761     return;
19762   }
19763   case ISD::FP_ROUND: {
19764     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19765         return;
19766     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19767     Results.push_back(V);
19768     return;
19769   }
19770   case ISD::FP_EXTEND: {
19771     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19772     // No other ValueType for FP_EXTEND should reach this point.
19773     assert(N->getValueType(0) == MVT::v2f32 &&
19774            "Do not know how to legalize this Node");
19775     return;
19776   }
19777   case ISD::INTRINSIC_W_CHAIN: {
19778     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19779     switch (IntNo) {
19780     default : llvm_unreachable("Do not know how to custom type "
19781                                "legalize this intrinsic operation!");
19782     case Intrinsic::x86_rdtsc:
19783       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19784                                      Results);
19785     case Intrinsic::x86_rdtscp:
19786       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19787                                      Results);
19788     case Intrinsic::x86_rdpmc:
19789       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19790     }
19791   }
19792   case ISD::READCYCLECOUNTER: {
19793     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19794                                    Results);
19795   }
19796   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19797     EVT T = N->getValueType(0);
19798     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19799     bool Regs64bit = T == MVT::i128;
19800     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19801     SDValue cpInL, cpInH;
19802     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19803                         DAG.getConstant(0, dl, HalfT));
19804     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19805                         DAG.getConstant(1, dl, HalfT));
19806     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19807                              Regs64bit ? X86::RAX : X86::EAX,
19808                              cpInL, SDValue());
19809     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19810                              Regs64bit ? X86::RDX : X86::EDX,
19811                              cpInH, cpInL.getValue(1));
19812     SDValue swapInL, swapInH;
19813     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19814                           DAG.getConstant(0, dl, HalfT));
19815     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19816                           DAG.getConstant(1, dl, HalfT));
19817     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19818                                Regs64bit ? X86::RBX : X86::EBX,
19819                                swapInL, cpInH.getValue(1));
19820     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19821                                Regs64bit ? X86::RCX : X86::ECX,
19822                                swapInH, swapInL.getValue(1));
19823     SDValue Ops[] = { swapInH.getValue(0),
19824                       N->getOperand(1),
19825                       swapInH.getValue(1) };
19826     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19827     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19828     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19829                                   X86ISD::LCMPXCHG8_DAG;
19830     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19831     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19832                                         Regs64bit ? X86::RAX : X86::EAX,
19833                                         HalfT, Result.getValue(1));
19834     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19835                                         Regs64bit ? X86::RDX : X86::EDX,
19836                                         HalfT, cpOutL.getValue(2));
19837     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19838
19839     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19840                                         MVT::i32, cpOutH.getValue(2));
19841     SDValue Success =
19842         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19843                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19844     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19845
19846     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19847     Results.push_back(Success);
19848     Results.push_back(EFLAGS.getValue(1));
19849     return;
19850   }
19851   case ISD::ATOMIC_SWAP:
19852   case ISD::ATOMIC_LOAD_ADD:
19853   case ISD::ATOMIC_LOAD_SUB:
19854   case ISD::ATOMIC_LOAD_AND:
19855   case ISD::ATOMIC_LOAD_OR:
19856   case ISD::ATOMIC_LOAD_XOR:
19857   case ISD::ATOMIC_LOAD_NAND:
19858   case ISD::ATOMIC_LOAD_MIN:
19859   case ISD::ATOMIC_LOAD_MAX:
19860   case ISD::ATOMIC_LOAD_UMIN:
19861   case ISD::ATOMIC_LOAD_UMAX:
19862   case ISD::ATOMIC_LOAD: {
19863     // Delegate to generic TypeLegalization. Situations we can really handle
19864     // should have already been dealt with by AtomicExpandPass.cpp.
19865     break;
19866   }
19867   case ISD::BITCAST: {
19868     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19869     EVT DstVT = N->getValueType(0);
19870     EVT SrcVT = N->getOperand(0)->getValueType(0);
19871
19872     if (SrcVT != MVT::f64 ||
19873         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19874       return;
19875
19876     unsigned NumElts = DstVT.getVectorNumElements();
19877     EVT SVT = DstVT.getVectorElementType();
19878     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19879     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19880                                    MVT::v2f64, N->getOperand(0));
19881     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19882
19883     if (ExperimentalVectorWideningLegalization) {
19884       // If we are legalizing vectors by widening, we already have the desired
19885       // legal vector type, just return it.
19886       Results.push_back(ToVecInt);
19887       return;
19888     }
19889
19890     SmallVector<SDValue, 8> Elts;
19891     for (unsigned i = 0, e = NumElts; i != e; ++i)
19892       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19893                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19894
19895     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19896   }
19897   }
19898 }
19899
19900 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19901   switch ((X86ISD::NodeType)Opcode) {
19902   case X86ISD::FIRST_NUMBER:       break;
19903   case X86ISD::BSF:                return "X86ISD::BSF";
19904   case X86ISD::BSR:                return "X86ISD::BSR";
19905   case X86ISD::SHLD:               return "X86ISD::SHLD";
19906   case X86ISD::SHRD:               return "X86ISD::SHRD";
19907   case X86ISD::FAND:               return "X86ISD::FAND";
19908   case X86ISD::FANDN:              return "X86ISD::FANDN";
19909   case X86ISD::FOR:                return "X86ISD::FOR";
19910   case X86ISD::FXOR:               return "X86ISD::FXOR";
19911   case X86ISD::FILD:               return "X86ISD::FILD";
19912   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19913   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19914   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19915   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19916   case X86ISD::FLD:                return "X86ISD::FLD";
19917   case X86ISD::FST:                return "X86ISD::FST";
19918   case X86ISD::CALL:               return "X86ISD::CALL";
19919   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19920   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19921   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19922   case X86ISD::BT:                 return "X86ISD::BT";
19923   case X86ISD::CMP:                return "X86ISD::CMP";
19924   case X86ISD::COMI:               return "X86ISD::COMI";
19925   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19926   case X86ISD::CMPM:               return "X86ISD::CMPM";
19927   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19928   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19929   case X86ISD::SETCC:              return "X86ISD::SETCC";
19930   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19931   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19932   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19933   case X86ISD::CMOV:               return "X86ISD::CMOV";
19934   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19935   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19936   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19937   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19938   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19939   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19940   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19941   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19942   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19943   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19944   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19945   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19946   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19947   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19948   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19949   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19950   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19951   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19952   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19953   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19954   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19955   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19956   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19957   case X86ISD::HADD:               return "X86ISD::HADD";
19958   case X86ISD::HSUB:               return "X86ISD::HSUB";
19959   case X86ISD::FHADD:              return "X86ISD::FHADD";
19960   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19961   case X86ISD::ABS:                return "X86ISD::ABS";
19962   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19963   case X86ISD::FMAX:               return "X86ISD::FMAX";
19964   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19965   case X86ISD::FMIN:               return "X86ISD::FMIN";
19966   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19967   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19968   case X86ISD::FMINC:              return "X86ISD::FMINC";
19969   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19970   case X86ISD::FRCP:               return "X86ISD::FRCP";
19971   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19972   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19973   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19974   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19975   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19976   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19977   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19978   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19979   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19980   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19981   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19982   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19983   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19984   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19985   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19986   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19987   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19988   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19989   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19990   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19991   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19992   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19993   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19994   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19995   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19996   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19997   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19998   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19999   case X86ISD::VSHL:               return "X86ISD::VSHL";
20000   case X86ISD::VSRL:               return "X86ISD::VSRL";
20001   case X86ISD::VSRA:               return "X86ISD::VSRA";
20002   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20003   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20004   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20005   case X86ISD::CMPP:               return "X86ISD::CMPP";
20006   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20007   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20008   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20009   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20010   case X86ISD::ADD:                return "X86ISD::ADD";
20011   case X86ISD::SUB:                return "X86ISD::SUB";
20012   case X86ISD::ADC:                return "X86ISD::ADC";
20013   case X86ISD::SBB:                return "X86ISD::SBB";
20014   case X86ISD::SMUL:               return "X86ISD::SMUL";
20015   case X86ISD::UMUL:               return "X86ISD::UMUL";
20016   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20017   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20018   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20019   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20020   case X86ISD::INC:                return "X86ISD::INC";
20021   case X86ISD::DEC:                return "X86ISD::DEC";
20022   case X86ISD::OR:                 return "X86ISD::OR";
20023   case X86ISD::XOR:                return "X86ISD::XOR";
20024   case X86ISD::AND:                return "X86ISD::AND";
20025   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20026   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20027   case X86ISD::PTEST:              return "X86ISD::PTEST";
20028   case X86ISD::TESTP:              return "X86ISD::TESTP";
20029   case X86ISD::TESTM:              return "X86ISD::TESTM";
20030   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20031   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20032   case X86ISD::KTEST:              return "X86ISD::KTEST";
20033   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20034   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20035   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20036   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20037   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20038   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20039   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20040   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20041   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20042   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20043   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20044   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20045   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20046   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20047   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20048   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20049   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20050   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20051   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20052   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20053   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20054   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20055   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20056   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20057   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20058   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20059   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20060   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20061   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20062   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20063   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20064   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20065   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20066   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20067   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20068   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20069   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20070   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20071   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20072   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20073   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20074   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20075   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20076   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20077   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20078   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20079   case X86ISD::SAHF:               return "X86ISD::SAHF";
20080   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20081   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20082   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20083   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20084   case X86ISD::VPROT:              return "X86ISD::VPROT";
20085   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20086   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20087   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20088   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20089   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20090   case X86ISD::FMADD:              return "X86ISD::FMADD";
20091   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20092   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20093   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20094   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20095   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20096   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20097   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20098   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20099   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20100   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20101   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20102   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20103   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20104   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20105   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20106   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20107   case X86ISD::XTEST:              return "X86ISD::XTEST";
20108   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20109   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20110   case X86ISD::SELECT:             return "X86ISD::SELECT";
20111   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20112   case X86ISD::RCP28:              return "X86ISD::RCP28";
20113   case X86ISD::EXP2:               return "X86ISD::EXP2";
20114   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20115   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20116   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20117   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20118   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20119   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20120   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20121   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20122   case X86ISD::ADDS:               return "X86ISD::ADDS";
20123   case X86ISD::SUBS:               return "X86ISD::SUBS";
20124   case X86ISD::AVG:                return "X86ISD::AVG";
20125   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20126   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20127   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20128   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20129   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20130   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20131   }
20132   return nullptr;
20133 }
20134
20135 // isLegalAddressingMode - Return true if the addressing mode represented
20136 // by AM is legal for this target, for a load/store of the specified type.
20137 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20138                                               const AddrMode &AM, Type *Ty,
20139                                               unsigned AS) const {
20140   // X86 supports extremely general addressing modes.
20141   CodeModel::Model M = getTargetMachine().getCodeModel();
20142   Reloc::Model R = getTargetMachine().getRelocationModel();
20143
20144   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20145   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20146     return false;
20147
20148   if (AM.BaseGV) {
20149     unsigned GVFlags =
20150       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20151
20152     // If a reference to this global requires an extra load, we can't fold it.
20153     if (isGlobalStubReference(GVFlags))
20154       return false;
20155
20156     // If BaseGV requires a register for the PIC base, we cannot also have a
20157     // BaseReg specified.
20158     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20159       return false;
20160
20161     // If lower 4G is not available, then we must use rip-relative addressing.
20162     if ((M != CodeModel::Small || R != Reloc::Static) &&
20163         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20164       return false;
20165   }
20166
20167   switch (AM.Scale) {
20168   case 0:
20169   case 1:
20170   case 2:
20171   case 4:
20172   case 8:
20173     // These scales always work.
20174     break;
20175   case 3:
20176   case 5:
20177   case 9:
20178     // These scales are formed with basereg+scalereg.  Only accept if there is
20179     // no basereg yet.
20180     if (AM.HasBaseReg)
20181       return false;
20182     break;
20183   default:  // Other stuff never works.
20184     return false;
20185   }
20186
20187   return true;
20188 }
20189
20190 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20191   unsigned Bits = Ty->getScalarSizeInBits();
20192
20193   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20194   // particularly cheaper than those without.
20195   if (Bits == 8)
20196     return false;
20197
20198   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20199   // variable shifts just as cheap as scalar ones.
20200   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20201     return false;
20202
20203   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20204   // fully general vector.
20205   return true;
20206 }
20207
20208 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20209   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20210     return false;
20211   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20212   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20213   return NumBits1 > NumBits2;
20214 }
20215
20216 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20217   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20218     return false;
20219
20220   if (!isTypeLegal(EVT::getEVT(Ty1)))
20221     return false;
20222
20223   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20224
20225   // Assuming the caller doesn't have a zeroext or signext return parameter,
20226   // truncation all the way down to i1 is valid.
20227   return true;
20228 }
20229
20230 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20231   return isInt<32>(Imm);
20232 }
20233
20234 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20235   // Can also use sub to handle negated immediates.
20236   return isInt<32>(Imm);
20237 }
20238
20239 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20240   if (!VT1.isInteger() || !VT2.isInteger())
20241     return false;
20242   unsigned NumBits1 = VT1.getSizeInBits();
20243   unsigned NumBits2 = VT2.getSizeInBits();
20244   return NumBits1 > NumBits2;
20245 }
20246
20247 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20248   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20249   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20250 }
20251
20252 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20253   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20254   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20255 }
20256
20257 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20258   EVT VT1 = Val.getValueType();
20259   if (isZExtFree(VT1, VT2))
20260     return true;
20261
20262   if (Val.getOpcode() != ISD::LOAD)
20263     return false;
20264
20265   if (!VT1.isSimple() || !VT1.isInteger() ||
20266       !VT2.isSimple() || !VT2.isInteger())
20267     return false;
20268
20269   switch (VT1.getSimpleVT().SimpleTy) {
20270   default: break;
20271   case MVT::i8:
20272   case MVT::i16:
20273   case MVT::i32:
20274     // X86 has 8, 16, and 32-bit zero-extending loads.
20275     return true;
20276   }
20277
20278   return false;
20279 }
20280
20281 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20282
20283 bool
20284 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20285   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20286     return false;
20287
20288   VT = VT.getScalarType();
20289
20290   if (!VT.isSimple())
20291     return false;
20292
20293   switch (VT.getSimpleVT().SimpleTy) {
20294   case MVT::f32:
20295   case MVT::f64:
20296     return true;
20297   default:
20298     break;
20299   }
20300
20301   return false;
20302 }
20303
20304 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20305   // i16 instructions are longer (0x66 prefix) and potentially slower.
20306   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20307 }
20308
20309 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20310 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20311 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20312 /// are assumed to be legal.
20313 bool
20314 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20315                                       EVT VT) const {
20316   if (!VT.isSimple())
20317     return false;
20318
20319   // Not for i1 vectors
20320   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20321     return false;
20322
20323   // Very little shuffling can be done for 64-bit vectors right now.
20324   if (VT.getSimpleVT().getSizeInBits() == 64)
20325     return false;
20326
20327   // We only care that the types being shuffled are legal. The lowering can
20328   // handle any possible shuffle mask that results.
20329   return isTypeLegal(VT.getSimpleVT());
20330 }
20331
20332 bool
20333 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20334                                           EVT VT) const {
20335   // Just delegate to the generic legality, clear masks aren't special.
20336   return isShuffleMaskLegal(Mask, VT);
20337 }
20338
20339 //===----------------------------------------------------------------------===//
20340 //                           X86 Scheduler Hooks
20341 //===----------------------------------------------------------------------===//
20342
20343 /// Utility function to emit xbegin specifying the start of an RTM region.
20344 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20345                                      const TargetInstrInfo *TII) {
20346   DebugLoc DL = MI->getDebugLoc();
20347
20348   const BasicBlock *BB = MBB->getBasicBlock();
20349   MachineFunction::iterator I = ++MBB->getIterator();
20350
20351   // For the v = xbegin(), we generate
20352   //
20353   // thisMBB:
20354   //  xbegin sinkMBB
20355   //
20356   // mainMBB:
20357   //  eax = -1
20358   //
20359   // sinkMBB:
20360   //  v = eax
20361
20362   MachineBasicBlock *thisMBB = MBB;
20363   MachineFunction *MF = MBB->getParent();
20364   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20365   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20366   MF->insert(I, mainMBB);
20367   MF->insert(I, sinkMBB);
20368
20369   // Transfer the remainder of BB and its successor edges to sinkMBB.
20370   sinkMBB->splice(sinkMBB->begin(), MBB,
20371                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20372   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20373
20374   // thisMBB:
20375   //  xbegin sinkMBB
20376   //  # fallthrough to mainMBB
20377   //  # abortion to sinkMBB
20378   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20379   thisMBB->addSuccessor(mainMBB);
20380   thisMBB->addSuccessor(sinkMBB);
20381
20382   // mainMBB:
20383   //  EAX = -1
20384   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20385   mainMBB->addSuccessor(sinkMBB);
20386
20387   // sinkMBB:
20388   // EAX is live into the sinkMBB
20389   sinkMBB->addLiveIn(X86::EAX);
20390   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20391           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20392     .addReg(X86::EAX);
20393
20394   MI->eraseFromParent();
20395   return sinkMBB;
20396 }
20397
20398 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20399 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20400 // in the .td file.
20401 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20402                                        const TargetInstrInfo *TII) {
20403   unsigned Opc;
20404   switch (MI->getOpcode()) {
20405   default: llvm_unreachable("illegal opcode!");
20406   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20407   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20408   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20409   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20410   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20411   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20412   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20413   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20414   }
20415
20416   DebugLoc dl = MI->getDebugLoc();
20417   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20418
20419   unsigned NumArgs = MI->getNumOperands();
20420   for (unsigned i = 1; i < NumArgs; ++i) {
20421     MachineOperand &Op = MI->getOperand(i);
20422     if (!(Op.isReg() && Op.isImplicit()))
20423       MIB.addOperand(Op);
20424   }
20425   if (MI->hasOneMemOperand())
20426     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20427
20428   BuildMI(*BB, MI, dl,
20429     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20430     .addReg(X86::XMM0);
20431
20432   MI->eraseFromParent();
20433   return BB;
20434 }
20435
20436 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20437 // defs in an instruction pattern
20438 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20439                                        const TargetInstrInfo *TII) {
20440   unsigned Opc;
20441   switch (MI->getOpcode()) {
20442   default: llvm_unreachable("illegal opcode!");
20443   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20444   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20445   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20446   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20447   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20448   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20449   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20450   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20451   }
20452
20453   DebugLoc dl = MI->getDebugLoc();
20454   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20455
20456   unsigned NumArgs = MI->getNumOperands(); // remove the results
20457   for (unsigned i = 1; i < NumArgs; ++i) {
20458     MachineOperand &Op = MI->getOperand(i);
20459     if (!(Op.isReg() && Op.isImplicit()))
20460       MIB.addOperand(Op);
20461   }
20462   if (MI->hasOneMemOperand())
20463     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20464
20465   BuildMI(*BB, MI, dl,
20466     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20467     .addReg(X86::ECX);
20468
20469   MI->eraseFromParent();
20470   return BB;
20471 }
20472
20473 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20474                                       const X86Subtarget *Subtarget) {
20475   DebugLoc dl = MI->getDebugLoc();
20476   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20477   // Address into RAX/EAX, other two args into ECX, EDX.
20478   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20479   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20480   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20481   for (int i = 0; i < X86::AddrNumOperands; ++i)
20482     MIB.addOperand(MI->getOperand(i));
20483
20484   unsigned ValOps = X86::AddrNumOperands;
20485   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20486     .addReg(MI->getOperand(ValOps).getReg());
20487   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20488     .addReg(MI->getOperand(ValOps+1).getReg());
20489
20490   // The instruction doesn't actually take any operands though.
20491   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20492
20493   MI->eraseFromParent(); // The pseudo is gone now.
20494   return BB;
20495 }
20496
20497 MachineBasicBlock *
20498 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20499                                                  MachineBasicBlock *MBB) const {
20500   // Emit va_arg instruction on X86-64.
20501
20502   // Operands to this pseudo-instruction:
20503   // 0  ) Output        : destination address (reg)
20504   // 1-5) Input         : va_list address (addr, i64mem)
20505   // 6  ) ArgSize       : Size (in bytes) of vararg type
20506   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20507   // 8  ) Align         : Alignment of type
20508   // 9  ) EFLAGS (implicit-def)
20509
20510   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20511   static_assert(X86::AddrNumOperands == 5,
20512                 "VAARG_64 assumes 5 address operands");
20513
20514   unsigned DestReg = MI->getOperand(0).getReg();
20515   MachineOperand &Base = MI->getOperand(1);
20516   MachineOperand &Scale = MI->getOperand(2);
20517   MachineOperand &Index = MI->getOperand(3);
20518   MachineOperand &Disp = MI->getOperand(4);
20519   MachineOperand &Segment = MI->getOperand(5);
20520   unsigned ArgSize = MI->getOperand(6).getImm();
20521   unsigned ArgMode = MI->getOperand(7).getImm();
20522   unsigned Align = MI->getOperand(8).getImm();
20523
20524   // Memory Reference
20525   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20526   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20527   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20528
20529   // Machine Information
20530   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20531   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20532   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20533   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20534   DebugLoc DL = MI->getDebugLoc();
20535
20536   // struct va_list {
20537   //   i32   gp_offset
20538   //   i32   fp_offset
20539   //   i64   overflow_area (address)
20540   //   i64   reg_save_area (address)
20541   // }
20542   // sizeof(va_list) = 24
20543   // alignment(va_list) = 8
20544
20545   unsigned TotalNumIntRegs = 6;
20546   unsigned TotalNumXMMRegs = 8;
20547   bool UseGPOffset = (ArgMode == 1);
20548   bool UseFPOffset = (ArgMode == 2);
20549   unsigned MaxOffset = TotalNumIntRegs * 8 +
20550                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20551
20552   /* Align ArgSize to a multiple of 8 */
20553   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20554   bool NeedsAlign = (Align > 8);
20555
20556   MachineBasicBlock *thisMBB = MBB;
20557   MachineBasicBlock *overflowMBB;
20558   MachineBasicBlock *offsetMBB;
20559   MachineBasicBlock *endMBB;
20560
20561   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20562   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20563   unsigned OffsetReg = 0;
20564
20565   if (!UseGPOffset && !UseFPOffset) {
20566     // If we only pull from the overflow region, we don't create a branch.
20567     // We don't need to alter control flow.
20568     OffsetDestReg = 0; // unused
20569     OverflowDestReg = DestReg;
20570
20571     offsetMBB = nullptr;
20572     overflowMBB = thisMBB;
20573     endMBB = thisMBB;
20574   } else {
20575     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20576     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20577     // If not, pull from overflow_area. (branch to overflowMBB)
20578     //
20579     //       thisMBB
20580     //         |     .
20581     //         |        .
20582     //     offsetMBB   overflowMBB
20583     //         |        .
20584     //         |     .
20585     //        endMBB
20586
20587     // Registers for the PHI in endMBB
20588     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20589     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20590
20591     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20592     MachineFunction *MF = MBB->getParent();
20593     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20594     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20595     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20596
20597     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20598
20599     // Insert the new basic blocks
20600     MF->insert(MBBIter, offsetMBB);
20601     MF->insert(MBBIter, overflowMBB);
20602     MF->insert(MBBIter, endMBB);
20603
20604     // Transfer the remainder of MBB and its successor edges to endMBB.
20605     endMBB->splice(endMBB->begin(), thisMBB,
20606                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20607     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20608
20609     // Make offsetMBB and overflowMBB successors of thisMBB
20610     thisMBB->addSuccessor(offsetMBB);
20611     thisMBB->addSuccessor(overflowMBB);
20612
20613     // endMBB is a successor of both offsetMBB and overflowMBB
20614     offsetMBB->addSuccessor(endMBB);
20615     overflowMBB->addSuccessor(endMBB);
20616
20617     // Load the offset value into a register
20618     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20619     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20620       .addOperand(Base)
20621       .addOperand(Scale)
20622       .addOperand(Index)
20623       .addDisp(Disp, UseFPOffset ? 4 : 0)
20624       .addOperand(Segment)
20625       .setMemRefs(MMOBegin, MMOEnd);
20626
20627     // Check if there is enough room left to pull this argument.
20628     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20629       .addReg(OffsetReg)
20630       .addImm(MaxOffset + 8 - ArgSizeA8);
20631
20632     // Branch to "overflowMBB" if offset >= max
20633     // Fall through to "offsetMBB" otherwise
20634     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20635       .addMBB(overflowMBB);
20636   }
20637
20638   // In offsetMBB, emit code to use the reg_save_area.
20639   if (offsetMBB) {
20640     assert(OffsetReg != 0);
20641
20642     // Read the reg_save_area address.
20643     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20644     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20645       .addOperand(Base)
20646       .addOperand(Scale)
20647       .addOperand(Index)
20648       .addDisp(Disp, 16)
20649       .addOperand(Segment)
20650       .setMemRefs(MMOBegin, MMOEnd);
20651
20652     // Zero-extend the offset
20653     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20654       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20655         .addImm(0)
20656         .addReg(OffsetReg)
20657         .addImm(X86::sub_32bit);
20658
20659     // Add the offset to the reg_save_area to get the final address.
20660     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20661       .addReg(OffsetReg64)
20662       .addReg(RegSaveReg);
20663
20664     // Compute the offset for the next argument
20665     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20666     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20667       .addReg(OffsetReg)
20668       .addImm(UseFPOffset ? 16 : 8);
20669
20670     // Store it back into the va_list.
20671     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20672       .addOperand(Base)
20673       .addOperand(Scale)
20674       .addOperand(Index)
20675       .addDisp(Disp, UseFPOffset ? 4 : 0)
20676       .addOperand(Segment)
20677       .addReg(NextOffsetReg)
20678       .setMemRefs(MMOBegin, MMOEnd);
20679
20680     // Jump to endMBB
20681     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20682       .addMBB(endMBB);
20683   }
20684
20685   //
20686   // Emit code to use overflow area
20687   //
20688
20689   // Load the overflow_area address into a register.
20690   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20691   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20692     .addOperand(Base)
20693     .addOperand(Scale)
20694     .addOperand(Index)
20695     .addDisp(Disp, 8)
20696     .addOperand(Segment)
20697     .setMemRefs(MMOBegin, MMOEnd);
20698
20699   // If we need to align it, do so. Otherwise, just copy the address
20700   // to OverflowDestReg.
20701   if (NeedsAlign) {
20702     // Align the overflow address
20703     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20704     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20705
20706     // aligned_addr = (addr + (align-1)) & ~(align-1)
20707     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20708       .addReg(OverflowAddrReg)
20709       .addImm(Align-1);
20710
20711     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20712       .addReg(TmpReg)
20713       .addImm(~(uint64_t)(Align-1));
20714   } else {
20715     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20716       .addReg(OverflowAddrReg);
20717   }
20718
20719   // Compute the next overflow address after this argument.
20720   // (the overflow address should be kept 8-byte aligned)
20721   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20722   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20723     .addReg(OverflowDestReg)
20724     .addImm(ArgSizeA8);
20725
20726   // Store the new overflow address.
20727   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20728     .addOperand(Base)
20729     .addOperand(Scale)
20730     .addOperand(Index)
20731     .addDisp(Disp, 8)
20732     .addOperand(Segment)
20733     .addReg(NextAddrReg)
20734     .setMemRefs(MMOBegin, MMOEnd);
20735
20736   // If we branched, emit the PHI to the front of endMBB.
20737   if (offsetMBB) {
20738     BuildMI(*endMBB, endMBB->begin(), DL,
20739             TII->get(X86::PHI), DestReg)
20740       .addReg(OffsetDestReg).addMBB(offsetMBB)
20741       .addReg(OverflowDestReg).addMBB(overflowMBB);
20742   }
20743
20744   // Erase the pseudo instruction
20745   MI->eraseFromParent();
20746
20747   return endMBB;
20748 }
20749
20750 MachineBasicBlock *
20751 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20752                                                  MachineInstr *MI,
20753                                                  MachineBasicBlock *MBB) const {
20754   // Emit code to save XMM registers to the stack. The ABI says that the
20755   // number of registers to save is given in %al, so it's theoretically
20756   // possible to do an indirect jump trick to avoid saving all of them,
20757   // however this code takes a simpler approach and just executes all
20758   // of the stores if %al is non-zero. It's less code, and it's probably
20759   // easier on the hardware branch predictor, and stores aren't all that
20760   // expensive anyway.
20761
20762   // Create the new basic blocks. One block contains all the XMM stores,
20763   // and one block is the final destination regardless of whether any
20764   // stores were performed.
20765   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20766   MachineFunction *F = MBB->getParent();
20767   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20768   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20769   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20770   F->insert(MBBIter, XMMSaveMBB);
20771   F->insert(MBBIter, EndMBB);
20772
20773   // Transfer the remainder of MBB and its successor edges to EndMBB.
20774   EndMBB->splice(EndMBB->begin(), MBB,
20775                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20776   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20777
20778   // The original block will now fall through to the XMM save block.
20779   MBB->addSuccessor(XMMSaveMBB);
20780   // The XMMSaveMBB will fall through to the end block.
20781   XMMSaveMBB->addSuccessor(EndMBB);
20782
20783   // Now add the instructions.
20784   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20785   DebugLoc DL = MI->getDebugLoc();
20786
20787   unsigned CountReg = MI->getOperand(0).getReg();
20788   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20789   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20790
20791   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20792     // If %al is 0, branch around the XMM save block.
20793     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20794     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20795     MBB->addSuccessor(EndMBB);
20796   }
20797
20798   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20799   // that was just emitted, but clearly shouldn't be "saved".
20800   assert((MI->getNumOperands() <= 3 ||
20801           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20802           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20803          && "Expected last argument to be EFLAGS");
20804   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20805   // In the XMM save block, save all the XMM argument registers.
20806   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20807     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20808     MachineMemOperand *MMO = F->getMachineMemOperand(
20809         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20810         MachineMemOperand::MOStore,
20811         /*Size=*/16, /*Align=*/16);
20812     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20813       .addFrameIndex(RegSaveFrameIndex)
20814       .addImm(/*Scale=*/1)
20815       .addReg(/*IndexReg=*/0)
20816       .addImm(/*Disp=*/Offset)
20817       .addReg(/*Segment=*/0)
20818       .addReg(MI->getOperand(i).getReg())
20819       .addMemOperand(MMO);
20820   }
20821
20822   MI->eraseFromParent();   // The pseudo instruction is gone now.
20823
20824   return EndMBB;
20825 }
20826
20827 // The EFLAGS operand of SelectItr might be missing a kill marker
20828 // because there were multiple uses of EFLAGS, and ISel didn't know
20829 // which to mark. Figure out whether SelectItr should have had a
20830 // kill marker, and set it if it should. Returns the correct kill
20831 // marker value.
20832 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20833                                      MachineBasicBlock* BB,
20834                                      const TargetRegisterInfo* TRI) {
20835   // Scan forward through BB for a use/def of EFLAGS.
20836   MachineBasicBlock::iterator miI(std::next(SelectItr));
20837   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20838     const MachineInstr& mi = *miI;
20839     if (mi.readsRegister(X86::EFLAGS))
20840       return false;
20841     if (mi.definesRegister(X86::EFLAGS))
20842       break; // Should have kill-flag - update below.
20843   }
20844
20845   // If we hit the end of the block, check whether EFLAGS is live into a
20846   // successor.
20847   if (miI == BB->end()) {
20848     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20849                                           sEnd = BB->succ_end();
20850          sItr != sEnd; ++sItr) {
20851       MachineBasicBlock* succ = *sItr;
20852       if (succ->isLiveIn(X86::EFLAGS))
20853         return false;
20854     }
20855   }
20856
20857   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20858   // out. SelectMI should have a kill flag on EFLAGS.
20859   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20860   return true;
20861 }
20862
20863 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20864 // together with other CMOV pseudo-opcodes into a single basic-block with
20865 // conditional jump around it.
20866 static bool isCMOVPseudo(MachineInstr *MI) {
20867   switch (MI->getOpcode()) {
20868   case X86::CMOV_FR32:
20869   case X86::CMOV_FR64:
20870   case X86::CMOV_GR8:
20871   case X86::CMOV_GR16:
20872   case X86::CMOV_GR32:
20873   case X86::CMOV_RFP32:
20874   case X86::CMOV_RFP64:
20875   case X86::CMOV_RFP80:
20876   case X86::CMOV_V2F64:
20877   case X86::CMOV_V2I64:
20878   case X86::CMOV_V4F32:
20879   case X86::CMOV_V4F64:
20880   case X86::CMOV_V4I64:
20881   case X86::CMOV_V16F32:
20882   case X86::CMOV_V8F32:
20883   case X86::CMOV_V8F64:
20884   case X86::CMOV_V8I64:
20885   case X86::CMOV_V8I1:
20886   case X86::CMOV_V16I1:
20887   case X86::CMOV_V32I1:
20888   case X86::CMOV_V64I1:
20889     return true;
20890
20891   default:
20892     return false;
20893   }
20894 }
20895
20896 MachineBasicBlock *
20897 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20898                                      MachineBasicBlock *BB) const {
20899   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20900   DebugLoc DL = MI->getDebugLoc();
20901
20902   // To "insert" a SELECT_CC instruction, we actually have to insert the
20903   // diamond control-flow pattern.  The incoming instruction knows the
20904   // destination vreg to set, the condition code register to branch on, the
20905   // true/false values to select between, and a branch opcode to use.
20906   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20907   MachineFunction::iterator It = ++BB->getIterator();
20908
20909   //  thisMBB:
20910   //  ...
20911   //   TrueVal = ...
20912   //   cmpTY ccX, r1, r2
20913   //   bCC copy1MBB
20914   //   fallthrough --> copy0MBB
20915   MachineBasicBlock *thisMBB = BB;
20916   MachineFunction *F = BB->getParent();
20917
20918   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20919   // as described above, by inserting a BB, and then making a PHI at the join
20920   // point to select the true and false operands of the CMOV in the PHI.
20921   //
20922   // The code also handles two different cases of multiple CMOV opcodes
20923   // in a row.
20924   //
20925   // Case 1:
20926   // In this case, there are multiple CMOVs in a row, all which are based on
20927   // the same condition setting (or the exact opposite condition setting).
20928   // In this case we can lower all the CMOVs using a single inserted BB, and
20929   // then make a number of PHIs at the join point to model the CMOVs. The only
20930   // trickiness here, is that in a case like:
20931   //
20932   // t2 = CMOV cond1 t1, f1
20933   // t3 = CMOV cond1 t2, f2
20934   //
20935   // when rewriting this into PHIs, we have to perform some renaming on the
20936   // temps since you cannot have a PHI operand refer to a PHI result earlier
20937   // in the same block.  The "simple" but wrong lowering would be:
20938   //
20939   // t2 = PHI t1(BB1), f1(BB2)
20940   // t3 = PHI t2(BB1), f2(BB2)
20941   //
20942   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20943   // renaming is to note that on the path through BB1, t2 is really just a
20944   // copy of t1, and do that renaming, properly generating:
20945   //
20946   // t2 = PHI t1(BB1), f1(BB2)
20947   // t3 = PHI t1(BB1), f2(BB2)
20948   //
20949   // Case 2, we lower cascaded CMOVs such as
20950   //
20951   //   (CMOV (CMOV F, T, cc1), T, cc2)
20952   //
20953   // to two successives branches.  For that, we look for another CMOV as the
20954   // following instruction.
20955   //
20956   // Without this, we would add a PHI between the two jumps, which ends up
20957   // creating a few copies all around. For instance, for
20958   //
20959   //    (sitofp (zext (fcmp une)))
20960   //
20961   // we would generate:
20962   //
20963   //         ucomiss %xmm1, %xmm0
20964   //         movss  <1.0f>, %xmm0
20965   //         movaps  %xmm0, %xmm1
20966   //         jne     .LBB5_2
20967   //         xorps   %xmm1, %xmm1
20968   // .LBB5_2:
20969   //         jp      .LBB5_4
20970   //         movaps  %xmm1, %xmm0
20971   // .LBB5_4:
20972   //         retq
20973   //
20974   // because this custom-inserter would have generated:
20975   //
20976   //   A
20977   //   | \
20978   //   |  B
20979   //   | /
20980   //   C
20981   //   | \
20982   //   |  D
20983   //   | /
20984   //   E
20985   //
20986   // A: X = ...; Y = ...
20987   // B: empty
20988   // C: Z = PHI [X, A], [Y, B]
20989   // D: empty
20990   // E: PHI [X, C], [Z, D]
20991   //
20992   // If we lower both CMOVs in a single step, we can instead generate:
20993   //
20994   //   A
20995   //   | \
20996   //   |  C
20997   //   | /|
20998   //   |/ |
20999   //   |  |
21000   //   |  D
21001   //   | /
21002   //   E
21003   //
21004   // A: X = ...; Y = ...
21005   // D: empty
21006   // E: PHI [X, A], [X, C], [Y, D]
21007   //
21008   // Which, in our sitofp/fcmp example, gives us something like:
21009   //
21010   //         ucomiss %xmm1, %xmm0
21011   //         movss  <1.0f>, %xmm0
21012   //         jne     .LBB5_4
21013   //         jp      .LBB5_4
21014   //         xorps   %xmm0, %xmm0
21015   // .LBB5_4:
21016   //         retq
21017   //
21018   MachineInstr *CascadedCMOV = nullptr;
21019   MachineInstr *LastCMOV = MI;
21020   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21021   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21022   MachineBasicBlock::iterator NextMIIt =
21023       std::next(MachineBasicBlock::iterator(MI));
21024
21025   // Check for case 1, where there are multiple CMOVs with the same condition
21026   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21027   // number of jumps the most.
21028
21029   if (isCMOVPseudo(MI)) {
21030     // See if we have a string of CMOVS with the same condition.
21031     while (NextMIIt != BB->end() &&
21032            isCMOVPseudo(NextMIIt) &&
21033            (NextMIIt->getOperand(3).getImm() == CC ||
21034             NextMIIt->getOperand(3).getImm() == OppCC)) {
21035       LastCMOV = &*NextMIIt;
21036       ++NextMIIt;
21037     }
21038   }
21039
21040   // This checks for case 2, but only do this if we didn't already find
21041   // case 1, as indicated by LastCMOV == MI.
21042   if (LastCMOV == MI &&
21043       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21044       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21045       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21046     CascadedCMOV = &*NextMIIt;
21047   }
21048
21049   MachineBasicBlock *jcc1MBB = nullptr;
21050
21051   // If we have a cascaded CMOV, we lower it to two successive branches to
21052   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21053   if (CascadedCMOV) {
21054     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21055     F->insert(It, jcc1MBB);
21056     jcc1MBB->addLiveIn(X86::EFLAGS);
21057   }
21058
21059   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21060   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21061   F->insert(It, copy0MBB);
21062   F->insert(It, sinkMBB);
21063
21064   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21065   // live into the sink and copy blocks.
21066   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21067
21068   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21069   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21070       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21071     copy0MBB->addLiveIn(X86::EFLAGS);
21072     sinkMBB->addLiveIn(X86::EFLAGS);
21073   }
21074
21075   // Transfer the remainder of BB and its successor edges to sinkMBB.
21076   sinkMBB->splice(sinkMBB->begin(), BB,
21077                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21078   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21079
21080   // Add the true and fallthrough blocks as its successors.
21081   if (CascadedCMOV) {
21082     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21083     BB->addSuccessor(jcc1MBB);
21084
21085     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21086     // jump to the sinkMBB.
21087     jcc1MBB->addSuccessor(copy0MBB);
21088     jcc1MBB->addSuccessor(sinkMBB);
21089   } else {
21090     BB->addSuccessor(copy0MBB);
21091   }
21092
21093   // The true block target of the first (or only) branch is always sinkMBB.
21094   BB->addSuccessor(sinkMBB);
21095
21096   // Create the conditional branch instruction.
21097   unsigned Opc = X86::GetCondBranchFromCond(CC);
21098   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21099
21100   if (CascadedCMOV) {
21101     unsigned Opc2 = X86::GetCondBranchFromCond(
21102         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21103     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21104   }
21105
21106   //  copy0MBB:
21107   //   %FalseValue = ...
21108   //   # fallthrough to sinkMBB
21109   copy0MBB->addSuccessor(sinkMBB);
21110
21111   //  sinkMBB:
21112   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21113   //  ...
21114   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21115   MachineBasicBlock::iterator MIItEnd =
21116     std::next(MachineBasicBlock::iterator(LastCMOV));
21117   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21118   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21119   MachineInstrBuilder MIB;
21120
21121   // As we are creating the PHIs, we have to be careful if there is more than
21122   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21123   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21124   // That also means that PHI construction must work forward from earlier to
21125   // later, and that the code must maintain a mapping from earlier PHI's
21126   // destination registers, and the registers that went into the PHI.
21127
21128   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21129     unsigned DestReg = MIIt->getOperand(0).getReg();
21130     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21131     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21132
21133     // If this CMOV we are generating is the opposite condition from
21134     // the jump we generated, then we have to swap the operands for the
21135     // PHI that is going to be generated.
21136     if (MIIt->getOperand(3).getImm() == OppCC)
21137         std::swap(Op1Reg, Op2Reg);
21138
21139     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21140       Op1Reg = RegRewriteTable[Op1Reg].first;
21141
21142     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21143       Op2Reg = RegRewriteTable[Op2Reg].second;
21144
21145     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21146                   TII->get(X86::PHI), DestReg)
21147           .addReg(Op1Reg).addMBB(copy0MBB)
21148           .addReg(Op2Reg).addMBB(thisMBB);
21149
21150     // Add this PHI to the rewrite table.
21151     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21152   }
21153
21154   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21155   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21156   if (CascadedCMOV) {
21157     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21158     // Copy the PHI result to the register defined by the second CMOV.
21159     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21160             DL, TII->get(TargetOpcode::COPY),
21161             CascadedCMOV->getOperand(0).getReg())
21162         .addReg(MI->getOperand(0).getReg());
21163     CascadedCMOV->eraseFromParent();
21164   }
21165
21166   // Now remove the CMOV(s).
21167   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21168     (MIIt++)->eraseFromParent();
21169
21170   return sinkMBB;
21171 }
21172
21173 MachineBasicBlock *
21174 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21175                                        MachineBasicBlock *BB) const {
21176   // Combine the following atomic floating-point modification pattern:
21177   //   a.store(reg OP a.load(acquire), release)
21178   // Transform them into:
21179   //   OPss (%gpr), %xmm
21180   //   movss %xmm, (%gpr)
21181   // Or sd equivalent for 64-bit operations.
21182   unsigned MOp, FOp;
21183   switch (MI->getOpcode()) {
21184   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21185   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21186   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21187   }
21188   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21189   DebugLoc DL = MI->getDebugLoc();
21190   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21191   MachineOperand MSrc = MI->getOperand(0);
21192   unsigned VSrc = MI->getOperand(5).getReg();
21193   const MachineOperand &Disp = MI->getOperand(3);
21194   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21195   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21196   if (hasDisp && MSrc.isReg())
21197     MSrc.setIsKill(false);
21198   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21199                                 .addOperand(/*Base=*/MSrc)
21200                                 .addImm(/*Scale=*/1)
21201                                 .addReg(/*Index=*/0)
21202                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21203                                 .addReg(0);
21204   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21205                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21206                           .addReg(VSrc)
21207                           .addOperand(/*Base=*/MSrc)
21208                           .addImm(/*Scale=*/1)
21209                           .addReg(/*Index=*/0)
21210                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21211                           .addReg(/*Segment=*/0);
21212   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21213   MI->eraseFromParent(); // The pseudo instruction is gone now.
21214   return BB;
21215 }
21216
21217 MachineBasicBlock *
21218 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21219                                         MachineBasicBlock *BB) const {
21220   MachineFunction *MF = BB->getParent();
21221   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21222   DebugLoc DL = MI->getDebugLoc();
21223   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21224
21225   assert(MF->shouldSplitStack());
21226
21227   const bool Is64Bit = Subtarget->is64Bit();
21228   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21229
21230   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21231   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21232
21233   // BB:
21234   //  ... [Till the alloca]
21235   // If stacklet is not large enough, jump to mallocMBB
21236   //
21237   // bumpMBB:
21238   //  Allocate by subtracting from RSP
21239   //  Jump to continueMBB
21240   //
21241   // mallocMBB:
21242   //  Allocate by call to runtime
21243   //
21244   // continueMBB:
21245   //  ...
21246   //  [rest of original BB]
21247   //
21248
21249   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21250   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21251   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21252
21253   MachineRegisterInfo &MRI = MF->getRegInfo();
21254   const TargetRegisterClass *AddrRegClass =
21255       getRegClassFor(getPointerTy(MF->getDataLayout()));
21256
21257   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21258     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21259     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21260     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21261     sizeVReg = MI->getOperand(1).getReg(),
21262     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21263
21264   MachineFunction::iterator MBBIter = ++BB->getIterator();
21265
21266   MF->insert(MBBIter, bumpMBB);
21267   MF->insert(MBBIter, mallocMBB);
21268   MF->insert(MBBIter, continueMBB);
21269
21270   continueMBB->splice(continueMBB->begin(), BB,
21271                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21272   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21273
21274   // Add code to the main basic block to check if the stack limit has been hit,
21275   // and if so, jump to mallocMBB otherwise to bumpMBB.
21276   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21277   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21278     .addReg(tmpSPVReg).addReg(sizeVReg);
21279   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21280     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21281     .addReg(SPLimitVReg);
21282   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21283
21284   // bumpMBB simply decreases the stack pointer, since we know the current
21285   // stacklet has enough space.
21286   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21287     .addReg(SPLimitVReg);
21288   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21289     .addReg(SPLimitVReg);
21290   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21291
21292   // Calls into a routine in libgcc to allocate more space from the heap.
21293   const uint32_t *RegMask =
21294       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21295   if (IsLP64) {
21296     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21297       .addReg(sizeVReg);
21298     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21299       .addExternalSymbol("__morestack_allocate_stack_space")
21300       .addRegMask(RegMask)
21301       .addReg(X86::RDI, RegState::Implicit)
21302       .addReg(X86::RAX, RegState::ImplicitDefine);
21303   } else if (Is64Bit) {
21304     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21305       .addReg(sizeVReg);
21306     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21307       .addExternalSymbol("__morestack_allocate_stack_space")
21308       .addRegMask(RegMask)
21309       .addReg(X86::EDI, RegState::Implicit)
21310       .addReg(X86::EAX, RegState::ImplicitDefine);
21311   } else {
21312     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21313       .addImm(12);
21314     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21315     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21316       .addExternalSymbol("__morestack_allocate_stack_space")
21317       .addRegMask(RegMask)
21318       .addReg(X86::EAX, RegState::ImplicitDefine);
21319   }
21320
21321   if (!Is64Bit)
21322     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21323       .addImm(16);
21324
21325   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21326     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21327   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21328
21329   // Set up the CFG correctly.
21330   BB->addSuccessor(bumpMBB);
21331   BB->addSuccessor(mallocMBB);
21332   mallocMBB->addSuccessor(continueMBB);
21333   bumpMBB->addSuccessor(continueMBB);
21334
21335   // Take care of the PHI nodes.
21336   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21337           MI->getOperand(0).getReg())
21338     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21339     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21340
21341   // Delete the original pseudo instruction.
21342   MI->eraseFromParent();
21343
21344   // And we're done.
21345   return continueMBB;
21346 }
21347
21348 MachineBasicBlock *
21349 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21350                                         MachineBasicBlock *BB) const {
21351   DebugLoc DL = MI->getDebugLoc();
21352
21353   assert(!Subtarget->isTargetMachO());
21354
21355   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21356                                                     DL);
21357
21358   MI->eraseFromParent();   // The pseudo instruction is gone now.
21359   return BB;
21360 }
21361
21362 MachineBasicBlock *
21363 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21364                                       MachineBasicBlock *BB) const {
21365   // This is pretty easy.  We're taking the value that we received from
21366   // our load from the relocation, sticking it in either RDI (x86-64)
21367   // or EAX and doing an indirect call.  The return value will then
21368   // be in the normal return register.
21369   MachineFunction *F = BB->getParent();
21370   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21371   DebugLoc DL = MI->getDebugLoc();
21372
21373   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21374   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21375
21376   // Get a register mask for the lowered call.
21377   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21378   // proper register mask.
21379   const uint32_t *RegMask =
21380       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21381   if (Subtarget->is64Bit()) {
21382     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21383                                       TII->get(X86::MOV64rm), X86::RDI)
21384     .addReg(X86::RIP)
21385     .addImm(0).addReg(0)
21386     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21387                       MI->getOperand(3).getTargetFlags())
21388     .addReg(0);
21389     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21390     addDirectMem(MIB, X86::RDI);
21391     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21392   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21393     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21394                                       TII->get(X86::MOV32rm), X86::EAX)
21395     .addReg(0)
21396     .addImm(0).addReg(0)
21397     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21398                       MI->getOperand(3).getTargetFlags())
21399     .addReg(0);
21400     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21401     addDirectMem(MIB, X86::EAX);
21402     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21403   } else {
21404     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21405                                       TII->get(X86::MOV32rm), X86::EAX)
21406     .addReg(TII->getGlobalBaseReg(F))
21407     .addImm(0).addReg(0)
21408     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21409                       MI->getOperand(3).getTargetFlags())
21410     .addReg(0);
21411     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21412     addDirectMem(MIB, X86::EAX);
21413     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21414   }
21415
21416   MI->eraseFromParent(); // The pseudo instruction is gone now.
21417   return BB;
21418 }
21419
21420 MachineBasicBlock *
21421 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21422                                     MachineBasicBlock *MBB) const {
21423   DebugLoc DL = MI->getDebugLoc();
21424   MachineFunction *MF = MBB->getParent();
21425   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21426   MachineRegisterInfo &MRI = MF->getRegInfo();
21427
21428   const BasicBlock *BB = MBB->getBasicBlock();
21429   MachineFunction::iterator I = ++MBB->getIterator();
21430
21431   // Memory Reference
21432   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21433   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21434
21435   unsigned DstReg;
21436   unsigned MemOpndSlot = 0;
21437
21438   unsigned CurOp = 0;
21439
21440   DstReg = MI->getOperand(CurOp++).getReg();
21441   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21442   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21443   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21444   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21445
21446   MemOpndSlot = CurOp;
21447
21448   MVT PVT = getPointerTy(MF->getDataLayout());
21449   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21450          "Invalid Pointer Size!");
21451
21452   // For v = setjmp(buf), we generate
21453   //
21454   // thisMBB:
21455   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21456   //  SjLjSetup restoreMBB
21457   //
21458   // mainMBB:
21459   //  v_main = 0
21460   //
21461   // sinkMBB:
21462   //  v = phi(main, restore)
21463   //
21464   // restoreMBB:
21465   //  if base pointer being used, load it from frame
21466   //  v_restore = 1
21467
21468   MachineBasicBlock *thisMBB = MBB;
21469   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21470   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21471   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21472   MF->insert(I, mainMBB);
21473   MF->insert(I, sinkMBB);
21474   MF->push_back(restoreMBB);
21475   restoreMBB->setHasAddressTaken();
21476
21477   MachineInstrBuilder MIB;
21478
21479   // Transfer the remainder of BB and its successor edges to sinkMBB.
21480   sinkMBB->splice(sinkMBB->begin(), MBB,
21481                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21482   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21483
21484   // thisMBB:
21485   unsigned PtrStoreOpc = 0;
21486   unsigned LabelReg = 0;
21487   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21488   Reloc::Model RM = MF->getTarget().getRelocationModel();
21489   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21490                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21491
21492   // Prepare IP either in reg or imm.
21493   if (!UseImmLabel) {
21494     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21495     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21496     LabelReg = MRI.createVirtualRegister(PtrRC);
21497     if (Subtarget->is64Bit()) {
21498       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21499               .addReg(X86::RIP)
21500               .addImm(0)
21501               .addReg(0)
21502               .addMBB(restoreMBB)
21503               .addReg(0);
21504     } else {
21505       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21506       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21507               .addReg(XII->getGlobalBaseReg(MF))
21508               .addImm(0)
21509               .addReg(0)
21510               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21511               .addReg(0);
21512     }
21513   } else
21514     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21515   // Store IP
21516   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21517   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21518     if (i == X86::AddrDisp)
21519       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21520     else
21521       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21522   }
21523   if (!UseImmLabel)
21524     MIB.addReg(LabelReg);
21525   else
21526     MIB.addMBB(restoreMBB);
21527   MIB.setMemRefs(MMOBegin, MMOEnd);
21528   // Setup
21529   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21530           .addMBB(restoreMBB);
21531
21532   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21533   MIB.addRegMask(RegInfo->getNoPreservedMask());
21534   thisMBB->addSuccessor(mainMBB);
21535   thisMBB->addSuccessor(restoreMBB);
21536
21537   // mainMBB:
21538   //  EAX = 0
21539   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21540   mainMBB->addSuccessor(sinkMBB);
21541
21542   // sinkMBB:
21543   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21544           TII->get(X86::PHI), DstReg)
21545     .addReg(mainDstReg).addMBB(mainMBB)
21546     .addReg(restoreDstReg).addMBB(restoreMBB);
21547
21548   // restoreMBB:
21549   if (RegInfo->hasBasePointer(*MF)) {
21550     const bool Uses64BitFramePtr =
21551         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21552     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21553     X86FI->setRestoreBasePointer(MF);
21554     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21555     unsigned BasePtr = RegInfo->getBaseRegister();
21556     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21557     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21558                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21559       .setMIFlag(MachineInstr::FrameSetup);
21560   }
21561   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21562   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21563   restoreMBB->addSuccessor(sinkMBB);
21564
21565   MI->eraseFromParent();
21566   return sinkMBB;
21567 }
21568
21569 MachineBasicBlock *
21570 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21571                                      MachineBasicBlock *MBB) const {
21572   DebugLoc DL = MI->getDebugLoc();
21573   MachineFunction *MF = MBB->getParent();
21574   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21575   MachineRegisterInfo &MRI = MF->getRegInfo();
21576
21577   // Memory Reference
21578   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21579   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21580
21581   MVT PVT = getPointerTy(MF->getDataLayout());
21582   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21583          "Invalid Pointer Size!");
21584
21585   const TargetRegisterClass *RC =
21586     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21587   unsigned Tmp = MRI.createVirtualRegister(RC);
21588   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21589   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21590   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21591   unsigned SP = RegInfo->getStackRegister();
21592
21593   MachineInstrBuilder MIB;
21594
21595   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21596   const int64_t SPOffset = 2 * PVT.getStoreSize();
21597
21598   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21599   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21600
21601   // Reload FP
21602   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21603   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21604     MIB.addOperand(MI->getOperand(i));
21605   MIB.setMemRefs(MMOBegin, MMOEnd);
21606   // Reload IP
21607   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21608   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21609     if (i == X86::AddrDisp)
21610       MIB.addDisp(MI->getOperand(i), LabelOffset);
21611     else
21612       MIB.addOperand(MI->getOperand(i));
21613   }
21614   MIB.setMemRefs(MMOBegin, MMOEnd);
21615   // Reload SP
21616   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21617   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21618     if (i == X86::AddrDisp)
21619       MIB.addDisp(MI->getOperand(i), SPOffset);
21620     else
21621       MIB.addOperand(MI->getOperand(i));
21622   }
21623   MIB.setMemRefs(MMOBegin, MMOEnd);
21624   // Jump
21625   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21626
21627   MI->eraseFromParent();
21628   return MBB;
21629 }
21630
21631 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21632 // accumulator loops. Writing back to the accumulator allows the coalescer
21633 // to remove extra copies in the loop.
21634 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21635 MachineBasicBlock *
21636 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21637                                  MachineBasicBlock *MBB) const {
21638   MachineOperand &AddendOp = MI->getOperand(3);
21639
21640   // Bail out early if the addend isn't a register - we can't switch these.
21641   if (!AddendOp.isReg())
21642     return MBB;
21643
21644   MachineFunction &MF = *MBB->getParent();
21645   MachineRegisterInfo &MRI = MF.getRegInfo();
21646
21647   // Check whether the addend is defined by a PHI:
21648   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21649   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21650   if (!AddendDef.isPHI())
21651     return MBB;
21652
21653   // Look for the following pattern:
21654   // loop:
21655   //   %addend = phi [%entry, 0], [%loop, %result]
21656   //   ...
21657   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21658
21659   // Replace with:
21660   //   loop:
21661   //   %addend = phi [%entry, 0], [%loop, %result]
21662   //   ...
21663   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21664
21665   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21666     assert(AddendDef.getOperand(i).isReg());
21667     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21668     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21669     if (&PHISrcInst == MI) {
21670       // Found a matching instruction.
21671       unsigned NewFMAOpc = 0;
21672       switch (MI->getOpcode()) {
21673         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21674         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21675         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21676         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21677         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21678         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21679         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21680         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21681         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21682         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21683         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21684         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21685         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21686         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21687         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21688         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21689         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21690         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21691         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21692         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21693
21694         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21695         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21696         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21697         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21698         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21699         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21700         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21701         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21702         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21703         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21704         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21705         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21706         default: llvm_unreachable("Unrecognized FMA variant.");
21707       }
21708
21709       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21710       MachineInstrBuilder MIB =
21711         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21712         .addOperand(MI->getOperand(0))
21713         .addOperand(MI->getOperand(3))
21714         .addOperand(MI->getOperand(2))
21715         .addOperand(MI->getOperand(1));
21716       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21717       MI->eraseFromParent();
21718     }
21719   }
21720
21721   return MBB;
21722 }
21723
21724 MachineBasicBlock *
21725 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21726                                                MachineBasicBlock *BB) const {
21727   switch (MI->getOpcode()) {
21728   default: llvm_unreachable("Unexpected instr type to insert");
21729   case X86::TAILJMPd64:
21730   case X86::TAILJMPr64:
21731   case X86::TAILJMPm64:
21732   case X86::TAILJMPd64_REX:
21733   case X86::TAILJMPr64_REX:
21734   case X86::TAILJMPm64_REX:
21735     llvm_unreachable("TAILJMP64 would not be touched here.");
21736   case X86::TCRETURNdi64:
21737   case X86::TCRETURNri64:
21738   case X86::TCRETURNmi64:
21739     return BB;
21740   case X86::WIN_ALLOCA:
21741     return EmitLoweredWinAlloca(MI, BB);
21742   case X86::SEG_ALLOCA_32:
21743   case X86::SEG_ALLOCA_64:
21744     return EmitLoweredSegAlloca(MI, BB);
21745   case X86::TLSCall_32:
21746   case X86::TLSCall_64:
21747     return EmitLoweredTLSCall(MI, BB);
21748   case X86::CMOV_FR32:
21749   case X86::CMOV_FR64:
21750   case X86::CMOV_GR8:
21751   case X86::CMOV_GR16:
21752   case X86::CMOV_GR32:
21753   case X86::CMOV_RFP32:
21754   case X86::CMOV_RFP64:
21755   case X86::CMOV_RFP80:
21756   case X86::CMOV_V2F64:
21757   case X86::CMOV_V2I64:
21758   case X86::CMOV_V4F32:
21759   case X86::CMOV_V4F64:
21760   case X86::CMOV_V4I64:
21761   case X86::CMOV_V16F32:
21762   case X86::CMOV_V8F32:
21763   case X86::CMOV_V8F64:
21764   case X86::CMOV_V8I64:
21765   case X86::CMOV_V8I1:
21766   case X86::CMOV_V16I1:
21767   case X86::CMOV_V32I1:
21768   case X86::CMOV_V64I1:
21769     return EmitLoweredSelect(MI, BB);
21770
21771   case X86::RELEASE_FADD32mr:
21772   case X86::RELEASE_FADD64mr:
21773     return EmitLoweredAtomicFP(MI, BB);
21774
21775   case X86::FP32_TO_INT16_IN_MEM:
21776   case X86::FP32_TO_INT32_IN_MEM:
21777   case X86::FP32_TO_INT64_IN_MEM:
21778   case X86::FP64_TO_INT16_IN_MEM:
21779   case X86::FP64_TO_INT32_IN_MEM:
21780   case X86::FP64_TO_INT64_IN_MEM:
21781   case X86::FP80_TO_INT16_IN_MEM:
21782   case X86::FP80_TO_INT32_IN_MEM:
21783   case X86::FP80_TO_INT64_IN_MEM: {
21784     MachineFunction *F = BB->getParent();
21785     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21786     DebugLoc DL = MI->getDebugLoc();
21787
21788     // Change the floating point control register to use "round towards zero"
21789     // mode when truncating to an integer value.
21790     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21791     addFrameReference(BuildMI(*BB, MI, DL,
21792                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21793
21794     // Load the old value of the high byte of the control word...
21795     unsigned OldCW =
21796       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21797     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21798                       CWFrameIdx);
21799
21800     // Set the high part to be round to zero...
21801     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21802       .addImm(0xC7F);
21803
21804     // Reload the modified control word now...
21805     addFrameReference(BuildMI(*BB, MI, DL,
21806                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21807
21808     // Restore the memory image of control word to original value
21809     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21810       .addReg(OldCW);
21811
21812     // Get the X86 opcode to use.
21813     unsigned Opc;
21814     switch (MI->getOpcode()) {
21815     default: llvm_unreachable("illegal opcode!");
21816     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21817     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21818     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21819     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21820     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21821     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21822     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21823     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21824     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21825     }
21826
21827     X86AddressMode AM;
21828     MachineOperand &Op = MI->getOperand(0);
21829     if (Op.isReg()) {
21830       AM.BaseType = X86AddressMode::RegBase;
21831       AM.Base.Reg = Op.getReg();
21832     } else {
21833       AM.BaseType = X86AddressMode::FrameIndexBase;
21834       AM.Base.FrameIndex = Op.getIndex();
21835     }
21836     Op = MI->getOperand(1);
21837     if (Op.isImm())
21838       AM.Scale = Op.getImm();
21839     Op = MI->getOperand(2);
21840     if (Op.isImm())
21841       AM.IndexReg = Op.getImm();
21842     Op = MI->getOperand(3);
21843     if (Op.isGlobal()) {
21844       AM.GV = Op.getGlobal();
21845     } else {
21846       AM.Disp = Op.getImm();
21847     }
21848     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21849                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21850
21851     // Reload the original control word now.
21852     addFrameReference(BuildMI(*BB, MI, DL,
21853                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21854
21855     MI->eraseFromParent();   // The pseudo instruction is gone now.
21856     return BB;
21857   }
21858     // String/text processing lowering.
21859   case X86::PCMPISTRM128REG:
21860   case X86::VPCMPISTRM128REG:
21861   case X86::PCMPISTRM128MEM:
21862   case X86::VPCMPISTRM128MEM:
21863   case X86::PCMPESTRM128REG:
21864   case X86::VPCMPESTRM128REG:
21865   case X86::PCMPESTRM128MEM:
21866   case X86::VPCMPESTRM128MEM:
21867     assert(Subtarget->hasSSE42() &&
21868            "Target must have SSE4.2 or AVX features enabled");
21869     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21870
21871   // String/text processing lowering.
21872   case X86::PCMPISTRIREG:
21873   case X86::VPCMPISTRIREG:
21874   case X86::PCMPISTRIMEM:
21875   case X86::VPCMPISTRIMEM:
21876   case X86::PCMPESTRIREG:
21877   case X86::VPCMPESTRIREG:
21878   case X86::PCMPESTRIMEM:
21879   case X86::VPCMPESTRIMEM:
21880     assert(Subtarget->hasSSE42() &&
21881            "Target must have SSE4.2 or AVX features enabled");
21882     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21883
21884   // Thread synchronization.
21885   case X86::MONITOR:
21886     return EmitMonitor(MI, BB, Subtarget);
21887
21888   // xbegin
21889   case X86::XBEGIN:
21890     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21891
21892   case X86::VASTART_SAVE_XMM_REGS:
21893     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21894
21895   case X86::VAARG_64:
21896     return EmitVAARG64WithCustomInserter(MI, BB);
21897
21898   case X86::EH_SjLj_SetJmp32:
21899   case X86::EH_SjLj_SetJmp64:
21900     return emitEHSjLjSetJmp(MI, BB);
21901
21902   case X86::EH_SjLj_LongJmp32:
21903   case X86::EH_SjLj_LongJmp64:
21904     return emitEHSjLjLongJmp(MI, BB);
21905
21906   case TargetOpcode::STATEPOINT:
21907     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21908     // this point in the process.  We diverge later.
21909     return emitPatchPoint(MI, BB);
21910
21911   case TargetOpcode::STACKMAP:
21912   case TargetOpcode::PATCHPOINT:
21913     return emitPatchPoint(MI, BB);
21914
21915   case X86::VFMADDPDr213r:
21916   case X86::VFMADDPSr213r:
21917   case X86::VFMADDSDr213r:
21918   case X86::VFMADDSSr213r:
21919   case X86::VFMSUBPDr213r:
21920   case X86::VFMSUBPSr213r:
21921   case X86::VFMSUBSDr213r:
21922   case X86::VFMSUBSSr213r:
21923   case X86::VFNMADDPDr213r:
21924   case X86::VFNMADDPSr213r:
21925   case X86::VFNMADDSDr213r:
21926   case X86::VFNMADDSSr213r:
21927   case X86::VFNMSUBPDr213r:
21928   case X86::VFNMSUBPSr213r:
21929   case X86::VFNMSUBSDr213r:
21930   case X86::VFNMSUBSSr213r:
21931   case X86::VFMADDSUBPDr213r:
21932   case X86::VFMADDSUBPSr213r:
21933   case X86::VFMSUBADDPDr213r:
21934   case X86::VFMSUBADDPSr213r:
21935   case X86::VFMADDPDr213rY:
21936   case X86::VFMADDPSr213rY:
21937   case X86::VFMSUBPDr213rY:
21938   case X86::VFMSUBPSr213rY:
21939   case X86::VFNMADDPDr213rY:
21940   case X86::VFNMADDPSr213rY:
21941   case X86::VFNMSUBPDr213rY:
21942   case X86::VFNMSUBPSr213rY:
21943   case X86::VFMADDSUBPDr213rY:
21944   case X86::VFMADDSUBPSr213rY:
21945   case X86::VFMSUBADDPDr213rY:
21946   case X86::VFMSUBADDPSr213rY:
21947     return emitFMA3Instr(MI, BB);
21948   }
21949 }
21950
21951 //===----------------------------------------------------------------------===//
21952 //                           X86 Optimization Hooks
21953 //===----------------------------------------------------------------------===//
21954
21955 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21956                                                       APInt &KnownZero,
21957                                                       APInt &KnownOne,
21958                                                       const SelectionDAG &DAG,
21959                                                       unsigned Depth) const {
21960   unsigned BitWidth = KnownZero.getBitWidth();
21961   unsigned Opc = Op.getOpcode();
21962   assert((Opc >= ISD::BUILTIN_OP_END ||
21963           Opc == ISD::INTRINSIC_WO_CHAIN ||
21964           Opc == ISD::INTRINSIC_W_CHAIN ||
21965           Opc == ISD::INTRINSIC_VOID) &&
21966          "Should use MaskedValueIsZero if you don't know whether Op"
21967          " is a target node!");
21968
21969   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21970   switch (Opc) {
21971   default: break;
21972   case X86ISD::ADD:
21973   case X86ISD::SUB:
21974   case X86ISD::ADC:
21975   case X86ISD::SBB:
21976   case X86ISD::SMUL:
21977   case X86ISD::UMUL:
21978   case X86ISD::INC:
21979   case X86ISD::DEC:
21980   case X86ISD::OR:
21981   case X86ISD::XOR:
21982   case X86ISD::AND:
21983     // These nodes' second result is a boolean.
21984     if (Op.getResNo() == 0)
21985       break;
21986     // Fallthrough
21987   case X86ISD::SETCC:
21988     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21989     break;
21990   case ISD::INTRINSIC_WO_CHAIN: {
21991     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21992     unsigned NumLoBits = 0;
21993     switch (IntId) {
21994     default: break;
21995     case Intrinsic::x86_sse_movmsk_ps:
21996     case Intrinsic::x86_avx_movmsk_ps_256:
21997     case Intrinsic::x86_sse2_movmsk_pd:
21998     case Intrinsic::x86_avx_movmsk_pd_256:
21999     case Intrinsic::x86_mmx_pmovmskb:
22000     case Intrinsic::x86_sse2_pmovmskb_128:
22001     case Intrinsic::x86_avx2_pmovmskb: {
22002       // High bits of movmskp{s|d}, pmovmskb are known zero.
22003       switch (IntId) {
22004         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22005         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22006         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22007         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22008         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22009         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22010         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22011         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22012       }
22013       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22014       break;
22015     }
22016     }
22017     break;
22018   }
22019   }
22020 }
22021
22022 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22023   SDValue Op,
22024   const SelectionDAG &,
22025   unsigned Depth) const {
22026   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22027   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22028     return Op.getValueType().getScalarSizeInBits();
22029
22030   // Fallback case.
22031   return 1;
22032 }
22033
22034 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22035 /// node is a GlobalAddress + offset.
22036 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22037                                        const GlobalValue* &GA,
22038                                        int64_t &Offset) const {
22039   if (N->getOpcode() == X86ISD::Wrapper) {
22040     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22041       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22042       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22043       return true;
22044     }
22045   }
22046   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22047 }
22048
22049 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22050 /// same as extracting the high 128-bit part of 256-bit vector and then
22051 /// inserting the result into the low part of a new 256-bit vector
22052 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22053   EVT VT = SVOp->getValueType(0);
22054   unsigned NumElems = VT.getVectorNumElements();
22055
22056   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22057   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22058     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22059         SVOp->getMaskElt(j) >= 0)
22060       return false;
22061
22062   return true;
22063 }
22064
22065 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22066 /// same as extracting the low 128-bit part of 256-bit vector and then
22067 /// inserting the result into the high part of a new 256-bit vector
22068 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22069   EVT VT = SVOp->getValueType(0);
22070   unsigned NumElems = VT.getVectorNumElements();
22071
22072   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22073   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22074     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22075         SVOp->getMaskElt(j) >= 0)
22076       return false;
22077
22078   return true;
22079 }
22080
22081 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22082 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22083                                         TargetLowering::DAGCombinerInfo &DCI,
22084                                         const X86Subtarget* Subtarget) {
22085   SDLoc dl(N);
22086   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22087   SDValue V1 = SVOp->getOperand(0);
22088   SDValue V2 = SVOp->getOperand(1);
22089   EVT VT = SVOp->getValueType(0);
22090   unsigned NumElems = VT.getVectorNumElements();
22091
22092   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22093       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22094     //
22095     //                   0,0,0,...
22096     //                      |
22097     //    V      UNDEF    BUILD_VECTOR    UNDEF
22098     //     \      /           \           /
22099     //  CONCAT_VECTOR         CONCAT_VECTOR
22100     //         \                  /
22101     //          \                /
22102     //          RESULT: V + zero extended
22103     //
22104     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22105         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22106         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22107       return SDValue();
22108
22109     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22110       return SDValue();
22111
22112     // To match the shuffle mask, the first half of the mask should
22113     // be exactly the first vector, and all the rest a splat with the
22114     // first element of the second one.
22115     for (unsigned i = 0; i != NumElems/2; ++i)
22116       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22117           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22118         return SDValue();
22119
22120     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22121     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22122       if (Ld->hasNUsesOfValue(1, 0)) {
22123         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22124         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22125         SDValue ResNode =
22126           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22127                                   Ld->getMemoryVT(),
22128                                   Ld->getPointerInfo(),
22129                                   Ld->getAlignment(),
22130                                   false/*isVolatile*/, true/*ReadMem*/,
22131                                   false/*WriteMem*/);
22132
22133         // Make sure the newly-created LOAD is in the same position as Ld in
22134         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22135         // and update uses of Ld's output chain to use the TokenFactor.
22136         if (Ld->hasAnyUseOfValue(1)) {
22137           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22138                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22139           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22140           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22141                                  SDValue(ResNode.getNode(), 1));
22142         }
22143
22144         return DAG.getBitcast(VT, ResNode);
22145       }
22146     }
22147
22148     // Emit a zeroed vector and insert the desired subvector on its
22149     // first half.
22150     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22151     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22152     return DCI.CombineTo(N, InsV);
22153   }
22154
22155   //===--------------------------------------------------------------------===//
22156   // Combine some shuffles into subvector extracts and inserts:
22157   //
22158
22159   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22160   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22161     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22162     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22163     return DCI.CombineTo(N, InsV);
22164   }
22165
22166   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22167   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22168     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22169     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22170     return DCI.CombineTo(N, InsV);
22171   }
22172
22173   return SDValue();
22174 }
22175
22176 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22177 /// possible.
22178 ///
22179 /// This is the leaf of the recursive combinine below. When we have found some
22180 /// chain of single-use x86 shuffle instructions and accumulated the combined
22181 /// shuffle mask represented by them, this will try to pattern match that mask
22182 /// into either a single instruction if there is a special purpose instruction
22183 /// for this operation, or into a PSHUFB instruction which is a fully general
22184 /// instruction but should only be used to replace chains over a certain depth.
22185 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22186                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22187                                    TargetLowering::DAGCombinerInfo &DCI,
22188                                    const X86Subtarget *Subtarget) {
22189   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22190
22191   // Find the operand that enters the chain. Note that multiple uses are OK
22192   // here, we're not going to remove the operand we find.
22193   SDValue Input = Op.getOperand(0);
22194   while (Input.getOpcode() == ISD::BITCAST)
22195     Input = Input.getOperand(0);
22196
22197   MVT VT = Input.getSimpleValueType();
22198   MVT RootVT = Root.getSimpleValueType();
22199   SDLoc DL(Root);
22200
22201   if (Mask.size() == 1) {
22202     int Index = Mask[0];
22203     assert((Index >= 0 || Index == SM_SentinelUndef ||
22204             Index == SM_SentinelZero) &&
22205            "Invalid shuffle index found!");
22206
22207     // We may end up with an accumulated mask of size 1 as a result of
22208     // widening of shuffle operands (see function canWidenShuffleElements).
22209     // If the only shuffle index is equal to SM_SentinelZero then propagate
22210     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22211     // mask, and therefore the entire chain of shuffles can be folded away.
22212     if (Index == SM_SentinelZero)
22213       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22214     else
22215       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22216                     /*AddTo*/ true);
22217     return true;
22218   }
22219
22220   // Use the float domain if the operand type is a floating point type.
22221   bool FloatDomain = VT.isFloatingPoint();
22222
22223   // For floating point shuffles, we don't have free copies in the shuffle
22224   // instructions or the ability to load as part of the instruction, so
22225   // canonicalize their shuffles to UNPCK or MOV variants.
22226   //
22227   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22228   // vectors because it can have a load folded into it that UNPCK cannot. This
22229   // doesn't preclude something switching to the shorter encoding post-RA.
22230   //
22231   // FIXME: Should teach these routines about AVX vector widths.
22232   if (FloatDomain && VT.is128BitVector()) {
22233     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22234       bool Lo = Mask.equals({0, 0});
22235       unsigned Shuffle;
22236       MVT ShuffleVT;
22237       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22238       // is no slower than UNPCKLPD but has the option to fold the input operand
22239       // into even an unaligned memory load.
22240       if (Lo && Subtarget->hasSSE3()) {
22241         Shuffle = X86ISD::MOVDDUP;
22242         ShuffleVT = MVT::v2f64;
22243       } else {
22244         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22245         // than the UNPCK variants.
22246         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22247         ShuffleVT = MVT::v4f32;
22248       }
22249       if (Depth == 1 && Root->getOpcode() == Shuffle)
22250         return false; // Nothing to do!
22251       Op = DAG.getBitcast(ShuffleVT, Input);
22252       DCI.AddToWorklist(Op.getNode());
22253       if (Shuffle == X86ISD::MOVDDUP)
22254         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22255       else
22256         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22257       DCI.AddToWorklist(Op.getNode());
22258       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22259                     /*AddTo*/ true);
22260       return true;
22261     }
22262     if (Subtarget->hasSSE3() &&
22263         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22264       bool Lo = Mask.equals({0, 0, 2, 2});
22265       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22266       MVT ShuffleVT = MVT::v4f32;
22267       if (Depth == 1 && Root->getOpcode() == Shuffle)
22268         return false; // Nothing to do!
22269       Op = DAG.getBitcast(ShuffleVT, Input);
22270       DCI.AddToWorklist(Op.getNode());
22271       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22272       DCI.AddToWorklist(Op.getNode());
22273       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22274                     /*AddTo*/ true);
22275       return true;
22276     }
22277     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22278       bool Lo = Mask.equals({0, 0, 1, 1});
22279       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22280       MVT ShuffleVT = MVT::v4f32;
22281       if (Depth == 1 && Root->getOpcode() == Shuffle)
22282         return false; // Nothing to do!
22283       Op = DAG.getBitcast(ShuffleVT, Input);
22284       DCI.AddToWorklist(Op.getNode());
22285       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22286       DCI.AddToWorklist(Op.getNode());
22287       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22288                     /*AddTo*/ true);
22289       return true;
22290     }
22291   }
22292
22293   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22294   // variants as none of these have single-instruction variants that are
22295   // superior to the UNPCK formulation.
22296   if (!FloatDomain && VT.is128BitVector() &&
22297       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22298        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22299        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22300        Mask.equals(
22301            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22302     bool Lo = Mask[0] == 0;
22303     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22304     if (Depth == 1 && Root->getOpcode() == Shuffle)
22305       return false; // Nothing to do!
22306     MVT ShuffleVT;
22307     switch (Mask.size()) {
22308     case 8:
22309       ShuffleVT = MVT::v8i16;
22310       break;
22311     case 16:
22312       ShuffleVT = MVT::v16i8;
22313       break;
22314     default:
22315       llvm_unreachable("Impossible mask size!");
22316     };
22317     Op = DAG.getBitcast(ShuffleVT, Input);
22318     DCI.AddToWorklist(Op.getNode());
22319     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22320     DCI.AddToWorklist(Op.getNode());
22321     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22322                   /*AddTo*/ true);
22323     return true;
22324   }
22325
22326   // Don't try to re-form single instruction chains under any circumstances now
22327   // that we've done encoding canonicalization for them.
22328   if (Depth < 2)
22329     return false;
22330
22331   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22332   // can replace them with a single PSHUFB instruction profitably. Intel's
22333   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22334   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22335   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22336     SmallVector<SDValue, 16> PSHUFBMask;
22337     int NumBytes = VT.getSizeInBits() / 8;
22338     int Ratio = NumBytes / Mask.size();
22339     for (int i = 0; i < NumBytes; ++i) {
22340       if (Mask[i / Ratio] == SM_SentinelUndef) {
22341         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22342         continue;
22343       }
22344       int M = Mask[i / Ratio] != SM_SentinelZero
22345                   ? Ratio * Mask[i / Ratio] + i % Ratio
22346                   : 255;
22347       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22348     }
22349     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22350     Op = DAG.getBitcast(ByteVT, Input);
22351     DCI.AddToWorklist(Op.getNode());
22352     SDValue PSHUFBMaskOp =
22353         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22354     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22355     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22356     DCI.AddToWorklist(Op.getNode());
22357     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22358                   /*AddTo*/ true);
22359     return true;
22360   }
22361
22362   // Failed to find any combines.
22363   return false;
22364 }
22365
22366 /// \brief Fully generic combining of x86 shuffle instructions.
22367 ///
22368 /// This should be the last combine run over the x86 shuffle instructions. Once
22369 /// they have been fully optimized, this will recursively consider all chains
22370 /// of single-use shuffle instructions, build a generic model of the cumulative
22371 /// shuffle operation, and check for simpler instructions which implement this
22372 /// operation. We use this primarily for two purposes:
22373 ///
22374 /// 1) Collapse generic shuffles to specialized single instructions when
22375 ///    equivalent. In most cases, this is just an encoding size win, but
22376 ///    sometimes we will collapse multiple generic shuffles into a single
22377 ///    special-purpose shuffle.
22378 /// 2) Look for sequences of shuffle instructions with 3 or more total
22379 ///    instructions, and replace them with the slightly more expensive SSSE3
22380 ///    PSHUFB instruction if available. We do this as the last combining step
22381 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22382 ///    a suitable short sequence of other instructions. The PHUFB will either
22383 ///    use a register or have to read from memory and so is slightly (but only
22384 ///    slightly) more expensive than the other shuffle instructions.
22385 ///
22386 /// Because this is inherently a quadratic operation (for each shuffle in
22387 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22388 /// This should never be an issue in practice as the shuffle lowering doesn't
22389 /// produce sequences of more than 8 instructions.
22390 ///
22391 /// FIXME: We will currently miss some cases where the redundant shuffling
22392 /// would simplify under the threshold for PSHUFB formation because of
22393 /// combine-ordering. To fix this, we should do the redundant instruction
22394 /// combining in this recursive walk.
22395 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22396                                           ArrayRef<int> RootMask,
22397                                           int Depth, bool HasPSHUFB,
22398                                           SelectionDAG &DAG,
22399                                           TargetLowering::DAGCombinerInfo &DCI,
22400                                           const X86Subtarget *Subtarget) {
22401   // Bound the depth of our recursive combine because this is ultimately
22402   // quadratic in nature.
22403   if (Depth > 8)
22404     return false;
22405
22406   // Directly rip through bitcasts to find the underlying operand.
22407   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22408     Op = Op.getOperand(0);
22409
22410   MVT VT = Op.getSimpleValueType();
22411   if (!VT.isVector())
22412     return false; // Bail if we hit a non-vector.
22413
22414   assert(Root.getSimpleValueType().isVector() &&
22415          "Shuffles operate on vector types!");
22416   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22417          "Can only combine shuffles of the same vector register size.");
22418
22419   if (!isTargetShuffle(Op.getOpcode()))
22420     return false;
22421   SmallVector<int, 16> OpMask;
22422   bool IsUnary;
22423   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22424   // We only can combine unary shuffles which we can decode the mask for.
22425   if (!HaveMask || !IsUnary)
22426     return false;
22427
22428   assert(VT.getVectorNumElements() == OpMask.size() &&
22429          "Different mask size from vector size!");
22430   assert(((RootMask.size() > OpMask.size() &&
22431            RootMask.size() % OpMask.size() == 0) ||
22432           (OpMask.size() > RootMask.size() &&
22433            OpMask.size() % RootMask.size() == 0) ||
22434           OpMask.size() == RootMask.size()) &&
22435          "The smaller number of elements must divide the larger.");
22436   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22437   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22438   assert(((RootRatio == 1 && OpRatio == 1) ||
22439           (RootRatio == 1) != (OpRatio == 1)) &&
22440          "Must not have a ratio for both incoming and op masks!");
22441
22442   SmallVector<int, 16> Mask;
22443   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22444
22445   // Merge this shuffle operation's mask into our accumulated mask. Note that
22446   // this shuffle's mask will be the first applied to the input, followed by the
22447   // root mask to get us all the way to the root value arrangement. The reason
22448   // for this order is that we are recursing up the operation chain.
22449   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22450     int RootIdx = i / RootRatio;
22451     if (RootMask[RootIdx] < 0) {
22452       // This is a zero or undef lane, we're done.
22453       Mask.push_back(RootMask[RootIdx]);
22454       continue;
22455     }
22456
22457     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22458     int OpIdx = RootMaskedIdx / OpRatio;
22459     if (OpMask[OpIdx] < 0) {
22460       // The incoming lanes are zero or undef, it doesn't matter which ones we
22461       // are using.
22462       Mask.push_back(OpMask[OpIdx]);
22463       continue;
22464     }
22465
22466     // Ok, we have non-zero lanes, map them through.
22467     Mask.push_back(OpMask[OpIdx] * OpRatio +
22468                    RootMaskedIdx % OpRatio);
22469   }
22470
22471   // See if we can recurse into the operand to combine more things.
22472   switch (Op.getOpcode()) {
22473   case X86ISD::PSHUFB:
22474     HasPSHUFB = true;
22475   case X86ISD::PSHUFD:
22476   case X86ISD::PSHUFHW:
22477   case X86ISD::PSHUFLW:
22478     if (Op.getOperand(0).hasOneUse() &&
22479         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22480                                       HasPSHUFB, DAG, DCI, Subtarget))
22481       return true;
22482     break;
22483
22484   case X86ISD::UNPCKL:
22485   case X86ISD::UNPCKH:
22486     assert(Op.getOperand(0) == Op.getOperand(1) &&
22487            "We only combine unary shuffles!");
22488     // We can't check for single use, we have to check that this shuffle is the
22489     // only user.
22490     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22491         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22492                                       HasPSHUFB, DAG, DCI, Subtarget))
22493       return true;
22494     break;
22495   }
22496
22497   // Minor canonicalization of the accumulated shuffle mask to make it easier
22498   // to match below. All this does is detect masks with squential pairs of
22499   // elements, and shrink them to the half-width mask. It does this in a loop
22500   // so it will reduce the size of the mask to the minimal width mask which
22501   // performs an equivalent shuffle.
22502   SmallVector<int, 16> WidenedMask;
22503   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22504     Mask = std::move(WidenedMask);
22505     WidenedMask.clear();
22506   }
22507
22508   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22509                                 Subtarget);
22510 }
22511
22512 /// \brief Get the PSHUF-style mask from PSHUF node.
22513 ///
22514 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22515 /// PSHUF-style masks that can be reused with such instructions.
22516 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22517   MVT VT = N.getSimpleValueType();
22518   SmallVector<int, 4> Mask;
22519   bool IsUnary;
22520   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22521   (void)HaveMask;
22522   assert(HaveMask);
22523
22524   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22525   // matter. Check that the upper masks are repeats and remove them.
22526   if (VT.getSizeInBits() > 128) {
22527     int LaneElts = 128 / VT.getScalarSizeInBits();
22528 #ifndef NDEBUG
22529     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22530       for (int j = 0; j < LaneElts; ++j)
22531         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22532                "Mask doesn't repeat in high 128-bit lanes!");
22533 #endif
22534     Mask.resize(LaneElts);
22535   }
22536
22537   switch (N.getOpcode()) {
22538   case X86ISD::PSHUFD:
22539     return Mask;
22540   case X86ISD::PSHUFLW:
22541     Mask.resize(4);
22542     return Mask;
22543   case X86ISD::PSHUFHW:
22544     Mask.erase(Mask.begin(), Mask.begin() + 4);
22545     for (int &M : Mask)
22546       M -= 4;
22547     return Mask;
22548   default:
22549     llvm_unreachable("No valid shuffle instruction found!");
22550   }
22551 }
22552
22553 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22554 ///
22555 /// We walk up the chain and look for a combinable shuffle, skipping over
22556 /// shuffles that we could hoist this shuffle's transformation past without
22557 /// altering anything.
22558 static SDValue
22559 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22560                              SelectionDAG &DAG,
22561                              TargetLowering::DAGCombinerInfo &DCI) {
22562   assert(N.getOpcode() == X86ISD::PSHUFD &&
22563          "Called with something other than an x86 128-bit half shuffle!");
22564   SDLoc DL(N);
22565
22566   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22567   // of the shuffles in the chain so that we can form a fresh chain to replace
22568   // this one.
22569   SmallVector<SDValue, 8> Chain;
22570   SDValue V = N.getOperand(0);
22571   for (; V.hasOneUse(); V = V.getOperand(0)) {
22572     switch (V.getOpcode()) {
22573     default:
22574       return SDValue(); // Nothing combined!
22575
22576     case ISD::BITCAST:
22577       // Skip bitcasts as we always know the type for the target specific
22578       // instructions.
22579       continue;
22580
22581     case X86ISD::PSHUFD:
22582       // Found another dword shuffle.
22583       break;
22584
22585     case X86ISD::PSHUFLW:
22586       // Check that the low words (being shuffled) are the identity in the
22587       // dword shuffle, and the high words are self-contained.
22588       if (Mask[0] != 0 || Mask[1] != 1 ||
22589           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22590         return SDValue();
22591
22592       Chain.push_back(V);
22593       continue;
22594
22595     case X86ISD::PSHUFHW:
22596       // Check that the high words (being shuffled) are the identity in the
22597       // dword shuffle, and the low words are self-contained.
22598       if (Mask[2] != 2 || Mask[3] != 3 ||
22599           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22600         return SDValue();
22601
22602       Chain.push_back(V);
22603       continue;
22604
22605     case X86ISD::UNPCKL:
22606     case X86ISD::UNPCKH:
22607       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22608       // shuffle into a preceding word shuffle.
22609       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22610           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22611         return SDValue();
22612
22613       // Search for a half-shuffle which we can combine with.
22614       unsigned CombineOp =
22615           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22616       if (V.getOperand(0) != V.getOperand(1) ||
22617           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22618         return SDValue();
22619       Chain.push_back(V);
22620       V = V.getOperand(0);
22621       do {
22622         switch (V.getOpcode()) {
22623         default:
22624           return SDValue(); // Nothing to combine.
22625
22626         case X86ISD::PSHUFLW:
22627         case X86ISD::PSHUFHW:
22628           if (V.getOpcode() == CombineOp)
22629             break;
22630
22631           Chain.push_back(V);
22632
22633           // Fallthrough!
22634         case ISD::BITCAST:
22635           V = V.getOperand(0);
22636           continue;
22637         }
22638         break;
22639       } while (V.hasOneUse());
22640       break;
22641     }
22642     // Break out of the loop if we break out of the switch.
22643     break;
22644   }
22645
22646   if (!V.hasOneUse())
22647     // We fell out of the loop without finding a viable combining instruction.
22648     return SDValue();
22649
22650   // Merge this node's mask and our incoming mask.
22651   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22652   for (int &M : Mask)
22653     M = VMask[M];
22654   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22655                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22656
22657   // Rebuild the chain around this new shuffle.
22658   while (!Chain.empty()) {
22659     SDValue W = Chain.pop_back_val();
22660
22661     if (V.getValueType() != W.getOperand(0).getValueType())
22662       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22663
22664     switch (W.getOpcode()) {
22665     default:
22666       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22667
22668     case X86ISD::UNPCKL:
22669     case X86ISD::UNPCKH:
22670       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22671       break;
22672
22673     case X86ISD::PSHUFD:
22674     case X86ISD::PSHUFLW:
22675     case X86ISD::PSHUFHW:
22676       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22677       break;
22678     }
22679   }
22680   if (V.getValueType() != N.getValueType())
22681     V = DAG.getBitcast(N.getValueType(), V);
22682
22683   // Return the new chain to replace N.
22684   return V;
22685 }
22686
22687 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22688 /// pshufhw.
22689 ///
22690 /// We walk up the chain, skipping shuffles of the other half and looking
22691 /// through shuffles which switch halves trying to find a shuffle of the same
22692 /// pair of dwords.
22693 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22694                                         SelectionDAG &DAG,
22695                                         TargetLowering::DAGCombinerInfo &DCI) {
22696   assert(
22697       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22698       "Called with something other than an x86 128-bit half shuffle!");
22699   SDLoc DL(N);
22700   unsigned CombineOpcode = N.getOpcode();
22701
22702   // Walk up a single-use chain looking for a combinable shuffle.
22703   SDValue V = N.getOperand(0);
22704   for (; V.hasOneUse(); V = V.getOperand(0)) {
22705     switch (V.getOpcode()) {
22706     default:
22707       return false; // Nothing combined!
22708
22709     case ISD::BITCAST:
22710       // Skip bitcasts as we always know the type for the target specific
22711       // instructions.
22712       continue;
22713
22714     case X86ISD::PSHUFLW:
22715     case X86ISD::PSHUFHW:
22716       if (V.getOpcode() == CombineOpcode)
22717         break;
22718
22719       // Other-half shuffles are no-ops.
22720       continue;
22721     }
22722     // Break out of the loop if we break out of the switch.
22723     break;
22724   }
22725
22726   if (!V.hasOneUse())
22727     // We fell out of the loop without finding a viable combining instruction.
22728     return false;
22729
22730   // Combine away the bottom node as its shuffle will be accumulated into
22731   // a preceding shuffle.
22732   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22733
22734   // Record the old value.
22735   SDValue Old = V;
22736
22737   // Merge this node's mask and our incoming mask (adjusted to account for all
22738   // the pshufd instructions encountered).
22739   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22740   for (int &M : Mask)
22741     M = VMask[M];
22742   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22743                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22744
22745   // Check that the shuffles didn't cancel each other out. If not, we need to
22746   // combine to the new one.
22747   if (Old != V)
22748     // Replace the combinable shuffle with the combined one, updating all users
22749     // so that we re-evaluate the chain here.
22750     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22751
22752   return true;
22753 }
22754
22755 /// \brief Try to combine x86 target specific shuffles.
22756 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22757                                            TargetLowering::DAGCombinerInfo &DCI,
22758                                            const X86Subtarget *Subtarget) {
22759   SDLoc DL(N);
22760   MVT VT = N.getSimpleValueType();
22761   SmallVector<int, 4> Mask;
22762
22763   switch (N.getOpcode()) {
22764   case X86ISD::PSHUFD:
22765   case X86ISD::PSHUFLW:
22766   case X86ISD::PSHUFHW:
22767     Mask = getPSHUFShuffleMask(N);
22768     assert(Mask.size() == 4);
22769     break;
22770   default:
22771     return SDValue();
22772   }
22773
22774   // Nuke no-op shuffles that show up after combining.
22775   if (isNoopShuffleMask(Mask))
22776     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22777
22778   // Look for simplifications involving one or two shuffle instructions.
22779   SDValue V = N.getOperand(0);
22780   switch (N.getOpcode()) {
22781   default:
22782     break;
22783   case X86ISD::PSHUFLW:
22784   case X86ISD::PSHUFHW:
22785     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
22786
22787     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22788       return SDValue(); // We combined away this shuffle, so we're done.
22789
22790     // See if this reduces to a PSHUFD which is no more expensive and can
22791     // combine with more operations. Note that it has to at least flip the
22792     // dwords as otherwise it would have been removed as a no-op.
22793     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22794       int DMask[] = {0, 1, 2, 3};
22795       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22796       DMask[DOffset + 0] = DOffset + 1;
22797       DMask[DOffset + 1] = DOffset + 0;
22798       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22799       V = DAG.getBitcast(DVT, V);
22800       DCI.AddToWorklist(V.getNode());
22801       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22802                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22803       DCI.AddToWorklist(V.getNode());
22804       return DAG.getBitcast(VT, V);
22805     }
22806
22807     // Look for shuffle patterns which can be implemented as a single unpack.
22808     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22809     // only works when we have a PSHUFD followed by two half-shuffles.
22810     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22811         (V.getOpcode() == X86ISD::PSHUFLW ||
22812          V.getOpcode() == X86ISD::PSHUFHW) &&
22813         V.getOpcode() != N.getOpcode() &&
22814         V.hasOneUse()) {
22815       SDValue D = V.getOperand(0);
22816       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22817         D = D.getOperand(0);
22818       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22819         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22820         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22821         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22822         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22823         int WordMask[8];
22824         for (int i = 0; i < 4; ++i) {
22825           WordMask[i + NOffset] = Mask[i] + NOffset;
22826           WordMask[i + VOffset] = VMask[i] + VOffset;
22827         }
22828         // Map the word mask through the DWord mask.
22829         int MappedMask[8];
22830         for (int i = 0; i < 8; ++i)
22831           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22832         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22833             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22834           // We can replace all three shuffles with an unpack.
22835           V = DAG.getBitcast(VT, D.getOperand(0));
22836           DCI.AddToWorklist(V.getNode());
22837           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22838                                                 : X86ISD::UNPCKH,
22839                              DL, VT, V, V);
22840         }
22841       }
22842     }
22843
22844     break;
22845
22846   case X86ISD::PSHUFD:
22847     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22848       return NewN;
22849
22850     break;
22851   }
22852
22853   return SDValue();
22854 }
22855
22856 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22857 ///
22858 /// We combine this directly on the abstract vector shuffle nodes so it is
22859 /// easier to generically match. We also insert dummy vector shuffle nodes for
22860 /// the operands which explicitly discard the lanes which are unused by this
22861 /// operation to try to flow through the rest of the combiner the fact that
22862 /// they're unused.
22863 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22864   SDLoc DL(N);
22865   EVT VT = N->getValueType(0);
22866
22867   // We only handle target-independent shuffles.
22868   // FIXME: It would be easy and harmless to use the target shuffle mask
22869   // extraction tool to support more.
22870   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22871     return SDValue();
22872
22873   auto *SVN = cast<ShuffleVectorSDNode>(N);
22874   ArrayRef<int> Mask = SVN->getMask();
22875   SDValue V1 = N->getOperand(0);
22876   SDValue V2 = N->getOperand(1);
22877
22878   // We require the first shuffle operand to be the SUB node, and the second to
22879   // be the ADD node.
22880   // FIXME: We should support the commuted patterns.
22881   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22882     return SDValue();
22883
22884   // If there are other uses of these operations we can't fold them.
22885   if (!V1->hasOneUse() || !V2->hasOneUse())
22886     return SDValue();
22887
22888   // Ensure that both operations have the same operands. Note that we can
22889   // commute the FADD operands.
22890   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22891   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22892       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22893     return SDValue();
22894
22895   // We're looking for blends between FADD and FSUB nodes. We insist on these
22896   // nodes being lined up in a specific expected pattern.
22897   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22898         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22899         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22900     return SDValue();
22901
22902   // Only specific types are legal at this point, assert so we notice if and
22903   // when these change.
22904   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22905           VT == MVT::v4f64) &&
22906          "Unknown vector type encountered!");
22907
22908   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22909 }
22910
22911 /// PerformShuffleCombine - Performs several different shuffle combines.
22912 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22913                                      TargetLowering::DAGCombinerInfo &DCI,
22914                                      const X86Subtarget *Subtarget) {
22915   SDLoc dl(N);
22916   SDValue N0 = N->getOperand(0);
22917   SDValue N1 = N->getOperand(1);
22918   EVT VT = N->getValueType(0);
22919
22920   // Don't create instructions with illegal types after legalize types has run.
22921   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22922   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22923     return SDValue();
22924
22925   // If we have legalized the vector types, look for blends of FADD and FSUB
22926   // nodes that we can fuse into an ADDSUB node.
22927   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22928     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22929       return AddSub;
22930
22931   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22932   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22933       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22934     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22935
22936   // During Type Legalization, when promoting illegal vector types,
22937   // the backend might introduce new shuffle dag nodes and bitcasts.
22938   //
22939   // This code performs the following transformation:
22940   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22941   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22942   //
22943   // We do this only if both the bitcast and the BINOP dag nodes have
22944   // one use. Also, perform this transformation only if the new binary
22945   // operation is legal. This is to avoid introducing dag nodes that
22946   // potentially need to be further expanded (or custom lowered) into a
22947   // less optimal sequence of dag nodes.
22948   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22949       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22950       N0.getOpcode() == ISD::BITCAST) {
22951     SDValue BC0 = N0.getOperand(0);
22952     EVT SVT = BC0.getValueType();
22953     unsigned Opcode = BC0.getOpcode();
22954     unsigned NumElts = VT.getVectorNumElements();
22955
22956     if (BC0.hasOneUse() && SVT.isVector() &&
22957         SVT.getVectorNumElements() * 2 == NumElts &&
22958         TLI.isOperationLegal(Opcode, VT)) {
22959       bool CanFold = false;
22960       switch (Opcode) {
22961       default : break;
22962       case ISD::ADD :
22963       case ISD::FADD :
22964       case ISD::SUB :
22965       case ISD::FSUB :
22966       case ISD::MUL :
22967       case ISD::FMUL :
22968         CanFold = true;
22969       }
22970
22971       unsigned SVTNumElts = SVT.getVectorNumElements();
22972       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22973       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22974         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22975       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22976         CanFold = SVOp->getMaskElt(i) < 0;
22977
22978       if (CanFold) {
22979         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22980         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22981         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22982         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22983       }
22984     }
22985   }
22986
22987   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22988   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22989   // consecutive, non-overlapping, and in the right order.
22990   SmallVector<SDValue, 16> Elts;
22991   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22992     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22993
22994   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22995     return LD;
22996
22997   if (isTargetShuffle(N->getOpcode())) {
22998     SDValue Shuffle =
22999         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23000     if (Shuffle.getNode())
23001       return Shuffle;
23002
23003     // Try recursively combining arbitrary sequences of x86 shuffle
23004     // instructions into higher-order shuffles. We do this after combining
23005     // specific PSHUF instruction sequences into their minimal form so that we
23006     // can evaluate how many specialized shuffle instructions are involved in
23007     // a particular chain.
23008     SmallVector<int, 1> NonceMask; // Just a placeholder.
23009     NonceMask.push_back(0);
23010     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23011                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23012                                       DCI, Subtarget))
23013       return SDValue(); // This routine will use CombineTo to replace N.
23014   }
23015
23016   return SDValue();
23017 }
23018
23019 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23020 /// specific shuffle of a load can be folded into a single element load.
23021 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23022 /// shuffles have been custom lowered so we need to handle those here.
23023 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23024                                          TargetLowering::DAGCombinerInfo &DCI) {
23025   if (DCI.isBeforeLegalizeOps())
23026     return SDValue();
23027
23028   SDValue InVec = N->getOperand(0);
23029   SDValue EltNo = N->getOperand(1);
23030
23031   if (!isa<ConstantSDNode>(EltNo))
23032     return SDValue();
23033
23034   EVT OriginalVT = InVec.getValueType();
23035
23036   if (InVec.getOpcode() == ISD::BITCAST) {
23037     // Don't duplicate a load with other uses.
23038     if (!InVec.hasOneUse())
23039       return SDValue();
23040     EVT BCVT = InVec.getOperand(0).getValueType();
23041     if (!BCVT.isVector() ||
23042         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23043       return SDValue();
23044     InVec = InVec.getOperand(0);
23045   }
23046
23047   EVT CurrentVT = InVec.getValueType();
23048
23049   if (!isTargetShuffle(InVec.getOpcode()))
23050     return SDValue();
23051
23052   // Don't duplicate a load with other uses.
23053   if (!InVec.hasOneUse())
23054     return SDValue();
23055
23056   SmallVector<int, 16> ShuffleMask;
23057   bool UnaryShuffle;
23058   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23059                             ShuffleMask, UnaryShuffle))
23060     return SDValue();
23061
23062   // Select the input vector, guarding against out of range extract vector.
23063   unsigned NumElems = CurrentVT.getVectorNumElements();
23064   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23065   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23066   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23067                                          : InVec.getOperand(1);
23068
23069   // If inputs to shuffle are the same for both ops, then allow 2 uses
23070   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23071                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23072
23073   if (LdNode.getOpcode() == ISD::BITCAST) {
23074     // Don't duplicate a load with other uses.
23075     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23076       return SDValue();
23077
23078     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23079     LdNode = LdNode.getOperand(0);
23080   }
23081
23082   if (!ISD::isNormalLoad(LdNode.getNode()))
23083     return SDValue();
23084
23085   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23086
23087   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23088     return SDValue();
23089
23090   EVT EltVT = N->getValueType(0);
23091   // If there's a bitcast before the shuffle, check if the load type and
23092   // alignment is valid.
23093   unsigned Align = LN0->getAlignment();
23094   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23095   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23096       EltVT.getTypeForEVT(*DAG.getContext()));
23097
23098   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23099     return SDValue();
23100
23101   // All checks match so transform back to vector_shuffle so that DAG combiner
23102   // can finish the job
23103   SDLoc dl(N);
23104
23105   // Create shuffle node taking into account the case that its a unary shuffle
23106   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23107                                    : InVec.getOperand(1);
23108   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23109                                  InVec.getOperand(0), Shuffle,
23110                                  &ShuffleMask[0]);
23111   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23112   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23113                      EltNo);
23114 }
23115
23116 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23117                                      const X86Subtarget *Subtarget) {
23118   SDValue N0 = N->getOperand(0);
23119   EVT VT = N->getValueType(0);
23120
23121   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23122   // special and don't usually play with other vector types, it's better to
23123   // handle them early to be sure we emit efficient code by avoiding
23124   // store-load conversions.
23125   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23126       N0.getValueType() == MVT::v2i32 &&
23127       isa<ConstantSDNode>(N0.getOperand(1))) {
23128     SDValue N00 = N0->getOperand(0);
23129     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23130       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23131   }
23132
23133   // Convert a bitcasted integer logic operation that has one bitcasted
23134   // floating-point operand and one constant operand into a floating-point
23135   // logic operation. This may create a load of the constant, but that is
23136   // cheaper than materializing the constant in an integer register and
23137   // transferring it to an SSE register or transferring the SSE operand to
23138   // integer register and back.
23139   unsigned FPOpcode;
23140   switch (N0.getOpcode()) {
23141     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23142     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23143     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23144     default: return SDValue();
23145   }
23146   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23147        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23148       isa<ConstantSDNode>(N0.getOperand(1)) &&
23149       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23150       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23151     SDValue N000 = N0.getOperand(0).getOperand(0);
23152     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23153     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23154   }
23155
23156   return SDValue();
23157 }
23158
23159 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23160 /// generation and convert it from being a bunch of shuffles and extracts
23161 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23162 /// storing the value and loading scalars back, while for x64 we should
23163 /// use 64-bit extracts and shifts.
23164 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23165                                          TargetLowering::DAGCombinerInfo &DCI) {
23166   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23167     return NewOp;
23168
23169   SDValue InputVector = N->getOperand(0);
23170   SDLoc dl(InputVector);
23171   // Detect mmx to i32 conversion through a v2i32 elt extract.
23172   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23173       N->getValueType(0) == MVT::i32 &&
23174       InputVector.getValueType() == MVT::v2i32) {
23175
23176     // The bitcast source is a direct mmx result.
23177     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23178     if (MMXSrc.getValueType() == MVT::x86mmx)
23179       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23180                          N->getValueType(0),
23181                          InputVector.getNode()->getOperand(0));
23182
23183     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23184     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23185         MMXSrc.getValueType() == MVT::i64) {
23186       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23187       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23188           MMXSrcOp.getValueType() == MVT::v1i64 &&
23189           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23190         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23191                            N->getValueType(0), MMXSrcOp.getOperand(0));
23192     }
23193   }
23194
23195   EVT VT = N->getValueType(0);
23196
23197   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23198       InputVector.getOpcode() == ISD::BITCAST &&
23199       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23200     uint64_t ExtractedElt =
23201         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23202     uint64_t InputValue =
23203         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23204     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23205     return DAG.getConstant(Res, dl, MVT::i1);
23206   }
23207   // Only operate on vectors of 4 elements, where the alternative shuffling
23208   // gets to be more expensive.
23209   if (InputVector.getValueType() != MVT::v4i32)
23210     return SDValue();
23211
23212   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23213   // single use which is a sign-extend or zero-extend, and all elements are
23214   // used.
23215   SmallVector<SDNode *, 4> Uses;
23216   unsigned ExtractedElements = 0;
23217   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23218        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23219     if (UI.getUse().getResNo() != InputVector.getResNo())
23220       return SDValue();
23221
23222     SDNode *Extract = *UI;
23223     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23224       return SDValue();
23225
23226     if (Extract->getValueType(0) != MVT::i32)
23227       return SDValue();
23228     if (!Extract->hasOneUse())
23229       return SDValue();
23230     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23231         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23232       return SDValue();
23233     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23234       return SDValue();
23235
23236     // Record which element was extracted.
23237     ExtractedElements |=
23238       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23239
23240     Uses.push_back(Extract);
23241   }
23242
23243   // If not all the elements were used, this may not be worthwhile.
23244   if (ExtractedElements != 15)
23245     return SDValue();
23246
23247   // Ok, we've now decided to do the transformation.
23248   // If 64-bit shifts are legal, use the extract-shift sequence,
23249   // otherwise bounce the vector off the cache.
23250   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23251   SDValue Vals[4];
23252
23253   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23254     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23255     auto &DL = DAG.getDataLayout();
23256     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23257     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23258       DAG.getConstant(0, dl, VecIdxTy));
23259     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23260       DAG.getConstant(1, dl, VecIdxTy));
23261
23262     SDValue ShAmt = DAG.getConstant(
23263         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23264     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23265     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23266       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23267     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23268     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23269       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23270   } else {
23271     // Store the value to a temporary stack slot.
23272     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23273     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23274       MachinePointerInfo(), false, false, 0);
23275
23276     EVT ElementType = InputVector.getValueType().getVectorElementType();
23277     unsigned EltSize = ElementType.getSizeInBits() / 8;
23278
23279     // Replace each use (extract) with a load of the appropriate element.
23280     for (unsigned i = 0; i < 4; ++i) {
23281       uint64_t Offset = EltSize * i;
23282       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23283       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23284
23285       SDValue ScalarAddr =
23286           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23287
23288       // Load the scalar.
23289       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23290                             ScalarAddr, MachinePointerInfo(),
23291                             false, false, false, 0);
23292
23293     }
23294   }
23295
23296   // Replace the extracts
23297   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23298     UE = Uses.end(); UI != UE; ++UI) {
23299     SDNode *Extract = *UI;
23300
23301     SDValue Idx = Extract->getOperand(1);
23302     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23303     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23304   }
23305
23306   // The replacement was made in place; don't return anything.
23307   return SDValue();
23308 }
23309
23310 static SDValue
23311 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23312                                       const X86Subtarget *Subtarget) {
23313   SDLoc dl(N);
23314   SDValue Cond = N->getOperand(0);
23315   SDValue LHS = N->getOperand(1);
23316   SDValue RHS = N->getOperand(2);
23317
23318   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23319     SDValue CondSrc = Cond->getOperand(0);
23320     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23321       Cond = CondSrc->getOperand(0);
23322   }
23323
23324   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23325     return SDValue();
23326
23327   // A vselect where all conditions and data are constants can be optimized into
23328   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23329   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23330       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23331     return SDValue();
23332
23333   unsigned MaskValue = 0;
23334   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23335     return SDValue();
23336
23337   MVT VT = N->getSimpleValueType(0);
23338   unsigned NumElems = VT.getVectorNumElements();
23339   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23340   for (unsigned i = 0; i < NumElems; ++i) {
23341     // Be sure we emit undef where we can.
23342     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23343       ShuffleMask[i] = -1;
23344     else
23345       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23346   }
23347
23348   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23349   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23350     return SDValue();
23351   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23352 }
23353
23354 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23355 /// nodes.
23356 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23357                                     TargetLowering::DAGCombinerInfo &DCI,
23358                                     const X86Subtarget *Subtarget) {
23359   SDLoc DL(N);
23360   SDValue Cond = N->getOperand(0);
23361   // Get the LHS/RHS of the select.
23362   SDValue LHS = N->getOperand(1);
23363   SDValue RHS = N->getOperand(2);
23364   EVT VT = LHS.getValueType();
23365   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23366
23367   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23368   // instructions match the semantics of the common C idiom x<y?x:y but not
23369   // x<=y?x:y, because of how they handle negative zero (which can be
23370   // ignored in unsafe-math mode).
23371   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23372   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23373       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23374       (Subtarget->hasSSE2() ||
23375        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23376     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23377
23378     unsigned Opcode = 0;
23379     // Check for x CC y ? x : y.
23380     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23381         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23382       switch (CC) {
23383       default: break;
23384       case ISD::SETULT:
23385         // Converting this to a min would handle NaNs incorrectly, and swapping
23386         // the operands would cause it to handle comparisons between positive
23387         // and negative zero incorrectly.
23388         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23389           if (!DAG.getTarget().Options.UnsafeFPMath &&
23390               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23391             break;
23392           std::swap(LHS, RHS);
23393         }
23394         Opcode = X86ISD::FMIN;
23395         break;
23396       case ISD::SETOLE:
23397         // Converting this to a min would handle comparisons between positive
23398         // and negative zero incorrectly.
23399         if (!DAG.getTarget().Options.UnsafeFPMath &&
23400             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23401           break;
23402         Opcode = X86ISD::FMIN;
23403         break;
23404       case ISD::SETULE:
23405         // Converting this to a min would handle both negative zeros and NaNs
23406         // incorrectly, but we can swap the operands to fix both.
23407         std::swap(LHS, RHS);
23408       case ISD::SETOLT:
23409       case ISD::SETLT:
23410       case ISD::SETLE:
23411         Opcode = X86ISD::FMIN;
23412         break;
23413
23414       case ISD::SETOGE:
23415         // Converting this to a max would handle comparisons between positive
23416         // and negative zero incorrectly.
23417         if (!DAG.getTarget().Options.UnsafeFPMath &&
23418             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23419           break;
23420         Opcode = X86ISD::FMAX;
23421         break;
23422       case ISD::SETUGT:
23423         // Converting this to a max would handle NaNs incorrectly, and swapping
23424         // the operands would cause it to handle comparisons between positive
23425         // and negative zero incorrectly.
23426         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23427           if (!DAG.getTarget().Options.UnsafeFPMath &&
23428               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23429             break;
23430           std::swap(LHS, RHS);
23431         }
23432         Opcode = X86ISD::FMAX;
23433         break;
23434       case ISD::SETUGE:
23435         // Converting this to a max would handle both negative zeros and NaNs
23436         // incorrectly, but we can swap the operands to fix both.
23437         std::swap(LHS, RHS);
23438       case ISD::SETOGT:
23439       case ISD::SETGT:
23440       case ISD::SETGE:
23441         Opcode = X86ISD::FMAX;
23442         break;
23443       }
23444     // Check for x CC y ? y : x -- a min/max with reversed arms.
23445     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23446                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23447       switch (CC) {
23448       default: break;
23449       case ISD::SETOGE:
23450         // Converting this to a min would handle comparisons between positive
23451         // and negative zero incorrectly, and swapping the operands would
23452         // cause it to handle NaNs incorrectly.
23453         if (!DAG.getTarget().Options.UnsafeFPMath &&
23454             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23455           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23456             break;
23457           std::swap(LHS, RHS);
23458         }
23459         Opcode = X86ISD::FMIN;
23460         break;
23461       case ISD::SETUGT:
23462         // Converting this to a min would handle NaNs incorrectly.
23463         if (!DAG.getTarget().Options.UnsafeFPMath &&
23464             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23465           break;
23466         Opcode = X86ISD::FMIN;
23467         break;
23468       case ISD::SETUGE:
23469         // Converting this to a min would handle both negative zeros and NaNs
23470         // incorrectly, but we can swap the operands to fix both.
23471         std::swap(LHS, RHS);
23472       case ISD::SETOGT:
23473       case ISD::SETGT:
23474       case ISD::SETGE:
23475         Opcode = X86ISD::FMIN;
23476         break;
23477
23478       case ISD::SETULT:
23479         // Converting this to a max would handle NaNs incorrectly.
23480         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23481           break;
23482         Opcode = X86ISD::FMAX;
23483         break;
23484       case ISD::SETOLE:
23485         // Converting this to a max would handle comparisons between positive
23486         // and negative zero incorrectly, and swapping the operands would
23487         // cause it to handle NaNs incorrectly.
23488         if (!DAG.getTarget().Options.UnsafeFPMath &&
23489             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23490           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23491             break;
23492           std::swap(LHS, RHS);
23493         }
23494         Opcode = X86ISD::FMAX;
23495         break;
23496       case ISD::SETULE:
23497         // Converting this to a max would handle both negative zeros and NaNs
23498         // incorrectly, but we can swap the operands to fix both.
23499         std::swap(LHS, RHS);
23500       case ISD::SETOLT:
23501       case ISD::SETLT:
23502       case ISD::SETLE:
23503         Opcode = X86ISD::FMAX;
23504         break;
23505       }
23506     }
23507
23508     if (Opcode)
23509       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23510   }
23511
23512   EVT CondVT = Cond.getValueType();
23513   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23514       CondVT.getVectorElementType() == MVT::i1) {
23515     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23516     // lowering on KNL. In this case we convert it to
23517     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23518     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23519     // Since SKX these selects have a proper lowering.
23520     EVT OpVT = LHS.getValueType();
23521     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23522         (OpVT.getVectorElementType() == MVT::i8 ||
23523          OpVT.getVectorElementType() == MVT::i16) &&
23524         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23525       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23526       DCI.AddToWorklist(Cond.getNode());
23527       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23528     }
23529   }
23530   // If this is a select between two integer constants, try to do some
23531   // optimizations.
23532   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23533     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23534       // Don't do this for crazy integer types.
23535       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23536         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23537         // so that TrueC (the true value) is larger than FalseC.
23538         bool NeedsCondInvert = false;
23539
23540         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23541             // Efficiently invertible.
23542             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23543              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23544               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23545           NeedsCondInvert = true;
23546           std::swap(TrueC, FalseC);
23547         }
23548
23549         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23550         if (FalseC->getAPIntValue() == 0 &&
23551             TrueC->getAPIntValue().isPowerOf2()) {
23552           if (NeedsCondInvert) // Invert the condition if needed.
23553             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23554                                DAG.getConstant(1, DL, Cond.getValueType()));
23555
23556           // Zero extend the condition if needed.
23557           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23558
23559           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23560           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23561                              DAG.getConstant(ShAmt, DL, MVT::i8));
23562         }
23563
23564         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23565         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23566           if (NeedsCondInvert) // Invert the condition if needed.
23567             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23568                                DAG.getConstant(1, DL, Cond.getValueType()));
23569
23570           // Zero extend the condition if needed.
23571           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23572                              FalseC->getValueType(0), Cond);
23573           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23574                              SDValue(FalseC, 0));
23575         }
23576
23577         // Optimize cases that will turn into an LEA instruction.  This requires
23578         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23579         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23580           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23581           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23582
23583           bool isFastMultiplier = false;
23584           if (Diff < 10) {
23585             switch ((unsigned char)Diff) {
23586               default: break;
23587               case 1:  // result = add base, cond
23588               case 2:  // result = lea base(    , cond*2)
23589               case 3:  // result = lea base(cond, cond*2)
23590               case 4:  // result = lea base(    , cond*4)
23591               case 5:  // result = lea base(cond, cond*4)
23592               case 8:  // result = lea base(    , cond*8)
23593               case 9:  // result = lea base(cond, cond*8)
23594                 isFastMultiplier = true;
23595                 break;
23596             }
23597           }
23598
23599           if (isFastMultiplier) {
23600             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23601             if (NeedsCondInvert) // Invert the condition if needed.
23602               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23603                                  DAG.getConstant(1, DL, Cond.getValueType()));
23604
23605             // Zero extend the condition if needed.
23606             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23607                                Cond);
23608             // Scale the condition by the difference.
23609             if (Diff != 1)
23610               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23611                                  DAG.getConstant(Diff, DL,
23612                                                  Cond.getValueType()));
23613
23614             // Add the base if non-zero.
23615             if (FalseC->getAPIntValue() != 0)
23616               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23617                                  SDValue(FalseC, 0));
23618             return Cond;
23619           }
23620         }
23621       }
23622   }
23623
23624   // Canonicalize max and min:
23625   // (x > y) ? x : y -> (x >= y) ? x : y
23626   // (x < y) ? x : y -> (x <= y) ? x : y
23627   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23628   // the need for an extra compare
23629   // against zero. e.g.
23630   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23631   // subl   %esi, %edi
23632   // testl  %edi, %edi
23633   // movl   $0, %eax
23634   // cmovgl %edi, %eax
23635   // =>
23636   // xorl   %eax, %eax
23637   // subl   %esi, $edi
23638   // cmovsl %eax, %edi
23639   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23640       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23641       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23642     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23643     switch (CC) {
23644     default: break;
23645     case ISD::SETLT:
23646     case ISD::SETGT: {
23647       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23648       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23649                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23650       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23651     }
23652     }
23653   }
23654
23655   // Early exit check
23656   if (!TLI.isTypeLegal(VT))
23657     return SDValue();
23658
23659   // Match VSELECTs into subs with unsigned saturation.
23660   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23661       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23662       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23663        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23664     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23665
23666     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23667     // left side invert the predicate to simplify logic below.
23668     SDValue Other;
23669     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23670       Other = RHS;
23671       CC = ISD::getSetCCInverse(CC, true);
23672     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23673       Other = LHS;
23674     }
23675
23676     if (Other.getNode() && Other->getNumOperands() == 2 &&
23677         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23678       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23679       SDValue CondRHS = Cond->getOperand(1);
23680
23681       // Look for a general sub with unsigned saturation first.
23682       // x >= y ? x-y : 0 --> subus x, y
23683       // x >  y ? x-y : 0 --> subus x, y
23684       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23685           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23686         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23687
23688       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23689         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23690           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23691             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23692               // If the RHS is a constant we have to reverse the const
23693               // canonicalization.
23694               // x > C-1 ? x+-C : 0 --> subus x, C
23695               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23696                   CondRHSConst->getAPIntValue() ==
23697                       (-OpRHSConst->getAPIntValue() - 1))
23698                 return DAG.getNode(
23699                     X86ISD::SUBUS, DL, VT, OpLHS,
23700                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23701
23702           // Another special case: If C was a sign bit, the sub has been
23703           // canonicalized into a xor.
23704           // FIXME: Would it be better to use computeKnownBits to determine
23705           //        whether it's safe to decanonicalize the xor?
23706           // x s< 0 ? x^C : 0 --> subus x, C
23707           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23708               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23709               OpRHSConst->getAPIntValue().isSignBit())
23710             // Note that we have to rebuild the RHS constant here to ensure we
23711             // don't rely on particular values of undef lanes.
23712             return DAG.getNode(
23713                 X86ISD::SUBUS, DL, VT, OpLHS,
23714                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23715         }
23716     }
23717   }
23718
23719   // Simplify vector selection if condition value type matches vselect
23720   // operand type
23721   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23722     assert(Cond.getValueType().isVector() &&
23723            "vector select expects a vector selector!");
23724
23725     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23726     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23727
23728     // Try invert the condition if true value is not all 1s and false value
23729     // is not all 0s.
23730     if (!TValIsAllOnes && !FValIsAllZeros &&
23731         // Check if the selector will be produced by CMPP*/PCMP*
23732         Cond.getOpcode() == ISD::SETCC &&
23733         // Check if SETCC has already been promoted
23734         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23735             CondVT) {
23736       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23737       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23738
23739       if (TValIsAllZeros || FValIsAllOnes) {
23740         SDValue CC = Cond.getOperand(2);
23741         ISD::CondCode NewCC =
23742           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23743                                Cond.getOperand(0).getValueType().isInteger());
23744         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23745         std::swap(LHS, RHS);
23746         TValIsAllOnes = FValIsAllOnes;
23747         FValIsAllZeros = TValIsAllZeros;
23748       }
23749     }
23750
23751     if (TValIsAllOnes || FValIsAllZeros) {
23752       SDValue Ret;
23753
23754       if (TValIsAllOnes && FValIsAllZeros)
23755         Ret = Cond;
23756       else if (TValIsAllOnes)
23757         Ret =
23758             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23759       else if (FValIsAllZeros)
23760         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23761                           DAG.getBitcast(CondVT, LHS));
23762
23763       return DAG.getBitcast(VT, Ret);
23764     }
23765   }
23766
23767   // We should generate an X86ISD::BLENDI from a vselect if its argument
23768   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23769   // constants. This specific pattern gets generated when we split a
23770   // selector for a 512 bit vector in a machine without AVX512 (but with
23771   // 256-bit vectors), during legalization:
23772   //
23773   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23774   //
23775   // Iff we find this pattern and the build_vectors are built from
23776   // constants, we translate the vselect into a shuffle_vector that we
23777   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23778   if ((N->getOpcode() == ISD::VSELECT ||
23779        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23780       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23781     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23782     if (Shuffle.getNode())
23783       return Shuffle;
23784   }
23785
23786   // If this is a *dynamic* select (non-constant condition) and we can match
23787   // this node with one of the variable blend instructions, restructure the
23788   // condition so that the blends can use the high bit of each element and use
23789   // SimplifyDemandedBits to simplify the condition operand.
23790   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23791       !DCI.isBeforeLegalize() &&
23792       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23793     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
23794
23795     // Don't optimize vector selects that map to mask-registers.
23796     if (BitWidth == 1)
23797       return SDValue();
23798
23799     // We can only handle the cases where VSELECT is directly legal on the
23800     // subtarget. We custom lower VSELECT nodes with constant conditions and
23801     // this makes it hard to see whether a dynamic VSELECT will correctly
23802     // lower, so we both check the operation's status and explicitly handle the
23803     // cases where a *dynamic* blend will fail even though a constant-condition
23804     // blend could be custom lowered.
23805     // FIXME: We should find a better way to handle this class of problems.
23806     // Potentially, we should combine constant-condition vselect nodes
23807     // pre-legalization into shuffles and not mark as many types as custom
23808     // lowered.
23809     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23810       return SDValue();
23811     // FIXME: We don't support i16-element blends currently. We could and
23812     // should support them by making *all* the bits in the condition be set
23813     // rather than just the high bit and using an i8-element blend.
23814     if (VT.getVectorElementType() == MVT::i16)
23815       return SDValue();
23816     // Dynamic blending was only available from SSE4.1 onward.
23817     if (VT.is128BitVector() && !Subtarget->hasSSE41())
23818       return SDValue();
23819     // Byte blends are only available in AVX2
23820     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
23821       return SDValue();
23822
23823     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23824     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23825
23826     APInt KnownZero, KnownOne;
23827     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23828                                           DCI.isBeforeLegalizeOps());
23829     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23830         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23831                                  TLO)) {
23832       // If we changed the computation somewhere in the DAG, this change
23833       // will affect all users of Cond.
23834       // Make sure it is fine and update all the nodes so that we do not
23835       // use the generic VSELECT anymore. Otherwise, we may perform
23836       // wrong optimizations as we messed up with the actual expectation
23837       // for the vector boolean values.
23838       if (Cond != TLO.Old) {
23839         // Check all uses of that condition operand to check whether it will be
23840         // consumed by non-BLEND instructions, which may depend on all bits are
23841         // set properly.
23842         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23843              I != E; ++I)
23844           if (I->getOpcode() != ISD::VSELECT)
23845             // TODO: Add other opcodes eventually lowered into BLEND.
23846             return SDValue();
23847
23848         // Update all the users of the condition, before committing the change,
23849         // so that the VSELECT optimizations that expect the correct vector
23850         // boolean value will not be triggered.
23851         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23852              I != E; ++I)
23853           DAG.ReplaceAllUsesOfValueWith(
23854               SDValue(*I, 0),
23855               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23856                           Cond, I->getOperand(1), I->getOperand(2)));
23857         DCI.CommitTargetLoweringOpt(TLO);
23858         return SDValue();
23859       }
23860       // At this point, only Cond is changed. Change the condition
23861       // just for N to keep the opportunity to optimize all other
23862       // users their own way.
23863       DAG.ReplaceAllUsesOfValueWith(
23864           SDValue(N, 0),
23865           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23866                       TLO.New, N->getOperand(1), N->getOperand(2)));
23867       return SDValue();
23868     }
23869   }
23870
23871   return SDValue();
23872 }
23873
23874 // Check whether a boolean test is testing a boolean value generated by
23875 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23876 // code.
23877 //
23878 // Simplify the following patterns:
23879 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23880 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23881 // to (Op EFLAGS Cond)
23882 //
23883 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23884 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23885 // to (Op EFLAGS !Cond)
23886 //
23887 // where Op could be BRCOND or CMOV.
23888 //
23889 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23890   // Quit if not CMP and SUB with its value result used.
23891   if (Cmp.getOpcode() != X86ISD::CMP &&
23892       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23893       return SDValue();
23894
23895   // Quit if not used as a boolean value.
23896   if (CC != X86::COND_E && CC != X86::COND_NE)
23897     return SDValue();
23898
23899   // Check CMP operands. One of them should be 0 or 1 and the other should be
23900   // an SetCC or extended from it.
23901   SDValue Op1 = Cmp.getOperand(0);
23902   SDValue Op2 = Cmp.getOperand(1);
23903
23904   SDValue SetCC;
23905   const ConstantSDNode* C = nullptr;
23906   bool needOppositeCond = (CC == X86::COND_E);
23907   bool checkAgainstTrue = false; // Is it a comparison against 1?
23908
23909   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23910     SetCC = Op2;
23911   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23912     SetCC = Op1;
23913   else // Quit if all operands are not constants.
23914     return SDValue();
23915
23916   if (C->getZExtValue() == 1) {
23917     needOppositeCond = !needOppositeCond;
23918     checkAgainstTrue = true;
23919   } else if (C->getZExtValue() != 0)
23920     // Quit if the constant is neither 0 or 1.
23921     return SDValue();
23922
23923   bool truncatedToBoolWithAnd = false;
23924   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23925   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23926          SetCC.getOpcode() == ISD::TRUNCATE ||
23927          SetCC.getOpcode() == ISD::AND) {
23928     if (SetCC.getOpcode() == ISD::AND) {
23929       int OpIdx = -1;
23930       ConstantSDNode *CS;
23931       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23932           CS->getZExtValue() == 1)
23933         OpIdx = 1;
23934       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23935           CS->getZExtValue() == 1)
23936         OpIdx = 0;
23937       if (OpIdx == -1)
23938         break;
23939       SetCC = SetCC.getOperand(OpIdx);
23940       truncatedToBoolWithAnd = true;
23941     } else
23942       SetCC = SetCC.getOperand(0);
23943   }
23944
23945   switch (SetCC.getOpcode()) {
23946   case X86ISD::SETCC_CARRY:
23947     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23948     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23949     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23950     // truncated to i1 using 'and'.
23951     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23952       break;
23953     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23954            "Invalid use of SETCC_CARRY!");
23955     // FALL THROUGH
23956   case X86ISD::SETCC:
23957     // Set the condition code or opposite one if necessary.
23958     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23959     if (needOppositeCond)
23960       CC = X86::GetOppositeBranchCondition(CC);
23961     return SetCC.getOperand(1);
23962   case X86ISD::CMOV: {
23963     // Check whether false/true value has canonical one, i.e. 0 or 1.
23964     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23965     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23966     // Quit if true value is not a constant.
23967     if (!TVal)
23968       return SDValue();
23969     // Quit if false value is not a constant.
23970     if (!FVal) {
23971       SDValue Op = SetCC.getOperand(0);
23972       // Skip 'zext' or 'trunc' node.
23973       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23974           Op.getOpcode() == ISD::TRUNCATE)
23975         Op = Op.getOperand(0);
23976       // A special case for rdrand/rdseed, where 0 is set if false cond is
23977       // found.
23978       if ((Op.getOpcode() != X86ISD::RDRAND &&
23979            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23980         return SDValue();
23981     }
23982     // Quit if false value is not the constant 0 or 1.
23983     bool FValIsFalse = true;
23984     if (FVal && FVal->getZExtValue() != 0) {
23985       if (FVal->getZExtValue() != 1)
23986         return SDValue();
23987       // If FVal is 1, opposite cond is needed.
23988       needOppositeCond = !needOppositeCond;
23989       FValIsFalse = false;
23990     }
23991     // Quit if TVal is not the constant opposite of FVal.
23992     if (FValIsFalse && TVal->getZExtValue() != 1)
23993       return SDValue();
23994     if (!FValIsFalse && TVal->getZExtValue() != 0)
23995       return SDValue();
23996     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23997     if (needOppositeCond)
23998       CC = X86::GetOppositeBranchCondition(CC);
23999     return SetCC.getOperand(3);
24000   }
24001   }
24002
24003   return SDValue();
24004 }
24005
24006 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24007 /// Match:
24008 ///   (X86or (X86setcc) (X86setcc))
24009 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24010 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24011                                            X86::CondCode &CC1, SDValue &Flags,
24012                                            bool &isAnd) {
24013   if (Cond->getOpcode() == X86ISD::CMP) {
24014     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24015     if (!CondOp1C || !CondOp1C->isNullValue())
24016       return false;
24017
24018     Cond = Cond->getOperand(0);
24019   }
24020
24021   isAnd = false;
24022
24023   SDValue SetCC0, SetCC1;
24024   switch (Cond->getOpcode()) {
24025   default: return false;
24026   case ISD::AND:
24027   case X86ISD::AND:
24028     isAnd = true;
24029     // fallthru
24030   case ISD::OR:
24031   case X86ISD::OR:
24032     SetCC0 = Cond->getOperand(0);
24033     SetCC1 = Cond->getOperand(1);
24034     break;
24035   };
24036
24037   // Make sure we have SETCC nodes, using the same flags value.
24038   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24039       SetCC1.getOpcode() != X86ISD::SETCC ||
24040       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24041     return false;
24042
24043   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24044   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24045   Flags = SetCC0->getOperand(1);
24046   return true;
24047 }
24048
24049 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24050 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24051                                   TargetLowering::DAGCombinerInfo &DCI,
24052                                   const X86Subtarget *Subtarget) {
24053   SDLoc DL(N);
24054
24055   // If the flag operand isn't dead, don't touch this CMOV.
24056   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24057     return SDValue();
24058
24059   SDValue FalseOp = N->getOperand(0);
24060   SDValue TrueOp = N->getOperand(1);
24061   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24062   SDValue Cond = N->getOperand(3);
24063
24064   if (CC == X86::COND_E || CC == X86::COND_NE) {
24065     switch (Cond.getOpcode()) {
24066     default: break;
24067     case X86ISD::BSR:
24068     case X86ISD::BSF:
24069       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24070       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24071         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24072     }
24073   }
24074
24075   SDValue Flags;
24076
24077   Flags = checkBoolTestSetCCCombine(Cond, CC);
24078   if (Flags.getNode() &&
24079       // Extra check as FCMOV only supports a subset of X86 cond.
24080       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24081     SDValue Ops[] = { FalseOp, TrueOp,
24082                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24083     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24084   }
24085
24086   // If this is a select between two integer constants, try to do some
24087   // optimizations.  Note that the operands are ordered the opposite of SELECT
24088   // operands.
24089   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24090     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24091       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24092       // larger than FalseC (the false value).
24093       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24094         CC = X86::GetOppositeBranchCondition(CC);
24095         std::swap(TrueC, FalseC);
24096         std::swap(TrueOp, FalseOp);
24097       }
24098
24099       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24100       // This is efficient for any integer data type (including i8/i16) and
24101       // shift amount.
24102       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24103         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24104                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24105
24106         // Zero extend the condition if needed.
24107         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24108
24109         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24110         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24111                            DAG.getConstant(ShAmt, DL, MVT::i8));
24112         if (N->getNumValues() == 2)  // Dead flag value?
24113           return DCI.CombineTo(N, Cond, SDValue());
24114         return Cond;
24115       }
24116
24117       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24118       // for any integer data type, including i8/i16.
24119       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24120         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24121                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24122
24123         // Zero extend the condition if needed.
24124         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24125                            FalseC->getValueType(0), Cond);
24126         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24127                            SDValue(FalseC, 0));
24128
24129         if (N->getNumValues() == 2)  // Dead flag value?
24130           return DCI.CombineTo(N, Cond, SDValue());
24131         return Cond;
24132       }
24133
24134       // Optimize cases that will turn into an LEA instruction.  This requires
24135       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24136       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24137         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24138         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24139
24140         bool isFastMultiplier = false;
24141         if (Diff < 10) {
24142           switch ((unsigned char)Diff) {
24143           default: break;
24144           case 1:  // result = add base, cond
24145           case 2:  // result = lea base(    , cond*2)
24146           case 3:  // result = lea base(cond, cond*2)
24147           case 4:  // result = lea base(    , cond*4)
24148           case 5:  // result = lea base(cond, cond*4)
24149           case 8:  // result = lea base(    , cond*8)
24150           case 9:  // result = lea base(cond, cond*8)
24151             isFastMultiplier = true;
24152             break;
24153           }
24154         }
24155
24156         if (isFastMultiplier) {
24157           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24158           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24159                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24160           // Zero extend the condition if needed.
24161           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24162                              Cond);
24163           // Scale the condition by the difference.
24164           if (Diff != 1)
24165             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24166                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24167
24168           // Add the base if non-zero.
24169           if (FalseC->getAPIntValue() != 0)
24170             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24171                                SDValue(FalseC, 0));
24172           if (N->getNumValues() == 2)  // Dead flag value?
24173             return DCI.CombineTo(N, Cond, SDValue());
24174           return Cond;
24175         }
24176       }
24177     }
24178   }
24179
24180   // Handle these cases:
24181   //   (select (x != c), e, c) -> select (x != c), e, x),
24182   //   (select (x == c), c, e) -> select (x == c), x, e)
24183   // where the c is an integer constant, and the "select" is the combination
24184   // of CMOV and CMP.
24185   //
24186   // The rationale for this change is that the conditional-move from a constant
24187   // needs two instructions, however, conditional-move from a register needs
24188   // only one instruction.
24189   //
24190   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24191   //  some instruction-combining opportunities. This opt needs to be
24192   //  postponed as late as possible.
24193   //
24194   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24195     // the DCI.xxxx conditions are provided to postpone the optimization as
24196     // late as possible.
24197
24198     ConstantSDNode *CmpAgainst = nullptr;
24199     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24200         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24201         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24202
24203       if (CC == X86::COND_NE &&
24204           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24205         CC = X86::GetOppositeBranchCondition(CC);
24206         std::swap(TrueOp, FalseOp);
24207       }
24208
24209       if (CC == X86::COND_E &&
24210           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24211         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24212                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24213         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24214       }
24215     }
24216   }
24217
24218   // Fold and/or of setcc's to double CMOV:
24219   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24220   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24221   //
24222   // This combine lets us generate:
24223   //   cmovcc1 (jcc1 if we don't have CMOV)
24224   //   cmovcc2 (same)
24225   // instead of:
24226   //   setcc1
24227   //   setcc2
24228   //   and/or
24229   //   cmovne (jne if we don't have CMOV)
24230   // When we can't use the CMOV instruction, it might increase branch
24231   // mispredicts.
24232   // When we can use CMOV, or when there is no mispredict, this improves
24233   // throughput and reduces register pressure.
24234   //
24235   if (CC == X86::COND_NE) {
24236     SDValue Flags;
24237     X86::CondCode CC0, CC1;
24238     bool isAndSetCC;
24239     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24240       if (isAndSetCC) {
24241         std::swap(FalseOp, TrueOp);
24242         CC0 = X86::GetOppositeBranchCondition(CC0);
24243         CC1 = X86::GetOppositeBranchCondition(CC1);
24244       }
24245
24246       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24247         Flags};
24248       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24249       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24250       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24251       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24252       return CMOV;
24253     }
24254   }
24255
24256   return SDValue();
24257 }
24258
24259 /// PerformMulCombine - Optimize a single multiply with constant into two
24260 /// in order to implement it with two cheaper instructions, e.g.
24261 /// LEA + SHL, LEA + LEA.
24262 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24263                                  TargetLowering::DAGCombinerInfo &DCI) {
24264   // An imul is usually smaller than the alternative sequence.
24265   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24266     return SDValue();
24267
24268   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24269     return SDValue();
24270
24271   EVT VT = N->getValueType(0);
24272   if (VT != MVT::i64 && VT != MVT::i32)
24273     return SDValue();
24274
24275   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24276   if (!C)
24277     return SDValue();
24278   uint64_t MulAmt = C->getZExtValue();
24279   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24280     return SDValue();
24281
24282   uint64_t MulAmt1 = 0;
24283   uint64_t MulAmt2 = 0;
24284   if ((MulAmt % 9) == 0) {
24285     MulAmt1 = 9;
24286     MulAmt2 = MulAmt / 9;
24287   } else if ((MulAmt % 5) == 0) {
24288     MulAmt1 = 5;
24289     MulAmt2 = MulAmt / 5;
24290   } else if ((MulAmt % 3) == 0) {
24291     MulAmt1 = 3;
24292     MulAmt2 = MulAmt / 3;
24293   }
24294   if (MulAmt2 &&
24295       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24296     SDLoc DL(N);
24297
24298     if (isPowerOf2_64(MulAmt2) &&
24299         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24300       // If second multiplifer is pow2, issue it first. We want the multiply by
24301       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24302       // is an add.
24303       std::swap(MulAmt1, MulAmt2);
24304
24305     SDValue NewMul;
24306     if (isPowerOf2_64(MulAmt1))
24307       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24308                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24309     else
24310       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24311                            DAG.getConstant(MulAmt1, DL, VT));
24312
24313     if (isPowerOf2_64(MulAmt2))
24314       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24315                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24316     else
24317       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24318                            DAG.getConstant(MulAmt2, DL, VT));
24319
24320     // Do not add new nodes to DAG combiner worklist.
24321     DCI.CombineTo(N, NewMul, false);
24322   }
24323   return SDValue();
24324 }
24325
24326 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24327   SDValue N0 = N->getOperand(0);
24328   SDValue N1 = N->getOperand(1);
24329   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24330   EVT VT = N0.getValueType();
24331
24332   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24333   // since the result of setcc_c is all zero's or all ones.
24334   if (VT.isInteger() && !VT.isVector() &&
24335       N1C && N0.getOpcode() == ISD::AND &&
24336       N0.getOperand(1).getOpcode() == ISD::Constant) {
24337     SDValue N00 = N0.getOperand(0);
24338     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24339     APInt ShAmt = N1C->getAPIntValue();
24340     Mask = Mask.shl(ShAmt);
24341     bool MaskOK = false;
24342     // We can handle cases concerning bit-widening nodes containing setcc_c if
24343     // we carefully interrogate the mask to make sure we are semantics
24344     // preserving.
24345     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24346     // of the underlying setcc_c operation if the setcc_c was zero extended.
24347     // Consider the following example:
24348     //   zext(setcc_c)                 -> i32 0x0000FFFF
24349     //   c1                            -> i32 0x0000FFFF
24350     //   c2                            -> i32 0x00000001
24351     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24352     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24353     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24354       MaskOK = true;
24355     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24356                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24357       MaskOK = true;
24358     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24359                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24360                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24361       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24362     }
24363     if (MaskOK && Mask != 0) {
24364       SDLoc DL(N);
24365       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24366     }
24367   }
24368
24369   // Hardware support for vector shifts is sparse which makes us scalarize the
24370   // vector operations in many cases. Also, on sandybridge ADD is faster than
24371   // shl.
24372   // (shl V, 1) -> add V,V
24373   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24374     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24375       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24376       // We shift all of the values by one. In many cases we do not have
24377       // hardware support for this operation. This is better expressed as an ADD
24378       // of two values.
24379       if (N1SplatC->getAPIntValue() == 1)
24380         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24381     }
24382
24383   return SDValue();
24384 }
24385
24386 /// \brief Returns a vector of 0s if the node in input is a vector logical
24387 /// shift by a constant amount which is known to be bigger than or equal
24388 /// to the vector element size in bits.
24389 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24390                                       const X86Subtarget *Subtarget) {
24391   EVT VT = N->getValueType(0);
24392
24393   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24394       (!Subtarget->hasInt256() ||
24395        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24396     return SDValue();
24397
24398   SDValue Amt = N->getOperand(1);
24399   SDLoc DL(N);
24400   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24401     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24402       APInt ShiftAmt = AmtSplat->getAPIntValue();
24403       unsigned MaxAmount =
24404         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24405
24406       // SSE2/AVX2 logical shifts always return a vector of 0s
24407       // if the shift amount is bigger than or equal to
24408       // the element size. The constant shift amount will be
24409       // encoded as a 8-bit immediate.
24410       if (ShiftAmt.trunc(8).uge(MaxAmount))
24411         return getZeroVector(VT, Subtarget, DAG, DL);
24412     }
24413
24414   return SDValue();
24415 }
24416
24417 /// PerformShiftCombine - Combine shifts.
24418 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24419                                    TargetLowering::DAGCombinerInfo &DCI,
24420                                    const X86Subtarget *Subtarget) {
24421   if (N->getOpcode() == ISD::SHL)
24422     if (SDValue V = PerformSHLCombine(N, DAG))
24423       return V;
24424
24425   // Try to fold this logical shift into a zero vector.
24426   if (N->getOpcode() != ISD::SRA)
24427     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24428       return V;
24429
24430   return SDValue();
24431 }
24432
24433 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24434 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24435 // and friends.  Likewise for OR -> CMPNEQSS.
24436 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24437                             TargetLowering::DAGCombinerInfo &DCI,
24438                             const X86Subtarget *Subtarget) {
24439   unsigned opcode;
24440
24441   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24442   // we're requiring SSE2 for both.
24443   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24444     SDValue N0 = N->getOperand(0);
24445     SDValue N1 = N->getOperand(1);
24446     SDValue CMP0 = N0->getOperand(1);
24447     SDValue CMP1 = N1->getOperand(1);
24448     SDLoc DL(N);
24449
24450     // The SETCCs should both refer to the same CMP.
24451     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24452       return SDValue();
24453
24454     SDValue CMP00 = CMP0->getOperand(0);
24455     SDValue CMP01 = CMP0->getOperand(1);
24456     EVT     VT    = CMP00.getValueType();
24457
24458     if (VT == MVT::f32 || VT == MVT::f64) {
24459       bool ExpectingFlags = false;
24460       // Check for any users that want flags:
24461       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24462            !ExpectingFlags && UI != UE; ++UI)
24463         switch (UI->getOpcode()) {
24464         default:
24465         case ISD::BR_CC:
24466         case ISD::BRCOND:
24467         case ISD::SELECT:
24468           ExpectingFlags = true;
24469           break;
24470         case ISD::CopyToReg:
24471         case ISD::SIGN_EXTEND:
24472         case ISD::ZERO_EXTEND:
24473         case ISD::ANY_EXTEND:
24474           break;
24475         }
24476
24477       if (!ExpectingFlags) {
24478         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24479         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24480
24481         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24482           X86::CondCode tmp = cc0;
24483           cc0 = cc1;
24484           cc1 = tmp;
24485         }
24486
24487         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24488             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24489           // FIXME: need symbolic constants for these magic numbers.
24490           // See X86ATTInstPrinter.cpp:printSSECC().
24491           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24492           if (Subtarget->hasAVX512()) {
24493             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24494                                          CMP01,
24495                                          DAG.getConstant(x86cc, DL, MVT::i8));
24496             if (N->getValueType(0) != MVT::i1)
24497               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24498                                  FSetCC);
24499             return FSetCC;
24500           }
24501           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24502                                               CMP00.getValueType(), CMP00, CMP01,
24503                                               DAG.getConstant(x86cc, DL,
24504                                                               MVT::i8));
24505
24506           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24507           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24508
24509           if (is64BitFP && !Subtarget->is64Bit()) {
24510             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24511             // 64-bit integer, since that's not a legal type. Since
24512             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24513             // bits, but can do this little dance to extract the lowest 32 bits
24514             // and work with those going forward.
24515             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24516                                            OnesOrZeroesF);
24517             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24518             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24519                                         Vector32, DAG.getIntPtrConstant(0, DL));
24520             IntVT = MVT::i32;
24521           }
24522
24523           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24524           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24525                                       DAG.getConstant(1, DL, IntVT));
24526           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24527                                               ANDed);
24528           return OneBitOfTruth;
24529         }
24530       }
24531     }
24532   }
24533   return SDValue();
24534 }
24535
24536 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24537 /// so it can be folded inside ANDNP.
24538 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24539   EVT VT = N->getValueType(0);
24540
24541   // Match direct AllOnes for 128 and 256-bit vectors
24542   if (ISD::isBuildVectorAllOnes(N))
24543     return true;
24544
24545   // Look through a bit convert.
24546   if (N->getOpcode() == ISD::BITCAST)
24547     N = N->getOperand(0).getNode();
24548
24549   // Sometimes the operand may come from a insert_subvector building a 256-bit
24550   // allones vector
24551   if (VT.is256BitVector() &&
24552       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24553     SDValue V1 = N->getOperand(0);
24554     SDValue V2 = N->getOperand(1);
24555
24556     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24557         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24558         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24559         ISD::isBuildVectorAllOnes(V2.getNode()))
24560       return true;
24561   }
24562
24563   return false;
24564 }
24565
24566 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24567 // register. In most cases we actually compare or select YMM-sized registers
24568 // and mixing the two types creates horrible code. This method optimizes
24569 // some of the transition sequences.
24570 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24571                                  TargetLowering::DAGCombinerInfo &DCI,
24572                                  const X86Subtarget *Subtarget) {
24573   EVT VT = N->getValueType(0);
24574   if (!VT.is256BitVector())
24575     return SDValue();
24576
24577   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24578           N->getOpcode() == ISD::ZERO_EXTEND ||
24579           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24580
24581   SDValue Narrow = N->getOperand(0);
24582   EVT NarrowVT = Narrow->getValueType(0);
24583   if (!NarrowVT.is128BitVector())
24584     return SDValue();
24585
24586   if (Narrow->getOpcode() != ISD::XOR &&
24587       Narrow->getOpcode() != ISD::AND &&
24588       Narrow->getOpcode() != ISD::OR)
24589     return SDValue();
24590
24591   SDValue N0  = Narrow->getOperand(0);
24592   SDValue N1  = Narrow->getOperand(1);
24593   SDLoc DL(Narrow);
24594
24595   // The Left side has to be a trunc.
24596   if (N0.getOpcode() != ISD::TRUNCATE)
24597     return SDValue();
24598
24599   // The type of the truncated inputs.
24600   EVT WideVT = N0->getOperand(0)->getValueType(0);
24601   if (WideVT != VT)
24602     return SDValue();
24603
24604   // The right side has to be a 'trunc' or a constant vector.
24605   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24606   ConstantSDNode *RHSConstSplat = nullptr;
24607   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24608     RHSConstSplat = RHSBV->getConstantSplatNode();
24609   if (!RHSTrunc && !RHSConstSplat)
24610     return SDValue();
24611
24612   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24613
24614   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24615     return SDValue();
24616
24617   // Set N0 and N1 to hold the inputs to the new wide operation.
24618   N0 = N0->getOperand(0);
24619   if (RHSConstSplat) {
24620     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24621                      SDValue(RHSConstSplat, 0));
24622     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24623     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24624   } else if (RHSTrunc) {
24625     N1 = N1->getOperand(0);
24626   }
24627
24628   // Generate the wide operation.
24629   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24630   unsigned Opcode = N->getOpcode();
24631   switch (Opcode) {
24632   case ISD::ANY_EXTEND:
24633     return Op;
24634   case ISD::ZERO_EXTEND: {
24635     unsigned InBits = NarrowVT.getScalarSizeInBits();
24636     APInt Mask = APInt::getAllOnesValue(InBits);
24637     Mask = Mask.zext(VT.getScalarSizeInBits());
24638     return DAG.getNode(ISD::AND, DL, VT,
24639                        Op, DAG.getConstant(Mask, DL, VT));
24640   }
24641   case ISD::SIGN_EXTEND:
24642     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24643                        Op, DAG.getValueType(NarrowVT));
24644   default:
24645     llvm_unreachable("Unexpected opcode");
24646   }
24647 }
24648
24649 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24650                                  TargetLowering::DAGCombinerInfo &DCI,
24651                                  const X86Subtarget *Subtarget) {
24652   SDValue N0 = N->getOperand(0);
24653   SDValue N1 = N->getOperand(1);
24654   SDLoc DL(N);
24655
24656   // A vector zext_in_reg may be represented as a shuffle,
24657   // feeding into a bitcast (this represents anyext) feeding into
24658   // an and with a mask.
24659   // We'd like to try to combine that into a shuffle with zero
24660   // plus a bitcast, removing the and.
24661   if (N0.getOpcode() != ISD::BITCAST ||
24662       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24663     return SDValue();
24664
24665   // The other side of the AND should be a splat of 2^C, where C
24666   // is the number of bits in the source type.
24667   if (N1.getOpcode() == ISD::BITCAST)
24668     N1 = N1.getOperand(0);
24669   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24670     return SDValue();
24671   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24672
24673   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24674   EVT SrcType = Shuffle->getValueType(0);
24675
24676   // We expect a single-source shuffle
24677   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24678     return SDValue();
24679
24680   unsigned SrcSize = SrcType.getScalarSizeInBits();
24681
24682   APInt SplatValue, SplatUndef;
24683   unsigned SplatBitSize;
24684   bool HasAnyUndefs;
24685   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24686                                 SplatBitSize, HasAnyUndefs))
24687     return SDValue();
24688
24689   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24690   // Make sure the splat matches the mask we expect
24691   if (SplatBitSize > ResSize ||
24692       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24693     return SDValue();
24694
24695   // Make sure the input and output size make sense
24696   if (SrcSize >= ResSize || ResSize % SrcSize)
24697     return SDValue();
24698
24699   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24700   // The number of u's between each two values depends on the ratio between
24701   // the source and dest type.
24702   unsigned ZextRatio = ResSize / SrcSize;
24703   bool IsZext = true;
24704   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24705     if (i % ZextRatio) {
24706       if (Shuffle->getMaskElt(i) > 0) {
24707         // Expected undef
24708         IsZext = false;
24709         break;
24710       }
24711     } else {
24712       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24713         // Expected element number
24714         IsZext = false;
24715         break;
24716       }
24717     }
24718   }
24719
24720   if (!IsZext)
24721     return SDValue();
24722
24723   // Ok, perform the transformation - replace the shuffle with
24724   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24725   // (instead of undef) where the k elements come from the zero vector.
24726   SmallVector<int, 8> Mask;
24727   unsigned NumElems = SrcType.getVectorNumElements();
24728   for (unsigned i = 0; i < NumElems; ++i)
24729     if (i % ZextRatio)
24730       Mask.push_back(NumElems);
24731     else
24732       Mask.push_back(i / ZextRatio);
24733
24734   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24735     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24736   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24737 }
24738
24739 /// If both input operands of a logic op are being cast from floating point
24740 /// types, try to convert this into a floating point logic node to avoid
24741 /// unnecessary moves from SSE to integer registers.
24742 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24743                                         const X86Subtarget *Subtarget) {
24744   unsigned FPOpcode = ISD::DELETED_NODE;
24745   if (N->getOpcode() == ISD::AND)
24746     FPOpcode = X86ISD::FAND;
24747   else if (N->getOpcode() == ISD::OR)
24748     FPOpcode = X86ISD::FOR;
24749   else if (N->getOpcode() == ISD::XOR)
24750     FPOpcode = X86ISD::FXOR;
24751
24752   assert(FPOpcode != ISD::DELETED_NODE &&
24753          "Unexpected input node for FP logic conversion");
24754
24755   EVT VT = N->getValueType(0);
24756   SDValue N0 = N->getOperand(0);
24757   SDValue N1 = N->getOperand(1);
24758   SDLoc DL(N);
24759   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24760       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24761        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24762     SDValue N00 = N0.getOperand(0);
24763     SDValue N10 = N1.getOperand(0);
24764     EVT N00Type = N00.getValueType();
24765     EVT N10Type = N10.getValueType();
24766     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24767       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24768       return DAG.getBitcast(VT, FPLogic);
24769     }
24770   }
24771   return SDValue();
24772 }
24773
24774 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24775                                  TargetLowering::DAGCombinerInfo &DCI,
24776                                  const X86Subtarget *Subtarget) {
24777   if (DCI.isBeforeLegalizeOps())
24778     return SDValue();
24779
24780   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24781     return Zext;
24782
24783   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24784     return R;
24785
24786   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24787     return FPLogic;
24788
24789   EVT VT = N->getValueType(0);
24790   SDValue N0 = N->getOperand(0);
24791   SDValue N1 = N->getOperand(1);
24792   SDLoc DL(N);
24793
24794   // Create BEXTR instructions
24795   // BEXTR is ((X >> imm) & (2**size-1))
24796   if (VT == MVT::i32 || VT == MVT::i64) {
24797     // Check for BEXTR.
24798     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24799         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24800       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24801       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24802       if (MaskNode && ShiftNode) {
24803         uint64_t Mask = MaskNode->getZExtValue();
24804         uint64_t Shift = ShiftNode->getZExtValue();
24805         if (isMask_64(Mask)) {
24806           uint64_t MaskSize = countPopulation(Mask);
24807           if (Shift + MaskSize <= VT.getSizeInBits())
24808             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24809                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24810                                                VT));
24811         }
24812       }
24813     } // BEXTR
24814
24815     return SDValue();
24816   }
24817
24818   // Want to form ANDNP nodes:
24819   // 1) In the hopes of then easily combining them with OR and AND nodes
24820   //    to form PBLEND/PSIGN.
24821   // 2) To match ANDN packed intrinsics
24822   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24823     return SDValue();
24824
24825   // Check LHS for vnot
24826   if (N0.getOpcode() == ISD::XOR &&
24827       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24828       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24829     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24830
24831   // Check RHS for vnot
24832   if (N1.getOpcode() == ISD::XOR &&
24833       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24834       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24835     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24836
24837   return SDValue();
24838 }
24839
24840 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24841                                 TargetLowering::DAGCombinerInfo &DCI,
24842                                 const X86Subtarget *Subtarget) {
24843   if (DCI.isBeforeLegalizeOps())
24844     return SDValue();
24845
24846   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24847     return R;
24848
24849   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24850     return FPLogic;
24851
24852   SDValue N0 = N->getOperand(0);
24853   SDValue N1 = N->getOperand(1);
24854   EVT VT = N->getValueType(0);
24855
24856   // look for psign/blend
24857   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24858     if (!Subtarget->hasSSSE3() ||
24859         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24860       return SDValue();
24861
24862     // Canonicalize pandn to RHS
24863     if (N0.getOpcode() == X86ISD::ANDNP)
24864       std::swap(N0, N1);
24865     // or (and (m, y), (pandn m, x))
24866     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24867       SDValue Mask = N1.getOperand(0);
24868       SDValue X    = N1.getOperand(1);
24869       SDValue Y;
24870       if (N0.getOperand(0) == Mask)
24871         Y = N0.getOperand(1);
24872       if (N0.getOperand(1) == Mask)
24873         Y = N0.getOperand(0);
24874
24875       // Check to see if the mask appeared in both the AND and ANDNP and
24876       if (!Y.getNode())
24877         return SDValue();
24878
24879       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24880       // Look through mask bitcast.
24881       if (Mask.getOpcode() == ISD::BITCAST)
24882         Mask = Mask.getOperand(0);
24883       if (X.getOpcode() == ISD::BITCAST)
24884         X = X.getOperand(0);
24885       if (Y.getOpcode() == ISD::BITCAST)
24886         Y = Y.getOperand(0);
24887
24888       EVT MaskVT = Mask.getValueType();
24889
24890       // Validate that the Mask operand is a vector sra node.
24891       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24892       // there is no psrai.b
24893       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24894       unsigned SraAmt = ~0;
24895       if (Mask.getOpcode() == ISD::SRA) {
24896         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24897           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24898             SraAmt = AmtConst->getZExtValue();
24899       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24900         SDValue SraC = Mask.getOperand(1);
24901         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24902       }
24903       if ((SraAmt + 1) != EltBits)
24904         return SDValue();
24905
24906       SDLoc DL(N);
24907
24908       // Now we know we at least have a plendvb with the mask val.  See if
24909       // we can form a psignb/w/d.
24910       // psign = x.type == y.type == mask.type && y = sub(0, x);
24911       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24912           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24913           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24914         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24915                "Unsupported VT for PSIGN");
24916         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24917         return DAG.getBitcast(VT, Mask);
24918       }
24919       // PBLENDVB only available on SSE 4.1
24920       if (!Subtarget->hasSSE41())
24921         return SDValue();
24922
24923       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24924
24925       X = DAG.getBitcast(BlendVT, X);
24926       Y = DAG.getBitcast(BlendVT, Y);
24927       Mask = DAG.getBitcast(BlendVT, Mask);
24928       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24929       return DAG.getBitcast(VT, Mask);
24930     }
24931   }
24932
24933   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24934     return SDValue();
24935
24936   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24937   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24938
24939   // SHLD/SHRD instructions have lower register pressure, but on some
24940   // platforms they have higher latency than the equivalent
24941   // series of shifts/or that would otherwise be generated.
24942   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24943   // have higher latencies and we are not optimizing for size.
24944   if (!OptForSize && Subtarget->isSHLDSlow())
24945     return SDValue();
24946
24947   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24948     std::swap(N0, N1);
24949   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24950     return SDValue();
24951   if (!N0.hasOneUse() || !N1.hasOneUse())
24952     return SDValue();
24953
24954   SDValue ShAmt0 = N0.getOperand(1);
24955   if (ShAmt0.getValueType() != MVT::i8)
24956     return SDValue();
24957   SDValue ShAmt1 = N1.getOperand(1);
24958   if (ShAmt1.getValueType() != MVT::i8)
24959     return SDValue();
24960   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24961     ShAmt0 = ShAmt0.getOperand(0);
24962   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24963     ShAmt1 = ShAmt1.getOperand(0);
24964
24965   SDLoc DL(N);
24966   unsigned Opc = X86ISD::SHLD;
24967   SDValue Op0 = N0.getOperand(0);
24968   SDValue Op1 = N1.getOperand(0);
24969   if (ShAmt0.getOpcode() == ISD::SUB) {
24970     Opc = X86ISD::SHRD;
24971     std::swap(Op0, Op1);
24972     std::swap(ShAmt0, ShAmt1);
24973   }
24974
24975   unsigned Bits = VT.getSizeInBits();
24976   if (ShAmt1.getOpcode() == ISD::SUB) {
24977     SDValue Sum = ShAmt1.getOperand(0);
24978     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24979       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24980       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24981         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24982       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24983         return DAG.getNode(Opc, DL, VT,
24984                            Op0, Op1,
24985                            DAG.getNode(ISD::TRUNCATE, DL,
24986                                        MVT::i8, ShAmt0));
24987     }
24988   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24989     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24990     if (ShAmt0C &&
24991         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24992       return DAG.getNode(Opc, DL, VT,
24993                          N0.getOperand(0), N1.getOperand(0),
24994                          DAG.getNode(ISD::TRUNCATE, DL,
24995                                        MVT::i8, ShAmt0));
24996   }
24997
24998   return SDValue();
24999 }
25000
25001 // Generate NEG and CMOV for integer abs.
25002 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25003   EVT VT = N->getValueType(0);
25004
25005   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25006   // 8-bit integer abs to NEG and CMOV.
25007   if (VT.isInteger() && VT.getSizeInBits() == 8)
25008     return SDValue();
25009
25010   SDValue N0 = N->getOperand(0);
25011   SDValue N1 = N->getOperand(1);
25012   SDLoc DL(N);
25013
25014   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25015   // and change it to SUB and CMOV.
25016   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25017       N0.getOpcode() == ISD::ADD &&
25018       N0.getOperand(1) == N1 &&
25019       N1.getOpcode() == ISD::SRA &&
25020       N1.getOperand(0) == N0.getOperand(0))
25021     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25022       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25023         // Generate SUB & CMOV.
25024         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25025                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25026
25027         SDValue Ops[] = { N0.getOperand(0), Neg,
25028                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25029                           SDValue(Neg.getNode(), 1) };
25030         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25031       }
25032   return SDValue();
25033 }
25034
25035 // Try to turn tests against the signbit in the form of:
25036 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25037 // into:
25038 //   SETGT(X, -1)
25039 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25040   // This is only worth doing if the output type is i8.
25041   if (N->getValueType(0) != MVT::i8)
25042     return SDValue();
25043
25044   SDValue N0 = N->getOperand(0);
25045   SDValue N1 = N->getOperand(1);
25046
25047   // We should be performing an xor against a truncated shift.
25048   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25049     return SDValue();
25050
25051   // Make sure we are performing an xor against one.
25052   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25053     return SDValue();
25054
25055   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25056   SDValue Shift = N0.getOperand(0);
25057   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25058     return SDValue();
25059
25060   // Make sure we are truncating from one of i16, i32 or i64.
25061   EVT ShiftTy = Shift.getValueType();
25062   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25063     return SDValue();
25064
25065   // Make sure the shift amount extracts the sign bit.
25066   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25067       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25068     return SDValue();
25069
25070   // Create a greater-than comparison against -1.
25071   // N.B. Using SETGE against 0 works but we want a canonical looking
25072   // comparison, using SETGT matches up with what TranslateX86CC.
25073   SDLoc DL(N);
25074   SDValue ShiftOp = Shift.getOperand(0);
25075   EVT ShiftOpTy = ShiftOp.getValueType();
25076   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25077                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25078   return Cond;
25079 }
25080
25081 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25082                                  TargetLowering::DAGCombinerInfo &DCI,
25083                                  const X86Subtarget *Subtarget) {
25084   if (DCI.isBeforeLegalizeOps())
25085     return SDValue();
25086
25087   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25088     return RV;
25089
25090   if (Subtarget->hasCMov())
25091     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25092       return RV;
25093
25094   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25095     return FPLogic;
25096
25097   return SDValue();
25098 }
25099
25100 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25101 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25102                                   TargetLowering::DAGCombinerInfo &DCI,
25103                                   const X86Subtarget *Subtarget) {
25104   LoadSDNode *Ld = cast<LoadSDNode>(N);
25105   EVT RegVT = Ld->getValueType(0);
25106   EVT MemVT = Ld->getMemoryVT();
25107   SDLoc dl(Ld);
25108   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25109
25110   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25111   // into two 16-byte operations.
25112   ISD::LoadExtType Ext = Ld->getExtensionType();
25113   bool Fast;
25114   unsigned AddressSpace = Ld->getAddressSpace();
25115   unsigned Alignment = Ld->getAlignment();
25116   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25117       Ext == ISD::NON_EXTLOAD &&
25118       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25119                              AddressSpace, Alignment, &Fast) && !Fast) {
25120     unsigned NumElems = RegVT.getVectorNumElements();
25121     if (NumElems < 2)
25122       return SDValue();
25123
25124     SDValue Ptr = Ld->getBasePtr();
25125     SDValue Increment =
25126         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25127
25128     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25129                                   NumElems/2);
25130     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25131                                 Ld->getPointerInfo(), Ld->isVolatile(),
25132                                 Ld->isNonTemporal(), Ld->isInvariant(),
25133                                 Alignment);
25134     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25135     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25136                                 Ld->getPointerInfo(), Ld->isVolatile(),
25137                                 Ld->isNonTemporal(), Ld->isInvariant(),
25138                                 std::min(16U, Alignment));
25139     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25140                              Load1.getValue(1),
25141                              Load2.getValue(1));
25142
25143     SDValue NewVec = DAG.getUNDEF(RegVT);
25144     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25145     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25146     return DCI.CombineTo(N, NewVec, TF, true);
25147   }
25148
25149   return SDValue();
25150 }
25151
25152 /// PerformMLOADCombine - Resolve extending loads
25153 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25154                                    TargetLowering::DAGCombinerInfo &DCI,
25155                                    const X86Subtarget *Subtarget) {
25156   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25157   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25158     return SDValue();
25159
25160   EVT VT = Mld->getValueType(0);
25161   unsigned NumElems = VT.getVectorNumElements();
25162   EVT LdVT = Mld->getMemoryVT();
25163   SDLoc dl(Mld);
25164
25165   assert(LdVT != VT && "Cannot extend to the same type");
25166   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25167   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25168   // From, To sizes and ElemCount must be pow of two
25169   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25170     "Unexpected size for extending masked load");
25171
25172   unsigned SizeRatio  = ToSz / FromSz;
25173   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25174
25175   // Create a type on which we perform the shuffle
25176   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25177           LdVT.getScalarType(), NumElems*SizeRatio);
25178   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25179
25180   // Convert Src0 value
25181   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25182   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25183     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25184     for (unsigned i = 0; i != NumElems; ++i)
25185       ShuffleVec[i] = i * SizeRatio;
25186
25187     // Can't shuffle using an illegal type.
25188     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25189            "WideVecVT should be legal");
25190     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25191                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25192   }
25193   // Prepare the new mask
25194   SDValue NewMask;
25195   SDValue Mask = Mld->getMask();
25196   if (Mask.getValueType() == VT) {
25197     // Mask and original value have the same type
25198     NewMask = DAG.getBitcast(WideVecVT, Mask);
25199     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25200     for (unsigned i = 0; i != NumElems; ++i)
25201       ShuffleVec[i] = i * SizeRatio;
25202     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25203       ShuffleVec[i] = NumElems*SizeRatio;
25204     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25205                                    DAG.getConstant(0, dl, WideVecVT),
25206                                    &ShuffleVec[0]);
25207   }
25208   else {
25209     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25210     unsigned WidenNumElts = NumElems*SizeRatio;
25211     unsigned MaskNumElts = VT.getVectorNumElements();
25212     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25213                                      WidenNumElts);
25214
25215     unsigned NumConcat = WidenNumElts / MaskNumElts;
25216     SmallVector<SDValue, 16> Ops(NumConcat);
25217     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25218     Ops[0] = Mask;
25219     for (unsigned i = 1; i != NumConcat; ++i)
25220       Ops[i] = ZeroVal;
25221
25222     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25223   }
25224
25225   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25226                                      Mld->getBasePtr(), NewMask, WideSrc0,
25227                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25228                                      ISD::NON_EXTLOAD);
25229   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25230   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25231 }
25232 /// PerformMSTORECombine - Resolve truncating stores
25233 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25234                                     const X86Subtarget *Subtarget) {
25235   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25236   if (!Mst->isTruncatingStore())
25237     return SDValue();
25238
25239   EVT VT = Mst->getValue().getValueType();
25240   unsigned NumElems = VT.getVectorNumElements();
25241   EVT StVT = Mst->getMemoryVT();
25242   SDLoc dl(Mst);
25243
25244   assert(StVT != VT && "Cannot truncate to the same type");
25245   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25246   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25247
25248   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25249
25250   // The truncating store is legal in some cases. For example
25251   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25252   // are designated for truncate store.
25253   // In this case we don't need any further transformations.
25254   if (TLI.isTruncStoreLegal(VT, StVT))
25255     return SDValue();
25256
25257   // From, To sizes and ElemCount must be pow of two
25258   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25259     "Unexpected size for truncating masked store");
25260   // We are going to use the original vector elt for storing.
25261   // Accumulated smaller vector elements must be a multiple of the store size.
25262   assert (((NumElems * FromSz) % ToSz) == 0 &&
25263           "Unexpected ratio for truncating masked store");
25264
25265   unsigned SizeRatio  = FromSz / ToSz;
25266   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25267
25268   // Create a type on which we perform the shuffle
25269   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25270           StVT.getScalarType(), NumElems*SizeRatio);
25271
25272   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25273
25274   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25275   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25276   for (unsigned i = 0; i != NumElems; ++i)
25277     ShuffleVec[i] = i * SizeRatio;
25278
25279   // Can't shuffle using an illegal type.
25280   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25281          "WideVecVT should be legal");
25282
25283   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25284                                         DAG.getUNDEF(WideVecVT),
25285                                         &ShuffleVec[0]);
25286
25287   SDValue NewMask;
25288   SDValue Mask = Mst->getMask();
25289   if (Mask.getValueType() == VT) {
25290     // Mask and original value have the same type
25291     NewMask = DAG.getBitcast(WideVecVT, Mask);
25292     for (unsigned i = 0; i != NumElems; ++i)
25293       ShuffleVec[i] = i * SizeRatio;
25294     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25295       ShuffleVec[i] = NumElems*SizeRatio;
25296     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25297                                    DAG.getConstant(0, dl, WideVecVT),
25298                                    &ShuffleVec[0]);
25299   }
25300   else {
25301     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25302     unsigned WidenNumElts = NumElems*SizeRatio;
25303     unsigned MaskNumElts = VT.getVectorNumElements();
25304     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25305                                      WidenNumElts);
25306
25307     unsigned NumConcat = WidenNumElts / MaskNumElts;
25308     SmallVector<SDValue, 16> Ops(NumConcat);
25309     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25310     Ops[0] = Mask;
25311     for (unsigned i = 1; i != NumConcat; ++i)
25312       Ops[i] = ZeroVal;
25313
25314     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25315   }
25316
25317   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25318                             NewMask, StVT, Mst->getMemOperand(), false);
25319 }
25320 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25321 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25322                                    const X86Subtarget *Subtarget) {
25323   StoreSDNode *St = cast<StoreSDNode>(N);
25324   EVT VT = St->getValue().getValueType();
25325   EVT StVT = St->getMemoryVT();
25326   SDLoc dl(St);
25327   SDValue StoredVal = St->getOperand(1);
25328   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25329
25330   // If we are saving a concatenation of two XMM registers and 32-byte stores
25331   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25332   bool Fast;
25333   unsigned AddressSpace = St->getAddressSpace();
25334   unsigned Alignment = St->getAlignment();
25335   if (VT.is256BitVector() && StVT == VT &&
25336       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25337                              AddressSpace, Alignment, &Fast) && !Fast) {
25338     unsigned NumElems = VT.getVectorNumElements();
25339     if (NumElems < 2)
25340       return SDValue();
25341
25342     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25343     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25344
25345     SDValue Stride =
25346         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25347     SDValue Ptr0 = St->getBasePtr();
25348     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25349
25350     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25351                                 St->getPointerInfo(), St->isVolatile(),
25352                                 St->isNonTemporal(), Alignment);
25353     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25354                                 St->getPointerInfo(), St->isVolatile(),
25355                                 St->isNonTemporal(),
25356                                 std::min(16U, Alignment));
25357     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25358   }
25359
25360   // Optimize trunc store (of multiple scalars) to shuffle and store.
25361   // First, pack all of the elements in one place. Next, store to memory
25362   // in fewer chunks.
25363   if (St->isTruncatingStore() && VT.isVector()) {
25364     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25365     unsigned NumElems = VT.getVectorNumElements();
25366     assert(StVT != VT && "Cannot truncate to the same type");
25367     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25368     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25369
25370     // The truncating store is legal in some cases. For example
25371     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25372     // are designated for truncate store.
25373     // In this case we don't need any further transformations.
25374     if (TLI.isTruncStoreLegal(VT, StVT))
25375       return SDValue();
25376
25377     // From, To sizes and ElemCount must be pow of two
25378     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25379     // We are going to use the original vector elt for storing.
25380     // Accumulated smaller vector elements must be a multiple of the store size.
25381     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25382
25383     unsigned SizeRatio  = FromSz / ToSz;
25384
25385     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25386
25387     // Create a type on which we perform the shuffle
25388     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25389             StVT.getScalarType(), NumElems*SizeRatio);
25390
25391     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25392
25393     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25394     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25395     for (unsigned i = 0; i != NumElems; ++i)
25396       ShuffleVec[i] = i * SizeRatio;
25397
25398     // Can't shuffle using an illegal type.
25399     if (!TLI.isTypeLegal(WideVecVT))
25400       return SDValue();
25401
25402     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25403                                          DAG.getUNDEF(WideVecVT),
25404                                          &ShuffleVec[0]);
25405     // At this point all of the data is stored at the bottom of the
25406     // register. We now need to save it to mem.
25407
25408     // Find the largest store unit
25409     MVT StoreType = MVT::i8;
25410     for (MVT Tp : MVT::integer_valuetypes()) {
25411       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25412         StoreType = Tp;
25413     }
25414
25415     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25416     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25417         (64 <= NumElems * ToSz))
25418       StoreType = MVT::f64;
25419
25420     // Bitcast the original vector into a vector of store-size units
25421     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25422             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25423     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25424     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25425     SmallVector<SDValue, 8> Chains;
25426     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25427                                         TLI.getPointerTy(DAG.getDataLayout()));
25428     SDValue Ptr = St->getBasePtr();
25429
25430     // Perform one or more big stores into memory.
25431     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25432       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25433                                    StoreType, ShuffWide,
25434                                    DAG.getIntPtrConstant(i, dl));
25435       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25436                                 St->getPointerInfo(), St->isVolatile(),
25437                                 St->isNonTemporal(), St->getAlignment());
25438       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25439       Chains.push_back(Ch);
25440     }
25441
25442     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25443   }
25444
25445   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25446   // the FP state in cases where an emms may be missing.
25447   // A preferable solution to the general problem is to figure out the right
25448   // places to insert EMMS.  This qualifies as a quick hack.
25449
25450   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25451   if (VT.getSizeInBits() != 64)
25452     return SDValue();
25453
25454   const Function *F = DAG.getMachineFunction().getFunction();
25455   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25456   bool F64IsLegal =
25457       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25458   if ((VT.isVector() ||
25459        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25460       isa<LoadSDNode>(St->getValue()) &&
25461       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25462       St->getChain().hasOneUse() && !St->isVolatile()) {
25463     SDNode* LdVal = St->getValue().getNode();
25464     LoadSDNode *Ld = nullptr;
25465     int TokenFactorIndex = -1;
25466     SmallVector<SDValue, 8> Ops;
25467     SDNode* ChainVal = St->getChain().getNode();
25468     // Must be a store of a load.  We currently handle two cases:  the load
25469     // is a direct child, and it's under an intervening TokenFactor.  It is
25470     // possible to dig deeper under nested TokenFactors.
25471     if (ChainVal == LdVal)
25472       Ld = cast<LoadSDNode>(St->getChain());
25473     else if (St->getValue().hasOneUse() &&
25474              ChainVal->getOpcode() == ISD::TokenFactor) {
25475       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25476         if (ChainVal->getOperand(i).getNode() == LdVal) {
25477           TokenFactorIndex = i;
25478           Ld = cast<LoadSDNode>(St->getValue());
25479         } else
25480           Ops.push_back(ChainVal->getOperand(i));
25481       }
25482     }
25483
25484     if (!Ld || !ISD::isNormalLoad(Ld))
25485       return SDValue();
25486
25487     // If this is not the MMX case, i.e. we are just turning i64 load/store
25488     // into f64 load/store, avoid the transformation if there are multiple
25489     // uses of the loaded value.
25490     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25491       return SDValue();
25492
25493     SDLoc LdDL(Ld);
25494     SDLoc StDL(N);
25495     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25496     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25497     // pair instead.
25498     if (Subtarget->is64Bit() || F64IsLegal) {
25499       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25500       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25501                                   Ld->getPointerInfo(), Ld->isVolatile(),
25502                                   Ld->isNonTemporal(), Ld->isInvariant(),
25503                                   Ld->getAlignment());
25504       SDValue NewChain = NewLd.getValue(1);
25505       if (TokenFactorIndex != -1) {
25506         Ops.push_back(NewChain);
25507         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25508       }
25509       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25510                           St->getPointerInfo(),
25511                           St->isVolatile(), St->isNonTemporal(),
25512                           St->getAlignment());
25513     }
25514
25515     // Otherwise, lower to two pairs of 32-bit loads / stores.
25516     SDValue LoAddr = Ld->getBasePtr();
25517     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25518                                  DAG.getConstant(4, LdDL, MVT::i32));
25519
25520     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25521                                Ld->getPointerInfo(),
25522                                Ld->isVolatile(), Ld->isNonTemporal(),
25523                                Ld->isInvariant(), Ld->getAlignment());
25524     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25525                                Ld->getPointerInfo().getWithOffset(4),
25526                                Ld->isVolatile(), Ld->isNonTemporal(),
25527                                Ld->isInvariant(),
25528                                MinAlign(Ld->getAlignment(), 4));
25529
25530     SDValue NewChain = LoLd.getValue(1);
25531     if (TokenFactorIndex != -1) {
25532       Ops.push_back(LoLd);
25533       Ops.push_back(HiLd);
25534       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25535     }
25536
25537     LoAddr = St->getBasePtr();
25538     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25539                          DAG.getConstant(4, StDL, MVT::i32));
25540
25541     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25542                                 St->getPointerInfo(),
25543                                 St->isVolatile(), St->isNonTemporal(),
25544                                 St->getAlignment());
25545     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25546                                 St->getPointerInfo().getWithOffset(4),
25547                                 St->isVolatile(),
25548                                 St->isNonTemporal(),
25549                                 MinAlign(St->getAlignment(), 4));
25550     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25551   }
25552
25553   // This is similar to the above case, but here we handle a scalar 64-bit
25554   // integer store that is extracted from a vector on a 32-bit target.
25555   // If we have SSE2, then we can treat it like a floating-point double
25556   // to get past legalization. The execution dependencies fixup pass will
25557   // choose the optimal machine instruction for the store if this really is
25558   // an integer or v2f32 rather than an f64.
25559   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25560       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25561     SDValue OldExtract = St->getOperand(1);
25562     SDValue ExtOp0 = OldExtract.getOperand(0);
25563     unsigned VecSize = ExtOp0.getValueSizeInBits();
25564     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25565     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25566     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25567                                      BitCast, OldExtract.getOperand(1));
25568     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25569                         St->getPointerInfo(), St->isVolatile(),
25570                         St->isNonTemporal(), St->getAlignment());
25571   }
25572
25573   return SDValue();
25574 }
25575
25576 /// Return 'true' if this vector operation is "horizontal"
25577 /// and return the operands for the horizontal operation in LHS and RHS.  A
25578 /// horizontal operation performs the binary operation on successive elements
25579 /// of its first operand, then on successive elements of its second operand,
25580 /// returning the resulting values in a vector.  For example, if
25581 ///   A = < float a0, float a1, float a2, float a3 >
25582 /// and
25583 ///   B = < float b0, float b1, float b2, float b3 >
25584 /// then the result of doing a horizontal operation on A and B is
25585 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25586 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25587 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25588 /// set to A, RHS to B, and the routine returns 'true'.
25589 /// Note that the binary operation should have the property that if one of the
25590 /// operands is UNDEF then the result is UNDEF.
25591 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25592   // Look for the following pattern: if
25593   //   A = < float a0, float a1, float a2, float a3 >
25594   //   B = < float b0, float b1, float b2, float b3 >
25595   // and
25596   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25597   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25598   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25599   // which is A horizontal-op B.
25600
25601   // At least one of the operands should be a vector shuffle.
25602   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25603       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25604     return false;
25605
25606   MVT VT = LHS.getSimpleValueType();
25607
25608   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25609          "Unsupported vector type for horizontal add/sub");
25610
25611   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25612   // operate independently on 128-bit lanes.
25613   unsigned NumElts = VT.getVectorNumElements();
25614   unsigned NumLanes = VT.getSizeInBits()/128;
25615   unsigned NumLaneElts = NumElts / NumLanes;
25616   assert((NumLaneElts % 2 == 0) &&
25617          "Vector type should have an even number of elements in each lane");
25618   unsigned HalfLaneElts = NumLaneElts/2;
25619
25620   // View LHS in the form
25621   //   LHS = VECTOR_SHUFFLE A, B, LMask
25622   // If LHS is not a shuffle then pretend it is the shuffle
25623   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25624   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25625   // type VT.
25626   SDValue A, B;
25627   SmallVector<int, 16> LMask(NumElts);
25628   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25629     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25630       A = LHS.getOperand(0);
25631     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25632       B = LHS.getOperand(1);
25633     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25634     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25635   } else {
25636     if (LHS.getOpcode() != ISD::UNDEF)
25637       A = LHS;
25638     for (unsigned i = 0; i != NumElts; ++i)
25639       LMask[i] = i;
25640   }
25641
25642   // Likewise, view RHS in the form
25643   //   RHS = VECTOR_SHUFFLE C, D, RMask
25644   SDValue C, D;
25645   SmallVector<int, 16> RMask(NumElts);
25646   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25647     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25648       C = RHS.getOperand(0);
25649     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25650       D = RHS.getOperand(1);
25651     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25652     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25653   } else {
25654     if (RHS.getOpcode() != ISD::UNDEF)
25655       C = RHS;
25656     for (unsigned i = 0; i != NumElts; ++i)
25657       RMask[i] = i;
25658   }
25659
25660   // Check that the shuffles are both shuffling the same vectors.
25661   if (!(A == C && B == D) && !(A == D && B == C))
25662     return false;
25663
25664   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25665   if (!A.getNode() && !B.getNode())
25666     return false;
25667
25668   // If A and B occur in reverse order in RHS, then "swap" them (which means
25669   // rewriting the mask).
25670   if (A != C)
25671     ShuffleVectorSDNode::commuteMask(RMask);
25672
25673   // At this point LHS and RHS are equivalent to
25674   //   LHS = VECTOR_SHUFFLE A, B, LMask
25675   //   RHS = VECTOR_SHUFFLE A, B, RMask
25676   // Check that the masks correspond to performing a horizontal operation.
25677   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25678     for (unsigned i = 0; i != NumLaneElts; ++i) {
25679       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25680
25681       // Ignore any UNDEF components.
25682       if (LIdx < 0 || RIdx < 0 ||
25683           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25684           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25685         continue;
25686
25687       // Check that successive elements are being operated on.  If not, this is
25688       // not a horizontal operation.
25689       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25690       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25691       if (!(LIdx == Index && RIdx == Index + 1) &&
25692           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25693         return false;
25694     }
25695   }
25696
25697   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25698   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25699   return true;
25700 }
25701
25702 /// Do target-specific dag combines on floating point adds.
25703 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25704                                   const X86Subtarget *Subtarget) {
25705   EVT VT = N->getValueType(0);
25706   SDValue LHS = N->getOperand(0);
25707   SDValue RHS = N->getOperand(1);
25708
25709   // Try to synthesize horizontal adds from adds of shuffles.
25710   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25711        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25712       isHorizontalBinOp(LHS, RHS, true))
25713     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25714   return SDValue();
25715 }
25716
25717 /// Do target-specific dag combines on floating point subs.
25718 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25719                                   const X86Subtarget *Subtarget) {
25720   EVT VT = N->getValueType(0);
25721   SDValue LHS = N->getOperand(0);
25722   SDValue RHS = N->getOperand(1);
25723
25724   // Try to synthesize horizontal subs from subs of shuffles.
25725   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25726        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25727       isHorizontalBinOp(LHS, RHS, false))
25728     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25729   return SDValue();
25730 }
25731
25732 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25733 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25734                                  const X86Subtarget *Subtarget) {
25735   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25736
25737   // F[X]OR(0.0, x) -> x
25738   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25739     if (C->getValueAPF().isPosZero())
25740       return N->getOperand(1);
25741
25742   // F[X]OR(x, 0.0) -> x
25743   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25744     if (C->getValueAPF().isPosZero())
25745       return N->getOperand(0);
25746
25747   EVT VT = N->getValueType(0);
25748   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25749     SDLoc dl(N);
25750     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25751     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25752
25753     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25754     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25755     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25756     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25757     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25758   }
25759   return SDValue();
25760 }
25761
25762 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25763 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25764   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25765
25766   // Only perform optimizations if UnsafeMath is used.
25767   if (!DAG.getTarget().Options.UnsafeFPMath)
25768     return SDValue();
25769
25770   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25771   // into FMINC and FMAXC, which are Commutative operations.
25772   unsigned NewOp = 0;
25773   switch (N->getOpcode()) {
25774     default: llvm_unreachable("unknown opcode");
25775     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25776     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25777   }
25778
25779   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25780                      N->getOperand(0), N->getOperand(1));
25781 }
25782
25783 /// Do target-specific dag combines on X86ISD::FAND nodes.
25784 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25785   // FAND(0.0, x) -> 0.0
25786   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25787     if (C->getValueAPF().isPosZero())
25788       return N->getOperand(0);
25789
25790   // FAND(x, 0.0) -> 0.0
25791   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25792     if (C->getValueAPF().isPosZero())
25793       return N->getOperand(1);
25794
25795   return SDValue();
25796 }
25797
25798 /// Do target-specific dag combines on X86ISD::FANDN nodes
25799 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25800   // FANDN(0.0, x) -> x
25801   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25802     if (C->getValueAPF().isPosZero())
25803       return N->getOperand(1);
25804
25805   // FANDN(x, 0.0) -> 0.0
25806   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25807     if (C->getValueAPF().isPosZero())
25808       return N->getOperand(1);
25809
25810   return SDValue();
25811 }
25812
25813 static SDValue PerformBTCombine(SDNode *N,
25814                                 SelectionDAG &DAG,
25815                                 TargetLowering::DAGCombinerInfo &DCI) {
25816   // BT ignores high bits in the bit index operand.
25817   SDValue Op1 = N->getOperand(1);
25818   if (Op1.hasOneUse()) {
25819     unsigned BitWidth = Op1.getValueSizeInBits();
25820     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25821     APInt KnownZero, KnownOne;
25822     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25823                                           !DCI.isBeforeLegalizeOps());
25824     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25825     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25826         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25827       DCI.CommitTargetLoweringOpt(TLO);
25828   }
25829   return SDValue();
25830 }
25831
25832 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25833   SDValue Op = N->getOperand(0);
25834   if (Op.getOpcode() == ISD::BITCAST)
25835     Op = Op.getOperand(0);
25836   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25837   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25838       VT.getVectorElementType().getSizeInBits() ==
25839       OpVT.getVectorElementType().getSizeInBits()) {
25840     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25841   }
25842   return SDValue();
25843 }
25844
25845 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25846                                                const X86Subtarget *Subtarget) {
25847   EVT VT = N->getValueType(0);
25848   if (!VT.isVector())
25849     return SDValue();
25850
25851   SDValue N0 = N->getOperand(0);
25852   SDValue N1 = N->getOperand(1);
25853   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25854   SDLoc dl(N);
25855
25856   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25857   // both SSE and AVX2 since there is no sign-extended shift right
25858   // operation on a vector with 64-bit elements.
25859   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25860   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25861   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25862       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25863     SDValue N00 = N0.getOperand(0);
25864
25865     // EXTLOAD has a better solution on AVX2,
25866     // it may be replaced with X86ISD::VSEXT node.
25867     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25868       if (!ISD::isNormalLoad(N00.getNode()))
25869         return SDValue();
25870
25871     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25872         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25873                                   N00, N1);
25874       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25875     }
25876   }
25877   return SDValue();
25878 }
25879
25880 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25881 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25882 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25883 /// eliminate extend, add, and shift instructions.
25884 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25885                                        const X86Subtarget *Subtarget) {
25886   // TODO: This should be valid for other integer types.
25887   EVT VT = Sext->getValueType(0);
25888   if (VT != MVT::i64)
25889     return SDValue();
25890
25891   // We need an 'add nsw' feeding into the 'sext'.
25892   SDValue Add = Sext->getOperand(0);
25893   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25894     return SDValue();
25895
25896   // Having a constant operand to the 'add' ensures that we are not increasing
25897   // the instruction count because the constant is extended for free below.
25898   // A constant operand can also become the displacement field of an LEA.
25899   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25900   if (!AddOp1)
25901     return SDValue();
25902
25903   // Don't make the 'add' bigger if there's no hope of combining it with some
25904   // other 'add' or 'shl' instruction.
25905   // TODO: It may be profitable to generate simpler LEA instructions in place
25906   // of single 'add' instructions, but the cost model for selecting an LEA
25907   // currently has a high threshold.
25908   bool HasLEAPotential = false;
25909   for (auto *User : Sext->uses()) {
25910     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25911       HasLEAPotential = true;
25912       break;
25913     }
25914   }
25915   if (!HasLEAPotential)
25916     return SDValue();
25917
25918   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25919   int64_t AddConstant = AddOp1->getSExtValue();
25920   SDValue AddOp0 = Add.getOperand(0);
25921   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25922   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25923
25924   // The wider add is guaranteed to not wrap because both operands are
25925   // sign-extended.
25926   SDNodeFlags Flags;
25927   Flags.setNoSignedWrap(true);
25928   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25929 }
25930
25931 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25932                                   TargetLowering::DAGCombinerInfo &DCI,
25933                                   const X86Subtarget *Subtarget) {
25934   SDValue N0 = N->getOperand(0);
25935   EVT VT = N->getValueType(0);
25936   EVT SVT = VT.getScalarType();
25937   EVT InVT = N0.getValueType();
25938   EVT InSVT = InVT.getScalarType();
25939   SDLoc DL(N);
25940
25941   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25942   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25943   // This exposes the sext to the sdivrem lowering, so that it directly extends
25944   // from AH (which we otherwise need to do contortions to access).
25945   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25946       InVT == MVT::i8 && VT == MVT::i32) {
25947     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25948     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25949                             N0.getOperand(0), N0.getOperand(1));
25950     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25951     return R.getValue(1);
25952   }
25953
25954   if (!DCI.isBeforeLegalizeOps()) {
25955     if (InVT == MVT::i1) {
25956       SDValue Zero = DAG.getConstant(0, DL, VT);
25957       SDValue AllOnes =
25958         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25959       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25960     }
25961     return SDValue();
25962   }
25963
25964   if (VT.isVector() && Subtarget->hasSSE2()) {
25965     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25966       EVT InVT = N.getValueType();
25967       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25968                                    Size / InVT.getScalarSizeInBits());
25969       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25970                                     DAG.getUNDEF(InVT));
25971       Opnds[0] = N;
25972       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25973     };
25974
25975     // If target-size is less than 128-bits, extend to a type that would extend
25976     // to 128 bits, extend that and extract the original target vector.
25977     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25978         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25979         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25980       unsigned Scale = 128 / VT.getSizeInBits();
25981       EVT ExVT =
25982           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25983       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25984       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25985       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25986                          DAG.getIntPtrConstant(0, DL));
25987     }
25988
25989     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25990     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25991     if (VT.getSizeInBits() == 128 &&
25992         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25993         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25994       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25995       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25996     }
25997
25998     // On pre-AVX2 targets, split into 128-bit nodes of
25999     // ISD::SIGN_EXTEND_VECTOR_INREG.
26000     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26001         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26002         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26003       unsigned NumVecs = VT.getSizeInBits() / 128;
26004       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26005       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26006       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26007
26008       SmallVector<SDValue, 8> Opnds;
26009       for (unsigned i = 0, Offset = 0; i != NumVecs;
26010            ++i, Offset += NumSubElts) {
26011         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26012                                      DAG.getIntPtrConstant(Offset, DL));
26013         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26014         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26015         Opnds.push_back(SrcVec);
26016       }
26017       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26018     }
26019   }
26020
26021   if (Subtarget->hasAVX() && VT.is256BitVector())
26022     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26023       return R;
26024
26025   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26026     return NewAdd;
26027
26028   return SDValue();
26029 }
26030
26031 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26032                                  const X86Subtarget* Subtarget) {
26033   SDLoc dl(N);
26034   EVT VT = N->getValueType(0);
26035
26036   // Let legalize expand this if it isn't a legal type yet.
26037   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26038     return SDValue();
26039
26040   EVT ScalarVT = VT.getScalarType();
26041   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26042       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26043        !Subtarget->hasAVX512()))
26044     return SDValue();
26045
26046   SDValue A = N->getOperand(0);
26047   SDValue B = N->getOperand(1);
26048   SDValue C = N->getOperand(2);
26049
26050   bool NegA = (A.getOpcode() == ISD::FNEG);
26051   bool NegB = (B.getOpcode() == ISD::FNEG);
26052   bool NegC = (C.getOpcode() == ISD::FNEG);
26053
26054   // Negative multiplication when NegA xor NegB
26055   bool NegMul = (NegA != NegB);
26056   if (NegA)
26057     A = A.getOperand(0);
26058   if (NegB)
26059     B = B.getOperand(0);
26060   if (NegC)
26061     C = C.getOperand(0);
26062
26063   unsigned Opcode;
26064   if (!NegMul)
26065     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26066   else
26067     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26068
26069   return DAG.getNode(Opcode, dl, VT, A, B, C);
26070 }
26071
26072 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26073                                   TargetLowering::DAGCombinerInfo &DCI,
26074                                   const X86Subtarget *Subtarget) {
26075   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26076   //           (and (i32 x86isd::setcc_carry), 1)
26077   // This eliminates the zext. This transformation is necessary because
26078   // ISD::SETCC is always legalized to i8.
26079   SDLoc dl(N);
26080   SDValue N0 = N->getOperand(0);
26081   EVT VT = N->getValueType(0);
26082
26083   if (N0.getOpcode() == ISD::AND &&
26084       N0.hasOneUse() &&
26085       N0.getOperand(0).hasOneUse()) {
26086     SDValue N00 = N0.getOperand(0);
26087     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26088       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26089       if (!C || C->getZExtValue() != 1)
26090         return SDValue();
26091       return DAG.getNode(ISD::AND, dl, VT,
26092                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26093                                      N00.getOperand(0), N00.getOperand(1)),
26094                          DAG.getConstant(1, dl, VT));
26095     }
26096   }
26097
26098   if (N0.getOpcode() == ISD::TRUNCATE &&
26099       N0.hasOneUse() &&
26100       N0.getOperand(0).hasOneUse()) {
26101     SDValue N00 = N0.getOperand(0);
26102     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26103       return DAG.getNode(ISD::AND, dl, VT,
26104                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26105                                      N00.getOperand(0), N00.getOperand(1)),
26106                          DAG.getConstant(1, dl, VT));
26107     }
26108   }
26109
26110   if (VT.is256BitVector())
26111     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26112       return R;
26113
26114   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26115   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26116   // This exposes the zext to the udivrem lowering, so that it directly extends
26117   // from AH (which we otherwise need to do contortions to access).
26118   if (N0.getOpcode() == ISD::UDIVREM &&
26119       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26120       (VT == MVT::i32 || VT == MVT::i64)) {
26121     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26122     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26123                             N0.getOperand(0), N0.getOperand(1));
26124     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26125     return R.getValue(1);
26126   }
26127
26128   return SDValue();
26129 }
26130
26131 // Optimize x == -y --> x+y == 0
26132 //          x != -y --> x+y != 0
26133 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26134                                       const X86Subtarget* Subtarget) {
26135   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26136   SDValue LHS = N->getOperand(0);
26137   SDValue RHS = N->getOperand(1);
26138   EVT VT = N->getValueType(0);
26139   SDLoc DL(N);
26140
26141   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26142     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26143       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26144         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26145                                    LHS.getOperand(1));
26146         return DAG.getSetCC(DL, N->getValueType(0), addV,
26147                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26148       }
26149   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26150     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26151       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26152         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26153                                    RHS.getOperand(1));
26154         return DAG.getSetCC(DL, N->getValueType(0), addV,
26155                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26156       }
26157
26158   if (VT.getScalarType() == MVT::i1 &&
26159       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26160     bool IsSEXT0 =
26161         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26162         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26163     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26164
26165     if (!IsSEXT0 || !IsVZero1) {
26166       // Swap the operands and update the condition code.
26167       std::swap(LHS, RHS);
26168       CC = ISD::getSetCCSwappedOperands(CC);
26169
26170       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26171                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26172       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26173     }
26174
26175     if (IsSEXT0 && IsVZero1) {
26176       assert(VT == LHS.getOperand(0).getValueType() &&
26177              "Uexpected operand type");
26178       if (CC == ISD::SETGT)
26179         return DAG.getConstant(0, DL, VT);
26180       if (CC == ISD::SETLE)
26181         return DAG.getConstant(1, DL, VT);
26182       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26183         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26184
26185       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26186              "Unexpected condition code!");
26187       return LHS.getOperand(0);
26188     }
26189   }
26190
26191   return SDValue();
26192 }
26193
26194 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26195   SDValue V0 = N->getOperand(0);
26196   SDValue V1 = N->getOperand(1);
26197   SDLoc DL(N);
26198   EVT VT = N->getValueType(0);
26199
26200   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26201   // operands and changing the mask to 1. This saves us a bunch of
26202   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26203   // x86InstrInfo knows how to commute this back after instruction selection
26204   // if it would help register allocation.
26205
26206   // TODO: If optimizing for size or a processor that doesn't suffer from
26207   // partial register update stalls, this should be transformed into a MOVSD
26208   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26209
26210   if (VT == MVT::v2f64)
26211     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26212       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26213         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26214         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26215       }
26216
26217   return SDValue();
26218 }
26219
26220 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26221 // as "sbb reg,reg", since it can be extended without zext and produces
26222 // an all-ones bit which is more useful than 0/1 in some cases.
26223 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26224                                MVT VT) {
26225   if (VT == MVT::i8)
26226     return DAG.getNode(ISD::AND, DL, VT,
26227                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26228                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26229                                    EFLAGS),
26230                        DAG.getConstant(1, DL, VT));
26231   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26232   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26233                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26234                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26235                                  EFLAGS));
26236 }
26237
26238 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26239 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26240                                    TargetLowering::DAGCombinerInfo &DCI,
26241                                    const X86Subtarget *Subtarget) {
26242   SDLoc DL(N);
26243   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26244   SDValue EFLAGS = N->getOperand(1);
26245
26246   if (CC == X86::COND_A) {
26247     // Try to convert COND_A into COND_B in an attempt to facilitate
26248     // materializing "setb reg".
26249     //
26250     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26251     // cannot take an immediate as its first operand.
26252     //
26253     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26254         EFLAGS.getValueType().isInteger() &&
26255         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26256       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26257                                    EFLAGS.getNode()->getVTList(),
26258                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26259       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26260       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26261     }
26262   }
26263
26264   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26265   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26266   // cases.
26267   if (CC == X86::COND_B)
26268     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26269
26270   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26271     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26272     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26273   }
26274
26275   return SDValue();
26276 }
26277
26278 // Optimize branch condition evaluation.
26279 //
26280 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26281                                     TargetLowering::DAGCombinerInfo &DCI,
26282                                     const X86Subtarget *Subtarget) {
26283   SDLoc DL(N);
26284   SDValue Chain = N->getOperand(0);
26285   SDValue Dest = N->getOperand(1);
26286   SDValue EFLAGS = N->getOperand(3);
26287   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26288
26289   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26290     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26291     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26292                        Flags);
26293   }
26294
26295   return SDValue();
26296 }
26297
26298 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26299                                                          SelectionDAG &DAG) {
26300   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26301   // optimize away operation when it's from a constant.
26302   //
26303   // The general transformation is:
26304   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26305   //       AND(VECTOR_CMP(x,y), constant2)
26306   //    constant2 = UNARYOP(constant)
26307
26308   // Early exit if this isn't a vector operation, the operand of the
26309   // unary operation isn't a bitwise AND, or if the sizes of the operations
26310   // aren't the same.
26311   EVT VT = N->getValueType(0);
26312   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26313       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26314       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26315     return SDValue();
26316
26317   // Now check that the other operand of the AND is a constant. We could
26318   // make the transformation for non-constant splats as well, but it's unclear
26319   // that would be a benefit as it would not eliminate any operations, just
26320   // perform one more step in scalar code before moving to the vector unit.
26321   if (BuildVectorSDNode *BV =
26322           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26323     // Bail out if the vector isn't a constant.
26324     if (!BV->isConstant())
26325       return SDValue();
26326
26327     // Everything checks out. Build up the new and improved node.
26328     SDLoc DL(N);
26329     EVT IntVT = BV->getValueType(0);
26330     // Create a new constant of the appropriate type for the transformed
26331     // DAG.
26332     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26333     // The AND node needs bitcasts to/from an integer vector type around it.
26334     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26335     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26336                                  N->getOperand(0)->getOperand(0), MaskConst);
26337     SDValue Res = DAG.getBitcast(VT, NewAnd);
26338     return Res;
26339   }
26340
26341   return SDValue();
26342 }
26343
26344 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26345                                         const X86Subtarget *Subtarget) {
26346   SDValue Op0 = N->getOperand(0);
26347   EVT VT = N->getValueType(0);
26348   EVT InVT = Op0.getValueType();
26349   EVT InSVT = InVT.getScalarType();
26350   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26351
26352   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26353   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26354   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26355     SDLoc dl(N);
26356     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26357                                  InVT.getVectorNumElements());
26358     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26359
26360     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26361       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26362
26363     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26364   }
26365
26366   return SDValue();
26367 }
26368
26369 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26370                                         const X86Subtarget *Subtarget) {
26371   // First try to optimize away the conversion entirely when it's
26372   // conditionally from a constant. Vectors only.
26373   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26374     return Res;
26375
26376   // Now move on to more general possibilities.
26377   SDValue Op0 = N->getOperand(0);
26378   EVT VT = N->getValueType(0);
26379   EVT InVT = Op0.getValueType();
26380   EVT InSVT = InVT.getScalarType();
26381
26382   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26383   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26384   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26385     SDLoc dl(N);
26386     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26387                                  InVT.getVectorNumElements());
26388     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26389     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26390   }
26391
26392   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26393   // a 32-bit target where SSE doesn't support i64->FP operations.
26394   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26395     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26396     EVT LdVT = Ld->getValueType(0);
26397
26398     // This transformation is not supported if the result type is f16
26399     if (VT == MVT::f16)
26400       return SDValue();
26401
26402     if (!Ld->isVolatile() && !VT.isVector() &&
26403         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26404         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26405       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26406           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26407       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26408       return FILDChain;
26409     }
26410   }
26411   return SDValue();
26412 }
26413
26414 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26415 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26416                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26417   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26418   // the result is either zero or one (depending on the input carry bit).
26419   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26420   if (X86::isZeroNode(N->getOperand(0)) &&
26421       X86::isZeroNode(N->getOperand(1)) &&
26422       // We don't have a good way to replace an EFLAGS use, so only do this when
26423       // dead right now.
26424       SDValue(N, 1).use_empty()) {
26425     SDLoc DL(N);
26426     EVT VT = N->getValueType(0);
26427     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26428     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26429                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26430                                            DAG.getConstant(X86::COND_B, DL,
26431                                                            MVT::i8),
26432                                            N->getOperand(2)),
26433                                DAG.getConstant(1, DL, VT));
26434     return DCI.CombineTo(N, Res1, CarryOut);
26435   }
26436
26437   return SDValue();
26438 }
26439
26440 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26441 //      (add Y, (setne X, 0)) -> sbb -1, Y
26442 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26443 //      (sub (setne X, 0), Y) -> adc -1, Y
26444 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26445   SDLoc DL(N);
26446
26447   // Look through ZExts.
26448   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26449   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26450     return SDValue();
26451
26452   SDValue SetCC = Ext.getOperand(0);
26453   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26454     return SDValue();
26455
26456   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26457   if (CC != X86::COND_E && CC != X86::COND_NE)
26458     return SDValue();
26459
26460   SDValue Cmp = SetCC.getOperand(1);
26461   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26462       !X86::isZeroNode(Cmp.getOperand(1)) ||
26463       !Cmp.getOperand(0).getValueType().isInteger())
26464     return SDValue();
26465
26466   SDValue CmpOp0 = Cmp.getOperand(0);
26467   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26468                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26469
26470   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26471   if (CC == X86::COND_NE)
26472     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26473                        DL, OtherVal.getValueType(), OtherVal,
26474                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26475                        NewCmp);
26476   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26477                      DL, OtherVal.getValueType(), OtherVal,
26478                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26479 }
26480
26481 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26482 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26483                                  const X86Subtarget *Subtarget) {
26484   EVT VT = N->getValueType(0);
26485   SDValue Op0 = N->getOperand(0);
26486   SDValue Op1 = N->getOperand(1);
26487
26488   // Try to synthesize horizontal adds from adds of shuffles.
26489   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26490        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26491       isHorizontalBinOp(Op0, Op1, true))
26492     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26493
26494   return OptimizeConditionalInDecrement(N, DAG);
26495 }
26496
26497 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26498                                  const X86Subtarget *Subtarget) {
26499   SDValue Op0 = N->getOperand(0);
26500   SDValue Op1 = N->getOperand(1);
26501
26502   // X86 can't encode an immediate LHS of a sub. See if we can push the
26503   // negation into a preceding instruction.
26504   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26505     // If the RHS of the sub is a XOR with one use and a constant, invert the
26506     // immediate. Then add one to the LHS of the sub so we can turn
26507     // X-Y -> X+~Y+1, saving one register.
26508     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26509         isa<ConstantSDNode>(Op1.getOperand(1))) {
26510       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26511       EVT VT = Op0.getValueType();
26512       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26513                                    Op1.getOperand(0),
26514                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26515       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26516                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26517     }
26518   }
26519
26520   // Try to synthesize horizontal adds from adds of shuffles.
26521   EVT VT = N->getValueType(0);
26522   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26523        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26524       isHorizontalBinOp(Op0, Op1, true))
26525     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26526
26527   return OptimizeConditionalInDecrement(N, DAG);
26528 }
26529
26530 /// performVZEXTCombine - Performs build vector combines
26531 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26532                                    TargetLowering::DAGCombinerInfo &DCI,
26533                                    const X86Subtarget *Subtarget) {
26534   SDLoc DL(N);
26535   MVT VT = N->getSimpleValueType(0);
26536   SDValue Op = N->getOperand(0);
26537   MVT OpVT = Op.getSimpleValueType();
26538   MVT OpEltVT = OpVT.getVectorElementType();
26539   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26540
26541   // (vzext (bitcast (vzext (x)) -> (vzext x)
26542   SDValue V = Op;
26543   while (V.getOpcode() == ISD::BITCAST)
26544     V = V.getOperand(0);
26545
26546   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26547     MVT InnerVT = V.getSimpleValueType();
26548     MVT InnerEltVT = InnerVT.getVectorElementType();
26549
26550     // If the element sizes match exactly, we can just do one larger vzext. This
26551     // is always an exact type match as vzext operates on integer types.
26552     if (OpEltVT == InnerEltVT) {
26553       assert(OpVT == InnerVT && "Types must match for vzext!");
26554       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26555     }
26556
26557     // The only other way we can combine them is if only a single element of the
26558     // inner vzext is used in the input to the outer vzext.
26559     if (InnerEltVT.getSizeInBits() < InputBits)
26560       return SDValue();
26561
26562     // In this case, the inner vzext is completely dead because we're going to
26563     // only look at bits inside of the low element. Just do the outer vzext on
26564     // a bitcast of the input to the inner.
26565     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26566   }
26567
26568   // Check if we can bypass extracting and re-inserting an element of an input
26569   // vector. Essentially:
26570   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26571   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26572       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26573       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26574     SDValue ExtractedV = V.getOperand(0);
26575     SDValue OrigV = ExtractedV.getOperand(0);
26576     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26577       if (ExtractIdx->getZExtValue() == 0) {
26578         MVT OrigVT = OrigV.getSimpleValueType();
26579         // Extract a subvector if necessary...
26580         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26581           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26582           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26583                                     OrigVT.getVectorNumElements() / Ratio);
26584           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26585                               DAG.getIntPtrConstant(0, DL));
26586         }
26587         Op = DAG.getBitcast(OpVT, OrigV);
26588         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26589       }
26590   }
26591
26592   return SDValue();
26593 }
26594
26595 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26596                                              DAGCombinerInfo &DCI) const {
26597   SelectionDAG &DAG = DCI.DAG;
26598   switch (N->getOpcode()) {
26599   default: break;
26600   case ISD::EXTRACT_VECTOR_ELT:
26601     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26602   case ISD::VSELECT:
26603   case ISD::SELECT:
26604   case X86ISD::SHRUNKBLEND:
26605     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26606   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26607   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26608   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26609   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26610   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26611   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26612   case ISD::SHL:
26613   case ISD::SRA:
26614   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26615   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26616   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26617   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26618   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26619   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26620   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26621   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26622   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26623   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26624   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26625   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26626   case X86ISD::FXOR:
26627   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26628   case X86ISD::FMIN:
26629   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26630   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26631   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26632   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26633   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26634   case ISD::ANY_EXTEND:
26635   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26636   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26637   case ISD::SIGN_EXTEND_INREG:
26638     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26639   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26640   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26641   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26642   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26643   case X86ISD::SHUFP:       // Handle all target specific shuffles
26644   case X86ISD::PALIGNR:
26645   case X86ISD::UNPCKH:
26646   case X86ISD::UNPCKL:
26647   case X86ISD::MOVHLPS:
26648   case X86ISD::MOVLHPS:
26649   case X86ISD::PSHUFB:
26650   case X86ISD::PSHUFD:
26651   case X86ISD::PSHUFHW:
26652   case X86ISD::PSHUFLW:
26653   case X86ISD::MOVSS:
26654   case X86ISD::MOVSD:
26655   case X86ISD::VPERMILPI:
26656   case X86ISD::VPERM2X128:
26657   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26658   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26659   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26660   }
26661
26662   return SDValue();
26663 }
26664
26665 /// isTypeDesirableForOp - Return true if the target has native support for
26666 /// the specified value type and it is 'desirable' to use the type for the
26667 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26668 /// instruction encodings are longer and some i16 instructions are slow.
26669 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26670   if (!isTypeLegal(VT))
26671     return false;
26672   if (VT != MVT::i16)
26673     return true;
26674
26675   switch (Opc) {
26676   default:
26677     return true;
26678   case ISD::LOAD:
26679   case ISD::SIGN_EXTEND:
26680   case ISD::ZERO_EXTEND:
26681   case ISD::ANY_EXTEND:
26682   case ISD::SHL:
26683   case ISD::SRL:
26684   case ISD::SUB:
26685   case ISD::ADD:
26686   case ISD::MUL:
26687   case ISD::AND:
26688   case ISD::OR:
26689   case ISD::XOR:
26690     return false;
26691   }
26692 }
26693
26694 /// IsDesirableToPromoteOp - This method query the target whether it is
26695 /// beneficial for dag combiner to promote the specified node. If true, it
26696 /// should return the desired promotion type by reference.
26697 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26698   EVT VT = Op.getValueType();
26699   if (VT != MVT::i16)
26700     return false;
26701
26702   bool Promote = false;
26703   bool Commute = false;
26704   switch (Op.getOpcode()) {
26705   default: break;
26706   case ISD::LOAD: {
26707     LoadSDNode *LD = cast<LoadSDNode>(Op);
26708     // If the non-extending load has a single use and it's not live out, then it
26709     // might be folded.
26710     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26711                                                      Op.hasOneUse()*/) {
26712       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26713              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26714         // The only case where we'd want to promote LOAD (rather then it being
26715         // promoted as an operand is when it's only use is liveout.
26716         if (UI->getOpcode() != ISD::CopyToReg)
26717           return false;
26718       }
26719     }
26720     Promote = true;
26721     break;
26722   }
26723   case ISD::SIGN_EXTEND:
26724   case ISD::ZERO_EXTEND:
26725   case ISD::ANY_EXTEND:
26726     Promote = true;
26727     break;
26728   case ISD::SHL:
26729   case ISD::SRL: {
26730     SDValue N0 = Op.getOperand(0);
26731     // Look out for (store (shl (load), x)).
26732     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26733       return false;
26734     Promote = true;
26735     break;
26736   }
26737   case ISD::ADD:
26738   case ISD::MUL:
26739   case ISD::AND:
26740   case ISD::OR:
26741   case ISD::XOR:
26742     Commute = true;
26743     // fallthrough
26744   case ISD::SUB: {
26745     SDValue N0 = Op.getOperand(0);
26746     SDValue N1 = Op.getOperand(1);
26747     if (!Commute && MayFoldLoad(N1))
26748       return false;
26749     // Avoid disabling potential load folding opportunities.
26750     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26751       return false;
26752     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26753       return false;
26754     Promote = true;
26755   }
26756   }
26757
26758   PVT = MVT::i32;
26759   return Promote;
26760 }
26761
26762 //===----------------------------------------------------------------------===//
26763 //                           X86 Inline Assembly Support
26764 //===----------------------------------------------------------------------===//
26765
26766 // Helper to match a string separated by whitespace.
26767 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26768   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26769
26770   for (StringRef Piece : Pieces) {
26771     if (!S.startswith(Piece)) // Check if the piece matches.
26772       return false;
26773
26774     S = S.substr(Piece.size());
26775     StringRef::size_type Pos = S.find_first_not_of(" \t");
26776     if (Pos == 0) // We matched a prefix.
26777       return false;
26778
26779     S = S.substr(Pos);
26780   }
26781
26782   return S.empty();
26783 }
26784
26785 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26786
26787   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26788     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26789         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26790         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26791
26792       if (AsmPieces.size() == 3)
26793         return true;
26794       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26795         return true;
26796     }
26797   }
26798   return false;
26799 }
26800
26801 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26802   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26803
26804   std::string AsmStr = IA->getAsmString();
26805
26806   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26807   if (!Ty || Ty->getBitWidth() % 16 != 0)
26808     return false;
26809
26810   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26811   SmallVector<StringRef, 4> AsmPieces;
26812   SplitString(AsmStr, AsmPieces, ";\n");
26813
26814   switch (AsmPieces.size()) {
26815   default: return false;
26816   case 1:
26817     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26818     // we will turn this bswap into something that will be lowered to logical
26819     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26820     // lower so don't worry about this.
26821     // bswap $0
26822     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26823         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26824         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26825         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26826         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26827         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26828       // No need to check constraints, nothing other than the equivalent of
26829       // "=r,0" would be valid here.
26830       return IntrinsicLowering::LowerToByteSwap(CI);
26831     }
26832
26833     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26834     if (CI->getType()->isIntegerTy(16) &&
26835         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26836         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26837          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26838       AsmPieces.clear();
26839       StringRef ConstraintsStr = IA->getConstraintString();
26840       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26841       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26842       if (clobbersFlagRegisters(AsmPieces))
26843         return IntrinsicLowering::LowerToByteSwap(CI);
26844     }
26845     break;
26846   case 3:
26847     if (CI->getType()->isIntegerTy(32) &&
26848         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26849         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26850         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26851         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26852       AsmPieces.clear();
26853       StringRef ConstraintsStr = IA->getConstraintString();
26854       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26855       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26856       if (clobbersFlagRegisters(AsmPieces))
26857         return IntrinsicLowering::LowerToByteSwap(CI);
26858     }
26859
26860     if (CI->getType()->isIntegerTy(64)) {
26861       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26862       if (Constraints.size() >= 2 &&
26863           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26864           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26865         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26866         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26867             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26868             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26869           return IntrinsicLowering::LowerToByteSwap(CI);
26870       }
26871     }
26872     break;
26873   }
26874   return false;
26875 }
26876
26877 /// getConstraintType - Given a constraint letter, return the type of
26878 /// constraint it is for this target.
26879 X86TargetLowering::ConstraintType
26880 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26881   if (Constraint.size() == 1) {
26882     switch (Constraint[0]) {
26883     case 'R':
26884     case 'q':
26885     case 'Q':
26886     case 'f':
26887     case 't':
26888     case 'u':
26889     case 'y':
26890     case 'x':
26891     case 'Y':
26892     case 'l':
26893       return C_RegisterClass;
26894     case 'a':
26895     case 'b':
26896     case 'c':
26897     case 'd':
26898     case 'S':
26899     case 'D':
26900     case 'A':
26901       return C_Register;
26902     case 'I':
26903     case 'J':
26904     case 'K':
26905     case 'L':
26906     case 'M':
26907     case 'N':
26908     case 'G':
26909     case 'C':
26910     case 'e':
26911     case 'Z':
26912       return C_Other;
26913     default:
26914       break;
26915     }
26916   }
26917   return TargetLowering::getConstraintType(Constraint);
26918 }
26919
26920 /// Examine constraint type and operand type and determine a weight value.
26921 /// This object must already have been set up with the operand type
26922 /// and the current alternative constraint selected.
26923 TargetLowering::ConstraintWeight
26924   X86TargetLowering::getSingleConstraintMatchWeight(
26925     AsmOperandInfo &info, const char *constraint) const {
26926   ConstraintWeight weight = CW_Invalid;
26927   Value *CallOperandVal = info.CallOperandVal;
26928     // If we don't have a value, we can't do a match,
26929     // but allow it at the lowest weight.
26930   if (!CallOperandVal)
26931     return CW_Default;
26932   Type *type = CallOperandVal->getType();
26933   // Look at the constraint type.
26934   switch (*constraint) {
26935   default:
26936     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26937   case 'R':
26938   case 'q':
26939   case 'Q':
26940   case 'a':
26941   case 'b':
26942   case 'c':
26943   case 'd':
26944   case 'S':
26945   case 'D':
26946   case 'A':
26947     if (CallOperandVal->getType()->isIntegerTy())
26948       weight = CW_SpecificReg;
26949     break;
26950   case 'f':
26951   case 't':
26952   case 'u':
26953     if (type->isFloatingPointTy())
26954       weight = CW_SpecificReg;
26955     break;
26956   case 'y':
26957     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26958       weight = CW_SpecificReg;
26959     break;
26960   case 'x':
26961   case 'Y':
26962     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26963         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26964       weight = CW_Register;
26965     break;
26966   case 'I':
26967     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26968       if (C->getZExtValue() <= 31)
26969         weight = CW_Constant;
26970     }
26971     break;
26972   case 'J':
26973     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26974       if (C->getZExtValue() <= 63)
26975         weight = CW_Constant;
26976     }
26977     break;
26978   case 'K':
26979     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26980       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26981         weight = CW_Constant;
26982     }
26983     break;
26984   case 'L':
26985     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26986       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26987         weight = CW_Constant;
26988     }
26989     break;
26990   case 'M':
26991     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26992       if (C->getZExtValue() <= 3)
26993         weight = CW_Constant;
26994     }
26995     break;
26996   case 'N':
26997     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26998       if (C->getZExtValue() <= 0xff)
26999         weight = CW_Constant;
27000     }
27001     break;
27002   case 'G':
27003   case 'C':
27004     if (isa<ConstantFP>(CallOperandVal)) {
27005       weight = CW_Constant;
27006     }
27007     break;
27008   case 'e':
27009     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27010       if ((C->getSExtValue() >= -0x80000000LL) &&
27011           (C->getSExtValue() <= 0x7fffffffLL))
27012         weight = CW_Constant;
27013     }
27014     break;
27015   case 'Z':
27016     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27017       if (C->getZExtValue() <= 0xffffffff)
27018         weight = CW_Constant;
27019     }
27020     break;
27021   }
27022   return weight;
27023 }
27024
27025 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27026 /// with another that has more specific requirements based on the type of the
27027 /// corresponding operand.
27028 const char *X86TargetLowering::
27029 LowerXConstraint(EVT ConstraintVT) const {
27030   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27031   // 'f' like normal targets.
27032   if (ConstraintVT.isFloatingPoint()) {
27033     if (Subtarget->hasSSE2())
27034       return "Y";
27035     if (Subtarget->hasSSE1())
27036       return "x";
27037   }
27038
27039   return TargetLowering::LowerXConstraint(ConstraintVT);
27040 }
27041
27042 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27043 /// vector.  If it is invalid, don't add anything to Ops.
27044 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27045                                                      std::string &Constraint,
27046                                                      std::vector<SDValue>&Ops,
27047                                                      SelectionDAG &DAG) const {
27048   SDValue Result;
27049
27050   // Only support length 1 constraints for now.
27051   if (Constraint.length() > 1) return;
27052
27053   char ConstraintLetter = Constraint[0];
27054   switch (ConstraintLetter) {
27055   default: break;
27056   case 'I':
27057     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27058       if (C->getZExtValue() <= 31) {
27059         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27060                                        Op.getValueType());
27061         break;
27062       }
27063     }
27064     return;
27065   case 'J':
27066     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27067       if (C->getZExtValue() <= 63) {
27068         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27069                                        Op.getValueType());
27070         break;
27071       }
27072     }
27073     return;
27074   case 'K':
27075     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27076       if (isInt<8>(C->getSExtValue())) {
27077         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27078                                        Op.getValueType());
27079         break;
27080       }
27081     }
27082     return;
27083   case 'L':
27084     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27085       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27086           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27087         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27088                                        Op.getValueType());
27089         break;
27090       }
27091     }
27092     return;
27093   case 'M':
27094     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27095       if (C->getZExtValue() <= 3) {
27096         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27097                                        Op.getValueType());
27098         break;
27099       }
27100     }
27101     return;
27102   case 'N':
27103     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27104       if (C->getZExtValue() <= 255) {
27105         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27106                                        Op.getValueType());
27107         break;
27108       }
27109     }
27110     return;
27111   case 'O':
27112     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27113       if (C->getZExtValue() <= 127) {
27114         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27115                                        Op.getValueType());
27116         break;
27117       }
27118     }
27119     return;
27120   case 'e': {
27121     // 32-bit signed value
27122     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27123       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27124                                            C->getSExtValue())) {
27125         // Widen to 64 bits here to get it sign extended.
27126         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27127         break;
27128       }
27129     // FIXME gcc accepts some relocatable values here too, but only in certain
27130     // memory models; it's complicated.
27131     }
27132     return;
27133   }
27134   case 'Z': {
27135     // 32-bit unsigned value
27136     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27137       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27138                                            C->getZExtValue())) {
27139         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27140                                        Op.getValueType());
27141         break;
27142       }
27143     }
27144     // FIXME gcc accepts some relocatable values here too, but only in certain
27145     // memory models; it's complicated.
27146     return;
27147   }
27148   case 'i': {
27149     // Literal immediates are always ok.
27150     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27151       // Widen to 64 bits here to get it sign extended.
27152       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27153       break;
27154     }
27155
27156     // In any sort of PIC mode addresses need to be computed at runtime by
27157     // adding in a register or some sort of table lookup.  These can't
27158     // be used as immediates.
27159     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27160       return;
27161
27162     // If we are in non-pic codegen mode, we allow the address of a global (with
27163     // an optional displacement) to be used with 'i'.
27164     GlobalAddressSDNode *GA = nullptr;
27165     int64_t Offset = 0;
27166
27167     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27168     while (1) {
27169       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27170         Offset += GA->getOffset();
27171         break;
27172       } else if (Op.getOpcode() == ISD::ADD) {
27173         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27174           Offset += C->getZExtValue();
27175           Op = Op.getOperand(0);
27176           continue;
27177         }
27178       } else if (Op.getOpcode() == ISD::SUB) {
27179         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27180           Offset += -C->getZExtValue();
27181           Op = Op.getOperand(0);
27182           continue;
27183         }
27184       }
27185
27186       // Otherwise, this isn't something we can handle, reject it.
27187       return;
27188     }
27189
27190     const GlobalValue *GV = GA->getGlobal();
27191     // If we require an extra load to get this address, as in PIC mode, we
27192     // can't accept it.
27193     if (isGlobalStubReference(
27194             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27195       return;
27196
27197     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27198                                         GA->getValueType(0), Offset);
27199     break;
27200   }
27201   }
27202
27203   if (Result.getNode()) {
27204     Ops.push_back(Result);
27205     return;
27206   }
27207   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27208 }
27209
27210 std::pair<unsigned, const TargetRegisterClass *>
27211 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27212                                                 StringRef Constraint,
27213                                                 MVT VT) const {
27214   // First, see if this is a constraint that directly corresponds to an LLVM
27215   // register class.
27216   if (Constraint.size() == 1) {
27217     // GCC Constraint Letters
27218     switch (Constraint[0]) {
27219     default: break;
27220       // TODO: Slight differences here in allocation order and leaving
27221       // RIP in the class. Do they matter any more here than they do
27222       // in the normal allocation?
27223     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27224       if (Subtarget->is64Bit()) {
27225         if (VT == MVT::i32 || VT == MVT::f32)
27226           return std::make_pair(0U, &X86::GR32RegClass);
27227         if (VT == MVT::i16)
27228           return std::make_pair(0U, &X86::GR16RegClass);
27229         if (VT == MVT::i8 || VT == MVT::i1)
27230           return std::make_pair(0U, &X86::GR8RegClass);
27231         if (VT == MVT::i64 || VT == MVT::f64)
27232           return std::make_pair(0U, &X86::GR64RegClass);
27233         break;
27234       }
27235       // 32-bit fallthrough
27236     case 'Q':   // Q_REGS
27237       if (VT == MVT::i32 || VT == MVT::f32)
27238         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27239       if (VT == MVT::i16)
27240         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27241       if (VT == MVT::i8 || VT == MVT::i1)
27242         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27243       if (VT == MVT::i64)
27244         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27245       break;
27246     case 'r':   // GENERAL_REGS
27247     case 'l':   // INDEX_REGS
27248       if (VT == MVT::i8 || VT == MVT::i1)
27249         return std::make_pair(0U, &X86::GR8RegClass);
27250       if (VT == MVT::i16)
27251         return std::make_pair(0U, &X86::GR16RegClass);
27252       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27253         return std::make_pair(0U, &X86::GR32RegClass);
27254       return std::make_pair(0U, &X86::GR64RegClass);
27255     case 'R':   // LEGACY_REGS
27256       if (VT == MVT::i8 || VT == MVT::i1)
27257         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27258       if (VT == MVT::i16)
27259         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27260       if (VT == MVT::i32 || !Subtarget->is64Bit())
27261         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27262       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27263     case 'f':  // FP Stack registers.
27264       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27265       // value to the correct fpstack register class.
27266       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27267         return std::make_pair(0U, &X86::RFP32RegClass);
27268       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27269         return std::make_pair(0U, &X86::RFP64RegClass);
27270       return std::make_pair(0U, &X86::RFP80RegClass);
27271     case 'y':   // MMX_REGS if MMX allowed.
27272       if (!Subtarget->hasMMX()) break;
27273       return std::make_pair(0U, &X86::VR64RegClass);
27274     case 'Y':   // SSE_REGS if SSE2 allowed
27275       if (!Subtarget->hasSSE2()) break;
27276       // FALL THROUGH.
27277     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27278       if (!Subtarget->hasSSE1()) break;
27279
27280       switch (VT.SimpleTy) {
27281       default: break;
27282       // Scalar SSE types.
27283       case MVT::f32:
27284       case MVT::i32:
27285         return std::make_pair(0U, &X86::FR32RegClass);
27286       case MVT::f64:
27287       case MVT::i64:
27288         return std::make_pair(0U, &X86::FR64RegClass);
27289       // Vector types.
27290       case MVT::v16i8:
27291       case MVT::v8i16:
27292       case MVT::v4i32:
27293       case MVT::v2i64:
27294       case MVT::v4f32:
27295       case MVT::v2f64:
27296         return std::make_pair(0U, &X86::VR128RegClass);
27297       // AVX types.
27298       case MVT::v32i8:
27299       case MVT::v16i16:
27300       case MVT::v8i32:
27301       case MVT::v4i64:
27302       case MVT::v8f32:
27303       case MVT::v4f64:
27304         return std::make_pair(0U, &X86::VR256RegClass);
27305       case MVT::v8f64:
27306       case MVT::v16f32:
27307       case MVT::v16i32:
27308       case MVT::v8i64:
27309         return std::make_pair(0U, &X86::VR512RegClass);
27310       }
27311       break;
27312     }
27313   }
27314
27315   // Use the default implementation in TargetLowering to convert the register
27316   // constraint into a member of a register class.
27317   std::pair<unsigned, const TargetRegisterClass*> Res;
27318   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27319
27320   // Not found as a standard register?
27321   if (!Res.second) {
27322     // Map st(0) -> st(7) -> ST0
27323     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27324         tolower(Constraint[1]) == 's' &&
27325         tolower(Constraint[2]) == 't' &&
27326         Constraint[3] == '(' &&
27327         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27328         Constraint[5] == ')' &&
27329         Constraint[6] == '}') {
27330
27331       Res.first = X86::FP0+Constraint[4]-'0';
27332       Res.second = &X86::RFP80RegClass;
27333       return Res;
27334     }
27335
27336     // GCC allows "st(0)" to be called just plain "st".
27337     if (StringRef("{st}").equals_lower(Constraint)) {
27338       Res.first = X86::FP0;
27339       Res.second = &X86::RFP80RegClass;
27340       return Res;
27341     }
27342
27343     // flags -> EFLAGS
27344     if (StringRef("{flags}").equals_lower(Constraint)) {
27345       Res.first = X86::EFLAGS;
27346       Res.second = &X86::CCRRegClass;
27347       return Res;
27348     }
27349
27350     // 'A' means EAX + EDX.
27351     if (Constraint == "A") {
27352       Res.first = X86::EAX;
27353       Res.second = &X86::GR32_ADRegClass;
27354       return Res;
27355     }
27356     return Res;
27357   }
27358
27359   // Otherwise, check to see if this is a register class of the wrong value
27360   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27361   // turn into {ax},{dx}.
27362   // MVT::Other is used to specify clobber names.
27363   if (Res.second->hasType(VT) || VT == MVT::Other)
27364     return Res;   // Correct type already, nothing to do.
27365
27366   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27367   // return "eax". This should even work for things like getting 64bit integer
27368   // registers when given an f64 type.
27369   const TargetRegisterClass *Class = Res.second;
27370   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27371       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27372     unsigned Size = VT.getSizeInBits();
27373     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27374                                   : Size == 16 ? MVT::i16
27375                                   : Size == 32 ? MVT::i32
27376                                   : Size == 64 ? MVT::i64
27377                                   : MVT::Other;
27378     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27379     if (DestReg > 0) {
27380       Res.first = DestReg;
27381       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27382                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27383                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27384                  : &X86::GR64RegClass;
27385       assert(Res.second->contains(Res.first) && "Register in register class");
27386     } else {
27387       // No register found/type mismatch.
27388       Res.first = 0;
27389       Res.second = nullptr;
27390     }
27391   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27392              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27393              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27394              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27395              Class == &X86::VR512RegClass) {
27396     // Handle references to XMM physical registers that got mapped into the
27397     // wrong class.  This can happen with constraints like {xmm0} where the
27398     // target independent register mapper will just pick the first match it can
27399     // find, ignoring the required type.
27400
27401     if (VT == MVT::f32 || VT == MVT::i32)
27402       Res.second = &X86::FR32RegClass;
27403     else if (VT == MVT::f64 || VT == MVT::i64)
27404       Res.second = &X86::FR64RegClass;
27405     else if (X86::VR128RegClass.hasType(VT))
27406       Res.second = &X86::VR128RegClass;
27407     else if (X86::VR256RegClass.hasType(VT))
27408       Res.second = &X86::VR256RegClass;
27409     else if (X86::VR512RegClass.hasType(VT))
27410       Res.second = &X86::VR512RegClass;
27411     else {
27412       // Type mismatch and not a clobber: Return an error;
27413       Res.first = 0;
27414       Res.second = nullptr;
27415     }
27416   }
27417
27418   return Res;
27419 }
27420
27421 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27422                                             const AddrMode &AM, Type *Ty,
27423                                             unsigned AS) const {
27424   // Scaling factors are not free at all.
27425   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27426   // will take 2 allocations in the out of order engine instead of 1
27427   // for plain addressing mode, i.e. inst (reg1).
27428   // E.g.,
27429   // vaddps (%rsi,%drx), %ymm0, %ymm1
27430   // Requires two allocations (one for the load, one for the computation)
27431   // whereas:
27432   // vaddps (%rsi), %ymm0, %ymm1
27433   // Requires just 1 allocation, i.e., freeing allocations for other operations
27434   // and having less micro operations to execute.
27435   //
27436   // For some X86 architectures, this is even worse because for instance for
27437   // stores, the complex addressing mode forces the instruction to use the
27438   // "load" ports instead of the dedicated "store" port.
27439   // E.g., on Haswell:
27440   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27441   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27442   if (isLegalAddressingMode(DL, AM, Ty, AS))
27443     // Scale represents reg2 * scale, thus account for 1
27444     // as soon as we use a second register.
27445     return AM.Scale != 0;
27446   return -1;
27447 }
27448
27449 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27450   // Integer division on x86 is expensive. However, when aggressively optimizing
27451   // for code size, we prefer to use a div instruction, as it is usually smaller
27452   // than the alternative sequence.
27453   // The exception to this is vector division. Since x86 doesn't have vector
27454   // integer division, leaving the division as-is is a loss even in terms of
27455   // size, because it will have to be scalarized, while the alternative code
27456   // sequence can be performed in vector form.
27457   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27458                                    Attribute::MinSize);
27459   return OptSize && !VT.isVector();
27460 }
27461
27462 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27463        TargetLowering::ArgListTy& Args) const {
27464   // The MCU psABI requires some arguments to be passed in-register.
27465   // For regular calls, the inreg arguments are marked by the front-end.
27466   // However, for compiler generated library calls, we have to patch this
27467   // up here.
27468   if (!Subtarget->isTargetMCU() || !Args.size())
27469     return;
27470
27471   unsigned FreeRegs = 3;
27472   for (auto &Arg : Args) {
27473     // For library functions, we do not expect any fancy types.
27474     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27475     unsigned SizeInRegs = (Size + 31) / 32;
27476     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27477       continue;
27478
27479     Arg.isInReg = true;
27480     FreeRegs -= SizeInRegs;
27481     if (!FreeRegs)
27482       break;
27483   }
27484 }