lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1054     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1055     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1059     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1060
1061     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1063     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1064
1065     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1069     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1070     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1071     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1072     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1073     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1075     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1076     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1077
1078     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1082     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1083     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1084     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1085     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1086     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1088     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1089     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1090
1091     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1092     // even though v8i16 is a legal type.
1093     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1095     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1096
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1098     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1099     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1100
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1102     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1103
1104     for (MVT VT : MVT::fp_vector_valuetypes())
1105       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1106
1107     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1108     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1109
1110     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1111     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1112
1113     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1114     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1115
1116     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1119     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1120
1121     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1123     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1124
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1127     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1130     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1133     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1136     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1137
1138     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1142
1143     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1146     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1150     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1151
1152     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1153       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1156       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1158       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1159     }
1160
1161     if (Subtarget->hasInt256()) {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1179       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1180       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1181
1182       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1184       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1187       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1190       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1193       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1194
1195       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1196       // when we have a 256bit-wide blend with immediate.
1197       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1198
1199       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1205       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1206
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1212       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1213     } else {
1214       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1227       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1228
1229       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1231       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1234       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1237       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1240       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1241     }
1242
1243     // In the customized shift lowering, the legal cases in AVX2 will be
1244     // recognized.
1245     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1246     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1247
1248     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1249     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1250
1251     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1252     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1253
1254     // Custom lower several nodes for 256-bit types.
1255     for (MVT VT : MVT::vector_valuetypes()) {
1256       if (VT.getScalarSizeInBits() >= 32) {
1257         setOperationAction(ISD::MLOAD,  VT, Legal);
1258         setOperationAction(ISD::MSTORE, VT, Legal);
1259       }
1260       // Extract subvector is special because the value type
1261       // (result) is 128-bit but the source is 256-bit wide.
1262       if (VT.is128BitVector()) {
1263         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1264       }
1265       // Do not attempt to custom lower other non-256-bit vectors
1266       if (!VT.is256BitVector())
1267         continue;
1268
1269       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1270       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1271       setOperationAction(ISD::VSELECT,            VT, Custom);
1272       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1273       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1274       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1275       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1276       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1277     }
1278
1279     if (Subtarget->hasInt256())
1280       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1281
1282     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1283     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1284       MVT VT = (MVT::SimpleValueType)i;
1285
1286       // Do not attempt to promote non-256-bit vectors
1287       if (!VT.is256BitVector())
1288         continue;
1289
1290       setOperationAction(ISD::AND,    VT, Promote);
1291       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1292       setOperationAction(ISD::OR,     VT, Promote);
1293       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1294       setOperationAction(ISD::XOR,    VT, Promote);
1295       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1296       setOperationAction(ISD::LOAD,   VT, Promote);
1297       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1298       setOperationAction(ISD::SELECT, VT, Promote);
1299       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1300     }
1301   }
1302
1303   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1304     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1305     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1306     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1307     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1308
1309     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1310     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1311     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1312
1313     for (MVT VT : MVT::fp_vector_valuetypes())
1314       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1315
1316     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1317     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1318     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1319     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1320     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1321     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1322     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1323     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1324     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1325     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1326     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1327     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1328
1329     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1330     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1331     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1332     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1333     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1334     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1335     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1336     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1337     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1339     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1340     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1341     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1345     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1346     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1347     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1348     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1349
1350     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1352     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1353     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1354     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1355     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1356     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1357     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1358
1359     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1360     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1361     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1362     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1363     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1364     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1365     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1366     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1367     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1368     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1372     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1373     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1374     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1375
1376     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1377     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1378     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1379     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1380     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1381     if (Subtarget->hasVLX()){
1382       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1383       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1384       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1385       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1386       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1387
1388       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1389       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1390       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1391       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1392       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1393     }
1394     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1395     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1396     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1397     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1398     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1399     if (Subtarget->hasDQI()) {
1400       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1401       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1402
1403       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1404       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1405       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1406       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1407       if (Subtarget->hasVLX()) {
1408         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1410         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1411         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1412         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1413         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1414         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1415         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1416       }
1417     }
1418     if (Subtarget->hasVLX()) {
1419       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1420       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1421       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1422       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1423       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1424       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1425       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1426       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1427     }
1428     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1429     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1430     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1431     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1432     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1433     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1434     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1435     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1436     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1437     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1438     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1439     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1440     if (Subtarget->hasDQI()) {
1441       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1442       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1443     }
1444     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1445     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1446     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1447     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1448     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1449     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1450     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1451     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1452     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1453     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1454
1455     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1456     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1457     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1458     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1459     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1460
1461     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1462     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1463
1464     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1465
1466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1468     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1469     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1470     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1471     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1472     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1473     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1474     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1475     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1476     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1477
1478     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1480     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1481     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1482     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1483     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1484     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1485     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1486
1487     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1488     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1489
1490     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1491     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1492
1493     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1494
1495     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1499     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1500
1501     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1502     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1503
1504     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1506     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1507     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1508     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1509     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1510
1511     if (Subtarget->hasCDI()) {
1512       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64, Legal);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1516
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64, Custom);
1518       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1519     }
1520     if (Subtarget->hasVLX() && Subtarget->hasCDI()) {
1521       setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1522       setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1523       setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1524       setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1525       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1529
1530       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1531       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1532       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1533       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1534     }
1535     if (Subtarget->hasDQI()) {
1536       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1537       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1538       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1539     }
1540     // Custom lower several nodes.
1541     for (MVT VT : MVT::vector_valuetypes()) {
1542       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1543       if (EltSize == 1) {
1544         setOperationAction(ISD::AND, VT, Legal);
1545         setOperationAction(ISD::OR,  VT, Legal);
1546         setOperationAction(ISD::XOR,  VT, Legal);
1547       }
1548       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1549         setOperationAction(ISD::MGATHER,  VT, Custom);
1550         setOperationAction(ISD::MSCATTER, VT, Custom);
1551       }
1552       // Extract subvector is special because the value type
1553       // (result) is 256/128-bit but the source is 512-bit wide.
1554       if (VT.is128BitVector() || VT.is256BitVector()) {
1555         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1556       }
1557       if (VT.getVectorElementType() == MVT::i1)
1558         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1559
1560       // Do not attempt to custom lower other non-512-bit vectors
1561       if (!VT.is512BitVector())
1562         continue;
1563
1564       if (EltSize >= 32) {
1565         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1566         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1567         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1568         setOperationAction(ISD::VSELECT,             VT, Legal);
1569         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1570         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1571         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1572         setOperationAction(ISD::MLOAD,               VT, Legal);
1573         setOperationAction(ISD::MSTORE,              VT, Legal);
1574       }
1575     }
1576     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1577       MVT VT = (MVT::SimpleValueType)i;
1578
1579       // Do not attempt to promote non-512-bit vectors.
1580       if (!VT.is512BitVector())
1581         continue;
1582
1583       setOperationAction(ISD::SELECT, VT, Promote);
1584       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1585     }
1586   }// has  AVX-512
1587
1588   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1589     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1590     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1591
1592     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1593     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1594
1595     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1596     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1597     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1598     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1599     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1600     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1601     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1602     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1603     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1605     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1606     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1607     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1608     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1609     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1610     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1611     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1612     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1613     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1614     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1615     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1616     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1617     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1618     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1619     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1620     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1621     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1622     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1623     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1624     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1625     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1626     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1627     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1628     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1629     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1630     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1631     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1632     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1633     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1634
1635     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1636     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1637     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1638     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1639     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1640     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1641     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1642     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1643
1644     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1645     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1646     if (Subtarget->hasVLX())
1647       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1648
1649     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1650       const MVT VT = (MVT::SimpleValueType)i;
1651
1652       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1653
1654       // Do not attempt to promote non-512-bit vectors.
1655       if (!VT.is512BitVector())
1656         continue;
1657
1658       if (EltSize < 32) {
1659         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1660         setOperationAction(ISD::VSELECT,             VT, Legal);
1661       }
1662     }
1663   }
1664
1665   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1666     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1667     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1668
1669     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1670     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1671     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1672     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1673     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1674     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1675     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1676     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1680     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1681
1682     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1683     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1684     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1685     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1686     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1687     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1688     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1689     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1690
1691     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1692     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1693     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1694     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1695     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1699   }
1700
1701   // We want to custom lower some of our intrinsics.
1702   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1703   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1704   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1705   if (!Subtarget->is64Bit())
1706     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1707
1708   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1709   // handle type legalization for these operations here.
1710   //
1711   // FIXME: We really should do custom legalization for addition and
1712   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1713   // than generic legalization for 64-bit multiplication-with-overflow, though.
1714   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1715     // Add/Sub/Mul with overflow operations are custom lowered.
1716     MVT VT = IntVTs[i];
1717     setOperationAction(ISD::SADDO, VT, Custom);
1718     setOperationAction(ISD::UADDO, VT, Custom);
1719     setOperationAction(ISD::SSUBO, VT, Custom);
1720     setOperationAction(ISD::USUBO, VT, Custom);
1721     setOperationAction(ISD::SMULO, VT, Custom);
1722     setOperationAction(ISD::UMULO, VT, Custom);
1723   }
1724
1725   if (!Subtarget->is64Bit()) {
1726     // These libcalls are not available in 32-bit.
1727     setLibcallName(RTLIB::SHL_I128, nullptr);
1728     setLibcallName(RTLIB::SRL_I128, nullptr);
1729     setLibcallName(RTLIB::SRA_I128, nullptr);
1730   }
1731
1732   // Combine sin / cos into one node or libcall if possible.
1733   if (Subtarget->hasSinCos()) {
1734     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1735     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1736     if (Subtarget->isTargetDarwin()) {
1737       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1738       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1739       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1740       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1741     }
1742   }
1743
1744   if (Subtarget->isTargetWin64()) {
1745     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1746     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1747     setOperationAction(ISD::SREM, MVT::i128, Custom);
1748     setOperationAction(ISD::UREM, MVT::i128, Custom);
1749     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1750     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1751   }
1752
1753   // We have target-specific dag combine patterns for the following nodes:
1754   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1755   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1756   setTargetDAGCombine(ISD::BITCAST);
1757   setTargetDAGCombine(ISD::VSELECT);
1758   setTargetDAGCombine(ISD::SELECT);
1759   setTargetDAGCombine(ISD::SHL);
1760   setTargetDAGCombine(ISD::SRA);
1761   setTargetDAGCombine(ISD::SRL);
1762   setTargetDAGCombine(ISD::OR);
1763   setTargetDAGCombine(ISD::AND);
1764   setTargetDAGCombine(ISD::ADD);
1765   setTargetDAGCombine(ISD::FADD);
1766   setTargetDAGCombine(ISD::FSUB);
1767   setTargetDAGCombine(ISD::FMA);
1768   setTargetDAGCombine(ISD::SUB);
1769   setTargetDAGCombine(ISD::LOAD);
1770   setTargetDAGCombine(ISD::MLOAD);
1771   setTargetDAGCombine(ISD::STORE);
1772   setTargetDAGCombine(ISD::MSTORE);
1773   setTargetDAGCombine(ISD::ZERO_EXTEND);
1774   setTargetDAGCombine(ISD::ANY_EXTEND);
1775   setTargetDAGCombine(ISD::SIGN_EXTEND);
1776   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1777   setTargetDAGCombine(ISD::SINT_TO_FP);
1778   setTargetDAGCombine(ISD::UINT_TO_FP);
1779   setTargetDAGCombine(ISD::SETCC);
1780   setTargetDAGCombine(ISD::BUILD_VECTOR);
1781   setTargetDAGCombine(ISD::MUL);
1782   setTargetDAGCombine(ISD::XOR);
1783
1784   computeRegisterProperties(Subtarget->getRegisterInfo());
1785
1786   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1787   MaxStoresPerMemsetOptSize = 8;
1788   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1789   MaxStoresPerMemcpyOptSize = 4;
1790   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1791   MaxStoresPerMemmoveOptSize = 4;
1792   setPrefLoopAlignment(4); // 2^4 bytes.
1793
1794   // A predictable cmov does not hurt on an in-order CPU.
1795   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1796   PredictableSelectIsExpensive = !Subtarget->isAtom();
1797   EnableExtLdPromotion = true;
1798   setPrefFunctionAlignment(4); // 2^4 bytes.
1799
1800   verifyIntrinsicTables();
1801 }
1802
1803 // This has so far only been implemented for 64-bit MachO.
1804 bool X86TargetLowering::useLoadStackGuardNode() const {
1805   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1806 }
1807
1808 TargetLoweringBase::LegalizeTypeAction
1809 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1810   if (ExperimentalVectorWideningLegalization &&
1811       VT.getVectorNumElements() != 1 &&
1812       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1813     return TypeWidenVector;
1814
1815   return TargetLoweringBase::getPreferredVectorAction(VT);
1816 }
1817
1818 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1819                                           EVT VT) const {
1820   if (!VT.isVector())
1821     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1822
1823   const unsigned NumElts = VT.getVectorNumElements();
1824   const EVT EltVT = VT.getVectorElementType();
1825   if (VT.is512BitVector()) {
1826     if (Subtarget->hasAVX512())
1827       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1828           EltVT == MVT::f32 || EltVT == MVT::f64)
1829         switch(NumElts) {
1830         case  8: return MVT::v8i1;
1831         case 16: return MVT::v16i1;
1832       }
1833     if (Subtarget->hasBWI())
1834       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1835         switch(NumElts) {
1836         case 32: return MVT::v32i1;
1837         case 64: return MVT::v64i1;
1838       }
1839   }
1840
1841   if (VT.is256BitVector() || VT.is128BitVector()) {
1842     if (Subtarget->hasVLX())
1843       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1844           EltVT == MVT::f32 || EltVT == MVT::f64)
1845         switch(NumElts) {
1846         case 2: return MVT::v2i1;
1847         case 4: return MVT::v4i1;
1848         case 8: return MVT::v8i1;
1849       }
1850     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1851       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1852         switch(NumElts) {
1853         case  8: return MVT::v8i1;
1854         case 16: return MVT::v16i1;
1855         case 32: return MVT::v32i1;
1856       }
1857   }
1858
1859   return VT.changeVectorElementTypeToInteger();
1860 }
1861
1862 /// Helper for getByValTypeAlignment to determine
1863 /// the desired ByVal argument alignment.
1864 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1865   if (MaxAlign == 16)
1866     return;
1867   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1868     if (VTy->getBitWidth() == 128)
1869       MaxAlign = 16;
1870   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1871     unsigned EltAlign = 0;
1872     getMaxByValAlign(ATy->getElementType(), EltAlign);
1873     if (EltAlign > MaxAlign)
1874       MaxAlign = EltAlign;
1875   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1876     for (auto *EltTy : STy->elements()) {
1877       unsigned EltAlign = 0;
1878       getMaxByValAlign(EltTy, EltAlign);
1879       if (EltAlign > MaxAlign)
1880         MaxAlign = EltAlign;
1881       if (MaxAlign == 16)
1882         break;
1883     }
1884   }
1885 }
1886
1887 /// Return the desired alignment for ByVal aggregate
1888 /// function arguments in the caller parameter area. For X86, aggregates
1889 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1890 /// are at 4-byte boundaries.
1891 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1892                                                   const DataLayout &DL) const {
1893   if (Subtarget->is64Bit()) {
1894     // Max of 8 and alignment of type.
1895     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1896     if (TyAlign > 8)
1897       return TyAlign;
1898     return 8;
1899   }
1900
1901   unsigned Align = 4;
1902   if (Subtarget->hasSSE1())
1903     getMaxByValAlign(Ty, Align);
1904   return Align;
1905 }
1906
1907 /// Returns the target specific optimal type for load
1908 /// and store operations as a result of memset, memcpy, and memmove
1909 /// lowering. If DstAlign is zero that means it's safe to destination
1910 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1911 /// means there isn't a need to check it against alignment requirement,
1912 /// probably because the source does not need to be loaded. If 'IsMemset' is
1913 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1914 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1915 /// source is constant so it does not need to be loaded.
1916 /// It returns EVT::Other if the type should be determined using generic
1917 /// target-independent logic.
1918 EVT
1919 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1920                                        unsigned DstAlign, unsigned SrcAlign,
1921                                        bool IsMemset, bool ZeroMemset,
1922                                        bool MemcpyStrSrc,
1923                                        MachineFunction &MF) const {
1924   const Function *F = MF.getFunction();
1925   if ((!IsMemset || ZeroMemset) &&
1926       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1927     if (Size >= 16 &&
1928         (!Subtarget->isUnalignedMem16Slow() ||
1929          ((DstAlign == 0 || DstAlign >= 16) &&
1930           (SrcAlign == 0 || SrcAlign >= 16)))) {
1931       if (Size >= 32) {
1932         // FIXME: Check if unaligned 32-byte accesses are slow.
1933         if (Subtarget->hasInt256())
1934           return MVT::v8i32;
1935         if (Subtarget->hasFp256())
1936           return MVT::v8f32;
1937       }
1938       if (Subtarget->hasSSE2())
1939         return MVT::v4i32;
1940       if (Subtarget->hasSSE1())
1941         return MVT::v4f32;
1942     } else if (!MemcpyStrSrc && Size >= 8 &&
1943                !Subtarget->is64Bit() &&
1944                Subtarget->hasSSE2()) {
1945       // Do not use f64 to lower memcpy if source is string constant. It's
1946       // better to use i32 to avoid the loads.
1947       return MVT::f64;
1948     }
1949   }
1950   // This is a compromise. If we reach here, unaligned accesses may be slow on
1951   // this target. However, creating smaller, aligned accesses could be even
1952   // slower and would certainly be a lot more code.
1953   if (Subtarget->is64Bit() && Size >= 8)
1954     return MVT::i64;
1955   return MVT::i32;
1956 }
1957
1958 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1959   if (VT == MVT::f32)
1960     return X86ScalarSSEf32;
1961   else if (VT == MVT::f64)
1962     return X86ScalarSSEf64;
1963   return true;
1964 }
1965
1966 bool
1967 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1968                                                   unsigned,
1969                                                   unsigned,
1970                                                   bool *Fast) const {
1971   if (Fast) {
1972     switch (VT.getSizeInBits()) {
1973     default:
1974       // 8-byte and under are always assumed to be fast.
1975       *Fast = true;
1976       break;
1977     case 128:
1978       *Fast = !Subtarget->isUnalignedMem16Slow();
1979       break;
1980     case 256:
1981       *Fast = !Subtarget->isUnalignedMem32Slow();
1982       break;
1983     // TODO: What about AVX-512 (512-bit) accesses?
1984     }
1985   }
1986   // Misaligned accesses of any size are always allowed.
1987   return true;
1988 }
1989
1990 /// Return the entry encoding for a jump table in the
1991 /// current function.  The returned value is a member of the
1992 /// MachineJumpTableInfo::JTEntryKind enum.
1993 unsigned X86TargetLowering::getJumpTableEncoding() const {
1994   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1995   // symbol.
1996   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1997       Subtarget->isPICStyleGOT())
1998     return MachineJumpTableInfo::EK_Custom32;
1999
2000   // Otherwise, use the normal jump table encoding heuristics.
2001   return TargetLowering::getJumpTableEncoding();
2002 }
2003
2004 bool X86TargetLowering::useSoftFloat() const {
2005   return Subtarget->useSoftFloat();
2006 }
2007
2008 const MCExpr *
2009 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2010                                              const MachineBasicBlock *MBB,
2011                                              unsigned uid,MCContext &Ctx) const{
2012   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2013          Subtarget->isPICStyleGOT());
2014   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2015   // entries.
2016   return MCSymbolRefExpr::create(MBB->getSymbol(),
2017                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2018 }
2019
2020 /// Returns relocation base for the given PIC jumptable.
2021 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2022                                                     SelectionDAG &DAG) const {
2023   if (!Subtarget->is64Bit())
2024     // This doesn't have SDLoc associated with it, but is not really the
2025     // same as a Register.
2026     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2027                        getPointerTy(DAG.getDataLayout()));
2028   return Table;
2029 }
2030
2031 /// This returns the relocation base for the given PIC jumptable,
2032 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2033 const MCExpr *X86TargetLowering::
2034 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2035                              MCContext &Ctx) const {
2036   // X86-64 uses RIP relative addressing based on the jump table label.
2037   if (Subtarget->isPICStyleRIPRel())
2038     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2039
2040   // Otherwise, the reference is relative to the PIC base.
2041   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2042 }
2043
2044 std::pair<const TargetRegisterClass *, uint8_t>
2045 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2046                                            MVT VT) const {
2047   const TargetRegisterClass *RRC = nullptr;
2048   uint8_t Cost = 1;
2049   switch (VT.SimpleTy) {
2050   default:
2051     return TargetLowering::findRepresentativeClass(TRI, VT);
2052   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2053     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2054     break;
2055   case MVT::x86mmx:
2056     RRC = &X86::VR64RegClass;
2057     break;
2058   case MVT::f32: case MVT::f64:
2059   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2060   case MVT::v4f32: case MVT::v2f64:
2061   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2062   case MVT::v4f64:
2063     RRC = &X86::VR128RegClass;
2064     break;
2065   }
2066   return std::make_pair(RRC, Cost);
2067 }
2068
2069 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2070                                                unsigned &Offset) const {
2071   if (!Subtarget->isTargetLinux())
2072     return false;
2073
2074   if (Subtarget->is64Bit()) {
2075     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2076     Offset = 0x28;
2077     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2078       AddressSpace = 256;
2079     else
2080       AddressSpace = 257;
2081   } else {
2082     // %gs:0x14 on i386
2083     Offset = 0x14;
2084     AddressSpace = 256;
2085   }
2086   return true;
2087 }
2088
2089 /// Android provides a fixed TLS slot for the SafeStack pointer.
2090 /// See the definition of TLS_SLOT_SAFESTACK in
2091 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2092 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2093                                                     unsigned &Offset) const {
2094   if (!Subtarget->isTargetAndroid())
2095     return false;
2096
2097   if (Subtarget->is64Bit()) {
2098     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2099     Offset = 0x48;
2100     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2101       AddressSpace = 256;
2102     else
2103       AddressSpace = 257;
2104   } else {
2105     // %gs:0x24 on i386
2106     Offset = 0x24;
2107     AddressSpace = 256;
2108   }
2109   return true;
2110 }
2111
2112 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2113                                             unsigned DestAS) const {
2114   assert(SrcAS != DestAS && "Expected different address spaces!");
2115
2116   return SrcAS < 256 && DestAS < 256;
2117 }
2118
2119 //===----------------------------------------------------------------------===//
2120 //               Return Value Calling Convention Implementation
2121 //===----------------------------------------------------------------------===//
2122
2123 #include "X86GenCallingConv.inc"
2124
2125 bool X86TargetLowering::CanLowerReturn(
2126     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2127     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2128   SmallVector<CCValAssign, 16> RVLocs;
2129   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2130   return CCInfo.CheckReturn(Outs, RetCC_X86);
2131 }
2132
2133 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2134   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2135   return ScratchRegs;
2136 }
2137
2138 SDValue
2139 X86TargetLowering::LowerReturn(SDValue Chain,
2140                                CallingConv::ID CallConv, bool isVarArg,
2141                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2142                                const SmallVectorImpl<SDValue> &OutVals,
2143                                SDLoc dl, SelectionDAG &DAG) const {
2144   MachineFunction &MF = DAG.getMachineFunction();
2145   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2146
2147   SmallVector<CCValAssign, 16> RVLocs;
2148   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2149   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2150
2151   SDValue Flag;
2152   SmallVector<SDValue, 6> RetOps;
2153   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2154   // Operand #1 = Bytes To Pop
2155   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2156                    MVT::i16));
2157
2158   // Copy the result values into the output registers.
2159   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2160     CCValAssign &VA = RVLocs[i];
2161     assert(VA.isRegLoc() && "Can only return in registers!");
2162     SDValue ValToCopy = OutVals[i];
2163     EVT ValVT = ValToCopy.getValueType();
2164
2165     // Promote values to the appropriate types.
2166     if (VA.getLocInfo() == CCValAssign::SExt)
2167       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2168     else if (VA.getLocInfo() == CCValAssign::ZExt)
2169       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2170     else if (VA.getLocInfo() == CCValAssign::AExt) {
2171       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2172         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2173       else
2174         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2175     }
2176     else if (VA.getLocInfo() == CCValAssign::BCvt)
2177       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2178
2179     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2180            "Unexpected FP-extend for return value.");
2181
2182     // If this is x86-64, and we disabled SSE, we can't return FP values,
2183     // or SSE or MMX vectors.
2184     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2185          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2186           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2187       report_fatal_error("SSE register return with SSE disabled");
2188     }
2189     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2190     // llvm-gcc has never done it right and no one has noticed, so this
2191     // should be OK for now.
2192     if (ValVT == MVT::f64 &&
2193         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2194       report_fatal_error("SSE2 register return with SSE2 disabled");
2195
2196     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2197     // the RET instruction and handled by the FP Stackifier.
2198     if (VA.getLocReg() == X86::FP0 ||
2199         VA.getLocReg() == X86::FP1) {
2200       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2201       // change the value to the FP stack register class.
2202       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2203         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2204       RetOps.push_back(ValToCopy);
2205       // Don't emit a copytoreg.
2206       continue;
2207     }
2208
2209     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2210     // which is returned in RAX / RDX.
2211     if (Subtarget->is64Bit()) {
2212       if (ValVT == MVT::x86mmx) {
2213         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2214           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2215           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2216                                   ValToCopy);
2217           // If we don't have SSE2 available, convert to v4f32 so the generated
2218           // register is legal.
2219           if (!Subtarget->hasSSE2())
2220             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2221         }
2222       }
2223     }
2224
2225     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2226     Flag = Chain.getValue(1);
2227     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2228   }
2229
2230   // All x86 ABIs require that for returning structs by value we copy
2231   // the sret argument into %rax/%eax (depending on ABI) for the return.
2232   // We saved the argument into a virtual register in the entry block,
2233   // so now we copy the value out and into %rax/%eax.
2234   //
2235   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2236   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2237   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2238   // either case FuncInfo->setSRetReturnReg() will have been called.
2239   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2240     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2241                                      getPointerTy(MF.getDataLayout()));
2242
2243     unsigned RetValReg
2244         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2245           X86::RAX : X86::EAX;
2246     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2247     Flag = Chain.getValue(1);
2248
2249     // RAX/EAX now acts like a return value.
2250     RetOps.push_back(
2251         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2252   }
2253
2254   RetOps[0] = Chain;  // Update chain.
2255
2256   // Add the flag if we have it.
2257   if (Flag.getNode())
2258     RetOps.push_back(Flag);
2259
2260   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2261 }
2262
2263 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2264   if (N->getNumValues() != 1)
2265     return false;
2266   if (!N->hasNUsesOfValue(1, 0))
2267     return false;
2268
2269   SDValue TCChain = Chain;
2270   SDNode *Copy = *N->use_begin();
2271   if (Copy->getOpcode() == ISD::CopyToReg) {
2272     // If the copy has a glue operand, we conservatively assume it isn't safe to
2273     // perform a tail call.
2274     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2275       return false;
2276     TCChain = Copy->getOperand(0);
2277   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2278     return false;
2279
2280   bool HasRet = false;
2281   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2282        UI != UE; ++UI) {
2283     if (UI->getOpcode() != X86ISD::RET_FLAG)
2284       return false;
2285     // If we are returning more than one value, we can definitely
2286     // not make a tail call see PR19530
2287     if (UI->getNumOperands() > 4)
2288       return false;
2289     if (UI->getNumOperands() == 4 &&
2290         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2291       return false;
2292     HasRet = true;
2293   }
2294
2295   if (!HasRet)
2296     return false;
2297
2298   Chain = TCChain;
2299   return true;
2300 }
2301
2302 EVT
2303 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2304                                             ISD::NodeType ExtendKind) const {
2305   MVT ReturnMVT;
2306   // TODO: Is this also valid on 32-bit?
2307   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2308     ReturnMVT = MVT::i8;
2309   else
2310     ReturnMVT = MVT::i32;
2311
2312   EVT MinVT = getRegisterType(Context, ReturnMVT);
2313   return VT.bitsLT(MinVT) ? MinVT : VT;
2314 }
2315
2316 /// Lower the result values of a call into the
2317 /// appropriate copies out of appropriate physical registers.
2318 ///
2319 SDValue
2320 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2321                                    CallingConv::ID CallConv, bool isVarArg,
2322                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2323                                    SDLoc dl, SelectionDAG &DAG,
2324                                    SmallVectorImpl<SDValue> &InVals) const {
2325
2326   // Assign locations to each value returned by this call.
2327   SmallVector<CCValAssign, 16> RVLocs;
2328   bool Is64Bit = Subtarget->is64Bit();
2329   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2330                  *DAG.getContext());
2331   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2332
2333   // Copy all of the result registers out of their specified physreg.
2334   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2335     CCValAssign &VA = RVLocs[i];
2336     EVT CopyVT = VA.getLocVT();
2337
2338     // If this is x86-64, and we disabled SSE, we can't return FP values
2339     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2340         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2341       report_fatal_error("SSE register return with SSE disabled");
2342     }
2343
2344     // If we prefer to use the value in xmm registers, copy it out as f80 and
2345     // use a truncate to move it from fp stack reg to xmm reg.
2346     bool RoundAfterCopy = false;
2347     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2348         isScalarFPTypeInSSEReg(VA.getValVT())) {
2349       CopyVT = MVT::f80;
2350       RoundAfterCopy = (CopyVT != VA.getLocVT());
2351     }
2352
2353     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2354                                CopyVT, InFlag).getValue(1);
2355     SDValue Val = Chain.getValue(0);
2356
2357     if (RoundAfterCopy)
2358       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2359                         // This truncation won't change the value.
2360                         DAG.getIntPtrConstant(1, dl));
2361
2362     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2363       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2364
2365     InFlag = Chain.getValue(2);
2366     InVals.push_back(Val);
2367   }
2368
2369   return Chain;
2370 }
2371
2372 //===----------------------------------------------------------------------===//
2373 //                C & StdCall & Fast Calling Convention implementation
2374 //===----------------------------------------------------------------------===//
2375 //  StdCall calling convention seems to be standard for many Windows' API
2376 //  routines and around. It differs from C calling convention just a little:
2377 //  callee should clean up the stack, not caller. Symbols should be also
2378 //  decorated in some fancy way :) It doesn't support any vector arguments.
2379 //  For info on fast calling convention see Fast Calling Convention (tail call)
2380 //  implementation LowerX86_32FastCCCallTo.
2381
2382 /// CallIsStructReturn - Determines whether a call uses struct return
2383 /// semantics.
2384 enum StructReturnType {
2385   NotStructReturn,
2386   RegStructReturn,
2387   StackStructReturn
2388 };
2389 static StructReturnType
2390 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2391   if (Outs.empty())
2392     return NotStructReturn;
2393
2394   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2395   if (!Flags.isSRet())
2396     return NotStructReturn;
2397   if (Flags.isInReg())
2398     return RegStructReturn;
2399   return StackStructReturn;
2400 }
2401
2402 /// Determines whether a function uses struct return semantics.
2403 static StructReturnType
2404 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2405   if (Ins.empty())
2406     return NotStructReturn;
2407
2408   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2409   if (!Flags.isSRet())
2410     return NotStructReturn;
2411   if (Flags.isInReg())
2412     return RegStructReturn;
2413   return StackStructReturn;
2414 }
2415
2416 /// Make a copy of an aggregate at address specified by "Src" to address
2417 /// "Dst" with size and alignment information specified by the specific
2418 /// parameter attribute. The copy will be passed as a byval function parameter.
2419 static SDValue
2420 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2421                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2422                           SDLoc dl) {
2423   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2424
2425   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2426                        /*isVolatile*/false, /*AlwaysInline=*/true,
2427                        /*isTailCall*/false,
2428                        MachinePointerInfo(), MachinePointerInfo());
2429 }
2430
2431 /// Return true if the calling convention is one that
2432 /// supports tail call optimization.
2433 static bool IsTailCallConvention(CallingConv::ID CC) {
2434   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2435           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2436 }
2437
2438 /// \brief Return true if the calling convention is a C calling convention.
2439 static bool IsCCallConvention(CallingConv::ID CC) {
2440   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2441           CC == CallingConv::X86_64_SysV);
2442 }
2443
2444 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2445   auto Attr =
2446       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2447   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2448     return false;
2449
2450   CallSite CS(CI);
2451   CallingConv::ID CalleeCC = CS.getCallingConv();
2452   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2453     return false;
2454
2455   return true;
2456 }
2457
2458 /// Return true if the function is being made into
2459 /// a tailcall target by changing its ABI.
2460 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2461                                    bool GuaranteedTailCallOpt) {
2462   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2463 }
2464
2465 SDValue
2466 X86TargetLowering::LowerMemArgument(SDValue Chain,
2467                                     CallingConv::ID CallConv,
2468                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2469                                     SDLoc dl, SelectionDAG &DAG,
2470                                     const CCValAssign &VA,
2471                                     MachineFrameInfo *MFI,
2472                                     unsigned i) const {
2473   // Create the nodes corresponding to a load from this parameter slot.
2474   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2475   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2476       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2477   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2478   EVT ValVT;
2479
2480   // If value is passed by pointer we have address passed instead of the value
2481   // itself.
2482   bool ExtendedInMem = VA.isExtInLoc() &&
2483     VA.getValVT().getScalarType() == MVT::i1;
2484
2485   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2486     ValVT = VA.getLocVT();
2487   else
2488     ValVT = VA.getValVT();
2489
2490   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2491   // changed with more analysis.
2492   // In case of tail call optimization mark all arguments mutable. Since they
2493   // could be overwritten by lowering of arguments in case of a tail call.
2494   if (Flags.isByVal()) {
2495     unsigned Bytes = Flags.getByValSize();
2496     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2497     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2498     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2499   } else {
2500     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2501                                     VA.getLocMemOffset(), isImmutable);
2502     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2503     SDValue Val = DAG.getLoad(
2504         ValVT, dl, Chain, FIN,
2505         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2506         false, false, 0);
2507     return ExtendedInMem ?
2508       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2509   }
2510 }
2511
2512 // FIXME: Get this from tablegen.
2513 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2514                                                 const X86Subtarget *Subtarget) {
2515   assert(Subtarget->is64Bit());
2516
2517   if (Subtarget->isCallingConvWin64(CallConv)) {
2518     static const MCPhysReg GPR64ArgRegsWin64[] = {
2519       X86::RCX, X86::RDX, X86::R8,  X86::R9
2520     };
2521     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2522   }
2523
2524   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2525     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2526   };
2527   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2528 }
2529
2530 // FIXME: Get this from tablegen.
2531 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2532                                                 CallingConv::ID CallConv,
2533                                                 const X86Subtarget *Subtarget) {
2534   assert(Subtarget->is64Bit());
2535   if (Subtarget->isCallingConvWin64(CallConv)) {
2536     // The XMM registers which might contain var arg parameters are shadowed
2537     // in their paired GPR.  So we only need to save the GPR to their home
2538     // slots.
2539     // TODO: __vectorcall will change this.
2540     return None;
2541   }
2542
2543   const Function *Fn = MF.getFunction();
2544   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2545   bool isSoftFloat = Subtarget->useSoftFloat();
2546   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2547          "SSE register cannot be used when SSE is disabled!");
2548   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2549     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2550     // registers.
2551     return None;
2552
2553   static const MCPhysReg XMMArgRegs64Bit[] = {
2554     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2555     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2556   };
2557   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2558 }
2559
2560 SDValue X86TargetLowering::LowerFormalArguments(
2561     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2562     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2563     SmallVectorImpl<SDValue> &InVals) const {
2564   MachineFunction &MF = DAG.getMachineFunction();
2565   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2566   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2567
2568   const Function* Fn = MF.getFunction();
2569   if (Fn->hasExternalLinkage() &&
2570       Subtarget->isTargetCygMing() &&
2571       Fn->getName() == "main")
2572     FuncInfo->setForceFramePointer(true);
2573
2574   MachineFrameInfo *MFI = MF.getFrameInfo();
2575   bool Is64Bit = Subtarget->is64Bit();
2576   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2577
2578   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2579          "Var args not supported with calling convention fastcc, ghc or hipe");
2580
2581   // Assign locations to all of the incoming arguments.
2582   SmallVector<CCValAssign, 16> ArgLocs;
2583   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2584
2585   // Allocate shadow area for Win64
2586   if (IsWin64)
2587     CCInfo.AllocateStack(32, 8);
2588
2589   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2590
2591   unsigned LastVal = ~0U;
2592   SDValue ArgValue;
2593   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2594     CCValAssign &VA = ArgLocs[i];
2595     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2596     // places.
2597     assert(VA.getValNo() != LastVal &&
2598            "Don't support value assigned to multiple locs yet");
2599     (void)LastVal;
2600     LastVal = VA.getValNo();
2601
2602     if (VA.isRegLoc()) {
2603       EVT RegVT = VA.getLocVT();
2604       const TargetRegisterClass *RC;
2605       if (RegVT == MVT::i32)
2606         RC = &X86::GR32RegClass;
2607       else if (Is64Bit && RegVT == MVT::i64)
2608         RC = &X86::GR64RegClass;
2609       else if (RegVT == MVT::f32)
2610         RC = &X86::FR32RegClass;
2611       else if (RegVT == MVT::f64)
2612         RC = &X86::FR64RegClass;
2613       else if (RegVT.is512BitVector())
2614         RC = &X86::VR512RegClass;
2615       else if (RegVT.is256BitVector())
2616         RC = &X86::VR256RegClass;
2617       else if (RegVT.is128BitVector())
2618         RC = &X86::VR128RegClass;
2619       else if (RegVT == MVT::x86mmx)
2620         RC = &X86::VR64RegClass;
2621       else if (RegVT == MVT::i1)
2622         RC = &X86::VK1RegClass;
2623       else if (RegVT == MVT::v8i1)
2624         RC = &X86::VK8RegClass;
2625       else if (RegVT == MVT::v16i1)
2626         RC = &X86::VK16RegClass;
2627       else if (RegVT == MVT::v32i1)
2628         RC = &X86::VK32RegClass;
2629       else if (RegVT == MVT::v64i1)
2630         RC = &X86::VK64RegClass;
2631       else
2632         llvm_unreachable("Unknown argument type!");
2633
2634       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2635       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2636
2637       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2638       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2639       // right size.
2640       if (VA.getLocInfo() == CCValAssign::SExt)
2641         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2642                                DAG.getValueType(VA.getValVT()));
2643       else if (VA.getLocInfo() == CCValAssign::ZExt)
2644         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2645                                DAG.getValueType(VA.getValVT()));
2646       else if (VA.getLocInfo() == CCValAssign::BCvt)
2647         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2648
2649       if (VA.isExtInLoc()) {
2650         // Handle MMX values passed in XMM regs.
2651         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2652           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2653         else
2654           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2655       }
2656     } else {
2657       assert(VA.isMemLoc());
2658       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2659     }
2660
2661     // If value is passed via pointer - do a load.
2662     if (VA.getLocInfo() == CCValAssign::Indirect)
2663       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2664                              MachinePointerInfo(), false, false, false, 0);
2665
2666     InVals.push_back(ArgValue);
2667   }
2668
2669   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2670     // All x86 ABIs require that for returning structs by value we copy the
2671     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2672     // the argument into a virtual register so that we can access it from the
2673     // return points.
2674     if (Ins[i].Flags.isSRet()) {
2675       unsigned Reg = FuncInfo->getSRetReturnReg();
2676       if (!Reg) {
2677         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2678         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2679         FuncInfo->setSRetReturnReg(Reg);
2680       }
2681       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2682       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2683       break;
2684     }
2685   }
2686
2687   unsigned StackSize = CCInfo.getNextStackOffset();
2688   // Align stack specially for tail calls.
2689   if (FuncIsMadeTailCallSafe(CallConv,
2690                              MF.getTarget().Options.GuaranteedTailCallOpt))
2691     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2692
2693   // If the function takes variable number of arguments, make a frame index for
2694   // the start of the first vararg value... for expansion of llvm.va_start. We
2695   // can skip this if there are no va_start calls.
2696   if (MFI->hasVAStart() &&
2697       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2698                    CallConv != CallingConv::X86_ThisCall))) {
2699     FuncInfo->setVarArgsFrameIndex(
2700         MFI->CreateFixedObject(1, StackSize, true));
2701   }
2702
2703   MachineModuleInfo &MMI = MF.getMMI();
2704
2705   // Figure out if XMM registers are in use.
2706   assert(!(Subtarget->useSoftFloat() &&
2707            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2708          "SSE register cannot be used when SSE is disabled!");
2709
2710   // 64-bit calling conventions support varargs and register parameters, so we
2711   // have to do extra work to spill them in the prologue.
2712   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2713     // Find the first unallocated argument registers.
2714     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2715     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2716     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2717     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2718     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2719            "SSE register cannot be used when SSE is disabled!");
2720
2721     // Gather all the live in physical registers.
2722     SmallVector<SDValue, 6> LiveGPRs;
2723     SmallVector<SDValue, 8> LiveXMMRegs;
2724     SDValue ALVal;
2725     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2726       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2727       LiveGPRs.push_back(
2728           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2729     }
2730     if (!ArgXMMs.empty()) {
2731       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2732       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2733       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2734         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2735         LiveXMMRegs.push_back(
2736             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2737       }
2738     }
2739
2740     if (IsWin64) {
2741       // Get to the caller-allocated home save location.  Add 8 to account
2742       // for the return address.
2743       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2744       FuncInfo->setRegSaveFrameIndex(
2745           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2746       // Fixup to set vararg frame on shadow area (4 x i64).
2747       if (NumIntRegs < 4)
2748         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2749     } else {
2750       // For X86-64, if there are vararg parameters that are passed via
2751       // registers, then we must store them to their spots on the stack so
2752       // they may be loaded by deferencing the result of va_next.
2753       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2754       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2755       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2756           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2757     }
2758
2759     // Store the integer parameter registers.
2760     SmallVector<SDValue, 8> MemOps;
2761     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2762                                       getPointerTy(DAG.getDataLayout()));
2763     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2764     for (SDValue Val : LiveGPRs) {
2765       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2766                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2767       SDValue Store =
2768           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2769                        MachinePointerInfo::getFixedStack(
2770                            DAG.getMachineFunction(),
2771                            FuncInfo->getRegSaveFrameIndex(), Offset),
2772                        false, false, 0);
2773       MemOps.push_back(Store);
2774       Offset += 8;
2775     }
2776
2777     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2778       // Now store the XMM (fp + vector) parameter registers.
2779       SmallVector<SDValue, 12> SaveXMMOps;
2780       SaveXMMOps.push_back(Chain);
2781       SaveXMMOps.push_back(ALVal);
2782       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2783                              FuncInfo->getRegSaveFrameIndex(), dl));
2784       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2785                              FuncInfo->getVarArgsFPOffset(), dl));
2786       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2787                         LiveXMMRegs.end());
2788       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2789                                    MVT::Other, SaveXMMOps));
2790     }
2791
2792     if (!MemOps.empty())
2793       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2794   }
2795
2796   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2797     // Find the largest legal vector type.
2798     MVT VecVT = MVT::Other;
2799     // FIXME: Only some x86_32 calling conventions support AVX512.
2800     if (Subtarget->hasAVX512() &&
2801         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2802                      CallConv == CallingConv::Intel_OCL_BI)))
2803       VecVT = MVT::v16f32;
2804     else if (Subtarget->hasAVX())
2805       VecVT = MVT::v8f32;
2806     else if (Subtarget->hasSSE2())
2807       VecVT = MVT::v4f32;
2808
2809     // We forward some GPRs and some vector types.
2810     SmallVector<MVT, 2> RegParmTypes;
2811     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2812     RegParmTypes.push_back(IntVT);
2813     if (VecVT != MVT::Other)
2814       RegParmTypes.push_back(VecVT);
2815
2816     // Compute the set of forwarded registers. The rest are scratch.
2817     SmallVectorImpl<ForwardedRegister> &Forwards =
2818         FuncInfo->getForwardedMustTailRegParms();
2819     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2820
2821     // Conservatively forward AL on x86_64, since it might be used for varargs.
2822     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2823       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2824       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2825     }
2826
2827     // Copy all forwards from physical to virtual registers.
2828     for (ForwardedRegister &F : Forwards) {
2829       // FIXME: Can we use a less constrained schedule?
2830       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2831       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2832       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2833     }
2834   }
2835
2836   // Some CCs need callee pop.
2837   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2838                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2839     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2840   } else {
2841     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2842     // If this is an sret function, the return should pop the hidden pointer.
2843     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2844         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2845         argsAreStructReturn(Ins) == StackStructReturn)
2846       FuncInfo->setBytesToPopOnReturn(4);
2847   }
2848
2849   if (!Is64Bit) {
2850     // RegSaveFrameIndex is X86-64 only.
2851     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2852     if (CallConv == CallingConv::X86_FastCall ||
2853         CallConv == CallingConv::X86_ThisCall)
2854       // fastcc functions can't have varargs.
2855       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2856   }
2857
2858   FuncInfo->setArgumentStackSize(StackSize);
2859
2860   if (MMI.hasWinEHFuncInfo(Fn)) {
2861     if (Is64Bit) {
2862       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2863       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2864       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2865       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2866       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2867                            MachinePointerInfo::getFixedStack(
2868                                DAG.getMachineFunction(), UnwindHelpFI),
2869                            /*isVolatile=*/true,
2870                            /*isNonTemporal=*/false, /*Alignment=*/0);
2871     } else {
2872       // Functions using Win32 EH are considered to have opaque SP adjustments
2873       // to force local variables to be addressed from the frame or base
2874       // pointers.
2875       MFI->setHasOpaqueSPAdjustment(true);
2876     }
2877   }
2878
2879   return Chain;
2880 }
2881
2882 SDValue
2883 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2884                                     SDValue StackPtr, SDValue Arg,
2885                                     SDLoc dl, SelectionDAG &DAG,
2886                                     const CCValAssign &VA,
2887                                     ISD::ArgFlagsTy Flags) const {
2888   unsigned LocMemOffset = VA.getLocMemOffset();
2889   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2890   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2891                        StackPtr, PtrOff);
2892   if (Flags.isByVal())
2893     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2894
2895   return DAG.getStore(
2896       Chain, dl, Arg, PtrOff,
2897       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2898       false, false, 0);
2899 }
2900
2901 /// Emit a load of return address if tail call
2902 /// optimization is performed and it is required.
2903 SDValue
2904 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2905                                            SDValue &OutRetAddr, SDValue Chain,
2906                                            bool IsTailCall, bool Is64Bit,
2907                                            int FPDiff, SDLoc dl) const {
2908   // Adjust the Return address stack slot.
2909   EVT VT = getPointerTy(DAG.getDataLayout());
2910   OutRetAddr = getReturnAddressFrameIndex(DAG);
2911
2912   // Load the "old" Return address.
2913   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2914                            false, false, false, 0);
2915   return SDValue(OutRetAddr.getNode(), 1);
2916 }
2917
2918 /// Emit a store of the return address if tail call
2919 /// optimization is performed and it is required (FPDiff!=0).
2920 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2921                                         SDValue Chain, SDValue RetAddrFrIdx,
2922                                         EVT PtrVT, unsigned SlotSize,
2923                                         int FPDiff, SDLoc dl) {
2924   // Store the return address to the appropriate stack slot.
2925   if (!FPDiff) return Chain;
2926   // Calculate the new stack slot for the return address.
2927   int NewReturnAddrFI =
2928     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2929                                          false);
2930   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2931   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2932                        MachinePointerInfo::getFixedStack(
2933                            DAG.getMachineFunction(), NewReturnAddrFI),
2934                        false, false, 0);
2935   return Chain;
2936 }
2937
2938 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2939 /// operation of specified width.
2940 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2941                        SDValue V2) {
2942   unsigned NumElems = VT.getVectorNumElements();
2943   SmallVector<int, 8> Mask;
2944   Mask.push_back(NumElems);
2945   for (unsigned i = 1; i != NumElems; ++i)
2946     Mask.push_back(i);
2947   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2948 }
2949
2950 SDValue
2951 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2952                              SmallVectorImpl<SDValue> &InVals) const {
2953   SelectionDAG &DAG                     = CLI.DAG;
2954   SDLoc &dl                             = CLI.DL;
2955   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2956   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2957   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2958   SDValue Chain                         = CLI.Chain;
2959   SDValue Callee                        = CLI.Callee;
2960   CallingConv::ID CallConv              = CLI.CallConv;
2961   bool &isTailCall                      = CLI.IsTailCall;
2962   bool isVarArg                         = CLI.IsVarArg;
2963
2964   MachineFunction &MF = DAG.getMachineFunction();
2965   bool Is64Bit        = Subtarget->is64Bit();
2966   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2967   StructReturnType SR = callIsStructReturn(Outs);
2968   bool IsSibcall      = false;
2969   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2970   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2971
2972   if (Attr.getValueAsString() == "true")
2973     isTailCall = false;
2974
2975   if (Subtarget->isPICStyleGOT() &&
2976       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2977     // If we are using a GOT, disable tail calls to external symbols with
2978     // default visibility. Tail calling such a symbol requires using a GOT
2979     // relocation, which forces early binding of the symbol. This breaks code
2980     // that require lazy function symbol resolution. Using musttail or
2981     // GuaranteedTailCallOpt will override this.
2982     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2983     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2984                G->getGlobal()->hasDefaultVisibility()))
2985       isTailCall = false;
2986   }
2987
2988   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2989   if (IsMustTail) {
2990     // Force this to be a tail call.  The verifier rules are enough to ensure
2991     // that we can lower this successfully without moving the return address
2992     // around.
2993     isTailCall = true;
2994   } else if (isTailCall) {
2995     // Check if it's really possible to do a tail call.
2996     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2997                     isVarArg, SR != NotStructReturn,
2998                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2999                     Outs, OutVals, Ins, DAG);
3000
3001     // Sibcalls are automatically detected tailcalls which do not require
3002     // ABI changes.
3003     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3004       IsSibcall = true;
3005
3006     if (isTailCall)
3007       ++NumTailCalls;
3008   }
3009
3010   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
3011          "Var args not supported with calling convention fastcc, ghc or hipe");
3012
3013   // Analyze operands of the call, assigning locations to each operand.
3014   SmallVector<CCValAssign, 16> ArgLocs;
3015   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3016
3017   // Allocate shadow area for Win64
3018   if (IsWin64)
3019     CCInfo.AllocateStack(32, 8);
3020
3021   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3022
3023   // Get a count of how many bytes are to be pushed on the stack.
3024   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3025   if (IsSibcall)
3026     // This is a sibcall. The memory operands are available in caller's
3027     // own caller's stack.
3028     NumBytes = 0;
3029   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3030            IsTailCallConvention(CallConv))
3031     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3032
3033   int FPDiff = 0;
3034   if (isTailCall && !IsSibcall && !IsMustTail) {
3035     // Lower arguments at fp - stackoffset + fpdiff.
3036     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3037
3038     FPDiff = NumBytesCallerPushed - NumBytes;
3039
3040     // Set the delta of movement of the returnaddr stackslot.
3041     // But only set if delta is greater than previous delta.
3042     if (FPDiff < X86Info->getTCReturnAddrDelta())
3043       X86Info->setTCReturnAddrDelta(FPDiff);
3044   }
3045
3046   unsigned NumBytesToPush = NumBytes;
3047   unsigned NumBytesToPop = NumBytes;
3048
3049   // If we have an inalloca argument, all stack space has already been allocated
3050   // for us and be right at the top of the stack.  We don't support multiple
3051   // arguments passed in memory when using inalloca.
3052   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3053     NumBytesToPush = 0;
3054     if (!ArgLocs.back().isMemLoc())
3055       report_fatal_error("cannot use inalloca attribute on a register "
3056                          "parameter");
3057     if (ArgLocs.back().getLocMemOffset() != 0)
3058       report_fatal_error("any parameter with the inalloca attribute must be "
3059                          "the only memory argument");
3060   }
3061
3062   if (!IsSibcall)
3063     Chain = DAG.getCALLSEQ_START(
3064         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3065
3066   SDValue RetAddrFrIdx;
3067   // Load return address for tail calls.
3068   if (isTailCall && FPDiff)
3069     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3070                                     Is64Bit, FPDiff, dl);
3071
3072   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3073   SmallVector<SDValue, 8> MemOpChains;
3074   SDValue StackPtr;
3075
3076   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3077   // of tail call optimization arguments are handle later.
3078   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3079   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3080     // Skip inalloca arguments, they have already been written.
3081     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3082     if (Flags.isInAlloca())
3083       continue;
3084
3085     CCValAssign &VA = ArgLocs[i];
3086     EVT RegVT = VA.getLocVT();
3087     SDValue Arg = OutVals[i];
3088     bool isByVal = Flags.isByVal();
3089
3090     // Promote the value if needed.
3091     switch (VA.getLocInfo()) {
3092     default: llvm_unreachable("Unknown loc info!");
3093     case CCValAssign::Full: break;
3094     case CCValAssign::SExt:
3095       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3096       break;
3097     case CCValAssign::ZExt:
3098       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3099       break;
3100     case CCValAssign::AExt:
3101       if (Arg.getValueType().isVector() &&
3102           Arg.getValueType().getScalarType() == MVT::i1)
3103         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3104       else if (RegVT.is128BitVector()) {
3105         // Special case: passing MMX values in XMM registers.
3106         Arg = DAG.getBitcast(MVT::i64, Arg);
3107         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3108         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3109       } else
3110         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3111       break;
3112     case CCValAssign::BCvt:
3113       Arg = DAG.getBitcast(RegVT, Arg);
3114       break;
3115     case CCValAssign::Indirect: {
3116       // Store the argument.
3117       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3118       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3119       Chain = DAG.getStore(
3120           Chain, dl, Arg, SpillSlot,
3121           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3122           false, false, 0);
3123       Arg = SpillSlot;
3124       break;
3125     }
3126     }
3127
3128     if (VA.isRegLoc()) {
3129       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3130       if (isVarArg && IsWin64) {
3131         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3132         // shadow reg if callee is a varargs function.
3133         unsigned ShadowReg = 0;
3134         switch (VA.getLocReg()) {
3135         case X86::XMM0: ShadowReg = X86::RCX; break;
3136         case X86::XMM1: ShadowReg = X86::RDX; break;
3137         case X86::XMM2: ShadowReg = X86::R8; break;
3138         case X86::XMM3: ShadowReg = X86::R9; break;
3139         }
3140         if (ShadowReg)
3141           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3142       }
3143     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3144       assert(VA.isMemLoc());
3145       if (!StackPtr.getNode())
3146         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3147                                       getPointerTy(DAG.getDataLayout()));
3148       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3149                                              dl, DAG, VA, Flags));
3150     }
3151   }
3152
3153   if (!MemOpChains.empty())
3154     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3155
3156   if (Subtarget->isPICStyleGOT()) {
3157     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3158     // GOT pointer.
3159     if (!isTailCall) {
3160       RegsToPass.push_back(std::make_pair(
3161           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3162                                           getPointerTy(DAG.getDataLayout()))));
3163     } else {
3164       // If we are tail calling and generating PIC/GOT style code load the
3165       // address of the callee into ECX. The value in ecx is used as target of
3166       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3167       // for tail calls on PIC/GOT architectures. Normally we would just put the
3168       // address of GOT into ebx and then call target@PLT. But for tail calls
3169       // ebx would be restored (since ebx is callee saved) before jumping to the
3170       // target@PLT.
3171
3172       // Note: The actual moving to ECX is done further down.
3173       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3174       if (G && !G->getGlobal()->hasLocalLinkage() &&
3175           G->getGlobal()->hasDefaultVisibility())
3176         Callee = LowerGlobalAddress(Callee, DAG);
3177       else if (isa<ExternalSymbolSDNode>(Callee))
3178         Callee = LowerExternalSymbol(Callee, DAG);
3179     }
3180   }
3181
3182   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3183     // From AMD64 ABI document:
3184     // For calls that may call functions that use varargs or stdargs
3185     // (prototype-less calls or calls to functions containing ellipsis (...) in
3186     // the declaration) %al is used as hidden argument to specify the number
3187     // of SSE registers used. The contents of %al do not need to match exactly
3188     // the number of registers, but must be an ubound on the number of SSE
3189     // registers used and is in the range 0 - 8 inclusive.
3190
3191     // Count the number of XMM registers allocated.
3192     static const MCPhysReg XMMArgRegs[] = {
3193       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3194       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3195     };
3196     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3197     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3198            && "SSE registers cannot be used when SSE is disabled");
3199
3200     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3201                                         DAG.getConstant(NumXMMRegs, dl,
3202                                                         MVT::i8)));
3203   }
3204
3205   if (isVarArg && IsMustTail) {
3206     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3207     for (const auto &F : Forwards) {
3208       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3209       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3210     }
3211   }
3212
3213   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3214   // don't need this because the eligibility check rejects calls that require
3215   // shuffling arguments passed in memory.
3216   if (!IsSibcall && isTailCall) {
3217     // Force all the incoming stack arguments to be loaded from the stack
3218     // before any new outgoing arguments are stored to the stack, because the
3219     // outgoing stack slots may alias the incoming argument stack slots, and
3220     // the alias isn't otherwise explicit. This is slightly more conservative
3221     // than necessary, because it means that each store effectively depends
3222     // on every argument instead of just those arguments it would clobber.
3223     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3224
3225     SmallVector<SDValue, 8> MemOpChains2;
3226     SDValue FIN;
3227     int FI = 0;
3228     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3229       CCValAssign &VA = ArgLocs[i];
3230       if (VA.isRegLoc())
3231         continue;
3232       assert(VA.isMemLoc());
3233       SDValue Arg = OutVals[i];
3234       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3235       // Skip inalloca arguments.  They don't require any work.
3236       if (Flags.isInAlloca())
3237         continue;
3238       // Create frame index.
3239       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3240       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3241       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3242       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3243
3244       if (Flags.isByVal()) {
3245         // Copy relative to framepointer.
3246         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3247         if (!StackPtr.getNode())
3248           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3249                                         getPointerTy(DAG.getDataLayout()));
3250         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3251                              StackPtr, Source);
3252
3253         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3254                                                          ArgChain,
3255                                                          Flags, DAG, dl));
3256       } else {
3257         // Store relative to framepointer.
3258         MemOpChains2.push_back(DAG.getStore(
3259             ArgChain, dl, Arg, FIN,
3260             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3261             false, false, 0));
3262       }
3263     }
3264
3265     if (!MemOpChains2.empty())
3266       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3267
3268     // Store the return address to the appropriate stack slot.
3269     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3270                                      getPointerTy(DAG.getDataLayout()),
3271                                      RegInfo->getSlotSize(), FPDiff, dl);
3272   }
3273
3274   // Build a sequence of copy-to-reg nodes chained together with token chain
3275   // and flag operands which copy the outgoing args into registers.
3276   SDValue InFlag;
3277   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3278     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3279                              RegsToPass[i].second, InFlag);
3280     InFlag = Chain.getValue(1);
3281   }
3282
3283   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3284     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3285     // In the 64-bit large code model, we have to make all calls
3286     // through a register, since the call instruction's 32-bit
3287     // pc-relative offset may not be large enough to hold the whole
3288     // address.
3289   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3290     // If the callee is a GlobalAddress node (quite common, every direct call
3291     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3292     // it.
3293     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3294
3295     // We should use extra load for direct calls to dllimported functions in
3296     // non-JIT mode.
3297     const GlobalValue *GV = G->getGlobal();
3298     if (!GV->hasDLLImportStorageClass()) {
3299       unsigned char OpFlags = 0;
3300       bool ExtraLoad = false;
3301       unsigned WrapperKind = ISD::DELETED_NODE;
3302
3303       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3304       // external symbols most go through the PLT in PIC mode.  If the symbol
3305       // has hidden or protected visibility, or if it is static or local, then
3306       // we don't need to use the PLT - we can directly call it.
3307       if (Subtarget->isTargetELF() &&
3308           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3309           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3310         OpFlags = X86II::MO_PLT;
3311       } else if (Subtarget->isPICStyleStubAny() &&
3312                  !GV->isStrongDefinitionForLinker() &&
3313                  (!Subtarget->getTargetTriple().isMacOSX() ||
3314                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3315         // PC-relative references to external symbols should go through $stub,
3316         // unless we're building with the leopard linker or later, which
3317         // automatically synthesizes these stubs.
3318         OpFlags = X86II::MO_DARWIN_STUB;
3319       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3320                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3321         // If the function is marked as non-lazy, generate an indirect call
3322         // which loads from the GOT directly. This avoids runtime overhead
3323         // at the cost of eager binding (and one extra byte of encoding).
3324         OpFlags = X86II::MO_GOTPCREL;
3325         WrapperKind = X86ISD::WrapperRIP;
3326         ExtraLoad = true;
3327       }
3328
3329       Callee = DAG.getTargetGlobalAddress(
3330           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3331
3332       // Add a wrapper if needed.
3333       if (WrapperKind != ISD::DELETED_NODE)
3334         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3335                              getPointerTy(DAG.getDataLayout()), Callee);
3336       // Add extra indirection if needed.
3337       if (ExtraLoad)
3338         Callee = DAG.getLoad(
3339             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3340             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3341             false, 0);
3342     }
3343   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3344     unsigned char OpFlags = 0;
3345
3346     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3347     // external symbols should go through the PLT.
3348     if (Subtarget->isTargetELF() &&
3349         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3350       OpFlags = X86II::MO_PLT;
3351     } else if (Subtarget->isPICStyleStubAny() &&
3352                (!Subtarget->getTargetTriple().isMacOSX() ||
3353                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3354       // PC-relative references to external symbols should go through $stub,
3355       // unless we're building with the leopard linker or later, which
3356       // automatically synthesizes these stubs.
3357       OpFlags = X86II::MO_DARWIN_STUB;
3358     }
3359
3360     Callee = DAG.getTargetExternalSymbol(
3361         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3362   } else if (Subtarget->isTarget64BitILP32() &&
3363              Callee->getValueType(0) == MVT::i32) {
3364     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3365     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3366   }
3367
3368   // Returns a chain & a flag for retval copy to use.
3369   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3370   SmallVector<SDValue, 8> Ops;
3371
3372   if (!IsSibcall && isTailCall) {
3373     Chain = DAG.getCALLSEQ_END(Chain,
3374                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3375                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3376     InFlag = Chain.getValue(1);
3377   }
3378
3379   Ops.push_back(Chain);
3380   Ops.push_back(Callee);
3381
3382   if (isTailCall)
3383     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3384
3385   // Add argument registers to the end of the list so that they are known live
3386   // into the call.
3387   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3388     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3389                                   RegsToPass[i].second.getValueType()));
3390
3391   // Add a register mask operand representing the call-preserved registers.
3392   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3393   assert(Mask && "Missing call preserved mask for calling convention");
3394
3395   // If this is an invoke in a 32-bit function using a funclet-based
3396   // personality, assume the function clobbers all registers. If an exception
3397   // is thrown, the runtime will not restore CSRs.
3398   // FIXME: Model this more precisely so that we can register allocate across
3399   // the normal edge and spill and fill across the exceptional edge.
3400   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3401     const Function *CallerFn = MF.getFunction();
3402     EHPersonality Pers =
3403         CallerFn->hasPersonalityFn()
3404             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3405             : EHPersonality::Unknown;
3406     if (isFuncletEHPersonality(Pers))
3407       Mask = RegInfo->getNoPreservedMask();
3408   }
3409
3410   Ops.push_back(DAG.getRegisterMask(Mask));
3411
3412   if (InFlag.getNode())
3413     Ops.push_back(InFlag);
3414
3415   if (isTailCall) {
3416     // We used to do:
3417     //// If this is the first return lowered for this function, add the regs
3418     //// to the liveout set for the function.
3419     // This isn't right, although it's probably harmless on x86; liveouts
3420     // should be computed from returns not tail calls.  Consider a void
3421     // function making a tail call to a function returning int.
3422     MF.getFrameInfo()->setHasTailCall();
3423     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3424   }
3425
3426   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3427   InFlag = Chain.getValue(1);
3428
3429   // Create the CALLSEQ_END node.
3430   unsigned NumBytesForCalleeToPop;
3431   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3432                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3433     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3434   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3435            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3436            SR == StackStructReturn)
3437     // If this is a call to a struct-return function, the callee
3438     // pops the hidden struct pointer, so we have to push it back.
3439     // This is common for Darwin/X86, Linux & Mingw32 targets.
3440     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3441     NumBytesForCalleeToPop = 4;
3442   else
3443     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3444
3445   // Returns a flag for retval copy to use.
3446   if (!IsSibcall) {
3447     Chain = DAG.getCALLSEQ_END(Chain,
3448                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3449                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3450                                                      true),
3451                                InFlag, dl);
3452     InFlag = Chain.getValue(1);
3453   }
3454
3455   // Handle result values, copying them out of physregs into vregs that we
3456   // return.
3457   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3458                          Ins, dl, DAG, InVals);
3459 }
3460
3461 //===----------------------------------------------------------------------===//
3462 //                Fast Calling Convention (tail call) implementation
3463 //===----------------------------------------------------------------------===//
3464
3465 //  Like std call, callee cleans arguments, convention except that ECX is
3466 //  reserved for storing the tail called function address. Only 2 registers are
3467 //  free for argument passing (inreg). Tail call optimization is performed
3468 //  provided:
3469 //                * tailcallopt is enabled
3470 //                * caller/callee are fastcc
3471 //  On X86_64 architecture with GOT-style position independent code only local
3472 //  (within module) calls are supported at the moment.
3473 //  To keep the stack aligned according to platform abi the function
3474 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3475 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3476 //  If a tail called function callee has more arguments than the caller the
3477 //  caller needs to make sure that there is room to move the RETADDR to. This is
3478 //  achieved by reserving an area the size of the argument delta right after the
3479 //  original RETADDR, but before the saved framepointer or the spilled registers
3480 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3481 //  stack layout:
3482 //    arg1
3483 //    arg2
3484 //    RETADDR
3485 //    [ new RETADDR
3486 //      move area ]
3487 //    (possible EBP)
3488 //    ESI
3489 //    EDI
3490 //    local1 ..
3491
3492 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3493 /// requirement.
3494 unsigned
3495 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3496                                                SelectionDAG& DAG) const {
3497   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3498   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3499   unsigned StackAlignment = TFI.getStackAlignment();
3500   uint64_t AlignMask = StackAlignment - 1;
3501   int64_t Offset = StackSize;
3502   unsigned SlotSize = RegInfo->getSlotSize();
3503   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3504     // Number smaller than 12 so just add the difference.
3505     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3506   } else {
3507     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3508     Offset = ((~AlignMask) & Offset) + StackAlignment +
3509       (StackAlignment-SlotSize);
3510   }
3511   return Offset;
3512 }
3513
3514 /// Return true if the given stack call argument is already available in the
3515 /// same position (relatively) of the caller's incoming argument stack.
3516 static
3517 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3518                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3519                          const X86InstrInfo *TII) {
3520   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3521   int FI = INT_MAX;
3522   if (Arg.getOpcode() == ISD::CopyFromReg) {
3523     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3524     if (!TargetRegisterInfo::isVirtualRegister(VR))
3525       return false;
3526     MachineInstr *Def = MRI->getVRegDef(VR);
3527     if (!Def)
3528       return false;
3529     if (!Flags.isByVal()) {
3530       if (!TII->isLoadFromStackSlot(Def, FI))
3531         return false;
3532     } else {
3533       unsigned Opcode = Def->getOpcode();
3534       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3535            Opcode == X86::LEA64_32r) &&
3536           Def->getOperand(1).isFI()) {
3537         FI = Def->getOperand(1).getIndex();
3538         Bytes = Flags.getByValSize();
3539       } else
3540         return false;
3541     }
3542   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3543     if (Flags.isByVal())
3544       // ByVal argument is passed in as a pointer but it's now being
3545       // dereferenced. e.g.
3546       // define @foo(%struct.X* %A) {
3547       //   tail call @bar(%struct.X* byval %A)
3548       // }
3549       return false;
3550     SDValue Ptr = Ld->getBasePtr();
3551     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3552     if (!FINode)
3553       return false;
3554     FI = FINode->getIndex();
3555   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3556     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3557     FI = FINode->getIndex();
3558     Bytes = Flags.getByValSize();
3559   } else
3560     return false;
3561
3562   assert(FI != INT_MAX);
3563   if (!MFI->isFixedObjectIndex(FI))
3564     return false;
3565   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3566 }
3567
3568 /// Check whether the call is eligible for tail call optimization. Targets
3569 /// that want to do tail call optimization should implement this function.
3570 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3571     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3572     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3573     const SmallVectorImpl<ISD::OutputArg> &Outs,
3574     const SmallVectorImpl<SDValue> &OutVals,
3575     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3576   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3577     return false;
3578
3579   // If -tailcallopt is specified, make fastcc functions tail-callable.
3580   const MachineFunction &MF = DAG.getMachineFunction();
3581   const Function *CallerF = MF.getFunction();
3582
3583   // If the function return type is x86_fp80 and the callee return type is not,
3584   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3585   // perform a tailcall optimization here.
3586   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3587     return false;
3588
3589   CallingConv::ID CallerCC = CallerF->getCallingConv();
3590   bool CCMatch = CallerCC == CalleeCC;
3591   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3592   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3593
3594   // Win64 functions have extra shadow space for argument homing. Don't do the
3595   // sibcall if the caller and callee have mismatched expectations for this
3596   // space.
3597   if (IsCalleeWin64 != IsCallerWin64)
3598     return false;
3599
3600   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3601     if (IsTailCallConvention(CalleeCC) && CCMatch)
3602       return true;
3603     return false;
3604   }
3605
3606   // Look for obvious safe cases to perform tail call optimization that do not
3607   // require ABI changes. This is what gcc calls sibcall.
3608
3609   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3610   // emit a special epilogue.
3611   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3612   if (RegInfo->needsStackRealignment(MF))
3613     return false;
3614
3615   // Also avoid sibcall optimization if either caller or callee uses struct
3616   // return semantics.
3617   if (isCalleeStructRet || isCallerStructRet)
3618     return false;
3619
3620   // An stdcall/thiscall caller is expected to clean up its arguments; the
3621   // callee isn't going to do that.
3622   // FIXME: this is more restrictive than needed. We could produce a tailcall
3623   // when the stack adjustment matches. For example, with a thiscall that takes
3624   // only one argument.
3625   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3626                    CallerCC == CallingConv::X86_ThisCall))
3627     return false;
3628
3629   // Do not sibcall optimize vararg calls unless all arguments are passed via
3630   // registers.
3631   if (isVarArg && !Outs.empty()) {
3632
3633     // Optimizing for varargs on Win64 is unlikely to be safe without
3634     // additional testing.
3635     if (IsCalleeWin64 || IsCallerWin64)
3636       return false;
3637
3638     SmallVector<CCValAssign, 16> ArgLocs;
3639     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3640                    *DAG.getContext());
3641
3642     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3643     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3644       if (!ArgLocs[i].isRegLoc())
3645         return false;
3646   }
3647
3648   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3649   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3650   // this into a sibcall.
3651   bool Unused = false;
3652   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3653     if (!Ins[i].Used) {
3654       Unused = true;
3655       break;
3656     }
3657   }
3658   if (Unused) {
3659     SmallVector<CCValAssign, 16> RVLocs;
3660     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3661                    *DAG.getContext());
3662     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3663     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3664       CCValAssign &VA = RVLocs[i];
3665       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3666         return false;
3667     }
3668   }
3669
3670   // If the calling conventions do not match, then we'd better make sure the
3671   // results are returned in the same way as what the caller expects.
3672   if (!CCMatch) {
3673     SmallVector<CCValAssign, 16> RVLocs1;
3674     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3675                     *DAG.getContext());
3676     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3677
3678     SmallVector<CCValAssign, 16> RVLocs2;
3679     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3680                     *DAG.getContext());
3681     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3682
3683     if (RVLocs1.size() != RVLocs2.size())
3684       return false;
3685     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3686       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3687         return false;
3688       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3689         return false;
3690       if (RVLocs1[i].isRegLoc()) {
3691         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3692           return false;
3693       } else {
3694         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3695           return false;
3696       }
3697     }
3698   }
3699
3700   // If the callee takes no arguments then go on to check the results of the
3701   // call.
3702   if (!Outs.empty()) {
3703     // Check if stack adjustment is needed. For now, do not do this if any
3704     // argument is passed on the stack.
3705     SmallVector<CCValAssign, 16> ArgLocs;
3706     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3707                    *DAG.getContext());
3708
3709     // Allocate shadow area for Win64
3710     if (IsCalleeWin64)
3711       CCInfo.AllocateStack(32, 8);
3712
3713     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3714     if (CCInfo.getNextStackOffset()) {
3715       MachineFunction &MF = DAG.getMachineFunction();
3716       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3717         return false;
3718
3719       // Check if the arguments are already laid out in the right way as
3720       // the caller's fixed stack objects.
3721       MachineFrameInfo *MFI = MF.getFrameInfo();
3722       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3723       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3724       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3725         CCValAssign &VA = ArgLocs[i];
3726         SDValue Arg = OutVals[i];
3727         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3728         if (VA.getLocInfo() == CCValAssign::Indirect)
3729           return false;
3730         if (!VA.isRegLoc()) {
3731           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3732                                    MFI, MRI, TII))
3733             return false;
3734         }
3735       }
3736     }
3737
3738     // If the tailcall address may be in a register, then make sure it's
3739     // possible to register allocate for it. In 32-bit, the call address can
3740     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3741     // callee-saved registers are restored. These happen to be the same
3742     // registers used to pass 'inreg' arguments so watch out for those.
3743     if (!Subtarget->is64Bit() &&
3744         ((!isa<GlobalAddressSDNode>(Callee) &&
3745           !isa<ExternalSymbolSDNode>(Callee)) ||
3746          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3747       unsigned NumInRegs = 0;
3748       // In PIC we need an extra register to formulate the address computation
3749       // for the callee.
3750       unsigned MaxInRegs =
3751         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3752
3753       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3754         CCValAssign &VA = ArgLocs[i];
3755         if (!VA.isRegLoc())
3756           continue;
3757         unsigned Reg = VA.getLocReg();
3758         switch (Reg) {
3759         default: break;
3760         case X86::EAX: case X86::EDX: case X86::ECX:
3761           if (++NumInRegs == MaxInRegs)
3762             return false;
3763           break;
3764         }
3765       }
3766     }
3767   }
3768
3769   return true;
3770 }
3771
3772 FastISel *
3773 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3774                                   const TargetLibraryInfo *libInfo) const {
3775   return X86::createFastISel(funcInfo, libInfo);
3776 }
3777
3778 //===----------------------------------------------------------------------===//
3779 //                           Other Lowering Hooks
3780 //===----------------------------------------------------------------------===//
3781
3782 static bool MayFoldLoad(SDValue Op) {
3783   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3784 }
3785
3786 static bool MayFoldIntoStore(SDValue Op) {
3787   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3788 }
3789
3790 static bool isTargetShuffle(unsigned Opcode) {
3791   switch(Opcode) {
3792   default: return false;
3793   case X86ISD::BLENDI:
3794   case X86ISD::PSHUFB:
3795   case X86ISD::PSHUFD:
3796   case X86ISD::PSHUFHW:
3797   case X86ISD::PSHUFLW:
3798   case X86ISD::SHUFP:
3799   case X86ISD::PALIGNR:
3800   case X86ISD::MOVLHPS:
3801   case X86ISD::MOVLHPD:
3802   case X86ISD::MOVHLPS:
3803   case X86ISD::MOVLPS:
3804   case X86ISD::MOVLPD:
3805   case X86ISD::MOVSHDUP:
3806   case X86ISD::MOVSLDUP:
3807   case X86ISD::MOVDDUP:
3808   case X86ISD::MOVSS:
3809   case X86ISD::MOVSD:
3810   case X86ISD::UNPCKL:
3811   case X86ISD::UNPCKH:
3812   case X86ISD::VPERMILPI:
3813   case X86ISD::VPERM2X128:
3814   case X86ISD::VPERMI:
3815   case X86ISD::VPERMV:
3816   case X86ISD::VPERMV3:
3817     return true;
3818   }
3819 }
3820
3821 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3822                                     SDValue V1, unsigned TargetMask,
3823                                     SelectionDAG &DAG) {
3824   switch(Opc) {
3825   default: llvm_unreachable("Unknown x86 shuffle node");
3826   case X86ISD::PSHUFD:
3827   case X86ISD::PSHUFHW:
3828   case X86ISD::PSHUFLW:
3829   case X86ISD::VPERMILPI:
3830   case X86ISD::VPERMI:
3831     return DAG.getNode(Opc, dl, VT, V1,
3832                        DAG.getConstant(TargetMask, dl, MVT::i8));
3833   }
3834 }
3835
3836 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3837                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3838   switch(Opc) {
3839   default: llvm_unreachable("Unknown x86 shuffle node");
3840   case X86ISD::MOVLHPS:
3841   case X86ISD::MOVLHPD:
3842   case X86ISD::MOVHLPS:
3843   case X86ISD::MOVLPS:
3844   case X86ISD::MOVLPD:
3845   case X86ISD::MOVSS:
3846   case X86ISD::MOVSD:
3847   case X86ISD::UNPCKL:
3848   case X86ISD::UNPCKH:
3849     return DAG.getNode(Opc, dl, VT, V1, V2);
3850   }
3851 }
3852
3853 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3854   MachineFunction &MF = DAG.getMachineFunction();
3855   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3856   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3857   int ReturnAddrIndex = FuncInfo->getRAIndex();
3858
3859   if (ReturnAddrIndex == 0) {
3860     // Set up a frame object for the return address.
3861     unsigned SlotSize = RegInfo->getSlotSize();
3862     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3863                                                            -(int64_t)SlotSize,
3864                                                            false);
3865     FuncInfo->setRAIndex(ReturnAddrIndex);
3866   }
3867
3868   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3869 }
3870
3871 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3872                                        bool hasSymbolicDisplacement) {
3873   // Offset should fit into 32 bit immediate field.
3874   if (!isInt<32>(Offset))
3875     return false;
3876
3877   // If we don't have a symbolic displacement - we don't have any extra
3878   // restrictions.
3879   if (!hasSymbolicDisplacement)
3880     return true;
3881
3882   // FIXME: Some tweaks might be needed for medium code model.
3883   if (M != CodeModel::Small && M != CodeModel::Kernel)
3884     return false;
3885
3886   // For small code model we assume that latest object is 16MB before end of 31
3887   // bits boundary. We may also accept pretty large negative constants knowing
3888   // that all objects are in the positive half of address space.
3889   if (M == CodeModel::Small && Offset < 16*1024*1024)
3890     return true;
3891
3892   // For kernel code model we know that all object resist in the negative half
3893   // of 32bits address space. We may not accept negative offsets, since they may
3894   // be just off and we may accept pretty large positive ones.
3895   if (M == CodeModel::Kernel && Offset >= 0)
3896     return true;
3897
3898   return false;
3899 }
3900
3901 /// Determines whether the callee is required to pop its own arguments.
3902 /// Callee pop is necessary to support tail calls.
3903 bool X86::isCalleePop(CallingConv::ID CallingConv,
3904                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3905
3906   if (IsTailCallConvention(CallingConv))
3907     return IsVarArg ? false : TailCallOpt;
3908
3909   switch (CallingConv) {
3910   default:
3911     return false;
3912   case CallingConv::X86_StdCall:
3913   case CallingConv::X86_FastCall:
3914   case CallingConv::X86_ThisCall:
3915     return !is64Bit;
3916   }
3917 }
3918
3919 /// \brief Return true if the condition is an unsigned comparison operation.
3920 static bool isX86CCUnsigned(unsigned X86CC) {
3921   switch (X86CC) {
3922   default: llvm_unreachable("Invalid integer condition!");
3923   case X86::COND_E:     return true;
3924   case X86::COND_G:     return false;
3925   case X86::COND_GE:    return false;
3926   case X86::COND_L:     return false;
3927   case X86::COND_LE:    return false;
3928   case X86::COND_NE:    return true;
3929   case X86::COND_B:     return true;
3930   case X86::COND_A:     return true;
3931   case X86::COND_BE:    return true;
3932   case X86::COND_AE:    return true;
3933   }
3934   llvm_unreachable("covered switch fell through?!");
3935 }
3936
3937 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3938 /// condition code, returning the condition code and the LHS/RHS of the
3939 /// comparison to make.
3940 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3941                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3942   if (!isFP) {
3943     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3944       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3945         // X > -1   -> X == 0, jump !sign.
3946         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3947         return X86::COND_NS;
3948       }
3949       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3950         // X < 0   -> X == 0, jump on sign.
3951         return X86::COND_S;
3952       }
3953       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3954         // X < 1   -> X <= 0
3955         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3956         return X86::COND_LE;
3957       }
3958     }
3959
3960     switch (SetCCOpcode) {
3961     default: llvm_unreachable("Invalid integer condition!");
3962     case ISD::SETEQ:  return X86::COND_E;
3963     case ISD::SETGT:  return X86::COND_G;
3964     case ISD::SETGE:  return X86::COND_GE;
3965     case ISD::SETLT:  return X86::COND_L;
3966     case ISD::SETLE:  return X86::COND_LE;
3967     case ISD::SETNE:  return X86::COND_NE;
3968     case ISD::SETULT: return X86::COND_B;
3969     case ISD::SETUGT: return X86::COND_A;
3970     case ISD::SETULE: return X86::COND_BE;
3971     case ISD::SETUGE: return X86::COND_AE;
3972     }
3973   }
3974
3975   // First determine if it is required or is profitable to flip the operands.
3976
3977   // If LHS is a foldable load, but RHS is not, flip the condition.
3978   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3979       !ISD::isNON_EXTLoad(RHS.getNode())) {
3980     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3981     std::swap(LHS, RHS);
3982   }
3983
3984   switch (SetCCOpcode) {
3985   default: break;
3986   case ISD::SETOLT:
3987   case ISD::SETOLE:
3988   case ISD::SETUGT:
3989   case ISD::SETUGE:
3990     std::swap(LHS, RHS);
3991     break;
3992   }
3993
3994   // On a floating point condition, the flags are set as follows:
3995   // ZF  PF  CF   op
3996   //  0 | 0 | 0 | X > Y
3997   //  0 | 0 | 1 | X < Y
3998   //  1 | 0 | 0 | X == Y
3999   //  1 | 1 | 1 | unordered
4000   switch (SetCCOpcode) {
4001   default: llvm_unreachable("Condcode should be pre-legalized away");
4002   case ISD::SETUEQ:
4003   case ISD::SETEQ:   return X86::COND_E;
4004   case ISD::SETOLT:              // flipped
4005   case ISD::SETOGT:
4006   case ISD::SETGT:   return X86::COND_A;
4007   case ISD::SETOLE:              // flipped
4008   case ISD::SETOGE:
4009   case ISD::SETGE:   return X86::COND_AE;
4010   case ISD::SETUGT:              // flipped
4011   case ISD::SETULT:
4012   case ISD::SETLT:   return X86::COND_B;
4013   case ISD::SETUGE:              // flipped
4014   case ISD::SETULE:
4015   case ISD::SETLE:   return X86::COND_BE;
4016   case ISD::SETONE:
4017   case ISD::SETNE:   return X86::COND_NE;
4018   case ISD::SETUO:   return X86::COND_P;
4019   case ISD::SETO:    return X86::COND_NP;
4020   case ISD::SETOEQ:
4021   case ISD::SETUNE:  return X86::COND_INVALID;
4022   }
4023 }
4024
4025 /// Is there a floating point cmov for the specific X86 condition code?
4026 /// Current x86 isa includes the following FP cmov instructions:
4027 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4028 static bool hasFPCMov(unsigned X86CC) {
4029   switch (X86CC) {
4030   default:
4031     return false;
4032   case X86::COND_B:
4033   case X86::COND_BE:
4034   case X86::COND_E:
4035   case X86::COND_P:
4036   case X86::COND_A:
4037   case X86::COND_AE:
4038   case X86::COND_NE:
4039   case X86::COND_NP:
4040     return true;
4041   }
4042 }
4043
4044 /// Returns true if the target can instruction select the
4045 /// specified FP immediate natively. If false, the legalizer will
4046 /// materialize the FP immediate as a load from a constant pool.
4047 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4048   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4049     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4050       return true;
4051   }
4052   return false;
4053 }
4054
4055 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4056                                               ISD::LoadExtType ExtTy,
4057                                               EVT NewVT) const {
4058   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4059   // relocation target a movq or addq instruction: don't let the load shrink.
4060   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4061   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4062     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4063       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4064   return true;
4065 }
4066
4067 /// \brief Returns true if it is beneficial to convert a load of a constant
4068 /// to just the constant itself.
4069 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4070                                                           Type *Ty) const {
4071   assert(Ty->isIntegerTy());
4072
4073   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4074   if (BitSize == 0 || BitSize > 64)
4075     return false;
4076   return true;
4077 }
4078
4079 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4080                                                 unsigned Index) const {
4081   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4082     return false;
4083
4084   return (Index == 0 || Index == ResVT.getVectorNumElements());
4085 }
4086
4087 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4088   // Speculate cttz only if we can directly use TZCNT.
4089   return Subtarget->hasBMI();
4090 }
4091
4092 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4093   // Speculate ctlz only if we can directly use LZCNT.
4094   return Subtarget->hasLZCNT();
4095 }
4096
4097 /// Return true if every element in Mask, beginning
4098 /// from position Pos and ending in Pos+Size is undef.
4099 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4100   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4101     if (0 <= Mask[i])
4102       return false;
4103   return true;
4104 }
4105
4106 /// Return true if Val is undef or if its value falls within the
4107 /// specified range (L, H].
4108 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4109   return (Val < 0) || (Val >= Low && Val < Hi);
4110 }
4111
4112 /// Val is either less than zero (undef) or equal to the specified value.
4113 static bool isUndefOrEqual(int Val, int CmpVal) {
4114   return (Val < 0 || Val == CmpVal);
4115 }
4116
4117 /// Return true if every element in Mask, beginning
4118 /// from position Pos and ending in Pos+Size, falls within the specified
4119 /// sequential range (Low, Low+Size]. or is undef.
4120 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4121                                        unsigned Pos, unsigned Size, int Low) {
4122   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4123     if (!isUndefOrEqual(Mask[i], Low))
4124       return false;
4125   return true;
4126 }
4127
4128 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4129 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4130 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4131   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4132   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4133     return false;
4134
4135   // The index should be aligned on a vecWidth-bit boundary.
4136   uint64_t Index =
4137     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4138
4139   MVT VT = N->getSimpleValueType(0);
4140   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4141   bool Result = (Index * ElSize) % vecWidth == 0;
4142
4143   return Result;
4144 }
4145
4146 /// Return true if the specified INSERT_SUBVECTOR
4147 /// operand specifies a subvector insert that is suitable for input to
4148 /// insertion of 128 or 256-bit subvectors
4149 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4150   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4151   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4152     return false;
4153   // The index should be aligned on a vecWidth-bit boundary.
4154   uint64_t Index =
4155     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4156
4157   MVT VT = N->getSimpleValueType(0);
4158   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4159   bool Result = (Index * ElSize) % vecWidth == 0;
4160
4161   return Result;
4162 }
4163
4164 bool X86::isVINSERT128Index(SDNode *N) {
4165   return isVINSERTIndex(N, 128);
4166 }
4167
4168 bool X86::isVINSERT256Index(SDNode *N) {
4169   return isVINSERTIndex(N, 256);
4170 }
4171
4172 bool X86::isVEXTRACT128Index(SDNode *N) {
4173   return isVEXTRACTIndex(N, 128);
4174 }
4175
4176 bool X86::isVEXTRACT256Index(SDNode *N) {
4177   return isVEXTRACTIndex(N, 256);
4178 }
4179
4180 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4181   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4182   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4183     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4184
4185   uint64_t Index =
4186     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4187
4188   MVT VecVT = N->getOperand(0).getSimpleValueType();
4189   MVT ElVT = VecVT.getVectorElementType();
4190
4191   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4192   return Index / NumElemsPerChunk;
4193 }
4194
4195 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4196   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4197   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4198     llvm_unreachable("Illegal insert subvector for VINSERT");
4199
4200   uint64_t Index =
4201     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4202
4203   MVT VecVT = N->getSimpleValueType(0);
4204   MVT ElVT = VecVT.getVectorElementType();
4205
4206   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4207   return Index / NumElemsPerChunk;
4208 }
4209
4210 /// Return the appropriate immediate to extract the specified
4211 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4212 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4213   return getExtractVEXTRACTImmediate(N, 128);
4214 }
4215
4216 /// Return the appropriate immediate to extract the specified
4217 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4218 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4219   return getExtractVEXTRACTImmediate(N, 256);
4220 }
4221
4222 /// Return the appropriate immediate to insert at the specified
4223 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4224 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4225   return getInsertVINSERTImmediate(N, 128);
4226 }
4227
4228 /// Return the appropriate immediate to insert at the specified
4229 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4230 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4231   return getInsertVINSERTImmediate(N, 256);
4232 }
4233
4234 /// Returns true if V is a constant integer zero.
4235 static bool isZero(SDValue V) {
4236   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4237   return C && C->isNullValue();
4238 }
4239
4240 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4241 bool X86::isZeroNode(SDValue Elt) {
4242   if (isZero(Elt))
4243     return true;
4244   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4245     return CFP->getValueAPF().isPosZero();
4246   return false;
4247 }
4248
4249 /// Returns a vector of specified type with all zero elements.
4250 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4251                              SelectionDAG &DAG, SDLoc dl) {
4252   assert(VT.isVector() && "Expected a vector type");
4253
4254   // Always build SSE zero vectors as <4 x i32> bitcasted
4255   // to their dest type. This ensures they get CSE'd.
4256   SDValue Vec;
4257   if (VT.is128BitVector()) {  // SSE
4258     if (Subtarget->hasSSE2()) {  // SSE2
4259       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4260       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4261     } else { // SSE1
4262       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4263       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4264     }
4265   } else if (VT.is256BitVector()) { // AVX
4266     if (Subtarget->hasInt256()) { // AVX2
4267       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4268       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4269       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4270     } else {
4271       // 256-bit logic and arithmetic instructions in AVX are all
4272       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4273       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4274       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4275       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4276     }
4277   } else if (VT.is512BitVector()) { // AVX-512
4278       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4279       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4280                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4281       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4282   } else if (VT.getScalarType() == MVT::i1) {
4283
4284     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4285             && "Unexpected vector type");
4286     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4287             && "Unexpected vector type");
4288     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4289     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4290     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4291   } else
4292     llvm_unreachable("Unexpected vector type");
4293
4294   return DAG.getBitcast(VT, Vec);
4295 }
4296
4297 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4298                                 SelectionDAG &DAG, SDLoc dl,
4299                                 unsigned vectorWidth) {
4300   assert((vectorWidth == 128 || vectorWidth == 256) &&
4301          "Unsupported vector width");
4302   EVT VT = Vec.getValueType();
4303   EVT ElVT = VT.getVectorElementType();
4304   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4305   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4306                                   VT.getVectorNumElements()/Factor);
4307
4308   // Extract from UNDEF is UNDEF.
4309   if (Vec.getOpcode() == ISD::UNDEF)
4310     return DAG.getUNDEF(ResultVT);
4311
4312   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4313   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4314
4315   // This is the index of the first element of the vectorWidth-bit chunk
4316   // we want.
4317   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4318                                * ElemsPerChunk);
4319
4320   // If the input is a buildvector just emit a smaller one.
4321   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4322     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4323                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4324                                     ElemsPerChunk));
4325
4326   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4327   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4328 }
4329
4330 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4331 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4332 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4333 /// instructions or a simple subregister reference. Idx is an index in the
4334 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4335 /// lowering EXTRACT_VECTOR_ELT operations easier.
4336 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4337                                    SelectionDAG &DAG, SDLoc dl) {
4338   assert((Vec.getValueType().is256BitVector() ||
4339           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4340   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4341 }
4342
4343 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4344 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4345                                    SelectionDAG &DAG, SDLoc dl) {
4346   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4347   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4348 }
4349
4350 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4351                                unsigned IdxVal, SelectionDAG &DAG,
4352                                SDLoc dl, unsigned vectorWidth) {
4353   assert((vectorWidth == 128 || vectorWidth == 256) &&
4354          "Unsupported vector width");
4355   // Inserting UNDEF is Result
4356   if (Vec.getOpcode() == ISD::UNDEF)
4357     return Result;
4358   EVT VT = Vec.getValueType();
4359   EVT ElVT = VT.getVectorElementType();
4360   EVT ResultVT = Result.getValueType();
4361
4362   // Insert the relevant vectorWidth bits.
4363   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4364
4365   // This is the index of the first element of the vectorWidth-bit chunk
4366   // we want.
4367   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4368                                * ElemsPerChunk);
4369
4370   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4371   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4372 }
4373
4374 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4375 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4376 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4377 /// simple superregister reference.  Idx is an index in the 128 bits
4378 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4379 /// lowering INSERT_VECTOR_ELT operations easier.
4380 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4381                                   SelectionDAG &DAG, SDLoc dl) {
4382   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4383
4384   // For insertion into the zero index (low half) of a 256-bit vector, it is
4385   // more efficient to generate a blend with immediate instead of an insert*128.
4386   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4387   // extend the subvector to the size of the result vector. Make sure that
4388   // we are not recursing on that node by checking for undef here.
4389   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4390       Result.getOpcode() != ISD::UNDEF) {
4391     EVT ResultVT = Result.getValueType();
4392     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4393     SDValue Undef = DAG.getUNDEF(ResultVT);
4394     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4395                                  Vec, ZeroIndex);
4396
4397     // The blend instruction, and therefore its mask, depend on the data type.
4398     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4399     if (ScalarType.isFloatingPoint()) {
4400       // Choose either vblendps (float) or vblendpd (double).
4401       unsigned ScalarSize = ScalarType.getSizeInBits();
4402       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4403       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4404       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4405       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4406     }
4407
4408     const X86Subtarget &Subtarget =
4409     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4410
4411     // AVX2 is needed for 256-bit integer blend support.
4412     // Integers must be cast to 32-bit because there is only vpblendd;
4413     // vpblendw can't be used for this because it has a handicapped mask.
4414
4415     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4416     // is still more efficient than using the wrong domain vinsertf128 that
4417     // will be created by InsertSubVector().
4418     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4419
4420     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4421     Vec256 = DAG.getBitcast(CastVT, Vec256);
4422     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4423     return DAG.getBitcast(ResultVT, Vec256);
4424   }
4425
4426   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4427 }
4428
4429 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4430                                   SelectionDAG &DAG, SDLoc dl) {
4431   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4432   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4433 }
4434
4435 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4436 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4437 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4438 /// large BUILD_VECTORS.
4439 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4440                                    unsigned NumElems, SelectionDAG &DAG,
4441                                    SDLoc dl) {
4442   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4443   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4444 }
4445
4446 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4447                                    unsigned NumElems, SelectionDAG &DAG,
4448                                    SDLoc dl) {
4449   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4450   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4451 }
4452
4453 /// Returns a vector of specified type with all bits set.
4454 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4455 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4456 /// Then bitcast to their original type, ensuring they get CSE'd.
4457 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4458                              SelectionDAG &DAG, SDLoc dl) {
4459   assert(VT.isVector() && "Expected a vector type");
4460
4461   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4462   SDValue Vec;
4463   if (VT.is512BitVector()) {
4464     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4465                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4466     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4467   } else if (VT.is256BitVector()) {
4468     if (Subtarget->hasInt256()) { // AVX2
4469       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4470       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4471     } else { // AVX
4472       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4473       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4474     }
4475   } else if (VT.is128BitVector()) {
4476     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4477   } else
4478     llvm_unreachable("Unexpected vector type");
4479
4480   return DAG.getBitcast(VT, Vec);
4481 }
4482
4483 /// Returns a vector_shuffle node for an unpackl operation.
4484 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4485                           SDValue V2) {
4486   unsigned NumElems = VT.getVectorNumElements();
4487   SmallVector<int, 8> Mask;
4488   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4489     Mask.push_back(i);
4490     Mask.push_back(i + NumElems);
4491   }
4492   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4493 }
4494
4495 /// Returns a vector_shuffle node for an unpackh operation.
4496 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4497                           SDValue V2) {
4498   unsigned NumElems = VT.getVectorNumElements();
4499   SmallVector<int, 8> Mask;
4500   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4501     Mask.push_back(i + Half);
4502     Mask.push_back(i + NumElems + Half);
4503   }
4504   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4505 }
4506
4507 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4508 /// This produces a shuffle where the low element of V2 is swizzled into the
4509 /// zero/undef vector, landing at element Idx.
4510 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4511 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4512                                            bool IsZero,
4513                                            const X86Subtarget *Subtarget,
4514                                            SelectionDAG &DAG) {
4515   MVT VT = V2.getSimpleValueType();
4516   SDValue V1 = IsZero
4517     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4518   unsigned NumElems = VT.getVectorNumElements();
4519   SmallVector<int, 16> MaskVec;
4520   for (unsigned i = 0; i != NumElems; ++i)
4521     // If this is the insertion idx, put the low elt of V2 here.
4522     MaskVec.push_back(i == Idx ? NumElems : i);
4523   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4524 }
4525
4526 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4527 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4528 /// uses one source. Note that this will set IsUnary for shuffles which use a
4529 /// single input multiple times, and in those cases it will
4530 /// adjust the mask to only have indices within that single input.
4531 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4532 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4533                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4534   unsigned NumElems = VT.getVectorNumElements();
4535   SDValue ImmN;
4536
4537   IsUnary = false;
4538   bool IsFakeUnary = false;
4539   switch(N->getOpcode()) {
4540   case X86ISD::BLENDI:
4541     ImmN = N->getOperand(N->getNumOperands()-1);
4542     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4543     break;
4544   case X86ISD::SHUFP:
4545     ImmN = N->getOperand(N->getNumOperands()-1);
4546     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4547     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4548     break;
4549   case X86ISD::UNPCKH:
4550     DecodeUNPCKHMask(VT, Mask);
4551     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4552     break;
4553   case X86ISD::UNPCKL:
4554     DecodeUNPCKLMask(VT, Mask);
4555     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4556     break;
4557   case X86ISD::MOVHLPS:
4558     DecodeMOVHLPSMask(NumElems, Mask);
4559     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4560     break;
4561   case X86ISD::MOVLHPS:
4562     DecodeMOVLHPSMask(NumElems, Mask);
4563     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4564     break;
4565   case X86ISD::PALIGNR:
4566     ImmN = N->getOperand(N->getNumOperands()-1);
4567     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4568     break;
4569   case X86ISD::PSHUFD:
4570   case X86ISD::VPERMILPI:
4571     ImmN = N->getOperand(N->getNumOperands()-1);
4572     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4573     IsUnary = true;
4574     break;
4575   case X86ISD::PSHUFHW:
4576     ImmN = N->getOperand(N->getNumOperands()-1);
4577     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4578     IsUnary = true;
4579     break;
4580   case X86ISD::PSHUFLW:
4581     ImmN = N->getOperand(N->getNumOperands()-1);
4582     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4583     IsUnary = true;
4584     break;
4585   case X86ISD::PSHUFB: {
4586     IsUnary = true;
4587     SDValue MaskNode = N->getOperand(1);
4588     while (MaskNode->getOpcode() == ISD::BITCAST)
4589       MaskNode = MaskNode->getOperand(0);
4590
4591     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4592       // If we have a build-vector, then things are easy.
4593       EVT VT = MaskNode.getValueType();
4594       assert(VT.isVector() &&
4595              "Can't produce a non-vector with a build_vector!");
4596       if (!VT.isInteger())
4597         return false;
4598
4599       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4600
4601       SmallVector<uint64_t, 32> RawMask;
4602       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4603         SDValue Op = MaskNode->getOperand(i);
4604         if (Op->getOpcode() == ISD::UNDEF) {
4605           RawMask.push_back((uint64_t)SM_SentinelUndef);
4606           continue;
4607         }
4608         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4609         if (!CN)
4610           return false;
4611         APInt MaskElement = CN->getAPIntValue();
4612
4613         // We now have to decode the element which could be any integer size and
4614         // extract each byte of it.
4615         for (int j = 0; j < NumBytesPerElement; ++j) {
4616           // Note that this is x86 and so always little endian: the low byte is
4617           // the first byte of the mask.
4618           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4619           MaskElement = MaskElement.lshr(8);
4620         }
4621       }
4622       DecodePSHUFBMask(RawMask, Mask);
4623       break;
4624     }
4625
4626     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4627     if (!MaskLoad)
4628       return false;
4629
4630     SDValue Ptr = MaskLoad->getBasePtr();
4631     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4632         Ptr->getOpcode() == X86ISD::WrapperRIP)
4633       Ptr = Ptr->getOperand(0);
4634
4635     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4636     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4637       return false;
4638
4639     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4640       DecodePSHUFBMask(C, Mask);
4641       if (Mask.empty())
4642         return false;
4643       break;
4644     }
4645
4646     return false;
4647   }
4648   case X86ISD::VPERMI:
4649     ImmN = N->getOperand(N->getNumOperands()-1);
4650     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4651     IsUnary = true;
4652     break;
4653   case X86ISD::MOVSS:
4654   case X86ISD::MOVSD:
4655     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4656     break;
4657   case X86ISD::VPERM2X128:
4658     ImmN = N->getOperand(N->getNumOperands()-1);
4659     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4660     if (Mask.empty()) return false;
4661     // Mask only contains negative index if an element is zero.
4662     if (std::any_of(Mask.begin(), Mask.end(),
4663                     [](int M){ return M == SM_SentinelZero; }))
4664       return false;
4665     break;
4666   case X86ISD::MOVSLDUP:
4667     DecodeMOVSLDUPMask(VT, Mask);
4668     IsUnary = true;
4669     break;
4670   case X86ISD::MOVSHDUP:
4671     DecodeMOVSHDUPMask(VT, Mask);
4672     IsUnary = true;
4673     break;
4674   case X86ISD::MOVDDUP:
4675     DecodeMOVDDUPMask(VT, Mask);
4676     IsUnary = true;
4677     break;
4678   case X86ISD::MOVLHPD:
4679   case X86ISD::MOVLPD:
4680   case X86ISD::MOVLPS:
4681     // Not yet implemented
4682     return false;
4683   case X86ISD::VPERMV: {
4684     IsUnary = true;
4685     SDValue MaskNode = N->getOperand(0);
4686     while (MaskNode->getOpcode() == ISD::BITCAST)
4687       MaskNode = MaskNode->getOperand(0);
4688
4689     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4690     SmallVector<uint64_t, 32> RawMask;
4691     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4692       // If we have a build-vector, then things are easy.
4693       assert(MaskNode.getValueType().isInteger() &&
4694              MaskNode.getValueType().getVectorNumElements() ==
4695              VT.getVectorNumElements());
4696
4697       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4698         SDValue Op = MaskNode->getOperand(i);
4699         if (Op->getOpcode() == ISD::UNDEF)
4700           RawMask.push_back((uint64_t)SM_SentinelUndef);
4701         else if (isa<ConstantSDNode>(Op)) {
4702           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4703           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4704         } else
4705           return false;
4706       }
4707       DecodeVPERMVMask(RawMask, Mask);
4708       break;
4709     }
4710     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4711       unsigned NumEltsInMask = MaskNode->getNumOperands();
4712       MaskNode = MaskNode->getOperand(0);
4713       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4714       if (CN) {
4715         APInt MaskEltValue = CN->getAPIntValue();
4716         for (unsigned i = 0; i < NumEltsInMask; ++i)
4717           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4718         DecodeVPERMVMask(RawMask, Mask);
4719         break;
4720       }
4721       // It may be a scalar load
4722     }
4723
4724     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4725     if (!MaskLoad)
4726       return false;
4727
4728     SDValue Ptr = MaskLoad->getBasePtr();
4729     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4730         Ptr->getOpcode() == X86ISD::WrapperRIP)
4731       Ptr = Ptr->getOperand(0);
4732
4733     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4734     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4735       return false;
4736
4737     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4738     if (C) {
4739       DecodeVPERMVMask(C, VT, Mask);
4740       if (Mask.empty())
4741         return false;
4742       break;
4743     }
4744     return false;
4745   }
4746   case X86ISD::VPERMV3: {
4747     IsUnary = false;
4748     SDValue MaskNode = N->getOperand(1);
4749     while (MaskNode->getOpcode() == ISD::BITCAST)
4750       MaskNode = MaskNode->getOperand(1);
4751
4752     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4753       // If we have a build-vector, then things are easy.
4754       assert(MaskNode.getValueType().isInteger() &&
4755              MaskNode.getValueType().getVectorNumElements() ==
4756              VT.getVectorNumElements());
4757
4758       SmallVector<uint64_t, 32> RawMask;
4759       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4760
4761       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4762         SDValue Op = MaskNode->getOperand(i);
4763         if (Op->getOpcode() == ISD::UNDEF)
4764           RawMask.push_back((uint64_t)SM_SentinelUndef);
4765         else {
4766           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4767           if (!CN)
4768             return false;
4769           APInt MaskElement = CN->getAPIntValue();
4770           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4771         }
4772       }
4773       DecodeVPERMV3Mask(RawMask, Mask);
4774       break;
4775     }
4776
4777     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4778     if (!MaskLoad)
4779       return false;
4780
4781     SDValue Ptr = MaskLoad->getBasePtr();
4782     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4783         Ptr->getOpcode() == X86ISD::WrapperRIP)
4784       Ptr = Ptr->getOperand(0);
4785
4786     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4787     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4788       return false;
4789
4790     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4791     if (C) {
4792       DecodeVPERMV3Mask(C, VT, Mask);
4793       if (Mask.empty())
4794         return false;
4795       break;
4796     }
4797     return false;
4798   }
4799   default: llvm_unreachable("unknown target shuffle node");
4800   }
4801
4802   // If we have a fake unary shuffle, the shuffle mask is spread across two
4803   // inputs that are actually the same node. Re-map the mask to always point
4804   // into the first input.
4805   if (IsFakeUnary)
4806     for (int &M : Mask)
4807       if (M >= (int)Mask.size())
4808         M -= Mask.size();
4809
4810   return true;
4811 }
4812
4813 /// Returns the scalar element that will make up the ith
4814 /// element of the result of the vector shuffle.
4815 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4816                                    unsigned Depth) {
4817   if (Depth == 6)
4818     return SDValue();  // Limit search depth.
4819
4820   SDValue V = SDValue(N, 0);
4821   EVT VT = V.getValueType();
4822   unsigned Opcode = V.getOpcode();
4823
4824   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4825   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4826     int Elt = SV->getMaskElt(Index);
4827
4828     if (Elt < 0)
4829       return DAG.getUNDEF(VT.getVectorElementType());
4830
4831     unsigned NumElems = VT.getVectorNumElements();
4832     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4833                                          : SV->getOperand(1);
4834     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4835   }
4836
4837   // Recurse into target specific vector shuffles to find scalars.
4838   if (isTargetShuffle(Opcode)) {
4839     MVT ShufVT = V.getSimpleValueType();
4840     unsigned NumElems = ShufVT.getVectorNumElements();
4841     SmallVector<int, 16> ShuffleMask;
4842     bool IsUnary;
4843
4844     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4845       return SDValue();
4846
4847     int Elt = ShuffleMask[Index];
4848     if (Elt < 0)
4849       return DAG.getUNDEF(ShufVT.getVectorElementType());
4850
4851     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4852                                          : N->getOperand(1);
4853     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4854                                Depth+1);
4855   }
4856
4857   // Actual nodes that may contain scalar elements
4858   if (Opcode == ISD::BITCAST) {
4859     V = V.getOperand(0);
4860     EVT SrcVT = V.getValueType();
4861     unsigned NumElems = VT.getVectorNumElements();
4862
4863     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4864       return SDValue();
4865   }
4866
4867   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4868     return (Index == 0) ? V.getOperand(0)
4869                         : DAG.getUNDEF(VT.getVectorElementType());
4870
4871   if (V.getOpcode() == ISD::BUILD_VECTOR)
4872     return V.getOperand(Index);
4873
4874   return SDValue();
4875 }
4876
4877 /// Custom lower build_vector of v16i8.
4878 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4879                                        unsigned NumNonZero, unsigned NumZero,
4880                                        SelectionDAG &DAG,
4881                                        const X86Subtarget* Subtarget,
4882                                        const TargetLowering &TLI) {
4883   if (NumNonZero > 8)
4884     return SDValue();
4885
4886   SDLoc dl(Op);
4887   SDValue V;
4888   bool First = true;
4889
4890   // SSE4.1 - use PINSRB to insert each byte directly.
4891   if (Subtarget->hasSSE41()) {
4892     for (unsigned i = 0; i < 16; ++i) {
4893       bool isNonZero = (NonZeros & (1 << i)) != 0;
4894       if (isNonZero) {
4895         if (First) {
4896           if (NumZero)
4897             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4898           else
4899             V = DAG.getUNDEF(MVT::v16i8);
4900           First = false;
4901         }
4902         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4903                         MVT::v16i8, V, Op.getOperand(i),
4904                         DAG.getIntPtrConstant(i, dl));
4905       }
4906     }
4907
4908     return V;
4909   }
4910
4911   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4912   for (unsigned i = 0; i < 16; ++i) {
4913     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4914     if (ThisIsNonZero && First) {
4915       if (NumZero)
4916         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4917       else
4918         V = DAG.getUNDEF(MVT::v8i16);
4919       First = false;
4920     }
4921
4922     if ((i & 1) != 0) {
4923       SDValue ThisElt, LastElt;
4924       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4925       if (LastIsNonZero) {
4926         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4927                               MVT::i16, Op.getOperand(i-1));
4928       }
4929       if (ThisIsNonZero) {
4930         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4931         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4932                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4933         if (LastIsNonZero)
4934           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4935       } else
4936         ThisElt = LastElt;
4937
4938       if (ThisElt.getNode())
4939         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4940                         DAG.getIntPtrConstant(i/2, dl));
4941     }
4942   }
4943
4944   return DAG.getBitcast(MVT::v16i8, V);
4945 }
4946
4947 /// Custom lower build_vector of v8i16.
4948 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4949                                      unsigned NumNonZero, unsigned NumZero,
4950                                      SelectionDAG &DAG,
4951                                      const X86Subtarget* Subtarget,
4952                                      const TargetLowering &TLI) {
4953   if (NumNonZero > 4)
4954     return SDValue();
4955
4956   SDLoc dl(Op);
4957   SDValue V;
4958   bool First = true;
4959   for (unsigned i = 0; i < 8; ++i) {
4960     bool isNonZero = (NonZeros & (1 << i)) != 0;
4961     if (isNonZero) {
4962       if (First) {
4963         if (NumZero)
4964           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4965         else
4966           V = DAG.getUNDEF(MVT::v8i16);
4967         First = false;
4968       }
4969       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4970                       MVT::v8i16, V, Op.getOperand(i),
4971                       DAG.getIntPtrConstant(i, dl));
4972     }
4973   }
4974
4975   return V;
4976 }
4977
4978 /// Custom lower build_vector of v4i32 or v4f32.
4979 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4980                                      const X86Subtarget *Subtarget,
4981                                      const TargetLowering &TLI) {
4982   // Find all zeroable elements.
4983   std::bitset<4> Zeroable;
4984   for (int i=0; i < 4; ++i) {
4985     SDValue Elt = Op->getOperand(i);
4986     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4987   }
4988   assert(Zeroable.size() - Zeroable.count() > 1 &&
4989          "We expect at least two non-zero elements!");
4990
4991   // We only know how to deal with build_vector nodes where elements are either
4992   // zeroable or extract_vector_elt with constant index.
4993   SDValue FirstNonZero;
4994   unsigned FirstNonZeroIdx;
4995   for (unsigned i=0; i < 4; ++i) {
4996     if (Zeroable[i])
4997       continue;
4998     SDValue Elt = Op->getOperand(i);
4999     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5000         !isa<ConstantSDNode>(Elt.getOperand(1)))
5001       return SDValue();
5002     // Make sure that this node is extracting from a 128-bit vector.
5003     MVT VT = Elt.getOperand(0).getSimpleValueType();
5004     if (!VT.is128BitVector())
5005       return SDValue();
5006     if (!FirstNonZero.getNode()) {
5007       FirstNonZero = Elt;
5008       FirstNonZeroIdx = i;
5009     }
5010   }
5011
5012   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5013   SDValue V1 = FirstNonZero.getOperand(0);
5014   MVT VT = V1.getSimpleValueType();
5015
5016   // See if this build_vector can be lowered as a blend with zero.
5017   SDValue Elt;
5018   unsigned EltMaskIdx, EltIdx;
5019   int Mask[4];
5020   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5021     if (Zeroable[EltIdx]) {
5022       // The zero vector will be on the right hand side.
5023       Mask[EltIdx] = EltIdx+4;
5024       continue;
5025     }
5026
5027     Elt = Op->getOperand(EltIdx);
5028     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5029     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5030     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5031       break;
5032     Mask[EltIdx] = EltIdx;
5033   }
5034
5035   if (EltIdx == 4) {
5036     // Let the shuffle legalizer deal with blend operations.
5037     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5038     if (V1.getSimpleValueType() != VT)
5039       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5040     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5041   }
5042
5043   // See if we can lower this build_vector to a INSERTPS.
5044   if (!Subtarget->hasSSE41())
5045     return SDValue();
5046
5047   SDValue V2 = Elt.getOperand(0);
5048   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5049     V1 = SDValue();
5050
5051   bool CanFold = true;
5052   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5053     if (Zeroable[i])
5054       continue;
5055
5056     SDValue Current = Op->getOperand(i);
5057     SDValue SrcVector = Current->getOperand(0);
5058     if (!V1.getNode())
5059       V1 = SrcVector;
5060     CanFold = SrcVector == V1 &&
5061       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5062   }
5063
5064   if (!CanFold)
5065     return SDValue();
5066
5067   assert(V1.getNode() && "Expected at least two non-zero elements!");
5068   if (V1.getSimpleValueType() != MVT::v4f32)
5069     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5070   if (V2.getSimpleValueType() != MVT::v4f32)
5071     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5072
5073   // Ok, we can emit an INSERTPS instruction.
5074   unsigned ZMask = Zeroable.to_ulong();
5075
5076   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5077   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5078   SDLoc DL(Op);
5079   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5080                                DAG.getIntPtrConstant(InsertPSMask, DL));
5081   return DAG.getBitcast(VT, Result);
5082 }
5083
5084 /// Return a vector logical shift node.
5085 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5086                          unsigned NumBits, SelectionDAG &DAG,
5087                          const TargetLowering &TLI, SDLoc dl) {
5088   assert(VT.is128BitVector() && "Unknown type for VShift");
5089   MVT ShVT = MVT::v2i64;
5090   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5091   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5092   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5093   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5094   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5095   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5096 }
5097
5098 static SDValue
5099 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5100
5101   // Check if the scalar load can be widened into a vector load. And if
5102   // the address is "base + cst" see if the cst can be "absorbed" into
5103   // the shuffle mask.
5104   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5105     SDValue Ptr = LD->getBasePtr();
5106     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5107       return SDValue();
5108     EVT PVT = LD->getValueType(0);
5109     if (PVT != MVT::i32 && PVT != MVT::f32)
5110       return SDValue();
5111
5112     int FI = -1;
5113     int64_t Offset = 0;
5114     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5115       FI = FINode->getIndex();
5116       Offset = 0;
5117     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5118                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5119       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5120       Offset = Ptr.getConstantOperandVal(1);
5121       Ptr = Ptr.getOperand(0);
5122     } else {
5123       return SDValue();
5124     }
5125
5126     // FIXME: 256-bit vector instructions don't require a strict alignment,
5127     // improve this code to support it better.
5128     unsigned RequiredAlign = VT.getSizeInBits()/8;
5129     SDValue Chain = LD->getChain();
5130     // Make sure the stack object alignment is at least 16 or 32.
5131     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5132     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5133       if (MFI->isFixedObjectIndex(FI)) {
5134         // Can't change the alignment. FIXME: It's possible to compute
5135         // the exact stack offset and reference FI + adjust offset instead.
5136         // If someone *really* cares about this. That's the way to implement it.
5137         return SDValue();
5138       } else {
5139         MFI->setObjectAlignment(FI, RequiredAlign);
5140       }
5141     }
5142
5143     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5144     // Ptr + (Offset & ~15).
5145     if (Offset < 0)
5146       return SDValue();
5147     if ((Offset % RequiredAlign) & 3)
5148       return SDValue();
5149     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5150     if (StartOffset) {
5151       SDLoc DL(Ptr);
5152       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5153                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5154     }
5155
5156     int EltNo = (Offset - StartOffset) >> 2;
5157     unsigned NumElems = VT.getVectorNumElements();
5158
5159     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5160     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5161                              LD->getPointerInfo().getWithOffset(StartOffset),
5162                              false, false, false, 0);
5163
5164     SmallVector<int, 8> Mask(NumElems, EltNo);
5165
5166     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5167   }
5168
5169   return SDValue();
5170 }
5171
5172 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5173 /// elements can be replaced by a single large load which has the same value as
5174 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5175 ///
5176 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5177 ///
5178 /// FIXME: we'd also like to handle the case where the last elements are zero
5179 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5180 /// There's even a handy isZeroNode for that purpose.
5181 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5182                                         SDLoc &DL, SelectionDAG &DAG,
5183                                         bool isAfterLegalize) {
5184   unsigned NumElems = Elts.size();
5185
5186   LoadSDNode *LDBase = nullptr;
5187   unsigned LastLoadedElt = -1U;
5188
5189   // For each element in the initializer, see if we've found a load or an undef.
5190   // If we don't find an initial load element, or later load elements are
5191   // non-consecutive, bail out.
5192   for (unsigned i = 0; i < NumElems; ++i) {
5193     SDValue Elt = Elts[i];
5194     // Look through a bitcast.
5195     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5196       Elt = Elt.getOperand(0);
5197     if (!Elt.getNode() ||
5198         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5199       return SDValue();
5200     if (!LDBase) {
5201       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5202         return SDValue();
5203       LDBase = cast<LoadSDNode>(Elt.getNode());
5204       LastLoadedElt = i;
5205       continue;
5206     }
5207     if (Elt.getOpcode() == ISD::UNDEF)
5208       continue;
5209
5210     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5211     EVT LdVT = Elt.getValueType();
5212     // Each loaded element must be the correct fractional portion of the
5213     // requested vector load.
5214     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5215       return SDValue();
5216     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5217       return SDValue();
5218     LastLoadedElt = i;
5219   }
5220
5221   // If we have found an entire vector of loads and undefs, then return a large
5222   // load of the entire vector width starting at the base pointer.  If we found
5223   // consecutive loads for the low half, generate a vzext_load node.
5224   if (LastLoadedElt == NumElems - 1) {
5225     assert(LDBase && "Did not find base load for merging consecutive loads");
5226     EVT EltVT = LDBase->getValueType(0);
5227     // Ensure that the input vector size for the merged loads matches the
5228     // cumulative size of the input elements.
5229     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5230       return SDValue();
5231
5232     if (isAfterLegalize &&
5233         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5234       return SDValue();
5235
5236     SDValue NewLd = SDValue();
5237
5238     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5239                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5240                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5241                         LDBase->getAlignment());
5242
5243     if (LDBase->hasAnyUseOfValue(1)) {
5244       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5245                                      SDValue(LDBase, 1),
5246                                      SDValue(NewLd.getNode(), 1));
5247       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5248       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5249                              SDValue(NewLd.getNode(), 1));
5250     }
5251
5252     return NewLd;
5253   }
5254
5255   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5256   //of a v4i32 / v4f32. It's probably worth generalizing.
5257   EVT EltVT = VT.getVectorElementType();
5258   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5259       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5260     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5261     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5262     SDValue ResNode =
5263         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5264                                 LDBase->getPointerInfo(),
5265                                 LDBase->getAlignment(),
5266                                 false/*isVolatile*/, true/*ReadMem*/,
5267                                 false/*WriteMem*/);
5268
5269     // Make sure the newly-created LOAD is in the same position as LDBase in
5270     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5271     // update uses of LDBase's output chain to use the TokenFactor.
5272     if (LDBase->hasAnyUseOfValue(1)) {
5273       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5274                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5275       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5276       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5277                              SDValue(ResNode.getNode(), 1));
5278     }
5279
5280     return DAG.getBitcast(VT, ResNode);
5281   }
5282   return SDValue();
5283 }
5284
5285 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5286 /// to generate a splat value for the following cases:
5287 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5288 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5289 /// a scalar load, or a constant.
5290 /// The VBROADCAST node is returned when a pattern is found,
5291 /// or SDValue() otherwise.
5292 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5293                                     SelectionDAG &DAG) {
5294   // VBROADCAST requires AVX.
5295   // TODO: Splats could be generated for non-AVX CPUs using SSE
5296   // instructions, but there's less potential gain for only 128-bit vectors.
5297   if (!Subtarget->hasAVX())
5298     return SDValue();
5299
5300   MVT VT = Op.getSimpleValueType();
5301   SDLoc dl(Op);
5302
5303   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5304          "Unsupported vector type for broadcast.");
5305
5306   SDValue Ld;
5307   bool ConstSplatVal;
5308
5309   switch (Op.getOpcode()) {
5310     default:
5311       // Unknown pattern found.
5312       return SDValue();
5313
5314     case ISD::BUILD_VECTOR: {
5315       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5316       BitVector UndefElements;
5317       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5318
5319       // We need a splat of a single value to use broadcast, and it doesn't
5320       // make any sense if the value is only in one element of the vector.
5321       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5322         return SDValue();
5323
5324       Ld = Splat;
5325       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5326                        Ld.getOpcode() == ISD::ConstantFP);
5327
5328       // Make sure that all of the users of a non-constant load are from the
5329       // BUILD_VECTOR node.
5330       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5331         return SDValue();
5332       break;
5333     }
5334
5335     case ISD::VECTOR_SHUFFLE: {
5336       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5337
5338       // Shuffles must have a splat mask where the first element is
5339       // broadcasted.
5340       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5341         return SDValue();
5342
5343       SDValue Sc = Op.getOperand(0);
5344       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5345           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5346
5347         if (!Subtarget->hasInt256())
5348           return SDValue();
5349
5350         // Use the register form of the broadcast instruction available on AVX2.
5351         if (VT.getSizeInBits() >= 256)
5352           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5353         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5354       }
5355
5356       Ld = Sc.getOperand(0);
5357       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5358                        Ld.getOpcode() == ISD::ConstantFP);
5359
5360       // The scalar_to_vector node and the suspected
5361       // load node must have exactly one user.
5362       // Constants may have multiple users.
5363
5364       // AVX-512 has register version of the broadcast
5365       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5366         Ld.getValueType().getSizeInBits() >= 32;
5367       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5368           !hasRegVer))
5369         return SDValue();
5370       break;
5371     }
5372   }
5373
5374   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5375   bool IsGE256 = (VT.getSizeInBits() >= 256);
5376
5377   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5378   // instruction to save 8 or more bytes of constant pool data.
5379   // TODO: If multiple splats are generated to load the same constant,
5380   // it may be detrimental to overall size. There needs to be a way to detect
5381   // that condition to know if this is truly a size win.
5382   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5383
5384   // Handle broadcasting a single constant scalar from the constant pool
5385   // into a vector.
5386   // On Sandybridge (no AVX2), it is still better to load a constant vector
5387   // from the constant pool and not to broadcast it from a scalar.
5388   // But override that restriction when optimizing for size.
5389   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5390   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5391     EVT CVT = Ld.getValueType();
5392     assert(!CVT.isVector() && "Must not broadcast a vector type");
5393
5394     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5395     // For size optimization, also splat v2f64 and v2i64, and for size opt
5396     // with AVX2, also splat i8 and i16.
5397     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5398     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5399         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5400       const Constant *C = nullptr;
5401       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5402         C = CI->getConstantIntValue();
5403       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5404         C = CF->getConstantFPValue();
5405
5406       assert(C && "Invalid constant type");
5407
5408       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5409       SDValue CP =
5410           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5411       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5412       Ld = DAG.getLoad(
5413           CVT, dl, DAG.getEntryNode(), CP,
5414           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5415           false, false, Alignment);
5416
5417       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5418     }
5419   }
5420
5421   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5422
5423   // Handle AVX2 in-register broadcasts.
5424   if (!IsLoad && Subtarget->hasInt256() &&
5425       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5426     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5427
5428   // The scalar source must be a normal load.
5429   if (!IsLoad)
5430     return SDValue();
5431
5432   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5433       (Subtarget->hasVLX() && ScalarSize == 64))
5434     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5435
5436   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5437   // double since there is no vbroadcastsd xmm
5438   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5439     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5440       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5441   }
5442
5443   // Unsupported broadcast.
5444   return SDValue();
5445 }
5446
5447 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5448 /// underlying vector and index.
5449 ///
5450 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5451 /// index.
5452 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5453                                          SDValue ExtIdx) {
5454   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5455   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5456     return Idx;
5457
5458   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5459   // lowered this:
5460   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5461   // to:
5462   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5463   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5464   //                           undef)
5465   //                       Constant<0>)
5466   // In this case the vector is the extract_subvector expression and the index
5467   // is 2, as specified by the shuffle.
5468   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5469   SDValue ShuffleVec = SVOp->getOperand(0);
5470   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5471   assert(ShuffleVecVT.getVectorElementType() ==
5472          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5473
5474   int ShuffleIdx = SVOp->getMaskElt(Idx);
5475   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5476     ExtractedFromVec = ShuffleVec;
5477     return ShuffleIdx;
5478   }
5479   return Idx;
5480 }
5481
5482 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5483   MVT VT = Op.getSimpleValueType();
5484
5485   // Skip if insert_vec_elt is not supported.
5486   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5487   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5488     return SDValue();
5489
5490   SDLoc DL(Op);
5491   unsigned NumElems = Op.getNumOperands();
5492
5493   SDValue VecIn1;
5494   SDValue VecIn2;
5495   SmallVector<unsigned, 4> InsertIndices;
5496   SmallVector<int, 8> Mask(NumElems, -1);
5497
5498   for (unsigned i = 0; i != NumElems; ++i) {
5499     unsigned Opc = Op.getOperand(i).getOpcode();
5500
5501     if (Opc == ISD::UNDEF)
5502       continue;
5503
5504     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5505       // Quit if more than 1 elements need inserting.
5506       if (InsertIndices.size() > 1)
5507         return SDValue();
5508
5509       InsertIndices.push_back(i);
5510       continue;
5511     }
5512
5513     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5514     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5515     // Quit if non-constant index.
5516     if (!isa<ConstantSDNode>(ExtIdx))
5517       return SDValue();
5518     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5519
5520     // Quit if extracted from vector of different type.
5521     if (ExtractedFromVec.getValueType() != VT)
5522       return SDValue();
5523
5524     if (!VecIn1.getNode())
5525       VecIn1 = ExtractedFromVec;
5526     else if (VecIn1 != ExtractedFromVec) {
5527       if (!VecIn2.getNode())
5528         VecIn2 = ExtractedFromVec;
5529       else if (VecIn2 != ExtractedFromVec)
5530         // Quit if more than 2 vectors to shuffle
5531         return SDValue();
5532     }
5533
5534     if (ExtractedFromVec == VecIn1)
5535       Mask[i] = Idx;
5536     else if (ExtractedFromVec == VecIn2)
5537       Mask[i] = Idx + NumElems;
5538   }
5539
5540   if (!VecIn1.getNode())
5541     return SDValue();
5542
5543   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5544   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5545   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5546     unsigned Idx = InsertIndices[i];
5547     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5548                      DAG.getIntPtrConstant(Idx, DL));
5549   }
5550
5551   return NV;
5552 }
5553
5554 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5555   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5556          Op.getScalarValueSizeInBits() == 1 &&
5557          "Can not convert non-constant vector");
5558   uint64_t Immediate = 0;
5559   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5560     SDValue In = Op.getOperand(idx);
5561     if (In.getOpcode() != ISD::UNDEF)
5562       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5563   }
5564   SDLoc dl(Op);
5565   MVT VT =
5566    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5567   return DAG.getConstant(Immediate, dl, VT);
5568 }
5569 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5570 SDValue
5571 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5572
5573   MVT VT = Op.getSimpleValueType();
5574   assert((VT.getVectorElementType() == MVT::i1) &&
5575          "Unexpected type in LowerBUILD_VECTORvXi1!");
5576
5577   SDLoc dl(Op);
5578   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5579     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5580     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5581     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5582   }
5583
5584   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5585     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5586     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5587     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5588   }
5589
5590   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5591     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5592     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5593       return DAG.getBitcast(VT, Imm);
5594     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5595     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5596                         DAG.getIntPtrConstant(0, dl));
5597   }
5598
5599   // Vector has one or more non-const elements
5600   uint64_t Immediate = 0;
5601   SmallVector<unsigned, 16> NonConstIdx;
5602   bool IsSplat = true;
5603   bool HasConstElts = false;
5604   int SplatIdx = -1;
5605   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5606     SDValue In = Op.getOperand(idx);
5607     if (In.getOpcode() == ISD::UNDEF)
5608       continue;
5609     if (!isa<ConstantSDNode>(In))
5610       NonConstIdx.push_back(idx);
5611     else {
5612       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5613       HasConstElts = true;
5614     }
5615     if (SplatIdx == -1)
5616       SplatIdx = idx;
5617     else if (In != Op.getOperand(SplatIdx))
5618       IsSplat = false;
5619   }
5620
5621   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5622   if (IsSplat)
5623     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5624                        DAG.getConstant(1, dl, VT),
5625                        DAG.getConstant(0, dl, VT));
5626
5627   // insert elements one by one
5628   SDValue DstVec;
5629   SDValue Imm;
5630   if (Immediate) {
5631     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5632     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5633   }
5634   else if (HasConstElts)
5635     Imm = DAG.getConstant(0, dl, VT);
5636   else
5637     Imm = DAG.getUNDEF(VT);
5638   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5639     DstVec = DAG.getBitcast(VT, Imm);
5640   else {
5641     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5642     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5643                          DAG.getIntPtrConstant(0, dl));
5644   }
5645
5646   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5647     unsigned InsertIdx = NonConstIdx[i];
5648     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5649                          Op.getOperand(InsertIdx),
5650                          DAG.getIntPtrConstant(InsertIdx, dl));
5651   }
5652   return DstVec;
5653 }
5654
5655 /// \brief Return true if \p N implements a horizontal binop and return the
5656 /// operands for the horizontal binop into V0 and V1.
5657 ///
5658 /// This is a helper function of LowerToHorizontalOp().
5659 /// This function checks that the build_vector \p N in input implements a
5660 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5661 /// operation to match.
5662 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5663 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5664 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5665 /// arithmetic sub.
5666 ///
5667 /// This function only analyzes elements of \p N whose indices are
5668 /// in range [BaseIdx, LastIdx).
5669 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5670                               SelectionDAG &DAG,
5671                               unsigned BaseIdx, unsigned LastIdx,
5672                               SDValue &V0, SDValue &V1) {
5673   EVT VT = N->getValueType(0);
5674
5675   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5676   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5677          "Invalid Vector in input!");
5678
5679   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5680   bool CanFold = true;
5681   unsigned ExpectedVExtractIdx = BaseIdx;
5682   unsigned NumElts = LastIdx - BaseIdx;
5683   V0 = DAG.getUNDEF(VT);
5684   V1 = DAG.getUNDEF(VT);
5685
5686   // Check if N implements a horizontal binop.
5687   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5688     SDValue Op = N->getOperand(i + BaseIdx);
5689
5690     // Skip UNDEFs.
5691     if (Op->getOpcode() == ISD::UNDEF) {
5692       // Update the expected vector extract index.
5693       if (i * 2 == NumElts)
5694         ExpectedVExtractIdx = BaseIdx;
5695       ExpectedVExtractIdx += 2;
5696       continue;
5697     }
5698
5699     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5700
5701     if (!CanFold)
5702       break;
5703
5704     SDValue Op0 = Op.getOperand(0);
5705     SDValue Op1 = Op.getOperand(1);
5706
5707     // Try to match the following pattern:
5708     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5709     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5710         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5711         Op0.getOperand(0) == Op1.getOperand(0) &&
5712         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5713         isa<ConstantSDNode>(Op1.getOperand(1)));
5714     if (!CanFold)
5715       break;
5716
5717     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5718     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5719
5720     if (i * 2 < NumElts) {
5721       if (V0.getOpcode() == ISD::UNDEF) {
5722         V0 = Op0.getOperand(0);
5723         if (V0.getValueType() != VT)
5724           return false;
5725       }
5726     } else {
5727       if (V1.getOpcode() == ISD::UNDEF) {
5728         V1 = Op0.getOperand(0);
5729         if (V1.getValueType() != VT)
5730           return false;
5731       }
5732       if (i * 2 == NumElts)
5733         ExpectedVExtractIdx = BaseIdx;
5734     }
5735
5736     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5737     if (I0 == ExpectedVExtractIdx)
5738       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5739     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5740       // Try to match the following dag sequence:
5741       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5742       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5743     } else
5744       CanFold = false;
5745
5746     ExpectedVExtractIdx += 2;
5747   }
5748
5749   return CanFold;
5750 }
5751
5752 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5753 /// a concat_vector.
5754 ///
5755 /// This is a helper function of LowerToHorizontalOp().
5756 /// This function expects two 256-bit vectors called V0 and V1.
5757 /// At first, each vector is split into two separate 128-bit vectors.
5758 /// Then, the resulting 128-bit vectors are used to implement two
5759 /// horizontal binary operations.
5760 ///
5761 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5762 ///
5763 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5764 /// the two new horizontal binop.
5765 /// When Mode is set, the first horizontal binop dag node would take as input
5766 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5767 /// horizontal binop dag node would take as input the lower 128-bit of V1
5768 /// and the upper 128-bit of V1.
5769 ///   Example:
5770 ///     HADD V0_LO, V0_HI
5771 ///     HADD V1_LO, V1_HI
5772 ///
5773 /// Otherwise, the first horizontal binop dag node takes as input the lower
5774 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5775 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5776 ///   Example:
5777 ///     HADD V0_LO, V1_LO
5778 ///     HADD V0_HI, V1_HI
5779 ///
5780 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5781 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5782 /// the upper 128-bits of the result.
5783 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5784                                      SDLoc DL, SelectionDAG &DAG,
5785                                      unsigned X86Opcode, bool Mode,
5786                                      bool isUndefLO, bool isUndefHI) {
5787   EVT VT = V0.getValueType();
5788   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5789          "Invalid nodes in input!");
5790
5791   unsigned NumElts = VT.getVectorNumElements();
5792   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5793   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5794   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5795   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5796   EVT NewVT = V0_LO.getValueType();
5797
5798   SDValue LO = DAG.getUNDEF(NewVT);
5799   SDValue HI = DAG.getUNDEF(NewVT);
5800
5801   if (Mode) {
5802     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5803     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5804       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5805     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5806       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5807   } else {
5808     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5809     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5810                        V1_LO->getOpcode() != ISD::UNDEF))
5811       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5812
5813     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5814                        V1_HI->getOpcode() != ISD::UNDEF))
5815       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5816   }
5817
5818   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5819 }
5820
5821 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5822 /// node.
5823 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5824                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5825   EVT VT = BV->getValueType(0);
5826   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5827       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5828     return SDValue();
5829
5830   SDLoc DL(BV);
5831   unsigned NumElts = VT.getVectorNumElements();
5832   SDValue InVec0 = DAG.getUNDEF(VT);
5833   SDValue InVec1 = DAG.getUNDEF(VT);
5834
5835   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5836           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5837
5838   // Odd-numbered elements in the input build vector are obtained from
5839   // adding two integer/float elements.
5840   // Even-numbered elements in the input build vector are obtained from
5841   // subtracting two integer/float elements.
5842   unsigned ExpectedOpcode = ISD::FSUB;
5843   unsigned NextExpectedOpcode = ISD::FADD;
5844   bool AddFound = false;
5845   bool SubFound = false;
5846
5847   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5848     SDValue Op = BV->getOperand(i);
5849
5850     // Skip 'undef' values.
5851     unsigned Opcode = Op.getOpcode();
5852     if (Opcode == ISD::UNDEF) {
5853       std::swap(ExpectedOpcode, NextExpectedOpcode);
5854       continue;
5855     }
5856
5857     // Early exit if we found an unexpected opcode.
5858     if (Opcode != ExpectedOpcode)
5859       return SDValue();
5860
5861     SDValue Op0 = Op.getOperand(0);
5862     SDValue Op1 = Op.getOperand(1);
5863
5864     // Try to match the following pattern:
5865     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5866     // Early exit if we cannot match that sequence.
5867     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5868         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5869         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5870         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5871         Op0.getOperand(1) != Op1.getOperand(1))
5872       return SDValue();
5873
5874     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5875     if (I0 != i)
5876       return SDValue();
5877
5878     // We found a valid add/sub node. Update the information accordingly.
5879     if (i & 1)
5880       AddFound = true;
5881     else
5882       SubFound = true;
5883
5884     // Update InVec0 and InVec1.
5885     if (InVec0.getOpcode() == ISD::UNDEF) {
5886       InVec0 = Op0.getOperand(0);
5887       if (InVec0.getValueType() != VT)
5888         return SDValue();
5889     }
5890     if (InVec1.getOpcode() == ISD::UNDEF) {
5891       InVec1 = Op1.getOperand(0);
5892       if (InVec1.getValueType() != VT)
5893         return SDValue();
5894     }
5895
5896     // Make sure that operands in input to each add/sub node always
5897     // come from a same pair of vectors.
5898     if (InVec0 != Op0.getOperand(0)) {
5899       if (ExpectedOpcode == ISD::FSUB)
5900         return SDValue();
5901
5902       // FADD is commutable. Try to commute the operands
5903       // and then test again.
5904       std::swap(Op0, Op1);
5905       if (InVec0 != Op0.getOperand(0))
5906         return SDValue();
5907     }
5908
5909     if (InVec1 != Op1.getOperand(0))
5910       return SDValue();
5911
5912     // Update the pair of expected opcodes.
5913     std::swap(ExpectedOpcode, NextExpectedOpcode);
5914   }
5915
5916   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5917   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5918       InVec1.getOpcode() != ISD::UNDEF)
5919     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5920
5921   return SDValue();
5922 }
5923
5924 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5925 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5926                                    const X86Subtarget *Subtarget,
5927                                    SelectionDAG &DAG) {
5928   EVT VT = BV->getValueType(0);
5929   unsigned NumElts = VT.getVectorNumElements();
5930   unsigned NumUndefsLO = 0;
5931   unsigned NumUndefsHI = 0;
5932   unsigned Half = NumElts/2;
5933
5934   // Count the number of UNDEF operands in the build_vector in input.
5935   for (unsigned i = 0, e = Half; i != e; ++i)
5936     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5937       NumUndefsLO++;
5938
5939   for (unsigned i = Half, e = NumElts; i != e; ++i)
5940     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5941       NumUndefsHI++;
5942
5943   // Early exit if this is either a build_vector of all UNDEFs or all the
5944   // operands but one are UNDEF.
5945   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5946     return SDValue();
5947
5948   SDLoc DL(BV);
5949   SDValue InVec0, InVec1;
5950   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5951     // Try to match an SSE3 float HADD/HSUB.
5952     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5953       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5954
5955     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5956       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5957   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5958     // Try to match an SSSE3 integer HADD/HSUB.
5959     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5960       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5961
5962     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5963       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5964   }
5965
5966   if (!Subtarget->hasAVX())
5967     return SDValue();
5968
5969   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5970     // Try to match an AVX horizontal add/sub of packed single/double
5971     // precision floating point values from 256-bit vectors.
5972     SDValue InVec2, InVec3;
5973     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5974         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5975         ((InVec0.getOpcode() == ISD::UNDEF ||
5976           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5977         ((InVec1.getOpcode() == ISD::UNDEF ||
5978           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5979       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5980
5981     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5982         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5983         ((InVec0.getOpcode() == ISD::UNDEF ||
5984           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5985         ((InVec1.getOpcode() == ISD::UNDEF ||
5986           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5987       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5988   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5989     // Try to match an AVX2 horizontal add/sub of signed integers.
5990     SDValue InVec2, InVec3;
5991     unsigned X86Opcode;
5992     bool CanFold = true;
5993
5994     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5995         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5996         ((InVec0.getOpcode() == ISD::UNDEF ||
5997           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5998         ((InVec1.getOpcode() == ISD::UNDEF ||
5999           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6000       X86Opcode = X86ISD::HADD;
6001     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6002         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6003         ((InVec0.getOpcode() == ISD::UNDEF ||
6004           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6005         ((InVec1.getOpcode() == ISD::UNDEF ||
6006           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6007       X86Opcode = X86ISD::HSUB;
6008     else
6009       CanFold = false;
6010
6011     if (CanFold) {
6012       // Fold this build_vector into a single horizontal add/sub.
6013       // Do this only if the target has AVX2.
6014       if (Subtarget->hasAVX2())
6015         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6016
6017       // Do not try to expand this build_vector into a pair of horizontal
6018       // add/sub if we can emit a pair of scalar add/sub.
6019       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6020         return SDValue();
6021
6022       // Convert this build_vector into a pair of horizontal binop followed by
6023       // a concat vector.
6024       bool isUndefLO = NumUndefsLO == Half;
6025       bool isUndefHI = NumUndefsHI == Half;
6026       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6027                                    isUndefLO, isUndefHI);
6028     }
6029   }
6030
6031   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6032        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6033     unsigned X86Opcode;
6034     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6035       X86Opcode = X86ISD::HADD;
6036     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6037       X86Opcode = X86ISD::HSUB;
6038     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6039       X86Opcode = X86ISD::FHADD;
6040     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6041       X86Opcode = X86ISD::FHSUB;
6042     else
6043       return SDValue();
6044
6045     // Don't try to expand this build_vector into a pair of horizontal add/sub
6046     // if we can simply emit a pair of scalar add/sub.
6047     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6048       return SDValue();
6049
6050     // Convert this build_vector into two horizontal add/sub followed by
6051     // a concat vector.
6052     bool isUndefLO = NumUndefsLO == Half;
6053     bool isUndefHI = NumUndefsHI == Half;
6054     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6055                                  isUndefLO, isUndefHI);
6056   }
6057
6058   return SDValue();
6059 }
6060
6061 SDValue
6062 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6063   SDLoc dl(Op);
6064
6065   MVT VT = Op.getSimpleValueType();
6066   MVT ExtVT = VT.getVectorElementType();
6067   unsigned NumElems = Op.getNumOperands();
6068
6069   // Generate vectors for predicate vectors.
6070   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6071     return LowerBUILD_VECTORvXi1(Op, DAG);
6072
6073   // Vectors containing all zeros can be matched by pxor and xorps later
6074   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6075     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6076     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6077     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6078       return Op;
6079
6080     return getZeroVector(VT, Subtarget, DAG, dl);
6081   }
6082
6083   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6084   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6085   // vpcmpeqd on 256-bit vectors.
6086   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6087     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6088       return Op;
6089
6090     if (!VT.is512BitVector())
6091       return getOnesVector(VT, Subtarget, DAG, dl);
6092   }
6093
6094   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6095   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6096     return AddSub;
6097   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6098     return HorizontalOp;
6099   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6100     return Broadcast;
6101
6102   unsigned EVTBits = ExtVT.getSizeInBits();
6103
6104   unsigned NumZero  = 0;
6105   unsigned NumNonZero = 0;
6106   unsigned NonZeros = 0;
6107   bool IsAllConstants = true;
6108   SmallSet<SDValue, 8> Values;
6109   for (unsigned i = 0; i < NumElems; ++i) {
6110     SDValue Elt = Op.getOperand(i);
6111     if (Elt.getOpcode() == ISD::UNDEF)
6112       continue;
6113     Values.insert(Elt);
6114     if (Elt.getOpcode() != ISD::Constant &&
6115         Elt.getOpcode() != ISD::ConstantFP)
6116       IsAllConstants = false;
6117     if (X86::isZeroNode(Elt))
6118       NumZero++;
6119     else {
6120       NonZeros |= (1 << i);
6121       NumNonZero++;
6122     }
6123   }
6124
6125   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6126   if (NumNonZero == 0)
6127     return DAG.getUNDEF(VT);
6128
6129   // Special case for single non-zero, non-undef, element.
6130   if (NumNonZero == 1) {
6131     unsigned Idx = countTrailingZeros(NonZeros);
6132     SDValue Item = Op.getOperand(Idx);
6133
6134     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6135     // the value are obviously zero, truncate the value to i32 and do the
6136     // insertion that way.  Only do this if the value is non-constant or if the
6137     // value is a constant being inserted into element 0.  It is cheaper to do
6138     // a constant pool load than it is to do a movd + shuffle.
6139     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6140         (!IsAllConstants || Idx == 0)) {
6141       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6142         // Handle SSE only.
6143         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6144         EVT VecVT = MVT::v4i32;
6145
6146         // Truncate the value (which may itself be a constant) to i32, and
6147         // convert it to a vector with movd (S2V+shuffle to zero extend).
6148         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6149         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6150         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6151                                       Item, Idx * 2, true, Subtarget, DAG));
6152       }
6153     }
6154
6155     // If we have a constant or non-constant insertion into the low element of
6156     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6157     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6158     // depending on what the source datatype is.
6159     if (Idx == 0) {
6160       if (NumZero == 0)
6161         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6162
6163       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6164           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6165         if (VT.is512BitVector()) {
6166           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6167           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6168                              Item, DAG.getIntPtrConstant(0, dl));
6169         }
6170         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6171                "Expected an SSE value type!");
6172         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6173         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6174         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6175       }
6176
6177       // We can't directly insert an i8 or i16 into a vector, so zero extend
6178       // it to i32 first.
6179       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6180         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6181         if (VT.is256BitVector()) {
6182           if (Subtarget->hasAVX()) {
6183             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6184             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6185           } else {
6186             // Without AVX, we need to extend to a 128-bit vector and then
6187             // insert into the 256-bit vector.
6188             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6189             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6190             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6191           }
6192         } else {
6193           assert(VT.is128BitVector() && "Expected an SSE value type!");
6194           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6195           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6196         }
6197         return DAG.getBitcast(VT, Item);
6198       }
6199     }
6200
6201     // Is it a vector logical left shift?
6202     if (NumElems == 2 && Idx == 1 &&
6203         X86::isZeroNode(Op.getOperand(0)) &&
6204         !X86::isZeroNode(Op.getOperand(1))) {
6205       unsigned NumBits = VT.getSizeInBits();
6206       return getVShift(true, VT,
6207                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6208                                    VT, Op.getOperand(1)),
6209                        NumBits/2, DAG, *this, dl);
6210     }
6211
6212     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6213       return SDValue();
6214
6215     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6216     // is a non-constant being inserted into an element other than the low one,
6217     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6218     // movd/movss) to move this into the low element, then shuffle it into
6219     // place.
6220     if (EVTBits == 32) {
6221       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6222       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6223     }
6224   }
6225
6226   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6227   if (Values.size() == 1) {
6228     if (EVTBits == 32) {
6229       // Instead of a shuffle like this:
6230       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6231       // Check if it's possible to issue this instead.
6232       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6233       unsigned Idx = countTrailingZeros(NonZeros);
6234       SDValue Item = Op.getOperand(Idx);
6235       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6236         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6237     }
6238     return SDValue();
6239   }
6240
6241   // A vector full of immediates; various special cases are already
6242   // handled, so this is best done with a single constant-pool load.
6243   if (IsAllConstants)
6244     return SDValue();
6245
6246   // For AVX-length vectors, see if we can use a vector load to get all of the
6247   // elements, otherwise build the individual 128-bit pieces and use
6248   // shuffles to put them in place.
6249   if (VT.is256BitVector() || VT.is512BitVector()) {
6250     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6251
6252     // Check for a build vector of consecutive loads.
6253     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6254       return LD;
6255
6256     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6257
6258     // Build both the lower and upper subvector.
6259     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6260                                 makeArrayRef(&V[0], NumElems/2));
6261     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6262                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6263
6264     // Recreate the wider vector with the lower and upper part.
6265     if (VT.is256BitVector())
6266       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6267     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6268   }
6269
6270   // Let legalizer expand 2-wide build_vectors.
6271   if (EVTBits == 64) {
6272     if (NumNonZero == 1) {
6273       // One half is zero or undef.
6274       unsigned Idx = countTrailingZeros(NonZeros);
6275       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6276                                  Op.getOperand(Idx));
6277       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6278     }
6279     return SDValue();
6280   }
6281
6282   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6283   if (EVTBits == 8 && NumElems == 16)
6284     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6285                                         Subtarget, *this))
6286       return V;
6287
6288   if (EVTBits == 16 && NumElems == 8)
6289     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6290                                       Subtarget, *this))
6291       return V;
6292
6293   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6294   if (EVTBits == 32 && NumElems == 4)
6295     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6296       return V;
6297
6298   // If element VT is == 32 bits, turn it into a number of shuffles.
6299   SmallVector<SDValue, 8> V(NumElems);
6300   if (NumElems == 4 && NumZero > 0) {
6301     for (unsigned i = 0; i < 4; ++i) {
6302       bool isZero = !(NonZeros & (1 << i));
6303       if (isZero)
6304         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6305       else
6306         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6307     }
6308
6309     for (unsigned i = 0; i < 2; ++i) {
6310       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6311         default: break;
6312         case 0:
6313           V[i] = V[i*2];  // Must be a zero vector.
6314           break;
6315         case 1:
6316           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6317           break;
6318         case 2:
6319           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6320           break;
6321         case 3:
6322           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6323           break;
6324       }
6325     }
6326
6327     bool Reverse1 = (NonZeros & 0x3) == 2;
6328     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6329     int MaskVec[] = {
6330       Reverse1 ? 1 : 0,
6331       Reverse1 ? 0 : 1,
6332       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6333       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6334     };
6335     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6336   }
6337
6338   if (Values.size() > 1 && VT.is128BitVector()) {
6339     // Check for a build vector of consecutive loads.
6340     for (unsigned i = 0; i < NumElems; ++i)
6341       V[i] = Op.getOperand(i);
6342
6343     // Check for elements which are consecutive loads.
6344     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6345       return LD;
6346
6347     // Check for a build vector from mostly shuffle plus few inserting.
6348     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6349       return Sh;
6350
6351     // For SSE 4.1, use insertps to put the high elements into the low element.
6352     if (Subtarget->hasSSE41()) {
6353       SDValue Result;
6354       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6355         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6356       else
6357         Result = DAG.getUNDEF(VT);
6358
6359       for (unsigned i = 1; i < NumElems; ++i) {
6360         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6361         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6362                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6363       }
6364       return Result;
6365     }
6366
6367     // Otherwise, expand into a number of unpckl*, start by extending each of
6368     // our (non-undef) elements to the full vector width with the element in the
6369     // bottom slot of the vector (which generates no code for SSE).
6370     for (unsigned i = 0; i < NumElems; ++i) {
6371       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6372         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6373       else
6374         V[i] = DAG.getUNDEF(VT);
6375     }
6376
6377     // Next, we iteratively mix elements, e.g. for v4f32:
6378     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6379     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6380     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6381     unsigned EltStride = NumElems >> 1;
6382     while (EltStride != 0) {
6383       for (unsigned i = 0; i < EltStride; ++i) {
6384         // If V[i+EltStride] is undef and this is the first round of mixing,
6385         // then it is safe to just drop this shuffle: V[i] is already in the
6386         // right place, the one element (since it's the first round) being
6387         // inserted as undef can be dropped.  This isn't safe for successive
6388         // rounds because they will permute elements within both vectors.
6389         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6390             EltStride == NumElems/2)
6391           continue;
6392
6393         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6394       }
6395       EltStride >>= 1;
6396     }
6397     return V[0];
6398   }
6399   return SDValue();
6400 }
6401
6402 // 256-bit AVX can use the vinsertf128 instruction
6403 // to create 256-bit vectors from two other 128-bit ones.
6404 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6405   SDLoc dl(Op);
6406   MVT ResVT = Op.getSimpleValueType();
6407
6408   assert((ResVT.is256BitVector() ||
6409           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6410
6411   SDValue V1 = Op.getOperand(0);
6412   SDValue V2 = Op.getOperand(1);
6413   unsigned NumElems = ResVT.getVectorNumElements();
6414   if (ResVT.is256BitVector())
6415     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6416
6417   if (Op.getNumOperands() == 4) {
6418     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6419                                 ResVT.getVectorNumElements()/2);
6420     SDValue V3 = Op.getOperand(2);
6421     SDValue V4 = Op.getOperand(3);
6422     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6423       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6424   }
6425   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6426 }
6427
6428 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6429                                        const X86Subtarget *Subtarget,
6430                                        SelectionDAG & DAG) {
6431   SDLoc dl(Op);
6432   MVT ResVT = Op.getSimpleValueType();
6433   unsigned NumOfOperands = Op.getNumOperands();
6434
6435   assert(isPowerOf2_32(NumOfOperands) &&
6436          "Unexpected number of operands in CONCAT_VECTORS");
6437
6438   if (NumOfOperands > 2) {
6439     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6440                                   ResVT.getVectorNumElements()/2);
6441     SmallVector<SDValue, 2> Ops;
6442     for (unsigned i = 0; i < NumOfOperands/2; i++)
6443       Ops.push_back(Op.getOperand(i));
6444     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6445     Ops.clear();
6446     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6447       Ops.push_back(Op.getOperand(i));
6448     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6449     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6450   }
6451
6452   SDValue V1 = Op.getOperand(0);
6453   SDValue V2 = Op.getOperand(1);
6454   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6455   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6456
6457   if (IsZeroV1 && IsZeroV2)
6458     return getZeroVector(ResVT, Subtarget, DAG, dl);
6459
6460   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6461   SDValue Undef = DAG.getUNDEF(ResVT);
6462   unsigned NumElems = ResVT.getVectorNumElements();
6463   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6464
6465   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6466   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6467   if (IsZeroV1)
6468     return V2;
6469
6470   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6471   // Zero the upper bits of V1
6472   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6473   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6474   if (IsZeroV2)
6475     return V1;
6476   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6477 }
6478
6479 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6480                                    const X86Subtarget *Subtarget,
6481                                    SelectionDAG &DAG) {
6482   MVT VT = Op.getSimpleValueType();
6483   if (VT.getVectorElementType() == MVT::i1)
6484     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6485
6486   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6487          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6488           Op.getNumOperands() == 4)));
6489
6490   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6491   // from two other 128-bit ones.
6492
6493   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6494   return LowerAVXCONCAT_VECTORS(Op, DAG);
6495 }
6496
6497 //===----------------------------------------------------------------------===//
6498 // Vector shuffle lowering
6499 //
6500 // This is an experimental code path for lowering vector shuffles on x86. It is
6501 // designed to handle arbitrary vector shuffles and blends, gracefully
6502 // degrading performance as necessary. It works hard to recognize idiomatic
6503 // shuffles and lower them to optimal instruction patterns without leaving
6504 // a framework that allows reasonably efficient handling of all vector shuffle
6505 // patterns.
6506 //===----------------------------------------------------------------------===//
6507
6508 /// \brief Tiny helper function to identify a no-op mask.
6509 ///
6510 /// This is a somewhat boring predicate function. It checks whether the mask
6511 /// array input, which is assumed to be a single-input shuffle mask of the kind
6512 /// used by the X86 shuffle instructions (not a fully general
6513 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6514 /// in-place shuffle are 'no-op's.
6515 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6516   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6517     if (Mask[i] != -1 && Mask[i] != i)
6518       return false;
6519   return true;
6520 }
6521
6522 /// \brief Helper function to classify a mask as a single-input mask.
6523 ///
6524 /// This isn't a generic single-input test because in the vector shuffle
6525 /// lowering we canonicalize single inputs to be the first input operand. This
6526 /// means we can more quickly test for a single input by only checking whether
6527 /// an input from the second operand exists. We also assume that the size of
6528 /// mask corresponds to the size of the input vectors which isn't true in the
6529 /// fully general case.
6530 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6531   for (int M : Mask)
6532     if (M >= (int)Mask.size())
6533       return false;
6534   return true;
6535 }
6536
6537 /// \brief Test whether there are elements crossing 128-bit lanes in this
6538 /// shuffle mask.
6539 ///
6540 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6541 /// and we routinely test for these.
6542 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6543   int LaneSize = 128 / VT.getScalarSizeInBits();
6544   int Size = Mask.size();
6545   for (int i = 0; i < Size; ++i)
6546     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6547       return true;
6548   return false;
6549 }
6550
6551 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6552 ///
6553 /// This checks a shuffle mask to see if it is performing the same
6554 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6555 /// that it is also not lane-crossing. It may however involve a blend from the
6556 /// same lane of a second vector.
6557 ///
6558 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6559 /// non-trivial to compute in the face of undef lanes. The representation is
6560 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6561 /// entries from both V1 and V2 inputs to the wider mask.
6562 static bool
6563 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6564                                 SmallVectorImpl<int> &RepeatedMask) {
6565   int LaneSize = 128 / VT.getScalarSizeInBits();
6566   RepeatedMask.resize(LaneSize, -1);
6567   int Size = Mask.size();
6568   for (int i = 0; i < Size; ++i) {
6569     if (Mask[i] < 0)
6570       continue;
6571     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6572       // This entry crosses lanes, so there is no way to model this shuffle.
6573       return false;
6574
6575     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6576     if (RepeatedMask[i % LaneSize] == -1)
6577       // This is the first non-undef entry in this slot of a 128-bit lane.
6578       RepeatedMask[i % LaneSize] =
6579           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6580     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6581       // Found a mismatch with the repeated mask.
6582       return false;
6583   }
6584   return true;
6585 }
6586
6587 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6588 /// arguments.
6589 ///
6590 /// This is a fast way to test a shuffle mask against a fixed pattern:
6591 ///
6592 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6593 ///
6594 /// It returns true if the mask is exactly as wide as the argument list, and
6595 /// each element of the mask is either -1 (signifying undef) or the value given
6596 /// in the argument.
6597 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6598                                 ArrayRef<int> ExpectedMask) {
6599   if (Mask.size() != ExpectedMask.size())
6600     return false;
6601
6602   int Size = Mask.size();
6603
6604   // If the values are build vectors, we can look through them to find
6605   // equivalent inputs that make the shuffles equivalent.
6606   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6607   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6608
6609   for (int i = 0; i < Size; ++i)
6610     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6611       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6612       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6613       if (!MaskBV || !ExpectedBV ||
6614           MaskBV->getOperand(Mask[i] % Size) !=
6615               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6616         return false;
6617     }
6618
6619   return true;
6620 }
6621
6622 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6623 ///
6624 /// This helper function produces an 8-bit shuffle immediate corresponding to
6625 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6626 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6627 /// example.
6628 ///
6629 /// NB: We rely heavily on "undef" masks preserving the input lane.
6630 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6631                                           SelectionDAG &DAG) {
6632   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6633   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6634   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6635   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6636   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6637
6638   unsigned Imm = 0;
6639   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6640   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6641   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6642   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6643   return DAG.getConstant(Imm, DL, MVT::i8);
6644 }
6645
6646 /// \brief Compute whether each element of a shuffle is zeroable.
6647 ///
6648 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6649 /// Either it is an undef element in the shuffle mask, the element of the input
6650 /// referenced is undef, or the element of the input referenced is known to be
6651 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6652 /// as many lanes with this technique as possible to simplify the remaining
6653 /// shuffle.
6654 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6655                                                      SDValue V1, SDValue V2) {
6656   SmallBitVector Zeroable(Mask.size(), false);
6657
6658   while (V1.getOpcode() == ISD::BITCAST)
6659     V1 = V1->getOperand(0);
6660   while (V2.getOpcode() == ISD::BITCAST)
6661     V2 = V2->getOperand(0);
6662
6663   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6664   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6665
6666   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6667     int M = Mask[i];
6668     // Handle the easy cases.
6669     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6670       Zeroable[i] = true;
6671       continue;
6672     }
6673
6674     // If this is an index into a build_vector node (which has the same number
6675     // of elements), dig out the input value and use it.
6676     SDValue V = M < Size ? V1 : V2;
6677     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6678       continue;
6679
6680     SDValue Input = V.getOperand(M % Size);
6681     // The UNDEF opcode check really should be dead code here, but not quite
6682     // worth asserting on (it isn't invalid, just unexpected).
6683     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6684       Zeroable[i] = true;
6685   }
6686
6687   return Zeroable;
6688 }
6689
6690 // X86 has dedicated unpack instructions that can handle specific blend
6691 // operations: UNPCKH and UNPCKL.
6692 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6693                                            SDValue V1, SDValue V2,
6694                                            SelectionDAG &DAG) {
6695   int NumElts = VT.getVectorNumElements();
6696   bool Unpckl = true;
6697   bool Unpckh = true;
6698   bool UnpcklSwapped = true;
6699   bool UnpckhSwapped = true;
6700   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6701
6702   for (int i = 0; i < NumElts; ++i) {
6703     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6704
6705     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6706     int HiPos = LoPos + NumEltsInLane / 2;
6707     int LoPosSwapped = (LoPos + NumElts) % (NumElts * 2);
6708     int HiPosSwapped = (HiPos + NumElts) % (NumElts * 2);
6709
6710     if (Mask[i] == -1)
6711       continue;
6712     if (Mask[i] != LoPos)
6713       Unpckl = false;
6714     if (Mask[i] != HiPos)
6715       Unpckh = false;
6716     if (Mask[i] != LoPosSwapped)
6717       UnpcklSwapped = false;
6718     if (Mask[i] != HiPosSwapped)
6719       UnpckhSwapped = false;
6720     if (!Unpckl && !Unpckh && !UnpcklSwapped && !UnpckhSwapped)
6721       return SDValue();
6722   }
6723   if (Unpckl)
6724     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6725   if (Unpckh)
6726     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6727   if (UnpcklSwapped)
6728     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6729   if (UnpckhSwapped)
6730     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6731
6732   llvm_unreachable("Unexpected result of UNPCK mask analysis");
6733   return SDValue();
6734 }
6735
6736 /// \brief Try to emit a bitmask instruction for a shuffle.
6737 ///
6738 /// This handles cases where we can model a blend exactly as a bitmask due to
6739 /// one of the inputs being zeroable.
6740 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6741                                            SDValue V2, ArrayRef<int> Mask,
6742                                            SelectionDAG &DAG) {
6743   MVT EltVT = VT.getScalarType();
6744   int NumEltBits = EltVT.getSizeInBits();
6745   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6746   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6747   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6748                                     IntEltVT);
6749   if (EltVT.isFloatingPoint()) {
6750     Zero = DAG.getBitcast(EltVT, Zero);
6751     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6752   }
6753   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6754   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6755   SDValue V;
6756   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6757     if (Zeroable[i])
6758       continue;
6759     if (Mask[i] % Size != i)
6760       return SDValue(); // Not a blend.
6761     if (!V)
6762       V = Mask[i] < Size ? V1 : V2;
6763     else if (V != (Mask[i] < Size ? V1 : V2))
6764       return SDValue(); // Can only let one input through the mask.
6765
6766     VMaskOps[i] = AllOnes;
6767   }
6768   if (!V)
6769     return SDValue(); // No non-zeroable elements!
6770
6771   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6772   V = DAG.getNode(VT.isFloatingPoint()
6773                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6774                   DL, VT, V, VMask);
6775   return V;
6776 }
6777
6778 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6779 ///
6780 /// This is used as a fallback approach when first class blend instructions are
6781 /// unavailable. Currently it is only suitable for integer vectors, but could
6782 /// be generalized for floating point vectors if desirable.
6783 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6784                                             SDValue V2, ArrayRef<int> Mask,
6785                                             SelectionDAG &DAG) {
6786   assert(VT.isInteger() && "Only supports integer vector types!");
6787   MVT EltVT = VT.getScalarType();
6788   int NumEltBits = EltVT.getSizeInBits();
6789   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6790   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6791                                     EltVT);
6792   SmallVector<SDValue, 16> MaskOps;
6793   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6794     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6795       return SDValue(); // Shuffled input!
6796     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6797   }
6798
6799   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6800   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6801   // We have to cast V2 around.
6802   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6803   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6804                                       DAG.getBitcast(MaskVT, V1Mask),
6805                                       DAG.getBitcast(MaskVT, V2)));
6806   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6807 }
6808
6809 /// \brief Try to emit a blend instruction for a shuffle.
6810 ///
6811 /// This doesn't do any checks for the availability of instructions for blending
6812 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6813 /// be matched in the backend with the type given. What it does check for is
6814 /// that the shuffle mask is in fact a blend.
6815 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6816                                          SDValue V2, ArrayRef<int> Mask,
6817                                          const X86Subtarget *Subtarget,
6818                                          SelectionDAG &DAG) {
6819   unsigned BlendMask = 0;
6820   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6821     if (Mask[i] >= Size) {
6822       if (Mask[i] != i + Size)
6823         return SDValue(); // Shuffled V2 input!
6824       BlendMask |= 1u << i;
6825       continue;
6826     }
6827     if (Mask[i] >= 0 && Mask[i] != i)
6828       return SDValue(); // Shuffled V1 input!
6829   }
6830   switch (VT.SimpleTy) {
6831   case MVT::v2f64:
6832   case MVT::v4f32:
6833   case MVT::v4f64:
6834   case MVT::v8f32:
6835     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6836                        DAG.getConstant(BlendMask, DL, MVT::i8));
6837
6838   case MVT::v4i64:
6839   case MVT::v8i32:
6840     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6841     // FALLTHROUGH
6842   case MVT::v2i64:
6843   case MVT::v4i32:
6844     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6845     // that instruction.
6846     if (Subtarget->hasAVX2()) {
6847       // Scale the blend by the number of 32-bit dwords per element.
6848       int Scale =  VT.getScalarSizeInBits() / 32;
6849       BlendMask = 0;
6850       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6851         if (Mask[i] >= Size)
6852           for (int j = 0; j < Scale; ++j)
6853             BlendMask |= 1u << (i * Scale + j);
6854
6855       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6856       V1 = DAG.getBitcast(BlendVT, V1);
6857       V2 = DAG.getBitcast(BlendVT, V2);
6858       return DAG.getBitcast(
6859           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6860                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6861     }
6862     // FALLTHROUGH
6863   case MVT::v8i16: {
6864     // For integer shuffles we need to expand the mask and cast the inputs to
6865     // v8i16s prior to blending.
6866     int Scale = 8 / VT.getVectorNumElements();
6867     BlendMask = 0;
6868     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6869       if (Mask[i] >= Size)
6870         for (int j = 0; j < Scale; ++j)
6871           BlendMask |= 1u << (i * Scale + j);
6872
6873     V1 = DAG.getBitcast(MVT::v8i16, V1);
6874     V2 = DAG.getBitcast(MVT::v8i16, V2);
6875     return DAG.getBitcast(VT,
6876                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6877                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6878   }
6879
6880   case MVT::v16i16: {
6881     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6882     SmallVector<int, 8> RepeatedMask;
6883     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6884       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6885       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6886       BlendMask = 0;
6887       for (int i = 0; i < 8; ++i)
6888         if (RepeatedMask[i] >= 16)
6889           BlendMask |= 1u << i;
6890       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6891                          DAG.getConstant(BlendMask, DL, MVT::i8));
6892     }
6893   }
6894     // FALLTHROUGH
6895   case MVT::v16i8:
6896   case MVT::v32i8: {
6897     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6898            "256-bit byte-blends require AVX2 support!");
6899
6900     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6901     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6902       return Masked;
6903
6904     // Scale the blend by the number of bytes per element.
6905     int Scale = VT.getScalarSizeInBits() / 8;
6906
6907     // This form of blend is always done on bytes. Compute the byte vector
6908     // type.
6909     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6910
6911     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6912     // mix of LLVM's code generator and the x86 backend. We tell the code
6913     // generator that boolean values in the elements of an x86 vector register
6914     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6915     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6916     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6917     // of the element (the remaining are ignored) and 0 in that high bit would
6918     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6919     // the LLVM model for boolean values in vector elements gets the relevant
6920     // bit set, it is set backwards and over constrained relative to x86's
6921     // actual model.
6922     SmallVector<SDValue, 32> VSELECTMask;
6923     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6924       for (int j = 0; j < Scale; ++j)
6925         VSELECTMask.push_back(
6926             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6927                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6928                                           MVT::i8));
6929
6930     V1 = DAG.getBitcast(BlendVT, V1);
6931     V2 = DAG.getBitcast(BlendVT, V2);
6932     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6933                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6934                                                       BlendVT, VSELECTMask),
6935                                           V1, V2));
6936   }
6937
6938   default:
6939     llvm_unreachable("Not a supported integer vector type!");
6940   }
6941 }
6942
6943 /// \brief Try to lower as a blend of elements from two inputs followed by
6944 /// a single-input permutation.
6945 ///
6946 /// This matches the pattern where we can blend elements from two inputs and
6947 /// then reduce the shuffle to a single-input permutation.
6948 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6949                                                    SDValue V2,
6950                                                    ArrayRef<int> Mask,
6951                                                    SelectionDAG &DAG) {
6952   // We build up the blend mask while checking whether a blend is a viable way
6953   // to reduce the shuffle.
6954   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6955   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6956
6957   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6958     if (Mask[i] < 0)
6959       continue;
6960
6961     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6962
6963     if (BlendMask[Mask[i] % Size] == -1)
6964       BlendMask[Mask[i] % Size] = Mask[i];
6965     else if (BlendMask[Mask[i] % Size] != Mask[i])
6966       return SDValue(); // Can't blend in the needed input!
6967
6968     PermuteMask[i] = Mask[i] % Size;
6969   }
6970
6971   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6972   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6973 }
6974
6975 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6976 /// blends and permutes.
6977 ///
6978 /// This matches the extremely common pattern for handling combined
6979 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6980 /// operations. It will try to pick the best arrangement of shuffles and
6981 /// blends.
6982 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6983                                                           SDValue V1,
6984                                                           SDValue V2,
6985                                                           ArrayRef<int> Mask,
6986                                                           SelectionDAG &DAG) {
6987   // Shuffle the input elements into the desired positions in V1 and V2 and
6988   // blend them together.
6989   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6990   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6991   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6992   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6993     if (Mask[i] >= 0 && Mask[i] < Size) {
6994       V1Mask[i] = Mask[i];
6995       BlendMask[i] = i;
6996     } else if (Mask[i] >= Size) {
6997       V2Mask[i] = Mask[i] - Size;
6998       BlendMask[i] = i + Size;
6999     }
7000
7001   // Try to lower with the simpler initial blend strategy unless one of the
7002   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7003   // shuffle may be able to fold with a load or other benefit. However, when
7004   // we'll have to do 2x as many shuffles in order to achieve this, blending
7005   // first is a better strategy.
7006   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7007     if (SDValue BlendPerm =
7008             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7009       return BlendPerm;
7010
7011   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7012   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7013   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7014 }
7015
7016 /// \brief Try to lower a vector shuffle as a byte rotation.
7017 ///
7018 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7019 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7020 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7021 /// try to generically lower a vector shuffle through such an pattern. It
7022 /// does not check for the profitability of lowering either as PALIGNR or
7023 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7024 /// This matches shuffle vectors that look like:
7025 ///
7026 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7027 ///
7028 /// Essentially it concatenates V1 and V2, shifts right by some number of
7029 /// elements, and takes the low elements as the result. Note that while this is
7030 /// specified as a *right shift* because x86 is little-endian, it is a *left
7031 /// rotate* of the vector lanes.
7032 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7033                                               SDValue V2,
7034                                               ArrayRef<int> Mask,
7035                                               const X86Subtarget *Subtarget,
7036                                               SelectionDAG &DAG) {
7037   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7038
7039   int NumElts = Mask.size();
7040   int NumLanes = VT.getSizeInBits() / 128;
7041   int NumLaneElts = NumElts / NumLanes;
7042
7043   // We need to detect various ways of spelling a rotation:
7044   //   [11, 12, 13, 14, 15,  0,  1,  2]
7045   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7046   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7047   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7048   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7049   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7050   int Rotation = 0;
7051   SDValue Lo, Hi;
7052   for (int l = 0; l < NumElts; l += NumLaneElts) {
7053     for (int i = 0; i < NumLaneElts; ++i) {
7054       if (Mask[l + i] == -1)
7055         continue;
7056       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7057
7058       // Get the mod-Size index and lane correct it.
7059       int LaneIdx = (Mask[l + i] % NumElts) - l;
7060       // Make sure it was in this lane.
7061       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7062         return SDValue();
7063
7064       // Determine where a rotated vector would have started.
7065       int StartIdx = i - LaneIdx;
7066       if (StartIdx == 0)
7067         // The identity rotation isn't interesting, stop.
7068         return SDValue();
7069
7070       // If we found the tail of a vector the rotation must be the missing
7071       // front. If we found the head of a vector, it must be how much of the
7072       // head.
7073       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7074
7075       if (Rotation == 0)
7076         Rotation = CandidateRotation;
7077       else if (Rotation != CandidateRotation)
7078         // The rotations don't match, so we can't match this mask.
7079         return SDValue();
7080
7081       // Compute which value this mask is pointing at.
7082       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7083
7084       // Compute which of the two target values this index should be assigned
7085       // to. This reflects whether the high elements are remaining or the low
7086       // elements are remaining.
7087       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7088
7089       // Either set up this value if we've not encountered it before, or check
7090       // that it remains consistent.
7091       if (!TargetV)
7092         TargetV = MaskV;
7093       else if (TargetV != MaskV)
7094         // This may be a rotation, but it pulls from the inputs in some
7095         // unsupported interleaving.
7096         return SDValue();
7097     }
7098   }
7099
7100   // Check that we successfully analyzed the mask, and normalize the results.
7101   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7102   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7103   if (!Lo)
7104     Lo = Hi;
7105   else if (!Hi)
7106     Hi = Lo;
7107
7108   // The actual rotate instruction rotates bytes, so we need to scale the
7109   // rotation based on how many bytes are in the vector lane.
7110   int Scale = 16 / NumLaneElts;
7111
7112   // SSSE3 targets can use the palignr instruction.
7113   if (Subtarget->hasSSSE3()) {
7114     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7115     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7116     Lo = DAG.getBitcast(AlignVT, Lo);
7117     Hi = DAG.getBitcast(AlignVT, Hi);
7118
7119     return DAG.getBitcast(
7120         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7121                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7122   }
7123
7124   assert(VT.getSizeInBits() == 128 &&
7125          "Rotate-based lowering only supports 128-bit lowering!");
7126   assert(Mask.size() <= 16 &&
7127          "Can shuffle at most 16 bytes in a 128-bit vector!");
7128
7129   // Default SSE2 implementation
7130   int LoByteShift = 16 - Rotation * Scale;
7131   int HiByteShift = Rotation * Scale;
7132
7133   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7134   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7135   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7136
7137   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7138                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7139   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7140                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7141   return DAG.getBitcast(VT,
7142                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7143 }
7144
7145 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7146 ///
7147 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7148 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7149 /// matches elements from one of the input vectors shuffled to the left or
7150 /// right with zeroable elements 'shifted in'. It handles both the strictly
7151 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7152 /// quad word lane.
7153 ///
7154 /// PSHL : (little-endian) left bit shift.
7155 /// [ zz, 0, zz,  2 ]
7156 /// [ -1, 4, zz, -1 ]
7157 /// PSRL : (little-endian) right bit shift.
7158 /// [  1, zz,  3, zz]
7159 /// [ -1, -1,  7, zz]
7160 /// PSLLDQ : (little-endian) left byte shift
7161 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7162 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7163 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7164 /// PSRLDQ : (little-endian) right byte shift
7165 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7166 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7167 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7168 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7169                                          SDValue V2, ArrayRef<int> Mask,
7170                                          SelectionDAG &DAG) {
7171   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7172
7173   int Size = Mask.size();
7174   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7175
7176   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7177     for (int i = 0; i < Size; i += Scale)
7178       for (int j = 0; j < Shift; ++j)
7179         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7180           return false;
7181
7182     return true;
7183   };
7184
7185   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7186     for (int i = 0; i != Size; i += Scale) {
7187       unsigned Pos = Left ? i + Shift : i;
7188       unsigned Low = Left ? i : i + Shift;
7189       unsigned Len = Scale - Shift;
7190       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7191                                       Low + (V == V1 ? 0 : Size)))
7192         return SDValue();
7193     }
7194
7195     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7196     bool ByteShift = ShiftEltBits > 64;
7197     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7198                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7199     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7200
7201     // Normalize the scale for byte shifts to still produce an i64 element
7202     // type.
7203     Scale = ByteShift ? Scale / 2 : Scale;
7204
7205     // We need to round trip through the appropriate type for the shift.
7206     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7207     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7208     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7209            "Illegal integer vector type");
7210     V = DAG.getBitcast(ShiftVT, V);
7211
7212     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7213                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7214     return DAG.getBitcast(VT, V);
7215   };
7216
7217   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7218   // keep doubling the size of the integer elements up to that. We can
7219   // then shift the elements of the integer vector by whole multiples of
7220   // their width within the elements of the larger integer vector. Test each
7221   // multiple to see if we can find a match with the moved element indices
7222   // and that the shifted in elements are all zeroable.
7223   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7224     for (int Shift = 1; Shift != Scale; ++Shift)
7225       for (bool Left : {true, false})
7226         if (CheckZeros(Shift, Scale, Left))
7227           for (SDValue V : {V1, V2})
7228             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7229               return Match;
7230
7231   // no match
7232   return SDValue();
7233 }
7234
7235 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7236 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7237                                            SDValue V2, ArrayRef<int> Mask,
7238                                            SelectionDAG &DAG) {
7239   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7240   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7241
7242   int Size = Mask.size();
7243   int HalfSize = Size / 2;
7244   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7245
7246   // Upper half must be undefined.
7247   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7248     return SDValue();
7249
7250   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7251   // Remainder of lower half result is zero and upper half is all undef.
7252   auto LowerAsEXTRQ = [&]() {
7253     // Determine the extraction length from the part of the
7254     // lower half that isn't zeroable.
7255     int Len = HalfSize;
7256     for (; Len >= 0; --Len)
7257       if (!Zeroable[Len - 1])
7258         break;
7259     assert(Len > 0 && "Zeroable shuffle mask");
7260
7261     // Attempt to match first Len sequential elements from the lower half.
7262     SDValue Src;
7263     int Idx = -1;
7264     for (int i = 0; i != Len; ++i) {
7265       int M = Mask[i];
7266       if (M < 0)
7267         continue;
7268       SDValue &V = (M < Size ? V1 : V2);
7269       M = M % Size;
7270
7271       // All mask elements must be in the lower half.
7272       if (M > HalfSize)
7273         return SDValue();
7274
7275       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7276         Src = V;
7277         Idx = M - i;
7278         continue;
7279       }
7280       return SDValue();
7281     }
7282
7283     if (Idx < 0)
7284       return SDValue();
7285
7286     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7287     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7288     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7289     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7290                        DAG.getConstant(BitLen, DL, MVT::i8),
7291                        DAG.getConstant(BitIdx, DL, MVT::i8));
7292   };
7293
7294   if (SDValue ExtrQ = LowerAsEXTRQ())
7295     return ExtrQ;
7296
7297   // INSERTQ: Extract lowest Len elements from lower half of second source and
7298   // insert over first source, starting at Idx.
7299   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7300   auto LowerAsInsertQ = [&]() {
7301     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7302       SDValue Base;
7303
7304       // Attempt to match first source from mask before insertion point.
7305       if (isUndefInRange(Mask, 0, Idx)) {
7306         /* EMPTY */
7307       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7308         Base = V1;
7309       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7310         Base = V2;
7311       } else {
7312         continue;
7313       }
7314
7315       // Extend the extraction length looking to match both the insertion of
7316       // the second source and the remaining elements of the first.
7317       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7318         SDValue Insert;
7319         int Len = Hi - Idx;
7320
7321         // Match insertion.
7322         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7323           Insert = V1;
7324         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7325           Insert = V2;
7326         } else {
7327           continue;
7328         }
7329
7330         // Match the remaining elements of the lower half.
7331         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7332           /* EMPTY */
7333         } else if ((!Base || (Base == V1)) &&
7334                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7335           Base = V1;
7336         } else if ((!Base || (Base == V2)) &&
7337                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7338                                               Size + Hi)) {
7339           Base = V2;
7340         } else {
7341           continue;
7342         }
7343
7344         // We may not have a base (first source) - this can safely be undefined.
7345         if (!Base)
7346           Base = DAG.getUNDEF(VT);
7347
7348         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7349         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7350         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7351                            DAG.getConstant(BitLen, DL, MVT::i8),
7352                            DAG.getConstant(BitIdx, DL, MVT::i8));
7353       }
7354     }
7355
7356     return SDValue();
7357   };
7358
7359   if (SDValue InsertQ = LowerAsInsertQ())
7360     return InsertQ;
7361
7362   return SDValue();
7363 }
7364
7365 /// \brief Lower a vector shuffle as a zero or any extension.
7366 ///
7367 /// Given a specific number of elements, element bit width, and extension
7368 /// stride, produce either a zero or any extension based on the available
7369 /// features of the subtarget. The extended elements are consecutive and
7370 /// begin and can start from an offseted element index in the input; to
7371 /// avoid excess shuffling the offset must either being in the bottom lane
7372 /// or at the start of a higher lane. All extended elements must be from
7373 /// the same lane.
7374 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7375     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7376     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7377   assert(Scale > 1 && "Need a scale to extend.");
7378   int EltBits = VT.getScalarSizeInBits();
7379   int NumElements = VT.getVectorNumElements();
7380   int NumEltsPerLane = 128 / EltBits;
7381   int OffsetLane = Offset / NumEltsPerLane;
7382   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7383          "Only 8, 16, and 32 bit elements can be extended.");
7384   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7385   assert(0 <= Offset && "Extension offset must be positive.");
7386   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7387          "Extension offset must be in the first lane or start an upper lane.");
7388
7389   // Check that an index is in same lane as the base offset.
7390   auto SafeOffset = [&](int Idx) {
7391     return OffsetLane == (Idx / NumEltsPerLane);
7392   };
7393
7394   // Shift along an input so that the offset base moves to the first element.
7395   auto ShuffleOffset = [&](SDValue V) {
7396     if (!Offset)
7397       return V;
7398
7399     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7400     for (int i = 0; i * Scale < NumElements; ++i) {
7401       int SrcIdx = i + Offset;
7402       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7403     }
7404     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7405   };
7406
7407   // Found a valid zext mask! Try various lowering strategies based on the
7408   // input type and available ISA extensions.
7409   if (Subtarget->hasSSE41()) {
7410     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7411     // PUNPCK will catch this in a later shuffle match.
7412     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7413       return SDValue();
7414     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7415                                  NumElements / Scale);
7416     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7417     return DAG.getBitcast(VT, InputV);
7418   }
7419
7420   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7421
7422   // For any extends we can cheat for larger element sizes and use shuffle
7423   // instructions that can fold with a load and/or copy.
7424   if (AnyExt && EltBits == 32) {
7425     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7426                          -1};
7427     return DAG.getBitcast(
7428         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7429                         DAG.getBitcast(MVT::v4i32, InputV),
7430                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7431   }
7432   if (AnyExt && EltBits == 16 && Scale > 2) {
7433     int PSHUFDMask[4] = {Offset / 2, -1,
7434                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7435     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7436                          DAG.getBitcast(MVT::v4i32, InputV),
7437                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7438     int PSHUFWMask[4] = {1, -1, -1, -1};
7439     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7440     return DAG.getBitcast(
7441         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7442                         DAG.getBitcast(MVT::v8i16, InputV),
7443                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7444   }
7445
7446   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7447   // to 64-bits.
7448   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7449     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7450     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7451
7452     int LoIdx = Offset * EltBits;
7453     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7454                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7455                                          DAG.getConstant(EltBits, DL, MVT::i8),
7456                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7457
7458     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7459         !SafeOffset(Offset + 1))
7460       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7461
7462     int HiIdx = (Offset + 1) * EltBits;
7463     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7464                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7465                                          DAG.getConstant(EltBits, DL, MVT::i8),
7466                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7467     return DAG.getNode(ISD::BITCAST, DL, VT,
7468                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7469   }
7470
7471   // If this would require more than 2 unpack instructions to expand, use
7472   // pshufb when available. We can only use more than 2 unpack instructions
7473   // when zero extending i8 elements which also makes it easier to use pshufb.
7474   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7475     assert(NumElements == 16 && "Unexpected byte vector width!");
7476     SDValue PSHUFBMask[16];
7477     for (int i = 0; i < 16; ++i) {
7478       int Idx = Offset + (i / Scale);
7479       PSHUFBMask[i] = DAG.getConstant(
7480           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7481     }
7482     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7483     return DAG.getBitcast(VT,
7484                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7485                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7486                                                   MVT::v16i8, PSHUFBMask)));
7487   }
7488
7489   // If we are extending from an offset, ensure we start on a boundary that
7490   // we can unpack from.
7491   int AlignToUnpack = Offset % (NumElements / Scale);
7492   if (AlignToUnpack) {
7493     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7494     for (int i = AlignToUnpack; i < NumElements; ++i)
7495       ShMask[i - AlignToUnpack] = i;
7496     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7497     Offset -= AlignToUnpack;
7498   }
7499
7500   // Otherwise emit a sequence of unpacks.
7501   do {
7502     unsigned UnpackLoHi = X86ISD::UNPCKL;
7503     if (Offset >= (NumElements / 2)) {
7504       UnpackLoHi = X86ISD::UNPCKH;
7505       Offset -= (NumElements / 2);
7506     }
7507
7508     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7509     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7510                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7511     InputV = DAG.getBitcast(InputVT, InputV);
7512     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7513     Scale /= 2;
7514     EltBits *= 2;
7515     NumElements /= 2;
7516   } while (Scale > 1);
7517   return DAG.getBitcast(VT, InputV);
7518 }
7519
7520 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7521 ///
7522 /// This routine will try to do everything in its power to cleverly lower
7523 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7524 /// check for the profitability of this lowering,  it tries to aggressively
7525 /// match this pattern. It will use all of the micro-architectural details it
7526 /// can to emit an efficient lowering. It handles both blends with all-zero
7527 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7528 /// masking out later).
7529 ///
7530 /// The reason we have dedicated lowering for zext-style shuffles is that they
7531 /// are both incredibly common and often quite performance sensitive.
7532 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7533     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7534     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7535   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7536
7537   int Bits = VT.getSizeInBits();
7538   int NumLanes = Bits / 128;
7539   int NumElements = VT.getVectorNumElements();
7540   int NumEltsPerLane = NumElements / NumLanes;
7541   assert(VT.getScalarSizeInBits() <= 32 &&
7542          "Exceeds 32-bit integer zero extension limit");
7543   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7544
7545   // Define a helper function to check a particular ext-scale and lower to it if
7546   // valid.
7547   auto Lower = [&](int Scale) -> SDValue {
7548     SDValue InputV;
7549     bool AnyExt = true;
7550     int Offset = 0;
7551     int Matches = 0;
7552     for (int i = 0; i < NumElements; ++i) {
7553       int M = Mask[i];
7554       if (M == -1)
7555         continue; // Valid anywhere but doesn't tell us anything.
7556       if (i % Scale != 0) {
7557         // Each of the extended elements need to be zeroable.
7558         if (!Zeroable[i])
7559           return SDValue();
7560
7561         // We no longer are in the anyext case.
7562         AnyExt = false;
7563         continue;
7564       }
7565
7566       // Each of the base elements needs to be consecutive indices into the
7567       // same input vector.
7568       SDValue V = M < NumElements ? V1 : V2;
7569       M = M % NumElements;
7570       if (!InputV) {
7571         InputV = V;
7572         Offset = M - (i / Scale);
7573       } else if (InputV != V)
7574         return SDValue(); // Flip-flopping inputs.
7575
7576       // Offset must start in the lowest 128-bit lane or at the start of an
7577       // upper lane.
7578       // FIXME: Is it ever worth allowing a negative base offset?
7579       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7580             (Offset % NumEltsPerLane) == 0))
7581         return SDValue();
7582
7583       // If we are offsetting, all referenced entries must come from the same
7584       // lane.
7585       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7586         return SDValue();
7587
7588       if ((M % NumElements) != (Offset + (i / Scale)))
7589         return SDValue(); // Non-consecutive strided elements.
7590       Matches++;
7591     }
7592
7593     // If we fail to find an input, we have a zero-shuffle which should always
7594     // have already been handled.
7595     // FIXME: Maybe handle this here in case during blending we end up with one?
7596     if (!InputV)
7597       return SDValue();
7598
7599     // If we are offsetting, don't extend if we only match a single input, we
7600     // can always do better by using a basic PSHUF or PUNPCK.
7601     if (Offset != 0 && Matches < 2)
7602       return SDValue();
7603
7604     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7605         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7606   };
7607
7608   // The widest scale possible for extending is to a 64-bit integer.
7609   assert(Bits % 64 == 0 &&
7610          "The number of bits in a vector must be divisible by 64 on x86!");
7611   int NumExtElements = Bits / 64;
7612
7613   // Each iteration, try extending the elements half as much, but into twice as
7614   // many elements.
7615   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7616     assert(NumElements % NumExtElements == 0 &&
7617            "The input vector size must be divisible by the extended size.");
7618     if (SDValue V = Lower(NumElements / NumExtElements))
7619       return V;
7620   }
7621
7622   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7623   if (Bits != 128)
7624     return SDValue();
7625
7626   // Returns one of the source operands if the shuffle can be reduced to a
7627   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7628   auto CanZExtLowHalf = [&]() {
7629     for (int i = NumElements / 2; i != NumElements; ++i)
7630       if (!Zeroable[i])
7631         return SDValue();
7632     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7633       return V1;
7634     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7635       return V2;
7636     return SDValue();
7637   };
7638
7639   if (SDValue V = CanZExtLowHalf()) {
7640     V = DAG.getBitcast(MVT::v2i64, V);
7641     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7642     return DAG.getBitcast(VT, V);
7643   }
7644
7645   // No viable ext lowering found.
7646   return SDValue();
7647 }
7648
7649 /// \brief Try to get a scalar value for a specific element of a vector.
7650 ///
7651 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7652 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7653                                               SelectionDAG &DAG) {
7654   MVT VT = V.getSimpleValueType();
7655   MVT EltVT = VT.getVectorElementType();
7656   while (V.getOpcode() == ISD::BITCAST)
7657     V = V.getOperand(0);
7658   // If the bitcasts shift the element size, we can't extract an equivalent
7659   // element from it.
7660   MVT NewVT = V.getSimpleValueType();
7661   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7662     return SDValue();
7663
7664   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7665       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7666     // Ensure the scalar operand is the same size as the destination.
7667     // FIXME: Add support for scalar truncation where possible.
7668     SDValue S = V.getOperand(Idx);
7669     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7670       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7671   }
7672
7673   return SDValue();
7674 }
7675
7676 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7677 ///
7678 /// This is particularly important because the set of instructions varies
7679 /// significantly based on whether the operand is a load or not.
7680 static bool isShuffleFoldableLoad(SDValue V) {
7681   while (V.getOpcode() == ISD::BITCAST)
7682     V = V.getOperand(0);
7683
7684   return ISD::isNON_EXTLoad(V.getNode());
7685 }
7686
7687 /// \brief Try to lower insertion of a single element into a zero vector.
7688 ///
7689 /// This is a common pattern that we have especially efficient patterns to lower
7690 /// across all subtarget feature sets.
7691 static SDValue lowerVectorShuffleAsElementInsertion(
7692     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7693     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7694   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7695   MVT ExtVT = VT;
7696   MVT EltVT = VT.getVectorElementType();
7697
7698   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7699                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7700                 Mask.begin();
7701   bool IsV1Zeroable = true;
7702   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7703     if (i != V2Index && !Zeroable[i]) {
7704       IsV1Zeroable = false;
7705       break;
7706     }
7707
7708   // Check for a single input from a SCALAR_TO_VECTOR node.
7709   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7710   // all the smarts here sunk into that routine. However, the current
7711   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7712   // vector shuffle lowering is dead.
7713   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7714                                                DAG);
7715   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7716     // We need to zext the scalar if it is smaller than an i32.
7717     V2S = DAG.getBitcast(EltVT, V2S);
7718     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7719       // Using zext to expand a narrow element won't work for non-zero
7720       // insertions.
7721       if (!IsV1Zeroable)
7722         return SDValue();
7723
7724       // Zero-extend directly to i32.
7725       ExtVT = MVT::v4i32;
7726       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7727     }
7728     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7729   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7730              EltVT == MVT::i16) {
7731     // Either not inserting from the low element of the input or the input
7732     // element size is too small to use VZEXT_MOVL to clear the high bits.
7733     return SDValue();
7734   }
7735
7736   if (!IsV1Zeroable) {
7737     // If V1 can't be treated as a zero vector we have fewer options to lower
7738     // this. We can't support integer vectors or non-zero targets cheaply, and
7739     // the V1 elements can't be permuted in any way.
7740     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7741     if (!VT.isFloatingPoint() || V2Index != 0)
7742       return SDValue();
7743     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7744     V1Mask[V2Index] = -1;
7745     if (!isNoopShuffleMask(V1Mask))
7746       return SDValue();
7747     // This is essentially a special case blend operation, but if we have
7748     // general purpose blend operations, they are always faster. Bail and let
7749     // the rest of the lowering handle these as blends.
7750     if (Subtarget->hasSSE41())
7751       return SDValue();
7752
7753     // Otherwise, use MOVSD or MOVSS.
7754     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7755            "Only two types of floating point element types to handle!");
7756     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7757                        ExtVT, V1, V2);
7758   }
7759
7760   // This lowering only works for the low element with floating point vectors.
7761   if (VT.isFloatingPoint() && V2Index != 0)
7762     return SDValue();
7763
7764   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7765   if (ExtVT != VT)
7766     V2 = DAG.getBitcast(VT, V2);
7767
7768   if (V2Index != 0) {
7769     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7770     // the desired position. Otherwise it is more efficient to do a vector
7771     // shift left. We know that we can do a vector shift left because all
7772     // the inputs are zero.
7773     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7774       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7775       V2Shuffle[V2Index] = 0;
7776       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7777     } else {
7778       V2 = DAG.getBitcast(MVT::v2i64, V2);
7779       V2 = DAG.getNode(
7780           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7781           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7782                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7783                               DAG.getDataLayout(), VT)));
7784       V2 = DAG.getBitcast(VT, V2);
7785     }
7786   }
7787   return V2;
7788 }
7789
7790 /// \brief Try to lower broadcast of a single element.
7791 ///
7792 /// For convenience, this code also bundles all of the subtarget feature set
7793 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7794 /// a convenient way to factor it out.
7795 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7796                                              ArrayRef<int> Mask,
7797                                              const X86Subtarget *Subtarget,
7798                                              SelectionDAG &DAG) {
7799   if (!Subtarget->hasAVX())
7800     return SDValue();
7801   if (VT.isInteger() && !Subtarget->hasAVX2())
7802     return SDValue();
7803
7804   // Check that the mask is a broadcast.
7805   int BroadcastIdx = -1;
7806   for (int M : Mask)
7807     if (M >= 0 && BroadcastIdx == -1)
7808       BroadcastIdx = M;
7809     else if (M >= 0 && M != BroadcastIdx)
7810       return SDValue();
7811
7812   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7813                                             "a sorted mask where the broadcast "
7814                                             "comes from V1.");
7815
7816   // Go up the chain of (vector) values to find a scalar load that we can
7817   // combine with the broadcast.
7818   for (;;) {
7819     switch (V.getOpcode()) {
7820     case ISD::CONCAT_VECTORS: {
7821       int OperandSize = Mask.size() / V.getNumOperands();
7822       V = V.getOperand(BroadcastIdx / OperandSize);
7823       BroadcastIdx %= OperandSize;
7824       continue;
7825     }
7826
7827     case ISD::INSERT_SUBVECTOR: {
7828       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7829       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7830       if (!ConstantIdx)
7831         break;
7832
7833       int BeginIdx = (int)ConstantIdx->getZExtValue();
7834       int EndIdx =
7835           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7836       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7837         BroadcastIdx -= BeginIdx;
7838         V = VInner;
7839       } else {
7840         V = VOuter;
7841       }
7842       continue;
7843     }
7844     }
7845     break;
7846   }
7847
7848   // Check if this is a broadcast of a scalar. We special case lowering
7849   // for scalars so that we can more effectively fold with loads.
7850   // First, look through bitcast: if the original value has a larger element
7851   // type than the shuffle, the broadcast element is in essence truncated.
7852   // Make that explicit to ease folding.
7853   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7854     EVT EltVT = VT.getVectorElementType();
7855     SDValue V0 = V.getOperand(0);
7856     EVT V0VT = V0.getValueType();
7857
7858     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7859         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7860          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7861       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7862       BroadcastIdx = 0;
7863     }
7864   }
7865
7866   // Also check the simpler case, where we can directly reuse the scalar.
7867   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7868       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7869     V = V.getOperand(BroadcastIdx);
7870
7871     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7872     // Only AVX2 has register broadcasts.
7873     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7874       return SDValue();
7875   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7876     // We can't broadcast from a vector register without AVX2, and we can only
7877     // broadcast from the zero-element of a vector register.
7878     return SDValue();
7879   }
7880
7881   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7882 }
7883
7884 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7885 // INSERTPS when the V1 elements are already in the correct locations
7886 // because otherwise we can just always use two SHUFPS instructions which
7887 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7888 // perform INSERTPS if a single V1 element is out of place and all V2
7889 // elements are zeroable.
7890 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7891                                             ArrayRef<int> Mask,
7892                                             SelectionDAG &DAG) {
7893   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7894   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7895   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7896   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7897
7898   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7899
7900   unsigned ZMask = 0;
7901   int V1DstIndex = -1;
7902   int V2DstIndex = -1;
7903   bool V1UsedInPlace = false;
7904
7905   for (int i = 0; i < 4; ++i) {
7906     // Synthesize a zero mask from the zeroable elements (includes undefs).
7907     if (Zeroable[i]) {
7908       ZMask |= 1 << i;
7909       continue;
7910     }
7911
7912     // Flag if we use any V1 inputs in place.
7913     if (i == Mask[i]) {
7914       V1UsedInPlace = true;
7915       continue;
7916     }
7917
7918     // We can only insert a single non-zeroable element.
7919     if (V1DstIndex != -1 || V2DstIndex != -1)
7920       return SDValue();
7921
7922     if (Mask[i] < 4) {
7923       // V1 input out of place for insertion.
7924       V1DstIndex = i;
7925     } else {
7926       // V2 input for insertion.
7927       V2DstIndex = i;
7928     }
7929   }
7930
7931   // Don't bother if we have no (non-zeroable) element for insertion.
7932   if (V1DstIndex == -1 && V2DstIndex == -1)
7933     return SDValue();
7934
7935   // Determine element insertion src/dst indices. The src index is from the
7936   // start of the inserted vector, not the start of the concatenated vector.
7937   unsigned V2SrcIndex = 0;
7938   if (V1DstIndex != -1) {
7939     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7940     // and don't use the original V2 at all.
7941     V2SrcIndex = Mask[V1DstIndex];
7942     V2DstIndex = V1DstIndex;
7943     V2 = V1;
7944   } else {
7945     V2SrcIndex = Mask[V2DstIndex] - 4;
7946   }
7947
7948   // If no V1 inputs are used in place, then the result is created only from
7949   // the zero mask and the V2 insertion - so remove V1 dependency.
7950   if (!V1UsedInPlace)
7951     V1 = DAG.getUNDEF(MVT::v4f32);
7952
7953   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7954   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7955
7956   // Insert the V2 element into the desired position.
7957   SDLoc DL(Op);
7958   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7959                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7960 }
7961
7962 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7963 /// UNPCK instruction.
7964 ///
7965 /// This specifically targets cases where we end up with alternating between
7966 /// the two inputs, and so can permute them into something that feeds a single
7967 /// UNPCK instruction. Note that this routine only targets integer vectors
7968 /// because for floating point vectors we have a generalized SHUFPS lowering
7969 /// strategy that handles everything that doesn't *exactly* match an unpack,
7970 /// making this clever lowering unnecessary.
7971 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
7972                                                     SDValue V1, SDValue V2,
7973                                                     ArrayRef<int> Mask,
7974                                                     SelectionDAG &DAG) {
7975   assert(!VT.isFloatingPoint() &&
7976          "This routine only supports integer vectors.");
7977   assert(!isSingleInputShuffleMask(Mask) &&
7978          "This routine should only be used when blending two inputs.");
7979   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7980
7981   int Size = Mask.size();
7982
7983   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7984     return M >= 0 && M % Size < Size / 2;
7985   });
7986   int NumHiInputs = std::count_if(
7987       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7988
7989   bool UnpackLo = NumLoInputs >= NumHiInputs;
7990
7991   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7992     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7993     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7994
7995     for (int i = 0; i < Size; ++i) {
7996       if (Mask[i] < 0)
7997         continue;
7998
7999       // Each element of the unpack contains Scale elements from this mask.
8000       int UnpackIdx = i / Scale;
8001
8002       // We only handle the case where V1 feeds the first slots of the unpack.
8003       // We rely on canonicalization to ensure this is the case.
8004       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8005         return SDValue();
8006
8007       // Setup the mask for this input. The indexing is tricky as we have to
8008       // handle the unpack stride.
8009       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8010       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8011           Mask[i] % Size;
8012     }
8013
8014     // If we will have to shuffle both inputs to use the unpack, check whether
8015     // we can just unpack first and shuffle the result. If so, skip this unpack.
8016     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8017         !isNoopShuffleMask(V2Mask))
8018       return SDValue();
8019
8020     // Shuffle the inputs into place.
8021     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8022     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8023
8024     // Cast the inputs to the type we will use to unpack them.
8025     V1 = DAG.getBitcast(UnpackVT, V1);
8026     V2 = DAG.getBitcast(UnpackVT, V2);
8027
8028     // Unpack the inputs and cast the result back to the desired type.
8029     return DAG.getBitcast(
8030         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8031                         UnpackVT, V1, V2));
8032   };
8033
8034   // We try each unpack from the largest to the smallest to try and find one
8035   // that fits this mask.
8036   int OrigNumElements = VT.getVectorNumElements();
8037   int OrigScalarSize = VT.getScalarSizeInBits();
8038   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8039     int Scale = ScalarSize / OrigScalarSize;
8040     int NumElements = OrigNumElements / Scale;
8041     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8042     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8043       return Unpack;
8044   }
8045
8046   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8047   // initial unpack.
8048   if (NumLoInputs == 0 || NumHiInputs == 0) {
8049     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8050            "We have to have *some* inputs!");
8051     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8052
8053     // FIXME: We could consider the total complexity of the permute of each
8054     // possible unpacking. Or at the least we should consider how many
8055     // half-crossings are created.
8056     // FIXME: We could consider commuting the unpacks.
8057
8058     SmallVector<int, 32> PermMask;
8059     PermMask.assign(Size, -1);
8060     for (int i = 0; i < Size; ++i) {
8061       if (Mask[i] < 0)
8062         continue;
8063
8064       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8065
8066       PermMask[i] =
8067           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8068     }
8069     return DAG.getVectorShuffle(
8070         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8071                             DL, VT, V1, V2),
8072         DAG.getUNDEF(VT), PermMask);
8073   }
8074
8075   return SDValue();
8076 }
8077
8078 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8079 ///
8080 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8081 /// support for floating point shuffles but not integer shuffles. These
8082 /// instructions will incur a domain crossing penalty on some chips though so
8083 /// it is better to avoid lowering through this for integer vectors where
8084 /// possible.
8085 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8086                                        const X86Subtarget *Subtarget,
8087                                        SelectionDAG &DAG) {
8088   SDLoc DL(Op);
8089   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8090   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8091   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8092   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8093   ArrayRef<int> Mask = SVOp->getMask();
8094   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8095
8096   if (isSingleInputShuffleMask(Mask)) {
8097     // Use low duplicate instructions for masks that match their pattern.
8098     if (Subtarget->hasSSE3())
8099       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8100         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8101
8102     // Straight shuffle of a single input vector. Simulate this by using the
8103     // single input as both of the "inputs" to this instruction..
8104     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8105
8106     if (Subtarget->hasAVX()) {
8107       // If we have AVX, we can use VPERMILPS which will allow folding a load
8108       // into the shuffle.
8109       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8110                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8111     }
8112
8113     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8114                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8115   }
8116   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8117   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8118
8119   // If we have a single input, insert that into V1 if we can do so cheaply.
8120   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8121     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8122             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8123       return Insertion;
8124     // Try inverting the insertion since for v2 masks it is easy to do and we
8125     // can't reliably sort the mask one way or the other.
8126     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8127                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8128     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8129             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8130       return Insertion;
8131   }
8132
8133   // Try to use one of the special instruction patterns to handle two common
8134   // blend patterns if a zero-blend above didn't work.
8135   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8136       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8137     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8138       // We can either use a special instruction to load over the low double or
8139       // to move just the low double.
8140       return DAG.getNode(
8141           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8142           DL, MVT::v2f64, V2,
8143           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8144
8145   if (Subtarget->hasSSE41())
8146     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8147                                                   Subtarget, DAG))
8148       return Blend;
8149
8150   // Use dedicated unpack instructions for masks that match their pattern.
8151   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8152     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8153   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8154     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8155
8156   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8157   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8158                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8159 }
8160
8161 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8162 ///
8163 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8164 /// the integer unit to minimize domain crossing penalties. However, for blends
8165 /// it falls back to the floating point shuffle operation with appropriate bit
8166 /// casting.
8167 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8168                                        const X86Subtarget *Subtarget,
8169                                        SelectionDAG &DAG) {
8170   SDLoc DL(Op);
8171   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8172   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8173   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8174   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8175   ArrayRef<int> Mask = SVOp->getMask();
8176   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8177
8178   if (isSingleInputShuffleMask(Mask)) {
8179     // Check for being able to broadcast a single element.
8180     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8181                                                           Mask, Subtarget, DAG))
8182       return Broadcast;
8183
8184     // Straight shuffle of a single input vector. For everything from SSE2
8185     // onward this has a single fast instruction with no scary immediates.
8186     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8187     V1 = DAG.getBitcast(MVT::v4i32, V1);
8188     int WidenedMask[4] = {
8189         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8190         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8191     return DAG.getBitcast(
8192         MVT::v2i64,
8193         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8194                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8195   }
8196   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8197   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8198   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8199   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8200
8201   // If we have a blend of two PACKUS operations an the blend aligns with the
8202   // low and half halves, we can just merge the PACKUS operations. This is
8203   // particularly important as it lets us merge shuffles that this routine itself
8204   // creates.
8205   auto GetPackNode = [](SDValue V) {
8206     while (V.getOpcode() == ISD::BITCAST)
8207       V = V.getOperand(0);
8208
8209     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8210   };
8211   if (SDValue V1Pack = GetPackNode(V1))
8212     if (SDValue V2Pack = GetPackNode(V2))
8213       return DAG.getBitcast(MVT::v2i64,
8214                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8215                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8216                                                      : V1Pack.getOperand(1),
8217                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8218                                                      : V2Pack.getOperand(1)));
8219
8220   // Try to use shift instructions.
8221   if (SDValue Shift =
8222           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8223     return Shift;
8224
8225   // When loading a scalar and then shuffling it into a vector we can often do
8226   // the insertion cheaply.
8227   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8228           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8229     return Insertion;
8230   // Try inverting the insertion since for v2 masks it is easy to do and we
8231   // can't reliably sort the mask one way or the other.
8232   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8233   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8234           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8235     return Insertion;
8236
8237   // We have different paths for blend lowering, but they all must use the
8238   // *exact* same predicate.
8239   bool IsBlendSupported = Subtarget->hasSSE41();
8240   if (IsBlendSupported)
8241     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8242                                                   Subtarget, DAG))
8243       return Blend;
8244
8245   // Use dedicated unpack instructions for masks that match their pattern.
8246   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8247     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8248   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8249     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8250
8251   // Try to use byte rotation instructions.
8252   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8253   if (Subtarget->hasSSSE3())
8254     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8255             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8256       return Rotate;
8257
8258   // If we have direct support for blends, we should lower by decomposing into
8259   // a permute. That will be faster than the domain cross.
8260   if (IsBlendSupported)
8261     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8262                                                       Mask, DAG);
8263
8264   // We implement this with SHUFPD which is pretty lame because it will likely
8265   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8266   // However, all the alternatives are still more cycles and newer chips don't
8267   // have this problem. It would be really nice if x86 had better shuffles here.
8268   V1 = DAG.getBitcast(MVT::v2f64, V1);
8269   V2 = DAG.getBitcast(MVT::v2f64, V2);
8270   return DAG.getBitcast(MVT::v2i64,
8271                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8272 }
8273
8274 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8275 ///
8276 /// This is used to disable more specialized lowerings when the shufps lowering
8277 /// will happen to be efficient.
8278 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8279   // This routine only handles 128-bit shufps.
8280   assert(Mask.size() == 4 && "Unsupported mask size!");
8281
8282   // To lower with a single SHUFPS we need to have the low half and high half
8283   // each requiring a single input.
8284   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8285     return false;
8286   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8287     return false;
8288
8289   return true;
8290 }
8291
8292 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8293 ///
8294 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8295 /// It makes no assumptions about whether this is the *best* lowering, it simply
8296 /// uses it.
8297 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8298                                             ArrayRef<int> Mask, SDValue V1,
8299                                             SDValue V2, SelectionDAG &DAG) {
8300   SDValue LowV = V1, HighV = V2;
8301   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8302
8303   int NumV2Elements =
8304       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8305
8306   if (NumV2Elements == 1) {
8307     int V2Index =
8308         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8309         Mask.begin();
8310
8311     // Compute the index adjacent to V2Index and in the same half by toggling
8312     // the low bit.
8313     int V2AdjIndex = V2Index ^ 1;
8314
8315     if (Mask[V2AdjIndex] == -1) {
8316       // Handles all the cases where we have a single V2 element and an undef.
8317       // This will only ever happen in the high lanes because we commute the
8318       // vector otherwise.
8319       if (V2Index < 2)
8320         std::swap(LowV, HighV);
8321       NewMask[V2Index] -= 4;
8322     } else {
8323       // Handle the case where the V2 element ends up adjacent to a V1 element.
8324       // To make this work, blend them together as the first step.
8325       int V1Index = V2AdjIndex;
8326       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8327       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8328                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8329
8330       // Now proceed to reconstruct the final blend as we have the necessary
8331       // high or low half formed.
8332       if (V2Index < 2) {
8333         LowV = V2;
8334         HighV = V1;
8335       } else {
8336         HighV = V2;
8337       }
8338       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8339       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8340     }
8341   } else if (NumV2Elements == 2) {
8342     if (Mask[0] < 4 && Mask[1] < 4) {
8343       // Handle the easy case where we have V1 in the low lanes and V2 in the
8344       // high lanes.
8345       NewMask[2] -= 4;
8346       NewMask[3] -= 4;
8347     } else if (Mask[2] < 4 && Mask[3] < 4) {
8348       // We also handle the reversed case because this utility may get called
8349       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8350       // arrange things in the right direction.
8351       NewMask[0] -= 4;
8352       NewMask[1] -= 4;
8353       HighV = V1;
8354       LowV = V2;
8355     } else {
8356       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8357       // trying to place elements directly, just blend them and set up the final
8358       // shuffle to place them.
8359
8360       // The first two blend mask elements are for V1, the second two are for
8361       // V2.
8362       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8363                           Mask[2] < 4 ? Mask[2] : Mask[3],
8364                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8365                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8366       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8367                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8368
8369       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8370       // a blend.
8371       LowV = HighV = V1;
8372       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8373       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8374       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8375       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8376     }
8377   }
8378   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8379                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8380 }
8381
8382 /// \brief Lower 4-lane 32-bit floating point shuffles.
8383 ///
8384 /// Uses instructions exclusively from the floating point unit to minimize
8385 /// domain crossing penalties, as these are sufficient to implement all v4f32
8386 /// shuffles.
8387 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8388                                        const X86Subtarget *Subtarget,
8389                                        SelectionDAG &DAG) {
8390   SDLoc DL(Op);
8391   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8392   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8393   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8394   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8395   ArrayRef<int> Mask = SVOp->getMask();
8396   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8397
8398   int NumV2Elements =
8399       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8400
8401   if (NumV2Elements == 0) {
8402     // Check for being able to broadcast a single element.
8403     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8404                                                           Mask, Subtarget, DAG))
8405       return Broadcast;
8406
8407     // Use even/odd duplicate instructions for masks that match their pattern.
8408     if (Subtarget->hasSSE3()) {
8409       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8410         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8411       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8412         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8413     }
8414
8415     if (Subtarget->hasAVX()) {
8416       // If we have AVX, we can use VPERMILPS which will allow folding a load
8417       // into the shuffle.
8418       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8419                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8420     }
8421
8422     // Otherwise, use a straight shuffle of a single input vector. We pass the
8423     // input vector to both operands to simulate this with a SHUFPS.
8424     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8425                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8426   }
8427
8428   // There are special ways we can lower some single-element blends. However, we
8429   // have custom ways we can lower more complex single-element blends below that
8430   // we defer to if both this and BLENDPS fail to match, so restrict this to
8431   // when the V2 input is targeting element 0 of the mask -- that is the fast
8432   // case here.
8433   if (NumV2Elements == 1 && Mask[0] >= 4)
8434     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8435                                                          Mask, Subtarget, DAG))
8436       return V;
8437
8438   if (Subtarget->hasSSE41()) {
8439     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8440                                                   Subtarget, DAG))
8441       return Blend;
8442
8443     // Use INSERTPS if we can complete the shuffle efficiently.
8444     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8445       return V;
8446
8447     if (!isSingleSHUFPSMask(Mask))
8448       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8449               DL, MVT::v4f32, V1, V2, Mask, DAG))
8450         return BlendPerm;
8451   }
8452
8453   // Use dedicated unpack instructions for masks that match their pattern.
8454   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8455     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8456   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8457     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8458   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8459     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8460   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8461     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8462
8463   // Otherwise fall back to a SHUFPS lowering strategy.
8464   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8465 }
8466
8467 /// \brief Lower 4-lane i32 vector shuffles.
8468 ///
8469 /// We try to handle these with integer-domain shuffles where we can, but for
8470 /// blends we use the floating point domain blend instructions.
8471 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8472                                        const X86Subtarget *Subtarget,
8473                                        SelectionDAG &DAG) {
8474   SDLoc DL(Op);
8475   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8476   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8477   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8478   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8479   ArrayRef<int> Mask = SVOp->getMask();
8480   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8481
8482   // Whenever we can lower this as a zext, that instruction is strictly faster
8483   // than any alternative. It also allows us to fold memory operands into the
8484   // shuffle in many cases.
8485   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8486                                                          Mask, Subtarget, DAG))
8487     return ZExt;
8488
8489   int NumV2Elements =
8490       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8491
8492   if (NumV2Elements == 0) {
8493     // Check for being able to broadcast a single element.
8494     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8495                                                           Mask, Subtarget, DAG))
8496       return Broadcast;
8497
8498     // Straight shuffle of a single input vector. For everything from SSE2
8499     // onward this has a single fast instruction with no scary immediates.
8500     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8501     // but we aren't actually going to use the UNPCK instruction because doing
8502     // so prevents folding a load into this instruction or making a copy.
8503     const int UnpackLoMask[] = {0, 0, 1, 1};
8504     const int UnpackHiMask[] = {2, 2, 3, 3};
8505     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8506       Mask = UnpackLoMask;
8507     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8508       Mask = UnpackHiMask;
8509
8510     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8511                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8512   }
8513
8514   // Try to use shift instructions.
8515   if (SDValue Shift =
8516           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8517     return Shift;
8518
8519   // There are special ways we can lower some single-element blends.
8520   if (NumV2Elements == 1)
8521     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8522                                                          Mask, Subtarget, DAG))
8523       return V;
8524
8525   // We have different paths for blend lowering, but they all must use the
8526   // *exact* same predicate.
8527   bool IsBlendSupported = Subtarget->hasSSE41();
8528   if (IsBlendSupported)
8529     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8530                                                   Subtarget, DAG))
8531       return Blend;
8532
8533   if (SDValue Masked =
8534           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8535     return Masked;
8536
8537   // Use dedicated unpack instructions for masks that match their pattern.
8538   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8539     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8540   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8541     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8542   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8543     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8544   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8545     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8546
8547   // Try to use byte rotation instructions.
8548   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8549   if (Subtarget->hasSSSE3())
8550     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8551             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8552       return Rotate;
8553
8554   // If we have direct support for blends, we should lower by decomposing into
8555   // a permute. That will be faster than the domain cross.
8556   if (IsBlendSupported)
8557     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8558                                                       Mask, DAG);
8559
8560   // Try to lower by permuting the inputs into an unpack instruction.
8561   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8562                                                             V2, Mask, DAG))
8563     return Unpack;
8564
8565   // We implement this with SHUFPS because it can blend from two vectors.
8566   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8567   // up the inputs, bypassing domain shift penalties that we would encur if we
8568   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8569   // relevant.
8570   return DAG.getBitcast(
8571       MVT::v4i32,
8572       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8573                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8574 }
8575
8576 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8577 /// shuffle lowering, and the most complex part.
8578 ///
8579 /// The lowering strategy is to try to form pairs of input lanes which are
8580 /// targeted at the same half of the final vector, and then use a dword shuffle
8581 /// to place them onto the right half, and finally unpack the paired lanes into
8582 /// their final position.
8583 ///
8584 /// The exact breakdown of how to form these dword pairs and align them on the
8585 /// correct sides is really tricky. See the comments within the function for
8586 /// more of the details.
8587 ///
8588 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8589 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8590 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8591 /// vector, form the analogous 128-bit 8-element Mask.
8592 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8593     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8594     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8595   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8596   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8597
8598   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8599   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8600   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8601
8602   SmallVector<int, 4> LoInputs;
8603   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8604                [](int M) { return M >= 0; });
8605   std::sort(LoInputs.begin(), LoInputs.end());
8606   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8607   SmallVector<int, 4> HiInputs;
8608   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8609                [](int M) { return M >= 0; });
8610   std::sort(HiInputs.begin(), HiInputs.end());
8611   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8612   int NumLToL =
8613       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8614   int NumHToL = LoInputs.size() - NumLToL;
8615   int NumLToH =
8616       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8617   int NumHToH = HiInputs.size() - NumLToH;
8618   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8619   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8620   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8621   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8622
8623   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8624   // such inputs we can swap two of the dwords across the half mark and end up
8625   // with <=2 inputs to each half in each half. Once there, we can fall through
8626   // to the generic code below. For example:
8627   //
8628   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8629   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8630   //
8631   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8632   // and an existing 2-into-2 on the other half. In this case we may have to
8633   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8634   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8635   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8636   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8637   // half than the one we target for fixing) will be fixed when we re-enter this
8638   // path. We will also combine away any sequence of PSHUFD instructions that
8639   // result into a single instruction. Here is an example of the tricky case:
8640   //
8641   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8642   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8643   //
8644   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8645   //
8646   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8647   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8648   //
8649   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8650   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8651   //
8652   // The result is fine to be handled by the generic logic.
8653   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8654                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8655                           int AOffset, int BOffset) {
8656     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8657            "Must call this with A having 3 or 1 inputs from the A half.");
8658     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8659            "Must call this with B having 1 or 3 inputs from the B half.");
8660     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8661            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8662
8663     bool ThreeAInputs = AToAInputs.size() == 3;
8664
8665     // Compute the index of dword with only one word among the three inputs in
8666     // a half by taking the sum of the half with three inputs and subtracting
8667     // the sum of the actual three inputs. The difference is the remaining
8668     // slot.
8669     int ADWord, BDWord;
8670     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8671     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8672     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8673     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8674     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8675     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8676     int TripleNonInputIdx =
8677         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8678     TripleDWord = TripleNonInputIdx / 2;
8679
8680     // We use xor with one to compute the adjacent DWord to whichever one the
8681     // OneInput is in.
8682     OneInputDWord = (OneInput / 2) ^ 1;
8683
8684     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8685     // and BToA inputs. If there is also such a problem with the BToB and AToB
8686     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8687     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8688     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8689     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8690       // Compute how many inputs will be flipped by swapping these DWords. We
8691       // need
8692       // to balance this to ensure we don't form a 3-1 shuffle in the other
8693       // half.
8694       int NumFlippedAToBInputs =
8695           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8696           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8697       int NumFlippedBToBInputs =
8698           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8699           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8700       if ((NumFlippedAToBInputs == 1 &&
8701            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8702           (NumFlippedBToBInputs == 1 &&
8703            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8704         // We choose whether to fix the A half or B half based on whether that
8705         // half has zero flipped inputs. At zero, we may not be able to fix it
8706         // with that half. We also bias towards fixing the B half because that
8707         // will more commonly be the high half, and we have to bias one way.
8708         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8709                                                        ArrayRef<int> Inputs) {
8710           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8711           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8712                                          PinnedIdx ^ 1) != Inputs.end();
8713           // Determine whether the free index is in the flipped dword or the
8714           // unflipped dword based on where the pinned index is. We use this bit
8715           // in an xor to conditionally select the adjacent dword.
8716           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8717           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8718                                              FixFreeIdx) != Inputs.end();
8719           if (IsFixIdxInput == IsFixFreeIdxInput)
8720             FixFreeIdx += 1;
8721           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8722                                         FixFreeIdx) != Inputs.end();
8723           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8724                  "We need to be changing the number of flipped inputs!");
8725           int PSHUFHalfMask[] = {0, 1, 2, 3};
8726           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8727           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8728                           MVT::v8i16, V,
8729                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8730
8731           for (int &M : Mask)
8732             if (M != -1 && M == FixIdx)
8733               M = FixFreeIdx;
8734             else if (M != -1 && M == FixFreeIdx)
8735               M = FixIdx;
8736         };
8737         if (NumFlippedBToBInputs != 0) {
8738           int BPinnedIdx =
8739               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8740           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8741         } else {
8742           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8743           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8744           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8745         }
8746       }
8747     }
8748
8749     int PSHUFDMask[] = {0, 1, 2, 3};
8750     PSHUFDMask[ADWord] = BDWord;
8751     PSHUFDMask[BDWord] = ADWord;
8752     V = DAG.getBitcast(
8753         VT,
8754         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8755                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8756
8757     // Adjust the mask to match the new locations of A and B.
8758     for (int &M : Mask)
8759       if (M != -1 && M/2 == ADWord)
8760         M = 2 * BDWord + M % 2;
8761       else if (M != -1 && M/2 == BDWord)
8762         M = 2 * ADWord + M % 2;
8763
8764     // Recurse back into this routine to re-compute state now that this isn't
8765     // a 3 and 1 problem.
8766     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8767                                                      DAG);
8768   };
8769   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8770     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8771   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8772     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8773
8774   // At this point there are at most two inputs to the low and high halves from
8775   // each half. That means the inputs can always be grouped into dwords and
8776   // those dwords can then be moved to the correct half with a dword shuffle.
8777   // We use at most one low and one high word shuffle to collect these paired
8778   // inputs into dwords, and finally a dword shuffle to place them.
8779   int PSHUFLMask[4] = {-1, -1, -1, -1};
8780   int PSHUFHMask[4] = {-1, -1, -1, -1};
8781   int PSHUFDMask[4] = {-1, -1, -1, -1};
8782
8783   // First fix the masks for all the inputs that are staying in their
8784   // original halves. This will then dictate the targets of the cross-half
8785   // shuffles.
8786   auto fixInPlaceInputs =
8787       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8788                     MutableArrayRef<int> SourceHalfMask,
8789                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8790     if (InPlaceInputs.empty())
8791       return;
8792     if (InPlaceInputs.size() == 1) {
8793       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8794           InPlaceInputs[0] - HalfOffset;
8795       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8796       return;
8797     }
8798     if (IncomingInputs.empty()) {
8799       // Just fix all of the in place inputs.
8800       for (int Input : InPlaceInputs) {
8801         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8802         PSHUFDMask[Input / 2] = Input / 2;
8803       }
8804       return;
8805     }
8806
8807     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8808     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8809         InPlaceInputs[0] - HalfOffset;
8810     // Put the second input next to the first so that they are packed into
8811     // a dword. We find the adjacent index by toggling the low bit.
8812     int AdjIndex = InPlaceInputs[0] ^ 1;
8813     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8814     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8815     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8816   };
8817   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8818   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8819
8820   // Now gather the cross-half inputs and place them into a free dword of
8821   // their target half.
8822   // FIXME: This operation could almost certainly be simplified dramatically to
8823   // look more like the 3-1 fixing operation.
8824   auto moveInputsToRightHalf = [&PSHUFDMask](
8825       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8826       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8827       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8828       int DestOffset) {
8829     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8830       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8831     };
8832     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8833                                                int Word) {
8834       int LowWord = Word & ~1;
8835       int HighWord = Word | 1;
8836       return isWordClobbered(SourceHalfMask, LowWord) ||
8837              isWordClobbered(SourceHalfMask, HighWord);
8838     };
8839
8840     if (IncomingInputs.empty())
8841       return;
8842
8843     if (ExistingInputs.empty()) {
8844       // Map any dwords with inputs from them into the right half.
8845       for (int Input : IncomingInputs) {
8846         // If the source half mask maps over the inputs, turn those into
8847         // swaps and use the swapped lane.
8848         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8849           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8850             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8851                 Input - SourceOffset;
8852             // We have to swap the uses in our half mask in one sweep.
8853             for (int &M : HalfMask)
8854               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8855                 M = Input;
8856               else if (M == Input)
8857                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8858           } else {
8859             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8860                        Input - SourceOffset &&
8861                    "Previous placement doesn't match!");
8862           }
8863           // Note that this correctly re-maps both when we do a swap and when
8864           // we observe the other side of the swap above. We rely on that to
8865           // avoid swapping the members of the input list directly.
8866           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8867         }
8868
8869         // Map the input's dword into the correct half.
8870         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8871           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8872         else
8873           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8874                      Input / 2 &&
8875                  "Previous placement doesn't match!");
8876       }
8877
8878       // And just directly shift any other-half mask elements to be same-half
8879       // as we will have mirrored the dword containing the element into the
8880       // same position within that half.
8881       for (int &M : HalfMask)
8882         if (M >= SourceOffset && M < SourceOffset + 4) {
8883           M = M - SourceOffset + DestOffset;
8884           assert(M >= 0 && "This should never wrap below zero!");
8885         }
8886       return;
8887     }
8888
8889     // Ensure we have the input in a viable dword of its current half. This
8890     // is particularly tricky because the original position may be clobbered
8891     // by inputs being moved and *staying* in that half.
8892     if (IncomingInputs.size() == 1) {
8893       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8894         int InputFixed = std::find(std::begin(SourceHalfMask),
8895                                    std::end(SourceHalfMask), -1) -
8896                          std::begin(SourceHalfMask) + SourceOffset;
8897         SourceHalfMask[InputFixed - SourceOffset] =
8898             IncomingInputs[0] - SourceOffset;
8899         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8900                      InputFixed);
8901         IncomingInputs[0] = InputFixed;
8902       }
8903     } else if (IncomingInputs.size() == 2) {
8904       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8905           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8906         // We have two non-adjacent or clobbered inputs we need to extract from
8907         // the source half. To do this, we need to map them into some adjacent
8908         // dword slot in the source mask.
8909         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8910                               IncomingInputs[1] - SourceOffset};
8911
8912         // If there is a free slot in the source half mask adjacent to one of
8913         // the inputs, place the other input in it. We use (Index XOR 1) to
8914         // compute an adjacent index.
8915         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8916             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8917           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8918           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8919           InputsFixed[1] = InputsFixed[0] ^ 1;
8920         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8921                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8922           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8923           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8924           InputsFixed[0] = InputsFixed[1] ^ 1;
8925         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8926                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8927           // The two inputs are in the same DWord but it is clobbered and the
8928           // adjacent DWord isn't used at all. Move both inputs to the free
8929           // slot.
8930           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8931           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8932           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8933           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8934         } else {
8935           // The only way we hit this point is if there is no clobbering
8936           // (because there are no off-half inputs to this half) and there is no
8937           // free slot adjacent to one of the inputs. In this case, we have to
8938           // swap an input with a non-input.
8939           for (int i = 0; i < 4; ++i)
8940             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8941                    "We can't handle any clobbers here!");
8942           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8943                  "Cannot have adjacent inputs here!");
8944
8945           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8946           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8947
8948           // We also have to update the final source mask in this case because
8949           // it may need to undo the above swap.
8950           for (int &M : FinalSourceHalfMask)
8951             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8952               M = InputsFixed[1] + SourceOffset;
8953             else if (M == InputsFixed[1] + SourceOffset)
8954               M = (InputsFixed[0] ^ 1) + SourceOffset;
8955
8956           InputsFixed[1] = InputsFixed[0] ^ 1;
8957         }
8958
8959         // Point everything at the fixed inputs.
8960         for (int &M : HalfMask)
8961           if (M == IncomingInputs[0])
8962             M = InputsFixed[0] + SourceOffset;
8963           else if (M == IncomingInputs[1])
8964             M = InputsFixed[1] + SourceOffset;
8965
8966         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8967         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8968       }
8969     } else {
8970       llvm_unreachable("Unhandled input size!");
8971     }
8972
8973     // Now hoist the DWord down to the right half.
8974     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8975     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8976     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8977     for (int &M : HalfMask)
8978       for (int Input : IncomingInputs)
8979         if (M == Input)
8980           M = FreeDWord * 2 + Input % 2;
8981   };
8982   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8983                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8984   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8985                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8986
8987   // Now enact all the shuffles we've computed to move the inputs into their
8988   // target half.
8989   if (!isNoopShuffleMask(PSHUFLMask))
8990     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8991                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8992   if (!isNoopShuffleMask(PSHUFHMask))
8993     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8994                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8995   if (!isNoopShuffleMask(PSHUFDMask))
8996     V = DAG.getBitcast(
8997         VT,
8998         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8999                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9000
9001   // At this point, each half should contain all its inputs, and we can then
9002   // just shuffle them into their final position.
9003   assert(std::count_if(LoMask.begin(), LoMask.end(),
9004                        [](int M) { return M >= 4; }) == 0 &&
9005          "Failed to lift all the high half inputs to the low mask!");
9006   assert(std::count_if(HiMask.begin(), HiMask.end(),
9007                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9008          "Failed to lift all the low half inputs to the high mask!");
9009
9010   // Do a half shuffle for the low mask.
9011   if (!isNoopShuffleMask(LoMask))
9012     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9013                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9014
9015   // Do a half shuffle with the high mask after shifting its values down.
9016   for (int &M : HiMask)
9017     if (M >= 0)
9018       M -= 4;
9019   if (!isNoopShuffleMask(HiMask))
9020     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9021                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9022
9023   return V;
9024 }
9025
9026 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9027 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9028                                           SDValue V2, ArrayRef<int> Mask,
9029                                           SelectionDAG &DAG, bool &V1InUse,
9030                                           bool &V2InUse) {
9031   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9032   SDValue V1Mask[16];
9033   SDValue V2Mask[16];
9034   V1InUse = false;
9035   V2InUse = false;
9036
9037   int Size = Mask.size();
9038   int Scale = 16 / Size;
9039   for (int i = 0; i < 16; ++i) {
9040     if (Mask[i / Scale] == -1) {
9041       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9042     } else {
9043       const int ZeroMask = 0x80;
9044       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9045                                           : ZeroMask;
9046       int V2Idx = Mask[i / Scale] < Size
9047                       ? ZeroMask
9048                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9049       if (Zeroable[i / Scale])
9050         V1Idx = V2Idx = ZeroMask;
9051       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9052       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9053       V1InUse |= (ZeroMask != V1Idx);
9054       V2InUse |= (ZeroMask != V2Idx);
9055     }
9056   }
9057
9058   if (V1InUse)
9059     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9060                      DAG.getBitcast(MVT::v16i8, V1),
9061                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9062   if (V2InUse)
9063     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9064                      DAG.getBitcast(MVT::v16i8, V2),
9065                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9066
9067   // If we need shuffled inputs from both, blend the two.
9068   SDValue V;
9069   if (V1InUse && V2InUse)
9070     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9071   else
9072     V = V1InUse ? V1 : V2;
9073
9074   // Cast the result back to the correct type.
9075   return DAG.getBitcast(VT, V);
9076 }
9077
9078 /// \brief Generic lowering of 8-lane i16 shuffles.
9079 ///
9080 /// This handles both single-input shuffles and combined shuffle/blends with
9081 /// two inputs. The single input shuffles are immediately delegated to
9082 /// a dedicated lowering routine.
9083 ///
9084 /// The blends are lowered in one of three fundamental ways. If there are few
9085 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9086 /// of the input is significantly cheaper when lowered as an interleaving of
9087 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9088 /// halves of the inputs separately (making them have relatively few inputs)
9089 /// and then concatenate them.
9090 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9091                                        const X86Subtarget *Subtarget,
9092                                        SelectionDAG &DAG) {
9093   SDLoc DL(Op);
9094   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9095   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9096   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9097   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9098   ArrayRef<int> OrigMask = SVOp->getMask();
9099   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9100                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9101   MutableArrayRef<int> Mask(MaskStorage);
9102
9103   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9104
9105   // Whenever we can lower this as a zext, that instruction is strictly faster
9106   // than any alternative.
9107   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9108           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9109     return ZExt;
9110
9111   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9112   (void)isV1;
9113   auto isV2 = [](int M) { return M >= 8; };
9114
9115   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9116
9117   if (NumV2Inputs == 0) {
9118     // Check for being able to broadcast a single element.
9119     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9120                                                           Mask, Subtarget, DAG))
9121       return Broadcast;
9122
9123     // Try to use shift instructions.
9124     if (SDValue Shift =
9125             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9126       return Shift;
9127
9128     // Use dedicated unpack instructions for masks that match their pattern.
9129     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
9130       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
9131     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
9132       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
9133
9134     // Try to use byte rotation instructions.
9135     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9136                                                         Mask, Subtarget, DAG))
9137       return Rotate;
9138
9139     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9140                                                      Subtarget, DAG);
9141   }
9142
9143   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9144          "All single-input shuffles should be canonicalized to be V1-input "
9145          "shuffles.");
9146
9147   // Try to use shift instructions.
9148   if (SDValue Shift =
9149           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9150     return Shift;
9151
9152   // See if we can use SSE4A Extraction / Insertion.
9153   if (Subtarget->hasSSE4A())
9154     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9155       return V;
9156
9157   // There are special ways we can lower some single-element blends.
9158   if (NumV2Inputs == 1)
9159     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9160                                                          Mask, Subtarget, DAG))
9161       return V;
9162
9163   // We have different paths for blend lowering, but they all must use the
9164   // *exact* same predicate.
9165   bool IsBlendSupported = Subtarget->hasSSE41();
9166   if (IsBlendSupported)
9167     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9168                                                   Subtarget, DAG))
9169       return Blend;
9170
9171   if (SDValue Masked =
9172           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9173     return Masked;
9174
9175   // Use dedicated unpack instructions for masks that match their pattern.
9176   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
9177     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9178   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
9179     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9180
9181   // Try to use byte rotation instructions.
9182   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9183           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9184     return Rotate;
9185
9186   if (SDValue BitBlend =
9187           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9188     return BitBlend;
9189
9190   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9191                                                             V2, Mask, DAG))
9192     return Unpack;
9193
9194   // If we can't directly blend but can use PSHUFB, that will be better as it
9195   // can both shuffle and set up the inefficient blend.
9196   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9197     bool V1InUse, V2InUse;
9198     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9199                                       V1InUse, V2InUse);
9200   }
9201
9202   // We can always bit-blend if we have to so the fallback strategy is to
9203   // decompose into single-input permutes and blends.
9204   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9205                                                       Mask, DAG);
9206 }
9207
9208 /// \brief Check whether a compaction lowering can be done by dropping even
9209 /// elements and compute how many times even elements must be dropped.
9210 ///
9211 /// This handles shuffles which take every Nth element where N is a power of
9212 /// two. Example shuffle masks:
9213 ///
9214 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9215 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9216 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9217 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9218 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9219 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9220 ///
9221 /// Any of these lanes can of course be undef.
9222 ///
9223 /// This routine only supports N <= 3.
9224 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9225 /// for larger N.
9226 ///
9227 /// \returns N above, or the number of times even elements must be dropped if
9228 /// there is such a number. Otherwise returns zero.
9229 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9230   // Figure out whether we're looping over two inputs or just one.
9231   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9232
9233   // The modulus for the shuffle vector entries is based on whether this is
9234   // a single input or not.
9235   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9236   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9237          "We should only be called with masks with a power-of-2 size!");
9238
9239   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9240
9241   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9242   // and 2^3 simultaneously. This is because we may have ambiguity with
9243   // partially undef inputs.
9244   bool ViableForN[3] = {true, true, true};
9245
9246   for (int i = 0, e = Mask.size(); i < e; ++i) {
9247     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9248     // want.
9249     if (Mask[i] == -1)
9250       continue;
9251
9252     bool IsAnyViable = false;
9253     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9254       if (ViableForN[j]) {
9255         uint64_t N = j + 1;
9256
9257         // The shuffle mask must be equal to (i * 2^N) % M.
9258         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9259           IsAnyViable = true;
9260         else
9261           ViableForN[j] = false;
9262       }
9263     // Early exit if we exhaust the possible powers of two.
9264     if (!IsAnyViable)
9265       break;
9266   }
9267
9268   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9269     if (ViableForN[j])
9270       return j + 1;
9271
9272   // Return 0 as there is no viable power of two.
9273   return 0;
9274 }
9275
9276 /// \brief Generic lowering of v16i8 shuffles.
9277 ///
9278 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9279 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9280 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9281 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9282 /// back together.
9283 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9284                                        const X86Subtarget *Subtarget,
9285                                        SelectionDAG &DAG) {
9286   SDLoc DL(Op);
9287   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9288   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9289   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9290   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9291   ArrayRef<int> Mask = SVOp->getMask();
9292   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9293
9294   // Try to use shift instructions.
9295   if (SDValue Shift =
9296           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9297     return Shift;
9298
9299   // Try to use byte rotation instructions.
9300   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9301           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9302     return Rotate;
9303
9304   // Try to use a zext lowering.
9305   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9306           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9307     return ZExt;
9308
9309   // See if we can use SSE4A Extraction / Insertion.
9310   if (Subtarget->hasSSE4A())
9311     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9312       return V;
9313
9314   int NumV2Elements =
9315       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9316
9317   // For single-input shuffles, there are some nicer lowering tricks we can use.
9318   if (NumV2Elements == 0) {
9319     // Check for being able to broadcast a single element.
9320     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9321                                                           Mask, Subtarget, DAG))
9322       return Broadcast;
9323
9324     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9325     // Notably, this handles splat and partial-splat shuffles more efficiently.
9326     // However, it only makes sense if the pre-duplication shuffle simplifies
9327     // things significantly. Currently, this means we need to be able to
9328     // express the pre-duplication shuffle as an i16 shuffle.
9329     //
9330     // FIXME: We should check for other patterns which can be widened into an
9331     // i16 shuffle as well.
9332     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9333       for (int i = 0; i < 16; i += 2)
9334         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9335           return false;
9336
9337       return true;
9338     };
9339     auto tryToWidenViaDuplication = [&]() -> SDValue {
9340       if (!canWidenViaDuplication(Mask))
9341         return SDValue();
9342       SmallVector<int, 4> LoInputs;
9343       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9344                    [](int M) { return M >= 0 && M < 8; });
9345       std::sort(LoInputs.begin(), LoInputs.end());
9346       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9347                      LoInputs.end());
9348       SmallVector<int, 4> HiInputs;
9349       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9350                    [](int M) { return M >= 8; });
9351       std::sort(HiInputs.begin(), HiInputs.end());
9352       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9353                      HiInputs.end());
9354
9355       bool TargetLo = LoInputs.size() >= HiInputs.size();
9356       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9357       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9358
9359       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9360       SmallDenseMap<int, int, 8> LaneMap;
9361       for (int I : InPlaceInputs) {
9362         PreDupI16Shuffle[I/2] = I/2;
9363         LaneMap[I] = I;
9364       }
9365       int j = TargetLo ? 0 : 4, je = j + 4;
9366       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9367         // Check if j is already a shuffle of this input. This happens when
9368         // there are two adjacent bytes after we move the low one.
9369         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9370           // If we haven't yet mapped the input, search for a slot into which
9371           // we can map it.
9372           while (j < je && PreDupI16Shuffle[j] != -1)
9373             ++j;
9374
9375           if (j == je)
9376             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9377             return SDValue();
9378
9379           // Map this input with the i16 shuffle.
9380           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9381         }
9382
9383         // Update the lane map based on the mapping we ended up with.
9384         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9385       }
9386       V1 = DAG.getBitcast(
9387           MVT::v16i8,
9388           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9389                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9390
9391       // Unpack the bytes to form the i16s that will be shuffled into place.
9392       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9393                        MVT::v16i8, V1, V1);
9394
9395       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9396       for (int i = 0; i < 16; ++i)
9397         if (Mask[i] != -1) {
9398           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9399           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9400           if (PostDupI16Shuffle[i / 2] == -1)
9401             PostDupI16Shuffle[i / 2] = MappedMask;
9402           else
9403             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9404                    "Conflicting entrties in the original shuffle!");
9405         }
9406       return DAG.getBitcast(
9407           MVT::v16i8,
9408           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9409                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9410     };
9411     if (SDValue V = tryToWidenViaDuplication())
9412       return V;
9413   }
9414
9415   if (SDValue Masked =
9416           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9417     return Masked;
9418
9419   // Use dedicated unpack instructions for masks that match their pattern.
9420   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9421                                          0, 16, 1, 17, 2, 18, 3, 19,
9422                                          // High half.
9423                                          4, 20, 5, 21, 6, 22, 7, 23}))
9424     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9425   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9426                                          8, 24, 9, 25, 10, 26, 11, 27,
9427                                          // High half.
9428                                          12, 28, 13, 29, 14, 30, 15, 31}))
9429     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9430
9431   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9432   // with PSHUFB. It is important to do this before we attempt to generate any
9433   // blends but after all of the single-input lowerings. If the single input
9434   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9435   // want to preserve that and we can DAG combine any longer sequences into
9436   // a PSHUFB in the end. But once we start blending from multiple inputs,
9437   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9438   // and there are *very* few patterns that would actually be faster than the
9439   // PSHUFB approach because of its ability to zero lanes.
9440   //
9441   // FIXME: The only exceptions to the above are blends which are exact
9442   // interleavings with direct instructions supporting them. We currently don't
9443   // handle those well here.
9444   if (Subtarget->hasSSSE3()) {
9445     bool V1InUse = false;
9446     bool V2InUse = false;
9447
9448     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9449                                                 DAG, V1InUse, V2InUse);
9450
9451     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9452     // do so. This avoids using them to handle blends-with-zero which is
9453     // important as a single pshufb is significantly faster for that.
9454     if (V1InUse && V2InUse) {
9455       if (Subtarget->hasSSE41())
9456         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9457                                                       Mask, Subtarget, DAG))
9458           return Blend;
9459
9460       // We can use an unpack to do the blending rather than an or in some
9461       // cases. Even though the or may be (very minorly) more efficient, we
9462       // preference this lowering because there are common cases where part of
9463       // the complexity of the shuffles goes away when we do the final blend as
9464       // an unpack.
9465       // FIXME: It might be worth trying to detect if the unpack-feeding
9466       // shuffles will both be pshufb, in which case we shouldn't bother with
9467       // this.
9468       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9469               DL, MVT::v16i8, V1, V2, Mask, DAG))
9470         return Unpack;
9471     }
9472
9473     return PSHUFB;
9474   }
9475
9476   // There are special ways we can lower some single-element blends.
9477   if (NumV2Elements == 1)
9478     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9479                                                          Mask, Subtarget, DAG))
9480       return V;
9481
9482   if (SDValue BitBlend =
9483           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9484     return BitBlend;
9485
9486   // Check whether a compaction lowering can be done. This handles shuffles
9487   // which take every Nth element for some even N. See the helper function for
9488   // details.
9489   //
9490   // We special case these as they can be particularly efficiently handled with
9491   // the PACKUSB instruction on x86 and they show up in common patterns of
9492   // rearranging bytes to truncate wide elements.
9493   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9494     // NumEvenDrops is the power of two stride of the elements. Another way of
9495     // thinking about it is that we need to drop the even elements this many
9496     // times to get the original input.
9497     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9498
9499     // First we need to zero all the dropped bytes.
9500     assert(NumEvenDrops <= 3 &&
9501            "No support for dropping even elements more than 3 times.");
9502     // We use the mask type to pick which bytes are preserved based on how many
9503     // elements are dropped.
9504     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9505     SDValue ByteClearMask = DAG.getBitcast(
9506         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9507     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9508     if (!IsSingleInput)
9509       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9510
9511     // Now pack things back together.
9512     V1 = DAG.getBitcast(MVT::v8i16, V1);
9513     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9514     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9515     for (int i = 1; i < NumEvenDrops; ++i) {
9516       Result = DAG.getBitcast(MVT::v8i16, Result);
9517       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9518     }
9519
9520     return Result;
9521   }
9522
9523   // Handle multi-input cases by blending single-input shuffles.
9524   if (NumV2Elements > 0)
9525     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9526                                                       Mask, DAG);
9527
9528   // The fallback path for single-input shuffles widens this into two v8i16
9529   // vectors with unpacks, shuffles those, and then pulls them back together
9530   // with a pack.
9531   SDValue V = V1;
9532
9533   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9534   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9535   for (int i = 0; i < 16; ++i)
9536     if (Mask[i] >= 0)
9537       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9538
9539   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9540
9541   SDValue VLoHalf, VHiHalf;
9542   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9543   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9544   // i16s.
9545   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9546                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9547       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9548                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9549     // Use a mask to drop the high bytes.
9550     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9551     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9552                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9553
9554     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9555     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9556
9557     // Squash the masks to point directly into VLoHalf.
9558     for (int &M : LoBlendMask)
9559       if (M >= 0)
9560         M /= 2;
9561     for (int &M : HiBlendMask)
9562       if (M >= 0)
9563         M /= 2;
9564   } else {
9565     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9566     // VHiHalf so that we can blend them as i16s.
9567     VLoHalf = DAG.getBitcast(
9568         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9569     VHiHalf = DAG.getBitcast(
9570         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9571   }
9572
9573   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9574   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9575
9576   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9577 }
9578
9579 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9580 ///
9581 /// This routine breaks down the specific type of 128-bit shuffle and
9582 /// dispatches to the lowering routines accordingly.
9583 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9584                                         MVT VT, const X86Subtarget *Subtarget,
9585                                         SelectionDAG &DAG) {
9586   switch (VT.SimpleTy) {
9587   case MVT::v2i64:
9588     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9589   case MVT::v2f64:
9590     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9591   case MVT::v4i32:
9592     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9593   case MVT::v4f32:
9594     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9595   case MVT::v8i16:
9596     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9597   case MVT::v16i8:
9598     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9599
9600   default:
9601     llvm_unreachable("Unimplemented!");
9602   }
9603 }
9604
9605 /// \brief Helper function to test whether a shuffle mask could be
9606 /// simplified by widening the elements being shuffled.
9607 ///
9608 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9609 /// leaves it in an unspecified state.
9610 ///
9611 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9612 /// shuffle masks. The latter have the special property of a '-2' representing
9613 /// a zero-ed lane of a vector.
9614 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9615                                     SmallVectorImpl<int> &WidenedMask) {
9616   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9617     // If both elements are undef, its trivial.
9618     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9619       WidenedMask.push_back(SM_SentinelUndef);
9620       continue;
9621     }
9622
9623     // Check for an undef mask and a mask value properly aligned to fit with
9624     // a pair of values. If we find such a case, use the non-undef mask's value.
9625     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9626       WidenedMask.push_back(Mask[i + 1] / 2);
9627       continue;
9628     }
9629     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9630       WidenedMask.push_back(Mask[i] / 2);
9631       continue;
9632     }
9633
9634     // When zeroing, we need to spread the zeroing across both lanes to widen.
9635     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9636       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9637           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9638         WidenedMask.push_back(SM_SentinelZero);
9639         continue;
9640       }
9641       return false;
9642     }
9643
9644     // Finally check if the two mask values are adjacent and aligned with
9645     // a pair.
9646     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9647       WidenedMask.push_back(Mask[i] / 2);
9648       continue;
9649     }
9650
9651     // Otherwise we can't safely widen the elements used in this shuffle.
9652     return false;
9653   }
9654   assert(WidenedMask.size() == Mask.size() / 2 &&
9655          "Incorrect size of mask after widening the elements!");
9656
9657   return true;
9658 }
9659
9660 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9661 ///
9662 /// This routine just extracts two subvectors, shuffles them independently, and
9663 /// then concatenates them back together. This should work effectively with all
9664 /// AVX vector shuffle types.
9665 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9666                                           SDValue V2, ArrayRef<int> Mask,
9667                                           SelectionDAG &DAG) {
9668   assert(VT.getSizeInBits() >= 256 &&
9669          "Only for 256-bit or wider vector shuffles!");
9670   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9671   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9672
9673   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9674   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9675
9676   int NumElements = VT.getVectorNumElements();
9677   int SplitNumElements = NumElements / 2;
9678   MVT ScalarVT = VT.getScalarType();
9679   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9680
9681   // Rather than splitting build-vectors, just build two narrower build
9682   // vectors. This helps shuffling with splats and zeros.
9683   auto SplitVector = [&](SDValue V) {
9684     while (V.getOpcode() == ISD::BITCAST)
9685       V = V->getOperand(0);
9686
9687     MVT OrigVT = V.getSimpleValueType();
9688     int OrigNumElements = OrigVT.getVectorNumElements();
9689     int OrigSplitNumElements = OrigNumElements / 2;
9690     MVT OrigScalarVT = OrigVT.getScalarType();
9691     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9692
9693     SDValue LoV, HiV;
9694
9695     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9696     if (!BV) {
9697       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9698                         DAG.getIntPtrConstant(0, DL));
9699       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9700                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9701     } else {
9702
9703       SmallVector<SDValue, 16> LoOps, HiOps;
9704       for (int i = 0; i < OrigSplitNumElements; ++i) {
9705         LoOps.push_back(BV->getOperand(i));
9706         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9707       }
9708       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9709       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9710     }
9711     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9712                           DAG.getBitcast(SplitVT, HiV));
9713   };
9714
9715   SDValue LoV1, HiV1, LoV2, HiV2;
9716   std::tie(LoV1, HiV1) = SplitVector(V1);
9717   std::tie(LoV2, HiV2) = SplitVector(V2);
9718
9719   // Now create two 4-way blends of these half-width vectors.
9720   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9721     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9722     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9723     for (int i = 0; i < SplitNumElements; ++i) {
9724       int M = HalfMask[i];
9725       if (M >= NumElements) {
9726         if (M >= NumElements + SplitNumElements)
9727           UseHiV2 = true;
9728         else
9729           UseLoV2 = true;
9730         V2BlendMask.push_back(M - NumElements);
9731         V1BlendMask.push_back(-1);
9732         BlendMask.push_back(SplitNumElements + i);
9733       } else if (M >= 0) {
9734         if (M >= SplitNumElements)
9735           UseHiV1 = true;
9736         else
9737           UseLoV1 = true;
9738         V2BlendMask.push_back(-1);
9739         V1BlendMask.push_back(M);
9740         BlendMask.push_back(i);
9741       } else {
9742         V2BlendMask.push_back(-1);
9743         V1BlendMask.push_back(-1);
9744         BlendMask.push_back(-1);
9745       }
9746     }
9747
9748     // Because the lowering happens after all combining takes place, we need to
9749     // manually combine these blend masks as much as possible so that we create
9750     // a minimal number of high-level vector shuffle nodes.
9751
9752     // First try just blending the halves of V1 or V2.
9753     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9754       return DAG.getUNDEF(SplitVT);
9755     if (!UseLoV2 && !UseHiV2)
9756       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9757     if (!UseLoV1 && !UseHiV1)
9758       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9759
9760     SDValue V1Blend, V2Blend;
9761     if (UseLoV1 && UseHiV1) {
9762       V1Blend =
9763         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9764     } else {
9765       // We only use half of V1 so map the usage down into the final blend mask.
9766       V1Blend = UseLoV1 ? LoV1 : HiV1;
9767       for (int i = 0; i < SplitNumElements; ++i)
9768         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9769           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9770     }
9771     if (UseLoV2 && UseHiV2) {
9772       V2Blend =
9773         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9774     } else {
9775       // We only use half of V2 so map the usage down into the final blend mask.
9776       V2Blend = UseLoV2 ? LoV2 : HiV2;
9777       for (int i = 0; i < SplitNumElements; ++i)
9778         if (BlendMask[i] >= SplitNumElements)
9779           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9780     }
9781     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9782   };
9783   SDValue Lo = HalfBlend(LoMask);
9784   SDValue Hi = HalfBlend(HiMask);
9785   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9786 }
9787
9788 /// \brief Either split a vector in halves or decompose the shuffles and the
9789 /// blend.
9790 ///
9791 /// This is provided as a good fallback for many lowerings of non-single-input
9792 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9793 /// between splitting the shuffle into 128-bit components and stitching those
9794 /// back together vs. extracting the single-input shuffles and blending those
9795 /// results.
9796 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9797                                                 SDValue V2, ArrayRef<int> Mask,
9798                                                 SelectionDAG &DAG) {
9799   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9800                                             "lower single-input shuffles as it "
9801                                             "could then recurse on itself.");
9802   int Size = Mask.size();
9803
9804   // If this can be modeled as a broadcast of two elements followed by a blend,
9805   // prefer that lowering. This is especially important because broadcasts can
9806   // often fold with memory operands.
9807   auto DoBothBroadcast = [&] {
9808     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9809     for (int M : Mask)
9810       if (M >= Size) {
9811         if (V2BroadcastIdx == -1)
9812           V2BroadcastIdx = M - Size;
9813         else if (M - Size != V2BroadcastIdx)
9814           return false;
9815       } else if (M >= 0) {
9816         if (V1BroadcastIdx == -1)
9817           V1BroadcastIdx = M;
9818         else if (M != V1BroadcastIdx)
9819           return false;
9820       }
9821     return true;
9822   };
9823   if (DoBothBroadcast())
9824     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9825                                                       DAG);
9826
9827   // If the inputs all stem from a single 128-bit lane of each input, then we
9828   // split them rather than blending because the split will decompose to
9829   // unusually few instructions.
9830   int LaneCount = VT.getSizeInBits() / 128;
9831   int LaneSize = Size / LaneCount;
9832   SmallBitVector LaneInputs[2];
9833   LaneInputs[0].resize(LaneCount, false);
9834   LaneInputs[1].resize(LaneCount, false);
9835   for (int i = 0; i < Size; ++i)
9836     if (Mask[i] >= 0)
9837       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9838   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9839     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9840
9841   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9842   // that the decomposed single-input shuffles don't end up here.
9843   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9844 }
9845
9846 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9847 /// a permutation and blend of those lanes.
9848 ///
9849 /// This essentially blends the out-of-lane inputs to each lane into the lane
9850 /// from a permuted copy of the vector. This lowering strategy results in four
9851 /// instructions in the worst case for a single-input cross lane shuffle which
9852 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9853 /// of. Special cases for each particular shuffle pattern should be handled
9854 /// prior to trying this lowering.
9855 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9856                                                        SDValue V1, SDValue V2,
9857                                                        ArrayRef<int> Mask,
9858                                                        SelectionDAG &DAG) {
9859   // FIXME: This should probably be generalized for 512-bit vectors as well.
9860   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9861   int LaneSize = Mask.size() / 2;
9862
9863   // If there are only inputs from one 128-bit lane, splitting will in fact be
9864   // less expensive. The flags track whether the given lane contains an element
9865   // that crosses to another lane.
9866   bool LaneCrossing[2] = {false, false};
9867   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9868     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9869       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9870   if (!LaneCrossing[0] || !LaneCrossing[1])
9871     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9872
9873   if (isSingleInputShuffleMask(Mask)) {
9874     SmallVector<int, 32> FlippedBlendMask;
9875     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9876       FlippedBlendMask.push_back(
9877           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9878                                   ? Mask[i]
9879                                   : Mask[i] % LaneSize +
9880                                         (i / LaneSize) * LaneSize + Size));
9881
9882     // Flip the vector, and blend the results which should now be in-lane. The
9883     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9884     // 5 for the high source. The value 3 selects the high half of source 2 and
9885     // the value 2 selects the low half of source 2. We only use source 2 to
9886     // allow folding it into a memory operand.
9887     unsigned PERMMask = 3 | 2 << 4;
9888     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9889                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9890     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9891   }
9892
9893   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9894   // will be handled by the above logic and a blend of the results, much like
9895   // other patterns in AVX.
9896   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9897 }
9898
9899 /// \brief Handle lowering 2-lane 128-bit shuffles.
9900 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9901                                         SDValue V2, ArrayRef<int> Mask,
9902                                         const X86Subtarget *Subtarget,
9903                                         SelectionDAG &DAG) {
9904   // TODO: If minimizing size and one of the inputs is a zero vector and the
9905   // the zero vector has only one use, we could use a VPERM2X128 to save the
9906   // instruction bytes needed to explicitly generate the zero vector.
9907
9908   // Blends are faster and handle all the non-lane-crossing cases.
9909   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9910                                                 Subtarget, DAG))
9911     return Blend;
9912
9913   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9914   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9915
9916   // If either input operand is a zero vector, use VPERM2X128 because its mask
9917   // allows us to replace the zero input with an implicit zero.
9918   if (!IsV1Zero && !IsV2Zero) {
9919     // Check for patterns which can be matched with a single insert of a 128-bit
9920     // subvector.
9921     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9922     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9923       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9924                                    VT.getVectorNumElements() / 2);
9925       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9926                                 DAG.getIntPtrConstant(0, DL));
9927       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9928                                 OnlyUsesV1 ? V1 : V2,
9929                                 DAG.getIntPtrConstant(0, DL));
9930       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9931     }
9932   }
9933
9934   // Otherwise form a 128-bit permutation. After accounting for undefs,
9935   // convert the 64-bit shuffle mask selection values into 128-bit
9936   // selection bits by dividing the indexes by 2 and shifting into positions
9937   // defined by a vperm2*128 instruction's immediate control byte.
9938
9939   // The immediate permute control byte looks like this:
9940   //    [1:0] - select 128 bits from sources for low half of destination
9941   //    [2]   - ignore
9942   //    [3]   - zero low half of destination
9943   //    [5:4] - select 128 bits from sources for high half of destination
9944   //    [6]   - ignore
9945   //    [7]   - zero high half of destination
9946
9947   int MaskLO = Mask[0];
9948   if (MaskLO == SM_SentinelUndef)
9949     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9950
9951   int MaskHI = Mask[2];
9952   if (MaskHI == SM_SentinelUndef)
9953     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9954
9955   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9956
9957   // If either input is a zero vector, replace it with an undef input.
9958   // Shuffle mask values <  4 are selecting elements of V1.
9959   // Shuffle mask values >= 4 are selecting elements of V2.
9960   // Adjust each half of the permute mask by clearing the half that was
9961   // selecting the zero vector and setting the zero mask bit.
9962   if (IsV1Zero) {
9963     V1 = DAG.getUNDEF(VT);
9964     if (MaskLO < 4)
9965       PermMask = (PermMask & 0xf0) | 0x08;
9966     if (MaskHI < 4)
9967       PermMask = (PermMask & 0x0f) | 0x80;
9968   }
9969   if (IsV2Zero) {
9970     V2 = DAG.getUNDEF(VT);
9971     if (MaskLO >= 4)
9972       PermMask = (PermMask & 0xf0) | 0x08;
9973     if (MaskHI >= 4)
9974       PermMask = (PermMask & 0x0f) | 0x80;
9975   }
9976
9977   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9978                      DAG.getConstant(PermMask, DL, MVT::i8));
9979 }
9980
9981 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9982 /// shuffling each lane.
9983 ///
9984 /// This will only succeed when the result of fixing the 128-bit lanes results
9985 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9986 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9987 /// the lane crosses early and then use simpler shuffles within each lane.
9988 ///
9989 /// FIXME: It might be worthwhile at some point to support this without
9990 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9991 /// in x86 only floating point has interesting non-repeating shuffles, and even
9992 /// those are still *marginally* more expensive.
9993 static SDValue lowerVectorShuffleByMerging128BitLanes(
9994     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9995     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9996   assert(!isSingleInputShuffleMask(Mask) &&
9997          "This is only useful with multiple inputs.");
9998
9999   int Size = Mask.size();
10000   int LaneSize = 128 / VT.getScalarSizeInBits();
10001   int NumLanes = Size / LaneSize;
10002   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10003
10004   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10005   // check whether the in-128-bit lane shuffles share a repeating pattern.
10006   SmallVector<int, 4> Lanes;
10007   Lanes.resize(NumLanes, -1);
10008   SmallVector<int, 4> InLaneMask;
10009   InLaneMask.resize(LaneSize, -1);
10010   for (int i = 0; i < Size; ++i) {
10011     if (Mask[i] < 0)
10012       continue;
10013
10014     int j = i / LaneSize;
10015
10016     if (Lanes[j] < 0) {
10017       // First entry we've seen for this lane.
10018       Lanes[j] = Mask[i] / LaneSize;
10019     } else if (Lanes[j] != Mask[i] / LaneSize) {
10020       // This doesn't match the lane selected previously!
10021       return SDValue();
10022     }
10023
10024     // Check that within each lane we have a consistent shuffle mask.
10025     int k = i % LaneSize;
10026     if (InLaneMask[k] < 0) {
10027       InLaneMask[k] = Mask[i] % LaneSize;
10028     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10029       // This doesn't fit a repeating in-lane mask.
10030       return SDValue();
10031     }
10032   }
10033
10034   // First shuffle the lanes into place.
10035   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10036                                 VT.getSizeInBits() / 64);
10037   SmallVector<int, 8> LaneMask;
10038   LaneMask.resize(NumLanes * 2, -1);
10039   for (int i = 0; i < NumLanes; ++i)
10040     if (Lanes[i] >= 0) {
10041       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10042       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10043     }
10044
10045   V1 = DAG.getBitcast(LaneVT, V1);
10046   V2 = DAG.getBitcast(LaneVT, V2);
10047   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10048
10049   // Cast it back to the type we actually want.
10050   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10051
10052   // Now do a simple shuffle that isn't lane crossing.
10053   SmallVector<int, 8> NewMask;
10054   NewMask.resize(Size, -1);
10055   for (int i = 0; i < Size; ++i)
10056     if (Mask[i] >= 0)
10057       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10058   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10059          "Must not introduce lane crosses at this point!");
10060
10061   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10062 }
10063
10064 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10065 /// given mask.
10066 ///
10067 /// This returns true if the elements from a particular input are already in the
10068 /// slot required by the given mask and require no permutation.
10069 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10070   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10071   int Size = Mask.size();
10072   for (int i = 0; i < Size; ++i)
10073     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10074       return false;
10075
10076   return true;
10077 }
10078
10079 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10080                                             ArrayRef<int> Mask, SDValue V1,
10081                                             SDValue V2, SelectionDAG &DAG) {
10082
10083   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10084   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10085   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10086   int NumElts = VT.getVectorNumElements();
10087   bool ShufpdMask = true;
10088   bool CommutableMask = true;
10089   unsigned Immediate = 0;
10090   for (int i = 0; i < NumElts; ++i) {
10091     if (Mask[i] < 0)
10092       continue;
10093     int Val = (i & 6) + NumElts * (i & 1);
10094     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10095     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10096       ShufpdMask = false;
10097     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10098       CommutableMask = false;
10099     Immediate |= (Mask[i] % 2) << i;
10100   }
10101   if (ShufpdMask)
10102     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10103                        DAG.getConstant(Immediate, DL, MVT::i8));
10104   if (CommutableMask)
10105     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10106                        DAG.getConstant(Immediate, DL, MVT::i8));
10107   return SDValue();
10108 }
10109
10110 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10111 ///
10112 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10113 /// isn't available.
10114 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10115                                        const X86Subtarget *Subtarget,
10116                                        SelectionDAG &DAG) {
10117   SDLoc DL(Op);
10118   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10119   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10120   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10121   ArrayRef<int> Mask = SVOp->getMask();
10122   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10123
10124   SmallVector<int, 4> WidenedMask;
10125   if (canWidenShuffleElements(Mask, WidenedMask))
10126     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10127                                     DAG);
10128
10129   if (isSingleInputShuffleMask(Mask)) {
10130     // Check for being able to broadcast a single element.
10131     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10132                                                           Mask, Subtarget, DAG))
10133       return Broadcast;
10134
10135     // Use low duplicate instructions for masks that match their pattern.
10136     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10137       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10138
10139     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10140       // Non-half-crossing single input shuffles can be lowerid with an
10141       // interleaved permutation.
10142       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10143                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10144       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10145                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10146     }
10147
10148     // With AVX2 we have direct support for this permutation.
10149     if (Subtarget->hasAVX2())
10150       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10151                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10152
10153     // Otherwise, fall back.
10154     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10155                                                    DAG);
10156   }
10157
10158   // X86 has dedicated unpack instructions that can handle specific blend
10159   // operations: UNPCKH and UNPCKL.
10160   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10161     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10162   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10163     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10164   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10165     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
10166   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10167     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
10168
10169   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10170                                                 Subtarget, DAG))
10171     return Blend;
10172
10173   // Check if the blend happens to exactly fit that of SHUFPD.
10174   if (SDValue Op =
10175       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10176     return Op;
10177
10178   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10179   // shuffle. However, if we have AVX2 and either inputs are already in place,
10180   // we will be able to shuffle even across lanes the other input in a single
10181   // instruction so skip this pattern.
10182   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10183                                  isShuffleMaskInputInPlace(1, Mask))))
10184     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10185             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10186       return Result;
10187
10188   // If we have AVX2 then we always want to lower with a blend because an v4 we
10189   // can fully permute the elements.
10190   if (Subtarget->hasAVX2())
10191     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10192                                                       Mask, DAG);
10193
10194   // Otherwise fall back on generic lowering.
10195   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10196 }
10197
10198 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10199 ///
10200 /// This routine is only called when we have AVX2 and thus a reasonable
10201 /// instruction set for v4i64 shuffling..
10202 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10203                                        const X86Subtarget *Subtarget,
10204                                        SelectionDAG &DAG) {
10205   SDLoc DL(Op);
10206   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10207   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10208   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10209   ArrayRef<int> Mask = SVOp->getMask();
10210   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10211   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10212
10213   SmallVector<int, 4> WidenedMask;
10214   if (canWidenShuffleElements(Mask, WidenedMask))
10215     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10216                                     DAG);
10217
10218   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10219                                                 Subtarget, DAG))
10220     return Blend;
10221
10222   // Check for being able to broadcast a single element.
10223   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10224                                                         Mask, Subtarget, DAG))
10225     return Broadcast;
10226
10227   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10228   // use lower latency instructions that will operate on both 128-bit lanes.
10229   SmallVector<int, 2> RepeatedMask;
10230   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10231     if (isSingleInputShuffleMask(Mask)) {
10232       int PSHUFDMask[] = {-1, -1, -1, -1};
10233       for (int i = 0; i < 2; ++i)
10234         if (RepeatedMask[i] >= 0) {
10235           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10236           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10237         }
10238       return DAG.getBitcast(
10239           MVT::v4i64,
10240           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10241                       DAG.getBitcast(MVT::v8i32, V1),
10242                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10243     }
10244   }
10245
10246   // AVX2 provides a direct instruction for permuting a single input across
10247   // lanes.
10248   if (isSingleInputShuffleMask(Mask))
10249     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10250                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10251
10252   // Try to use shift instructions.
10253   if (SDValue Shift =
10254           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10255     return Shift;
10256
10257   // Use dedicated unpack instructions for masks that match their pattern.
10258   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10259     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10260   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10261     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10262   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10263     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
10264   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10265     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
10266
10267   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10268   // shuffle. However, if we have AVX2 and either inputs are already in place,
10269   // we will be able to shuffle even across lanes the other input in a single
10270   // instruction so skip this pattern.
10271   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10272                                  isShuffleMaskInputInPlace(1, Mask))))
10273     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10274             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10275       return Result;
10276
10277   // Otherwise fall back on generic blend lowering.
10278   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10279                                                     Mask, DAG);
10280 }
10281
10282 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10283 ///
10284 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10285 /// isn't available.
10286 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10287                                        const X86Subtarget *Subtarget,
10288                                        SelectionDAG &DAG) {
10289   SDLoc DL(Op);
10290   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10291   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10292   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10293   ArrayRef<int> Mask = SVOp->getMask();
10294   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10295
10296   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10297                                                 Subtarget, DAG))
10298     return Blend;
10299
10300   // Check for being able to broadcast a single element.
10301   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10302                                                         Mask, Subtarget, DAG))
10303     return Broadcast;
10304
10305   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10306   // options to efficiently lower the shuffle.
10307   SmallVector<int, 4> RepeatedMask;
10308   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10309     assert(RepeatedMask.size() == 4 &&
10310            "Repeated masks must be half the mask width!");
10311
10312     // Use even/odd duplicate instructions for masks that match their pattern.
10313     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10314       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10315     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10316       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10317
10318     if (isSingleInputShuffleMask(Mask))
10319       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10320                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10321
10322     // Use dedicated unpack instructions for masks that match their pattern.
10323     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10324       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10325     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10326       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10327     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10328       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
10329     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10330       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
10331
10332     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10333     // have already handled any direct blends. We also need to squash the
10334     // repeated mask into a simulated v4f32 mask.
10335     for (int i = 0; i < 4; ++i)
10336       if (RepeatedMask[i] >= 8)
10337         RepeatedMask[i] -= 4;
10338     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10339   }
10340
10341   // If we have a single input shuffle with different shuffle patterns in the
10342   // two 128-bit lanes use the variable mask to VPERMILPS.
10343   if (isSingleInputShuffleMask(Mask)) {
10344     SDValue VPermMask[8];
10345     for (int i = 0; i < 8; ++i)
10346       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10347                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10348     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10349       return DAG.getNode(
10350           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10351           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10352
10353     if (Subtarget->hasAVX2())
10354       return DAG.getNode(
10355           X86ISD::VPERMV, DL, MVT::v8f32,
10356           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10357                                                  MVT::v8i32, VPermMask)),
10358           V1);
10359
10360     // Otherwise, fall back.
10361     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10362                                                    DAG);
10363   }
10364
10365   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10366   // shuffle.
10367   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10368           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10369     return Result;
10370
10371   // If we have AVX2 then we always want to lower with a blend because at v8 we
10372   // can fully permute the elements.
10373   if (Subtarget->hasAVX2())
10374     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10375                                                       Mask, DAG);
10376
10377   // Otherwise fall back on generic lowering.
10378   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10379 }
10380
10381 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10382 ///
10383 /// This routine is only called when we have AVX2 and thus a reasonable
10384 /// instruction set for v8i32 shuffling..
10385 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10386                                        const X86Subtarget *Subtarget,
10387                                        SelectionDAG &DAG) {
10388   SDLoc DL(Op);
10389   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10390   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10391   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10392   ArrayRef<int> Mask = SVOp->getMask();
10393   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10394   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10395
10396   // Whenever we can lower this as a zext, that instruction is strictly faster
10397   // than any alternative. It also allows us to fold memory operands into the
10398   // shuffle in many cases.
10399   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10400                                                          Mask, Subtarget, DAG))
10401     return ZExt;
10402
10403   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10404                                                 Subtarget, DAG))
10405     return Blend;
10406
10407   // Check for being able to broadcast a single element.
10408   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10409                                                         Mask, Subtarget, DAG))
10410     return Broadcast;
10411
10412   // If the shuffle mask is repeated in each 128-bit lane we can use more
10413   // efficient instructions that mirror the shuffles across the two 128-bit
10414   // lanes.
10415   SmallVector<int, 4> RepeatedMask;
10416   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10417     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10418     if (isSingleInputShuffleMask(Mask))
10419       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10420                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10421
10422     // Use dedicated unpack instructions for masks that match their pattern.
10423     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10424       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10425     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10426       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10427     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10428       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10429     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10430       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10431   }
10432
10433   // Try to use shift instructions.
10434   if (SDValue Shift =
10435           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10436     return Shift;
10437
10438   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10439           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10440     return Rotate;
10441
10442   // If the shuffle patterns aren't repeated but it is a single input, directly
10443   // generate a cross-lane VPERMD instruction.
10444   if (isSingleInputShuffleMask(Mask)) {
10445     SDValue VPermMask[8];
10446     for (int i = 0; i < 8; ++i)
10447       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10448                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10449     return DAG.getNode(
10450         X86ISD::VPERMV, DL, MVT::v8i32,
10451         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10452   }
10453
10454   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10455   // shuffle.
10456   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10457           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10458     return Result;
10459
10460   // Otherwise fall back on generic blend lowering.
10461   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10462                                                     Mask, DAG);
10463 }
10464
10465 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10466 ///
10467 /// This routine is only called when we have AVX2 and thus a reasonable
10468 /// instruction set for v16i16 shuffling..
10469 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10470                                         const X86Subtarget *Subtarget,
10471                                         SelectionDAG &DAG) {
10472   SDLoc DL(Op);
10473   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10474   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10475   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10476   ArrayRef<int> Mask = SVOp->getMask();
10477   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10478   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10479
10480   // Whenever we can lower this as a zext, that instruction is strictly faster
10481   // than any alternative. It also allows us to fold memory operands into the
10482   // shuffle in many cases.
10483   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10484                                                          Mask, Subtarget, DAG))
10485     return ZExt;
10486
10487   // Check for being able to broadcast a single element.
10488   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10489                                                         Mask, Subtarget, DAG))
10490     return Broadcast;
10491
10492   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10493                                                 Subtarget, DAG))
10494     return Blend;
10495
10496   // Use dedicated unpack instructions for masks that match their pattern.
10497   if (isShuffleEquivalent(V1, V2, Mask,
10498                           {// First 128-bit lane:
10499                            0, 16, 1, 17, 2, 18, 3, 19,
10500                            // Second 128-bit lane:
10501                            8, 24, 9, 25, 10, 26, 11, 27}))
10502     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10503   if (isShuffleEquivalent(V1, V2, Mask,
10504                           {// First 128-bit lane:
10505                            4, 20, 5, 21, 6, 22, 7, 23,
10506                            // Second 128-bit lane:
10507                            12, 28, 13, 29, 14, 30, 15, 31}))
10508     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10509
10510   // Try to use shift instructions.
10511   if (SDValue Shift =
10512           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10513     return Shift;
10514
10515   // Try to use byte rotation instructions.
10516   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10517           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10518     return Rotate;
10519
10520   if (isSingleInputShuffleMask(Mask)) {
10521     // There are no generalized cross-lane shuffle operations available on i16
10522     // element types.
10523     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10524       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10525                                                      Mask, DAG);
10526
10527     SmallVector<int, 8> RepeatedMask;
10528     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10529       // As this is a single-input shuffle, the repeated mask should be
10530       // a strictly valid v8i16 mask that we can pass through to the v8i16
10531       // lowering to handle even the v16 case.
10532       return lowerV8I16GeneralSingleInputVectorShuffle(
10533           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10534     }
10535
10536     SDValue PSHUFBMask[32];
10537     for (int i = 0; i < 16; ++i) {
10538       if (Mask[i] == -1) {
10539         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10540         continue;
10541       }
10542
10543       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10544       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10545       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10546       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10547     }
10548     return DAG.getBitcast(MVT::v16i16,
10549                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10550                                       DAG.getBitcast(MVT::v32i8, V1),
10551                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10552                                                   MVT::v32i8, PSHUFBMask)));
10553   }
10554
10555   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10556   // shuffle.
10557   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10558           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10559     return Result;
10560
10561   // Otherwise fall back on generic lowering.
10562   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10563 }
10564
10565 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10566 ///
10567 /// This routine is only called when we have AVX2 and thus a reasonable
10568 /// instruction set for v32i8 shuffling..
10569 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10570                                        const X86Subtarget *Subtarget,
10571                                        SelectionDAG &DAG) {
10572   SDLoc DL(Op);
10573   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10574   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10576   ArrayRef<int> Mask = SVOp->getMask();
10577   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10578   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10579
10580   // Whenever we can lower this as a zext, that instruction is strictly faster
10581   // than any alternative. It also allows us to fold memory operands into the
10582   // shuffle in many cases.
10583   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10584                                                          Mask, Subtarget, DAG))
10585     return ZExt;
10586
10587   // Check for being able to broadcast a single element.
10588   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10589                                                         Mask, Subtarget, DAG))
10590     return Broadcast;
10591
10592   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10593                                                 Subtarget, DAG))
10594     return Blend;
10595
10596   // Use dedicated unpack instructions for masks that match their pattern.
10597   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10598   // 256-bit lanes.
10599   if (isShuffleEquivalent(
10600           V1, V2, Mask,
10601           {// First 128-bit lane:
10602            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10603            // Second 128-bit lane:
10604            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10605     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10606   if (isShuffleEquivalent(
10607           V1, V2, Mask,
10608           {// First 128-bit lane:
10609            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10610            // Second 128-bit lane:
10611            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10612     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10613
10614   // Try to use shift instructions.
10615   if (SDValue Shift =
10616           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10617     return Shift;
10618
10619   // Try to use byte rotation instructions.
10620   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10621           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10622     return Rotate;
10623
10624   if (isSingleInputShuffleMask(Mask)) {
10625     // There are no generalized cross-lane shuffle operations available on i8
10626     // element types.
10627     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10628       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10629                                                      Mask, DAG);
10630
10631     SDValue PSHUFBMask[32];
10632     for (int i = 0; i < 32; ++i)
10633       PSHUFBMask[i] =
10634           Mask[i] < 0
10635               ? DAG.getUNDEF(MVT::i8)
10636               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10637                                 MVT::i8);
10638
10639     return DAG.getNode(
10640         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10641         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10642   }
10643
10644   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10645   // shuffle.
10646   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10647           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10648     return Result;
10649
10650   // Otherwise fall back on generic lowering.
10651   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10652 }
10653
10654 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10655 ///
10656 /// This routine either breaks down the specific type of a 256-bit x86 vector
10657 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10658 /// together based on the available instructions.
10659 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10660                                         MVT VT, const X86Subtarget *Subtarget,
10661                                         SelectionDAG &DAG) {
10662   SDLoc DL(Op);
10663   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10664   ArrayRef<int> Mask = SVOp->getMask();
10665
10666   // If we have a single input to the zero element, insert that into V1 if we
10667   // can do so cheaply.
10668   int NumElts = VT.getVectorNumElements();
10669   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10670     return M >= NumElts;
10671   });
10672
10673   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10674     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10675                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10676       return Insertion;
10677
10678   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10679   // can check for those subtargets here and avoid much of the subtarget
10680   // querying in the per-vector-type lowering routines. With AVX1 we have
10681   // essentially *zero* ability to manipulate a 256-bit vector with integer
10682   // types. Since we'll use floating point types there eventually, just
10683   // immediately cast everything to a float and operate entirely in that domain.
10684   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10685     int ElementBits = VT.getScalarSizeInBits();
10686     if (ElementBits < 32)
10687       // No floating point type available, decompose into 128-bit vectors.
10688       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10689
10690     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10691                                 VT.getVectorNumElements());
10692     V1 = DAG.getBitcast(FpVT, V1);
10693     V2 = DAG.getBitcast(FpVT, V2);
10694     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10695   }
10696
10697   switch (VT.SimpleTy) {
10698   case MVT::v4f64:
10699     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10700   case MVT::v4i64:
10701     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10702   case MVT::v8f32:
10703     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10704   case MVT::v8i32:
10705     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10706   case MVT::v16i16:
10707     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10708   case MVT::v32i8:
10709     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10710
10711   default:
10712     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10713   }
10714 }
10715
10716 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10717                                            ArrayRef<int> Mask, SDValue V1,
10718                                            SDValue V2, SelectionDAG &DAG) {
10719
10720   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10721
10722   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10723   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10724
10725   SmallVector<SDValue, 32>  VPermMask;
10726   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i)
10727     VPermMask.push_back(Mask[i] < 0 ? DAG.getUNDEF(MaskEltVT) :
10728                         DAG.getConstant(Mask[i], DL, MaskEltVT));
10729   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecVT,
10730                                  VPermMask);
10731   if (isSingleInputShuffleMask(Mask))
10732     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10733
10734   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10735 }
10736
10737 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10738 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10739                                        const X86Subtarget *Subtarget,
10740                                        SelectionDAG &DAG) {
10741   SDLoc DL(Op);
10742   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10743   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10744   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10745   ArrayRef<int> Mask = SVOp->getMask();
10746   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10747
10748   if (SDValue Unpck =
10749           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10750     return Unpck;
10751
10752   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10753 }
10754
10755 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10756 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10757                                        const X86Subtarget *Subtarget,
10758                                        SelectionDAG &DAG) {
10759   SDLoc DL(Op);
10760   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10761   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10762   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10763   ArrayRef<int> Mask = SVOp->getMask();
10764   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10765
10766   if (SDValue Unpck =
10767           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10768     return Unpck;
10769
10770   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10771 }
10772
10773 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10774 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10775                                        const X86Subtarget *Subtarget,
10776                                        SelectionDAG &DAG) {
10777   SDLoc DL(Op);
10778   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10779   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10780   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10781   ArrayRef<int> Mask = SVOp->getMask();
10782   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10783
10784   if (SDValue Unpck =
10785           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10786     return Unpck;
10787
10788   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10789 }
10790
10791 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10792 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10793                                        const X86Subtarget *Subtarget,
10794                                        SelectionDAG &DAG) {
10795   SDLoc DL(Op);
10796   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10797   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10798   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10799   ArrayRef<int> Mask = SVOp->getMask();
10800   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10801
10802   if (SDValue Unpck =
10803           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10804     return Unpck;
10805
10806   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10807 }
10808
10809 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10810 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10811                                         const X86Subtarget *Subtarget,
10812                                         SelectionDAG &DAG) {
10813   SDLoc DL(Op);
10814   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10815   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10816   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10817   ArrayRef<int> Mask = SVOp->getMask();
10818   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10819   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10820
10821   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10822 }
10823
10824 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10825 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10826                                        const X86Subtarget *Subtarget,
10827                                        SelectionDAG &DAG) {
10828   SDLoc DL(Op);
10829   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10830   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10831   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10832   ArrayRef<int> Mask = SVOp->getMask();
10833   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10834   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10835
10836   // FIXME: Implement direct support for this type!
10837   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10838 }
10839
10840 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10841 ///
10842 /// This routine either breaks down the specific type of a 512-bit x86 vector
10843 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10844 /// together based on the available instructions.
10845 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10846                                         MVT VT, const X86Subtarget *Subtarget,
10847                                         SelectionDAG &DAG) {
10848   SDLoc DL(Op);
10849   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10850   ArrayRef<int> Mask = SVOp->getMask();
10851   assert(Subtarget->hasAVX512() &&
10852          "Cannot lower 512-bit vectors w/ basic ISA!");
10853
10854   // Check for being able to broadcast a single element.
10855   if (SDValue Broadcast =
10856           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10857     return Broadcast;
10858
10859   // Dispatch to each element type for lowering. If we don't have supprot for
10860   // specific element type shuffles at 512 bits, immediately split them and
10861   // lower them. Each lowering routine of a given type is allowed to assume that
10862   // the requisite ISA extensions for that element type are available.
10863   switch (VT.SimpleTy) {
10864   case MVT::v8f64:
10865     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10866   case MVT::v16f32:
10867     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10868   case MVT::v8i64:
10869     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10870   case MVT::v16i32:
10871     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10872   case MVT::v32i16:
10873     if (Subtarget->hasBWI())
10874       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10875     break;
10876   case MVT::v64i8:
10877     if (Subtarget->hasBWI())
10878       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10879     break;
10880
10881   default:
10882     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10883   }
10884
10885   // Otherwise fall back on splitting.
10886   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10887 }
10888
10889 // Lower vXi1 vector shuffles.
10890 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10891 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10892 // vector, shuffle and then truncate it back.
10893 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10894                                       MVT VT, const X86Subtarget *Subtarget,
10895                                       SelectionDAG &DAG) {
10896   SDLoc DL(Op);
10897   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10898   ArrayRef<int> Mask = SVOp->getMask();
10899   assert(Subtarget->hasAVX512() &&
10900          "Cannot lower 512-bit vectors w/o basic ISA!");
10901   EVT ExtVT;
10902   switch (VT.SimpleTy) {
10903   default:
10904     assert(false && "Expected a vector of i1 elements");
10905     break;
10906   case MVT::v2i1:
10907     ExtVT = MVT::v2i64;
10908     break;
10909   case MVT::v4i1:
10910     ExtVT = MVT::v4i32;
10911     break;
10912   case MVT::v8i1:
10913     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10914     break;
10915   case MVT::v16i1:
10916     ExtVT = MVT::v16i32;
10917     break;
10918   case MVT::v32i1:
10919     ExtVT = MVT::v32i16;
10920     break;
10921   case MVT::v64i1:
10922     ExtVT = MVT::v64i8;
10923     break;
10924   }
10925
10926   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10927     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10928   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10929     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10930   else
10931     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10932
10933   if (V2.isUndef())
10934     V2 = DAG.getUNDEF(ExtVT);
10935   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10936     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10937   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10938     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10939   else
10940     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10941   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10942                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10943 }
10944 /// \brief Top-level lowering for x86 vector shuffles.
10945 ///
10946 /// This handles decomposition, canonicalization, and lowering of all x86
10947 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10948 /// above in helper routines. The canonicalization attempts to widen shuffles
10949 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10950 /// s.t. only one of the two inputs needs to be tested, etc.
10951 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10952                                   SelectionDAG &DAG) {
10953   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10954   ArrayRef<int> Mask = SVOp->getMask();
10955   SDValue V1 = Op.getOperand(0);
10956   SDValue V2 = Op.getOperand(1);
10957   MVT VT = Op.getSimpleValueType();
10958   int NumElements = VT.getVectorNumElements();
10959   SDLoc dl(Op);
10960   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
10961
10962   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
10963          "Can't lower MMX shuffles");
10964
10965   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10966   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10967   if (V1IsUndef && V2IsUndef)
10968     return DAG.getUNDEF(VT);
10969
10970   // When we create a shuffle node we put the UNDEF node to second operand,
10971   // but in some cases the first operand may be transformed to UNDEF.
10972   // In this case we should just commute the node.
10973   if (V1IsUndef)
10974     return DAG.getCommutedVectorShuffle(*SVOp);
10975
10976   // Check for non-undef masks pointing at an undef vector and make the masks
10977   // undef as well. This makes it easier to match the shuffle based solely on
10978   // the mask.
10979   if (V2IsUndef)
10980     for (int M : Mask)
10981       if (M >= NumElements) {
10982         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10983         for (int &M : NewMask)
10984           if (M >= NumElements)
10985             M = -1;
10986         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10987       }
10988
10989   // We actually see shuffles that are entirely re-arrangements of a set of
10990   // zero inputs. This mostly happens while decomposing complex shuffles into
10991   // simple ones. Directly lower these as a buildvector of zeros.
10992   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10993   if (Zeroable.all())
10994     return getZeroVector(VT, Subtarget, DAG, dl);
10995
10996   // Try to collapse shuffles into using a vector type with fewer elements but
10997   // wider element types. We cap this to not form integers or floating point
10998   // elements wider than 64 bits, but it might be interesting to form i128
10999   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11000   SmallVector<int, 16> WidenedMask;
11001   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11002       canWidenShuffleElements(Mask, WidenedMask)) {
11003     MVT NewEltVT = VT.isFloatingPoint()
11004                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11005                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11006     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11007     // Make sure that the new vector type is legal. For example, v2f64 isn't
11008     // legal on SSE1.
11009     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11010       V1 = DAG.getBitcast(NewVT, V1);
11011       V2 = DAG.getBitcast(NewVT, V2);
11012       return DAG.getBitcast(
11013           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11014     }
11015   }
11016
11017   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11018   for (int M : SVOp->getMask())
11019     if (M < 0)
11020       ++NumUndefElements;
11021     else if (M < NumElements)
11022       ++NumV1Elements;
11023     else
11024       ++NumV2Elements;
11025
11026   // Commute the shuffle as needed such that more elements come from V1 than
11027   // V2. This allows us to match the shuffle pattern strictly on how many
11028   // elements come from V1 without handling the symmetric cases.
11029   if (NumV2Elements > NumV1Elements)
11030     return DAG.getCommutedVectorShuffle(*SVOp);
11031
11032   // When the number of V1 and V2 elements are the same, try to minimize the
11033   // number of uses of V2 in the low half of the vector. When that is tied,
11034   // ensure that the sum of indices for V1 is equal to or lower than the sum
11035   // indices for V2. When those are equal, try to ensure that the number of odd
11036   // indices for V1 is lower than the number of odd indices for V2.
11037   if (NumV1Elements == NumV2Elements) {
11038     int LowV1Elements = 0, LowV2Elements = 0;
11039     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11040       if (M >= NumElements)
11041         ++LowV2Elements;
11042       else if (M >= 0)
11043         ++LowV1Elements;
11044     if (LowV2Elements > LowV1Elements) {
11045       return DAG.getCommutedVectorShuffle(*SVOp);
11046     } else if (LowV2Elements == LowV1Elements) {
11047       int SumV1Indices = 0, SumV2Indices = 0;
11048       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11049         if (SVOp->getMask()[i] >= NumElements)
11050           SumV2Indices += i;
11051         else if (SVOp->getMask()[i] >= 0)
11052           SumV1Indices += i;
11053       if (SumV2Indices < SumV1Indices) {
11054         return DAG.getCommutedVectorShuffle(*SVOp);
11055       } else if (SumV2Indices == SumV1Indices) {
11056         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11057         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11058           if (SVOp->getMask()[i] >= NumElements)
11059             NumV2OddIndices += i % 2;
11060           else if (SVOp->getMask()[i] >= 0)
11061             NumV1OddIndices += i % 2;
11062         if (NumV2OddIndices < NumV1OddIndices)
11063           return DAG.getCommutedVectorShuffle(*SVOp);
11064       }
11065     }
11066   }
11067
11068   // For each vector width, delegate to a specialized lowering routine.
11069   if (VT.getSizeInBits() == 128)
11070     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11071
11072   if (VT.getSizeInBits() == 256)
11073     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11074
11075   if (VT.getSizeInBits() == 512)
11076     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11077
11078   if (Is1BitVector)
11079     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11080   llvm_unreachable("Unimplemented!");
11081 }
11082
11083 // This function assumes its argument is a BUILD_VECTOR of constants or
11084 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11085 // true.
11086 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11087                                     unsigned &MaskValue) {
11088   MaskValue = 0;
11089   unsigned NumElems = BuildVector->getNumOperands();
11090
11091   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11092   // We don't handle the >2 lanes case right now.
11093   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11094   if (NumLanes > 2)
11095     return false;
11096
11097   unsigned NumElemsInLane = NumElems / NumLanes;
11098
11099   // Blend for v16i16 should be symmetric for the both lanes.
11100   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11101     SDValue EltCond = BuildVector->getOperand(i);
11102     SDValue SndLaneEltCond =
11103         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11104
11105     int Lane1Cond = -1, Lane2Cond = -1;
11106     if (isa<ConstantSDNode>(EltCond))
11107       Lane1Cond = !isZero(EltCond);
11108     if (isa<ConstantSDNode>(SndLaneEltCond))
11109       Lane2Cond = !isZero(SndLaneEltCond);
11110
11111     unsigned LaneMask = 0;
11112     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11113       // Lane1Cond != 0, means we want the first argument.
11114       // Lane1Cond == 0, means we want the second argument.
11115       // The encoding of this argument is 0 for the first argument, 1
11116       // for the second. Therefore, invert the condition.
11117       LaneMask = !Lane1Cond << i;
11118     else if (Lane1Cond < 0)
11119       LaneMask = !Lane2Cond << i;
11120     else
11121       return false;
11122
11123     MaskValue |= LaneMask;
11124     if (NumLanes == 2)
11125       MaskValue |= LaneMask << NumElemsInLane;
11126   }
11127   return true;
11128 }
11129
11130 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11131 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11132                                            const X86Subtarget *Subtarget,
11133                                            SelectionDAG &DAG) {
11134   SDValue Cond = Op.getOperand(0);
11135   SDValue LHS = Op.getOperand(1);
11136   SDValue RHS = Op.getOperand(2);
11137   SDLoc dl(Op);
11138   MVT VT = Op.getSimpleValueType();
11139
11140   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11141     return SDValue();
11142   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11143
11144   // Only non-legal VSELECTs reach this lowering, convert those into generic
11145   // shuffles and re-use the shuffle lowering path for blends.
11146   SmallVector<int, 32> Mask;
11147   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11148     SDValue CondElt = CondBV->getOperand(i);
11149     Mask.push_back(
11150         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11151   }
11152   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11153 }
11154
11155 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11156   // A vselect where all conditions and data are constants can be optimized into
11157   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11158   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11159       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11160       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11161     return SDValue();
11162
11163   // Try to lower this to a blend-style vector shuffle. This can handle all
11164   // constant condition cases.
11165   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11166     return BlendOp;
11167
11168   // Variable blends are only legal from SSE4.1 onward.
11169   if (!Subtarget->hasSSE41())
11170     return SDValue();
11171
11172   // Only some types will be legal on some subtargets. If we can emit a legal
11173   // VSELECT-matching blend, return Op, and but if we need to expand, return
11174   // a null value.
11175   switch (Op.getSimpleValueType().SimpleTy) {
11176   default:
11177     // Most of the vector types have blends past SSE4.1.
11178     return Op;
11179
11180   case MVT::v32i8:
11181     // The byte blends for AVX vectors were introduced only in AVX2.
11182     if (Subtarget->hasAVX2())
11183       return Op;
11184
11185     return SDValue();
11186
11187   case MVT::v8i16:
11188   case MVT::v16i16:
11189     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11190     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11191       return Op;
11192
11193     // FIXME: We should custom lower this by fixing the condition and using i8
11194     // blends.
11195     return SDValue();
11196   }
11197 }
11198
11199 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11200   MVT VT = Op.getSimpleValueType();
11201   SDLoc dl(Op);
11202
11203   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11204     return SDValue();
11205
11206   if (VT.getSizeInBits() == 8) {
11207     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11208                                   Op.getOperand(0), Op.getOperand(1));
11209     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11210                                   DAG.getValueType(VT));
11211     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11212   }
11213
11214   if (VT.getSizeInBits() == 16) {
11215     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11216     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11217     if (Idx == 0)
11218       return DAG.getNode(
11219           ISD::TRUNCATE, dl, MVT::i16,
11220           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11221                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11222                       Op.getOperand(1)));
11223     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11224                                   Op.getOperand(0), Op.getOperand(1));
11225     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11226                                   DAG.getValueType(VT));
11227     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11228   }
11229
11230   if (VT == MVT::f32) {
11231     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11232     // the result back to FR32 register. It's only worth matching if the
11233     // result has a single use which is a store or a bitcast to i32.  And in
11234     // the case of a store, it's not worth it if the index is a constant 0,
11235     // because a MOVSSmr can be used instead, which is smaller and faster.
11236     if (!Op.hasOneUse())
11237       return SDValue();
11238     SDNode *User = *Op.getNode()->use_begin();
11239     if ((User->getOpcode() != ISD::STORE ||
11240          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11241           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11242         (User->getOpcode() != ISD::BITCAST ||
11243          User->getValueType(0) != MVT::i32))
11244       return SDValue();
11245     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11246                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11247                                   Op.getOperand(1));
11248     return DAG.getBitcast(MVT::f32, Extract);
11249   }
11250
11251   if (VT == MVT::i32 || VT == MVT::i64) {
11252     // ExtractPS/pextrq works with constant index.
11253     if (isa<ConstantSDNode>(Op.getOperand(1)))
11254       return Op;
11255   }
11256   return SDValue();
11257 }
11258
11259 /// Extract one bit from mask vector, like v16i1 or v8i1.
11260 /// AVX-512 feature.
11261 SDValue
11262 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11263   SDValue Vec = Op.getOperand(0);
11264   SDLoc dl(Vec);
11265   MVT VecVT = Vec.getSimpleValueType();
11266   SDValue Idx = Op.getOperand(1);
11267   MVT EltVT = Op.getSimpleValueType();
11268
11269   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11270   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11271          "Unexpected vector type in ExtractBitFromMaskVector");
11272
11273   // variable index can't be handled in mask registers,
11274   // extend vector to VR512
11275   if (!isa<ConstantSDNode>(Idx)) {
11276     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11277     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11278     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11279                               ExtVT.getVectorElementType(), Ext, Idx);
11280     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11281   }
11282
11283   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11284   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11285   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11286     rc = getRegClassFor(MVT::v16i1);
11287   unsigned MaxSift = rc->getSize()*8 - 1;
11288   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11289                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11290   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11291                     DAG.getConstant(MaxSift, dl, MVT::i8));
11292   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11293                        DAG.getIntPtrConstant(0, dl));
11294 }
11295
11296 SDValue
11297 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11298                                            SelectionDAG &DAG) const {
11299   SDLoc dl(Op);
11300   SDValue Vec = Op.getOperand(0);
11301   MVT VecVT = Vec.getSimpleValueType();
11302   SDValue Idx = Op.getOperand(1);
11303
11304   if (Op.getSimpleValueType() == MVT::i1)
11305     return ExtractBitFromMaskVector(Op, DAG);
11306
11307   if (!isa<ConstantSDNode>(Idx)) {
11308     if (VecVT.is512BitVector() ||
11309         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11310          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11311
11312       MVT MaskEltVT =
11313         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11314       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11315                                     MaskEltVT.getSizeInBits());
11316
11317       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11318       auto PtrVT = getPointerTy(DAG.getDataLayout());
11319       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11320                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11321                                  DAG.getConstant(0, dl, PtrVT));
11322       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11323       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11324                          DAG.getConstant(0, dl, PtrVT));
11325     }
11326     return SDValue();
11327   }
11328
11329   // If this is a 256-bit vector result, first extract the 128-bit vector and
11330   // then extract the element from the 128-bit vector.
11331   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11332
11333     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11334     // Get the 128-bit vector.
11335     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11336     MVT EltVT = VecVT.getVectorElementType();
11337
11338     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11339
11340     //if (IdxVal >= NumElems/2)
11341     //  IdxVal -= NumElems/2;
11342     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11343     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11344                        DAG.getConstant(IdxVal, dl, MVT::i32));
11345   }
11346
11347   assert(VecVT.is128BitVector() && "Unexpected vector length");
11348
11349   if (Subtarget->hasSSE41())
11350     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11351       return Res;
11352
11353   MVT VT = Op.getSimpleValueType();
11354   // TODO: handle v16i8.
11355   if (VT.getSizeInBits() == 16) {
11356     SDValue Vec = Op.getOperand(0);
11357     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11358     if (Idx == 0)
11359       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11360                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11361                                      DAG.getBitcast(MVT::v4i32, Vec),
11362                                      Op.getOperand(1)));
11363     // Transform it so it match pextrw which produces a 32-bit result.
11364     MVT EltVT = MVT::i32;
11365     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11366                                   Op.getOperand(0), Op.getOperand(1));
11367     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11368                                   DAG.getValueType(VT));
11369     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11370   }
11371
11372   if (VT.getSizeInBits() == 32) {
11373     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11374     if (Idx == 0)
11375       return Op;
11376
11377     // SHUFPS the element to the lowest double word, then movss.
11378     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11379     MVT VVT = Op.getOperand(0).getSimpleValueType();
11380     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11381                                        DAG.getUNDEF(VVT), Mask);
11382     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11383                        DAG.getIntPtrConstant(0, dl));
11384   }
11385
11386   if (VT.getSizeInBits() == 64) {
11387     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11388     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11389     //        to match extract_elt for f64.
11390     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11391     if (Idx == 0)
11392       return Op;
11393
11394     // UNPCKHPD the element to the lowest double word, then movsd.
11395     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11396     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11397     int Mask[2] = { 1, -1 };
11398     MVT VVT = Op.getOperand(0).getSimpleValueType();
11399     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11400                                        DAG.getUNDEF(VVT), Mask);
11401     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11402                        DAG.getIntPtrConstant(0, dl));
11403   }
11404
11405   return SDValue();
11406 }
11407
11408 /// Insert one bit to mask vector, like v16i1 or v8i1.
11409 /// AVX-512 feature.
11410 SDValue
11411 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11412   SDLoc dl(Op);
11413   SDValue Vec = Op.getOperand(0);
11414   SDValue Elt = Op.getOperand(1);
11415   SDValue Idx = Op.getOperand(2);
11416   MVT VecVT = Vec.getSimpleValueType();
11417
11418   if (!isa<ConstantSDNode>(Idx)) {
11419     // Non constant index. Extend source and destination,
11420     // insert element and then truncate the result.
11421     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11422     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11423     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11424       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11425       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11426     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11427   }
11428
11429   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11430   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11431   if (IdxVal)
11432     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11433                            DAG.getConstant(IdxVal, dl, MVT::i8));
11434   if (Vec.getOpcode() == ISD::UNDEF)
11435     return EltInVec;
11436   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11437 }
11438
11439 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11440                                                   SelectionDAG &DAG) const {
11441   MVT VT = Op.getSimpleValueType();
11442   MVT EltVT = VT.getVectorElementType();
11443
11444   if (EltVT == MVT::i1)
11445     return InsertBitToMaskVector(Op, DAG);
11446
11447   SDLoc dl(Op);
11448   SDValue N0 = Op.getOperand(0);
11449   SDValue N1 = Op.getOperand(1);
11450   SDValue N2 = Op.getOperand(2);
11451   if (!isa<ConstantSDNode>(N2))
11452     return SDValue();
11453   auto *N2C = cast<ConstantSDNode>(N2);
11454   unsigned IdxVal = N2C->getZExtValue();
11455
11456   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11457   // into that, and then insert the subvector back into the result.
11458   if (VT.is256BitVector() || VT.is512BitVector()) {
11459     // With a 256-bit vector, we can insert into the zero element efficiently
11460     // using a blend if we have AVX or AVX2 and the right data type.
11461     if (VT.is256BitVector() && IdxVal == 0) {
11462       // TODO: It is worthwhile to cast integer to floating point and back
11463       // and incur a domain crossing penalty if that's what we'll end up
11464       // doing anyway after extracting to a 128-bit vector.
11465       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11466           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11467         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11468         N2 = DAG.getIntPtrConstant(1, dl);
11469         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11470       }
11471     }
11472
11473     // Get the desired 128-bit vector chunk.
11474     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11475
11476     // Insert the element into the desired chunk.
11477     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11478     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11479
11480     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11481                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11482
11483     // Insert the changed part back into the bigger vector
11484     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11485   }
11486   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11487
11488   if (Subtarget->hasSSE41()) {
11489     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11490       unsigned Opc;
11491       if (VT == MVT::v8i16) {
11492         Opc = X86ISD::PINSRW;
11493       } else {
11494         assert(VT == MVT::v16i8);
11495         Opc = X86ISD::PINSRB;
11496       }
11497
11498       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11499       // argument.
11500       if (N1.getValueType() != MVT::i32)
11501         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11502       if (N2.getValueType() != MVT::i32)
11503         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11504       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11505     }
11506
11507     if (EltVT == MVT::f32) {
11508       // Bits [7:6] of the constant are the source select. This will always be
11509       //   zero here. The DAG Combiner may combine an extract_elt index into
11510       //   these bits. For example (insert (extract, 3), 2) could be matched by
11511       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11512       // Bits [5:4] of the constant are the destination select. This is the
11513       //   value of the incoming immediate.
11514       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11515       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11516
11517       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11518       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11519         // If this is an insertion of 32-bits into the low 32-bits of
11520         // a vector, we prefer to generate a blend with immediate rather
11521         // than an insertps. Blends are simpler operations in hardware and so
11522         // will always have equal or better performance than insertps.
11523         // But if optimizing for size and there's a load folding opportunity,
11524         // generate insertps because blendps does not have a 32-bit memory
11525         // operand form.
11526         N2 = DAG.getIntPtrConstant(1, dl);
11527         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11528         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11529       }
11530       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11531       // Create this as a scalar to vector..
11532       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11533       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11534     }
11535
11536     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11537       // PINSR* works with constant index.
11538       return Op;
11539     }
11540   }
11541
11542   if (EltVT == MVT::i8)
11543     return SDValue();
11544
11545   if (EltVT.getSizeInBits() == 16) {
11546     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11547     // as its second argument.
11548     if (N1.getValueType() != MVT::i32)
11549       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11550     if (N2.getValueType() != MVT::i32)
11551       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11552     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11553   }
11554   return SDValue();
11555 }
11556
11557 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11558   SDLoc dl(Op);
11559   MVT OpVT = Op.getSimpleValueType();
11560
11561   // If this is a 256-bit vector result, first insert into a 128-bit
11562   // vector and then insert into the 256-bit vector.
11563   if (!OpVT.is128BitVector()) {
11564     // Insert into a 128-bit vector.
11565     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11566     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11567                                  OpVT.getVectorNumElements() / SizeFactor);
11568
11569     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11570
11571     // Insert the 128-bit vector.
11572     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11573   }
11574
11575   if (OpVT == MVT::v1i64 &&
11576       Op.getOperand(0).getValueType() == MVT::i64)
11577     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11578
11579   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11580   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11581   return DAG.getBitcast(
11582       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11583 }
11584
11585 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11586 // a simple subregister reference or explicit instructions to grab
11587 // upper bits of a vector.
11588 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11589                                       SelectionDAG &DAG) {
11590   SDLoc dl(Op);
11591   SDValue In =  Op.getOperand(0);
11592   SDValue Idx = Op.getOperand(1);
11593   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11594   MVT ResVT   = Op.getSimpleValueType();
11595   MVT InVT    = In.getSimpleValueType();
11596
11597   if (Subtarget->hasFp256()) {
11598     if (ResVT.is128BitVector() &&
11599         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11600         isa<ConstantSDNode>(Idx)) {
11601       return Extract128BitVector(In, IdxVal, DAG, dl);
11602     }
11603     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11604         isa<ConstantSDNode>(Idx)) {
11605       return Extract256BitVector(In, IdxVal, DAG, dl);
11606     }
11607   }
11608   return SDValue();
11609 }
11610
11611 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11612 // simple superregister reference or explicit instructions to insert
11613 // the upper bits of a vector.
11614 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11615                                      SelectionDAG &DAG) {
11616   if (!Subtarget->hasAVX())
11617     return SDValue();
11618
11619   SDLoc dl(Op);
11620   SDValue Vec = Op.getOperand(0);
11621   SDValue SubVec = Op.getOperand(1);
11622   SDValue Idx = Op.getOperand(2);
11623
11624   if (!isa<ConstantSDNode>(Idx))
11625     return SDValue();
11626
11627   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11628   MVT OpVT = Op.getSimpleValueType();
11629   MVT SubVecVT = SubVec.getSimpleValueType();
11630
11631   // Fold two 16-byte subvector loads into one 32-byte load:
11632   // (insert_subvector (insert_subvector undef, (load addr), 0),
11633   //                   (load addr + 16), Elts/2)
11634   // --> load32 addr
11635   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11636       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11637       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11638     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11639     if (Idx2 && Idx2->getZExtValue() == 0) {
11640       SDValue SubVec2 = Vec.getOperand(1);
11641       // If needed, look through a bitcast to get to the load.
11642       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11643         SubVec2 = SubVec2.getOperand(0);
11644
11645       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11646         bool Fast;
11647         unsigned Alignment = FirstLd->getAlignment();
11648         unsigned AS = FirstLd->getAddressSpace();
11649         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11650         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11651                                     OpVT, AS, Alignment, &Fast) && Fast) {
11652           SDValue Ops[] = { SubVec2, SubVec };
11653           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11654             return Ld;
11655         }
11656       }
11657     }
11658   }
11659
11660   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11661       SubVecVT.is128BitVector())
11662     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11663
11664   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11665     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11666
11667   if (OpVT.getVectorElementType() == MVT::i1) {
11668     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11669       return Op;
11670     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11671     SDValue Undef = DAG.getUNDEF(OpVT);
11672     unsigned NumElems = OpVT.getVectorNumElements();
11673     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11674
11675     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11676       // Zero upper bits of the Vec
11677       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11678       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11679
11680       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11681                                  SubVec, ZeroIdx);
11682       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11683       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11684     }
11685     if (IdxVal == 0) {
11686       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11687                                  SubVec, ZeroIdx);
11688       // Zero upper bits of the Vec2
11689       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11690       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11691       // Zero lower bits of the Vec
11692       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11693       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11694       // Merge them together
11695       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11696     }
11697   }
11698   return SDValue();
11699 }
11700
11701 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11702 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11703 // one of the above mentioned nodes. It has to be wrapped because otherwise
11704 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11705 // be used to form addressing mode. These wrapped nodes will be selected
11706 // into MOV32ri.
11707 SDValue
11708 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11709   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11710
11711   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11712   // global base reg.
11713   unsigned char OpFlag = 0;
11714   unsigned WrapperKind = X86ISD::Wrapper;
11715   CodeModel::Model M = DAG.getTarget().getCodeModel();
11716
11717   if (Subtarget->isPICStyleRIPRel() &&
11718       (M == CodeModel::Small || M == CodeModel::Kernel))
11719     WrapperKind = X86ISD::WrapperRIP;
11720   else if (Subtarget->isPICStyleGOT())
11721     OpFlag = X86II::MO_GOTOFF;
11722   else if (Subtarget->isPICStyleStubPIC())
11723     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11724
11725   auto PtrVT = getPointerTy(DAG.getDataLayout());
11726   SDValue Result = DAG.getTargetConstantPool(
11727       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11728   SDLoc DL(CP);
11729   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11730   // With PIC, the address is actually $g + Offset.
11731   if (OpFlag) {
11732     Result =
11733         DAG.getNode(ISD::ADD, DL, PtrVT,
11734                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11735   }
11736
11737   return Result;
11738 }
11739
11740 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11741   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11742
11743   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11744   // global base reg.
11745   unsigned char OpFlag = 0;
11746   unsigned WrapperKind = X86ISD::Wrapper;
11747   CodeModel::Model M = DAG.getTarget().getCodeModel();
11748
11749   if (Subtarget->isPICStyleRIPRel() &&
11750       (M == CodeModel::Small || M == CodeModel::Kernel))
11751     WrapperKind = X86ISD::WrapperRIP;
11752   else if (Subtarget->isPICStyleGOT())
11753     OpFlag = X86II::MO_GOTOFF;
11754   else if (Subtarget->isPICStyleStubPIC())
11755     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11756
11757   auto PtrVT = getPointerTy(DAG.getDataLayout());
11758   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11759   SDLoc DL(JT);
11760   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11761
11762   // With PIC, the address is actually $g + Offset.
11763   if (OpFlag)
11764     Result =
11765         DAG.getNode(ISD::ADD, DL, PtrVT,
11766                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11767
11768   return Result;
11769 }
11770
11771 SDValue
11772 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11773   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11774
11775   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11776   // global base reg.
11777   unsigned char OpFlag = 0;
11778   unsigned WrapperKind = X86ISD::Wrapper;
11779   CodeModel::Model M = DAG.getTarget().getCodeModel();
11780
11781   if (Subtarget->isPICStyleRIPRel() &&
11782       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11783     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11784       OpFlag = X86II::MO_GOTPCREL;
11785     WrapperKind = X86ISD::WrapperRIP;
11786   } else if (Subtarget->isPICStyleGOT()) {
11787     OpFlag = X86II::MO_GOT;
11788   } else if (Subtarget->isPICStyleStubPIC()) {
11789     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11790   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11791     OpFlag = X86II::MO_DARWIN_NONLAZY;
11792   }
11793
11794   auto PtrVT = getPointerTy(DAG.getDataLayout());
11795   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11796
11797   SDLoc DL(Op);
11798   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11799
11800   // With PIC, the address is actually $g + Offset.
11801   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11802       !Subtarget->is64Bit()) {
11803     Result =
11804         DAG.getNode(ISD::ADD, DL, PtrVT,
11805                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11806   }
11807
11808   // For symbols that require a load from a stub to get the address, emit the
11809   // load.
11810   if (isGlobalStubReference(OpFlag))
11811     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11812                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11813                          false, false, false, 0);
11814
11815   return Result;
11816 }
11817
11818 SDValue
11819 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11820   // Create the TargetBlockAddressAddress node.
11821   unsigned char OpFlags =
11822     Subtarget->ClassifyBlockAddressReference();
11823   CodeModel::Model M = DAG.getTarget().getCodeModel();
11824   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11825   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11826   SDLoc dl(Op);
11827   auto PtrVT = getPointerTy(DAG.getDataLayout());
11828   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11829
11830   if (Subtarget->isPICStyleRIPRel() &&
11831       (M == CodeModel::Small || M == CodeModel::Kernel))
11832     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11833   else
11834     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11835
11836   // With PIC, the address is actually $g + Offset.
11837   if (isGlobalRelativeToPICBase(OpFlags)) {
11838     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11839                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11840   }
11841
11842   return Result;
11843 }
11844
11845 SDValue
11846 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11847                                       int64_t Offset, SelectionDAG &DAG) const {
11848   // Create the TargetGlobalAddress node, folding in the constant
11849   // offset if it is legal.
11850   unsigned char OpFlags =
11851       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11852   CodeModel::Model M = DAG.getTarget().getCodeModel();
11853   auto PtrVT = getPointerTy(DAG.getDataLayout());
11854   SDValue Result;
11855   if (OpFlags == X86II::MO_NO_FLAG &&
11856       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11857     // A direct static reference to a global.
11858     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11859     Offset = 0;
11860   } else {
11861     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11862   }
11863
11864   if (Subtarget->isPICStyleRIPRel() &&
11865       (M == CodeModel::Small || M == CodeModel::Kernel))
11866     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11867   else
11868     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11869
11870   // With PIC, the address is actually $g + Offset.
11871   if (isGlobalRelativeToPICBase(OpFlags)) {
11872     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11873                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11874   }
11875
11876   // For globals that require a load from a stub to get the address, emit the
11877   // load.
11878   if (isGlobalStubReference(OpFlags))
11879     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11880                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11881                          false, false, false, 0);
11882
11883   // If there was a non-zero offset that we didn't fold, create an explicit
11884   // addition for it.
11885   if (Offset != 0)
11886     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11887                          DAG.getConstant(Offset, dl, PtrVT));
11888
11889   return Result;
11890 }
11891
11892 SDValue
11893 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11894   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11895   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11896   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11897 }
11898
11899 static SDValue
11900 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11901            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11902            unsigned char OperandFlags, bool LocalDynamic = false) {
11903   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11904   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11905   SDLoc dl(GA);
11906   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11907                                            GA->getValueType(0),
11908                                            GA->getOffset(),
11909                                            OperandFlags);
11910
11911   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11912                                            : X86ISD::TLSADDR;
11913
11914   if (InFlag) {
11915     SDValue Ops[] = { Chain,  TGA, *InFlag };
11916     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11917   } else {
11918     SDValue Ops[]  = { Chain, TGA };
11919     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11920   }
11921
11922   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11923   MFI->setAdjustsStack(true);
11924   MFI->setHasCalls(true);
11925
11926   SDValue Flag = Chain.getValue(1);
11927   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11928 }
11929
11930 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11931 static SDValue
11932 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11933                                 const EVT PtrVT) {
11934   SDValue InFlag;
11935   SDLoc dl(GA);  // ? function entry point might be better
11936   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11937                                    DAG.getNode(X86ISD::GlobalBaseReg,
11938                                                SDLoc(), PtrVT), InFlag);
11939   InFlag = Chain.getValue(1);
11940
11941   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11942 }
11943
11944 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11945 static SDValue
11946 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11947                                 const EVT PtrVT) {
11948   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11949                     X86::RAX, X86II::MO_TLSGD);
11950 }
11951
11952 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11953                                            SelectionDAG &DAG,
11954                                            const EVT PtrVT,
11955                                            bool is64Bit) {
11956   SDLoc dl(GA);
11957
11958   // Get the start address of the TLS block for this module.
11959   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11960       .getInfo<X86MachineFunctionInfo>();
11961   MFI->incNumLocalDynamicTLSAccesses();
11962
11963   SDValue Base;
11964   if (is64Bit) {
11965     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11966                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11967   } else {
11968     SDValue InFlag;
11969     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11970         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11971     InFlag = Chain.getValue(1);
11972     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11973                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11974   }
11975
11976   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11977   // of Base.
11978
11979   // Build x@dtpoff.
11980   unsigned char OperandFlags = X86II::MO_DTPOFF;
11981   unsigned WrapperKind = X86ISD::Wrapper;
11982   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11983                                            GA->getValueType(0),
11984                                            GA->getOffset(), OperandFlags);
11985   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11986
11987   // Add x@dtpoff with the base.
11988   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11989 }
11990
11991 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11992 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11993                                    const EVT PtrVT, TLSModel::Model model,
11994                                    bool is64Bit, bool isPIC) {
11995   SDLoc dl(GA);
11996
11997   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11998   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11999                                                          is64Bit ? 257 : 256));
12000
12001   SDValue ThreadPointer =
12002       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12003                   MachinePointerInfo(Ptr), false, false, false, 0);
12004
12005   unsigned char OperandFlags = 0;
12006   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12007   // initialexec.
12008   unsigned WrapperKind = X86ISD::Wrapper;
12009   if (model == TLSModel::LocalExec) {
12010     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12011   } else if (model == TLSModel::InitialExec) {
12012     if (is64Bit) {
12013       OperandFlags = X86II::MO_GOTTPOFF;
12014       WrapperKind = X86ISD::WrapperRIP;
12015     } else {
12016       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12017     }
12018   } else {
12019     llvm_unreachable("Unexpected model");
12020   }
12021
12022   // emit "addl x@ntpoff,%eax" (local exec)
12023   // or "addl x@indntpoff,%eax" (initial exec)
12024   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12025   SDValue TGA =
12026       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12027                                  GA->getOffset(), OperandFlags);
12028   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12029
12030   if (model == TLSModel::InitialExec) {
12031     if (isPIC && !is64Bit) {
12032       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12033                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12034                            Offset);
12035     }
12036
12037     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12038                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12039                          false, false, false, 0);
12040   }
12041
12042   // The address of the thread local variable is the add of the thread
12043   // pointer with the offset of the variable.
12044   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12045 }
12046
12047 SDValue
12048 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12049
12050   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12051   const GlobalValue *GV = GA->getGlobal();
12052   auto PtrVT = getPointerTy(DAG.getDataLayout());
12053
12054   if (Subtarget->isTargetELF()) {
12055     if (DAG.getTarget().Options.EmulatedTLS)
12056       return LowerToTLSEmulatedModel(GA, DAG);
12057     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12058     switch (model) {
12059       case TLSModel::GeneralDynamic:
12060         if (Subtarget->is64Bit())
12061           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12062         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12063       case TLSModel::LocalDynamic:
12064         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12065                                            Subtarget->is64Bit());
12066       case TLSModel::InitialExec:
12067       case TLSModel::LocalExec:
12068         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12069                                    DAG.getTarget().getRelocationModel() ==
12070                                        Reloc::PIC_);
12071     }
12072     llvm_unreachable("Unknown TLS model.");
12073   }
12074
12075   if (Subtarget->isTargetDarwin()) {
12076     // Darwin only has one model of TLS.  Lower to that.
12077     unsigned char OpFlag = 0;
12078     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12079                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12080
12081     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12082     // global base reg.
12083     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12084                  !Subtarget->is64Bit();
12085     if (PIC32)
12086       OpFlag = X86II::MO_TLVP_PIC_BASE;
12087     else
12088       OpFlag = X86II::MO_TLVP;
12089     SDLoc DL(Op);
12090     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12091                                                 GA->getValueType(0),
12092                                                 GA->getOffset(), OpFlag);
12093     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12094
12095     // With PIC32, the address is actually $g + Offset.
12096     if (PIC32)
12097       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12098                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12099                            Offset);
12100
12101     // Lowering the machine isd will make sure everything is in the right
12102     // location.
12103     SDValue Chain = DAG.getEntryNode();
12104     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12105     SDValue Args[] = { Chain, Offset };
12106     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12107
12108     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12109     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12110     MFI->setAdjustsStack(true);
12111
12112     // And our return value (tls address) is in the standard call return value
12113     // location.
12114     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12115     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12116   }
12117
12118   if (Subtarget->isTargetKnownWindowsMSVC() ||
12119       Subtarget->isTargetWindowsGNU()) {
12120     // Just use the implicit TLS architecture
12121     // Need to generate someting similar to:
12122     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12123     //                                  ; from TEB
12124     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12125     //   mov     rcx, qword [rdx+rcx*8]
12126     //   mov     eax, .tls$:tlsvar
12127     //   [rax+rcx] contains the address
12128     // Windows 64bit: gs:0x58
12129     // Windows 32bit: fs:__tls_array
12130
12131     SDLoc dl(GA);
12132     SDValue Chain = DAG.getEntryNode();
12133
12134     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12135     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12136     // use its literal value of 0x2C.
12137     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12138                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12139                                                              256)
12140                                         : Type::getInt32PtrTy(*DAG.getContext(),
12141                                                               257));
12142
12143     SDValue TlsArray = Subtarget->is64Bit()
12144                            ? DAG.getIntPtrConstant(0x58, dl)
12145                            : (Subtarget->isTargetWindowsGNU()
12146                                   ? DAG.getIntPtrConstant(0x2C, dl)
12147                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12148
12149     SDValue ThreadPointer =
12150         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12151                     false, false, 0);
12152
12153     SDValue res;
12154     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12155       res = ThreadPointer;
12156     } else {
12157       // Load the _tls_index variable
12158       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12159       if (Subtarget->is64Bit())
12160         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12161                              MachinePointerInfo(), MVT::i32, false, false,
12162                              false, 0);
12163       else
12164         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12165                           false, false, 0);
12166
12167       auto &DL = DAG.getDataLayout();
12168       SDValue Scale =
12169           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12170       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12171
12172       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12173     }
12174
12175     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12176                       false, 0);
12177
12178     // Get the offset of start of .tls section
12179     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12180                                              GA->getValueType(0),
12181                                              GA->getOffset(), X86II::MO_SECREL);
12182     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12183
12184     // The address of the thread local variable is the add of the thread
12185     // pointer with the offset of the variable.
12186     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12187   }
12188
12189   llvm_unreachable("TLS not implemented for this target.");
12190 }
12191
12192 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12193 /// and take a 2 x i32 value to shift plus a shift amount.
12194 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12195   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12196   MVT VT = Op.getSimpleValueType();
12197   unsigned VTBits = VT.getSizeInBits();
12198   SDLoc dl(Op);
12199   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12200   SDValue ShOpLo = Op.getOperand(0);
12201   SDValue ShOpHi = Op.getOperand(1);
12202   SDValue ShAmt  = Op.getOperand(2);
12203   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12204   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12205   // during isel.
12206   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12207                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12208   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12209                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12210                        : DAG.getConstant(0, dl, VT);
12211
12212   SDValue Tmp2, Tmp3;
12213   if (Op.getOpcode() == ISD::SHL_PARTS) {
12214     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12215     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12216   } else {
12217     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12218     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12219   }
12220
12221   // If the shift amount is larger or equal than the width of a part we can't
12222   // rely on the results of shld/shrd. Insert a test and select the appropriate
12223   // values for large shift amounts.
12224   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12225                                 DAG.getConstant(VTBits, dl, MVT::i8));
12226   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12227                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12228
12229   SDValue Hi, Lo;
12230   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12231   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12232   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12233
12234   if (Op.getOpcode() == ISD::SHL_PARTS) {
12235     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12236     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12237   } else {
12238     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12239     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12240   }
12241
12242   SDValue Ops[2] = { Lo, Hi };
12243   return DAG.getMergeValues(Ops, dl);
12244 }
12245
12246 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12247                                            SelectionDAG &DAG) const {
12248   SDValue Src = Op.getOperand(0);
12249   MVT SrcVT = Src.getSimpleValueType();
12250   MVT VT = Op.getSimpleValueType();
12251   SDLoc dl(Op);
12252
12253   if (SrcVT.isVector()) {
12254     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12255       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12256                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12257                          DAG.getUNDEF(SrcVT)));
12258     }
12259     if (SrcVT.getVectorElementType() == MVT::i1) {
12260       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12261       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12262                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12263     }
12264     return SDValue();
12265   }
12266
12267   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12268          "Unknown SINT_TO_FP to lower!");
12269
12270   // These are really Legal; return the operand so the caller accepts it as
12271   // Legal.
12272   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12273     return Op;
12274   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12275       Subtarget->is64Bit()) {
12276     return Op;
12277   }
12278
12279   unsigned Size = SrcVT.getSizeInBits()/8;
12280   MachineFunction &MF = DAG.getMachineFunction();
12281   auto PtrVT = getPointerTy(MF.getDataLayout());
12282   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12283   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12284   SDValue Chain = DAG.getStore(
12285       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12286       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12287       false, 0);
12288   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12289 }
12290
12291 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12292                                      SDValue StackSlot,
12293                                      SelectionDAG &DAG) const {
12294   // Build the FILD
12295   SDLoc DL(Op);
12296   SDVTList Tys;
12297   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12298   if (useSSE)
12299     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12300   else
12301     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12302
12303   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12304
12305   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12306   MachineMemOperand *MMO;
12307   if (FI) {
12308     int SSFI = FI->getIndex();
12309     MMO = DAG.getMachineFunction().getMachineMemOperand(
12310         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12311         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12312   } else {
12313     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12314     StackSlot = StackSlot.getOperand(1);
12315   }
12316   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12317   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12318                                            X86ISD::FILD, DL,
12319                                            Tys, Ops, SrcVT, MMO);
12320
12321   if (useSSE) {
12322     Chain = Result.getValue(1);
12323     SDValue InFlag = Result.getValue(2);
12324
12325     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12326     // shouldn't be necessary except that RFP cannot be live across
12327     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12328     MachineFunction &MF = DAG.getMachineFunction();
12329     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12330     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12331     auto PtrVT = getPointerTy(MF.getDataLayout());
12332     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12333     Tys = DAG.getVTList(MVT::Other);
12334     SDValue Ops[] = {
12335       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12336     };
12337     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12338         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12339         MachineMemOperand::MOStore, SSFISize, SSFISize);
12340
12341     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12342                                     Ops, Op.getValueType(), MMO);
12343     Result = DAG.getLoad(
12344         Op.getValueType(), DL, Chain, StackSlot,
12345         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12346         false, false, false, 0);
12347   }
12348
12349   return Result;
12350 }
12351
12352 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12353 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12354                                                SelectionDAG &DAG) const {
12355   // This algorithm is not obvious. Here it is what we're trying to output:
12356   /*
12357      movq       %rax,  %xmm0
12358      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12359      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12360      #ifdef __SSE3__
12361        haddpd   %xmm0, %xmm0
12362      #else
12363        pshufd   $0x4e, %xmm0, %xmm1
12364        addpd    %xmm1, %xmm0
12365      #endif
12366   */
12367
12368   SDLoc dl(Op);
12369   LLVMContext *Context = DAG.getContext();
12370
12371   // Build some magic constants.
12372   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12373   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12374   auto PtrVT = getPointerTy(DAG.getDataLayout());
12375   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12376
12377   SmallVector<Constant*,2> CV1;
12378   CV1.push_back(
12379     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12380                                       APInt(64, 0x4330000000000000ULL))));
12381   CV1.push_back(
12382     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12383                                       APInt(64, 0x4530000000000000ULL))));
12384   Constant *C1 = ConstantVector::get(CV1);
12385   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12386
12387   // Load the 64-bit value into an XMM register.
12388   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12389                             Op.getOperand(0));
12390   SDValue CLod0 =
12391       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12392                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12393                   false, false, false, 16);
12394   SDValue Unpck1 =
12395       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12396
12397   SDValue CLod1 =
12398       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12399                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12400                   false, false, false, 16);
12401   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12402   // TODO: Are there any fast-math-flags to propagate here?
12403   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12404   SDValue Result;
12405
12406   if (Subtarget->hasSSE3()) {
12407     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12408     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12409   } else {
12410     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12411     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12412                                            S2F, 0x4E, DAG);
12413     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12414                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12415   }
12416
12417   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12418                      DAG.getIntPtrConstant(0, dl));
12419 }
12420
12421 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12422 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12423                                                SelectionDAG &DAG) const {
12424   SDLoc dl(Op);
12425   // FP constant to bias correct the final result.
12426   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12427                                    MVT::f64);
12428
12429   // Load the 32-bit value into an XMM register.
12430   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12431                              Op.getOperand(0));
12432
12433   // Zero out the upper parts of the register.
12434   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12435
12436   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12437                      DAG.getBitcast(MVT::v2f64, Load),
12438                      DAG.getIntPtrConstant(0, dl));
12439
12440   // Or the load with the bias.
12441   SDValue Or = DAG.getNode(
12442       ISD::OR, dl, MVT::v2i64,
12443       DAG.getBitcast(MVT::v2i64,
12444                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12445       DAG.getBitcast(MVT::v2i64,
12446                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12447   Or =
12448       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12449                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12450
12451   // Subtract the bias.
12452   // TODO: Are there any fast-math-flags to propagate here?
12453   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12454
12455   // Handle final rounding.
12456   EVT DestVT = Op.getValueType();
12457
12458   if (DestVT.bitsLT(MVT::f64))
12459     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12460                        DAG.getIntPtrConstant(0, dl));
12461   if (DestVT.bitsGT(MVT::f64))
12462     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12463
12464   // Handle final rounding.
12465   return Sub;
12466 }
12467
12468 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12469                                      const X86Subtarget &Subtarget) {
12470   // The algorithm is the following:
12471   // #ifdef __SSE4_1__
12472   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12473   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12474   //                                 (uint4) 0x53000000, 0xaa);
12475   // #else
12476   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12477   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12478   // #endif
12479   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12480   //     return (float4) lo + fhi;
12481
12482   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12483   // reassociate the two FADDs, and if we do that, the algorithm fails
12484   // spectacularly (PR24512).
12485   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12486   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12487   // there's also the MachineCombiner reassociations happening on Machine IR.
12488   if (DAG.getTarget().Options.UnsafeFPMath)
12489     return SDValue();
12490
12491   SDLoc DL(Op);
12492   SDValue V = Op->getOperand(0);
12493   EVT VecIntVT = V.getValueType();
12494   bool Is128 = VecIntVT == MVT::v4i32;
12495   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12496   // If we convert to something else than the supported type, e.g., to v4f64,
12497   // abort early.
12498   if (VecFloatVT != Op->getValueType(0))
12499     return SDValue();
12500
12501   unsigned NumElts = VecIntVT.getVectorNumElements();
12502   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12503          "Unsupported custom type");
12504   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12505
12506   // In the #idef/#else code, we have in common:
12507   // - The vector of constants:
12508   // -- 0x4b000000
12509   // -- 0x53000000
12510   // - A shift:
12511   // -- v >> 16
12512
12513   // Create the splat vector for 0x4b000000.
12514   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12515   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12516                            CstLow, CstLow, CstLow, CstLow};
12517   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12518                                   makeArrayRef(&CstLowArray[0], NumElts));
12519   // Create the splat vector for 0x53000000.
12520   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12521   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12522                             CstHigh, CstHigh, CstHigh, CstHigh};
12523   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12524                                    makeArrayRef(&CstHighArray[0], NumElts));
12525
12526   // Create the right shift.
12527   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12528   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12529                              CstShift, CstShift, CstShift, CstShift};
12530   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12531                                     makeArrayRef(&CstShiftArray[0], NumElts));
12532   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12533
12534   SDValue Low, High;
12535   if (Subtarget.hasSSE41()) {
12536     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12537     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12538     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12539     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12540     // Low will be bitcasted right away, so do not bother bitcasting back to its
12541     // original type.
12542     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12543                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12544     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12545     //                                 (uint4) 0x53000000, 0xaa);
12546     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12547     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12548     // High will be bitcasted right away, so do not bother bitcasting back to
12549     // its original type.
12550     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12551                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12552   } else {
12553     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12554     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12555                                      CstMask, CstMask, CstMask);
12556     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12557     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12558     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12559
12560     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12561     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12562   }
12563
12564   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12565   SDValue CstFAdd = DAG.getConstantFP(
12566       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12567   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12568                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12569   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12570                                    makeArrayRef(&CstFAddArray[0], NumElts));
12571
12572   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12573   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12574   // TODO: Are there any fast-math-flags to propagate here?
12575   SDValue FHigh =
12576       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12577   //     return (float4) lo + fhi;
12578   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12579   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12580 }
12581
12582 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12583                                                SelectionDAG &DAG) const {
12584   SDValue N0 = Op.getOperand(0);
12585   MVT SVT = N0.getSimpleValueType();
12586   SDLoc dl(Op);
12587
12588   switch (SVT.SimpleTy) {
12589   default:
12590     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12591   case MVT::v4i8:
12592   case MVT::v4i16:
12593   case MVT::v8i8:
12594   case MVT::v8i16: {
12595     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12596     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12597                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12598   }
12599   case MVT::v4i32:
12600   case MVT::v8i32:
12601     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12602   case MVT::v16i8:
12603   case MVT::v16i16:
12604     if (Subtarget->hasAVX512())
12605       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12606                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12607   }
12608   llvm_unreachable(nullptr);
12609 }
12610
12611 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12612                                            SelectionDAG &DAG) const {
12613   SDValue N0 = Op.getOperand(0);
12614   SDLoc dl(Op);
12615   auto PtrVT = getPointerTy(DAG.getDataLayout());
12616
12617   if (Op.getValueType().isVector())
12618     return lowerUINT_TO_FP_vec(Op, DAG);
12619
12620   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12621   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12622   // the optimization here.
12623   if (DAG.SignBitIsZero(N0))
12624     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12625
12626   MVT SrcVT = N0.getSimpleValueType();
12627   MVT DstVT = Op.getSimpleValueType();
12628
12629   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12630       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12631     // Conversions from unsigned i32 to f32/f64 are legal,
12632     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12633     return Op;
12634   }
12635
12636   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12637     return LowerUINT_TO_FP_i64(Op, DAG);
12638   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12639     return LowerUINT_TO_FP_i32(Op, DAG);
12640   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12641     return SDValue();
12642
12643   // Make a 64-bit buffer, and use it to build an FILD.
12644   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12645   if (SrcVT == MVT::i32) {
12646     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12647     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12648     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12649                                   StackSlot, MachinePointerInfo(),
12650                                   false, false, 0);
12651     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12652                                   OffsetSlot, MachinePointerInfo(),
12653                                   false, false, 0);
12654     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12655     return Fild;
12656   }
12657
12658   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12659   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12660                                StackSlot, MachinePointerInfo(),
12661                                false, false, 0);
12662   // For i64 source, we need to add the appropriate power of 2 if the input
12663   // was negative.  This is the same as the optimization in
12664   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12665   // we must be careful to do the computation in x87 extended precision, not
12666   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12667   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12668   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12669       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12670       MachineMemOperand::MOLoad, 8, 8);
12671
12672   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12673   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12674   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12675                                          MVT::i64, MMO);
12676
12677   APInt FF(32, 0x5F800000ULL);
12678
12679   // Check whether the sign bit is set.
12680   SDValue SignSet = DAG.getSetCC(
12681       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12682       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12683
12684   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12685   SDValue FudgePtr = DAG.getConstantPool(
12686       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12687
12688   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12689   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12690   SDValue Four = DAG.getIntPtrConstant(4, dl);
12691   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12692                                Zero, Four);
12693   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12694
12695   // Load the value out, extending it from f32 to f80.
12696   // FIXME: Avoid the extend by constructing the right constant pool?
12697   SDValue Fudge = DAG.getExtLoad(
12698       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12699       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12700       false, false, false, 4);
12701   // Extend everything to 80 bits to force it to be done on x87.
12702   // TODO: Are there any fast-math-flags to propagate here?
12703   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12704   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12705                      DAG.getIntPtrConstant(0, dl));
12706 }
12707
12708 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12709 // is legal, or has an f16 source (which needs to be promoted to f32),
12710 // just return an <SDValue(), SDValue()> pair.
12711 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12712 // to i16, i32 or i64, and we lower it to a legal sequence.
12713 // If lowered to the final integer result we return a <result, SDValue()> pair.
12714 // Otherwise we lower it to a sequence ending with a FIST, return a
12715 // <FIST, StackSlot> pair, and the caller is responsible for loading
12716 // the final integer result from StackSlot.
12717 std::pair<SDValue,SDValue>
12718 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12719                                    bool IsSigned, bool IsReplace) const {
12720   SDLoc DL(Op);
12721
12722   EVT DstTy = Op.getValueType();
12723   EVT TheVT = Op.getOperand(0).getValueType();
12724   auto PtrVT = getPointerTy(DAG.getDataLayout());
12725
12726   if (TheVT == MVT::f16)
12727     // We need to promote the f16 to f32 before using the lowering
12728     // in this routine.
12729     return std::make_pair(SDValue(), SDValue());
12730
12731   assert((TheVT == MVT::f32 ||
12732           TheVT == MVT::f64 ||
12733           TheVT == MVT::f80) &&
12734          "Unexpected FP operand type in FP_TO_INTHelper");
12735
12736   // If using FIST to compute an unsigned i64, we'll need some fixup
12737   // to handle values above the maximum signed i64.  A FIST is always
12738   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12739   bool UnsignedFixup = !IsSigned &&
12740                        DstTy == MVT::i64 &&
12741                        (!Subtarget->is64Bit() ||
12742                         !isScalarFPTypeInSSEReg(TheVT));
12743
12744   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12745     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12746     // The low 32 bits of the fist result will have the correct uint32 result.
12747     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12748     DstTy = MVT::i64;
12749   }
12750
12751   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12752          DstTy.getSimpleVT() >= MVT::i16 &&
12753          "Unknown FP_TO_INT to lower!");
12754
12755   // These are really Legal.
12756   if (DstTy == MVT::i32 &&
12757       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12758     return std::make_pair(SDValue(), SDValue());
12759   if (Subtarget->is64Bit() &&
12760       DstTy == MVT::i64 &&
12761       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12762     return std::make_pair(SDValue(), SDValue());
12763
12764   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12765   // stack slot.
12766   MachineFunction &MF = DAG.getMachineFunction();
12767   unsigned MemSize = DstTy.getSizeInBits()/8;
12768   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12769   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12770
12771   unsigned Opc;
12772   switch (DstTy.getSimpleVT().SimpleTy) {
12773   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12774   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12775   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12776   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12777   }
12778
12779   SDValue Chain = DAG.getEntryNode();
12780   SDValue Value = Op.getOperand(0);
12781   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12782
12783   if (UnsignedFixup) {
12784     //
12785     // Conversion to unsigned i64 is implemented with a select,
12786     // depending on whether the source value fits in the range
12787     // of a signed i64.  Let Thresh be the FP equivalent of
12788     // 0x8000000000000000ULL.
12789     //
12790     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12791     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12792     //  Fist-to-mem64 FistSrc
12793     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12794     //  to XOR'ing the high 32 bits with Adjust.
12795     //
12796     // Being a power of 2, Thresh is exactly representable in all FP formats.
12797     // For X87 we'd like to use the smallest FP type for this constant, but
12798     // for DAG type consistency we have to match the FP operand type.
12799
12800     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12801     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12802     bool LosesInfo = false;
12803     if (TheVT == MVT::f64)
12804       // The rounding mode is irrelevant as the conversion should be exact.
12805       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12806                               &LosesInfo);
12807     else if (TheVT == MVT::f80)
12808       Status = Thresh.convert(APFloat::x87DoubleExtended,
12809                               APFloat::rmNearestTiesToEven, &LosesInfo);
12810
12811     assert(Status == APFloat::opOK && !LosesInfo &&
12812            "FP conversion should have been exact");
12813
12814     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12815
12816     SDValue Cmp = DAG.getSetCC(DL,
12817                                getSetCCResultType(DAG.getDataLayout(),
12818                                                   *DAG.getContext(), TheVT),
12819                                Value, ThreshVal, ISD::SETLT);
12820     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12821                            DAG.getConstant(0, DL, MVT::i32),
12822                            DAG.getConstant(0x80000000, DL, MVT::i32));
12823     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12824     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12825                                               *DAG.getContext(), TheVT),
12826                        Value, ThreshVal, ISD::SETLT);
12827     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12828   }
12829
12830   // FIXME This causes a redundant load/store if the SSE-class value is already
12831   // in memory, such as if it is on the callstack.
12832   if (isScalarFPTypeInSSEReg(TheVT)) {
12833     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12834     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12835                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12836                          false, 0);
12837     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12838     SDValue Ops[] = {
12839       Chain, StackSlot, DAG.getValueType(TheVT)
12840     };
12841
12842     MachineMemOperand *MMO =
12843         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12844                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12845     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12846     Chain = Value.getValue(1);
12847     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12848     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12849   }
12850
12851   MachineMemOperand *MMO =
12852       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12853                               MachineMemOperand::MOStore, MemSize, MemSize);
12854
12855   if (UnsignedFixup) {
12856
12857     // Insert the FIST, load its result as two i32's,
12858     // and XOR the high i32 with Adjust.
12859
12860     SDValue FistOps[] = { Chain, Value, StackSlot };
12861     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12862                                            FistOps, DstTy, MMO);
12863
12864     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12865                                 MachinePointerInfo(),
12866                                 false, false, false, 0);
12867     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12868                                    DAG.getConstant(4, DL, PtrVT));
12869
12870     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12871                                  MachinePointerInfo(),
12872                                  false, false, false, 0);
12873     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12874
12875     if (Subtarget->is64Bit()) {
12876       // Join High32 and Low32 into a 64-bit result.
12877       // (High32 << 32) | Low32
12878       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12879       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12880       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12881                            DAG.getConstant(32, DL, MVT::i8));
12882       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12883       return std::make_pair(Result, SDValue());
12884     }
12885
12886     SDValue ResultOps[] = { Low32, High32 };
12887
12888     SDValue pair = IsReplace
12889       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12890       : DAG.getMergeValues(ResultOps, DL);
12891     return std::make_pair(pair, SDValue());
12892   } else {
12893     // Build the FP_TO_INT*_IN_MEM
12894     SDValue Ops[] = { Chain, Value, StackSlot };
12895     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12896                                            Ops, DstTy, MMO);
12897     return std::make_pair(FIST, StackSlot);
12898   }
12899 }
12900
12901 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12902                               const X86Subtarget *Subtarget) {
12903   MVT VT = Op->getSimpleValueType(0);
12904   SDValue In = Op->getOperand(0);
12905   MVT InVT = In.getSimpleValueType();
12906   SDLoc dl(Op);
12907
12908   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12909     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12910
12911   // Optimize vectors in AVX mode:
12912   //
12913   //   v8i16 -> v8i32
12914   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12915   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12916   //   Concat upper and lower parts.
12917   //
12918   //   v4i32 -> v4i64
12919   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12920   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12921   //   Concat upper and lower parts.
12922   //
12923
12924   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12925       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12926       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12927     return SDValue();
12928
12929   if (Subtarget->hasInt256())
12930     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12931
12932   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12933   SDValue Undef = DAG.getUNDEF(InVT);
12934   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12935   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12936   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12937
12938   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12939                              VT.getVectorNumElements()/2);
12940
12941   OpLo = DAG.getBitcast(HVT, OpLo);
12942   OpHi = DAG.getBitcast(HVT, OpHi);
12943
12944   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12945 }
12946
12947 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12948                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12949   MVT VT = Op->getSimpleValueType(0);
12950   SDValue In = Op->getOperand(0);
12951   MVT InVT = In.getSimpleValueType();
12952   SDLoc DL(Op);
12953   unsigned int NumElts = VT.getVectorNumElements();
12954   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12955     return SDValue();
12956
12957   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12958     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12959
12960   assert(InVT.getVectorElementType() == MVT::i1);
12961   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12962   SDValue One =
12963    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12964   SDValue Zero =
12965    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12966
12967   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12968   if (VT.is512BitVector())
12969     return V;
12970   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12971 }
12972
12973 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12974                                SelectionDAG &DAG) {
12975   if (Subtarget->hasFp256())
12976     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12977       return Res;
12978
12979   return SDValue();
12980 }
12981
12982 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12983                                 SelectionDAG &DAG) {
12984   SDLoc DL(Op);
12985   MVT VT = Op.getSimpleValueType();
12986   SDValue In = Op.getOperand(0);
12987   MVT SVT = In.getSimpleValueType();
12988
12989   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12990     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12991
12992   if (Subtarget->hasFp256())
12993     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12994       return Res;
12995
12996   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12997          VT.getVectorNumElements() != SVT.getVectorNumElements());
12998   return SDValue();
12999 }
13000
13001 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13002   SDLoc DL(Op);
13003   MVT VT = Op.getSimpleValueType();
13004   SDValue In = Op.getOperand(0);
13005   MVT InVT = In.getSimpleValueType();
13006
13007   if (VT == MVT::i1) {
13008     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13009            "Invalid scalar TRUNCATE operation");
13010     if (InVT.getSizeInBits() >= 32)
13011       return SDValue();
13012     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13013     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13014   }
13015   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13016          "Invalid TRUNCATE operation");
13017
13018   // move vector to mask - truncate solution for SKX
13019   if (VT.getVectorElementType() == MVT::i1) {
13020     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13021         Subtarget->hasBWI())
13022       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13023     if ((InVT.is256BitVector() || InVT.is128BitVector())
13024         && InVT.getScalarSizeInBits() <= 16 &&
13025         Subtarget->hasBWI() && Subtarget->hasVLX())
13026       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13027     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13028         Subtarget->hasDQI())
13029       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13030     if ((InVT.is256BitVector() || InVT.is128BitVector())
13031         && InVT.getScalarSizeInBits() >= 32 &&
13032         Subtarget->hasDQI() && Subtarget->hasVLX())
13033       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13034   }
13035
13036   if (VT.getVectorElementType() == MVT::i1) {
13037     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13038     unsigned NumElts = InVT.getVectorNumElements();
13039     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13040     if (InVT.getSizeInBits() < 512) {
13041       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13042       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13043       InVT = ExtVT;
13044     }
13045
13046     SDValue OneV =
13047      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13048     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13049     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13050   }
13051
13052   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13053   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13054       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13055     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13056
13057   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13058     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13059     if (Subtarget->hasInt256()) {
13060       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13061       In = DAG.getBitcast(MVT::v8i32, In);
13062       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13063                                 ShufMask);
13064       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13065                          DAG.getIntPtrConstant(0, DL));
13066     }
13067
13068     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13069                                DAG.getIntPtrConstant(0, DL));
13070     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13071                                DAG.getIntPtrConstant(2, DL));
13072     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13073     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13074     static const int ShufMask[] = {0, 2, 4, 6};
13075     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13076   }
13077
13078   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13079     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13080     if (Subtarget->hasInt256()) {
13081       In = DAG.getBitcast(MVT::v32i8, In);
13082
13083       SmallVector<SDValue,32> pshufbMask;
13084       for (unsigned i = 0; i < 2; ++i) {
13085         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13086         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13087         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13088         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13089         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13090         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13091         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13092         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13093         for (unsigned j = 0; j < 8; ++j)
13094           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13095       }
13096       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13097       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13098       In = DAG.getBitcast(MVT::v4i64, In);
13099
13100       static const int ShufMask[] = {0,  2,  -1,  -1};
13101       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13102                                 &ShufMask[0]);
13103       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13104                        DAG.getIntPtrConstant(0, DL));
13105       return DAG.getBitcast(VT, In);
13106     }
13107
13108     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13109                                DAG.getIntPtrConstant(0, DL));
13110
13111     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13112                                DAG.getIntPtrConstant(4, DL));
13113
13114     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13115     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13116
13117     // The PSHUFB mask:
13118     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13119                                    -1, -1, -1, -1, -1, -1, -1, -1};
13120
13121     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13122     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13123     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13124
13125     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13126     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13127
13128     // The MOVLHPS Mask:
13129     static const int ShufMask2[] = {0, 1, 4, 5};
13130     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13131     return DAG.getBitcast(MVT::v8i16, res);
13132   }
13133
13134   // Handle truncation of V256 to V128 using shuffles.
13135   if (!VT.is128BitVector() || !InVT.is256BitVector())
13136     return SDValue();
13137
13138   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13139
13140   unsigned NumElems = VT.getVectorNumElements();
13141   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13142
13143   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13144   // Prepare truncation shuffle mask
13145   for (unsigned i = 0; i != NumElems; ++i)
13146     MaskVec[i] = i * 2;
13147   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13148                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13149   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13150                      DAG.getIntPtrConstant(0, DL));
13151 }
13152
13153 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13154                                            SelectionDAG &DAG) const {
13155   assert(!Op.getSimpleValueType().isVector());
13156
13157   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13158     /*IsSigned=*/ true, /*IsReplace=*/ false);
13159   SDValue FIST = Vals.first, StackSlot = Vals.second;
13160   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13161   if (!FIST.getNode())
13162     return Op;
13163
13164   if (StackSlot.getNode())
13165     // Load the result.
13166     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13167                        FIST, StackSlot, MachinePointerInfo(),
13168                        false, false, false, 0);
13169
13170   // The node is the result.
13171   return FIST;
13172 }
13173
13174 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13175                                            SelectionDAG &DAG) const {
13176   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13177     /*IsSigned=*/ false, /*IsReplace=*/ false);
13178   SDValue FIST = Vals.first, StackSlot = Vals.second;
13179   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13180   if (!FIST.getNode())
13181     return Op;
13182
13183   if (StackSlot.getNode())
13184     // Load the result.
13185     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13186                        FIST, StackSlot, MachinePointerInfo(),
13187                        false, false, false, 0);
13188
13189   // The node is the result.
13190   return FIST;
13191 }
13192
13193 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13194   SDLoc DL(Op);
13195   MVT VT = Op.getSimpleValueType();
13196   SDValue In = Op.getOperand(0);
13197   MVT SVT = In.getSimpleValueType();
13198
13199   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13200
13201   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13202                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13203                                  In, DAG.getUNDEF(SVT)));
13204 }
13205
13206 /// The only differences between FABS and FNEG are the mask and the logic op.
13207 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13208 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13209   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13210          "Wrong opcode for lowering FABS or FNEG.");
13211
13212   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13213
13214   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13215   // into an FNABS. We'll lower the FABS after that if it is still in use.
13216   if (IsFABS)
13217     for (SDNode *User : Op->uses())
13218       if (User->getOpcode() == ISD::FNEG)
13219         return Op;
13220
13221   SDLoc dl(Op);
13222   MVT VT = Op.getSimpleValueType();
13223
13224   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13225   // decide if we should generate a 16-byte constant mask when we only need 4 or
13226   // 8 bytes for the scalar case.
13227
13228   MVT LogicVT;
13229   MVT EltVT;
13230   unsigned NumElts;
13231
13232   if (VT.isVector()) {
13233     LogicVT = VT;
13234     EltVT = VT.getVectorElementType();
13235     NumElts = VT.getVectorNumElements();
13236   } else {
13237     // There are no scalar bitwise logical SSE/AVX instructions, so we
13238     // generate a 16-byte vector constant and logic op even for the scalar case.
13239     // Using a 16-byte mask allows folding the load of the mask with
13240     // the logic op, so it can save (~4 bytes) on code size.
13241     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13242     EltVT = VT;
13243     NumElts = (VT == MVT::f64) ? 2 : 4;
13244   }
13245
13246   unsigned EltBits = EltVT.getSizeInBits();
13247   LLVMContext *Context = DAG.getContext();
13248   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13249   APInt MaskElt =
13250     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13251   Constant *C = ConstantInt::get(*Context, MaskElt);
13252   C = ConstantVector::getSplat(NumElts, C);
13253   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13254   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13255   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13256   SDValue Mask =
13257       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13258                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13259                   false, false, false, Alignment);
13260
13261   SDValue Op0 = Op.getOperand(0);
13262   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13263   unsigned LogicOp =
13264     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13265   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13266
13267   if (VT.isVector())
13268     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13269
13270   // For the scalar case extend to a 128-bit vector, perform the logic op,
13271   // and extract the scalar result back out.
13272   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13273   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13274   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13275                      DAG.getIntPtrConstant(0, dl));
13276 }
13277
13278 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13279   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13280   LLVMContext *Context = DAG.getContext();
13281   SDValue Op0 = Op.getOperand(0);
13282   SDValue Op1 = Op.getOperand(1);
13283   SDLoc dl(Op);
13284   MVT VT = Op.getSimpleValueType();
13285   MVT SrcVT = Op1.getSimpleValueType();
13286
13287   // If second operand is smaller, extend it first.
13288   if (SrcVT.bitsLT(VT)) {
13289     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13290     SrcVT = VT;
13291   }
13292   // And if it is bigger, shrink it first.
13293   if (SrcVT.bitsGT(VT)) {
13294     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13295     SrcVT = VT;
13296   }
13297
13298   // At this point the operands and the result should have the same
13299   // type, and that won't be f80 since that is not custom lowered.
13300
13301   const fltSemantics &Sem =
13302       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13303   const unsigned SizeInBits = VT.getSizeInBits();
13304
13305   SmallVector<Constant *, 4> CV(
13306       VT == MVT::f64 ? 2 : 4,
13307       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13308
13309   // First, clear all bits but the sign bit from the second operand (sign).
13310   CV[0] = ConstantFP::get(*Context,
13311                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13312   Constant *C = ConstantVector::get(CV);
13313   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13314   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13315
13316   // Perform all logic operations as 16-byte vectors because there are no
13317   // scalar FP logic instructions in SSE. This allows load folding of the
13318   // constants into the logic instructions.
13319   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13320   SDValue Mask1 =
13321       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13322                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13323                   false, false, false, 16);
13324   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13325   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13326
13327   // Next, clear the sign bit from the first operand (magnitude).
13328   // If it's a constant, we can clear it here.
13329   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13330     APFloat APF = Op0CN->getValueAPF();
13331     // If the magnitude is a positive zero, the sign bit alone is enough.
13332     if (APF.isPosZero())
13333       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13334                          DAG.getIntPtrConstant(0, dl));
13335     APF.clearSign();
13336     CV[0] = ConstantFP::get(*Context, APF);
13337   } else {
13338     CV[0] = ConstantFP::get(
13339         *Context,
13340         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13341   }
13342   C = ConstantVector::get(CV);
13343   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13344   SDValue Val =
13345       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13346                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13347                   false, false, false, 16);
13348   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13349   if (!isa<ConstantFPSDNode>(Op0)) {
13350     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13351     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13352   }
13353   // OR the magnitude value with the sign bit.
13354   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13355   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13356                      DAG.getIntPtrConstant(0, dl));
13357 }
13358
13359 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13360   SDValue N0 = Op.getOperand(0);
13361   SDLoc dl(Op);
13362   MVT VT = Op.getSimpleValueType();
13363
13364   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13365   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13366                                   DAG.getConstant(1, dl, VT));
13367   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13368 }
13369
13370 // Check whether an OR'd tree is PTEST-able.
13371 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13372                                       SelectionDAG &DAG) {
13373   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13374
13375   if (!Subtarget->hasSSE41())
13376     return SDValue();
13377
13378   if (!Op->hasOneUse())
13379     return SDValue();
13380
13381   SDNode *N = Op.getNode();
13382   SDLoc DL(N);
13383
13384   SmallVector<SDValue, 8> Opnds;
13385   DenseMap<SDValue, unsigned> VecInMap;
13386   SmallVector<SDValue, 8> VecIns;
13387   EVT VT = MVT::Other;
13388
13389   // Recognize a special case where a vector is casted into wide integer to
13390   // test all 0s.
13391   Opnds.push_back(N->getOperand(0));
13392   Opnds.push_back(N->getOperand(1));
13393
13394   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13395     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13396     // BFS traverse all OR'd operands.
13397     if (I->getOpcode() == ISD::OR) {
13398       Opnds.push_back(I->getOperand(0));
13399       Opnds.push_back(I->getOperand(1));
13400       // Re-evaluate the number of nodes to be traversed.
13401       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13402       continue;
13403     }
13404
13405     // Quit if a non-EXTRACT_VECTOR_ELT
13406     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13407       return SDValue();
13408
13409     // Quit if without a constant index.
13410     SDValue Idx = I->getOperand(1);
13411     if (!isa<ConstantSDNode>(Idx))
13412       return SDValue();
13413
13414     SDValue ExtractedFromVec = I->getOperand(0);
13415     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13416     if (M == VecInMap.end()) {
13417       VT = ExtractedFromVec.getValueType();
13418       // Quit if not 128/256-bit vector.
13419       if (!VT.is128BitVector() && !VT.is256BitVector())
13420         return SDValue();
13421       // Quit if not the same type.
13422       if (VecInMap.begin() != VecInMap.end() &&
13423           VT != VecInMap.begin()->first.getValueType())
13424         return SDValue();
13425       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13426       VecIns.push_back(ExtractedFromVec);
13427     }
13428     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13429   }
13430
13431   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13432          "Not extracted from 128-/256-bit vector.");
13433
13434   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13435
13436   for (DenseMap<SDValue, unsigned>::const_iterator
13437         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13438     // Quit if not all elements are used.
13439     if (I->second != FullMask)
13440       return SDValue();
13441   }
13442
13443   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13444
13445   // Cast all vectors into TestVT for PTEST.
13446   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13447     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13448
13449   // If more than one full vectors are evaluated, OR them first before PTEST.
13450   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13451     // Each iteration will OR 2 nodes and append the result until there is only
13452     // 1 node left, i.e. the final OR'd value of all vectors.
13453     SDValue LHS = VecIns[Slot];
13454     SDValue RHS = VecIns[Slot + 1];
13455     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13456   }
13457
13458   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13459                      VecIns.back(), VecIns.back());
13460 }
13461
13462 /// \brief return true if \c Op has a use that doesn't just read flags.
13463 static bool hasNonFlagsUse(SDValue Op) {
13464   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13465        ++UI) {
13466     SDNode *User = *UI;
13467     unsigned UOpNo = UI.getOperandNo();
13468     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13469       // Look pass truncate.
13470       UOpNo = User->use_begin().getOperandNo();
13471       User = *User->use_begin();
13472     }
13473
13474     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13475         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13476       return true;
13477   }
13478   return false;
13479 }
13480
13481 /// Emit nodes that will be selected as "test Op0,Op0", or something
13482 /// equivalent.
13483 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13484                                     SelectionDAG &DAG) const {
13485   if (Op.getValueType() == MVT::i1) {
13486     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13487     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13488                        DAG.getConstant(0, dl, MVT::i8));
13489   }
13490   // CF and OF aren't always set the way we want. Determine which
13491   // of these we need.
13492   bool NeedCF = false;
13493   bool NeedOF = false;
13494   switch (X86CC) {
13495   default: break;
13496   case X86::COND_A: case X86::COND_AE:
13497   case X86::COND_B: case X86::COND_BE:
13498     NeedCF = true;
13499     break;
13500   case X86::COND_G: case X86::COND_GE:
13501   case X86::COND_L: case X86::COND_LE:
13502   case X86::COND_O: case X86::COND_NO: {
13503     // Check if we really need to set the
13504     // Overflow flag. If NoSignedWrap is present
13505     // that is not actually needed.
13506     switch (Op->getOpcode()) {
13507     case ISD::ADD:
13508     case ISD::SUB:
13509     case ISD::MUL:
13510     case ISD::SHL: {
13511       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13512       if (BinNode->Flags.hasNoSignedWrap())
13513         break;
13514     }
13515     default:
13516       NeedOF = true;
13517       break;
13518     }
13519     break;
13520   }
13521   }
13522   // See if we can use the EFLAGS value from the operand instead of
13523   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13524   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13525   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13526     // Emit a CMP with 0, which is the TEST pattern.
13527     //if (Op.getValueType() == MVT::i1)
13528     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13529     //                     DAG.getConstant(0, MVT::i1));
13530     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13531                        DAG.getConstant(0, dl, Op.getValueType()));
13532   }
13533   unsigned Opcode = 0;
13534   unsigned NumOperands = 0;
13535
13536   // Truncate operations may prevent the merge of the SETCC instruction
13537   // and the arithmetic instruction before it. Attempt to truncate the operands
13538   // of the arithmetic instruction and use a reduced bit-width instruction.
13539   bool NeedTruncation = false;
13540   SDValue ArithOp = Op;
13541   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13542     SDValue Arith = Op->getOperand(0);
13543     // Both the trunc and the arithmetic op need to have one user each.
13544     if (Arith->hasOneUse())
13545       switch (Arith.getOpcode()) {
13546         default: break;
13547         case ISD::ADD:
13548         case ISD::SUB:
13549         case ISD::AND:
13550         case ISD::OR:
13551         case ISD::XOR: {
13552           NeedTruncation = true;
13553           ArithOp = Arith;
13554         }
13555       }
13556   }
13557
13558   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13559   // which may be the result of a CAST.  We use the variable 'Op', which is the
13560   // non-casted variable when we check for possible users.
13561   switch (ArithOp.getOpcode()) {
13562   case ISD::ADD:
13563     // Due to an isel shortcoming, be conservative if this add is likely to be
13564     // selected as part of a load-modify-store instruction. When the root node
13565     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13566     // uses of other nodes in the match, such as the ADD in this case. This
13567     // leads to the ADD being left around and reselected, with the result being
13568     // two adds in the output.  Alas, even if none our users are stores, that
13569     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13570     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13571     // climbing the DAG back to the root, and it doesn't seem to be worth the
13572     // effort.
13573     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13574          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13575       if (UI->getOpcode() != ISD::CopyToReg &&
13576           UI->getOpcode() != ISD::SETCC &&
13577           UI->getOpcode() != ISD::STORE)
13578         goto default_case;
13579
13580     if (ConstantSDNode *C =
13581         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13582       // An add of one will be selected as an INC.
13583       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13584         Opcode = X86ISD::INC;
13585         NumOperands = 1;
13586         break;
13587       }
13588
13589       // An add of negative one (subtract of one) will be selected as a DEC.
13590       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13591         Opcode = X86ISD::DEC;
13592         NumOperands = 1;
13593         break;
13594       }
13595     }
13596
13597     // Otherwise use a regular EFLAGS-setting add.
13598     Opcode = X86ISD::ADD;
13599     NumOperands = 2;
13600     break;
13601   case ISD::SHL:
13602   case ISD::SRL:
13603     // If we have a constant logical shift that's only used in a comparison
13604     // against zero turn it into an equivalent AND. This allows turning it into
13605     // a TEST instruction later.
13606     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13607         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13608       EVT VT = Op.getValueType();
13609       unsigned BitWidth = VT.getSizeInBits();
13610       unsigned ShAmt = Op->getConstantOperandVal(1);
13611       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13612         break;
13613       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13614                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13615                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13616       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13617         break;
13618       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13619                                 DAG.getConstant(Mask, dl, VT));
13620       DAG.ReplaceAllUsesWith(Op, New);
13621       Op = New;
13622     }
13623     break;
13624
13625   case ISD::AND:
13626     // If the primary and result isn't used, don't bother using X86ISD::AND,
13627     // because a TEST instruction will be better.
13628     if (!hasNonFlagsUse(Op))
13629       break;
13630     // FALL THROUGH
13631   case ISD::SUB:
13632   case ISD::OR:
13633   case ISD::XOR:
13634     // Due to the ISEL shortcoming noted above, be conservative if this op is
13635     // likely to be selected as part of a load-modify-store instruction.
13636     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13637            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13638       if (UI->getOpcode() == ISD::STORE)
13639         goto default_case;
13640
13641     // Otherwise use a regular EFLAGS-setting instruction.
13642     switch (ArithOp.getOpcode()) {
13643     default: llvm_unreachable("unexpected operator!");
13644     case ISD::SUB: Opcode = X86ISD::SUB; break;
13645     case ISD::XOR: Opcode = X86ISD::XOR; break;
13646     case ISD::AND: Opcode = X86ISD::AND; break;
13647     case ISD::OR: {
13648       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13649         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13650         if (EFLAGS.getNode())
13651           return EFLAGS;
13652       }
13653       Opcode = X86ISD::OR;
13654       break;
13655     }
13656     }
13657
13658     NumOperands = 2;
13659     break;
13660   case X86ISD::ADD:
13661   case X86ISD::SUB:
13662   case X86ISD::INC:
13663   case X86ISD::DEC:
13664   case X86ISD::OR:
13665   case X86ISD::XOR:
13666   case X86ISD::AND:
13667     return SDValue(Op.getNode(), 1);
13668   default:
13669   default_case:
13670     break;
13671   }
13672
13673   // If we found that truncation is beneficial, perform the truncation and
13674   // update 'Op'.
13675   if (NeedTruncation) {
13676     EVT VT = Op.getValueType();
13677     SDValue WideVal = Op->getOperand(0);
13678     EVT WideVT = WideVal.getValueType();
13679     unsigned ConvertedOp = 0;
13680     // Use a target machine opcode to prevent further DAGCombine
13681     // optimizations that may separate the arithmetic operations
13682     // from the setcc node.
13683     switch (WideVal.getOpcode()) {
13684       default: break;
13685       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13686       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13687       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13688       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13689       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13690     }
13691
13692     if (ConvertedOp) {
13693       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13694       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13695         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13696         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13697         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13698       }
13699     }
13700   }
13701
13702   if (Opcode == 0)
13703     // Emit a CMP with 0, which is the TEST pattern.
13704     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13705                        DAG.getConstant(0, dl, Op.getValueType()));
13706
13707   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13708   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13709
13710   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13711   DAG.ReplaceAllUsesWith(Op, New);
13712   return SDValue(New.getNode(), 1);
13713 }
13714
13715 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13716 /// equivalent.
13717 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13718                                    SDLoc dl, SelectionDAG &DAG) const {
13719   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13720     if (C->getAPIntValue() == 0)
13721       return EmitTest(Op0, X86CC, dl, DAG);
13722
13723      if (Op0.getValueType() == MVT::i1)
13724        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13725   }
13726
13727   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13728        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13729     // Do the comparison at i32 if it's smaller, besides the Atom case.
13730     // This avoids subregister aliasing issues. Keep the smaller reference
13731     // if we're optimizing for size, however, as that'll allow better folding
13732     // of memory operations.
13733     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13734         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13735         !Subtarget->isAtom()) {
13736       unsigned ExtendOp =
13737           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13738       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13739       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13740     }
13741     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13742     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13743     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13744                               Op0, Op1);
13745     return SDValue(Sub.getNode(), 1);
13746   }
13747   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13748 }
13749
13750 /// Convert a comparison if required by the subtarget.
13751 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13752                                                  SelectionDAG &DAG) const {
13753   // If the subtarget does not support the FUCOMI instruction, floating-point
13754   // comparisons have to be converted.
13755   if (Subtarget->hasCMov() ||
13756       Cmp.getOpcode() != X86ISD::CMP ||
13757       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13758       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13759     return Cmp;
13760
13761   // The instruction selector will select an FUCOM instruction instead of
13762   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13763   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13764   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13765   SDLoc dl(Cmp);
13766   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13767   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13768   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13769                             DAG.getConstant(8, dl, MVT::i8));
13770   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13771   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13772 }
13773
13774 /// The minimum architected relative accuracy is 2^-12. We need one
13775 /// Newton-Raphson step to have a good float result (24 bits of precision).
13776 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13777                                             DAGCombinerInfo &DCI,
13778                                             unsigned &RefinementSteps,
13779                                             bool &UseOneConstNR) const {
13780   EVT VT = Op.getValueType();
13781   const char *RecipOp;
13782
13783   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13784   // TODO: Add support for AVX512 (v16f32).
13785   // It is likely not profitable to do this for f64 because a double-precision
13786   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13787   // instructions: convert to single, rsqrtss, convert back to double, refine
13788   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13789   // along with FMA, this could be a throughput win.
13790   if (VT == MVT::f32 && Subtarget->hasSSE1())
13791     RecipOp = "sqrtf";
13792   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13793            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13794     RecipOp = "vec-sqrtf";
13795   else
13796     return SDValue();
13797
13798   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13799   if (!Recips.isEnabled(RecipOp))
13800     return SDValue();
13801
13802   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13803   UseOneConstNR = false;
13804   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13805 }
13806
13807 /// The minimum architected relative accuracy is 2^-12. We need one
13808 /// Newton-Raphson step to have a good float result (24 bits of precision).
13809 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13810                                             DAGCombinerInfo &DCI,
13811                                             unsigned &RefinementSteps) const {
13812   EVT VT = Op.getValueType();
13813   const char *RecipOp;
13814
13815   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13816   // TODO: Add support for AVX512 (v16f32).
13817   // It is likely not profitable to do this for f64 because a double-precision
13818   // reciprocal estimate with refinement on x86 prior to FMA requires
13819   // 15 instructions: convert to single, rcpss, convert back to double, refine
13820   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13821   // along with FMA, this could be a throughput win.
13822   if (VT == MVT::f32 && Subtarget->hasSSE1())
13823     RecipOp = "divf";
13824   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13825            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13826     RecipOp = "vec-divf";
13827   else
13828     return SDValue();
13829
13830   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13831   if (!Recips.isEnabled(RecipOp))
13832     return SDValue();
13833
13834   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13835   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13836 }
13837
13838 /// If we have at least two divisions that use the same divisor, convert to
13839 /// multplication by a reciprocal. This may need to be adjusted for a given
13840 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13841 /// This is because we still need one division to calculate the reciprocal and
13842 /// then we need two multiplies by that reciprocal as replacements for the
13843 /// original divisions.
13844 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13845   return 2;
13846 }
13847
13848 static bool isAllOnes(SDValue V) {
13849   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13850   return C && C->isAllOnesValue();
13851 }
13852
13853 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13854 /// if it's possible.
13855 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13856                                      SDLoc dl, SelectionDAG &DAG) const {
13857   SDValue Op0 = And.getOperand(0);
13858   SDValue Op1 = And.getOperand(1);
13859   if (Op0.getOpcode() == ISD::TRUNCATE)
13860     Op0 = Op0.getOperand(0);
13861   if (Op1.getOpcode() == ISD::TRUNCATE)
13862     Op1 = Op1.getOperand(0);
13863
13864   SDValue LHS, RHS;
13865   if (Op1.getOpcode() == ISD::SHL)
13866     std::swap(Op0, Op1);
13867   if (Op0.getOpcode() == ISD::SHL) {
13868     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13869       if (And00C->getZExtValue() == 1) {
13870         // If we looked past a truncate, check that it's only truncating away
13871         // known zeros.
13872         unsigned BitWidth = Op0.getValueSizeInBits();
13873         unsigned AndBitWidth = And.getValueSizeInBits();
13874         if (BitWidth > AndBitWidth) {
13875           APInt Zeros, Ones;
13876           DAG.computeKnownBits(Op0, Zeros, Ones);
13877           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13878             return SDValue();
13879         }
13880         LHS = Op1;
13881         RHS = Op0.getOperand(1);
13882       }
13883   } else if (Op1.getOpcode() == ISD::Constant) {
13884     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13885     uint64_t AndRHSVal = AndRHS->getZExtValue();
13886     SDValue AndLHS = Op0;
13887
13888     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13889       LHS = AndLHS.getOperand(0);
13890       RHS = AndLHS.getOperand(1);
13891     }
13892
13893     // Use BT if the immediate can't be encoded in a TEST instruction.
13894     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13895       LHS = AndLHS;
13896       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13897     }
13898   }
13899
13900   if (LHS.getNode()) {
13901     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13902     // instruction.  Since the shift amount is in-range-or-undefined, we know
13903     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13904     // the encoding for the i16 version is larger than the i32 version.
13905     // Also promote i16 to i32 for performance / code size reason.
13906     if (LHS.getValueType() == MVT::i8 ||
13907         LHS.getValueType() == MVT::i16)
13908       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13909
13910     // If the operand types disagree, extend the shift amount to match.  Since
13911     // BT ignores high bits (like shifts) we can use anyextend.
13912     if (LHS.getValueType() != RHS.getValueType())
13913       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13914
13915     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13916     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13917     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13918                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13919   }
13920
13921   return SDValue();
13922 }
13923
13924 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13925 /// mask CMPs.
13926 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13927                               SDValue &Op1) {
13928   unsigned SSECC;
13929   bool Swap = false;
13930
13931   // SSE Condition code mapping:
13932   //  0 - EQ
13933   //  1 - LT
13934   //  2 - LE
13935   //  3 - UNORD
13936   //  4 - NEQ
13937   //  5 - NLT
13938   //  6 - NLE
13939   //  7 - ORD
13940   switch (SetCCOpcode) {
13941   default: llvm_unreachable("Unexpected SETCC condition");
13942   case ISD::SETOEQ:
13943   case ISD::SETEQ:  SSECC = 0; break;
13944   case ISD::SETOGT:
13945   case ISD::SETGT:  Swap = true; // Fallthrough
13946   case ISD::SETLT:
13947   case ISD::SETOLT: SSECC = 1; break;
13948   case ISD::SETOGE:
13949   case ISD::SETGE:  Swap = true; // Fallthrough
13950   case ISD::SETLE:
13951   case ISD::SETOLE: SSECC = 2; break;
13952   case ISD::SETUO:  SSECC = 3; break;
13953   case ISD::SETUNE:
13954   case ISD::SETNE:  SSECC = 4; break;
13955   case ISD::SETULE: Swap = true; // Fallthrough
13956   case ISD::SETUGE: SSECC = 5; break;
13957   case ISD::SETULT: Swap = true; // Fallthrough
13958   case ISD::SETUGT: SSECC = 6; break;
13959   case ISD::SETO:   SSECC = 7; break;
13960   case ISD::SETUEQ:
13961   case ISD::SETONE: SSECC = 8; break;
13962   }
13963   if (Swap)
13964     std::swap(Op0, Op1);
13965
13966   return SSECC;
13967 }
13968
13969 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13970 // ones, and then concatenate the result back.
13971 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13972   MVT VT = Op.getSimpleValueType();
13973
13974   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13975          "Unsupported value type for operation");
13976
13977   unsigned NumElems = VT.getVectorNumElements();
13978   SDLoc dl(Op);
13979   SDValue CC = Op.getOperand(2);
13980
13981   // Extract the LHS vectors
13982   SDValue LHS = Op.getOperand(0);
13983   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13984   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13985
13986   // Extract the RHS vectors
13987   SDValue RHS = Op.getOperand(1);
13988   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13989   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13990
13991   // Issue the operation on the smaller types and concatenate the result back
13992   MVT EltVT = VT.getVectorElementType();
13993   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13994   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13995                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13996                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13997 }
13998
13999 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14000   SDValue Op0 = Op.getOperand(0);
14001   SDValue Op1 = Op.getOperand(1);
14002   SDValue CC = Op.getOperand(2);
14003   MVT VT = Op.getSimpleValueType();
14004   SDLoc dl(Op);
14005
14006   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14007          "Unexpected type for boolean compare operation");
14008   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14009   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14010                                DAG.getConstant(-1, dl, VT));
14011   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14012                                DAG.getConstant(-1, dl, VT));
14013   switch (SetCCOpcode) {
14014   default: llvm_unreachable("Unexpected SETCC condition");
14015   case ISD::SETEQ:
14016     // (x == y) -> ~(x ^ y)
14017     return DAG.getNode(ISD::XOR, dl, VT,
14018                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14019                        DAG.getConstant(-1, dl, VT));
14020   case ISD::SETNE:
14021     // (x != y) -> (x ^ y)
14022     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14023   case ISD::SETUGT:
14024   case ISD::SETGT:
14025     // (x > y) -> (x & ~y)
14026     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14027   case ISD::SETULT:
14028   case ISD::SETLT:
14029     // (x < y) -> (~x & y)
14030     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14031   case ISD::SETULE:
14032   case ISD::SETLE:
14033     // (x <= y) -> (~x | y)
14034     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14035   case ISD::SETUGE:
14036   case ISD::SETGE:
14037     // (x >=y) -> (x | ~y)
14038     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14039   }
14040 }
14041
14042 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14043                                      const X86Subtarget *Subtarget) {
14044   SDValue Op0 = Op.getOperand(0);
14045   SDValue Op1 = Op.getOperand(1);
14046   SDValue CC = Op.getOperand(2);
14047   MVT VT = Op.getSimpleValueType();
14048   SDLoc dl(Op);
14049
14050   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14051          Op.getValueType().getScalarType() == MVT::i1 &&
14052          "Cannot set masked compare for this operation");
14053
14054   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14055   unsigned  Opc = 0;
14056   bool Unsigned = false;
14057   bool Swap = false;
14058   unsigned SSECC;
14059   switch (SetCCOpcode) {
14060   default: llvm_unreachable("Unexpected SETCC condition");
14061   case ISD::SETNE:  SSECC = 4; break;
14062   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14063   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14064   case ISD::SETLT:  Swap = true; //fall-through
14065   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14066   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14067   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14068   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14069   case ISD::SETULE: Unsigned = true; //fall-through
14070   case ISD::SETLE:  SSECC = 2; break;
14071   }
14072
14073   if (Swap)
14074     std::swap(Op0, Op1);
14075   if (Opc)
14076     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14077   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14078   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14079                      DAG.getConstant(SSECC, dl, MVT::i8));
14080 }
14081
14082 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14083 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14084 /// return an empty value.
14085 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14086 {
14087   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14088   if (!BV)
14089     return SDValue();
14090
14091   MVT VT = Op1.getSimpleValueType();
14092   MVT EVT = VT.getVectorElementType();
14093   unsigned n = VT.getVectorNumElements();
14094   SmallVector<SDValue, 8> ULTOp1;
14095
14096   for (unsigned i = 0; i < n; ++i) {
14097     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14098     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14099       return SDValue();
14100
14101     // Avoid underflow.
14102     APInt Val = Elt->getAPIntValue();
14103     if (Val == 0)
14104       return SDValue();
14105
14106     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14107   }
14108
14109   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14110 }
14111
14112 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14113                            SelectionDAG &DAG) {
14114   SDValue Op0 = Op.getOperand(0);
14115   SDValue Op1 = Op.getOperand(1);
14116   SDValue CC = Op.getOperand(2);
14117   MVT VT = Op.getSimpleValueType();
14118   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14119   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14120   SDLoc dl(Op);
14121
14122   if (isFP) {
14123 #ifndef NDEBUG
14124     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14125     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14126 #endif
14127
14128     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14129     unsigned Opc = X86ISD::CMPP;
14130     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14131       assert(VT.getVectorNumElements() <= 16);
14132       Opc = X86ISD::CMPM;
14133     }
14134     // In the two special cases we can't handle, emit two comparisons.
14135     if (SSECC == 8) {
14136       unsigned CC0, CC1;
14137       unsigned CombineOpc;
14138       if (SetCCOpcode == ISD::SETUEQ) {
14139         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14140       } else {
14141         assert(SetCCOpcode == ISD::SETONE);
14142         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14143       }
14144
14145       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14146                                  DAG.getConstant(CC0, dl, MVT::i8));
14147       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14148                                  DAG.getConstant(CC1, dl, MVT::i8));
14149       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14150     }
14151     // Handle all other FP comparisons here.
14152     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14153                        DAG.getConstant(SSECC, dl, MVT::i8));
14154   }
14155
14156   // Break 256-bit integer vector compare into smaller ones.
14157   if (VT.is256BitVector() && !Subtarget->hasInt256())
14158     return Lower256IntVSETCC(Op, DAG);
14159
14160   EVT OpVT = Op1.getValueType();
14161   if (OpVT.getVectorElementType() == MVT::i1)
14162     return LowerBoolVSETCC_AVX512(Op, DAG);
14163
14164   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14165   if (Subtarget->hasAVX512()) {
14166     if (Op1.getValueType().is512BitVector() ||
14167         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14168         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14169       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14170
14171     // In AVX-512 architecture setcc returns mask with i1 elements,
14172     // But there is no compare instruction for i8 and i16 elements in KNL.
14173     // We are not talking about 512-bit operands in this case, these
14174     // types are illegal.
14175     if (MaskResult &&
14176         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14177          OpVT.getVectorElementType().getSizeInBits() >= 8))
14178       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14179                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14180   }
14181
14182   // Lower using XOP integer comparisons.
14183   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14184        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14185     // Translate compare code to XOP PCOM compare mode.
14186     unsigned CmpMode = 0;
14187     switch (SetCCOpcode) {
14188     default: llvm_unreachable("Unexpected SETCC condition");
14189     case ISD::SETULT:
14190     case ISD::SETLT: CmpMode = 0x00; break;
14191     case ISD::SETULE:
14192     case ISD::SETLE: CmpMode = 0x01; break;
14193     case ISD::SETUGT:
14194     case ISD::SETGT: CmpMode = 0x02; break;
14195     case ISD::SETUGE:
14196     case ISD::SETGE: CmpMode = 0x03; break;
14197     case ISD::SETEQ: CmpMode = 0x04; break;
14198     case ISD::SETNE: CmpMode = 0x05; break;
14199     }
14200
14201     // Are we comparing unsigned or signed integers?
14202     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14203       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14204
14205     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14206                        DAG.getConstant(CmpMode, dl, MVT::i8));
14207   }
14208
14209   // We are handling one of the integer comparisons here.  Since SSE only has
14210   // GT and EQ comparisons for integer, swapping operands and multiple
14211   // operations may be required for some comparisons.
14212   unsigned Opc;
14213   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14214   bool Subus = false;
14215
14216   switch (SetCCOpcode) {
14217   default: llvm_unreachable("Unexpected SETCC condition");
14218   case ISD::SETNE:  Invert = true;
14219   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14220   case ISD::SETLT:  Swap = true;
14221   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14222   case ISD::SETGE:  Swap = true;
14223   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14224                     Invert = true; break;
14225   case ISD::SETULT: Swap = true;
14226   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14227                     FlipSigns = true; break;
14228   case ISD::SETUGE: Swap = true;
14229   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14230                     FlipSigns = true; Invert = true; break;
14231   }
14232
14233   // Special case: Use min/max operations for SETULE/SETUGE
14234   MVT VET = VT.getVectorElementType();
14235   bool hasMinMax =
14236        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14237     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14238
14239   if (hasMinMax) {
14240     switch (SetCCOpcode) {
14241     default: break;
14242     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14243     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14244     }
14245
14246     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14247   }
14248
14249   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14250   if (!MinMax && hasSubus) {
14251     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14252     // Op0 u<= Op1:
14253     //   t = psubus Op0, Op1
14254     //   pcmpeq t, <0..0>
14255     switch (SetCCOpcode) {
14256     default: break;
14257     case ISD::SETULT: {
14258       // If the comparison is against a constant we can turn this into a
14259       // setule.  With psubus, setule does not require a swap.  This is
14260       // beneficial because the constant in the register is no longer
14261       // destructed as the destination so it can be hoisted out of a loop.
14262       // Only do this pre-AVX since vpcmp* is no longer destructive.
14263       if (Subtarget->hasAVX())
14264         break;
14265       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14266       if (ULEOp1.getNode()) {
14267         Op1 = ULEOp1;
14268         Subus = true; Invert = false; Swap = false;
14269       }
14270       break;
14271     }
14272     // Psubus is better than flip-sign because it requires no inversion.
14273     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14274     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14275     }
14276
14277     if (Subus) {
14278       Opc = X86ISD::SUBUS;
14279       FlipSigns = false;
14280     }
14281   }
14282
14283   if (Swap)
14284     std::swap(Op0, Op1);
14285
14286   // Check that the operation in question is available (most are plain SSE2,
14287   // but PCMPGTQ and PCMPEQQ have different requirements).
14288   if (VT == MVT::v2i64) {
14289     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14290       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14291
14292       // First cast everything to the right type.
14293       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14294       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14295
14296       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14297       // bits of the inputs before performing those operations. The lower
14298       // compare is always unsigned.
14299       SDValue SB;
14300       if (FlipSigns) {
14301         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14302       } else {
14303         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14304         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14305         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14306                          Sign, Zero, Sign, Zero);
14307       }
14308       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14309       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14310
14311       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14312       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14313       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14314
14315       // Create masks for only the low parts/high parts of the 64 bit integers.
14316       static const int MaskHi[] = { 1, 1, 3, 3 };
14317       static const int MaskLo[] = { 0, 0, 2, 2 };
14318       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14319       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14320       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14321
14322       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14323       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14324
14325       if (Invert)
14326         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14327
14328       return DAG.getBitcast(VT, Result);
14329     }
14330
14331     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14332       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14333       // pcmpeqd + pshufd + pand.
14334       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14335
14336       // First cast everything to the right type.
14337       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14338       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14339
14340       // Do the compare.
14341       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14342
14343       // Make sure the lower and upper halves are both all-ones.
14344       static const int Mask[] = { 1, 0, 3, 2 };
14345       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14346       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14347
14348       if (Invert)
14349         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14350
14351       return DAG.getBitcast(VT, Result);
14352     }
14353   }
14354
14355   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14356   // bits of the inputs before performing those operations.
14357   if (FlipSigns) {
14358     EVT EltVT = VT.getVectorElementType();
14359     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14360                                  VT);
14361     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14362     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14363   }
14364
14365   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14366
14367   // If the logical-not of the result is required, perform that now.
14368   if (Invert)
14369     Result = DAG.getNOT(dl, Result, VT);
14370
14371   if (MinMax)
14372     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14373
14374   if (Subus)
14375     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14376                          getZeroVector(VT, Subtarget, DAG, dl));
14377
14378   return Result;
14379 }
14380
14381 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14382
14383   MVT VT = Op.getSimpleValueType();
14384
14385   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14386
14387   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14388          && "SetCC type must be 8-bit or 1-bit integer");
14389   SDValue Op0 = Op.getOperand(0);
14390   SDValue Op1 = Op.getOperand(1);
14391   SDLoc dl(Op);
14392   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14393
14394   // Optimize to BT if possible.
14395   // Lower (X & (1 << N)) == 0 to BT(X, N).
14396   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14397   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14398   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14399       Op1.getOpcode() == ISD::Constant &&
14400       cast<ConstantSDNode>(Op1)->isNullValue() &&
14401       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14402     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14403     if (NewSetCC.getNode()) {
14404       if (VT == MVT::i1)
14405         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14406       return NewSetCC;
14407     }
14408   }
14409
14410   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14411   // these.
14412   if (Op1.getOpcode() == ISD::Constant &&
14413       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14414        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14415       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14416
14417     // If the input is a setcc, then reuse the input setcc or use a new one with
14418     // the inverted condition.
14419     if (Op0.getOpcode() == X86ISD::SETCC) {
14420       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14421       bool Invert = (CC == ISD::SETNE) ^
14422         cast<ConstantSDNode>(Op1)->isNullValue();
14423       if (!Invert)
14424         return Op0;
14425
14426       CCode = X86::GetOppositeBranchCondition(CCode);
14427       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14428                                   DAG.getConstant(CCode, dl, MVT::i8),
14429                                   Op0.getOperand(1));
14430       if (VT == MVT::i1)
14431         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14432       return SetCC;
14433     }
14434   }
14435   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14436       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14437       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14438
14439     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14440     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14441   }
14442
14443   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14444   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14445   if (X86CC == X86::COND_INVALID)
14446     return SDValue();
14447
14448   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14449   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14450   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14451                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14452   if (VT == MVT::i1)
14453     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14454   return SetCC;
14455 }
14456
14457 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14458 static bool isX86LogicalCmp(SDValue Op) {
14459   unsigned Opc = Op.getNode()->getOpcode();
14460   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14461       Opc == X86ISD::SAHF)
14462     return true;
14463   if (Op.getResNo() == 1 &&
14464       (Opc == X86ISD::ADD ||
14465        Opc == X86ISD::SUB ||
14466        Opc == X86ISD::ADC ||
14467        Opc == X86ISD::SBB ||
14468        Opc == X86ISD::SMUL ||
14469        Opc == X86ISD::UMUL ||
14470        Opc == X86ISD::INC ||
14471        Opc == X86ISD::DEC ||
14472        Opc == X86ISD::OR ||
14473        Opc == X86ISD::XOR ||
14474        Opc == X86ISD::AND))
14475     return true;
14476
14477   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14478     return true;
14479
14480   return false;
14481 }
14482
14483 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14484   if (V.getOpcode() != ISD::TRUNCATE)
14485     return false;
14486
14487   SDValue VOp0 = V.getOperand(0);
14488   unsigned InBits = VOp0.getValueSizeInBits();
14489   unsigned Bits = V.getValueSizeInBits();
14490   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14491 }
14492
14493 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14494   bool addTest = true;
14495   SDValue Cond  = Op.getOperand(0);
14496   SDValue Op1 = Op.getOperand(1);
14497   SDValue Op2 = Op.getOperand(2);
14498   SDLoc DL(Op);
14499   EVT VT = Op1.getValueType();
14500   SDValue CC;
14501
14502   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14503   // are available or VBLENDV if AVX is available.
14504   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14505   if (Cond.getOpcode() == ISD::SETCC &&
14506       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14507        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14508       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14509     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14510     int SSECC = translateX86FSETCC(
14511         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14512
14513     if (SSECC != 8) {
14514       if (Subtarget->hasAVX512()) {
14515         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14516                                   DAG.getConstant(SSECC, DL, MVT::i8));
14517         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14518       }
14519
14520       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14521                                 DAG.getConstant(SSECC, DL, MVT::i8));
14522
14523       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14524       // of 3 logic instructions for size savings and potentially speed.
14525       // Unfortunately, there is no scalar form of VBLENDV.
14526
14527       // If either operand is a constant, don't try this. We can expect to
14528       // optimize away at least one of the logic instructions later in that
14529       // case, so that sequence would be faster than a variable blend.
14530
14531       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14532       // uses XMM0 as the selection register. That may need just as many
14533       // instructions as the AND/ANDN/OR sequence due to register moves, so
14534       // don't bother.
14535
14536       if (Subtarget->hasAVX() &&
14537           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14538
14539         // Convert to vectors, do a VSELECT, and convert back to scalar.
14540         // All of the conversions should be optimized away.
14541
14542         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14543         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14544         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14545         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14546
14547         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14548         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14549
14550         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14551
14552         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14553                            VSel, DAG.getIntPtrConstant(0, DL));
14554       }
14555       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14556       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14557       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14558     }
14559   }
14560
14561   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14562     SDValue Op1Scalar;
14563     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14564       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14565     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14566       Op1Scalar = Op1.getOperand(0);
14567     SDValue Op2Scalar;
14568     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14569       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14570     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14571       Op2Scalar = Op2.getOperand(0);
14572     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14573       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14574                                       Op1Scalar.getValueType(),
14575                                       Cond, Op1Scalar, Op2Scalar);
14576       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14577         return DAG.getBitcast(VT, newSelect);
14578       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14579       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14580                          DAG.getIntPtrConstant(0, DL));
14581     }
14582   }
14583
14584   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14585     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14586     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14587                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14588     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14589                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14590     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14591                                     Cond, Op1, Op2);
14592     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14593   }
14594
14595   if (Cond.getOpcode() == ISD::SETCC) {
14596     SDValue NewCond = LowerSETCC(Cond, DAG);
14597     if (NewCond.getNode())
14598       Cond = NewCond;
14599   }
14600
14601   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14602   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14603   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14604   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14605   if (Cond.getOpcode() == X86ISD::SETCC &&
14606       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14607       isZero(Cond.getOperand(1).getOperand(1))) {
14608     SDValue Cmp = Cond.getOperand(1);
14609
14610     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14611
14612     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14613         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14614       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14615
14616       SDValue CmpOp0 = Cmp.getOperand(0);
14617       // Apply further optimizations for special cases
14618       // (select (x != 0), -1, 0) -> neg & sbb
14619       // (select (x == 0), 0, -1) -> neg & sbb
14620       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14621         if (YC->isNullValue() &&
14622             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14623           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14624           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14625                                     DAG.getConstant(0, DL,
14626                                                     CmpOp0.getValueType()),
14627                                     CmpOp0);
14628           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14629                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14630                                     SDValue(Neg.getNode(), 1));
14631           return Res;
14632         }
14633
14634       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14635                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14636       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14637
14638       SDValue Res =   // Res = 0 or -1.
14639         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14640                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14641
14642       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14643         Res = DAG.getNOT(DL, Res, Res.getValueType());
14644
14645       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14646       if (!N2C || !N2C->isNullValue())
14647         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14648       return Res;
14649     }
14650   }
14651
14652   // Look past (and (setcc_carry (cmp ...)), 1).
14653   if (Cond.getOpcode() == ISD::AND &&
14654       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14655     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14656     if (C && C->getAPIntValue() == 1)
14657       Cond = Cond.getOperand(0);
14658   }
14659
14660   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14661   // setting operand in place of the X86ISD::SETCC.
14662   unsigned CondOpcode = Cond.getOpcode();
14663   if (CondOpcode == X86ISD::SETCC ||
14664       CondOpcode == X86ISD::SETCC_CARRY) {
14665     CC = Cond.getOperand(0);
14666
14667     SDValue Cmp = Cond.getOperand(1);
14668     unsigned Opc = Cmp.getOpcode();
14669     MVT VT = Op.getSimpleValueType();
14670
14671     bool IllegalFPCMov = false;
14672     if (VT.isFloatingPoint() && !VT.isVector() &&
14673         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14674       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14675
14676     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14677         Opc == X86ISD::BT) { // FIXME
14678       Cond = Cmp;
14679       addTest = false;
14680     }
14681   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14682              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14683              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14684               Cond.getOperand(0).getValueType() != MVT::i8)) {
14685     SDValue LHS = Cond.getOperand(0);
14686     SDValue RHS = Cond.getOperand(1);
14687     unsigned X86Opcode;
14688     unsigned X86Cond;
14689     SDVTList VTs;
14690     switch (CondOpcode) {
14691     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14692     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14693     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14694     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14695     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14696     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14697     default: llvm_unreachable("unexpected overflowing operator");
14698     }
14699     if (CondOpcode == ISD::UMULO)
14700       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14701                           MVT::i32);
14702     else
14703       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14704
14705     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14706
14707     if (CondOpcode == ISD::UMULO)
14708       Cond = X86Op.getValue(2);
14709     else
14710       Cond = X86Op.getValue(1);
14711
14712     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14713     addTest = false;
14714   }
14715
14716   if (addTest) {
14717     // Look past the truncate if the high bits are known zero.
14718     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14719       Cond = Cond.getOperand(0);
14720
14721     // We know the result of AND is compared against zero. Try to match
14722     // it to BT.
14723     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14724       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14725       if (NewSetCC.getNode()) {
14726         CC = NewSetCC.getOperand(0);
14727         Cond = NewSetCC.getOperand(1);
14728         addTest = false;
14729       }
14730     }
14731   }
14732
14733   if (addTest) {
14734     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14735     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14736   }
14737
14738   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14739   // a <  b ?  0 : -1 -> RES = setcc_carry
14740   // a >= b ? -1 :  0 -> RES = setcc_carry
14741   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14742   if (Cond.getOpcode() == X86ISD::SUB) {
14743     Cond = ConvertCmpIfNecessary(Cond, DAG);
14744     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14745
14746     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14747         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14748       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14749                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14750                                 Cond);
14751       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14752         return DAG.getNOT(DL, Res, Res.getValueType());
14753       return Res;
14754     }
14755   }
14756
14757   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14758   // widen the cmov and push the truncate through. This avoids introducing a new
14759   // branch during isel and doesn't add any extensions.
14760   if (Op.getValueType() == MVT::i8 &&
14761       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14762     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14763     if (T1.getValueType() == T2.getValueType() &&
14764         // Blacklist CopyFromReg to avoid partial register stalls.
14765         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14766       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14767       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14768       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14769     }
14770   }
14771
14772   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14773   // condition is true.
14774   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14775   SDValue Ops[] = { Op2, Op1, CC, Cond };
14776   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14777 }
14778
14779 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14780                                        const X86Subtarget *Subtarget,
14781                                        SelectionDAG &DAG) {
14782   MVT VT = Op->getSimpleValueType(0);
14783   SDValue In = Op->getOperand(0);
14784   MVT InVT = In.getSimpleValueType();
14785   MVT VTElt = VT.getVectorElementType();
14786   MVT InVTElt = InVT.getVectorElementType();
14787   SDLoc dl(Op);
14788
14789   // SKX processor
14790   if ((InVTElt == MVT::i1) &&
14791       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14792         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14793
14794        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14795         VTElt.getSizeInBits() <= 16)) ||
14796
14797        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14798         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14799
14800        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14801         VTElt.getSizeInBits() >= 32))))
14802     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14803
14804   unsigned int NumElts = VT.getVectorNumElements();
14805
14806   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14807     return SDValue();
14808
14809   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14810     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14811       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14812     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14813   }
14814
14815   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14816   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14817   SDValue NegOne =
14818    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14819                    ExtVT);
14820   SDValue Zero =
14821    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14822
14823   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14824   if (VT.is512BitVector())
14825     return V;
14826   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14827 }
14828
14829 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14830                                              const X86Subtarget *Subtarget,
14831                                              SelectionDAG &DAG) {
14832   SDValue In = Op->getOperand(0);
14833   MVT VT = Op->getSimpleValueType(0);
14834   MVT InVT = In.getSimpleValueType();
14835   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14836
14837   MVT InSVT = InVT.getScalarType();
14838   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14839
14840   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14841     return SDValue();
14842   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14843     return SDValue();
14844
14845   SDLoc dl(Op);
14846
14847   // SSE41 targets can use the pmovsx* instructions directly.
14848   if (Subtarget->hasSSE41())
14849     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14850
14851   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14852   SDValue Curr = In;
14853   MVT CurrVT = InVT;
14854
14855   // As SRAI is only available on i16/i32 types, we expand only up to i32
14856   // and handle i64 separately.
14857   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14858     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14859     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14860     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14861     Curr = DAG.getBitcast(CurrVT, Curr);
14862   }
14863
14864   SDValue SignExt = Curr;
14865   if (CurrVT != InVT) {
14866     unsigned SignExtShift =
14867         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14868     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14869                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14870   }
14871
14872   if (CurrVT == VT)
14873     return SignExt;
14874
14875   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14876     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14877                                DAG.getConstant(31, dl, MVT::i8));
14878     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14879     return DAG.getBitcast(VT, Ext);
14880   }
14881
14882   return SDValue();
14883 }
14884
14885 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14886                                 SelectionDAG &DAG) {
14887   MVT VT = Op->getSimpleValueType(0);
14888   SDValue In = Op->getOperand(0);
14889   MVT InVT = In.getSimpleValueType();
14890   SDLoc dl(Op);
14891
14892   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14893     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14894
14895   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14896       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14897       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14898     return SDValue();
14899
14900   if (Subtarget->hasInt256())
14901     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14902
14903   // Optimize vectors in AVX mode
14904   // Sign extend  v8i16 to v8i32 and
14905   //              v4i32 to v4i64
14906   //
14907   // Divide input vector into two parts
14908   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14909   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14910   // concat the vectors to original VT
14911
14912   unsigned NumElems = InVT.getVectorNumElements();
14913   SDValue Undef = DAG.getUNDEF(InVT);
14914
14915   SmallVector<int,8> ShufMask1(NumElems, -1);
14916   for (unsigned i = 0; i != NumElems/2; ++i)
14917     ShufMask1[i] = i;
14918
14919   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14920
14921   SmallVector<int,8> ShufMask2(NumElems, -1);
14922   for (unsigned i = 0; i != NumElems/2; ++i)
14923     ShufMask2[i] = i + NumElems/2;
14924
14925   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14926
14927   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14928                                 VT.getVectorNumElements()/2);
14929
14930   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14931   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14932
14933   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14934 }
14935
14936 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14937 // may emit an illegal shuffle but the expansion is still better than scalar
14938 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14939 // we'll emit a shuffle and a arithmetic shift.
14940 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14941 // TODO: It is possible to support ZExt by zeroing the undef values during
14942 // the shuffle phase or after the shuffle.
14943 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14944                                  SelectionDAG &DAG) {
14945   MVT RegVT = Op.getSimpleValueType();
14946   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14947   assert(RegVT.isInteger() &&
14948          "We only custom lower integer vector sext loads.");
14949
14950   // Nothing useful we can do without SSE2 shuffles.
14951   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14952
14953   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14954   SDLoc dl(Ld);
14955   EVT MemVT = Ld->getMemoryVT();
14956   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14957   unsigned RegSz = RegVT.getSizeInBits();
14958
14959   ISD::LoadExtType Ext = Ld->getExtensionType();
14960
14961   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14962          && "Only anyext and sext are currently implemented.");
14963   assert(MemVT != RegVT && "Cannot extend to the same type");
14964   assert(MemVT.isVector() && "Must load a vector from memory");
14965
14966   unsigned NumElems = RegVT.getVectorNumElements();
14967   unsigned MemSz = MemVT.getSizeInBits();
14968   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14969
14970   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14971     // The only way in which we have a legal 256-bit vector result but not the
14972     // integer 256-bit operations needed to directly lower a sextload is if we
14973     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14974     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14975     // correctly legalized. We do this late to allow the canonical form of
14976     // sextload to persist throughout the rest of the DAG combiner -- it wants
14977     // to fold together any extensions it can, and so will fuse a sign_extend
14978     // of an sextload into a sextload targeting a wider value.
14979     SDValue Load;
14980     if (MemSz == 128) {
14981       // Just switch this to a normal load.
14982       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14983                                        "it must be a legal 128-bit vector "
14984                                        "type!");
14985       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14986                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14987                   Ld->isInvariant(), Ld->getAlignment());
14988     } else {
14989       assert(MemSz < 128 &&
14990              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14991       // Do an sext load to a 128-bit vector type. We want to use the same
14992       // number of elements, but elements half as wide. This will end up being
14993       // recursively lowered by this routine, but will succeed as we definitely
14994       // have all the necessary features if we're using AVX1.
14995       EVT HalfEltVT =
14996           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14997       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14998       Load =
14999           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15000                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15001                          Ld->isNonTemporal(), Ld->isInvariant(),
15002                          Ld->getAlignment());
15003     }
15004
15005     // Replace chain users with the new chain.
15006     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15007     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15008
15009     // Finally, do a normal sign-extend to the desired register.
15010     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15011   }
15012
15013   // All sizes must be a power of two.
15014   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15015          "Non-power-of-two elements are not custom lowered!");
15016
15017   // Attempt to load the original value using scalar loads.
15018   // Find the largest scalar type that divides the total loaded size.
15019   MVT SclrLoadTy = MVT::i8;
15020   for (MVT Tp : MVT::integer_valuetypes()) {
15021     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15022       SclrLoadTy = Tp;
15023     }
15024   }
15025
15026   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15027   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15028       (64 <= MemSz))
15029     SclrLoadTy = MVT::f64;
15030
15031   // Calculate the number of scalar loads that we need to perform
15032   // in order to load our vector from memory.
15033   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15034
15035   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15036          "Can only lower sext loads with a single scalar load!");
15037
15038   unsigned loadRegZize = RegSz;
15039   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15040     loadRegZize = 128;
15041
15042   // Represent our vector as a sequence of elements which are the
15043   // largest scalar that we can load.
15044   EVT LoadUnitVecVT = EVT::getVectorVT(
15045       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15046
15047   // Represent the data using the same element type that is stored in
15048   // memory. In practice, we ''widen'' MemVT.
15049   EVT WideVecVT =
15050       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15051                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15052
15053   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15054          "Invalid vector type");
15055
15056   // We can't shuffle using an illegal type.
15057   assert(TLI.isTypeLegal(WideVecVT) &&
15058          "We only lower types that form legal widened vector types");
15059
15060   SmallVector<SDValue, 8> Chains;
15061   SDValue Ptr = Ld->getBasePtr();
15062   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15063                                       TLI.getPointerTy(DAG.getDataLayout()));
15064   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15065
15066   for (unsigned i = 0; i < NumLoads; ++i) {
15067     // Perform a single load.
15068     SDValue ScalarLoad =
15069         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15070                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15071                     Ld->getAlignment());
15072     Chains.push_back(ScalarLoad.getValue(1));
15073     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15074     // another round of DAGCombining.
15075     if (i == 0)
15076       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15077     else
15078       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15079                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15080
15081     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15082   }
15083
15084   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15085
15086   // Bitcast the loaded value to a vector of the original element type, in
15087   // the size of the target vector type.
15088   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15089   unsigned SizeRatio = RegSz / MemSz;
15090
15091   if (Ext == ISD::SEXTLOAD) {
15092     // If we have SSE4.1, we can directly emit a VSEXT node.
15093     if (Subtarget->hasSSE41()) {
15094       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15095       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15096       return Sext;
15097     }
15098
15099     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15100     // lanes.
15101     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15102            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15103
15104     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15105     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15106     return Shuff;
15107   }
15108
15109   // Redistribute the loaded elements into the different locations.
15110   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15111   for (unsigned i = 0; i != NumElems; ++i)
15112     ShuffleVec[i * SizeRatio] = i;
15113
15114   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15115                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15116
15117   // Bitcast to the requested type.
15118   Shuff = DAG.getBitcast(RegVT, Shuff);
15119   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15120   return Shuff;
15121 }
15122
15123 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15124 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15125 // from the AND / OR.
15126 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15127   Opc = Op.getOpcode();
15128   if (Opc != ISD::OR && Opc != ISD::AND)
15129     return false;
15130   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15131           Op.getOperand(0).hasOneUse() &&
15132           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15133           Op.getOperand(1).hasOneUse());
15134 }
15135
15136 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15137 // 1 and that the SETCC node has a single use.
15138 static bool isXor1OfSetCC(SDValue Op) {
15139   if (Op.getOpcode() != ISD::XOR)
15140     return false;
15141   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15142   if (N1C && N1C->getAPIntValue() == 1) {
15143     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15144       Op.getOperand(0).hasOneUse();
15145   }
15146   return false;
15147 }
15148
15149 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15150   bool addTest = true;
15151   SDValue Chain = Op.getOperand(0);
15152   SDValue Cond  = Op.getOperand(1);
15153   SDValue Dest  = Op.getOperand(2);
15154   SDLoc dl(Op);
15155   SDValue CC;
15156   bool Inverted = false;
15157
15158   if (Cond.getOpcode() == ISD::SETCC) {
15159     // Check for setcc([su]{add,sub,mul}o == 0).
15160     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15161         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15162         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15163         Cond.getOperand(0).getResNo() == 1 &&
15164         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15165          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15166          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15167          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15168          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15169          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15170       Inverted = true;
15171       Cond = Cond.getOperand(0);
15172     } else {
15173       SDValue NewCond = LowerSETCC(Cond, DAG);
15174       if (NewCond.getNode())
15175         Cond = NewCond;
15176     }
15177   }
15178 #if 0
15179   // FIXME: LowerXALUO doesn't handle these!!
15180   else if (Cond.getOpcode() == X86ISD::ADD  ||
15181            Cond.getOpcode() == X86ISD::SUB  ||
15182            Cond.getOpcode() == X86ISD::SMUL ||
15183            Cond.getOpcode() == X86ISD::UMUL)
15184     Cond = LowerXALUO(Cond, DAG);
15185 #endif
15186
15187   // Look pass (and (setcc_carry (cmp ...)), 1).
15188   if (Cond.getOpcode() == ISD::AND &&
15189       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15190     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15191     if (C && C->getAPIntValue() == 1)
15192       Cond = Cond.getOperand(0);
15193   }
15194
15195   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15196   // setting operand in place of the X86ISD::SETCC.
15197   unsigned CondOpcode = Cond.getOpcode();
15198   if (CondOpcode == X86ISD::SETCC ||
15199       CondOpcode == X86ISD::SETCC_CARRY) {
15200     CC = Cond.getOperand(0);
15201
15202     SDValue Cmp = Cond.getOperand(1);
15203     unsigned Opc = Cmp.getOpcode();
15204     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15205     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15206       Cond = Cmp;
15207       addTest = false;
15208     } else {
15209       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15210       default: break;
15211       case X86::COND_O:
15212       case X86::COND_B:
15213         // These can only come from an arithmetic instruction with overflow,
15214         // e.g. SADDO, UADDO.
15215         Cond = Cond.getNode()->getOperand(1);
15216         addTest = false;
15217         break;
15218       }
15219     }
15220   }
15221   CondOpcode = Cond.getOpcode();
15222   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15223       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15224       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15225        Cond.getOperand(0).getValueType() != MVT::i8)) {
15226     SDValue LHS = Cond.getOperand(0);
15227     SDValue RHS = Cond.getOperand(1);
15228     unsigned X86Opcode;
15229     unsigned X86Cond;
15230     SDVTList VTs;
15231     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15232     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15233     // X86ISD::INC).
15234     switch (CondOpcode) {
15235     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15236     case ISD::SADDO:
15237       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15238         if (C->isOne()) {
15239           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15240           break;
15241         }
15242       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15243     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15244     case ISD::SSUBO:
15245       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15246         if (C->isOne()) {
15247           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15248           break;
15249         }
15250       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15251     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15252     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15253     default: llvm_unreachable("unexpected overflowing operator");
15254     }
15255     if (Inverted)
15256       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15257     if (CondOpcode == ISD::UMULO)
15258       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15259                           MVT::i32);
15260     else
15261       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15262
15263     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15264
15265     if (CondOpcode == ISD::UMULO)
15266       Cond = X86Op.getValue(2);
15267     else
15268       Cond = X86Op.getValue(1);
15269
15270     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15271     addTest = false;
15272   } else {
15273     unsigned CondOpc;
15274     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15275       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15276       if (CondOpc == ISD::OR) {
15277         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15278         // two branches instead of an explicit OR instruction with a
15279         // separate test.
15280         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15281             isX86LogicalCmp(Cmp)) {
15282           CC = Cond.getOperand(0).getOperand(0);
15283           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15284                               Chain, Dest, CC, Cmp);
15285           CC = Cond.getOperand(1).getOperand(0);
15286           Cond = Cmp;
15287           addTest = false;
15288         }
15289       } else { // ISD::AND
15290         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15291         // two branches instead of an explicit AND instruction with a
15292         // separate test. However, we only do this if this block doesn't
15293         // have a fall-through edge, because this requires an explicit
15294         // jmp when the condition is false.
15295         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15296             isX86LogicalCmp(Cmp) &&
15297             Op.getNode()->hasOneUse()) {
15298           X86::CondCode CCode =
15299             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15300           CCode = X86::GetOppositeBranchCondition(CCode);
15301           CC = DAG.getConstant(CCode, dl, MVT::i8);
15302           SDNode *User = *Op.getNode()->use_begin();
15303           // Look for an unconditional branch following this conditional branch.
15304           // We need this because we need to reverse the successors in order
15305           // to implement FCMP_OEQ.
15306           if (User->getOpcode() == ISD::BR) {
15307             SDValue FalseBB = User->getOperand(1);
15308             SDNode *NewBR =
15309               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15310             assert(NewBR == User);
15311             (void)NewBR;
15312             Dest = FalseBB;
15313
15314             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15315                                 Chain, Dest, CC, Cmp);
15316             X86::CondCode CCode =
15317               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15318             CCode = X86::GetOppositeBranchCondition(CCode);
15319             CC = DAG.getConstant(CCode, dl, MVT::i8);
15320             Cond = Cmp;
15321             addTest = false;
15322           }
15323         }
15324       }
15325     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15326       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15327       // It should be transformed during dag combiner except when the condition
15328       // is set by a arithmetics with overflow node.
15329       X86::CondCode CCode =
15330         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15331       CCode = X86::GetOppositeBranchCondition(CCode);
15332       CC = DAG.getConstant(CCode, dl, MVT::i8);
15333       Cond = Cond.getOperand(0).getOperand(1);
15334       addTest = false;
15335     } else if (Cond.getOpcode() == ISD::SETCC &&
15336                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15337       // For FCMP_OEQ, we can emit
15338       // two branches instead of an explicit AND instruction with a
15339       // separate test. However, we only do this if this block doesn't
15340       // have a fall-through edge, because this requires an explicit
15341       // jmp when the condition is false.
15342       if (Op.getNode()->hasOneUse()) {
15343         SDNode *User = *Op.getNode()->use_begin();
15344         // Look for an unconditional branch following this conditional branch.
15345         // We need this because we need to reverse the successors in order
15346         // to implement FCMP_OEQ.
15347         if (User->getOpcode() == ISD::BR) {
15348           SDValue FalseBB = User->getOperand(1);
15349           SDNode *NewBR =
15350             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15351           assert(NewBR == User);
15352           (void)NewBR;
15353           Dest = FalseBB;
15354
15355           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15356                                     Cond.getOperand(0), Cond.getOperand(1));
15357           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15358           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15359           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15360                               Chain, Dest, CC, Cmp);
15361           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15362           Cond = Cmp;
15363           addTest = false;
15364         }
15365       }
15366     } else if (Cond.getOpcode() == ISD::SETCC &&
15367                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15368       // For FCMP_UNE, we can emit
15369       // two branches instead of an explicit AND instruction with a
15370       // separate test. However, we only do this if this block doesn't
15371       // have a fall-through edge, because this requires an explicit
15372       // jmp when the condition is false.
15373       if (Op.getNode()->hasOneUse()) {
15374         SDNode *User = *Op.getNode()->use_begin();
15375         // Look for an unconditional branch following this conditional branch.
15376         // We need this because we need to reverse the successors in order
15377         // to implement FCMP_UNE.
15378         if (User->getOpcode() == ISD::BR) {
15379           SDValue FalseBB = User->getOperand(1);
15380           SDNode *NewBR =
15381             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15382           assert(NewBR == User);
15383           (void)NewBR;
15384
15385           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15386                                     Cond.getOperand(0), Cond.getOperand(1));
15387           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15388           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15389           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15390                               Chain, Dest, CC, Cmp);
15391           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15392           Cond = Cmp;
15393           addTest = false;
15394           Dest = FalseBB;
15395         }
15396       }
15397     }
15398   }
15399
15400   if (addTest) {
15401     // Look pass the truncate if the high bits are known zero.
15402     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15403         Cond = Cond.getOperand(0);
15404
15405     // We know the result of AND is compared against zero. Try to match
15406     // it to BT.
15407     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15408       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15409       if (NewSetCC.getNode()) {
15410         CC = NewSetCC.getOperand(0);
15411         Cond = NewSetCC.getOperand(1);
15412         addTest = false;
15413       }
15414     }
15415   }
15416
15417   if (addTest) {
15418     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15419     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15420     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15421   }
15422   Cond = ConvertCmpIfNecessary(Cond, DAG);
15423   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15424                      Chain, Dest, CC, Cond);
15425 }
15426
15427 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15428 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15429 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15430 // that the guard pages used by the OS virtual memory manager are allocated in
15431 // correct sequence.
15432 SDValue
15433 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15434                                            SelectionDAG &DAG) const {
15435   MachineFunction &MF = DAG.getMachineFunction();
15436   bool SplitStack = MF.shouldSplitStack();
15437   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15438                SplitStack;
15439   SDLoc dl(Op);
15440
15441   if (!Lower) {
15442     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15443     SDNode* Node = Op.getNode();
15444
15445     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15446     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15447         " not tell us which reg is the stack pointer!");
15448     EVT VT = Node->getValueType(0);
15449     SDValue Tmp1 = SDValue(Node, 0);
15450     SDValue Tmp2 = SDValue(Node, 1);
15451     SDValue Tmp3 = Node->getOperand(2);
15452     SDValue Chain = Tmp1.getOperand(0);
15453
15454     // Chain the dynamic stack allocation so that it doesn't modify the stack
15455     // pointer when other instructions are using the stack.
15456     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15457         SDLoc(Node));
15458
15459     SDValue Size = Tmp2.getOperand(1);
15460     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15461     Chain = SP.getValue(1);
15462     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15463     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15464     unsigned StackAlign = TFI.getStackAlignment();
15465     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15466     if (Align > StackAlign)
15467       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15468           DAG.getConstant(-(uint64_t)Align, dl, VT));
15469     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15470
15471     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15472         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15473         SDLoc(Node));
15474
15475     SDValue Ops[2] = { Tmp1, Tmp2 };
15476     return DAG.getMergeValues(Ops, dl);
15477   }
15478
15479   // Get the inputs.
15480   SDValue Chain = Op.getOperand(0);
15481   SDValue Size  = Op.getOperand(1);
15482   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15483   EVT VT = Op.getNode()->getValueType(0);
15484
15485   bool Is64Bit = Subtarget->is64Bit();
15486   MVT SPTy = getPointerTy(DAG.getDataLayout());
15487
15488   if (SplitStack) {
15489     MachineRegisterInfo &MRI = MF.getRegInfo();
15490
15491     if (Is64Bit) {
15492       // The 64 bit implementation of segmented stacks needs to clobber both r10
15493       // r11. This makes it impossible to use it along with nested parameters.
15494       const Function *F = MF.getFunction();
15495
15496       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15497            I != E; ++I)
15498         if (I->hasNestAttr())
15499           report_fatal_error("Cannot use segmented stacks with functions that "
15500                              "have nested arguments.");
15501     }
15502
15503     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15504     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15505     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15506     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15507                                 DAG.getRegister(Vreg, SPTy));
15508     SDValue Ops1[2] = { Value, Chain };
15509     return DAG.getMergeValues(Ops1, dl);
15510   } else {
15511     SDValue Flag;
15512     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15513
15514     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15515     Flag = Chain.getValue(1);
15516     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15517
15518     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15519
15520     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15521     unsigned SPReg = RegInfo->getStackRegister();
15522     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15523     Chain = SP.getValue(1);
15524
15525     if (Align) {
15526       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15527                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15528       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15529     }
15530
15531     SDValue Ops1[2] = { SP, Chain };
15532     return DAG.getMergeValues(Ops1, dl);
15533   }
15534 }
15535
15536 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15537   MachineFunction &MF = DAG.getMachineFunction();
15538   auto PtrVT = getPointerTy(MF.getDataLayout());
15539   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15540
15541   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15542   SDLoc DL(Op);
15543
15544   if (!Subtarget->is64Bit() ||
15545       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15546     // vastart just stores the address of the VarArgsFrameIndex slot into the
15547     // memory location argument.
15548     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15549     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15550                         MachinePointerInfo(SV), false, false, 0);
15551   }
15552
15553   // __va_list_tag:
15554   //   gp_offset         (0 - 6 * 8)
15555   //   fp_offset         (48 - 48 + 8 * 16)
15556   //   overflow_arg_area (point to parameters coming in memory).
15557   //   reg_save_area
15558   SmallVector<SDValue, 8> MemOps;
15559   SDValue FIN = Op.getOperand(1);
15560   // Store gp_offset
15561   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15562                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15563                                                DL, MVT::i32),
15564                                FIN, MachinePointerInfo(SV), false, false, 0);
15565   MemOps.push_back(Store);
15566
15567   // Store fp_offset
15568   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15569   Store = DAG.getStore(Op.getOperand(0), DL,
15570                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15571                                        MVT::i32),
15572                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15573   MemOps.push_back(Store);
15574
15575   // Store ptr to overflow_arg_area
15576   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15577   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15578   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15579                        MachinePointerInfo(SV, 8),
15580                        false, false, 0);
15581   MemOps.push_back(Store);
15582
15583   // Store ptr to reg_save_area.
15584   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15585       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15586   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15587   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15588       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15589   MemOps.push_back(Store);
15590   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15591 }
15592
15593 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15594   assert(Subtarget->is64Bit() &&
15595          "LowerVAARG only handles 64-bit va_arg!");
15596   assert(Op.getNode()->getNumOperands() == 4);
15597
15598   MachineFunction &MF = DAG.getMachineFunction();
15599   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15600     // The Win64 ABI uses char* instead of a structure.
15601     return DAG.expandVAArg(Op.getNode());
15602
15603   SDValue Chain = Op.getOperand(0);
15604   SDValue SrcPtr = Op.getOperand(1);
15605   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15606   unsigned Align = Op.getConstantOperandVal(3);
15607   SDLoc dl(Op);
15608
15609   EVT ArgVT = Op.getNode()->getValueType(0);
15610   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15611   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15612   uint8_t ArgMode;
15613
15614   // Decide which area this value should be read from.
15615   // TODO: Implement the AMD64 ABI in its entirety. This simple
15616   // selection mechanism works only for the basic types.
15617   if (ArgVT == MVT::f80) {
15618     llvm_unreachable("va_arg for f80 not yet implemented");
15619   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15620     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15621   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15622     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15623   } else {
15624     llvm_unreachable("Unhandled argument type in LowerVAARG");
15625   }
15626
15627   if (ArgMode == 2) {
15628     // Sanity Check: Make sure using fp_offset makes sense.
15629     assert(!Subtarget->useSoftFloat() &&
15630            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15631            Subtarget->hasSSE1());
15632   }
15633
15634   // Insert VAARG_64 node into the DAG
15635   // VAARG_64 returns two values: Variable Argument Address, Chain
15636   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15637                        DAG.getConstant(ArgMode, dl, MVT::i8),
15638                        DAG.getConstant(Align, dl, MVT::i32)};
15639   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15640   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15641                                           VTs, InstOps, MVT::i64,
15642                                           MachinePointerInfo(SV),
15643                                           /*Align=*/0,
15644                                           /*Volatile=*/false,
15645                                           /*ReadMem=*/true,
15646                                           /*WriteMem=*/true);
15647   Chain = VAARG.getValue(1);
15648
15649   // Load the next argument and return it
15650   return DAG.getLoad(ArgVT, dl,
15651                      Chain,
15652                      VAARG,
15653                      MachinePointerInfo(),
15654                      false, false, false, 0);
15655 }
15656
15657 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15658                            SelectionDAG &DAG) {
15659   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15660   // where a va_list is still an i8*.
15661   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15662   if (Subtarget->isCallingConvWin64(
15663         DAG.getMachineFunction().getFunction()->getCallingConv()))
15664     // Probably a Win64 va_copy.
15665     return DAG.expandVACopy(Op.getNode());
15666
15667   SDValue Chain = Op.getOperand(0);
15668   SDValue DstPtr = Op.getOperand(1);
15669   SDValue SrcPtr = Op.getOperand(2);
15670   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15671   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15672   SDLoc DL(Op);
15673
15674   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15675                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15676                        false, false,
15677                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15678 }
15679
15680 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15681 // amount is a constant. Takes immediate version of shift as input.
15682 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15683                                           SDValue SrcOp, uint64_t ShiftAmt,
15684                                           SelectionDAG &DAG) {
15685   MVT ElementType = VT.getVectorElementType();
15686
15687   // Fold this packed shift into its first operand if ShiftAmt is 0.
15688   if (ShiftAmt == 0)
15689     return SrcOp;
15690
15691   // Check for ShiftAmt >= element width
15692   if (ShiftAmt >= ElementType.getSizeInBits()) {
15693     if (Opc == X86ISD::VSRAI)
15694       ShiftAmt = ElementType.getSizeInBits() - 1;
15695     else
15696       return DAG.getConstant(0, dl, VT);
15697   }
15698
15699   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15700          && "Unknown target vector shift-by-constant node");
15701
15702   // Fold this packed vector shift into a build vector if SrcOp is a
15703   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15704   if (VT == SrcOp.getSimpleValueType() &&
15705       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15706     SmallVector<SDValue, 8> Elts;
15707     unsigned NumElts = SrcOp->getNumOperands();
15708     ConstantSDNode *ND;
15709
15710     switch(Opc) {
15711     default: llvm_unreachable(nullptr);
15712     case X86ISD::VSHLI:
15713       for (unsigned i=0; i!=NumElts; ++i) {
15714         SDValue CurrentOp = SrcOp->getOperand(i);
15715         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15716           Elts.push_back(CurrentOp);
15717           continue;
15718         }
15719         ND = cast<ConstantSDNode>(CurrentOp);
15720         const APInt &C = ND->getAPIntValue();
15721         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15722       }
15723       break;
15724     case X86ISD::VSRLI:
15725       for (unsigned i=0; i!=NumElts; ++i) {
15726         SDValue CurrentOp = SrcOp->getOperand(i);
15727         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15728           Elts.push_back(CurrentOp);
15729           continue;
15730         }
15731         ND = cast<ConstantSDNode>(CurrentOp);
15732         const APInt &C = ND->getAPIntValue();
15733         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15734       }
15735       break;
15736     case X86ISD::VSRAI:
15737       for (unsigned i=0; i!=NumElts; ++i) {
15738         SDValue CurrentOp = SrcOp->getOperand(i);
15739         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15740           Elts.push_back(CurrentOp);
15741           continue;
15742         }
15743         ND = cast<ConstantSDNode>(CurrentOp);
15744         const APInt &C = ND->getAPIntValue();
15745         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15746       }
15747       break;
15748     }
15749
15750     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15751   }
15752
15753   return DAG.getNode(Opc, dl, VT, SrcOp,
15754                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15755 }
15756
15757 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15758 // may or may not be a constant. Takes immediate version of shift as input.
15759 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15760                                    SDValue SrcOp, SDValue ShAmt,
15761                                    SelectionDAG &DAG) {
15762   MVT SVT = ShAmt.getSimpleValueType();
15763   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15764
15765   // Catch shift-by-constant.
15766   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15767     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15768                                       CShAmt->getZExtValue(), DAG);
15769
15770   // Change opcode to non-immediate version
15771   switch (Opc) {
15772     default: llvm_unreachable("Unknown target vector shift node");
15773     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15774     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15775     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15776   }
15777
15778   const X86Subtarget &Subtarget =
15779       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15780   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15781       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15782     // Let the shuffle legalizer expand this shift amount node.
15783     SDValue Op0 = ShAmt.getOperand(0);
15784     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15785     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15786   } else {
15787     // Need to build a vector containing shift amount.
15788     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15789     SmallVector<SDValue, 4> ShOps;
15790     ShOps.push_back(ShAmt);
15791     if (SVT == MVT::i32) {
15792       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15793       ShOps.push_back(DAG.getUNDEF(SVT));
15794     }
15795     ShOps.push_back(DAG.getUNDEF(SVT));
15796
15797     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15798     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15799   }
15800
15801   // The return type has to be a 128-bit type with the same element
15802   // type as the input type.
15803   MVT EltVT = VT.getVectorElementType();
15804   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15805
15806   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15807   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15808 }
15809
15810 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15811 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15812 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15813 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15814                                     SDValue PreservedSrc,
15815                                     const X86Subtarget *Subtarget,
15816                                     SelectionDAG &DAG) {
15817     EVT VT = Op.getValueType();
15818     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15819                                   MVT::i1, VT.getVectorNumElements());
15820     SDValue VMask = SDValue();
15821     unsigned OpcodeSelect = ISD::VSELECT;
15822     SDLoc dl(Op);
15823
15824     assert(MaskVT.isSimple() && "invalid mask type");
15825
15826     if (isAllOnes(Mask))
15827       return Op;
15828
15829     if (MaskVT.bitsGT(Mask.getValueType())) {
15830       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15831                                          MaskVT.getSizeInBits());
15832       VMask = DAG.getBitcast(MaskVT,
15833                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15834     } else {
15835       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15836                                        Mask.getValueType().getSizeInBits());
15837       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15838       // are extracted by EXTRACT_SUBVECTOR.
15839       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15840                           DAG.getBitcast(BitcastVT, Mask),
15841                           DAG.getIntPtrConstant(0, dl));
15842     }
15843
15844     switch (Op.getOpcode()) {
15845       default: break;
15846       case X86ISD::PCMPEQM:
15847       case X86ISD::PCMPGTM:
15848       case X86ISD::CMPM:
15849       case X86ISD::CMPMU:
15850         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15851       case X86ISD::VFPCLASS:
15852         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15853       case X86ISD::VTRUNC:
15854       case X86ISD::VTRUNCS:
15855       case X86ISD::VTRUNCUS:
15856         // We can't use ISD::VSELECT here because it is not always "Legal"
15857         // for the destination type. For example vpmovqb require only AVX512
15858         // and vselect that can operate on byte element type require BWI
15859         OpcodeSelect = X86ISD::SELECT;
15860         break;
15861     }
15862     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15863       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15864     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15865 }
15866
15867 /// \brief Creates an SDNode for a predicated scalar operation.
15868 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15869 /// The mask is coming as MVT::i8 and it should be truncated
15870 /// to MVT::i1 while lowering masking intrinsics.
15871 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15872 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15873 /// for a scalar instruction.
15874 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15875                                     SDValue PreservedSrc,
15876                                     const X86Subtarget *Subtarget,
15877                                     SelectionDAG &DAG) {
15878   if (isAllOnes(Mask))
15879     return Op;
15880
15881   EVT VT = Op.getValueType();
15882   SDLoc dl(Op);
15883   // The mask should be of type MVT::i1
15884   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15885
15886   if (Op.getOpcode() == X86ISD::FSETCC)
15887     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15888
15889   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15890     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15891   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15892 }
15893
15894 static int getSEHRegistrationNodeSize(const Function *Fn) {
15895   if (!Fn->hasPersonalityFn())
15896     report_fatal_error(
15897         "querying registration node size for function without personality");
15898   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15899   // WinEHStatePass for the full struct definition.
15900   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15901   case EHPersonality::MSVC_X86SEH: return 24;
15902   case EHPersonality::MSVC_CXX: return 16;
15903   default: break;
15904   }
15905   report_fatal_error("can only recover FP for MSVC EH personality functions");
15906 }
15907
15908 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15909 /// function or when returning to a parent frame after catching an exception, we
15910 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15911 /// Here's the math:
15912 ///   RegNodeBase = EntryEBP - RegNodeSize
15913 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15914 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15915 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15916 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15917                                    SDValue EntryEBP) {
15918   MachineFunction &MF = DAG.getMachineFunction();
15919   SDLoc dl;
15920
15921   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15922   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15923
15924   // It's possible that the parent function no longer has a personality function
15925   // if the exceptional code was optimized away, in which case we just return
15926   // the incoming EBP.
15927   if (!Fn->hasPersonalityFn())
15928     return EntryEBP;
15929
15930   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
15931
15932   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
15933   // registration.
15934   MCSymbol *OffsetSym =
15935       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
15936           GlobalValue::getRealLinkageName(Fn->getName()));
15937   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
15938   SDValue RegNodeFrameOffset =
15939       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
15940
15941   // RegNodeBase = EntryEBP - RegNodeSize
15942   // ParentFP = RegNodeBase - RegNodeFrameOffset
15943   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
15944                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
15945   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
15946 }
15947
15948 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15949                                        SelectionDAG &DAG) {
15950   SDLoc dl(Op);
15951   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15952   EVT VT = Op.getValueType();
15953   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15954   if (IntrData) {
15955     switch(IntrData->Type) {
15956     case INTR_TYPE_1OP:
15957       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15958     case INTR_TYPE_2OP:
15959       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15960         Op.getOperand(2));
15961     case INTR_TYPE_2OP_IMM8:
15962       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15963                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
15964     case INTR_TYPE_3OP:
15965       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15966         Op.getOperand(2), Op.getOperand(3));
15967     case INTR_TYPE_4OP:
15968       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15969         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
15970     case INTR_TYPE_1OP_MASK_RM: {
15971       SDValue Src = Op.getOperand(1);
15972       SDValue PassThru = Op.getOperand(2);
15973       SDValue Mask = Op.getOperand(3);
15974       SDValue RoundingMode;
15975       // We allways add rounding mode to the Node.
15976       // If the rounding mode is not specified, we add the
15977       // "current direction" mode.
15978       if (Op.getNumOperands() == 4)
15979         RoundingMode =
15980           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15981       else
15982         RoundingMode = Op.getOperand(4);
15983       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15984       if (IntrWithRoundingModeOpcode != 0)
15985         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
15986             X86::STATIC_ROUNDING::CUR_DIRECTION)
15987           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15988                                       dl, Op.getValueType(), Src, RoundingMode),
15989                                       Mask, PassThru, Subtarget, DAG);
15990       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15991                                               RoundingMode),
15992                                   Mask, PassThru, Subtarget, DAG);
15993     }
15994     case INTR_TYPE_1OP_MASK: {
15995       SDValue Src = Op.getOperand(1);
15996       SDValue PassThru = Op.getOperand(2);
15997       SDValue Mask = Op.getOperand(3);
15998       // We add rounding mode to the Node when
15999       //   - RM Opcode is specified and
16000       //   - RM is not "current direction".
16001       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16002       if (IntrWithRoundingModeOpcode != 0) {
16003         SDValue Rnd = Op.getOperand(4);
16004         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16005         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16006           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16007                                       dl, Op.getValueType(),
16008                                       Src, Rnd),
16009                                       Mask, PassThru, Subtarget, DAG);
16010         }
16011       }
16012       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16013                                   Mask, PassThru, Subtarget, DAG);
16014     }
16015     case INTR_TYPE_SCALAR_MASK: {
16016       SDValue Src1 = Op.getOperand(1);
16017       SDValue Src2 = Op.getOperand(2);
16018       SDValue passThru = Op.getOperand(3);
16019       SDValue Mask = Op.getOperand(4);
16020       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16021                                   Mask, passThru, Subtarget, DAG);
16022     }
16023     case INTR_TYPE_SCALAR_MASK_RM: {
16024       SDValue Src1 = Op.getOperand(1);
16025       SDValue Src2 = Op.getOperand(2);
16026       SDValue Src0 = Op.getOperand(3);
16027       SDValue Mask = Op.getOperand(4);
16028       // There are 2 kinds of intrinsics in this group:
16029       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16030       // (2) With rounding mode and sae - 7 operands.
16031       if (Op.getNumOperands() == 6) {
16032         SDValue Sae  = Op.getOperand(5);
16033         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16034         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16035                                                 Sae),
16036                                     Mask, Src0, Subtarget, DAG);
16037       }
16038       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16039       SDValue RoundingMode  = Op.getOperand(5);
16040       SDValue Sae  = Op.getOperand(6);
16041       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16042                                               RoundingMode, Sae),
16043                                   Mask, Src0, Subtarget, DAG);
16044     }
16045     case INTR_TYPE_2OP_MASK:
16046     case INTR_TYPE_2OP_IMM8_MASK: {
16047       SDValue Src1 = Op.getOperand(1);
16048       SDValue Src2 = Op.getOperand(2);
16049       SDValue PassThru = Op.getOperand(3);
16050       SDValue Mask = Op.getOperand(4);
16051
16052       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16053         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16054
16055       // We specify 2 possible opcodes for intrinsics with rounding modes.
16056       // First, we check if the intrinsic may have non-default rounding mode,
16057       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16058       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16059       if (IntrWithRoundingModeOpcode != 0) {
16060         SDValue Rnd = Op.getOperand(5);
16061         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16062         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16063           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16064                                       dl, Op.getValueType(),
16065                                       Src1, Src2, Rnd),
16066                                       Mask, PassThru, Subtarget, DAG);
16067         }
16068       }
16069       // TODO: Intrinsics should have fast-math-flags to propagate.
16070       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16071                                   Mask, PassThru, Subtarget, DAG);
16072     }
16073     case INTR_TYPE_2OP_MASK_RM: {
16074       SDValue Src1 = Op.getOperand(1);
16075       SDValue Src2 = Op.getOperand(2);
16076       SDValue PassThru = Op.getOperand(3);
16077       SDValue Mask = Op.getOperand(4);
16078       // We specify 2 possible modes for intrinsics, with/without rounding
16079       // modes.
16080       // First, we check if the intrinsic have rounding mode (6 operands),
16081       // if not, we set rounding mode to "current".
16082       SDValue Rnd;
16083       if (Op.getNumOperands() == 6)
16084         Rnd = Op.getOperand(5);
16085       else
16086         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16087       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16088                                               Src1, Src2, Rnd),
16089                                   Mask, PassThru, Subtarget, DAG);
16090     }
16091     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16092       SDValue Src1 = Op.getOperand(1);
16093       SDValue Src2 = Op.getOperand(2);
16094       SDValue Src3 = Op.getOperand(3);
16095       SDValue PassThru = Op.getOperand(4);
16096       SDValue Mask = Op.getOperand(5);
16097       SDValue Sae  = Op.getOperand(6);
16098
16099       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16100                                               Src2, Src3, Sae),
16101                                   Mask, PassThru, Subtarget, DAG);
16102     }
16103     case INTR_TYPE_3OP_MASK_RM: {
16104       SDValue Src1 = Op.getOperand(1);
16105       SDValue Src2 = Op.getOperand(2);
16106       SDValue Imm = Op.getOperand(3);
16107       SDValue PassThru = Op.getOperand(4);
16108       SDValue Mask = Op.getOperand(5);
16109       // We specify 2 possible modes for intrinsics, with/without rounding
16110       // modes.
16111       // First, we check if the intrinsic have rounding mode (7 operands),
16112       // if not, we set rounding mode to "current".
16113       SDValue Rnd;
16114       if (Op.getNumOperands() == 7)
16115         Rnd = Op.getOperand(6);
16116       else
16117         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16118       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16119         Src1, Src2, Imm, Rnd),
16120         Mask, PassThru, Subtarget, DAG);
16121     }
16122     case INTR_TYPE_3OP_IMM8_MASK:
16123     case INTR_TYPE_3OP_MASK:
16124     case INSERT_SUBVEC: {
16125       SDValue Src1 = Op.getOperand(1);
16126       SDValue Src2 = Op.getOperand(2);
16127       SDValue Src3 = Op.getOperand(3);
16128       SDValue PassThru = Op.getOperand(4);
16129       SDValue Mask = Op.getOperand(5);
16130
16131       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16132         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16133       else if (IntrData->Type == INSERT_SUBVEC) {
16134         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16135         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16136         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16137         Imm *= Src2.getValueType().getVectorNumElements();
16138         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16139       }
16140
16141       // We specify 2 possible opcodes for intrinsics with rounding modes.
16142       // First, we check if the intrinsic may have non-default rounding mode,
16143       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16144       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16145       if (IntrWithRoundingModeOpcode != 0) {
16146         SDValue Rnd = Op.getOperand(6);
16147         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16148         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16149           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16150                                       dl, Op.getValueType(),
16151                                       Src1, Src2, Src3, Rnd),
16152                                       Mask, PassThru, Subtarget, DAG);
16153         }
16154       }
16155       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16156                                               Src1, Src2, Src3),
16157                                   Mask, PassThru, Subtarget, DAG);
16158     }
16159     case VPERM_3OP_MASKZ:
16160     case VPERM_3OP_MASK:
16161     case FMA_OP_MASK3:
16162     case FMA_OP_MASKZ:
16163     case FMA_OP_MASK: {
16164       SDValue Src1 = Op.getOperand(1);
16165       SDValue Src2 = Op.getOperand(2);
16166       SDValue Src3 = Op.getOperand(3);
16167       SDValue Mask = Op.getOperand(4);
16168       EVT VT = Op.getValueType();
16169       SDValue PassThru = SDValue();
16170
16171       // set PassThru element
16172       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16173         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16174       else if (IntrData->Type == FMA_OP_MASK3)
16175         PassThru = Src3;
16176       else
16177         PassThru = Src1;
16178
16179       // We specify 2 possible opcodes for intrinsics with rounding modes.
16180       // First, we check if the intrinsic may have non-default rounding mode,
16181       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16182       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16183       if (IntrWithRoundingModeOpcode != 0) {
16184         SDValue Rnd = Op.getOperand(5);
16185         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16186             X86::STATIC_ROUNDING::CUR_DIRECTION)
16187           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16188                                                   dl, Op.getValueType(),
16189                                                   Src1, Src2, Src3, Rnd),
16190                                       Mask, PassThru, Subtarget, DAG);
16191       }
16192       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16193                                               dl, Op.getValueType(),
16194                                               Src1, Src2, Src3),
16195                                   Mask, PassThru, Subtarget, DAG);
16196     }
16197     case FPCLASS: {
16198       // FPclass intrinsics with mask
16199        SDValue Src1 = Op.getOperand(1);
16200        EVT VT = Src1.getValueType();
16201        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16202                                       VT.getVectorNumElements());
16203        SDValue Imm = Op.getOperand(2);
16204        SDValue Mask = Op.getOperand(3);
16205        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16206                                         Mask.getValueType().getSizeInBits());
16207        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16208        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16209                                                  DAG.getTargetConstant(0, dl, MaskVT),
16210                                                  Subtarget, DAG);
16211        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16212                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16213                                  DAG.getIntPtrConstant(0, dl));
16214        return DAG.getBitcast(Op.getValueType(), Res);
16215     }
16216     case CMP_MASK:
16217     case CMP_MASK_CC: {
16218       // Comparison intrinsics with masks.
16219       // Example of transformation:
16220       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16221       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16222       // (i8 (bitcast
16223       //   (v8i1 (insert_subvector undef,
16224       //           (v2i1 (and (PCMPEQM %a, %b),
16225       //                      (extract_subvector
16226       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16227       EVT VT = Op.getOperand(1).getValueType();
16228       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16229                                     VT.getVectorNumElements());
16230       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16231       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16232                                        Mask.getValueType().getSizeInBits());
16233       SDValue Cmp;
16234       if (IntrData->Type == CMP_MASK_CC) {
16235         SDValue CC = Op.getOperand(3);
16236         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16237         // We specify 2 possible opcodes for intrinsics with rounding modes.
16238         // First, we check if the intrinsic may have non-default rounding mode,
16239         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16240         if (IntrData->Opc1 != 0) {
16241           SDValue Rnd = Op.getOperand(5);
16242           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16243               X86::STATIC_ROUNDING::CUR_DIRECTION)
16244             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16245                               Op.getOperand(2), CC, Rnd);
16246         }
16247         //default rounding mode
16248         if(!Cmp.getNode())
16249             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16250                               Op.getOperand(2), CC);
16251
16252       } else {
16253         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16254         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16255                           Op.getOperand(2));
16256       }
16257       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16258                                              DAG.getTargetConstant(0, dl,
16259                                                                    MaskVT),
16260                                              Subtarget, DAG);
16261       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16262                                 DAG.getUNDEF(BitcastVT), CmpMask,
16263                                 DAG.getIntPtrConstant(0, dl));
16264       return DAG.getBitcast(Op.getValueType(), Res);
16265     }
16266     case CMP_MASK_SCALAR_CC: {
16267       SDValue Src1 = Op.getOperand(1);
16268       SDValue Src2 = Op.getOperand(2);
16269       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16270       SDValue Mask = Op.getOperand(4);
16271
16272       SDValue Cmp;
16273       if (IntrData->Opc1 != 0) {
16274         SDValue Rnd = Op.getOperand(5);
16275         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16276             X86::STATIC_ROUNDING::CUR_DIRECTION)
16277           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16278       }
16279       //default rounding mode
16280       if(!Cmp.getNode())
16281         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16282
16283       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16284                                              DAG.getTargetConstant(0, dl,
16285                                                                    MVT::i1),
16286                                              Subtarget, DAG);
16287
16288       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16289                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16290                          DAG.getValueType(MVT::i1));
16291     }
16292     case COMI: { // Comparison intrinsics
16293       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16294       SDValue LHS = Op.getOperand(1);
16295       SDValue RHS = Op.getOperand(2);
16296       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16297       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16298       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16299       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16300                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16301       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16302     }
16303     case VSHIFT:
16304       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16305                                  Op.getOperand(1), Op.getOperand(2), DAG);
16306     case VSHIFT_MASK:
16307       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16308                                                       Op.getSimpleValueType(),
16309                                                       Op.getOperand(1),
16310                                                       Op.getOperand(2), DAG),
16311                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16312                                   DAG);
16313     case COMPRESS_EXPAND_IN_REG: {
16314       SDValue Mask = Op.getOperand(3);
16315       SDValue DataToCompress = Op.getOperand(1);
16316       SDValue PassThru = Op.getOperand(2);
16317       if (isAllOnes(Mask)) // return data as is
16318         return Op.getOperand(1);
16319
16320       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16321                                               DataToCompress),
16322                                   Mask, PassThru, Subtarget, DAG);
16323     }
16324     case BLEND: {
16325       SDValue Mask = Op.getOperand(3);
16326       EVT VT = Op.getValueType();
16327       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16328                                     VT.getVectorNumElements());
16329       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16330                                        Mask.getValueType().getSizeInBits());
16331       SDLoc dl(Op);
16332       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16333                                   DAG.getBitcast(BitcastVT, Mask),
16334                                   DAG.getIntPtrConstant(0, dl));
16335       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16336                          Op.getOperand(2));
16337     }
16338     default:
16339       break;
16340     }
16341   }
16342
16343   switch (IntNo) {
16344   default: return SDValue();    // Don't custom lower most intrinsics.
16345
16346   case Intrinsic::x86_avx2_permd:
16347   case Intrinsic::x86_avx2_permps:
16348     // Operands intentionally swapped. Mask is last operand to intrinsic,
16349     // but second operand for node/instruction.
16350     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16351                        Op.getOperand(2), Op.getOperand(1));
16352
16353   // ptest and testp intrinsics. The intrinsic these come from are designed to
16354   // return an integer value, not just an instruction so lower it to the ptest
16355   // or testp pattern and a setcc for the result.
16356   case Intrinsic::x86_sse41_ptestz:
16357   case Intrinsic::x86_sse41_ptestc:
16358   case Intrinsic::x86_sse41_ptestnzc:
16359   case Intrinsic::x86_avx_ptestz_256:
16360   case Intrinsic::x86_avx_ptestc_256:
16361   case Intrinsic::x86_avx_ptestnzc_256:
16362   case Intrinsic::x86_avx_vtestz_ps:
16363   case Intrinsic::x86_avx_vtestc_ps:
16364   case Intrinsic::x86_avx_vtestnzc_ps:
16365   case Intrinsic::x86_avx_vtestz_pd:
16366   case Intrinsic::x86_avx_vtestc_pd:
16367   case Intrinsic::x86_avx_vtestnzc_pd:
16368   case Intrinsic::x86_avx_vtestz_ps_256:
16369   case Intrinsic::x86_avx_vtestc_ps_256:
16370   case Intrinsic::x86_avx_vtestnzc_ps_256:
16371   case Intrinsic::x86_avx_vtestz_pd_256:
16372   case Intrinsic::x86_avx_vtestc_pd_256:
16373   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16374     bool IsTestPacked = false;
16375     unsigned X86CC;
16376     switch (IntNo) {
16377     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16378     case Intrinsic::x86_avx_vtestz_ps:
16379     case Intrinsic::x86_avx_vtestz_pd:
16380     case Intrinsic::x86_avx_vtestz_ps_256:
16381     case Intrinsic::x86_avx_vtestz_pd_256:
16382       IsTestPacked = true; // Fallthrough
16383     case Intrinsic::x86_sse41_ptestz:
16384     case Intrinsic::x86_avx_ptestz_256:
16385       // ZF = 1
16386       X86CC = X86::COND_E;
16387       break;
16388     case Intrinsic::x86_avx_vtestc_ps:
16389     case Intrinsic::x86_avx_vtestc_pd:
16390     case Intrinsic::x86_avx_vtestc_ps_256:
16391     case Intrinsic::x86_avx_vtestc_pd_256:
16392       IsTestPacked = true; // Fallthrough
16393     case Intrinsic::x86_sse41_ptestc:
16394     case Intrinsic::x86_avx_ptestc_256:
16395       // CF = 1
16396       X86CC = X86::COND_B;
16397       break;
16398     case Intrinsic::x86_avx_vtestnzc_ps:
16399     case Intrinsic::x86_avx_vtestnzc_pd:
16400     case Intrinsic::x86_avx_vtestnzc_ps_256:
16401     case Intrinsic::x86_avx_vtestnzc_pd_256:
16402       IsTestPacked = true; // Fallthrough
16403     case Intrinsic::x86_sse41_ptestnzc:
16404     case Intrinsic::x86_avx_ptestnzc_256:
16405       // ZF and CF = 0
16406       X86CC = X86::COND_A;
16407       break;
16408     }
16409
16410     SDValue LHS = Op.getOperand(1);
16411     SDValue RHS = Op.getOperand(2);
16412     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16413     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16414     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16415     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16416     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16417   }
16418   case Intrinsic::x86_avx512_kortestz_w:
16419   case Intrinsic::x86_avx512_kortestc_w: {
16420     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16421     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16422     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16423     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16424     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16425     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16426     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16427   }
16428
16429   case Intrinsic::x86_sse42_pcmpistria128:
16430   case Intrinsic::x86_sse42_pcmpestria128:
16431   case Intrinsic::x86_sse42_pcmpistric128:
16432   case Intrinsic::x86_sse42_pcmpestric128:
16433   case Intrinsic::x86_sse42_pcmpistrio128:
16434   case Intrinsic::x86_sse42_pcmpestrio128:
16435   case Intrinsic::x86_sse42_pcmpistris128:
16436   case Intrinsic::x86_sse42_pcmpestris128:
16437   case Intrinsic::x86_sse42_pcmpistriz128:
16438   case Intrinsic::x86_sse42_pcmpestriz128: {
16439     unsigned Opcode;
16440     unsigned X86CC;
16441     switch (IntNo) {
16442     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16443     case Intrinsic::x86_sse42_pcmpistria128:
16444       Opcode = X86ISD::PCMPISTRI;
16445       X86CC = X86::COND_A;
16446       break;
16447     case Intrinsic::x86_sse42_pcmpestria128:
16448       Opcode = X86ISD::PCMPESTRI;
16449       X86CC = X86::COND_A;
16450       break;
16451     case Intrinsic::x86_sse42_pcmpistric128:
16452       Opcode = X86ISD::PCMPISTRI;
16453       X86CC = X86::COND_B;
16454       break;
16455     case Intrinsic::x86_sse42_pcmpestric128:
16456       Opcode = X86ISD::PCMPESTRI;
16457       X86CC = X86::COND_B;
16458       break;
16459     case Intrinsic::x86_sse42_pcmpistrio128:
16460       Opcode = X86ISD::PCMPISTRI;
16461       X86CC = X86::COND_O;
16462       break;
16463     case Intrinsic::x86_sse42_pcmpestrio128:
16464       Opcode = X86ISD::PCMPESTRI;
16465       X86CC = X86::COND_O;
16466       break;
16467     case Intrinsic::x86_sse42_pcmpistris128:
16468       Opcode = X86ISD::PCMPISTRI;
16469       X86CC = X86::COND_S;
16470       break;
16471     case Intrinsic::x86_sse42_pcmpestris128:
16472       Opcode = X86ISD::PCMPESTRI;
16473       X86CC = X86::COND_S;
16474       break;
16475     case Intrinsic::x86_sse42_pcmpistriz128:
16476       Opcode = X86ISD::PCMPISTRI;
16477       X86CC = X86::COND_E;
16478       break;
16479     case Intrinsic::x86_sse42_pcmpestriz128:
16480       Opcode = X86ISD::PCMPESTRI;
16481       X86CC = X86::COND_E;
16482       break;
16483     }
16484     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16485     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16486     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16487     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16488                                 DAG.getConstant(X86CC, dl, MVT::i8),
16489                                 SDValue(PCMP.getNode(), 1));
16490     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16491   }
16492
16493   case Intrinsic::x86_sse42_pcmpistri128:
16494   case Intrinsic::x86_sse42_pcmpestri128: {
16495     unsigned Opcode;
16496     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16497       Opcode = X86ISD::PCMPISTRI;
16498     else
16499       Opcode = X86ISD::PCMPESTRI;
16500
16501     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16502     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16503     return DAG.getNode(Opcode, dl, VTs, NewOps);
16504   }
16505
16506   case Intrinsic::x86_seh_lsda: {
16507     // Compute the symbol for the LSDA. We know it'll get emitted later.
16508     MachineFunction &MF = DAG.getMachineFunction();
16509     SDValue Op1 = Op.getOperand(1);
16510     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16511     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16512         GlobalValue::getRealLinkageName(Fn->getName()));
16513
16514     // Generate a simple absolute symbol reference. This intrinsic is only
16515     // supported on 32-bit Windows, which isn't PIC.
16516     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16517     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16518   }
16519
16520   case Intrinsic::x86_seh_recoverfp: {
16521     SDValue FnOp = Op.getOperand(1);
16522     SDValue IncomingFPOp = Op.getOperand(2);
16523     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16524     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16525     if (!Fn)
16526       report_fatal_error(
16527           "llvm.x86.seh.recoverfp must take a function as the first argument");
16528     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16529   }
16530
16531   case Intrinsic::localaddress: {
16532     // Returns one of the stack, base, or frame pointer registers, depending on
16533     // which is used to reference local variables.
16534     MachineFunction &MF = DAG.getMachineFunction();
16535     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16536     unsigned Reg;
16537     if (RegInfo->hasBasePointer(MF))
16538       Reg = RegInfo->getBaseRegister();
16539     else // This function handles the SP or FP case.
16540       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16541     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16542   }
16543   }
16544 }
16545
16546 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16547                               SDValue Src, SDValue Mask, SDValue Base,
16548                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16549                               const X86Subtarget * Subtarget) {
16550   SDLoc dl(Op);
16551   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16552   if (!C)
16553     llvm_unreachable("Invalid scale type");
16554   unsigned ScaleVal = C->getZExtValue();
16555   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16556     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16557
16558   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16559   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16560                              Index.getSimpleValueType().getVectorNumElements());
16561   SDValue MaskInReg;
16562   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16563   if (MaskC)
16564     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16565   else {
16566     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16567                                      Mask.getValueType().getSizeInBits());
16568
16569     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16570     // are extracted by EXTRACT_SUBVECTOR.
16571     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16572                             DAG.getBitcast(BitcastVT, Mask),
16573                             DAG.getIntPtrConstant(0, dl));
16574   }
16575   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16576   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16577   SDValue Segment = DAG.getRegister(0, MVT::i32);
16578   if (Src.getOpcode() == ISD::UNDEF)
16579     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16580   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16581   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16582   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16583   return DAG.getMergeValues(RetOps, dl);
16584 }
16585
16586 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16587                                SDValue Src, SDValue Mask, SDValue Base,
16588                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16589   SDLoc dl(Op);
16590   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16591   if (!C)
16592     llvm_unreachable("Invalid scale type");
16593   unsigned ScaleVal = C->getZExtValue();
16594   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16595     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16596
16597   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16598   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16599   SDValue Segment = DAG.getRegister(0, MVT::i32);
16600   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16601                              Index.getSimpleValueType().getVectorNumElements());
16602   SDValue MaskInReg;
16603   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16604   if (MaskC)
16605     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16606   else {
16607     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16608                                      Mask.getValueType().getSizeInBits());
16609
16610     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16611     // are extracted by EXTRACT_SUBVECTOR.
16612     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16613                             DAG.getBitcast(BitcastVT, Mask),
16614                             DAG.getIntPtrConstant(0, dl));
16615   }
16616   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16617   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16618   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16619   return SDValue(Res, 1);
16620 }
16621
16622 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16623                                SDValue Mask, SDValue Base, SDValue Index,
16624                                SDValue ScaleOp, SDValue Chain) {
16625   SDLoc dl(Op);
16626   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16627   assert(C && "Invalid scale type");
16628   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16629   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16630   SDValue Segment = DAG.getRegister(0, MVT::i32);
16631   EVT MaskVT =
16632     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16633   SDValue MaskInReg;
16634   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16635   if (MaskC)
16636     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16637   else
16638     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16639   //SDVTList VTs = DAG.getVTList(MVT::Other);
16640   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16641   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16642   return SDValue(Res, 0);
16643 }
16644
16645 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16646 // read performance monitor counters (x86_rdpmc).
16647 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16648                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16649                               SmallVectorImpl<SDValue> &Results) {
16650   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16651   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16652   SDValue LO, HI;
16653
16654   // The ECX register is used to select the index of the performance counter
16655   // to read.
16656   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16657                                    N->getOperand(2));
16658   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16659
16660   // Reads the content of a 64-bit performance counter and returns it in the
16661   // registers EDX:EAX.
16662   if (Subtarget->is64Bit()) {
16663     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16664     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16665                             LO.getValue(2));
16666   } else {
16667     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16668     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16669                             LO.getValue(2));
16670   }
16671   Chain = HI.getValue(1);
16672
16673   if (Subtarget->is64Bit()) {
16674     // The EAX register is loaded with the low-order 32 bits. The EDX register
16675     // is loaded with the supported high-order bits of the counter.
16676     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16677                               DAG.getConstant(32, DL, MVT::i8));
16678     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16679     Results.push_back(Chain);
16680     return;
16681   }
16682
16683   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16684   SDValue Ops[] = { LO, HI };
16685   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16686   Results.push_back(Pair);
16687   Results.push_back(Chain);
16688 }
16689
16690 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16691 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16692 // also used to custom lower READCYCLECOUNTER nodes.
16693 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16694                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16695                               SmallVectorImpl<SDValue> &Results) {
16696   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16697   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16698   SDValue LO, HI;
16699
16700   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16701   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16702   // and the EAX register is loaded with the low-order 32 bits.
16703   if (Subtarget->is64Bit()) {
16704     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16705     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16706                             LO.getValue(2));
16707   } else {
16708     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16709     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16710                             LO.getValue(2));
16711   }
16712   SDValue Chain = HI.getValue(1);
16713
16714   if (Opcode == X86ISD::RDTSCP_DAG) {
16715     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16716
16717     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16718     // the ECX register. Add 'ecx' explicitly to the chain.
16719     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16720                                      HI.getValue(2));
16721     // Explicitly store the content of ECX at the location passed in input
16722     // to the 'rdtscp' intrinsic.
16723     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16724                          MachinePointerInfo(), false, false, 0);
16725   }
16726
16727   if (Subtarget->is64Bit()) {
16728     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16729     // the EAX register is loaded with the low-order 32 bits.
16730     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16731                               DAG.getConstant(32, DL, MVT::i8));
16732     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16733     Results.push_back(Chain);
16734     return;
16735   }
16736
16737   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16738   SDValue Ops[] = { LO, HI };
16739   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16740   Results.push_back(Pair);
16741   Results.push_back(Chain);
16742 }
16743
16744 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16745                                      SelectionDAG &DAG) {
16746   SmallVector<SDValue, 2> Results;
16747   SDLoc DL(Op);
16748   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16749                           Results);
16750   return DAG.getMergeValues(Results, DL);
16751 }
16752
16753 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16754                                     SelectionDAG &DAG) {
16755   MachineFunction &MF = DAG.getMachineFunction();
16756   const Function *Fn = MF.getFunction();
16757   SDLoc dl(Op);
16758   SDValue Chain = Op.getOperand(0);
16759
16760   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16761          "using llvm.x86.seh.restoreframe requires a frame pointer");
16762
16763   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16764   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16765
16766   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16767   unsigned FrameReg =
16768       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16769   unsigned SPReg = RegInfo->getStackRegister();
16770   unsigned SlotSize = RegInfo->getSlotSize();
16771
16772   // Get incoming EBP.
16773   SDValue IncomingEBP =
16774       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16775
16776   // SP is saved in the first field of every registration node, so load
16777   // [EBP-RegNodeSize] into SP.
16778   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16779   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16780                                DAG.getConstant(-RegNodeSize, dl, VT));
16781   SDValue NewSP =
16782       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16783                   false, VT.getScalarSizeInBits() / 8);
16784   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16785
16786   if (!RegInfo->needsStackRealignment(MF)) {
16787     // Adjust EBP to point back to the original frame position.
16788     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16789     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16790   } else {
16791     assert(RegInfo->hasBasePointer(MF) &&
16792            "functions with Win32 EH must use frame or base pointer register");
16793
16794     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16795     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16796     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16797
16798     // Reload the spilled EBP value, now that the stack and base pointers are
16799     // set up.
16800     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16801     X86FI->setHasSEHFramePtrSave(true);
16802     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16803     X86FI->setSEHFramePtrSaveIndex(FI);
16804     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16805                                 MachinePointerInfo(), false, false, false,
16806                                 VT.getScalarSizeInBits() / 8);
16807     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16808   }
16809
16810   return Chain;
16811 }
16812
16813 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16814 /// return truncate Store/MaskedStore Node
16815 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16816                                                SelectionDAG &DAG,
16817                                                MVT ElementType) {
16818   SDLoc dl(Op);
16819   SDValue Mask = Op.getOperand(4);
16820   SDValue DataToTruncate = Op.getOperand(3);
16821   SDValue Addr = Op.getOperand(2);
16822   SDValue Chain = Op.getOperand(0);
16823
16824   EVT VT  = DataToTruncate.getValueType();
16825   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16826                              ElementType, VT.getVectorNumElements());
16827
16828   if (isAllOnes(Mask)) // return just a truncate store
16829     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16830                              MachinePointerInfo(), SVT, false, false,
16831                              SVT.getScalarSizeInBits()/8);
16832
16833   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16834                                 MVT::i1, VT.getVectorNumElements());
16835   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16836                                    Mask.getValueType().getSizeInBits());
16837   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16838   // are extracted by EXTRACT_SUBVECTOR.
16839   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16840                               DAG.getBitcast(BitcastVT, Mask),
16841                               DAG.getIntPtrConstant(0, dl));
16842
16843   MachineMemOperand *MMO = DAG.getMachineFunction().
16844     getMachineMemOperand(MachinePointerInfo(),
16845                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16846                          SVT.getScalarSizeInBits()/8);
16847
16848   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16849                             VMask, SVT, MMO, true);
16850 }
16851
16852 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16853                                       SelectionDAG &DAG) {
16854   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16855
16856   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16857   if (!IntrData) {
16858     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16859       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16860     return SDValue();
16861   }
16862
16863   SDLoc dl(Op);
16864   switch(IntrData->Type) {
16865   default:
16866     llvm_unreachable("Unknown Intrinsic Type");
16867     break;
16868   case RDSEED:
16869   case RDRAND: {
16870     // Emit the node with the right value type.
16871     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16872     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16873
16874     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16875     // Otherwise return the value from Rand, which is always 0, casted to i32.
16876     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16877                       DAG.getConstant(1, dl, Op->getValueType(1)),
16878                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16879                       SDValue(Result.getNode(), 1) };
16880     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16881                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16882                                   Ops);
16883
16884     // Return { result, isValid, chain }.
16885     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16886                        SDValue(Result.getNode(), 2));
16887   }
16888   case GATHER: {
16889   //gather(v1, mask, index, base, scale);
16890     SDValue Chain = Op.getOperand(0);
16891     SDValue Src   = Op.getOperand(2);
16892     SDValue Base  = Op.getOperand(3);
16893     SDValue Index = Op.getOperand(4);
16894     SDValue Mask  = Op.getOperand(5);
16895     SDValue Scale = Op.getOperand(6);
16896     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16897                          Chain, Subtarget);
16898   }
16899   case SCATTER: {
16900   //scatter(base, mask, index, v1, scale);
16901     SDValue Chain = Op.getOperand(0);
16902     SDValue Base  = Op.getOperand(2);
16903     SDValue Mask  = Op.getOperand(3);
16904     SDValue Index = Op.getOperand(4);
16905     SDValue Src   = Op.getOperand(5);
16906     SDValue Scale = Op.getOperand(6);
16907     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16908                           Scale, Chain);
16909   }
16910   case PREFETCH: {
16911     SDValue Hint = Op.getOperand(6);
16912     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16913     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16914     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16915     SDValue Chain = Op.getOperand(0);
16916     SDValue Mask  = Op.getOperand(2);
16917     SDValue Index = Op.getOperand(3);
16918     SDValue Base  = Op.getOperand(4);
16919     SDValue Scale = Op.getOperand(5);
16920     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
16921   }
16922   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
16923   case RDTSC: {
16924     SmallVector<SDValue, 2> Results;
16925     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
16926                             Results);
16927     return DAG.getMergeValues(Results, dl);
16928   }
16929   // Read Performance Monitoring Counters.
16930   case RDPMC: {
16931     SmallVector<SDValue, 2> Results;
16932     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
16933     return DAG.getMergeValues(Results, dl);
16934   }
16935   // XTEST intrinsics.
16936   case XTEST: {
16937     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16938     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16939     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16940                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
16941                                 InTrans);
16942     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
16943     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
16944                        Ret, SDValue(InTrans.getNode(), 1));
16945   }
16946   // ADC/ADCX/SBB
16947   case ADX: {
16948     SmallVector<SDValue, 2> Results;
16949     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16950     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
16951     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
16952                                 DAG.getConstant(-1, dl, MVT::i8));
16953     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
16954                               Op.getOperand(4), GenCF.getValue(1));
16955     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
16956                                  Op.getOperand(5), MachinePointerInfo(),
16957                                  false, false, 0);
16958     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16959                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
16960                                 Res.getValue(1));
16961     Results.push_back(SetCC);
16962     Results.push_back(Store);
16963     return DAG.getMergeValues(Results, dl);
16964   }
16965   case COMPRESS_TO_MEM: {
16966     SDLoc dl(Op);
16967     SDValue Mask = Op.getOperand(4);
16968     SDValue DataToCompress = Op.getOperand(3);
16969     SDValue Addr = Op.getOperand(2);
16970     SDValue Chain = Op.getOperand(0);
16971
16972     EVT VT = DataToCompress.getValueType();
16973     if (isAllOnes(Mask)) // return just a store
16974       return DAG.getStore(Chain, dl, DataToCompress, Addr,
16975                           MachinePointerInfo(), false, false,
16976                           VT.getScalarSizeInBits()/8);
16977
16978     SDValue Compressed =
16979       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
16980                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
16981     return DAG.getStore(Chain, dl, Compressed, Addr,
16982                         MachinePointerInfo(), false, false,
16983                         VT.getScalarSizeInBits()/8);
16984   }
16985   case TRUNCATE_TO_MEM_VI8:
16986     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
16987   case TRUNCATE_TO_MEM_VI16:
16988     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
16989   case TRUNCATE_TO_MEM_VI32:
16990     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
16991   case EXPAND_FROM_MEM: {
16992     SDLoc dl(Op);
16993     SDValue Mask = Op.getOperand(4);
16994     SDValue PassThru = Op.getOperand(3);
16995     SDValue Addr = Op.getOperand(2);
16996     SDValue Chain = Op.getOperand(0);
16997     EVT VT = Op.getValueType();
16998
16999     if (isAllOnes(Mask)) // return just a load
17000       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17001                          false, VT.getScalarSizeInBits()/8);
17002
17003     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17004                                        false, false, false,
17005                                        VT.getScalarSizeInBits()/8);
17006
17007     SDValue Results[] = {
17008       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17009                            Mask, PassThru, Subtarget, DAG), Chain};
17010     return DAG.getMergeValues(Results, dl);
17011   }
17012   }
17013 }
17014
17015 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17016                                            SelectionDAG &DAG) const {
17017   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17018   MFI->setReturnAddressIsTaken(true);
17019
17020   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17021     return SDValue();
17022
17023   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17024   SDLoc dl(Op);
17025   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17026
17027   if (Depth > 0) {
17028     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17029     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17030     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17031     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17032                        DAG.getNode(ISD::ADD, dl, PtrVT,
17033                                    FrameAddr, Offset),
17034                        MachinePointerInfo(), false, false, false, 0);
17035   }
17036
17037   // Just load the return address.
17038   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17039   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17040                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17041 }
17042
17043 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17044   MachineFunction &MF = DAG.getMachineFunction();
17045   MachineFrameInfo *MFI = MF.getFrameInfo();
17046   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17047   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17048   EVT VT = Op.getValueType();
17049
17050   MFI->setFrameAddressIsTaken(true);
17051
17052   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17053     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17054     // is not possible to crawl up the stack without looking at the unwind codes
17055     // simultaneously.
17056     int FrameAddrIndex = FuncInfo->getFAIndex();
17057     if (!FrameAddrIndex) {
17058       // Set up a frame object for the return address.
17059       unsigned SlotSize = RegInfo->getSlotSize();
17060       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17061           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17062       FuncInfo->setFAIndex(FrameAddrIndex);
17063     }
17064     return DAG.getFrameIndex(FrameAddrIndex, VT);
17065   }
17066
17067   unsigned FrameReg =
17068       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17069   SDLoc dl(Op);  // FIXME probably not meaningful
17070   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17071   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17072           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17073          "Invalid Frame Register!");
17074   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17075   while (Depth--)
17076     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17077                             MachinePointerInfo(),
17078                             false, false, false, 0);
17079   return FrameAddr;
17080 }
17081
17082 // FIXME? Maybe this could be a TableGen attribute on some registers and
17083 // this table could be generated automatically from RegInfo.
17084 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17085                                               SelectionDAG &DAG) const {
17086   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17087   const MachineFunction &MF = DAG.getMachineFunction();
17088
17089   unsigned Reg = StringSwitch<unsigned>(RegName)
17090                        .Case("esp", X86::ESP)
17091                        .Case("rsp", X86::RSP)
17092                        .Case("ebp", X86::EBP)
17093                        .Case("rbp", X86::RBP)
17094                        .Default(0);
17095
17096   if (Reg == X86::EBP || Reg == X86::RBP) {
17097     if (!TFI.hasFP(MF))
17098       report_fatal_error("register " + StringRef(RegName) +
17099                          " is allocatable: function has no frame pointer");
17100 #ifndef NDEBUG
17101     else {
17102       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17103       unsigned FrameReg =
17104           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17105       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17106              "Invalid Frame Register!");
17107     }
17108 #endif
17109   }
17110
17111   if (Reg)
17112     return Reg;
17113
17114   report_fatal_error("Invalid register name global variable");
17115 }
17116
17117 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17118                                                      SelectionDAG &DAG) const {
17119   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17120   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17121 }
17122
17123 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17124   SDValue Chain     = Op.getOperand(0);
17125   SDValue Offset    = Op.getOperand(1);
17126   SDValue Handler   = Op.getOperand(2);
17127   SDLoc dl      (Op);
17128
17129   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17130   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17131   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17132   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17133           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17134          "Invalid Frame Register!");
17135   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17136   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17137
17138   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17139                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17140                                                        dl));
17141   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17142   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17143                        false, false, 0);
17144   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17145
17146   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17147                      DAG.getRegister(StoreAddrReg, PtrVT));
17148 }
17149
17150 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17151                                                SelectionDAG &DAG) const {
17152   SDLoc DL(Op);
17153   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17154                      DAG.getVTList(MVT::i32, MVT::Other),
17155                      Op.getOperand(0), Op.getOperand(1));
17156 }
17157
17158 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17159                                                 SelectionDAG &DAG) const {
17160   SDLoc DL(Op);
17161   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17162                      Op.getOperand(0), Op.getOperand(1));
17163 }
17164
17165 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17166   return Op.getOperand(0);
17167 }
17168
17169 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17170                                                 SelectionDAG &DAG) const {
17171   SDValue Root = Op.getOperand(0);
17172   SDValue Trmp = Op.getOperand(1); // trampoline
17173   SDValue FPtr = Op.getOperand(2); // nested function
17174   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17175   SDLoc dl (Op);
17176
17177   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17178   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17179
17180   if (Subtarget->is64Bit()) {
17181     SDValue OutChains[6];
17182
17183     // Large code-model.
17184     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17185     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17186
17187     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17188     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17189
17190     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17191
17192     // Load the pointer to the nested function into R11.
17193     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17194     SDValue Addr = Trmp;
17195     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17196                                 Addr, MachinePointerInfo(TrmpAddr),
17197                                 false, false, 0);
17198
17199     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17200                        DAG.getConstant(2, dl, MVT::i64));
17201     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17202                                 MachinePointerInfo(TrmpAddr, 2),
17203                                 false, false, 2);
17204
17205     // Load the 'nest' parameter value into R10.
17206     // R10 is specified in X86CallingConv.td
17207     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17208     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17209                        DAG.getConstant(10, dl, MVT::i64));
17210     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17211                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17212                                 false, false, 0);
17213
17214     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17215                        DAG.getConstant(12, dl, MVT::i64));
17216     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17217                                 MachinePointerInfo(TrmpAddr, 12),
17218                                 false, false, 2);
17219
17220     // Jump to the nested function.
17221     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17222     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17223                        DAG.getConstant(20, dl, MVT::i64));
17224     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17225                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17226                                 false, false, 0);
17227
17228     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17229     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17230                        DAG.getConstant(22, dl, MVT::i64));
17231     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17232                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17233                                 false, false, 0);
17234
17235     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17236   } else {
17237     const Function *Func =
17238       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17239     CallingConv::ID CC = Func->getCallingConv();
17240     unsigned NestReg;
17241
17242     switch (CC) {
17243     default:
17244       llvm_unreachable("Unsupported calling convention");
17245     case CallingConv::C:
17246     case CallingConv::X86_StdCall: {
17247       // Pass 'nest' parameter in ECX.
17248       // Must be kept in sync with X86CallingConv.td
17249       NestReg = X86::ECX;
17250
17251       // Check that ECX wasn't needed by an 'inreg' parameter.
17252       FunctionType *FTy = Func->getFunctionType();
17253       const AttributeSet &Attrs = Func->getAttributes();
17254
17255       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17256         unsigned InRegCount = 0;
17257         unsigned Idx = 1;
17258
17259         for (FunctionType::param_iterator I = FTy->param_begin(),
17260              E = FTy->param_end(); I != E; ++I, ++Idx)
17261           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17262             auto &DL = DAG.getDataLayout();
17263             // FIXME: should only count parameters that are lowered to integers.
17264             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17265           }
17266
17267         if (InRegCount > 2) {
17268           report_fatal_error("Nest register in use - reduce number of inreg"
17269                              " parameters!");
17270         }
17271       }
17272       break;
17273     }
17274     case CallingConv::X86_FastCall:
17275     case CallingConv::X86_ThisCall:
17276     case CallingConv::Fast:
17277       // Pass 'nest' parameter in EAX.
17278       // Must be kept in sync with X86CallingConv.td
17279       NestReg = X86::EAX;
17280       break;
17281     }
17282
17283     SDValue OutChains[4];
17284     SDValue Addr, Disp;
17285
17286     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17287                        DAG.getConstant(10, dl, MVT::i32));
17288     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17289
17290     // This is storing the opcode for MOV32ri.
17291     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17292     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17293     OutChains[0] = DAG.getStore(Root, dl,
17294                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17295                                 Trmp, MachinePointerInfo(TrmpAddr),
17296                                 false, false, 0);
17297
17298     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17299                        DAG.getConstant(1, dl, MVT::i32));
17300     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17301                                 MachinePointerInfo(TrmpAddr, 1),
17302                                 false, false, 1);
17303
17304     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17305     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17306                        DAG.getConstant(5, dl, MVT::i32));
17307     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17308                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17309                                 false, false, 1);
17310
17311     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17312                        DAG.getConstant(6, dl, MVT::i32));
17313     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17314                                 MachinePointerInfo(TrmpAddr, 6),
17315                                 false, false, 1);
17316
17317     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17318   }
17319 }
17320
17321 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17322                                             SelectionDAG &DAG) const {
17323   /*
17324    The rounding mode is in bits 11:10 of FPSR, and has the following
17325    settings:
17326      00 Round to nearest
17327      01 Round to -inf
17328      10 Round to +inf
17329      11 Round to 0
17330
17331   FLT_ROUNDS, on the other hand, expects the following:
17332     -1 Undefined
17333      0 Round to 0
17334      1 Round to nearest
17335      2 Round to +inf
17336      3 Round to -inf
17337
17338   To perform the conversion, we do:
17339     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17340   */
17341
17342   MachineFunction &MF = DAG.getMachineFunction();
17343   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17344   unsigned StackAlignment = TFI.getStackAlignment();
17345   MVT VT = Op.getSimpleValueType();
17346   SDLoc DL(Op);
17347
17348   // Save FP Control Word to stack slot
17349   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17350   SDValue StackSlot =
17351       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17352
17353   MachineMemOperand *MMO =
17354       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17355                               MachineMemOperand::MOStore, 2, 2);
17356
17357   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17358   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17359                                           DAG.getVTList(MVT::Other),
17360                                           Ops, MVT::i16, MMO);
17361
17362   // Load FP Control Word from stack slot
17363   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17364                             MachinePointerInfo(), false, false, false, 0);
17365
17366   // Transform as necessary
17367   SDValue CWD1 =
17368     DAG.getNode(ISD::SRL, DL, MVT::i16,
17369                 DAG.getNode(ISD::AND, DL, MVT::i16,
17370                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17371                 DAG.getConstant(11, DL, MVT::i8));
17372   SDValue CWD2 =
17373     DAG.getNode(ISD::SRL, DL, MVT::i16,
17374                 DAG.getNode(ISD::AND, DL, MVT::i16,
17375                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17376                 DAG.getConstant(9, DL, MVT::i8));
17377
17378   SDValue RetVal =
17379     DAG.getNode(ISD::AND, DL, MVT::i16,
17380                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17381                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17382                             DAG.getConstant(1, DL, MVT::i16)),
17383                 DAG.getConstant(3, DL, MVT::i16));
17384
17385   return DAG.getNode((VT.getSizeInBits() < 16 ?
17386                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17387 }
17388
17389 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
17390   MVT VT = Op.getSimpleValueType();
17391   EVT OpVT = VT;
17392   unsigned NumBits = VT.getSizeInBits();
17393   SDLoc dl(Op);
17394
17395   Op = Op.getOperand(0);
17396   if (VT == MVT::i8) {
17397     // Zero extend to i32 since there is not an i8 bsr.
17398     OpVT = MVT::i32;
17399     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17400   }
17401
17402   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17403   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17404   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17405
17406   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17407   SDValue Ops[] = {
17408     Op,
17409     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17410     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17411     Op.getValue(1)
17412   };
17413   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17414
17415   // Finally xor with NumBits-1.
17416   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17417                    DAG.getConstant(NumBits - 1, dl, OpVT));
17418
17419   if (VT == MVT::i8)
17420     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17421   return Op;
17422 }
17423
17424 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
17425   MVT VT = Op.getSimpleValueType();
17426   EVT OpVT = VT;
17427   unsigned NumBits = VT.getSizeInBits();
17428   SDLoc dl(Op);
17429
17430   Op = Op.getOperand(0);
17431   if (VT == MVT::i8) {
17432     // Zero extend to i32 since there is not an i8 bsr.
17433     OpVT = MVT::i32;
17434     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17435   }
17436
17437   // Issue a bsr (scan bits in reverse).
17438   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17439   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17440
17441   // And xor with NumBits-1.
17442   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17443                    DAG.getConstant(NumBits - 1, dl, OpVT));
17444
17445   if (VT == MVT::i8)
17446     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17447   return Op;
17448 }
17449
17450 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17451   MVT VT = Op.getSimpleValueType();
17452   unsigned NumBits = VT.getScalarSizeInBits();
17453   SDLoc dl(Op);
17454
17455   if (VT.isVector()) {
17456     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17457
17458     SDValue N0 = Op.getOperand(0);
17459     SDValue Zero = DAG.getConstant(0, dl, VT);
17460
17461     // lsb(x) = (x & -x)
17462     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17463                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17464
17465     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17466     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17467         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17468       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17469       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17470                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17471     }
17472
17473     // cttz(x) = ctpop(lsb - 1)
17474     SDValue One = DAG.getConstant(1, dl, VT);
17475     return DAG.getNode(ISD::CTPOP, dl, VT,
17476                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17477   }
17478
17479   assert(Op.getOpcode() == ISD::CTTZ &&
17480          "Only scalar CTTZ requires custom lowering");
17481
17482   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17483   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17484   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17485
17486   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17487   SDValue Ops[] = {
17488     Op,
17489     DAG.getConstant(NumBits, dl, VT),
17490     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17491     Op.getValue(1)
17492   };
17493   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17494 }
17495
17496 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17497 // ones, and then concatenate the result back.
17498 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17499   MVT VT = Op.getSimpleValueType();
17500
17501   assert(VT.is256BitVector() && VT.isInteger() &&
17502          "Unsupported value type for operation");
17503
17504   unsigned NumElems = VT.getVectorNumElements();
17505   SDLoc dl(Op);
17506
17507   // Extract the LHS vectors
17508   SDValue LHS = Op.getOperand(0);
17509   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17510   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17511
17512   // Extract the RHS vectors
17513   SDValue RHS = Op.getOperand(1);
17514   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17515   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17516
17517   MVT EltVT = VT.getVectorElementType();
17518   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17519
17520   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17521                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17522                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17523 }
17524
17525 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17526   if (Op.getValueType() == MVT::i1)
17527     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17528                        Op.getOperand(0), Op.getOperand(1));
17529   assert(Op.getSimpleValueType().is256BitVector() &&
17530          Op.getSimpleValueType().isInteger() &&
17531          "Only handle AVX 256-bit vector integer operation");
17532   return Lower256IntArith(Op, DAG);
17533 }
17534
17535 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17536   if (Op.getValueType() == MVT::i1)
17537     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17538                        Op.getOperand(0), Op.getOperand(1));
17539   assert(Op.getSimpleValueType().is256BitVector() &&
17540          Op.getSimpleValueType().isInteger() &&
17541          "Only handle AVX 256-bit vector integer operation");
17542   return Lower256IntArith(Op, DAG);
17543 }
17544
17545 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17546   assert(Op.getSimpleValueType().is256BitVector() &&
17547          Op.getSimpleValueType().isInteger() &&
17548          "Only handle AVX 256-bit vector integer operation");
17549   return Lower256IntArith(Op, DAG);
17550 }
17551
17552 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17553                         SelectionDAG &DAG) {
17554   SDLoc dl(Op);
17555   MVT VT = Op.getSimpleValueType();
17556
17557   if (VT == MVT::i1)
17558     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17559
17560   // Decompose 256-bit ops into smaller 128-bit ops.
17561   if (VT.is256BitVector() && !Subtarget->hasInt256())
17562     return Lower256IntArith(Op, DAG);
17563
17564   SDValue A = Op.getOperand(0);
17565   SDValue B = Op.getOperand(1);
17566
17567   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17568   // pairs, multiply and truncate.
17569   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17570     if (Subtarget->hasInt256()) {
17571       if (VT == MVT::v32i8) {
17572         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17573         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17574         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17575         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17576         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17577         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17578         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17579         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17580                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17581                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17582       }
17583
17584       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17585       return DAG.getNode(
17586           ISD::TRUNCATE, dl, VT,
17587           DAG.getNode(ISD::MUL, dl, ExVT,
17588                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17589                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17590     }
17591
17592     assert(VT == MVT::v16i8 &&
17593            "Pre-AVX2 support only supports v16i8 multiplication");
17594     MVT ExVT = MVT::v8i16;
17595
17596     // Extract the lo parts and sign extend to i16
17597     SDValue ALo, BLo;
17598     if (Subtarget->hasSSE41()) {
17599       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17600       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17601     } else {
17602       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17603                               -1, 4, -1, 5, -1, 6, -1, 7};
17604       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17605       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17606       ALo = DAG.getBitcast(ExVT, ALo);
17607       BLo = DAG.getBitcast(ExVT, BLo);
17608       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17609       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17610     }
17611
17612     // Extract the hi parts and sign extend to i16
17613     SDValue AHi, BHi;
17614     if (Subtarget->hasSSE41()) {
17615       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17616                               -1, -1, -1, -1, -1, -1, -1, -1};
17617       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17618       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17619       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17620       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17621     } else {
17622       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17623                               -1, 12, -1, 13, -1, 14, -1, 15};
17624       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17625       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17626       AHi = DAG.getBitcast(ExVT, AHi);
17627       BHi = DAG.getBitcast(ExVT, BHi);
17628       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17629       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17630     }
17631
17632     // Multiply, mask the lower 8bits of the lo/hi results and pack
17633     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17634     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17635     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17636     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17637     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17638   }
17639
17640   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17641   if (VT == MVT::v4i32) {
17642     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17643            "Should not custom lower when pmuldq is available!");
17644
17645     // Extract the odd parts.
17646     static const int UnpackMask[] = { 1, -1, 3, -1 };
17647     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17648     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17649
17650     // Multiply the even parts.
17651     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17652     // Now multiply odd parts.
17653     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17654
17655     Evens = DAG.getBitcast(VT, Evens);
17656     Odds = DAG.getBitcast(VT, Odds);
17657
17658     // Merge the two vectors back together with a shuffle. This expands into 2
17659     // shuffles.
17660     static const int ShufMask[] = { 0, 4, 2, 6 };
17661     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17662   }
17663
17664   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17665          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17666
17667   //  Ahi = psrlqi(a, 32);
17668   //  Bhi = psrlqi(b, 32);
17669   //
17670   //  AloBlo = pmuludq(a, b);
17671   //  AloBhi = pmuludq(a, Bhi);
17672   //  AhiBlo = pmuludq(Ahi, b);
17673
17674   //  AloBhi = psllqi(AloBhi, 32);
17675   //  AhiBlo = psllqi(AhiBlo, 32);
17676   //  return AloBlo + AloBhi + AhiBlo;
17677
17678   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17679   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17680
17681   SDValue AhiBlo = Ahi;
17682   SDValue AloBhi = Bhi;
17683   // Bit cast to 32-bit vectors for MULUDQ
17684   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17685                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17686   A = DAG.getBitcast(MulVT, A);
17687   B = DAG.getBitcast(MulVT, B);
17688   Ahi = DAG.getBitcast(MulVT, Ahi);
17689   Bhi = DAG.getBitcast(MulVT, Bhi);
17690
17691   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17692   // After shifting right const values the result may be all-zero.
17693   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17694     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17695     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17696   }
17697   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17698     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17699     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17700   }
17701
17702   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17703   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17704 }
17705
17706 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17707   assert(Subtarget->isTargetWin64() && "Unexpected target");
17708   EVT VT = Op.getValueType();
17709   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17710          "Unexpected return type for lowering");
17711
17712   RTLIB::Libcall LC;
17713   bool isSigned;
17714   switch (Op->getOpcode()) {
17715   default: llvm_unreachable("Unexpected request for libcall!");
17716   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17717   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17718   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17719   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17720   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17721   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17722   }
17723
17724   SDLoc dl(Op);
17725   SDValue InChain = DAG.getEntryNode();
17726
17727   TargetLowering::ArgListTy Args;
17728   TargetLowering::ArgListEntry Entry;
17729   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17730     EVT ArgVT = Op->getOperand(i).getValueType();
17731     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17732            "Unexpected argument type for lowering");
17733     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17734     Entry.Node = StackPtr;
17735     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17736                            false, false, 16);
17737     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17738     Entry.Ty = PointerType::get(ArgTy,0);
17739     Entry.isSExt = false;
17740     Entry.isZExt = false;
17741     Args.push_back(Entry);
17742   }
17743
17744   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17745                                          getPointerTy(DAG.getDataLayout()));
17746
17747   TargetLowering::CallLoweringInfo CLI(DAG);
17748   CLI.setDebugLoc(dl).setChain(InChain)
17749     .setCallee(getLibcallCallingConv(LC),
17750                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17751                Callee, std::move(Args), 0)
17752     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17753
17754   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17755   return DAG.getBitcast(VT, CallInfo.first);
17756 }
17757
17758 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17759                              SelectionDAG &DAG) {
17760   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17761   EVT VT = Op0.getValueType();
17762   SDLoc dl(Op);
17763
17764   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17765          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17766
17767   // PMULxD operations multiply each even value (starting at 0) of LHS with
17768   // the related value of RHS and produce a widen result.
17769   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17770   // => <2 x i64> <ae|cg>
17771   //
17772   // In other word, to have all the results, we need to perform two PMULxD:
17773   // 1. one with the even values.
17774   // 2. one with the odd values.
17775   // To achieve #2, with need to place the odd values at an even position.
17776   //
17777   // Place the odd value at an even position (basically, shift all values 1
17778   // step to the left):
17779   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17780   // <a|b|c|d> => <b|undef|d|undef>
17781   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17782   // <e|f|g|h> => <f|undef|h|undef>
17783   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17784
17785   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17786   // ints.
17787   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17788   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17789   unsigned Opcode =
17790       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17791   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17792   // => <2 x i64> <ae|cg>
17793   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17794   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17795   // => <2 x i64> <bf|dh>
17796   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17797
17798   // Shuffle it back into the right order.
17799   SDValue Highs, Lows;
17800   if (VT == MVT::v8i32) {
17801     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17802     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17803     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17804     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17805   } else {
17806     const int HighMask[] = {1, 5, 3, 7};
17807     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17808     const int LowMask[] = {0, 4, 2, 6};
17809     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17810   }
17811
17812   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17813   // unsigned multiply.
17814   if (IsSigned && !Subtarget->hasSSE41()) {
17815     SDValue ShAmt = DAG.getConstant(
17816         31, dl,
17817         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17818     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17819                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17820     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17821                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17822
17823     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17824     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17825   }
17826
17827   // The first result of MUL_LOHI is actually the low value, followed by the
17828   // high value.
17829   SDValue Ops[] = {Lows, Highs};
17830   return DAG.getMergeValues(Ops, dl);
17831 }
17832
17833 // Return true if the required (according to Opcode) shift-imm form is natively
17834 // supported by the Subtarget
17835 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17836                                         unsigned Opcode) {
17837   if (VT.getScalarSizeInBits() < 16)
17838     return false;
17839
17840   if (VT.is512BitVector() &&
17841       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17842     return true;
17843
17844   bool LShift = VT.is128BitVector() ||
17845     (VT.is256BitVector() && Subtarget->hasInt256());
17846
17847   bool AShift = LShift && (Subtarget->hasVLX() ||
17848     (VT != MVT::v2i64 && VT != MVT::v4i64));
17849   return (Opcode == ISD::SRA) ? AShift : LShift;
17850 }
17851
17852 // The shift amount is a variable, but it is the same for all vector lanes.
17853 // These instructions are defined together with shift-immediate.
17854 static
17855 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
17856                                       unsigned Opcode) {
17857   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
17858 }
17859
17860 // Return true if the required (according to Opcode) variable-shift form is
17861 // natively supported by the Subtarget
17862 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
17863                                     unsigned Opcode) {
17864
17865   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
17866     return false;
17867
17868   // vXi16 supported only on AVX-512, BWI
17869   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
17870     return false;
17871
17872   if (VT.is512BitVector() || Subtarget->hasVLX())
17873     return true;
17874
17875   bool LShift = VT.is128BitVector() || VT.is256BitVector();
17876   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
17877   return (Opcode == ISD::SRA) ? AShift : LShift;
17878 }
17879
17880 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
17881                                          const X86Subtarget *Subtarget) {
17882   MVT VT = Op.getSimpleValueType();
17883   SDLoc dl(Op);
17884   SDValue R = Op.getOperand(0);
17885   SDValue Amt = Op.getOperand(1);
17886
17887   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
17888     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
17889
17890   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
17891     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
17892     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
17893     SDValue Ex = DAG.getBitcast(ExVT, R);
17894
17895     if (ShiftAmt >= 32) {
17896       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
17897       SDValue Upper =
17898           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
17899       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17900                                                  ShiftAmt - 32, DAG);
17901       if (VT == MVT::v2i64)
17902         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
17903       if (VT == MVT::v4i64)
17904         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17905                                   {9, 1, 11, 3, 13, 5, 15, 7});
17906     } else {
17907       // SRA upper i32, SHL whole i64 and select lower i32.
17908       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17909                                                  ShiftAmt, DAG);
17910       SDValue Lower =
17911           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
17912       Lower = DAG.getBitcast(ExVT, Lower);
17913       if (VT == MVT::v2i64)
17914         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
17915       if (VT == MVT::v4i64)
17916         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17917                                   {8, 1, 10, 3, 12, 5, 14, 7});
17918     }
17919     return DAG.getBitcast(VT, Ex);
17920   };
17921
17922   // Optimize shl/srl/sra with constant shift amount.
17923   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
17924     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
17925       uint64_t ShiftAmt = ShiftConst->getZExtValue();
17926
17927       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
17928         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
17929
17930       // i64 SRA needs to be performed as partial shifts.
17931       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
17932           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
17933         return ArithmeticShiftRight64(ShiftAmt);
17934
17935       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
17936         unsigned NumElts = VT.getVectorNumElements();
17937         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
17938
17939         // Simple i8 add case
17940         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
17941           return DAG.getNode(ISD::ADD, dl, VT, R, R);
17942
17943         // ashr(R, 7)  === cmp_slt(R, 0)
17944         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
17945           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
17946           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
17947         }
17948
17949         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
17950         if (VT == MVT::v16i8 && Subtarget->hasXOP())
17951           return SDValue();
17952
17953         if (Op.getOpcode() == ISD::SHL) {
17954           // Make a large shift.
17955           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
17956                                                    R, ShiftAmt, DAG);
17957           SHL = DAG.getBitcast(VT, SHL);
17958           // Zero out the rightmost bits.
17959           SmallVector<SDValue, 32> V(
17960               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
17961           return DAG.getNode(ISD::AND, dl, VT, SHL,
17962                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17963         }
17964         if (Op.getOpcode() == ISD::SRL) {
17965           // Make a large shift.
17966           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
17967                                                    R, ShiftAmt, DAG);
17968           SRL = DAG.getBitcast(VT, SRL);
17969           // Zero out the leftmost bits.
17970           SmallVector<SDValue, 32> V(
17971               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
17972           return DAG.getNode(ISD::AND, dl, VT, SRL,
17973                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17974         }
17975         if (Op.getOpcode() == ISD::SRA) {
17976           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
17977           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
17978           SmallVector<SDValue, 32> V(NumElts,
17979                                      DAG.getConstant(128 >> ShiftAmt, dl,
17980                                                      MVT::i8));
17981           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
17982           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
17983           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
17984           return Res;
17985         }
17986         llvm_unreachable("Unknown shift opcode.");
17987       }
17988     }
17989   }
17990
17991   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
17992   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
17993       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
17994
17995     // Peek through any splat that was introduced for i64 shift vectorization.
17996     int SplatIndex = -1;
17997     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
17998       if (SVN->isSplat()) {
17999         SplatIndex = SVN->getSplatIndex();
18000         Amt = Amt.getOperand(0);
18001         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18002                "Splat shuffle referencing second operand");
18003       }
18004
18005     if (Amt.getOpcode() != ISD::BITCAST ||
18006         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18007       return SDValue();
18008
18009     Amt = Amt.getOperand(0);
18010     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18011                      VT.getVectorNumElements();
18012     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18013     uint64_t ShiftAmt = 0;
18014     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18015     for (unsigned i = 0; i != Ratio; ++i) {
18016       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18017       if (!C)
18018         return SDValue();
18019       // 6 == Log2(64)
18020       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18021     }
18022
18023     // Check remaining shift amounts (if not a splat).
18024     if (SplatIndex < 0) {
18025       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18026         uint64_t ShAmt = 0;
18027         for (unsigned j = 0; j != Ratio; ++j) {
18028           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18029           if (!C)
18030             return SDValue();
18031           // 6 == Log2(64)
18032           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18033         }
18034         if (ShAmt != ShiftAmt)
18035           return SDValue();
18036       }
18037     }
18038
18039     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18040       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18041
18042     if (Op.getOpcode() == ISD::SRA)
18043       return ArithmeticShiftRight64(ShiftAmt);
18044   }
18045
18046   return SDValue();
18047 }
18048
18049 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18050                                         const X86Subtarget* Subtarget) {
18051   MVT VT = Op.getSimpleValueType();
18052   SDLoc dl(Op);
18053   SDValue R = Op.getOperand(0);
18054   SDValue Amt = Op.getOperand(1);
18055
18056   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18057     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18058
18059   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18060     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18061
18062   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18063     SDValue BaseShAmt;
18064     EVT EltVT = VT.getVectorElementType();
18065
18066     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18067       // Check if this build_vector node is doing a splat.
18068       // If so, then set BaseShAmt equal to the splat value.
18069       BaseShAmt = BV->getSplatValue();
18070       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18071         BaseShAmt = SDValue();
18072     } else {
18073       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18074         Amt = Amt.getOperand(0);
18075
18076       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18077       if (SVN && SVN->isSplat()) {
18078         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18079         SDValue InVec = Amt.getOperand(0);
18080         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18081           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18082                  "Unexpected shuffle index found!");
18083           BaseShAmt = InVec.getOperand(SplatIdx);
18084         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18085            if (ConstantSDNode *C =
18086                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18087              if (C->getZExtValue() == SplatIdx)
18088                BaseShAmt = InVec.getOperand(1);
18089            }
18090         }
18091
18092         if (!BaseShAmt)
18093           // Avoid introducing an extract element from a shuffle.
18094           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18095                                   DAG.getIntPtrConstant(SplatIdx, dl));
18096       }
18097     }
18098
18099     if (BaseShAmt.getNode()) {
18100       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18101       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18102         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18103       else if (EltVT.bitsLT(MVT::i32))
18104         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18105
18106       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18107     }
18108   }
18109
18110   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18111   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18112       Amt.getOpcode() == ISD::BITCAST &&
18113       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18114     Amt = Amt.getOperand(0);
18115     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18116                      VT.getVectorNumElements();
18117     std::vector<SDValue> Vals(Ratio);
18118     for (unsigned i = 0; i != Ratio; ++i)
18119       Vals[i] = Amt.getOperand(i);
18120     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18121       for (unsigned j = 0; j != Ratio; ++j)
18122         if (Vals[j] != Amt.getOperand(i + j))
18123           return SDValue();
18124     }
18125
18126     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18127       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18128   }
18129   return SDValue();
18130 }
18131
18132 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18133                           SelectionDAG &DAG) {
18134   MVT VT = Op.getSimpleValueType();
18135   SDLoc dl(Op);
18136   SDValue R = Op.getOperand(0);
18137   SDValue Amt = Op.getOperand(1);
18138
18139   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18140   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18141
18142   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18143     return V;
18144
18145   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18146     return V;
18147
18148   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18149     return Op;
18150
18151   // XOP has 128-bit variable logical/arithmetic shifts.
18152   // +ve/-ve Amt = shift left/right.
18153   if (Subtarget->hasXOP() &&
18154       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18155        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18156     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18157       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18158       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18159     }
18160     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18161       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18162     if (Op.getOpcode() == ISD::SRA)
18163       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18164   }
18165
18166   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18167   // shifts per-lane and then shuffle the partial results back together.
18168   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18169     // Splat the shift amounts so the scalar shifts above will catch it.
18170     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18171     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18172     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18173     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18174     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18175   }
18176
18177   // i64 vector arithmetic shift can be emulated with the transform:
18178   // M = lshr(SIGN_BIT, Amt)
18179   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18180   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18181       Op.getOpcode() == ISD::SRA) {
18182     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18183     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18184     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18185     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18186     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18187     return R;
18188   }
18189
18190   // If possible, lower this packed shift into a vector multiply instead of
18191   // expanding it into a sequence of scalar shifts.
18192   // Do this only if the vector shift count is a constant build_vector.
18193   if (Op.getOpcode() == ISD::SHL &&
18194       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18195        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18196       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18197     SmallVector<SDValue, 8> Elts;
18198     EVT SVT = VT.getScalarType();
18199     unsigned SVTBits = SVT.getSizeInBits();
18200     const APInt &One = APInt(SVTBits, 1);
18201     unsigned NumElems = VT.getVectorNumElements();
18202
18203     for (unsigned i=0; i !=NumElems; ++i) {
18204       SDValue Op = Amt->getOperand(i);
18205       if (Op->getOpcode() == ISD::UNDEF) {
18206         Elts.push_back(Op);
18207         continue;
18208       }
18209
18210       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18211       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18212       uint64_t ShAmt = C.getZExtValue();
18213       if (ShAmt >= SVTBits) {
18214         Elts.push_back(DAG.getUNDEF(SVT));
18215         continue;
18216       }
18217       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18218     }
18219     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18220     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18221   }
18222
18223   // Lower SHL with variable shift amount.
18224   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18225     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18226
18227     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18228                      DAG.getConstant(0x3f800000U, dl, VT));
18229     Op = DAG.getBitcast(MVT::v4f32, Op);
18230     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18231     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18232   }
18233
18234   // If possible, lower this shift as a sequence of two shifts by
18235   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18236   // Example:
18237   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18238   //
18239   // Could be rewritten as:
18240   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18241   //
18242   // The advantage is that the two shifts from the example would be
18243   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18244   // the vector shift into four scalar shifts plus four pairs of vector
18245   // insert/extract.
18246   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18247       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18248     unsigned TargetOpcode = X86ISD::MOVSS;
18249     bool CanBeSimplified;
18250     // The splat value for the first packed shift (the 'X' from the example).
18251     SDValue Amt1 = Amt->getOperand(0);
18252     // The splat value for the second packed shift (the 'Y' from the example).
18253     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18254                                         Amt->getOperand(2);
18255
18256     // See if it is possible to replace this node with a sequence of
18257     // two shifts followed by a MOVSS/MOVSD
18258     if (VT == MVT::v4i32) {
18259       // Check if it is legal to use a MOVSS.
18260       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18261                         Amt2 == Amt->getOperand(3);
18262       if (!CanBeSimplified) {
18263         // Otherwise, check if we can still simplify this node using a MOVSD.
18264         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18265                           Amt->getOperand(2) == Amt->getOperand(3);
18266         TargetOpcode = X86ISD::MOVSD;
18267         Amt2 = Amt->getOperand(2);
18268       }
18269     } else {
18270       // Do similar checks for the case where the machine value type
18271       // is MVT::v8i16.
18272       CanBeSimplified = Amt1 == Amt->getOperand(1);
18273       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18274         CanBeSimplified = Amt2 == Amt->getOperand(i);
18275
18276       if (!CanBeSimplified) {
18277         TargetOpcode = X86ISD::MOVSD;
18278         CanBeSimplified = true;
18279         Amt2 = Amt->getOperand(4);
18280         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18281           CanBeSimplified = Amt1 == Amt->getOperand(i);
18282         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18283           CanBeSimplified = Amt2 == Amt->getOperand(j);
18284       }
18285     }
18286
18287     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18288         isa<ConstantSDNode>(Amt2)) {
18289       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18290       EVT CastVT = MVT::v4i32;
18291       SDValue Splat1 =
18292         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18293       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18294       SDValue Splat2 =
18295         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18296       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18297       if (TargetOpcode == X86ISD::MOVSD)
18298         CastVT = MVT::v2i64;
18299       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18300       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18301       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18302                                             BitCast1, DAG);
18303       return DAG.getBitcast(VT, Result);
18304     }
18305   }
18306
18307   // v4i32 Non Uniform Shifts.
18308   // If the shift amount is constant we can shift each lane using the SSE2
18309   // immediate shifts, else we need to zero-extend each lane to the lower i64
18310   // and shift using the SSE2 variable shifts.
18311   // The separate results can then be blended together.
18312   if (VT == MVT::v4i32) {
18313     unsigned Opc = Op.getOpcode();
18314     SDValue Amt0, Amt1, Amt2, Amt3;
18315     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18316       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18317       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18318       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18319       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18320     } else {
18321       // ISD::SHL is handled above but we include it here for completeness.
18322       switch (Opc) {
18323       default:
18324         llvm_unreachable("Unknown target vector shift node");
18325       case ISD::SHL:
18326         Opc = X86ISD::VSHL;
18327         break;
18328       case ISD::SRL:
18329         Opc = X86ISD::VSRL;
18330         break;
18331       case ISD::SRA:
18332         Opc = X86ISD::VSRA;
18333         break;
18334       }
18335       // The SSE2 shifts use the lower i64 as the same shift amount for
18336       // all lanes and the upper i64 is ignored. These shuffle masks
18337       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18338       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18339       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18340       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18341       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18342       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18343     }
18344
18345     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18346     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18347     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18348     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18349     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18350     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18351     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18352   }
18353
18354   if (VT == MVT::v16i8 ||
18355       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18356     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18357     unsigned ShiftOpcode = Op->getOpcode();
18358
18359     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18360       // On SSE41 targets we make use of the fact that VSELECT lowers
18361       // to PBLENDVB which selects bytes based just on the sign bit.
18362       if (Subtarget->hasSSE41()) {
18363         V0 = DAG.getBitcast(VT, V0);
18364         V1 = DAG.getBitcast(VT, V1);
18365         Sel = DAG.getBitcast(VT, Sel);
18366         return DAG.getBitcast(SelVT,
18367                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18368       }
18369       // On pre-SSE41 targets we test for the sign bit by comparing to
18370       // zero - a negative value will set all bits of the lanes to true
18371       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18372       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18373       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18374       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18375     };
18376
18377     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18378     // We can safely do this using i16 shifts as we're only interested in
18379     // the 3 lower bits of each byte.
18380     Amt = DAG.getBitcast(ExtVT, Amt);
18381     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18382     Amt = DAG.getBitcast(VT, Amt);
18383
18384     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18385       // r = VSELECT(r, shift(r, 4), a);
18386       SDValue M =
18387           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18388       R = SignBitSelect(VT, Amt, M, R);
18389
18390       // a += a
18391       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18392
18393       // r = VSELECT(r, shift(r, 2), a);
18394       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18395       R = SignBitSelect(VT, Amt, M, R);
18396
18397       // a += a
18398       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18399
18400       // return VSELECT(r, shift(r, 1), a);
18401       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18402       R = SignBitSelect(VT, Amt, M, R);
18403       return R;
18404     }
18405
18406     if (Op->getOpcode() == ISD::SRA) {
18407       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18408       // so we can correctly sign extend. We don't care what happens to the
18409       // lower byte.
18410       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18411       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18412       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18413       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18414       ALo = DAG.getBitcast(ExtVT, ALo);
18415       AHi = DAG.getBitcast(ExtVT, AHi);
18416       RLo = DAG.getBitcast(ExtVT, RLo);
18417       RHi = DAG.getBitcast(ExtVT, RHi);
18418
18419       // r = VSELECT(r, shift(r, 4), a);
18420       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18421                                 DAG.getConstant(4, dl, ExtVT));
18422       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18423                                 DAG.getConstant(4, dl, ExtVT));
18424       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18425       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18426
18427       // a += a
18428       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18429       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18430
18431       // r = VSELECT(r, shift(r, 2), a);
18432       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18433                         DAG.getConstant(2, dl, ExtVT));
18434       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18435                         DAG.getConstant(2, dl, ExtVT));
18436       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18437       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18438
18439       // a += a
18440       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18441       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18442
18443       // r = VSELECT(r, shift(r, 1), a);
18444       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18445                         DAG.getConstant(1, dl, ExtVT));
18446       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18447                         DAG.getConstant(1, dl, ExtVT));
18448       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18449       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18450
18451       // Logical shift the result back to the lower byte, leaving a zero upper
18452       // byte
18453       // meaning that we can safely pack with PACKUSWB.
18454       RLo =
18455           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18456       RHi =
18457           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18458       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18459     }
18460   }
18461
18462   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18463   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18464   // solution better.
18465   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18466     MVT ExtVT = MVT::v8i32;
18467     unsigned ExtOpc =
18468         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18469     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18470     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18471     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18472                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18473   }
18474
18475   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18476     MVT ExtVT = MVT::v8i32;
18477     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18478     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18479     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18480     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18481     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18482     ALo = DAG.getBitcast(ExtVT, ALo);
18483     AHi = DAG.getBitcast(ExtVT, AHi);
18484     RLo = DAG.getBitcast(ExtVT, RLo);
18485     RHi = DAG.getBitcast(ExtVT, RHi);
18486     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18487     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18488     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18489     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18490     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18491   }
18492
18493   if (VT == MVT::v8i16) {
18494     unsigned ShiftOpcode = Op->getOpcode();
18495
18496     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18497       // On SSE41 targets we make use of the fact that VSELECT lowers
18498       // to PBLENDVB which selects bytes based just on the sign bit.
18499       if (Subtarget->hasSSE41()) {
18500         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18501         V0 = DAG.getBitcast(ExtVT, V0);
18502         V1 = DAG.getBitcast(ExtVT, V1);
18503         Sel = DAG.getBitcast(ExtVT, Sel);
18504         return DAG.getBitcast(
18505             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18506       }
18507       // On pre-SSE41 targets we splat the sign bit - a negative value will
18508       // set all bits of the lanes to true and VSELECT uses that in
18509       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18510       SDValue C =
18511           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18512       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18513     };
18514
18515     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18516     if (Subtarget->hasSSE41()) {
18517       // On SSE41 targets we need to replicate the shift mask in both
18518       // bytes for PBLENDVB.
18519       Amt = DAG.getNode(
18520           ISD::OR, dl, VT,
18521           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18522           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18523     } else {
18524       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18525     }
18526
18527     // r = VSELECT(r, shift(r, 8), a);
18528     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18529     R = SignBitSelect(Amt, M, R);
18530
18531     // a += a
18532     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18533
18534     // r = VSELECT(r, shift(r, 4), a);
18535     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18536     R = SignBitSelect(Amt, M, R);
18537
18538     // a += a
18539     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18540
18541     // r = VSELECT(r, shift(r, 2), a);
18542     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18543     R = SignBitSelect(Amt, M, R);
18544
18545     // a += a
18546     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18547
18548     // return VSELECT(r, shift(r, 1), a);
18549     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18550     R = SignBitSelect(Amt, M, R);
18551     return R;
18552   }
18553
18554   // Decompose 256-bit shifts into smaller 128-bit shifts.
18555   if (VT.is256BitVector()) {
18556     unsigned NumElems = VT.getVectorNumElements();
18557     MVT EltVT = VT.getVectorElementType();
18558     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18559
18560     // Extract the two vectors
18561     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18562     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18563
18564     // Recreate the shift amount vectors
18565     SDValue Amt1, Amt2;
18566     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18567       // Constant shift amount
18568       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18569       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18570       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18571
18572       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18573       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18574     } else {
18575       // Variable shift amount
18576       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18577       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18578     }
18579
18580     // Issue new vector shifts for the smaller types
18581     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18582     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18583
18584     // Concatenate the result back
18585     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18586   }
18587
18588   return SDValue();
18589 }
18590
18591 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18592   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18593   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18594   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18595   // has only one use.
18596   SDNode *N = Op.getNode();
18597   SDValue LHS = N->getOperand(0);
18598   SDValue RHS = N->getOperand(1);
18599   unsigned BaseOp = 0;
18600   unsigned Cond = 0;
18601   SDLoc DL(Op);
18602   switch (Op.getOpcode()) {
18603   default: llvm_unreachable("Unknown ovf instruction!");
18604   case ISD::SADDO:
18605     // A subtract of one will be selected as a INC. Note that INC doesn't
18606     // set CF, so we can't do this for UADDO.
18607     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18608       if (C->isOne()) {
18609         BaseOp = X86ISD::INC;
18610         Cond = X86::COND_O;
18611         break;
18612       }
18613     BaseOp = X86ISD::ADD;
18614     Cond = X86::COND_O;
18615     break;
18616   case ISD::UADDO:
18617     BaseOp = X86ISD::ADD;
18618     Cond = X86::COND_B;
18619     break;
18620   case ISD::SSUBO:
18621     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18622     // set CF, so we can't do this for USUBO.
18623     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18624       if (C->isOne()) {
18625         BaseOp = X86ISD::DEC;
18626         Cond = X86::COND_O;
18627         break;
18628       }
18629     BaseOp = X86ISD::SUB;
18630     Cond = X86::COND_O;
18631     break;
18632   case ISD::USUBO:
18633     BaseOp = X86ISD::SUB;
18634     Cond = X86::COND_B;
18635     break;
18636   case ISD::SMULO:
18637     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18638     Cond = X86::COND_O;
18639     break;
18640   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18641     if (N->getValueType(0) == MVT::i8) {
18642       BaseOp = X86ISD::UMUL8;
18643       Cond = X86::COND_O;
18644       break;
18645     }
18646     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18647                                  MVT::i32);
18648     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18649
18650     SDValue SetCC =
18651       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18652                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18653                   SDValue(Sum.getNode(), 2));
18654
18655     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18656   }
18657   }
18658
18659   // Also sets EFLAGS.
18660   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18661   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18662
18663   SDValue SetCC =
18664     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18665                 DAG.getConstant(Cond, DL, MVT::i32),
18666                 SDValue(Sum.getNode(), 1));
18667
18668   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18669 }
18670
18671 /// Returns true if the operand type is exactly twice the native width, and
18672 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18673 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18674 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18675 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18676   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18677
18678   if (OpWidth == 64)
18679     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18680   else if (OpWidth == 128)
18681     return Subtarget->hasCmpxchg16b();
18682   else
18683     return false;
18684 }
18685
18686 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18687   return needsCmpXchgNb(SI->getValueOperand()->getType());
18688 }
18689
18690 // Note: this turns large loads into lock cmpxchg8b/16b.
18691 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18692 TargetLowering::AtomicExpansionKind
18693 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18694   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18695   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18696                                                : AtomicExpansionKind::None;
18697 }
18698
18699 TargetLowering::AtomicExpansionKind
18700 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18701   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18702   Type *MemType = AI->getType();
18703
18704   // If the operand is too big, we must see if cmpxchg8/16b is available
18705   // and default to library calls otherwise.
18706   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18707     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18708                                    : AtomicExpansionKind::None;
18709   }
18710
18711   AtomicRMWInst::BinOp Op = AI->getOperation();
18712   switch (Op) {
18713   default:
18714     llvm_unreachable("Unknown atomic operation");
18715   case AtomicRMWInst::Xchg:
18716   case AtomicRMWInst::Add:
18717   case AtomicRMWInst::Sub:
18718     // It's better to use xadd, xsub or xchg for these in all cases.
18719     return AtomicExpansionKind::None;
18720   case AtomicRMWInst::Or:
18721   case AtomicRMWInst::And:
18722   case AtomicRMWInst::Xor:
18723     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18724     // prefix to a normal instruction for these operations.
18725     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18726                             : AtomicExpansionKind::None;
18727   case AtomicRMWInst::Nand:
18728   case AtomicRMWInst::Max:
18729   case AtomicRMWInst::Min:
18730   case AtomicRMWInst::UMax:
18731   case AtomicRMWInst::UMin:
18732     // These always require a non-trivial set of data operations on x86. We must
18733     // use a cmpxchg loop.
18734     return AtomicExpansionKind::CmpXChg;
18735   }
18736 }
18737
18738 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18739   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18740   // no-sse2). There isn't any reason to disable it if the target processor
18741   // supports it.
18742   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18743 }
18744
18745 LoadInst *
18746 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18747   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18748   Type *MemType = AI->getType();
18749   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18750   // there is no benefit in turning such RMWs into loads, and it is actually
18751   // harmful as it introduces a mfence.
18752   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18753     return nullptr;
18754
18755   auto Builder = IRBuilder<>(AI);
18756   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18757   auto SynchScope = AI->getSynchScope();
18758   // We must restrict the ordering to avoid generating loads with Release or
18759   // ReleaseAcquire orderings.
18760   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18761   auto Ptr = AI->getPointerOperand();
18762
18763   // Before the load we need a fence. Here is an example lifted from
18764   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18765   // is required:
18766   // Thread 0:
18767   //   x.store(1, relaxed);
18768   //   r1 = y.fetch_add(0, release);
18769   // Thread 1:
18770   //   y.fetch_add(42, acquire);
18771   //   r2 = x.load(relaxed);
18772   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18773   // lowered to just a load without a fence. A mfence flushes the store buffer,
18774   // making the optimization clearly correct.
18775   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18776   // otherwise, we might be able to be more aggressive on relaxed idempotent
18777   // rmw. In practice, they do not look useful, so we don't try to be
18778   // especially clever.
18779   if (SynchScope == SingleThread)
18780     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18781     // the IR level, so we must wrap it in an intrinsic.
18782     return nullptr;
18783
18784   if (!hasMFENCE(*Subtarget))
18785     // FIXME: it might make sense to use a locked operation here but on a
18786     // different cache-line to prevent cache-line bouncing. In practice it
18787     // is probably a small win, and x86 processors without mfence are rare
18788     // enough that we do not bother.
18789     return nullptr;
18790
18791   Function *MFence =
18792       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18793   Builder.CreateCall(MFence, {});
18794
18795   // Finally we can emit the atomic load.
18796   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18797           AI->getType()->getPrimitiveSizeInBits());
18798   Loaded->setAtomic(Order, SynchScope);
18799   AI->replaceAllUsesWith(Loaded);
18800   AI->eraseFromParent();
18801   return Loaded;
18802 }
18803
18804 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18805                                  SelectionDAG &DAG) {
18806   SDLoc dl(Op);
18807   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18808     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18809   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18810     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18811
18812   // The only fence that needs an instruction is a sequentially-consistent
18813   // cross-thread fence.
18814   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18815     if (hasMFENCE(*Subtarget))
18816       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18817
18818     SDValue Chain = Op.getOperand(0);
18819     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
18820     SDValue Ops[] = {
18821       DAG.getRegister(X86::ESP, MVT::i32),     // Base
18822       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
18823       DAG.getRegister(0, MVT::i32),            // Index
18824       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
18825       DAG.getRegister(0, MVT::i32),            // Segment.
18826       Zero,
18827       Chain
18828     };
18829     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
18830     return SDValue(Res, 0);
18831   }
18832
18833   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
18834   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
18835 }
18836
18837 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
18838                              SelectionDAG &DAG) {
18839   MVT T = Op.getSimpleValueType();
18840   SDLoc DL(Op);
18841   unsigned Reg = 0;
18842   unsigned size = 0;
18843   switch(T.SimpleTy) {
18844   default: llvm_unreachable("Invalid value type!");
18845   case MVT::i8:  Reg = X86::AL;  size = 1; break;
18846   case MVT::i16: Reg = X86::AX;  size = 2; break;
18847   case MVT::i32: Reg = X86::EAX; size = 4; break;
18848   case MVT::i64:
18849     assert(Subtarget->is64Bit() && "Node not type legal!");
18850     Reg = X86::RAX; size = 8;
18851     break;
18852   }
18853   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
18854                                   Op.getOperand(2), SDValue());
18855   SDValue Ops[] = { cpIn.getValue(0),
18856                     Op.getOperand(1),
18857                     Op.getOperand(3),
18858                     DAG.getTargetConstant(size, DL, MVT::i8),
18859                     cpIn.getValue(1) };
18860   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18861   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
18862   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
18863                                            Ops, T, MMO);
18864
18865   SDValue cpOut =
18866     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
18867   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
18868                                       MVT::i32, cpOut.getValue(2));
18869   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
18870                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
18871                                 EFLAGS);
18872
18873   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
18874   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
18875   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
18876   return SDValue();
18877 }
18878
18879 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
18880                             SelectionDAG &DAG) {
18881   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
18882   MVT DstVT = Op.getSimpleValueType();
18883
18884   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
18885     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18886     if (DstVT != MVT::f64)
18887       // This conversion needs to be expanded.
18888       return SDValue();
18889
18890     SDValue InVec = Op->getOperand(0);
18891     SDLoc dl(Op);
18892     unsigned NumElts = SrcVT.getVectorNumElements();
18893     EVT SVT = SrcVT.getVectorElementType();
18894
18895     // Widen the vector in input in the case of MVT::v2i32.
18896     // Example: from MVT::v2i32 to MVT::v4i32.
18897     SmallVector<SDValue, 16> Elts;
18898     for (unsigned i = 0, e = NumElts; i != e; ++i)
18899       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
18900                                  DAG.getIntPtrConstant(i, dl)));
18901
18902     // Explicitly mark the extra elements as Undef.
18903     Elts.append(NumElts, DAG.getUNDEF(SVT));
18904
18905     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18906     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
18907     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
18908     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
18909                        DAG.getIntPtrConstant(0, dl));
18910   }
18911
18912   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
18913          Subtarget->hasMMX() && "Unexpected custom BITCAST");
18914   assert((DstVT == MVT::i64 ||
18915           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
18916          "Unexpected custom BITCAST");
18917   // i64 <=> MMX conversions are Legal.
18918   if (SrcVT==MVT::i64 && DstVT.isVector())
18919     return Op;
18920   if (DstVT==MVT::i64 && SrcVT.isVector())
18921     return Op;
18922   // MMX <=> MMX conversions are Legal.
18923   if (SrcVT.isVector() && DstVT.isVector())
18924     return Op;
18925   // All other conversions need to be expanded.
18926   return SDValue();
18927 }
18928
18929 /// Compute the horizontal sum of bytes in V for the elements of VT.
18930 ///
18931 /// Requires V to be a byte vector and VT to be an integer vector type with
18932 /// wider elements than V's type. The width of the elements of VT determines
18933 /// how many bytes of V are summed horizontally to produce each element of the
18934 /// result.
18935 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
18936                                       const X86Subtarget *Subtarget,
18937                                       SelectionDAG &DAG) {
18938   SDLoc DL(V);
18939   MVT ByteVecVT = V.getSimpleValueType();
18940   MVT EltVT = VT.getVectorElementType();
18941   int NumElts = VT.getVectorNumElements();
18942   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
18943          "Expected value to have byte element type.");
18944   assert(EltVT != MVT::i8 &&
18945          "Horizontal byte sum only makes sense for wider elements!");
18946   unsigned VecSize = VT.getSizeInBits();
18947   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
18948
18949   // PSADBW instruction horizontally add all bytes and leave the result in i64
18950   // chunks, thus directly computes the pop count for v2i64 and v4i64.
18951   if (EltVT == MVT::i64) {
18952     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18953     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
18954     return DAG.getBitcast(VT, V);
18955   }
18956
18957   if (EltVT == MVT::i32) {
18958     // We unpack the low half and high half into i32s interleaved with zeros so
18959     // that we can use PSADBW to horizontally sum them. The most useful part of
18960     // this is that it lines up the results of two PSADBW instructions to be
18961     // two v2i64 vectors which concatenated are the 4 population counts. We can
18962     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
18963     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
18964     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
18965     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
18966
18967     // Do the horizontal sums into two v2i64s.
18968     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18969     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18970                       DAG.getBitcast(ByteVecVT, Low), Zeros);
18971     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18972                        DAG.getBitcast(ByteVecVT, High), Zeros);
18973
18974     // Merge them together.
18975     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
18976     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
18977                     DAG.getBitcast(ShortVecVT, Low),
18978                     DAG.getBitcast(ShortVecVT, High));
18979
18980     return DAG.getBitcast(VT, V);
18981   }
18982
18983   // The only element type left is i16.
18984   assert(EltVT == MVT::i16 && "Unknown how to handle type");
18985
18986   // To obtain pop count for each i16 element starting from the pop count for
18987   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
18988   // right by 8. It is important to shift as i16s as i8 vector shift isn't
18989   // directly supported.
18990   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
18991   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
18992   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18993   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
18994                   DAG.getBitcast(ByteVecVT, V));
18995   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18996 }
18997
18998 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
18999                                         const X86Subtarget *Subtarget,
19000                                         SelectionDAG &DAG) {
19001   MVT VT = Op.getSimpleValueType();
19002   MVT EltVT = VT.getVectorElementType();
19003   unsigned VecSize = VT.getSizeInBits();
19004
19005   // Implement a lookup table in register by using an algorithm based on:
19006   // http://wm.ite.pl/articles/sse-popcount.html
19007   //
19008   // The general idea is that every lower byte nibble in the input vector is an
19009   // index into a in-register pre-computed pop count table. We then split up the
19010   // input vector in two new ones: (1) a vector with only the shifted-right
19011   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19012   // masked out higher ones) for each byte. PSHUB is used separately with both
19013   // to index the in-register table. Next, both are added and the result is a
19014   // i8 vector where each element contains the pop count for input byte.
19015   //
19016   // To obtain the pop count for elements != i8, we follow up with the same
19017   // approach and use additional tricks as described below.
19018   //
19019   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19020                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19021                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19022                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19023
19024   int NumByteElts = VecSize / 8;
19025   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19026   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19027   SmallVector<SDValue, 16> LUTVec;
19028   for (int i = 0; i < NumByteElts; ++i)
19029     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19030   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19031   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19032                                   DAG.getConstant(0x0F, DL, MVT::i8));
19033   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19034
19035   // High nibbles
19036   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19037   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19038   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19039
19040   // Low nibbles
19041   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19042
19043   // The input vector is used as the shuffle mask that index elements into the
19044   // LUT. After counting low and high nibbles, add the vector to obtain the
19045   // final pop count per i8 element.
19046   SDValue HighPopCnt =
19047       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19048   SDValue LowPopCnt =
19049       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19050   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19051
19052   if (EltVT == MVT::i8)
19053     return PopCnt;
19054
19055   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19056 }
19057
19058 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19059                                        const X86Subtarget *Subtarget,
19060                                        SelectionDAG &DAG) {
19061   MVT VT = Op.getSimpleValueType();
19062   assert(VT.is128BitVector() &&
19063          "Only 128-bit vector bitmath lowering supported.");
19064
19065   int VecSize = VT.getSizeInBits();
19066   MVT EltVT = VT.getVectorElementType();
19067   int Len = EltVT.getSizeInBits();
19068
19069   // This is the vectorized version of the "best" algorithm from
19070   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19071   // with a minor tweak to use a series of adds + shifts instead of vector
19072   // multiplications. Implemented for all integer vector types. We only use
19073   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19074   // much faster, even faster than using native popcnt instructions.
19075
19076   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19077     MVT VT = V.getSimpleValueType();
19078     SmallVector<SDValue, 32> Shifters(
19079         VT.getVectorNumElements(),
19080         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19081     return DAG.getNode(OpCode, DL, VT, V,
19082                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19083   };
19084   auto GetMask = [&](SDValue V, APInt Mask) {
19085     MVT VT = V.getSimpleValueType();
19086     SmallVector<SDValue, 32> Masks(
19087         VT.getVectorNumElements(),
19088         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19089     return DAG.getNode(ISD::AND, DL, VT, V,
19090                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19091   };
19092
19093   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19094   // x86, so set the SRL type to have elements at least i16 wide. This is
19095   // correct because all of our SRLs are followed immediately by a mask anyways
19096   // that handles any bits that sneak into the high bits of the byte elements.
19097   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19098
19099   SDValue V = Op;
19100
19101   // v = v - ((v >> 1) & 0x55555555...)
19102   SDValue Srl =
19103       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19104   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19105   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19106
19107   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19108   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19109   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19110   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19111   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19112
19113   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19114   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19115   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19116   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19117
19118   // At this point, V contains the byte-wise population count, and we are
19119   // merely doing a horizontal sum if necessary to get the wider element
19120   // counts.
19121   if (EltVT == MVT::i8)
19122     return V;
19123
19124   return LowerHorizontalByteSum(
19125       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19126       DAG);
19127 }
19128
19129 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19130                                 SelectionDAG &DAG) {
19131   MVT VT = Op.getSimpleValueType();
19132   // FIXME: Need to add AVX-512 support here!
19133   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19134          "Unknown CTPOP type to handle");
19135   SDLoc DL(Op.getNode());
19136   SDValue Op0 = Op.getOperand(0);
19137
19138   if (!Subtarget->hasSSSE3()) {
19139     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19140     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19141     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19142   }
19143
19144   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19145     unsigned NumElems = VT.getVectorNumElements();
19146
19147     // Extract each 128-bit vector, compute pop count and concat the result.
19148     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19149     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19150
19151     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19152                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19153                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19154   }
19155
19156   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19157 }
19158
19159 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19160                           SelectionDAG &DAG) {
19161   assert(Op.getValueType().isVector() &&
19162          "We only do custom lowering for vector population count.");
19163   return LowerVectorCTPOP(Op, Subtarget, DAG);
19164 }
19165
19166 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19167   SDNode *Node = Op.getNode();
19168   SDLoc dl(Node);
19169   EVT T = Node->getValueType(0);
19170   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19171                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19172   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19173                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19174                        Node->getOperand(0),
19175                        Node->getOperand(1), negOp,
19176                        cast<AtomicSDNode>(Node)->getMemOperand(),
19177                        cast<AtomicSDNode>(Node)->getOrdering(),
19178                        cast<AtomicSDNode>(Node)->getSynchScope());
19179 }
19180
19181 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19182   SDNode *Node = Op.getNode();
19183   SDLoc dl(Node);
19184   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19185
19186   // Convert seq_cst store -> xchg
19187   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19188   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19189   //        (The only way to get a 16-byte store is cmpxchg16b)
19190   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19191   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19192       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19193     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19194                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19195                                  Node->getOperand(0),
19196                                  Node->getOperand(1), Node->getOperand(2),
19197                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19198                                  cast<AtomicSDNode>(Node)->getOrdering(),
19199                                  cast<AtomicSDNode>(Node)->getSynchScope());
19200     return Swap.getValue(1);
19201   }
19202   // Other atomic stores have a simple pattern.
19203   return Op;
19204 }
19205
19206 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19207   EVT VT = Op.getNode()->getSimpleValueType(0);
19208
19209   // Let legalize expand this if it isn't a legal type yet.
19210   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19211     return SDValue();
19212
19213   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19214
19215   unsigned Opc;
19216   bool ExtraOp = false;
19217   switch (Op.getOpcode()) {
19218   default: llvm_unreachable("Invalid code");
19219   case ISD::ADDC: Opc = X86ISD::ADD; break;
19220   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19221   case ISD::SUBC: Opc = X86ISD::SUB; break;
19222   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19223   }
19224
19225   if (!ExtraOp)
19226     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19227                        Op.getOperand(1));
19228   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19229                      Op.getOperand(1), Op.getOperand(2));
19230 }
19231
19232 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19233                             SelectionDAG &DAG) {
19234   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19235
19236   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19237   // which returns the values as { float, float } (in XMM0) or
19238   // { double, double } (which is returned in XMM0, XMM1).
19239   SDLoc dl(Op);
19240   SDValue Arg = Op.getOperand(0);
19241   EVT ArgVT = Arg.getValueType();
19242   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19243
19244   TargetLowering::ArgListTy Args;
19245   TargetLowering::ArgListEntry Entry;
19246
19247   Entry.Node = Arg;
19248   Entry.Ty = ArgTy;
19249   Entry.isSExt = false;
19250   Entry.isZExt = false;
19251   Args.push_back(Entry);
19252
19253   bool isF64 = ArgVT == MVT::f64;
19254   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19255   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19256   // the results are returned via SRet in memory.
19257   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19258   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19259   SDValue Callee =
19260       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19261
19262   Type *RetTy = isF64
19263     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19264     : (Type*)VectorType::get(ArgTy, 4);
19265
19266   TargetLowering::CallLoweringInfo CLI(DAG);
19267   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19268     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19269
19270   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19271
19272   if (isF64)
19273     // Returned in xmm0 and xmm1.
19274     return CallResult.first;
19275
19276   // Returned in bits 0:31 and 32:64 xmm0.
19277   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19278                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19279   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19280                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19281   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19282   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19283 }
19284
19285 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19286                              SelectionDAG &DAG) {
19287   assert(Subtarget->hasAVX512() &&
19288          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19289
19290   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19291   EVT VT = N->getValue().getValueType();
19292   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19293   SDLoc dl(Op);
19294
19295   // X86 scatter kills mask register, so its type should be added to
19296   // the list of return values
19297   if (N->getNumValues() == 1) {
19298     SDValue Index = N->getIndex();
19299     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19300         !Index.getValueType().is512BitVector())
19301       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19302
19303     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19304     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19305                       N->getOperand(3), Index };
19306
19307     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19308     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19309     return SDValue(NewScatter.getNode(), 0);
19310   }
19311   return Op;
19312 }
19313
19314 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19315                             SelectionDAG &DAG) {
19316   assert(Subtarget->hasAVX512() &&
19317          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19318
19319   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19320   EVT VT = Op.getValueType();
19321   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19322   SDLoc dl(Op);
19323
19324   SDValue Index = N->getIndex();
19325   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19326       !Index.getValueType().is512BitVector()) {
19327     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19328     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19329                       N->getOperand(3), Index };
19330     DAG.UpdateNodeOperands(N, Ops);
19331   }
19332   return Op;
19333 }
19334
19335 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19336                                                     SelectionDAG &DAG) const {
19337   // TODO: Eventually, the lowering of these nodes should be informed by or
19338   // deferred to the GC strategy for the function in which they appear. For
19339   // now, however, they must be lowered to something. Since they are logically
19340   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19341   // require special handling for these nodes), lower them as literal NOOPs for
19342   // the time being.
19343   SmallVector<SDValue, 2> Ops;
19344
19345   Ops.push_back(Op.getOperand(0));
19346   if (Op->getGluedNode())
19347     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19348
19349   SDLoc OpDL(Op);
19350   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19351   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19352
19353   return NOOP;
19354 }
19355
19356 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19357                                                   SelectionDAG &DAG) const {
19358   // TODO: Eventually, the lowering of these nodes should be informed by or
19359   // deferred to the GC strategy for the function in which they appear. For
19360   // now, however, they must be lowered to something. Since they are logically
19361   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19362   // require special handling for these nodes), lower them as literal NOOPs for
19363   // the time being.
19364   SmallVector<SDValue, 2> Ops;
19365
19366   Ops.push_back(Op.getOperand(0));
19367   if (Op->getGluedNode())
19368     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19369
19370   SDLoc OpDL(Op);
19371   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19372   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19373
19374   return NOOP;
19375 }
19376
19377 /// LowerOperation - Provide custom lowering hooks for some operations.
19378 ///
19379 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19380   switch (Op.getOpcode()) {
19381   default: llvm_unreachable("Should not custom lower this!");
19382   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19383   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19384     return LowerCMP_SWAP(Op, Subtarget, DAG);
19385   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19386   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19387   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19388   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19389   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19390   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19391   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19392   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19393   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19394   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19395   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19396   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19397   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19398   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19399   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19400   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19401   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19402   case ISD::SHL_PARTS:
19403   case ISD::SRA_PARTS:
19404   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19405   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19406   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19407   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19408   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19409   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19410   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19411   case ISD::SIGN_EXTEND_VECTOR_INREG:
19412     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19413   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19414   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19415   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19416   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19417   case ISD::FABS:
19418   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19419   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19420   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19421   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19422   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19423   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19424   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19425   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19426   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19427   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19428   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19429   case ISD::INTRINSIC_VOID:
19430   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19431   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19432   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19433   case ISD::FRAME_TO_ARGS_OFFSET:
19434                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19435   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19436   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19437   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19438   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19439   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19440   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19441   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19442   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
19443   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
19444   case ISD::CTTZ:
19445   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19446   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19447   case ISD::UMUL_LOHI:
19448   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19449   case ISD::SRA:
19450   case ISD::SRL:
19451   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19452   case ISD::SADDO:
19453   case ISD::UADDO:
19454   case ISD::SSUBO:
19455   case ISD::USUBO:
19456   case ISD::SMULO:
19457   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19458   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19459   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19460   case ISD::ADDC:
19461   case ISD::ADDE:
19462   case ISD::SUBC:
19463   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19464   case ISD::ADD:                return LowerADD(Op, DAG);
19465   case ISD::SUB:                return LowerSUB(Op, DAG);
19466   case ISD::SMAX:
19467   case ISD::SMIN:
19468   case ISD::UMAX:
19469   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19470   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19471   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19472   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19473   case ISD::GC_TRANSITION_START:
19474                                 return LowerGC_TRANSITION_START(Op, DAG);
19475   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19476   }
19477 }
19478
19479 /// ReplaceNodeResults - Replace a node with an illegal result type
19480 /// with a new node built out of custom code.
19481 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19482                                            SmallVectorImpl<SDValue>&Results,
19483                                            SelectionDAG &DAG) const {
19484   SDLoc dl(N);
19485   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19486   switch (N->getOpcode()) {
19487   default:
19488     llvm_unreachable("Do not know how to custom type legalize this operation!");
19489   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19490   case X86ISD::FMINC:
19491   case X86ISD::FMIN:
19492   case X86ISD::FMAXC:
19493   case X86ISD::FMAX: {
19494     EVT VT = N->getValueType(0);
19495     if (VT != MVT::v2f32)
19496       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19497     SDValue UNDEF = DAG.getUNDEF(VT);
19498     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19499                               N->getOperand(0), UNDEF);
19500     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19501                               N->getOperand(1), UNDEF);
19502     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19503     return;
19504   }
19505   case ISD::SIGN_EXTEND_INREG:
19506   case ISD::ADDC:
19507   case ISD::ADDE:
19508   case ISD::SUBC:
19509   case ISD::SUBE:
19510     // We don't want to expand or promote these.
19511     return;
19512   case ISD::SDIV:
19513   case ISD::UDIV:
19514   case ISD::SREM:
19515   case ISD::UREM:
19516   case ISD::SDIVREM:
19517   case ISD::UDIVREM: {
19518     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19519     Results.push_back(V);
19520     return;
19521   }
19522   case ISD::FP_TO_SINT:
19523   case ISD::FP_TO_UINT: {
19524     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19525
19526     std::pair<SDValue,SDValue> Vals =
19527         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19528     SDValue FIST = Vals.first, StackSlot = Vals.second;
19529     if (FIST.getNode()) {
19530       EVT VT = N->getValueType(0);
19531       // Return a load from the stack slot.
19532       if (StackSlot.getNode())
19533         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19534                                       MachinePointerInfo(),
19535                                       false, false, false, 0));
19536       else
19537         Results.push_back(FIST);
19538     }
19539     return;
19540   }
19541   case ISD::UINT_TO_FP: {
19542     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19543     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19544         N->getValueType(0) != MVT::v2f32)
19545       return;
19546     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19547                                  N->getOperand(0));
19548     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19549                                      MVT::f64);
19550     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19551     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19552                              DAG.getBitcast(MVT::v2i64, VBias));
19553     Or = DAG.getBitcast(MVT::v2f64, Or);
19554     // TODO: Are there any fast-math-flags to propagate here?
19555     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19556     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19557     return;
19558   }
19559   case ISD::FP_ROUND: {
19560     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19561         return;
19562     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19563     Results.push_back(V);
19564     return;
19565   }
19566   case ISD::FP_EXTEND: {
19567     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19568     // No other ValueType for FP_EXTEND should reach this point.
19569     assert(N->getValueType(0) == MVT::v2f32 &&
19570            "Do not know how to legalize this Node");
19571     return;
19572   }
19573   case ISD::INTRINSIC_W_CHAIN: {
19574     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19575     switch (IntNo) {
19576     default : llvm_unreachable("Do not know how to custom type "
19577                                "legalize this intrinsic operation!");
19578     case Intrinsic::x86_rdtsc:
19579       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19580                                      Results);
19581     case Intrinsic::x86_rdtscp:
19582       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19583                                      Results);
19584     case Intrinsic::x86_rdpmc:
19585       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19586     }
19587   }
19588   case ISD::READCYCLECOUNTER: {
19589     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19590                                    Results);
19591   }
19592   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19593     EVT T = N->getValueType(0);
19594     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19595     bool Regs64bit = T == MVT::i128;
19596     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19597     SDValue cpInL, cpInH;
19598     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19599                         DAG.getConstant(0, dl, HalfT));
19600     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19601                         DAG.getConstant(1, dl, HalfT));
19602     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19603                              Regs64bit ? X86::RAX : X86::EAX,
19604                              cpInL, SDValue());
19605     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19606                              Regs64bit ? X86::RDX : X86::EDX,
19607                              cpInH, cpInL.getValue(1));
19608     SDValue swapInL, swapInH;
19609     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19610                           DAG.getConstant(0, dl, HalfT));
19611     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19612                           DAG.getConstant(1, dl, HalfT));
19613     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19614                                Regs64bit ? X86::RBX : X86::EBX,
19615                                swapInL, cpInH.getValue(1));
19616     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19617                                Regs64bit ? X86::RCX : X86::ECX,
19618                                swapInH, swapInL.getValue(1));
19619     SDValue Ops[] = { swapInH.getValue(0),
19620                       N->getOperand(1),
19621                       swapInH.getValue(1) };
19622     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19623     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19624     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19625                                   X86ISD::LCMPXCHG8_DAG;
19626     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19627     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19628                                         Regs64bit ? X86::RAX : X86::EAX,
19629                                         HalfT, Result.getValue(1));
19630     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19631                                         Regs64bit ? X86::RDX : X86::EDX,
19632                                         HalfT, cpOutL.getValue(2));
19633     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19634
19635     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19636                                         MVT::i32, cpOutH.getValue(2));
19637     SDValue Success =
19638         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19639                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19640     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19641
19642     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19643     Results.push_back(Success);
19644     Results.push_back(EFLAGS.getValue(1));
19645     return;
19646   }
19647   case ISD::ATOMIC_SWAP:
19648   case ISD::ATOMIC_LOAD_ADD:
19649   case ISD::ATOMIC_LOAD_SUB:
19650   case ISD::ATOMIC_LOAD_AND:
19651   case ISD::ATOMIC_LOAD_OR:
19652   case ISD::ATOMIC_LOAD_XOR:
19653   case ISD::ATOMIC_LOAD_NAND:
19654   case ISD::ATOMIC_LOAD_MIN:
19655   case ISD::ATOMIC_LOAD_MAX:
19656   case ISD::ATOMIC_LOAD_UMIN:
19657   case ISD::ATOMIC_LOAD_UMAX:
19658   case ISD::ATOMIC_LOAD: {
19659     // Delegate to generic TypeLegalization. Situations we can really handle
19660     // should have already been dealt with by AtomicExpandPass.cpp.
19661     break;
19662   }
19663   case ISD::BITCAST: {
19664     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19665     EVT DstVT = N->getValueType(0);
19666     EVT SrcVT = N->getOperand(0)->getValueType(0);
19667
19668     if (SrcVT != MVT::f64 ||
19669         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19670       return;
19671
19672     unsigned NumElts = DstVT.getVectorNumElements();
19673     EVT SVT = DstVT.getVectorElementType();
19674     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19675     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19676                                    MVT::v2f64, N->getOperand(0));
19677     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19678
19679     if (ExperimentalVectorWideningLegalization) {
19680       // If we are legalizing vectors by widening, we already have the desired
19681       // legal vector type, just return it.
19682       Results.push_back(ToVecInt);
19683       return;
19684     }
19685
19686     SmallVector<SDValue, 8> Elts;
19687     for (unsigned i = 0, e = NumElts; i != e; ++i)
19688       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19689                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19690
19691     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19692   }
19693   }
19694 }
19695
19696 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19697   switch ((X86ISD::NodeType)Opcode) {
19698   case X86ISD::FIRST_NUMBER:       break;
19699   case X86ISD::BSF:                return "X86ISD::BSF";
19700   case X86ISD::BSR:                return "X86ISD::BSR";
19701   case X86ISD::SHLD:               return "X86ISD::SHLD";
19702   case X86ISD::SHRD:               return "X86ISD::SHRD";
19703   case X86ISD::FAND:               return "X86ISD::FAND";
19704   case X86ISD::FANDN:              return "X86ISD::FANDN";
19705   case X86ISD::FOR:                return "X86ISD::FOR";
19706   case X86ISD::FXOR:               return "X86ISD::FXOR";
19707   case X86ISD::FILD:               return "X86ISD::FILD";
19708   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19709   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19710   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19711   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19712   case X86ISD::FLD:                return "X86ISD::FLD";
19713   case X86ISD::FST:                return "X86ISD::FST";
19714   case X86ISD::CALL:               return "X86ISD::CALL";
19715   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19716   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19717   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19718   case X86ISD::BT:                 return "X86ISD::BT";
19719   case X86ISD::CMP:                return "X86ISD::CMP";
19720   case X86ISD::COMI:               return "X86ISD::COMI";
19721   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19722   case X86ISD::CMPM:               return "X86ISD::CMPM";
19723   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19724   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19725   case X86ISD::SETCC:              return "X86ISD::SETCC";
19726   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19727   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19728   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19729   case X86ISD::CMOV:               return "X86ISD::CMOV";
19730   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19731   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19732   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19733   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19734   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19735   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19736   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19737   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19738   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19739   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19740   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19741   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19742   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19743   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19744   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19745   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19746   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19747   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19748   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19749   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19750   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19751   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19752   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19753   case X86ISD::HADD:               return "X86ISD::HADD";
19754   case X86ISD::HSUB:               return "X86ISD::HSUB";
19755   case X86ISD::FHADD:              return "X86ISD::FHADD";
19756   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19757   case X86ISD::ABS:                return "X86ISD::ABS";
19758   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19759   case X86ISD::FMAX:               return "X86ISD::FMAX";
19760   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19761   case X86ISD::FMIN:               return "X86ISD::FMIN";
19762   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19763   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19764   case X86ISD::FMINC:              return "X86ISD::FMINC";
19765   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19766   case X86ISD::FRCP:               return "X86ISD::FRCP";
19767   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19768   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19769   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19770   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19771   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19772   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19773   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19774   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19775   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19776   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19777   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19778   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19779   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19780   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19781   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19782   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19783   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19784   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19785   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19786   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19787   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19788   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19789   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19790   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19791   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19792   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19793   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19794   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19795   case X86ISD::VSHL:               return "X86ISD::VSHL";
19796   case X86ISD::VSRL:               return "X86ISD::VSRL";
19797   case X86ISD::VSRA:               return "X86ISD::VSRA";
19798   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19799   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19800   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19801   case X86ISD::CMPP:               return "X86ISD::CMPP";
19802   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19803   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19804   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19805   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19806   case X86ISD::ADD:                return "X86ISD::ADD";
19807   case X86ISD::SUB:                return "X86ISD::SUB";
19808   case X86ISD::ADC:                return "X86ISD::ADC";
19809   case X86ISD::SBB:                return "X86ISD::SBB";
19810   case X86ISD::SMUL:               return "X86ISD::SMUL";
19811   case X86ISD::UMUL:               return "X86ISD::UMUL";
19812   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19813   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19814   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19815   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19816   case X86ISD::INC:                return "X86ISD::INC";
19817   case X86ISD::DEC:                return "X86ISD::DEC";
19818   case X86ISD::OR:                 return "X86ISD::OR";
19819   case X86ISD::XOR:                return "X86ISD::XOR";
19820   case X86ISD::AND:                return "X86ISD::AND";
19821   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19822   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
19823   case X86ISD::PTEST:              return "X86ISD::PTEST";
19824   case X86ISD::TESTP:              return "X86ISD::TESTP";
19825   case X86ISD::TESTM:              return "X86ISD::TESTM";
19826   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
19827   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
19828   case X86ISD::KTEST:              return "X86ISD::KTEST";
19829   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
19830   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
19831   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
19832   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
19833   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
19834   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
19835   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
19836   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
19837   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
19838   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
19839   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
19840   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
19841   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
19842   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
19843   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
19844   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
19845   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
19846   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
19847   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
19848   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
19849   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
19850   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
19851   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
19852   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
19853   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
19854   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
19855   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
19856   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
19857   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
19858   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
19859   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
19860   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
19861   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
19862   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
19863   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
19864   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
19865   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
19866   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
19867   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
19868   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
19869   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
19870   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
19871   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
19872   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
19873   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
19874   case X86ISD::SAHF:               return "X86ISD::SAHF";
19875   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
19876   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
19877   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
19878   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
19879   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
19880   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
19881   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
19882   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
19883   case X86ISD::FMADD:              return "X86ISD::FMADD";
19884   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
19885   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
19886   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
19887   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
19888   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
19889   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
19890   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
19891   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
19892   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
19893   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
19894   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
19895   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
19896   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
19897   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
19898   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
19899   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
19900   case X86ISD::XTEST:              return "X86ISD::XTEST";
19901   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
19902   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
19903   case X86ISD::SELECT:             return "X86ISD::SELECT";
19904   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
19905   case X86ISD::RCP28:              return "X86ISD::RCP28";
19906   case X86ISD::EXP2:               return "X86ISD::EXP2";
19907   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
19908   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
19909   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
19910   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
19911   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
19912   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
19913   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
19914   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
19915   case X86ISD::ADDS:               return "X86ISD::ADDS";
19916   case X86ISD::SUBS:               return "X86ISD::SUBS";
19917   case X86ISD::AVG:                return "X86ISD::AVG";
19918   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
19919   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
19920   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
19921   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
19922   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
19923   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
19924   }
19925   return nullptr;
19926 }
19927
19928 // isLegalAddressingMode - Return true if the addressing mode represented
19929 // by AM is legal for this target, for a load/store of the specified type.
19930 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
19931                                               const AddrMode &AM, Type *Ty,
19932                                               unsigned AS) const {
19933   // X86 supports extremely general addressing modes.
19934   CodeModel::Model M = getTargetMachine().getCodeModel();
19935   Reloc::Model R = getTargetMachine().getRelocationModel();
19936
19937   // X86 allows a sign-extended 32-bit immediate field as a displacement.
19938   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
19939     return false;
19940
19941   if (AM.BaseGV) {
19942     unsigned GVFlags =
19943       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
19944
19945     // If a reference to this global requires an extra load, we can't fold it.
19946     if (isGlobalStubReference(GVFlags))
19947       return false;
19948
19949     // If BaseGV requires a register for the PIC base, we cannot also have a
19950     // BaseReg specified.
19951     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
19952       return false;
19953
19954     // If lower 4G is not available, then we must use rip-relative addressing.
19955     if ((M != CodeModel::Small || R != Reloc::Static) &&
19956         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
19957       return false;
19958   }
19959
19960   switch (AM.Scale) {
19961   case 0:
19962   case 1:
19963   case 2:
19964   case 4:
19965   case 8:
19966     // These scales always work.
19967     break;
19968   case 3:
19969   case 5:
19970   case 9:
19971     // These scales are formed with basereg+scalereg.  Only accept if there is
19972     // no basereg yet.
19973     if (AM.HasBaseReg)
19974       return false;
19975     break;
19976   default:  // Other stuff never works.
19977     return false;
19978   }
19979
19980   return true;
19981 }
19982
19983 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
19984   unsigned Bits = Ty->getScalarSizeInBits();
19985
19986   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
19987   // particularly cheaper than those without.
19988   if (Bits == 8)
19989     return false;
19990
19991   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
19992   // variable shifts just as cheap as scalar ones.
19993   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
19994     return false;
19995
19996   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
19997   // fully general vector.
19998   return true;
19999 }
20000
20001 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20002   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20003     return false;
20004   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20005   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20006   return NumBits1 > NumBits2;
20007 }
20008
20009 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20010   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20011     return false;
20012
20013   if (!isTypeLegal(EVT::getEVT(Ty1)))
20014     return false;
20015
20016   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20017
20018   // Assuming the caller doesn't have a zeroext or signext return parameter,
20019   // truncation all the way down to i1 is valid.
20020   return true;
20021 }
20022
20023 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20024   return isInt<32>(Imm);
20025 }
20026
20027 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20028   // Can also use sub to handle negated immediates.
20029   return isInt<32>(Imm);
20030 }
20031
20032 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20033   if (!VT1.isInteger() || !VT2.isInteger())
20034     return false;
20035   unsigned NumBits1 = VT1.getSizeInBits();
20036   unsigned NumBits2 = VT2.getSizeInBits();
20037   return NumBits1 > NumBits2;
20038 }
20039
20040 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20041   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20042   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20043 }
20044
20045 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20046   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20047   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20048 }
20049
20050 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20051   EVT VT1 = Val.getValueType();
20052   if (isZExtFree(VT1, VT2))
20053     return true;
20054
20055   if (Val.getOpcode() != ISD::LOAD)
20056     return false;
20057
20058   if (!VT1.isSimple() || !VT1.isInteger() ||
20059       !VT2.isSimple() || !VT2.isInteger())
20060     return false;
20061
20062   switch (VT1.getSimpleVT().SimpleTy) {
20063   default: break;
20064   case MVT::i8:
20065   case MVT::i16:
20066   case MVT::i32:
20067     // X86 has 8, 16, and 32-bit zero-extending loads.
20068     return true;
20069   }
20070
20071   return false;
20072 }
20073
20074 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20075
20076 bool
20077 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20078   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20079     return false;
20080
20081   VT = VT.getScalarType();
20082
20083   if (!VT.isSimple())
20084     return false;
20085
20086   switch (VT.getSimpleVT().SimpleTy) {
20087   case MVT::f32:
20088   case MVT::f64:
20089     return true;
20090   default:
20091     break;
20092   }
20093
20094   return false;
20095 }
20096
20097 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20098   // i16 instructions are longer (0x66 prefix) and potentially slower.
20099   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20100 }
20101
20102 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20103 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20104 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20105 /// are assumed to be legal.
20106 bool
20107 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20108                                       EVT VT) const {
20109   if (!VT.isSimple())
20110     return false;
20111
20112   // Not for i1 vectors
20113   if (VT.getScalarType() == MVT::i1)
20114     return false;
20115
20116   // Very little shuffling can be done for 64-bit vectors right now.
20117   if (VT.getSizeInBits() == 64)
20118     return false;
20119
20120   // We only care that the types being shuffled are legal. The lowering can
20121   // handle any possible shuffle mask that results.
20122   return isTypeLegal(VT.getSimpleVT());
20123 }
20124
20125 bool
20126 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20127                                           EVT VT) const {
20128   // Just delegate to the generic legality, clear masks aren't special.
20129   return isShuffleMaskLegal(Mask, VT);
20130 }
20131
20132 //===----------------------------------------------------------------------===//
20133 //                           X86 Scheduler Hooks
20134 //===----------------------------------------------------------------------===//
20135
20136 /// Utility function to emit xbegin specifying the start of an RTM region.
20137 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20138                                      const TargetInstrInfo *TII) {
20139   DebugLoc DL = MI->getDebugLoc();
20140
20141   const BasicBlock *BB = MBB->getBasicBlock();
20142   MachineFunction::iterator I = MBB;
20143   ++I;
20144
20145   // For the v = xbegin(), we generate
20146   //
20147   // thisMBB:
20148   //  xbegin sinkMBB
20149   //
20150   // mainMBB:
20151   //  eax = -1
20152   //
20153   // sinkMBB:
20154   //  v = eax
20155
20156   MachineBasicBlock *thisMBB = MBB;
20157   MachineFunction *MF = MBB->getParent();
20158   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20159   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20160   MF->insert(I, mainMBB);
20161   MF->insert(I, sinkMBB);
20162
20163   // Transfer the remainder of BB and its successor edges to sinkMBB.
20164   sinkMBB->splice(sinkMBB->begin(), MBB,
20165                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20166   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20167
20168   // thisMBB:
20169   //  xbegin sinkMBB
20170   //  # fallthrough to mainMBB
20171   //  # abortion to sinkMBB
20172   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20173   thisMBB->addSuccessor(mainMBB);
20174   thisMBB->addSuccessor(sinkMBB);
20175
20176   // mainMBB:
20177   //  EAX = -1
20178   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20179   mainMBB->addSuccessor(sinkMBB);
20180
20181   // sinkMBB:
20182   // EAX is live into the sinkMBB
20183   sinkMBB->addLiveIn(X86::EAX);
20184   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20185           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20186     .addReg(X86::EAX);
20187
20188   MI->eraseFromParent();
20189   return sinkMBB;
20190 }
20191
20192 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20193 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20194 // in the .td file.
20195 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20196                                        const TargetInstrInfo *TII) {
20197   unsigned Opc;
20198   switch (MI->getOpcode()) {
20199   default: llvm_unreachable("illegal opcode!");
20200   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20201   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20202   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20203   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20204   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20205   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20206   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20207   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20208   }
20209
20210   DebugLoc dl = MI->getDebugLoc();
20211   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20212
20213   unsigned NumArgs = MI->getNumOperands();
20214   for (unsigned i = 1; i < NumArgs; ++i) {
20215     MachineOperand &Op = MI->getOperand(i);
20216     if (!(Op.isReg() && Op.isImplicit()))
20217       MIB.addOperand(Op);
20218   }
20219   if (MI->hasOneMemOperand())
20220     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20221
20222   BuildMI(*BB, MI, dl,
20223     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20224     .addReg(X86::XMM0);
20225
20226   MI->eraseFromParent();
20227   return BB;
20228 }
20229
20230 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20231 // defs in an instruction pattern
20232 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20233                                        const TargetInstrInfo *TII) {
20234   unsigned Opc;
20235   switch (MI->getOpcode()) {
20236   default: llvm_unreachable("illegal opcode!");
20237   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20238   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20239   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20240   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20241   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20242   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20243   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20244   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20245   }
20246
20247   DebugLoc dl = MI->getDebugLoc();
20248   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20249
20250   unsigned NumArgs = MI->getNumOperands(); // remove the results
20251   for (unsigned i = 1; i < NumArgs; ++i) {
20252     MachineOperand &Op = MI->getOperand(i);
20253     if (!(Op.isReg() && Op.isImplicit()))
20254       MIB.addOperand(Op);
20255   }
20256   if (MI->hasOneMemOperand())
20257     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20258
20259   BuildMI(*BB, MI, dl,
20260     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20261     .addReg(X86::ECX);
20262
20263   MI->eraseFromParent();
20264   return BB;
20265 }
20266
20267 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20268                                       const X86Subtarget *Subtarget) {
20269   DebugLoc dl = MI->getDebugLoc();
20270   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20271   // Address into RAX/EAX, other two args into ECX, EDX.
20272   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20273   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20274   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20275   for (int i = 0; i < X86::AddrNumOperands; ++i)
20276     MIB.addOperand(MI->getOperand(i));
20277
20278   unsigned ValOps = X86::AddrNumOperands;
20279   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20280     .addReg(MI->getOperand(ValOps).getReg());
20281   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20282     .addReg(MI->getOperand(ValOps+1).getReg());
20283
20284   // The instruction doesn't actually take any operands though.
20285   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20286
20287   MI->eraseFromParent(); // The pseudo is gone now.
20288   return BB;
20289 }
20290
20291 MachineBasicBlock *
20292 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20293                                                  MachineBasicBlock *MBB) const {
20294   // Emit va_arg instruction on X86-64.
20295
20296   // Operands to this pseudo-instruction:
20297   // 0  ) Output        : destination address (reg)
20298   // 1-5) Input         : va_list address (addr, i64mem)
20299   // 6  ) ArgSize       : Size (in bytes) of vararg type
20300   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20301   // 8  ) Align         : Alignment of type
20302   // 9  ) EFLAGS (implicit-def)
20303
20304   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20305   static_assert(X86::AddrNumOperands == 5,
20306                 "VAARG_64 assumes 5 address operands");
20307
20308   unsigned DestReg = MI->getOperand(0).getReg();
20309   MachineOperand &Base = MI->getOperand(1);
20310   MachineOperand &Scale = MI->getOperand(2);
20311   MachineOperand &Index = MI->getOperand(3);
20312   MachineOperand &Disp = MI->getOperand(4);
20313   MachineOperand &Segment = MI->getOperand(5);
20314   unsigned ArgSize = MI->getOperand(6).getImm();
20315   unsigned ArgMode = MI->getOperand(7).getImm();
20316   unsigned Align = MI->getOperand(8).getImm();
20317
20318   // Memory Reference
20319   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20320   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20321   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20322
20323   // Machine Information
20324   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20325   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20326   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20327   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20328   DebugLoc DL = MI->getDebugLoc();
20329
20330   // struct va_list {
20331   //   i32   gp_offset
20332   //   i32   fp_offset
20333   //   i64   overflow_area (address)
20334   //   i64   reg_save_area (address)
20335   // }
20336   // sizeof(va_list) = 24
20337   // alignment(va_list) = 8
20338
20339   unsigned TotalNumIntRegs = 6;
20340   unsigned TotalNumXMMRegs = 8;
20341   bool UseGPOffset = (ArgMode == 1);
20342   bool UseFPOffset = (ArgMode == 2);
20343   unsigned MaxOffset = TotalNumIntRegs * 8 +
20344                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20345
20346   /* Align ArgSize to a multiple of 8 */
20347   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20348   bool NeedsAlign = (Align > 8);
20349
20350   MachineBasicBlock *thisMBB = MBB;
20351   MachineBasicBlock *overflowMBB;
20352   MachineBasicBlock *offsetMBB;
20353   MachineBasicBlock *endMBB;
20354
20355   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20356   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20357   unsigned OffsetReg = 0;
20358
20359   if (!UseGPOffset && !UseFPOffset) {
20360     // If we only pull from the overflow region, we don't create a branch.
20361     // We don't need to alter control flow.
20362     OffsetDestReg = 0; // unused
20363     OverflowDestReg = DestReg;
20364
20365     offsetMBB = nullptr;
20366     overflowMBB = thisMBB;
20367     endMBB = thisMBB;
20368   } else {
20369     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20370     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20371     // If not, pull from overflow_area. (branch to overflowMBB)
20372     //
20373     //       thisMBB
20374     //         |     .
20375     //         |        .
20376     //     offsetMBB   overflowMBB
20377     //         |        .
20378     //         |     .
20379     //        endMBB
20380
20381     // Registers for the PHI in endMBB
20382     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20383     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20384
20385     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20386     MachineFunction *MF = MBB->getParent();
20387     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20388     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20389     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20390
20391     MachineFunction::iterator MBBIter = MBB;
20392     ++MBBIter;
20393
20394     // Insert the new basic blocks
20395     MF->insert(MBBIter, offsetMBB);
20396     MF->insert(MBBIter, overflowMBB);
20397     MF->insert(MBBIter, endMBB);
20398
20399     // Transfer the remainder of MBB and its successor edges to endMBB.
20400     endMBB->splice(endMBB->begin(), thisMBB,
20401                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20402     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20403
20404     // Make offsetMBB and overflowMBB successors of thisMBB
20405     thisMBB->addSuccessor(offsetMBB);
20406     thisMBB->addSuccessor(overflowMBB);
20407
20408     // endMBB is a successor of both offsetMBB and overflowMBB
20409     offsetMBB->addSuccessor(endMBB);
20410     overflowMBB->addSuccessor(endMBB);
20411
20412     // Load the offset value into a register
20413     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20414     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20415       .addOperand(Base)
20416       .addOperand(Scale)
20417       .addOperand(Index)
20418       .addDisp(Disp, UseFPOffset ? 4 : 0)
20419       .addOperand(Segment)
20420       .setMemRefs(MMOBegin, MMOEnd);
20421
20422     // Check if there is enough room left to pull this argument.
20423     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20424       .addReg(OffsetReg)
20425       .addImm(MaxOffset + 8 - ArgSizeA8);
20426
20427     // Branch to "overflowMBB" if offset >= max
20428     // Fall through to "offsetMBB" otherwise
20429     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20430       .addMBB(overflowMBB);
20431   }
20432
20433   // In offsetMBB, emit code to use the reg_save_area.
20434   if (offsetMBB) {
20435     assert(OffsetReg != 0);
20436
20437     // Read the reg_save_area address.
20438     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20439     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20440       .addOperand(Base)
20441       .addOperand(Scale)
20442       .addOperand(Index)
20443       .addDisp(Disp, 16)
20444       .addOperand(Segment)
20445       .setMemRefs(MMOBegin, MMOEnd);
20446
20447     // Zero-extend the offset
20448     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20449       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20450         .addImm(0)
20451         .addReg(OffsetReg)
20452         .addImm(X86::sub_32bit);
20453
20454     // Add the offset to the reg_save_area to get the final address.
20455     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20456       .addReg(OffsetReg64)
20457       .addReg(RegSaveReg);
20458
20459     // Compute the offset for the next argument
20460     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20461     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20462       .addReg(OffsetReg)
20463       .addImm(UseFPOffset ? 16 : 8);
20464
20465     // Store it back into the va_list.
20466     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20467       .addOperand(Base)
20468       .addOperand(Scale)
20469       .addOperand(Index)
20470       .addDisp(Disp, UseFPOffset ? 4 : 0)
20471       .addOperand(Segment)
20472       .addReg(NextOffsetReg)
20473       .setMemRefs(MMOBegin, MMOEnd);
20474
20475     // Jump to endMBB
20476     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20477       .addMBB(endMBB);
20478   }
20479
20480   //
20481   // Emit code to use overflow area
20482   //
20483
20484   // Load the overflow_area address into a register.
20485   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20486   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20487     .addOperand(Base)
20488     .addOperand(Scale)
20489     .addOperand(Index)
20490     .addDisp(Disp, 8)
20491     .addOperand(Segment)
20492     .setMemRefs(MMOBegin, MMOEnd);
20493
20494   // If we need to align it, do so. Otherwise, just copy the address
20495   // to OverflowDestReg.
20496   if (NeedsAlign) {
20497     // Align the overflow address
20498     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20499     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20500
20501     // aligned_addr = (addr + (align-1)) & ~(align-1)
20502     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20503       .addReg(OverflowAddrReg)
20504       .addImm(Align-1);
20505
20506     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20507       .addReg(TmpReg)
20508       .addImm(~(uint64_t)(Align-1));
20509   } else {
20510     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20511       .addReg(OverflowAddrReg);
20512   }
20513
20514   // Compute the next overflow address after this argument.
20515   // (the overflow address should be kept 8-byte aligned)
20516   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20517   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20518     .addReg(OverflowDestReg)
20519     .addImm(ArgSizeA8);
20520
20521   // Store the new overflow address.
20522   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20523     .addOperand(Base)
20524     .addOperand(Scale)
20525     .addOperand(Index)
20526     .addDisp(Disp, 8)
20527     .addOperand(Segment)
20528     .addReg(NextAddrReg)
20529     .setMemRefs(MMOBegin, MMOEnd);
20530
20531   // If we branched, emit the PHI to the front of endMBB.
20532   if (offsetMBB) {
20533     BuildMI(*endMBB, endMBB->begin(), DL,
20534             TII->get(X86::PHI), DestReg)
20535       .addReg(OffsetDestReg).addMBB(offsetMBB)
20536       .addReg(OverflowDestReg).addMBB(overflowMBB);
20537   }
20538
20539   // Erase the pseudo instruction
20540   MI->eraseFromParent();
20541
20542   return endMBB;
20543 }
20544
20545 MachineBasicBlock *
20546 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20547                                                  MachineInstr *MI,
20548                                                  MachineBasicBlock *MBB) const {
20549   // Emit code to save XMM registers to the stack. The ABI says that the
20550   // number of registers to save is given in %al, so it's theoretically
20551   // possible to do an indirect jump trick to avoid saving all of them,
20552   // however this code takes a simpler approach and just executes all
20553   // of the stores if %al is non-zero. It's less code, and it's probably
20554   // easier on the hardware branch predictor, and stores aren't all that
20555   // expensive anyway.
20556
20557   // Create the new basic blocks. One block contains all the XMM stores,
20558   // and one block is the final destination regardless of whether any
20559   // stores were performed.
20560   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20561   MachineFunction *F = MBB->getParent();
20562   MachineFunction::iterator MBBIter = MBB;
20563   ++MBBIter;
20564   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20565   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20566   F->insert(MBBIter, XMMSaveMBB);
20567   F->insert(MBBIter, EndMBB);
20568
20569   // Transfer the remainder of MBB and its successor edges to EndMBB.
20570   EndMBB->splice(EndMBB->begin(), MBB,
20571                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20572   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20573
20574   // The original block will now fall through to the XMM save block.
20575   MBB->addSuccessor(XMMSaveMBB);
20576   // The XMMSaveMBB will fall through to the end block.
20577   XMMSaveMBB->addSuccessor(EndMBB);
20578
20579   // Now add the instructions.
20580   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20581   DebugLoc DL = MI->getDebugLoc();
20582
20583   unsigned CountReg = MI->getOperand(0).getReg();
20584   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20585   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20586
20587   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20588     // If %al is 0, branch around the XMM save block.
20589     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20590     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20591     MBB->addSuccessor(EndMBB);
20592   }
20593
20594   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20595   // that was just emitted, but clearly shouldn't be "saved".
20596   assert((MI->getNumOperands() <= 3 ||
20597           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20598           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20599          && "Expected last argument to be EFLAGS");
20600   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20601   // In the XMM save block, save all the XMM argument registers.
20602   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20603     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20604     MachineMemOperand *MMO = F->getMachineMemOperand(
20605         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20606         MachineMemOperand::MOStore,
20607         /*Size=*/16, /*Align=*/16);
20608     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20609       .addFrameIndex(RegSaveFrameIndex)
20610       .addImm(/*Scale=*/1)
20611       .addReg(/*IndexReg=*/0)
20612       .addImm(/*Disp=*/Offset)
20613       .addReg(/*Segment=*/0)
20614       .addReg(MI->getOperand(i).getReg())
20615       .addMemOperand(MMO);
20616   }
20617
20618   MI->eraseFromParent();   // The pseudo instruction is gone now.
20619
20620   return EndMBB;
20621 }
20622
20623 // The EFLAGS operand of SelectItr might be missing a kill marker
20624 // because there were multiple uses of EFLAGS, and ISel didn't know
20625 // which to mark. Figure out whether SelectItr should have had a
20626 // kill marker, and set it if it should. Returns the correct kill
20627 // marker value.
20628 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20629                                      MachineBasicBlock* BB,
20630                                      const TargetRegisterInfo* TRI) {
20631   // Scan forward through BB for a use/def of EFLAGS.
20632   MachineBasicBlock::iterator miI(std::next(SelectItr));
20633   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20634     const MachineInstr& mi = *miI;
20635     if (mi.readsRegister(X86::EFLAGS))
20636       return false;
20637     if (mi.definesRegister(X86::EFLAGS))
20638       break; // Should have kill-flag - update below.
20639   }
20640
20641   // If we hit the end of the block, check whether EFLAGS is live into a
20642   // successor.
20643   if (miI == BB->end()) {
20644     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20645                                           sEnd = BB->succ_end();
20646          sItr != sEnd; ++sItr) {
20647       MachineBasicBlock* succ = *sItr;
20648       if (succ->isLiveIn(X86::EFLAGS))
20649         return false;
20650     }
20651   }
20652
20653   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20654   // out. SelectMI should have a kill flag on EFLAGS.
20655   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20656   return true;
20657 }
20658
20659 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20660 // together with other CMOV pseudo-opcodes into a single basic-block with
20661 // conditional jump around it.
20662 static bool isCMOVPseudo(MachineInstr *MI) {
20663   switch (MI->getOpcode()) {
20664   case X86::CMOV_FR32:
20665   case X86::CMOV_FR64:
20666   case X86::CMOV_GR8:
20667   case X86::CMOV_GR16:
20668   case X86::CMOV_GR32:
20669   case X86::CMOV_RFP32:
20670   case X86::CMOV_RFP64:
20671   case X86::CMOV_RFP80:
20672   case X86::CMOV_V2F64:
20673   case X86::CMOV_V2I64:
20674   case X86::CMOV_V4F32:
20675   case X86::CMOV_V4F64:
20676   case X86::CMOV_V4I64:
20677   case X86::CMOV_V16F32:
20678   case X86::CMOV_V8F32:
20679   case X86::CMOV_V8F64:
20680   case X86::CMOV_V8I64:
20681   case X86::CMOV_V8I1:
20682   case X86::CMOV_V16I1:
20683   case X86::CMOV_V32I1:
20684   case X86::CMOV_V64I1:
20685     return true;
20686
20687   default:
20688     return false;
20689   }
20690 }
20691
20692 MachineBasicBlock *
20693 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20694                                      MachineBasicBlock *BB) const {
20695   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20696   DebugLoc DL = MI->getDebugLoc();
20697
20698   // To "insert" a SELECT_CC instruction, we actually have to insert the
20699   // diamond control-flow pattern.  The incoming instruction knows the
20700   // destination vreg to set, the condition code register to branch on, the
20701   // true/false values to select between, and a branch opcode to use.
20702   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20703   MachineFunction::iterator It = BB;
20704   ++It;
20705
20706   //  thisMBB:
20707   //  ...
20708   //   TrueVal = ...
20709   //   cmpTY ccX, r1, r2
20710   //   bCC copy1MBB
20711   //   fallthrough --> copy0MBB
20712   MachineBasicBlock *thisMBB = BB;
20713   MachineFunction *F = BB->getParent();
20714
20715   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20716   // as described above, by inserting a BB, and then making a PHI at the join
20717   // point to select the true and false operands of the CMOV in the PHI.
20718   //
20719   // The code also handles two different cases of multiple CMOV opcodes
20720   // in a row.
20721   //
20722   // Case 1:
20723   // In this case, there are multiple CMOVs in a row, all which are based on
20724   // the same condition setting (or the exact opposite condition setting).
20725   // In this case we can lower all the CMOVs using a single inserted BB, and
20726   // then make a number of PHIs at the join point to model the CMOVs. The only
20727   // trickiness here, is that in a case like:
20728   //
20729   // t2 = CMOV cond1 t1, f1
20730   // t3 = CMOV cond1 t2, f2
20731   //
20732   // when rewriting this into PHIs, we have to perform some renaming on the
20733   // temps since you cannot have a PHI operand refer to a PHI result earlier
20734   // in the same block.  The "simple" but wrong lowering would be:
20735   //
20736   // t2 = PHI t1(BB1), f1(BB2)
20737   // t3 = PHI t2(BB1), f2(BB2)
20738   //
20739   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20740   // renaming is to note that on the path through BB1, t2 is really just a
20741   // copy of t1, and do that renaming, properly generating:
20742   //
20743   // t2 = PHI t1(BB1), f1(BB2)
20744   // t3 = PHI t1(BB1), f2(BB2)
20745   //
20746   // Case 2, we lower cascaded CMOVs such as
20747   //
20748   //   (CMOV (CMOV F, T, cc1), T, cc2)
20749   //
20750   // to two successives branches.  For that, we look for another CMOV as the
20751   // following instruction.
20752   //
20753   // Without this, we would add a PHI between the two jumps, which ends up
20754   // creating a few copies all around. For instance, for
20755   //
20756   //    (sitofp (zext (fcmp une)))
20757   //
20758   // we would generate:
20759   //
20760   //         ucomiss %xmm1, %xmm0
20761   //         movss  <1.0f>, %xmm0
20762   //         movaps  %xmm0, %xmm1
20763   //         jne     .LBB5_2
20764   //         xorps   %xmm1, %xmm1
20765   // .LBB5_2:
20766   //         jp      .LBB5_4
20767   //         movaps  %xmm1, %xmm0
20768   // .LBB5_4:
20769   //         retq
20770   //
20771   // because this custom-inserter would have generated:
20772   //
20773   //   A
20774   //   | \
20775   //   |  B
20776   //   | /
20777   //   C
20778   //   | \
20779   //   |  D
20780   //   | /
20781   //   E
20782   //
20783   // A: X = ...; Y = ...
20784   // B: empty
20785   // C: Z = PHI [X, A], [Y, B]
20786   // D: empty
20787   // E: PHI [X, C], [Z, D]
20788   //
20789   // If we lower both CMOVs in a single step, we can instead generate:
20790   //
20791   //   A
20792   //   | \
20793   //   |  C
20794   //   | /|
20795   //   |/ |
20796   //   |  |
20797   //   |  D
20798   //   | /
20799   //   E
20800   //
20801   // A: X = ...; Y = ...
20802   // D: empty
20803   // E: PHI [X, A], [X, C], [Y, D]
20804   //
20805   // Which, in our sitofp/fcmp example, gives us something like:
20806   //
20807   //         ucomiss %xmm1, %xmm0
20808   //         movss  <1.0f>, %xmm0
20809   //         jne     .LBB5_4
20810   //         jp      .LBB5_4
20811   //         xorps   %xmm0, %xmm0
20812   // .LBB5_4:
20813   //         retq
20814   //
20815   MachineInstr *CascadedCMOV = nullptr;
20816   MachineInstr *LastCMOV = MI;
20817   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
20818   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
20819   MachineBasicBlock::iterator NextMIIt =
20820       std::next(MachineBasicBlock::iterator(MI));
20821
20822   // Check for case 1, where there are multiple CMOVs with the same condition
20823   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
20824   // number of jumps the most.
20825
20826   if (isCMOVPseudo(MI)) {
20827     // See if we have a string of CMOVS with the same condition.
20828     while (NextMIIt != BB->end() &&
20829            isCMOVPseudo(NextMIIt) &&
20830            (NextMIIt->getOperand(3).getImm() == CC ||
20831             NextMIIt->getOperand(3).getImm() == OppCC)) {
20832       LastCMOV = &*NextMIIt;
20833       ++NextMIIt;
20834     }
20835   }
20836
20837   // This checks for case 2, but only do this if we didn't already find
20838   // case 1, as indicated by LastCMOV == MI.
20839   if (LastCMOV == MI &&
20840       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
20841       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
20842       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
20843     CascadedCMOV = &*NextMIIt;
20844   }
20845
20846   MachineBasicBlock *jcc1MBB = nullptr;
20847
20848   // If we have a cascaded CMOV, we lower it to two successive branches to
20849   // the same block.  EFLAGS is used by both, so mark it as live in the second.
20850   if (CascadedCMOV) {
20851     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
20852     F->insert(It, jcc1MBB);
20853     jcc1MBB->addLiveIn(X86::EFLAGS);
20854   }
20855
20856   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
20857   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
20858   F->insert(It, copy0MBB);
20859   F->insert(It, sinkMBB);
20860
20861   // If the EFLAGS register isn't dead in the terminator, then claim that it's
20862   // live into the sink and copy blocks.
20863   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
20864
20865   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
20866   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
20867       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
20868     copy0MBB->addLiveIn(X86::EFLAGS);
20869     sinkMBB->addLiveIn(X86::EFLAGS);
20870   }
20871
20872   // Transfer the remainder of BB and its successor edges to sinkMBB.
20873   sinkMBB->splice(sinkMBB->begin(), BB,
20874                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
20875   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
20876
20877   // Add the true and fallthrough blocks as its successors.
20878   if (CascadedCMOV) {
20879     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
20880     BB->addSuccessor(jcc1MBB);
20881
20882     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
20883     // jump to the sinkMBB.
20884     jcc1MBB->addSuccessor(copy0MBB);
20885     jcc1MBB->addSuccessor(sinkMBB);
20886   } else {
20887     BB->addSuccessor(copy0MBB);
20888   }
20889
20890   // The true block target of the first (or only) branch is always sinkMBB.
20891   BB->addSuccessor(sinkMBB);
20892
20893   // Create the conditional branch instruction.
20894   unsigned Opc = X86::GetCondBranchFromCond(CC);
20895   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
20896
20897   if (CascadedCMOV) {
20898     unsigned Opc2 = X86::GetCondBranchFromCond(
20899         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
20900     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
20901   }
20902
20903   //  copy0MBB:
20904   //   %FalseValue = ...
20905   //   # fallthrough to sinkMBB
20906   copy0MBB->addSuccessor(sinkMBB);
20907
20908   //  sinkMBB:
20909   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
20910   //  ...
20911   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
20912   MachineBasicBlock::iterator MIItEnd =
20913     std::next(MachineBasicBlock::iterator(LastCMOV));
20914   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
20915   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
20916   MachineInstrBuilder MIB;
20917
20918   // As we are creating the PHIs, we have to be careful if there is more than
20919   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
20920   // PHIs have to reference the individual true/false inputs from earlier PHIs.
20921   // That also means that PHI construction must work forward from earlier to
20922   // later, and that the code must maintain a mapping from earlier PHI's
20923   // destination registers, and the registers that went into the PHI.
20924
20925   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
20926     unsigned DestReg = MIIt->getOperand(0).getReg();
20927     unsigned Op1Reg = MIIt->getOperand(1).getReg();
20928     unsigned Op2Reg = MIIt->getOperand(2).getReg();
20929
20930     // If this CMOV we are generating is the opposite condition from
20931     // the jump we generated, then we have to swap the operands for the
20932     // PHI that is going to be generated.
20933     if (MIIt->getOperand(3).getImm() == OppCC)
20934         std::swap(Op1Reg, Op2Reg);
20935
20936     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
20937       Op1Reg = RegRewriteTable[Op1Reg].first;
20938
20939     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
20940       Op2Reg = RegRewriteTable[Op2Reg].second;
20941
20942     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
20943                   TII->get(X86::PHI), DestReg)
20944           .addReg(Op1Reg).addMBB(copy0MBB)
20945           .addReg(Op2Reg).addMBB(thisMBB);
20946
20947     // Add this PHI to the rewrite table.
20948     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
20949   }
20950
20951   // If we have a cascaded CMOV, the second Jcc provides the same incoming
20952   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
20953   if (CascadedCMOV) {
20954     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
20955     // Copy the PHI result to the register defined by the second CMOV.
20956     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
20957             DL, TII->get(TargetOpcode::COPY),
20958             CascadedCMOV->getOperand(0).getReg())
20959         .addReg(MI->getOperand(0).getReg());
20960     CascadedCMOV->eraseFromParent();
20961   }
20962
20963   // Now remove the CMOV(s).
20964   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
20965     (MIIt++)->eraseFromParent();
20966
20967   return sinkMBB;
20968 }
20969
20970 MachineBasicBlock *
20971 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
20972                                        MachineBasicBlock *BB) const {
20973   // Combine the following atomic floating-point modification pattern:
20974   //   a.store(reg OP a.load(acquire), release)
20975   // Transform them into:
20976   //   OPss (%gpr), %xmm
20977   //   movss %xmm, (%gpr)
20978   // Or sd equivalent for 64-bit operations.
20979   unsigned MOp, FOp;
20980   switch (MI->getOpcode()) {
20981   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
20982   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
20983   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
20984   }
20985   const X86InstrInfo *TII = Subtarget->getInstrInfo();
20986   DebugLoc DL = MI->getDebugLoc();
20987   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
20988   unsigned MSrc = MI->getOperand(0).getReg();
20989   unsigned VSrc = MI->getOperand(5).getReg();
20990   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
20991                                 .addReg(/*Base=*/MSrc)
20992                                 .addImm(/*Scale=*/1)
20993                                 .addReg(/*Index=*/0)
20994                                 .addImm(0)
20995                                 .addReg(0);
20996   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
20997                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
20998                           .addReg(VSrc)
20999                           .addReg(/*Base=*/MSrc)
21000                           .addImm(/*Scale=*/1)
21001                           .addReg(/*Index=*/0)
21002                           .addImm(/*Disp=*/0)
21003                           .addReg(/*Segment=*/0);
21004   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21005   MI->eraseFromParent(); // The pseudo instruction is gone now.
21006   return BB;
21007 }
21008
21009 MachineBasicBlock *
21010 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21011                                         MachineBasicBlock *BB) const {
21012   MachineFunction *MF = BB->getParent();
21013   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21014   DebugLoc DL = MI->getDebugLoc();
21015   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21016
21017   assert(MF->shouldSplitStack());
21018
21019   const bool Is64Bit = Subtarget->is64Bit();
21020   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21021
21022   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21023   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21024
21025   // BB:
21026   //  ... [Till the alloca]
21027   // If stacklet is not large enough, jump to mallocMBB
21028   //
21029   // bumpMBB:
21030   //  Allocate by subtracting from RSP
21031   //  Jump to continueMBB
21032   //
21033   // mallocMBB:
21034   //  Allocate by call to runtime
21035   //
21036   // continueMBB:
21037   //  ...
21038   //  [rest of original BB]
21039   //
21040
21041   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21042   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21043   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21044
21045   MachineRegisterInfo &MRI = MF->getRegInfo();
21046   const TargetRegisterClass *AddrRegClass =
21047       getRegClassFor(getPointerTy(MF->getDataLayout()));
21048
21049   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21050     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21051     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21052     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21053     sizeVReg = MI->getOperand(1).getReg(),
21054     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21055
21056   MachineFunction::iterator MBBIter = BB;
21057   ++MBBIter;
21058
21059   MF->insert(MBBIter, bumpMBB);
21060   MF->insert(MBBIter, mallocMBB);
21061   MF->insert(MBBIter, continueMBB);
21062
21063   continueMBB->splice(continueMBB->begin(), BB,
21064                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21065   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21066
21067   // Add code to the main basic block to check if the stack limit has been hit,
21068   // and if so, jump to mallocMBB otherwise to bumpMBB.
21069   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21070   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21071     .addReg(tmpSPVReg).addReg(sizeVReg);
21072   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21073     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21074     .addReg(SPLimitVReg);
21075   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21076
21077   // bumpMBB simply decreases the stack pointer, since we know the current
21078   // stacklet has enough space.
21079   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21080     .addReg(SPLimitVReg);
21081   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21082     .addReg(SPLimitVReg);
21083   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21084
21085   // Calls into a routine in libgcc to allocate more space from the heap.
21086   const uint32_t *RegMask =
21087       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21088   if (IsLP64) {
21089     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21090       .addReg(sizeVReg);
21091     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21092       .addExternalSymbol("__morestack_allocate_stack_space")
21093       .addRegMask(RegMask)
21094       .addReg(X86::RDI, RegState::Implicit)
21095       .addReg(X86::RAX, RegState::ImplicitDefine);
21096   } else if (Is64Bit) {
21097     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21098       .addReg(sizeVReg);
21099     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21100       .addExternalSymbol("__morestack_allocate_stack_space")
21101       .addRegMask(RegMask)
21102       .addReg(X86::EDI, RegState::Implicit)
21103       .addReg(X86::EAX, RegState::ImplicitDefine);
21104   } else {
21105     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21106       .addImm(12);
21107     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21108     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21109       .addExternalSymbol("__morestack_allocate_stack_space")
21110       .addRegMask(RegMask)
21111       .addReg(X86::EAX, RegState::ImplicitDefine);
21112   }
21113
21114   if (!Is64Bit)
21115     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21116       .addImm(16);
21117
21118   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21119     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21120   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21121
21122   // Set up the CFG correctly.
21123   BB->addSuccessor(bumpMBB);
21124   BB->addSuccessor(mallocMBB);
21125   mallocMBB->addSuccessor(continueMBB);
21126   bumpMBB->addSuccessor(continueMBB);
21127
21128   // Take care of the PHI nodes.
21129   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21130           MI->getOperand(0).getReg())
21131     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21132     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21133
21134   // Delete the original pseudo instruction.
21135   MI->eraseFromParent();
21136
21137   // And we're done.
21138   return continueMBB;
21139 }
21140
21141 MachineBasicBlock *
21142 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21143                                         MachineBasicBlock *BB) const {
21144   DebugLoc DL = MI->getDebugLoc();
21145
21146   assert(!Subtarget->isTargetMachO());
21147
21148   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21149                                                     DL);
21150
21151   MI->eraseFromParent();   // The pseudo instruction is gone now.
21152   return BB;
21153 }
21154
21155 MachineBasicBlock *
21156 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21157                                       MachineBasicBlock *BB) const {
21158   // This is pretty easy.  We're taking the value that we received from
21159   // our load from the relocation, sticking it in either RDI (x86-64)
21160   // or EAX and doing an indirect call.  The return value will then
21161   // be in the normal return register.
21162   MachineFunction *F = BB->getParent();
21163   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21164   DebugLoc DL = MI->getDebugLoc();
21165
21166   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21167   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21168
21169   // Get a register mask for the lowered call.
21170   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21171   // proper register mask.
21172   const uint32_t *RegMask =
21173       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21174   if (Subtarget->is64Bit()) {
21175     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21176                                       TII->get(X86::MOV64rm), X86::RDI)
21177     .addReg(X86::RIP)
21178     .addImm(0).addReg(0)
21179     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21180                       MI->getOperand(3).getTargetFlags())
21181     .addReg(0);
21182     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21183     addDirectMem(MIB, X86::RDI);
21184     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21185   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21186     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21187                                       TII->get(X86::MOV32rm), X86::EAX)
21188     .addReg(0)
21189     .addImm(0).addReg(0)
21190     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21191                       MI->getOperand(3).getTargetFlags())
21192     .addReg(0);
21193     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21194     addDirectMem(MIB, X86::EAX);
21195     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21196   } else {
21197     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21198                                       TII->get(X86::MOV32rm), X86::EAX)
21199     .addReg(TII->getGlobalBaseReg(F))
21200     .addImm(0).addReg(0)
21201     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21202                       MI->getOperand(3).getTargetFlags())
21203     .addReg(0);
21204     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21205     addDirectMem(MIB, X86::EAX);
21206     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21207   }
21208
21209   MI->eraseFromParent(); // The pseudo instruction is gone now.
21210   return BB;
21211 }
21212
21213 MachineBasicBlock *
21214 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21215                                     MachineBasicBlock *MBB) const {
21216   DebugLoc DL = MI->getDebugLoc();
21217   MachineFunction *MF = MBB->getParent();
21218   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21219   MachineRegisterInfo &MRI = MF->getRegInfo();
21220
21221   const BasicBlock *BB = MBB->getBasicBlock();
21222   MachineFunction::iterator I = MBB;
21223   ++I;
21224
21225   // Memory Reference
21226   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21227   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21228
21229   unsigned DstReg;
21230   unsigned MemOpndSlot = 0;
21231
21232   unsigned CurOp = 0;
21233
21234   DstReg = MI->getOperand(CurOp++).getReg();
21235   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21236   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21237   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21238   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21239
21240   MemOpndSlot = CurOp;
21241
21242   MVT PVT = getPointerTy(MF->getDataLayout());
21243   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21244          "Invalid Pointer Size!");
21245
21246   // For v = setjmp(buf), we generate
21247   //
21248   // thisMBB:
21249   //  buf[LabelOffset] = restoreMBB
21250   //  SjLjSetup restoreMBB
21251   //
21252   // mainMBB:
21253   //  v_main = 0
21254   //
21255   // sinkMBB:
21256   //  v = phi(main, restore)
21257   //
21258   // restoreMBB:
21259   //  if base pointer being used, load it from frame
21260   //  v_restore = 1
21261
21262   MachineBasicBlock *thisMBB = MBB;
21263   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21264   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21265   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21266   MF->insert(I, mainMBB);
21267   MF->insert(I, sinkMBB);
21268   MF->push_back(restoreMBB);
21269
21270   MachineInstrBuilder MIB;
21271
21272   // Transfer the remainder of BB and its successor edges to sinkMBB.
21273   sinkMBB->splice(sinkMBB->begin(), MBB,
21274                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21275   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21276
21277   // thisMBB:
21278   unsigned PtrStoreOpc = 0;
21279   unsigned LabelReg = 0;
21280   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21281   Reloc::Model RM = MF->getTarget().getRelocationModel();
21282   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21283                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21284
21285   // Prepare IP either in reg or imm.
21286   if (!UseImmLabel) {
21287     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21288     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21289     LabelReg = MRI.createVirtualRegister(PtrRC);
21290     if (Subtarget->is64Bit()) {
21291       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21292               .addReg(X86::RIP)
21293               .addImm(0)
21294               .addReg(0)
21295               .addMBB(restoreMBB)
21296               .addReg(0);
21297     } else {
21298       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21299       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21300               .addReg(XII->getGlobalBaseReg(MF))
21301               .addImm(0)
21302               .addReg(0)
21303               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21304               .addReg(0);
21305     }
21306   } else
21307     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21308   // Store IP
21309   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21310   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21311     if (i == X86::AddrDisp)
21312       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21313     else
21314       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21315   }
21316   if (!UseImmLabel)
21317     MIB.addReg(LabelReg);
21318   else
21319     MIB.addMBB(restoreMBB);
21320   MIB.setMemRefs(MMOBegin, MMOEnd);
21321   // Setup
21322   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21323           .addMBB(restoreMBB);
21324
21325   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21326   MIB.addRegMask(RegInfo->getNoPreservedMask());
21327   thisMBB->addSuccessor(mainMBB);
21328   thisMBB->addSuccessor(restoreMBB);
21329
21330   // mainMBB:
21331   //  EAX = 0
21332   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21333   mainMBB->addSuccessor(sinkMBB);
21334
21335   // sinkMBB:
21336   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21337           TII->get(X86::PHI), DstReg)
21338     .addReg(mainDstReg).addMBB(mainMBB)
21339     .addReg(restoreDstReg).addMBB(restoreMBB);
21340
21341   // restoreMBB:
21342   if (RegInfo->hasBasePointer(*MF)) {
21343     const bool Uses64BitFramePtr =
21344         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21345     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21346     X86FI->setRestoreBasePointer(MF);
21347     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21348     unsigned BasePtr = RegInfo->getBaseRegister();
21349     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21350     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21351                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21352       .setMIFlag(MachineInstr::FrameSetup);
21353   }
21354   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21355   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21356   restoreMBB->addSuccessor(sinkMBB);
21357
21358   MI->eraseFromParent();
21359   return sinkMBB;
21360 }
21361
21362 MachineBasicBlock *
21363 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21364                                      MachineBasicBlock *MBB) const {
21365   DebugLoc DL = MI->getDebugLoc();
21366   MachineFunction *MF = MBB->getParent();
21367   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21368   MachineRegisterInfo &MRI = MF->getRegInfo();
21369
21370   // Memory Reference
21371   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21372   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21373
21374   MVT PVT = getPointerTy(MF->getDataLayout());
21375   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21376          "Invalid Pointer Size!");
21377
21378   const TargetRegisterClass *RC =
21379     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21380   unsigned Tmp = MRI.createVirtualRegister(RC);
21381   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21382   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21383   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21384   unsigned SP = RegInfo->getStackRegister();
21385
21386   MachineInstrBuilder MIB;
21387
21388   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21389   const int64_t SPOffset = 2 * PVT.getStoreSize();
21390
21391   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21392   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21393
21394   // Reload FP
21395   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21396   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21397     MIB.addOperand(MI->getOperand(i));
21398   MIB.setMemRefs(MMOBegin, MMOEnd);
21399   // Reload IP
21400   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21401   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21402     if (i == X86::AddrDisp)
21403       MIB.addDisp(MI->getOperand(i), LabelOffset);
21404     else
21405       MIB.addOperand(MI->getOperand(i));
21406   }
21407   MIB.setMemRefs(MMOBegin, MMOEnd);
21408   // Reload SP
21409   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21410   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21411     if (i == X86::AddrDisp)
21412       MIB.addDisp(MI->getOperand(i), SPOffset);
21413     else
21414       MIB.addOperand(MI->getOperand(i));
21415   }
21416   MIB.setMemRefs(MMOBegin, MMOEnd);
21417   // Jump
21418   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21419
21420   MI->eraseFromParent();
21421   return MBB;
21422 }
21423
21424 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21425 // accumulator loops. Writing back to the accumulator allows the coalescer
21426 // to remove extra copies in the loop.
21427 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21428 MachineBasicBlock *
21429 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21430                                  MachineBasicBlock *MBB) const {
21431   MachineOperand &AddendOp = MI->getOperand(3);
21432
21433   // Bail out early if the addend isn't a register - we can't switch these.
21434   if (!AddendOp.isReg())
21435     return MBB;
21436
21437   MachineFunction &MF = *MBB->getParent();
21438   MachineRegisterInfo &MRI = MF.getRegInfo();
21439
21440   // Check whether the addend is defined by a PHI:
21441   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21442   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21443   if (!AddendDef.isPHI())
21444     return MBB;
21445
21446   // Look for the following pattern:
21447   // loop:
21448   //   %addend = phi [%entry, 0], [%loop, %result]
21449   //   ...
21450   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21451
21452   // Replace with:
21453   //   loop:
21454   //   %addend = phi [%entry, 0], [%loop, %result]
21455   //   ...
21456   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21457
21458   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21459     assert(AddendDef.getOperand(i).isReg());
21460     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21461     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21462     if (&PHISrcInst == MI) {
21463       // Found a matching instruction.
21464       unsigned NewFMAOpc = 0;
21465       switch (MI->getOpcode()) {
21466         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21467         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21468         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21469         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21470         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21471         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21472         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21473         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21474         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21475         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21476         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21477         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21478         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21479         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21480         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21481         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21482         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21483         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21484         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21485         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21486
21487         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21488         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21489         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21490         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21491         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21492         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21493         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21494         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21495         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21496         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21497         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21498         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21499         default: llvm_unreachable("Unrecognized FMA variant.");
21500       }
21501
21502       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21503       MachineInstrBuilder MIB =
21504         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21505         .addOperand(MI->getOperand(0))
21506         .addOperand(MI->getOperand(3))
21507         .addOperand(MI->getOperand(2))
21508         .addOperand(MI->getOperand(1));
21509       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21510       MI->eraseFromParent();
21511     }
21512   }
21513
21514   return MBB;
21515 }
21516
21517 MachineBasicBlock *
21518 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21519                                                MachineBasicBlock *BB) const {
21520   switch (MI->getOpcode()) {
21521   default: llvm_unreachable("Unexpected instr type to insert");
21522   case X86::TAILJMPd64:
21523   case X86::TAILJMPr64:
21524   case X86::TAILJMPm64:
21525   case X86::TAILJMPd64_REX:
21526   case X86::TAILJMPr64_REX:
21527   case X86::TAILJMPm64_REX:
21528     llvm_unreachable("TAILJMP64 would not be touched here.");
21529   case X86::TCRETURNdi64:
21530   case X86::TCRETURNri64:
21531   case X86::TCRETURNmi64:
21532     return BB;
21533   case X86::WIN_ALLOCA:
21534     return EmitLoweredWinAlloca(MI, BB);
21535   case X86::SEG_ALLOCA_32:
21536   case X86::SEG_ALLOCA_64:
21537     return EmitLoweredSegAlloca(MI, BB);
21538   case X86::TLSCall_32:
21539   case X86::TLSCall_64:
21540     return EmitLoweredTLSCall(MI, BB);
21541   case X86::CMOV_FR32:
21542   case X86::CMOV_FR64:
21543   case X86::CMOV_GR8:
21544   case X86::CMOV_GR16:
21545   case X86::CMOV_GR32:
21546   case X86::CMOV_RFP32:
21547   case X86::CMOV_RFP64:
21548   case X86::CMOV_RFP80:
21549   case X86::CMOV_V2F64:
21550   case X86::CMOV_V2I64:
21551   case X86::CMOV_V4F32:
21552   case X86::CMOV_V4F64:
21553   case X86::CMOV_V4I64:
21554   case X86::CMOV_V16F32:
21555   case X86::CMOV_V8F32:
21556   case X86::CMOV_V8F64:
21557   case X86::CMOV_V8I64:
21558   case X86::CMOV_V8I1:
21559   case X86::CMOV_V16I1:
21560   case X86::CMOV_V32I1:
21561   case X86::CMOV_V64I1:
21562     return EmitLoweredSelect(MI, BB);
21563
21564   case X86::RELEASE_FADD32mr:
21565   case X86::RELEASE_FADD64mr:
21566     return EmitLoweredAtomicFP(MI, BB);
21567
21568   case X86::FP32_TO_INT16_IN_MEM:
21569   case X86::FP32_TO_INT32_IN_MEM:
21570   case X86::FP32_TO_INT64_IN_MEM:
21571   case X86::FP64_TO_INT16_IN_MEM:
21572   case X86::FP64_TO_INT32_IN_MEM:
21573   case X86::FP64_TO_INT64_IN_MEM:
21574   case X86::FP80_TO_INT16_IN_MEM:
21575   case X86::FP80_TO_INT32_IN_MEM:
21576   case X86::FP80_TO_INT64_IN_MEM: {
21577     MachineFunction *F = BB->getParent();
21578     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21579     DebugLoc DL = MI->getDebugLoc();
21580
21581     // Change the floating point control register to use "round towards zero"
21582     // mode when truncating to an integer value.
21583     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21584     addFrameReference(BuildMI(*BB, MI, DL,
21585                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21586
21587     // Load the old value of the high byte of the control word...
21588     unsigned OldCW =
21589       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21590     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21591                       CWFrameIdx);
21592
21593     // Set the high part to be round to zero...
21594     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21595       .addImm(0xC7F);
21596
21597     // Reload the modified control word now...
21598     addFrameReference(BuildMI(*BB, MI, DL,
21599                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21600
21601     // Restore the memory image of control word to original value
21602     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21603       .addReg(OldCW);
21604
21605     // Get the X86 opcode to use.
21606     unsigned Opc;
21607     switch (MI->getOpcode()) {
21608     default: llvm_unreachable("illegal opcode!");
21609     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21610     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21611     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21612     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21613     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21614     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21615     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21616     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21617     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21618     }
21619
21620     X86AddressMode AM;
21621     MachineOperand &Op = MI->getOperand(0);
21622     if (Op.isReg()) {
21623       AM.BaseType = X86AddressMode::RegBase;
21624       AM.Base.Reg = Op.getReg();
21625     } else {
21626       AM.BaseType = X86AddressMode::FrameIndexBase;
21627       AM.Base.FrameIndex = Op.getIndex();
21628     }
21629     Op = MI->getOperand(1);
21630     if (Op.isImm())
21631       AM.Scale = Op.getImm();
21632     Op = MI->getOperand(2);
21633     if (Op.isImm())
21634       AM.IndexReg = Op.getImm();
21635     Op = MI->getOperand(3);
21636     if (Op.isGlobal()) {
21637       AM.GV = Op.getGlobal();
21638     } else {
21639       AM.Disp = Op.getImm();
21640     }
21641     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21642                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21643
21644     // Reload the original control word now.
21645     addFrameReference(BuildMI(*BB, MI, DL,
21646                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21647
21648     MI->eraseFromParent();   // The pseudo instruction is gone now.
21649     return BB;
21650   }
21651     // String/text processing lowering.
21652   case X86::PCMPISTRM128REG:
21653   case X86::VPCMPISTRM128REG:
21654   case X86::PCMPISTRM128MEM:
21655   case X86::VPCMPISTRM128MEM:
21656   case X86::PCMPESTRM128REG:
21657   case X86::VPCMPESTRM128REG:
21658   case X86::PCMPESTRM128MEM:
21659   case X86::VPCMPESTRM128MEM:
21660     assert(Subtarget->hasSSE42() &&
21661            "Target must have SSE4.2 or AVX features enabled");
21662     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21663
21664   // String/text processing lowering.
21665   case X86::PCMPISTRIREG:
21666   case X86::VPCMPISTRIREG:
21667   case X86::PCMPISTRIMEM:
21668   case X86::VPCMPISTRIMEM:
21669   case X86::PCMPESTRIREG:
21670   case X86::VPCMPESTRIREG:
21671   case X86::PCMPESTRIMEM:
21672   case X86::VPCMPESTRIMEM:
21673     assert(Subtarget->hasSSE42() &&
21674            "Target must have SSE4.2 or AVX features enabled");
21675     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21676
21677   // Thread synchronization.
21678   case X86::MONITOR:
21679     return EmitMonitor(MI, BB, Subtarget);
21680
21681   // xbegin
21682   case X86::XBEGIN:
21683     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21684
21685   case X86::VASTART_SAVE_XMM_REGS:
21686     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21687
21688   case X86::VAARG_64:
21689     return EmitVAARG64WithCustomInserter(MI, BB);
21690
21691   case X86::EH_SjLj_SetJmp32:
21692   case X86::EH_SjLj_SetJmp64:
21693     return emitEHSjLjSetJmp(MI, BB);
21694
21695   case X86::EH_SjLj_LongJmp32:
21696   case X86::EH_SjLj_LongJmp64:
21697     return emitEHSjLjLongJmp(MI, BB);
21698
21699   case TargetOpcode::STATEPOINT:
21700     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21701     // this point in the process.  We diverge later.
21702     return emitPatchPoint(MI, BB);
21703
21704   case TargetOpcode::STACKMAP:
21705   case TargetOpcode::PATCHPOINT:
21706     return emitPatchPoint(MI, BB);
21707
21708   case X86::VFMADDPDr213r:
21709   case X86::VFMADDPSr213r:
21710   case X86::VFMADDSDr213r:
21711   case X86::VFMADDSSr213r:
21712   case X86::VFMSUBPDr213r:
21713   case X86::VFMSUBPSr213r:
21714   case X86::VFMSUBSDr213r:
21715   case X86::VFMSUBSSr213r:
21716   case X86::VFNMADDPDr213r:
21717   case X86::VFNMADDPSr213r:
21718   case X86::VFNMADDSDr213r:
21719   case X86::VFNMADDSSr213r:
21720   case X86::VFNMSUBPDr213r:
21721   case X86::VFNMSUBPSr213r:
21722   case X86::VFNMSUBSDr213r:
21723   case X86::VFNMSUBSSr213r:
21724   case X86::VFMADDSUBPDr213r:
21725   case X86::VFMADDSUBPSr213r:
21726   case X86::VFMSUBADDPDr213r:
21727   case X86::VFMSUBADDPSr213r:
21728   case X86::VFMADDPDr213rY:
21729   case X86::VFMADDPSr213rY:
21730   case X86::VFMSUBPDr213rY:
21731   case X86::VFMSUBPSr213rY:
21732   case X86::VFNMADDPDr213rY:
21733   case X86::VFNMADDPSr213rY:
21734   case X86::VFNMSUBPDr213rY:
21735   case X86::VFNMSUBPSr213rY:
21736   case X86::VFMADDSUBPDr213rY:
21737   case X86::VFMADDSUBPSr213rY:
21738   case X86::VFMSUBADDPDr213rY:
21739   case X86::VFMSUBADDPSr213rY:
21740     return emitFMA3Instr(MI, BB);
21741   }
21742 }
21743
21744 //===----------------------------------------------------------------------===//
21745 //                           X86 Optimization Hooks
21746 //===----------------------------------------------------------------------===//
21747
21748 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21749                                                       APInt &KnownZero,
21750                                                       APInt &KnownOne,
21751                                                       const SelectionDAG &DAG,
21752                                                       unsigned Depth) const {
21753   unsigned BitWidth = KnownZero.getBitWidth();
21754   unsigned Opc = Op.getOpcode();
21755   assert((Opc >= ISD::BUILTIN_OP_END ||
21756           Opc == ISD::INTRINSIC_WO_CHAIN ||
21757           Opc == ISD::INTRINSIC_W_CHAIN ||
21758           Opc == ISD::INTRINSIC_VOID) &&
21759          "Should use MaskedValueIsZero if you don't know whether Op"
21760          " is a target node!");
21761
21762   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21763   switch (Opc) {
21764   default: break;
21765   case X86ISD::ADD:
21766   case X86ISD::SUB:
21767   case X86ISD::ADC:
21768   case X86ISD::SBB:
21769   case X86ISD::SMUL:
21770   case X86ISD::UMUL:
21771   case X86ISD::INC:
21772   case X86ISD::DEC:
21773   case X86ISD::OR:
21774   case X86ISD::XOR:
21775   case X86ISD::AND:
21776     // These nodes' second result is a boolean.
21777     if (Op.getResNo() == 0)
21778       break;
21779     // Fallthrough
21780   case X86ISD::SETCC:
21781     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21782     break;
21783   case ISD::INTRINSIC_WO_CHAIN: {
21784     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21785     unsigned NumLoBits = 0;
21786     switch (IntId) {
21787     default: break;
21788     case Intrinsic::x86_sse_movmsk_ps:
21789     case Intrinsic::x86_avx_movmsk_ps_256:
21790     case Intrinsic::x86_sse2_movmsk_pd:
21791     case Intrinsic::x86_avx_movmsk_pd_256:
21792     case Intrinsic::x86_mmx_pmovmskb:
21793     case Intrinsic::x86_sse2_pmovmskb_128:
21794     case Intrinsic::x86_avx2_pmovmskb: {
21795       // High bits of movmskp{s|d}, pmovmskb are known zero.
21796       switch (IntId) {
21797         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21798         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21799         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21800         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21801         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21802         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21803         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21804         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21805       }
21806       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21807       break;
21808     }
21809     }
21810     break;
21811   }
21812   }
21813 }
21814
21815 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
21816   SDValue Op,
21817   const SelectionDAG &,
21818   unsigned Depth) const {
21819   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
21820   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
21821     return Op.getValueType().getScalarType().getSizeInBits();
21822
21823   // Fallback case.
21824   return 1;
21825 }
21826
21827 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
21828 /// node is a GlobalAddress + offset.
21829 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
21830                                        const GlobalValue* &GA,
21831                                        int64_t &Offset) const {
21832   if (N->getOpcode() == X86ISD::Wrapper) {
21833     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
21834       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
21835       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
21836       return true;
21837     }
21838   }
21839   return TargetLowering::isGAPlusOffset(N, GA, Offset);
21840 }
21841
21842 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
21843 /// same as extracting the high 128-bit part of 256-bit vector and then
21844 /// inserting the result into the low part of a new 256-bit vector
21845 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
21846   EVT VT = SVOp->getValueType(0);
21847   unsigned NumElems = VT.getVectorNumElements();
21848
21849   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21850   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
21851     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21852         SVOp->getMaskElt(j) >= 0)
21853       return false;
21854
21855   return true;
21856 }
21857
21858 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
21859 /// same as extracting the low 128-bit part of 256-bit vector and then
21860 /// inserting the result into the high part of a new 256-bit vector
21861 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
21862   EVT VT = SVOp->getValueType(0);
21863   unsigned NumElems = VT.getVectorNumElements();
21864
21865   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21866   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
21867     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21868         SVOp->getMaskElt(j) >= 0)
21869       return false;
21870
21871   return true;
21872 }
21873
21874 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
21875 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
21876                                         TargetLowering::DAGCombinerInfo &DCI,
21877                                         const X86Subtarget* Subtarget) {
21878   SDLoc dl(N);
21879   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21880   SDValue V1 = SVOp->getOperand(0);
21881   SDValue V2 = SVOp->getOperand(1);
21882   EVT VT = SVOp->getValueType(0);
21883   unsigned NumElems = VT.getVectorNumElements();
21884
21885   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
21886       V2.getOpcode() == ISD::CONCAT_VECTORS) {
21887     //
21888     //                   0,0,0,...
21889     //                      |
21890     //    V      UNDEF    BUILD_VECTOR    UNDEF
21891     //     \      /           \           /
21892     //  CONCAT_VECTOR         CONCAT_VECTOR
21893     //         \                  /
21894     //          \                /
21895     //          RESULT: V + zero extended
21896     //
21897     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
21898         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
21899         V1.getOperand(1).getOpcode() != ISD::UNDEF)
21900       return SDValue();
21901
21902     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
21903       return SDValue();
21904
21905     // To match the shuffle mask, the first half of the mask should
21906     // be exactly the first vector, and all the rest a splat with the
21907     // first element of the second one.
21908     for (unsigned i = 0; i != NumElems/2; ++i)
21909       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
21910           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
21911         return SDValue();
21912
21913     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
21914     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
21915       if (Ld->hasNUsesOfValue(1, 0)) {
21916         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
21917         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
21918         SDValue ResNode =
21919           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
21920                                   Ld->getMemoryVT(),
21921                                   Ld->getPointerInfo(),
21922                                   Ld->getAlignment(),
21923                                   false/*isVolatile*/, true/*ReadMem*/,
21924                                   false/*WriteMem*/);
21925
21926         // Make sure the newly-created LOAD is in the same position as Ld in
21927         // terms of dependency. We create a TokenFactor for Ld and ResNode,
21928         // and update uses of Ld's output chain to use the TokenFactor.
21929         if (Ld->hasAnyUseOfValue(1)) {
21930           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21931                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
21932           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
21933           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
21934                                  SDValue(ResNode.getNode(), 1));
21935         }
21936
21937         return DAG.getBitcast(VT, ResNode);
21938       }
21939     }
21940
21941     // Emit a zeroed vector and insert the desired subvector on its
21942     // first half.
21943     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
21944     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
21945     return DCI.CombineTo(N, InsV);
21946   }
21947
21948   //===--------------------------------------------------------------------===//
21949   // Combine some shuffles into subvector extracts and inserts:
21950   //
21951
21952   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21953   if (isShuffleHigh128VectorInsertLow(SVOp)) {
21954     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
21955     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
21956     return DCI.CombineTo(N, InsV);
21957   }
21958
21959   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21960   if (isShuffleLow128VectorInsertHigh(SVOp)) {
21961     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
21962     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
21963     return DCI.CombineTo(N, InsV);
21964   }
21965
21966   return SDValue();
21967 }
21968
21969 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
21970 /// possible.
21971 ///
21972 /// This is the leaf of the recursive combinine below. When we have found some
21973 /// chain of single-use x86 shuffle instructions and accumulated the combined
21974 /// shuffle mask represented by them, this will try to pattern match that mask
21975 /// into either a single instruction if there is a special purpose instruction
21976 /// for this operation, or into a PSHUFB instruction which is a fully general
21977 /// instruction but should only be used to replace chains over a certain depth.
21978 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
21979                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
21980                                    TargetLowering::DAGCombinerInfo &DCI,
21981                                    const X86Subtarget *Subtarget) {
21982   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
21983
21984   // Find the operand that enters the chain. Note that multiple uses are OK
21985   // here, we're not going to remove the operand we find.
21986   SDValue Input = Op.getOperand(0);
21987   while (Input.getOpcode() == ISD::BITCAST)
21988     Input = Input.getOperand(0);
21989
21990   MVT VT = Input.getSimpleValueType();
21991   MVT RootVT = Root.getSimpleValueType();
21992   SDLoc DL(Root);
21993
21994   if (Mask.size() == 1) {
21995     int Index = Mask[0];
21996     assert((Index >= 0 || Index == SM_SentinelUndef ||
21997             Index == SM_SentinelZero) &&
21998            "Invalid shuffle index found!");
21999
22000     // We may end up with an accumulated mask of size 1 as a result of
22001     // widening of shuffle operands (see function canWidenShuffleElements).
22002     // If the only shuffle index is equal to SM_SentinelZero then propagate
22003     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22004     // mask, and therefore the entire chain of shuffles can be folded away.
22005     if (Index == SM_SentinelZero)
22006       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22007     else
22008       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22009                     /*AddTo*/ true);
22010     return true;
22011   }
22012
22013   // Use the float domain if the operand type is a floating point type.
22014   bool FloatDomain = VT.isFloatingPoint();
22015
22016   // For floating point shuffles, we don't have free copies in the shuffle
22017   // instructions or the ability to load as part of the instruction, so
22018   // canonicalize their shuffles to UNPCK or MOV variants.
22019   //
22020   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22021   // vectors because it can have a load folded into it that UNPCK cannot. This
22022   // doesn't preclude something switching to the shorter encoding post-RA.
22023   //
22024   // FIXME: Should teach these routines about AVX vector widths.
22025   if (FloatDomain && VT.getSizeInBits() == 128) {
22026     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22027       bool Lo = Mask.equals({0, 0});
22028       unsigned Shuffle;
22029       MVT ShuffleVT;
22030       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22031       // is no slower than UNPCKLPD but has the option to fold the input operand
22032       // into even an unaligned memory load.
22033       if (Lo && Subtarget->hasSSE3()) {
22034         Shuffle = X86ISD::MOVDDUP;
22035         ShuffleVT = MVT::v2f64;
22036       } else {
22037         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22038         // than the UNPCK variants.
22039         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22040         ShuffleVT = MVT::v4f32;
22041       }
22042       if (Depth == 1 && Root->getOpcode() == Shuffle)
22043         return false; // Nothing to do!
22044       Op = DAG.getBitcast(ShuffleVT, Input);
22045       DCI.AddToWorklist(Op.getNode());
22046       if (Shuffle == X86ISD::MOVDDUP)
22047         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22048       else
22049         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22050       DCI.AddToWorklist(Op.getNode());
22051       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22052                     /*AddTo*/ true);
22053       return true;
22054     }
22055     if (Subtarget->hasSSE3() &&
22056         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22057       bool Lo = Mask.equals({0, 0, 2, 2});
22058       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22059       MVT ShuffleVT = MVT::v4f32;
22060       if (Depth == 1 && Root->getOpcode() == Shuffle)
22061         return false; // Nothing to do!
22062       Op = DAG.getBitcast(ShuffleVT, Input);
22063       DCI.AddToWorklist(Op.getNode());
22064       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22065       DCI.AddToWorklist(Op.getNode());
22066       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22067                     /*AddTo*/ true);
22068       return true;
22069     }
22070     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22071       bool Lo = Mask.equals({0, 0, 1, 1});
22072       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22073       MVT ShuffleVT = MVT::v4f32;
22074       if (Depth == 1 && Root->getOpcode() == Shuffle)
22075         return false; // Nothing to do!
22076       Op = DAG.getBitcast(ShuffleVT, Input);
22077       DCI.AddToWorklist(Op.getNode());
22078       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22079       DCI.AddToWorklist(Op.getNode());
22080       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22081                     /*AddTo*/ true);
22082       return true;
22083     }
22084   }
22085
22086   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22087   // variants as none of these have single-instruction variants that are
22088   // superior to the UNPCK formulation.
22089   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22090       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22091        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22092        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22093        Mask.equals(
22094            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22095     bool Lo = Mask[0] == 0;
22096     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22097     if (Depth == 1 && Root->getOpcode() == Shuffle)
22098       return false; // Nothing to do!
22099     MVT ShuffleVT;
22100     switch (Mask.size()) {
22101     case 8:
22102       ShuffleVT = MVT::v8i16;
22103       break;
22104     case 16:
22105       ShuffleVT = MVT::v16i8;
22106       break;
22107     default:
22108       llvm_unreachable("Impossible mask size!");
22109     };
22110     Op = DAG.getBitcast(ShuffleVT, Input);
22111     DCI.AddToWorklist(Op.getNode());
22112     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22113     DCI.AddToWorklist(Op.getNode());
22114     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22115                   /*AddTo*/ true);
22116     return true;
22117   }
22118
22119   // Don't try to re-form single instruction chains under any circumstances now
22120   // that we've done encoding canonicalization for them.
22121   if (Depth < 2)
22122     return false;
22123
22124   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22125   // can replace them with a single PSHUFB instruction profitably. Intel's
22126   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22127   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22128   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22129     SmallVector<SDValue, 16> PSHUFBMask;
22130     int NumBytes = VT.getSizeInBits() / 8;
22131     int Ratio = NumBytes / Mask.size();
22132     for (int i = 0; i < NumBytes; ++i) {
22133       if (Mask[i / Ratio] == SM_SentinelUndef) {
22134         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22135         continue;
22136       }
22137       int M = Mask[i / Ratio] != SM_SentinelZero
22138                   ? Ratio * Mask[i / Ratio] + i % Ratio
22139                   : 255;
22140       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22141     }
22142     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22143     Op = DAG.getBitcast(ByteVT, Input);
22144     DCI.AddToWorklist(Op.getNode());
22145     SDValue PSHUFBMaskOp =
22146         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22147     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22148     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22149     DCI.AddToWorklist(Op.getNode());
22150     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22151                   /*AddTo*/ true);
22152     return true;
22153   }
22154
22155   // Failed to find any combines.
22156   return false;
22157 }
22158
22159 /// \brief Fully generic combining of x86 shuffle instructions.
22160 ///
22161 /// This should be the last combine run over the x86 shuffle instructions. Once
22162 /// they have been fully optimized, this will recursively consider all chains
22163 /// of single-use shuffle instructions, build a generic model of the cumulative
22164 /// shuffle operation, and check for simpler instructions which implement this
22165 /// operation. We use this primarily for two purposes:
22166 ///
22167 /// 1) Collapse generic shuffles to specialized single instructions when
22168 ///    equivalent. In most cases, this is just an encoding size win, but
22169 ///    sometimes we will collapse multiple generic shuffles into a single
22170 ///    special-purpose shuffle.
22171 /// 2) Look for sequences of shuffle instructions with 3 or more total
22172 ///    instructions, and replace them with the slightly more expensive SSSE3
22173 ///    PSHUFB instruction if available. We do this as the last combining step
22174 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22175 ///    a suitable short sequence of other instructions. The PHUFB will either
22176 ///    use a register or have to read from memory and so is slightly (but only
22177 ///    slightly) more expensive than the other shuffle instructions.
22178 ///
22179 /// Because this is inherently a quadratic operation (for each shuffle in
22180 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22181 /// This should never be an issue in practice as the shuffle lowering doesn't
22182 /// produce sequences of more than 8 instructions.
22183 ///
22184 /// FIXME: We will currently miss some cases where the redundant shuffling
22185 /// would simplify under the threshold for PSHUFB formation because of
22186 /// combine-ordering. To fix this, we should do the redundant instruction
22187 /// combining in this recursive walk.
22188 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22189                                           ArrayRef<int> RootMask,
22190                                           int Depth, bool HasPSHUFB,
22191                                           SelectionDAG &DAG,
22192                                           TargetLowering::DAGCombinerInfo &DCI,
22193                                           const X86Subtarget *Subtarget) {
22194   // Bound the depth of our recursive combine because this is ultimately
22195   // quadratic in nature.
22196   if (Depth > 8)
22197     return false;
22198
22199   // Directly rip through bitcasts to find the underlying operand.
22200   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22201     Op = Op.getOperand(0);
22202
22203   MVT VT = Op.getSimpleValueType();
22204   if (!VT.isVector())
22205     return false; // Bail if we hit a non-vector.
22206
22207   assert(Root.getSimpleValueType().isVector() &&
22208          "Shuffles operate on vector types!");
22209   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22210          "Can only combine shuffles of the same vector register size.");
22211
22212   if (!isTargetShuffle(Op.getOpcode()))
22213     return false;
22214   SmallVector<int, 16> OpMask;
22215   bool IsUnary;
22216   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22217   // We only can combine unary shuffles which we can decode the mask for.
22218   if (!HaveMask || !IsUnary)
22219     return false;
22220
22221   assert(VT.getVectorNumElements() == OpMask.size() &&
22222          "Different mask size from vector size!");
22223   assert(((RootMask.size() > OpMask.size() &&
22224            RootMask.size() % OpMask.size() == 0) ||
22225           (OpMask.size() > RootMask.size() &&
22226            OpMask.size() % RootMask.size() == 0) ||
22227           OpMask.size() == RootMask.size()) &&
22228          "The smaller number of elements must divide the larger.");
22229   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22230   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22231   assert(((RootRatio == 1 && OpRatio == 1) ||
22232           (RootRatio == 1) != (OpRatio == 1)) &&
22233          "Must not have a ratio for both incoming and op masks!");
22234
22235   SmallVector<int, 16> Mask;
22236   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22237
22238   // Merge this shuffle operation's mask into our accumulated mask. Note that
22239   // this shuffle's mask will be the first applied to the input, followed by the
22240   // root mask to get us all the way to the root value arrangement. The reason
22241   // for this order is that we are recursing up the operation chain.
22242   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22243     int RootIdx = i / RootRatio;
22244     if (RootMask[RootIdx] < 0) {
22245       // This is a zero or undef lane, we're done.
22246       Mask.push_back(RootMask[RootIdx]);
22247       continue;
22248     }
22249
22250     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22251     int OpIdx = RootMaskedIdx / OpRatio;
22252     if (OpMask[OpIdx] < 0) {
22253       // The incoming lanes are zero or undef, it doesn't matter which ones we
22254       // are using.
22255       Mask.push_back(OpMask[OpIdx]);
22256       continue;
22257     }
22258
22259     // Ok, we have non-zero lanes, map them through.
22260     Mask.push_back(OpMask[OpIdx] * OpRatio +
22261                    RootMaskedIdx % OpRatio);
22262   }
22263
22264   // See if we can recurse into the operand to combine more things.
22265   switch (Op.getOpcode()) {
22266   case X86ISD::PSHUFB:
22267     HasPSHUFB = true;
22268   case X86ISD::PSHUFD:
22269   case X86ISD::PSHUFHW:
22270   case X86ISD::PSHUFLW:
22271     if (Op.getOperand(0).hasOneUse() &&
22272         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22273                                       HasPSHUFB, DAG, DCI, Subtarget))
22274       return true;
22275     break;
22276
22277   case X86ISD::UNPCKL:
22278   case X86ISD::UNPCKH:
22279     assert(Op.getOperand(0) == Op.getOperand(1) &&
22280            "We only combine unary shuffles!");
22281     // We can't check for single use, we have to check that this shuffle is the
22282     // only user.
22283     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22284         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22285                                       HasPSHUFB, DAG, DCI, Subtarget))
22286       return true;
22287     break;
22288   }
22289
22290   // Minor canonicalization of the accumulated shuffle mask to make it easier
22291   // to match below. All this does is detect masks with squential pairs of
22292   // elements, and shrink them to the half-width mask. It does this in a loop
22293   // so it will reduce the size of the mask to the minimal width mask which
22294   // performs an equivalent shuffle.
22295   SmallVector<int, 16> WidenedMask;
22296   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22297     Mask = std::move(WidenedMask);
22298     WidenedMask.clear();
22299   }
22300
22301   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22302                                 Subtarget);
22303 }
22304
22305 /// \brief Get the PSHUF-style mask from PSHUF node.
22306 ///
22307 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22308 /// PSHUF-style masks that can be reused with such instructions.
22309 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22310   MVT VT = N.getSimpleValueType();
22311   SmallVector<int, 4> Mask;
22312   bool IsUnary;
22313   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22314   (void)HaveMask;
22315   assert(HaveMask);
22316
22317   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22318   // matter. Check that the upper masks are repeats and remove them.
22319   if (VT.getSizeInBits() > 128) {
22320     int LaneElts = 128 / VT.getScalarSizeInBits();
22321 #ifndef NDEBUG
22322     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22323       for (int j = 0; j < LaneElts; ++j)
22324         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22325                "Mask doesn't repeat in high 128-bit lanes!");
22326 #endif
22327     Mask.resize(LaneElts);
22328   }
22329
22330   switch (N.getOpcode()) {
22331   case X86ISD::PSHUFD:
22332     return Mask;
22333   case X86ISD::PSHUFLW:
22334     Mask.resize(4);
22335     return Mask;
22336   case X86ISD::PSHUFHW:
22337     Mask.erase(Mask.begin(), Mask.begin() + 4);
22338     for (int &M : Mask)
22339       M -= 4;
22340     return Mask;
22341   default:
22342     llvm_unreachable("No valid shuffle instruction found!");
22343   }
22344 }
22345
22346 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22347 ///
22348 /// We walk up the chain and look for a combinable shuffle, skipping over
22349 /// shuffles that we could hoist this shuffle's transformation past without
22350 /// altering anything.
22351 static SDValue
22352 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22353                              SelectionDAG &DAG,
22354                              TargetLowering::DAGCombinerInfo &DCI) {
22355   assert(N.getOpcode() == X86ISD::PSHUFD &&
22356          "Called with something other than an x86 128-bit half shuffle!");
22357   SDLoc DL(N);
22358
22359   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22360   // of the shuffles in the chain so that we can form a fresh chain to replace
22361   // this one.
22362   SmallVector<SDValue, 8> Chain;
22363   SDValue V = N.getOperand(0);
22364   for (; V.hasOneUse(); V = V.getOperand(0)) {
22365     switch (V.getOpcode()) {
22366     default:
22367       return SDValue(); // Nothing combined!
22368
22369     case ISD::BITCAST:
22370       // Skip bitcasts as we always know the type for the target specific
22371       // instructions.
22372       continue;
22373
22374     case X86ISD::PSHUFD:
22375       // Found another dword shuffle.
22376       break;
22377
22378     case X86ISD::PSHUFLW:
22379       // Check that the low words (being shuffled) are the identity in the
22380       // dword shuffle, and the high words are self-contained.
22381       if (Mask[0] != 0 || Mask[1] != 1 ||
22382           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22383         return SDValue();
22384
22385       Chain.push_back(V);
22386       continue;
22387
22388     case X86ISD::PSHUFHW:
22389       // Check that the high words (being shuffled) are the identity in the
22390       // dword shuffle, and the low words are self-contained.
22391       if (Mask[2] != 2 || Mask[3] != 3 ||
22392           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22393         return SDValue();
22394
22395       Chain.push_back(V);
22396       continue;
22397
22398     case X86ISD::UNPCKL:
22399     case X86ISD::UNPCKH:
22400       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22401       // shuffle into a preceding word shuffle.
22402       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22403           V.getSimpleValueType().getScalarType() != MVT::i16)
22404         return SDValue();
22405
22406       // Search for a half-shuffle which we can combine with.
22407       unsigned CombineOp =
22408           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22409       if (V.getOperand(0) != V.getOperand(1) ||
22410           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22411         return SDValue();
22412       Chain.push_back(V);
22413       V = V.getOperand(0);
22414       do {
22415         switch (V.getOpcode()) {
22416         default:
22417           return SDValue(); // Nothing to combine.
22418
22419         case X86ISD::PSHUFLW:
22420         case X86ISD::PSHUFHW:
22421           if (V.getOpcode() == CombineOp)
22422             break;
22423
22424           Chain.push_back(V);
22425
22426           // Fallthrough!
22427         case ISD::BITCAST:
22428           V = V.getOperand(0);
22429           continue;
22430         }
22431         break;
22432       } while (V.hasOneUse());
22433       break;
22434     }
22435     // Break out of the loop if we break out of the switch.
22436     break;
22437   }
22438
22439   if (!V.hasOneUse())
22440     // We fell out of the loop without finding a viable combining instruction.
22441     return SDValue();
22442
22443   // Merge this node's mask and our incoming mask.
22444   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22445   for (int &M : Mask)
22446     M = VMask[M];
22447   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22448                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22449
22450   // Rebuild the chain around this new shuffle.
22451   while (!Chain.empty()) {
22452     SDValue W = Chain.pop_back_val();
22453
22454     if (V.getValueType() != W.getOperand(0).getValueType())
22455       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22456
22457     switch (W.getOpcode()) {
22458     default:
22459       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22460
22461     case X86ISD::UNPCKL:
22462     case X86ISD::UNPCKH:
22463       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22464       break;
22465
22466     case X86ISD::PSHUFD:
22467     case X86ISD::PSHUFLW:
22468     case X86ISD::PSHUFHW:
22469       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22470       break;
22471     }
22472   }
22473   if (V.getValueType() != N.getValueType())
22474     V = DAG.getBitcast(N.getValueType(), V);
22475
22476   // Return the new chain to replace N.
22477   return V;
22478 }
22479
22480 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22481 /// pshufhw.
22482 ///
22483 /// We walk up the chain, skipping shuffles of the other half and looking
22484 /// through shuffles which switch halves trying to find a shuffle of the same
22485 /// pair of dwords.
22486 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22487                                         SelectionDAG &DAG,
22488                                         TargetLowering::DAGCombinerInfo &DCI) {
22489   assert(
22490       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22491       "Called with something other than an x86 128-bit half shuffle!");
22492   SDLoc DL(N);
22493   unsigned CombineOpcode = N.getOpcode();
22494
22495   // Walk up a single-use chain looking for a combinable shuffle.
22496   SDValue V = N.getOperand(0);
22497   for (; V.hasOneUse(); V = V.getOperand(0)) {
22498     switch (V.getOpcode()) {
22499     default:
22500       return false; // Nothing combined!
22501
22502     case ISD::BITCAST:
22503       // Skip bitcasts as we always know the type for the target specific
22504       // instructions.
22505       continue;
22506
22507     case X86ISD::PSHUFLW:
22508     case X86ISD::PSHUFHW:
22509       if (V.getOpcode() == CombineOpcode)
22510         break;
22511
22512       // Other-half shuffles are no-ops.
22513       continue;
22514     }
22515     // Break out of the loop if we break out of the switch.
22516     break;
22517   }
22518
22519   if (!V.hasOneUse())
22520     // We fell out of the loop without finding a viable combining instruction.
22521     return false;
22522
22523   // Combine away the bottom node as its shuffle will be accumulated into
22524   // a preceding shuffle.
22525   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22526
22527   // Record the old value.
22528   SDValue Old = V;
22529
22530   // Merge this node's mask and our incoming mask (adjusted to account for all
22531   // the pshufd instructions encountered).
22532   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22533   for (int &M : Mask)
22534     M = VMask[M];
22535   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22536                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22537
22538   // Check that the shuffles didn't cancel each other out. If not, we need to
22539   // combine to the new one.
22540   if (Old != V)
22541     // Replace the combinable shuffle with the combined one, updating all users
22542     // so that we re-evaluate the chain here.
22543     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22544
22545   return true;
22546 }
22547
22548 /// \brief Try to combine x86 target specific shuffles.
22549 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22550                                            TargetLowering::DAGCombinerInfo &DCI,
22551                                            const X86Subtarget *Subtarget) {
22552   SDLoc DL(N);
22553   MVT VT = N.getSimpleValueType();
22554   SmallVector<int, 4> Mask;
22555
22556   switch (N.getOpcode()) {
22557   case X86ISD::PSHUFD:
22558   case X86ISD::PSHUFLW:
22559   case X86ISD::PSHUFHW:
22560     Mask = getPSHUFShuffleMask(N);
22561     assert(Mask.size() == 4);
22562     break;
22563   default:
22564     return SDValue();
22565   }
22566
22567   // Nuke no-op shuffles that show up after combining.
22568   if (isNoopShuffleMask(Mask))
22569     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22570
22571   // Look for simplifications involving one or two shuffle instructions.
22572   SDValue V = N.getOperand(0);
22573   switch (N.getOpcode()) {
22574   default:
22575     break;
22576   case X86ISD::PSHUFLW:
22577   case X86ISD::PSHUFHW:
22578     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22579
22580     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22581       return SDValue(); // We combined away this shuffle, so we're done.
22582
22583     // See if this reduces to a PSHUFD which is no more expensive and can
22584     // combine with more operations. Note that it has to at least flip the
22585     // dwords as otherwise it would have been removed as a no-op.
22586     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22587       int DMask[] = {0, 1, 2, 3};
22588       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22589       DMask[DOffset + 0] = DOffset + 1;
22590       DMask[DOffset + 1] = DOffset + 0;
22591       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22592       V = DAG.getBitcast(DVT, V);
22593       DCI.AddToWorklist(V.getNode());
22594       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22595                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22596       DCI.AddToWorklist(V.getNode());
22597       return DAG.getBitcast(VT, V);
22598     }
22599
22600     // Look for shuffle patterns which can be implemented as a single unpack.
22601     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22602     // only works when we have a PSHUFD followed by two half-shuffles.
22603     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22604         (V.getOpcode() == X86ISD::PSHUFLW ||
22605          V.getOpcode() == X86ISD::PSHUFHW) &&
22606         V.getOpcode() != N.getOpcode() &&
22607         V.hasOneUse()) {
22608       SDValue D = V.getOperand(0);
22609       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22610         D = D.getOperand(0);
22611       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22612         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22613         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22614         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22615         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22616         int WordMask[8];
22617         for (int i = 0; i < 4; ++i) {
22618           WordMask[i + NOffset] = Mask[i] + NOffset;
22619           WordMask[i + VOffset] = VMask[i] + VOffset;
22620         }
22621         // Map the word mask through the DWord mask.
22622         int MappedMask[8];
22623         for (int i = 0; i < 8; ++i)
22624           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22625         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22626             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22627           // We can replace all three shuffles with an unpack.
22628           V = DAG.getBitcast(VT, D.getOperand(0));
22629           DCI.AddToWorklist(V.getNode());
22630           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22631                                                 : X86ISD::UNPCKH,
22632                              DL, VT, V, V);
22633         }
22634       }
22635     }
22636
22637     break;
22638
22639   case X86ISD::PSHUFD:
22640     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22641       return NewN;
22642
22643     break;
22644   }
22645
22646   return SDValue();
22647 }
22648
22649 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22650 ///
22651 /// We combine this directly on the abstract vector shuffle nodes so it is
22652 /// easier to generically match. We also insert dummy vector shuffle nodes for
22653 /// the operands which explicitly discard the lanes which are unused by this
22654 /// operation to try to flow through the rest of the combiner the fact that
22655 /// they're unused.
22656 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22657   SDLoc DL(N);
22658   EVT VT = N->getValueType(0);
22659
22660   // We only handle target-independent shuffles.
22661   // FIXME: It would be easy and harmless to use the target shuffle mask
22662   // extraction tool to support more.
22663   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22664     return SDValue();
22665
22666   auto *SVN = cast<ShuffleVectorSDNode>(N);
22667   ArrayRef<int> Mask = SVN->getMask();
22668   SDValue V1 = N->getOperand(0);
22669   SDValue V2 = N->getOperand(1);
22670
22671   // We require the first shuffle operand to be the SUB node, and the second to
22672   // be the ADD node.
22673   // FIXME: We should support the commuted patterns.
22674   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22675     return SDValue();
22676
22677   // If there are other uses of these operations we can't fold them.
22678   if (!V1->hasOneUse() || !V2->hasOneUse())
22679     return SDValue();
22680
22681   // Ensure that both operations have the same operands. Note that we can
22682   // commute the FADD operands.
22683   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22684   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22685       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22686     return SDValue();
22687
22688   // We're looking for blends between FADD and FSUB nodes. We insist on these
22689   // nodes being lined up in a specific expected pattern.
22690   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22691         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22692         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22693     return SDValue();
22694
22695   // Only specific types are legal at this point, assert so we notice if and
22696   // when these change.
22697   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22698           VT == MVT::v4f64) &&
22699          "Unknown vector type encountered!");
22700
22701   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22702 }
22703
22704 /// PerformShuffleCombine - Performs several different shuffle combines.
22705 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22706                                      TargetLowering::DAGCombinerInfo &DCI,
22707                                      const X86Subtarget *Subtarget) {
22708   SDLoc dl(N);
22709   SDValue N0 = N->getOperand(0);
22710   SDValue N1 = N->getOperand(1);
22711   EVT VT = N->getValueType(0);
22712
22713   // Don't create instructions with illegal types after legalize types has run.
22714   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22715   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22716     return SDValue();
22717
22718   // If we have legalized the vector types, look for blends of FADD and FSUB
22719   // nodes that we can fuse into an ADDSUB node.
22720   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22721     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22722       return AddSub;
22723
22724   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22725   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22726       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22727     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22728
22729   // During Type Legalization, when promoting illegal vector types,
22730   // the backend might introduce new shuffle dag nodes and bitcasts.
22731   //
22732   // This code performs the following transformation:
22733   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22734   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22735   //
22736   // We do this only if both the bitcast and the BINOP dag nodes have
22737   // one use. Also, perform this transformation only if the new binary
22738   // operation is legal. This is to avoid introducing dag nodes that
22739   // potentially need to be further expanded (or custom lowered) into a
22740   // less optimal sequence of dag nodes.
22741   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22742       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22743       N0.getOpcode() == ISD::BITCAST) {
22744     SDValue BC0 = N0.getOperand(0);
22745     EVT SVT = BC0.getValueType();
22746     unsigned Opcode = BC0.getOpcode();
22747     unsigned NumElts = VT.getVectorNumElements();
22748
22749     if (BC0.hasOneUse() && SVT.isVector() &&
22750         SVT.getVectorNumElements() * 2 == NumElts &&
22751         TLI.isOperationLegal(Opcode, VT)) {
22752       bool CanFold = false;
22753       switch (Opcode) {
22754       default : break;
22755       case ISD::ADD :
22756       case ISD::FADD :
22757       case ISD::SUB :
22758       case ISD::FSUB :
22759       case ISD::MUL :
22760       case ISD::FMUL :
22761         CanFold = true;
22762       }
22763
22764       unsigned SVTNumElts = SVT.getVectorNumElements();
22765       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22766       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22767         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22768       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22769         CanFold = SVOp->getMaskElt(i) < 0;
22770
22771       if (CanFold) {
22772         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22773         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22774         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22775         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22776       }
22777     }
22778   }
22779
22780   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22781   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22782   // consecutive, non-overlapping, and in the right order.
22783   SmallVector<SDValue, 16> Elts;
22784   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22785     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22786
22787   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22788     return LD;
22789
22790   if (isTargetShuffle(N->getOpcode())) {
22791     SDValue Shuffle =
22792         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22793     if (Shuffle.getNode())
22794       return Shuffle;
22795
22796     // Try recursively combining arbitrary sequences of x86 shuffle
22797     // instructions into higher-order shuffles. We do this after combining
22798     // specific PSHUF instruction sequences into their minimal form so that we
22799     // can evaluate how many specialized shuffle instructions are involved in
22800     // a particular chain.
22801     SmallVector<int, 1> NonceMask; // Just a placeholder.
22802     NonceMask.push_back(0);
22803     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22804                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22805                                       DCI, Subtarget))
22806       return SDValue(); // This routine will use CombineTo to replace N.
22807   }
22808
22809   return SDValue();
22810 }
22811
22812 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22813 /// specific shuffle of a load can be folded into a single element load.
22814 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
22815 /// shuffles have been custom lowered so we need to handle those here.
22816 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
22817                                          TargetLowering::DAGCombinerInfo &DCI) {
22818   if (DCI.isBeforeLegalizeOps())
22819     return SDValue();
22820
22821   SDValue InVec = N->getOperand(0);
22822   SDValue EltNo = N->getOperand(1);
22823
22824   if (!isa<ConstantSDNode>(EltNo))
22825     return SDValue();
22826
22827   EVT OriginalVT = InVec.getValueType();
22828
22829   if (InVec.getOpcode() == ISD::BITCAST) {
22830     // Don't duplicate a load with other uses.
22831     if (!InVec.hasOneUse())
22832       return SDValue();
22833     EVT BCVT = InVec.getOperand(0).getValueType();
22834     if (!BCVT.isVector() ||
22835         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
22836       return SDValue();
22837     InVec = InVec.getOperand(0);
22838   }
22839
22840   EVT CurrentVT = InVec.getValueType();
22841
22842   if (!isTargetShuffle(InVec.getOpcode()))
22843     return SDValue();
22844
22845   // Don't duplicate a load with other uses.
22846   if (!InVec.hasOneUse())
22847     return SDValue();
22848
22849   SmallVector<int, 16> ShuffleMask;
22850   bool UnaryShuffle;
22851   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
22852                             ShuffleMask, UnaryShuffle))
22853     return SDValue();
22854
22855   // Select the input vector, guarding against out of range extract vector.
22856   unsigned NumElems = CurrentVT.getVectorNumElements();
22857   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
22858   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
22859   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
22860                                          : InVec.getOperand(1);
22861
22862   // If inputs to shuffle are the same for both ops, then allow 2 uses
22863   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
22864                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
22865
22866   if (LdNode.getOpcode() == ISD::BITCAST) {
22867     // Don't duplicate a load with other uses.
22868     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
22869       return SDValue();
22870
22871     AllowedUses = 1; // only allow 1 load use if we have a bitcast
22872     LdNode = LdNode.getOperand(0);
22873   }
22874
22875   if (!ISD::isNormalLoad(LdNode.getNode()))
22876     return SDValue();
22877
22878   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
22879
22880   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
22881     return SDValue();
22882
22883   EVT EltVT = N->getValueType(0);
22884   // If there's a bitcast before the shuffle, check if the load type and
22885   // alignment is valid.
22886   unsigned Align = LN0->getAlignment();
22887   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22888   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
22889       EltVT.getTypeForEVT(*DAG.getContext()));
22890
22891   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
22892     return SDValue();
22893
22894   // All checks match so transform back to vector_shuffle so that DAG combiner
22895   // can finish the job
22896   SDLoc dl(N);
22897
22898   // Create shuffle node taking into account the case that its a unary shuffle
22899   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
22900                                    : InVec.getOperand(1);
22901   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
22902                                  InVec.getOperand(0), Shuffle,
22903                                  &ShuffleMask[0]);
22904   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
22905   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
22906                      EltNo);
22907 }
22908
22909 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
22910 /// special and don't usually play with other vector types, it's better to
22911 /// handle them early to be sure we emit efficient code by avoiding
22912 /// store-load conversions.
22913 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
22914   if (N->getValueType(0) != MVT::x86mmx ||
22915       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
22916       N->getOperand(0)->getValueType(0) != MVT::v2i32)
22917     return SDValue();
22918
22919   SDValue V = N->getOperand(0);
22920   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
22921   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
22922     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
22923                        N->getValueType(0), V.getOperand(0));
22924
22925   return SDValue();
22926 }
22927
22928 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
22929 /// generation and convert it from being a bunch of shuffles and extracts
22930 /// into a somewhat faster sequence. For i686, the best sequence is apparently
22931 /// storing the value and loading scalars back, while for x64 we should
22932 /// use 64-bit extracts and shifts.
22933 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
22934                                          TargetLowering::DAGCombinerInfo &DCI) {
22935   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
22936     return NewOp;
22937
22938   SDValue InputVector = N->getOperand(0);
22939   SDLoc dl(InputVector);
22940   // Detect mmx to i32 conversion through a v2i32 elt extract.
22941   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
22942       N->getValueType(0) == MVT::i32 &&
22943       InputVector.getValueType() == MVT::v2i32) {
22944
22945     // The bitcast source is a direct mmx result.
22946     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
22947     if (MMXSrc.getValueType() == MVT::x86mmx)
22948       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22949                          N->getValueType(0),
22950                          InputVector.getNode()->getOperand(0));
22951
22952     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
22953     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
22954         MMXSrc.getValueType() == MVT::i64) {
22955       SDValue MMXSrcOp = MMXSrc.getOperand(0);
22956       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
22957           MMXSrcOp.getValueType() == MVT::v1i64 &&
22958           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
22959         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22960                            N->getValueType(0), MMXSrcOp.getOperand(0));
22961     }
22962   }
22963
22964   EVT VT = N->getValueType(0);
22965
22966   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
22967       InputVector.getOpcode() == ISD::BITCAST &&
22968       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
22969     uint64_t ExtractedElt =
22970         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
22971     uint64_t InputValue =
22972         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
22973     uint64_t Res = (InputValue >> ExtractedElt) & 1;
22974     return DAG.getConstant(Res, dl, MVT::i1);
22975   }
22976   // Only operate on vectors of 4 elements, where the alternative shuffling
22977   // gets to be more expensive.
22978   if (InputVector.getValueType() != MVT::v4i32)
22979     return SDValue();
22980
22981   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
22982   // single use which is a sign-extend or zero-extend, and all elements are
22983   // used.
22984   SmallVector<SDNode *, 4> Uses;
22985   unsigned ExtractedElements = 0;
22986   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
22987        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
22988     if (UI.getUse().getResNo() != InputVector.getResNo())
22989       return SDValue();
22990
22991     SDNode *Extract = *UI;
22992     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
22993       return SDValue();
22994
22995     if (Extract->getValueType(0) != MVT::i32)
22996       return SDValue();
22997     if (!Extract->hasOneUse())
22998       return SDValue();
22999     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23000         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23001       return SDValue();
23002     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23003       return SDValue();
23004
23005     // Record which element was extracted.
23006     ExtractedElements |=
23007       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23008
23009     Uses.push_back(Extract);
23010   }
23011
23012   // If not all the elements were used, this may not be worthwhile.
23013   if (ExtractedElements != 15)
23014     return SDValue();
23015
23016   // Ok, we've now decided to do the transformation.
23017   // If 64-bit shifts are legal, use the extract-shift sequence,
23018   // otherwise bounce the vector off the cache.
23019   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23020   SDValue Vals[4];
23021
23022   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23023     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23024     auto &DL = DAG.getDataLayout();
23025     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23026     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23027       DAG.getConstant(0, dl, VecIdxTy));
23028     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23029       DAG.getConstant(1, dl, VecIdxTy));
23030
23031     SDValue ShAmt = DAG.getConstant(
23032         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23033     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23034     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23035       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23036     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23037     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23038       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23039   } else {
23040     // Store the value to a temporary stack slot.
23041     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23042     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23043       MachinePointerInfo(), false, false, 0);
23044
23045     EVT ElementType = InputVector.getValueType().getVectorElementType();
23046     unsigned EltSize = ElementType.getSizeInBits() / 8;
23047
23048     // Replace each use (extract) with a load of the appropriate element.
23049     for (unsigned i = 0; i < 4; ++i) {
23050       uint64_t Offset = EltSize * i;
23051       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23052       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23053
23054       SDValue ScalarAddr =
23055           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23056
23057       // Load the scalar.
23058       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23059                             ScalarAddr, MachinePointerInfo(),
23060                             false, false, false, 0);
23061
23062     }
23063   }
23064
23065   // Replace the extracts
23066   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23067     UE = Uses.end(); UI != UE; ++UI) {
23068     SDNode *Extract = *UI;
23069
23070     SDValue Idx = Extract->getOperand(1);
23071     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23072     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23073   }
23074
23075   // The replacement was made in place; don't return anything.
23076   return SDValue();
23077 }
23078
23079 static SDValue
23080 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23081                                       const X86Subtarget *Subtarget) {
23082   SDLoc dl(N);
23083   SDValue Cond = N->getOperand(0);
23084   SDValue LHS = N->getOperand(1);
23085   SDValue RHS = N->getOperand(2);
23086
23087   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23088     SDValue CondSrc = Cond->getOperand(0);
23089     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23090       Cond = CondSrc->getOperand(0);
23091   }
23092
23093   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23094     return SDValue();
23095
23096   // A vselect where all conditions and data are constants can be optimized into
23097   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23098   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23099       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23100     return SDValue();
23101
23102   unsigned MaskValue = 0;
23103   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23104     return SDValue();
23105
23106   MVT VT = N->getSimpleValueType(0);
23107   unsigned NumElems = VT.getVectorNumElements();
23108   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23109   for (unsigned i = 0; i < NumElems; ++i) {
23110     // Be sure we emit undef where we can.
23111     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23112       ShuffleMask[i] = -1;
23113     else
23114       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23115   }
23116
23117   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23118   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23119     return SDValue();
23120   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23121 }
23122
23123 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23124 /// nodes.
23125 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23126                                     TargetLowering::DAGCombinerInfo &DCI,
23127                                     const X86Subtarget *Subtarget) {
23128   SDLoc DL(N);
23129   SDValue Cond = N->getOperand(0);
23130   // Get the LHS/RHS of the select.
23131   SDValue LHS = N->getOperand(1);
23132   SDValue RHS = N->getOperand(2);
23133   EVT VT = LHS.getValueType();
23134   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23135
23136   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23137   // instructions match the semantics of the common C idiom x<y?x:y but not
23138   // x<=y?x:y, because of how they handle negative zero (which can be
23139   // ignored in unsafe-math mode).
23140   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23141   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23142       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23143       (Subtarget->hasSSE2() ||
23144        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23145     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23146
23147     unsigned Opcode = 0;
23148     // Check for x CC y ? x : y.
23149     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23150         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23151       switch (CC) {
23152       default: break;
23153       case ISD::SETULT:
23154         // Converting this to a min would handle NaNs incorrectly, and swapping
23155         // the operands would cause it to handle comparisons between positive
23156         // and negative zero incorrectly.
23157         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23158           if (!DAG.getTarget().Options.UnsafeFPMath &&
23159               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23160             break;
23161           std::swap(LHS, RHS);
23162         }
23163         Opcode = X86ISD::FMIN;
23164         break;
23165       case ISD::SETOLE:
23166         // Converting this to a min would handle comparisons between positive
23167         // and negative zero incorrectly.
23168         if (!DAG.getTarget().Options.UnsafeFPMath &&
23169             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23170           break;
23171         Opcode = X86ISD::FMIN;
23172         break;
23173       case ISD::SETULE:
23174         // Converting this to a min would handle both negative zeros and NaNs
23175         // incorrectly, but we can swap the operands to fix both.
23176         std::swap(LHS, RHS);
23177       case ISD::SETOLT:
23178       case ISD::SETLT:
23179       case ISD::SETLE:
23180         Opcode = X86ISD::FMIN;
23181         break;
23182
23183       case ISD::SETOGE:
23184         // Converting this to a max would handle comparisons between positive
23185         // and negative zero incorrectly.
23186         if (!DAG.getTarget().Options.UnsafeFPMath &&
23187             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23188           break;
23189         Opcode = X86ISD::FMAX;
23190         break;
23191       case ISD::SETUGT:
23192         // Converting this to a max would handle NaNs incorrectly, and swapping
23193         // the operands would cause it to handle comparisons between positive
23194         // and negative zero incorrectly.
23195         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23196           if (!DAG.getTarget().Options.UnsafeFPMath &&
23197               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23198             break;
23199           std::swap(LHS, RHS);
23200         }
23201         Opcode = X86ISD::FMAX;
23202         break;
23203       case ISD::SETUGE:
23204         // Converting this to a max would handle both negative zeros and NaNs
23205         // incorrectly, but we can swap the operands to fix both.
23206         std::swap(LHS, RHS);
23207       case ISD::SETOGT:
23208       case ISD::SETGT:
23209       case ISD::SETGE:
23210         Opcode = X86ISD::FMAX;
23211         break;
23212       }
23213     // Check for x CC y ? y : x -- a min/max with reversed arms.
23214     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23215                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23216       switch (CC) {
23217       default: break;
23218       case ISD::SETOGE:
23219         // Converting this to a min would handle comparisons between positive
23220         // and negative zero incorrectly, and swapping the operands would
23221         // cause it to handle NaNs incorrectly.
23222         if (!DAG.getTarget().Options.UnsafeFPMath &&
23223             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23224           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23225             break;
23226           std::swap(LHS, RHS);
23227         }
23228         Opcode = X86ISD::FMIN;
23229         break;
23230       case ISD::SETUGT:
23231         // Converting this to a min would handle NaNs incorrectly.
23232         if (!DAG.getTarget().Options.UnsafeFPMath &&
23233             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23234           break;
23235         Opcode = X86ISD::FMIN;
23236         break;
23237       case ISD::SETUGE:
23238         // Converting this to a min would handle both negative zeros and NaNs
23239         // incorrectly, but we can swap the operands to fix both.
23240         std::swap(LHS, RHS);
23241       case ISD::SETOGT:
23242       case ISD::SETGT:
23243       case ISD::SETGE:
23244         Opcode = X86ISD::FMIN;
23245         break;
23246
23247       case ISD::SETULT:
23248         // Converting this to a max would handle NaNs incorrectly.
23249         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23250           break;
23251         Opcode = X86ISD::FMAX;
23252         break;
23253       case ISD::SETOLE:
23254         // Converting this to a max would handle comparisons between positive
23255         // and negative zero incorrectly, and swapping the operands would
23256         // cause it to handle NaNs incorrectly.
23257         if (!DAG.getTarget().Options.UnsafeFPMath &&
23258             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23259           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23260             break;
23261           std::swap(LHS, RHS);
23262         }
23263         Opcode = X86ISD::FMAX;
23264         break;
23265       case ISD::SETULE:
23266         // Converting this to a max would handle both negative zeros and NaNs
23267         // incorrectly, but we can swap the operands to fix both.
23268         std::swap(LHS, RHS);
23269       case ISD::SETOLT:
23270       case ISD::SETLT:
23271       case ISD::SETLE:
23272         Opcode = X86ISD::FMAX;
23273         break;
23274       }
23275     }
23276
23277     if (Opcode)
23278       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23279   }
23280
23281   EVT CondVT = Cond.getValueType();
23282   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23283       CondVT.getVectorElementType() == MVT::i1) {
23284     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23285     // lowering on KNL. In this case we convert it to
23286     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23287     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23288     // Since SKX these selects have a proper lowering.
23289     EVT OpVT = LHS.getValueType();
23290     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23291         (OpVT.getVectorElementType() == MVT::i8 ||
23292          OpVT.getVectorElementType() == MVT::i16) &&
23293         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23294       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23295       DCI.AddToWorklist(Cond.getNode());
23296       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23297     }
23298   }
23299   // If this is a select between two integer constants, try to do some
23300   // optimizations.
23301   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23302     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23303       // Don't do this for crazy integer types.
23304       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23305         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23306         // so that TrueC (the true value) is larger than FalseC.
23307         bool NeedsCondInvert = false;
23308
23309         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23310             // Efficiently invertible.
23311             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23312              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23313               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23314           NeedsCondInvert = true;
23315           std::swap(TrueC, FalseC);
23316         }
23317
23318         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23319         if (FalseC->getAPIntValue() == 0 &&
23320             TrueC->getAPIntValue().isPowerOf2()) {
23321           if (NeedsCondInvert) // Invert the condition if needed.
23322             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23323                                DAG.getConstant(1, DL, Cond.getValueType()));
23324
23325           // Zero extend the condition if needed.
23326           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23327
23328           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23329           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23330                              DAG.getConstant(ShAmt, DL, MVT::i8));
23331         }
23332
23333         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23334         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23335           if (NeedsCondInvert) // Invert the condition if needed.
23336             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23337                                DAG.getConstant(1, DL, Cond.getValueType()));
23338
23339           // Zero extend the condition if needed.
23340           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23341                              FalseC->getValueType(0), Cond);
23342           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23343                              SDValue(FalseC, 0));
23344         }
23345
23346         // Optimize cases that will turn into an LEA instruction.  This requires
23347         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23348         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23349           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23350           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23351
23352           bool isFastMultiplier = false;
23353           if (Diff < 10) {
23354             switch ((unsigned char)Diff) {
23355               default: break;
23356               case 1:  // result = add base, cond
23357               case 2:  // result = lea base(    , cond*2)
23358               case 3:  // result = lea base(cond, cond*2)
23359               case 4:  // result = lea base(    , cond*4)
23360               case 5:  // result = lea base(cond, cond*4)
23361               case 8:  // result = lea base(    , cond*8)
23362               case 9:  // result = lea base(cond, cond*8)
23363                 isFastMultiplier = true;
23364                 break;
23365             }
23366           }
23367
23368           if (isFastMultiplier) {
23369             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23370             if (NeedsCondInvert) // Invert the condition if needed.
23371               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23372                                  DAG.getConstant(1, DL, Cond.getValueType()));
23373
23374             // Zero extend the condition if needed.
23375             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23376                                Cond);
23377             // Scale the condition by the difference.
23378             if (Diff != 1)
23379               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23380                                  DAG.getConstant(Diff, DL,
23381                                                  Cond.getValueType()));
23382
23383             // Add the base if non-zero.
23384             if (FalseC->getAPIntValue() != 0)
23385               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23386                                  SDValue(FalseC, 0));
23387             return Cond;
23388           }
23389         }
23390       }
23391   }
23392
23393   // Canonicalize max and min:
23394   // (x > y) ? x : y -> (x >= y) ? x : y
23395   // (x < y) ? x : y -> (x <= y) ? x : y
23396   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23397   // the need for an extra compare
23398   // against zero. e.g.
23399   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23400   // subl   %esi, %edi
23401   // testl  %edi, %edi
23402   // movl   $0, %eax
23403   // cmovgl %edi, %eax
23404   // =>
23405   // xorl   %eax, %eax
23406   // subl   %esi, $edi
23407   // cmovsl %eax, %edi
23408   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23409       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23410       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23411     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23412     switch (CC) {
23413     default: break;
23414     case ISD::SETLT:
23415     case ISD::SETGT: {
23416       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23417       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23418                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23419       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23420     }
23421     }
23422   }
23423
23424   // Early exit check
23425   if (!TLI.isTypeLegal(VT))
23426     return SDValue();
23427
23428   // Match VSELECTs into subs with unsigned saturation.
23429   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23430       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23431       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23432        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23433     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23434
23435     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23436     // left side invert the predicate to simplify logic below.
23437     SDValue Other;
23438     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23439       Other = RHS;
23440       CC = ISD::getSetCCInverse(CC, true);
23441     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23442       Other = LHS;
23443     }
23444
23445     if (Other.getNode() && Other->getNumOperands() == 2 &&
23446         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23447       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23448       SDValue CondRHS = Cond->getOperand(1);
23449
23450       // Look for a general sub with unsigned saturation first.
23451       // x >= y ? x-y : 0 --> subus x, y
23452       // x >  y ? x-y : 0 --> subus x, y
23453       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23454           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23455         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23456
23457       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23458         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23459           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23460             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23461               // If the RHS is a constant we have to reverse the const
23462               // canonicalization.
23463               // x > C-1 ? x+-C : 0 --> subus x, C
23464               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23465                   CondRHSConst->getAPIntValue() ==
23466                       (-OpRHSConst->getAPIntValue() - 1))
23467                 return DAG.getNode(
23468                     X86ISD::SUBUS, DL, VT, OpLHS,
23469                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23470
23471           // Another special case: If C was a sign bit, the sub has been
23472           // canonicalized into a xor.
23473           // FIXME: Would it be better to use computeKnownBits to determine
23474           //        whether it's safe to decanonicalize the xor?
23475           // x s< 0 ? x^C : 0 --> subus x, C
23476           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23477               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23478               OpRHSConst->getAPIntValue().isSignBit())
23479             // Note that we have to rebuild the RHS constant here to ensure we
23480             // don't rely on particular values of undef lanes.
23481             return DAG.getNode(
23482                 X86ISD::SUBUS, DL, VT, OpLHS,
23483                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23484         }
23485     }
23486   }
23487
23488   // Simplify vector selection if condition value type matches vselect
23489   // operand type
23490   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23491     assert(Cond.getValueType().isVector() &&
23492            "vector select expects a vector selector!");
23493
23494     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23495     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23496
23497     // Try invert the condition if true value is not all 1s and false value
23498     // is not all 0s.
23499     if (!TValIsAllOnes && !FValIsAllZeros &&
23500         // Check if the selector will be produced by CMPP*/PCMP*
23501         Cond.getOpcode() == ISD::SETCC &&
23502         // Check if SETCC has already been promoted
23503         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23504             CondVT) {
23505       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23506       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23507
23508       if (TValIsAllZeros || FValIsAllOnes) {
23509         SDValue CC = Cond.getOperand(2);
23510         ISD::CondCode NewCC =
23511           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23512                                Cond.getOperand(0).getValueType().isInteger());
23513         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23514         std::swap(LHS, RHS);
23515         TValIsAllOnes = FValIsAllOnes;
23516         FValIsAllZeros = TValIsAllZeros;
23517       }
23518     }
23519
23520     if (TValIsAllOnes || FValIsAllZeros) {
23521       SDValue Ret;
23522
23523       if (TValIsAllOnes && FValIsAllZeros)
23524         Ret = Cond;
23525       else if (TValIsAllOnes)
23526         Ret =
23527             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23528       else if (FValIsAllZeros)
23529         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23530                           DAG.getBitcast(CondVT, LHS));
23531
23532       return DAG.getBitcast(VT, Ret);
23533     }
23534   }
23535
23536   // We should generate an X86ISD::BLENDI from a vselect if its argument
23537   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23538   // constants. This specific pattern gets generated when we split a
23539   // selector for a 512 bit vector in a machine without AVX512 (but with
23540   // 256-bit vectors), during legalization:
23541   //
23542   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23543   //
23544   // Iff we find this pattern and the build_vectors are built from
23545   // constants, we translate the vselect into a shuffle_vector that we
23546   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23547   if ((N->getOpcode() == ISD::VSELECT ||
23548        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23549       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23550     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23551     if (Shuffle.getNode())
23552       return Shuffle;
23553   }
23554
23555   // If this is a *dynamic* select (non-constant condition) and we can match
23556   // this node with one of the variable blend instructions, restructure the
23557   // condition so that the blends can use the high bit of each element and use
23558   // SimplifyDemandedBits to simplify the condition operand.
23559   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23560       !DCI.isBeforeLegalize() &&
23561       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23562     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23563
23564     // Don't optimize vector selects that map to mask-registers.
23565     if (BitWidth == 1)
23566       return SDValue();
23567
23568     // We can only handle the cases where VSELECT is directly legal on the
23569     // subtarget. We custom lower VSELECT nodes with constant conditions and
23570     // this makes it hard to see whether a dynamic VSELECT will correctly
23571     // lower, so we both check the operation's status and explicitly handle the
23572     // cases where a *dynamic* blend will fail even though a constant-condition
23573     // blend could be custom lowered.
23574     // FIXME: We should find a better way to handle this class of problems.
23575     // Potentially, we should combine constant-condition vselect nodes
23576     // pre-legalization into shuffles and not mark as many types as custom
23577     // lowered.
23578     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23579       return SDValue();
23580     // FIXME: We don't support i16-element blends currently. We could and
23581     // should support them by making *all* the bits in the condition be set
23582     // rather than just the high bit and using an i8-element blend.
23583     if (VT.getScalarType() == MVT::i16)
23584       return SDValue();
23585     // Dynamic blending was only available from SSE4.1 onward.
23586     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23587       return SDValue();
23588     // Byte blends are only available in AVX2
23589     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23590         !Subtarget->hasAVX2())
23591       return SDValue();
23592
23593     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23594     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23595
23596     APInt KnownZero, KnownOne;
23597     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23598                                           DCI.isBeforeLegalizeOps());
23599     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23600         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23601                                  TLO)) {
23602       // If we changed the computation somewhere in the DAG, this change
23603       // will affect all users of Cond.
23604       // Make sure it is fine and update all the nodes so that we do not
23605       // use the generic VSELECT anymore. Otherwise, we may perform
23606       // wrong optimizations as we messed up with the actual expectation
23607       // for the vector boolean values.
23608       if (Cond != TLO.Old) {
23609         // Check all uses of that condition operand to check whether it will be
23610         // consumed by non-BLEND instructions, which may depend on all bits are
23611         // set properly.
23612         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23613              I != E; ++I)
23614           if (I->getOpcode() != ISD::VSELECT)
23615             // TODO: Add other opcodes eventually lowered into BLEND.
23616             return SDValue();
23617
23618         // Update all the users of the condition, before committing the change,
23619         // so that the VSELECT optimizations that expect the correct vector
23620         // boolean value will not be triggered.
23621         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23622              I != E; ++I)
23623           DAG.ReplaceAllUsesOfValueWith(
23624               SDValue(*I, 0),
23625               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23626                           Cond, I->getOperand(1), I->getOperand(2)));
23627         DCI.CommitTargetLoweringOpt(TLO);
23628         return SDValue();
23629       }
23630       // At this point, only Cond is changed. Change the condition
23631       // just for N to keep the opportunity to optimize all other
23632       // users their own way.
23633       DAG.ReplaceAllUsesOfValueWith(
23634           SDValue(N, 0),
23635           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23636                       TLO.New, N->getOperand(1), N->getOperand(2)));
23637       return SDValue();
23638     }
23639   }
23640
23641   return SDValue();
23642 }
23643
23644 // Check whether a boolean test is testing a boolean value generated by
23645 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23646 // code.
23647 //
23648 // Simplify the following patterns:
23649 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23650 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23651 // to (Op EFLAGS Cond)
23652 //
23653 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23654 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23655 // to (Op EFLAGS !Cond)
23656 //
23657 // where Op could be BRCOND or CMOV.
23658 //
23659 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23660   // Quit if not CMP and SUB with its value result used.
23661   if (Cmp.getOpcode() != X86ISD::CMP &&
23662       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23663       return SDValue();
23664
23665   // Quit if not used as a boolean value.
23666   if (CC != X86::COND_E && CC != X86::COND_NE)
23667     return SDValue();
23668
23669   // Check CMP operands. One of them should be 0 or 1 and the other should be
23670   // an SetCC or extended from it.
23671   SDValue Op1 = Cmp.getOperand(0);
23672   SDValue Op2 = Cmp.getOperand(1);
23673
23674   SDValue SetCC;
23675   const ConstantSDNode* C = nullptr;
23676   bool needOppositeCond = (CC == X86::COND_E);
23677   bool checkAgainstTrue = false; // Is it a comparison against 1?
23678
23679   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23680     SetCC = Op2;
23681   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23682     SetCC = Op1;
23683   else // Quit if all operands are not constants.
23684     return SDValue();
23685
23686   if (C->getZExtValue() == 1) {
23687     needOppositeCond = !needOppositeCond;
23688     checkAgainstTrue = true;
23689   } else if (C->getZExtValue() != 0)
23690     // Quit if the constant is neither 0 or 1.
23691     return SDValue();
23692
23693   bool truncatedToBoolWithAnd = false;
23694   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23695   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23696          SetCC.getOpcode() == ISD::TRUNCATE ||
23697          SetCC.getOpcode() == ISD::AND) {
23698     if (SetCC.getOpcode() == ISD::AND) {
23699       int OpIdx = -1;
23700       ConstantSDNode *CS;
23701       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23702           CS->getZExtValue() == 1)
23703         OpIdx = 1;
23704       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23705           CS->getZExtValue() == 1)
23706         OpIdx = 0;
23707       if (OpIdx == -1)
23708         break;
23709       SetCC = SetCC.getOperand(OpIdx);
23710       truncatedToBoolWithAnd = true;
23711     } else
23712       SetCC = SetCC.getOperand(0);
23713   }
23714
23715   switch (SetCC.getOpcode()) {
23716   case X86ISD::SETCC_CARRY:
23717     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23718     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23719     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23720     // truncated to i1 using 'and'.
23721     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23722       break;
23723     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23724            "Invalid use of SETCC_CARRY!");
23725     // FALL THROUGH
23726   case X86ISD::SETCC:
23727     // Set the condition code or opposite one if necessary.
23728     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23729     if (needOppositeCond)
23730       CC = X86::GetOppositeBranchCondition(CC);
23731     return SetCC.getOperand(1);
23732   case X86ISD::CMOV: {
23733     // Check whether false/true value has canonical one, i.e. 0 or 1.
23734     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23735     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23736     // Quit if true value is not a constant.
23737     if (!TVal)
23738       return SDValue();
23739     // Quit if false value is not a constant.
23740     if (!FVal) {
23741       SDValue Op = SetCC.getOperand(0);
23742       // Skip 'zext' or 'trunc' node.
23743       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23744           Op.getOpcode() == ISD::TRUNCATE)
23745         Op = Op.getOperand(0);
23746       // A special case for rdrand/rdseed, where 0 is set if false cond is
23747       // found.
23748       if ((Op.getOpcode() != X86ISD::RDRAND &&
23749            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23750         return SDValue();
23751     }
23752     // Quit if false value is not the constant 0 or 1.
23753     bool FValIsFalse = true;
23754     if (FVal && FVal->getZExtValue() != 0) {
23755       if (FVal->getZExtValue() != 1)
23756         return SDValue();
23757       // If FVal is 1, opposite cond is needed.
23758       needOppositeCond = !needOppositeCond;
23759       FValIsFalse = false;
23760     }
23761     // Quit if TVal is not the constant opposite of FVal.
23762     if (FValIsFalse && TVal->getZExtValue() != 1)
23763       return SDValue();
23764     if (!FValIsFalse && TVal->getZExtValue() != 0)
23765       return SDValue();
23766     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23767     if (needOppositeCond)
23768       CC = X86::GetOppositeBranchCondition(CC);
23769     return SetCC.getOperand(3);
23770   }
23771   }
23772
23773   return SDValue();
23774 }
23775
23776 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23777 /// Match:
23778 ///   (X86or (X86setcc) (X86setcc))
23779 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23780 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23781                                            X86::CondCode &CC1, SDValue &Flags,
23782                                            bool &isAnd) {
23783   if (Cond->getOpcode() == X86ISD::CMP) {
23784     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23785     if (!CondOp1C || !CondOp1C->isNullValue())
23786       return false;
23787
23788     Cond = Cond->getOperand(0);
23789   }
23790
23791   isAnd = false;
23792
23793   SDValue SetCC0, SetCC1;
23794   switch (Cond->getOpcode()) {
23795   default: return false;
23796   case ISD::AND:
23797   case X86ISD::AND:
23798     isAnd = true;
23799     // fallthru
23800   case ISD::OR:
23801   case X86ISD::OR:
23802     SetCC0 = Cond->getOperand(0);
23803     SetCC1 = Cond->getOperand(1);
23804     break;
23805   };
23806
23807   // Make sure we have SETCC nodes, using the same flags value.
23808   if (SetCC0.getOpcode() != X86ISD::SETCC ||
23809       SetCC1.getOpcode() != X86ISD::SETCC ||
23810       SetCC0->getOperand(1) != SetCC1->getOperand(1))
23811     return false;
23812
23813   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
23814   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
23815   Flags = SetCC0->getOperand(1);
23816   return true;
23817 }
23818
23819 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
23820 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
23821                                   TargetLowering::DAGCombinerInfo &DCI,
23822                                   const X86Subtarget *Subtarget) {
23823   SDLoc DL(N);
23824
23825   // If the flag operand isn't dead, don't touch this CMOV.
23826   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
23827     return SDValue();
23828
23829   SDValue FalseOp = N->getOperand(0);
23830   SDValue TrueOp = N->getOperand(1);
23831   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
23832   SDValue Cond = N->getOperand(3);
23833
23834   if (CC == X86::COND_E || CC == X86::COND_NE) {
23835     switch (Cond.getOpcode()) {
23836     default: break;
23837     case X86ISD::BSR:
23838     case X86ISD::BSF:
23839       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
23840       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
23841         return (CC == X86::COND_E) ? FalseOp : TrueOp;
23842     }
23843   }
23844
23845   SDValue Flags;
23846
23847   Flags = checkBoolTestSetCCCombine(Cond, CC);
23848   if (Flags.getNode() &&
23849       // Extra check as FCMOV only supports a subset of X86 cond.
23850       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
23851     SDValue Ops[] = { FalseOp, TrueOp,
23852                       DAG.getConstant(CC, DL, MVT::i8), Flags };
23853     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23854   }
23855
23856   // If this is a select between two integer constants, try to do some
23857   // optimizations.  Note that the operands are ordered the opposite of SELECT
23858   // operands.
23859   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
23860     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
23861       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
23862       // larger than FalseC (the false value).
23863       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
23864         CC = X86::GetOppositeBranchCondition(CC);
23865         std::swap(TrueC, FalseC);
23866         std::swap(TrueOp, FalseOp);
23867       }
23868
23869       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
23870       // This is efficient for any integer data type (including i8/i16) and
23871       // shift amount.
23872       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
23873         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23874                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23875
23876         // Zero extend the condition if needed.
23877         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
23878
23879         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23880         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
23881                            DAG.getConstant(ShAmt, DL, MVT::i8));
23882         if (N->getNumValues() == 2)  // Dead flag value?
23883           return DCI.CombineTo(N, Cond, SDValue());
23884         return Cond;
23885       }
23886
23887       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
23888       // for any integer data type, including i8/i16.
23889       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23890         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23891                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23892
23893         // Zero extend the condition if needed.
23894         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23895                            FalseC->getValueType(0), Cond);
23896         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23897                            SDValue(FalseC, 0));
23898
23899         if (N->getNumValues() == 2)  // Dead flag value?
23900           return DCI.CombineTo(N, Cond, SDValue());
23901         return Cond;
23902       }
23903
23904       // Optimize cases that will turn into an LEA instruction.  This requires
23905       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23906       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23907         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23908         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23909
23910         bool isFastMultiplier = false;
23911         if (Diff < 10) {
23912           switch ((unsigned char)Diff) {
23913           default: break;
23914           case 1:  // result = add base, cond
23915           case 2:  // result = lea base(    , cond*2)
23916           case 3:  // result = lea base(cond, cond*2)
23917           case 4:  // result = lea base(    , cond*4)
23918           case 5:  // result = lea base(cond, cond*4)
23919           case 8:  // result = lea base(    , cond*8)
23920           case 9:  // result = lea base(cond, cond*8)
23921             isFastMultiplier = true;
23922             break;
23923           }
23924         }
23925
23926         if (isFastMultiplier) {
23927           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23928           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23929                              DAG.getConstant(CC, DL, MVT::i8), Cond);
23930           // Zero extend the condition if needed.
23931           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23932                              Cond);
23933           // Scale the condition by the difference.
23934           if (Diff != 1)
23935             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23936                                DAG.getConstant(Diff, DL, Cond.getValueType()));
23937
23938           // Add the base if non-zero.
23939           if (FalseC->getAPIntValue() != 0)
23940             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23941                                SDValue(FalseC, 0));
23942           if (N->getNumValues() == 2)  // Dead flag value?
23943             return DCI.CombineTo(N, Cond, SDValue());
23944           return Cond;
23945         }
23946       }
23947     }
23948   }
23949
23950   // Handle these cases:
23951   //   (select (x != c), e, c) -> select (x != c), e, x),
23952   //   (select (x == c), c, e) -> select (x == c), x, e)
23953   // where the c is an integer constant, and the "select" is the combination
23954   // of CMOV and CMP.
23955   //
23956   // The rationale for this change is that the conditional-move from a constant
23957   // needs two instructions, however, conditional-move from a register needs
23958   // only one instruction.
23959   //
23960   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
23961   //  some instruction-combining opportunities. This opt needs to be
23962   //  postponed as late as possible.
23963   //
23964   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
23965     // the DCI.xxxx conditions are provided to postpone the optimization as
23966     // late as possible.
23967
23968     ConstantSDNode *CmpAgainst = nullptr;
23969     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
23970         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
23971         !isa<ConstantSDNode>(Cond.getOperand(0))) {
23972
23973       if (CC == X86::COND_NE &&
23974           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
23975         CC = X86::GetOppositeBranchCondition(CC);
23976         std::swap(TrueOp, FalseOp);
23977       }
23978
23979       if (CC == X86::COND_E &&
23980           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
23981         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
23982                           DAG.getConstant(CC, DL, MVT::i8), Cond };
23983         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
23984       }
23985     }
23986   }
23987
23988   // Fold and/or of setcc's to double CMOV:
23989   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
23990   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
23991   //
23992   // This combine lets us generate:
23993   //   cmovcc1 (jcc1 if we don't have CMOV)
23994   //   cmovcc2 (same)
23995   // instead of:
23996   //   setcc1
23997   //   setcc2
23998   //   and/or
23999   //   cmovne (jne if we don't have CMOV)
24000   // When we can't use the CMOV instruction, it might increase branch
24001   // mispredicts.
24002   // When we can use CMOV, or when there is no mispredict, this improves
24003   // throughput and reduces register pressure.
24004   //
24005   if (CC == X86::COND_NE) {
24006     SDValue Flags;
24007     X86::CondCode CC0, CC1;
24008     bool isAndSetCC;
24009     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24010       if (isAndSetCC) {
24011         std::swap(FalseOp, TrueOp);
24012         CC0 = X86::GetOppositeBranchCondition(CC0);
24013         CC1 = X86::GetOppositeBranchCondition(CC1);
24014       }
24015
24016       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24017         Flags};
24018       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24019       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24020       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24021       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24022       return CMOV;
24023     }
24024   }
24025
24026   return SDValue();
24027 }
24028
24029 /// PerformMulCombine - Optimize a single multiply with constant into two
24030 /// in order to implement it with two cheaper instructions, e.g.
24031 /// LEA + SHL, LEA + LEA.
24032 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24033                                  TargetLowering::DAGCombinerInfo &DCI) {
24034   // An imul is usually smaller than the alternative sequence.
24035   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24036     return SDValue();
24037
24038   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24039     return SDValue();
24040
24041   EVT VT = N->getValueType(0);
24042   if (VT != MVT::i64 && VT != MVT::i32)
24043     return SDValue();
24044
24045   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24046   if (!C)
24047     return SDValue();
24048   uint64_t MulAmt = C->getZExtValue();
24049   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24050     return SDValue();
24051
24052   uint64_t MulAmt1 = 0;
24053   uint64_t MulAmt2 = 0;
24054   if ((MulAmt % 9) == 0) {
24055     MulAmt1 = 9;
24056     MulAmt2 = MulAmt / 9;
24057   } else if ((MulAmt % 5) == 0) {
24058     MulAmt1 = 5;
24059     MulAmt2 = MulAmt / 5;
24060   } else if ((MulAmt % 3) == 0) {
24061     MulAmt1 = 3;
24062     MulAmt2 = MulAmt / 3;
24063   }
24064   if (MulAmt2 &&
24065       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24066     SDLoc DL(N);
24067
24068     if (isPowerOf2_64(MulAmt2) &&
24069         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24070       // If second multiplifer is pow2, issue it first. We want the multiply by
24071       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24072       // is an add.
24073       std::swap(MulAmt1, MulAmt2);
24074
24075     SDValue NewMul;
24076     if (isPowerOf2_64(MulAmt1))
24077       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24078                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24079     else
24080       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24081                            DAG.getConstant(MulAmt1, DL, VT));
24082
24083     if (isPowerOf2_64(MulAmt2))
24084       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24085                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24086     else
24087       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24088                            DAG.getConstant(MulAmt2, DL, VT));
24089
24090     // Do not add new nodes to DAG combiner worklist.
24091     DCI.CombineTo(N, NewMul, false);
24092   }
24093   return SDValue();
24094 }
24095
24096 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24097   SDValue N0 = N->getOperand(0);
24098   SDValue N1 = N->getOperand(1);
24099   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24100   EVT VT = N0.getValueType();
24101
24102   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24103   // since the result of setcc_c is all zero's or all ones.
24104   if (VT.isInteger() && !VT.isVector() &&
24105       N1C && N0.getOpcode() == ISD::AND &&
24106       N0.getOperand(1).getOpcode() == ISD::Constant) {
24107     SDValue N00 = N0.getOperand(0);
24108     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24109     APInt ShAmt = N1C->getAPIntValue();
24110     Mask = Mask.shl(ShAmt);
24111     bool MaskOK = false;
24112     // We can handle cases concerning bit-widening nodes containing setcc_c if
24113     // we carefully interrogate the mask to make sure we are semantics
24114     // preserving.
24115     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24116     // of the underlying setcc_c operation if the setcc_c was zero extended.
24117     // Consider the following example:
24118     //   zext(setcc_c)                 -> i32 0x0000FFFF
24119     //   c1                            -> i32 0x0000FFFF
24120     //   c2                            -> i32 0x00000001
24121     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24122     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24123     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24124       MaskOK = true;
24125     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24126                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24127       MaskOK = true;
24128     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24129                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24130                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24131       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24132     }
24133     if (MaskOK && Mask != 0) {
24134       SDLoc DL(N);
24135       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24136     }
24137   }
24138
24139   // Hardware support for vector shifts is sparse which makes us scalarize the
24140   // vector operations in many cases. Also, on sandybridge ADD is faster than
24141   // shl.
24142   // (shl V, 1) -> add V,V
24143   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24144     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24145       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24146       // We shift all of the values by one. In many cases we do not have
24147       // hardware support for this operation. This is better expressed as an ADD
24148       // of two values.
24149       if (N1SplatC->getAPIntValue() == 1)
24150         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24151     }
24152
24153   return SDValue();
24154 }
24155
24156 /// \brief Returns a vector of 0s if the node in input is a vector logical
24157 /// shift by a constant amount which is known to be bigger than or equal
24158 /// to the vector element size in bits.
24159 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24160                                       const X86Subtarget *Subtarget) {
24161   EVT VT = N->getValueType(0);
24162
24163   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24164       (!Subtarget->hasInt256() ||
24165        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24166     return SDValue();
24167
24168   SDValue Amt = N->getOperand(1);
24169   SDLoc DL(N);
24170   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24171     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24172       APInt ShiftAmt = AmtSplat->getAPIntValue();
24173       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24174
24175       // SSE2/AVX2 logical shifts always return a vector of 0s
24176       // if the shift amount is bigger than or equal to
24177       // the element size. The constant shift amount will be
24178       // encoded as a 8-bit immediate.
24179       if (ShiftAmt.trunc(8).uge(MaxAmount))
24180         return getZeroVector(VT, Subtarget, DAG, DL);
24181     }
24182
24183   return SDValue();
24184 }
24185
24186 /// PerformShiftCombine - Combine shifts.
24187 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24188                                    TargetLowering::DAGCombinerInfo &DCI,
24189                                    const X86Subtarget *Subtarget) {
24190   if (N->getOpcode() == ISD::SHL)
24191     if (SDValue V = PerformSHLCombine(N, DAG))
24192       return V;
24193
24194   // Try to fold this logical shift into a zero vector.
24195   if (N->getOpcode() != ISD::SRA)
24196     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24197       return V;
24198
24199   return SDValue();
24200 }
24201
24202 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24203 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24204 // and friends.  Likewise for OR -> CMPNEQSS.
24205 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24206                             TargetLowering::DAGCombinerInfo &DCI,
24207                             const X86Subtarget *Subtarget) {
24208   unsigned opcode;
24209
24210   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24211   // we're requiring SSE2 for both.
24212   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24213     SDValue N0 = N->getOperand(0);
24214     SDValue N1 = N->getOperand(1);
24215     SDValue CMP0 = N0->getOperand(1);
24216     SDValue CMP1 = N1->getOperand(1);
24217     SDLoc DL(N);
24218
24219     // The SETCCs should both refer to the same CMP.
24220     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24221       return SDValue();
24222
24223     SDValue CMP00 = CMP0->getOperand(0);
24224     SDValue CMP01 = CMP0->getOperand(1);
24225     EVT     VT    = CMP00.getValueType();
24226
24227     if (VT == MVT::f32 || VT == MVT::f64) {
24228       bool ExpectingFlags = false;
24229       // Check for any users that want flags:
24230       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24231            !ExpectingFlags && UI != UE; ++UI)
24232         switch (UI->getOpcode()) {
24233         default:
24234         case ISD::BR_CC:
24235         case ISD::BRCOND:
24236         case ISD::SELECT:
24237           ExpectingFlags = true;
24238           break;
24239         case ISD::CopyToReg:
24240         case ISD::SIGN_EXTEND:
24241         case ISD::ZERO_EXTEND:
24242         case ISD::ANY_EXTEND:
24243           break;
24244         }
24245
24246       if (!ExpectingFlags) {
24247         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24248         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24249
24250         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24251           X86::CondCode tmp = cc0;
24252           cc0 = cc1;
24253           cc1 = tmp;
24254         }
24255
24256         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24257             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24258           // FIXME: need symbolic constants for these magic numbers.
24259           // See X86ATTInstPrinter.cpp:printSSECC().
24260           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24261           if (Subtarget->hasAVX512()) {
24262             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24263                                          CMP01,
24264                                          DAG.getConstant(x86cc, DL, MVT::i8));
24265             if (N->getValueType(0) != MVT::i1)
24266               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24267                                  FSetCC);
24268             return FSetCC;
24269           }
24270           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24271                                               CMP00.getValueType(), CMP00, CMP01,
24272                                               DAG.getConstant(x86cc, DL,
24273                                                               MVT::i8));
24274
24275           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24276           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24277
24278           if (is64BitFP && !Subtarget->is64Bit()) {
24279             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24280             // 64-bit integer, since that's not a legal type. Since
24281             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24282             // bits, but can do this little dance to extract the lowest 32 bits
24283             // and work with those going forward.
24284             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24285                                            OnesOrZeroesF);
24286             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24287             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24288                                         Vector32, DAG.getIntPtrConstant(0, DL));
24289             IntVT = MVT::i32;
24290           }
24291
24292           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24293           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24294                                       DAG.getConstant(1, DL, IntVT));
24295           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24296                                               ANDed);
24297           return OneBitOfTruth;
24298         }
24299       }
24300     }
24301   }
24302   return SDValue();
24303 }
24304
24305 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24306 /// so it can be folded inside ANDNP.
24307 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24308   EVT VT = N->getValueType(0);
24309
24310   // Match direct AllOnes for 128 and 256-bit vectors
24311   if (ISD::isBuildVectorAllOnes(N))
24312     return true;
24313
24314   // Look through a bit convert.
24315   if (N->getOpcode() == ISD::BITCAST)
24316     N = N->getOperand(0).getNode();
24317
24318   // Sometimes the operand may come from a insert_subvector building a 256-bit
24319   // allones vector
24320   if (VT.is256BitVector() &&
24321       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24322     SDValue V1 = N->getOperand(0);
24323     SDValue V2 = N->getOperand(1);
24324
24325     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24326         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24327         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24328         ISD::isBuildVectorAllOnes(V2.getNode()))
24329       return true;
24330   }
24331
24332   return false;
24333 }
24334
24335 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24336 // register. In most cases we actually compare or select YMM-sized registers
24337 // and mixing the two types creates horrible code. This method optimizes
24338 // some of the transition sequences.
24339 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24340                                  TargetLowering::DAGCombinerInfo &DCI,
24341                                  const X86Subtarget *Subtarget) {
24342   EVT VT = N->getValueType(0);
24343   if (!VT.is256BitVector())
24344     return SDValue();
24345
24346   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24347           N->getOpcode() == ISD::ZERO_EXTEND ||
24348           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24349
24350   SDValue Narrow = N->getOperand(0);
24351   EVT NarrowVT = Narrow->getValueType(0);
24352   if (!NarrowVT.is128BitVector())
24353     return SDValue();
24354
24355   if (Narrow->getOpcode() != ISD::XOR &&
24356       Narrow->getOpcode() != ISD::AND &&
24357       Narrow->getOpcode() != ISD::OR)
24358     return SDValue();
24359
24360   SDValue N0  = Narrow->getOperand(0);
24361   SDValue N1  = Narrow->getOperand(1);
24362   SDLoc DL(Narrow);
24363
24364   // The Left side has to be a trunc.
24365   if (N0.getOpcode() != ISD::TRUNCATE)
24366     return SDValue();
24367
24368   // The type of the truncated inputs.
24369   EVT WideVT = N0->getOperand(0)->getValueType(0);
24370   if (WideVT != VT)
24371     return SDValue();
24372
24373   // The right side has to be a 'trunc' or a constant vector.
24374   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24375   ConstantSDNode *RHSConstSplat = nullptr;
24376   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24377     RHSConstSplat = RHSBV->getConstantSplatNode();
24378   if (!RHSTrunc && !RHSConstSplat)
24379     return SDValue();
24380
24381   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24382
24383   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24384     return SDValue();
24385
24386   // Set N0 and N1 to hold the inputs to the new wide operation.
24387   N0 = N0->getOperand(0);
24388   if (RHSConstSplat) {
24389     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24390                      SDValue(RHSConstSplat, 0));
24391     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24392     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24393   } else if (RHSTrunc) {
24394     N1 = N1->getOperand(0);
24395   }
24396
24397   // Generate the wide operation.
24398   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24399   unsigned Opcode = N->getOpcode();
24400   switch (Opcode) {
24401   case ISD::ANY_EXTEND:
24402     return Op;
24403   case ISD::ZERO_EXTEND: {
24404     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24405     APInt Mask = APInt::getAllOnesValue(InBits);
24406     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24407     return DAG.getNode(ISD::AND, DL, VT,
24408                        Op, DAG.getConstant(Mask, DL, VT));
24409   }
24410   case ISD::SIGN_EXTEND:
24411     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24412                        Op, DAG.getValueType(NarrowVT));
24413   default:
24414     llvm_unreachable("Unexpected opcode");
24415   }
24416 }
24417
24418 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24419                                  TargetLowering::DAGCombinerInfo &DCI,
24420                                  const X86Subtarget *Subtarget) {
24421   SDValue N0 = N->getOperand(0);
24422   SDValue N1 = N->getOperand(1);
24423   SDLoc DL(N);
24424
24425   // A vector zext_in_reg may be represented as a shuffle,
24426   // feeding into a bitcast (this represents anyext) feeding into
24427   // an and with a mask.
24428   // We'd like to try to combine that into a shuffle with zero
24429   // plus a bitcast, removing the and.
24430   if (N0.getOpcode() != ISD::BITCAST ||
24431       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24432     return SDValue();
24433
24434   // The other side of the AND should be a splat of 2^C, where C
24435   // is the number of bits in the source type.
24436   if (N1.getOpcode() == ISD::BITCAST)
24437     N1 = N1.getOperand(0);
24438   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24439     return SDValue();
24440   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24441
24442   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24443   EVT SrcType = Shuffle->getValueType(0);
24444
24445   // We expect a single-source shuffle
24446   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24447     return SDValue();
24448
24449   unsigned SrcSize = SrcType.getScalarSizeInBits();
24450
24451   APInt SplatValue, SplatUndef;
24452   unsigned SplatBitSize;
24453   bool HasAnyUndefs;
24454   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24455                                 SplatBitSize, HasAnyUndefs))
24456     return SDValue();
24457
24458   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24459   // Make sure the splat matches the mask we expect
24460   if (SplatBitSize > ResSize ||
24461       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24462     return SDValue();
24463
24464   // Make sure the input and output size make sense
24465   if (SrcSize >= ResSize || ResSize % SrcSize)
24466     return SDValue();
24467
24468   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24469   // The number of u's between each two values depends on the ratio between
24470   // the source and dest type.
24471   unsigned ZextRatio = ResSize / SrcSize;
24472   bool IsZext = true;
24473   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24474     if (i % ZextRatio) {
24475       if (Shuffle->getMaskElt(i) > 0) {
24476         // Expected undef
24477         IsZext = false;
24478         break;
24479       }
24480     } else {
24481       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24482         // Expected element number
24483         IsZext = false;
24484         break;
24485       }
24486     }
24487   }
24488
24489   if (!IsZext)
24490     return SDValue();
24491
24492   // Ok, perform the transformation - replace the shuffle with
24493   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24494   // (instead of undef) where the k elements come from the zero vector.
24495   SmallVector<int, 8> Mask;
24496   unsigned NumElems = SrcType.getVectorNumElements();
24497   for (unsigned i = 0; i < NumElems; ++i)
24498     if (i % ZextRatio)
24499       Mask.push_back(NumElems);
24500     else
24501       Mask.push_back(i / ZextRatio);
24502
24503   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24504     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24505   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24506 }
24507
24508 /// If both input operands of a logic op are being cast from floating point
24509 /// types, try to convert this into a floating point logic node to avoid
24510 /// unnecessary moves from SSE to integer registers.
24511 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24512                                         const X86Subtarget *Subtarget) {
24513   unsigned FPOpcode = ISD::DELETED_NODE;
24514   if (N->getOpcode() == ISD::AND)
24515     FPOpcode = X86ISD::FAND;
24516   else if (N->getOpcode() == ISD::OR)
24517     FPOpcode = X86ISD::FOR;
24518   else if (N->getOpcode() == ISD::XOR)
24519     FPOpcode = X86ISD::FXOR;
24520
24521   assert(FPOpcode != ISD::DELETED_NODE &&
24522          "Unexpected input node for FP logic conversion");
24523
24524   EVT VT = N->getValueType(0);
24525   SDValue N0 = N->getOperand(0);
24526   SDValue N1 = N->getOperand(1);
24527   SDLoc DL(N);
24528   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24529       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24530        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24531     SDValue N00 = N0.getOperand(0);
24532     SDValue N10 = N1.getOperand(0);
24533     EVT N00Type = N00.getValueType();
24534     EVT N10Type = N10.getValueType();
24535     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24536       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24537       return DAG.getBitcast(VT, FPLogic);
24538     }
24539   }
24540   return SDValue();
24541 }
24542
24543 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24544                                  TargetLowering::DAGCombinerInfo &DCI,
24545                                  const X86Subtarget *Subtarget) {
24546   if (DCI.isBeforeLegalizeOps())
24547     return SDValue();
24548
24549   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24550     return Zext;
24551
24552   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24553     return R;
24554
24555   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24556     return FPLogic;
24557
24558   EVT VT = N->getValueType(0);
24559   SDValue N0 = N->getOperand(0);
24560   SDValue N1 = N->getOperand(1);
24561   SDLoc DL(N);
24562
24563   // Create BEXTR instructions
24564   // BEXTR is ((X >> imm) & (2**size-1))
24565   if (VT == MVT::i32 || VT == MVT::i64) {
24566     // Check for BEXTR.
24567     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24568         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24569       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24570       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24571       if (MaskNode && ShiftNode) {
24572         uint64_t Mask = MaskNode->getZExtValue();
24573         uint64_t Shift = ShiftNode->getZExtValue();
24574         if (isMask_64(Mask)) {
24575           uint64_t MaskSize = countPopulation(Mask);
24576           if (Shift + MaskSize <= VT.getSizeInBits())
24577             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24578                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24579                                                VT));
24580         }
24581       }
24582     } // BEXTR
24583
24584     return SDValue();
24585   }
24586
24587   // Want to form ANDNP nodes:
24588   // 1) In the hopes of then easily combining them with OR and AND nodes
24589   //    to form PBLEND/PSIGN.
24590   // 2) To match ANDN packed intrinsics
24591   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24592     return SDValue();
24593
24594   // Check LHS for vnot
24595   if (N0.getOpcode() == ISD::XOR &&
24596       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24597       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24598     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24599
24600   // Check RHS for vnot
24601   if (N1.getOpcode() == ISD::XOR &&
24602       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24603       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24604     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24605
24606   return SDValue();
24607 }
24608
24609 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24610                                 TargetLowering::DAGCombinerInfo &DCI,
24611                                 const X86Subtarget *Subtarget) {
24612   if (DCI.isBeforeLegalizeOps())
24613     return SDValue();
24614
24615   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24616     return R;
24617
24618   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24619     return FPLogic;
24620
24621   SDValue N0 = N->getOperand(0);
24622   SDValue N1 = N->getOperand(1);
24623   EVT VT = N->getValueType(0);
24624
24625   // look for psign/blend
24626   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24627     if (!Subtarget->hasSSSE3() ||
24628         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24629       return SDValue();
24630
24631     // Canonicalize pandn to RHS
24632     if (N0.getOpcode() == X86ISD::ANDNP)
24633       std::swap(N0, N1);
24634     // or (and (m, y), (pandn m, x))
24635     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24636       SDValue Mask = N1.getOperand(0);
24637       SDValue X    = N1.getOperand(1);
24638       SDValue Y;
24639       if (N0.getOperand(0) == Mask)
24640         Y = N0.getOperand(1);
24641       if (N0.getOperand(1) == Mask)
24642         Y = N0.getOperand(0);
24643
24644       // Check to see if the mask appeared in both the AND and ANDNP and
24645       if (!Y.getNode())
24646         return SDValue();
24647
24648       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24649       // Look through mask bitcast.
24650       if (Mask.getOpcode() == ISD::BITCAST)
24651         Mask = Mask.getOperand(0);
24652       if (X.getOpcode() == ISD::BITCAST)
24653         X = X.getOperand(0);
24654       if (Y.getOpcode() == ISD::BITCAST)
24655         Y = Y.getOperand(0);
24656
24657       EVT MaskVT = Mask.getValueType();
24658
24659       // Validate that the Mask operand is a vector sra node.
24660       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24661       // there is no psrai.b
24662       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24663       unsigned SraAmt = ~0;
24664       if (Mask.getOpcode() == ISD::SRA) {
24665         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24666           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24667             SraAmt = AmtConst->getZExtValue();
24668       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24669         SDValue SraC = Mask.getOperand(1);
24670         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24671       }
24672       if ((SraAmt + 1) != EltBits)
24673         return SDValue();
24674
24675       SDLoc DL(N);
24676
24677       // Now we know we at least have a plendvb with the mask val.  See if
24678       // we can form a psignb/w/d.
24679       // psign = x.type == y.type == mask.type && y = sub(0, x);
24680       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24681           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24682           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24683         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24684                "Unsupported VT for PSIGN");
24685         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24686         return DAG.getBitcast(VT, Mask);
24687       }
24688       // PBLENDVB only available on SSE 4.1
24689       if (!Subtarget->hasSSE41())
24690         return SDValue();
24691
24692       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24693
24694       X = DAG.getBitcast(BlendVT, X);
24695       Y = DAG.getBitcast(BlendVT, Y);
24696       Mask = DAG.getBitcast(BlendVT, Mask);
24697       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24698       return DAG.getBitcast(VT, Mask);
24699     }
24700   }
24701
24702   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24703     return SDValue();
24704
24705   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24706   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24707
24708   // SHLD/SHRD instructions have lower register pressure, but on some
24709   // platforms they have higher latency than the equivalent
24710   // series of shifts/or that would otherwise be generated.
24711   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24712   // have higher latencies and we are not optimizing for size.
24713   if (!OptForSize && Subtarget->isSHLDSlow())
24714     return SDValue();
24715
24716   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24717     std::swap(N0, N1);
24718   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24719     return SDValue();
24720   if (!N0.hasOneUse() || !N1.hasOneUse())
24721     return SDValue();
24722
24723   SDValue ShAmt0 = N0.getOperand(1);
24724   if (ShAmt0.getValueType() != MVT::i8)
24725     return SDValue();
24726   SDValue ShAmt1 = N1.getOperand(1);
24727   if (ShAmt1.getValueType() != MVT::i8)
24728     return SDValue();
24729   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24730     ShAmt0 = ShAmt0.getOperand(0);
24731   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24732     ShAmt1 = ShAmt1.getOperand(0);
24733
24734   SDLoc DL(N);
24735   unsigned Opc = X86ISD::SHLD;
24736   SDValue Op0 = N0.getOperand(0);
24737   SDValue Op1 = N1.getOperand(0);
24738   if (ShAmt0.getOpcode() == ISD::SUB) {
24739     Opc = X86ISD::SHRD;
24740     std::swap(Op0, Op1);
24741     std::swap(ShAmt0, ShAmt1);
24742   }
24743
24744   unsigned Bits = VT.getSizeInBits();
24745   if (ShAmt1.getOpcode() == ISD::SUB) {
24746     SDValue Sum = ShAmt1.getOperand(0);
24747     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24748       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24749       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24750         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24751       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24752         return DAG.getNode(Opc, DL, VT,
24753                            Op0, Op1,
24754                            DAG.getNode(ISD::TRUNCATE, DL,
24755                                        MVT::i8, ShAmt0));
24756     }
24757   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24758     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24759     if (ShAmt0C &&
24760         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24761       return DAG.getNode(Opc, DL, VT,
24762                          N0.getOperand(0), N1.getOperand(0),
24763                          DAG.getNode(ISD::TRUNCATE, DL,
24764                                        MVT::i8, ShAmt0));
24765   }
24766
24767   return SDValue();
24768 }
24769
24770 // Generate NEG and CMOV for integer abs.
24771 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24772   EVT VT = N->getValueType(0);
24773
24774   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24775   // 8-bit integer abs to NEG and CMOV.
24776   if (VT.isInteger() && VT.getSizeInBits() == 8)
24777     return SDValue();
24778
24779   SDValue N0 = N->getOperand(0);
24780   SDValue N1 = N->getOperand(1);
24781   SDLoc DL(N);
24782
24783   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24784   // and change it to SUB and CMOV.
24785   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24786       N0.getOpcode() == ISD::ADD &&
24787       N0.getOperand(1) == N1 &&
24788       N1.getOpcode() == ISD::SRA &&
24789       N1.getOperand(0) == N0.getOperand(0))
24790     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24791       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24792         // Generate SUB & CMOV.
24793         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24794                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
24795
24796         SDValue Ops[] = { N0.getOperand(0), Neg,
24797                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
24798                           SDValue(Neg.getNode(), 1) };
24799         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
24800       }
24801   return SDValue();
24802 }
24803
24804 // Try to turn tests against the signbit in the form of:
24805 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
24806 // into:
24807 //   SETGT(X, -1)
24808 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
24809   // This is only worth doing if the output type is i8.
24810   if (N->getValueType(0) != MVT::i8)
24811     return SDValue();
24812
24813   SDValue N0 = N->getOperand(0);
24814   SDValue N1 = N->getOperand(1);
24815
24816   // We should be performing an xor against a truncated shift.
24817   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
24818     return SDValue();
24819
24820   // Make sure we are performing an xor against one.
24821   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
24822     return SDValue();
24823
24824   // SetCC on x86 zero extends so only act on this if it's a logical shift.
24825   SDValue Shift = N0.getOperand(0);
24826   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
24827     return SDValue();
24828
24829   // Make sure we are truncating from one of i16, i32 or i64.
24830   EVT ShiftTy = Shift.getValueType();
24831   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
24832     return SDValue();
24833
24834   // Make sure the shift amount extracts the sign bit.
24835   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
24836       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
24837     return SDValue();
24838
24839   // Create a greater-than comparison against -1.
24840   // N.B. Using SETGE against 0 works but we want a canonical looking
24841   // comparison, using SETGT matches up with what TranslateX86CC.
24842   SDLoc DL(N);
24843   SDValue ShiftOp = Shift.getOperand(0);
24844   EVT ShiftOpTy = ShiftOp.getValueType();
24845   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
24846                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
24847   return Cond;
24848 }
24849
24850 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
24851                                  TargetLowering::DAGCombinerInfo &DCI,
24852                                  const X86Subtarget *Subtarget) {
24853   if (DCI.isBeforeLegalizeOps())
24854     return SDValue();
24855
24856   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
24857     return RV;
24858
24859   if (Subtarget->hasCMov())
24860     if (SDValue RV = performIntegerAbsCombine(N, DAG))
24861       return RV;
24862
24863   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24864     return FPLogic;
24865
24866   return SDValue();
24867 }
24868
24869 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
24870 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
24871                                   TargetLowering::DAGCombinerInfo &DCI,
24872                                   const X86Subtarget *Subtarget) {
24873   LoadSDNode *Ld = cast<LoadSDNode>(N);
24874   EVT RegVT = Ld->getValueType(0);
24875   EVT MemVT = Ld->getMemoryVT();
24876   SDLoc dl(Ld);
24877   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24878
24879   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
24880   // into two 16-byte operations.
24881   ISD::LoadExtType Ext = Ld->getExtensionType();
24882   bool Fast;
24883   unsigned AddressSpace = Ld->getAddressSpace();
24884   unsigned Alignment = Ld->getAlignment();
24885   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
24886       Ext == ISD::NON_EXTLOAD &&
24887       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
24888                              AddressSpace, Alignment, &Fast) && !Fast) {
24889     unsigned NumElems = RegVT.getVectorNumElements();
24890     if (NumElems < 2)
24891       return SDValue();
24892
24893     SDValue Ptr = Ld->getBasePtr();
24894     SDValue Increment =
24895         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
24896
24897     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
24898                                   NumElems/2);
24899     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24900                                 Ld->getPointerInfo(), Ld->isVolatile(),
24901                                 Ld->isNonTemporal(), Ld->isInvariant(),
24902                                 Alignment);
24903     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24904     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24905                                 Ld->getPointerInfo(), Ld->isVolatile(),
24906                                 Ld->isNonTemporal(), Ld->isInvariant(),
24907                                 std::min(16U, Alignment));
24908     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
24909                              Load1.getValue(1),
24910                              Load2.getValue(1));
24911
24912     SDValue NewVec = DAG.getUNDEF(RegVT);
24913     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
24914     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
24915     return DCI.CombineTo(N, NewVec, TF, true);
24916   }
24917
24918   return SDValue();
24919 }
24920
24921 /// PerformMLOADCombine - Resolve extending loads
24922 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
24923                                    TargetLowering::DAGCombinerInfo &DCI,
24924                                    const X86Subtarget *Subtarget) {
24925   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
24926   if (Mld->getExtensionType() != ISD::SEXTLOAD)
24927     return SDValue();
24928
24929   EVT VT = Mld->getValueType(0);
24930   unsigned NumElems = VT.getVectorNumElements();
24931   EVT LdVT = Mld->getMemoryVT();
24932   SDLoc dl(Mld);
24933
24934   assert(LdVT != VT && "Cannot extend to the same type");
24935   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
24936   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
24937   // From, To sizes and ElemCount must be pow of two
24938   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24939     "Unexpected size for extending masked load");
24940
24941   unsigned SizeRatio  = ToSz / FromSz;
24942   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
24943
24944   // Create a type on which we perform the shuffle
24945   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24946           LdVT.getScalarType(), NumElems*SizeRatio);
24947   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24948
24949   // Convert Src0 value
24950   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
24951   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
24952     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24953     for (unsigned i = 0; i != NumElems; ++i)
24954       ShuffleVec[i] = i * SizeRatio;
24955
24956     // Can't shuffle using an illegal type.
24957     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
24958            "WideVecVT should be legal");
24959     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
24960                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
24961   }
24962   // Prepare the new mask
24963   SDValue NewMask;
24964   SDValue Mask = Mld->getMask();
24965   if (Mask.getValueType() == VT) {
24966     // Mask and original value have the same type
24967     NewMask = DAG.getBitcast(WideVecVT, Mask);
24968     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24969     for (unsigned i = 0; i != NumElems; ++i)
24970       ShuffleVec[i] = i * SizeRatio;
24971     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24972       ShuffleVec[i] = NumElems*SizeRatio;
24973     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24974                                    DAG.getConstant(0, dl, WideVecVT),
24975                                    &ShuffleVec[0]);
24976   }
24977   else {
24978     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24979     unsigned WidenNumElts = NumElems*SizeRatio;
24980     unsigned MaskNumElts = VT.getVectorNumElements();
24981     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
24982                                      WidenNumElts);
24983
24984     unsigned NumConcat = WidenNumElts / MaskNumElts;
24985     SmallVector<SDValue, 16> Ops(NumConcat);
24986     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
24987     Ops[0] = Mask;
24988     for (unsigned i = 1; i != NumConcat; ++i)
24989       Ops[i] = ZeroVal;
24990
24991     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
24992   }
24993
24994   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
24995                                      Mld->getBasePtr(), NewMask, WideSrc0,
24996                                      Mld->getMemoryVT(), Mld->getMemOperand(),
24997                                      ISD::NON_EXTLOAD);
24998   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
24999   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25000 }
25001 /// PerformMSTORECombine - Resolve truncating stores
25002 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25003                                     const X86Subtarget *Subtarget) {
25004   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25005   if (!Mst->isTruncatingStore())
25006     return SDValue();
25007
25008   EVT VT = Mst->getValue().getValueType();
25009   unsigned NumElems = VT.getVectorNumElements();
25010   EVT StVT = Mst->getMemoryVT();
25011   SDLoc dl(Mst);
25012
25013   assert(StVT != VT && "Cannot truncate to the same type");
25014   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25015   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25016
25017   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25018
25019   // The truncating store is legal in some cases. For example
25020   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25021   // are designated for truncate store.
25022   // In this case we don't need any further transformations.
25023   if (TLI.isTruncStoreLegal(VT, StVT))
25024     return SDValue();
25025
25026   // From, To sizes and ElemCount must be pow of two
25027   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25028     "Unexpected size for truncating masked store");
25029   // We are going to use the original vector elt for storing.
25030   // Accumulated smaller vector elements must be a multiple of the store size.
25031   assert (((NumElems * FromSz) % ToSz) == 0 &&
25032           "Unexpected ratio for truncating masked store");
25033
25034   unsigned SizeRatio  = FromSz / ToSz;
25035   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25036
25037   // Create a type on which we perform the shuffle
25038   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25039           StVT.getScalarType(), NumElems*SizeRatio);
25040
25041   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25042
25043   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25044   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25045   for (unsigned i = 0; i != NumElems; ++i)
25046     ShuffleVec[i] = i * SizeRatio;
25047
25048   // Can't shuffle using an illegal type.
25049   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25050          "WideVecVT should be legal");
25051
25052   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25053                                         DAG.getUNDEF(WideVecVT),
25054                                         &ShuffleVec[0]);
25055
25056   SDValue NewMask;
25057   SDValue Mask = Mst->getMask();
25058   if (Mask.getValueType() == VT) {
25059     // Mask and original value have the same type
25060     NewMask = DAG.getBitcast(WideVecVT, Mask);
25061     for (unsigned i = 0; i != NumElems; ++i)
25062       ShuffleVec[i] = i * SizeRatio;
25063     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25064       ShuffleVec[i] = NumElems*SizeRatio;
25065     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25066                                    DAG.getConstant(0, dl, WideVecVT),
25067                                    &ShuffleVec[0]);
25068   }
25069   else {
25070     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25071     unsigned WidenNumElts = NumElems*SizeRatio;
25072     unsigned MaskNumElts = VT.getVectorNumElements();
25073     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25074                                      WidenNumElts);
25075
25076     unsigned NumConcat = WidenNumElts / MaskNumElts;
25077     SmallVector<SDValue, 16> Ops(NumConcat);
25078     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25079     Ops[0] = Mask;
25080     for (unsigned i = 1; i != NumConcat; ++i)
25081       Ops[i] = ZeroVal;
25082
25083     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25084   }
25085
25086   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25087                             NewMask, StVT, Mst->getMemOperand(), false);
25088 }
25089 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25090 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25091                                    const X86Subtarget *Subtarget) {
25092   StoreSDNode *St = cast<StoreSDNode>(N);
25093   EVT VT = St->getValue().getValueType();
25094   EVT StVT = St->getMemoryVT();
25095   SDLoc dl(St);
25096   SDValue StoredVal = St->getOperand(1);
25097   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25098
25099   // If we are saving a concatenation of two XMM registers and 32-byte stores
25100   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25101   bool Fast;
25102   unsigned AddressSpace = St->getAddressSpace();
25103   unsigned Alignment = St->getAlignment();
25104   if (VT.is256BitVector() && StVT == VT &&
25105       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25106                              AddressSpace, Alignment, &Fast) && !Fast) {
25107     unsigned NumElems = VT.getVectorNumElements();
25108     if (NumElems < 2)
25109       return SDValue();
25110
25111     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25112     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25113
25114     SDValue Stride =
25115         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25116     SDValue Ptr0 = St->getBasePtr();
25117     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25118
25119     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25120                                 St->getPointerInfo(), St->isVolatile(),
25121                                 St->isNonTemporal(), Alignment);
25122     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25123                                 St->getPointerInfo(), St->isVolatile(),
25124                                 St->isNonTemporal(),
25125                                 std::min(16U, Alignment));
25126     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25127   }
25128
25129   // Optimize trunc store (of multiple scalars) to shuffle and store.
25130   // First, pack all of the elements in one place. Next, store to memory
25131   // in fewer chunks.
25132   if (St->isTruncatingStore() && VT.isVector()) {
25133     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25134     unsigned NumElems = VT.getVectorNumElements();
25135     assert(StVT != VT && "Cannot truncate to the same type");
25136     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25137     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25138
25139     // The truncating store is legal in some cases. For example
25140     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25141     // are designated for truncate store.
25142     // In this case we don't need any further transformations.
25143     if (TLI.isTruncStoreLegal(VT, StVT))
25144       return SDValue();
25145
25146     // From, To sizes and ElemCount must be pow of two
25147     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25148     // We are going to use the original vector elt for storing.
25149     // Accumulated smaller vector elements must be a multiple of the store size.
25150     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25151
25152     unsigned SizeRatio  = FromSz / ToSz;
25153
25154     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25155
25156     // Create a type on which we perform the shuffle
25157     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25158             StVT.getScalarType(), NumElems*SizeRatio);
25159
25160     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25161
25162     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25163     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25164     for (unsigned i = 0; i != NumElems; ++i)
25165       ShuffleVec[i] = i * SizeRatio;
25166
25167     // Can't shuffle using an illegal type.
25168     if (!TLI.isTypeLegal(WideVecVT))
25169       return SDValue();
25170
25171     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25172                                          DAG.getUNDEF(WideVecVT),
25173                                          &ShuffleVec[0]);
25174     // At this point all of the data is stored at the bottom of the
25175     // register. We now need to save it to mem.
25176
25177     // Find the largest store unit
25178     MVT StoreType = MVT::i8;
25179     for (MVT Tp : MVT::integer_valuetypes()) {
25180       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25181         StoreType = Tp;
25182     }
25183
25184     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25185     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25186         (64 <= NumElems * ToSz))
25187       StoreType = MVT::f64;
25188
25189     // Bitcast the original vector into a vector of store-size units
25190     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25191             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25192     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25193     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25194     SmallVector<SDValue, 8> Chains;
25195     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25196                                         TLI.getPointerTy(DAG.getDataLayout()));
25197     SDValue Ptr = St->getBasePtr();
25198
25199     // Perform one or more big stores into memory.
25200     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25201       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25202                                    StoreType, ShuffWide,
25203                                    DAG.getIntPtrConstant(i, dl));
25204       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25205                                 St->getPointerInfo(), St->isVolatile(),
25206                                 St->isNonTemporal(), St->getAlignment());
25207       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25208       Chains.push_back(Ch);
25209     }
25210
25211     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25212   }
25213
25214   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25215   // the FP state in cases where an emms may be missing.
25216   // A preferable solution to the general problem is to figure out the right
25217   // places to insert EMMS.  This qualifies as a quick hack.
25218
25219   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25220   if (VT.getSizeInBits() != 64)
25221     return SDValue();
25222
25223   const Function *F = DAG.getMachineFunction().getFunction();
25224   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25225   bool F64IsLegal =
25226       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25227   if ((VT.isVector() ||
25228        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25229       isa<LoadSDNode>(St->getValue()) &&
25230       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25231       St->getChain().hasOneUse() && !St->isVolatile()) {
25232     SDNode* LdVal = St->getValue().getNode();
25233     LoadSDNode *Ld = nullptr;
25234     int TokenFactorIndex = -1;
25235     SmallVector<SDValue, 8> Ops;
25236     SDNode* ChainVal = St->getChain().getNode();
25237     // Must be a store of a load.  We currently handle two cases:  the load
25238     // is a direct child, and it's under an intervening TokenFactor.  It is
25239     // possible to dig deeper under nested TokenFactors.
25240     if (ChainVal == LdVal)
25241       Ld = cast<LoadSDNode>(St->getChain());
25242     else if (St->getValue().hasOneUse() &&
25243              ChainVal->getOpcode() == ISD::TokenFactor) {
25244       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25245         if (ChainVal->getOperand(i).getNode() == LdVal) {
25246           TokenFactorIndex = i;
25247           Ld = cast<LoadSDNode>(St->getValue());
25248         } else
25249           Ops.push_back(ChainVal->getOperand(i));
25250       }
25251     }
25252
25253     if (!Ld || !ISD::isNormalLoad(Ld))
25254       return SDValue();
25255
25256     // If this is not the MMX case, i.e. we are just turning i64 load/store
25257     // into f64 load/store, avoid the transformation if there are multiple
25258     // uses of the loaded value.
25259     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25260       return SDValue();
25261
25262     SDLoc LdDL(Ld);
25263     SDLoc StDL(N);
25264     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25265     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25266     // pair instead.
25267     if (Subtarget->is64Bit() || F64IsLegal) {
25268       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25269       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25270                                   Ld->getPointerInfo(), Ld->isVolatile(),
25271                                   Ld->isNonTemporal(), Ld->isInvariant(),
25272                                   Ld->getAlignment());
25273       SDValue NewChain = NewLd.getValue(1);
25274       if (TokenFactorIndex != -1) {
25275         Ops.push_back(NewChain);
25276         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25277       }
25278       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25279                           St->getPointerInfo(),
25280                           St->isVolatile(), St->isNonTemporal(),
25281                           St->getAlignment());
25282     }
25283
25284     // Otherwise, lower to two pairs of 32-bit loads / stores.
25285     SDValue LoAddr = Ld->getBasePtr();
25286     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25287                                  DAG.getConstant(4, LdDL, MVT::i32));
25288
25289     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25290                                Ld->getPointerInfo(),
25291                                Ld->isVolatile(), Ld->isNonTemporal(),
25292                                Ld->isInvariant(), Ld->getAlignment());
25293     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25294                                Ld->getPointerInfo().getWithOffset(4),
25295                                Ld->isVolatile(), Ld->isNonTemporal(),
25296                                Ld->isInvariant(),
25297                                MinAlign(Ld->getAlignment(), 4));
25298
25299     SDValue NewChain = LoLd.getValue(1);
25300     if (TokenFactorIndex != -1) {
25301       Ops.push_back(LoLd);
25302       Ops.push_back(HiLd);
25303       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25304     }
25305
25306     LoAddr = St->getBasePtr();
25307     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25308                          DAG.getConstant(4, StDL, MVT::i32));
25309
25310     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25311                                 St->getPointerInfo(),
25312                                 St->isVolatile(), St->isNonTemporal(),
25313                                 St->getAlignment());
25314     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25315                                 St->getPointerInfo().getWithOffset(4),
25316                                 St->isVolatile(),
25317                                 St->isNonTemporal(),
25318                                 MinAlign(St->getAlignment(), 4));
25319     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25320   }
25321
25322   // This is similar to the above case, but here we handle a scalar 64-bit
25323   // integer store that is extracted from a vector on a 32-bit target.
25324   // If we have SSE2, then we can treat it like a floating-point double
25325   // to get past legalization. The execution dependencies fixup pass will
25326   // choose the optimal machine instruction for the store if this really is
25327   // an integer or v2f32 rather than an f64.
25328   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25329       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25330     SDValue OldExtract = St->getOperand(1);
25331     SDValue ExtOp0 = OldExtract.getOperand(0);
25332     unsigned VecSize = ExtOp0.getValueSizeInBits();
25333     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25334     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25335     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25336                                      BitCast, OldExtract.getOperand(1));
25337     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25338                         St->getPointerInfo(), St->isVolatile(),
25339                         St->isNonTemporal(), St->getAlignment());
25340   }
25341
25342   return SDValue();
25343 }
25344
25345 /// Return 'true' if this vector operation is "horizontal"
25346 /// and return the operands for the horizontal operation in LHS and RHS.  A
25347 /// horizontal operation performs the binary operation on successive elements
25348 /// of its first operand, then on successive elements of its second operand,
25349 /// returning the resulting values in a vector.  For example, if
25350 ///   A = < float a0, float a1, float a2, float a3 >
25351 /// and
25352 ///   B = < float b0, float b1, float b2, float b3 >
25353 /// then the result of doing a horizontal operation on A and B is
25354 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25355 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25356 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25357 /// set to A, RHS to B, and the routine returns 'true'.
25358 /// Note that the binary operation should have the property that if one of the
25359 /// operands is UNDEF then the result is UNDEF.
25360 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25361   // Look for the following pattern: if
25362   //   A = < float a0, float a1, float a2, float a3 >
25363   //   B = < float b0, float b1, float b2, float b3 >
25364   // and
25365   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25366   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25367   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25368   // which is A horizontal-op B.
25369
25370   // At least one of the operands should be a vector shuffle.
25371   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25372       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25373     return false;
25374
25375   MVT VT = LHS.getSimpleValueType();
25376
25377   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25378          "Unsupported vector type for horizontal add/sub");
25379
25380   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25381   // operate independently on 128-bit lanes.
25382   unsigned NumElts = VT.getVectorNumElements();
25383   unsigned NumLanes = VT.getSizeInBits()/128;
25384   unsigned NumLaneElts = NumElts / NumLanes;
25385   assert((NumLaneElts % 2 == 0) &&
25386          "Vector type should have an even number of elements in each lane");
25387   unsigned HalfLaneElts = NumLaneElts/2;
25388
25389   // View LHS in the form
25390   //   LHS = VECTOR_SHUFFLE A, B, LMask
25391   // If LHS is not a shuffle then pretend it is the shuffle
25392   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25393   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25394   // type VT.
25395   SDValue A, B;
25396   SmallVector<int, 16> LMask(NumElts);
25397   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25398     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25399       A = LHS.getOperand(0);
25400     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25401       B = LHS.getOperand(1);
25402     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25403     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25404   } else {
25405     if (LHS.getOpcode() != ISD::UNDEF)
25406       A = LHS;
25407     for (unsigned i = 0; i != NumElts; ++i)
25408       LMask[i] = i;
25409   }
25410
25411   // Likewise, view RHS in the form
25412   //   RHS = VECTOR_SHUFFLE C, D, RMask
25413   SDValue C, D;
25414   SmallVector<int, 16> RMask(NumElts);
25415   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25416     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25417       C = RHS.getOperand(0);
25418     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25419       D = RHS.getOperand(1);
25420     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25421     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25422   } else {
25423     if (RHS.getOpcode() != ISD::UNDEF)
25424       C = RHS;
25425     for (unsigned i = 0; i != NumElts; ++i)
25426       RMask[i] = i;
25427   }
25428
25429   // Check that the shuffles are both shuffling the same vectors.
25430   if (!(A == C && B == D) && !(A == D && B == C))
25431     return false;
25432
25433   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25434   if (!A.getNode() && !B.getNode())
25435     return false;
25436
25437   // If A and B occur in reverse order in RHS, then "swap" them (which means
25438   // rewriting the mask).
25439   if (A != C)
25440     ShuffleVectorSDNode::commuteMask(RMask);
25441
25442   // At this point LHS and RHS are equivalent to
25443   //   LHS = VECTOR_SHUFFLE A, B, LMask
25444   //   RHS = VECTOR_SHUFFLE A, B, RMask
25445   // Check that the masks correspond to performing a horizontal operation.
25446   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25447     for (unsigned i = 0; i != NumLaneElts; ++i) {
25448       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25449
25450       // Ignore any UNDEF components.
25451       if (LIdx < 0 || RIdx < 0 ||
25452           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25453           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25454         continue;
25455
25456       // Check that successive elements are being operated on.  If not, this is
25457       // not a horizontal operation.
25458       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25459       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25460       if (!(LIdx == Index && RIdx == Index + 1) &&
25461           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25462         return false;
25463     }
25464   }
25465
25466   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25467   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25468   return true;
25469 }
25470
25471 /// Do target-specific dag combines on floating point adds.
25472 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25473                                   const X86Subtarget *Subtarget) {
25474   EVT VT = N->getValueType(0);
25475   SDValue LHS = N->getOperand(0);
25476   SDValue RHS = N->getOperand(1);
25477
25478   // Try to synthesize horizontal adds from adds of shuffles.
25479   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25480        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25481       isHorizontalBinOp(LHS, RHS, true))
25482     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25483   return SDValue();
25484 }
25485
25486 /// Do target-specific dag combines on floating point subs.
25487 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25488                                   const X86Subtarget *Subtarget) {
25489   EVT VT = N->getValueType(0);
25490   SDValue LHS = N->getOperand(0);
25491   SDValue RHS = N->getOperand(1);
25492
25493   // Try to synthesize horizontal subs from subs of shuffles.
25494   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25495        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25496       isHorizontalBinOp(LHS, RHS, false))
25497     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25498   return SDValue();
25499 }
25500
25501 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25502 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25503                                  const X86Subtarget *Subtarget) {
25504   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25505
25506   // F[X]OR(0.0, x) -> x
25507   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25508     if (C->getValueAPF().isPosZero())
25509       return N->getOperand(1);
25510
25511   // F[X]OR(x, 0.0) -> x
25512   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25513     if (C->getValueAPF().isPosZero())
25514       return N->getOperand(0);
25515
25516   EVT VT = N->getValueType(0);
25517   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25518     SDLoc dl(N);
25519     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25520     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25521
25522     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25523     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25524     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25525     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25526     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25527   }
25528   return SDValue();
25529 }
25530
25531 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25532 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25533   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25534
25535   // Only perform optimizations if UnsafeMath is used.
25536   if (!DAG.getTarget().Options.UnsafeFPMath)
25537     return SDValue();
25538
25539   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25540   // into FMINC and FMAXC, which are Commutative operations.
25541   unsigned NewOp = 0;
25542   switch (N->getOpcode()) {
25543     default: llvm_unreachable("unknown opcode");
25544     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25545     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25546   }
25547
25548   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25549                      N->getOperand(0), N->getOperand(1));
25550 }
25551
25552 /// Do target-specific dag combines on X86ISD::FAND nodes.
25553 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25554   // FAND(0.0, x) -> 0.0
25555   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25556     if (C->getValueAPF().isPosZero())
25557       return N->getOperand(0);
25558
25559   // FAND(x, 0.0) -> 0.0
25560   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25561     if (C->getValueAPF().isPosZero())
25562       return N->getOperand(1);
25563
25564   return SDValue();
25565 }
25566
25567 /// Do target-specific dag combines on X86ISD::FANDN nodes
25568 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25569   // FANDN(0.0, x) -> x
25570   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25571     if (C->getValueAPF().isPosZero())
25572       return N->getOperand(1);
25573
25574   // FANDN(x, 0.0) -> 0.0
25575   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25576     if (C->getValueAPF().isPosZero())
25577       return N->getOperand(1);
25578
25579   return SDValue();
25580 }
25581
25582 static SDValue PerformBTCombine(SDNode *N,
25583                                 SelectionDAG &DAG,
25584                                 TargetLowering::DAGCombinerInfo &DCI) {
25585   // BT ignores high bits in the bit index operand.
25586   SDValue Op1 = N->getOperand(1);
25587   if (Op1.hasOneUse()) {
25588     unsigned BitWidth = Op1.getValueSizeInBits();
25589     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25590     APInt KnownZero, KnownOne;
25591     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25592                                           !DCI.isBeforeLegalizeOps());
25593     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25594     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25595         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25596       DCI.CommitTargetLoweringOpt(TLO);
25597   }
25598   return SDValue();
25599 }
25600
25601 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25602   SDValue Op = N->getOperand(0);
25603   if (Op.getOpcode() == ISD::BITCAST)
25604     Op = Op.getOperand(0);
25605   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25606   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25607       VT.getVectorElementType().getSizeInBits() ==
25608       OpVT.getVectorElementType().getSizeInBits()) {
25609     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25610   }
25611   return SDValue();
25612 }
25613
25614 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25615                                                const X86Subtarget *Subtarget) {
25616   EVT VT = N->getValueType(0);
25617   if (!VT.isVector())
25618     return SDValue();
25619
25620   SDValue N0 = N->getOperand(0);
25621   SDValue N1 = N->getOperand(1);
25622   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25623   SDLoc dl(N);
25624
25625   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25626   // both SSE and AVX2 since there is no sign-extended shift right
25627   // operation on a vector with 64-bit elements.
25628   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25629   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25630   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25631       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25632     SDValue N00 = N0.getOperand(0);
25633
25634     // EXTLOAD has a better solution on AVX2,
25635     // it may be replaced with X86ISD::VSEXT node.
25636     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25637       if (!ISD::isNormalLoad(N00.getNode()))
25638         return SDValue();
25639
25640     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25641         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25642                                   N00, N1);
25643       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25644     }
25645   }
25646   return SDValue();
25647 }
25648
25649 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25650                                   TargetLowering::DAGCombinerInfo &DCI,
25651                                   const X86Subtarget *Subtarget) {
25652   SDValue N0 = N->getOperand(0);
25653   EVT VT = N->getValueType(0);
25654   EVT SVT = VT.getScalarType();
25655   EVT InVT = N0.getValueType();
25656   EVT InSVT = InVT.getScalarType();
25657   SDLoc DL(N);
25658
25659   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25660   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25661   // This exposes the sext to the sdivrem lowering, so that it directly extends
25662   // from AH (which we otherwise need to do contortions to access).
25663   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25664       InVT == MVT::i8 && VT == MVT::i32) {
25665     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25666     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25667                             N0.getOperand(0), N0.getOperand(1));
25668     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25669     return R.getValue(1);
25670   }
25671
25672   if (!DCI.isBeforeLegalizeOps()) {
25673     if (InVT == MVT::i1) {
25674       SDValue Zero = DAG.getConstant(0, DL, VT);
25675       SDValue AllOnes =
25676         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25677       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25678     }
25679     return SDValue();
25680   }
25681
25682   if (VT.isVector() && Subtarget->hasSSE2()) {
25683     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25684       EVT InVT = N.getValueType();
25685       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25686                                    Size / InVT.getScalarSizeInBits());
25687       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25688                                     DAG.getUNDEF(InVT));
25689       Opnds[0] = N;
25690       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25691     };
25692
25693     // If target-size is less than 128-bits, extend to a type that would extend
25694     // to 128 bits, extend that and extract the original target vector.
25695     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25696         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25697         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25698       unsigned Scale = 128 / VT.getSizeInBits();
25699       EVT ExVT =
25700           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25701       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25702       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25703       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25704                          DAG.getIntPtrConstant(0, DL));
25705     }
25706
25707     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25708     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25709     if (VT.getSizeInBits() == 128 &&
25710         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25711         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25712       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25713       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25714     }
25715
25716     // On pre-AVX2 targets, split into 128-bit nodes of
25717     // ISD::SIGN_EXTEND_VECTOR_INREG.
25718     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25719         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25720         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25721       unsigned NumVecs = VT.getSizeInBits() / 128;
25722       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25723       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25724       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25725
25726       SmallVector<SDValue, 8> Opnds;
25727       for (unsigned i = 0, Offset = 0; i != NumVecs;
25728            ++i, Offset += NumSubElts) {
25729         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25730                                      DAG.getIntPtrConstant(Offset, DL));
25731         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25732         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25733         Opnds.push_back(SrcVec);
25734       }
25735       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
25736     }
25737   }
25738
25739   if (!Subtarget->hasFp256())
25740     return SDValue();
25741
25742   if (VT.isVector() && VT.getSizeInBits() == 256)
25743     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25744       return R;
25745
25746   return SDValue();
25747 }
25748
25749 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
25750                                  const X86Subtarget* Subtarget) {
25751   SDLoc dl(N);
25752   EVT VT = N->getValueType(0);
25753
25754   // Let legalize expand this if it isn't a legal type yet.
25755   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
25756     return SDValue();
25757
25758   EVT ScalarVT = VT.getScalarType();
25759   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
25760       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
25761        !Subtarget->hasAVX512()))
25762     return SDValue();
25763
25764   SDValue A = N->getOperand(0);
25765   SDValue B = N->getOperand(1);
25766   SDValue C = N->getOperand(2);
25767
25768   bool NegA = (A.getOpcode() == ISD::FNEG);
25769   bool NegB = (B.getOpcode() == ISD::FNEG);
25770   bool NegC = (C.getOpcode() == ISD::FNEG);
25771
25772   // Negative multiplication when NegA xor NegB
25773   bool NegMul = (NegA != NegB);
25774   if (NegA)
25775     A = A.getOperand(0);
25776   if (NegB)
25777     B = B.getOperand(0);
25778   if (NegC)
25779     C = C.getOperand(0);
25780
25781   unsigned Opcode;
25782   if (!NegMul)
25783     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
25784   else
25785     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
25786
25787   return DAG.getNode(Opcode, dl, VT, A, B, C);
25788 }
25789
25790 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
25791                                   TargetLowering::DAGCombinerInfo &DCI,
25792                                   const X86Subtarget *Subtarget) {
25793   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
25794   //           (and (i32 x86isd::setcc_carry), 1)
25795   // This eliminates the zext. This transformation is necessary because
25796   // ISD::SETCC is always legalized to i8.
25797   SDLoc dl(N);
25798   SDValue N0 = N->getOperand(0);
25799   EVT VT = N->getValueType(0);
25800
25801   if (N0.getOpcode() == ISD::AND &&
25802       N0.hasOneUse() &&
25803       N0.getOperand(0).hasOneUse()) {
25804     SDValue N00 = N0.getOperand(0);
25805     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25806       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25807       if (!C || C->getZExtValue() != 1)
25808         return SDValue();
25809       return DAG.getNode(ISD::AND, dl, VT,
25810                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25811                                      N00.getOperand(0), N00.getOperand(1)),
25812                          DAG.getConstant(1, dl, VT));
25813     }
25814   }
25815
25816   if (N0.getOpcode() == ISD::TRUNCATE &&
25817       N0.hasOneUse() &&
25818       N0.getOperand(0).hasOneUse()) {
25819     SDValue N00 = N0.getOperand(0);
25820     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25821       return DAG.getNode(ISD::AND, dl, VT,
25822                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25823                                      N00.getOperand(0), N00.getOperand(1)),
25824                          DAG.getConstant(1, dl, VT));
25825     }
25826   }
25827
25828   if (VT.is256BitVector())
25829     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25830       return R;
25831
25832   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
25833   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
25834   // This exposes the zext to the udivrem lowering, so that it directly extends
25835   // from AH (which we otherwise need to do contortions to access).
25836   if (N0.getOpcode() == ISD::UDIVREM &&
25837       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
25838       (VT == MVT::i32 || VT == MVT::i64)) {
25839     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25840     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
25841                             N0.getOperand(0), N0.getOperand(1));
25842     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25843     return R.getValue(1);
25844   }
25845
25846   return SDValue();
25847 }
25848
25849 // Optimize x == -y --> x+y == 0
25850 //          x != -y --> x+y != 0
25851 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
25852                                       const X86Subtarget* Subtarget) {
25853   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
25854   SDValue LHS = N->getOperand(0);
25855   SDValue RHS = N->getOperand(1);
25856   EVT VT = N->getValueType(0);
25857   SDLoc DL(N);
25858
25859   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
25860     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
25861       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
25862         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
25863                                    LHS.getOperand(1));
25864         return DAG.getSetCC(DL, N->getValueType(0), addV,
25865                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25866       }
25867   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
25868     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
25869       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
25870         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
25871                                    RHS.getOperand(1));
25872         return DAG.getSetCC(DL, N->getValueType(0), addV,
25873                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25874       }
25875
25876   if (VT.getScalarType() == MVT::i1 &&
25877       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
25878     bool IsSEXT0 =
25879         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25880         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25881     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25882
25883     if (!IsSEXT0 || !IsVZero1) {
25884       // Swap the operands and update the condition code.
25885       std::swap(LHS, RHS);
25886       CC = ISD::getSetCCSwappedOperands(CC);
25887
25888       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25889                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25890       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25891     }
25892
25893     if (IsSEXT0 && IsVZero1) {
25894       assert(VT == LHS.getOperand(0).getValueType() &&
25895              "Uexpected operand type");
25896       if (CC == ISD::SETGT)
25897         return DAG.getConstant(0, DL, VT);
25898       if (CC == ISD::SETLE)
25899         return DAG.getConstant(1, DL, VT);
25900       if (CC == ISD::SETEQ || CC == ISD::SETGE)
25901         return DAG.getNOT(DL, LHS.getOperand(0), VT);
25902
25903       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
25904              "Unexpected condition code!");
25905       return LHS.getOperand(0);
25906     }
25907   }
25908
25909   return SDValue();
25910 }
25911
25912 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
25913                                          SelectionDAG &DAG) {
25914   SDLoc dl(Load);
25915   MVT VT = Load->getSimpleValueType(0);
25916   MVT EVT = VT.getVectorElementType();
25917   SDValue Addr = Load->getOperand(1);
25918   SDValue NewAddr = DAG.getNode(
25919       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
25920       DAG.getConstant(Index * EVT.getStoreSize(), dl,
25921                       Addr.getSimpleValueType()));
25922
25923   SDValue NewLoad =
25924       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
25925                   DAG.getMachineFunction().getMachineMemOperand(
25926                       Load->getMemOperand(), 0, EVT.getStoreSize()));
25927   return NewLoad;
25928 }
25929
25930 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
25931                                       const X86Subtarget *Subtarget) {
25932   SDLoc dl(N);
25933   MVT VT = N->getOperand(1)->getSimpleValueType(0);
25934   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
25935          "X86insertps is only defined for v4x32");
25936
25937   SDValue Ld = N->getOperand(1);
25938   if (MayFoldLoad(Ld)) {
25939     // Extract the countS bits from the immediate so we can get the proper
25940     // address when narrowing the vector load to a specific element.
25941     // When the second source op is a memory address, insertps doesn't use
25942     // countS and just gets an f32 from that address.
25943     unsigned DestIndex =
25944         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
25945
25946     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
25947
25948     // Create this as a scalar to vector to match the instruction pattern.
25949     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
25950     // countS bits are ignored when loading from memory on insertps, which
25951     // means we don't need to explicitly set them to 0.
25952     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
25953                        LoadScalarToVector, N->getOperand(2));
25954   }
25955   return SDValue();
25956 }
25957
25958 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
25959   SDValue V0 = N->getOperand(0);
25960   SDValue V1 = N->getOperand(1);
25961   SDLoc DL(N);
25962   EVT VT = N->getValueType(0);
25963
25964   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
25965   // operands and changing the mask to 1. This saves us a bunch of
25966   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
25967   // x86InstrInfo knows how to commute this back after instruction selection
25968   // if it would help register allocation.
25969
25970   // TODO: If optimizing for size or a processor that doesn't suffer from
25971   // partial register update stalls, this should be transformed into a MOVSD
25972   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
25973
25974   if (VT == MVT::v2f64)
25975     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
25976       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
25977         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
25978         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
25979       }
25980
25981   return SDValue();
25982 }
25983
25984 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
25985 // as "sbb reg,reg", since it can be extended without zext and produces
25986 // an all-ones bit which is more useful than 0/1 in some cases.
25987 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
25988                                MVT VT) {
25989   if (VT == MVT::i8)
25990     return DAG.getNode(ISD::AND, DL, VT,
25991                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25992                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
25993                                    EFLAGS),
25994                        DAG.getConstant(1, DL, VT));
25995   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
25996   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
25997                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25998                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
25999                                  EFLAGS));
26000 }
26001
26002 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26003 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26004                                    TargetLowering::DAGCombinerInfo &DCI,
26005                                    const X86Subtarget *Subtarget) {
26006   SDLoc DL(N);
26007   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26008   SDValue EFLAGS = N->getOperand(1);
26009
26010   if (CC == X86::COND_A) {
26011     // Try to convert COND_A into COND_B in an attempt to facilitate
26012     // materializing "setb reg".
26013     //
26014     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26015     // cannot take an immediate as its first operand.
26016     //
26017     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26018         EFLAGS.getValueType().isInteger() &&
26019         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26020       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26021                                    EFLAGS.getNode()->getVTList(),
26022                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26023       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26024       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26025     }
26026   }
26027
26028   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26029   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26030   // cases.
26031   if (CC == X86::COND_B)
26032     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26033
26034   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26035     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26036     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26037   }
26038
26039   return SDValue();
26040 }
26041
26042 // Optimize branch condition evaluation.
26043 //
26044 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26045                                     TargetLowering::DAGCombinerInfo &DCI,
26046                                     const X86Subtarget *Subtarget) {
26047   SDLoc DL(N);
26048   SDValue Chain = N->getOperand(0);
26049   SDValue Dest = N->getOperand(1);
26050   SDValue EFLAGS = N->getOperand(3);
26051   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26052
26053   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26054     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26055     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26056                        Flags);
26057   }
26058
26059   return SDValue();
26060 }
26061
26062 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26063                                                          SelectionDAG &DAG) {
26064   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26065   // optimize away operation when it's from a constant.
26066   //
26067   // The general transformation is:
26068   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26069   //       AND(VECTOR_CMP(x,y), constant2)
26070   //    constant2 = UNARYOP(constant)
26071
26072   // Early exit if this isn't a vector operation, the operand of the
26073   // unary operation isn't a bitwise AND, or if the sizes of the operations
26074   // aren't the same.
26075   EVT VT = N->getValueType(0);
26076   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26077       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26078       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26079     return SDValue();
26080
26081   // Now check that the other operand of the AND is a constant. We could
26082   // make the transformation for non-constant splats as well, but it's unclear
26083   // that would be a benefit as it would not eliminate any operations, just
26084   // perform one more step in scalar code before moving to the vector unit.
26085   if (BuildVectorSDNode *BV =
26086           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26087     // Bail out if the vector isn't a constant.
26088     if (!BV->isConstant())
26089       return SDValue();
26090
26091     // Everything checks out. Build up the new and improved node.
26092     SDLoc DL(N);
26093     EVT IntVT = BV->getValueType(0);
26094     // Create a new constant of the appropriate type for the transformed
26095     // DAG.
26096     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26097     // The AND node needs bitcasts to/from an integer vector type around it.
26098     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26099     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26100                                  N->getOperand(0)->getOperand(0), MaskConst);
26101     SDValue Res = DAG.getBitcast(VT, NewAnd);
26102     return Res;
26103   }
26104
26105   return SDValue();
26106 }
26107
26108 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26109                                         const X86Subtarget *Subtarget) {
26110   SDValue Op0 = N->getOperand(0);
26111   EVT VT = N->getValueType(0);
26112   EVT InVT = Op0.getValueType();
26113   EVT InSVT = InVT.getScalarType();
26114   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26115
26116   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26117   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26118   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26119     SDLoc dl(N);
26120     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26121                                  InVT.getVectorNumElements());
26122     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26123
26124     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26125       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26126
26127     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26128   }
26129
26130   return SDValue();
26131 }
26132
26133 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26134                                         const X86Subtarget *Subtarget) {
26135   // First try to optimize away the conversion entirely when it's
26136   // conditionally from a constant. Vectors only.
26137   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26138     return Res;
26139
26140   // Now move on to more general possibilities.
26141   SDValue Op0 = N->getOperand(0);
26142   EVT VT = N->getValueType(0);
26143   EVT InVT = Op0.getValueType();
26144   EVT InSVT = InVT.getScalarType();
26145
26146   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26147   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26148   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26149     SDLoc dl(N);
26150     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26151                                  InVT.getVectorNumElements());
26152     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26153     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26154   }
26155
26156   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26157   // a 32-bit target where SSE doesn't support i64->FP operations.
26158   if (Op0.getOpcode() == ISD::LOAD) {
26159     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26160     EVT LdVT = Ld->getValueType(0);
26161
26162     // This transformation is not supported if the result type is f16
26163     if (VT == MVT::f16)
26164       return SDValue();
26165
26166     if (!Ld->isVolatile() && !VT.isVector() &&
26167         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26168         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26169       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26170           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26171       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26172       return FILDChain;
26173     }
26174   }
26175   return SDValue();
26176 }
26177
26178 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26179 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26180                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26181   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26182   // the result is either zero or one (depending on the input carry bit).
26183   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26184   if (X86::isZeroNode(N->getOperand(0)) &&
26185       X86::isZeroNode(N->getOperand(1)) &&
26186       // We don't have a good way to replace an EFLAGS use, so only do this when
26187       // dead right now.
26188       SDValue(N, 1).use_empty()) {
26189     SDLoc DL(N);
26190     EVT VT = N->getValueType(0);
26191     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26192     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26193                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26194                                            DAG.getConstant(X86::COND_B, DL,
26195                                                            MVT::i8),
26196                                            N->getOperand(2)),
26197                                DAG.getConstant(1, DL, VT));
26198     return DCI.CombineTo(N, Res1, CarryOut);
26199   }
26200
26201   return SDValue();
26202 }
26203
26204 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26205 //      (add Y, (setne X, 0)) -> sbb -1, Y
26206 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26207 //      (sub (setne X, 0), Y) -> adc -1, Y
26208 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26209   SDLoc DL(N);
26210
26211   // Look through ZExts.
26212   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26213   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26214     return SDValue();
26215
26216   SDValue SetCC = Ext.getOperand(0);
26217   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26218     return SDValue();
26219
26220   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26221   if (CC != X86::COND_E && CC != X86::COND_NE)
26222     return SDValue();
26223
26224   SDValue Cmp = SetCC.getOperand(1);
26225   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26226       !X86::isZeroNode(Cmp.getOperand(1)) ||
26227       !Cmp.getOperand(0).getValueType().isInteger())
26228     return SDValue();
26229
26230   SDValue CmpOp0 = Cmp.getOperand(0);
26231   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26232                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26233
26234   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26235   if (CC == X86::COND_NE)
26236     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26237                        DL, OtherVal.getValueType(), OtherVal,
26238                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26239                        NewCmp);
26240   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26241                      DL, OtherVal.getValueType(), OtherVal,
26242                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26243 }
26244
26245 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26246 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26247                                  const X86Subtarget *Subtarget) {
26248   EVT VT = N->getValueType(0);
26249   SDValue Op0 = N->getOperand(0);
26250   SDValue Op1 = N->getOperand(1);
26251
26252   // Try to synthesize horizontal adds from adds of shuffles.
26253   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26254        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26255       isHorizontalBinOp(Op0, Op1, true))
26256     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26257
26258   return OptimizeConditionalInDecrement(N, DAG);
26259 }
26260
26261 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26262                                  const X86Subtarget *Subtarget) {
26263   SDValue Op0 = N->getOperand(0);
26264   SDValue Op1 = N->getOperand(1);
26265
26266   // X86 can't encode an immediate LHS of a sub. See if we can push the
26267   // negation into a preceding instruction.
26268   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26269     // If the RHS of the sub is a XOR with one use and a constant, invert the
26270     // immediate. Then add one to the LHS of the sub so we can turn
26271     // X-Y -> X+~Y+1, saving one register.
26272     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26273         isa<ConstantSDNode>(Op1.getOperand(1))) {
26274       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26275       EVT VT = Op0.getValueType();
26276       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26277                                    Op1.getOperand(0),
26278                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26279       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26280                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26281     }
26282   }
26283
26284   // Try to synthesize horizontal adds from adds of shuffles.
26285   EVT VT = N->getValueType(0);
26286   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26287        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26288       isHorizontalBinOp(Op0, Op1, true))
26289     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26290
26291   return OptimizeConditionalInDecrement(N, DAG);
26292 }
26293
26294 /// performVZEXTCombine - Performs build vector combines
26295 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26296                                    TargetLowering::DAGCombinerInfo &DCI,
26297                                    const X86Subtarget *Subtarget) {
26298   SDLoc DL(N);
26299   MVT VT = N->getSimpleValueType(0);
26300   SDValue Op = N->getOperand(0);
26301   MVT OpVT = Op.getSimpleValueType();
26302   MVT OpEltVT = OpVT.getVectorElementType();
26303   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26304
26305   // (vzext (bitcast (vzext (x)) -> (vzext x)
26306   SDValue V = Op;
26307   while (V.getOpcode() == ISD::BITCAST)
26308     V = V.getOperand(0);
26309
26310   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26311     MVT InnerVT = V.getSimpleValueType();
26312     MVT InnerEltVT = InnerVT.getVectorElementType();
26313
26314     // If the element sizes match exactly, we can just do one larger vzext. This
26315     // is always an exact type match as vzext operates on integer types.
26316     if (OpEltVT == InnerEltVT) {
26317       assert(OpVT == InnerVT && "Types must match for vzext!");
26318       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26319     }
26320
26321     // The only other way we can combine them is if only a single element of the
26322     // inner vzext is used in the input to the outer vzext.
26323     if (InnerEltVT.getSizeInBits() < InputBits)
26324       return SDValue();
26325
26326     // In this case, the inner vzext is completely dead because we're going to
26327     // only look at bits inside of the low element. Just do the outer vzext on
26328     // a bitcast of the input to the inner.
26329     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26330   }
26331
26332   // Check if we can bypass extracting and re-inserting an element of an input
26333   // vector. Essentially:
26334   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26335   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26336       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26337       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26338     SDValue ExtractedV = V.getOperand(0);
26339     SDValue OrigV = ExtractedV.getOperand(0);
26340     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26341       if (ExtractIdx->getZExtValue() == 0) {
26342         MVT OrigVT = OrigV.getSimpleValueType();
26343         // Extract a subvector if necessary...
26344         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26345           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26346           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26347                                     OrigVT.getVectorNumElements() / Ratio);
26348           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26349                               DAG.getIntPtrConstant(0, DL));
26350         }
26351         Op = DAG.getBitcast(OpVT, OrigV);
26352         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26353       }
26354   }
26355
26356   return SDValue();
26357 }
26358
26359 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26360                                              DAGCombinerInfo &DCI) const {
26361   SelectionDAG &DAG = DCI.DAG;
26362   switch (N->getOpcode()) {
26363   default: break;
26364   case ISD::EXTRACT_VECTOR_ELT:
26365     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26366   case ISD::VSELECT:
26367   case ISD::SELECT:
26368   case X86ISD::SHRUNKBLEND:
26369     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26370   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26371   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26372   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26373   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26374   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26375   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26376   case ISD::SHL:
26377   case ISD::SRA:
26378   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26379   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26380   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26381   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26382   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26383   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26384   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26385   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26386   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26387   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26388   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26389   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26390   case X86ISD::FXOR:
26391   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26392   case X86ISD::FMIN:
26393   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26394   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26395   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26396   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26397   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26398   case ISD::ANY_EXTEND:
26399   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26400   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26401   case ISD::SIGN_EXTEND_INREG:
26402     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26403   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26404   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26405   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26406   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26407   case X86ISD::SHUFP:       // Handle all target specific shuffles
26408   case X86ISD::PALIGNR:
26409   case X86ISD::UNPCKH:
26410   case X86ISD::UNPCKL:
26411   case X86ISD::MOVHLPS:
26412   case X86ISD::MOVLHPS:
26413   case X86ISD::PSHUFB:
26414   case X86ISD::PSHUFD:
26415   case X86ISD::PSHUFHW:
26416   case X86ISD::PSHUFLW:
26417   case X86ISD::MOVSS:
26418   case X86ISD::MOVSD:
26419   case X86ISD::VPERMILPI:
26420   case X86ISD::VPERM2X128:
26421   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26422   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26423   case X86ISD::INSERTPS: {
26424     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26425       return PerformINSERTPSCombine(N, DAG, Subtarget);
26426     break;
26427   }
26428   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26429   }
26430
26431   return SDValue();
26432 }
26433
26434 /// isTypeDesirableForOp - Return true if the target has native support for
26435 /// the specified value type and it is 'desirable' to use the type for the
26436 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26437 /// instruction encodings are longer and some i16 instructions are slow.
26438 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26439   if (!isTypeLegal(VT))
26440     return false;
26441   if (VT != MVT::i16)
26442     return true;
26443
26444   switch (Opc) {
26445   default:
26446     return true;
26447   case ISD::LOAD:
26448   case ISD::SIGN_EXTEND:
26449   case ISD::ZERO_EXTEND:
26450   case ISD::ANY_EXTEND:
26451   case ISD::SHL:
26452   case ISD::SRL:
26453   case ISD::SUB:
26454   case ISD::ADD:
26455   case ISD::MUL:
26456   case ISD::AND:
26457   case ISD::OR:
26458   case ISD::XOR:
26459     return false;
26460   }
26461 }
26462
26463 /// IsDesirableToPromoteOp - This method query the target whether it is
26464 /// beneficial for dag combiner to promote the specified node. If true, it
26465 /// should return the desired promotion type by reference.
26466 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26467   EVT VT = Op.getValueType();
26468   if (VT != MVT::i16)
26469     return false;
26470
26471   bool Promote = false;
26472   bool Commute = false;
26473   switch (Op.getOpcode()) {
26474   default: break;
26475   case ISD::LOAD: {
26476     LoadSDNode *LD = cast<LoadSDNode>(Op);
26477     // If the non-extending load has a single use and it's not live out, then it
26478     // might be folded.
26479     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26480                                                      Op.hasOneUse()*/) {
26481       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26482              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26483         // The only case where we'd want to promote LOAD (rather then it being
26484         // promoted as an operand is when it's only use is liveout.
26485         if (UI->getOpcode() != ISD::CopyToReg)
26486           return false;
26487       }
26488     }
26489     Promote = true;
26490     break;
26491   }
26492   case ISD::SIGN_EXTEND:
26493   case ISD::ZERO_EXTEND:
26494   case ISD::ANY_EXTEND:
26495     Promote = true;
26496     break;
26497   case ISD::SHL:
26498   case ISD::SRL: {
26499     SDValue N0 = Op.getOperand(0);
26500     // Look out for (store (shl (load), x)).
26501     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26502       return false;
26503     Promote = true;
26504     break;
26505   }
26506   case ISD::ADD:
26507   case ISD::MUL:
26508   case ISD::AND:
26509   case ISD::OR:
26510   case ISD::XOR:
26511     Commute = true;
26512     // fallthrough
26513   case ISD::SUB: {
26514     SDValue N0 = Op.getOperand(0);
26515     SDValue N1 = Op.getOperand(1);
26516     if (!Commute && MayFoldLoad(N1))
26517       return false;
26518     // Avoid disabling potential load folding opportunities.
26519     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26520       return false;
26521     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26522       return false;
26523     Promote = true;
26524   }
26525   }
26526
26527   PVT = MVT::i32;
26528   return Promote;
26529 }
26530
26531 //===----------------------------------------------------------------------===//
26532 //                           X86 Inline Assembly Support
26533 //===----------------------------------------------------------------------===//
26534
26535 // Helper to match a string separated by whitespace.
26536 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26537   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26538
26539   for (StringRef Piece : Pieces) {
26540     if (!S.startswith(Piece)) // Check if the piece matches.
26541       return false;
26542
26543     S = S.substr(Piece.size());
26544     StringRef::size_type Pos = S.find_first_not_of(" \t");
26545     if (Pos == 0) // We matched a prefix.
26546       return false;
26547
26548     S = S.substr(Pos);
26549   }
26550
26551   return S.empty();
26552 }
26553
26554 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26555
26556   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26557     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26558         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26559         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26560
26561       if (AsmPieces.size() == 3)
26562         return true;
26563       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26564         return true;
26565     }
26566   }
26567   return false;
26568 }
26569
26570 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26571   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26572
26573   std::string AsmStr = IA->getAsmString();
26574
26575   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26576   if (!Ty || Ty->getBitWidth() % 16 != 0)
26577     return false;
26578
26579   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26580   SmallVector<StringRef, 4> AsmPieces;
26581   SplitString(AsmStr, AsmPieces, ";\n");
26582
26583   switch (AsmPieces.size()) {
26584   default: return false;
26585   case 1:
26586     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26587     // we will turn this bswap into something that will be lowered to logical
26588     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26589     // lower so don't worry about this.
26590     // bswap $0
26591     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26592         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26593         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26594         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26595         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26596         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26597       // No need to check constraints, nothing other than the equivalent of
26598       // "=r,0" would be valid here.
26599       return IntrinsicLowering::LowerToByteSwap(CI);
26600     }
26601
26602     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26603     if (CI->getType()->isIntegerTy(16) &&
26604         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26605         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26606          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26607       AsmPieces.clear();
26608       StringRef ConstraintsStr = IA->getConstraintString();
26609       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26610       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26611       if (clobbersFlagRegisters(AsmPieces))
26612         return IntrinsicLowering::LowerToByteSwap(CI);
26613     }
26614     break;
26615   case 3:
26616     if (CI->getType()->isIntegerTy(32) &&
26617         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26618         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26619         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26620         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26621       AsmPieces.clear();
26622       StringRef ConstraintsStr = IA->getConstraintString();
26623       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26624       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26625       if (clobbersFlagRegisters(AsmPieces))
26626         return IntrinsicLowering::LowerToByteSwap(CI);
26627     }
26628
26629     if (CI->getType()->isIntegerTy(64)) {
26630       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26631       if (Constraints.size() >= 2 &&
26632           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26633           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26634         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26635         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26636             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26637             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26638           return IntrinsicLowering::LowerToByteSwap(CI);
26639       }
26640     }
26641     break;
26642   }
26643   return false;
26644 }
26645
26646 /// getConstraintType - Given a constraint letter, return the type of
26647 /// constraint it is for this target.
26648 X86TargetLowering::ConstraintType
26649 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26650   if (Constraint.size() == 1) {
26651     switch (Constraint[0]) {
26652     case 'R':
26653     case 'q':
26654     case 'Q':
26655     case 'f':
26656     case 't':
26657     case 'u':
26658     case 'y':
26659     case 'x':
26660     case 'Y':
26661     case 'l':
26662       return C_RegisterClass;
26663     case 'a':
26664     case 'b':
26665     case 'c':
26666     case 'd':
26667     case 'S':
26668     case 'D':
26669     case 'A':
26670       return C_Register;
26671     case 'I':
26672     case 'J':
26673     case 'K':
26674     case 'L':
26675     case 'M':
26676     case 'N':
26677     case 'G':
26678     case 'C':
26679     case 'e':
26680     case 'Z':
26681       return C_Other;
26682     default:
26683       break;
26684     }
26685   }
26686   return TargetLowering::getConstraintType(Constraint);
26687 }
26688
26689 /// Examine constraint type and operand type and determine a weight value.
26690 /// This object must already have been set up with the operand type
26691 /// and the current alternative constraint selected.
26692 TargetLowering::ConstraintWeight
26693   X86TargetLowering::getSingleConstraintMatchWeight(
26694     AsmOperandInfo &info, const char *constraint) const {
26695   ConstraintWeight weight = CW_Invalid;
26696   Value *CallOperandVal = info.CallOperandVal;
26697     // If we don't have a value, we can't do a match,
26698     // but allow it at the lowest weight.
26699   if (!CallOperandVal)
26700     return CW_Default;
26701   Type *type = CallOperandVal->getType();
26702   // Look at the constraint type.
26703   switch (*constraint) {
26704   default:
26705     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26706   case 'R':
26707   case 'q':
26708   case 'Q':
26709   case 'a':
26710   case 'b':
26711   case 'c':
26712   case 'd':
26713   case 'S':
26714   case 'D':
26715   case 'A':
26716     if (CallOperandVal->getType()->isIntegerTy())
26717       weight = CW_SpecificReg;
26718     break;
26719   case 'f':
26720   case 't':
26721   case 'u':
26722     if (type->isFloatingPointTy())
26723       weight = CW_SpecificReg;
26724     break;
26725   case 'y':
26726     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26727       weight = CW_SpecificReg;
26728     break;
26729   case 'x':
26730   case 'Y':
26731     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26732         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26733       weight = CW_Register;
26734     break;
26735   case 'I':
26736     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26737       if (C->getZExtValue() <= 31)
26738         weight = CW_Constant;
26739     }
26740     break;
26741   case 'J':
26742     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26743       if (C->getZExtValue() <= 63)
26744         weight = CW_Constant;
26745     }
26746     break;
26747   case 'K':
26748     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26749       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26750         weight = CW_Constant;
26751     }
26752     break;
26753   case 'L':
26754     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26755       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26756         weight = CW_Constant;
26757     }
26758     break;
26759   case 'M':
26760     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26761       if (C->getZExtValue() <= 3)
26762         weight = CW_Constant;
26763     }
26764     break;
26765   case 'N':
26766     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26767       if (C->getZExtValue() <= 0xff)
26768         weight = CW_Constant;
26769     }
26770     break;
26771   case 'G':
26772   case 'C':
26773     if (isa<ConstantFP>(CallOperandVal)) {
26774       weight = CW_Constant;
26775     }
26776     break;
26777   case 'e':
26778     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26779       if ((C->getSExtValue() >= -0x80000000LL) &&
26780           (C->getSExtValue() <= 0x7fffffffLL))
26781         weight = CW_Constant;
26782     }
26783     break;
26784   case 'Z':
26785     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26786       if (C->getZExtValue() <= 0xffffffff)
26787         weight = CW_Constant;
26788     }
26789     break;
26790   }
26791   return weight;
26792 }
26793
26794 /// LowerXConstraint - try to replace an X constraint, which matches anything,
26795 /// with another that has more specific requirements based on the type of the
26796 /// corresponding operand.
26797 const char *X86TargetLowering::
26798 LowerXConstraint(EVT ConstraintVT) const {
26799   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
26800   // 'f' like normal targets.
26801   if (ConstraintVT.isFloatingPoint()) {
26802     if (Subtarget->hasSSE2())
26803       return "Y";
26804     if (Subtarget->hasSSE1())
26805       return "x";
26806   }
26807
26808   return TargetLowering::LowerXConstraint(ConstraintVT);
26809 }
26810
26811 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
26812 /// vector.  If it is invalid, don't add anything to Ops.
26813 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
26814                                                      std::string &Constraint,
26815                                                      std::vector<SDValue>&Ops,
26816                                                      SelectionDAG &DAG) const {
26817   SDValue Result;
26818
26819   // Only support length 1 constraints for now.
26820   if (Constraint.length() > 1) return;
26821
26822   char ConstraintLetter = Constraint[0];
26823   switch (ConstraintLetter) {
26824   default: break;
26825   case 'I':
26826     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26827       if (C->getZExtValue() <= 31) {
26828         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26829                                        Op.getValueType());
26830         break;
26831       }
26832     }
26833     return;
26834   case 'J':
26835     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26836       if (C->getZExtValue() <= 63) {
26837         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26838                                        Op.getValueType());
26839         break;
26840       }
26841     }
26842     return;
26843   case 'K':
26844     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26845       if (isInt<8>(C->getSExtValue())) {
26846         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26847                                        Op.getValueType());
26848         break;
26849       }
26850     }
26851     return;
26852   case 'L':
26853     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26854       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
26855           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
26856         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
26857                                        Op.getValueType());
26858         break;
26859       }
26860     }
26861     return;
26862   case 'M':
26863     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26864       if (C->getZExtValue() <= 3) {
26865         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26866                                        Op.getValueType());
26867         break;
26868       }
26869     }
26870     return;
26871   case 'N':
26872     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26873       if (C->getZExtValue() <= 255) {
26874         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26875                                        Op.getValueType());
26876         break;
26877       }
26878     }
26879     return;
26880   case 'O':
26881     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26882       if (C->getZExtValue() <= 127) {
26883         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26884                                        Op.getValueType());
26885         break;
26886       }
26887     }
26888     return;
26889   case 'e': {
26890     // 32-bit signed value
26891     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26892       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26893                                            C->getSExtValue())) {
26894         // Widen to 64 bits here to get it sign extended.
26895         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
26896         break;
26897       }
26898     // FIXME gcc accepts some relocatable values here too, but only in certain
26899     // memory models; it's complicated.
26900     }
26901     return;
26902   }
26903   case 'Z': {
26904     // 32-bit unsigned value
26905     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26906       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26907                                            C->getZExtValue())) {
26908         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26909                                        Op.getValueType());
26910         break;
26911       }
26912     }
26913     // FIXME gcc accepts some relocatable values here too, but only in certain
26914     // memory models; it's complicated.
26915     return;
26916   }
26917   case 'i': {
26918     // Literal immediates are always ok.
26919     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
26920       // Widen to 64 bits here to get it sign extended.
26921       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
26922       break;
26923     }
26924
26925     // In any sort of PIC mode addresses need to be computed at runtime by
26926     // adding in a register or some sort of table lookup.  These can't
26927     // be used as immediates.
26928     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
26929       return;
26930
26931     // If we are in non-pic codegen mode, we allow the address of a global (with
26932     // an optional displacement) to be used with 'i'.
26933     GlobalAddressSDNode *GA = nullptr;
26934     int64_t Offset = 0;
26935
26936     // Match either (GA), (GA+C), (GA+C1+C2), etc.
26937     while (1) {
26938       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
26939         Offset += GA->getOffset();
26940         break;
26941       } else if (Op.getOpcode() == ISD::ADD) {
26942         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26943           Offset += C->getZExtValue();
26944           Op = Op.getOperand(0);
26945           continue;
26946         }
26947       } else if (Op.getOpcode() == ISD::SUB) {
26948         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26949           Offset += -C->getZExtValue();
26950           Op = Op.getOperand(0);
26951           continue;
26952         }
26953       }
26954
26955       // Otherwise, this isn't something we can handle, reject it.
26956       return;
26957     }
26958
26959     const GlobalValue *GV = GA->getGlobal();
26960     // If we require an extra load to get this address, as in PIC mode, we
26961     // can't accept it.
26962     if (isGlobalStubReference(
26963             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
26964       return;
26965
26966     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
26967                                         GA->getValueType(0), Offset);
26968     break;
26969   }
26970   }
26971
26972   if (Result.getNode()) {
26973     Ops.push_back(Result);
26974     return;
26975   }
26976   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
26977 }
26978
26979 std::pair<unsigned, const TargetRegisterClass *>
26980 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
26981                                                 StringRef Constraint,
26982                                                 MVT VT) const {
26983   // First, see if this is a constraint that directly corresponds to an LLVM
26984   // register class.
26985   if (Constraint.size() == 1) {
26986     // GCC Constraint Letters
26987     switch (Constraint[0]) {
26988     default: break;
26989       // TODO: Slight differences here in allocation order and leaving
26990       // RIP in the class. Do they matter any more here than they do
26991       // in the normal allocation?
26992     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
26993       if (Subtarget->is64Bit()) {
26994         if (VT == MVT::i32 || VT == MVT::f32)
26995           return std::make_pair(0U, &X86::GR32RegClass);
26996         if (VT == MVT::i16)
26997           return std::make_pair(0U, &X86::GR16RegClass);
26998         if (VT == MVT::i8 || VT == MVT::i1)
26999           return std::make_pair(0U, &X86::GR8RegClass);
27000         if (VT == MVT::i64 || VT == MVT::f64)
27001           return std::make_pair(0U, &X86::GR64RegClass);
27002         break;
27003       }
27004       // 32-bit fallthrough
27005     case 'Q':   // Q_REGS
27006       if (VT == MVT::i32 || VT == MVT::f32)
27007         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27008       if (VT == MVT::i16)
27009         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27010       if (VT == MVT::i8 || VT == MVT::i1)
27011         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27012       if (VT == MVT::i64)
27013         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27014       break;
27015     case 'r':   // GENERAL_REGS
27016     case 'l':   // INDEX_REGS
27017       if (VT == MVT::i8 || VT == MVT::i1)
27018         return std::make_pair(0U, &X86::GR8RegClass);
27019       if (VT == MVT::i16)
27020         return std::make_pair(0U, &X86::GR16RegClass);
27021       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27022         return std::make_pair(0U, &X86::GR32RegClass);
27023       return std::make_pair(0U, &X86::GR64RegClass);
27024     case 'R':   // LEGACY_REGS
27025       if (VT == MVT::i8 || VT == MVT::i1)
27026         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27027       if (VT == MVT::i16)
27028         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27029       if (VT == MVT::i32 || !Subtarget->is64Bit())
27030         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27031       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27032     case 'f':  // FP Stack registers.
27033       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27034       // value to the correct fpstack register class.
27035       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27036         return std::make_pair(0U, &X86::RFP32RegClass);
27037       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27038         return std::make_pair(0U, &X86::RFP64RegClass);
27039       return std::make_pair(0U, &X86::RFP80RegClass);
27040     case 'y':   // MMX_REGS if MMX allowed.
27041       if (!Subtarget->hasMMX()) break;
27042       return std::make_pair(0U, &X86::VR64RegClass);
27043     case 'Y':   // SSE_REGS if SSE2 allowed
27044       if (!Subtarget->hasSSE2()) break;
27045       // FALL THROUGH.
27046     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27047       if (!Subtarget->hasSSE1()) break;
27048
27049       switch (VT.SimpleTy) {
27050       default: break;
27051       // Scalar SSE types.
27052       case MVT::f32:
27053       case MVT::i32:
27054         return std::make_pair(0U, &X86::FR32RegClass);
27055       case MVT::f64:
27056       case MVT::i64:
27057         return std::make_pair(0U, &X86::FR64RegClass);
27058       // Vector types.
27059       case MVT::v16i8:
27060       case MVT::v8i16:
27061       case MVT::v4i32:
27062       case MVT::v2i64:
27063       case MVT::v4f32:
27064       case MVT::v2f64:
27065         return std::make_pair(0U, &X86::VR128RegClass);
27066       // AVX types.
27067       case MVT::v32i8:
27068       case MVT::v16i16:
27069       case MVT::v8i32:
27070       case MVT::v4i64:
27071       case MVT::v8f32:
27072       case MVT::v4f64:
27073         return std::make_pair(0U, &X86::VR256RegClass);
27074       case MVT::v8f64:
27075       case MVT::v16f32:
27076       case MVT::v16i32:
27077       case MVT::v8i64:
27078         return std::make_pair(0U, &X86::VR512RegClass);
27079       }
27080       break;
27081     }
27082   }
27083
27084   // Use the default implementation in TargetLowering to convert the register
27085   // constraint into a member of a register class.
27086   std::pair<unsigned, const TargetRegisterClass*> Res;
27087   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27088
27089   // Not found as a standard register?
27090   if (!Res.second) {
27091     // Map st(0) -> st(7) -> ST0
27092     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27093         tolower(Constraint[1]) == 's' &&
27094         tolower(Constraint[2]) == 't' &&
27095         Constraint[3] == '(' &&
27096         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27097         Constraint[5] == ')' &&
27098         Constraint[6] == '}') {
27099
27100       Res.first = X86::FP0+Constraint[4]-'0';
27101       Res.second = &X86::RFP80RegClass;
27102       return Res;
27103     }
27104
27105     // GCC allows "st(0)" to be called just plain "st".
27106     if (StringRef("{st}").equals_lower(Constraint)) {
27107       Res.first = X86::FP0;
27108       Res.second = &X86::RFP80RegClass;
27109       return Res;
27110     }
27111
27112     // flags -> EFLAGS
27113     if (StringRef("{flags}").equals_lower(Constraint)) {
27114       Res.first = X86::EFLAGS;
27115       Res.second = &X86::CCRRegClass;
27116       return Res;
27117     }
27118
27119     // 'A' means EAX + EDX.
27120     if (Constraint == "A") {
27121       Res.first = X86::EAX;
27122       Res.second = &X86::GR32_ADRegClass;
27123       return Res;
27124     }
27125     return Res;
27126   }
27127
27128   // Otherwise, check to see if this is a register class of the wrong value
27129   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27130   // turn into {ax},{dx}.
27131   // MVT::Other is used to specify clobber names.
27132   if (Res.second->hasType(VT) || VT == MVT::Other)
27133     return Res;   // Correct type already, nothing to do.
27134
27135   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27136   // return "eax". This should even work for things like getting 64bit integer
27137   // registers when given an f64 type.
27138   const TargetRegisterClass *Class = Res.second;
27139   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27140       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27141     unsigned Size = VT.getSizeInBits();
27142     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27143                                   : Size == 16 ? MVT::i16
27144                                   : Size == 32 ? MVT::i32
27145                                   : Size == 64 ? MVT::i64
27146                                   : MVT::Other;
27147     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27148     if (DestReg > 0) {
27149       Res.first = DestReg;
27150       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27151                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27152                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27153                  : &X86::GR64RegClass;
27154       assert(Res.second->contains(Res.first) && "Register in register class");
27155     } else {
27156       // No register found/type mismatch.
27157       Res.first = 0;
27158       Res.second = nullptr;
27159     }
27160   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27161              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27162              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27163              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27164              Class == &X86::VR512RegClass) {
27165     // Handle references to XMM physical registers that got mapped into the
27166     // wrong class.  This can happen with constraints like {xmm0} where the
27167     // target independent register mapper will just pick the first match it can
27168     // find, ignoring the required type.
27169
27170     if (VT == MVT::f32 || VT == MVT::i32)
27171       Res.second = &X86::FR32RegClass;
27172     else if (VT == MVT::f64 || VT == MVT::i64)
27173       Res.second = &X86::FR64RegClass;
27174     else if (X86::VR128RegClass.hasType(VT))
27175       Res.second = &X86::VR128RegClass;
27176     else if (X86::VR256RegClass.hasType(VT))
27177       Res.second = &X86::VR256RegClass;
27178     else if (X86::VR512RegClass.hasType(VT))
27179       Res.second = &X86::VR512RegClass;
27180     else {
27181       // Type mismatch and not a clobber: Return an error;
27182       Res.first = 0;
27183       Res.second = nullptr;
27184     }
27185   }
27186
27187   return Res;
27188 }
27189
27190 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27191                                             const AddrMode &AM, Type *Ty,
27192                                             unsigned AS) const {
27193   // Scaling factors are not free at all.
27194   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27195   // will take 2 allocations in the out of order engine instead of 1
27196   // for plain addressing mode, i.e. inst (reg1).
27197   // E.g.,
27198   // vaddps (%rsi,%drx), %ymm0, %ymm1
27199   // Requires two allocations (one for the load, one for the computation)
27200   // whereas:
27201   // vaddps (%rsi), %ymm0, %ymm1
27202   // Requires just 1 allocation, i.e., freeing allocations for other operations
27203   // and having less micro operations to execute.
27204   //
27205   // For some X86 architectures, this is even worse because for instance for
27206   // stores, the complex addressing mode forces the instruction to use the
27207   // "load" ports instead of the dedicated "store" port.
27208   // E.g., on Haswell:
27209   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27210   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27211   if (isLegalAddressingMode(DL, AM, Ty, AS))
27212     // Scale represents reg2 * scale, thus account for 1
27213     // as soon as we use a second register.
27214     return AM.Scale != 0;
27215   return -1;
27216 }
27217
27218 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27219   // Integer division on x86 is expensive. However, when aggressively optimizing
27220   // for code size, we prefer to use a div instruction, as it is usually smaller
27221   // than the alternative sequence.
27222   // The exception to this is vector division. Since x86 doesn't have vector
27223   // integer division, leaving the division as-is is a loss even in terms of
27224   // size, because it will have to be scalarized, while the alternative code
27225   // sequence can be performed in vector form.
27226   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27227                                    Attribute::MinSize);
27228   return OptSize && !VT.isVector();
27229 }