lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/ADT/VariadicFunction.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
  81                                 SelectionDAG &DAG, SDLoc dl,
  82                                 unsigned vectorWidth) {
  83   assert((vectorWidth == 128 || vectorWidth == 256) &&
  84          "Unsupported vector width");
  85   EVT VT = Vec.getValueType();
  86   EVT ElVT = VT.getVectorElementType();
  87   unsigned Factor = VT.getSizeInBits()/vectorWidth;
  88   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  89                                   VT.getVectorNumElements()/Factor);
  90
  91   // Extract from UNDEF is UNDEF.
  92   if (Vec.getOpcode() == ISD::UNDEF)
  93     return DAG.getUNDEF(ResultVT);
  94
  95   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
  96   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
  97
  98   // This is the index of the first element of the vectorWidth-bit chunk
  99   // we want.
 100   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
 101                                * ElemsPerChunk);
 102
 103   // If the input is a buildvector just emit a smaller one.
 104   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
 105     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
 106                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
 107                                     ElemsPerChunk));
 108
 109   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 110   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
 111 }
 112
 113 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
 114 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
 115 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
 116 /// instructions or a simple subregister reference. Idx is an index in the
 117 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
 118 /// lowering EXTRACT_VECTOR_ELT operations easier.
 119 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
 120                                    SelectionDAG &DAG, SDLoc dl) {
 121   assert((Vec.getValueType().is256BitVector() ||
 122           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
 123   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
 124 }
 125
 126 /// Generate a DAG to grab 256-bits from a 512-bit vector.
 127 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
 128                                    SelectionDAG &DAG, SDLoc dl) {
 129   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
 130   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
 131 }
 132
 133 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
 134                                unsigned IdxVal, SelectionDAG &DAG,
 135                                SDLoc dl, unsigned vectorWidth) {
 136   assert((vectorWidth == 128 || vectorWidth == 256) &&
 137          "Unsupported vector width");
 138   // Inserting UNDEF is Result
 139   if (Vec.getOpcode() == ISD::UNDEF)
 140     return Result;
 141   EVT VT = Vec.getValueType();
 142   EVT ElVT = VT.getVectorElementType();
 143   EVT ResultVT = Result.getValueType();
 144
 145   // Insert the relevant vectorWidth bits.
 146   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
 147
 148   // This is the index of the first element of the vectorWidth-bit chunk
 149   // we want.
 150   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
 151                                * ElemsPerChunk);
 152
 153   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 154   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
 155 }
 156
 157 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 158 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
 159 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
 160 /// simple superregister reference.  Idx is an index in the 128 bits
 161 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
 162 /// lowering INSERT_VECTOR_ELT operations easier.
 163 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 164                                   SelectionDAG &DAG,SDLoc dl) {
 165   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
 166   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
 167 }
 168
 169 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 170                                   SelectionDAG &DAG, SDLoc dl) {
 171   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
 172   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
 173 }
 174
 175 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
 176 /// instructions. This is used because creating CONCAT_VECTOR nodes of
 177 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
 178 /// large BUILD_VECTORS.
 179 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
 180                                    unsigned NumElems, SelectionDAG &DAG,
 181                                    SDLoc dl) {
 182   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 183   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
 184 }
 185
 186 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
 187                                    unsigned NumElems, SelectionDAG &DAG,
 188                                    SDLoc dl) {
 189   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 190   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
 191 }
 192
 193 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
 194                                      const X86Subtarget &STI)
 195     : TargetLowering(TM), Subtarget(&STI) {
 196   X86ScalarSSEf64 = Subtarget->hasSSE2();
 197   X86ScalarSSEf32 = Subtarget->hasSSE1();
 198   TD = getDataLayout();
 199
 200   // Set up the TargetLowering object.
 201   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 202
 203   // X86 is weird. It always uses i8 for shift amounts and setcc results.
 204   setBooleanContents(ZeroOrOneBooleanContent);
 205   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
 206   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 207
 208   // For 64-bit, since we have so many registers, use the ILP scheduler.
 209   // For 32-bit, use the register pressure specific scheduling.
 210   // For Atom, always use ILP scheduling.
 211   if (Subtarget->isAtom())
 212     setSchedulingPreference(Sched::ILP);
 213   else if (Subtarget->is64Bit())
 214     setSchedulingPreference(Sched::ILP);
 215   else
 216     setSchedulingPreference(Sched::RegPressure);
 217   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 218   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 219
 220   // Bypass expensive divides on Atom when compiling with O2.
 221   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 222     if (Subtarget->hasSlowDivide32())
 223       addBypassSlowDiv(32, 8);
 224     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 225       addBypassSlowDiv(64, 16);
 226   }
 227
 228   if (Subtarget->isTargetKnownWindowsMSVC()) {
 229     // Setup Windows compiler runtime calls.
 230     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 231     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 232     setLibcallName(RTLIB::SREM_I64, "_allrem");
 233     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 234     setLibcallName(RTLIB::MUL_I64, "_allmul");
 235     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 236     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 237     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 238     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 239     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 240
 241     // The _ftol2 runtime function has an unusual calling conv, which
 242     // is modeled by a special pseudo-instruction.
 243     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 244     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 245     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 246     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 247   }
 248
 249   if (Subtarget->isTargetDarwin()) {
 250     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 251     setUseUnderscoreSetJmp(false);
 252     setUseUnderscoreLongJmp(false);
 253   } else if (Subtarget->isTargetWindowsGNU()) {
 254     // MS runtime is weird: it exports _setjmp, but longjmp!
 255     setUseUnderscoreSetJmp(true);
 256     setUseUnderscoreLongJmp(false);
 257   } else {
 258     setUseUnderscoreSetJmp(true);
 259     setUseUnderscoreLongJmp(true);
 260   }
 261
 262   // Set up the register classes.
 263   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 264   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 265   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 266   if (Subtarget->is64Bit())
 267     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 268
 269   for (MVT VT : MVT::integer_valuetypes())
 270     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 271
 272   // We don't accept any truncstore of integer registers.
 273   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 274   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 275   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 276   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 277   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 278   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 279
 280   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 281
 282   // SETOEQ and SETUNE require checking two conditions.
 283   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 284   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 285   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 286   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 287   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 288   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 289
 290   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 291   // operation.
 292   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 293   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 294   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 295
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 298     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 299   } else if (!TM.Options.UseSoftFloat) {
 300     // We have an algorithm for SSE2->double, and we turn this into a
 301     // 64-bit FILD followed by conditional FADD for other targets.
 302     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 303     // We have an algorithm for SSE2, and we turn this into a 64-bit
 304     // FILD for other targets.
 305     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 306   }
 307
 308   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 309   // this operation.
 310   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 311   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 312
 313   if (!TM.Options.UseSoftFloat) {
 314     // SSE has no i16 to fp conversion, only i32
 315     if (X86ScalarSSEf32) {
 316       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 317       // f32 and f64 cases are Legal, f80 case is not
 318       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 319     } else {
 320       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 321       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 322     }
 323   } else {
 324     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 325     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 326   }
 327
 328   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 329   // are Legal, f80 is custom lowered.
 330   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 331   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 332
 333   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 334   // this operation.
 335   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 336   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 337
 338   if (X86ScalarSSEf32) {
 339     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 340     // f32 and f64 cases are Legal, f80 case is not
 341     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 342   } else {
 343     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 344     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 345   }
 346
 347   // Handle FP_TO_UINT by promoting the destination to a larger signed
 348   // conversion.
 349   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 350   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 351   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 352
 353   if (Subtarget->is64Bit()) {
 354     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 355     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 356   } else if (!TM.Options.UseSoftFloat) {
 357     // Since AVX is a superset of SSE3, only check for SSE here.
 358     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 359       // Expand FP_TO_UINT into a select.
 360       // FIXME: We would like to use a Custom expander here eventually to do
 361       // the optimal thing for SSE vs. the default expansion in the legalizer.
 362       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 363     else
 364       // With SSE3 we can use fisttpll to convert to a signed i64; without
 365       // SSE, we're stuck with a fistpll.
 366       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 367   }
 368
 369   if (isTargetFTOL()) {
 370     // Use the _ftol2 runtime function, which has a pseudo-instruction
 371     // to handle its weird calling convention.
 372     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 373   }
 374
 375   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 376   if (!X86ScalarSSEf64) {
 377     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 378     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 379     if (Subtarget->is64Bit()) {
 380       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 381       // Without SSE, i64->f64 goes through memory.
 382       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 383     }
 384   }
 385
 386   // Scalar integer divide and remainder are lowered to use operations that
 387   // produce two results, to match the available instructions. This exposes
 388   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 389   // into a single instruction.
 390   //
 391   // Scalar integer multiply-high is also lowered to use two-result
 392   // operations, to match the available instructions. However, plain multiply
 393   // (low) operations are left as Legal, as there are single-result
 394   // instructions for this in x86. Using the two-result multiply instructions
 395   // when both high and low results are needed must be arranged by dagcombine.
 396   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 397     MVT VT = IntVTs[i];
 398     setOperationAction(ISD::MULHS, VT, Expand);
 399     setOperationAction(ISD::MULHU, VT, Expand);
 400     setOperationAction(ISD::SDIV, VT, Expand);
 401     setOperationAction(ISD::UDIV, VT, Expand);
 402     setOperationAction(ISD::SREM, VT, Expand);
 403     setOperationAction(ISD::UREM, VT, Expand);
 404
 405     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 406     setOperationAction(ISD::ADDC, VT, Custom);
 407     setOperationAction(ISD::ADDE, VT, Custom);
 408     setOperationAction(ISD::SUBC, VT, Custom);
 409     setOperationAction(ISD::SUBE, VT, Custom);
 410   }
 411
 412   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 413   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 414   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 415   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 416   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 417   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 418   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 419   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 420   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 421   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 422   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 423   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 424   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 425   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 426   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 427   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 430   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 431   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 432   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 433   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 434   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 435   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 436   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 437   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 438
 439   // Promote the i8 variants and force them on up to i32 which has a shorter
 440   // encoding.
 441   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 442   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 443   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 444   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 445   if (Subtarget->hasBMI()) {
 446     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 447     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 448     if (Subtarget->is64Bit())
 449       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 450   } else {
 451     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 452     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 453     if (Subtarget->is64Bit())
 454       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasLZCNT()) {
 458     // When promoting the i8 variants, force them to i32 for a shorter
 459     // encoding.
 460     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 461     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 462     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 463     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 464     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 465     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 466     if (Subtarget->is64Bit())
 467       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 468   } else {
 469     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 470     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 471     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 472     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 473     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 474     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 475     if (Subtarget->is64Bit()) {
 476       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 477       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 478     }
 479   }
 480
 481   // Special handling for half-precision floating point conversions.
 482   // If we don't have F16C support, then lower half float conversions
 483   // into library calls.
 484   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 485     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 486     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 487   }
 488
 489   // There's never any support for operations beyond MVT::f32.
 490   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 491   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 492   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 493   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 494
 495   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 496   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 497   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 498   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 499   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 500   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 501
 502   if (Subtarget->hasPOPCNT()) {
 503     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 504   } else {
 505     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 506     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 507     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 508     if (Subtarget->is64Bit())
 509       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 510   }
 511
 512   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 513
 514   if (!Subtarget->hasMOVBE())
 515     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 516
 517   // These should be promoted to a larger select which is supported.
 518   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 519   // X86 wants to expand cmov itself.
 520   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 521   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 522   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 523   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 524   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 525   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 526   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 527   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 528   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 529   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 530   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 531   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 532   if (Subtarget->is64Bit()) {
 533     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 534     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 535   }
 536   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 537   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 538   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 539   // support continuation, user-level threading, and etc.. As a result, no
 540   // other SjLj exception interfaces are implemented and please don't build
 541   // your own exception handling based on them.
 542   // LLVM/Clang supports zero-cost DWARF exception handling.
 543   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 544   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 545
 546   // Darwin ABI issue.
 547   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 548   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 549   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 550   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 551   if (Subtarget->is64Bit())
 552     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 553   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 554   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 555   if (Subtarget->is64Bit()) {
 556     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 557     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 558     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 559     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 560     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 561   }
 562   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 563   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 564   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 565   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 566   if (Subtarget->is64Bit()) {
 567     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 568     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 569     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 570   }
 571
 572   if (Subtarget->hasSSE1())
 573     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 574
 575   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 576
 577   // Expand certain atomics
 578   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 579     MVT VT = IntVTs[i];
 580     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 581     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 582     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 583   }
 584
 585   if (Subtarget->hasCmpxchg16b()) {
 586     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 587   }
 588
 589   // FIXME - use subtarget debug flags
 590   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 591       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 592     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 593   }
 594
 595   if (Subtarget->is64Bit()) {
 596     setExceptionPointerRegister(X86::RAX);
 597     setExceptionSelectorRegister(X86::RDX);
 598   } else {
 599     setExceptionPointerRegister(X86::EAX);
 600     setExceptionSelectorRegister(X86::EDX);
 601   }
 602   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 603   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 604
 605   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 606   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 607
 608   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 609   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 610
 611   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 612   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 613   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 614   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 615     // TargetInfo::X86_64ABIBuiltinVaList
 616     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 617     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 618   } else {
 619     // TargetInfo::CharPtrBuiltinVaList
 620     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 621     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 622   }
 623
 624   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 625   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 626
 627   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 628
 629   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 630     // f32 and f64 use SSE.
 631     // Set up the FP register classes.
 632     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 633     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 634
 635     // Use ANDPD to simulate FABS.
 636     setOperationAction(ISD::FABS , MVT::f64, Custom);
 637     setOperationAction(ISD::FABS , MVT::f32, Custom);
 638
 639     // Use XORP to simulate FNEG.
 640     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 641     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 642
 643     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 644     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 645     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 646
 647     // Lower this to FGETSIGNx86 plus an AND.
 648     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 649     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 650
 651     // We don't support sin/cos/fmod
 652     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 653     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 654     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 655     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 656     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 657     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 658
 659     // Expand FP immediates into loads from the stack, except for the special
 660     // cases we handle.
 661     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 662     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 663   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 664     // Use SSE for f32, x87 for f64.
 665     // Set up the FP register classes.
 666     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 667     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 668
 669     // Use ANDPS to simulate FABS.
 670     setOperationAction(ISD::FABS , MVT::f32, Custom);
 671
 672     // Use XORP to simulate FNEG.
 673     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 674
 675     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 676
 677     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 678     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 679     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 680
 681     // We don't support sin/cos/fmod
 682     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 683     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 684     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 685
 686     // Special cases we handle for FP constants.
 687     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 688     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 689     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 690     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 691     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 692
 693     if (!TM.Options.UnsafeFPMath) {
 694       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 695       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 696       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 697     }
 698   } else if (!TM.Options.UseSoftFloat) {
 699     // f32 and f64 in x87.
 700     // Set up the FP register classes.
 701     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 702     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 703
 704     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 705     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 706     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 707     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 708
 709     if (!TM.Options.UnsafeFPMath) {
 710       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 711       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 712       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 713       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 714       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 715       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 716     }
 717     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 718     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 719     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 720     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 721     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 722     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 723     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 724     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 725   }
 726
 727   // We don't support FMA.
 728   setOperationAction(ISD::FMA, MVT::f64, Expand);
 729   setOperationAction(ISD::FMA, MVT::f32, Expand);
 730
 731   // Long double always uses X87.
 732   if (!TM.Options.UseSoftFloat) {
 733     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 734     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 735     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 736     {
 737       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 738       addLegalFPImmediate(TmpFlt);  // FLD0
 739       TmpFlt.changeSign();
 740       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 741
 742       bool ignored;
 743       APFloat TmpFlt2(+1.0);
 744       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 745                       &ignored);
 746       addLegalFPImmediate(TmpFlt2);  // FLD1
 747       TmpFlt2.changeSign();
 748       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 749     }
 750
 751     if (!TM.Options.UnsafeFPMath) {
 752       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 753       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 754       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 755     }
 756
 757     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 758     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 759     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 760     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 761     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 762     setOperationAction(ISD::FMA, MVT::f80, Expand);
 763   }
 764
 765   // Always use a library call for pow.
 766   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 767   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 768   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 769
 770   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 771   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 772   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 773   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 774   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 775   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 776   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 777
 778   // First set operation action for all vector types to either promote
 779   // (for widening) or expand (for scalarization). Then we will selectively
 780   // turn on ones that can be effectively codegen'd.
 781   for (MVT VT : MVT::vector_valuetypes()) {
 782     setOperationAction(ISD::ADD , VT, Expand);
 783     setOperationAction(ISD::SUB , VT, Expand);
 784     setOperationAction(ISD::FADD, VT, Expand);
 785     setOperationAction(ISD::FNEG, VT, Expand);
 786     setOperationAction(ISD::FSUB, VT, Expand);
 787     setOperationAction(ISD::MUL , VT, Expand);
 788     setOperationAction(ISD::FMUL, VT, Expand);
 789     setOperationAction(ISD::SDIV, VT, Expand);
 790     setOperationAction(ISD::UDIV, VT, Expand);
 791     setOperationAction(ISD::FDIV, VT, Expand);
 792     setOperationAction(ISD::SREM, VT, Expand);
 793     setOperationAction(ISD::UREM, VT, Expand);
 794     setOperationAction(ISD::LOAD, VT, Expand);
 795     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 797     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 798     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 799     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 800     setOperationAction(ISD::FABS, VT, Expand);
 801     setOperationAction(ISD::FSIN, VT, Expand);
 802     setOperationAction(ISD::FSINCOS, VT, Expand);
 803     setOperationAction(ISD::FCOS, VT, Expand);
 804     setOperationAction(ISD::FSINCOS, VT, Expand);
 805     setOperationAction(ISD::FREM, VT, Expand);
 806     setOperationAction(ISD::FMA,  VT, Expand);
 807     setOperationAction(ISD::FPOWI, VT, Expand);
 808     setOperationAction(ISD::FSQRT, VT, Expand);
 809     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 810     setOperationAction(ISD::FFLOOR, VT, Expand);
 811     setOperationAction(ISD::FCEIL, VT, Expand);
 812     setOperationAction(ISD::FTRUNC, VT, Expand);
 813     setOperationAction(ISD::FRINT, VT, Expand);
 814     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 815     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 816     setOperationAction(ISD::MULHS, VT, Expand);
 817     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 818     setOperationAction(ISD::MULHU, VT, Expand);
 819     setOperationAction(ISD::SDIVREM, VT, Expand);
 820     setOperationAction(ISD::UDIVREM, VT, Expand);
 821     setOperationAction(ISD::FPOW, VT, Expand);
 822     setOperationAction(ISD::CTPOP, VT, Expand);
 823     setOperationAction(ISD::CTTZ, VT, Expand);
 824     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 825     setOperationAction(ISD::CTLZ, VT, Expand);
 826     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 827     setOperationAction(ISD::SHL, VT, Expand);
 828     setOperationAction(ISD::SRA, VT, Expand);
 829     setOperationAction(ISD::SRL, VT, Expand);
 830     setOperationAction(ISD::ROTL, VT, Expand);
 831     setOperationAction(ISD::ROTR, VT, Expand);
 832     setOperationAction(ISD::BSWAP, VT, Expand);
 833     setOperationAction(ISD::SETCC, VT, Expand);
 834     setOperationAction(ISD::FLOG, VT, Expand);
 835     setOperationAction(ISD::FLOG2, VT, Expand);
 836     setOperationAction(ISD::FLOG10, VT, Expand);
 837     setOperationAction(ISD::FEXP, VT, Expand);
 838     setOperationAction(ISD::FEXP2, VT, Expand);
 839     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 840     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 841     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 842     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 843     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 844     setOperationAction(ISD::TRUNCATE, VT, Expand);
 845     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 846     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 847     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 848     setOperationAction(ISD::VSELECT, VT, Expand);
 849     setOperationAction(ISD::SELECT_CC, VT, Expand);
 850     for (MVT InnerVT : MVT::vector_valuetypes()) {
 851       setTruncStoreAction(InnerVT, VT, Expand);
 852
 853       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 854       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 855
 856       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 857       // types, we have to deal with them whether we ask for Expansion or not.
 858       // Setting Expand causes its own optimisation problems though, so leave
 859       // them legal.
 860       if (VT.getVectorElementType() == MVT::i1)
 861         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 862     }
 863   }
 864
 865   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 866   // with -msoft-float, disable use of MMX as well.
 867   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 868     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 869     // No operations on x86mmx supported, everything uses intrinsics.
 870   }
 871
 872   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 873   // into smaller operations.
 874   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 875   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 876   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 877   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 878   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 879   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 880   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 881   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 882   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 883   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 884   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 885   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 886   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 887   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 888   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 889   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 890   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 891   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 892   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 893   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 894   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 895   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 896   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 897   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 898   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 899   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 900   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 901   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 902   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 903
 904   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 905     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 906
 907     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 908     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 909     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 910     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 911     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 912     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 913     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 914     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 917     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 920     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 921   }
 922
 923   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 924     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 925
 926     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 927     // registers cannot be used even for integer operations.
 928     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 929     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 930     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 931     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 932
 933     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 934     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 935     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 936     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 937     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 938     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 939     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 940     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 941     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 942     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 943     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 944     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 945     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 946     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 947     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 948     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 949     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 950     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 951     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 952     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 953     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 954     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 955
 956     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 957     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 958     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 959     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 960
 961     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 962     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 963     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 964     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 965     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 966
 967     // Only provide customized ctpop vector bit twiddling for vector types we
 968     // know to perform better than using the popcnt instructions on each vector
 969     // element. If popcnt isn't supported, always provide the custom version.
 970     if (!Subtarget->hasPOPCNT()) {
 971       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 972       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 973     }
 974
 975     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 976     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 977       MVT VT = (MVT::SimpleValueType)i;
 978       // Do not attempt to custom lower non-power-of-2 vectors
 979       if (!isPowerOf2_32(VT.getVectorNumElements()))
 980         continue;
 981       // Do not attempt to custom lower non-128-bit vectors
 982       if (!VT.is128BitVector())
 983         continue;
 984       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 985       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 986       setOperationAction(ISD::VSELECT,            VT, Custom);
 987       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 988     }
 989
 990     // We support custom legalizing of sext and anyext loads for specific
 991     // memory vector types which we can load as a scalar (or sequence of
 992     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 993     // loads these must work with a single scalar load.
 994     for (MVT VT : MVT::integer_vector_valuetypes()) {
 995       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 996       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 997       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 998       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 999       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
1000       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
1001       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
1002       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
1003       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
1004     }
1005
1006     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
1007     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
1008     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
1009     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
1010     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
1011     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
1013     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
1014
1015     if (Subtarget->is64Bit()) {
1016       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1017       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1018     }
1019
1020     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
1021     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1022       MVT VT = (MVT::SimpleValueType)i;
1023
1024       // Do not attempt to promote non-128-bit vectors
1025       if (!VT.is128BitVector())
1026         continue;
1027
1028       setOperationAction(ISD::AND,    VT, Promote);
1029       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
1030       setOperationAction(ISD::OR,     VT, Promote);
1031       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
1032       setOperationAction(ISD::XOR,    VT, Promote);
1033       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
1034       setOperationAction(ISD::LOAD,   VT, Promote);
1035       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
1036       setOperationAction(ISD::SELECT, VT, Promote);
1037       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
1038     }
1039
1040     // Custom lower v2i64 and v2f64 selects.
1041     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
1042     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
1043     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
1044     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
1045
1046     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
1047     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
1048
1049     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
1050     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
1051     // As there is no 64-bit GPR available, we need build a special custom
1052     // sequence to convert from v2i32 to v2f32.
1053     if (!Subtarget->is64Bit())
1054       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
1055
1056     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
1057     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
1058
1059     for (MVT VT : MVT::fp_vector_valuetypes())
1060       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
1061
1062     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
1063     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
1064     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
1065   }
1066
1067   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
1068     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
1069     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
1070     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
1071     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
1072     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
1073     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
1074     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
1075     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
1076     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
1077     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
1078
1079     setOperationAction(ISD::FFLOOR,             MVT::v4f32, Legal);
1080     setOperationAction(ISD::FCEIL,              MVT::v4f32, Legal);
1081     setOperationAction(ISD::FTRUNC,             MVT::v4f32, Legal);
1082     setOperationAction(ISD::FRINT,              MVT::v4f32, Legal);
1083     setOperationAction(ISD::FNEARBYINT,         MVT::v4f32, Legal);
1084     setOperationAction(ISD::FFLOOR,             MVT::v2f64, Legal);
1085     setOperationAction(ISD::FCEIL,              MVT::v2f64, Legal);
1086     setOperationAction(ISD::FTRUNC,             MVT::v2f64, Legal);
1087     setOperationAction(ISD::FRINT,              MVT::v2f64, Legal);
1088     setOperationAction(ISD::FNEARBYINT,         MVT::v2f64, Legal);
1089
1090     // FIXME: Do we need to handle scalar-to-vector here?
1091     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
1092
1093     // We directly match byte blends in the backend as they match the VSELECT
1094     // condition form.
1095     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
1096
1097     // SSE41 brings specific instructions for doing vector sign extend even in
1098     // cases where we don't have SRA.
1099     for (MVT VT : MVT::integer_vector_valuetypes()) {
1100       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
1101       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
1102       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
1103     }
1104
1105     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
1106     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1107     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1108     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1109     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1110     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1111     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1112
1113     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1114     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1115     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1116     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1117     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1118     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1119
1120     // i8 and i16 vectors are custom because the source register and source
1121     // source memory operand types are not the same width.  f32 vectors are
1122     // custom since the immediate controlling the insert encodes additional
1123     // information.
1124     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1125     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1126     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1127     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1128
1129     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1130     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1131     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1132     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1133
1134     // FIXME: these should be Legal, but that's only for the case where
1135     // the index is constant.  For now custom expand to deal with that.
1136     if (Subtarget->is64Bit()) {
1137       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1138       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1139     }
1140   }
1141
1142   if (Subtarget->hasSSE2()) {
1143     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1144     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1145
1146     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1147     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1148
1149     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1150     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1151
1152     // In the customized shift lowering, the legal cases in AVX2 will be
1153     // recognized.
1154     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1155     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1156
1157     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1158     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1159
1160     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1161   }
1162
1163   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1164     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1165     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1166     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1167     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1168     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1169     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1170
1171     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1172     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1173     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1174
1175     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1176     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1177     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1178     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1179     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1180     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1181     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1182     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1183     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1184     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1185     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1186     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1187
1188     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1189     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1190     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1191     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1192     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1193     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1194     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1195     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1196     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1197     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1198     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1199     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1200
1201     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1202     // even though v8i16 is a legal type.
1203     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1204     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1205     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1206
1207     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1208     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1209     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1210
1211     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1212     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1213
1214     for (MVT VT : MVT::fp_vector_valuetypes())
1215       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1216
1217     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1218     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1219
1220     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1221     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1222
1223     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1224     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1225
1226     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1227     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1228     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1229     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1230
1231     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1232     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1233     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1234
1235     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1236     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1237     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1238     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1239     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1240     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1241     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1242     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1243     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1244     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1245     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1246     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1247
1248     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1249       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1250       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1251       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1252       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1253       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1254       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1255     }
1256
1257     if (Subtarget->hasInt256()) {
1258       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1259       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1260       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1261       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1262
1263       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1264       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1265       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1266       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1267
1268       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1269       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1270       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1271       // Don't lower v32i8 because there is no 128-bit byte mul
1272
1273       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1274       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1275       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1276       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1277
1278       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1279       // when we have a 256bit-wide blend with immediate.
1280       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1281
1282       // Only provide customized ctpop vector bit twiddling for vector types we
1283       // know to perform better than using the popcnt instructions on each
1284       // vector element. If popcnt isn't supported, always provide the custom
1285       // version.
1286       if (!Subtarget->hasPOPCNT())
1287         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1288
1289       // Custom CTPOP always performs better on natively supported v8i32
1290       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1291
1292       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1293       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1294       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1295       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1296       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1297       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1298       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1299
1300       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1301       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1302       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1303       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1304       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1305       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1306     } else {
1307       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1308       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1309       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1310       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1311
1312       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1313       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1314       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1315       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1316
1317       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1318       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1319       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1320       // Don't lower v32i8 because there is no 128-bit byte mul
1321     }
1322
1323     // In the customized shift lowering, the legal cases in AVX2 will be
1324     // recognized.
1325     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1326     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1327
1328     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1329     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1330
1331     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1332
1333     // Custom lower several nodes for 256-bit types.
1334     for (MVT VT : MVT::vector_valuetypes()) {
1335       if (VT.getScalarSizeInBits() >= 32) {
1336         setOperationAction(ISD::MLOAD,  VT, Legal);
1337         setOperationAction(ISD::MSTORE, VT, Legal);
1338       }
1339       // Extract subvector is special because the value type
1340       // (result) is 128-bit but the source is 256-bit wide.
1341       if (VT.is128BitVector()) {
1342         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1343       }
1344       // Do not attempt to custom lower other non-256-bit vectors
1345       if (!VT.is256BitVector())
1346         continue;
1347
1348       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1349       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1350       setOperationAction(ISD::VSELECT,            VT, Custom);
1351       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1352       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1353       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1354       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1355       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1356     }
1357
1358     if (Subtarget->hasInt256())
1359       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1360
1361
1362     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1363     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1364       MVT VT = (MVT::SimpleValueType)i;
1365
1366       // Do not attempt to promote non-256-bit vectors
1367       if (!VT.is256BitVector())
1368         continue;
1369
1370       setOperationAction(ISD::AND,    VT, Promote);
1371       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1372       setOperationAction(ISD::OR,     VT, Promote);
1373       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1374       setOperationAction(ISD::XOR,    VT, Promote);
1375       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1376       setOperationAction(ISD::LOAD,   VT, Promote);
1377       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1378       setOperationAction(ISD::SELECT, VT, Promote);
1379       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1380     }
1381   }
1382
1383   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1384     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1385     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1386     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1387     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1388
1389     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1390     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1391     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1392
1393     for (MVT VT : MVT::fp_vector_valuetypes())
1394       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1395
1396     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1397     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1398     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1399     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1400     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1401     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1402     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1403     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1404     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1405     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1406
1407     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1408     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1409     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1410     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1411     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1412     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1413
1414     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1415     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1416     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1417     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1418     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1419     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1420     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1421     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1422
1423     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1424     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1425     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1426     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1427     if (Subtarget->is64Bit()) {
1428       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1429       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1430       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1431       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1432     }
1433     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1434     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1435     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1436     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1437     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1438     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1439     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1440     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1441     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1442     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1443     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1444     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1445     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1446     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1447
1448     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1449     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1450     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1451     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1452     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1453     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1454     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1455     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1456     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1457     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1458     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1459     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1460     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1461
1462     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1463     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1464     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1465     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1466     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1467     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1468     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1469     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1470     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1471     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1472
1473     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1474     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1475     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1476     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1477     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1,    Custom);
1478     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1479
1480     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1481     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1482
1483     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1484
1485     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1486     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1487     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1488     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1489     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1490     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1491     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1492     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1493     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1494
1495     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1496     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1497
1498     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1499     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1500
1501     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1502
1503     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1504     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1505
1506     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1507     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1508
1509     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1513     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1514     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1515     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1516     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1517     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1518
1519     if (Subtarget->hasCDI()) {
1520       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1521       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1522     }
1523
1524     // Custom lower several nodes.
1525     for (MVT VT : MVT::vector_valuetypes()) {
1526       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1527       // Extract subvector is special because the value type
1528       // (result) is 256/128-bit but the source is 512-bit wide.
1529       if (VT.is128BitVector() || VT.is256BitVector()) {
1530         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1531       }
1532       if (VT.getVectorElementType() == MVT::i1)
1533         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1534
1535       // Do not attempt to custom lower other non-512-bit vectors
1536       if (!VT.is512BitVector())
1537         continue;
1538
1539       if ( EltSize >= 32) {
1540         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1541         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1542         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1543         setOperationAction(ISD::VSELECT,             VT, Legal);
1544         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1545         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1546         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1547         setOperationAction(ISD::MLOAD,               VT, Legal);
1548         setOperationAction(ISD::MSTORE,              VT, Legal);
1549       }
1550     }
1551     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1552       MVT VT = (MVT::SimpleValueType)i;
1553
1554       // Do not attempt to promote non-512-bit vectors.
1555       if (!VT.is512BitVector())
1556         continue;
1557
1558       setOperationAction(ISD::SELECT, VT, Promote);
1559       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1560     }
1561   }// has  AVX-512
1562
1563   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1564     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1565     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1566
1567     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1568     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1569
1570     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1571     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1572     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1573     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1574     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1575     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1576     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1577     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1578     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1579
1580     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1581       const MVT VT = (MVT::SimpleValueType)i;
1582
1583       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1584
1585       // Do not attempt to promote non-512-bit vectors.
1586       if (!VT.is512BitVector())
1587         continue;
1588
1589       if (EltSize < 32) {
1590         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1591         setOperationAction(ISD::VSELECT,             VT, Legal);
1592       }
1593     }
1594   }
1595
1596   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1597     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1598     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1599
1600     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1601     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1602     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Legal);
1603
1604     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1605     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1606     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1607     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1608     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1609     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1610   }
1611
1612   // We want to custom lower some of our intrinsics.
1613   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1614   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1615   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1616   if (!Subtarget->is64Bit())
1617     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1618
1619   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1620   // handle type legalization for these operations here.
1621   //
1622   // FIXME: We really should do custom legalization for addition and
1623   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1624   // than generic legalization for 64-bit multiplication-with-overflow, though.
1625   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1626     // Add/Sub/Mul with overflow operations are custom lowered.
1627     MVT VT = IntVTs[i];
1628     setOperationAction(ISD::SADDO, VT, Custom);
1629     setOperationAction(ISD::UADDO, VT, Custom);
1630     setOperationAction(ISD::SSUBO, VT, Custom);
1631     setOperationAction(ISD::USUBO, VT, Custom);
1632     setOperationAction(ISD::SMULO, VT, Custom);
1633     setOperationAction(ISD::UMULO, VT, Custom);
1634   }
1635
1636
1637   if (!Subtarget->is64Bit()) {
1638     // These libcalls are not available in 32-bit.
1639     setLibcallName(RTLIB::SHL_I128, nullptr);
1640     setLibcallName(RTLIB::SRL_I128, nullptr);
1641     setLibcallName(RTLIB::SRA_I128, nullptr);
1642   }
1643
1644   // Combine sin / cos into one node or libcall if possible.
1645   if (Subtarget->hasSinCos()) {
1646     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1647     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1648     if (Subtarget->isTargetDarwin()) {
1649       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1650       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1651       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1652       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1653     }
1654   }
1655
1656   if (Subtarget->isTargetWin64()) {
1657     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1658     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1659     setOperationAction(ISD::SREM, MVT::i128, Custom);
1660     setOperationAction(ISD::UREM, MVT::i128, Custom);
1661     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1662     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1663   }
1664
1665   // We have target-specific dag combine patterns for the following nodes:
1666   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1667   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1668   setTargetDAGCombine(ISD::BITCAST);
1669   setTargetDAGCombine(ISD::VSELECT);
1670   setTargetDAGCombine(ISD::SELECT);
1671   setTargetDAGCombine(ISD::SHL);
1672   setTargetDAGCombine(ISD::SRA);
1673   setTargetDAGCombine(ISD::SRL);
1674   setTargetDAGCombine(ISD::OR);
1675   setTargetDAGCombine(ISD::AND);
1676   setTargetDAGCombine(ISD::ADD);
1677   setTargetDAGCombine(ISD::FADD);
1678   setTargetDAGCombine(ISD::FSUB);
1679   setTargetDAGCombine(ISD::FMA);
1680   setTargetDAGCombine(ISD::SUB);
1681   setTargetDAGCombine(ISD::LOAD);
1682   setTargetDAGCombine(ISD::MLOAD);
1683   setTargetDAGCombine(ISD::STORE);
1684   setTargetDAGCombine(ISD::MSTORE);
1685   setTargetDAGCombine(ISD::ZERO_EXTEND);
1686   setTargetDAGCombine(ISD::ANY_EXTEND);
1687   setTargetDAGCombine(ISD::SIGN_EXTEND);
1688   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1689   setTargetDAGCombine(ISD::TRUNCATE);
1690   setTargetDAGCombine(ISD::SINT_TO_FP);
1691   setTargetDAGCombine(ISD::SETCC);
1692   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1693   setTargetDAGCombine(ISD::BUILD_VECTOR);
1694   setTargetDAGCombine(ISD::MUL);
1695   setTargetDAGCombine(ISD::XOR);
1696
1697   computeRegisterProperties(Subtarget->getRegisterInfo());
1698
1699   // On Darwin, -Os means optimize for size without hurting performance,
1700   // do not reduce the limit.
1701   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1702   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1703   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1704   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1705   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1706   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1707   setPrefLoopAlignment(4); // 2^4 bytes.
1708
1709   // Predictable cmov don't hurt on atom because it's in-order.
1710   PredictableSelectIsExpensive = !Subtarget->isAtom();
1711   EnableExtLdPromotion = true;
1712   setPrefFunctionAlignment(4); // 2^4 bytes.
1713
1714   verifyIntrinsicTables();
1715 }
1716
1717 // This has so far only been implemented for 64-bit MachO.
1718 bool X86TargetLowering::useLoadStackGuardNode() const {
1719   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1720 }
1721
1722 TargetLoweringBase::LegalizeTypeAction
1723 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1724   if (ExperimentalVectorWideningLegalization &&
1725       VT.getVectorNumElements() != 1 &&
1726       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1727     return TypeWidenVector;
1728
1729   return TargetLoweringBase::getPreferredVectorAction(VT);
1730 }
1731
1732 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1733   if (!VT.isVector())
1734     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1735
1736   const unsigned NumElts = VT.getVectorNumElements();
1737   const EVT EltVT = VT.getVectorElementType();
1738   if (VT.is512BitVector()) {
1739     if (Subtarget->hasAVX512())
1740       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1741           EltVT == MVT::f32 || EltVT == MVT::f64)
1742         switch(NumElts) {
1743         case  8: return MVT::v8i1;
1744         case 16: return MVT::v16i1;
1745       }
1746     if (Subtarget->hasBWI())
1747       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1748         switch(NumElts) {
1749         case 32: return MVT::v32i1;
1750         case 64: return MVT::v64i1;
1751       }
1752   }
1753
1754   if (VT.is256BitVector() || VT.is128BitVector()) {
1755     if (Subtarget->hasVLX())
1756       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1757           EltVT == MVT::f32 || EltVT == MVT::f64)
1758         switch(NumElts) {
1759         case 2: return MVT::v2i1;
1760         case 4: return MVT::v4i1;
1761         case 8: return MVT::v8i1;
1762       }
1763     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1764       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1765         switch(NumElts) {
1766         case  8: return MVT::v8i1;
1767         case 16: return MVT::v16i1;
1768         case 32: return MVT::v32i1;
1769       }
1770   }
1771
1772   return VT.changeVectorElementTypeToInteger();
1773 }
1774
1775 /// Helper for getByValTypeAlignment to determine
1776 /// the desired ByVal argument alignment.
1777 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1778   if (MaxAlign == 16)
1779     return;
1780   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1781     if (VTy->getBitWidth() == 128)
1782       MaxAlign = 16;
1783   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1784     unsigned EltAlign = 0;
1785     getMaxByValAlign(ATy->getElementType(), EltAlign);
1786     if (EltAlign > MaxAlign)
1787       MaxAlign = EltAlign;
1788   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1789     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1790       unsigned EltAlign = 0;
1791       getMaxByValAlign(STy->getElementType(i), EltAlign);
1792       if (EltAlign > MaxAlign)
1793         MaxAlign = EltAlign;
1794       if (MaxAlign == 16)
1795         break;
1796     }
1797   }
1798 }
1799
1800 /// Return the desired alignment for ByVal aggregate
1801 /// function arguments in the caller parameter area. For X86, aggregates
1802 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1803 /// are at 4-byte boundaries.
1804 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1805   if (Subtarget->is64Bit()) {
1806     // Max of 8 and alignment of type.
1807     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1808     if (TyAlign > 8)
1809       return TyAlign;
1810     return 8;
1811   }
1812
1813   unsigned Align = 4;
1814   if (Subtarget->hasSSE1())
1815     getMaxByValAlign(Ty, Align);
1816   return Align;
1817 }
1818
1819 /// Returns the target specific optimal type for load
1820 /// and store operations as a result of memset, memcpy, and memmove
1821 /// lowering. If DstAlign is zero that means it's safe to destination
1822 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1823 /// means there isn't a need to check it against alignment requirement,
1824 /// probably because the source does not need to be loaded. If 'IsMemset' is
1825 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1826 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1827 /// source is constant so it does not need to be loaded.
1828 /// It returns EVT::Other if the type should be determined using generic
1829 /// target-independent logic.
1830 EVT
1831 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1832                                        unsigned DstAlign, unsigned SrcAlign,
1833                                        bool IsMemset, bool ZeroMemset,
1834                                        bool MemcpyStrSrc,
1835                                        MachineFunction &MF) const {
1836   const Function *F = MF.getFunction();
1837   if ((!IsMemset || ZeroMemset) &&
1838       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1839     if (Size >= 16 &&
1840         (Subtarget->isUnalignedMemAccessFast() ||
1841          ((DstAlign == 0 || DstAlign >= 16) &&
1842           (SrcAlign == 0 || SrcAlign >= 16)))) {
1843       if (Size >= 32) {
1844         if (Subtarget->hasInt256())
1845           return MVT::v8i32;
1846         if (Subtarget->hasFp256())
1847           return MVT::v8f32;
1848       }
1849       if (Subtarget->hasSSE2())
1850         return MVT::v4i32;
1851       if (Subtarget->hasSSE1())
1852         return MVT::v4f32;
1853     } else if (!MemcpyStrSrc && Size >= 8 &&
1854                !Subtarget->is64Bit() &&
1855                Subtarget->hasSSE2()) {
1856       // Do not use f64 to lower memcpy if source is string constant. It's
1857       // better to use i32 to avoid the loads.
1858       return MVT::f64;
1859     }
1860   }
1861   if (Subtarget->is64Bit() && Size >= 8)
1862     return MVT::i64;
1863   return MVT::i32;
1864 }
1865
1866 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1867   if (VT == MVT::f32)
1868     return X86ScalarSSEf32;
1869   else if (VT == MVT::f64)
1870     return X86ScalarSSEf64;
1871   return true;
1872 }
1873
1874 bool
1875 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1876                                                   unsigned,
1877                                                   unsigned,
1878                                                   bool *Fast) const {
1879   if (Fast)
1880     *Fast = Subtarget->isUnalignedMemAccessFast();
1881   return true;
1882 }
1883
1884 /// Return the entry encoding for a jump table in the
1885 /// current function.  The returned value is a member of the
1886 /// MachineJumpTableInfo::JTEntryKind enum.
1887 unsigned X86TargetLowering::getJumpTableEncoding() const {
1888   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1889   // symbol.
1890   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1891       Subtarget->isPICStyleGOT())
1892     return MachineJumpTableInfo::EK_Custom32;
1893
1894   // Otherwise, use the normal jump table encoding heuristics.
1895   return TargetLowering::getJumpTableEncoding();
1896 }
1897
1898 const MCExpr *
1899 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1900                                              const MachineBasicBlock *MBB,
1901                                              unsigned uid,MCContext &Ctx) const{
1902   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1903          Subtarget->isPICStyleGOT());
1904   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1905   // entries.
1906   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1907                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1908 }
1909
1910 /// Returns relocation base for the given PIC jumptable.
1911 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1912                                                     SelectionDAG &DAG) const {
1913   if (!Subtarget->is64Bit())
1914     // This doesn't have SDLoc associated with it, but is not really the
1915     // same as a Register.
1916     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1917   return Table;
1918 }
1919
1920 /// This returns the relocation base for the given PIC jumptable,
1921 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1922 const MCExpr *X86TargetLowering::
1923 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1924                              MCContext &Ctx) const {
1925   // X86-64 uses RIP relative addressing based on the jump table label.
1926   if (Subtarget->isPICStyleRIPRel())
1927     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1928
1929   // Otherwise, the reference is relative to the PIC base.
1930   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1931 }
1932
1933 std::pair<const TargetRegisterClass *, uint8_t>
1934 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1935                                            MVT VT) const {
1936   const TargetRegisterClass *RRC = nullptr;
1937   uint8_t Cost = 1;
1938   switch (VT.SimpleTy) {
1939   default:
1940     return TargetLowering::findRepresentativeClass(TRI, VT);
1941   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1942     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1943     break;
1944   case MVT::x86mmx:
1945     RRC = &X86::VR64RegClass;
1946     break;
1947   case MVT::f32: case MVT::f64:
1948   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1949   case MVT::v4f32: case MVT::v2f64:
1950   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1951   case MVT::v4f64:
1952     RRC = &X86::VR128RegClass;
1953     break;
1954   }
1955   return std::make_pair(RRC, Cost);
1956 }
1957
1958 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1959                                                unsigned &Offset) const {
1960   if (!Subtarget->isTargetLinux())
1961     return false;
1962
1963   if (Subtarget->is64Bit()) {
1964     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1965     Offset = 0x28;
1966     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1967       AddressSpace = 256;
1968     else
1969       AddressSpace = 257;
1970   } else {
1971     // %gs:0x14 on i386
1972     Offset = 0x14;
1973     AddressSpace = 256;
1974   }
1975   return true;
1976 }
1977
1978 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1979                                             unsigned DestAS) const {
1980   assert(SrcAS != DestAS && "Expected different address spaces!");
1981
1982   return SrcAS < 256 && DestAS < 256;
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 //               Return Value Calling Convention Implementation
1987 //===----------------------------------------------------------------------===//
1988
1989 #include "X86GenCallingConv.inc"
1990
1991 bool
1992 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1993                                   MachineFunction &MF, bool isVarArg,
1994                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1995                         LLVMContext &Context) const {
1996   SmallVector<CCValAssign, 16> RVLocs;
1997   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1998   return CCInfo.CheckReturn(Outs, RetCC_X86);
1999 }
2000
2001 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2002   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2003   return ScratchRegs;
2004 }
2005
2006 SDValue
2007 X86TargetLowering::LowerReturn(SDValue Chain,
2008                                CallingConv::ID CallConv, bool isVarArg,
2009                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2010                                const SmallVectorImpl<SDValue> &OutVals,
2011                                SDLoc dl, SelectionDAG &DAG) const {
2012   MachineFunction &MF = DAG.getMachineFunction();
2013   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2014
2015   SmallVector<CCValAssign, 16> RVLocs;
2016   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2017   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2018
2019   SDValue Flag;
2020   SmallVector<SDValue, 6> RetOps;
2021   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2022   // Operand #1 = Bytes To Pop
2023   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
2024                    MVT::i16));
2025
2026   // Copy the result values into the output registers.
2027   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2028     CCValAssign &VA = RVLocs[i];
2029     assert(VA.isRegLoc() && "Can only return in registers!");
2030     SDValue ValToCopy = OutVals[i];
2031     EVT ValVT = ValToCopy.getValueType();
2032
2033     // Promote values to the appropriate types.
2034     if (VA.getLocInfo() == CCValAssign::SExt)
2035       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2036     else if (VA.getLocInfo() == CCValAssign::ZExt)
2037       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2038     else if (VA.getLocInfo() == CCValAssign::AExt)
2039       ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2040     else if (VA.getLocInfo() == CCValAssign::BCvt)
2041       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
2042
2043     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2044            "Unexpected FP-extend for return value.");
2045
2046     // If this is x86-64, and we disabled SSE, we can't return FP values,
2047     // or SSE or MMX vectors.
2048     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2049          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2050           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2051       report_fatal_error("SSE register return with SSE disabled");
2052     }
2053     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2054     // llvm-gcc has never done it right and no one has noticed, so this
2055     // should be OK for now.
2056     if (ValVT == MVT::f64 &&
2057         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2058       report_fatal_error("SSE2 register return with SSE2 disabled");
2059
2060     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2061     // the RET instruction and handled by the FP Stackifier.
2062     if (VA.getLocReg() == X86::FP0 ||
2063         VA.getLocReg() == X86::FP1) {
2064       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2065       // change the value to the FP stack register class.
2066       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2067         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2068       RetOps.push_back(ValToCopy);
2069       // Don't emit a copytoreg.
2070       continue;
2071     }
2072
2073     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2074     // which is returned in RAX / RDX.
2075     if (Subtarget->is64Bit()) {
2076       if (ValVT == MVT::x86mmx) {
2077         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2078           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
2079           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2080                                   ValToCopy);
2081           // If we don't have SSE2 available, convert to v4f32 so the generated
2082           // register is legal.
2083           if (!Subtarget->hasSSE2())
2084             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
2085         }
2086       }
2087     }
2088
2089     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2090     Flag = Chain.getValue(1);
2091     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2092   }
2093
2094   // The x86-64 ABIs require that for returning structs by value we copy
2095   // the sret argument into %rax/%eax (depending on ABI) for the return.
2096   // Win32 requires us to put the sret argument to %eax as well.
2097   // We saved the argument into a virtual register in the entry block,
2098   // so now we copy the value out and into %rax/%eax.
2099   //
2100   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2101   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2102   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2103   // either case FuncInfo->setSRetReturnReg() will have been called.
2104   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2105     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
2106            "No need for an sret register");
2107     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2108
2109     unsigned RetValReg
2110         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2111           X86::RAX : X86::EAX;
2112     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2113     Flag = Chain.getValue(1);
2114
2115     // RAX/EAX now acts like a return value.
2116     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2117   }
2118
2119   RetOps[0] = Chain;  // Update chain.
2120
2121   // Add the flag if we have it.
2122   if (Flag.getNode())
2123     RetOps.push_back(Flag);
2124
2125   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2126 }
2127
2128 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2129   if (N->getNumValues() != 1)
2130     return false;
2131   if (!N->hasNUsesOfValue(1, 0))
2132     return false;
2133
2134   SDValue TCChain = Chain;
2135   SDNode *Copy = *N->use_begin();
2136   if (Copy->getOpcode() == ISD::CopyToReg) {
2137     // If the copy has a glue operand, we conservatively assume it isn't safe to
2138     // perform a tail call.
2139     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2140       return false;
2141     TCChain = Copy->getOperand(0);
2142   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2143     return false;
2144
2145   bool HasRet = false;
2146   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2147        UI != UE; ++UI) {
2148     if (UI->getOpcode() != X86ISD::RET_FLAG)
2149       return false;
2150     // If we are returning more than one value, we can definitely
2151     // not make a tail call see PR19530
2152     if (UI->getNumOperands() > 4)
2153       return false;
2154     if (UI->getNumOperands() == 4 &&
2155         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2156       return false;
2157     HasRet = true;
2158   }
2159
2160   if (!HasRet)
2161     return false;
2162
2163   Chain = TCChain;
2164   return true;
2165 }
2166
2167 EVT
2168 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2169                                             ISD::NodeType ExtendKind) const {
2170   MVT ReturnMVT;
2171   // TODO: Is this also valid on 32-bit?
2172   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2173     ReturnMVT = MVT::i8;
2174   else
2175     ReturnMVT = MVT::i32;
2176
2177   EVT MinVT = getRegisterType(Context, ReturnMVT);
2178   return VT.bitsLT(MinVT) ? MinVT : VT;
2179 }
2180
2181 /// Lower the result values of a call into the
2182 /// appropriate copies out of appropriate physical registers.
2183 ///
2184 SDValue
2185 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2186                                    CallingConv::ID CallConv, bool isVarArg,
2187                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2188                                    SDLoc dl, SelectionDAG &DAG,
2189                                    SmallVectorImpl<SDValue> &InVals) const {
2190
2191   // Assign locations to each value returned by this call.
2192   SmallVector<CCValAssign, 16> RVLocs;
2193   bool Is64Bit = Subtarget->is64Bit();
2194   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2195                  *DAG.getContext());
2196   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2197
2198   // Copy all of the result registers out of their specified physreg.
2199   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2200     CCValAssign &VA = RVLocs[i];
2201     EVT CopyVT = VA.getValVT();
2202
2203     // If this is x86-64, and we disabled SSE, we can't return FP values
2204     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2205         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2206       report_fatal_error("SSE register return with SSE disabled");
2207     }
2208
2209     // If we prefer to use the value in xmm registers, copy it out as f80 and
2210     // use a truncate to move it from fp stack reg to xmm reg.
2211     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2212         isScalarFPTypeInSSEReg(VA.getValVT()))
2213       CopyVT = MVT::f80;
2214
2215     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2216                                CopyVT, InFlag).getValue(1);
2217     SDValue Val = Chain.getValue(0);
2218
2219     if (CopyVT != VA.getValVT())
2220       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2221                         // This truncation won't change the value.
2222                         DAG.getIntPtrConstant(1));
2223
2224     InFlag = Chain.getValue(2);
2225     InVals.push_back(Val);
2226   }
2227
2228   return Chain;
2229 }
2230
2231 //===----------------------------------------------------------------------===//
2232 //                C & StdCall & Fast Calling Convention implementation
2233 //===----------------------------------------------------------------------===//
2234 //  StdCall calling convention seems to be standard for many Windows' API
2235 //  routines and around. It differs from C calling convention just a little:
2236 //  callee should clean up the stack, not caller. Symbols should be also
2237 //  decorated in some fancy way :) It doesn't support any vector arguments.
2238 //  For info on fast calling convention see Fast Calling Convention (tail call)
2239 //  implementation LowerX86_32FastCCCallTo.
2240
2241 /// CallIsStructReturn - Determines whether a call uses struct return
2242 /// semantics.
2243 enum StructReturnType {
2244   NotStructReturn,
2245   RegStructReturn,
2246   StackStructReturn
2247 };
2248 static StructReturnType
2249 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2250   if (Outs.empty())
2251     return NotStructReturn;
2252
2253   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2254   if (!Flags.isSRet())
2255     return NotStructReturn;
2256   if (Flags.isInReg())
2257     return RegStructReturn;
2258   return StackStructReturn;
2259 }
2260
2261 /// Determines whether a function uses struct return semantics.
2262 static StructReturnType
2263 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2264   if (Ins.empty())
2265     return NotStructReturn;
2266
2267   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2268   if (!Flags.isSRet())
2269     return NotStructReturn;
2270   if (Flags.isInReg())
2271     return RegStructReturn;
2272   return StackStructReturn;
2273 }
2274
2275 /// Make a copy of an aggregate at address specified by "Src" to address
2276 /// "Dst" with size and alignment information specified by the specific
2277 /// parameter attribute. The copy will be passed as a byval function parameter.
2278 static SDValue
2279 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2280                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2281                           SDLoc dl) {
2282   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2283
2284   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2285                        /*isVolatile*/false, /*AlwaysInline=*/true,
2286                        MachinePointerInfo(), MachinePointerInfo());
2287 }
2288
2289 /// Return true if the calling convention is one that
2290 /// supports tail call optimization.
2291 static bool IsTailCallConvention(CallingConv::ID CC) {
2292   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2293           CC == CallingConv::HiPE);
2294 }
2295
2296 /// \brief Return true if the calling convention is a C calling convention.
2297 static bool IsCCallConvention(CallingConv::ID CC) {
2298   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2299           CC == CallingConv::X86_64_SysV);
2300 }
2301
2302 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2303   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2304     return false;
2305
2306   CallSite CS(CI);
2307   CallingConv::ID CalleeCC = CS.getCallingConv();
2308   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2309     return false;
2310
2311   return true;
2312 }
2313
2314 /// Return true if the function is being made into
2315 /// a tailcall target by changing its ABI.
2316 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2317                                    bool GuaranteedTailCallOpt) {
2318   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2319 }
2320
2321 SDValue
2322 X86TargetLowering::LowerMemArgument(SDValue Chain,
2323                                     CallingConv::ID CallConv,
2324                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2325                                     SDLoc dl, SelectionDAG &DAG,
2326                                     const CCValAssign &VA,
2327                                     MachineFrameInfo *MFI,
2328                                     unsigned i) const {
2329   // Create the nodes corresponding to a load from this parameter slot.
2330   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2331   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2332       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2333   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2334   EVT ValVT;
2335
2336   // If value is passed by pointer we have address passed instead of the value
2337   // itself.
2338   if (VA.getLocInfo() == CCValAssign::Indirect)
2339     ValVT = VA.getLocVT();
2340   else
2341     ValVT = VA.getValVT();
2342
2343   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2344   // changed with more analysis.
2345   // In case of tail call optimization mark all arguments mutable. Since they
2346   // could be overwritten by lowering of arguments in case of a tail call.
2347   if (Flags.isByVal()) {
2348     unsigned Bytes = Flags.getByValSize();
2349     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2350     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2351     return DAG.getFrameIndex(FI, getPointerTy());
2352   } else {
2353     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2354                                     VA.getLocMemOffset(), isImmutable);
2355     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2356     return DAG.getLoad(ValVT, dl, Chain, FIN,
2357                        MachinePointerInfo::getFixedStack(FI),
2358                        false, false, false, 0);
2359   }
2360 }
2361
2362 // FIXME: Get this from tablegen.
2363 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2364                                                 const X86Subtarget *Subtarget) {
2365   assert(Subtarget->is64Bit());
2366
2367   if (Subtarget->isCallingConvWin64(CallConv)) {
2368     static const MCPhysReg GPR64ArgRegsWin64[] = {
2369       X86::RCX, X86::RDX, X86::R8,  X86::R9
2370     };
2371     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2372   }
2373
2374   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2375     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2376   };
2377   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2378 }
2379
2380 // FIXME: Get this from tablegen.
2381 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2382                                                 CallingConv::ID CallConv,
2383                                                 const X86Subtarget *Subtarget) {
2384   assert(Subtarget->is64Bit());
2385   if (Subtarget->isCallingConvWin64(CallConv)) {
2386     // The XMM registers which might contain var arg parameters are shadowed
2387     // in their paired GPR.  So we only need to save the GPR to their home
2388     // slots.
2389     // TODO: __vectorcall will change this.
2390     return None;
2391   }
2392
2393   const Function *Fn = MF.getFunction();
2394   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2395   assert(!(MF.getTarget().Options.UseSoftFloat && NoImplicitFloatOps) &&
2396          "SSE register cannot be used when SSE is disabled!");
2397   if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2398       !Subtarget->hasSSE1())
2399     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2400     // registers.
2401     return None;
2402
2403   static const MCPhysReg XMMArgRegs64Bit[] = {
2404     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2405     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2406   };
2407   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2408 }
2409
2410 SDValue
2411 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2412                                         CallingConv::ID CallConv,
2413                                         bool isVarArg,
2414                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2415                                         SDLoc dl,
2416                                         SelectionDAG &DAG,
2417                                         SmallVectorImpl<SDValue> &InVals)
2418                                           const {
2419   MachineFunction &MF = DAG.getMachineFunction();
2420   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2421
2422   const Function* Fn = MF.getFunction();
2423   if (Fn->hasExternalLinkage() &&
2424       Subtarget->isTargetCygMing() &&
2425       Fn->getName() == "main")
2426     FuncInfo->setForceFramePointer(true);
2427
2428   MachineFrameInfo *MFI = MF.getFrameInfo();
2429   bool Is64Bit = Subtarget->is64Bit();
2430   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2431
2432   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2433          "Var args not supported with calling convention fastcc, ghc or hipe");
2434
2435   // Assign locations to all of the incoming arguments.
2436   SmallVector<CCValAssign, 16> ArgLocs;
2437   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2438
2439   // Allocate shadow area for Win64
2440   if (IsWin64)
2441     CCInfo.AllocateStack(32, 8);
2442
2443   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2444
2445   unsigned LastVal = ~0U;
2446   SDValue ArgValue;
2447   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2448     CCValAssign &VA = ArgLocs[i];
2449     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2450     // places.
2451     assert(VA.getValNo() != LastVal &&
2452            "Don't support value assigned to multiple locs yet");
2453     (void)LastVal;
2454     LastVal = VA.getValNo();
2455
2456     if (VA.isRegLoc()) {
2457       EVT RegVT = VA.getLocVT();
2458       const TargetRegisterClass *RC;
2459       if (RegVT == MVT::i32)
2460         RC = &X86::GR32RegClass;
2461       else if (Is64Bit && RegVT == MVT::i64)
2462         RC = &X86::GR64RegClass;
2463       else if (RegVT == MVT::f32)
2464         RC = &X86::FR32RegClass;
2465       else if (RegVT == MVT::f64)
2466         RC = &X86::FR64RegClass;
2467       else if (RegVT.is512BitVector())
2468         RC = &X86::VR512RegClass;
2469       else if (RegVT.is256BitVector())
2470         RC = &X86::VR256RegClass;
2471       else if (RegVT.is128BitVector())
2472         RC = &X86::VR128RegClass;
2473       else if (RegVT == MVT::x86mmx)
2474         RC = &X86::VR64RegClass;
2475       else if (RegVT == MVT::i1)
2476         RC = &X86::VK1RegClass;
2477       else if (RegVT == MVT::v8i1)
2478         RC = &X86::VK8RegClass;
2479       else if (RegVT == MVT::v16i1)
2480         RC = &X86::VK16RegClass;
2481       else if (RegVT == MVT::v32i1)
2482         RC = &X86::VK32RegClass;
2483       else if (RegVT == MVT::v64i1)
2484         RC = &X86::VK64RegClass;
2485       else
2486         llvm_unreachable("Unknown argument type!");
2487
2488       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2489       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2490
2491       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2492       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2493       // right size.
2494       if (VA.getLocInfo() == CCValAssign::SExt)
2495         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2496                                DAG.getValueType(VA.getValVT()));
2497       else if (VA.getLocInfo() == CCValAssign::ZExt)
2498         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2499                                DAG.getValueType(VA.getValVT()));
2500       else if (VA.getLocInfo() == CCValAssign::BCvt)
2501         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2502
2503       if (VA.isExtInLoc()) {
2504         // Handle MMX values passed in XMM regs.
2505         if (RegVT.isVector())
2506           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2507         else
2508           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2509       }
2510     } else {
2511       assert(VA.isMemLoc());
2512       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2513     }
2514
2515     // If value is passed via pointer - do a load.
2516     if (VA.getLocInfo() == CCValAssign::Indirect)
2517       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2518                              MachinePointerInfo(), false, false, false, 0);
2519
2520     InVals.push_back(ArgValue);
2521   }
2522
2523   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2524     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2525       // The x86-64 ABIs require that for returning structs by value we copy
2526       // the sret argument into %rax/%eax (depending on ABI) for the return.
2527       // Win32 requires us to put the sret argument to %eax as well.
2528       // Save the argument into a virtual register so that we can access it
2529       // from the return points.
2530       if (Ins[i].Flags.isSRet()) {
2531         unsigned Reg = FuncInfo->getSRetReturnReg();
2532         if (!Reg) {
2533           MVT PtrTy = getPointerTy();
2534           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2535           FuncInfo->setSRetReturnReg(Reg);
2536         }
2537         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2538         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2539         break;
2540       }
2541     }
2542   }
2543
2544   unsigned StackSize = CCInfo.getNextStackOffset();
2545   // Align stack specially for tail calls.
2546   if (FuncIsMadeTailCallSafe(CallConv,
2547                              MF.getTarget().Options.GuaranteedTailCallOpt))
2548     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2549
2550   // If the function takes variable number of arguments, make a frame index for
2551   // the start of the first vararg value... for expansion of llvm.va_start. We
2552   // can skip this if there are no va_start calls.
2553   if (MFI->hasVAStart() &&
2554       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2555                    CallConv != CallingConv::X86_ThisCall))) {
2556     FuncInfo->setVarArgsFrameIndex(
2557         MFI->CreateFixedObject(1, StackSize, true));
2558   }
2559
2560   // Figure out if XMM registers are in use.
2561   assert(!(MF.getTarget().Options.UseSoftFloat &&
2562            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2563          "SSE register cannot be used when SSE is disabled!");
2564
2565   // 64-bit calling conventions support varargs and register parameters, so we
2566   // have to do extra work to spill them in the prologue.
2567   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2568     // Find the first unallocated argument registers.
2569     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2570     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2571     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2572     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2573     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2574            "SSE register cannot be used when SSE is disabled!");
2575
2576     // Gather all the live in physical registers.
2577     SmallVector<SDValue, 6> LiveGPRs;
2578     SmallVector<SDValue, 8> LiveXMMRegs;
2579     SDValue ALVal;
2580     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2581       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2582       LiveGPRs.push_back(
2583           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2584     }
2585     if (!ArgXMMs.empty()) {
2586       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2587       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2588       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2589         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2590         LiveXMMRegs.push_back(
2591             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2592       }
2593     }
2594
2595     if (IsWin64) {
2596       const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2597       // Get to the caller-allocated home save location.  Add 8 to account
2598       // for the return address.
2599       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2600       FuncInfo->setRegSaveFrameIndex(
2601           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2602       // Fixup to set vararg frame on shadow area (4 x i64).
2603       if (NumIntRegs < 4)
2604         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2605     } else {
2606       // For X86-64, if there are vararg parameters that are passed via
2607       // registers, then we must store them to their spots on the stack so
2608       // they may be loaded by deferencing the result of va_next.
2609       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2610       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2611       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2612           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2613     }
2614
2615     // Store the integer parameter registers.
2616     SmallVector<SDValue, 8> MemOps;
2617     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2618                                       getPointerTy());
2619     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2620     for (SDValue Val : LiveGPRs) {
2621       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2622                                 DAG.getIntPtrConstant(Offset));
2623       SDValue Store =
2624         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2625                      MachinePointerInfo::getFixedStack(
2626                        FuncInfo->getRegSaveFrameIndex(), Offset),
2627                      false, false, 0);
2628       MemOps.push_back(Store);
2629       Offset += 8;
2630     }
2631
2632     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2633       // Now store the XMM (fp + vector) parameter registers.
2634       SmallVector<SDValue, 12> SaveXMMOps;
2635       SaveXMMOps.push_back(Chain);
2636       SaveXMMOps.push_back(ALVal);
2637       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2638                              FuncInfo->getRegSaveFrameIndex()));
2639       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2640                              FuncInfo->getVarArgsFPOffset()));
2641       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2642                         LiveXMMRegs.end());
2643       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2644                                    MVT::Other, SaveXMMOps));
2645     }
2646
2647     if (!MemOps.empty())
2648       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2649   }
2650
2651   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2652     // Find the largest legal vector type.
2653     MVT VecVT = MVT::Other;
2654     // FIXME: Only some x86_32 calling conventions support AVX512.
2655     if (Subtarget->hasAVX512() &&
2656         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2657                      CallConv == CallingConv::Intel_OCL_BI)))
2658       VecVT = MVT::v16f32;
2659     else if (Subtarget->hasAVX())
2660       VecVT = MVT::v8f32;
2661     else if (Subtarget->hasSSE2())
2662       VecVT = MVT::v4f32;
2663
2664     // We forward some GPRs and some vector types.
2665     SmallVector<MVT, 2> RegParmTypes;
2666     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2667     RegParmTypes.push_back(IntVT);
2668     if (VecVT != MVT::Other)
2669       RegParmTypes.push_back(VecVT);
2670
2671     // Compute the set of forwarded registers. The rest are scratch.
2672     SmallVectorImpl<ForwardedRegister> &Forwards =
2673         FuncInfo->getForwardedMustTailRegParms();
2674     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2675
2676     // Conservatively forward AL on x86_64, since it might be used for varargs.
2677     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2678       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2679       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2680     }
2681
2682     // Copy all forwards from physical to virtual registers.
2683     for (ForwardedRegister &F : Forwards) {
2684       // FIXME: Can we use a less constrained schedule?
2685       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2686       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2687       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2688     }
2689   }
2690
2691   // Some CCs need callee pop.
2692   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2693                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2694     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2695   } else {
2696     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2697     // If this is an sret function, the return should pop the hidden pointer.
2698     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2699         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2700         argsAreStructReturn(Ins) == StackStructReturn)
2701       FuncInfo->setBytesToPopOnReturn(4);
2702   }
2703
2704   if (!Is64Bit) {
2705     // RegSaveFrameIndex is X86-64 only.
2706     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2707     if (CallConv == CallingConv::X86_FastCall ||
2708         CallConv == CallingConv::X86_ThisCall)
2709       // fastcc functions can't have varargs.
2710       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2711   }
2712
2713   FuncInfo->setArgumentStackSize(StackSize);
2714
2715   return Chain;
2716 }
2717
2718 SDValue
2719 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2720                                     SDValue StackPtr, SDValue Arg,
2721                                     SDLoc dl, SelectionDAG &DAG,
2722                                     const CCValAssign &VA,
2723                                     ISD::ArgFlagsTy Flags) const {
2724   unsigned LocMemOffset = VA.getLocMemOffset();
2725   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2726   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2727   if (Flags.isByVal())
2728     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2729
2730   return DAG.getStore(Chain, dl, Arg, PtrOff,
2731                       MachinePointerInfo::getStack(LocMemOffset),
2732                       false, false, 0);
2733 }
2734
2735 /// Emit a load of return address if tail call
2736 /// optimization is performed and it is required.
2737 SDValue
2738 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2739                                            SDValue &OutRetAddr, SDValue Chain,
2740                                            bool IsTailCall, bool Is64Bit,
2741                                            int FPDiff, SDLoc dl) const {
2742   // Adjust the Return address stack slot.
2743   EVT VT = getPointerTy();
2744   OutRetAddr = getReturnAddressFrameIndex(DAG);
2745
2746   // Load the "old" Return address.
2747   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2748                            false, false, false, 0);
2749   return SDValue(OutRetAddr.getNode(), 1);
2750 }
2751
2752 /// Emit a store of the return address if tail call
2753 /// optimization is performed and it is required (FPDiff!=0).
2754 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2755                                         SDValue Chain, SDValue RetAddrFrIdx,
2756                                         EVT PtrVT, unsigned SlotSize,
2757                                         int FPDiff, SDLoc dl) {
2758   // Store the return address to the appropriate stack slot.
2759   if (!FPDiff) return Chain;
2760   // Calculate the new stack slot for the return address.
2761   int NewReturnAddrFI =
2762     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2763                                          false);
2764   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2765   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2766                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2767                        false, false, 0);
2768   return Chain;
2769 }
2770
2771 SDValue
2772 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2773                              SmallVectorImpl<SDValue> &InVals) const {
2774   SelectionDAG &DAG                     = CLI.DAG;
2775   SDLoc &dl                             = CLI.DL;
2776   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2777   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2778   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2779   SDValue Chain                         = CLI.Chain;
2780   SDValue Callee                        = CLI.Callee;
2781   CallingConv::ID CallConv              = CLI.CallConv;
2782   bool &isTailCall                      = CLI.IsTailCall;
2783   bool isVarArg                         = CLI.IsVarArg;
2784
2785   MachineFunction &MF = DAG.getMachineFunction();
2786   bool Is64Bit        = Subtarget->is64Bit();
2787   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2788   StructReturnType SR = callIsStructReturn(Outs);
2789   bool IsSibcall      = false;
2790   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2791
2792   if (MF.getTarget().Options.DisableTailCalls)
2793     isTailCall = false;
2794
2795   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2796   if (IsMustTail) {
2797     // Force this to be a tail call.  The verifier rules are enough to ensure
2798     // that we can lower this successfully without moving the return address
2799     // around.
2800     isTailCall = true;
2801   } else if (isTailCall) {
2802     // Check if it's really possible to do a tail call.
2803     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2804                     isVarArg, SR != NotStructReturn,
2805                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2806                     Outs, OutVals, Ins, DAG);
2807
2808     // Sibcalls are automatically detected tailcalls which do not require
2809     // ABI changes.
2810     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2811       IsSibcall = true;
2812
2813     if (isTailCall)
2814       ++NumTailCalls;
2815   }
2816
2817   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2818          "Var args not supported with calling convention fastcc, ghc or hipe");
2819
2820   // Analyze operands of the call, assigning locations to each operand.
2821   SmallVector<CCValAssign, 16> ArgLocs;
2822   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2823
2824   // Allocate shadow area for Win64
2825   if (IsWin64)
2826     CCInfo.AllocateStack(32, 8);
2827
2828   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2829
2830   // Get a count of how many bytes are to be pushed on the stack.
2831   unsigned NumBytes = CCInfo.getNextStackOffset();
2832   if (IsSibcall)
2833     // This is a sibcall. The memory operands are available in caller's
2834     // own caller's stack.
2835     NumBytes = 0;
2836   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2837            IsTailCallConvention(CallConv))
2838     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2839
2840   int FPDiff = 0;
2841   if (isTailCall && !IsSibcall && !IsMustTail) {
2842     // Lower arguments at fp - stackoffset + fpdiff.
2843     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2844
2845     FPDiff = NumBytesCallerPushed - NumBytes;
2846
2847     // Set the delta of movement of the returnaddr stackslot.
2848     // But only set if delta is greater than previous delta.
2849     if (FPDiff < X86Info->getTCReturnAddrDelta())
2850       X86Info->setTCReturnAddrDelta(FPDiff);
2851   }
2852
2853   unsigned NumBytesToPush = NumBytes;
2854   unsigned NumBytesToPop = NumBytes;
2855
2856   // If we have an inalloca argument, all stack space has already been allocated
2857   // for us and be right at the top of the stack.  We don't support multiple
2858   // arguments passed in memory when using inalloca.
2859   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2860     NumBytesToPush = 0;
2861     if (!ArgLocs.back().isMemLoc())
2862       report_fatal_error("cannot use inalloca attribute on a register "
2863                          "parameter");
2864     if (ArgLocs.back().getLocMemOffset() != 0)
2865       report_fatal_error("any parameter with the inalloca attribute must be "
2866                          "the only memory argument");
2867   }
2868
2869   if (!IsSibcall)
2870     Chain = DAG.getCALLSEQ_START(
2871         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2872
2873   SDValue RetAddrFrIdx;
2874   // Load return address for tail calls.
2875   if (isTailCall && FPDiff)
2876     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2877                                     Is64Bit, FPDiff, dl);
2878
2879   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2880   SmallVector<SDValue, 8> MemOpChains;
2881   SDValue StackPtr;
2882
2883   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2884   // of tail call optimization arguments are handle later.
2885   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2886   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2887     // Skip inalloca arguments, they have already been written.
2888     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2889     if (Flags.isInAlloca())
2890       continue;
2891
2892     CCValAssign &VA = ArgLocs[i];
2893     EVT RegVT = VA.getLocVT();
2894     SDValue Arg = OutVals[i];
2895     bool isByVal = Flags.isByVal();
2896
2897     // Promote the value if needed.
2898     switch (VA.getLocInfo()) {
2899     default: llvm_unreachable("Unknown loc info!");
2900     case CCValAssign::Full: break;
2901     case CCValAssign::SExt:
2902       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2903       break;
2904     case CCValAssign::ZExt:
2905       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2906       break;
2907     case CCValAssign::AExt:
2908       if (RegVT.is128BitVector()) {
2909         // Special case: passing MMX values in XMM registers.
2910         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2911         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2912         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2913       } else
2914         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2915       break;
2916     case CCValAssign::BCvt:
2917       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2918       break;
2919     case CCValAssign::Indirect: {
2920       // Store the argument.
2921       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2922       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2923       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2924                            MachinePointerInfo::getFixedStack(FI),
2925                            false, false, 0);
2926       Arg = SpillSlot;
2927       break;
2928     }
2929     }
2930
2931     if (VA.isRegLoc()) {
2932       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2933       if (isVarArg && IsWin64) {
2934         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2935         // shadow reg if callee is a varargs function.
2936         unsigned ShadowReg = 0;
2937         switch (VA.getLocReg()) {
2938         case X86::XMM0: ShadowReg = X86::RCX; break;
2939         case X86::XMM1: ShadowReg = X86::RDX; break;
2940         case X86::XMM2: ShadowReg = X86::R8; break;
2941         case X86::XMM3: ShadowReg = X86::R9; break;
2942         }
2943         if (ShadowReg)
2944           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2945       }
2946     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2947       assert(VA.isMemLoc());
2948       if (!StackPtr.getNode())
2949         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2950                                       getPointerTy());
2951       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2952                                              dl, DAG, VA, Flags));
2953     }
2954   }
2955
2956   if (!MemOpChains.empty())
2957     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2958
2959   if (Subtarget->isPICStyleGOT()) {
2960     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2961     // GOT pointer.
2962     if (!isTailCall) {
2963       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2964                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2965     } else {
2966       // If we are tail calling and generating PIC/GOT style code load the
2967       // address of the callee into ECX. The value in ecx is used as target of
2968       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2969       // for tail calls on PIC/GOT architectures. Normally we would just put the
2970       // address of GOT into ebx and then call target@PLT. But for tail calls
2971       // ebx would be restored (since ebx is callee saved) before jumping to the
2972       // target@PLT.
2973
2974       // Note: The actual moving to ECX is done further down.
2975       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2976       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2977           !G->getGlobal()->hasProtectedVisibility())
2978         Callee = LowerGlobalAddress(Callee, DAG);
2979       else if (isa<ExternalSymbolSDNode>(Callee))
2980         Callee = LowerExternalSymbol(Callee, DAG);
2981     }
2982   }
2983
2984   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2985     // From AMD64 ABI document:
2986     // For calls that may call functions that use varargs or stdargs
2987     // (prototype-less calls or calls to functions containing ellipsis (...) in
2988     // the declaration) %al is used as hidden argument to specify the number
2989     // of SSE registers used. The contents of %al do not need to match exactly
2990     // the number of registers, but must be an ubound on the number of SSE
2991     // registers used and is in the range 0 - 8 inclusive.
2992
2993     // Count the number of XMM registers allocated.
2994     static const MCPhysReg XMMArgRegs[] = {
2995       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2996       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2997     };
2998     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2999     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3000            && "SSE registers cannot be used when SSE is disabled");
3001
3002     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3003                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
3004   }
3005
3006   if (isVarArg && IsMustTail) {
3007     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3008     for (const auto &F : Forwards) {
3009       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3010       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3011     }
3012   }
3013
3014   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3015   // don't need this because the eligibility check rejects calls that require
3016   // shuffling arguments passed in memory.
3017   if (!IsSibcall && isTailCall) {
3018     // Force all the incoming stack arguments to be loaded from the stack
3019     // before any new outgoing arguments are stored to the stack, because the
3020     // outgoing stack slots may alias the incoming argument stack slots, and
3021     // the alias isn't otherwise explicit. This is slightly more conservative
3022     // than necessary, because it means that each store effectively depends
3023     // on every argument instead of just those arguments it would clobber.
3024     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3025
3026     SmallVector<SDValue, 8> MemOpChains2;
3027     SDValue FIN;
3028     int FI = 0;
3029     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3030       CCValAssign &VA = ArgLocs[i];
3031       if (VA.isRegLoc())
3032         continue;
3033       assert(VA.isMemLoc());
3034       SDValue Arg = OutVals[i];
3035       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3036       // Skip inalloca arguments.  They don't require any work.
3037       if (Flags.isInAlloca())
3038         continue;
3039       // Create frame index.
3040       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3041       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3042       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3043       FIN = DAG.getFrameIndex(FI, getPointerTy());
3044
3045       if (Flags.isByVal()) {
3046         // Copy relative to framepointer.
3047         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
3048         if (!StackPtr.getNode())
3049           StackPtr = DAG.getCopyFromReg(Chain, dl,
3050                                         RegInfo->getStackRegister(),
3051                                         getPointerTy());
3052         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3053
3054         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3055                                                          ArgChain,
3056                                                          Flags, DAG, dl));
3057       } else {
3058         // Store relative to framepointer.
3059         MemOpChains2.push_back(
3060           DAG.getStore(ArgChain, dl, Arg, FIN,
3061                        MachinePointerInfo::getFixedStack(FI),
3062                        false, false, 0));
3063       }
3064     }
3065
3066     if (!MemOpChains2.empty())
3067       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3068
3069     // Store the return address to the appropriate stack slot.
3070     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3071                                      getPointerTy(), RegInfo->getSlotSize(),
3072                                      FPDiff, dl);
3073   }
3074
3075   // Build a sequence of copy-to-reg nodes chained together with token chain
3076   // and flag operands which copy the outgoing args into registers.
3077   SDValue InFlag;
3078   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3079     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3080                              RegsToPass[i].second, InFlag);
3081     InFlag = Chain.getValue(1);
3082   }
3083
3084   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3085     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3086     // In the 64-bit large code model, we have to make all calls
3087     // through a register, since the call instruction's 32-bit
3088     // pc-relative offset may not be large enough to hold the whole
3089     // address.
3090   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3091     // If the callee is a GlobalAddress node (quite common, every direct call
3092     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3093     // it.
3094     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3095
3096     // We should use extra load for direct calls to dllimported functions in
3097     // non-JIT mode.
3098     const GlobalValue *GV = G->getGlobal();
3099     if (!GV->hasDLLImportStorageClass()) {
3100       unsigned char OpFlags = 0;
3101       bool ExtraLoad = false;
3102       unsigned WrapperKind = ISD::DELETED_NODE;
3103
3104       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3105       // external symbols most go through the PLT in PIC mode.  If the symbol
3106       // has hidden or protected visibility, or if it is static or local, then
3107       // we don't need to use the PLT - we can directly call it.
3108       if (Subtarget->isTargetELF() &&
3109           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3110           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3111         OpFlags = X86II::MO_PLT;
3112       } else if (Subtarget->isPICStyleStubAny() &&
3113                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3114                  (!Subtarget->getTargetTriple().isMacOSX() ||
3115                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3116         // PC-relative references to external symbols should go through $stub,
3117         // unless we're building with the leopard linker or later, which
3118         // automatically synthesizes these stubs.
3119         OpFlags = X86II::MO_DARWIN_STUB;
3120       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3121                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3122         // If the function is marked as non-lazy, generate an indirect call
3123         // which loads from the GOT directly. This avoids runtime overhead
3124         // at the cost of eager binding (and one extra byte of encoding).
3125         OpFlags = X86II::MO_GOTPCREL;
3126         WrapperKind = X86ISD::WrapperRIP;
3127         ExtraLoad = true;
3128       }
3129
3130       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3131                                           G->getOffset(), OpFlags);
3132
3133       // Add a wrapper if needed.
3134       if (WrapperKind != ISD::DELETED_NODE)
3135         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3136       // Add extra indirection if needed.
3137       if (ExtraLoad)
3138         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3139                              MachinePointerInfo::getGOT(),
3140                              false, false, false, 0);
3141     }
3142   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3143     unsigned char OpFlags = 0;
3144
3145     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3146     // external symbols should go through the PLT.
3147     if (Subtarget->isTargetELF() &&
3148         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3149       OpFlags = X86II::MO_PLT;
3150     } else if (Subtarget->isPICStyleStubAny() &&
3151                (!Subtarget->getTargetTriple().isMacOSX() ||
3152                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3153       // PC-relative references to external symbols should go through $stub,
3154       // unless we're building with the leopard linker or later, which
3155       // automatically synthesizes these stubs.
3156       OpFlags = X86II::MO_DARWIN_STUB;
3157     }
3158
3159     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3160                                          OpFlags);
3161   } else if (Subtarget->isTarget64BitILP32() &&
3162              Callee->getValueType(0) == MVT::i32) {
3163     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3164     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3165   }
3166
3167   // Returns a chain & a flag for retval copy to use.
3168   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3169   SmallVector<SDValue, 8> Ops;
3170
3171   if (!IsSibcall && isTailCall) {
3172     Chain = DAG.getCALLSEQ_END(Chain,
3173                                DAG.getIntPtrConstant(NumBytesToPop, true),
3174                                DAG.getIntPtrConstant(0, true), InFlag, dl);
3175     InFlag = Chain.getValue(1);
3176   }
3177
3178   Ops.push_back(Chain);
3179   Ops.push_back(Callee);
3180
3181   if (isTailCall)
3182     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
3183
3184   // Add argument registers to the end of the list so that they are known live
3185   // into the call.
3186   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3187     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3188                                   RegsToPass[i].second.getValueType()));
3189
3190   // Add a register mask operand representing the call-preserved registers.
3191   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3192   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3193   assert(Mask && "Missing call preserved mask for calling convention");
3194   Ops.push_back(DAG.getRegisterMask(Mask));
3195
3196   if (InFlag.getNode())
3197     Ops.push_back(InFlag);
3198
3199   if (isTailCall) {
3200     // We used to do:
3201     //// If this is the first return lowered for this function, add the regs
3202     //// to the liveout set for the function.
3203     // This isn't right, although it's probably harmless on x86; liveouts
3204     // should be computed from returns not tail calls.  Consider a void
3205     // function making a tail call to a function returning int.
3206     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3207   }
3208
3209   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3210   InFlag = Chain.getValue(1);
3211
3212   // Create the CALLSEQ_END node.
3213   unsigned NumBytesForCalleeToPop;
3214   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3215                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3216     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3217   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3218            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3219            SR == StackStructReturn)
3220     // If this is a call to a struct-return function, the callee
3221     // pops the hidden struct pointer, so we have to push it back.
3222     // This is common for Darwin/X86, Linux & Mingw32 targets.
3223     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3224     NumBytesForCalleeToPop = 4;
3225   else
3226     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3227
3228   // Returns a flag for retval copy to use.
3229   if (!IsSibcall) {
3230     Chain = DAG.getCALLSEQ_END(Chain,
3231                                DAG.getIntPtrConstant(NumBytesToPop, true),
3232                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3233                                                      true),
3234                                InFlag, dl);
3235     InFlag = Chain.getValue(1);
3236   }
3237
3238   // Handle result values, copying them out of physregs into vregs that we
3239   // return.
3240   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3241                          Ins, dl, DAG, InVals);
3242 }
3243
3244 //===----------------------------------------------------------------------===//
3245 //                Fast Calling Convention (tail call) implementation
3246 //===----------------------------------------------------------------------===//
3247
3248 //  Like std call, callee cleans arguments, convention except that ECX is
3249 //  reserved for storing the tail called function address. Only 2 registers are
3250 //  free for argument passing (inreg). Tail call optimization is performed
3251 //  provided:
3252 //                * tailcallopt is enabled
3253 //                * caller/callee are fastcc
3254 //  On X86_64 architecture with GOT-style position independent code only local
3255 //  (within module) calls are supported at the moment.
3256 //  To keep the stack aligned according to platform abi the function
3257 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3258 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3259 //  If a tail called function callee has more arguments than the caller the
3260 //  caller needs to make sure that there is room to move the RETADDR to. This is
3261 //  achieved by reserving an area the size of the argument delta right after the
3262 //  original RETADDR, but before the saved framepointer or the spilled registers
3263 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3264 //  stack layout:
3265 //    arg1
3266 //    arg2
3267 //    RETADDR
3268 //    [ new RETADDR
3269 //      move area ]
3270 //    (possible EBP)
3271 //    ESI
3272 //    EDI
3273 //    local1 ..
3274
3275 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3276 /// for a 16 byte align requirement.
3277 unsigned
3278 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3279                                                SelectionDAG& DAG) const {
3280   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3281   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3282   unsigned StackAlignment = TFI.getStackAlignment();
3283   uint64_t AlignMask = StackAlignment - 1;
3284   int64_t Offset = StackSize;
3285   unsigned SlotSize = RegInfo->getSlotSize();
3286   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3287     // Number smaller than 12 so just add the difference.
3288     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3289   } else {
3290     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3291     Offset = ((~AlignMask) & Offset) + StackAlignment +
3292       (StackAlignment-SlotSize);
3293   }
3294   return Offset;
3295 }
3296
3297 /// MatchingStackOffset - Return true if the given stack call argument is
3298 /// already available in the same position (relatively) of the caller's
3299 /// incoming argument stack.
3300 static
3301 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3302                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3303                          const X86InstrInfo *TII) {
3304   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3305   int FI = INT_MAX;
3306   if (Arg.getOpcode() == ISD::CopyFromReg) {
3307     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3308     if (!TargetRegisterInfo::isVirtualRegister(VR))
3309       return false;
3310     MachineInstr *Def = MRI->getVRegDef(VR);
3311     if (!Def)
3312       return false;
3313     if (!Flags.isByVal()) {
3314       if (!TII->isLoadFromStackSlot(Def, FI))
3315         return false;
3316     } else {
3317       unsigned Opcode = Def->getOpcode();
3318       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3319            Opcode == X86::LEA64_32r) &&
3320           Def->getOperand(1).isFI()) {
3321         FI = Def->getOperand(1).getIndex();
3322         Bytes = Flags.getByValSize();
3323       } else
3324         return false;
3325     }
3326   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3327     if (Flags.isByVal())
3328       // ByVal argument is passed in as a pointer but it's now being
3329       // dereferenced. e.g.
3330       // define @foo(%struct.X* %A) {
3331       //   tail call @bar(%struct.X* byval %A)
3332       // }
3333       return false;
3334     SDValue Ptr = Ld->getBasePtr();
3335     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3336     if (!FINode)
3337       return false;
3338     FI = FINode->getIndex();
3339   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3340     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3341     FI = FINode->getIndex();
3342     Bytes = Flags.getByValSize();
3343   } else
3344     return false;
3345
3346   assert(FI != INT_MAX);
3347   if (!MFI->isFixedObjectIndex(FI))
3348     return false;
3349   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3350 }
3351
3352 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3353 /// for tail call optimization. Targets which want to do tail call
3354 /// optimization should implement this function.
3355 bool
3356 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3357                                                      CallingConv::ID CalleeCC,
3358                                                      bool isVarArg,
3359                                                      bool isCalleeStructRet,
3360                                                      bool isCallerStructRet,
3361                                                      Type *RetTy,
3362                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3363                                     const SmallVectorImpl<SDValue> &OutVals,
3364                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3365                                                      SelectionDAG &DAG) const {
3366   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3367     return false;
3368
3369   // If -tailcallopt is specified, make fastcc functions tail-callable.
3370   const MachineFunction &MF = DAG.getMachineFunction();
3371   const Function *CallerF = MF.getFunction();
3372
3373   // If the function return type is x86_fp80 and the callee return type is not,
3374   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3375   // perform a tailcall optimization here.
3376   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3377     return false;
3378
3379   CallingConv::ID CallerCC = CallerF->getCallingConv();
3380   bool CCMatch = CallerCC == CalleeCC;
3381   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3382   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3383
3384   // Win64 functions have extra shadow space for argument homing. Don't do the
3385   // sibcall if the caller and callee have mismatched expectations for this
3386   // space.
3387   if (IsCalleeWin64 != IsCallerWin64)
3388     return false;
3389
3390   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3391     if (IsTailCallConvention(CalleeCC) && CCMatch)
3392       return true;
3393     return false;
3394   }
3395
3396   // Look for obvious safe cases to perform tail call optimization that do not
3397   // require ABI changes. This is what gcc calls sibcall.
3398
3399   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3400   // emit a special epilogue.
3401   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3402   if (RegInfo->needsStackRealignment(MF))
3403     return false;
3404
3405   // Also avoid sibcall optimization if either caller or callee uses struct
3406   // return semantics.
3407   if (isCalleeStructRet || isCallerStructRet)
3408     return false;
3409
3410   // An stdcall/thiscall caller is expected to clean up its arguments; the
3411   // callee isn't going to do that.
3412   // FIXME: this is more restrictive than needed. We could produce a tailcall
3413   // when the stack adjustment matches. For example, with a thiscall that takes
3414   // only one argument.
3415   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3416                    CallerCC == CallingConv::X86_ThisCall))
3417     return false;
3418
3419   // Do not sibcall optimize vararg calls unless all arguments are passed via
3420   // registers.
3421   if (isVarArg && !Outs.empty()) {
3422
3423     // Optimizing for varargs on Win64 is unlikely to be safe without
3424     // additional testing.
3425     if (IsCalleeWin64 || IsCallerWin64)
3426       return false;
3427
3428     SmallVector<CCValAssign, 16> ArgLocs;
3429     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3430                    *DAG.getContext());
3431
3432     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3433     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3434       if (!ArgLocs[i].isRegLoc())
3435         return false;
3436   }
3437
3438   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3439   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3440   // this into a sibcall.
3441   bool Unused = false;
3442   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3443     if (!Ins[i].Used) {
3444       Unused = true;
3445       break;
3446     }
3447   }
3448   if (Unused) {
3449     SmallVector<CCValAssign, 16> RVLocs;
3450     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3451                    *DAG.getContext());
3452     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3453     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3454       CCValAssign &VA = RVLocs[i];
3455       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3456         return false;
3457     }
3458   }
3459
3460   // If the calling conventions do not match, then we'd better make sure the
3461   // results are returned in the same way as what the caller expects.
3462   if (!CCMatch) {
3463     SmallVector<CCValAssign, 16> RVLocs1;
3464     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3465                     *DAG.getContext());
3466     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3467
3468     SmallVector<CCValAssign, 16> RVLocs2;
3469     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3470                     *DAG.getContext());
3471     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3472
3473     if (RVLocs1.size() != RVLocs2.size())
3474       return false;
3475     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3476       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3477         return false;
3478       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3479         return false;
3480       if (RVLocs1[i].isRegLoc()) {
3481         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3482           return false;
3483       } else {
3484         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3485           return false;
3486       }
3487     }
3488   }
3489
3490   // If the callee takes no arguments then go on to check the results of the
3491   // call.
3492   if (!Outs.empty()) {
3493     // Check if stack adjustment is needed. For now, do not do this if any
3494     // argument is passed on the stack.
3495     SmallVector<CCValAssign, 16> ArgLocs;
3496     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3497                    *DAG.getContext());
3498
3499     // Allocate shadow area for Win64
3500     if (IsCalleeWin64)
3501       CCInfo.AllocateStack(32, 8);
3502
3503     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3504     if (CCInfo.getNextStackOffset()) {
3505       MachineFunction &MF = DAG.getMachineFunction();
3506       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3507         return false;
3508
3509       // Check if the arguments are already laid out in the right way as
3510       // the caller's fixed stack objects.
3511       MachineFrameInfo *MFI = MF.getFrameInfo();
3512       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3513       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3514       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3515         CCValAssign &VA = ArgLocs[i];
3516         SDValue Arg = OutVals[i];
3517         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3518         if (VA.getLocInfo() == CCValAssign::Indirect)
3519           return false;
3520         if (!VA.isRegLoc()) {
3521           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3522                                    MFI, MRI, TII))
3523             return false;
3524         }
3525       }
3526     }
3527
3528     // If the tailcall address may be in a register, then make sure it's
3529     // possible to register allocate for it. In 32-bit, the call address can
3530     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3531     // callee-saved registers are restored. These happen to be the same
3532     // registers used to pass 'inreg' arguments so watch out for those.
3533     if (!Subtarget->is64Bit() &&
3534         ((!isa<GlobalAddressSDNode>(Callee) &&
3535           !isa<ExternalSymbolSDNode>(Callee)) ||
3536          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3537       unsigned NumInRegs = 0;
3538       // In PIC we need an extra register to formulate the address computation
3539       // for the callee.
3540       unsigned MaxInRegs =
3541         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3542
3543       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3544         CCValAssign &VA = ArgLocs[i];
3545         if (!VA.isRegLoc())
3546           continue;
3547         unsigned Reg = VA.getLocReg();
3548         switch (Reg) {
3549         default: break;
3550         case X86::EAX: case X86::EDX: case X86::ECX:
3551           if (++NumInRegs == MaxInRegs)
3552             return false;
3553           break;
3554         }
3555       }
3556     }
3557   }
3558
3559   return true;
3560 }
3561
3562 FastISel *
3563 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3564                                   const TargetLibraryInfo *libInfo) const {
3565   return X86::createFastISel(funcInfo, libInfo);
3566 }
3567
3568 //===----------------------------------------------------------------------===//
3569 //                           Other Lowering Hooks
3570 //===----------------------------------------------------------------------===//
3571
3572 static bool MayFoldLoad(SDValue Op) {
3573   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3574 }
3575
3576 static bool MayFoldIntoStore(SDValue Op) {
3577   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3578 }
3579
3580 static bool isTargetShuffle(unsigned Opcode) {
3581   switch(Opcode) {
3582   default: return false;
3583   case X86ISD::BLENDI:
3584   case X86ISD::PSHUFB:
3585   case X86ISD::PSHUFD:
3586   case X86ISD::PSHUFHW:
3587   case X86ISD::PSHUFLW:
3588   case X86ISD::SHUFP:
3589   case X86ISD::PALIGNR:
3590   case X86ISD::MOVLHPS:
3591   case X86ISD::MOVLHPD:
3592   case X86ISD::MOVHLPS:
3593   case X86ISD::MOVLPS:
3594   case X86ISD::MOVLPD:
3595   case X86ISD::MOVSHDUP:
3596   case X86ISD::MOVSLDUP:
3597   case X86ISD::MOVDDUP:
3598   case X86ISD::MOVSS:
3599   case X86ISD::MOVSD:
3600   case X86ISD::UNPCKL:
3601   case X86ISD::UNPCKH:
3602   case X86ISD::VPERMILPI:
3603   case X86ISD::VPERM2X128:
3604   case X86ISD::VPERMI:
3605     return true;
3606   }
3607 }
3608
3609 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3610                                     SDValue V1, unsigned TargetMask,
3611                                     SelectionDAG &DAG) {
3612   switch(Opc) {
3613   default: llvm_unreachable("Unknown x86 shuffle node");
3614   case X86ISD::PSHUFD:
3615   case X86ISD::PSHUFHW:
3616   case X86ISD::PSHUFLW:
3617   case X86ISD::VPERMILPI:
3618   case X86ISD::VPERMI:
3619     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3620   }
3621 }
3622
3623 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3624                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3625   switch(Opc) {
3626   default: llvm_unreachable("Unknown x86 shuffle node");
3627   case X86ISD::MOVLHPS:
3628   case X86ISD::MOVLHPD:
3629   case X86ISD::MOVHLPS:
3630   case X86ISD::MOVLPS:
3631   case X86ISD::MOVLPD:
3632   case X86ISD::MOVSS:
3633   case X86ISD::MOVSD:
3634   case X86ISD::UNPCKL:
3635   case X86ISD::UNPCKH:
3636     return DAG.getNode(Opc, dl, VT, V1, V2);
3637   }
3638 }
3639
3640 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3641   MachineFunction &MF = DAG.getMachineFunction();
3642   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3643   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3644   int ReturnAddrIndex = FuncInfo->getRAIndex();
3645
3646   if (ReturnAddrIndex == 0) {
3647     // Set up a frame object for the return address.
3648     unsigned SlotSize = RegInfo->getSlotSize();
3649     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3650                                                            -(int64_t)SlotSize,
3651                                                            false);
3652     FuncInfo->setRAIndex(ReturnAddrIndex);
3653   }
3654
3655   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3656 }
3657
3658 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3659                                        bool hasSymbolicDisplacement) {
3660   // Offset should fit into 32 bit immediate field.
3661   if (!isInt<32>(Offset))
3662     return false;
3663
3664   // If we don't have a symbolic displacement - we don't have any extra
3665   // restrictions.
3666   if (!hasSymbolicDisplacement)
3667     return true;
3668
3669   // FIXME: Some tweaks might be needed for medium code model.
3670   if (M != CodeModel::Small && M != CodeModel::Kernel)
3671     return false;
3672
3673   // For small code model we assume that latest object is 16MB before end of 31
3674   // bits boundary. We may also accept pretty large negative constants knowing
3675   // that all objects are in the positive half of address space.
3676   if (M == CodeModel::Small && Offset < 16*1024*1024)
3677     return true;
3678
3679   // For kernel code model we know that all object resist in the negative half
3680   // of 32bits address space. We may not accept negative offsets, since they may
3681   // be just off and we may accept pretty large positive ones.
3682   if (M == CodeModel::Kernel && Offset >= 0)
3683     return true;
3684
3685   return false;
3686 }
3687
3688 /// isCalleePop - Determines whether the callee is required to pop its
3689 /// own arguments. Callee pop is necessary to support tail calls.
3690 bool X86::isCalleePop(CallingConv::ID CallingConv,
3691                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3692   switch (CallingConv) {
3693   default:
3694     return false;
3695   case CallingConv::X86_StdCall:
3696   case CallingConv::X86_FastCall:
3697   case CallingConv::X86_ThisCall:
3698     return !is64Bit;
3699   case CallingConv::Fast:
3700   case CallingConv::GHC:
3701   case CallingConv::HiPE:
3702     if (IsVarArg)
3703       return false;
3704     return TailCallOpt;
3705   }
3706 }
3707
3708 /// \brief Return true if the condition is an unsigned comparison operation.
3709 static bool isX86CCUnsigned(unsigned X86CC) {
3710   switch (X86CC) {
3711   default: llvm_unreachable("Invalid integer condition!");
3712   case X86::COND_E:     return true;
3713   case X86::COND_G:     return false;
3714   case X86::COND_GE:    return false;
3715   case X86::COND_L:     return false;
3716   case X86::COND_LE:    return false;
3717   case X86::COND_NE:    return true;
3718   case X86::COND_B:     return true;
3719   case X86::COND_A:     return true;
3720   case X86::COND_BE:    return true;
3721   case X86::COND_AE:    return true;
3722   }
3723   llvm_unreachable("covered switch fell through?!");
3724 }
3725
3726 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3727 /// specific condition code, returning the condition code and the LHS/RHS of the
3728 /// comparison to make.
3729 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3730                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3731   if (!isFP) {
3732     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3733       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3734         // X > -1   -> X == 0, jump !sign.
3735         RHS = DAG.getConstant(0, RHS.getValueType());
3736         return X86::COND_NS;
3737       }
3738       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3739         // X < 0   -> X == 0, jump on sign.
3740         return X86::COND_S;
3741       }
3742       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3743         // X < 1   -> X <= 0
3744         RHS = DAG.getConstant(0, RHS.getValueType());
3745         return X86::COND_LE;
3746       }
3747     }
3748
3749     switch (SetCCOpcode) {
3750     default: llvm_unreachable("Invalid integer condition!");
3751     case ISD::SETEQ:  return X86::COND_E;
3752     case ISD::SETGT:  return X86::COND_G;
3753     case ISD::SETGE:  return X86::COND_GE;
3754     case ISD::SETLT:  return X86::COND_L;
3755     case ISD::SETLE:  return X86::COND_LE;
3756     case ISD::SETNE:  return X86::COND_NE;
3757     case ISD::SETULT: return X86::COND_B;
3758     case ISD::SETUGT: return X86::COND_A;
3759     case ISD::SETULE: return X86::COND_BE;
3760     case ISD::SETUGE: return X86::COND_AE;
3761     }
3762   }
3763
3764   // First determine if it is required or is profitable to flip the operands.
3765
3766   // If LHS is a foldable load, but RHS is not, flip the condition.
3767   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3768       !ISD::isNON_EXTLoad(RHS.getNode())) {
3769     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3770     std::swap(LHS, RHS);
3771   }
3772
3773   switch (SetCCOpcode) {
3774   default: break;
3775   case ISD::SETOLT:
3776   case ISD::SETOLE:
3777   case ISD::SETUGT:
3778   case ISD::SETUGE:
3779     std::swap(LHS, RHS);
3780     break;
3781   }
3782
3783   // On a floating point condition, the flags are set as follows:
3784   // ZF  PF  CF   op
3785   //  0 | 0 | 0 | X > Y
3786   //  0 | 0 | 1 | X < Y
3787   //  1 | 0 | 0 | X == Y
3788   //  1 | 1 | 1 | unordered
3789   switch (SetCCOpcode) {
3790   default: llvm_unreachable("Condcode should be pre-legalized away");
3791   case ISD::SETUEQ:
3792   case ISD::SETEQ:   return X86::COND_E;
3793   case ISD::SETOLT:              // flipped
3794   case ISD::SETOGT:
3795   case ISD::SETGT:   return X86::COND_A;
3796   case ISD::SETOLE:              // flipped
3797   case ISD::SETOGE:
3798   case ISD::SETGE:   return X86::COND_AE;
3799   case ISD::SETUGT:              // flipped
3800   case ISD::SETULT:
3801   case ISD::SETLT:   return X86::COND_B;
3802   case ISD::SETUGE:              // flipped
3803   case ISD::SETULE:
3804   case ISD::SETLE:   return X86::COND_BE;
3805   case ISD::SETONE:
3806   case ISD::SETNE:   return X86::COND_NE;
3807   case ISD::SETUO:   return X86::COND_P;
3808   case ISD::SETO:    return X86::COND_NP;
3809   case ISD::SETOEQ:
3810   case ISD::SETUNE:  return X86::COND_INVALID;
3811   }
3812 }
3813
3814 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3815 /// code. Current x86 isa includes the following FP cmov instructions:
3816 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3817 static bool hasFPCMov(unsigned X86CC) {
3818   switch (X86CC) {
3819   default:
3820     return false;
3821   case X86::COND_B:
3822   case X86::COND_BE:
3823   case X86::COND_E:
3824   case X86::COND_P:
3825   case X86::COND_A:
3826   case X86::COND_AE:
3827   case X86::COND_NE:
3828   case X86::COND_NP:
3829     return true;
3830   }
3831 }
3832
3833 /// isFPImmLegal - Returns true if the target can instruction select the
3834 /// specified FP immediate natively. If false, the legalizer will
3835 /// materialize the FP immediate as a load from a constant pool.
3836 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3837   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3838     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3839       return true;
3840   }
3841   return false;
3842 }
3843
3844 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3845                                               ISD::LoadExtType ExtTy,
3846                                               EVT NewVT) const {
3847   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3848   // relocation target a movq or addq instruction: don't let the load shrink.
3849   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3850   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3851     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3852       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3853   return true;
3854 }
3855
3856 /// \brief Returns true if it is beneficial to convert a load of a constant
3857 /// to just the constant itself.
3858 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3859                                                           Type *Ty) const {
3860   assert(Ty->isIntegerTy());
3861
3862   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3863   if (BitSize == 0 || BitSize > 64)
3864     return false;
3865   return true;
3866 }
3867
3868 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3869                                                 unsigned Index) const {
3870   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3871     return false;
3872
3873   return (Index == 0 || Index == ResVT.getVectorNumElements());
3874 }
3875
3876 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3877   // Speculate cttz only if we can directly use TZCNT.
3878   return Subtarget->hasBMI();
3879 }
3880
3881 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3882   // Speculate ctlz only if we can directly use LZCNT.
3883   return Subtarget->hasLZCNT();
3884 }
3885
3886 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3887 /// the specified range (L, H].
3888 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3889   return (Val < 0) || (Val >= Low && Val < Hi);
3890 }
3891
3892 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3893 /// specified value.
3894 static bool isUndefOrEqual(int Val, int CmpVal) {
3895   return (Val < 0 || Val == CmpVal);
3896 }
3897
3898 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3899 /// from position Pos and ending in Pos+Size, falls within the specified
3900 /// sequential range (Low, Low+Size]. or is undef.
3901 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3902                                        unsigned Pos, unsigned Size, int Low) {
3903   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3904     if (!isUndefOrEqual(Mask[i], Low))
3905       return false;
3906   return true;
3907 }
3908
3909 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3910 /// the two vector operands have swapped position.
3911 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask,
3912                                      unsigned NumElems) {
3913   for (unsigned i = 0; i != NumElems; ++i) {
3914     int idx = Mask[i];
3915     if (idx < 0)
3916       continue;
3917     else if (idx < (int)NumElems)
3918       Mask[i] = idx + NumElems;
3919     else
3920       Mask[i] = idx - NumElems;
3921   }
3922 }
3923
3924 /// isVEXTRACTIndex - Return true if the specified
3925 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3926 /// suitable for instruction that extract 128 or 256 bit vectors
3927 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3928   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3929   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3930     return false;
3931
3932   // The index should be aligned on a vecWidth-bit boundary.
3933   uint64_t Index =
3934     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3935
3936   MVT VT = N->getSimpleValueType(0);
3937   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3938   bool Result = (Index * ElSize) % vecWidth == 0;
3939
3940   return Result;
3941 }
3942
3943 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3944 /// operand specifies a subvector insert that is suitable for input to
3945 /// insertion of 128 or 256-bit subvectors
3946 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3947   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3948   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3949     return false;
3950   // The index should be aligned on a vecWidth-bit boundary.
3951   uint64_t Index =
3952     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3953
3954   MVT VT = N->getSimpleValueType(0);
3955   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3956   bool Result = (Index * ElSize) % vecWidth == 0;
3957
3958   return Result;
3959 }
3960
3961 bool X86::isVINSERT128Index(SDNode *N) {
3962   return isVINSERTIndex(N, 128);
3963 }
3964
3965 bool X86::isVINSERT256Index(SDNode *N) {
3966   return isVINSERTIndex(N, 256);
3967 }
3968
3969 bool X86::isVEXTRACT128Index(SDNode *N) {
3970   return isVEXTRACTIndex(N, 128);
3971 }
3972
3973 bool X86::isVEXTRACT256Index(SDNode *N) {
3974   return isVEXTRACTIndex(N, 256);
3975 }
3976
3977 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3978   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3979   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3980     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3981
3982   uint64_t Index =
3983     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3984
3985   MVT VecVT = N->getOperand(0).getSimpleValueType();
3986   MVT ElVT = VecVT.getVectorElementType();
3987
3988   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3989   return Index / NumElemsPerChunk;
3990 }
3991
3992 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3993   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3994   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3995     llvm_unreachable("Illegal insert subvector for VINSERT");
3996
3997   uint64_t Index =
3998     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3999
4000   MVT VecVT = N->getSimpleValueType(0);
4001   MVT ElVT = VecVT.getVectorElementType();
4002
4003   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4004   return Index / NumElemsPerChunk;
4005 }
4006
4007 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
4008 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4009 /// and VINSERTI128 instructions.
4010 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4011   return getExtractVEXTRACTImmediate(N, 128);
4012 }
4013
4014 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
4015 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4016 /// and VINSERTI64x4 instructions.
4017 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4018   return getExtractVEXTRACTImmediate(N, 256);
4019 }
4020
4021 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4022 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4023 /// and VINSERTI128 instructions.
4024 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4025   return getInsertVINSERTImmediate(N, 128);
4026 }
4027
4028 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4029 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4030 /// and VINSERTI64x4 instructions.
4031 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4032   return getInsertVINSERTImmediate(N, 256);
4033 }
4034
4035 /// isZero - Returns true if Elt is a constant integer zero
4036 static bool isZero(SDValue V) {
4037   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4038   return C && C->isNullValue();
4039 }
4040
4041 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4042 /// constant +0.0.
4043 bool X86::isZeroNode(SDValue Elt) {
4044   if (isZero(Elt))
4045     return true;
4046   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4047     return CFP->getValueAPF().isPosZero();
4048   return false;
4049 }
4050
4051 /// getZeroVector - Returns a vector of specified type with all zero elements.
4052 ///
4053 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4054                              SelectionDAG &DAG, SDLoc dl) {
4055   assert(VT.isVector() && "Expected a vector type");
4056
4057   // Always build SSE zero vectors as <4 x i32> bitcasted
4058   // to their dest type. This ensures they get CSE'd.
4059   SDValue Vec;
4060   if (VT.is128BitVector()) {  // SSE
4061     if (Subtarget->hasSSE2()) {  // SSE2
4062       SDValue Cst = DAG.getConstant(0, MVT::i32);
4063       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4064     } else { // SSE1
4065       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4066       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4067     }
4068   } else if (VT.is256BitVector()) { // AVX
4069     if (Subtarget->hasInt256()) { // AVX2
4070       SDValue Cst = DAG.getConstant(0, MVT::i32);
4071       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4072       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4073     } else {
4074       // 256-bit logic and arithmetic instructions in AVX are all
4075       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4076       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4077       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4078       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4079     }
4080   } else if (VT.is512BitVector()) { // AVX-512
4081       SDValue Cst = DAG.getConstant(0, MVT::i32);
4082       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4083                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4084       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4085   } else if (VT.getScalarType() == MVT::i1) {
4086     assert(VT.getVectorNumElements() <= 16 && "Unexpected vector type");
4087     SDValue Cst = DAG.getConstant(0, MVT::i1);
4088     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
4089     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4090   } else
4091     llvm_unreachable("Unexpected vector type");
4092
4093   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4094 }
4095
4096 /// getOnesVector - Returns a vector of specified type with all bits set.
4097 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4098 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4099 /// Then bitcast to their original type, ensuring they get CSE'd.
4100 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4101                              SDLoc dl) {
4102   assert(VT.isVector() && "Expected a vector type");
4103
4104   SDValue Cst = DAG.getConstant(~0U, MVT::i32);
4105   SDValue Vec;
4106   if (VT.is256BitVector()) {
4107     if (HasInt256) { // AVX2
4108       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4109       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4110     } else { // AVX
4111       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4112       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4113     }
4114   } else if (VT.is128BitVector()) {
4115     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4116   } else
4117     llvm_unreachable("Unexpected vector type");
4118
4119   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4120 }
4121
4122 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4123 /// operation of specified width.
4124 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4125                        SDValue V2) {
4126   unsigned NumElems = VT.getVectorNumElements();
4127   SmallVector<int, 8> Mask;
4128   Mask.push_back(NumElems);
4129   for (unsigned i = 1; i != NumElems; ++i)
4130     Mask.push_back(i);
4131   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4132 }
4133
4134 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4135 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4136                           SDValue V2) {
4137   unsigned NumElems = VT.getVectorNumElements();
4138   SmallVector<int, 8> Mask;
4139   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4140     Mask.push_back(i);
4141     Mask.push_back(i + NumElems);
4142   }
4143   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4144 }
4145
4146 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4147 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4148                           SDValue V2) {
4149   unsigned NumElems = VT.getVectorNumElements();
4150   SmallVector<int, 8> Mask;
4151   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4152     Mask.push_back(i + Half);
4153     Mask.push_back(i + NumElems + Half);
4154   }
4155   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4156 }
4157
4158 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4159 /// vector of zero or undef vector.  This produces a shuffle where the low
4160 /// element of V2 is swizzled into the zero/undef vector, landing at element
4161 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4162 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4163                                            bool IsZero,
4164                                            const X86Subtarget *Subtarget,
4165                                            SelectionDAG &DAG) {
4166   MVT VT = V2.getSimpleValueType();
4167   SDValue V1 = IsZero
4168     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4169   unsigned NumElems = VT.getVectorNumElements();
4170   SmallVector<int, 16> MaskVec;
4171   for (unsigned i = 0; i != NumElems; ++i)
4172     // If this is the insertion idx, put the low elt of V2 here.
4173     MaskVec.push_back(i == Idx ? NumElems : i);
4174   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4175 }
4176
4177 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4178 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4179 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4180 /// shuffles which use a single input multiple times, and in those cases it will
4181 /// adjust the mask to only have indices within that single input.
4182 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4183                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4184   unsigned NumElems = VT.getVectorNumElements();
4185   SDValue ImmN;
4186
4187   IsUnary = false;
4188   bool IsFakeUnary = false;
4189   switch(N->getOpcode()) {
4190   case X86ISD::BLENDI:
4191     ImmN = N->getOperand(N->getNumOperands()-1);
4192     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4193     break;
4194   case X86ISD::SHUFP:
4195     ImmN = N->getOperand(N->getNumOperands()-1);
4196     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4197     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4198     break;
4199   case X86ISD::UNPCKH:
4200     DecodeUNPCKHMask(VT, Mask);
4201     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4202     break;
4203   case X86ISD::UNPCKL:
4204     DecodeUNPCKLMask(VT, Mask);
4205     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4206     break;
4207   case X86ISD::MOVHLPS:
4208     DecodeMOVHLPSMask(NumElems, Mask);
4209     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4210     break;
4211   case X86ISD::MOVLHPS:
4212     DecodeMOVLHPSMask(NumElems, Mask);
4213     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4214     break;
4215   case X86ISD::PALIGNR:
4216     ImmN = N->getOperand(N->getNumOperands()-1);
4217     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4218     break;
4219   case X86ISD::PSHUFD:
4220   case X86ISD::VPERMILPI:
4221     ImmN = N->getOperand(N->getNumOperands()-1);
4222     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4223     IsUnary = true;
4224     break;
4225   case X86ISD::PSHUFHW:
4226     ImmN = N->getOperand(N->getNumOperands()-1);
4227     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4228     IsUnary = true;
4229     break;
4230   case X86ISD::PSHUFLW:
4231     ImmN = N->getOperand(N->getNumOperands()-1);
4232     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4233     IsUnary = true;
4234     break;
4235   case X86ISD::PSHUFB: {
4236     IsUnary = true;
4237     SDValue MaskNode = N->getOperand(1);
4238     while (MaskNode->getOpcode() == ISD::BITCAST)
4239       MaskNode = MaskNode->getOperand(0);
4240
4241     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4242       // If we have a build-vector, then things are easy.
4243       EVT VT = MaskNode.getValueType();
4244       assert(VT.isVector() &&
4245              "Can't produce a non-vector with a build_vector!");
4246       if (!VT.isInteger())
4247         return false;
4248
4249       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4250
4251       SmallVector<uint64_t, 32> RawMask;
4252       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4253         SDValue Op = MaskNode->getOperand(i);
4254         if (Op->getOpcode() == ISD::UNDEF) {
4255           RawMask.push_back((uint64_t)SM_SentinelUndef);
4256           continue;
4257         }
4258         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4259         if (!CN)
4260           return false;
4261         APInt MaskElement = CN->getAPIntValue();
4262
4263         // We now have to decode the element which could be any integer size and
4264         // extract each byte of it.
4265         for (int j = 0; j < NumBytesPerElement; ++j) {
4266           // Note that this is x86 and so always little endian: the low byte is
4267           // the first byte of the mask.
4268           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4269           MaskElement = MaskElement.lshr(8);
4270         }
4271       }
4272       DecodePSHUFBMask(RawMask, Mask);
4273       break;
4274     }
4275
4276     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4277     if (!MaskLoad)
4278       return false;
4279
4280     SDValue Ptr = MaskLoad->getBasePtr();
4281     if (Ptr->getOpcode() == X86ISD::Wrapper)
4282       Ptr = Ptr->getOperand(0);
4283
4284     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4285     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4286       return false;
4287
4288     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4289       DecodePSHUFBMask(C, Mask);
4290       if (Mask.empty())
4291         return false;
4292       break;
4293     }
4294
4295     return false;
4296   }
4297   case X86ISD::VPERMI:
4298     ImmN = N->getOperand(N->getNumOperands()-1);
4299     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4300     IsUnary = true;
4301     break;
4302   case X86ISD::MOVSS:
4303   case X86ISD::MOVSD:
4304     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4305     break;
4306   case X86ISD::VPERM2X128:
4307     ImmN = N->getOperand(N->getNumOperands()-1);
4308     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4309     if (Mask.empty()) return false;
4310     break;
4311   case X86ISD::MOVSLDUP:
4312     DecodeMOVSLDUPMask(VT, Mask);
4313     IsUnary = true;
4314     break;
4315   case X86ISD::MOVSHDUP:
4316     DecodeMOVSHDUPMask(VT, Mask);
4317     IsUnary = true;
4318     break;
4319   case X86ISD::MOVDDUP:
4320     DecodeMOVDDUPMask(VT, Mask);
4321     IsUnary = true;
4322     break;
4323   case X86ISD::MOVLHPD:
4324   case X86ISD::MOVLPD:
4325   case X86ISD::MOVLPS:
4326     // Not yet implemented
4327     return false;
4328   default: llvm_unreachable("unknown target shuffle node");
4329   }
4330
4331   // If we have a fake unary shuffle, the shuffle mask is spread across two
4332   // inputs that are actually the same node. Re-map the mask to always point
4333   // into the first input.
4334   if (IsFakeUnary)
4335     for (int &M : Mask)
4336       if (M >= (int)Mask.size())
4337         M -= Mask.size();
4338
4339   return true;
4340 }
4341
4342 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4343 /// element of the result of the vector shuffle.
4344 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4345                                    unsigned Depth) {
4346   if (Depth == 6)
4347     return SDValue();  // Limit search depth.
4348
4349   SDValue V = SDValue(N, 0);
4350   EVT VT = V.getValueType();
4351   unsigned Opcode = V.getOpcode();
4352
4353   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4354   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4355     int Elt = SV->getMaskElt(Index);
4356
4357     if (Elt < 0)
4358       return DAG.getUNDEF(VT.getVectorElementType());
4359
4360     unsigned NumElems = VT.getVectorNumElements();
4361     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4362                                          : SV->getOperand(1);
4363     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4364   }
4365
4366   // Recurse into target specific vector shuffles to find scalars.
4367   if (isTargetShuffle(Opcode)) {
4368     MVT ShufVT = V.getSimpleValueType();
4369     unsigned NumElems = ShufVT.getVectorNumElements();
4370     SmallVector<int, 16> ShuffleMask;
4371     bool IsUnary;
4372
4373     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4374       return SDValue();
4375
4376     int Elt = ShuffleMask[Index];
4377     if (Elt < 0)
4378       return DAG.getUNDEF(ShufVT.getVectorElementType());
4379
4380     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4381                                          : N->getOperand(1);
4382     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4383                                Depth+1);
4384   }
4385
4386   // Actual nodes that may contain scalar elements
4387   if (Opcode == ISD::BITCAST) {
4388     V = V.getOperand(0);
4389     EVT SrcVT = V.getValueType();
4390     unsigned NumElems = VT.getVectorNumElements();
4391
4392     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4393       return SDValue();
4394   }
4395
4396   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4397     return (Index == 0) ? V.getOperand(0)
4398                         : DAG.getUNDEF(VT.getVectorElementType());
4399
4400   if (V.getOpcode() == ISD::BUILD_VECTOR)
4401     return V.getOperand(Index);
4402
4403   return SDValue();
4404 }
4405
4406 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4407 ///
4408 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4409                                        unsigned NumNonZero, unsigned NumZero,
4410                                        SelectionDAG &DAG,
4411                                        const X86Subtarget* Subtarget,
4412                                        const TargetLowering &TLI) {
4413   if (NumNonZero > 8)
4414     return SDValue();
4415
4416   SDLoc dl(Op);
4417   SDValue V;
4418   bool First = true;
4419   for (unsigned i = 0; i < 16; ++i) {
4420     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4421     if (ThisIsNonZero && First) {
4422       if (NumZero)
4423         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4424       else
4425         V = DAG.getUNDEF(MVT::v8i16);
4426       First = false;
4427     }
4428
4429     if ((i & 1) != 0) {
4430       SDValue ThisElt, LastElt;
4431       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4432       if (LastIsNonZero) {
4433         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4434                               MVT::i16, Op.getOperand(i-1));
4435       }
4436       if (ThisIsNonZero) {
4437         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4438         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4439                               ThisElt, DAG.getConstant(8, MVT::i8));
4440         if (LastIsNonZero)
4441           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4442       } else
4443         ThisElt = LastElt;
4444
4445       if (ThisElt.getNode())
4446         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4447                         DAG.getIntPtrConstant(i/2));
4448     }
4449   }
4450
4451   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4452 }
4453
4454 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4455 ///
4456 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4457                                      unsigned NumNonZero, unsigned NumZero,
4458                                      SelectionDAG &DAG,
4459                                      const X86Subtarget* Subtarget,
4460                                      const TargetLowering &TLI) {
4461   if (NumNonZero > 4)
4462     return SDValue();
4463
4464   SDLoc dl(Op);
4465   SDValue V;
4466   bool First = true;
4467   for (unsigned i = 0; i < 8; ++i) {
4468     bool isNonZero = (NonZeros & (1 << i)) != 0;
4469     if (isNonZero) {
4470       if (First) {
4471         if (NumZero)
4472           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4473         else
4474           V = DAG.getUNDEF(MVT::v8i16);
4475         First = false;
4476       }
4477       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4478                       MVT::v8i16, V, Op.getOperand(i),
4479                       DAG.getIntPtrConstant(i));
4480     }
4481   }
4482
4483   return V;
4484 }
4485
4486 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4487 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4488                                      const X86Subtarget *Subtarget,
4489                                      const TargetLowering &TLI) {
4490   // Find all zeroable elements.
4491   std::bitset<4> Zeroable;
4492   for (int i=0; i < 4; ++i) {
4493     SDValue Elt = Op->getOperand(i);
4494     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4495   }
4496   assert(Zeroable.size() - Zeroable.count() > 1 &&
4497          "We expect at least two non-zero elements!");
4498
4499   // We only know how to deal with build_vector nodes where elements are either
4500   // zeroable or extract_vector_elt with constant index.
4501   SDValue FirstNonZero;
4502   unsigned FirstNonZeroIdx;
4503   for (unsigned i=0; i < 4; ++i) {
4504     if (Zeroable[i])
4505       continue;
4506     SDValue Elt = Op->getOperand(i);
4507     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4508         !isa<ConstantSDNode>(Elt.getOperand(1)))
4509       return SDValue();
4510     // Make sure that this node is extracting from a 128-bit vector.
4511     MVT VT = Elt.getOperand(0).getSimpleValueType();
4512     if (!VT.is128BitVector())
4513       return SDValue();
4514     if (!FirstNonZero.getNode()) {
4515       FirstNonZero = Elt;
4516       FirstNonZeroIdx = i;
4517     }
4518   }
4519
4520   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4521   SDValue V1 = FirstNonZero.getOperand(0);
4522   MVT VT = V1.getSimpleValueType();
4523
4524   // See if this build_vector can be lowered as a blend with zero.
4525   SDValue Elt;
4526   unsigned EltMaskIdx, EltIdx;
4527   int Mask[4];
4528   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4529     if (Zeroable[EltIdx]) {
4530       // The zero vector will be on the right hand side.
4531       Mask[EltIdx] = EltIdx+4;
4532       continue;
4533     }
4534
4535     Elt = Op->getOperand(EltIdx);
4536     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4537     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4538     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4539       break;
4540     Mask[EltIdx] = EltIdx;
4541   }
4542
4543   if (EltIdx == 4) {
4544     // Let the shuffle legalizer deal with blend operations.
4545     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4546     if (V1.getSimpleValueType() != VT)
4547       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4548     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4549   }
4550
4551   // See if we can lower this build_vector to a INSERTPS.
4552   if (!Subtarget->hasSSE41())
4553     return SDValue();
4554
4555   SDValue V2 = Elt.getOperand(0);
4556   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4557     V1 = SDValue();
4558
4559   bool CanFold = true;
4560   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4561     if (Zeroable[i])
4562       continue;
4563
4564     SDValue Current = Op->getOperand(i);
4565     SDValue SrcVector = Current->getOperand(0);
4566     if (!V1.getNode())
4567       V1 = SrcVector;
4568     CanFold = SrcVector == V1 &&
4569       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4570   }
4571
4572   if (!CanFold)
4573     return SDValue();
4574
4575   assert(V1.getNode() && "Expected at least two non-zero elements!");
4576   if (V1.getSimpleValueType() != MVT::v4f32)
4577     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4578   if (V2.getSimpleValueType() != MVT::v4f32)
4579     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4580
4581   // Ok, we can emit an INSERTPS instruction.
4582   unsigned ZMask = Zeroable.to_ulong();
4583
4584   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4585   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4586   SDValue Result = DAG.getNode(X86ISD::INSERTPS, SDLoc(Op), MVT::v4f32, V1, V2,
4587                                DAG.getIntPtrConstant(InsertPSMask));
4588   return DAG.getNode(ISD::BITCAST, SDLoc(Op), VT, Result);
4589 }
4590
4591 /// Return a vector logical shift node.
4592 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4593                          unsigned NumBits, SelectionDAG &DAG,
4594                          const TargetLowering &TLI, SDLoc dl) {
4595   assert(VT.is128BitVector() && "Unknown type for VShift");
4596   MVT ShVT = MVT::v2i64;
4597   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4598   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4599   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4600   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4601   SDValue ShiftVal = DAG.getConstant(NumBits/8, ScalarShiftTy);
4602   return DAG.getNode(ISD::BITCAST, dl, VT,
4603                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4604 }
4605
4606 static SDValue
4607 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4608
4609   // Check if the scalar load can be widened into a vector load. And if
4610   // the address is "base + cst" see if the cst can be "absorbed" into
4611   // the shuffle mask.
4612   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4613     SDValue Ptr = LD->getBasePtr();
4614     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4615       return SDValue();
4616     EVT PVT = LD->getValueType(0);
4617     if (PVT != MVT::i32 && PVT != MVT::f32)
4618       return SDValue();
4619
4620     int FI = -1;
4621     int64_t Offset = 0;
4622     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4623       FI = FINode->getIndex();
4624       Offset = 0;
4625     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4626                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4627       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4628       Offset = Ptr.getConstantOperandVal(1);
4629       Ptr = Ptr.getOperand(0);
4630     } else {
4631       return SDValue();
4632     }
4633
4634     // FIXME: 256-bit vector instructions don't require a strict alignment,
4635     // improve this code to support it better.
4636     unsigned RequiredAlign = VT.getSizeInBits()/8;
4637     SDValue Chain = LD->getChain();
4638     // Make sure the stack object alignment is at least 16 or 32.
4639     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4640     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4641       if (MFI->isFixedObjectIndex(FI)) {
4642         // Can't change the alignment. FIXME: It's possible to compute
4643         // the exact stack offset and reference FI + adjust offset instead.
4644         // If someone *really* cares about this. That's the way to implement it.
4645         return SDValue();
4646       } else {
4647         MFI->setObjectAlignment(FI, RequiredAlign);
4648       }
4649     }
4650
4651     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4652     // Ptr + (Offset & ~15).
4653     if (Offset < 0)
4654       return SDValue();
4655     if ((Offset % RequiredAlign) & 3)
4656       return SDValue();
4657     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4658     if (StartOffset)
4659       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
4660                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4661
4662     int EltNo = (Offset - StartOffset) >> 2;
4663     unsigned NumElems = VT.getVectorNumElements();
4664
4665     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4666     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4667                              LD->getPointerInfo().getWithOffset(StartOffset),
4668                              false, false, false, 0);
4669
4670     SmallVector<int, 8> Mask(NumElems, EltNo);
4671
4672     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4673   }
4674
4675   return SDValue();
4676 }
4677
4678 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4679 /// elements can be replaced by a single large load which has the same value as
4680 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4681 ///
4682 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4683 ///
4684 /// FIXME: we'd also like to handle the case where the last elements are zero
4685 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4686 /// There's even a handy isZeroNode for that purpose.
4687 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4688                                         SDLoc &DL, SelectionDAG &DAG,
4689                                         bool isAfterLegalize) {
4690   unsigned NumElems = Elts.size();
4691
4692   LoadSDNode *LDBase = nullptr;
4693   unsigned LastLoadedElt = -1U;
4694
4695   // For each element in the initializer, see if we've found a load or an undef.
4696   // If we don't find an initial load element, or later load elements are
4697   // non-consecutive, bail out.
4698   for (unsigned i = 0; i < NumElems; ++i) {
4699     SDValue Elt = Elts[i];
4700     // Look through a bitcast.
4701     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4702       Elt = Elt.getOperand(0);
4703     if (!Elt.getNode() ||
4704         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4705       return SDValue();
4706     if (!LDBase) {
4707       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4708         return SDValue();
4709       LDBase = cast<LoadSDNode>(Elt.getNode());
4710       LastLoadedElt = i;
4711       continue;
4712     }
4713     if (Elt.getOpcode() == ISD::UNDEF)
4714       continue;
4715
4716     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4717     EVT LdVT = Elt.getValueType();
4718     // Each loaded element must be the correct fractional portion of the
4719     // requested vector load.
4720     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4721       return SDValue();
4722     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4723       return SDValue();
4724     LastLoadedElt = i;
4725   }
4726
4727   // If we have found an entire vector of loads and undefs, then return a large
4728   // load of the entire vector width starting at the base pointer.  If we found
4729   // consecutive loads for the low half, generate a vzext_load node.
4730   if (LastLoadedElt == NumElems - 1) {
4731     assert(LDBase && "Did not find base load for merging consecutive loads");
4732     EVT EltVT = LDBase->getValueType(0);
4733     // Ensure that the input vector size for the merged loads matches the
4734     // cumulative size of the input elements.
4735     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4736       return SDValue();
4737
4738     if (isAfterLegalize &&
4739         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4740       return SDValue();
4741
4742     SDValue NewLd = SDValue();
4743
4744     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4745                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4746                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4747                         LDBase->getAlignment());
4748
4749     if (LDBase->hasAnyUseOfValue(1)) {
4750       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4751                                      SDValue(LDBase, 1),
4752                                      SDValue(NewLd.getNode(), 1));
4753       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4754       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4755                              SDValue(NewLd.getNode(), 1));
4756     }
4757
4758     return NewLd;
4759   }
4760
4761   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4762   //of a v4i32 / v4f32. It's probably worth generalizing.
4763   EVT EltVT = VT.getVectorElementType();
4764   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4765       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4766     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4767     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4768     SDValue ResNode =
4769         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4770                                 LDBase->getPointerInfo(),
4771                                 LDBase->getAlignment(),
4772                                 false/*isVolatile*/, true/*ReadMem*/,
4773                                 false/*WriteMem*/);
4774
4775     // Make sure the newly-created LOAD is in the same position as LDBase in
4776     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4777     // update uses of LDBase's output chain to use the TokenFactor.
4778     if (LDBase->hasAnyUseOfValue(1)) {
4779       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4780                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4781       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4782       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4783                              SDValue(ResNode.getNode(), 1));
4784     }
4785
4786     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4787   }
4788   return SDValue();
4789 }
4790
4791 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4792 /// to generate a splat value for the following cases:
4793 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4794 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4795 /// a scalar load, or a constant.
4796 /// The VBROADCAST node is returned when a pattern is found,
4797 /// or SDValue() otherwise.
4798 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4799                                     SelectionDAG &DAG) {
4800   // VBROADCAST requires AVX.
4801   // TODO: Splats could be generated for non-AVX CPUs using SSE
4802   // instructions, but there's less potential gain for only 128-bit vectors.
4803   if (!Subtarget->hasAVX())
4804     return SDValue();
4805
4806   MVT VT = Op.getSimpleValueType();
4807   SDLoc dl(Op);
4808
4809   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4810          "Unsupported vector type for broadcast.");
4811
4812   SDValue Ld;
4813   bool ConstSplatVal;
4814
4815   switch (Op.getOpcode()) {
4816     default:
4817       // Unknown pattern found.
4818       return SDValue();
4819
4820     case ISD::BUILD_VECTOR: {
4821       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4822       BitVector UndefElements;
4823       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4824
4825       // We need a splat of a single value to use broadcast, and it doesn't
4826       // make any sense if the value is only in one element of the vector.
4827       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4828         return SDValue();
4829
4830       Ld = Splat;
4831       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4832                        Ld.getOpcode() == ISD::ConstantFP);
4833
4834       // Make sure that all of the users of a non-constant load are from the
4835       // BUILD_VECTOR node.
4836       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4837         return SDValue();
4838       break;
4839     }
4840
4841     case ISD::VECTOR_SHUFFLE: {
4842       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4843
4844       // Shuffles must have a splat mask where the first element is
4845       // broadcasted.
4846       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4847         return SDValue();
4848
4849       SDValue Sc = Op.getOperand(0);
4850       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4851           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4852
4853         if (!Subtarget->hasInt256())
4854           return SDValue();
4855
4856         // Use the register form of the broadcast instruction available on AVX2.
4857         if (VT.getSizeInBits() >= 256)
4858           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4859         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4860       }
4861
4862       Ld = Sc.getOperand(0);
4863       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4864                        Ld.getOpcode() == ISD::ConstantFP);
4865
4866       // The scalar_to_vector node and the suspected
4867       // load node must have exactly one user.
4868       // Constants may have multiple users.
4869
4870       // AVX-512 has register version of the broadcast
4871       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4872         Ld.getValueType().getSizeInBits() >= 32;
4873       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4874           !hasRegVer))
4875         return SDValue();
4876       break;
4877     }
4878   }
4879
4880   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4881   bool IsGE256 = (VT.getSizeInBits() >= 256);
4882
4883   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4884   // instruction to save 8 or more bytes of constant pool data.
4885   // TODO: If multiple splats are generated to load the same constant,
4886   // it may be detrimental to overall size. There needs to be a way to detect
4887   // that condition to know if this is truly a size win.
4888   const Function *F = DAG.getMachineFunction().getFunction();
4889   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4890
4891   // Handle broadcasting a single constant scalar from the constant pool
4892   // into a vector.
4893   // On Sandybridge (no AVX2), it is still better to load a constant vector
4894   // from the constant pool and not to broadcast it from a scalar.
4895   // But override that restriction when optimizing for size.
4896   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4897   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4898     EVT CVT = Ld.getValueType();
4899     assert(!CVT.isVector() && "Must not broadcast a vector type");
4900
4901     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
4902     // For size optimization, also splat v2f64 and v2i64, and for size opt
4903     // with AVX2, also splat i8 and i16.
4904     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
4905     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4906         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
4907       const Constant *C = nullptr;
4908       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
4909         C = CI->getConstantIntValue();
4910       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
4911         C = CF->getConstantFPValue();
4912
4913       assert(C && "Invalid constant type");
4914
4915       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4916       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
4917       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
4918       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
4919                        MachinePointerInfo::getConstantPool(),
4920                        false, false, false, Alignment);
4921
4922       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4923     }
4924   }
4925
4926   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
4927
4928   // Handle AVX2 in-register broadcasts.
4929   if (!IsLoad && Subtarget->hasInt256() &&
4930       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
4931     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4932
4933   // The scalar source must be a normal load.
4934   if (!IsLoad)
4935     return SDValue();
4936
4937   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4938       (Subtarget->hasVLX() && ScalarSize == 64))
4939     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4940
4941   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
4942   // double since there is no vbroadcastsd xmm
4943   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
4944     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
4945       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4946   }
4947
4948   // Unsupported broadcast.
4949   return SDValue();
4950 }
4951
4952 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
4953 /// underlying vector and index.
4954 ///
4955 /// Modifies \p ExtractedFromVec to the real vector and returns the real
4956 /// index.
4957 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
4958                                          SDValue ExtIdx) {
4959   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
4960   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
4961     return Idx;
4962
4963   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
4964   // lowered this:
4965   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
4966   // to:
4967   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
4968   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
4969   //                           undef)
4970   //                       Constant<0>)
4971   // In this case the vector is the extract_subvector expression and the index
4972   // is 2, as specified by the shuffle.
4973   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
4974   SDValue ShuffleVec = SVOp->getOperand(0);
4975   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
4976   assert(ShuffleVecVT.getVectorElementType() ==
4977          ExtractedFromVec.getSimpleValueType().getVectorElementType());
4978
4979   int ShuffleIdx = SVOp->getMaskElt(Idx);
4980   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
4981     ExtractedFromVec = ShuffleVec;
4982     return ShuffleIdx;
4983   }
4984   return Idx;
4985 }
4986
4987 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
4988   MVT VT = Op.getSimpleValueType();
4989
4990   // Skip if insert_vec_elt is not supported.
4991   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4992   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
4993     return SDValue();
4994
4995   SDLoc DL(Op);
4996   unsigned NumElems = Op.getNumOperands();
4997
4998   SDValue VecIn1;
4999   SDValue VecIn2;
5000   SmallVector<unsigned, 4> InsertIndices;
5001   SmallVector<int, 8> Mask(NumElems, -1);
5002
5003   for (unsigned i = 0; i != NumElems; ++i) {
5004     unsigned Opc = Op.getOperand(i).getOpcode();
5005
5006     if (Opc == ISD::UNDEF)
5007       continue;
5008
5009     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5010       // Quit if more than 1 elements need inserting.
5011       if (InsertIndices.size() > 1)
5012         return SDValue();
5013
5014       InsertIndices.push_back(i);
5015       continue;
5016     }
5017
5018     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5019     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5020     // Quit if non-constant index.
5021     if (!isa<ConstantSDNode>(ExtIdx))
5022       return SDValue();
5023     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5024
5025     // Quit if extracted from vector of different type.
5026     if (ExtractedFromVec.getValueType() != VT)
5027       return SDValue();
5028
5029     if (!VecIn1.getNode())
5030       VecIn1 = ExtractedFromVec;
5031     else if (VecIn1 != ExtractedFromVec) {
5032       if (!VecIn2.getNode())
5033         VecIn2 = ExtractedFromVec;
5034       else if (VecIn2 != ExtractedFromVec)
5035         // Quit if more than 2 vectors to shuffle
5036         return SDValue();
5037     }
5038
5039     if (ExtractedFromVec == VecIn1)
5040       Mask[i] = Idx;
5041     else if (ExtractedFromVec == VecIn2)
5042       Mask[i] = Idx + NumElems;
5043   }
5044
5045   if (!VecIn1.getNode())
5046     return SDValue();
5047
5048   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5049   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5050   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5051     unsigned Idx = InsertIndices[i];
5052     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5053                      DAG.getIntPtrConstant(Idx));
5054   }
5055
5056   return NV;
5057 }
5058
5059 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5060 SDValue
5061 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5062
5063   MVT VT = Op.getSimpleValueType();
5064   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5065          "Unexpected type in LowerBUILD_VECTORvXi1!");
5066
5067   SDLoc dl(Op);
5068   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5069     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
5070     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5071     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5072   }
5073
5074   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5075     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
5076     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5078   }
5079
5080   bool AllContants = true;
5081   uint64_t Immediate = 0;
5082   int NonConstIdx = -1;
5083   bool IsSplat = true;
5084   unsigned NumNonConsts = 0;
5085   unsigned NumConsts = 0;
5086   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5087     SDValue In = Op.getOperand(idx);
5088     if (In.getOpcode() == ISD::UNDEF)
5089       continue;
5090     if (!isa<ConstantSDNode>(In)) {
5091       AllContants = false;
5092       NonConstIdx = idx;
5093       NumNonConsts++;
5094     } else {
5095       NumConsts++;
5096       if (cast<ConstantSDNode>(In)->getZExtValue())
5097       Immediate |= (1ULL << idx);
5098     }
5099     if (In != Op.getOperand(0))
5100       IsSplat = false;
5101   }
5102
5103   if (AllContants) {
5104     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5105       DAG.getConstant(Immediate, MVT::i16));
5106     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5107                        DAG.getIntPtrConstant(0));
5108   }
5109
5110   if (NumNonConsts == 1 && NonConstIdx != 0) {
5111     SDValue DstVec;
5112     if (NumConsts) {
5113       SDValue VecAsImm = DAG.getConstant(Immediate,
5114                                          MVT::getIntegerVT(VT.getSizeInBits()));
5115       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5116     }
5117     else
5118       DstVec = DAG.getUNDEF(VT);
5119     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5120                        Op.getOperand(NonConstIdx),
5121                        DAG.getIntPtrConstant(NonConstIdx));
5122   }
5123   if (!IsSplat && (NonConstIdx != 0))
5124     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5125   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5126   SDValue Select;
5127   if (IsSplat)
5128     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5129                           DAG.getConstant(-1, SelectVT),
5130                           DAG.getConstant(0, SelectVT));
5131   else
5132     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5133                          DAG.getConstant((Immediate | 1), SelectVT),
5134                          DAG.getConstant(Immediate, SelectVT));
5135   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5136 }
5137
5138 /// \brief Return true if \p N implements a horizontal binop and return the
5139 /// operands for the horizontal binop into V0 and V1.
5140 ///
5141 /// This is a helper function of PerformBUILD_VECTORCombine.
5142 /// This function checks that the build_vector \p N in input implements a
5143 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5144 /// operation to match.
5145 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5146 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5147 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5148 /// arithmetic sub.
5149 ///
5150 /// This function only analyzes elements of \p N whose indices are
5151 /// in range [BaseIdx, LastIdx).
5152 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5153                               SelectionDAG &DAG,
5154                               unsigned BaseIdx, unsigned LastIdx,
5155                               SDValue &V0, SDValue &V1) {
5156   EVT VT = N->getValueType(0);
5157
5158   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5159   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5160          "Invalid Vector in input!");
5161
5162   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5163   bool CanFold = true;
5164   unsigned ExpectedVExtractIdx = BaseIdx;
5165   unsigned NumElts = LastIdx - BaseIdx;
5166   V0 = DAG.getUNDEF(VT);
5167   V1 = DAG.getUNDEF(VT);
5168
5169   // Check if N implements a horizontal binop.
5170   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5171     SDValue Op = N->getOperand(i + BaseIdx);
5172
5173     // Skip UNDEFs.
5174     if (Op->getOpcode() == ISD::UNDEF) {
5175       // Update the expected vector extract index.
5176       if (i * 2 == NumElts)
5177         ExpectedVExtractIdx = BaseIdx;
5178       ExpectedVExtractIdx += 2;
5179       continue;
5180     }
5181
5182     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5183
5184     if (!CanFold)
5185       break;
5186
5187     SDValue Op0 = Op.getOperand(0);
5188     SDValue Op1 = Op.getOperand(1);
5189
5190     // Try to match the following pattern:
5191     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5192     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5193         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5194         Op0.getOperand(0) == Op1.getOperand(0) &&
5195         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5196         isa<ConstantSDNode>(Op1.getOperand(1)));
5197     if (!CanFold)
5198       break;
5199
5200     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5201     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5202
5203     if (i * 2 < NumElts) {
5204       if (V0.getOpcode() == ISD::UNDEF)
5205         V0 = Op0.getOperand(0);
5206     } else {
5207       if (V1.getOpcode() == ISD::UNDEF)
5208         V1 = Op0.getOperand(0);
5209       if (i * 2 == NumElts)
5210         ExpectedVExtractIdx = BaseIdx;
5211     }
5212
5213     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5214     if (I0 == ExpectedVExtractIdx)
5215       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5216     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5217       // Try to match the following dag sequence:
5218       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5219       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5220     } else
5221       CanFold = false;
5222
5223     ExpectedVExtractIdx += 2;
5224   }
5225
5226   return CanFold;
5227 }
5228
5229 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5230 /// a concat_vector.
5231 ///
5232 /// This is a helper function of PerformBUILD_VECTORCombine.
5233 /// This function expects two 256-bit vectors called V0 and V1.
5234 /// At first, each vector is split into two separate 128-bit vectors.
5235 /// Then, the resulting 128-bit vectors are used to implement two
5236 /// horizontal binary operations.
5237 ///
5238 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5239 ///
5240 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5241 /// the two new horizontal binop.
5242 /// When Mode is set, the first horizontal binop dag node would take as input
5243 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5244 /// horizontal binop dag node would take as input the lower 128-bit of V1
5245 /// and the upper 128-bit of V1.
5246 ///   Example:
5247 ///     HADD V0_LO, V0_HI
5248 ///     HADD V1_LO, V1_HI
5249 ///
5250 /// Otherwise, the first horizontal binop dag node takes as input the lower
5251 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5252 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5253 ///   Example:
5254 ///     HADD V0_LO, V1_LO
5255 ///     HADD V0_HI, V1_HI
5256 ///
5257 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5258 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5259 /// the upper 128-bits of the result.
5260 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5261                                      SDLoc DL, SelectionDAG &DAG,
5262                                      unsigned X86Opcode, bool Mode,
5263                                      bool isUndefLO, bool isUndefHI) {
5264   EVT VT = V0.getValueType();
5265   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5266          "Invalid nodes in input!");
5267
5268   unsigned NumElts = VT.getVectorNumElements();
5269   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5270   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5271   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5272   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5273   EVT NewVT = V0_LO.getValueType();
5274
5275   SDValue LO = DAG.getUNDEF(NewVT);
5276   SDValue HI = DAG.getUNDEF(NewVT);
5277
5278   if (Mode) {
5279     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5280     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5281       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5282     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5283       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5284   } else {
5285     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5286     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5287                        V1_LO->getOpcode() != ISD::UNDEF))
5288       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5289
5290     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5291                        V1_HI->getOpcode() != ISD::UNDEF))
5292       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5293   }
5294
5295   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5296 }
5297
5298 /// \brief Try to fold a build_vector that performs an 'addsub' into the
5299 /// sequence of 'vadd + vsub + blendi'.
5300 static SDValue matchAddSub(const BuildVectorSDNode *BV, SelectionDAG &DAG,
5301                            const X86Subtarget *Subtarget) {
5302   SDLoc DL(BV);
5303   EVT VT = BV->getValueType(0);
5304   unsigned NumElts = VT.getVectorNumElements();
5305   SDValue InVec0 = DAG.getUNDEF(VT);
5306   SDValue InVec1 = DAG.getUNDEF(VT);
5307
5308   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5309           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5310
5311   // Odd-numbered elements in the input build vector are obtained from
5312   // adding two integer/float elements.
5313   // Even-numbered elements in the input build vector are obtained from
5314   // subtracting two integer/float elements.
5315   unsigned ExpectedOpcode = ISD::FSUB;
5316   unsigned NextExpectedOpcode = ISD::FADD;
5317   bool AddFound = false;
5318   bool SubFound = false;
5319
5320   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5321     SDValue Op = BV->getOperand(i);
5322
5323     // Skip 'undef' values.
5324     unsigned Opcode = Op.getOpcode();
5325     if (Opcode == ISD::UNDEF) {
5326       std::swap(ExpectedOpcode, NextExpectedOpcode);
5327       continue;
5328     }
5329
5330     // Early exit if we found an unexpected opcode.
5331     if (Opcode != ExpectedOpcode)
5332       return SDValue();
5333
5334     SDValue Op0 = Op.getOperand(0);
5335     SDValue Op1 = Op.getOperand(1);
5336
5337     // Try to match the following pattern:
5338     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5339     // Early exit if we cannot match that sequence.
5340     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5341         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5342         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5343         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5344         Op0.getOperand(1) != Op1.getOperand(1))
5345       return SDValue();
5346
5347     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5348     if (I0 != i)
5349       return SDValue();
5350
5351     // We found a valid add/sub node. Update the information accordingly.
5352     if (i & 1)
5353       AddFound = true;
5354     else
5355       SubFound = true;
5356
5357     // Update InVec0 and InVec1.
5358     if (InVec0.getOpcode() == ISD::UNDEF)
5359       InVec0 = Op0.getOperand(0);
5360     if (InVec1.getOpcode() == ISD::UNDEF)
5361       InVec1 = Op1.getOperand(0);
5362
5363     // Make sure that operands in input to each add/sub node always
5364     // come from a same pair of vectors.
5365     if (InVec0 != Op0.getOperand(0)) {
5366       if (ExpectedOpcode == ISD::FSUB)
5367         return SDValue();
5368
5369       // FADD is commutable. Try to commute the operands
5370       // and then test again.
5371       std::swap(Op0, Op1);
5372       if (InVec0 != Op0.getOperand(0))
5373         return SDValue();
5374     }
5375
5376     if (InVec1 != Op1.getOperand(0))
5377       return SDValue();
5378
5379     // Update the pair of expected opcodes.
5380     std::swap(ExpectedOpcode, NextExpectedOpcode);
5381   }
5382
5383   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5384   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5385       InVec1.getOpcode() != ISD::UNDEF)
5386     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5387
5388   return SDValue();
5389 }
5390
5391 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG,
5392                                           const X86Subtarget *Subtarget) {
5393   SDLoc DL(N);
5394   EVT VT = N->getValueType(0);
5395   unsigned NumElts = VT.getVectorNumElements();
5396   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
5397   SDValue InVec0, InVec1;
5398
5399   // Try to match an ADDSUB.
5400   if ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
5401       (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) {
5402     SDValue Value = matchAddSub(BV, DAG, Subtarget);
5403     if (Value.getNode())
5404       return Value;
5405   }
5406
5407   // Try to match horizontal ADD/SUB.
5408   unsigned NumUndefsLO = 0;
5409   unsigned NumUndefsHI = 0;
5410   unsigned Half = NumElts/2;
5411
5412   // Count the number of UNDEF operands in the build_vector in input.
5413   for (unsigned i = 0, e = Half; i != e; ++i)
5414     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5415       NumUndefsLO++;
5416
5417   for (unsigned i = Half, e = NumElts; i != e; ++i)
5418     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5419       NumUndefsHI++;
5420
5421   // Early exit if this is either a build_vector of all UNDEFs or all the
5422   // operands but one are UNDEF.
5423   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5424     return SDValue();
5425
5426   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5427     // Try to match an SSE3 float HADD/HSUB.
5428     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5429       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5430
5431     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5432       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5433   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5434     // Try to match an SSSE3 integer HADD/HSUB.
5435     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5436       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5437
5438     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5439       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5440   }
5441
5442   if (!Subtarget->hasAVX())
5443     return SDValue();
5444
5445   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5446     // Try to match an AVX horizontal add/sub of packed single/double
5447     // precision floating point values from 256-bit vectors.
5448     SDValue InVec2, InVec3;
5449     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5450         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5451         ((InVec0.getOpcode() == ISD::UNDEF ||
5452           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5453         ((InVec1.getOpcode() == ISD::UNDEF ||
5454           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5455       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5456
5457     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5458         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5459         ((InVec0.getOpcode() == ISD::UNDEF ||
5460           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5461         ((InVec1.getOpcode() == ISD::UNDEF ||
5462           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5463       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5464   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5465     // Try to match an AVX2 horizontal add/sub of signed integers.
5466     SDValue InVec2, InVec3;
5467     unsigned X86Opcode;
5468     bool CanFold = true;
5469
5470     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5471         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5472         ((InVec0.getOpcode() == ISD::UNDEF ||
5473           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5474         ((InVec1.getOpcode() == ISD::UNDEF ||
5475           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5476       X86Opcode = X86ISD::HADD;
5477     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5478         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5479         ((InVec0.getOpcode() == ISD::UNDEF ||
5480           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5481         ((InVec1.getOpcode() == ISD::UNDEF ||
5482           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5483       X86Opcode = X86ISD::HSUB;
5484     else
5485       CanFold = false;
5486
5487     if (CanFold) {
5488       // Fold this build_vector into a single horizontal add/sub.
5489       // Do this only if the target has AVX2.
5490       if (Subtarget->hasAVX2())
5491         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5492
5493       // Do not try to expand this build_vector into a pair of horizontal
5494       // add/sub if we can emit a pair of scalar add/sub.
5495       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5496         return SDValue();
5497
5498       // Convert this build_vector into a pair of horizontal binop followed by
5499       // a concat vector.
5500       bool isUndefLO = NumUndefsLO == Half;
5501       bool isUndefHI = NumUndefsHI == Half;
5502       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5503                                    isUndefLO, isUndefHI);
5504     }
5505   }
5506
5507   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5508        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5509     unsigned X86Opcode;
5510     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5511       X86Opcode = X86ISD::HADD;
5512     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5513       X86Opcode = X86ISD::HSUB;
5514     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5515       X86Opcode = X86ISD::FHADD;
5516     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5517       X86Opcode = X86ISD::FHSUB;
5518     else
5519       return SDValue();
5520
5521     // Don't try to expand this build_vector into a pair of horizontal add/sub
5522     // if we can simply emit a pair of scalar add/sub.
5523     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5524       return SDValue();
5525
5526     // Convert this build_vector into two horizontal add/sub followed by
5527     // a concat vector.
5528     bool isUndefLO = NumUndefsLO == Half;
5529     bool isUndefHI = NumUndefsHI == Half;
5530     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5531                                  isUndefLO, isUndefHI);
5532   }
5533
5534   return SDValue();
5535 }
5536
5537 SDValue
5538 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5539   SDLoc dl(Op);
5540
5541   MVT VT = Op.getSimpleValueType();
5542   MVT ExtVT = VT.getVectorElementType();
5543   unsigned NumElems = Op.getNumOperands();
5544
5545   // Generate vectors for predicate vectors.
5546   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5547     return LowerBUILD_VECTORvXi1(Op, DAG);
5548
5549   // Vectors containing all zeros can be matched by pxor and xorps later
5550   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5551     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5552     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5553     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5554       return Op;
5555
5556     return getZeroVector(VT, Subtarget, DAG, dl);
5557   }
5558
5559   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5560   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5561   // vpcmpeqd on 256-bit vectors.
5562   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5563     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5564       return Op;
5565
5566     if (!VT.is512BitVector())
5567       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5568   }
5569
5570   SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
5571   if (Broadcast.getNode())
5572     return Broadcast;
5573
5574   unsigned EVTBits = ExtVT.getSizeInBits();
5575
5576   unsigned NumZero  = 0;
5577   unsigned NumNonZero = 0;
5578   unsigned NonZeros = 0;
5579   bool IsAllConstants = true;
5580   SmallSet<SDValue, 8> Values;
5581   for (unsigned i = 0; i < NumElems; ++i) {
5582     SDValue Elt = Op.getOperand(i);
5583     if (Elt.getOpcode() == ISD::UNDEF)
5584       continue;
5585     Values.insert(Elt);
5586     if (Elt.getOpcode() != ISD::Constant &&
5587         Elt.getOpcode() != ISD::ConstantFP)
5588       IsAllConstants = false;
5589     if (X86::isZeroNode(Elt))
5590       NumZero++;
5591     else {
5592       NonZeros |= (1 << i);
5593       NumNonZero++;
5594     }
5595   }
5596
5597   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5598   if (NumNonZero == 0)
5599     return DAG.getUNDEF(VT);
5600
5601   // Special case for single non-zero, non-undef, element.
5602   if (NumNonZero == 1) {
5603     unsigned Idx = countTrailingZeros(NonZeros);
5604     SDValue Item = Op.getOperand(Idx);
5605
5606     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5607     // the value are obviously zero, truncate the value to i32 and do the
5608     // insertion that way.  Only do this if the value is non-constant or if the
5609     // value is a constant being inserted into element 0.  It is cheaper to do
5610     // a constant pool load than it is to do a movd + shuffle.
5611     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5612         (!IsAllConstants || Idx == 0)) {
5613       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5614         // Handle SSE only.
5615         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5616         EVT VecVT = MVT::v4i32;
5617
5618         // Truncate the value (which may itself be a constant) to i32, and
5619         // convert it to a vector with movd (S2V+shuffle to zero extend).
5620         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5621         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5622         return DAG.getNode(
5623             ISD::BITCAST, dl, VT,
5624             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5625       }
5626     }
5627
5628     // If we have a constant or non-constant insertion into the low element of
5629     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5630     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5631     // depending on what the source datatype is.
5632     if (Idx == 0) {
5633       if (NumZero == 0)
5634         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5635
5636       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5637           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5638         if (VT.is256BitVector() || VT.is512BitVector()) {
5639           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5640           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5641                              Item, DAG.getIntPtrConstant(0));
5642         }
5643         assert(VT.is128BitVector() && "Expected an SSE value type!");
5644         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5645         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5646         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5647       }
5648
5649       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5650         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5651         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5652         if (VT.is256BitVector()) {
5653           SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5654           Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5655         } else {
5656           assert(VT.is128BitVector() && "Expected an SSE value type!");
5657           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5658         }
5659         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5660       }
5661     }
5662
5663     // Is it a vector logical left shift?
5664     if (NumElems == 2 && Idx == 1 &&
5665         X86::isZeroNode(Op.getOperand(0)) &&
5666         !X86::isZeroNode(Op.getOperand(1))) {
5667       unsigned NumBits = VT.getSizeInBits();
5668       return getVShift(true, VT,
5669                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5670                                    VT, Op.getOperand(1)),
5671                        NumBits/2, DAG, *this, dl);
5672     }
5673
5674     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5675       return SDValue();
5676
5677     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5678     // is a non-constant being inserted into an element other than the low one,
5679     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5680     // movd/movss) to move this into the low element, then shuffle it into
5681     // place.
5682     if (EVTBits == 32) {
5683       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5684       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5685     }
5686   }
5687
5688   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5689   if (Values.size() == 1) {
5690     if (EVTBits == 32) {
5691       // Instead of a shuffle like this:
5692       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5693       // Check if it's possible to issue this instead.
5694       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5695       unsigned Idx = countTrailingZeros(NonZeros);
5696       SDValue Item = Op.getOperand(Idx);
5697       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5698         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5699     }
5700     return SDValue();
5701   }
5702
5703   // A vector full of immediates; various special cases are already
5704   // handled, so this is best done with a single constant-pool load.
5705   if (IsAllConstants)
5706     return SDValue();
5707
5708   // For AVX-length vectors, see if we can use a vector load to get all of the
5709   // elements, otherwise build the individual 128-bit pieces and use
5710   // shuffles to put them in place.
5711   if (VT.is256BitVector() || VT.is512BitVector()) {
5712     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5713
5714     // Check for a build vector of consecutive loads.
5715     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5716       return LD;
5717
5718     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5719
5720     // Build both the lower and upper subvector.
5721     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5722                                 makeArrayRef(&V[0], NumElems/2));
5723     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5724                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5725
5726     // Recreate the wider vector with the lower and upper part.
5727     if (VT.is256BitVector())
5728       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5729     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5730   }
5731
5732   // Let legalizer expand 2-wide build_vectors.
5733   if (EVTBits == 64) {
5734     if (NumNonZero == 1) {
5735       // One half is zero or undef.
5736       unsigned Idx = countTrailingZeros(NonZeros);
5737       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5738                                  Op.getOperand(Idx));
5739       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5740     }
5741     return SDValue();
5742   }
5743
5744   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5745   if (EVTBits == 8 && NumElems == 16) {
5746     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5747                                         Subtarget, *this);
5748     if (V.getNode()) return V;
5749   }
5750
5751   if (EVTBits == 16 && NumElems == 8) {
5752     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5753                                       Subtarget, *this);
5754     if (V.getNode()) return V;
5755   }
5756
5757   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5758   if (EVTBits == 32 && NumElems == 4) {
5759     SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this);
5760     if (V.getNode())
5761       return V;
5762   }
5763
5764   // If element VT is == 32 bits, turn it into a number of shuffles.
5765   SmallVector<SDValue, 8> V(NumElems);
5766   if (NumElems == 4 && NumZero > 0) {
5767     for (unsigned i = 0; i < 4; ++i) {
5768       bool isZero = !(NonZeros & (1 << i));
5769       if (isZero)
5770         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5771       else
5772         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5773     }
5774
5775     for (unsigned i = 0; i < 2; ++i) {
5776       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5777         default: break;
5778         case 0:
5779           V[i] = V[i*2];  // Must be a zero vector.
5780           break;
5781         case 1:
5782           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5783           break;
5784         case 2:
5785           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5786           break;
5787         case 3:
5788           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5789           break;
5790       }
5791     }
5792
5793     bool Reverse1 = (NonZeros & 0x3) == 2;
5794     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5795     int MaskVec[] = {
5796       Reverse1 ? 1 : 0,
5797       Reverse1 ? 0 : 1,
5798       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5799       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5800     };
5801     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5802   }
5803
5804   if (Values.size() > 1 && VT.is128BitVector()) {
5805     // Check for a build vector of consecutive loads.
5806     for (unsigned i = 0; i < NumElems; ++i)
5807       V[i] = Op.getOperand(i);
5808
5809     // Check for elements which are consecutive loads.
5810     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false);
5811     if (LD.getNode())
5812       return LD;
5813
5814     // Check for a build vector from mostly shuffle plus few inserting.
5815     SDValue Sh = buildFromShuffleMostly(Op, DAG);
5816     if (Sh.getNode())
5817       return Sh;
5818
5819     // For SSE 4.1, use insertps to put the high elements into the low element.
5820     if (Subtarget->hasSSE41()) {
5821       SDValue Result;
5822       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5823         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5824       else
5825         Result = DAG.getUNDEF(VT);
5826
5827       for (unsigned i = 1; i < NumElems; ++i) {
5828         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5829         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5830                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5831       }
5832       return Result;
5833     }
5834
5835     // Otherwise, expand into a number of unpckl*, start by extending each of
5836     // our (non-undef) elements to the full vector width with the element in the
5837     // bottom slot of the vector (which generates no code for SSE).
5838     for (unsigned i = 0; i < NumElems; ++i) {
5839       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5840         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5841       else
5842         V[i] = DAG.getUNDEF(VT);
5843     }
5844
5845     // Next, we iteratively mix elements, e.g. for v4f32:
5846     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5847     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5848     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5849     unsigned EltStride = NumElems >> 1;
5850     while (EltStride != 0) {
5851       for (unsigned i = 0; i < EltStride; ++i) {
5852         // If V[i+EltStride] is undef and this is the first round of mixing,
5853         // then it is safe to just drop this shuffle: V[i] is already in the
5854         // right place, the one element (since it's the first round) being
5855         // inserted as undef can be dropped.  This isn't safe for successive
5856         // rounds because they will permute elements within both vectors.
5857         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5858             EltStride == NumElems/2)
5859           continue;
5860
5861         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5862       }
5863       EltStride >>= 1;
5864     }
5865     return V[0];
5866   }
5867   return SDValue();
5868 }
5869
5870 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5871 // to create 256-bit vectors from two other 128-bit ones.
5872 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5873   SDLoc dl(Op);
5874   MVT ResVT = Op.getSimpleValueType();
5875
5876   assert((ResVT.is256BitVector() ||
5877           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5878
5879   SDValue V1 = Op.getOperand(0);
5880   SDValue V2 = Op.getOperand(1);
5881   unsigned NumElems = ResVT.getVectorNumElements();
5882   if(ResVT.is256BitVector())
5883     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5884
5885   if (Op.getNumOperands() == 4) {
5886     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
5887                                 ResVT.getVectorNumElements()/2);
5888     SDValue V3 = Op.getOperand(2);
5889     SDValue V4 = Op.getOperand(3);
5890     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
5891       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
5892   }
5893   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5894 }
5895
5896 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5897   MVT LLVM_ATTRIBUTE_UNUSED VT = Op.getSimpleValueType();
5898   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
5899          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
5900           Op.getNumOperands() == 4)));
5901
5902   // AVX can use the vinsertf128 instruction to create 256-bit vectors
5903   // from two other 128-bit ones.
5904
5905   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
5906   return LowerAVXCONCAT_VECTORS(Op, DAG);
5907 }
5908
5909
5910 //===----------------------------------------------------------------------===//
5911 // Vector shuffle lowering
5912 //
5913 // This is an experimental code path for lowering vector shuffles on x86. It is
5914 // designed to handle arbitrary vector shuffles and blends, gracefully
5915 // degrading performance as necessary. It works hard to recognize idiomatic
5916 // shuffles and lower them to optimal instruction patterns without leaving
5917 // a framework that allows reasonably efficient handling of all vector shuffle
5918 // patterns.
5919 //===----------------------------------------------------------------------===//
5920
5921 /// \brief Tiny helper function to identify a no-op mask.
5922 ///
5923 /// This is a somewhat boring predicate function. It checks whether the mask
5924 /// array input, which is assumed to be a single-input shuffle mask of the kind
5925 /// used by the X86 shuffle instructions (not a fully general
5926 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
5927 /// in-place shuffle are 'no-op's.
5928 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
5929   for (int i = 0, Size = Mask.size(); i < Size; ++i)
5930     if (Mask[i] != -1 && Mask[i] != i)
5931       return false;
5932   return true;
5933 }
5934
5935 /// \brief Helper function to classify a mask as a single-input mask.
5936 ///
5937 /// This isn't a generic single-input test because in the vector shuffle
5938 /// lowering we canonicalize single inputs to be the first input operand. This
5939 /// means we can more quickly test for a single input by only checking whether
5940 /// an input from the second operand exists. We also assume that the size of
5941 /// mask corresponds to the size of the input vectors which isn't true in the
5942 /// fully general case.
5943 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
5944   for (int M : Mask)
5945     if (M >= (int)Mask.size())
5946       return false;
5947   return true;
5948 }
5949
5950 /// \brief Test whether there are elements crossing 128-bit lanes in this
5951 /// shuffle mask.
5952 ///
5953 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
5954 /// and we routinely test for these.
5955 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
5956   int LaneSize = 128 / VT.getScalarSizeInBits();
5957   int Size = Mask.size();
5958   for (int i = 0; i < Size; ++i)
5959     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
5960       return true;
5961   return false;
5962 }
5963
5964 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
5965 ///
5966 /// This checks a shuffle mask to see if it is performing the same
5967 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
5968 /// that it is also not lane-crossing. It may however involve a blend from the
5969 /// same lane of a second vector.
5970 ///
5971 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
5972 /// non-trivial to compute in the face of undef lanes. The representation is
5973 /// *not* suitable for use with existing 128-bit shuffles as it will contain
5974 /// entries from both V1 and V2 inputs to the wider mask.
5975 static bool
5976 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
5977                                 SmallVectorImpl<int> &RepeatedMask) {
5978   int LaneSize = 128 / VT.getScalarSizeInBits();
5979   RepeatedMask.resize(LaneSize, -1);
5980   int Size = Mask.size();
5981   for (int i = 0; i < Size; ++i) {
5982     if (Mask[i] < 0)
5983       continue;
5984     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
5985       // This entry crosses lanes, so there is no way to model this shuffle.
5986       return false;
5987
5988     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
5989     if (RepeatedMask[i % LaneSize] == -1)
5990       // This is the first non-undef entry in this slot of a 128-bit lane.
5991       RepeatedMask[i % LaneSize] =
5992           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
5993     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
5994       // Found a mismatch with the repeated mask.
5995       return false;
5996   }
5997   return true;
5998 }
5999
6000 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6001 /// arguments.
6002 ///
6003 /// This is a fast way to test a shuffle mask against a fixed pattern:
6004 ///
6005 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6006 ///
6007 /// It returns true if the mask is exactly as wide as the argument list, and
6008 /// each element of the mask is either -1 (signifying undef) or the value given
6009 /// in the argument.
6010 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6011                                 ArrayRef<int> ExpectedMask) {
6012   if (Mask.size() != ExpectedMask.size())
6013     return false;
6014
6015   int Size = Mask.size();
6016
6017   // If the values are build vectors, we can look through them to find
6018   // equivalent inputs that make the shuffles equivalent.
6019   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6020   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6021
6022   for (int i = 0; i < Size; ++i)
6023     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6024       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6025       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6026       if (!MaskBV || !ExpectedBV ||
6027           MaskBV->getOperand(Mask[i] % Size) !=
6028               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6029         return false;
6030     }
6031
6032   return true;
6033 }
6034
6035 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6036 ///
6037 /// This helper function produces an 8-bit shuffle immediate corresponding to
6038 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6039 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6040 /// example.
6041 ///
6042 /// NB: We rely heavily on "undef" masks preserving the input lane.
6043 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
6044                                           SelectionDAG &DAG) {
6045   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6046   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6047   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6048   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6049   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6050
6051   unsigned Imm = 0;
6052   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6053   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6054   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6055   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6056   return DAG.getConstant(Imm, MVT::i8);
6057 }
6058
6059 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6060 ///
6061 /// This is used as a fallback approach when first class blend instructions are
6062 /// unavailable. Currently it is only suitable for integer vectors, but could
6063 /// be generalized for floating point vectors if desirable.
6064 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6065                                             SDValue V2, ArrayRef<int> Mask,
6066                                             SelectionDAG &DAG) {
6067   assert(VT.isInteger() && "Only supports integer vector types!");
6068   MVT EltVT = VT.getScalarType();
6069   int NumEltBits = EltVT.getSizeInBits();
6070   SDValue Zero = DAG.getConstant(0, EltVT);
6071   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), EltVT);
6072   SmallVector<SDValue, 16> MaskOps;
6073   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6074     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6075       return SDValue(); // Shuffled input!
6076     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6077   }
6078
6079   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6080   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6081   // We have to cast V2 around.
6082   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6083   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6084                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6085                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6086                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6087   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6088 }
6089
6090 /// \brief Try to emit a blend instruction for a shuffle.
6091 ///
6092 /// This doesn't do any checks for the availability of instructions for blending
6093 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6094 /// be matched in the backend with the type given. What it does check for is
6095 /// that the shuffle mask is in fact a blend.
6096 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6097                                          SDValue V2, ArrayRef<int> Mask,
6098                                          const X86Subtarget *Subtarget,
6099                                          SelectionDAG &DAG) {
6100   unsigned BlendMask = 0;
6101   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6102     if (Mask[i] >= Size) {
6103       if (Mask[i] != i + Size)
6104         return SDValue(); // Shuffled V2 input!
6105       BlendMask |= 1u << i;
6106       continue;
6107     }
6108     if (Mask[i] >= 0 && Mask[i] != i)
6109       return SDValue(); // Shuffled V1 input!
6110   }
6111   switch (VT.SimpleTy) {
6112   case MVT::v2f64:
6113   case MVT::v4f32:
6114   case MVT::v4f64:
6115   case MVT::v8f32:
6116     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6117                        DAG.getConstant(BlendMask, MVT::i8));
6118
6119   case MVT::v4i64:
6120   case MVT::v8i32:
6121     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6122     // FALLTHROUGH
6123   case MVT::v2i64:
6124   case MVT::v4i32:
6125     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6126     // that instruction.
6127     if (Subtarget->hasAVX2()) {
6128       // Scale the blend by the number of 32-bit dwords per element.
6129       int Scale =  VT.getScalarSizeInBits() / 32;
6130       BlendMask = 0;
6131       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6132         if (Mask[i] >= Size)
6133           for (int j = 0; j < Scale; ++j)
6134             BlendMask |= 1u << (i * Scale + j);
6135
6136       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6137       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6138       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6139       return DAG.getNode(ISD::BITCAST, DL, VT,
6140                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6141                                      DAG.getConstant(BlendMask, MVT::i8)));
6142     }
6143     // FALLTHROUGH
6144   case MVT::v8i16: {
6145     // For integer shuffles we need to expand the mask and cast the inputs to
6146     // v8i16s prior to blending.
6147     int Scale = 8 / VT.getVectorNumElements();
6148     BlendMask = 0;
6149     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6150       if (Mask[i] >= Size)
6151         for (int j = 0; j < Scale; ++j)
6152           BlendMask |= 1u << (i * Scale + j);
6153
6154     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6155     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6156     return DAG.getNode(ISD::BITCAST, DL, VT,
6157                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6158                                    DAG.getConstant(BlendMask, MVT::i8)));
6159   }
6160
6161   case MVT::v16i16: {
6162     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6163     SmallVector<int, 8> RepeatedMask;
6164     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6165       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6166       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6167       BlendMask = 0;
6168       for (int i = 0; i < 8; ++i)
6169         if (RepeatedMask[i] >= 16)
6170           BlendMask |= 1u << i;
6171       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6172                          DAG.getConstant(BlendMask, MVT::i8));
6173     }
6174   }
6175     // FALLTHROUGH
6176   case MVT::v16i8:
6177   case MVT::v32i8: {
6178     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6179            "256-bit byte-blends require AVX2 support!");
6180
6181     // Scale the blend by the number of bytes per element.
6182     int Scale = VT.getScalarSizeInBits() / 8;
6183
6184     // This form of blend is always done on bytes. Compute the byte vector
6185     // type.
6186     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6187
6188     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6189     // mix of LLVM's code generator and the x86 backend. We tell the code
6190     // generator that boolean values in the elements of an x86 vector register
6191     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6192     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6193     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6194     // of the element (the remaining are ignored) and 0 in that high bit would
6195     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6196     // the LLVM model for boolean values in vector elements gets the relevant
6197     // bit set, it is set backwards and over constrained relative to x86's
6198     // actual model.
6199     SmallVector<SDValue, 32> VSELECTMask;
6200     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6201       for (int j = 0; j < Scale; ++j)
6202         VSELECTMask.push_back(
6203             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6204                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, MVT::i8));
6205
6206     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6207     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6208     return DAG.getNode(
6209         ISD::BITCAST, DL, VT,
6210         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6211                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6212                     V1, V2));
6213   }
6214
6215   default:
6216     llvm_unreachable("Not a supported integer vector type!");
6217   }
6218 }
6219
6220 /// \brief Try to lower as a blend of elements from two inputs followed by
6221 /// a single-input permutation.
6222 ///
6223 /// This matches the pattern where we can blend elements from two inputs and
6224 /// then reduce the shuffle to a single-input permutation.
6225 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6226                                                    SDValue V2,
6227                                                    ArrayRef<int> Mask,
6228                                                    SelectionDAG &DAG) {
6229   // We build up the blend mask while checking whether a blend is a viable way
6230   // to reduce the shuffle.
6231   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6232   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6233
6234   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6235     if (Mask[i] < 0)
6236       continue;
6237
6238     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6239
6240     if (BlendMask[Mask[i] % Size] == -1)
6241       BlendMask[Mask[i] % Size] = Mask[i];
6242     else if (BlendMask[Mask[i] % Size] != Mask[i])
6243       return SDValue(); // Can't blend in the needed input!
6244
6245     PermuteMask[i] = Mask[i] % Size;
6246   }
6247
6248   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6249   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6250 }
6251
6252 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6253 /// blends and permutes.
6254 ///
6255 /// This matches the extremely common pattern for handling combined
6256 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6257 /// operations. It will try to pick the best arrangement of shuffles and
6258 /// blends.
6259 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6260                                                           SDValue V1,
6261                                                           SDValue V2,
6262                                                           ArrayRef<int> Mask,
6263                                                           SelectionDAG &DAG) {
6264   // Shuffle the input elements into the desired positions in V1 and V2 and
6265   // blend them together.
6266   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6267   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6268   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6269   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6270     if (Mask[i] >= 0 && Mask[i] < Size) {
6271       V1Mask[i] = Mask[i];
6272       BlendMask[i] = i;
6273     } else if (Mask[i] >= Size) {
6274       V2Mask[i] = Mask[i] - Size;
6275       BlendMask[i] = i + Size;
6276     }
6277
6278   // Try to lower with the simpler initial blend strategy unless one of the
6279   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6280   // shuffle may be able to fold with a load or other benefit. However, when
6281   // we'll have to do 2x as many shuffles in order to achieve this, blending
6282   // first is a better strategy.
6283   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6284     if (SDValue BlendPerm =
6285             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6286       return BlendPerm;
6287
6288   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6289   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6290   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6291 }
6292
6293 /// \brief Try to lower a vector shuffle as a byte rotation.
6294 ///
6295 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6296 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6297 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6298 /// try to generically lower a vector shuffle through such an pattern. It
6299 /// does not check for the profitability of lowering either as PALIGNR or
6300 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6301 /// This matches shuffle vectors that look like:
6302 ///
6303 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6304 ///
6305 /// Essentially it concatenates V1 and V2, shifts right by some number of
6306 /// elements, and takes the low elements as the result. Note that while this is
6307 /// specified as a *right shift* because x86 is little-endian, it is a *left
6308 /// rotate* of the vector lanes.
6309 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6310                                               SDValue V2,
6311                                               ArrayRef<int> Mask,
6312                                               const X86Subtarget *Subtarget,
6313                                               SelectionDAG &DAG) {
6314   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6315
6316   int NumElts = Mask.size();
6317   int NumLanes = VT.getSizeInBits() / 128;
6318   int NumLaneElts = NumElts / NumLanes;
6319
6320   // We need to detect various ways of spelling a rotation:
6321   //   [11, 12, 13, 14, 15,  0,  1,  2]
6322   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6323   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6324   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6325   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6326   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6327   int Rotation = 0;
6328   SDValue Lo, Hi;
6329   for (int l = 0; l < NumElts; l += NumLaneElts) {
6330     for (int i = 0; i < NumLaneElts; ++i) {
6331       if (Mask[l + i] == -1)
6332         continue;
6333       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6334
6335       // Get the mod-Size index and lane correct it.
6336       int LaneIdx = (Mask[l + i] % NumElts) - l;
6337       // Make sure it was in this lane.
6338       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6339         return SDValue();
6340
6341       // Determine where a rotated vector would have started.
6342       int StartIdx = i - LaneIdx;
6343       if (StartIdx == 0)
6344         // The identity rotation isn't interesting, stop.
6345         return SDValue();
6346
6347       // If we found the tail of a vector the rotation must be the missing
6348       // front. If we found the head of a vector, it must be how much of the
6349       // head.
6350       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6351
6352       if (Rotation == 0)
6353         Rotation = CandidateRotation;
6354       else if (Rotation != CandidateRotation)
6355         // The rotations don't match, so we can't match this mask.
6356         return SDValue();
6357
6358       // Compute which value this mask is pointing at.
6359       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6360
6361       // Compute which of the two target values this index should be assigned
6362       // to. This reflects whether the high elements are remaining or the low
6363       // elements are remaining.
6364       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6365
6366       // Either set up this value if we've not encountered it before, or check
6367       // that it remains consistent.
6368       if (!TargetV)
6369         TargetV = MaskV;
6370       else if (TargetV != MaskV)
6371         // This may be a rotation, but it pulls from the inputs in some
6372         // unsupported interleaving.
6373         return SDValue();
6374     }
6375   }
6376
6377   // Check that we successfully analyzed the mask, and normalize the results.
6378   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6379   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6380   if (!Lo)
6381     Lo = Hi;
6382   else if (!Hi)
6383     Hi = Lo;
6384
6385   // The actual rotate instruction rotates bytes, so we need to scale the
6386   // rotation based on how many bytes are in the vector lane.
6387   int Scale = 16 / NumLaneElts;
6388
6389   // SSSE3 targets can use the palignr instruction.
6390   if (Subtarget->hasSSSE3()) {
6391     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6392     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6393     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6394     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6395
6396     return DAG.getNode(ISD::BITCAST, DL, VT,
6397                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6398                                    DAG.getConstant(Rotation * Scale, MVT::i8)));
6399   }
6400
6401   assert(VT.getSizeInBits() == 128 &&
6402          "Rotate-based lowering only supports 128-bit lowering!");
6403   assert(Mask.size() <= 16 &&
6404          "Can shuffle at most 16 bytes in a 128-bit vector!");
6405
6406   // Default SSE2 implementation
6407   int LoByteShift = 16 - Rotation * Scale;
6408   int HiByteShift = Rotation * Scale;
6409
6410   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6411   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6412   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6413
6414   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6415                                 DAG.getConstant(LoByteShift, MVT::i8));
6416   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6417                                 DAG.getConstant(HiByteShift, MVT::i8));
6418   return DAG.getNode(ISD::BITCAST, DL, VT,
6419                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6420 }
6421
6422 /// \brief Compute whether each element of a shuffle is zeroable.
6423 ///
6424 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6425 /// Either it is an undef element in the shuffle mask, the element of the input
6426 /// referenced is undef, or the element of the input referenced is known to be
6427 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6428 /// as many lanes with this technique as possible to simplify the remaining
6429 /// shuffle.
6430 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6431                                                      SDValue V1, SDValue V2) {
6432   SmallBitVector Zeroable(Mask.size(), false);
6433
6434   while (V1.getOpcode() == ISD::BITCAST)
6435     V1 = V1->getOperand(0);
6436   while (V2.getOpcode() == ISD::BITCAST)
6437     V2 = V2->getOperand(0);
6438
6439   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6440   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6441
6442   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6443     int M = Mask[i];
6444     // Handle the easy cases.
6445     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6446       Zeroable[i] = true;
6447       continue;
6448     }
6449
6450     // If this is an index into a build_vector node (which has the same number
6451     // of elements), dig out the input value and use it.
6452     SDValue V = M < Size ? V1 : V2;
6453     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6454       continue;
6455
6456     SDValue Input = V.getOperand(M % Size);
6457     // The UNDEF opcode check really should be dead code here, but not quite
6458     // worth asserting on (it isn't invalid, just unexpected).
6459     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6460       Zeroable[i] = true;
6461   }
6462
6463   return Zeroable;
6464 }
6465
6466 /// \brief Try to emit a bitmask instruction for a shuffle.
6467 ///
6468 /// This handles cases where we can model a blend exactly as a bitmask due to
6469 /// one of the inputs being zeroable.
6470 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6471                                            SDValue V2, ArrayRef<int> Mask,
6472                                            SelectionDAG &DAG) {
6473   MVT EltVT = VT.getScalarType();
6474   int NumEltBits = EltVT.getSizeInBits();
6475   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6476   SDValue Zero = DAG.getConstant(0, IntEltVT);
6477   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), IntEltVT);
6478   if (EltVT.isFloatingPoint()) {
6479     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6480     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6481   }
6482   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6483   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6484   SDValue V;
6485   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6486     if (Zeroable[i])
6487       continue;
6488     if (Mask[i] % Size != i)
6489       return SDValue(); // Not a blend.
6490     if (!V)
6491       V = Mask[i] < Size ? V1 : V2;
6492     else if (V != (Mask[i] < Size ? V1 : V2))
6493       return SDValue(); // Can only let one input through the mask.
6494
6495     VMaskOps[i] = AllOnes;
6496   }
6497   if (!V)
6498     return SDValue(); // No non-zeroable elements!
6499
6500   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6501   V = DAG.getNode(VT.isFloatingPoint()
6502                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6503                   DL, VT, V, VMask);
6504   return V;
6505 }
6506
6507 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6508 ///
6509 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6510 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6511 /// matches elements from one of the input vectors shuffled to the left or
6512 /// right with zeroable elements 'shifted in'. It handles both the strictly
6513 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6514 /// quad word lane.
6515 ///
6516 /// PSHL : (little-endian) left bit shift.
6517 /// [ zz, 0, zz,  2 ]
6518 /// [ -1, 4, zz, -1 ]
6519 /// PSRL : (little-endian) right bit shift.
6520 /// [  1, zz,  3, zz]
6521 /// [ -1, -1,  7, zz]
6522 /// PSLLDQ : (little-endian) left byte shift
6523 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6524 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6525 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6526 /// PSRLDQ : (little-endian) right byte shift
6527 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6528 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6529 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6530 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6531                                          SDValue V2, ArrayRef<int> Mask,
6532                                          SelectionDAG &DAG) {
6533   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6534
6535   int Size = Mask.size();
6536   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6537
6538   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6539     for (int i = 0; i < Size; i += Scale)
6540       for (int j = 0; j < Shift; ++j)
6541         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6542           return false;
6543
6544     return true;
6545   };
6546
6547   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6548     for (int i = 0; i != Size; i += Scale) {
6549       unsigned Pos = Left ? i + Shift : i;
6550       unsigned Low = Left ? i : i + Shift;
6551       unsigned Len = Scale - Shift;
6552       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6553                                       Low + (V == V1 ? 0 : Size)))
6554         return SDValue();
6555     }
6556
6557     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6558     bool ByteShift = ShiftEltBits > 64;
6559     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6560                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6561     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6562
6563     // Normalize the scale for byte shifts to still produce an i64 element
6564     // type.
6565     Scale = ByteShift ? Scale / 2 : Scale;
6566
6567     // We need to round trip through the appropriate type for the shift.
6568     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6569     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6570     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6571            "Illegal integer vector type");
6572     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6573
6574     V = DAG.getNode(OpCode, DL, ShiftVT, V, DAG.getConstant(ShiftAmt, MVT::i8));
6575     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6576   };
6577
6578   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6579   // keep doubling the size of the integer elements up to that. We can
6580   // then shift the elements of the integer vector by whole multiples of
6581   // their width within the elements of the larger integer vector. Test each
6582   // multiple to see if we can find a match with the moved element indices
6583   // and that the shifted in elements are all zeroable.
6584   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6585     for (int Shift = 1; Shift != Scale; ++Shift)
6586       for (bool Left : {true, false})
6587         if (CheckZeros(Shift, Scale, Left))
6588           for (SDValue V : {V1, V2})
6589             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6590               return Match;
6591
6592   // no match
6593   return SDValue();
6594 }
6595
6596 /// \brief Lower a vector shuffle as a zero or any extension.
6597 ///
6598 /// Given a specific number of elements, element bit width, and extension
6599 /// stride, produce either a zero or any extension based on the available
6600 /// features of the subtarget.
6601 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6602     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6603     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6604   assert(Scale > 1 && "Need a scale to extend.");
6605   int NumElements = VT.getVectorNumElements();
6606   int EltBits = VT.getScalarSizeInBits();
6607   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6608          "Only 8, 16, and 32 bit elements can be extended.");
6609   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6610
6611   // Found a valid zext mask! Try various lowering strategies based on the
6612   // input type and available ISA extensions.
6613   if (Subtarget->hasSSE41()) {
6614     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6615                                  NumElements / Scale);
6616     return DAG.getNode(ISD::BITCAST, DL, VT,
6617                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6618   }
6619
6620   // For any extends we can cheat for larger element sizes and use shuffle
6621   // instructions that can fold with a load and/or copy.
6622   if (AnyExt && EltBits == 32) {
6623     int PSHUFDMask[4] = {0, -1, 1, -1};
6624     return DAG.getNode(
6625         ISD::BITCAST, DL, VT,
6626         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6627                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6628                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
6629   }
6630   if (AnyExt && EltBits == 16 && Scale > 2) {
6631     int PSHUFDMask[4] = {0, -1, 0, -1};
6632     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6633                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6634                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG));
6635     int PSHUFHWMask[4] = {1, -1, -1, -1};
6636     return DAG.getNode(
6637         ISD::BITCAST, DL, VT,
6638         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6639                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6640                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DAG)));
6641   }
6642
6643   // If this would require more than 2 unpack instructions to expand, use
6644   // pshufb when available. We can only use more than 2 unpack instructions
6645   // when zero extending i8 elements which also makes it easier to use pshufb.
6646   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6647     assert(NumElements == 16 && "Unexpected byte vector width!");
6648     SDValue PSHUFBMask[16];
6649     for (int i = 0; i < 16; ++i)
6650       PSHUFBMask[i] =
6651           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, MVT::i8);
6652     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6653     return DAG.getNode(ISD::BITCAST, DL, VT,
6654                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6655                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6656                                                MVT::v16i8, PSHUFBMask)));
6657   }
6658
6659   // Otherwise emit a sequence of unpacks.
6660   do {
6661     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6662     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6663                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6664     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6665     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6666     Scale /= 2;
6667     EltBits *= 2;
6668     NumElements /= 2;
6669   } while (Scale > 1);
6670   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6671 }
6672
6673 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6674 ///
6675 /// This routine will try to do everything in its power to cleverly lower
6676 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6677 /// check for the profitability of this lowering,  it tries to aggressively
6678 /// match this pattern. It will use all of the micro-architectural details it
6679 /// can to emit an efficient lowering. It handles both blends with all-zero
6680 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6681 /// masking out later).
6682 ///
6683 /// The reason we have dedicated lowering for zext-style shuffles is that they
6684 /// are both incredibly common and often quite performance sensitive.
6685 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6686     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6687     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6688   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6689
6690   int Bits = VT.getSizeInBits();
6691   int NumElements = VT.getVectorNumElements();
6692   assert(VT.getScalarSizeInBits() <= 32 &&
6693          "Exceeds 32-bit integer zero extension limit");
6694   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6695
6696   // Define a helper function to check a particular ext-scale and lower to it if
6697   // valid.
6698   auto Lower = [&](int Scale) -> SDValue {
6699     SDValue InputV;
6700     bool AnyExt = true;
6701     for (int i = 0; i < NumElements; ++i) {
6702       if (Mask[i] == -1)
6703         continue; // Valid anywhere but doesn't tell us anything.
6704       if (i % Scale != 0) {
6705         // Each of the extended elements need to be zeroable.
6706         if (!Zeroable[i])
6707           return SDValue();
6708
6709         // We no longer are in the anyext case.
6710         AnyExt = false;
6711         continue;
6712       }
6713
6714       // Each of the base elements needs to be consecutive indices into the
6715       // same input vector.
6716       SDValue V = Mask[i] < NumElements ? V1 : V2;
6717       if (!InputV)
6718         InputV = V;
6719       else if (InputV != V)
6720         return SDValue(); // Flip-flopping inputs.
6721
6722       if (Mask[i] % NumElements != i / Scale)
6723         return SDValue(); // Non-consecutive strided elements.
6724     }
6725
6726     // If we fail to find an input, we have a zero-shuffle which should always
6727     // have already been handled.
6728     // FIXME: Maybe handle this here in case during blending we end up with one?
6729     if (!InputV)
6730       return SDValue();
6731
6732     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6733         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6734   };
6735
6736   // The widest scale possible for extending is to a 64-bit integer.
6737   assert(Bits % 64 == 0 &&
6738          "The number of bits in a vector must be divisible by 64 on x86!");
6739   int NumExtElements = Bits / 64;
6740
6741   // Each iteration, try extending the elements half as much, but into twice as
6742   // many elements.
6743   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6744     assert(NumElements % NumExtElements == 0 &&
6745            "The input vector size must be divisible by the extended size.");
6746     if (SDValue V = Lower(NumElements / NumExtElements))
6747       return V;
6748   }
6749
6750   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6751   if (Bits != 128)
6752     return SDValue();
6753
6754   // Returns one of the source operands if the shuffle can be reduced to a
6755   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6756   auto CanZExtLowHalf = [&]() {
6757     for (int i = NumElements / 2; i != NumElements; ++i)
6758       if (!Zeroable[i])
6759         return SDValue();
6760     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6761       return V1;
6762     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6763       return V2;
6764     return SDValue();
6765   };
6766
6767   if (SDValue V = CanZExtLowHalf()) {
6768     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6769     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6770     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6771   }
6772
6773   // No viable ext lowering found.
6774   return SDValue();
6775 }
6776
6777 /// \brief Try to get a scalar value for a specific element of a vector.
6778 ///
6779 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6780 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6781                                               SelectionDAG &DAG) {
6782   MVT VT = V.getSimpleValueType();
6783   MVT EltVT = VT.getVectorElementType();
6784   while (V.getOpcode() == ISD::BITCAST)
6785     V = V.getOperand(0);
6786   // If the bitcasts shift the element size, we can't extract an equivalent
6787   // element from it.
6788   MVT NewVT = V.getSimpleValueType();
6789   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6790     return SDValue();
6791
6792   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6793       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR))
6794     return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, V.getOperand(Idx));
6795
6796   return SDValue();
6797 }
6798
6799 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6800 ///
6801 /// This is particularly important because the set of instructions varies
6802 /// significantly based on whether the operand is a load or not.
6803 static bool isShuffleFoldableLoad(SDValue V) {
6804   while (V.getOpcode() == ISD::BITCAST)
6805     V = V.getOperand(0);
6806
6807   return ISD::isNON_EXTLoad(V.getNode());
6808 }
6809
6810 /// \brief Try to lower insertion of a single element into a zero vector.
6811 ///
6812 /// This is a common pattern that we have especially efficient patterns to lower
6813 /// across all subtarget feature sets.
6814 static SDValue lowerVectorShuffleAsElementInsertion(
6815     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6816     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6817   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6818   MVT ExtVT = VT;
6819   MVT EltVT = VT.getVectorElementType();
6820
6821   int V2Index = std::find_if(Mask.begin(), Mask.end(),
6822                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
6823                 Mask.begin();
6824   bool IsV1Zeroable = true;
6825   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6826     if (i != V2Index && !Zeroable[i]) {
6827       IsV1Zeroable = false;
6828       break;
6829     }
6830
6831   // Check for a single input from a SCALAR_TO_VECTOR node.
6832   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
6833   // all the smarts here sunk into that routine. However, the current
6834   // lowering of BUILD_VECTOR makes that nearly impossible until the old
6835   // vector shuffle lowering is dead.
6836   if (SDValue V2S = getScalarValueForVectorElement(
6837           V2, Mask[V2Index] - Mask.size(), DAG)) {
6838     // We need to zext the scalar if it is smaller than an i32.
6839     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
6840     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
6841       // Using zext to expand a narrow element won't work for non-zero
6842       // insertions.
6843       if (!IsV1Zeroable)
6844         return SDValue();
6845
6846       // Zero-extend directly to i32.
6847       ExtVT = MVT::v4i32;
6848       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
6849     }
6850     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
6851   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
6852              EltVT == MVT::i16) {
6853     // Either not inserting from the low element of the input or the input
6854     // element size is too small to use VZEXT_MOVL to clear the high bits.
6855     return SDValue();
6856   }
6857
6858   if (!IsV1Zeroable) {
6859     // If V1 can't be treated as a zero vector we have fewer options to lower
6860     // this. We can't support integer vectors or non-zero targets cheaply, and
6861     // the V1 elements can't be permuted in any way.
6862     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
6863     if (!VT.isFloatingPoint() || V2Index != 0)
6864       return SDValue();
6865     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
6866     V1Mask[V2Index] = -1;
6867     if (!isNoopShuffleMask(V1Mask))
6868       return SDValue();
6869     // This is essentially a special case blend operation, but if we have
6870     // general purpose blend operations, they are always faster. Bail and let
6871     // the rest of the lowering handle these as blends.
6872     if (Subtarget->hasSSE41())
6873       return SDValue();
6874
6875     // Otherwise, use MOVSD or MOVSS.
6876     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
6877            "Only two types of floating point element types to handle!");
6878     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
6879                        ExtVT, V1, V2);
6880   }
6881
6882   // This lowering only works for the low element with floating point vectors.
6883   if (VT.isFloatingPoint() && V2Index != 0)
6884     return SDValue();
6885
6886   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
6887   if (ExtVT != VT)
6888     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6889
6890   if (V2Index != 0) {
6891     // If we have 4 or fewer lanes we can cheaply shuffle the element into
6892     // the desired position. Otherwise it is more efficient to do a vector
6893     // shift left. We know that we can do a vector shift left because all
6894     // the inputs are zero.
6895     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
6896       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
6897       V2Shuffle[V2Index] = 0;
6898       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
6899     } else {
6900       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
6901       V2 = DAG.getNode(
6902           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
6903           DAG.getConstant(
6904               V2Index * EltVT.getSizeInBits()/8,
6905               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
6906       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6907     }
6908   }
6909   return V2;
6910 }
6911
6912 /// \brief Try to lower broadcast of a single element.
6913 ///
6914 /// For convenience, this code also bundles all of the subtarget feature set
6915 /// filtering. While a little annoying to re-dispatch on type here, there isn't
6916 /// a convenient way to factor it out.
6917 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
6918                                              ArrayRef<int> Mask,
6919                                              const X86Subtarget *Subtarget,
6920                                              SelectionDAG &DAG) {
6921   if (!Subtarget->hasAVX())
6922     return SDValue();
6923   if (VT.isInteger() && !Subtarget->hasAVX2())
6924     return SDValue();
6925
6926   // Check that the mask is a broadcast.
6927   int BroadcastIdx = -1;
6928   for (int M : Mask)
6929     if (M >= 0 && BroadcastIdx == -1)
6930       BroadcastIdx = M;
6931     else if (M >= 0 && M != BroadcastIdx)
6932       return SDValue();
6933
6934   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
6935                                             "a sorted mask where the broadcast "
6936                                             "comes from V1.");
6937
6938   // Go up the chain of (vector) values to try and find a scalar load that
6939   // we can combine with the broadcast.
6940   for (;;) {
6941     switch (V.getOpcode()) {
6942     case ISD::CONCAT_VECTORS: {
6943       int OperandSize = Mask.size() / V.getNumOperands();
6944       V = V.getOperand(BroadcastIdx / OperandSize);
6945       BroadcastIdx %= OperandSize;
6946       continue;
6947     }
6948
6949     case ISD::INSERT_SUBVECTOR: {
6950       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
6951       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
6952       if (!ConstantIdx)
6953         break;
6954
6955       int BeginIdx = (int)ConstantIdx->getZExtValue();
6956       int EndIdx =
6957           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
6958       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
6959         BroadcastIdx -= BeginIdx;
6960         V = VInner;
6961       } else {
6962         V = VOuter;
6963       }
6964       continue;
6965     }
6966     }
6967     break;
6968   }
6969
6970   // Check if this is a broadcast of a scalar. We special case lowering
6971   // for scalars so that we can more effectively fold with loads.
6972   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6973       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
6974     V = V.getOperand(BroadcastIdx);
6975
6976     // If the scalar isn't a load we can't broadcast from it in AVX1, only with
6977     // AVX2.
6978     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
6979       return SDValue();
6980   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
6981     // We can't broadcast from a vector register w/o AVX2, and we can only
6982     // broadcast from the zero-element of a vector register.
6983     return SDValue();
6984   }
6985
6986   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
6987 }
6988
6989 // Check for whether we can use INSERTPS to perform the shuffle. We only use
6990 // INSERTPS when the V1 elements are already in the correct locations
6991 // because otherwise we can just always use two SHUFPS instructions which
6992 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
6993 // perform INSERTPS if a single V1 element is out of place and all V2
6994 // elements are zeroable.
6995 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
6996                                             ArrayRef<int> Mask,
6997                                             SelectionDAG &DAG) {
6998   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
6999   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7000   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7001   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7002
7003   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7004
7005   unsigned ZMask = 0;
7006   int V1DstIndex = -1;
7007   int V2DstIndex = -1;
7008   bool V1UsedInPlace = false;
7009
7010   for (int i = 0; i < 4; ++i) {
7011     // Synthesize a zero mask from the zeroable elements (includes undefs).
7012     if (Zeroable[i]) {
7013       ZMask |= 1 << i;
7014       continue;
7015     }
7016
7017     // Flag if we use any V1 inputs in place.
7018     if (i == Mask[i]) {
7019       V1UsedInPlace = true;
7020       continue;
7021     }
7022
7023     // We can only insert a single non-zeroable element.
7024     if (V1DstIndex != -1 || V2DstIndex != -1)
7025       return SDValue();
7026
7027     if (Mask[i] < 4) {
7028       // V1 input out of place for insertion.
7029       V1DstIndex = i;
7030     } else {
7031       // V2 input for insertion.
7032       V2DstIndex = i;
7033     }
7034   }
7035
7036   // Don't bother if we have no (non-zeroable) element for insertion.
7037   if (V1DstIndex == -1 && V2DstIndex == -1)
7038     return SDValue();
7039
7040   // Determine element insertion src/dst indices. The src index is from the
7041   // start of the inserted vector, not the start of the concatenated vector.
7042   unsigned V2SrcIndex = 0;
7043   if (V1DstIndex != -1) {
7044     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7045     // and don't use the original V2 at all.
7046     V2SrcIndex = Mask[V1DstIndex];
7047     V2DstIndex = V1DstIndex;
7048     V2 = V1;
7049   } else {
7050     V2SrcIndex = Mask[V2DstIndex] - 4;
7051   }
7052
7053   // If no V1 inputs are used in place, then the result is created only from
7054   // the zero mask and the V2 insertion - so remove V1 dependency.
7055   if (!V1UsedInPlace)
7056     V1 = DAG.getUNDEF(MVT::v4f32);
7057
7058   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7059   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7060
7061   // Insert the V2 element into the desired position.
7062   SDLoc DL(Op);
7063   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7064                      DAG.getConstant(InsertPSMask, MVT::i8));
7065 }
7066
7067 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7068 /// UNPCK instruction.
7069 ///
7070 /// This specifically targets cases where we end up with alternating between
7071 /// the two inputs, and so can permute them into something that feeds a single
7072 /// UNPCK instruction. Note that this routine only targets integer vectors
7073 /// because for floating point vectors we have a generalized SHUFPS lowering
7074 /// strategy that handles everything that doesn't *exactly* match an unpack,
7075 /// making this clever lowering unnecessary.
7076 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7077                                           SDValue V2, ArrayRef<int> Mask,
7078                                           SelectionDAG &DAG) {
7079   assert(!VT.isFloatingPoint() &&
7080          "This routine only supports integer vectors.");
7081   assert(!isSingleInputShuffleMask(Mask) &&
7082          "This routine should only be used when blending two inputs.");
7083   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7084
7085   int Size = Mask.size();
7086
7087   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7088     return M >= 0 && M % Size < Size / 2;
7089   });
7090   int NumHiInputs = std::count_if(
7091       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7092
7093   bool UnpackLo = NumLoInputs >= NumHiInputs;
7094
7095   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7096     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7097     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7098
7099     for (int i = 0; i < Size; ++i) {
7100       if (Mask[i] < 0)
7101         continue;
7102
7103       // Each element of the unpack contains Scale elements from this mask.
7104       int UnpackIdx = i / Scale;
7105
7106       // We only handle the case where V1 feeds the first slots of the unpack.
7107       // We rely on canonicalization to ensure this is the case.
7108       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7109         return SDValue();
7110
7111       // Setup the mask for this input. The indexing is tricky as we have to
7112       // handle the unpack stride.
7113       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7114       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7115           Mask[i] % Size;
7116     }
7117
7118     // If we will have to shuffle both inputs to use the unpack, check whether
7119     // we can just unpack first and shuffle the result. If so, skip this unpack.
7120     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7121         !isNoopShuffleMask(V2Mask))
7122       return SDValue();
7123
7124     // Shuffle the inputs into place.
7125     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7126     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7127
7128     // Cast the inputs to the type we will use to unpack them.
7129     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7130     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7131
7132     // Unpack the inputs and cast the result back to the desired type.
7133     return DAG.getNode(ISD::BITCAST, DL, VT,
7134                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7135                                    DL, UnpackVT, V1, V2));
7136   };
7137
7138   // We try each unpack from the largest to the smallest to try and find one
7139   // that fits this mask.
7140   int OrigNumElements = VT.getVectorNumElements();
7141   int OrigScalarSize = VT.getScalarSizeInBits();
7142   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7143     int Scale = ScalarSize / OrigScalarSize;
7144     int NumElements = OrigNumElements / Scale;
7145     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7146     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7147       return Unpack;
7148   }
7149
7150   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7151   // initial unpack.
7152   if (NumLoInputs == 0 || NumHiInputs == 0) {
7153     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7154            "We have to have *some* inputs!");
7155     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7156
7157     // FIXME: We could consider the total complexity of the permute of each
7158     // possible unpacking. Or at the least we should consider how many
7159     // half-crossings are created.
7160     // FIXME: We could consider commuting the unpacks.
7161
7162     SmallVector<int, 32> PermMask;
7163     PermMask.assign(Size, -1);
7164     for (int i = 0; i < Size; ++i) {
7165       if (Mask[i] < 0)
7166         continue;
7167
7168       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7169
7170       PermMask[i] =
7171           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7172     }
7173     return DAG.getVectorShuffle(
7174         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7175                             DL, VT, V1, V2),
7176         DAG.getUNDEF(VT), PermMask);
7177   }
7178
7179   return SDValue();
7180 }
7181
7182 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7183 ///
7184 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7185 /// support for floating point shuffles but not integer shuffles. These
7186 /// instructions will incur a domain crossing penalty on some chips though so
7187 /// it is better to avoid lowering through this for integer vectors where
7188 /// possible.
7189 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7190                                        const X86Subtarget *Subtarget,
7191                                        SelectionDAG &DAG) {
7192   SDLoc DL(Op);
7193   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7194   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7195   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7196   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7197   ArrayRef<int> Mask = SVOp->getMask();
7198   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7199
7200   if (isSingleInputShuffleMask(Mask)) {
7201     // Use low duplicate instructions for masks that match their pattern.
7202     if (Subtarget->hasSSE3())
7203       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7204         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7205
7206     // Straight shuffle of a single input vector. Simulate this by using the
7207     // single input as both of the "inputs" to this instruction..
7208     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7209
7210     if (Subtarget->hasAVX()) {
7211       // If we have AVX, we can use VPERMILPS which will allow folding a load
7212       // into the shuffle.
7213       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7214                          DAG.getConstant(SHUFPDMask, MVT::i8));
7215     }
7216
7217     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
7218                        DAG.getConstant(SHUFPDMask, MVT::i8));
7219   }
7220   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7221   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7222
7223   // If we have a single input, insert that into V1 if we can do so cheaply.
7224   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7225     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7226             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7227       return Insertion;
7228     // Try inverting the insertion since for v2 masks it is easy to do and we
7229     // can't reliably sort the mask one way or the other.
7230     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7231                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7232     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7233             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7234       return Insertion;
7235   }
7236
7237   // Try to use one of the special instruction patterns to handle two common
7238   // blend patterns if a zero-blend above didn't work.
7239   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7240       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7241     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7242       // We can either use a special instruction to load over the low double or
7243       // to move just the low double.
7244       return DAG.getNode(
7245           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7246           DL, MVT::v2f64, V2,
7247           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7248
7249   if (Subtarget->hasSSE41())
7250     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7251                                                   Subtarget, DAG))
7252       return Blend;
7253
7254   // Use dedicated unpack instructions for masks that match their pattern.
7255   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7256     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7257   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7258     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7259
7260   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7261   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
7262                      DAG.getConstant(SHUFPDMask, MVT::i8));
7263 }
7264
7265 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7266 ///
7267 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7268 /// the integer unit to minimize domain crossing penalties. However, for blends
7269 /// it falls back to the floating point shuffle operation with appropriate bit
7270 /// casting.
7271 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7272                                        const X86Subtarget *Subtarget,
7273                                        SelectionDAG &DAG) {
7274   SDLoc DL(Op);
7275   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7276   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7277   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7278   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7279   ArrayRef<int> Mask = SVOp->getMask();
7280   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7281
7282   if (isSingleInputShuffleMask(Mask)) {
7283     // Check for being able to broadcast a single element.
7284     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7285                                                           Mask, Subtarget, DAG))
7286       return Broadcast;
7287
7288     // Straight shuffle of a single input vector. For everything from SSE2
7289     // onward this has a single fast instruction with no scary immediates.
7290     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7291     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7292     int WidenedMask[4] = {
7293         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7294         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7295     return DAG.getNode(
7296         ISD::BITCAST, DL, MVT::v2i64,
7297         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
7298                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
7299   }
7300   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7301   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7302   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7303   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7304
7305   // If we have a blend of two PACKUS operations an the blend aligns with the
7306   // low and half halves, we can just merge the PACKUS operations. This is
7307   // particularly important as it lets us merge shuffles that this routine itself
7308   // creates.
7309   auto GetPackNode = [](SDValue V) {
7310     while (V.getOpcode() == ISD::BITCAST)
7311       V = V.getOperand(0);
7312
7313     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7314   };
7315   if (SDValue V1Pack = GetPackNode(V1))
7316     if (SDValue V2Pack = GetPackNode(V2))
7317       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7318                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7319                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7320                                                   : V1Pack.getOperand(1),
7321                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7322                                                   : V2Pack.getOperand(1)));
7323
7324   // Try to use shift instructions.
7325   if (SDValue Shift =
7326           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7327     return Shift;
7328
7329   // When loading a scalar and then shuffling it into a vector we can often do
7330   // the insertion cheaply.
7331   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7332           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7333     return Insertion;
7334   // Try inverting the insertion since for v2 masks it is easy to do and we
7335   // can't reliably sort the mask one way or the other.
7336   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7337   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7338           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7339     return Insertion;
7340
7341   // We have different paths for blend lowering, but they all must use the
7342   // *exact* same predicate.
7343   bool IsBlendSupported = Subtarget->hasSSE41();
7344   if (IsBlendSupported)
7345     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7346                                                   Subtarget, DAG))
7347       return Blend;
7348
7349   // Use dedicated unpack instructions for masks that match their pattern.
7350   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7351     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7352   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7353     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7354
7355   // Try to use byte rotation instructions.
7356   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7357   if (Subtarget->hasSSSE3())
7358     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7359             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7360       return Rotate;
7361
7362   // If we have direct support for blends, we should lower by decomposing into
7363   // a permute. That will be faster than the domain cross.
7364   if (IsBlendSupported)
7365     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7366                                                       Mask, DAG);
7367
7368   // We implement this with SHUFPD which is pretty lame because it will likely
7369   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7370   // However, all the alternatives are still more cycles and newer chips don't
7371   // have this problem. It would be really nice if x86 had better shuffles here.
7372   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7373   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7374   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7375                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7376 }
7377
7378 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7379 ///
7380 /// This is used to disable more specialized lowerings when the shufps lowering
7381 /// will happen to be efficient.
7382 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7383   // This routine only handles 128-bit shufps.
7384   assert(Mask.size() == 4 && "Unsupported mask size!");
7385
7386   // To lower with a single SHUFPS we need to have the low half and high half
7387   // each requiring a single input.
7388   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7389     return false;
7390   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7391     return false;
7392
7393   return true;
7394 }
7395
7396 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7397 ///
7398 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7399 /// It makes no assumptions about whether this is the *best* lowering, it simply
7400 /// uses it.
7401 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7402                                             ArrayRef<int> Mask, SDValue V1,
7403                                             SDValue V2, SelectionDAG &DAG) {
7404   SDValue LowV = V1, HighV = V2;
7405   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7406
7407   int NumV2Elements =
7408       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7409
7410   if (NumV2Elements == 1) {
7411     int V2Index =
7412         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7413         Mask.begin();
7414
7415     // Compute the index adjacent to V2Index and in the same half by toggling
7416     // the low bit.
7417     int V2AdjIndex = V2Index ^ 1;
7418
7419     if (Mask[V2AdjIndex] == -1) {
7420       // Handles all the cases where we have a single V2 element and an undef.
7421       // This will only ever happen in the high lanes because we commute the
7422       // vector otherwise.
7423       if (V2Index < 2)
7424         std::swap(LowV, HighV);
7425       NewMask[V2Index] -= 4;
7426     } else {
7427       // Handle the case where the V2 element ends up adjacent to a V1 element.
7428       // To make this work, blend them together as the first step.
7429       int V1Index = V2AdjIndex;
7430       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7431       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7432                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7433
7434       // Now proceed to reconstruct the final blend as we have the necessary
7435       // high or low half formed.
7436       if (V2Index < 2) {
7437         LowV = V2;
7438         HighV = V1;
7439       } else {
7440         HighV = V2;
7441       }
7442       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7443       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7444     }
7445   } else if (NumV2Elements == 2) {
7446     if (Mask[0] < 4 && Mask[1] < 4) {
7447       // Handle the easy case where we have V1 in the low lanes and V2 in the
7448       // high lanes.
7449       NewMask[2] -= 4;
7450       NewMask[3] -= 4;
7451     } else if (Mask[2] < 4 && Mask[3] < 4) {
7452       // We also handle the reversed case because this utility may get called
7453       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7454       // arrange things in the right direction.
7455       NewMask[0] -= 4;
7456       NewMask[1] -= 4;
7457       HighV = V1;
7458       LowV = V2;
7459     } else {
7460       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7461       // trying to place elements directly, just blend them and set up the final
7462       // shuffle to place them.
7463
7464       // The first two blend mask elements are for V1, the second two are for
7465       // V2.
7466       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7467                           Mask[2] < 4 ? Mask[2] : Mask[3],
7468                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7469                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7470       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7471                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7472
7473       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7474       // a blend.
7475       LowV = HighV = V1;
7476       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7477       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7478       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7479       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7480     }
7481   }
7482   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7483                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
7484 }
7485
7486 /// \brief Lower 4-lane 32-bit floating point shuffles.
7487 ///
7488 /// Uses instructions exclusively from the floating point unit to minimize
7489 /// domain crossing penalties, as these are sufficient to implement all v4f32
7490 /// shuffles.
7491 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7492                                        const X86Subtarget *Subtarget,
7493                                        SelectionDAG &DAG) {
7494   SDLoc DL(Op);
7495   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7496   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7497   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7498   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7499   ArrayRef<int> Mask = SVOp->getMask();
7500   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7501
7502   int NumV2Elements =
7503       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7504
7505   if (NumV2Elements == 0) {
7506     // Check for being able to broadcast a single element.
7507     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7508                                                           Mask, Subtarget, DAG))
7509       return Broadcast;
7510
7511     // Use even/odd duplicate instructions for masks that match their pattern.
7512     if (Subtarget->hasSSE3()) {
7513       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7514         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7515       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7516         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7517     }
7518
7519     if (Subtarget->hasAVX()) {
7520       // If we have AVX, we can use VPERMILPS which will allow folding a load
7521       // into the shuffle.
7522       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7523                          getV4X86ShuffleImm8ForMask(Mask, DAG));
7524     }
7525
7526     // Otherwise, use a straight shuffle of a single input vector. We pass the
7527     // input vector to both operands to simulate this with a SHUFPS.
7528     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7529                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7530   }
7531
7532   // There are special ways we can lower some single-element blends. However, we
7533   // have custom ways we can lower more complex single-element blends below that
7534   // we defer to if both this and BLENDPS fail to match, so restrict this to
7535   // when the V2 input is targeting element 0 of the mask -- that is the fast
7536   // case here.
7537   if (NumV2Elements == 1 && Mask[0] >= 4)
7538     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7539                                                          Mask, Subtarget, DAG))
7540       return V;
7541
7542   if (Subtarget->hasSSE41()) {
7543     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7544                                                   Subtarget, DAG))
7545       return Blend;
7546
7547     // Use INSERTPS if we can complete the shuffle efficiently.
7548     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7549       return V;
7550
7551     if (!isSingleSHUFPSMask(Mask))
7552       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7553               DL, MVT::v4f32, V1, V2, Mask, DAG))
7554         return BlendPerm;
7555   }
7556
7557   // Use dedicated unpack instructions for masks that match their pattern.
7558   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7559     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7560   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7561     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7562   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7563     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7564   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7565     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7566
7567   // Otherwise fall back to a SHUFPS lowering strategy.
7568   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7569 }
7570
7571 /// \brief Lower 4-lane i32 vector shuffles.
7572 ///
7573 /// We try to handle these with integer-domain shuffles where we can, but for
7574 /// blends we use the floating point domain blend instructions.
7575 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7576                                        const X86Subtarget *Subtarget,
7577                                        SelectionDAG &DAG) {
7578   SDLoc DL(Op);
7579   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7580   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7581   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7582   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7583   ArrayRef<int> Mask = SVOp->getMask();
7584   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7585
7586   // Whenever we can lower this as a zext, that instruction is strictly faster
7587   // than any alternative. It also allows us to fold memory operands into the
7588   // shuffle in many cases.
7589   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7590                                                          Mask, Subtarget, DAG))
7591     return ZExt;
7592
7593   int NumV2Elements =
7594       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7595
7596   if (NumV2Elements == 0) {
7597     // Check for being able to broadcast a single element.
7598     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7599                                                           Mask, Subtarget, DAG))
7600       return Broadcast;
7601
7602     // Straight shuffle of a single input vector. For everything from SSE2
7603     // onward this has a single fast instruction with no scary immediates.
7604     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7605     // but we aren't actually going to use the UNPCK instruction because doing
7606     // so prevents folding a load into this instruction or making a copy.
7607     const int UnpackLoMask[] = {0, 0, 1, 1};
7608     const int UnpackHiMask[] = {2, 2, 3, 3};
7609     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7610       Mask = UnpackLoMask;
7611     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7612       Mask = UnpackHiMask;
7613
7614     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7615                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7616   }
7617
7618   // Try to use shift instructions.
7619   if (SDValue Shift =
7620           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7621     return Shift;
7622
7623   // There are special ways we can lower some single-element blends.
7624   if (NumV2Elements == 1)
7625     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7626                                                          Mask, Subtarget, DAG))
7627       return V;
7628
7629   // We have different paths for blend lowering, but they all must use the
7630   // *exact* same predicate.
7631   bool IsBlendSupported = Subtarget->hasSSE41();
7632   if (IsBlendSupported)
7633     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7634                                                   Subtarget, DAG))
7635       return Blend;
7636
7637   if (SDValue Masked =
7638           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7639     return Masked;
7640
7641   // Use dedicated unpack instructions for masks that match their pattern.
7642   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7643     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7644   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7645     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7646   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7647     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7648   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7649     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7650
7651   // Try to use byte rotation instructions.
7652   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7653   if (Subtarget->hasSSSE3())
7654     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7655             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7656       return Rotate;
7657
7658   // If we have direct support for blends, we should lower by decomposing into
7659   // a permute. That will be faster than the domain cross.
7660   if (IsBlendSupported)
7661     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7662                                                       Mask, DAG);
7663
7664   // Try to lower by permuting the inputs into an unpack instruction.
7665   if (SDValue Unpack =
7666           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7667     return Unpack;
7668
7669   // We implement this with SHUFPS because it can blend from two vectors.
7670   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7671   // up the inputs, bypassing domain shift penalties that we would encur if we
7672   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7673   // relevant.
7674   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7675                      DAG.getVectorShuffle(
7676                          MVT::v4f32, DL,
7677                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7678                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7679 }
7680
7681 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7682 /// shuffle lowering, and the most complex part.
7683 ///
7684 /// The lowering strategy is to try to form pairs of input lanes which are
7685 /// targeted at the same half of the final vector, and then use a dword shuffle
7686 /// to place them onto the right half, and finally unpack the paired lanes into
7687 /// their final position.
7688 ///
7689 /// The exact breakdown of how to form these dword pairs and align them on the
7690 /// correct sides is really tricky. See the comments within the function for
7691 /// more of the details.
7692 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7693     SDLoc DL, SDValue V, MutableArrayRef<int> Mask,
7694     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7695   assert(V.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7696   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7697   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7698
7699   SmallVector<int, 4> LoInputs;
7700   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7701                [](int M) { return M >= 0; });
7702   std::sort(LoInputs.begin(), LoInputs.end());
7703   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7704   SmallVector<int, 4> HiInputs;
7705   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7706                [](int M) { return M >= 0; });
7707   std::sort(HiInputs.begin(), HiInputs.end());
7708   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7709   int NumLToL =
7710       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7711   int NumHToL = LoInputs.size() - NumLToL;
7712   int NumLToH =
7713       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7714   int NumHToH = HiInputs.size() - NumLToH;
7715   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7716   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7717   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7718   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7719
7720   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7721   // such inputs we can swap two of the dwords across the half mark and end up
7722   // with <=2 inputs to each half in each half. Once there, we can fall through
7723   // to the generic code below. For example:
7724   //
7725   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7726   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7727   //
7728   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7729   // and an existing 2-into-2 on the other half. In this case we may have to
7730   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7731   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7732   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7733   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7734   // half than the one we target for fixing) will be fixed when we re-enter this
7735   // path. We will also combine away any sequence of PSHUFD instructions that
7736   // result into a single instruction. Here is an example of the tricky case:
7737   //
7738   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7739   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7740   //
7741   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7742   //
7743   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7744   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7745   //
7746   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7747   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7748   //
7749   // The result is fine to be handled by the generic logic.
7750   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7751                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7752                           int AOffset, int BOffset) {
7753     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7754            "Must call this with A having 3 or 1 inputs from the A half.");
7755     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7756            "Must call this with B having 1 or 3 inputs from the B half.");
7757     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7758            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7759
7760     // Compute the index of dword with only one word among the three inputs in
7761     // a half by taking the sum of the half with three inputs and subtracting
7762     // the sum of the actual three inputs. The difference is the remaining
7763     // slot.
7764     int ADWord, BDWord;
7765     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7766     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7767     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7768     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7769     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7770     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7771     int TripleNonInputIdx =
7772         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7773     TripleDWord = TripleNonInputIdx / 2;
7774
7775     // We use xor with one to compute the adjacent DWord to whichever one the
7776     // OneInput is in.
7777     OneInputDWord = (OneInput / 2) ^ 1;
7778
7779     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7780     // and BToA inputs. If there is also such a problem with the BToB and AToB
7781     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7782     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7783     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7784     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7785       // Compute how many inputs will be flipped by swapping these DWords. We
7786       // need
7787       // to balance this to ensure we don't form a 3-1 shuffle in the other
7788       // half.
7789       int NumFlippedAToBInputs =
7790           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7791           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7792       int NumFlippedBToBInputs =
7793           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7794           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7795       if ((NumFlippedAToBInputs == 1 &&
7796            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7797           (NumFlippedBToBInputs == 1 &&
7798            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7799         // We choose whether to fix the A half or B half based on whether that
7800         // half has zero flipped inputs. At zero, we may not be able to fix it
7801         // with that half. We also bias towards fixing the B half because that
7802         // will more commonly be the high half, and we have to bias one way.
7803         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7804                                                        ArrayRef<int> Inputs) {
7805           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7806           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7807                                          PinnedIdx ^ 1) != Inputs.end();
7808           // Determine whether the free index is in the flipped dword or the
7809           // unflipped dword based on where the pinned index is. We use this bit
7810           // in an xor to conditionally select the adjacent dword.
7811           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
7812           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7813                                              FixFreeIdx) != Inputs.end();
7814           if (IsFixIdxInput == IsFixFreeIdxInput)
7815             FixFreeIdx += 1;
7816           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7817                                         FixFreeIdx) != Inputs.end();
7818           assert(IsFixIdxInput != IsFixFreeIdxInput &&
7819                  "We need to be changing the number of flipped inputs!");
7820           int PSHUFHalfMask[] = {0, 1, 2, 3};
7821           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
7822           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
7823                           MVT::v8i16, V,
7824                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DAG));
7825
7826           for (int &M : Mask)
7827             if (M != -1 && M == FixIdx)
7828               M = FixFreeIdx;
7829             else if (M != -1 && M == FixFreeIdx)
7830               M = FixIdx;
7831         };
7832         if (NumFlippedBToBInputs != 0) {
7833           int BPinnedIdx =
7834               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7835           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
7836         } else {
7837           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
7838           int APinnedIdx =
7839               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7840           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
7841         }
7842       }
7843     }
7844
7845     int PSHUFDMask[] = {0, 1, 2, 3};
7846     PSHUFDMask[ADWord] = BDWord;
7847     PSHUFDMask[BDWord] = ADWord;
7848     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7849                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7850                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
7851                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7852
7853     // Adjust the mask to match the new locations of A and B.
7854     for (int &M : Mask)
7855       if (M != -1 && M/2 == ADWord)
7856         M = 2 * BDWord + M % 2;
7857       else if (M != -1 && M/2 == BDWord)
7858         M = 2 * ADWord + M % 2;
7859
7860     // Recurse back into this routine to re-compute state now that this isn't
7861     // a 3 and 1 problem.
7862     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
7863                                 Mask);
7864   };
7865   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
7866     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
7867   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
7868     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
7869
7870   // At this point there are at most two inputs to the low and high halves from
7871   // each half. That means the inputs can always be grouped into dwords and
7872   // those dwords can then be moved to the correct half with a dword shuffle.
7873   // We use at most one low and one high word shuffle to collect these paired
7874   // inputs into dwords, and finally a dword shuffle to place them.
7875   int PSHUFLMask[4] = {-1, -1, -1, -1};
7876   int PSHUFHMask[4] = {-1, -1, -1, -1};
7877   int PSHUFDMask[4] = {-1, -1, -1, -1};
7878
7879   // First fix the masks for all the inputs that are staying in their
7880   // original halves. This will then dictate the targets of the cross-half
7881   // shuffles.
7882   auto fixInPlaceInputs =
7883       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
7884                     MutableArrayRef<int> SourceHalfMask,
7885                     MutableArrayRef<int> HalfMask, int HalfOffset) {
7886     if (InPlaceInputs.empty())
7887       return;
7888     if (InPlaceInputs.size() == 1) {
7889       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7890           InPlaceInputs[0] - HalfOffset;
7891       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
7892       return;
7893     }
7894     if (IncomingInputs.empty()) {
7895       // Just fix all of the in place inputs.
7896       for (int Input : InPlaceInputs) {
7897         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
7898         PSHUFDMask[Input / 2] = Input / 2;
7899       }
7900       return;
7901     }
7902
7903     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
7904     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7905         InPlaceInputs[0] - HalfOffset;
7906     // Put the second input next to the first so that they are packed into
7907     // a dword. We find the adjacent index by toggling the low bit.
7908     int AdjIndex = InPlaceInputs[0] ^ 1;
7909     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
7910     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
7911     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
7912   };
7913   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
7914   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
7915
7916   // Now gather the cross-half inputs and place them into a free dword of
7917   // their target half.
7918   // FIXME: This operation could almost certainly be simplified dramatically to
7919   // look more like the 3-1 fixing operation.
7920   auto moveInputsToRightHalf = [&PSHUFDMask](
7921       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
7922       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
7923       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
7924       int DestOffset) {
7925     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
7926       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
7927     };
7928     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
7929                                                int Word) {
7930       int LowWord = Word & ~1;
7931       int HighWord = Word | 1;
7932       return isWordClobbered(SourceHalfMask, LowWord) ||
7933              isWordClobbered(SourceHalfMask, HighWord);
7934     };
7935
7936     if (IncomingInputs.empty())
7937       return;
7938
7939     if (ExistingInputs.empty()) {
7940       // Map any dwords with inputs from them into the right half.
7941       for (int Input : IncomingInputs) {
7942         // If the source half mask maps over the inputs, turn those into
7943         // swaps and use the swapped lane.
7944         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
7945           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
7946             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
7947                 Input - SourceOffset;
7948             // We have to swap the uses in our half mask in one sweep.
7949             for (int &M : HalfMask)
7950               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
7951                 M = Input;
7952               else if (M == Input)
7953                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7954           } else {
7955             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
7956                        Input - SourceOffset &&
7957                    "Previous placement doesn't match!");
7958           }
7959           // Note that this correctly re-maps both when we do a swap and when
7960           // we observe the other side of the swap above. We rely on that to
7961           // avoid swapping the members of the input list directly.
7962           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7963         }
7964
7965         // Map the input's dword into the correct half.
7966         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
7967           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
7968         else
7969           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
7970                      Input / 2 &&
7971                  "Previous placement doesn't match!");
7972       }
7973
7974       // And just directly shift any other-half mask elements to be same-half
7975       // as we will have mirrored the dword containing the element into the
7976       // same position within that half.
7977       for (int &M : HalfMask)
7978         if (M >= SourceOffset && M < SourceOffset + 4) {
7979           M = M - SourceOffset + DestOffset;
7980           assert(M >= 0 && "This should never wrap below zero!");
7981         }
7982       return;
7983     }
7984
7985     // Ensure we have the input in a viable dword of its current half. This
7986     // is particularly tricky because the original position may be clobbered
7987     // by inputs being moved and *staying* in that half.
7988     if (IncomingInputs.size() == 1) {
7989       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
7990         int InputFixed = std::find(std::begin(SourceHalfMask),
7991                                    std::end(SourceHalfMask), -1) -
7992                          std::begin(SourceHalfMask) + SourceOffset;
7993         SourceHalfMask[InputFixed - SourceOffset] =
7994             IncomingInputs[0] - SourceOffset;
7995         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
7996                      InputFixed);
7997         IncomingInputs[0] = InputFixed;
7998       }
7999     } else if (IncomingInputs.size() == 2) {
8000       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8001           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8002         // We have two non-adjacent or clobbered inputs we need to extract from
8003         // the source half. To do this, we need to map them into some adjacent
8004         // dword slot in the source mask.
8005         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8006                               IncomingInputs[1] - SourceOffset};
8007
8008         // If there is a free slot in the source half mask adjacent to one of
8009         // the inputs, place the other input in it. We use (Index XOR 1) to
8010         // compute an adjacent index.
8011         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8012             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8013           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8014           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8015           InputsFixed[1] = InputsFixed[0] ^ 1;
8016         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8017                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8018           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8019           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8020           InputsFixed[0] = InputsFixed[1] ^ 1;
8021         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8022                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8023           // The two inputs are in the same DWord but it is clobbered and the
8024           // adjacent DWord isn't used at all. Move both inputs to the free
8025           // slot.
8026           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8027           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8028           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8029           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8030         } else {
8031           // The only way we hit this point is if there is no clobbering
8032           // (because there are no off-half inputs to this half) and there is no
8033           // free slot adjacent to one of the inputs. In this case, we have to
8034           // swap an input with a non-input.
8035           for (int i = 0; i < 4; ++i)
8036             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8037                    "We can't handle any clobbers here!");
8038           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8039                  "Cannot have adjacent inputs here!");
8040
8041           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8042           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8043
8044           // We also have to update the final source mask in this case because
8045           // it may need to undo the above swap.
8046           for (int &M : FinalSourceHalfMask)
8047             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8048               M = InputsFixed[1] + SourceOffset;
8049             else if (M == InputsFixed[1] + SourceOffset)
8050               M = (InputsFixed[0] ^ 1) + SourceOffset;
8051
8052           InputsFixed[1] = InputsFixed[0] ^ 1;
8053         }
8054
8055         // Point everything at the fixed inputs.
8056         for (int &M : HalfMask)
8057           if (M == IncomingInputs[0])
8058             M = InputsFixed[0] + SourceOffset;
8059           else if (M == IncomingInputs[1])
8060             M = InputsFixed[1] + SourceOffset;
8061
8062         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8063         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8064       }
8065     } else {
8066       llvm_unreachable("Unhandled input size!");
8067     }
8068
8069     // Now hoist the DWord down to the right half.
8070     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8071     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8072     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8073     for (int &M : HalfMask)
8074       for (int Input : IncomingInputs)
8075         if (M == Input)
8076           M = FreeDWord * 2 + Input % 2;
8077   };
8078   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8079                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8080   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8081                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8082
8083   // Now enact all the shuffles we've computed to move the inputs into their
8084   // target half.
8085   if (!isNoopShuffleMask(PSHUFLMask))
8086     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8087                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
8088   if (!isNoopShuffleMask(PSHUFHMask))
8089     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8090                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
8091   if (!isNoopShuffleMask(PSHUFDMask))
8092     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8093                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
8094                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
8095                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8096
8097   // At this point, each half should contain all its inputs, and we can then
8098   // just shuffle them into their final position.
8099   assert(std::count_if(LoMask.begin(), LoMask.end(),
8100                        [](int M) { return M >= 4; }) == 0 &&
8101          "Failed to lift all the high half inputs to the low mask!");
8102   assert(std::count_if(HiMask.begin(), HiMask.end(),
8103                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8104          "Failed to lift all the low half inputs to the high mask!");
8105
8106   // Do a half shuffle for the low mask.
8107   if (!isNoopShuffleMask(LoMask))
8108     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8109                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
8110
8111   // Do a half shuffle with the high mask after shifting its values down.
8112   for (int &M : HiMask)
8113     if (M >= 0)
8114       M -= 4;
8115   if (!isNoopShuffleMask(HiMask))
8116     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8117                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
8118
8119   return V;
8120 }
8121
8122 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8123 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8124                                           SDValue V2, ArrayRef<int> Mask,
8125                                           SelectionDAG &DAG, bool &V1InUse,
8126                                           bool &V2InUse) {
8127   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8128   SDValue V1Mask[16];
8129   SDValue V2Mask[16];
8130   V1InUse = false;
8131   V2InUse = false;
8132
8133   int Size = Mask.size();
8134   int Scale = 16 / Size;
8135   for (int i = 0; i < 16; ++i) {
8136     if (Mask[i / Scale] == -1) {
8137       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8138     } else {
8139       const int ZeroMask = 0x80;
8140       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8141                                           : ZeroMask;
8142       int V2Idx = Mask[i / Scale] < Size
8143                       ? ZeroMask
8144                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8145       if (Zeroable[i / Scale])
8146         V1Idx = V2Idx = ZeroMask;
8147       V1Mask[i] = DAG.getConstant(V1Idx, MVT::i8);
8148       V2Mask[i] = DAG.getConstant(V2Idx, MVT::i8);
8149       V1InUse |= (ZeroMask != V1Idx);
8150       V2InUse |= (ZeroMask != V2Idx);
8151     }
8152   }
8153
8154   if (V1InUse)
8155     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8156                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8157                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8158   if (V2InUse)
8159     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8160                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8161                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8162
8163   // If we need shuffled inputs from both, blend the two.
8164   SDValue V;
8165   if (V1InUse && V2InUse)
8166     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8167   else
8168     V = V1InUse ? V1 : V2;
8169
8170   // Cast the result back to the correct type.
8171   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8172 }
8173
8174 /// \brief Generic lowering of 8-lane i16 shuffles.
8175 ///
8176 /// This handles both single-input shuffles and combined shuffle/blends with
8177 /// two inputs. The single input shuffles are immediately delegated to
8178 /// a dedicated lowering routine.
8179 ///
8180 /// The blends are lowered in one of three fundamental ways. If there are few
8181 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8182 /// of the input is significantly cheaper when lowered as an interleaving of
8183 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8184 /// halves of the inputs separately (making them have relatively few inputs)
8185 /// and then concatenate them.
8186 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8187                                        const X86Subtarget *Subtarget,
8188                                        SelectionDAG &DAG) {
8189   SDLoc DL(Op);
8190   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8191   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8192   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8193   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8194   ArrayRef<int> OrigMask = SVOp->getMask();
8195   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8196                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8197   MutableArrayRef<int> Mask(MaskStorage);
8198
8199   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8200
8201   // Whenever we can lower this as a zext, that instruction is strictly faster
8202   // than any alternative.
8203   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8204           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8205     return ZExt;
8206
8207   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8208   (void)isV1;
8209   auto isV2 = [](int M) { return M >= 8; };
8210
8211   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8212
8213   if (NumV2Inputs == 0) {
8214     // Check for being able to broadcast a single element.
8215     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8216                                                           Mask, Subtarget, DAG))
8217       return Broadcast;
8218
8219     // Try to use shift instructions.
8220     if (SDValue Shift =
8221             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8222       return Shift;
8223
8224     // Use dedicated unpack instructions for masks that match their pattern.
8225     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8226       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8227     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8228       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8229
8230     // Try to use byte rotation instructions.
8231     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8232                                                         Mask, Subtarget, DAG))
8233       return Rotate;
8234
8235     return lowerV8I16GeneralSingleInputVectorShuffle(DL, V1, Mask, Subtarget,
8236                                                      DAG);
8237   }
8238
8239   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8240          "All single-input shuffles should be canonicalized to be V1-input "
8241          "shuffles.");
8242
8243   // Try to use shift instructions.
8244   if (SDValue Shift =
8245           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8246     return Shift;
8247
8248   // There are special ways we can lower some single-element blends.
8249   if (NumV2Inputs == 1)
8250     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8251                                                          Mask, Subtarget, DAG))
8252       return V;
8253
8254   // We have different paths for blend lowering, but they all must use the
8255   // *exact* same predicate.
8256   bool IsBlendSupported = Subtarget->hasSSE41();
8257   if (IsBlendSupported)
8258     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8259                                                   Subtarget, DAG))
8260       return Blend;
8261
8262   if (SDValue Masked =
8263           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8264     return Masked;
8265
8266   // Use dedicated unpack instructions for masks that match their pattern.
8267   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8268     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8269   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8270     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8271
8272   // Try to use byte rotation instructions.
8273   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8274           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8275     return Rotate;
8276
8277   if (SDValue BitBlend =
8278           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8279     return BitBlend;
8280
8281   if (SDValue Unpack =
8282           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8283     return Unpack;
8284
8285   // If we can't directly blend but can use PSHUFB, that will be better as it
8286   // can both shuffle and set up the inefficient blend.
8287   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8288     bool V1InUse, V2InUse;
8289     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8290                                       V1InUse, V2InUse);
8291   }
8292
8293   // We can always bit-blend if we have to so the fallback strategy is to
8294   // decompose into single-input permutes and blends.
8295   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8296                                                       Mask, DAG);
8297 }
8298
8299 /// \brief Check whether a compaction lowering can be done by dropping even
8300 /// elements and compute how many times even elements must be dropped.
8301 ///
8302 /// This handles shuffles which take every Nth element where N is a power of
8303 /// two. Example shuffle masks:
8304 ///
8305 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8306 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8307 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8308 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8309 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8310 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8311 ///
8312 /// Any of these lanes can of course be undef.
8313 ///
8314 /// This routine only supports N <= 3.
8315 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8316 /// for larger N.
8317 ///
8318 /// \returns N above, or the number of times even elements must be dropped if
8319 /// there is such a number. Otherwise returns zero.
8320 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8321   // Figure out whether we're looping over two inputs or just one.
8322   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8323
8324   // The modulus for the shuffle vector entries is based on whether this is
8325   // a single input or not.
8326   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8327   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8328          "We should only be called with masks with a power-of-2 size!");
8329
8330   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8331
8332   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8333   // and 2^3 simultaneously. This is because we may have ambiguity with
8334   // partially undef inputs.
8335   bool ViableForN[3] = {true, true, true};
8336
8337   for (int i = 0, e = Mask.size(); i < e; ++i) {
8338     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8339     // want.
8340     if (Mask[i] == -1)
8341       continue;
8342
8343     bool IsAnyViable = false;
8344     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8345       if (ViableForN[j]) {
8346         uint64_t N = j + 1;
8347
8348         // The shuffle mask must be equal to (i * 2^N) % M.
8349         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8350           IsAnyViable = true;
8351         else
8352           ViableForN[j] = false;
8353       }
8354     // Early exit if we exhaust the possible powers of two.
8355     if (!IsAnyViable)
8356       break;
8357   }
8358
8359   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8360     if (ViableForN[j])
8361       return j + 1;
8362
8363   // Return 0 as there is no viable power of two.
8364   return 0;
8365 }
8366
8367 /// \brief Generic lowering of v16i8 shuffles.
8368 ///
8369 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8370 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8371 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8372 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8373 /// back together.
8374 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8375                                        const X86Subtarget *Subtarget,
8376                                        SelectionDAG &DAG) {
8377   SDLoc DL(Op);
8378   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8379   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8380   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8381   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8382   ArrayRef<int> Mask = SVOp->getMask();
8383   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8384
8385   // Try to use shift instructions.
8386   if (SDValue Shift =
8387           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8388     return Shift;
8389
8390   // Try to use byte rotation instructions.
8391   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8392           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8393     return Rotate;
8394
8395   // Try to use a zext lowering.
8396   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8397           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8398     return ZExt;
8399
8400   int NumV2Elements =
8401       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8402
8403   // For single-input shuffles, there are some nicer lowering tricks we can use.
8404   if (NumV2Elements == 0) {
8405     // Check for being able to broadcast a single element.
8406     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8407                                                           Mask, Subtarget, DAG))
8408       return Broadcast;
8409
8410     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8411     // Notably, this handles splat and partial-splat shuffles more efficiently.
8412     // However, it only makes sense if the pre-duplication shuffle simplifies
8413     // things significantly. Currently, this means we need to be able to
8414     // express the pre-duplication shuffle as an i16 shuffle.
8415     //
8416     // FIXME: We should check for other patterns which can be widened into an
8417     // i16 shuffle as well.
8418     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8419       for (int i = 0; i < 16; i += 2)
8420         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8421           return false;
8422
8423       return true;
8424     };
8425     auto tryToWidenViaDuplication = [&]() -> SDValue {
8426       if (!canWidenViaDuplication(Mask))
8427         return SDValue();
8428       SmallVector<int, 4> LoInputs;
8429       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8430                    [](int M) { return M >= 0 && M < 8; });
8431       std::sort(LoInputs.begin(), LoInputs.end());
8432       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8433                      LoInputs.end());
8434       SmallVector<int, 4> HiInputs;
8435       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8436                    [](int M) { return M >= 8; });
8437       std::sort(HiInputs.begin(), HiInputs.end());
8438       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8439                      HiInputs.end());
8440
8441       bool TargetLo = LoInputs.size() >= HiInputs.size();
8442       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8443       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8444
8445       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8446       SmallDenseMap<int, int, 8> LaneMap;
8447       for (int I : InPlaceInputs) {
8448         PreDupI16Shuffle[I/2] = I/2;
8449         LaneMap[I] = I;
8450       }
8451       int j = TargetLo ? 0 : 4, je = j + 4;
8452       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8453         // Check if j is already a shuffle of this input. This happens when
8454         // there are two adjacent bytes after we move the low one.
8455         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8456           // If we haven't yet mapped the input, search for a slot into which
8457           // we can map it.
8458           while (j < je && PreDupI16Shuffle[j] != -1)
8459             ++j;
8460
8461           if (j == je)
8462             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8463             return SDValue();
8464
8465           // Map this input with the i16 shuffle.
8466           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8467         }
8468
8469         // Update the lane map based on the mapping we ended up with.
8470         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8471       }
8472       V1 = DAG.getNode(
8473           ISD::BITCAST, DL, MVT::v16i8,
8474           DAG.getVectorShuffle(MVT::v8i16, DL,
8475                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8476                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8477
8478       // Unpack the bytes to form the i16s that will be shuffled into place.
8479       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8480                        MVT::v16i8, V1, V1);
8481
8482       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8483       for (int i = 0; i < 16; ++i)
8484         if (Mask[i] != -1) {
8485           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8486           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8487           if (PostDupI16Shuffle[i / 2] == -1)
8488             PostDupI16Shuffle[i / 2] = MappedMask;
8489           else
8490             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8491                    "Conflicting entrties in the original shuffle!");
8492         }
8493       return DAG.getNode(
8494           ISD::BITCAST, DL, MVT::v16i8,
8495           DAG.getVectorShuffle(MVT::v8i16, DL,
8496                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8497                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8498     };
8499     if (SDValue V = tryToWidenViaDuplication())
8500       return V;
8501   }
8502
8503   // Use dedicated unpack instructions for masks that match their pattern.
8504   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8505                                          0, 16, 1, 17, 2, 18, 3, 19,
8506                                          // High half.
8507                                          4, 20, 5, 21, 6, 22, 7, 23}))
8508     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8509   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8510                                          8, 24, 9, 25, 10, 26, 11, 27,
8511                                          // High half.
8512                                          12, 28, 13, 29, 14, 30, 15, 31}))
8513     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8514
8515   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8516   // with PSHUFB. It is important to do this before we attempt to generate any
8517   // blends but after all of the single-input lowerings. If the single input
8518   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8519   // want to preserve that and we can DAG combine any longer sequences into
8520   // a PSHUFB in the end. But once we start blending from multiple inputs,
8521   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8522   // and there are *very* few patterns that would actually be faster than the
8523   // PSHUFB approach because of its ability to zero lanes.
8524   //
8525   // FIXME: The only exceptions to the above are blends which are exact
8526   // interleavings with direct instructions supporting them. We currently don't
8527   // handle those well here.
8528   if (Subtarget->hasSSSE3()) {
8529     bool V1InUse = false;
8530     bool V2InUse = false;
8531
8532     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8533                                                 DAG, V1InUse, V2InUse);
8534
8535     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8536     // do so. This avoids using them to handle blends-with-zero which is
8537     // important as a single pshufb is significantly faster for that.
8538     if (V1InUse && V2InUse) {
8539       if (Subtarget->hasSSE41())
8540         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8541                                                       Mask, Subtarget, DAG))
8542           return Blend;
8543
8544       // We can use an unpack to do the blending rather than an or in some
8545       // cases. Even though the or may be (very minorly) more efficient, we
8546       // preference this lowering because there are common cases where part of
8547       // the complexity of the shuffles goes away when we do the final blend as
8548       // an unpack.
8549       // FIXME: It might be worth trying to detect if the unpack-feeding
8550       // shuffles will both be pshufb, in which case we shouldn't bother with
8551       // this.
8552       if (SDValue Unpack =
8553               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8554         return Unpack;
8555     }
8556
8557     return PSHUFB;
8558   }
8559
8560   // There are special ways we can lower some single-element blends.
8561   if (NumV2Elements == 1)
8562     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8563                                                          Mask, Subtarget, DAG))
8564       return V;
8565
8566   if (SDValue BitBlend =
8567           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8568     return BitBlend;
8569
8570   // Check whether a compaction lowering can be done. This handles shuffles
8571   // which take every Nth element for some even N. See the helper function for
8572   // details.
8573   //
8574   // We special case these as they can be particularly efficiently handled with
8575   // the PACKUSB instruction on x86 and they show up in common patterns of
8576   // rearranging bytes to truncate wide elements.
8577   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8578     // NumEvenDrops is the power of two stride of the elements. Another way of
8579     // thinking about it is that we need to drop the even elements this many
8580     // times to get the original input.
8581     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8582
8583     // First we need to zero all the dropped bytes.
8584     assert(NumEvenDrops <= 3 &&
8585            "No support for dropping even elements more than 3 times.");
8586     // We use the mask type to pick which bytes are preserved based on how many
8587     // elements are dropped.
8588     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8589     SDValue ByteClearMask =
8590         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8591                     DAG.getConstant(0xFF, MaskVTs[NumEvenDrops - 1]));
8592     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8593     if (!IsSingleInput)
8594       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8595
8596     // Now pack things back together.
8597     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8598     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8599     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8600     for (int i = 1; i < NumEvenDrops; ++i) {
8601       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8602       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8603     }
8604
8605     return Result;
8606   }
8607
8608   // Handle multi-input cases by blending single-input shuffles.
8609   if (NumV2Elements > 0)
8610     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8611                                                       Mask, DAG);
8612
8613   // The fallback path for single-input shuffles widens this into two v8i16
8614   // vectors with unpacks, shuffles those, and then pulls them back together
8615   // with a pack.
8616   SDValue V = V1;
8617
8618   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8619   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8620   for (int i = 0; i < 16; ++i)
8621     if (Mask[i] >= 0)
8622       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8623
8624   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8625
8626   SDValue VLoHalf, VHiHalf;
8627   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8628   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8629   // i16s.
8630   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8631                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8632       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8633                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8634     // Use a mask to drop the high bytes.
8635     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8636     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8637                      DAG.getConstant(0x00FF, MVT::v8i16));
8638
8639     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8640     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8641
8642     // Squash the masks to point directly into VLoHalf.
8643     for (int &M : LoBlendMask)
8644       if (M >= 0)
8645         M /= 2;
8646     for (int &M : HiBlendMask)
8647       if (M >= 0)
8648         M /= 2;
8649   } else {
8650     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8651     // VHiHalf so that we can blend them as i16s.
8652     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8653                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8654     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8655                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8656   }
8657
8658   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8659   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8660
8661   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8662 }
8663
8664 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8665 ///
8666 /// This routine breaks down the specific type of 128-bit shuffle and
8667 /// dispatches to the lowering routines accordingly.
8668 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8669                                         MVT VT, const X86Subtarget *Subtarget,
8670                                         SelectionDAG &DAG) {
8671   switch (VT.SimpleTy) {
8672   case MVT::v2i64:
8673     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8674   case MVT::v2f64:
8675     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8676   case MVT::v4i32:
8677     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8678   case MVT::v4f32:
8679     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8680   case MVT::v8i16:
8681     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8682   case MVT::v16i8:
8683     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8684
8685   default:
8686     llvm_unreachable("Unimplemented!");
8687   }
8688 }
8689
8690 /// \brief Helper function to test whether a shuffle mask could be
8691 /// simplified by widening the elements being shuffled.
8692 ///
8693 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8694 /// leaves it in an unspecified state.
8695 ///
8696 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8697 /// shuffle masks. The latter have the special property of a '-2' representing
8698 /// a zero-ed lane of a vector.
8699 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8700                                     SmallVectorImpl<int> &WidenedMask) {
8701   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8702     // If both elements are undef, its trivial.
8703     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8704       WidenedMask.push_back(SM_SentinelUndef);
8705       continue;
8706     }
8707
8708     // Check for an undef mask and a mask value properly aligned to fit with
8709     // a pair of values. If we find such a case, use the non-undef mask's value.
8710     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8711       WidenedMask.push_back(Mask[i + 1] / 2);
8712       continue;
8713     }
8714     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8715       WidenedMask.push_back(Mask[i] / 2);
8716       continue;
8717     }
8718
8719     // When zeroing, we need to spread the zeroing across both lanes to widen.
8720     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8721       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8722           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8723         WidenedMask.push_back(SM_SentinelZero);
8724         continue;
8725       }
8726       return false;
8727     }
8728
8729     // Finally check if the two mask values are adjacent and aligned with
8730     // a pair.
8731     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8732       WidenedMask.push_back(Mask[i] / 2);
8733       continue;
8734     }
8735
8736     // Otherwise we can't safely widen the elements used in this shuffle.
8737     return false;
8738   }
8739   assert(WidenedMask.size() == Mask.size() / 2 &&
8740          "Incorrect size of mask after widening the elements!");
8741
8742   return true;
8743 }
8744
8745 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8746 ///
8747 /// This routine just extracts two subvectors, shuffles them independently, and
8748 /// then concatenates them back together. This should work effectively with all
8749 /// AVX vector shuffle types.
8750 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8751                                           SDValue V2, ArrayRef<int> Mask,
8752                                           SelectionDAG &DAG) {
8753   assert(VT.getSizeInBits() >= 256 &&
8754          "Only for 256-bit or wider vector shuffles!");
8755   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8756   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8757
8758   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8759   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8760
8761   int NumElements = VT.getVectorNumElements();
8762   int SplitNumElements = NumElements / 2;
8763   MVT ScalarVT = VT.getScalarType();
8764   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8765
8766   // Rather than splitting build-vectors, just build two narrower build
8767   // vectors. This helps shuffling with splats and zeros.
8768   auto SplitVector = [&](SDValue V) {
8769     while (V.getOpcode() == ISD::BITCAST)
8770       V = V->getOperand(0);
8771
8772     MVT OrigVT = V.getSimpleValueType();
8773     int OrigNumElements = OrigVT.getVectorNumElements();
8774     int OrigSplitNumElements = OrigNumElements / 2;
8775     MVT OrigScalarVT = OrigVT.getScalarType();
8776     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8777
8778     SDValue LoV, HiV;
8779
8780     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8781     if (!BV) {
8782       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8783                         DAG.getIntPtrConstant(0));
8784       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8785                         DAG.getIntPtrConstant(OrigSplitNumElements));
8786     } else {
8787
8788       SmallVector<SDValue, 16> LoOps, HiOps;
8789       for (int i = 0; i < OrigSplitNumElements; ++i) {
8790         LoOps.push_back(BV->getOperand(i));
8791         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8792       }
8793       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8794       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8795     }
8796     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8797                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8798   };
8799
8800   SDValue LoV1, HiV1, LoV2, HiV2;
8801   std::tie(LoV1, HiV1) = SplitVector(V1);
8802   std::tie(LoV2, HiV2) = SplitVector(V2);
8803
8804   // Now create two 4-way blends of these half-width vectors.
8805   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8806     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
8807     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
8808     for (int i = 0; i < SplitNumElements; ++i) {
8809       int M = HalfMask[i];
8810       if (M >= NumElements) {
8811         if (M >= NumElements + SplitNumElements)
8812           UseHiV2 = true;
8813         else
8814           UseLoV2 = true;
8815         V2BlendMask.push_back(M - NumElements);
8816         V1BlendMask.push_back(-1);
8817         BlendMask.push_back(SplitNumElements + i);
8818       } else if (M >= 0) {
8819         if (M >= SplitNumElements)
8820           UseHiV1 = true;
8821         else
8822           UseLoV1 = true;
8823         V2BlendMask.push_back(-1);
8824         V1BlendMask.push_back(M);
8825         BlendMask.push_back(i);
8826       } else {
8827         V2BlendMask.push_back(-1);
8828         V1BlendMask.push_back(-1);
8829         BlendMask.push_back(-1);
8830       }
8831     }
8832
8833     // Because the lowering happens after all combining takes place, we need to
8834     // manually combine these blend masks as much as possible so that we create
8835     // a minimal number of high-level vector shuffle nodes.
8836
8837     // First try just blending the halves of V1 or V2.
8838     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
8839       return DAG.getUNDEF(SplitVT);
8840     if (!UseLoV2 && !UseHiV2)
8841       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8842     if (!UseLoV1 && !UseHiV1)
8843       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8844
8845     SDValue V1Blend, V2Blend;
8846     if (UseLoV1 && UseHiV1) {
8847       V1Blend =
8848         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8849     } else {
8850       // We only use half of V1 so map the usage down into the final blend mask.
8851       V1Blend = UseLoV1 ? LoV1 : HiV1;
8852       for (int i = 0; i < SplitNumElements; ++i)
8853         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
8854           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
8855     }
8856     if (UseLoV2 && UseHiV2) {
8857       V2Blend =
8858         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8859     } else {
8860       // We only use half of V2 so map the usage down into the final blend mask.
8861       V2Blend = UseLoV2 ? LoV2 : HiV2;
8862       for (int i = 0; i < SplitNumElements; ++i)
8863         if (BlendMask[i] >= SplitNumElements)
8864           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
8865     }
8866     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
8867   };
8868   SDValue Lo = HalfBlend(LoMask);
8869   SDValue Hi = HalfBlend(HiMask);
8870   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
8871 }
8872
8873 /// \brief Either split a vector in halves or decompose the shuffles and the
8874 /// blend.
8875 ///
8876 /// This is provided as a good fallback for many lowerings of non-single-input
8877 /// shuffles with more than one 128-bit lane. In those cases, we want to select
8878 /// between splitting the shuffle into 128-bit components and stitching those
8879 /// back together vs. extracting the single-input shuffles and blending those
8880 /// results.
8881 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
8882                                                 SDValue V2, ArrayRef<int> Mask,
8883                                                 SelectionDAG &DAG) {
8884   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
8885                                             "lower single-input shuffles as it "
8886                                             "could then recurse on itself.");
8887   int Size = Mask.size();
8888
8889   // If this can be modeled as a broadcast of two elements followed by a blend,
8890   // prefer that lowering. This is especially important because broadcasts can
8891   // often fold with memory operands.
8892   auto DoBothBroadcast = [&] {
8893     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
8894     for (int M : Mask)
8895       if (M >= Size) {
8896         if (V2BroadcastIdx == -1)
8897           V2BroadcastIdx = M - Size;
8898         else if (M - Size != V2BroadcastIdx)
8899           return false;
8900       } else if (M >= 0) {
8901         if (V1BroadcastIdx == -1)
8902           V1BroadcastIdx = M;
8903         else if (M != V1BroadcastIdx)
8904           return false;
8905       }
8906     return true;
8907   };
8908   if (DoBothBroadcast())
8909     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
8910                                                       DAG);
8911
8912   // If the inputs all stem from a single 128-bit lane of each input, then we
8913   // split them rather than blending because the split will decompose to
8914   // unusually few instructions.
8915   int LaneCount = VT.getSizeInBits() / 128;
8916   int LaneSize = Size / LaneCount;
8917   SmallBitVector LaneInputs[2];
8918   LaneInputs[0].resize(LaneCount, false);
8919   LaneInputs[1].resize(LaneCount, false);
8920   for (int i = 0; i < Size; ++i)
8921     if (Mask[i] >= 0)
8922       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
8923   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
8924     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8925
8926   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
8927   // that the decomposed single-input shuffles don't end up here.
8928   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8929 }
8930
8931 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
8932 /// a permutation and blend of those lanes.
8933 ///
8934 /// This essentially blends the out-of-lane inputs to each lane into the lane
8935 /// from a permuted copy of the vector. This lowering strategy results in four
8936 /// instructions in the worst case for a single-input cross lane shuffle which
8937 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
8938 /// of. Special cases for each particular shuffle pattern should be handled
8939 /// prior to trying this lowering.
8940 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
8941                                                        SDValue V1, SDValue V2,
8942                                                        ArrayRef<int> Mask,
8943                                                        SelectionDAG &DAG) {
8944   // FIXME: This should probably be generalized for 512-bit vectors as well.
8945   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
8946   int LaneSize = Mask.size() / 2;
8947
8948   // If there are only inputs from one 128-bit lane, splitting will in fact be
8949   // less expensive. The flags track wether the given lane contains an element
8950   // that crosses to another lane.
8951   bool LaneCrossing[2] = {false, false};
8952   for (int i = 0, Size = Mask.size(); i < Size; ++i)
8953     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
8954       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
8955   if (!LaneCrossing[0] || !LaneCrossing[1])
8956     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8957
8958   if (isSingleInputShuffleMask(Mask)) {
8959     SmallVector<int, 32> FlippedBlendMask;
8960     for (int i = 0, Size = Mask.size(); i < Size; ++i)
8961       FlippedBlendMask.push_back(
8962           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
8963                                   ? Mask[i]
8964                                   : Mask[i] % LaneSize +
8965                                         (i / LaneSize) * LaneSize + Size));
8966
8967     // Flip the vector, and blend the results which should now be in-lane. The
8968     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
8969     // 5 for the high source. The value 3 selects the high half of source 2 and
8970     // the value 2 selects the low half of source 2. We only use source 2 to
8971     // allow folding it into a memory operand.
8972     unsigned PERMMask = 3 | 2 << 4;
8973     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
8974                                   V1, DAG.getConstant(PERMMask, MVT::i8));
8975     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
8976   }
8977
8978   // This now reduces to two single-input shuffles of V1 and V2 which at worst
8979   // will be handled by the above logic and a blend of the results, much like
8980   // other patterns in AVX.
8981   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8982 }
8983
8984 /// \brief Handle lowering 2-lane 128-bit shuffles.
8985 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8986                                         SDValue V2, ArrayRef<int> Mask,
8987                                         const X86Subtarget *Subtarget,
8988                                         SelectionDAG &DAG) {
8989   // Blends are faster and handle all the non-lane-crossing cases.
8990   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
8991                                                 Subtarget, DAG))
8992     return Blend;
8993
8994   MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
8995                                VT.getVectorNumElements() / 2);
8996   // Check for patterns which can be matched with a single insert of a 128-bit
8997   // subvector.
8998   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1}) ||
8999       isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9000     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9001                               DAG.getIntPtrConstant(0));
9002     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9003                               Mask[2] < 4 ? V1 : V2, DAG.getIntPtrConstant(0));
9004     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9005   }
9006   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 6, 7})) {
9007     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9008                               DAG.getIntPtrConstant(0));
9009     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V2,
9010                               DAG.getIntPtrConstant(2));
9011     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9012   }
9013
9014   // Otherwise form a 128-bit permutation.
9015   // FIXME: Detect zero-vector inputs and use the VPERM2X128 to zero that half.
9016   unsigned PermMask = Mask[0] / 2 | (Mask[2] / 2) << 4;
9017   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9018                      DAG.getConstant(PermMask, MVT::i8));
9019 }
9020
9021 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9022 /// shuffling each lane.
9023 ///
9024 /// This will only succeed when the result of fixing the 128-bit lanes results
9025 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9026 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9027 /// the lane crosses early and then use simpler shuffles within each lane.
9028 ///
9029 /// FIXME: It might be worthwhile at some point to support this without
9030 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9031 /// in x86 only floating point has interesting non-repeating shuffles, and even
9032 /// those are still *marginally* more expensive.
9033 static SDValue lowerVectorShuffleByMerging128BitLanes(
9034     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9035     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9036   assert(!isSingleInputShuffleMask(Mask) &&
9037          "This is only useful with multiple inputs.");
9038
9039   int Size = Mask.size();
9040   int LaneSize = 128 / VT.getScalarSizeInBits();
9041   int NumLanes = Size / LaneSize;
9042   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9043
9044   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9045   // check whether the in-128-bit lane shuffles share a repeating pattern.
9046   SmallVector<int, 4> Lanes;
9047   Lanes.resize(NumLanes, -1);
9048   SmallVector<int, 4> InLaneMask;
9049   InLaneMask.resize(LaneSize, -1);
9050   for (int i = 0; i < Size; ++i) {
9051     if (Mask[i] < 0)
9052       continue;
9053
9054     int j = i / LaneSize;
9055
9056     if (Lanes[j] < 0) {
9057       // First entry we've seen for this lane.
9058       Lanes[j] = Mask[i] / LaneSize;
9059     } else if (Lanes[j] != Mask[i] / LaneSize) {
9060       // This doesn't match the lane selected previously!
9061       return SDValue();
9062     }
9063
9064     // Check that within each lane we have a consistent shuffle mask.
9065     int k = i % LaneSize;
9066     if (InLaneMask[k] < 0) {
9067       InLaneMask[k] = Mask[i] % LaneSize;
9068     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9069       // This doesn't fit a repeating in-lane mask.
9070       return SDValue();
9071     }
9072   }
9073
9074   // First shuffle the lanes into place.
9075   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9076                                 VT.getSizeInBits() / 64);
9077   SmallVector<int, 8> LaneMask;
9078   LaneMask.resize(NumLanes * 2, -1);
9079   for (int i = 0; i < NumLanes; ++i)
9080     if (Lanes[i] >= 0) {
9081       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9082       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9083     }
9084
9085   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9086   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9087   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9088
9089   // Cast it back to the type we actually want.
9090   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9091
9092   // Now do a simple shuffle that isn't lane crossing.
9093   SmallVector<int, 8> NewMask;
9094   NewMask.resize(Size, -1);
9095   for (int i = 0; i < Size; ++i)
9096     if (Mask[i] >= 0)
9097       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9098   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9099          "Must not introduce lane crosses at this point!");
9100
9101   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9102 }
9103
9104 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9105 /// given mask.
9106 ///
9107 /// This returns true if the elements from a particular input are already in the
9108 /// slot required by the given mask and require no permutation.
9109 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9110   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9111   int Size = Mask.size();
9112   for (int i = 0; i < Size; ++i)
9113     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9114       return false;
9115
9116   return true;
9117 }
9118
9119 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9120 ///
9121 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9122 /// isn't available.
9123 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9124                                        const X86Subtarget *Subtarget,
9125                                        SelectionDAG &DAG) {
9126   SDLoc DL(Op);
9127   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9128   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9129   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9130   ArrayRef<int> Mask = SVOp->getMask();
9131   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9132
9133   SmallVector<int, 4> WidenedMask;
9134   if (canWidenShuffleElements(Mask, WidenedMask))
9135     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9136                                     DAG);
9137
9138   if (isSingleInputShuffleMask(Mask)) {
9139     // Check for being able to broadcast a single element.
9140     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9141                                                           Mask, Subtarget, DAG))
9142       return Broadcast;
9143
9144     // Use low duplicate instructions for masks that match their pattern.
9145     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9146       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9147
9148     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9149       // Non-half-crossing single input shuffles can be lowerid with an
9150       // interleaved permutation.
9151       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9152                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9153       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9154                          DAG.getConstant(VPERMILPMask, MVT::i8));
9155     }
9156
9157     // With AVX2 we have direct support for this permutation.
9158     if (Subtarget->hasAVX2())
9159       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9160                          getV4X86ShuffleImm8ForMask(Mask, DAG));
9161
9162     // Otherwise, fall back.
9163     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9164                                                    DAG);
9165   }
9166
9167   // X86 has dedicated unpack instructions that can handle specific blend
9168   // operations: UNPCKH and UNPCKL.
9169   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9170     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9171   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9172     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9173   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9174     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9175   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9176     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9177
9178   // If we have a single input to the zero element, insert that into V1 if we
9179   // can do so cheaply.
9180   int NumV2Elements =
9181       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
9182   if (NumV2Elements == 1 && Mask[0] >= 4)
9183     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9184             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9185       return Insertion;
9186
9187   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9188                                                 Subtarget, DAG))
9189     return Blend;
9190
9191   // Check if the blend happens to exactly fit that of SHUFPD.
9192   if ((Mask[0] == -1 || Mask[0] < 2) &&
9193       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9194       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9195       (Mask[3] == -1 || Mask[3] >= 6)) {
9196     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9197                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9198     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9199                        DAG.getConstant(SHUFPDMask, MVT::i8));
9200   }
9201   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9202       (Mask[1] == -1 || Mask[1] < 2) &&
9203       (Mask[2] == -1 || Mask[2] >= 6) &&
9204       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9205     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9206                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9207     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9208                        DAG.getConstant(SHUFPDMask, MVT::i8));
9209   }
9210
9211   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9212   // shuffle. However, if we have AVX2 and either inputs are already in place,
9213   // we will be able to shuffle even across lanes the other input in a single
9214   // instruction so skip this pattern.
9215   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9216                                  isShuffleMaskInputInPlace(1, Mask))))
9217     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9218             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9219       return Result;
9220
9221   // If we have AVX2 then we always want to lower with a blend because an v4 we
9222   // can fully permute the elements.
9223   if (Subtarget->hasAVX2())
9224     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9225                                                       Mask, DAG);
9226
9227   // Otherwise fall back on generic lowering.
9228   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9229 }
9230
9231 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9232 ///
9233 /// This routine is only called when we have AVX2 and thus a reasonable
9234 /// instruction set for v4i64 shuffling..
9235 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9236                                        const X86Subtarget *Subtarget,
9237                                        SelectionDAG &DAG) {
9238   SDLoc DL(Op);
9239   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9240   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9241   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9242   ArrayRef<int> Mask = SVOp->getMask();
9243   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9244   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9245
9246   SmallVector<int, 4> WidenedMask;
9247   if (canWidenShuffleElements(Mask, WidenedMask))
9248     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9249                                     DAG);
9250
9251   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9252                                                 Subtarget, DAG))
9253     return Blend;
9254
9255   // Check for being able to broadcast a single element.
9256   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9257                                                         Mask, Subtarget, DAG))
9258     return Broadcast;
9259
9260   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9261   // use lower latency instructions that will operate on both 128-bit lanes.
9262   SmallVector<int, 2> RepeatedMask;
9263   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9264     if (isSingleInputShuffleMask(Mask)) {
9265       int PSHUFDMask[] = {-1, -1, -1, -1};
9266       for (int i = 0; i < 2; ++i)
9267         if (RepeatedMask[i] >= 0) {
9268           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9269           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9270         }
9271       return DAG.getNode(
9272           ISD::BITCAST, DL, MVT::v4i64,
9273           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9274                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9275                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
9276     }
9277   }
9278
9279   // AVX2 provides a direct instruction for permuting a single input across
9280   // lanes.
9281   if (isSingleInputShuffleMask(Mask))
9282     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9283                        getV4X86ShuffleImm8ForMask(Mask, DAG));
9284
9285   // Try to use shift instructions.
9286   if (SDValue Shift =
9287           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9288     return Shift;
9289
9290   // Use dedicated unpack instructions for masks that match their pattern.
9291   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9292     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9293   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9294     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9295   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9296     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9297   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9298     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9299
9300   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9301   // shuffle. However, if we have AVX2 and either inputs are already in place,
9302   // we will be able to shuffle even across lanes the other input in a single
9303   // instruction so skip this pattern.
9304   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9305                                  isShuffleMaskInputInPlace(1, Mask))))
9306     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9307             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9308       return Result;
9309
9310   // Otherwise fall back on generic blend lowering.
9311   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9312                                                     Mask, DAG);
9313 }
9314
9315 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9316 ///
9317 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9318 /// isn't available.
9319 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9320                                        const X86Subtarget *Subtarget,
9321                                        SelectionDAG &DAG) {
9322   SDLoc DL(Op);
9323   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9324   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9325   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9326   ArrayRef<int> Mask = SVOp->getMask();
9327   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9328
9329   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9330                                                 Subtarget, DAG))
9331     return Blend;
9332
9333   // Check for being able to broadcast a single element.
9334   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9335                                                         Mask, Subtarget, DAG))
9336     return Broadcast;
9337
9338   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9339   // options to efficiently lower the shuffle.
9340   SmallVector<int, 4> RepeatedMask;
9341   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9342     assert(RepeatedMask.size() == 4 &&
9343            "Repeated masks must be half the mask width!");
9344
9345     // Use even/odd duplicate instructions for masks that match their pattern.
9346     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9347       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9348     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9349       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9350
9351     if (isSingleInputShuffleMask(Mask))
9352       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9353                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9354
9355     // Use dedicated unpack instructions for masks that match their pattern.
9356     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9357       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9358     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9359       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9360     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9361       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9362     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9363       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9364
9365     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9366     // have already handled any direct blends. We also need to squash the
9367     // repeated mask into a simulated v4f32 mask.
9368     for (int i = 0; i < 4; ++i)
9369       if (RepeatedMask[i] >= 8)
9370         RepeatedMask[i] -= 4;
9371     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9372   }
9373
9374   // If we have a single input shuffle with different shuffle patterns in the
9375   // two 128-bit lanes use the variable mask to VPERMILPS.
9376   if (isSingleInputShuffleMask(Mask)) {
9377     SDValue VPermMask[8];
9378     for (int i = 0; i < 8; ++i)
9379       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9380                                  : DAG.getConstant(Mask[i], MVT::i32);
9381     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9382       return DAG.getNode(
9383           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9384           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9385
9386     if (Subtarget->hasAVX2())
9387       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9388                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9389                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9390                                                  MVT::v8i32, VPermMask)),
9391                          V1);
9392
9393     // Otherwise, fall back.
9394     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9395                                                    DAG);
9396   }
9397
9398   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9399   // shuffle.
9400   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9401           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9402     return Result;
9403
9404   // If we have AVX2 then we always want to lower with a blend because at v8 we
9405   // can fully permute the elements.
9406   if (Subtarget->hasAVX2())
9407     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9408                                                       Mask, DAG);
9409
9410   // Otherwise fall back on generic lowering.
9411   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9412 }
9413
9414 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9415 ///
9416 /// This routine is only called when we have AVX2 and thus a reasonable
9417 /// instruction set for v8i32 shuffling..
9418 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9419                                        const X86Subtarget *Subtarget,
9420                                        SelectionDAG &DAG) {
9421   SDLoc DL(Op);
9422   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9423   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9424   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9425   ArrayRef<int> Mask = SVOp->getMask();
9426   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9427   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9428
9429   // Whenever we can lower this as a zext, that instruction is strictly faster
9430   // than any alternative. It also allows us to fold memory operands into the
9431   // shuffle in many cases.
9432   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9433                                                          Mask, Subtarget, DAG))
9434     return ZExt;
9435
9436   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9437                                                 Subtarget, DAG))
9438     return Blend;
9439
9440   // Check for being able to broadcast a single element.
9441   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9442                                                         Mask, Subtarget, DAG))
9443     return Broadcast;
9444
9445   // If the shuffle mask is repeated in each 128-bit lane we can use more
9446   // efficient instructions that mirror the shuffles across the two 128-bit
9447   // lanes.
9448   SmallVector<int, 4> RepeatedMask;
9449   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9450     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9451     if (isSingleInputShuffleMask(Mask))
9452       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9453                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9454
9455     // Use dedicated unpack instructions for masks that match their pattern.
9456     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9457       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9458     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9459       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9460     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9461       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9462     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9463       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9464   }
9465
9466   // Try to use shift instructions.
9467   if (SDValue Shift =
9468           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9469     return Shift;
9470
9471   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9472           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9473     return Rotate;
9474
9475   // If the shuffle patterns aren't repeated but it is a single input, directly
9476   // generate a cross-lane VPERMD instruction.
9477   if (isSingleInputShuffleMask(Mask)) {
9478     SDValue VPermMask[8];
9479     for (int i = 0; i < 8; ++i)
9480       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9481                                  : DAG.getConstant(Mask[i], MVT::i32);
9482     return DAG.getNode(
9483         X86ISD::VPERMV, DL, MVT::v8i32,
9484         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9485   }
9486
9487   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9488   // shuffle.
9489   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9490           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9491     return Result;
9492
9493   // Otherwise fall back on generic blend lowering.
9494   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9495                                                     Mask, DAG);
9496 }
9497
9498 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9499 ///
9500 /// This routine is only called when we have AVX2 and thus a reasonable
9501 /// instruction set for v16i16 shuffling..
9502 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9503                                         const X86Subtarget *Subtarget,
9504                                         SelectionDAG &DAG) {
9505   SDLoc DL(Op);
9506   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9507   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9508   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9509   ArrayRef<int> Mask = SVOp->getMask();
9510   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9511   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9512
9513   // Whenever we can lower this as a zext, that instruction is strictly faster
9514   // than any alternative. It also allows us to fold memory operands into the
9515   // shuffle in many cases.
9516   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9517                                                          Mask, Subtarget, DAG))
9518     return ZExt;
9519
9520   // Check for being able to broadcast a single element.
9521   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9522                                                         Mask, Subtarget, DAG))
9523     return Broadcast;
9524
9525   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9526                                                 Subtarget, DAG))
9527     return Blend;
9528
9529   // Use dedicated unpack instructions for masks that match their pattern.
9530   if (isShuffleEquivalent(V1, V2, Mask,
9531                           {// First 128-bit lane:
9532                            0, 16, 1, 17, 2, 18, 3, 19,
9533                            // Second 128-bit lane:
9534                            8, 24, 9, 25, 10, 26, 11, 27}))
9535     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9536   if (isShuffleEquivalent(V1, V2, Mask,
9537                           {// First 128-bit lane:
9538                            4, 20, 5, 21, 6, 22, 7, 23,
9539                            // Second 128-bit lane:
9540                            12, 28, 13, 29, 14, 30, 15, 31}))
9541     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9542
9543   // Try to use shift instructions.
9544   if (SDValue Shift =
9545           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9546     return Shift;
9547
9548   // Try to use byte rotation instructions.
9549   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9550           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9551     return Rotate;
9552
9553   if (isSingleInputShuffleMask(Mask)) {
9554     // There are no generalized cross-lane shuffle operations available on i16
9555     // element types.
9556     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9557       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9558                                                      Mask, DAG);
9559
9560     SDValue PSHUFBMask[32];
9561     for (int i = 0; i < 16; ++i) {
9562       if (Mask[i] == -1) {
9563         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9564         continue;
9565       }
9566
9567       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9568       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9569       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, MVT::i8);
9570       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, MVT::i8);
9571     }
9572     return DAG.getNode(
9573         ISD::BITCAST, DL, MVT::v16i16,
9574         DAG.getNode(
9575             X86ISD::PSHUFB, DL, MVT::v32i8,
9576             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9577             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9578   }
9579
9580   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9581   // shuffle.
9582   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9583           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9584     return Result;
9585
9586   // Otherwise fall back on generic lowering.
9587   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9588 }
9589
9590 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9591 ///
9592 /// This routine is only called when we have AVX2 and thus a reasonable
9593 /// instruction set for v32i8 shuffling..
9594 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9595                                        const X86Subtarget *Subtarget,
9596                                        SelectionDAG &DAG) {
9597   SDLoc DL(Op);
9598   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9599   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9600   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9601   ArrayRef<int> Mask = SVOp->getMask();
9602   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9603   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9604
9605   // Whenever we can lower this as a zext, that instruction is strictly faster
9606   // than any alternative. It also allows us to fold memory operands into the
9607   // shuffle in many cases.
9608   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9609                                                          Mask, Subtarget, DAG))
9610     return ZExt;
9611
9612   // Check for being able to broadcast a single element.
9613   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9614                                                         Mask, Subtarget, DAG))
9615     return Broadcast;
9616
9617   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9618                                                 Subtarget, DAG))
9619     return Blend;
9620
9621   // Use dedicated unpack instructions for masks that match their pattern.
9622   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9623   // 256-bit lanes.
9624   if (isShuffleEquivalent(
9625           V1, V2, Mask,
9626           {// First 128-bit lane:
9627            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9628            // Second 128-bit lane:
9629            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9630     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9631   if (isShuffleEquivalent(
9632           V1, V2, Mask,
9633           {// First 128-bit lane:
9634            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9635            // Second 128-bit lane:
9636            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9637     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9638
9639   // Try to use shift instructions.
9640   if (SDValue Shift =
9641           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9642     return Shift;
9643
9644   // Try to use byte rotation instructions.
9645   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9646           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9647     return Rotate;
9648
9649   if (isSingleInputShuffleMask(Mask)) {
9650     // There are no generalized cross-lane shuffle operations available on i8
9651     // element types.
9652     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9653       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9654                                                      Mask, DAG);
9655
9656     SDValue PSHUFBMask[32];
9657     for (int i = 0; i < 32; ++i)
9658       PSHUFBMask[i] =
9659           Mask[i] < 0
9660               ? DAG.getUNDEF(MVT::i8)
9661               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, MVT::i8);
9662
9663     return DAG.getNode(
9664         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9665         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9666   }
9667
9668   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9669   // shuffle.
9670   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9671           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9672     return Result;
9673
9674   // Otherwise fall back on generic lowering.
9675   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9676 }
9677
9678 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9679 ///
9680 /// This routine either breaks down the specific type of a 256-bit x86 vector
9681 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9682 /// together based on the available instructions.
9683 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9684                                         MVT VT, const X86Subtarget *Subtarget,
9685                                         SelectionDAG &DAG) {
9686   SDLoc DL(Op);
9687   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9688   ArrayRef<int> Mask = SVOp->getMask();
9689
9690   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9691   // check for those subtargets here and avoid much of the subtarget querying in
9692   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9693   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9694   // floating point types there eventually, just immediately cast everything to
9695   // a float and operate entirely in that domain.
9696   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9697     int ElementBits = VT.getScalarSizeInBits();
9698     if (ElementBits < 32)
9699       // No floating point type available, decompose into 128-bit vectors.
9700       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9701
9702     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9703                                 VT.getVectorNumElements());
9704     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9705     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9706     return DAG.getNode(ISD::BITCAST, DL, VT,
9707                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9708   }
9709
9710   switch (VT.SimpleTy) {
9711   case MVT::v4f64:
9712     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9713   case MVT::v4i64:
9714     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9715   case MVT::v8f32:
9716     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9717   case MVT::v8i32:
9718     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9719   case MVT::v16i16:
9720     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9721   case MVT::v32i8:
9722     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9723
9724   default:
9725     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9726   }
9727 }
9728
9729 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9730 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9731                                        const X86Subtarget *Subtarget,
9732                                        SelectionDAG &DAG) {
9733   SDLoc DL(Op);
9734   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9735   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9736   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9737   ArrayRef<int> Mask = SVOp->getMask();
9738   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9739
9740   // X86 has dedicated unpack instructions that can handle specific blend
9741   // operations: UNPCKH and UNPCKL.
9742   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9743     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9744   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9745     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9746
9747   // FIXME: Implement direct support for this type!
9748   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
9749 }
9750
9751 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
9752 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9753                                        const X86Subtarget *Subtarget,
9754                                        SelectionDAG &DAG) {
9755   SDLoc DL(Op);
9756   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9757   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9758   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9759   ArrayRef<int> Mask = SVOp->getMask();
9760   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9761
9762   // Use dedicated unpack instructions for masks that match their pattern.
9763   if (isShuffleEquivalent(V1, V2, Mask,
9764                           {// First 128-bit lane.
9765                            0, 16, 1, 17, 4, 20, 5, 21,
9766                            // Second 128-bit lane.
9767                            8, 24, 9, 25, 12, 28, 13, 29}))
9768     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
9769   if (isShuffleEquivalent(V1, V2, Mask,
9770                           {// First 128-bit lane.
9771                            2, 18, 3, 19, 6, 22, 7, 23,
9772                            // Second 128-bit lane.
9773                            10, 26, 11, 27, 14, 30, 15, 31}))
9774     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
9775
9776   // FIXME: Implement direct support for this type!
9777   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
9778 }
9779
9780 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
9781 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9782                                        const X86Subtarget *Subtarget,
9783                                        SelectionDAG &DAG) {
9784   SDLoc DL(Op);
9785   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9786   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9787   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9788   ArrayRef<int> Mask = SVOp->getMask();
9789   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9790
9791   // X86 has dedicated unpack instructions that can handle specific blend
9792   // operations: UNPCKH and UNPCKL.
9793   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9794     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
9795   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9796     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
9797
9798   // FIXME: Implement direct support for this type!
9799   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
9800 }
9801
9802 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
9803 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9804                                        const X86Subtarget *Subtarget,
9805                                        SelectionDAG &DAG) {
9806   SDLoc DL(Op);
9807   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9808   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9809   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9810   ArrayRef<int> Mask = SVOp->getMask();
9811   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9812
9813   // Use dedicated unpack instructions for masks that match their pattern.
9814   if (isShuffleEquivalent(V1, V2, Mask,
9815                           {// First 128-bit lane.
9816                            0, 16, 1, 17, 4, 20, 5, 21,
9817                            // Second 128-bit lane.
9818                            8, 24, 9, 25, 12, 28, 13, 29}))
9819     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
9820   if (isShuffleEquivalent(V1, V2, Mask,
9821                           {// First 128-bit lane.
9822                            2, 18, 3, 19, 6, 22, 7, 23,
9823                            // Second 128-bit lane.
9824                            10, 26, 11, 27, 14, 30, 15, 31}))
9825     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
9826
9827   // FIXME: Implement direct support for this type!
9828   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
9829 }
9830
9831 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
9832 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9833                                         const X86Subtarget *Subtarget,
9834                                         SelectionDAG &DAG) {
9835   SDLoc DL(Op);
9836   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9837   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9838   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9839   ArrayRef<int> Mask = SVOp->getMask();
9840   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9841   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
9842
9843   // FIXME: Implement direct support for this type!
9844   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
9845 }
9846
9847 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
9848 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9849                                        const X86Subtarget *Subtarget,
9850                                        SelectionDAG &DAG) {
9851   SDLoc DL(Op);
9852   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9853   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9854   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9855   ArrayRef<int> Mask = SVOp->getMask();
9856   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
9857   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
9858
9859   // FIXME: Implement direct support for this type!
9860   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
9861 }
9862
9863 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
9864 ///
9865 /// This routine either breaks down the specific type of a 512-bit x86 vector
9866 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
9867 /// together based on the available instructions.
9868 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9869                                         MVT VT, const X86Subtarget *Subtarget,
9870                                         SelectionDAG &DAG) {
9871   SDLoc DL(Op);
9872   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9873   ArrayRef<int> Mask = SVOp->getMask();
9874   assert(Subtarget->hasAVX512() &&
9875          "Cannot lower 512-bit vectors w/ basic ISA!");
9876
9877   // Check for being able to broadcast a single element.
9878   if (SDValue Broadcast =
9879           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
9880     return Broadcast;
9881
9882   // Dispatch to each element type for lowering. If we don't have supprot for
9883   // specific element type shuffles at 512 bits, immediately split them and
9884   // lower them. Each lowering routine of a given type is allowed to assume that
9885   // the requisite ISA extensions for that element type are available.
9886   switch (VT.SimpleTy) {
9887   case MVT::v8f64:
9888     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9889   case MVT::v16f32:
9890     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9891   case MVT::v8i64:
9892     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9893   case MVT::v16i32:
9894     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9895   case MVT::v32i16:
9896     if (Subtarget->hasBWI())
9897       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9898     break;
9899   case MVT::v64i8:
9900     if (Subtarget->hasBWI())
9901       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9902     break;
9903
9904   default:
9905     llvm_unreachable("Not a valid 512-bit x86 vector type!");
9906   }
9907
9908   // Otherwise fall back on splitting.
9909   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9910 }
9911
9912 /// \brief Top-level lowering for x86 vector shuffles.
9913 ///
9914 /// This handles decomposition, canonicalization, and lowering of all x86
9915 /// vector shuffles. Most of the specific lowering strategies are encapsulated
9916 /// above in helper routines. The canonicalization attempts to widen shuffles
9917 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
9918 /// s.t. only one of the two inputs needs to be tested, etc.
9919 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
9920                                   SelectionDAG &DAG) {
9921   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9922   ArrayRef<int> Mask = SVOp->getMask();
9923   SDValue V1 = Op.getOperand(0);
9924   SDValue V2 = Op.getOperand(1);
9925   MVT VT = Op.getSimpleValueType();
9926   int NumElements = VT.getVectorNumElements();
9927   SDLoc dl(Op);
9928
9929   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
9930
9931   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
9932   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
9933   if (V1IsUndef && V2IsUndef)
9934     return DAG.getUNDEF(VT);
9935
9936   // When we create a shuffle node we put the UNDEF node to second operand,
9937   // but in some cases the first operand may be transformed to UNDEF.
9938   // In this case we should just commute the node.
9939   if (V1IsUndef)
9940     return DAG.getCommutedVectorShuffle(*SVOp);
9941
9942   // Check for non-undef masks pointing at an undef vector and make the masks
9943   // undef as well. This makes it easier to match the shuffle based solely on
9944   // the mask.
9945   if (V2IsUndef)
9946     for (int M : Mask)
9947       if (M >= NumElements) {
9948         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
9949         for (int &M : NewMask)
9950           if (M >= NumElements)
9951             M = -1;
9952         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
9953       }
9954
9955   // We actually see shuffles that are entirely re-arrangements of a set of
9956   // zero inputs. This mostly happens while decomposing complex shuffles into
9957   // simple ones. Directly lower these as a buildvector of zeros.
9958   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9959   if (Zeroable.all())
9960     return getZeroVector(VT, Subtarget, DAG, dl);
9961
9962   // Try to collapse shuffles into using a vector type with fewer elements but
9963   // wider element types. We cap this to not form integers or floating point
9964   // elements wider than 64 bits, but it might be interesting to form i128
9965   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
9966   SmallVector<int, 16> WidenedMask;
9967   if (VT.getScalarSizeInBits() < 64 &&
9968       canWidenShuffleElements(Mask, WidenedMask)) {
9969     MVT NewEltVT = VT.isFloatingPoint()
9970                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
9971                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
9972     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
9973     // Make sure that the new vector type is legal. For example, v2f64 isn't
9974     // legal on SSE1.
9975     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
9976       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
9977       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
9978       return DAG.getNode(ISD::BITCAST, dl, VT,
9979                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
9980     }
9981   }
9982
9983   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
9984   for (int M : SVOp->getMask())
9985     if (M < 0)
9986       ++NumUndefElements;
9987     else if (M < NumElements)
9988       ++NumV1Elements;
9989     else
9990       ++NumV2Elements;
9991
9992   // Commute the shuffle as needed such that more elements come from V1 than
9993   // V2. This allows us to match the shuffle pattern strictly on how many
9994   // elements come from V1 without handling the symmetric cases.
9995   if (NumV2Elements > NumV1Elements)
9996     return DAG.getCommutedVectorShuffle(*SVOp);
9997
9998   // When the number of V1 and V2 elements are the same, try to minimize the
9999   // number of uses of V2 in the low half of the vector. When that is tied,
10000   // ensure that the sum of indices for V1 is equal to or lower than the sum
10001   // indices for V2. When those are equal, try to ensure that the number of odd
10002   // indices for V1 is lower than the number of odd indices for V2.
10003   if (NumV1Elements == NumV2Elements) {
10004     int LowV1Elements = 0, LowV2Elements = 0;
10005     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10006       if (M >= NumElements)
10007         ++LowV2Elements;
10008       else if (M >= 0)
10009         ++LowV1Elements;
10010     if (LowV2Elements > LowV1Elements) {
10011       return DAG.getCommutedVectorShuffle(*SVOp);
10012     } else if (LowV2Elements == LowV1Elements) {
10013       int SumV1Indices = 0, SumV2Indices = 0;
10014       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10015         if (SVOp->getMask()[i] >= NumElements)
10016           SumV2Indices += i;
10017         else if (SVOp->getMask()[i] >= 0)
10018           SumV1Indices += i;
10019       if (SumV2Indices < SumV1Indices) {
10020         return DAG.getCommutedVectorShuffle(*SVOp);
10021       } else if (SumV2Indices == SumV1Indices) {
10022         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10023         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10024           if (SVOp->getMask()[i] >= NumElements)
10025             NumV2OddIndices += i % 2;
10026           else if (SVOp->getMask()[i] >= 0)
10027             NumV1OddIndices += i % 2;
10028         if (NumV2OddIndices < NumV1OddIndices)
10029           return DAG.getCommutedVectorShuffle(*SVOp);
10030       }
10031     }
10032   }
10033
10034   // For each vector width, delegate to a specialized lowering routine.
10035   if (VT.getSizeInBits() == 128)
10036     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10037
10038   if (VT.getSizeInBits() == 256)
10039     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10040
10041   // Force AVX-512 vectors to be scalarized for now.
10042   // FIXME: Implement AVX-512 support!
10043   if (VT.getSizeInBits() == 512)
10044     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10045
10046   llvm_unreachable("Unimplemented!");
10047 }
10048
10049 // This function assumes its argument is a BUILD_VECTOR of constants or
10050 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10051 // true.
10052 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10053                                     unsigned &MaskValue) {
10054   MaskValue = 0;
10055   unsigned NumElems = BuildVector->getNumOperands();
10056   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10057   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10058   unsigned NumElemsInLane = NumElems / NumLanes;
10059
10060   // Blend for v16i16 should be symetric for the both lanes.
10061   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10062     SDValue EltCond = BuildVector->getOperand(i);
10063     SDValue SndLaneEltCond =
10064         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10065
10066     int Lane1Cond = -1, Lane2Cond = -1;
10067     if (isa<ConstantSDNode>(EltCond))
10068       Lane1Cond = !isZero(EltCond);
10069     if (isa<ConstantSDNode>(SndLaneEltCond))
10070       Lane2Cond = !isZero(SndLaneEltCond);
10071
10072     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10073       // Lane1Cond != 0, means we want the first argument.
10074       // Lane1Cond == 0, means we want the second argument.
10075       // The encoding of this argument is 0 for the first argument, 1
10076       // for the second. Therefore, invert the condition.
10077       MaskValue |= !Lane1Cond << i;
10078     else if (Lane1Cond < 0)
10079       MaskValue |= !Lane2Cond << i;
10080     else
10081       return false;
10082   }
10083   return true;
10084 }
10085
10086 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10087 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10088                                            const X86Subtarget *Subtarget,
10089                                            SelectionDAG &DAG) {
10090   SDValue Cond = Op.getOperand(0);
10091   SDValue LHS = Op.getOperand(1);
10092   SDValue RHS = Op.getOperand(2);
10093   SDLoc dl(Op);
10094   MVT VT = Op.getSimpleValueType();
10095
10096   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10097     return SDValue();
10098   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10099
10100   // Only non-legal VSELECTs reach this lowering, convert those into generic
10101   // shuffles and re-use the shuffle lowering path for blends.
10102   SmallVector<int, 32> Mask;
10103   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10104     SDValue CondElt = CondBV->getOperand(i);
10105     Mask.push_back(
10106         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10107   }
10108   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10109 }
10110
10111 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10112   // A vselect where all conditions and data are constants can be optimized into
10113   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10114   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10115       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10116       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10117     return SDValue();
10118
10119   // Try to lower this to a blend-style vector shuffle. This can handle all
10120   // constant condition cases.
10121   SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG);
10122   if (BlendOp.getNode())
10123     return BlendOp;
10124
10125   // Variable blends are only legal from SSE4.1 onward.
10126   if (!Subtarget->hasSSE41())
10127     return SDValue();
10128
10129   // Some types for vselect were previously set to Expand, not Legal or
10130   // Custom. Return an empty SDValue so we fall-through to Expand, after
10131   // the Custom lowering phase.
10132   MVT VT = Op.getSimpleValueType();
10133   switch (VT.SimpleTy) {
10134   default:
10135     break;
10136   case MVT::v8i16:
10137   case MVT::v16i16:
10138     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10139       break;
10140     return SDValue();
10141   }
10142
10143   // We couldn't create a "Blend with immediate" node.
10144   // This node should still be legal, but we'll have to emit a blendv*
10145   // instruction.
10146   return Op;
10147 }
10148
10149 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10150   MVT VT = Op.getSimpleValueType();
10151   SDLoc dl(Op);
10152
10153   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10154     return SDValue();
10155
10156   if (VT.getSizeInBits() == 8) {
10157     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10158                                   Op.getOperand(0), Op.getOperand(1));
10159     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10160                                   DAG.getValueType(VT));
10161     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10162   }
10163
10164   if (VT.getSizeInBits() == 16) {
10165     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10166     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10167     if (Idx == 0)
10168       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10169                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10170                                      DAG.getNode(ISD::BITCAST, dl,
10171                                                  MVT::v4i32,
10172                                                  Op.getOperand(0)),
10173                                      Op.getOperand(1)));
10174     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10175                                   Op.getOperand(0), Op.getOperand(1));
10176     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10177                                   DAG.getValueType(VT));
10178     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10179   }
10180
10181   if (VT == MVT::f32) {
10182     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10183     // the result back to FR32 register. It's only worth matching if the
10184     // result has a single use which is a store or a bitcast to i32.  And in
10185     // the case of a store, it's not worth it if the index is a constant 0,
10186     // because a MOVSSmr can be used instead, which is smaller and faster.
10187     if (!Op.hasOneUse())
10188       return SDValue();
10189     SDNode *User = *Op.getNode()->use_begin();
10190     if ((User->getOpcode() != ISD::STORE ||
10191          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10192           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10193         (User->getOpcode() != ISD::BITCAST ||
10194          User->getValueType(0) != MVT::i32))
10195       return SDValue();
10196     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10197                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10198                                               Op.getOperand(0)),
10199                                               Op.getOperand(1));
10200     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10201   }
10202
10203   if (VT == MVT::i32 || VT == MVT::i64) {
10204     // ExtractPS/pextrq works with constant index.
10205     if (isa<ConstantSDNode>(Op.getOperand(1)))
10206       return Op;
10207   }
10208   return SDValue();
10209 }
10210
10211 /// Extract one bit from mask vector, like v16i1 or v8i1.
10212 /// AVX-512 feature.
10213 SDValue
10214 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10215   SDValue Vec = Op.getOperand(0);
10216   SDLoc dl(Vec);
10217   MVT VecVT = Vec.getSimpleValueType();
10218   SDValue Idx = Op.getOperand(1);
10219   MVT EltVT = Op.getSimpleValueType();
10220
10221   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10222   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10223          "Unexpected vector type in ExtractBitFromMaskVector");
10224
10225   // variable index can't be handled in mask registers,
10226   // extend vector to VR512
10227   if (!isa<ConstantSDNode>(Idx)) {
10228     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10229     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10230     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10231                               ExtVT.getVectorElementType(), Ext, Idx);
10232     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10233   }
10234
10235   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10236   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10237   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10238     rc = getRegClassFor(MVT::v16i1);
10239   unsigned MaxSift = rc->getSize()*8 - 1;
10240   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10241                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10242   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10243                     DAG.getConstant(MaxSift, MVT::i8));
10244   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10245                        DAG.getIntPtrConstant(0));
10246 }
10247
10248 SDValue
10249 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10250                                            SelectionDAG &DAG) const {
10251   SDLoc dl(Op);
10252   SDValue Vec = Op.getOperand(0);
10253   MVT VecVT = Vec.getSimpleValueType();
10254   SDValue Idx = Op.getOperand(1);
10255
10256   if (Op.getSimpleValueType() == MVT::i1)
10257     return ExtractBitFromMaskVector(Op, DAG);
10258
10259   if (!isa<ConstantSDNode>(Idx)) {
10260     if (VecVT.is512BitVector() ||
10261         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10262          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10263
10264       MVT MaskEltVT =
10265         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10266       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10267                                     MaskEltVT.getSizeInBits());
10268
10269       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10270       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10271                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10272                                 Idx, DAG.getConstant(0, getPointerTy()));
10273       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10274       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10275                         Perm, DAG.getConstant(0, getPointerTy()));
10276     }
10277     return SDValue();
10278   }
10279
10280   // If this is a 256-bit vector result, first extract the 128-bit vector and
10281   // then extract the element from the 128-bit vector.
10282   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10283
10284     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10285     // Get the 128-bit vector.
10286     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10287     MVT EltVT = VecVT.getVectorElementType();
10288
10289     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10290
10291     //if (IdxVal >= NumElems/2)
10292     //  IdxVal -= NumElems/2;
10293     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10294     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10295                        DAG.getConstant(IdxVal, MVT::i32));
10296   }
10297
10298   assert(VecVT.is128BitVector() && "Unexpected vector length");
10299
10300   if (Subtarget->hasSSE41()) {
10301     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10302     if (Res.getNode())
10303       return Res;
10304   }
10305
10306   MVT VT = Op.getSimpleValueType();
10307   // TODO: handle v16i8.
10308   if (VT.getSizeInBits() == 16) {
10309     SDValue Vec = Op.getOperand(0);
10310     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10311     if (Idx == 0)
10312       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10313                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10314                                      DAG.getNode(ISD::BITCAST, dl,
10315                                                  MVT::v4i32, Vec),
10316                                      Op.getOperand(1)));
10317     // Transform it so it match pextrw which produces a 32-bit result.
10318     MVT EltVT = MVT::i32;
10319     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10320                                   Op.getOperand(0), Op.getOperand(1));
10321     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10322                                   DAG.getValueType(VT));
10323     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10324   }
10325
10326   if (VT.getSizeInBits() == 32) {
10327     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10328     if (Idx == 0)
10329       return Op;
10330
10331     // SHUFPS the element to the lowest double word, then movss.
10332     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10333     MVT VVT = Op.getOperand(0).getSimpleValueType();
10334     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10335                                        DAG.getUNDEF(VVT), Mask);
10336     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10337                        DAG.getIntPtrConstant(0));
10338   }
10339
10340   if (VT.getSizeInBits() == 64) {
10341     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10342     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10343     //        to match extract_elt for f64.
10344     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10345     if (Idx == 0)
10346       return Op;
10347
10348     // UNPCKHPD the element to the lowest double word, then movsd.
10349     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10350     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10351     int Mask[2] = { 1, -1 };
10352     MVT VVT = Op.getOperand(0).getSimpleValueType();
10353     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10354                                        DAG.getUNDEF(VVT), Mask);
10355     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10356                        DAG.getIntPtrConstant(0));
10357   }
10358
10359   return SDValue();
10360 }
10361
10362 /// Insert one bit to mask vector, like v16i1 or v8i1.
10363 /// AVX-512 feature.
10364 SDValue
10365 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10366   SDLoc dl(Op);
10367   SDValue Vec = Op.getOperand(0);
10368   SDValue Elt = Op.getOperand(1);
10369   SDValue Idx = Op.getOperand(2);
10370   MVT VecVT = Vec.getSimpleValueType();
10371
10372   if (!isa<ConstantSDNode>(Idx)) {
10373     // Non constant index. Extend source and destination,
10374     // insert element and then truncate the result.
10375     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10376     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10377     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10378       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10379       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10380     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10381   }
10382
10383   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10384   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10385   if (Vec.getOpcode() == ISD::UNDEF)
10386     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10387                        DAG.getConstant(IdxVal, MVT::i8));
10388   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10389   unsigned MaxSift = rc->getSize()*8 - 1;
10390   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10391                     DAG.getConstant(MaxSift, MVT::i8));
10392   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10393                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10394   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10395 }
10396
10397 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10398                                                   SelectionDAG &DAG) const {
10399   MVT VT = Op.getSimpleValueType();
10400   MVT EltVT = VT.getVectorElementType();
10401
10402   if (EltVT == MVT::i1)
10403     return InsertBitToMaskVector(Op, DAG);
10404
10405   SDLoc dl(Op);
10406   SDValue N0 = Op.getOperand(0);
10407   SDValue N1 = Op.getOperand(1);
10408   SDValue N2 = Op.getOperand(2);
10409   if (!isa<ConstantSDNode>(N2))
10410     return SDValue();
10411   auto *N2C = cast<ConstantSDNode>(N2);
10412   unsigned IdxVal = N2C->getZExtValue();
10413
10414   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10415   // into that, and then insert the subvector back into the result.
10416   if (VT.is256BitVector() || VT.is512BitVector()) {
10417     // Get the desired 128-bit vector half.
10418     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10419
10420     // Insert the element into the desired half.
10421     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10422     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10423
10424     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10425                     DAG.getConstant(IdxIn128, MVT::i32));
10426
10427     // Insert the changed part back to the 256-bit vector
10428     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10429   }
10430   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10431
10432   if (Subtarget->hasSSE41()) {
10433     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10434       unsigned Opc;
10435       if (VT == MVT::v8i16) {
10436         Opc = X86ISD::PINSRW;
10437       } else {
10438         assert(VT == MVT::v16i8);
10439         Opc = X86ISD::PINSRB;
10440       }
10441
10442       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10443       // argument.
10444       if (N1.getValueType() != MVT::i32)
10445         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10446       if (N2.getValueType() != MVT::i32)
10447         N2 = DAG.getIntPtrConstant(IdxVal);
10448       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10449     }
10450
10451     if (EltVT == MVT::f32) {
10452       // Bits [7:6] of the constant are the source select.  This will always be
10453       //  zero here.  The DAG Combiner may combine an extract_elt index into
10454       //  these
10455       //  bits.  For example (insert (extract, 3), 2) could be matched by
10456       //  putting
10457       //  the '3' into bits [7:6] of X86ISD::INSERTPS.
10458       // Bits [5:4] of the constant are the destination select.  This is the
10459       //  value of the incoming immediate.
10460       // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
10461       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10462       N2 = DAG.getIntPtrConstant(IdxVal << 4);
10463       // Create this as a scalar to vector..
10464       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10465       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10466     }
10467
10468     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10469       // PINSR* works with constant index.
10470       return Op;
10471     }
10472   }
10473
10474   if (EltVT == MVT::i8)
10475     return SDValue();
10476
10477   if (EltVT.getSizeInBits() == 16) {
10478     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10479     // as its second argument.
10480     if (N1.getValueType() != MVT::i32)
10481       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10482     if (N2.getValueType() != MVT::i32)
10483       N2 = DAG.getIntPtrConstant(IdxVal);
10484     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10485   }
10486   return SDValue();
10487 }
10488
10489 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10490   SDLoc dl(Op);
10491   MVT OpVT = Op.getSimpleValueType();
10492
10493   // If this is a 256-bit vector result, first insert into a 128-bit
10494   // vector and then insert into the 256-bit vector.
10495   if (!OpVT.is128BitVector()) {
10496     // Insert into a 128-bit vector.
10497     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10498     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10499                                  OpVT.getVectorNumElements() / SizeFactor);
10500
10501     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10502
10503     // Insert the 128-bit vector.
10504     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10505   }
10506
10507   if (OpVT == MVT::v1i64 &&
10508       Op.getOperand(0).getValueType() == MVT::i64)
10509     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10510
10511   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10512   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10513   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10514                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10515 }
10516
10517 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10518 // a simple subregister reference or explicit instructions to grab
10519 // upper bits of a vector.
10520 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10521                                       SelectionDAG &DAG) {
10522   SDLoc dl(Op);
10523   SDValue In =  Op.getOperand(0);
10524   SDValue Idx = Op.getOperand(1);
10525   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10526   MVT ResVT   = Op.getSimpleValueType();
10527   MVT InVT    = In.getSimpleValueType();
10528
10529   if (Subtarget->hasFp256()) {
10530     if (ResVT.is128BitVector() &&
10531         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10532         isa<ConstantSDNode>(Idx)) {
10533       return Extract128BitVector(In, IdxVal, DAG, dl);
10534     }
10535     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10536         isa<ConstantSDNode>(Idx)) {
10537       return Extract256BitVector(In, IdxVal, DAG, dl);
10538     }
10539   }
10540   return SDValue();
10541 }
10542
10543 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10544 // simple superregister reference or explicit instructions to insert
10545 // the upper bits of a vector.
10546 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10547                                      SelectionDAG &DAG) {
10548   if (!Subtarget->hasAVX())
10549     return SDValue();
10550
10551   SDLoc dl(Op);
10552   SDValue Vec = Op.getOperand(0);
10553   SDValue SubVec = Op.getOperand(1);
10554   SDValue Idx = Op.getOperand(2);
10555
10556   if (!isa<ConstantSDNode>(Idx))
10557     return SDValue();
10558
10559   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10560   MVT OpVT = Op.getSimpleValueType();
10561   MVT SubVecVT = SubVec.getSimpleValueType();
10562
10563   // Fold two 16-byte subvector loads into one 32-byte load:
10564   // (insert_subvector (insert_subvector undef, (load addr), 0),
10565   //                   (load addr + 16), Elts/2)
10566   // --> load32 addr
10567   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10568       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10569       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10570       !Subtarget->isUnalignedMem32Slow()) {
10571     SDValue SubVec2 = Vec.getOperand(1);
10572     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10573       if (Idx2->getZExtValue() == 0) {
10574         SDValue Ops[] = { SubVec2, SubVec };
10575         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10576         if (LD.getNode())
10577           return LD;
10578       }
10579     }
10580   }
10581
10582   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10583       SubVecVT.is128BitVector())
10584     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10585
10586   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10587     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10588
10589   return SDValue();
10590 }
10591
10592 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10593 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10594 // one of the above mentioned nodes. It has to be wrapped because otherwise
10595 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10596 // be used to form addressing mode. These wrapped nodes will be selected
10597 // into MOV32ri.
10598 SDValue
10599 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10600   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10601
10602   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10603   // global base reg.
10604   unsigned char OpFlag = 0;
10605   unsigned WrapperKind = X86ISD::Wrapper;
10606   CodeModel::Model M = DAG.getTarget().getCodeModel();
10607
10608   if (Subtarget->isPICStyleRIPRel() &&
10609       (M == CodeModel::Small || M == CodeModel::Kernel))
10610     WrapperKind = X86ISD::WrapperRIP;
10611   else if (Subtarget->isPICStyleGOT())
10612     OpFlag = X86II::MO_GOTOFF;
10613   else if (Subtarget->isPICStyleStubPIC())
10614     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10615
10616   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10617                                              CP->getAlignment(),
10618                                              CP->getOffset(), OpFlag);
10619   SDLoc DL(CP);
10620   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10621   // With PIC, the address is actually $g + Offset.
10622   if (OpFlag) {
10623     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10624                          DAG.getNode(X86ISD::GlobalBaseReg,
10625                                      SDLoc(), getPointerTy()),
10626                          Result);
10627   }
10628
10629   return Result;
10630 }
10631
10632 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10633   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10634
10635   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10636   // global base reg.
10637   unsigned char OpFlag = 0;
10638   unsigned WrapperKind = X86ISD::Wrapper;
10639   CodeModel::Model M = DAG.getTarget().getCodeModel();
10640
10641   if (Subtarget->isPICStyleRIPRel() &&
10642       (M == CodeModel::Small || M == CodeModel::Kernel))
10643     WrapperKind = X86ISD::WrapperRIP;
10644   else if (Subtarget->isPICStyleGOT())
10645     OpFlag = X86II::MO_GOTOFF;
10646   else if (Subtarget->isPICStyleStubPIC())
10647     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10648
10649   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10650                                           OpFlag);
10651   SDLoc DL(JT);
10652   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10653
10654   // With PIC, the address is actually $g + Offset.
10655   if (OpFlag)
10656     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10657                          DAG.getNode(X86ISD::GlobalBaseReg,
10658                                      SDLoc(), getPointerTy()),
10659                          Result);
10660
10661   return Result;
10662 }
10663
10664 SDValue
10665 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10666   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10667
10668   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10669   // global base reg.
10670   unsigned char OpFlag = 0;
10671   unsigned WrapperKind = X86ISD::Wrapper;
10672   CodeModel::Model M = DAG.getTarget().getCodeModel();
10673
10674   if (Subtarget->isPICStyleRIPRel() &&
10675       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10676     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10677       OpFlag = X86II::MO_GOTPCREL;
10678     WrapperKind = X86ISD::WrapperRIP;
10679   } else if (Subtarget->isPICStyleGOT()) {
10680     OpFlag = X86II::MO_GOT;
10681   } else if (Subtarget->isPICStyleStubPIC()) {
10682     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10683   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10684     OpFlag = X86II::MO_DARWIN_NONLAZY;
10685   }
10686
10687   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
10688
10689   SDLoc DL(Op);
10690   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10691
10692   // With PIC, the address is actually $g + Offset.
10693   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
10694       !Subtarget->is64Bit()) {
10695     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10696                          DAG.getNode(X86ISD::GlobalBaseReg,
10697                                      SDLoc(), getPointerTy()),
10698                          Result);
10699   }
10700
10701   // For symbols that require a load from a stub to get the address, emit the
10702   // load.
10703   if (isGlobalStubReference(OpFlag))
10704     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
10705                          MachinePointerInfo::getGOT(), false, false, false, 0);
10706
10707   return Result;
10708 }
10709
10710 SDValue
10711 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
10712   // Create the TargetBlockAddressAddress node.
10713   unsigned char OpFlags =
10714     Subtarget->ClassifyBlockAddressReference();
10715   CodeModel::Model M = DAG.getTarget().getCodeModel();
10716   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
10717   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
10718   SDLoc dl(Op);
10719   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
10720                                              OpFlags);
10721
10722   if (Subtarget->isPICStyleRIPRel() &&
10723       (M == CodeModel::Small || M == CodeModel::Kernel))
10724     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10725   else
10726     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10727
10728   // With PIC, the address is actually $g + Offset.
10729   if (isGlobalRelativeToPICBase(OpFlags)) {
10730     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10731                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10732                          Result);
10733   }
10734
10735   return Result;
10736 }
10737
10738 SDValue
10739 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
10740                                       int64_t Offset, SelectionDAG &DAG) const {
10741   // Create the TargetGlobalAddress node, folding in the constant
10742   // offset if it is legal.
10743   unsigned char OpFlags =
10744       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
10745   CodeModel::Model M = DAG.getTarget().getCodeModel();
10746   SDValue Result;
10747   if (OpFlags == X86II::MO_NO_FLAG &&
10748       X86::isOffsetSuitableForCodeModel(Offset, M)) {
10749     // A direct static reference to a global.
10750     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
10751     Offset = 0;
10752   } else {
10753     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
10754   }
10755
10756   if (Subtarget->isPICStyleRIPRel() &&
10757       (M == CodeModel::Small || M == CodeModel::Kernel))
10758     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10759   else
10760     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10761
10762   // With PIC, the address is actually $g + Offset.
10763   if (isGlobalRelativeToPICBase(OpFlags)) {
10764     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10765                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10766                          Result);
10767   }
10768
10769   // For globals that require a load from a stub to get the address, emit the
10770   // load.
10771   if (isGlobalStubReference(OpFlags))
10772     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
10773                          MachinePointerInfo::getGOT(), false, false, false, 0);
10774
10775   // If there was a non-zero offset that we didn't fold, create an explicit
10776   // addition for it.
10777   if (Offset != 0)
10778     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
10779                          DAG.getConstant(Offset, getPointerTy()));
10780
10781   return Result;
10782 }
10783
10784 SDValue
10785 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
10786   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
10787   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
10788   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
10789 }
10790
10791 static SDValue
10792 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
10793            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
10794            unsigned char OperandFlags, bool LocalDynamic = false) {
10795   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10796   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10797   SDLoc dl(GA);
10798   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10799                                            GA->getValueType(0),
10800                                            GA->getOffset(),
10801                                            OperandFlags);
10802
10803   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
10804                                            : X86ISD::TLSADDR;
10805
10806   if (InFlag) {
10807     SDValue Ops[] = { Chain,  TGA, *InFlag };
10808     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10809   } else {
10810     SDValue Ops[]  = { Chain, TGA };
10811     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10812   }
10813
10814   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
10815   MFI->setAdjustsStack(true);
10816   MFI->setHasCalls(true);
10817
10818   SDValue Flag = Chain.getValue(1);
10819   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
10820 }
10821
10822 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
10823 static SDValue
10824 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10825                                 const EVT PtrVT) {
10826   SDValue InFlag;
10827   SDLoc dl(GA);  // ? function entry point might be better
10828   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10829                                    DAG.getNode(X86ISD::GlobalBaseReg,
10830                                                SDLoc(), PtrVT), InFlag);
10831   InFlag = Chain.getValue(1);
10832
10833   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
10834 }
10835
10836 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
10837 static SDValue
10838 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10839                                 const EVT PtrVT) {
10840   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
10841                     X86::RAX, X86II::MO_TLSGD);
10842 }
10843
10844 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
10845                                            SelectionDAG &DAG,
10846                                            const EVT PtrVT,
10847                                            bool is64Bit) {
10848   SDLoc dl(GA);
10849
10850   // Get the start address of the TLS block for this module.
10851   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
10852       .getInfo<X86MachineFunctionInfo>();
10853   MFI->incNumLocalDynamicTLSAccesses();
10854
10855   SDValue Base;
10856   if (is64Bit) {
10857     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
10858                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
10859   } else {
10860     SDValue InFlag;
10861     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10862         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
10863     InFlag = Chain.getValue(1);
10864     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
10865                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
10866   }
10867
10868   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
10869   // of Base.
10870
10871   // Build x@dtpoff.
10872   unsigned char OperandFlags = X86II::MO_DTPOFF;
10873   unsigned WrapperKind = X86ISD::Wrapper;
10874   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10875                                            GA->getValueType(0),
10876                                            GA->getOffset(), OperandFlags);
10877   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10878
10879   // Add x@dtpoff with the base.
10880   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
10881 }
10882
10883 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
10884 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10885                                    const EVT PtrVT, TLSModel::Model model,
10886                                    bool is64Bit, bool isPIC) {
10887   SDLoc dl(GA);
10888
10889   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
10890   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
10891                                                          is64Bit ? 257 : 256));
10892
10893   SDValue ThreadPointer =
10894       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
10895                   MachinePointerInfo(Ptr), false, false, false, 0);
10896
10897   unsigned char OperandFlags = 0;
10898   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
10899   // initialexec.
10900   unsigned WrapperKind = X86ISD::Wrapper;
10901   if (model == TLSModel::LocalExec) {
10902     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
10903   } else if (model == TLSModel::InitialExec) {
10904     if (is64Bit) {
10905       OperandFlags = X86II::MO_GOTTPOFF;
10906       WrapperKind = X86ISD::WrapperRIP;
10907     } else {
10908       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
10909     }
10910   } else {
10911     llvm_unreachable("Unexpected model");
10912   }
10913
10914   // emit "addl x@ntpoff,%eax" (local exec)
10915   // or "addl x@indntpoff,%eax" (initial exec)
10916   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
10917   SDValue TGA =
10918       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
10919                                  GA->getOffset(), OperandFlags);
10920   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10921
10922   if (model == TLSModel::InitialExec) {
10923     if (isPIC && !is64Bit) {
10924       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
10925                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
10926                            Offset);
10927     }
10928
10929     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
10930                          MachinePointerInfo::getGOT(), false, false, false, 0);
10931   }
10932
10933   // The address of the thread local variable is the add of the thread
10934   // pointer with the offset of the variable.
10935   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
10936 }
10937
10938 SDValue
10939 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
10940
10941   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
10942   const GlobalValue *GV = GA->getGlobal();
10943
10944   if (Subtarget->isTargetELF()) {
10945     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
10946
10947     switch (model) {
10948       case TLSModel::GeneralDynamic:
10949         if (Subtarget->is64Bit())
10950           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
10951         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
10952       case TLSModel::LocalDynamic:
10953         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
10954                                            Subtarget->is64Bit());
10955       case TLSModel::InitialExec:
10956       case TLSModel::LocalExec:
10957         return LowerToTLSExecModel(
10958             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
10959             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
10960     }
10961     llvm_unreachable("Unknown TLS model.");
10962   }
10963
10964   if (Subtarget->isTargetDarwin()) {
10965     // Darwin only has one model of TLS.  Lower to that.
10966     unsigned char OpFlag = 0;
10967     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
10968                            X86ISD::WrapperRIP : X86ISD::Wrapper;
10969
10970     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10971     // global base reg.
10972     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
10973                  !Subtarget->is64Bit();
10974     if (PIC32)
10975       OpFlag = X86II::MO_TLVP_PIC_BASE;
10976     else
10977       OpFlag = X86II::MO_TLVP;
10978     SDLoc DL(Op);
10979     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
10980                                                 GA->getValueType(0),
10981                                                 GA->getOffset(), OpFlag);
10982     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10983
10984     // With PIC32, the address is actually $g + Offset.
10985     if (PIC32)
10986       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10987                            DAG.getNode(X86ISD::GlobalBaseReg,
10988                                        SDLoc(), getPointerTy()),
10989                            Offset);
10990
10991     // Lowering the machine isd will make sure everything is in the right
10992     // location.
10993     SDValue Chain = DAG.getEntryNode();
10994     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10995     SDValue Args[] = { Chain, Offset };
10996     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
10997
10998     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
10999     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11000     MFI->setAdjustsStack(true);
11001
11002     // And our return value (tls address) is in the standard call return value
11003     // location.
11004     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11005     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11006                               Chain.getValue(1));
11007   }
11008
11009   if (Subtarget->isTargetKnownWindowsMSVC() ||
11010       Subtarget->isTargetWindowsGNU()) {
11011     // Just use the implicit TLS architecture
11012     // Need to generate someting similar to:
11013     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11014     //                                  ; from TEB
11015     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11016     //   mov     rcx, qword [rdx+rcx*8]
11017     //   mov     eax, .tls$:tlsvar
11018     //   [rax+rcx] contains the address
11019     // Windows 64bit: gs:0x58
11020     // Windows 32bit: fs:__tls_array
11021
11022     SDLoc dl(GA);
11023     SDValue Chain = DAG.getEntryNode();
11024
11025     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11026     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11027     // use its literal value of 0x2C.
11028     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11029                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11030                                                              256)
11031                                         : Type::getInt32PtrTy(*DAG.getContext(),
11032                                                               257));
11033
11034     SDValue TlsArray =
11035         Subtarget->is64Bit()
11036             ? DAG.getIntPtrConstant(0x58)
11037             : (Subtarget->isTargetWindowsGNU()
11038                    ? DAG.getIntPtrConstant(0x2C)
11039                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11040
11041     SDValue ThreadPointer =
11042         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11043                     MachinePointerInfo(Ptr), false, false, false, 0);
11044
11045     // Load the _tls_index variable
11046     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11047     if (Subtarget->is64Bit())
11048       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11049                            IDX, MachinePointerInfo(), MVT::i32,
11050                            false, false, false, 0);
11051     else
11052       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11053                         false, false, false, 0);
11054
11055     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
11056                                     getPointerTy());
11057     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11058
11059     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11060     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11061                       false, false, false, 0);
11062
11063     // Get the offset of start of .tls section
11064     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11065                                              GA->getValueType(0),
11066                                              GA->getOffset(), X86II::MO_SECREL);
11067     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11068
11069     // The address of the thread local variable is the add of the thread
11070     // pointer with the offset of the variable.
11071     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11072   }
11073
11074   llvm_unreachable("TLS not implemented for this target.");
11075 }
11076
11077 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11078 /// and take a 2 x i32 value to shift plus a shift amount.
11079 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11080   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11081   MVT VT = Op.getSimpleValueType();
11082   unsigned VTBits = VT.getSizeInBits();
11083   SDLoc dl(Op);
11084   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11085   SDValue ShOpLo = Op.getOperand(0);
11086   SDValue ShOpHi = Op.getOperand(1);
11087   SDValue ShAmt  = Op.getOperand(2);
11088   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11089   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11090   // during isel.
11091   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11092                                   DAG.getConstant(VTBits - 1, MVT::i8));
11093   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11094                                      DAG.getConstant(VTBits - 1, MVT::i8))
11095                        : DAG.getConstant(0, VT);
11096
11097   SDValue Tmp2, Tmp3;
11098   if (Op.getOpcode() == ISD::SHL_PARTS) {
11099     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11100     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11101   } else {
11102     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11103     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11104   }
11105
11106   // If the shift amount is larger or equal than the width of a part we can't
11107   // rely on the results of shld/shrd. Insert a test and select the appropriate
11108   // values for large shift amounts.
11109   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11110                                 DAG.getConstant(VTBits, MVT::i8));
11111   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11112                              AndNode, DAG.getConstant(0, MVT::i8));
11113
11114   SDValue Hi, Lo;
11115   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
11116   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11117   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11118
11119   if (Op.getOpcode() == ISD::SHL_PARTS) {
11120     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11121     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11122   } else {
11123     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11124     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11125   }
11126
11127   SDValue Ops[2] = { Lo, Hi };
11128   return DAG.getMergeValues(Ops, dl);
11129 }
11130
11131 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11132                                            SelectionDAG &DAG) const {
11133   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11134   SDLoc dl(Op);
11135
11136   if (SrcVT.isVector()) {
11137     if (SrcVT.getVectorElementType() == MVT::i1) {
11138       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11139       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11140                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11141                                      Op.getOperand(0)));
11142     }
11143     return SDValue();
11144   }
11145
11146   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11147          "Unknown SINT_TO_FP to lower!");
11148
11149   // These are really Legal; return the operand so the caller accepts it as
11150   // Legal.
11151   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11152     return Op;
11153   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11154       Subtarget->is64Bit()) {
11155     return Op;
11156   }
11157
11158   unsigned Size = SrcVT.getSizeInBits()/8;
11159   MachineFunction &MF = DAG.getMachineFunction();
11160   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11161   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11162   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11163                                StackSlot,
11164                                MachinePointerInfo::getFixedStack(SSFI),
11165                                false, false, 0);
11166   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11167 }
11168
11169 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11170                                      SDValue StackSlot,
11171                                      SelectionDAG &DAG) const {
11172   // Build the FILD
11173   SDLoc DL(Op);
11174   SDVTList Tys;
11175   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11176   if (useSSE)
11177     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11178   else
11179     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11180
11181   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11182
11183   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11184   MachineMemOperand *MMO;
11185   if (FI) {
11186     int SSFI = FI->getIndex();
11187     MMO =
11188       DAG.getMachineFunction()
11189       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11190                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11191   } else {
11192     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11193     StackSlot = StackSlot.getOperand(1);
11194   }
11195   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11196   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11197                                            X86ISD::FILD, DL,
11198                                            Tys, Ops, SrcVT, MMO);
11199
11200   if (useSSE) {
11201     Chain = Result.getValue(1);
11202     SDValue InFlag = Result.getValue(2);
11203
11204     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11205     // shouldn't be necessary except that RFP cannot be live across
11206     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11207     MachineFunction &MF = DAG.getMachineFunction();
11208     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11209     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11210     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11211     Tys = DAG.getVTList(MVT::Other);
11212     SDValue Ops[] = {
11213       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11214     };
11215     MachineMemOperand *MMO =
11216       DAG.getMachineFunction()
11217       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11218                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11219
11220     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11221                                     Ops, Op.getValueType(), MMO);
11222     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11223                          MachinePointerInfo::getFixedStack(SSFI),
11224                          false, false, false, 0);
11225   }
11226
11227   return Result;
11228 }
11229
11230 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11231 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11232                                                SelectionDAG &DAG) const {
11233   // This algorithm is not obvious. Here it is what we're trying to output:
11234   /*
11235      movq       %rax,  %xmm0
11236      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11237      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11238      #ifdef __SSE3__
11239        haddpd   %xmm0, %xmm0
11240      #else
11241        pshufd   $0x4e, %xmm0, %xmm1
11242        addpd    %xmm1, %xmm0
11243      #endif
11244   */
11245
11246   SDLoc dl(Op);
11247   LLVMContext *Context = DAG.getContext();
11248
11249   // Build some magic constants.
11250   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11251   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11252   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11253
11254   SmallVector<Constant*,2> CV1;
11255   CV1.push_back(
11256     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11257                                       APInt(64, 0x4330000000000000ULL))));
11258   CV1.push_back(
11259     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11260                                       APInt(64, 0x4530000000000000ULL))));
11261   Constant *C1 = ConstantVector::get(CV1);
11262   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11263
11264   // Load the 64-bit value into an XMM register.
11265   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11266                             Op.getOperand(0));
11267   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11268                               MachinePointerInfo::getConstantPool(),
11269                               false, false, false, 16);
11270   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11271                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11272                               CLod0);
11273
11274   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11275                               MachinePointerInfo::getConstantPool(),
11276                               false, false, false, 16);
11277   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11278   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11279   SDValue Result;
11280
11281   if (Subtarget->hasSSE3()) {
11282     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11283     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11284   } else {
11285     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11286     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11287                                            S2F, 0x4E, DAG);
11288     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11289                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11290                          Sub);
11291   }
11292
11293   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11294                      DAG.getIntPtrConstant(0));
11295 }
11296
11297 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11298 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11299                                                SelectionDAG &DAG) const {
11300   SDLoc dl(Op);
11301   // FP constant to bias correct the final result.
11302   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
11303                                    MVT::f64);
11304
11305   // Load the 32-bit value into an XMM register.
11306   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11307                              Op.getOperand(0));
11308
11309   // Zero out the upper parts of the register.
11310   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11311
11312   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11313                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11314                      DAG.getIntPtrConstant(0));
11315
11316   // Or the load with the bias.
11317   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11318                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11319                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11320                                                    MVT::v2f64, Load)),
11321                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11322                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11323                                                    MVT::v2f64, Bias)));
11324   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11325                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11326                    DAG.getIntPtrConstant(0));
11327
11328   // Subtract the bias.
11329   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11330
11331   // Handle final rounding.
11332   EVT DestVT = Op.getValueType();
11333
11334   if (DestVT.bitsLT(MVT::f64))
11335     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11336                        DAG.getIntPtrConstant(0));
11337   if (DestVT.bitsGT(MVT::f64))
11338     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11339
11340   // Handle final rounding.
11341   return Sub;
11342 }
11343
11344 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11345                                      const X86Subtarget &Subtarget) {
11346   // The algorithm is the following:
11347   // #ifdef __SSE4_1__
11348   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11349   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11350   //                                 (uint4) 0x53000000, 0xaa);
11351   // #else
11352   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11353   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11354   // #endif
11355   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11356   //     return (float4) lo + fhi;
11357
11358   SDLoc DL(Op);
11359   SDValue V = Op->getOperand(0);
11360   EVT VecIntVT = V.getValueType();
11361   bool Is128 = VecIntVT == MVT::v4i32;
11362   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11363   // If we convert to something else than the supported type, e.g., to v4f64,
11364   // abort early.
11365   if (VecFloatVT != Op->getValueType(0))
11366     return SDValue();
11367
11368   unsigned NumElts = VecIntVT.getVectorNumElements();
11369   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11370          "Unsupported custom type");
11371   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11372
11373   // In the #idef/#else code, we have in common:
11374   // - The vector of constants:
11375   // -- 0x4b000000
11376   // -- 0x53000000
11377   // - A shift:
11378   // -- v >> 16
11379
11380   // Create the splat vector for 0x4b000000.
11381   SDValue CstLow = DAG.getConstant(0x4b000000, MVT::i32);
11382   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11383                            CstLow, CstLow, CstLow, CstLow};
11384   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11385                                   makeArrayRef(&CstLowArray[0], NumElts));
11386   // Create the splat vector for 0x53000000.
11387   SDValue CstHigh = DAG.getConstant(0x53000000, MVT::i32);
11388   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11389                             CstHigh, CstHigh, CstHigh, CstHigh};
11390   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11391                                    makeArrayRef(&CstHighArray[0], NumElts));
11392
11393   // Create the right shift.
11394   SDValue CstShift = DAG.getConstant(16, MVT::i32);
11395   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11396                              CstShift, CstShift, CstShift, CstShift};
11397   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11398                                     makeArrayRef(&CstShiftArray[0], NumElts));
11399   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11400
11401   SDValue Low, High;
11402   if (Subtarget.hasSSE41()) {
11403     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11404     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11405     SDValue VecCstLowBitcast =
11406         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11407     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11408     // Low will be bitcasted right away, so do not bother bitcasting back to its
11409     // original type.
11410     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11411                       VecCstLowBitcast, DAG.getConstant(0xaa, MVT::i32));
11412     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11413     //                                 (uint4) 0x53000000, 0xaa);
11414     SDValue VecCstHighBitcast =
11415         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11416     SDValue VecShiftBitcast =
11417         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11418     // High will be bitcasted right away, so do not bother bitcasting back to
11419     // its original type.
11420     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11421                        VecCstHighBitcast, DAG.getConstant(0xaa, MVT::i32));
11422   } else {
11423     SDValue CstMask = DAG.getConstant(0xffff, MVT::i32);
11424     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11425                                      CstMask, CstMask, CstMask);
11426     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11427     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11428     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11429
11430     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11431     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11432   }
11433
11434   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11435   SDValue CstFAdd = DAG.getConstantFP(
11436       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), MVT::f32);
11437   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11438                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11439   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11440                                    makeArrayRef(&CstFAddArray[0], NumElts));
11441
11442   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11443   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11444   SDValue FHigh =
11445       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11446   //     return (float4) lo + fhi;
11447   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11448   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11449 }
11450
11451 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11452                                                SelectionDAG &DAG) const {
11453   SDValue N0 = Op.getOperand(0);
11454   MVT SVT = N0.getSimpleValueType();
11455   SDLoc dl(Op);
11456
11457   switch (SVT.SimpleTy) {
11458   default:
11459     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11460   case MVT::v4i8:
11461   case MVT::v4i16:
11462   case MVT::v8i8:
11463   case MVT::v8i16: {
11464     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11465     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11466                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11467   }
11468   case MVT::v4i32:
11469   case MVT::v8i32:
11470     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11471   }
11472   llvm_unreachable(nullptr);
11473 }
11474
11475 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11476                                            SelectionDAG &DAG) const {
11477   SDValue N0 = Op.getOperand(0);
11478   SDLoc dl(Op);
11479
11480   if (Op.getValueType().isVector())
11481     return lowerUINT_TO_FP_vec(Op, DAG);
11482
11483   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11484   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11485   // the optimization here.
11486   if (DAG.SignBitIsZero(N0))
11487     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11488
11489   MVT SrcVT = N0.getSimpleValueType();
11490   MVT DstVT = Op.getSimpleValueType();
11491   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11492     return LowerUINT_TO_FP_i64(Op, DAG);
11493   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11494     return LowerUINT_TO_FP_i32(Op, DAG);
11495   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11496     return SDValue();
11497
11498   // Make a 64-bit buffer, and use it to build an FILD.
11499   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11500   if (SrcVT == MVT::i32) {
11501     SDValue WordOff = DAG.getConstant(4, getPointerTy());
11502     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11503                                      getPointerTy(), StackSlot, WordOff);
11504     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11505                                   StackSlot, MachinePointerInfo(),
11506                                   false, false, 0);
11507     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
11508                                   OffsetSlot, MachinePointerInfo(),
11509                                   false, false, 0);
11510     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11511     return Fild;
11512   }
11513
11514   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11515   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11516                                StackSlot, MachinePointerInfo(),
11517                                false, false, 0);
11518   // For i64 source, we need to add the appropriate power of 2 if the input
11519   // was negative.  This is the same as the optimization in
11520   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11521   // we must be careful to do the computation in x87 extended precision, not
11522   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11523   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11524   MachineMemOperand *MMO =
11525     DAG.getMachineFunction()
11526     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11527                           MachineMemOperand::MOLoad, 8, 8);
11528
11529   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11530   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11531   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11532                                          MVT::i64, MMO);
11533
11534   APInt FF(32, 0x5F800000ULL);
11535
11536   // Check whether the sign bit is set.
11537   SDValue SignSet = DAG.getSetCC(dl,
11538                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11539                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
11540                                  ISD::SETLT);
11541
11542   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11543   SDValue FudgePtr = DAG.getConstantPool(
11544                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11545                                          getPointerTy());
11546
11547   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11548   SDValue Zero = DAG.getIntPtrConstant(0);
11549   SDValue Four = DAG.getIntPtrConstant(4);
11550   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11551                                Zero, Four);
11552   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11553
11554   // Load the value out, extending it from f32 to f80.
11555   // FIXME: Avoid the extend by constructing the right constant pool?
11556   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11557                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11558                                  MVT::f32, false, false, false, 4);
11559   // Extend everything to 80 bits to force it to be done on x87.
11560   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11561   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
11562 }
11563
11564 std::pair<SDValue,SDValue>
11565 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11566                                     bool IsSigned, bool IsReplace) const {
11567   SDLoc DL(Op);
11568
11569   EVT DstTy = Op.getValueType();
11570
11571   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11572     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11573     DstTy = MVT::i64;
11574   }
11575
11576   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11577          DstTy.getSimpleVT() >= MVT::i16 &&
11578          "Unknown FP_TO_INT to lower!");
11579
11580   // These are really Legal.
11581   if (DstTy == MVT::i32 &&
11582       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11583     return std::make_pair(SDValue(), SDValue());
11584   if (Subtarget->is64Bit() &&
11585       DstTy == MVT::i64 &&
11586       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11587     return std::make_pair(SDValue(), SDValue());
11588
11589   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11590   // stack slot, or into the FTOL runtime function.
11591   MachineFunction &MF = DAG.getMachineFunction();
11592   unsigned MemSize = DstTy.getSizeInBits()/8;
11593   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11594   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11595
11596   unsigned Opc;
11597   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11598     Opc = X86ISD::WIN_FTOL;
11599   else
11600     switch (DstTy.getSimpleVT().SimpleTy) {
11601     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11602     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11603     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11604     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11605     }
11606
11607   SDValue Chain = DAG.getEntryNode();
11608   SDValue Value = Op.getOperand(0);
11609   EVT TheVT = Op.getOperand(0).getValueType();
11610   // FIXME This causes a redundant load/store if the SSE-class value is already
11611   // in memory, such as if it is on the callstack.
11612   if (isScalarFPTypeInSSEReg(TheVT)) {
11613     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11614     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11615                          MachinePointerInfo::getFixedStack(SSFI),
11616                          false, false, 0);
11617     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11618     SDValue Ops[] = {
11619       Chain, StackSlot, DAG.getValueType(TheVT)
11620     };
11621
11622     MachineMemOperand *MMO =
11623       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11624                               MachineMemOperand::MOLoad, MemSize, MemSize);
11625     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11626     Chain = Value.getValue(1);
11627     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11628     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11629   }
11630
11631   MachineMemOperand *MMO =
11632     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11633                             MachineMemOperand::MOStore, MemSize, MemSize);
11634
11635   if (Opc != X86ISD::WIN_FTOL) {
11636     // Build the FP_TO_INT*_IN_MEM
11637     SDValue Ops[] = { Chain, Value, StackSlot };
11638     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11639                                            Ops, DstTy, MMO);
11640     return std::make_pair(FIST, StackSlot);
11641   } else {
11642     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11643       DAG.getVTList(MVT::Other, MVT::Glue),
11644       Chain, Value);
11645     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11646       MVT::i32, ftol.getValue(1));
11647     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11648       MVT::i32, eax.getValue(2));
11649     SDValue Ops[] = { eax, edx };
11650     SDValue pair = IsReplace
11651       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11652       : DAG.getMergeValues(Ops, DL);
11653     return std::make_pair(pair, SDValue());
11654   }
11655 }
11656
11657 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11658                               const X86Subtarget *Subtarget) {
11659   MVT VT = Op->getSimpleValueType(0);
11660   SDValue In = Op->getOperand(0);
11661   MVT InVT = In.getSimpleValueType();
11662   SDLoc dl(Op);
11663
11664   // Optimize vectors in AVX mode:
11665   //
11666   //   v8i16 -> v8i32
11667   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11668   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11669   //   Concat upper and lower parts.
11670   //
11671   //   v4i32 -> v4i64
11672   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11673   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11674   //   Concat upper and lower parts.
11675   //
11676
11677   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11678       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11679       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11680     return SDValue();
11681
11682   if (Subtarget->hasInt256())
11683     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
11684
11685   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
11686   SDValue Undef = DAG.getUNDEF(InVT);
11687   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
11688   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11689   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11690
11691   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
11692                              VT.getVectorNumElements()/2);
11693
11694   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
11695   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
11696
11697   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
11698 }
11699
11700 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
11701                                         SelectionDAG &DAG) {
11702   MVT VT = Op->getSimpleValueType(0);
11703   SDValue In = Op->getOperand(0);
11704   MVT InVT = In.getSimpleValueType();
11705   SDLoc DL(Op);
11706   unsigned int NumElts = VT.getVectorNumElements();
11707   if (NumElts != 8 && NumElts != 16)
11708     return SDValue();
11709
11710   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
11711     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
11712
11713   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
11714   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11715   // Now we have only mask extension
11716   assert(InVT.getVectorElementType() == MVT::i1);
11717   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
11718   const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11719   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
11720   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11721   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11722                            MachinePointerInfo::getConstantPool(),
11723                            false, false, false, Alignment);
11724
11725   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
11726   if (VT.is512BitVector())
11727     return Brcst;
11728   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
11729 }
11730
11731 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11732                                SelectionDAG &DAG) {
11733   if (Subtarget->hasFp256()) {
11734     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11735     if (Res.getNode())
11736       return Res;
11737   }
11738
11739   return SDValue();
11740 }
11741
11742 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11743                                 SelectionDAG &DAG) {
11744   SDLoc DL(Op);
11745   MVT VT = Op.getSimpleValueType();
11746   SDValue In = Op.getOperand(0);
11747   MVT SVT = In.getSimpleValueType();
11748
11749   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
11750     return LowerZERO_EXTEND_AVX512(Op, DAG);
11751
11752   if (Subtarget->hasFp256()) {
11753     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11754     if (Res.getNode())
11755       return Res;
11756   }
11757
11758   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
11759          VT.getVectorNumElements() != SVT.getVectorNumElements());
11760   return SDValue();
11761 }
11762
11763 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
11764   SDLoc DL(Op);
11765   MVT VT = Op.getSimpleValueType();
11766   SDValue In = Op.getOperand(0);
11767   MVT InVT = In.getSimpleValueType();
11768
11769   if (VT == MVT::i1) {
11770     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
11771            "Invalid scalar TRUNCATE operation");
11772     if (InVT.getSizeInBits() >= 32)
11773       return SDValue();
11774     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
11775     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
11776   }
11777   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
11778          "Invalid TRUNCATE operation");
11779
11780   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
11781     if (VT.getVectorElementType().getSizeInBits() >=8)
11782       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
11783
11784     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
11785     unsigned NumElts = InVT.getVectorNumElements();
11786     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
11787     if (InVT.getSizeInBits() < 512) {
11788       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
11789       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
11790       InVT = ExtVT;
11791     }
11792
11793     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
11794     const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11795     SDValue CP = DAG.getConstantPool(C, getPointerTy());
11796     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11797     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11798                            MachinePointerInfo::getConstantPool(),
11799                            false, false, false, Alignment);
11800     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
11801     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
11802     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
11803   }
11804
11805   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
11806     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
11807     if (Subtarget->hasInt256()) {
11808       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
11809       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
11810       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
11811                                 ShufMask);
11812       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
11813                          DAG.getIntPtrConstant(0));
11814     }
11815
11816     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11817                                DAG.getIntPtrConstant(0));
11818     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11819                                DAG.getIntPtrConstant(2));
11820     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11821     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11822     static const int ShufMask[] = {0, 2, 4, 6};
11823     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
11824   }
11825
11826   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
11827     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
11828     if (Subtarget->hasInt256()) {
11829       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
11830
11831       SmallVector<SDValue,32> pshufbMask;
11832       for (unsigned i = 0; i < 2; ++i) {
11833         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
11834         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
11835         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
11836         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
11837         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
11838         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
11839         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
11840         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
11841         for (unsigned j = 0; j < 8; ++j)
11842           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
11843       }
11844       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
11845       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
11846       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
11847
11848       static const int ShufMask[] = {0,  2,  -1,  -1};
11849       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
11850                                 &ShufMask[0]);
11851       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11852                        DAG.getIntPtrConstant(0));
11853       return DAG.getNode(ISD::BITCAST, DL, VT, In);
11854     }
11855
11856     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11857                                DAG.getIntPtrConstant(0));
11858
11859     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11860                                DAG.getIntPtrConstant(4));
11861
11862     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
11863     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
11864
11865     // The PSHUFB mask:
11866     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
11867                                    -1, -1, -1, -1, -1, -1, -1, -1};
11868
11869     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
11870     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
11871     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
11872
11873     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11874     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11875
11876     // The MOVLHPS Mask:
11877     static const int ShufMask2[] = {0, 1, 4, 5};
11878     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
11879     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
11880   }
11881
11882   // Handle truncation of V256 to V128 using shuffles.
11883   if (!VT.is128BitVector() || !InVT.is256BitVector())
11884     return SDValue();
11885
11886   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
11887
11888   unsigned NumElems = VT.getVectorNumElements();
11889   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
11890
11891   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
11892   // Prepare truncation shuffle mask
11893   for (unsigned i = 0; i != NumElems; ++i)
11894     MaskVec[i] = i * 2;
11895   SDValue V = DAG.getVectorShuffle(NVT, DL,
11896                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
11897                                    DAG.getUNDEF(NVT), &MaskVec[0]);
11898   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
11899                      DAG.getIntPtrConstant(0));
11900 }
11901
11902 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
11903                                            SelectionDAG &DAG) const {
11904   assert(!Op.getSimpleValueType().isVector());
11905
11906   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11907     /*IsSigned=*/ true, /*IsReplace=*/ false);
11908   SDValue FIST = Vals.first, StackSlot = Vals.second;
11909   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
11910   if (!FIST.getNode()) return Op;
11911
11912   if (StackSlot.getNode())
11913     // Load the result.
11914     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11915                        FIST, StackSlot, MachinePointerInfo(),
11916                        false, false, false, 0);
11917
11918   // The node is the result.
11919   return FIST;
11920 }
11921
11922 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
11923                                            SelectionDAG &DAG) const {
11924   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11925     /*IsSigned=*/ false, /*IsReplace=*/ false);
11926   SDValue FIST = Vals.first, StackSlot = Vals.second;
11927   assert(FIST.getNode() && "Unexpected failure");
11928
11929   if (StackSlot.getNode())
11930     // Load the result.
11931     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11932                        FIST, StackSlot, MachinePointerInfo(),
11933                        false, false, false, 0);
11934
11935   // The node is the result.
11936   return FIST;
11937 }
11938
11939 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
11940   SDLoc DL(Op);
11941   MVT VT = Op.getSimpleValueType();
11942   SDValue In = Op.getOperand(0);
11943   MVT SVT = In.getSimpleValueType();
11944
11945   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
11946
11947   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
11948                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
11949                                  In, DAG.getUNDEF(SVT)));
11950 }
11951
11952 /// The only differences between FABS and FNEG are the mask and the logic op.
11953 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
11954 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
11955   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
11956          "Wrong opcode for lowering FABS or FNEG.");
11957
11958   bool IsFABS = (Op.getOpcode() == ISD::FABS);
11959
11960   // If this is a FABS and it has an FNEG user, bail out to fold the combination
11961   // into an FNABS. We'll lower the FABS after that if it is still in use.
11962   if (IsFABS)
11963     for (SDNode *User : Op->uses())
11964       if (User->getOpcode() == ISD::FNEG)
11965         return Op;
11966
11967   SDValue Op0 = Op.getOperand(0);
11968   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
11969
11970   SDLoc dl(Op);
11971   MVT VT = Op.getSimpleValueType();
11972   // Assume scalar op for initialization; update for vector if needed.
11973   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
11974   // generate a 16-byte vector constant and logic op even for the scalar case.
11975   // Using a 16-byte mask allows folding the load of the mask with
11976   // the logic op, so it can save (~4 bytes) on code size.
11977   MVT EltVT = VT;
11978   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
11979   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
11980   // decide if we should generate a 16-byte constant mask when we only need 4 or
11981   // 8 bytes for the scalar case.
11982   if (VT.isVector()) {
11983     EltVT = VT.getVectorElementType();
11984     NumElts = VT.getVectorNumElements();
11985   }
11986
11987   unsigned EltBits = EltVT.getSizeInBits();
11988   LLVMContext *Context = DAG.getContext();
11989   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
11990   APInt MaskElt =
11991     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
11992   Constant *C = ConstantInt::get(*Context, MaskElt);
11993   C = ConstantVector::getSplat(NumElts, C);
11994   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11995   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
11996   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11997   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11998                              MachinePointerInfo::getConstantPool(),
11999                              false, false, false, Alignment);
12000
12001   if (VT.isVector()) {
12002     // For a vector, cast operands to a vector type, perform the logic op,
12003     // and cast the result back to the original value type.
12004     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12005     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
12006     SDValue Operand = IsFNABS ?
12007       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
12008       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
12009     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12010     return DAG.getNode(ISD::BITCAST, dl, VT,
12011                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12012   }
12013
12014   // If not vector, then scalar.
12015   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12016   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12017   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12018 }
12019
12020 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12021   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12022   LLVMContext *Context = DAG.getContext();
12023   SDValue Op0 = Op.getOperand(0);
12024   SDValue Op1 = Op.getOperand(1);
12025   SDLoc dl(Op);
12026   MVT VT = Op.getSimpleValueType();
12027   MVT SrcVT = Op1.getSimpleValueType();
12028
12029   // If second operand is smaller, extend it first.
12030   if (SrcVT.bitsLT(VT)) {
12031     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12032     SrcVT = VT;
12033   }
12034   // And if it is bigger, shrink it first.
12035   if (SrcVT.bitsGT(VT)) {
12036     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
12037     SrcVT = VT;
12038   }
12039
12040   // At this point the operands and the result should have the same
12041   // type, and that won't be f80 since that is not custom lowered.
12042
12043   const fltSemantics &Sem =
12044       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12045   const unsigned SizeInBits = VT.getSizeInBits();
12046
12047   SmallVector<Constant *, 4> CV(
12048       VT == MVT::f64 ? 2 : 4,
12049       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12050
12051   // First, clear all bits but the sign bit from the second operand (sign).
12052   CV[0] = ConstantFP::get(*Context,
12053                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12054   Constant *C = ConstantVector::get(CV);
12055   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12056   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12057                               MachinePointerInfo::getConstantPool(),
12058                               false, false, false, 16);
12059   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12060
12061   // Next, clear the sign bit from the first operand (magnitude).
12062   // If it's a constant, we can clear it here.
12063   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12064     APFloat APF = Op0CN->getValueAPF();
12065     // If the magnitude is a positive zero, the sign bit alone is enough.
12066     if (APF.isPosZero())
12067       return SignBit;
12068     APF.clearSign();
12069     CV[0] = ConstantFP::get(*Context, APF);
12070   } else {
12071     CV[0] = ConstantFP::get(
12072         *Context,
12073         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12074   }
12075   C = ConstantVector::get(CV);
12076   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12077   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12078                             MachinePointerInfo::getConstantPool(),
12079                             false, false, false, 16);
12080   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12081   if (!isa<ConstantFPSDNode>(Op0))
12082     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12083
12084   // OR the magnitude value with the sign bit.
12085   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12086 }
12087
12088 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12089   SDValue N0 = Op.getOperand(0);
12090   SDLoc dl(Op);
12091   MVT VT = Op.getSimpleValueType();
12092
12093   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12094   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12095                                   DAG.getConstant(1, VT));
12096   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
12097 }
12098
12099 // Check whether an OR'd tree is PTEST-able.
12100 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12101                                       SelectionDAG &DAG) {
12102   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12103
12104   if (!Subtarget->hasSSE41())
12105     return SDValue();
12106
12107   if (!Op->hasOneUse())
12108     return SDValue();
12109
12110   SDNode *N = Op.getNode();
12111   SDLoc DL(N);
12112
12113   SmallVector<SDValue, 8> Opnds;
12114   DenseMap<SDValue, unsigned> VecInMap;
12115   SmallVector<SDValue, 8> VecIns;
12116   EVT VT = MVT::Other;
12117
12118   // Recognize a special case where a vector is casted into wide integer to
12119   // test all 0s.
12120   Opnds.push_back(N->getOperand(0));
12121   Opnds.push_back(N->getOperand(1));
12122
12123   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12124     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12125     // BFS traverse all OR'd operands.
12126     if (I->getOpcode() == ISD::OR) {
12127       Opnds.push_back(I->getOperand(0));
12128       Opnds.push_back(I->getOperand(1));
12129       // Re-evaluate the number of nodes to be traversed.
12130       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12131       continue;
12132     }
12133
12134     // Quit if a non-EXTRACT_VECTOR_ELT
12135     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12136       return SDValue();
12137
12138     // Quit if without a constant index.
12139     SDValue Idx = I->getOperand(1);
12140     if (!isa<ConstantSDNode>(Idx))
12141       return SDValue();
12142
12143     SDValue ExtractedFromVec = I->getOperand(0);
12144     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12145     if (M == VecInMap.end()) {
12146       VT = ExtractedFromVec.getValueType();
12147       // Quit if not 128/256-bit vector.
12148       if (!VT.is128BitVector() && !VT.is256BitVector())
12149         return SDValue();
12150       // Quit if not the same type.
12151       if (VecInMap.begin() != VecInMap.end() &&
12152           VT != VecInMap.begin()->first.getValueType())
12153         return SDValue();
12154       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12155       VecIns.push_back(ExtractedFromVec);
12156     }
12157     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12158   }
12159
12160   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12161          "Not extracted from 128-/256-bit vector.");
12162
12163   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12164
12165   for (DenseMap<SDValue, unsigned>::const_iterator
12166         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12167     // Quit if not all elements are used.
12168     if (I->second != FullMask)
12169       return SDValue();
12170   }
12171
12172   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12173
12174   // Cast all vectors into TestVT for PTEST.
12175   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12176     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12177
12178   // If more than one full vectors are evaluated, OR them first before PTEST.
12179   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12180     // Each iteration will OR 2 nodes and append the result until there is only
12181     // 1 node left, i.e. the final OR'd value of all vectors.
12182     SDValue LHS = VecIns[Slot];
12183     SDValue RHS = VecIns[Slot + 1];
12184     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12185   }
12186
12187   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12188                      VecIns.back(), VecIns.back());
12189 }
12190
12191 /// \brief return true if \c Op has a use that doesn't just read flags.
12192 static bool hasNonFlagsUse(SDValue Op) {
12193   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12194        ++UI) {
12195     SDNode *User = *UI;
12196     unsigned UOpNo = UI.getOperandNo();
12197     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12198       // Look pass truncate.
12199       UOpNo = User->use_begin().getOperandNo();
12200       User = *User->use_begin();
12201     }
12202
12203     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12204         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12205       return true;
12206   }
12207   return false;
12208 }
12209
12210 /// Emit nodes that will be selected as "test Op0,Op0", or something
12211 /// equivalent.
12212 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12213                                     SelectionDAG &DAG) const {
12214   if (Op.getValueType() == MVT::i1) {
12215     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12216     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12217                        DAG.getConstant(0, MVT::i8));
12218   }
12219   // CF and OF aren't always set the way we want. Determine which
12220   // of these we need.
12221   bool NeedCF = false;
12222   bool NeedOF = false;
12223   switch (X86CC) {
12224   default: break;
12225   case X86::COND_A: case X86::COND_AE:
12226   case X86::COND_B: case X86::COND_BE:
12227     NeedCF = true;
12228     break;
12229   case X86::COND_G: case X86::COND_GE:
12230   case X86::COND_L: case X86::COND_LE:
12231   case X86::COND_O: case X86::COND_NO: {
12232     // Check if we really need to set the
12233     // Overflow flag. If NoSignedWrap is present
12234     // that is not actually needed.
12235     switch (Op->getOpcode()) {
12236     case ISD::ADD:
12237     case ISD::SUB:
12238     case ISD::MUL:
12239     case ISD::SHL: {
12240       const BinaryWithFlagsSDNode *BinNode =
12241           cast<BinaryWithFlagsSDNode>(Op.getNode());
12242       if (BinNode->hasNoSignedWrap())
12243         break;
12244     }
12245     default:
12246       NeedOF = true;
12247       break;
12248     }
12249     break;
12250   }
12251   }
12252   // See if we can use the EFLAGS value from the operand instead of
12253   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12254   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12255   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12256     // Emit a CMP with 0, which is the TEST pattern.
12257     //if (Op.getValueType() == MVT::i1)
12258     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12259     //                     DAG.getConstant(0, MVT::i1));
12260     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12261                        DAG.getConstant(0, Op.getValueType()));
12262   }
12263   unsigned Opcode = 0;
12264   unsigned NumOperands = 0;
12265
12266   // Truncate operations may prevent the merge of the SETCC instruction
12267   // and the arithmetic instruction before it. Attempt to truncate the operands
12268   // of the arithmetic instruction and use a reduced bit-width instruction.
12269   bool NeedTruncation = false;
12270   SDValue ArithOp = Op;
12271   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12272     SDValue Arith = Op->getOperand(0);
12273     // Both the trunc and the arithmetic op need to have one user each.
12274     if (Arith->hasOneUse())
12275       switch (Arith.getOpcode()) {
12276         default: break;
12277         case ISD::ADD:
12278         case ISD::SUB:
12279         case ISD::AND:
12280         case ISD::OR:
12281         case ISD::XOR: {
12282           NeedTruncation = true;
12283           ArithOp = Arith;
12284         }
12285       }
12286   }
12287
12288   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12289   // which may be the result of a CAST.  We use the variable 'Op', which is the
12290   // non-casted variable when we check for possible users.
12291   switch (ArithOp.getOpcode()) {
12292   case ISD::ADD:
12293     // Due to an isel shortcoming, be conservative if this add is likely to be
12294     // selected as part of a load-modify-store instruction. When the root node
12295     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12296     // uses of other nodes in the match, such as the ADD in this case. This
12297     // leads to the ADD being left around and reselected, with the result being
12298     // two adds in the output.  Alas, even if none our users are stores, that
12299     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12300     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12301     // climbing the DAG back to the root, and it doesn't seem to be worth the
12302     // effort.
12303     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12304          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12305       if (UI->getOpcode() != ISD::CopyToReg &&
12306           UI->getOpcode() != ISD::SETCC &&
12307           UI->getOpcode() != ISD::STORE)
12308         goto default_case;
12309
12310     if (ConstantSDNode *C =
12311         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12312       // An add of one will be selected as an INC.
12313       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12314         Opcode = X86ISD::INC;
12315         NumOperands = 1;
12316         break;
12317       }
12318
12319       // An add of negative one (subtract of one) will be selected as a DEC.
12320       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12321         Opcode = X86ISD::DEC;
12322         NumOperands = 1;
12323         break;
12324       }
12325     }
12326
12327     // Otherwise use a regular EFLAGS-setting add.
12328     Opcode = X86ISD::ADD;
12329     NumOperands = 2;
12330     break;
12331   case ISD::SHL:
12332   case ISD::SRL:
12333     // If we have a constant logical shift that's only used in a comparison
12334     // against zero turn it into an equivalent AND. This allows turning it into
12335     // a TEST instruction later.
12336     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12337         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12338       EVT VT = Op.getValueType();
12339       unsigned BitWidth = VT.getSizeInBits();
12340       unsigned ShAmt = Op->getConstantOperandVal(1);
12341       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12342         break;
12343       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12344                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12345                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12346       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12347         break;
12348       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12349                                 DAG.getConstant(Mask, VT));
12350       DAG.ReplaceAllUsesWith(Op, New);
12351       Op = New;
12352     }
12353     break;
12354
12355   case ISD::AND:
12356     // If the primary and result isn't used, don't bother using X86ISD::AND,
12357     // because a TEST instruction will be better.
12358     if (!hasNonFlagsUse(Op))
12359       break;
12360     // FALL THROUGH
12361   case ISD::SUB:
12362   case ISD::OR:
12363   case ISD::XOR:
12364     // Due to the ISEL shortcoming noted above, be conservative if this op is
12365     // likely to be selected as part of a load-modify-store instruction.
12366     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12367            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12368       if (UI->getOpcode() == ISD::STORE)
12369         goto default_case;
12370
12371     // Otherwise use a regular EFLAGS-setting instruction.
12372     switch (ArithOp.getOpcode()) {
12373     default: llvm_unreachable("unexpected operator!");
12374     case ISD::SUB: Opcode = X86ISD::SUB; break;
12375     case ISD::XOR: Opcode = X86ISD::XOR; break;
12376     case ISD::AND: Opcode = X86ISD::AND; break;
12377     case ISD::OR: {
12378       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12379         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12380         if (EFLAGS.getNode())
12381           return EFLAGS;
12382       }
12383       Opcode = X86ISD::OR;
12384       break;
12385     }
12386     }
12387
12388     NumOperands = 2;
12389     break;
12390   case X86ISD::ADD:
12391   case X86ISD::SUB:
12392   case X86ISD::INC:
12393   case X86ISD::DEC:
12394   case X86ISD::OR:
12395   case X86ISD::XOR:
12396   case X86ISD::AND:
12397     return SDValue(Op.getNode(), 1);
12398   default:
12399   default_case:
12400     break;
12401   }
12402
12403   // If we found that truncation is beneficial, perform the truncation and
12404   // update 'Op'.
12405   if (NeedTruncation) {
12406     EVT VT = Op.getValueType();
12407     SDValue WideVal = Op->getOperand(0);
12408     EVT WideVT = WideVal.getValueType();
12409     unsigned ConvertedOp = 0;
12410     // Use a target machine opcode to prevent further DAGCombine
12411     // optimizations that may separate the arithmetic operations
12412     // from the setcc node.
12413     switch (WideVal.getOpcode()) {
12414       default: break;
12415       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12416       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12417       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12418       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12419       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12420     }
12421
12422     if (ConvertedOp) {
12423       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12424       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12425         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12426         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12427         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12428       }
12429     }
12430   }
12431
12432   if (Opcode == 0)
12433     // Emit a CMP with 0, which is the TEST pattern.
12434     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12435                        DAG.getConstant(0, Op.getValueType()));
12436
12437   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12438   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12439
12440   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12441   DAG.ReplaceAllUsesWith(Op, New);
12442   return SDValue(New.getNode(), 1);
12443 }
12444
12445 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12446 /// equivalent.
12447 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12448                                    SDLoc dl, SelectionDAG &DAG) const {
12449   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12450     if (C->getAPIntValue() == 0)
12451       return EmitTest(Op0, X86CC, dl, DAG);
12452
12453      if (Op0.getValueType() == MVT::i1)
12454        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12455   }
12456
12457   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12458        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12459     // Do the comparison at i32 if it's smaller, besides the Atom case.
12460     // This avoids subregister aliasing issues. Keep the smaller reference
12461     // if we're optimizing for size, however, as that'll allow better folding
12462     // of memory operations.
12463     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12464         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12465             Attribute::MinSize) &&
12466         !Subtarget->isAtom()) {
12467       unsigned ExtendOp =
12468           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12469       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12470       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12471     }
12472     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12473     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12474     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12475                               Op0, Op1);
12476     return SDValue(Sub.getNode(), 1);
12477   }
12478   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12479 }
12480
12481 /// Convert a comparison if required by the subtarget.
12482 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12483                                                  SelectionDAG &DAG) const {
12484   // If the subtarget does not support the FUCOMI instruction, floating-point
12485   // comparisons have to be converted.
12486   if (Subtarget->hasCMov() ||
12487       Cmp.getOpcode() != X86ISD::CMP ||
12488       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12489       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12490     return Cmp;
12491
12492   // The instruction selector will select an FUCOM instruction instead of
12493   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12494   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12495   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12496   SDLoc dl(Cmp);
12497   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12498   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12499   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12500                             DAG.getConstant(8, MVT::i8));
12501   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12502   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12503 }
12504
12505 /// The minimum architected relative accuracy is 2^-12. We need one
12506 /// Newton-Raphson step to have a good float result (24 bits of precision).
12507 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12508                                             DAGCombinerInfo &DCI,
12509                                             unsigned &RefinementSteps,
12510                                             bool &UseOneConstNR) const {
12511   // FIXME: We should use instruction latency models to calculate the cost of
12512   // each potential sequence, but this is very hard to do reliably because
12513   // at least Intel's Core* chips have variable timing based on the number of
12514   // significant digits in the divisor and/or sqrt operand.
12515   if (!Subtarget->useSqrtEst())
12516     return SDValue();
12517
12518   EVT VT = Op.getValueType();
12519
12520   // SSE1 has rsqrtss and rsqrtps.
12521   // TODO: Add support for AVX512 (v16f32).
12522   // It is likely not profitable to do this for f64 because a double-precision
12523   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12524   // instructions: convert to single, rsqrtss, convert back to double, refine
12525   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12526   // along with FMA, this could be a throughput win.
12527   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12528       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12529     RefinementSteps = 1;
12530     UseOneConstNR = false;
12531     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12532   }
12533   return SDValue();
12534 }
12535
12536 /// The minimum architected relative accuracy is 2^-12. We need one
12537 /// Newton-Raphson step to have a good float result (24 bits of precision).
12538 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12539                                             DAGCombinerInfo &DCI,
12540                                             unsigned &RefinementSteps) const {
12541   // FIXME: We should use instruction latency models to calculate the cost of
12542   // each potential sequence, but this is very hard to do reliably because
12543   // at least Intel's Core* chips have variable timing based on the number of
12544   // significant digits in the divisor.
12545   if (!Subtarget->useReciprocalEst())
12546     return SDValue();
12547
12548   EVT VT = Op.getValueType();
12549
12550   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12551   // TODO: Add support for AVX512 (v16f32).
12552   // It is likely not profitable to do this for f64 because a double-precision
12553   // reciprocal estimate with refinement on x86 prior to FMA requires
12554   // 15 instructions: convert to single, rcpss, convert back to double, refine
12555   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12556   // along with FMA, this could be a throughput win.
12557   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12558       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12559     RefinementSteps = ReciprocalEstimateRefinementSteps;
12560     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12561   }
12562   return SDValue();
12563 }
12564
12565 static bool isAllOnes(SDValue V) {
12566   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12567   return C && C->isAllOnesValue();
12568 }
12569
12570 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12571 /// if it's possible.
12572 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12573                                      SDLoc dl, SelectionDAG &DAG) const {
12574   SDValue Op0 = And.getOperand(0);
12575   SDValue Op1 = And.getOperand(1);
12576   if (Op0.getOpcode() == ISD::TRUNCATE)
12577     Op0 = Op0.getOperand(0);
12578   if (Op1.getOpcode() == ISD::TRUNCATE)
12579     Op1 = Op1.getOperand(0);
12580
12581   SDValue LHS, RHS;
12582   if (Op1.getOpcode() == ISD::SHL)
12583     std::swap(Op0, Op1);
12584   if (Op0.getOpcode() == ISD::SHL) {
12585     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12586       if (And00C->getZExtValue() == 1) {
12587         // If we looked past a truncate, check that it's only truncating away
12588         // known zeros.
12589         unsigned BitWidth = Op0.getValueSizeInBits();
12590         unsigned AndBitWidth = And.getValueSizeInBits();
12591         if (BitWidth > AndBitWidth) {
12592           APInt Zeros, Ones;
12593           DAG.computeKnownBits(Op0, Zeros, Ones);
12594           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12595             return SDValue();
12596         }
12597         LHS = Op1;
12598         RHS = Op0.getOperand(1);
12599       }
12600   } else if (Op1.getOpcode() == ISD::Constant) {
12601     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12602     uint64_t AndRHSVal = AndRHS->getZExtValue();
12603     SDValue AndLHS = Op0;
12604
12605     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12606       LHS = AndLHS.getOperand(0);
12607       RHS = AndLHS.getOperand(1);
12608     }
12609
12610     // Use BT if the immediate can't be encoded in a TEST instruction.
12611     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12612       LHS = AndLHS;
12613       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
12614     }
12615   }
12616
12617   if (LHS.getNode()) {
12618     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12619     // instruction.  Since the shift amount is in-range-or-undefined, we know
12620     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12621     // the encoding for the i16 version is larger than the i32 version.
12622     // Also promote i16 to i32 for performance / code size reason.
12623     if (LHS.getValueType() == MVT::i8 ||
12624         LHS.getValueType() == MVT::i16)
12625       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12626
12627     // If the operand types disagree, extend the shift amount to match.  Since
12628     // BT ignores high bits (like shifts) we can use anyextend.
12629     if (LHS.getValueType() != RHS.getValueType())
12630       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12631
12632     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12633     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12634     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12635                        DAG.getConstant(Cond, MVT::i8), BT);
12636   }
12637
12638   return SDValue();
12639 }
12640
12641 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12642 /// mask CMPs.
12643 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12644                               SDValue &Op1) {
12645   unsigned SSECC;
12646   bool Swap = false;
12647
12648   // SSE Condition code mapping:
12649   //  0 - EQ
12650   //  1 - LT
12651   //  2 - LE
12652   //  3 - UNORD
12653   //  4 - NEQ
12654   //  5 - NLT
12655   //  6 - NLE
12656   //  7 - ORD
12657   switch (SetCCOpcode) {
12658   default: llvm_unreachable("Unexpected SETCC condition");
12659   case ISD::SETOEQ:
12660   case ISD::SETEQ:  SSECC = 0; break;
12661   case ISD::SETOGT:
12662   case ISD::SETGT:  Swap = true; // Fallthrough
12663   case ISD::SETLT:
12664   case ISD::SETOLT: SSECC = 1; break;
12665   case ISD::SETOGE:
12666   case ISD::SETGE:  Swap = true; // Fallthrough
12667   case ISD::SETLE:
12668   case ISD::SETOLE: SSECC = 2; break;
12669   case ISD::SETUO:  SSECC = 3; break;
12670   case ISD::SETUNE:
12671   case ISD::SETNE:  SSECC = 4; break;
12672   case ISD::SETULE: Swap = true; // Fallthrough
12673   case ISD::SETUGE: SSECC = 5; break;
12674   case ISD::SETULT: Swap = true; // Fallthrough
12675   case ISD::SETUGT: SSECC = 6; break;
12676   case ISD::SETO:   SSECC = 7; break;
12677   case ISD::SETUEQ:
12678   case ISD::SETONE: SSECC = 8; break;
12679   }
12680   if (Swap)
12681     std::swap(Op0, Op1);
12682
12683   return SSECC;
12684 }
12685
12686 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
12687 // ones, and then concatenate the result back.
12688 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
12689   MVT VT = Op.getSimpleValueType();
12690
12691   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
12692          "Unsupported value type for operation");
12693
12694   unsigned NumElems = VT.getVectorNumElements();
12695   SDLoc dl(Op);
12696   SDValue CC = Op.getOperand(2);
12697
12698   // Extract the LHS vectors
12699   SDValue LHS = Op.getOperand(0);
12700   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
12701   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
12702
12703   // Extract the RHS vectors
12704   SDValue RHS = Op.getOperand(1);
12705   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
12706   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
12707
12708   // Issue the operation on the smaller types and concatenate the result back
12709   MVT EltVT = VT.getVectorElementType();
12710   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
12711   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
12712                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
12713                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
12714 }
12715
12716 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
12717                                      const X86Subtarget *Subtarget) {
12718   SDValue Op0 = Op.getOperand(0);
12719   SDValue Op1 = Op.getOperand(1);
12720   SDValue CC = Op.getOperand(2);
12721   MVT VT = Op.getSimpleValueType();
12722   SDLoc dl(Op);
12723
12724   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
12725          Op.getValueType().getScalarType() == MVT::i1 &&
12726          "Cannot set masked compare for this operation");
12727
12728   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12729   unsigned  Opc = 0;
12730   bool Unsigned = false;
12731   bool Swap = false;
12732   unsigned SSECC;
12733   switch (SetCCOpcode) {
12734   default: llvm_unreachable("Unexpected SETCC condition");
12735   case ISD::SETNE:  SSECC = 4; break;
12736   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
12737   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
12738   case ISD::SETLT:  Swap = true; //fall-through
12739   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
12740   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
12741   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
12742   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
12743   case ISD::SETULE: Unsigned = true; //fall-through
12744   case ISD::SETLE:  SSECC = 2; break;
12745   }
12746
12747   if (Swap)
12748     std::swap(Op0, Op1);
12749   if (Opc)
12750     return DAG.getNode(Opc, dl, VT, Op0, Op1);
12751   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
12752   return DAG.getNode(Opc, dl, VT, Op0, Op1,
12753                      DAG.getConstant(SSECC, MVT::i8));
12754 }
12755
12756 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
12757 /// operand \p Op1.  If non-trivial (for example because it's not constant)
12758 /// return an empty value.
12759 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
12760 {
12761   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
12762   if (!BV)
12763     return SDValue();
12764
12765   MVT VT = Op1.getSimpleValueType();
12766   MVT EVT = VT.getVectorElementType();
12767   unsigned n = VT.getVectorNumElements();
12768   SmallVector<SDValue, 8> ULTOp1;
12769
12770   for (unsigned i = 0; i < n; ++i) {
12771     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
12772     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
12773       return SDValue();
12774
12775     // Avoid underflow.
12776     APInt Val = Elt->getAPIntValue();
12777     if (Val == 0)
12778       return SDValue();
12779
12780     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
12781   }
12782
12783   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
12784 }
12785
12786 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
12787                            SelectionDAG &DAG) {
12788   SDValue Op0 = Op.getOperand(0);
12789   SDValue Op1 = Op.getOperand(1);
12790   SDValue CC = Op.getOperand(2);
12791   MVT VT = Op.getSimpleValueType();
12792   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12793   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
12794   SDLoc dl(Op);
12795
12796   if (isFP) {
12797 #ifndef NDEBUG
12798     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
12799     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
12800 #endif
12801
12802     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
12803     unsigned Opc = X86ISD::CMPP;
12804     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
12805       assert(VT.getVectorNumElements() <= 16);
12806       Opc = X86ISD::CMPM;
12807     }
12808     // In the two special cases we can't handle, emit two comparisons.
12809     if (SSECC == 8) {
12810       unsigned CC0, CC1;
12811       unsigned CombineOpc;
12812       if (SetCCOpcode == ISD::SETUEQ) {
12813         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
12814       } else {
12815         assert(SetCCOpcode == ISD::SETONE);
12816         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
12817       }
12818
12819       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12820                                  DAG.getConstant(CC0, MVT::i8));
12821       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12822                                  DAG.getConstant(CC1, MVT::i8));
12823       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
12824     }
12825     // Handle all other FP comparisons here.
12826     return DAG.getNode(Opc, dl, VT, Op0, Op1,
12827                        DAG.getConstant(SSECC, MVT::i8));
12828   }
12829
12830   // Break 256-bit integer vector compare into smaller ones.
12831   if (VT.is256BitVector() && !Subtarget->hasInt256())
12832     return Lower256IntVSETCC(Op, DAG);
12833
12834   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
12835   EVT OpVT = Op1.getValueType();
12836   if (Subtarget->hasAVX512()) {
12837     if (Op1.getValueType().is512BitVector() ||
12838         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
12839         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
12840       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
12841
12842     // In AVX-512 architecture setcc returns mask with i1 elements,
12843     // But there is no compare instruction for i8 and i16 elements in KNL.
12844     // We are not talking about 512-bit operands in this case, these
12845     // types are illegal.
12846     if (MaskResult &&
12847         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
12848          OpVT.getVectorElementType().getSizeInBits() >= 8))
12849       return DAG.getNode(ISD::TRUNCATE, dl, VT,
12850                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
12851   }
12852
12853   // We are handling one of the integer comparisons here.  Since SSE only has
12854   // GT and EQ comparisons for integer, swapping operands and multiple
12855   // operations may be required for some comparisons.
12856   unsigned Opc;
12857   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
12858   bool Subus = false;
12859
12860   switch (SetCCOpcode) {
12861   default: llvm_unreachable("Unexpected SETCC condition");
12862   case ISD::SETNE:  Invert = true;
12863   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
12864   case ISD::SETLT:  Swap = true;
12865   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
12866   case ISD::SETGE:  Swap = true;
12867   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
12868                     Invert = true; break;
12869   case ISD::SETULT: Swap = true;
12870   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
12871                     FlipSigns = true; break;
12872   case ISD::SETUGE: Swap = true;
12873   case ISD::SETULE: Opc = X86ISD::PCMPGT;
12874                     FlipSigns = true; Invert = true; break;
12875   }
12876
12877   // Special case: Use min/max operations for SETULE/SETUGE
12878   MVT VET = VT.getVectorElementType();
12879   bool hasMinMax =
12880        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
12881     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
12882
12883   if (hasMinMax) {
12884     switch (SetCCOpcode) {
12885     default: break;
12886     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
12887     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
12888     }
12889
12890     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
12891   }
12892
12893   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
12894   if (!MinMax && hasSubus) {
12895     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
12896     // Op0 u<= Op1:
12897     //   t = psubus Op0, Op1
12898     //   pcmpeq t, <0..0>
12899     switch (SetCCOpcode) {
12900     default: break;
12901     case ISD::SETULT: {
12902       // If the comparison is against a constant we can turn this into a
12903       // setule.  With psubus, setule does not require a swap.  This is
12904       // beneficial because the constant in the register is no longer
12905       // destructed as the destination so it can be hoisted out of a loop.
12906       // Only do this pre-AVX since vpcmp* is no longer destructive.
12907       if (Subtarget->hasAVX())
12908         break;
12909       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
12910       if (ULEOp1.getNode()) {
12911         Op1 = ULEOp1;
12912         Subus = true; Invert = false; Swap = false;
12913       }
12914       break;
12915     }
12916     // Psubus is better than flip-sign because it requires no inversion.
12917     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
12918     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
12919     }
12920
12921     if (Subus) {
12922       Opc = X86ISD::SUBUS;
12923       FlipSigns = false;
12924     }
12925   }
12926
12927   if (Swap)
12928     std::swap(Op0, Op1);
12929
12930   // Check that the operation in question is available (most are plain SSE2,
12931   // but PCMPGTQ and PCMPEQQ have different requirements).
12932   if (VT == MVT::v2i64) {
12933     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
12934       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
12935
12936       // First cast everything to the right type.
12937       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12938       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12939
12940       // Since SSE has no unsigned integer comparisons, we need to flip the sign
12941       // bits of the inputs before performing those operations. The lower
12942       // compare is always unsigned.
12943       SDValue SB;
12944       if (FlipSigns) {
12945         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
12946       } else {
12947         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
12948         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
12949         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
12950                          Sign, Zero, Sign, Zero);
12951       }
12952       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
12953       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
12954
12955       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
12956       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
12957       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
12958
12959       // Create masks for only the low parts/high parts of the 64 bit integers.
12960       static const int MaskHi[] = { 1, 1, 3, 3 };
12961       static const int MaskLo[] = { 0, 0, 2, 2 };
12962       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
12963       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
12964       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
12965
12966       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
12967       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
12968
12969       if (Invert)
12970         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12971
12972       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12973     }
12974
12975     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
12976       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
12977       // pcmpeqd + pshufd + pand.
12978       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
12979
12980       // First cast everything to the right type.
12981       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12982       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12983
12984       // Do the compare.
12985       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
12986
12987       // Make sure the lower and upper halves are both all-ones.
12988       static const int Mask[] = { 1, 0, 3, 2 };
12989       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
12990       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
12991
12992       if (Invert)
12993         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12994
12995       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12996     }
12997   }
12998
12999   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13000   // bits of the inputs before performing those operations.
13001   if (FlipSigns) {
13002     EVT EltVT = VT.getVectorElementType();
13003     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
13004     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13005     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13006   }
13007
13008   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13009
13010   // If the logical-not of the result is required, perform that now.
13011   if (Invert)
13012     Result = DAG.getNOT(dl, Result, VT);
13013
13014   if (MinMax)
13015     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13016
13017   if (Subus)
13018     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13019                          getZeroVector(VT, Subtarget, DAG, dl));
13020
13021   return Result;
13022 }
13023
13024 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13025
13026   MVT VT = Op.getSimpleValueType();
13027
13028   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13029
13030   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13031          && "SetCC type must be 8-bit or 1-bit integer");
13032   SDValue Op0 = Op.getOperand(0);
13033   SDValue Op1 = Op.getOperand(1);
13034   SDLoc dl(Op);
13035   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13036
13037   // Optimize to BT if possible.
13038   // Lower (X & (1 << N)) == 0 to BT(X, N).
13039   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13040   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13041   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13042       Op1.getOpcode() == ISD::Constant &&
13043       cast<ConstantSDNode>(Op1)->isNullValue() &&
13044       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13045     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13046     if (NewSetCC.getNode()) {
13047       if (VT == MVT::i1)
13048         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13049       return NewSetCC;
13050     }
13051   }
13052
13053   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13054   // these.
13055   if (Op1.getOpcode() == ISD::Constant &&
13056       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13057        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13058       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13059
13060     // If the input is a setcc, then reuse the input setcc or use a new one with
13061     // the inverted condition.
13062     if (Op0.getOpcode() == X86ISD::SETCC) {
13063       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13064       bool Invert = (CC == ISD::SETNE) ^
13065         cast<ConstantSDNode>(Op1)->isNullValue();
13066       if (!Invert)
13067         return Op0;
13068
13069       CCode = X86::GetOppositeBranchCondition(CCode);
13070       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13071                                   DAG.getConstant(CCode, MVT::i8),
13072                                   Op0.getOperand(1));
13073       if (VT == MVT::i1)
13074         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13075       return SetCC;
13076     }
13077   }
13078   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13079       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13080       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13081
13082     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13083     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
13084   }
13085
13086   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13087   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
13088   if (X86CC == X86::COND_INVALID)
13089     return SDValue();
13090
13091   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13092   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13093   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13094                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
13095   if (VT == MVT::i1)
13096     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13097   return SetCC;
13098 }
13099
13100 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13101 static bool isX86LogicalCmp(SDValue Op) {
13102   unsigned Opc = Op.getNode()->getOpcode();
13103   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13104       Opc == X86ISD::SAHF)
13105     return true;
13106   if (Op.getResNo() == 1 &&
13107       (Opc == X86ISD::ADD ||
13108        Opc == X86ISD::SUB ||
13109        Opc == X86ISD::ADC ||
13110        Opc == X86ISD::SBB ||
13111        Opc == X86ISD::SMUL ||
13112        Opc == X86ISD::UMUL ||
13113        Opc == X86ISD::INC ||
13114        Opc == X86ISD::DEC ||
13115        Opc == X86ISD::OR ||
13116        Opc == X86ISD::XOR ||
13117        Opc == X86ISD::AND))
13118     return true;
13119
13120   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13121     return true;
13122
13123   return false;
13124 }
13125
13126 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13127   if (V.getOpcode() != ISD::TRUNCATE)
13128     return false;
13129
13130   SDValue VOp0 = V.getOperand(0);
13131   unsigned InBits = VOp0.getValueSizeInBits();
13132   unsigned Bits = V.getValueSizeInBits();
13133   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13134 }
13135
13136 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13137   bool addTest = true;
13138   SDValue Cond  = Op.getOperand(0);
13139   SDValue Op1 = Op.getOperand(1);
13140   SDValue Op2 = Op.getOperand(2);
13141   SDLoc DL(Op);
13142   EVT VT = Op1.getValueType();
13143   SDValue CC;
13144
13145   // Lower fp selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13146   // are available. Otherwise fp cmovs get lowered into a less efficient branch
13147   // sequence later on.
13148   if (Cond.getOpcode() == ISD::SETCC &&
13149       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13150        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13151       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13152     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13153     int SSECC = translateX86FSETCC(
13154         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13155
13156     if (SSECC != 8) {
13157       if (Subtarget->hasAVX512()) {
13158         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13159                                   DAG.getConstant(SSECC, MVT::i8));
13160         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13161       }
13162       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13163                                 DAG.getConstant(SSECC, MVT::i8));
13164       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13165       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13166       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13167     }
13168   }
13169
13170   if (Cond.getOpcode() == ISD::SETCC) {
13171     SDValue NewCond = LowerSETCC(Cond, DAG);
13172     if (NewCond.getNode())
13173       Cond = NewCond;
13174   }
13175
13176   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13177   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13178   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13179   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13180   if (Cond.getOpcode() == X86ISD::SETCC &&
13181       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13182       isZero(Cond.getOperand(1).getOperand(1))) {
13183     SDValue Cmp = Cond.getOperand(1);
13184
13185     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13186
13187     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13188         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13189       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13190
13191       SDValue CmpOp0 = Cmp.getOperand(0);
13192       // Apply further optimizations for special cases
13193       // (select (x != 0), -1, 0) -> neg & sbb
13194       // (select (x == 0), 0, -1) -> neg & sbb
13195       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13196         if (YC->isNullValue() &&
13197             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13198           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13199           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13200                                     DAG.getConstant(0, CmpOp0.getValueType()),
13201                                     CmpOp0);
13202           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13203                                     DAG.getConstant(X86::COND_B, MVT::i8),
13204                                     SDValue(Neg.getNode(), 1));
13205           return Res;
13206         }
13207
13208       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13209                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
13210       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13211
13212       SDValue Res =   // Res = 0 or -1.
13213         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13214                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
13215
13216       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13217         Res = DAG.getNOT(DL, Res, Res.getValueType());
13218
13219       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13220       if (!N2C || !N2C->isNullValue())
13221         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13222       return Res;
13223     }
13224   }
13225
13226   // Look past (and (setcc_carry (cmp ...)), 1).
13227   if (Cond.getOpcode() == ISD::AND &&
13228       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13229     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13230     if (C && C->getAPIntValue() == 1)
13231       Cond = Cond.getOperand(0);
13232   }
13233
13234   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13235   // setting operand in place of the X86ISD::SETCC.
13236   unsigned CondOpcode = Cond.getOpcode();
13237   if (CondOpcode == X86ISD::SETCC ||
13238       CondOpcode == X86ISD::SETCC_CARRY) {
13239     CC = Cond.getOperand(0);
13240
13241     SDValue Cmp = Cond.getOperand(1);
13242     unsigned Opc = Cmp.getOpcode();
13243     MVT VT = Op.getSimpleValueType();
13244
13245     bool IllegalFPCMov = false;
13246     if (VT.isFloatingPoint() && !VT.isVector() &&
13247         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13248       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13249
13250     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13251         Opc == X86ISD::BT) { // FIXME
13252       Cond = Cmp;
13253       addTest = false;
13254     }
13255   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13256              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13257              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13258               Cond.getOperand(0).getValueType() != MVT::i8)) {
13259     SDValue LHS = Cond.getOperand(0);
13260     SDValue RHS = Cond.getOperand(1);
13261     unsigned X86Opcode;
13262     unsigned X86Cond;
13263     SDVTList VTs;
13264     switch (CondOpcode) {
13265     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13266     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13267     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13268     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13269     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13270     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13271     default: llvm_unreachable("unexpected overflowing operator");
13272     }
13273     if (CondOpcode == ISD::UMULO)
13274       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13275                           MVT::i32);
13276     else
13277       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13278
13279     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13280
13281     if (CondOpcode == ISD::UMULO)
13282       Cond = X86Op.getValue(2);
13283     else
13284       Cond = X86Op.getValue(1);
13285
13286     CC = DAG.getConstant(X86Cond, MVT::i8);
13287     addTest = false;
13288   }
13289
13290   if (addTest) {
13291     // Look pass the truncate if the high bits are known zero.
13292     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13293         Cond = Cond.getOperand(0);
13294
13295     // We know the result of AND is compared against zero. Try to match
13296     // it to BT.
13297     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13298       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13299       if (NewSetCC.getNode()) {
13300         CC = NewSetCC.getOperand(0);
13301         Cond = NewSetCC.getOperand(1);
13302         addTest = false;
13303       }
13304     }
13305   }
13306
13307   if (addTest) {
13308     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13309     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13310   }
13311
13312   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13313   // a <  b ?  0 : -1 -> RES = setcc_carry
13314   // a >= b ? -1 :  0 -> RES = setcc_carry
13315   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13316   if (Cond.getOpcode() == X86ISD::SUB) {
13317     Cond = ConvertCmpIfNecessary(Cond, DAG);
13318     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13319
13320     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13321         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13322       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13323                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
13324       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13325         return DAG.getNOT(DL, Res, Res.getValueType());
13326       return Res;
13327     }
13328   }
13329
13330   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13331   // widen the cmov and push the truncate through. This avoids introducing a new
13332   // branch during isel and doesn't add any extensions.
13333   if (Op.getValueType() == MVT::i8 &&
13334       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13335     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13336     if (T1.getValueType() == T2.getValueType() &&
13337         // Blacklist CopyFromReg to avoid partial register stalls.
13338         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13339       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13340       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13341       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13342     }
13343   }
13344
13345   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13346   // condition is true.
13347   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13348   SDValue Ops[] = { Op2, Op1, CC, Cond };
13349   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13350 }
13351
13352 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13353                                        SelectionDAG &DAG) {
13354   MVT VT = Op->getSimpleValueType(0);
13355   SDValue In = Op->getOperand(0);
13356   MVT InVT = In.getSimpleValueType();
13357   MVT VTElt = VT.getVectorElementType();
13358   MVT InVTElt = InVT.getVectorElementType();
13359   SDLoc dl(Op);
13360
13361   // SKX processor
13362   if ((InVTElt == MVT::i1) &&
13363       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13364         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13365
13366        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13367         VTElt.getSizeInBits() <= 16)) ||
13368
13369        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13370         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13371
13372        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13373         VTElt.getSizeInBits() >= 32))))
13374     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13375
13376   unsigned int NumElts = VT.getVectorNumElements();
13377
13378   if (NumElts != 8 && NumElts != 16)
13379     return SDValue();
13380
13381   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13382     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13383       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13384     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13385   }
13386
13387   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13388   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13389
13390   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
13391   Constant *C = ConstantInt::get(*DAG.getContext(),
13392     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
13393
13394   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
13395   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
13396   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
13397                           MachinePointerInfo::getConstantPool(),
13398                           false, false, false, Alignment);
13399   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
13400   if (VT.is512BitVector())
13401     return Brcst;
13402   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
13403 }
13404
13405 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13406                                 SelectionDAG &DAG) {
13407   MVT VT = Op->getSimpleValueType(0);
13408   SDValue In = Op->getOperand(0);
13409   MVT InVT = In.getSimpleValueType();
13410   SDLoc dl(Op);
13411
13412   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13413     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13414
13415   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13416       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13417       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13418     return SDValue();
13419
13420   if (Subtarget->hasInt256())
13421     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13422
13423   // Optimize vectors in AVX mode
13424   // Sign extend  v8i16 to v8i32 and
13425   //              v4i32 to v4i64
13426   //
13427   // Divide input vector into two parts
13428   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13429   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13430   // concat the vectors to original VT
13431
13432   unsigned NumElems = InVT.getVectorNumElements();
13433   SDValue Undef = DAG.getUNDEF(InVT);
13434
13435   SmallVector<int,8> ShufMask1(NumElems, -1);
13436   for (unsigned i = 0; i != NumElems/2; ++i)
13437     ShufMask1[i] = i;
13438
13439   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13440
13441   SmallVector<int,8> ShufMask2(NumElems, -1);
13442   for (unsigned i = 0; i != NumElems/2; ++i)
13443     ShufMask2[i] = i + NumElems/2;
13444
13445   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13446
13447   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13448                                 VT.getVectorNumElements()/2);
13449
13450   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13451   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13452
13453   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13454 }
13455
13456 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13457 // may emit an illegal shuffle but the expansion is still better than scalar
13458 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13459 // we'll emit a shuffle and a arithmetic shift.
13460 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13461 // TODO: It is possible to support ZExt by zeroing the undef values during
13462 // the shuffle phase or after the shuffle.
13463 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13464                                  SelectionDAG &DAG) {
13465   MVT RegVT = Op.getSimpleValueType();
13466   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13467   assert(RegVT.isInteger() &&
13468          "We only custom lower integer vector sext loads.");
13469
13470   // Nothing useful we can do without SSE2 shuffles.
13471   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13472
13473   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13474   SDLoc dl(Ld);
13475   EVT MemVT = Ld->getMemoryVT();
13476   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13477   unsigned RegSz = RegVT.getSizeInBits();
13478
13479   ISD::LoadExtType Ext = Ld->getExtensionType();
13480
13481   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13482          && "Only anyext and sext are currently implemented.");
13483   assert(MemVT != RegVT && "Cannot extend to the same type");
13484   assert(MemVT.isVector() && "Must load a vector from memory");
13485
13486   unsigned NumElems = RegVT.getVectorNumElements();
13487   unsigned MemSz = MemVT.getSizeInBits();
13488   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13489
13490   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13491     // The only way in which we have a legal 256-bit vector result but not the
13492     // integer 256-bit operations needed to directly lower a sextload is if we
13493     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13494     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13495     // correctly legalized. We do this late to allow the canonical form of
13496     // sextload to persist throughout the rest of the DAG combiner -- it wants
13497     // to fold together any extensions it can, and so will fuse a sign_extend
13498     // of an sextload into a sextload targeting a wider value.
13499     SDValue Load;
13500     if (MemSz == 128) {
13501       // Just switch this to a normal load.
13502       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13503                                        "it must be a legal 128-bit vector "
13504                                        "type!");
13505       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13506                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13507                   Ld->isInvariant(), Ld->getAlignment());
13508     } else {
13509       assert(MemSz < 128 &&
13510              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13511       // Do an sext load to a 128-bit vector type. We want to use the same
13512       // number of elements, but elements half as wide. This will end up being
13513       // recursively lowered by this routine, but will succeed as we definitely
13514       // have all the necessary features if we're using AVX1.
13515       EVT HalfEltVT =
13516           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13517       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13518       Load =
13519           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13520                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13521                          Ld->isNonTemporal(), Ld->isInvariant(),
13522                          Ld->getAlignment());
13523     }
13524
13525     // Replace chain users with the new chain.
13526     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13527     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13528
13529     // Finally, do a normal sign-extend to the desired register.
13530     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13531   }
13532
13533   // All sizes must be a power of two.
13534   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13535          "Non-power-of-two elements are not custom lowered!");
13536
13537   // Attempt to load the original value using scalar loads.
13538   // Find the largest scalar type that divides the total loaded size.
13539   MVT SclrLoadTy = MVT::i8;
13540   for (MVT Tp : MVT::integer_valuetypes()) {
13541     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13542       SclrLoadTy = Tp;
13543     }
13544   }
13545
13546   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13547   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13548       (64 <= MemSz))
13549     SclrLoadTy = MVT::f64;
13550
13551   // Calculate the number of scalar loads that we need to perform
13552   // in order to load our vector from memory.
13553   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13554
13555   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13556          "Can only lower sext loads with a single scalar load!");
13557
13558   unsigned loadRegZize = RegSz;
13559   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13560     loadRegZize /= 2;
13561
13562   // Represent our vector as a sequence of elements which are the
13563   // largest scalar that we can load.
13564   EVT LoadUnitVecVT = EVT::getVectorVT(
13565       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13566
13567   // Represent the data using the same element type that is stored in
13568   // memory. In practice, we ''widen'' MemVT.
13569   EVT WideVecVT =
13570       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13571                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13572
13573   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13574          "Invalid vector type");
13575
13576   // We can't shuffle using an illegal type.
13577   assert(TLI.isTypeLegal(WideVecVT) &&
13578          "We only lower types that form legal widened vector types");
13579
13580   SmallVector<SDValue, 8> Chains;
13581   SDValue Ptr = Ld->getBasePtr();
13582   SDValue Increment =
13583       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, TLI.getPointerTy());
13584   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13585
13586   for (unsigned i = 0; i < NumLoads; ++i) {
13587     // Perform a single load.
13588     SDValue ScalarLoad =
13589         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
13590                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
13591                     Ld->getAlignment());
13592     Chains.push_back(ScalarLoad.getValue(1));
13593     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
13594     // another round of DAGCombining.
13595     if (i == 0)
13596       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
13597     else
13598       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
13599                         ScalarLoad, DAG.getIntPtrConstant(i));
13600
13601     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
13602   }
13603
13604   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
13605
13606   // Bitcast the loaded value to a vector of the original element type, in
13607   // the size of the target vector type.
13608   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
13609   unsigned SizeRatio = RegSz / MemSz;
13610
13611   if (Ext == ISD::SEXTLOAD) {
13612     // If we have SSE4.1, we can directly emit a VSEXT node.
13613     if (Subtarget->hasSSE41()) {
13614       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
13615       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13616       return Sext;
13617     }
13618
13619     // Otherwise we'll shuffle the small elements in the high bits of the
13620     // larger type and perform an arithmetic shift. If the shift is not legal
13621     // it's better to scalarize.
13622     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
13623            "We can't implement a sext load without an arithmetic right shift!");
13624
13625     // Redistribute the loaded elements into the different locations.
13626     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13627     for (unsigned i = 0; i != NumElems; ++i)
13628       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
13629
13630     SDValue Shuff = DAG.getVectorShuffle(
13631         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13632
13633     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13634
13635     // Build the arithmetic shift.
13636     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
13637                    MemVT.getVectorElementType().getSizeInBits();
13638     Shuff =
13639         DAG.getNode(ISD::SRA, dl, RegVT, Shuff, DAG.getConstant(Amt, RegVT));
13640
13641     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13642     return Shuff;
13643   }
13644
13645   // Redistribute the loaded elements into the different locations.
13646   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13647   for (unsigned i = 0; i != NumElems; ++i)
13648     ShuffleVec[i * SizeRatio] = i;
13649
13650   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
13651                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13652
13653   // Bitcast to the requested type.
13654   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13655   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13656   return Shuff;
13657 }
13658
13659 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
13660 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
13661 // from the AND / OR.
13662 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
13663   Opc = Op.getOpcode();
13664   if (Opc != ISD::OR && Opc != ISD::AND)
13665     return false;
13666   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13667           Op.getOperand(0).hasOneUse() &&
13668           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
13669           Op.getOperand(1).hasOneUse());
13670 }
13671
13672 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
13673 // 1 and that the SETCC node has a single use.
13674 static bool isXor1OfSetCC(SDValue Op) {
13675   if (Op.getOpcode() != ISD::XOR)
13676     return false;
13677   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
13678   if (N1C && N1C->getAPIntValue() == 1) {
13679     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13680       Op.getOperand(0).hasOneUse();
13681   }
13682   return false;
13683 }
13684
13685 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
13686   bool addTest = true;
13687   SDValue Chain = Op.getOperand(0);
13688   SDValue Cond  = Op.getOperand(1);
13689   SDValue Dest  = Op.getOperand(2);
13690   SDLoc dl(Op);
13691   SDValue CC;
13692   bool Inverted = false;
13693
13694   if (Cond.getOpcode() == ISD::SETCC) {
13695     // Check for setcc([su]{add,sub,mul}o == 0).
13696     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
13697         isa<ConstantSDNode>(Cond.getOperand(1)) &&
13698         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
13699         Cond.getOperand(0).getResNo() == 1 &&
13700         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
13701          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
13702          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
13703          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
13704          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
13705          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
13706       Inverted = true;
13707       Cond = Cond.getOperand(0);
13708     } else {
13709       SDValue NewCond = LowerSETCC(Cond, DAG);
13710       if (NewCond.getNode())
13711         Cond = NewCond;
13712     }
13713   }
13714 #if 0
13715   // FIXME: LowerXALUO doesn't handle these!!
13716   else if (Cond.getOpcode() == X86ISD::ADD  ||
13717            Cond.getOpcode() == X86ISD::SUB  ||
13718            Cond.getOpcode() == X86ISD::SMUL ||
13719            Cond.getOpcode() == X86ISD::UMUL)
13720     Cond = LowerXALUO(Cond, DAG);
13721 #endif
13722
13723   // Look pass (and (setcc_carry (cmp ...)), 1).
13724   if (Cond.getOpcode() == ISD::AND &&
13725       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13726     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13727     if (C && C->getAPIntValue() == 1)
13728       Cond = Cond.getOperand(0);
13729   }
13730
13731   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13732   // setting operand in place of the X86ISD::SETCC.
13733   unsigned CondOpcode = Cond.getOpcode();
13734   if (CondOpcode == X86ISD::SETCC ||
13735       CondOpcode == X86ISD::SETCC_CARRY) {
13736     CC = Cond.getOperand(0);
13737
13738     SDValue Cmp = Cond.getOperand(1);
13739     unsigned Opc = Cmp.getOpcode();
13740     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
13741     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
13742       Cond = Cmp;
13743       addTest = false;
13744     } else {
13745       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
13746       default: break;
13747       case X86::COND_O:
13748       case X86::COND_B:
13749         // These can only come from an arithmetic instruction with overflow,
13750         // e.g. SADDO, UADDO.
13751         Cond = Cond.getNode()->getOperand(1);
13752         addTest = false;
13753         break;
13754       }
13755     }
13756   }
13757   CondOpcode = Cond.getOpcode();
13758   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13759       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13760       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13761        Cond.getOperand(0).getValueType() != MVT::i8)) {
13762     SDValue LHS = Cond.getOperand(0);
13763     SDValue RHS = Cond.getOperand(1);
13764     unsigned X86Opcode;
13765     unsigned X86Cond;
13766     SDVTList VTs;
13767     // Keep this in sync with LowerXALUO, otherwise we might create redundant
13768     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
13769     // X86ISD::INC).
13770     switch (CondOpcode) {
13771     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13772     case ISD::SADDO:
13773       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13774         if (C->isOne()) {
13775           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
13776           break;
13777         }
13778       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13779     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13780     case ISD::SSUBO:
13781       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13782         if (C->isOne()) {
13783           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
13784           break;
13785         }
13786       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13787     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13788     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13789     default: llvm_unreachable("unexpected overflowing operator");
13790     }
13791     if (Inverted)
13792       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
13793     if (CondOpcode == ISD::UMULO)
13794       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13795                           MVT::i32);
13796     else
13797       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13798
13799     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
13800
13801     if (CondOpcode == ISD::UMULO)
13802       Cond = X86Op.getValue(2);
13803     else
13804       Cond = X86Op.getValue(1);
13805
13806     CC = DAG.getConstant(X86Cond, MVT::i8);
13807     addTest = false;
13808   } else {
13809     unsigned CondOpc;
13810     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
13811       SDValue Cmp = Cond.getOperand(0).getOperand(1);
13812       if (CondOpc == ISD::OR) {
13813         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
13814         // two branches instead of an explicit OR instruction with a
13815         // separate test.
13816         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13817             isX86LogicalCmp(Cmp)) {
13818           CC = Cond.getOperand(0).getOperand(0);
13819           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13820                               Chain, Dest, CC, Cmp);
13821           CC = Cond.getOperand(1).getOperand(0);
13822           Cond = Cmp;
13823           addTest = false;
13824         }
13825       } else { // ISD::AND
13826         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
13827         // two branches instead of an explicit AND instruction with a
13828         // separate test. However, we only do this if this block doesn't
13829         // have a fall-through edge, because this requires an explicit
13830         // jmp when the condition is false.
13831         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13832             isX86LogicalCmp(Cmp) &&
13833             Op.getNode()->hasOneUse()) {
13834           X86::CondCode CCode =
13835             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13836           CCode = X86::GetOppositeBranchCondition(CCode);
13837           CC = DAG.getConstant(CCode, MVT::i8);
13838           SDNode *User = *Op.getNode()->use_begin();
13839           // Look for an unconditional branch following this conditional branch.
13840           // We need this because we need to reverse the successors in order
13841           // to implement FCMP_OEQ.
13842           if (User->getOpcode() == ISD::BR) {
13843             SDValue FalseBB = User->getOperand(1);
13844             SDNode *NewBR =
13845               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13846             assert(NewBR == User);
13847             (void)NewBR;
13848             Dest = FalseBB;
13849
13850             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13851                                 Chain, Dest, CC, Cmp);
13852             X86::CondCode CCode =
13853               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
13854             CCode = X86::GetOppositeBranchCondition(CCode);
13855             CC = DAG.getConstant(CCode, MVT::i8);
13856             Cond = Cmp;
13857             addTest = false;
13858           }
13859         }
13860       }
13861     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
13862       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
13863       // It should be transformed during dag combiner except when the condition
13864       // is set by a arithmetics with overflow node.
13865       X86::CondCode CCode =
13866         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13867       CCode = X86::GetOppositeBranchCondition(CCode);
13868       CC = DAG.getConstant(CCode, MVT::i8);
13869       Cond = Cond.getOperand(0).getOperand(1);
13870       addTest = false;
13871     } else if (Cond.getOpcode() == ISD::SETCC &&
13872                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
13873       // For FCMP_OEQ, we can emit
13874       // two branches instead of an explicit AND instruction with a
13875       // separate test. However, we only do this if this block doesn't
13876       // have a fall-through edge, because this requires an explicit
13877       // jmp when the condition is false.
13878       if (Op.getNode()->hasOneUse()) {
13879         SDNode *User = *Op.getNode()->use_begin();
13880         // Look for an unconditional branch following this conditional branch.
13881         // We need this because we need to reverse the successors in order
13882         // to implement FCMP_OEQ.
13883         if (User->getOpcode() == ISD::BR) {
13884           SDValue FalseBB = User->getOperand(1);
13885           SDNode *NewBR =
13886             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13887           assert(NewBR == User);
13888           (void)NewBR;
13889           Dest = FalseBB;
13890
13891           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13892                                     Cond.getOperand(0), Cond.getOperand(1));
13893           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13894           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13895           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13896                               Chain, Dest, CC, Cmp);
13897           CC = DAG.getConstant(X86::COND_P, MVT::i8);
13898           Cond = Cmp;
13899           addTest = false;
13900         }
13901       }
13902     } else if (Cond.getOpcode() == ISD::SETCC &&
13903                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
13904       // For FCMP_UNE, we can emit
13905       // two branches instead of an explicit AND instruction with a
13906       // separate test. However, we only do this if this block doesn't
13907       // have a fall-through edge, because this requires an explicit
13908       // jmp when the condition is false.
13909       if (Op.getNode()->hasOneUse()) {
13910         SDNode *User = *Op.getNode()->use_begin();
13911         // Look for an unconditional branch following this conditional branch.
13912         // We need this because we need to reverse the successors in order
13913         // to implement FCMP_UNE.
13914         if (User->getOpcode() == ISD::BR) {
13915           SDValue FalseBB = User->getOperand(1);
13916           SDNode *NewBR =
13917             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13918           assert(NewBR == User);
13919           (void)NewBR;
13920
13921           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13922                                     Cond.getOperand(0), Cond.getOperand(1));
13923           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13924           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13925           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13926                               Chain, Dest, CC, Cmp);
13927           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
13928           Cond = Cmp;
13929           addTest = false;
13930           Dest = FalseBB;
13931         }
13932       }
13933     }
13934   }
13935
13936   if (addTest) {
13937     // Look pass the truncate if the high bits are known zero.
13938     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13939         Cond = Cond.getOperand(0);
13940
13941     // We know the result of AND is compared against zero. Try to match
13942     // it to BT.
13943     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13944       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
13945       if (NewSetCC.getNode()) {
13946         CC = NewSetCC.getOperand(0);
13947         Cond = NewSetCC.getOperand(1);
13948         addTest = false;
13949       }
13950     }
13951   }
13952
13953   if (addTest) {
13954     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
13955     CC = DAG.getConstant(X86Cond, MVT::i8);
13956     Cond = EmitTest(Cond, X86Cond, dl, DAG);
13957   }
13958   Cond = ConvertCmpIfNecessary(Cond, DAG);
13959   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13960                      Chain, Dest, CC, Cond);
13961 }
13962
13963 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
13964 // Calls to _alloca are needed to probe the stack when allocating more than 4k
13965 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
13966 // that the guard pages used by the OS virtual memory manager are allocated in
13967 // correct sequence.
13968 SDValue
13969 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
13970                                            SelectionDAG &DAG) const {
13971   MachineFunction &MF = DAG.getMachineFunction();
13972   bool SplitStack = MF.shouldSplitStack();
13973   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
13974                SplitStack;
13975   SDLoc dl(Op);
13976
13977   if (!Lower) {
13978     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13979     SDNode* Node = Op.getNode();
13980
13981     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
13982     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
13983         " not tell us which reg is the stack pointer!");
13984     EVT VT = Node->getValueType(0);
13985     SDValue Tmp1 = SDValue(Node, 0);
13986     SDValue Tmp2 = SDValue(Node, 1);
13987     SDValue Tmp3 = Node->getOperand(2);
13988     SDValue Chain = Tmp1.getOperand(0);
13989
13990     // Chain the dynamic stack allocation so that it doesn't modify the stack
13991     // pointer when other instructions are using the stack.
13992     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
13993         SDLoc(Node));
13994
13995     SDValue Size = Tmp2.getOperand(1);
13996     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
13997     Chain = SP.getValue(1);
13998     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
13999     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14000     unsigned StackAlign = TFI.getStackAlignment();
14001     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14002     if (Align > StackAlign)
14003       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14004           DAG.getConstant(-(uint64_t)Align, VT));
14005     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14006
14007     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
14008         DAG.getIntPtrConstant(0, true), SDValue(),
14009         SDLoc(Node));
14010
14011     SDValue Ops[2] = { Tmp1, Tmp2 };
14012     return DAG.getMergeValues(Ops, dl);
14013   }
14014
14015   // Get the inputs.
14016   SDValue Chain = Op.getOperand(0);
14017   SDValue Size  = Op.getOperand(1);
14018   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14019   EVT VT = Op.getNode()->getValueType(0);
14020
14021   bool Is64Bit = Subtarget->is64Bit();
14022   EVT SPTy = getPointerTy();
14023
14024   if (SplitStack) {
14025     MachineRegisterInfo &MRI = MF.getRegInfo();
14026
14027     if (Is64Bit) {
14028       // The 64 bit implementation of segmented stacks needs to clobber both r10
14029       // r11. This makes it impossible to use it along with nested parameters.
14030       const Function *F = MF.getFunction();
14031
14032       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14033            I != E; ++I)
14034         if (I->hasNestAttr())
14035           report_fatal_error("Cannot use segmented stacks with functions that "
14036                              "have nested arguments.");
14037     }
14038
14039     const TargetRegisterClass *AddrRegClass =
14040       getRegClassFor(getPointerTy());
14041     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14042     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14043     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14044                                 DAG.getRegister(Vreg, SPTy));
14045     SDValue Ops1[2] = { Value, Chain };
14046     return DAG.getMergeValues(Ops1, dl);
14047   } else {
14048     SDValue Flag;
14049     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14050
14051     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14052     Flag = Chain.getValue(1);
14053     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14054
14055     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14056
14057     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14058     unsigned SPReg = RegInfo->getStackRegister();
14059     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14060     Chain = SP.getValue(1);
14061
14062     if (Align) {
14063       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14064                        DAG.getConstant(-(uint64_t)Align, VT));
14065       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14066     }
14067
14068     SDValue Ops1[2] = { SP, Chain };
14069     return DAG.getMergeValues(Ops1, dl);
14070   }
14071 }
14072
14073 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14074   MachineFunction &MF = DAG.getMachineFunction();
14075   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14076
14077   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14078   SDLoc DL(Op);
14079
14080   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14081     // vastart just stores the address of the VarArgsFrameIndex slot into the
14082     // memory location argument.
14083     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14084                                    getPointerTy());
14085     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14086                         MachinePointerInfo(SV), false, false, 0);
14087   }
14088
14089   // __va_list_tag:
14090   //   gp_offset         (0 - 6 * 8)
14091   //   fp_offset         (48 - 48 + 8 * 16)
14092   //   overflow_arg_area (point to parameters coming in memory).
14093   //   reg_save_area
14094   SmallVector<SDValue, 8> MemOps;
14095   SDValue FIN = Op.getOperand(1);
14096   // Store gp_offset
14097   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14098                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14099                                                MVT::i32),
14100                                FIN, MachinePointerInfo(SV), false, false, 0);
14101   MemOps.push_back(Store);
14102
14103   // Store fp_offset
14104   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14105                     FIN, DAG.getIntPtrConstant(4));
14106   Store = DAG.getStore(Op.getOperand(0), DL,
14107                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
14108                                        MVT::i32),
14109                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14110   MemOps.push_back(Store);
14111
14112   // Store ptr to overflow_arg_area
14113   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14114                     FIN, DAG.getIntPtrConstant(4));
14115   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14116                                     getPointerTy());
14117   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14118                        MachinePointerInfo(SV, 8),
14119                        false, false, 0);
14120   MemOps.push_back(Store);
14121
14122   // Store ptr to reg_save_area.
14123   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14124                     FIN, DAG.getIntPtrConstant(8));
14125   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14126                                     getPointerTy());
14127   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14128                        MachinePointerInfo(SV, 16), false, false, 0);
14129   MemOps.push_back(Store);
14130   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14131 }
14132
14133 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14134   assert(Subtarget->is64Bit() &&
14135          "LowerVAARG only handles 64-bit va_arg!");
14136   assert((Subtarget->isTargetLinux() ||
14137           Subtarget->isTargetDarwin()) &&
14138           "Unhandled target in LowerVAARG");
14139   assert(Op.getNode()->getNumOperands() == 4);
14140   SDValue Chain = Op.getOperand(0);
14141   SDValue SrcPtr = Op.getOperand(1);
14142   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14143   unsigned Align = Op.getConstantOperandVal(3);
14144   SDLoc dl(Op);
14145
14146   EVT ArgVT = Op.getNode()->getValueType(0);
14147   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14148   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14149   uint8_t ArgMode;
14150
14151   // Decide which area this value should be read from.
14152   // TODO: Implement the AMD64 ABI in its entirety. This simple
14153   // selection mechanism works only for the basic types.
14154   if (ArgVT == MVT::f80) {
14155     llvm_unreachable("va_arg for f80 not yet implemented");
14156   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14157     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14158   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14159     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14160   } else {
14161     llvm_unreachable("Unhandled argument type in LowerVAARG");
14162   }
14163
14164   if (ArgMode == 2) {
14165     // Sanity Check: Make sure using fp_offset makes sense.
14166     assert(!DAG.getTarget().Options.UseSoftFloat &&
14167            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14168                Attribute::NoImplicitFloat)) &&
14169            Subtarget->hasSSE1());
14170   }
14171
14172   // Insert VAARG_64 node into the DAG
14173   // VAARG_64 returns two values: Variable Argument Address, Chain
14174   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, MVT::i32),
14175                        DAG.getConstant(ArgMode, MVT::i8),
14176                        DAG.getConstant(Align, MVT::i32)};
14177   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14178   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14179                                           VTs, InstOps, MVT::i64,
14180                                           MachinePointerInfo(SV),
14181                                           /*Align=*/0,
14182                                           /*Volatile=*/false,
14183                                           /*ReadMem=*/true,
14184                                           /*WriteMem=*/true);
14185   Chain = VAARG.getValue(1);
14186
14187   // Load the next argument and return it
14188   return DAG.getLoad(ArgVT, dl,
14189                      Chain,
14190                      VAARG,
14191                      MachinePointerInfo(),
14192                      false, false, false, 0);
14193 }
14194
14195 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14196                            SelectionDAG &DAG) {
14197   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14198   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14199   SDValue Chain = Op.getOperand(0);
14200   SDValue DstPtr = Op.getOperand(1);
14201   SDValue SrcPtr = Op.getOperand(2);
14202   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14203   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14204   SDLoc DL(Op);
14205
14206   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14207                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
14208                        false,
14209                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14210 }
14211
14212 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14213 // amount is a constant. Takes immediate version of shift as input.
14214 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14215                                           SDValue SrcOp, uint64_t ShiftAmt,
14216                                           SelectionDAG &DAG) {
14217   MVT ElementType = VT.getVectorElementType();
14218
14219   // Fold this packed shift into its first operand if ShiftAmt is 0.
14220   if (ShiftAmt == 0)
14221     return SrcOp;
14222
14223   // Check for ShiftAmt >= element width
14224   if (ShiftAmt >= ElementType.getSizeInBits()) {
14225     if (Opc == X86ISD::VSRAI)
14226       ShiftAmt = ElementType.getSizeInBits() - 1;
14227     else
14228       return DAG.getConstant(0, VT);
14229   }
14230
14231   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14232          && "Unknown target vector shift-by-constant node");
14233
14234   // Fold this packed vector shift into a build vector if SrcOp is a
14235   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14236   if (VT == SrcOp.getSimpleValueType() &&
14237       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14238     SmallVector<SDValue, 8> Elts;
14239     unsigned NumElts = SrcOp->getNumOperands();
14240     ConstantSDNode *ND;
14241
14242     switch(Opc) {
14243     default: llvm_unreachable(nullptr);
14244     case X86ISD::VSHLI:
14245       for (unsigned i=0; i!=NumElts; ++i) {
14246         SDValue CurrentOp = SrcOp->getOperand(i);
14247         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14248           Elts.push_back(CurrentOp);
14249           continue;
14250         }
14251         ND = cast<ConstantSDNode>(CurrentOp);
14252         const APInt &C = ND->getAPIntValue();
14253         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
14254       }
14255       break;
14256     case X86ISD::VSRLI:
14257       for (unsigned i=0; i!=NumElts; ++i) {
14258         SDValue CurrentOp = SrcOp->getOperand(i);
14259         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14260           Elts.push_back(CurrentOp);
14261           continue;
14262         }
14263         ND = cast<ConstantSDNode>(CurrentOp);
14264         const APInt &C = ND->getAPIntValue();
14265         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
14266       }
14267       break;
14268     case X86ISD::VSRAI:
14269       for (unsigned i=0; i!=NumElts; ++i) {
14270         SDValue CurrentOp = SrcOp->getOperand(i);
14271         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14272           Elts.push_back(CurrentOp);
14273           continue;
14274         }
14275         ND = cast<ConstantSDNode>(CurrentOp);
14276         const APInt &C = ND->getAPIntValue();
14277         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
14278       }
14279       break;
14280     }
14281
14282     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14283   }
14284
14285   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
14286 }
14287
14288 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14289 // may or may not be a constant. Takes immediate version of shift as input.
14290 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14291                                    SDValue SrcOp, SDValue ShAmt,
14292                                    SelectionDAG &DAG) {
14293   MVT SVT = ShAmt.getSimpleValueType();
14294   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14295
14296   // Catch shift-by-constant.
14297   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14298     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14299                                       CShAmt->getZExtValue(), DAG);
14300
14301   // Change opcode to non-immediate version
14302   switch (Opc) {
14303     default: llvm_unreachable("Unknown target vector shift node");
14304     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14305     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14306     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14307   }
14308
14309   const X86Subtarget &Subtarget =
14310       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14311   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14312       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14313     // Let the shuffle legalizer expand this shift amount node.
14314     SDValue Op0 = ShAmt.getOperand(0);
14315     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14316     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14317   } else {
14318     // Need to build a vector containing shift amount.
14319     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14320     SmallVector<SDValue, 4> ShOps;
14321     ShOps.push_back(ShAmt);
14322     if (SVT == MVT::i32) {
14323       ShOps.push_back(DAG.getConstant(0, SVT));
14324       ShOps.push_back(DAG.getUNDEF(SVT));
14325     }
14326     ShOps.push_back(DAG.getUNDEF(SVT));
14327
14328     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14329     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14330   }
14331
14332   // The return type has to be a 128-bit type with the same element
14333   // type as the input type.
14334   MVT EltVT = VT.getVectorElementType();
14335   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14336
14337   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14338   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14339 }
14340
14341 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14342 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14343 /// necessary casting for \p Mask when lowering masking intrinsics.
14344 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14345                                     SDValue PreservedSrc,
14346                                     const X86Subtarget *Subtarget,
14347                                     SelectionDAG &DAG) {
14348     EVT VT = Op.getValueType();
14349     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14350                                   MVT::i1, VT.getVectorNumElements());
14351     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14352                                      Mask.getValueType().getSizeInBits());
14353     SDLoc dl(Op);
14354
14355     assert(MaskVT.isSimple() && "invalid mask type");
14356
14357     if (isAllOnes(Mask))
14358       return Op;
14359
14360     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14361     // are extracted by EXTRACT_SUBVECTOR.
14362     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14363                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14364                               DAG.getIntPtrConstant(0));
14365
14366     switch (Op.getOpcode()) {
14367       default: break;
14368       case X86ISD::PCMPEQM:
14369       case X86ISD::PCMPGTM:
14370       case X86ISD::CMPM:
14371       case X86ISD::CMPMU:
14372         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14373     }
14374     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14375       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14376     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14377 }
14378
14379 /// \brief Creates an SDNode for a predicated scalar operation.
14380 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14381 /// The mask is comming as MVT::i8 and it should be truncated
14382 /// to MVT::i1 while lowering masking intrinsics.
14383 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14384 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14385 /// a scalar instruction.
14386 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14387                                     SDValue PreservedSrc,
14388                                     const X86Subtarget *Subtarget,
14389                                     SelectionDAG &DAG) {
14390     if (isAllOnes(Mask))
14391       return Op;
14392
14393     EVT VT = Op.getValueType();
14394     SDLoc dl(Op);
14395     // The mask should be of type MVT::i1
14396     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14397
14398     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14399       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14400     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14401 }
14402
14403 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14404                                        SelectionDAG &DAG) {
14405   SDLoc dl(Op);
14406   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14407   EVT VT = Op.getValueType();
14408   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14409   if (IntrData) {
14410     switch(IntrData->Type) {
14411     case INTR_TYPE_1OP:
14412       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14413     case INTR_TYPE_2OP:
14414       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14415         Op.getOperand(2));
14416     case INTR_TYPE_3OP:
14417       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14418         Op.getOperand(2), Op.getOperand(3));
14419     case INTR_TYPE_1OP_MASK_RM: {
14420       SDValue Src = Op.getOperand(1);
14421       SDValue Src0 = Op.getOperand(2);
14422       SDValue Mask = Op.getOperand(3);
14423       SDValue RoundingMode = Op.getOperand(4);
14424       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14425                                               RoundingMode),
14426                                   Mask, Src0, Subtarget, DAG);
14427     }
14428     case INTR_TYPE_SCALAR_MASK_RM: {
14429       SDValue Src1 = Op.getOperand(1);
14430       SDValue Src2 = Op.getOperand(2);
14431       SDValue Src0 = Op.getOperand(3);
14432       SDValue Mask = Op.getOperand(4);
14433       // There are 2 kinds of intrinsics in this group:
14434       // (1) With supress-all-exceptions (sae) - 6 operands
14435       // (2) With rounding mode and sae - 7 operands.
14436       if (Op.getNumOperands() == 6) {
14437         SDValue Sae  = Op.getOperand(5);
14438         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14439                                                 Sae),
14440                                     Mask, Src0, Subtarget, DAG);
14441       }
14442       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14443       SDValue RoundingMode  = Op.getOperand(5);
14444       SDValue Sae  = Op.getOperand(6);
14445       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14446                                               RoundingMode, Sae),
14447                                   Mask, Src0, Subtarget, DAG);
14448     }
14449     case INTR_TYPE_2OP_MASK: {
14450       SDValue Src1 = Op.getOperand(1);
14451       SDValue Src2 = Op.getOperand(2);
14452       SDValue PassThru = Op.getOperand(3);
14453       SDValue Mask = Op.getOperand(4);
14454       // We specify 2 possible opcodes for intrinsics with rounding modes.
14455       // First, we check if the intrinsic may have non-default rounding mode,
14456       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14457       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14458       if (IntrWithRoundingModeOpcode != 0) {
14459         SDValue Rnd = Op.getOperand(5);
14460         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14461         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14462           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14463                                       dl, Op.getValueType(),
14464                                       Src1, Src2, Rnd),
14465                                       Mask, PassThru, Subtarget, DAG);
14466         }
14467       }
14468       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14469                                               Src1,Src2),
14470                                   Mask, PassThru, Subtarget, DAG);
14471     }
14472     case FMA_OP_MASK: {
14473       SDValue Src1 = Op.getOperand(1);
14474       SDValue Src2 = Op.getOperand(2);
14475       SDValue Src3 = Op.getOperand(3);
14476       SDValue Mask = Op.getOperand(4);
14477       // We specify 2 possible opcodes for intrinsics with rounding modes.
14478       // First, we check if the intrinsic may have non-default rounding mode,
14479       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14480       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14481       if (IntrWithRoundingModeOpcode != 0) {
14482         SDValue Rnd = Op.getOperand(5);
14483         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14484             X86::STATIC_ROUNDING::CUR_DIRECTION)
14485           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14486                                                   dl, Op.getValueType(),
14487                                                   Src1, Src2, Src3, Rnd),
14488                                       Mask, Src1, Subtarget, DAG);
14489       }
14490       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14491                                               dl, Op.getValueType(),
14492                                               Src1, Src2, Src3),
14493                                   Mask, Src1, Subtarget, DAG);
14494     }
14495     case CMP_MASK:
14496     case CMP_MASK_CC: {
14497       // Comparison intrinsics with masks.
14498       // Example of transformation:
14499       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14500       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14501       // (i8 (bitcast
14502       //   (v8i1 (insert_subvector undef,
14503       //           (v2i1 (and (PCMPEQM %a, %b),
14504       //                      (extract_subvector
14505       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14506       EVT VT = Op.getOperand(1).getValueType();
14507       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14508                                     VT.getVectorNumElements());
14509       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14510       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14511                                        Mask.getValueType().getSizeInBits());
14512       SDValue Cmp;
14513       if (IntrData->Type == CMP_MASK_CC) {
14514         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14515                     Op.getOperand(2), Op.getOperand(3));
14516       } else {
14517         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14518         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14519                     Op.getOperand(2));
14520       }
14521       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14522                                              DAG.getTargetConstant(0, MaskVT),
14523                                              Subtarget, DAG);
14524       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14525                                 DAG.getUNDEF(BitcastVT), CmpMask,
14526                                 DAG.getIntPtrConstant(0));
14527       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14528     }
14529     case COMI: { // Comparison intrinsics
14530       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14531       SDValue LHS = Op.getOperand(1);
14532       SDValue RHS = Op.getOperand(2);
14533       unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
14534       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14535       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14536       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14537                                   DAG.getConstant(X86CC, MVT::i8), Cond);
14538       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14539     }
14540     case VSHIFT:
14541       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14542                                  Op.getOperand(1), Op.getOperand(2), DAG);
14543     case VSHIFT_MASK:
14544       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14545                                                       Op.getSimpleValueType(),
14546                                                       Op.getOperand(1),
14547                                                       Op.getOperand(2), DAG),
14548                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14549                                   DAG);
14550     case COMPRESS_EXPAND_IN_REG: {
14551       SDValue Mask = Op.getOperand(3);
14552       SDValue DataToCompress = Op.getOperand(1);
14553       SDValue PassThru = Op.getOperand(2);
14554       if (isAllOnes(Mask)) // return data as is
14555         return Op.getOperand(1);
14556       EVT VT = Op.getValueType();
14557       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14558                                     VT.getVectorNumElements());
14559       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14560                                        Mask.getValueType().getSizeInBits());
14561       SDLoc dl(Op);
14562       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14563                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14564                                   DAG.getIntPtrConstant(0));
14565
14566       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14567                          PassThru);
14568     }
14569     case BLEND: {
14570       SDValue Mask = Op.getOperand(3);
14571       EVT VT = Op.getValueType();
14572       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14573                                     VT.getVectorNumElements());
14574       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14575                                        Mask.getValueType().getSizeInBits());
14576       SDLoc dl(Op);
14577       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14578                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14579                                   DAG.getIntPtrConstant(0));
14580       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
14581                          Op.getOperand(2));
14582     }
14583     default:
14584       break;
14585     }
14586   }
14587
14588   switch (IntNo) {
14589   default: return SDValue();    // Don't custom lower most intrinsics.
14590
14591   case Intrinsic::x86_avx512_mask_valign_q_512:
14592   case Intrinsic::x86_avx512_mask_valign_d_512:
14593     // Vector source operands are swapped.
14594     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
14595                                             Op.getValueType(), Op.getOperand(2),
14596                                             Op.getOperand(1),
14597                                             Op.getOperand(3)),
14598                                 Op.getOperand(5), Op.getOperand(4),
14599                                 Subtarget, DAG);
14600
14601   // ptest and testp intrinsics. The intrinsic these come from are designed to
14602   // return an integer value, not just an instruction so lower it to the ptest
14603   // or testp pattern and a setcc for the result.
14604   case Intrinsic::x86_sse41_ptestz:
14605   case Intrinsic::x86_sse41_ptestc:
14606   case Intrinsic::x86_sse41_ptestnzc:
14607   case Intrinsic::x86_avx_ptestz_256:
14608   case Intrinsic::x86_avx_ptestc_256:
14609   case Intrinsic::x86_avx_ptestnzc_256:
14610   case Intrinsic::x86_avx_vtestz_ps:
14611   case Intrinsic::x86_avx_vtestc_ps:
14612   case Intrinsic::x86_avx_vtestnzc_ps:
14613   case Intrinsic::x86_avx_vtestz_pd:
14614   case Intrinsic::x86_avx_vtestc_pd:
14615   case Intrinsic::x86_avx_vtestnzc_pd:
14616   case Intrinsic::x86_avx_vtestz_ps_256:
14617   case Intrinsic::x86_avx_vtestc_ps_256:
14618   case Intrinsic::x86_avx_vtestnzc_ps_256:
14619   case Intrinsic::x86_avx_vtestz_pd_256:
14620   case Intrinsic::x86_avx_vtestc_pd_256:
14621   case Intrinsic::x86_avx_vtestnzc_pd_256: {
14622     bool IsTestPacked = false;
14623     unsigned X86CC;
14624     switch (IntNo) {
14625     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
14626     case Intrinsic::x86_avx_vtestz_ps:
14627     case Intrinsic::x86_avx_vtestz_pd:
14628     case Intrinsic::x86_avx_vtestz_ps_256:
14629     case Intrinsic::x86_avx_vtestz_pd_256:
14630       IsTestPacked = true; // Fallthrough
14631     case Intrinsic::x86_sse41_ptestz:
14632     case Intrinsic::x86_avx_ptestz_256:
14633       // ZF = 1
14634       X86CC = X86::COND_E;
14635       break;
14636     case Intrinsic::x86_avx_vtestc_ps:
14637     case Intrinsic::x86_avx_vtestc_pd:
14638     case Intrinsic::x86_avx_vtestc_ps_256:
14639     case Intrinsic::x86_avx_vtestc_pd_256:
14640       IsTestPacked = true; // Fallthrough
14641     case Intrinsic::x86_sse41_ptestc:
14642     case Intrinsic::x86_avx_ptestc_256:
14643       // CF = 1
14644       X86CC = X86::COND_B;
14645       break;
14646     case Intrinsic::x86_avx_vtestnzc_ps:
14647     case Intrinsic::x86_avx_vtestnzc_pd:
14648     case Intrinsic::x86_avx_vtestnzc_ps_256:
14649     case Intrinsic::x86_avx_vtestnzc_pd_256:
14650       IsTestPacked = true; // Fallthrough
14651     case Intrinsic::x86_sse41_ptestnzc:
14652     case Intrinsic::x86_avx_ptestnzc_256:
14653       // ZF and CF = 0
14654       X86CC = X86::COND_A;
14655       break;
14656     }
14657
14658     SDValue LHS = Op.getOperand(1);
14659     SDValue RHS = Op.getOperand(2);
14660     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
14661     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
14662     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14663     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
14664     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14665   }
14666   case Intrinsic::x86_avx512_kortestz_w:
14667   case Intrinsic::x86_avx512_kortestc_w: {
14668     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
14669     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
14670     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
14671     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14672     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
14673     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
14674     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14675   }
14676
14677   case Intrinsic::x86_sse42_pcmpistria128:
14678   case Intrinsic::x86_sse42_pcmpestria128:
14679   case Intrinsic::x86_sse42_pcmpistric128:
14680   case Intrinsic::x86_sse42_pcmpestric128:
14681   case Intrinsic::x86_sse42_pcmpistrio128:
14682   case Intrinsic::x86_sse42_pcmpestrio128:
14683   case Intrinsic::x86_sse42_pcmpistris128:
14684   case Intrinsic::x86_sse42_pcmpestris128:
14685   case Intrinsic::x86_sse42_pcmpistriz128:
14686   case Intrinsic::x86_sse42_pcmpestriz128: {
14687     unsigned Opcode;
14688     unsigned X86CC;
14689     switch (IntNo) {
14690     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14691     case Intrinsic::x86_sse42_pcmpistria128:
14692       Opcode = X86ISD::PCMPISTRI;
14693       X86CC = X86::COND_A;
14694       break;
14695     case Intrinsic::x86_sse42_pcmpestria128:
14696       Opcode = X86ISD::PCMPESTRI;
14697       X86CC = X86::COND_A;
14698       break;
14699     case Intrinsic::x86_sse42_pcmpistric128:
14700       Opcode = X86ISD::PCMPISTRI;
14701       X86CC = X86::COND_B;
14702       break;
14703     case Intrinsic::x86_sse42_pcmpestric128:
14704       Opcode = X86ISD::PCMPESTRI;
14705       X86CC = X86::COND_B;
14706       break;
14707     case Intrinsic::x86_sse42_pcmpistrio128:
14708       Opcode = X86ISD::PCMPISTRI;
14709       X86CC = X86::COND_O;
14710       break;
14711     case Intrinsic::x86_sse42_pcmpestrio128:
14712       Opcode = X86ISD::PCMPESTRI;
14713       X86CC = X86::COND_O;
14714       break;
14715     case Intrinsic::x86_sse42_pcmpistris128:
14716       Opcode = X86ISD::PCMPISTRI;
14717       X86CC = X86::COND_S;
14718       break;
14719     case Intrinsic::x86_sse42_pcmpestris128:
14720       Opcode = X86ISD::PCMPESTRI;
14721       X86CC = X86::COND_S;
14722       break;
14723     case Intrinsic::x86_sse42_pcmpistriz128:
14724       Opcode = X86ISD::PCMPISTRI;
14725       X86CC = X86::COND_E;
14726       break;
14727     case Intrinsic::x86_sse42_pcmpestriz128:
14728       Opcode = X86ISD::PCMPESTRI;
14729       X86CC = X86::COND_E;
14730       break;
14731     }
14732     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14733     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14734     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
14735     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14736                                 DAG.getConstant(X86CC, MVT::i8),
14737                                 SDValue(PCMP.getNode(), 1));
14738     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14739   }
14740
14741   case Intrinsic::x86_sse42_pcmpistri128:
14742   case Intrinsic::x86_sse42_pcmpestri128: {
14743     unsigned Opcode;
14744     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
14745       Opcode = X86ISD::PCMPISTRI;
14746     else
14747       Opcode = X86ISD::PCMPESTRI;
14748
14749     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14750     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14751     return DAG.getNode(Opcode, dl, VTs, NewOps);
14752   }
14753   }
14754 }
14755
14756 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14757                               SDValue Src, SDValue Mask, SDValue Base,
14758                               SDValue Index, SDValue ScaleOp, SDValue Chain,
14759                               const X86Subtarget * Subtarget) {
14760   SDLoc dl(Op);
14761   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14762   assert(C && "Invalid scale type");
14763   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14764   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14765                              Index.getSimpleValueType().getVectorNumElements());
14766   SDValue MaskInReg;
14767   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14768   if (MaskC)
14769     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14770   else
14771     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14772   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
14773   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14774   SDValue Segment = DAG.getRegister(0, MVT::i32);
14775   if (Src.getOpcode() == ISD::UNDEF)
14776     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
14777   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14778   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14779   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
14780   return DAG.getMergeValues(RetOps, dl);
14781 }
14782
14783 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14784                                SDValue Src, SDValue Mask, SDValue Base,
14785                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
14786   SDLoc dl(Op);
14787   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14788   assert(C && "Invalid scale type");
14789   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14790   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14791   SDValue Segment = DAG.getRegister(0, MVT::i32);
14792   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14793                              Index.getSimpleValueType().getVectorNumElements());
14794   SDValue MaskInReg;
14795   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14796   if (MaskC)
14797     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14798   else
14799     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14800   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
14801   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
14802   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14803   return SDValue(Res, 1);
14804 }
14805
14806 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14807                                SDValue Mask, SDValue Base, SDValue Index,
14808                                SDValue ScaleOp, SDValue Chain) {
14809   SDLoc dl(Op);
14810   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14811   assert(C && "Invalid scale type");
14812   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14813   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14814   SDValue Segment = DAG.getRegister(0, MVT::i32);
14815   EVT MaskVT =
14816     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
14817   SDValue MaskInReg;
14818   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14819   if (MaskC)
14820     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14821   else
14822     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14823   //SDVTList VTs = DAG.getVTList(MVT::Other);
14824   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14825   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
14826   return SDValue(Res, 0);
14827 }
14828
14829 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
14830 // read performance monitor counters (x86_rdpmc).
14831 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
14832                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14833                               SmallVectorImpl<SDValue> &Results) {
14834   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14835   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14836   SDValue LO, HI;
14837
14838   // The ECX register is used to select the index of the performance counter
14839   // to read.
14840   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
14841                                    N->getOperand(2));
14842   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
14843
14844   // Reads the content of a 64-bit performance counter and returns it in the
14845   // registers EDX:EAX.
14846   if (Subtarget->is64Bit()) {
14847     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14848     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14849                             LO.getValue(2));
14850   } else {
14851     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14852     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14853                             LO.getValue(2));
14854   }
14855   Chain = HI.getValue(1);
14856
14857   if (Subtarget->is64Bit()) {
14858     // The EAX register is loaded with the low-order 32 bits. The EDX register
14859     // is loaded with the supported high-order bits of the counter.
14860     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14861                               DAG.getConstant(32, MVT::i8));
14862     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14863     Results.push_back(Chain);
14864     return;
14865   }
14866
14867   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14868   SDValue Ops[] = { LO, HI };
14869   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14870   Results.push_back(Pair);
14871   Results.push_back(Chain);
14872 }
14873
14874 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
14875 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
14876 // also used to custom lower READCYCLECOUNTER nodes.
14877 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
14878                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14879                               SmallVectorImpl<SDValue> &Results) {
14880   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14881   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
14882   SDValue LO, HI;
14883
14884   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
14885   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
14886   // and the EAX register is loaded with the low-order 32 bits.
14887   if (Subtarget->is64Bit()) {
14888     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14889     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14890                             LO.getValue(2));
14891   } else {
14892     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14893     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14894                             LO.getValue(2));
14895   }
14896   SDValue Chain = HI.getValue(1);
14897
14898   if (Opcode == X86ISD::RDTSCP_DAG) {
14899     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14900
14901     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
14902     // the ECX register. Add 'ecx' explicitly to the chain.
14903     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
14904                                      HI.getValue(2));
14905     // Explicitly store the content of ECX at the location passed in input
14906     // to the 'rdtscp' intrinsic.
14907     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
14908                          MachinePointerInfo(), false, false, 0);
14909   }
14910
14911   if (Subtarget->is64Bit()) {
14912     // The EDX register is loaded with the high-order 32 bits of the MSR, and
14913     // the EAX register is loaded with the low-order 32 bits.
14914     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14915                               DAG.getConstant(32, MVT::i8));
14916     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14917     Results.push_back(Chain);
14918     return;
14919   }
14920
14921   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14922   SDValue Ops[] = { LO, HI };
14923   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14924   Results.push_back(Pair);
14925   Results.push_back(Chain);
14926 }
14927
14928 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
14929                                      SelectionDAG &DAG) {
14930   SmallVector<SDValue, 2> Results;
14931   SDLoc DL(Op);
14932   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
14933                           Results);
14934   return DAG.getMergeValues(Results, DL);
14935 }
14936
14937
14938 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14939                                       SelectionDAG &DAG) {
14940   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
14941
14942   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
14943   if (!IntrData)
14944     return SDValue();
14945
14946   SDLoc dl(Op);
14947   switch(IntrData->Type) {
14948   default:
14949     llvm_unreachable("Unknown Intrinsic Type");
14950     break;
14951   case RDSEED:
14952   case RDRAND: {
14953     // Emit the node with the right value type.
14954     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
14955     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
14956
14957     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
14958     // Otherwise return the value from Rand, which is always 0, casted to i32.
14959     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
14960                       DAG.getConstant(1, Op->getValueType(1)),
14961                       DAG.getConstant(X86::COND_B, MVT::i32),
14962                       SDValue(Result.getNode(), 1) };
14963     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
14964                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
14965                                   Ops);
14966
14967     // Return { result, isValid, chain }.
14968     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
14969                        SDValue(Result.getNode(), 2));
14970   }
14971   case GATHER: {
14972   //gather(v1, mask, index, base, scale);
14973     SDValue Chain = Op.getOperand(0);
14974     SDValue Src   = Op.getOperand(2);
14975     SDValue Base  = Op.getOperand(3);
14976     SDValue Index = Op.getOperand(4);
14977     SDValue Mask  = Op.getOperand(5);
14978     SDValue Scale = Op.getOperand(6);
14979     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
14980                           Subtarget);
14981   }
14982   case SCATTER: {
14983   //scatter(base, mask, index, v1, scale);
14984     SDValue Chain = Op.getOperand(0);
14985     SDValue Base  = Op.getOperand(2);
14986     SDValue Mask  = Op.getOperand(3);
14987     SDValue Index = Op.getOperand(4);
14988     SDValue Src   = Op.getOperand(5);
14989     SDValue Scale = Op.getOperand(6);
14990     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
14991   }
14992   case PREFETCH: {
14993     SDValue Hint = Op.getOperand(6);
14994     unsigned HintVal;
14995     if (dyn_cast<ConstantSDNode> (Hint) == nullptr ||
14996         (HintVal = dyn_cast<ConstantSDNode> (Hint)->getZExtValue()) > 1)
14997       llvm_unreachable("Wrong prefetch hint in intrinsic: should be 0 or 1");
14998     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
14999     SDValue Chain = Op.getOperand(0);
15000     SDValue Mask  = Op.getOperand(2);
15001     SDValue Index = Op.getOperand(3);
15002     SDValue Base  = Op.getOperand(4);
15003     SDValue Scale = Op.getOperand(5);
15004     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15005   }
15006   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15007   case RDTSC: {
15008     SmallVector<SDValue, 2> Results;
15009     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget, Results);
15010     return DAG.getMergeValues(Results, dl);
15011   }
15012   // Read Performance Monitoring Counters.
15013   case RDPMC: {
15014     SmallVector<SDValue, 2> Results;
15015     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15016     return DAG.getMergeValues(Results, dl);
15017   }
15018   // XTEST intrinsics.
15019   case XTEST: {
15020     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15021     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15022     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15023                                 DAG.getConstant(X86::COND_NE, MVT::i8),
15024                                 InTrans);
15025     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15026     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15027                        Ret, SDValue(InTrans.getNode(), 1));
15028   }
15029   // ADC/ADCX/SBB
15030   case ADX: {
15031     SmallVector<SDValue, 2> Results;
15032     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15033     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15034     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15035                                 DAG.getConstant(-1, MVT::i8));
15036     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15037                               Op.getOperand(4), GenCF.getValue(1));
15038     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15039                                  Op.getOperand(5), MachinePointerInfo(),
15040                                  false, false, 0);
15041     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15042                                 DAG.getConstant(X86::COND_B, MVT::i8),
15043                                 Res.getValue(1));
15044     Results.push_back(SetCC);
15045     Results.push_back(Store);
15046     return DAG.getMergeValues(Results, dl);
15047   }
15048   case COMPRESS_TO_MEM: {
15049     SDLoc dl(Op);
15050     SDValue Mask = Op.getOperand(4);
15051     SDValue DataToCompress = Op.getOperand(3);
15052     SDValue Addr = Op.getOperand(2);
15053     SDValue Chain = Op.getOperand(0);
15054
15055     if (isAllOnes(Mask)) // return just a store
15056       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15057                           MachinePointerInfo(), false, false, 0);
15058
15059     EVT VT = DataToCompress.getValueType();
15060     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15061                                   VT.getVectorNumElements());
15062     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15063                                      Mask.getValueType().getSizeInBits());
15064     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15065                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15066                                 DAG.getIntPtrConstant(0));
15067
15068     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15069                                       DataToCompress, DAG.getUNDEF(VT));
15070     return DAG.getStore(Chain, dl, Compressed, Addr,
15071                         MachinePointerInfo(), false, false, 0);
15072   }
15073   case EXPAND_FROM_MEM: {
15074     SDLoc dl(Op);
15075     SDValue Mask = Op.getOperand(4);
15076     SDValue PathThru = Op.getOperand(3);
15077     SDValue Addr = Op.getOperand(2);
15078     SDValue Chain = Op.getOperand(0);
15079     EVT VT = Op.getValueType();
15080
15081     if (isAllOnes(Mask)) // return just a load
15082       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15083                          false, 0);
15084     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15085                                   VT.getVectorNumElements());
15086     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15087                                      Mask.getValueType().getSizeInBits());
15088     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15089                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15090                                 DAG.getIntPtrConstant(0));
15091
15092     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15093                                    false, false, false, 0);
15094
15095     SDValue Results[] = {
15096         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15097         Chain};
15098     return DAG.getMergeValues(Results, dl);
15099   }
15100   }
15101 }
15102
15103 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15104                                            SelectionDAG &DAG) const {
15105   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15106   MFI->setReturnAddressIsTaken(true);
15107
15108   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15109     return SDValue();
15110
15111   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15112   SDLoc dl(Op);
15113   EVT PtrVT = getPointerTy();
15114
15115   if (Depth > 0) {
15116     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15117     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15118     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
15119     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15120                        DAG.getNode(ISD::ADD, dl, PtrVT,
15121                                    FrameAddr, Offset),
15122                        MachinePointerInfo(), false, false, false, 0);
15123   }
15124
15125   // Just load the return address.
15126   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15127   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15128                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15129 }
15130
15131 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15132   MachineFunction &MF = DAG.getMachineFunction();
15133   MachineFrameInfo *MFI = MF.getFrameInfo();
15134   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15135   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15136   EVT VT = Op.getValueType();
15137
15138   MFI->setFrameAddressIsTaken(true);
15139
15140   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15141     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15142     // is not possible to crawl up the stack without looking at the unwind codes
15143     // simultaneously.
15144     int FrameAddrIndex = FuncInfo->getFAIndex();
15145     if (!FrameAddrIndex) {
15146       // Set up a frame object for the return address.
15147       unsigned SlotSize = RegInfo->getSlotSize();
15148       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15149           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15150       FuncInfo->setFAIndex(FrameAddrIndex);
15151     }
15152     return DAG.getFrameIndex(FrameAddrIndex, VT);
15153   }
15154
15155   unsigned FrameReg =
15156       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15157   SDLoc dl(Op);  // FIXME probably not meaningful
15158   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15159   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15160           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15161          "Invalid Frame Register!");
15162   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15163   while (Depth--)
15164     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15165                             MachinePointerInfo(),
15166                             false, false, false, 0);
15167   return FrameAddr;
15168 }
15169
15170 // FIXME? Maybe this could be a TableGen attribute on some registers and
15171 // this table could be generated automatically from RegInfo.
15172 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15173                                               EVT VT) const {
15174   unsigned Reg = StringSwitch<unsigned>(RegName)
15175                        .Case("esp", X86::ESP)
15176                        .Case("rsp", X86::RSP)
15177                        .Default(0);
15178   if (Reg)
15179     return Reg;
15180   report_fatal_error("Invalid register name global variable");
15181 }
15182
15183 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15184                                                      SelectionDAG &DAG) const {
15185   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15186   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
15187 }
15188
15189 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15190   SDValue Chain     = Op.getOperand(0);
15191   SDValue Offset    = Op.getOperand(1);
15192   SDValue Handler   = Op.getOperand(2);
15193   SDLoc dl      (Op);
15194
15195   EVT PtrVT = getPointerTy();
15196   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15197   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15198   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15199           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15200          "Invalid Frame Register!");
15201   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15202   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15203
15204   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15205                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
15206   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15207   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15208                        false, false, 0);
15209   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15210
15211   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15212                      DAG.getRegister(StoreAddrReg, PtrVT));
15213 }
15214
15215 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15216                                                SelectionDAG &DAG) const {
15217   SDLoc DL(Op);
15218   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15219                      DAG.getVTList(MVT::i32, MVT::Other),
15220                      Op.getOperand(0), Op.getOperand(1));
15221 }
15222
15223 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15224                                                 SelectionDAG &DAG) const {
15225   SDLoc DL(Op);
15226   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15227                      Op.getOperand(0), Op.getOperand(1));
15228 }
15229
15230 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15231   return Op.getOperand(0);
15232 }
15233
15234 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15235                                                 SelectionDAG &DAG) const {
15236   SDValue Root = Op.getOperand(0);
15237   SDValue Trmp = Op.getOperand(1); // trampoline
15238   SDValue FPtr = Op.getOperand(2); // nested function
15239   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15240   SDLoc dl (Op);
15241
15242   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15243   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15244
15245   if (Subtarget->is64Bit()) {
15246     SDValue OutChains[6];
15247
15248     // Large code-model.
15249     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15250     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15251
15252     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15253     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15254
15255     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15256
15257     // Load the pointer to the nested function into R11.
15258     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15259     SDValue Addr = Trmp;
15260     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15261                                 Addr, MachinePointerInfo(TrmpAddr),
15262                                 false, false, 0);
15263
15264     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15265                        DAG.getConstant(2, MVT::i64));
15266     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15267                                 MachinePointerInfo(TrmpAddr, 2),
15268                                 false, false, 2);
15269
15270     // Load the 'nest' parameter value into R10.
15271     // R10 is specified in X86CallingConv.td
15272     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15273     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15274                        DAG.getConstant(10, MVT::i64));
15275     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15276                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15277                                 false, false, 0);
15278
15279     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15280                        DAG.getConstant(12, MVT::i64));
15281     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15282                                 MachinePointerInfo(TrmpAddr, 12),
15283                                 false, false, 2);
15284
15285     // Jump to the nested function.
15286     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15287     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15288                        DAG.getConstant(20, MVT::i64));
15289     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15290                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15291                                 false, false, 0);
15292
15293     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15294     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15295                        DAG.getConstant(22, MVT::i64));
15296     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
15297                                 MachinePointerInfo(TrmpAddr, 22),
15298                                 false, false, 0);
15299
15300     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15301   } else {
15302     const Function *Func =
15303       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15304     CallingConv::ID CC = Func->getCallingConv();
15305     unsigned NestReg;
15306
15307     switch (CC) {
15308     default:
15309       llvm_unreachable("Unsupported calling convention");
15310     case CallingConv::C:
15311     case CallingConv::X86_StdCall: {
15312       // Pass 'nest' parameter in ECX.
15313       // Must be kept in sync with X86CallingConv.td
15314       NestReg = X86::ECX;
15315
15316       // Check that ECX wasn't needed by an 'inreg' parameter.
15317       FunctionType *FTy = Func->getFunctionType();
15318       const AttributeSet &Attrs = Func->getAttributes();
15319
15320       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15321         unsigned InRegCount = 0;
15322         unsigned Idx = 1;
15323
15324         for (FunctionType::param_iterator I = FTy->param_begin(),
15325              E = FTy->param_end(); I != E; ++I, ++Idx)
15326           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15327             // FIXME: should only count parameters that are lowered to integers.
15328             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15329
15330         if (InRegCount > 2) {
15331           report_fatal_error("Nest register in use - reduce number of inreg"
15332                              " parameters!");
15333         }
15334       }
15335       break;
15336     }
15337     case CallingConv::X86_FastCall:
15338     case CallingConv::X86_ThisCall:
15339     case CallingConv::Fast:
15340       // Pass 'nest' parameter in EAX.
15341       // Must be kept in sync with X86CallingConv.td
15342       NestReg = X86::EAX;
15343       break;
15344     }
15345
15346     SDValue OutChains[4];
15347     SDValue Addr, Disp;
15348
15349     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15350                        DAG.getConstant(10, MVT::i32));
15351     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15352
15353     // This is storing the opcode for MOV32ri.
15354     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15355     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15356     OutChains[0] = DAG.getStore(Root, dl,
15357                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
15358                                 Trmp, MachinePointerInfo(TrmpAddr),
15359                                 false, false, 0);
15360
15361     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15362                        DAG.getConstant(1, MVT::i32));
15363     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15364                                 MachinePointerInfo(TrmpAddr, 1),
15365                                 false, false, 1);
15366
15367     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15368     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15369                        DAG.getConstant(5, MVT::i32));
15370     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
15371                                 MachinePointerInfo(TrmpAddr, 5),
15372                                 false, false, 1);
15373
15374     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15375                        DAG.getConstant(6, MVT::i32));
15376     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15377                                 MachinePointerInfo(TrmpAddr, 6),
15378                                 false, false, 1);
15379
15380     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15381   }
15382 }
15383
15384 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15385                                             SelectionDAG &DAG) const {
15386   /*
15387    The rounding mode is in bits 11:10 of FPSR, and has the following
15388    settings:
15389      00 Round to nearest
15390      01 Round to -inf
15391      10 Round to +inf
15392      11 Round to 0
15393
15394   FLT_ROUNDS, on the other hand, expects the following:
15395     -1 Undefined
15396      0 Round to 0
15397      1 Round to nearest
15398      2 Round to +inf
15399      3 Round to -inf
15400
15401   To perform the conversion, we do:
15402     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15403   */
15404
15405   MachineFunction &MF = DAG.getMachineFunction();
15406   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15407   unsigned StackAlignment = TFI.getStackAlignment();
15408   MVT VT = Op.getSimpleValueType();
15409   SDLoc DL(Op);
15410
15411   // Save FP Control Word to stack slot
15412   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15413   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15414
15415   MachineMemOperand *MMO =
15416    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15417                            MachineMemOperand::MOStore, 2, 2);
15418
15419   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15420   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15421                                           DAG.getVTList(MVT::Other),
15422                                           Ops, MVT::i16, MMO);
15423
15424   // Load FP Control Word from stack slot
15425   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15426                             MachinePointerInfo(), false, false, false, 0);
15427
15428   // Transform as necessary
15429   SDValue CWD1 =
15430     DAG.getNode(ISD::SRL, DL, MVT::i16,
15431                 DAG.getNode(ISD::AND, DL, MVT::i16,
15432                             CWD, DAG.getConstant(0x800, MVT::i16)),
15433                 DAG.getConstant(11, MVT::i8));
15434   SDValue CWD2 =
15435     DAG.getNode(ISD::SRL, DL, MVT::i16,
15436                 DAG.getNode(ISD::AND, DL, MVT::i16,
15437                             CWD, DAG.getConstant(0x400, MVT::i16)),
15438                 DAG.getConstant(9, MVT::i8));
15439
15440   SDValue RetVal =
15441     DAG.getNode(ISD::AND, DL, MVT::i16,
15442                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15443                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15444                             DAG.getConstant(1, MVT::i16)),
15445                 DAG.getConstant(3, MVT::i16));
15446
15447   return DAG.getNode((VT.getSizeInBits() < 16 ?
15448                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15449 }
15450
15451 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15452   MVT VT = Op.getSimpleValueType();
15453   EVT OpVT = VT;
15454   unsigned NumBits = VT.getSizeInBits();
15455   SDLoc dl(Op);
15456
15457   Op = Op.getOperand(0);
15458   if (VT == MVT::i8) {
15459     // Zero extend to i32 since there is not an i8 bsr.
15460     OpVT = MVT::i32;
15461     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15462   }
15463
15464   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15465   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15466   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15467
15468   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15469   SDValue Ops[] = {
15470     Op,
15471     DAG.getConstant(NumBits+NumBits-1, OpVT),
15472     DAG.getConstant(X86::COND_E, MVT::i8),
15473     Op.getValue(1)
15474   };
15475   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15476
15477   // Finally xor with NumBits-1.
15478   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15479
15480   if (VT == MVT::i8)
15481     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15482   return Op;
15483 }
15484
15485 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15486   MVT VT = Op.getSimpleValueType();
15487   EVT OpVT = VT;
15488   unsigned NumBits = VT.getSizeInBits();
15489   SDLoc dl(Op);
15490
15491   Op = Op.getOperand(0);
15492   if (VT == MVT::i8) {
15493     // Zero extend to i32 since there is not an i8 bsr.
15494     OpVT = MVT::i32;
15495     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15496   }
15497
15498   // Issue a bsr (scan bits in reverse).
15499   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15500   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15501
15502   // And xor with NumBits-1.
15503   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15504
15505   if (VT == MVT::i8)
15506     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15507   return Op;
15508 }
15509
15510 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15511   MVT VT = Op.getSimpleValueType();
15512   unsigned NumBits = VT.getSizeInBits();
15513   SDLoc dl(Op);
15514   Op = Op.getOperand(0);
15515
15516   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15517   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15518   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15519
15520   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15521   SDValue Ops[] = {
15522     Op,
15523     DAG.getConstant(NumBits, VT),
15524     DAG.getConstant(X86::COND_E, MVT::i8),
15525     Op.getValue(1)
15526   };
15527   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15528 }
15529
15530 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15531 // ones, and then concatenate the result back.
15532 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15533   MVT VT = Op.getSimpleValueType();
15534
15535   assert(VT.is256BitVector() && VT.isInteger() &&
15536          "Unsupported value type for operation");
15537
15538   unsigned NumElems = VT.getVectorNumElements();
15539   SDLoc dl(Op);
15540
15541   // Extract the LHS vectors
15542   SDValue LHS = Op.getOperand(0);
15543   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15544   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15545
15546   // Extract the RHS vectors
15547   SDValue RHS = Op.getOperand(1);
15548   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15549   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15550
15551   MVT EltVT = VT.getVectorElementType();
15552   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15553
15554   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15555                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15556                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15557 }
15558
15559 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15560   assert(Op.getSimpleValueType().is256BitVector() &&
15561          Op.getSimpleValueType().isInteger() &&
15562          "Only handle AVX 256-bit vector integer operation");
15563   return Lower256IntArith(Op, DAG);
15564 }
15565
15566 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15567   assert(Op.getSimpleValueType().is256BitVector() &&
15568          Op.getSimpleValueType().isInteger() &&
15569          "Only handle AVX 256-bit vector integer operation");
15570   return Lower256IntArith(Op, DAG);
15571 }
15572
15573 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15574                         SelectionDAG &DAG) {
15575   SDLoc dl(Op);
15576   MVT VT = Op.getSimpleValueType();
15577
15578   // Decompose 256-bit ops into smaller 128-bit ops.
15579   if (VT.is256BitVector() && !Subtarget->hasInt256())
15580     return Lower256IntArith(Op, DAG);
15581
15582   SDValue A = Op.getOperand(0);
15583   SDValue B = Op.getOperand(1);
15584
15585   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
15586   if (VT == MVT::v4i32) {
15587     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
15588            "Should not custom lower when pmuldq is available!");
15589
15590     // Extract the odd parts.
15591     static const int UnpackMask[] = { 1, -1, 3, -1 };
15592     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
15593     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
15594
15595     // Multiply the even parts.
15596     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
15597     // Now multiply odd parts.
15598     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
15599
15600     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
15601     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
15602
15603     // Merge the two vectors back together with a shuffle. This expands into 2
15604     // shuffles.
15605     static const int ShufMask[] = { 0, 4, 2, 6 };
15606     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
15607   }
15608
15609   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
15610          "Only know how to lower V2I64/V4I64/V8I64 multiply");
15611
15612   //  Ahi = psrlqi(a, 32);
15613   //  Bhi = psrlqi(b, 32);
15614   //
15615   //  AloBlo = pmuludq(a, b);
15616   //  AloBhi = pmuludq(a, Bhi);
15617   //  AhiBlo = pmuludq(Ahi, b);
15618
15619   //  AloBhi = psllqi(AloBhi, 32);
15620   //  AhiBlo = psllqi(AhiBlo, 32);
15621   //  return AloBlo + AloBhi + AhiBlo;
15622
15623   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
15624   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
15625
15626   // Bit cast to 32-bit vectors for MULUDQ
15627   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
15628                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
15629   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
15630   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
15631   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
15632   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
15633
15634   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
15635   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
15636   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
15637
15638   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
15639   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
15640
15641   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
15642   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
15643 }
15644
15645 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
15646   assert(Subtarget->isTargetWin64() && "Unexpected target");
15647   EVT VT = Op.getValueType();
15648   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
15649          "Unexpected return type for lowering");
15650
15651   RTLIB::Libcall LC;
15652   bool isSigned;
15653   switch (Op->getOpcode()) {
15654   default: llvm_unreachable("Unexpected request for libcall!");
15655   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
15656   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
15657   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
15658   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
15659   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
15660   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
15661   }
15662
15663   SDLoc dl(Op);
15664   SDValue InChain = DAG.getEntryNode();
15665
15666   TargetLowering::ArgListTy Args;
15667   TargetLowering::ArgListEntry Entry;
15668   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
15669     EVT ArgVT = Op->getOperand(i).getValueType();
15670     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
15671            "Unexpected argument type for lowering");
15672     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
15673     Entry.Node = StackPtr;
15674     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
15675                            false, false, 16);
15676     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15677     Entry.Ty = PointerType::get(ArgTy,0);
15678     Entry.isSExt = false;
15679     Entry.isZExt = false;
15680     Args.push_back(Entry);
15681   }
15682
15683   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
15684                                          getPointerTy());
15685
15686   TargetLowering::CallLoweringInfo CLI(DAG);
15687   CLI.setDebugLoc(dl).setChain(InChain)
15688     .setCallee(getLibcallCallingConv(LC),
15689                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
15690                Callee, std::move(Args), 0)
15691     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
15692
15693   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
15694   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
15695 }
15696
15697 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
15698                              SelectionDAG &DAG) {
15699   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
15700   EVT VT = Op0.getValueType();
15701   SDLoc dl(Op);
15702
15703   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
15704          (VT == MVT::v8i32 && Subtarget->hasInt256()));
15705
15706   // PMULxD operations multiply each even value (starting at 0) of LHS with
15707   // the related value of RHS and produce a widen result.
15708   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15709   // => <2 x i64> <ae|cg>
15710   //
15711   // In other word, to have all the results, we need to perform two PMULxD:
15712   // 1. one with the even values.
15713   // 2. one with the odd values.
15714   // To achieve #2, with need to place the odd values at an even position.
15715   //
15716   // Place the odd value at an even position (basically, shift all values 1
15717   // step to the left):
15718   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
15719   // <a|b|c|d> => <b|undef|d|undef>
15720   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
15721   // <e|f|g|h> => <f|undef|h|undef>
15722   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
15723
15724   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
15725   // ints.
15726   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
15727   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
15728   unsigned Opcode =
15729       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
15730   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15731   // => <2 x i64> <ae|cg>
15732   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
15733                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
15734   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
15735   // => <2 x i64> <bf|dh>
15736   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
15737                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
15738
15739   // Shuffle it back into the right order.
15740   SDValue Highs, Lows;
15741   if (VT == MVT::v8i32) {
15742     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
15743     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15744     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
15745     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15746   } else {
15747     const int HighMask[] = {1, 5, 3, 7};
15748     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15749     const int LowMask[] = {0, 4, 2, 6};
15750     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15751   }
15752
15753   // If we have a signed multiply but no PMULDQ fix up the high parts of a
15754   // unsigned multiply.
15755   if (IsSigned && !Subtarget->hasSSE41()) {
15756     SDValue ShAmt =
15757         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
15758     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
15759                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
15760     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
15761                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
15762
15763     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
15764     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
15765   }
15766
15767   // The first result of MUL_LOHI is actually the low value, followed by the
15768   // high value.
15769   SDValue Ops[] = {Lows, Highs};
15770   return DAG.getMergeValues(Ops, dl);
15771 }
15772
15773 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
15774                                          const X86Subtarget *Subtarget) {
15775   MVT VT = Op.getSimpleValueType();
15776   SDLoc dl(Op);
15777   SDValue R = Op.getOperand(0);
15778   SDValue Amt = Op.getOperand(1);
15779
15780   // Optimize shl/srl/sra with constant shift amount.
15781   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
15782     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
15783       uint64_t ShiftAmt = ShiftConst->getZExtValue();
15784
15785       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
15786           (Subtarget->hasInt256() &&
15787            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15788           (Subtarget->hasAVX512() &&
15789            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15790         if (Op.getOpcode() == ISD::SHL)
15791           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15792                                             DAG);
15793         if (Op.getOpcode() == ISD::SRL)
15794           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15795                                             DAG);
15796         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
15797           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15798                                             DAG);
15799       }
15800
15801       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
15802         unsigned NumElts = VT.getVectorNumElements();
15803         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
15804
15805         if (Op.getOpcode() == ISD::SHL) {
15806           // Make a large shift.
15807           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
15808                                                    R, ShiftAmt, DAG);
15809           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
15810           // Zero out the rightmost bits.
15811           SmallVector<SDValue, 32> V(
15812               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), MVT::i8));
15813           return DAG.getNode(ISD::AND, dl, VT, SHL,
15814                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15815         }
15816         if (Op.getOpcode() == ISD::SRL) {
15817           // Make a large shift.
15818           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
15819                                                    R, ShiftAmt, DAG);
15820           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
15821           // Zero out the leftmost bits.
15822           SmallVector<SDValue, 32> V(
15823               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, MVT::i8));
15824           return DAG.getNode(ISD::AND, dl, VT, SRL,
15825                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15826         }
15827         if (Op.getOpcode() == ISD::SRA) {
15828           if (ShiftAmt == 7) {
15829             // R s>> 7  ===  R s< 0
15830             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
15831             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
15832           }
15833
15834           // R s>> a === ((R u>> a) ^ m) - m
15835           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
15836           SmallVector<SDValue, 32> V(NumElts,
15837                                      DAG.getConstant(128 >> ShiftAmt, MVT::i8));
15838           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
15839           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
15840           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
15841           return Res;
15842         }
15843         llvm_unreachable("Unknown shift opcode.");
15844       }
15845     }
15846   }
15847
15848   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15849   if (!Subtarget->is64Bit() &&
15850       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
15851       Amt.getOpcode() == ISD::BITCAST &&
15852       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15853     Amt = Amt.getOperand(0);
15854     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15855                      VT.getVectorNumElements();
15856     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
15857     uint64_t ShiftAmt = 0;
15858     for (unsigned i = 0; i != Ratio; ++i) {
15859       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
15860       if (!C)
15861         return SDValue();
15862       // 6 == Log2(64)
15863       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
15864     }
15865     // Check remaining shift amounts.
15866     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15867       uint64_t ShAmt = 0;
15868       for (unsigned j = 0; j != Ratio; ++j) {
15869         ConstantSDNode *C =
15870           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
15871         if (!C)
15872           return SDValue();
15873         // 6 == Log2(64)
15874         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
15875       }
15876       if (ShAmt != ShiftAmt)
15877         return SDValue();
15878     }
15879     switch (Op.getOpcode()) {
15880     default:
15881       llvm_unreachable("Unknown shift opcode!");
15882     case ISD::SHL:
15883       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15884                                         DAG);
15885     case ISD::SRL:
15886       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15887                                         DAG);
15888     case ISD::SRA:
15889       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15890                                         DAG);
15891     }
15892   }
15893
15894   return SDValue();
15895 }
15896
15897 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
15898                                         const X86Subtarget* Subtarget) {
15899   MVT VT = Op.getSimpleValueType();
15900   SDLoc dl(Op);
15901   SDValue R = Op.getOperand(0);
15902   SDValue Amt = Op.getOperand(1);
15903
15904   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
15905       VT == MVT::v4i32 || VT == MVT::v8i16 ||
15906       (Subtarget->hasInt256() &&
15907        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
15908         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15909        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15910     SDValue BaseShAmt;
15911     EVT EltVT = VT.getVectorElementType();
15912
15913     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
15914       // Check if this build_vector node is doing a splat.
15915       // If so, then set BaseShAmt equal to the splat value.
15916       BaseShAmt = BV->getSplatValue();
15917       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
15918         BaseShAmt = SDValue();
15919     } else {
15920       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
15921         Amt = Amt.getOperand(0);
15922
15923       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
15924       if (SVN && SVN->isSplat()) {
15925         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
15926         SDValue InVec = Amt.getOperand(0);
15927         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
15928           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
15929                  "Unexpected shuffle index found!");
15930           BaseShAmt = InVec.getOperand(SplatIdx);
15931         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
15932            if (ConstantSDNode *C =
15933                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
15934              if (C->getZExtValue() == SplatIdx)
15935                BaseShAmt = InVec.getOperand(1);
15936            }
15937         }
15938
15939         if (!BaseShAmt)
15940           // Avoid introducing an extract element from a shuffle.
15941           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
15942                                     DAG.getIntPtrConstant(SplatIdx));
15943       }
15944     }
15945
15946     if (BaseShAmt.getNode()) {
15947       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
15948       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
15949         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
15950       else if (EltVT.bitsLT(MVT::i32))
15951         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
15952
15953       switch (Op.getOpcode()) {
15954       default:
15955         llvm_unreachable("Unknown shift opcode!");
15956       case ISD::SHL:
15957         switch (VT.SimpleTy) {
15958         default: return SDValue();
15959         case MVT::v2i64:
15960         case MVT::v4i32:
15961         case MVT::v8i16:
15962         case MVT::v4i64:
15963         case MVT::v8i32:
15964         case MVT::v16i16:
15965         case MVT::v16i32:
15966         case MVT::v8i64:
15967           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
15968         }
15969       case ISD::SRA:
15970         switch (VT.SimpleTy) {
15971         default: return SDValue();
15972         case MVT::v4i32:
15973         case MVT::v8i16:
15974         case MVT::v8i32:
15975         case MVT::v16i16:
15976         case MVT::v16i32:
15977         case MVT::v8i64:
15978           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
15979         }
15980       case ISD::SRL:
15981         switch (VT.SimpleTy) {
15982         default: return SDValue();
15983         case MVT::v2i64:
15984         case MVT::v4i32:
15985         case MVT::v8i16:
15986         case MVT::v4i64:
15987         case MVT::v8i32:
15988         case MVT::v16i16:
15989         case MVT::v16i32:
15990         case MVT::v8i64:
15991           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
15992         }
15993       }
15994     }
15995   }
15996
15997   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15998   if (!Subtarget->is64Bit() &&
15999       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
16000       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
16001       Amt.getOpcode() == ISD::BITCAST &&
16002       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16003     Amt = Amt.getOperand(0);
16004     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16005                      VT.getVectorNumElements();
16006     std::vector<SDValue> Vals(Ratio);
16007     for (unsigned i = 0; i != Ratio; ++i)
16008       Vals[i] = Amt.getOperand(i);
16009     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16010       for (unsigned j = 0; j != Ratio; ++j)
16011         if (Vals[j] != Amt.getOperand(i + j))
16012           return SDValue();
16013     }
16014     switch (Op.getOpcode()) {
16015     default:
16016       llvm_unreachable("Unknown shift opcode!");
16017     case ISD::SHL:
16018       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16019     case ISD::SRL:
16020       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16021     case ISD::SRA:
16022       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16023     }
16024   }
16025
16026   return SDValue();
16027 }
16028
16029 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16030                           SelectionDAG &DAG) {
16031   MVT VT = Op.getSimpleValueType();
16032   SDLoc dl(Op);
16033   SDValue R = Op.getOperand(0);
16034   SDValue Amt = Op.getOperand(1);
16035   SDValue V;
16036
16037   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16038   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16039
16040   V = LowerScalarImmediateShift(Op, DAG, Subtarget);
16041   if (V.getNode())
16042     return V;
16043
16044   V = LowerScalarVariableShift(Op, DAG, Subtarget);
16045   if (V.getNode())
16046       return V;
16047
16048   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16049     return Op;
16050   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16051   if (Subtarget->hasInt256()) {
16052     if (Op.getOpcode() == ISD::SRL &&
16053         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16054          VT == MVT::v4i64 || VT == MVT::v8i32))
16055       return Op;
16056     if (Op.getOpcode() == ISD::SHL &&
16057         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16058          VT == MVT::v4i64 || VT == MVT::v8i32))
16059       return Op;
16060     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16061       return Op;
16062   }
16063
16064   // If possible, lower this packed shift into a vector multiply instead of
16065   // expanding it into a sequence of scalar shifts.
16066   // Do this only if the vector shift count is a constant build_vector.
16067   if (Op.getOpcode() == ISD::SHL &&
16068       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16069        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16070       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16071     SmallVector<SDValue, 8> Elts;
16072     EVT SVT = VT.getScalarType();
16073     unsigned SVTBits = SVT.getSizeInBits();
16074     const APInt &One = APInt(SVTBits, 1);
16075     unsigned NumElems = VT.getVectorNumElements();
16076
16077     for (unsigned i=0; i !=NumElems; ++i) {
16078       SDValue Op = Amt->getOperand(i);
16079       if (Op->getOpcode() == ISD::UNDEF) {
16080         Elts.push_back(Op);
16081         continue;
16082       }
16083
16084       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16085       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16086       uint64_t ShAmt = C.getZExtValue();
16087       if (ShAmt >= SVTBits) {
16088         Elts.push_back(DAG.getUNDEF(SVT));
16089         continue;
16090       }
16091       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
16092     }
16093     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16094     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16095   }
16096
16097   // Lower SHL with variable shift amount.
16098   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16099     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
16100
16101     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
16102     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16103     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16104     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16105   }
16106
16107   // If possible, lower this shift as a sequence of two shifts by
16108   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16109   // Example:
16110   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16111   //
16112   // Could be rewritten as:
16113   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16114   //
16115   // The advantage is that the two shifts from the example would be
16116   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16117   // the vector shift into four scalar shifts plus four pairs of vector
16118   // insert/extract.
16119   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16120       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16121     unsigned TargetOpcode = X86ISD::MOVSS;
16122     bool CanBeSimplified;
16123     // The splat value for the first packed shift (the 'X' from the example).
16124     SDValue Amt1 = Amt->getOperand(0);
16125     // The splat value for the second packed shift (the 'Y' from the example).
16126     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16127                                         Amt->getOperand(2);
16128
16129     // See if it is possible to replace this node with a sequence of
16130     // two shifts followed by a MOVSS/MOVSD
16131     if (VT == MVT::v4i32) {
16132       // Check if it is legal to use a MOVSS.
16133       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16134                         Amt2 == Amt->getOperand(3);
16135       if (!CanBeSimplified) {
16136         // Otherwise, check if we can still simplify this node using a MOVSD.
16137         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16138                           Amt->getOperand(2) == Amt->getOperand(3);
16139         TargetOpcode = X86ISD::MOVSD;
16140         Amt2 = Amt->getOperand(2);
16141       }
16142     } else {
16143       // Do similar checks for the case where the machine value type
16144       // is MVT::v8i16.
16145       CanBeSimplified = Amt1 == Amt->getOperand(1);
16146       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16147         CanBeSimplified = Amt2 == Amt->getOperand(i);
16148
16149       if (!CanBeSimplified) {
16150         TargetOpcode = X86ISD::MOVSD;
16151         CanBeSimplified = true;
16152         Amt2 = Amt->getOperand(4);
16153         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16154           CanBeSimplified = Amt1 == Amt->getOperand(i);
16155         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16156           CanBeSimplified = Amt2 == Amt->getOperand(j);
16157       }
16158     }
16159
16160     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16161         isa<ConstantSDNode>(Amt2)) {
16162       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16163       EVT CastVT = MVT::v4i32;
16164       SDValue Splat1 =
16165         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
16166       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16167       SDValue Splat2 =
16168         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
16169       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16170       if (TargetOpcode == X86ISD::MOVSD)
16171         CastVT = MVT::v2i64;
16172       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16173       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16174       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16175                                             BitCast1, DAG);
16176       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16177     }
16178   }
16179
16180   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16181     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
16182
16183     // a = a << 5;
16184     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
16185     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
16186
16187     // Turn 'a' into a mask suitable for VSELECT
16188     SDValue VSelM = DAG.getConstant(0x80, VT);
16189     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16190     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16191
16192     SDValue CM1 = DAG.getConstant(0x0f, VT);
16193     SDValue CM2 = DAG.getConstant(0x3f, VT);
16194
16195     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
16196     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
16197     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
16198     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16199     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16200
16201     // a += a
16202     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16203     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16204     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16205
16206     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
16207     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
16208     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
16209     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16210     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16211
16212     // a += a
16213     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16214     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16215     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16216
16217     // return VSELECT(r, r+r, a);
16218     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16219                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16220     return R;
16221   }
16222
16223   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16224   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16225   // solution better.
16226   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16227     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16228     unsigned ExtOpc =
16229         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16230     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16231     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16232     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16233                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16234     }
16235
16236   // Decompose 256-bit shifts into smaller 128-bit shifts.
16237   if (VT.is256BitVector()) {
16238     unsigned NumElems = VT.getVectorNumElements();
16239     MVT EltVT = VT.getVectorElementType();
16240     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16241
16242     // Extract the two vectors
16243     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16244     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16245
16246     // Recreate the shift amount vectors
16247     SDValue Amt1, Amt2;
16248     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16249       // Constant shift amount
16250       SmallVector<SDValue, 4> Amt1Csts;
16251       SmallVector<SDValue, 4> Amt2Csts;
16252       for (unsigned i = 0; i != NumElems/2; ++i)
16253         Amt1Csts.push_back(Amt->getOperand(i));
16254       for (unsigned i = NumElems/2; i != NumElems; ++i)
16255         Amt2Csts.push_back(Amt->getOperand(i));
16256
16257       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16258       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16259     } else {
16260       // Variable shift amount
16261       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16262       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16263     }
16264
16265     // Issue new vector shifts for the smaller types
16266     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16267     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16268
16269     // Concatenate the result back
16270     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16271   }
16272
16273   return SDValue();
16274 }
16275
16276 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16277   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16278   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16279   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16280   // has only one use.
16281   SDNode *N = Op.getNode();
16282   SDValue LHS = N->getOperand(0);
16283   SDValue RHS = N->getOperand(1);
16284   unsigned BaseOp = 0;
16285   unsigned Cond = 0;
16286   SDLoc DL(Op);
16287   switch (Op.getOpcode()) {
16288   default: llvm_unreachable("Unknown ovf instruction!");
16289   case ISD::SADDO:
16290     // A subtract of one will be selected as a INC. Note that INC doesn't
16291     // set CF, so we can't do this for UADDO.
16292     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16293       if (C->isOne()) {
16294         BaseOp = X86ISD::INC;
16295         Cond = X86::COND_O;
16296         break;
16297       }
16298     BaseOp = X86ISD::ADD;
16299     Cond = X86::COND_O;
16300     break;
16301   case ISD::UADDO:
16302     BaseOp = X86ISD::ADD;
16303     Cond = X86::COND_B;
16304     break;
16305   case ISD::SSUBO:
16306     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16307     // set CF, so we can't do this for USUBO.
16308     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16309       if (C->isOne()) {
16310         BaseOp = X86ISD::DEC;
16311         Cond = X86::COND_O;
16312         break;
16313       }
16314     BaseOp = X86ISD::SUB;
16315     Cond = X86::COND_O;
16316     break;
16317   case ISD::USUBO:
16318     BaseOp = X86ISD::SUB;
16319     Cond = X86::COND_B;
16320     break;
16321   case ISD::SMULO:
16322     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16323     Cond = X86::COND_O;
16324     break;
16325   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16326     if (N->getValueType(0) == MVT::i8) {
16327       BaseOp = X86ISD::UMUL8;
16328       Cond = X86::COND_O;
16329       break;
16330     }
16331     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16332                                  MVT::i32);
16333     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16334
16335     SDValue SetCC =
16336       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16337                   DAG.getConstant(X86::COND_O, MVT::i32),
16338                   SDValue(Sum.getNode(), 2));
16339
16340     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16341   }
16342   }
16343
16344   // Also sets EFLAGS.
16345   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16346   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16347
16348   SDValue SetCC =
16349     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16350                 DAG.getConstant(Cond, MVT::i32),
16351                 SDValue(Sum.getNode(), 1));
16352
16353   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16354 }
16355
16356 /// Returns true if the operand type is exactly twice the native width, and
16357 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16358 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16359 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16360 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16361   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16362
16363   if (OpWidth == 64)
16364     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16365   else if (OpWidth == 128)
16366     return Subtarget->hasCmpxchg16b();
16367   else
16368     return false;
16369 }
16370
16371 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16372   return needsCmpXchgNb(SI->getValueOperand()->getType());
16373 }
16374
16375 // Note: this turns large loads into lock cmpxchg8b/16b.
16376 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16377 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16378   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16379   return needsCmpXchgNb(PTy->getElementType());
16380 }
16381
16382 bool X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16383   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16384   const Type *MemType = AI->getType();
16385
16386   // If the operand is too big, we must see if cmpxchg8/16b is available
16387   // and default to library calls otherwise.
16388   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16389     return needsCmpXchgNb(MemType);
16390
16391   AtomicRMWInst::BinOp Op = AI->getOperation();
16392   switch (Op) {
16393   default:
16394     llvm_unreachable("Unknown atomic operation");
16395   case AtomicRMWInst::Xchg:
16396   case AtomicRMWInst::Add:
16397   case AtomicRMWInst::Sub:
16398     // It's better to use xadd, xsub or xchg for these in all cases.
16399     return false;
16400   case AtomicRMWInst::Or:
16401   case AtomicRMWInst::And:
16402   case AtomicRMWInst::Xor:
16403     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16404     // prefix to a normal instruction for these operations.
16405     return !AI->use_empty();
16406   case AtomicRMWInst::Nand:
16407   case AtomicRMWInst::Max:
16408   case AtomicRMWInst::Min:
16409   case AtomicRMWInst::UMax:
16410   case AtomicRMWInst::UMin:
16411     // These always require a non-trivial set of data operations on x86. We must
16412     // use a cmpxchg loop.
16413     return true;
16414   }
16415 }
16416
16417 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16418   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16419   // no-sse2). There isn't any reason to disable it if the target processor
16420   // supports it.
16421   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16422 }
16423
16424 LoadInst *
16425 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16426   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16427   const Type *MemType = AI->getType();
16428   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16429   // there is no benefit in turning such RMWs into loads, and it is actually
16430   // harmful as it introduces a mfence.
16431   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16432     return nullptr;
16433
16434   auto Builder = IRBuilder<>(AI);
16435   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16436   auto SynchScope = AI->getSynchScope();
16437   // We must restrict the ordering to avoid generating loads with Release or
16438   // ReleaseAcquire orderings.
16439   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16440   auto Ptr = AI->getPointerOperand();
16441
16442   // Before the load we need a fence. Here is an example lifted from
16443   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16444   // is required:
16445   // Thread 0:
16446   //   x.store(1, relaxed);
16447   //   r1 = y.fetch_add(0, release);
16448   // Thread 1:
16449   //   y.fetch_add(42, acquire);
16450   //   r2 = x.load(relaxed);
16451   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16452   // lowered to just a load without a fence. A mfence flushes the store buffer,
16453   // making the optimization clearly correct.
16454   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16455   // otherwise, we might be able to be more agressive on relaxed idempotent
16456   // rmw. In practice, they do not look useful, so we don't try to be
16457   // especially clever.
16458   if (SynchScope == SingleThread) {
16459     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16460     // the IR level, so we must wrap it in an intrinsic.
16461     return nullptr;
16462   } else if (hasMFENCE(*Subtarget)) {
16463     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16464             Intrinsic::x86_sse2_mfence);
16465     Builder.CreateCall(MFence);
16466   } else {
16467     // FIXME: it might make sense to use a locked operation here but on a
16468     // different cache-line to prevent cache-line bouncing. In practice it
16469     // is probably a small win, and x86 processors without mfence are rare
16470     // enough that we do not bother.
16471     return nullptr;
16472   }
16473
16474   // Finally we can emit the atomic load.
16475   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16476           AI->getType()->getPrimitiveSizeInBits());
16477   Loaded->setAtomic(Order, SynchScope);
16478   AI->replaceAllUsesWith(Loaded);
16479   AI->eraseFromParent();
16480   return Loaded;
16481 }
16482
16483 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16484                                  SelectionDAG &DAG) {
16485   SDLoc dl(Op);
16486   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
16487     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
16488   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
16489     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
16490
16491   // The only fence that needs an instruction is a sequentially-consistent
16492   // cross-thread fence.
16493   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
16494     if (hasMFENCE(*Subtarget))
16495       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
16496
16497     SDValue Chain = Op.getOperand(0);
16498     SDValue Zero = DAG.getConstant(0, MVT::i32);
16499     SDValue Ops[] = {
16500       DAG.getRegister(X86::ESP, MVT::i32), // Base
16501       DAG.getTargetConstant(1, MVT::i8),   // Scale
16502       DAG.getRegister(0, MVT::i32),        // Index
16503       DAG.getTargetConstant(0, MVT::i32),  // Disp
16504       DAG.getRegister(0, MVT::i32),        // Segment.
16505       Zero,
16506       Chain
16507     };
16508     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
16509     return SDValue(Res, 0);
16510   }
16511
16512   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
16513   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
16514 }
16515
16516 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
16517                              SelectionDAG &DAG) {
16518   MVT T = Op.getSimpleValueType();
16519   SDLoc DL(Op);
16520   unsigned Reg = 0;
16521   unsigned size = 0;
16522   switch(T.SimpleTy) {
16523   default: llvm_unreachable("Invalid value type!");
16524   case MVT::i8:  Reg = X86::AL;  size = 1; break;
16525   case MVT::i16: Reg = X86::AX;  size = 2; break;
16526   case MVT::i32: Reg = X86::EAX; size = 4; break;
16527   case MVT::i64:
16528     assert(Subtarget->is64Bit() && "Node not type legal!");
16529     Reg = X86::RAX; size = 8;
16530     break;
16531   }
16532   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
16533                                   Op.getOperand(2), SDValue());
16534   SDValue Ops[] = { cpIn.getValue(0),
16535                     Op.getOperand(1),
16536                     Op.getOperand(3),
16537                     DAG.getTargetConstant(size, MVT::i8),
16538                     cpIn.getValue(1) };
16539   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16540   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
16541   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
16542                                            Ops, T, MMO);
16543
16544   SDValue cpOut =
16545     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
16546   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
16547                                       MVT::i32, cpOut.getValue(2));
16548   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
16549                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
16550
16551   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
16552   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
16553   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
16554   return SDValue();
16555 }
16556
16557 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
16558                             SelectionDAG &DAG) {
16559   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
16560   MVT DstVT = Op.getSimpleValueType();
16561
16562   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
16563     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16564     if (DstVT != MVT::f64)
16565       // This conversion needs to be expanded.
16566       return SDValue();
16567
16568     SDValue InVec = Op->getOperand(0);
16569     SDLoc dl(Op);
16570     unsigned NumElts = SrcVT.getVectorNumElements();
16571     EVT SVT = SrcVT.getVectorElementType();
16572
16573     // Widen the vector in input in the case of MVT::v2i32.
16574     // Example: from MVT::v2i32 to MVT::v4i32.
16575     SmallVector<SDValue, 16> Elts;
16576     for (unsigned i = 0, e = NumElts; i != e; ++i)
16577       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
16578                                  DAG.getIntPtrConstant(i)));
16579
16580     // Explicitly mark the extra elements as Undef.
16581     Elts.append(NumElts, DAG.getUNDEF(SVT));
16582
16583     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
16584     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
16585     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
16586     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
16587                        DAG.getIntPtrConstant(0));
16588   }
16589
16590   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
16591          Subtarget->hasMMX() && "Unexpected custom BITCAST");
16592   assert((DstVT == MVT::i64 ||
16593           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
16594          "Unexpected custom BITCAST");
16595   // i64 <=> MMX conversions are Legal.
16596   if (SrcVT==MVT::i64 && DstVT.isVector())
16597     return Op;
16598   if (DstVT==MVT::i64 && SrcVT.isVector())
16599     return Op;
16600   // MMX <=> MMX conversions are Legal.
16601   if (SrcVT.isVector() && DstVT.isVector())
16602     return Op;
16603   // All other conversions need to be expanded.
16604   return SDValue();
16605 }
16606
16607 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
16608                           SelectionDAG &DAG) {
16609   SDNode *Node = Op.getNode();
16610   SDLoc dl(Node);
16611
16612   Op = Op.getOperand(0);
16613   EVT VT = Op.getValueType();
16614   assert((VT.is128BitVector() || VT.is256BitVector()) &&
16615          "CTPOP lowering only implemented for 128/256-bit wide vector types");
16616
16617   unsigned NumElts = VT.getVectorNumElements();
16618   EVT EltVT = VT.getVectorElementType();
16619   unsigned Len = EltVT.getSizeInBits();
16620
16621   // This is the vectorized version of the "best" algorithm from
16622   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
16623   // with a minor tweak to use a series of adds + shifts instead of vector
16624   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
16625   //
16626   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
16627   //  v8i32 => Always profitable
16628   //
16629   // FIXME: There a couple of possible improvements:
16630   //
16631   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
16632   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
16633   //
16634   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
16635          "CTPOP not implemented for this vector element type.");
16636
16637   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
16638   // extra legalization.
16639   bool NeedsBitcast = EltVT == MVT::i32;
16640   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
16641
16642   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), EltVT);
16643   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), EltVT);
16644   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), EltVT);
16645
16646   // v = v - ((v >> 1) & 0x55555555...)
16647   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, EltVT));
16648   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
16649   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
16650   if (NeedsBitcast)
16651     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16652
16653   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
16654   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
16655   if (NeedsBitcast)
16656     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
16657
16658   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
16659   if (VT != And.getValueType())
16660     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16661   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
16662
16663   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
16664   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
16665   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
16666   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, EltVT));
16667   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
16668
16669   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
16670   if (NeedsBitcast) {
16671     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16672     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
16673     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
16674   }
16675
16676   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
16677   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
16678   if (VT != AndRHS.getValueType()) {
16679     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
16680     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
16681   }
16682   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
16683
16684   // v = (v + (v >> 4)) & 0x0F0F0F0F...
16685   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, EltVT));
16686   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
16687   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
16688   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16689
16690   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
16691   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
16692   if (NeedsBitcast) {
16693     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16694     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
16695   }
16696   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
16697   if (VT != And.getValueType())
16698     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16699
16700   // The algorithm mentioned above uses:
16701   //    v = (v * 0x01010101...) >> (Len - 8)
16702   //
16703   // Change it to use vector adds + vector shifts which yield faster results on
16704   // Haswell than using vector integer multiplication.
16705   //
16706   // For i32 elements:
16707   //    v = v + (v >> 8)
16708   //    v = v + (v >> 16)
16709   //
16710   // For i64 elements:
16711   //    v = v + (v >> 8)
16712   //    v = v + (v >> 16)
16713   //    v = v + (v >> 32)
16714   //
16715   Add = And;
16716   SmallVector<SDValue, 8> Csts;
16717   for (unsigned i = 8; i <= Len/2; i *= 2) {
16718     Csts.assign(NumElts, DAG.getConstant(i, EltVT));
16719     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
16720     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
16721     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16722     Csts.clear();
16723   }
16724
16725   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
16726   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), EltVT);
16727   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
16728   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
16729   if (NeedsBitcast) {
16730     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16731     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
16732   }
16733   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
16734   if (VT != And.getValueType())
16735     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16736
16737   return And;
16738 }
16739
16740 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
16741   SDNode *Node = Op.getNode();
16742   SDLoc dl(Node);
16743   EVT T = Node->getValueType(0);
16744   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
16745                               DAG.getConstant(0, T), Node->getOperand(2));
16746   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
16747                        cast<AtomicSDNode>(Node)->getMemoryVT(),
16748                        Node->getOperand(0),
16749                        Node->getOperand(1), negOp,
16750                        cast<AtomicSDNode>(Node)->getMemOperand(),
16751                        cast<AtomicSDNode>(Node)->getOrdering(),
16752                        cast<AtomicSDNode>(Node)->getSynchScope());
16753 }
16754
16755 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
16756   SDNode *Node = Op.getNode();
16757   SDLoc dl(Node);
16758   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
16759
16760   // Convert seq_cst store -> xchg
16761   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
16762   // FIXME: On 32-bit, store -> fist or movq would be more efficient
16763   //        (The only way to get a 16-byte store is cmpxchg16b)
16764   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
16765   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
16766       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
16767     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
16768                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
16769                                  Node->getOperand(0),
16770                                  Node->getOperand(1), Node->getOperand(2),
16771                                  cast<AtomicSDNode>(Node)->getMemOperand(),
16772                                  cast<AtomicSDNode>(Node)->getOrdering(),
16773                                  cast<AtomicSDNode>(Node)->getSynchScope());
16774     return Swap.getValue(1);
16775   }
16776   // Other atomic stores have a simple pattern.
16777   return Op;
16778 }
16779
16780 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
16781   EVT VT = Op.getNode()->getSimpleValueType(0);
16782
16783   // Let legalize expand this if it isn't a legal type yet.
16784   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
16785     return SDValue();
16786
16787   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16788
16789   unsigned Opc;
16790   bool ExtraOp = false;
16791   switch (Op.getOpcode()) {
16792   default: llvm_unreachable("Invalid code");
16793   case ISD::ADDC: Opc = X86ISD::ADD; break;
16794   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
16795   case ISD::SUBC: Opc = X86ISD::SUB; break;
16796   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
16797   }
16798
16799   if (!ExtraOp)
16800     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16801                        Op.getOperand(1));
16802   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16803                      Op.getOperand(1), Op.getOperand(2));
16804 }
16805
16806 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
16807                             SelectionDAG &DAG) {
16808   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
16809
16810   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
16811   // which returns the values as { float, float } (in XMM0) or
16812   // { double, double } (which is returned in XMM0, XMM1).
16813   SDLoc dl(Op);
16814   SDValue Arg = Op.getOperand(0);
16815   EVT ArgVT = Arg.getValueType();
16816   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16817
16818   TargetLowering::ArgListTy Args;
16819   TargetLowering::ArgListEntry Entry;
16820
16821   Entry.Node = Arg;
16822   Entry.Ty = ArgTy;
16823   Entry.isSExt = false;
16824   Entry.isZExt = false;
16825   Args.push_back(Entry);
16826
16827   bool isF64 = ArgVT == MVT::f64;
16828   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
16829   // the small struct {f32, f32} is returned in (eax, edx). For f64,
16830   // the results are returned via SRet in memory.
16831   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
16832   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16833   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
16834
16835   Type *RetTy = isF64
16836     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
16837     : (Type*)VectorType::get(ArgTy, 4);
16838
16839   TargetLowering::CallLoweringInfo CLI(DAG);
16840   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
16841     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
16842
16843   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
16844
16845   if (isF64)
16846     // Returned in xmm0 and xmm1.
16847     return CallResult.first;
16848
16849   // Returned in bits 0:31 and 32:64 xmm0.
16850   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16851                                CallResult.first, DAG.getIntPtrConstant(0));
16852   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16853                                CallResult.first, DAG.getIntPtrConstant(1));
16854   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
16855   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
16856 }
16857
16858 /// LowerOperation - Provide custom lowering hooks for some operations.
16859 ///
16860 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
16861   switch (Op.getOpcode()) {
16862   default: llvm_unreachable("Should not custom lower this!");
16863   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
16864   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
16865     return LowerCMP_SWAP(Op, Subtarget, DAG);
16866   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
16867   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
16868   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
16869   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
16870   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
16871   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
16872   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
16873   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
16874   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
16875   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
16876   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
16877   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
16878   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
16879   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
16880   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
16881   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
16882   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
16883   case ISD::SHL_PARTS:
16884   case ISD::SRA_PARTS:
16885   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
16886   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
16887   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
16888   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
16889   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
16890   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
16891   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
16892   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
16893   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
16894   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
16895   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
16896   case ISD::FABS:
16897   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
16898   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
16899   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
16900   case ISD::SETCC:              return LowerSETCC(Op, DAG);
16901   case ISD::SELECT:             return LowerSELECT(Op, DAG);
16902   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
16903   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
16904   case ISD::VASTART:            return LowerVASTART(Op, DAG);
16905   case ISD::VAARG:              return LowerVAARG(Op, DAG);
16906   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
16907   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
16908   case ISD::INTRINSIC_VOID:
16909   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
16910   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
16911   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
16912   case ISD::FRAME_TO_ARGS_OFFSET:
16913                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
16914   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
16915   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
16916   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
16917   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
16918   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
16919   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
16920   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
16921   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
16922   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
16923   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
16924   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
16925   case ISD::UMUL_LOHI:
16926   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
16927   case ISD::SRA:
16928   case ISD::SRL:
16929   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
16930   case ISD::SADDO:
16931   case ISD::UADDO:
16932   case ISD::SSUBO:
16933   case ISD::USUBO:
16934   case ISD::SMULO:
16935   case ISD::UMULO:              return LowerXALUO(Op, DAG);
16936   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
16937   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
16938   case ISD::ADDC:
16939   case ISD::ADDE:
16940   case ISD::SUBC:
16941   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
16942   case ISD::ADD:                return LowerADD(Op, DAG);
16943   case ISD::SUB:                return LowerSUB(Op, DAG);
16944   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
16945   }
16946 }
16947
16948 /// ReplaceNodeResults - Replace a node with an illegal result type
16949 /// with a new node built out of custom code.
16950 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
16951                                            SmallVectorImpl<SDValue>&Results,
16952                                            SelectionDAG &DAG) const {
16953   SDLoc dl(N);
16954   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16955   switch (N->getOpcode()) {
16956   default:
16957     llvm_unreachable("Do not know how to custom type legalize this operation!");
16958   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
16959   case X86ISD::FMINC:
16960   case X86ISD::FMIN:
16961   case X86ISD::FMAXC:
16962   case X86ISD::FMAX: {
16963     EVT VT = N->getValueType(0);
16964     if (VT != MVT::v2f32)
16965       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
16966     SDValue UNDEF = DAG.getUNDEF(VT);
16967     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16968                               N->getOperand(0), UNDEF);
16969     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16970                               N->getOperand(1), UNDEF);
16971     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
16972     return;
16973   }
16974   case ISD::SIGN_EXTEND_INREG:
16975   case ISD::ADDC:
16976   case ISD::ADDE:
16977   case ISD::SUBC:
16978   case ISD::SUBE:
16979     // We don't want to expand or promote these.
16980     return;
16981   case ISD::SDIV:
16982   case ISD::UDIV:
16983   case ISD::SREM:
16984   case ISD::UREM:
16985   case ISD::SDIVREM:
16986   case ISD::UDIVREM: {
16987     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
16988     Results.push_back(V);
16989     return;
16990   }
16991   case ISD::FP_TO_SINT:
16992   case ISD::FP_TO_UINT: {
16993     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
16994
16995     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
16996       return;
16997
16998     std::pair<SDValue,SDValue> Vals =
16999         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17000     SDValue FIST = Vals.first, StackSlot = Vals.second;
17001     if (FIST.getNode()) {
17002       EVT VT = N->getValueType(0);
17003       // Return a load from the stack slot.
17004       if (StackSlot.getNode())
17005         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17006                                       MachinePointerInfo(),
17007                                       false, false, false, 0));
17008       else
17009         Results.push_back(FIST);
17010     }
17011     return;
17012   }
17013   case ISD::UINT_TO_FP: {
17014     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17015     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17016         N->getValueType(0) != MVT::v2f32)
17017       return;
17018     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17019                                  N->getOperand(0));
17020     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
17021                                      MVT::f64);
17022     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17023     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17024                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17025     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17026     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17027     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17028     return;
17029   }
17030   case ISD::FP_ROUND: {
17031     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17032         return;
17033     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17034     Results.push_back(V);
17035     return;
17036   }
17037   case ISD::INTRINSIC_W_CHAIN: {
17038     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17039     switch (IntNo) {
17040     default : llvm_unreachable("Do not know how to custom type "
17041                                "legalize this intrinsic operation!");
17042     case Intrinsic::x86_rdtsc:
17043       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17044                                      Results);
17045     case Intrinsic::x86_rdtscp:
17046       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17047                                      Results);
17048     case Intrinsic::x86_rdpmc:
17049       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17050     }
17051   }
17052   case ISD::READCYCLECOUNTER: {
17053     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17054                                    Results);
17055   }
17056   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17057     EVT T = N->getValueType(0);
17058     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17059     bool Regs64bit = T == MVT::i128;
17060     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17061     SDValue cpInL, cpInH;
17062     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17063                         DAG.getConstant(0, HalfT));
17064     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17065                         DAG.getConstant(1, HalfT));
17066     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17067                              Regs64bit ? X86::RAX : X86::EAX,
17068                              cpInL, SDValue());
17069     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17070                              Regs64bit ? X86::RDX : X86::EDX,
17071                              cpInH, cpInL.getValue(1));
17072     SDValue swapInL, swapInH;
17073     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17074                           DAG.getConstant(0, HalfT));
17075     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17076                           DAG.getConstant(1, HalfT));
17077     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17078                                Regs64bit ? X86::RBX : X86::EBX,
17079                                swapInL, cpInH.getValue(1));
17080     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17081                                Regs64bit ? X86::RCX : X86::ECX,
17082                                swapInH, swapInL.getValue(1));
17083     SDValue Ops[] = { swapInH.getValue(0),
17084                       N->getOperand(1),
17085                       swapInH.getValue(1) };
17086     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17087     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17088     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17089                                   X86ISD::LCMPXCHG8_DAG;
17090     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17091     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17092                                         Regs64bit ? X86::RAX : X86::EAX,
17093                                         HalfT, Result.getValue(1));
17094     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17095                                         Regs64bit ? X86::RDX : X86::EDX,
17096                                         HalfT, cpOutL.getValue(2));
17097     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17098
17099     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17100                                         MVT::i32, cpOutH.getValue(2));
17101     SDValue Success =
17102         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17103                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
17104     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17105
17106     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17107     Results.push_back(Success);
17108     Results.push_back(EFLAGS.getValue(1));
17109     return;
17110   }
17111   case ISD::ATOMIC_SWAP:
17112   case ISD::ATOMIC_LOAD_ADD:
17113   case ISD::ATOMIC_LOAD_SUB:
17114   case ISD::ATOMIC_LOAD_AND:
17115   case ISD::ATOMIC_LOAD_OR:
17116   case ISD::ATOMIC_LOAD_XOR:
17117   case ISD::ATOMIC_LOAD_NAND:
17118   case ISD::ATOMIC_LOAD_MIN:
17119   case ISD::ATOMIC_LOAD_MAX:
17120   case ISD::ATOMIC_LOAD_UMIN:
17121   case ISD::ATOMIC_LOAD_UMAX:
17122   case ISD::ATOMIC_LOAD: {
17123     // Delegate to generic TypeLegalization. Situations we can really handle
17124     // should have already been dealt with by AtomicExpandPass.cpp.
17125     break;
17126   }
17127   case ISD::BITCAST: {
17128     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17129     EVT DstVT = N->getValueType(0);
17130     EVT SrcVT = N->getOperand(0)->getValueType(0);
17131
17132     if (SrcVT != MVT::f64 ||
17133         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17134       return;
17135
17136     unsigned NumElts = DstVT.getVectorNumElements();
17137     EVT SVT = DstVT.getVectorElementType();
17138     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17139     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17140                                    MVT::v2f64, N->getOperand(0));
17141     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17142
17143     if (ExperimentalVectorWideningLegalization) {
17144       // If we are legalizing vectors by widening, we already have the desired
17145       // legal vector type, just return it.
17146       Results.push_back(ToVecInt);
17147       return;
17148     }
17149
17150     SmallVector<SDValue, 8> Elts;
17151     for (unsigned i = 0, e = NumElts; i != e; ++i)
17152       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17153                                    ToVecInt, DAG.getIntPtrConstant(i)));
17154
17155     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17156   }
17157   }
17158 }
17159
17160 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17161   switch (Opcode) {
17162   default: return nullptr;
17163   case X86ISD::BSF:                return "X86ISD::BSF";
17164   case X86ISD::BSR:                return "X86ISD::BSR";
17165   case X86ISD::SHLD:               return "X86ISD::SHLD";
17166   case X86ISD::SHRD:               return "X86ISD::SHRD";
17167   case X86ISD::FAND:               return "X86ISD::FAND";
17168   case X86ISD::FANDN:              return "X86ISD::FANDN";
17169   case X86ISD::FOR:                return "X86ISD::FOR";
17170   case X86ISD::FXOR:               return "X86ISD::FXOR";
17171   case X86ISD::FSRL:               return "X86ISD::FSRL";
17172   case X86ISD::FILD:               return "X86ISD::FILD";
17173   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17174   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17175   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17176   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17177   case X86ISD::FLD:                return "X86ISD::FLD";
17178   case X86ISD::FST:                return "X86ISD::FST";
17179   case X86ISD::CALL:               return "X86ISD::CALL";
17180   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17181   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17182   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17183   case X86ISD::BT:                 return "X86ISD::BT";
17184   case X86ISD::CMP:                return "X86ISD::CMP";
17185   case X86ISD::COMI:               return "X86ISD::COMI";
17186   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17187   case X86ISD::CMPM:               return "X86ISD::CMPM";
17188   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17189   case X86ISD::SETCC:              return "X86ISD::SETCC";
17190   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17191   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17192   case X86ISD::CMOV:               return "X86ISD::CMOV";
17193   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17194   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17195   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17196   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17197   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17198   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17199   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17200   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17201   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17202   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17203   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17204   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17205   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17206   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17207   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17208   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17209   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17210   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17211   case X86ISD::HADD:               return "X86ISD::HADD";
17212   case X86ISD::HSUB:               return "X86ISD::HSUB";
17213   case X86ISD::FHADD:              return "X86ISD::FHADD";
17214   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17215   case X86ISD::UMAX:               return "X86ISD::UMAX";
17216   case X86ISD::UMIN:               return "X86ISD::UMIN";
17217   case X86ISD::SMAX:               return "X86ISD::SMAX";
17218   case X86ISD::SMIN:               return "X86ISD::SMIN";
17219   case X86ISD::FMAX:               return "X86ISD::FMAX";
17220   case X86ISD::FMIN:               return "X86ISD::FMIN";
17221   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17222   case X86ISD::FMINC:              return "X86ISD::FMINC";
17223   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17224   case X86ISD::FRCP:               return "X86ISD::FRCP";
17225   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17226   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17227   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17228   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17229   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17230   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17231   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17232   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17233   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17234   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17235   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17236   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17237   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17238   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17239   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17240   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17241   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17242   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17243   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17244   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17245   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17246   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17247   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17248   case X86ISD::VSHL:               return "X86ISD::VSHL";
17249   case X86ISD::VSRL:               return "X86ISD::VSRL";
17250   case X86ISD::VSRA:               return "X86ISD::VSRA";
17251   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17252   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17253   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17254   case X86ISD::CMPP:               return "X86ISD::CMPP";
17255   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17256   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17257   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17258   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17259   case X86ISD::ADD:                return "X86ISD::ADD";
17260   case X86ISD::SUB:                return "X86ISD::SUB";
17261   case X86ISD::ADC:                return "X86ISD::ADC";
17262   case X86ISD::SBB:                return "X86ISD::SBB";
17263   case X86ISD::SMUL:               return "X86ISD::SMUL";
17264   case X86ISD::UMUL:               return "X86ISD::UMUL";
17265   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17266   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17267   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17268   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17269   case X86ISD::INC:                return "X86ISD::INC";
17270   case X86ISD::DEC:                return "X86ISD::DEC";
17271   case X86ISD::OR:                 return "X86ISD::OR";
17272   case X86ISD::XOR:                return "X86ISD::XOR";
17273   case X86ISD::AND:                return "X86ISD::AND";
17274   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17275   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17276   case X86ISD::PTEST:              return "X86ISD::PTEST";
17277   case X86ISD::TESTP:              return "X86ISD::TESTP";
17278   case X86ISD::TESTM:              return "X86ISD::TESTM";
17279   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17280   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17281   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17282   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17283   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17284   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17285   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17286   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17287   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17288   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17289   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17290   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17291   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17292   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17293   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17294   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17295   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17296   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17297   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17298   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17299   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17300   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17301   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17302   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
17303   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17304   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17305   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17306   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17307   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17308   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17309   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17310   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17311   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17312   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17313   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17314   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17315   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17316   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17317   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17318   case X86ISD::SAHF:               return "X86ISD::SAHF";
17319   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17320   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17321   case X86ISD::FMADD:              return "X86ISD::FMADD";
17322   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17323   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17324   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17325   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17326   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17327   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17328   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17329   case X86ISD::XTEST:              return "X86ISD::XTEST";
17330   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17331   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17332   case X86ISD::SELECT:             return "X86ISD::SELECT";
17333   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17334   case X86ISD::RCP28:              return "X86ISD::RCP28";
17335   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17336   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17337   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17338   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17339   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17340   }
17341 }
17342
17343 // isLegalAddressingMode - Return true if the addressing mode represented
17344 // by AM is legal for this target, for a load/store of the specified type.
17345 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17346                                               Type *Ty) const {
17347   // X86 supports extremely general addressing modes.
17348   CodeModel::Model M = getTargetMachine().getCodeModel();
17349   Reloc::Model R = getTargetMachine().getRelocationModel();
17350
17351   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17352   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17353     return false;
17354
17355   if (AM.BaseGV) {
17356     unsigned GVFlags =
17357       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17358
17359     // If a reference to this global requires an extra load, we can't fold it.
17360     if (isGlobalStubReference(GVFlags))
17361       return false;
17362
17363     // If BaseGV requires a register for the PIC base, we cannot also have a
17364     // BaseReg specified.
17365     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17366       return false;
17367
17368     // If lower 4G is not available, then we must use rip-relative addressing.
17369     if ((M != CodeModel::Small || R != Reloc::Static) &&
17370         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17371       return false;
17372   }
17373
17374   switch (AM.Scale) {
17375   case 0:
17376   case 1:
17377   case 2:
17378   case 4:
17379   case 8:
17380     // These scales always work.
17381     break;
17382   case 3:
17383   case 5:
17384   case 9:
17385     // These scales are formed with basereg+scalereg.  Only accept if there is
17386     // no basereg yet.
17387     if (AM.HasBaseReg)
17388       return false;
17389     break;
17390   default:  // Other stuff never works.
17391     return false;
17392   }
17393
17394   return true;
17395 }
17396
17397 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17398   unsigned Bits = Ty->getScalarSizeInBits();
17399
17400   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17401   // particularly cheaper than those without.
17402   if (Bits == 8)
17403     return false;
17404
17405   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17406   // variable shifts just as cheap as scalar ones.
17407   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
17408     return false;
17409
17410   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
17411   // fully general vector.
17412   return true;
17413 }
17414
17415 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
17416   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17417     return false;
17418   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
17419   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
17420   return NumBits1 > NumBits2;
17421 }
17422
17423 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
17424   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17425     return false;
17426
17427   if (!isTypeLegal(EVT::getEVT(Ty1)))
17428     return false;
17429
17430   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
17431
17432   // Assuming the caller doesn't have a zeroext or signext return parameter,
17433   // truncation all the way down to i1 is valid.
17434   return true;
17435 }
17436
17437 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
17438   return isInt<32>(Imm);
17439 }
17440
17441 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
17442   // Can also use sub to handle negated immediates.
17443   return isInt<32>(Imm);
17444 }
17445
17446 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
17447   if (!VT1.isInteger() || !VT2.isInteger())
17448     return false;
17449   unsigned NumBits1 = VT1.getSizeInBits();
17450   unsigned NumBits2 = VT2.getSizeInBits();
17451   return NumBits1 > NumBits2;
17452 }
17453
17454 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
17455   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17456   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
17457 }
17458
17459 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
17460   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17461   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
17462 }
17463
17464 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
17465   EVT VT1 = Val.getValueType();
17466   if (isZExtFree(VT1, VT2))
17467     return true;
17468
17469   if (Val.getOpcode() != ISD::LOAD)
17470     return false;
17471
17472   if (!VT1.isSimple() || !VT1.isInteger() ||
17473       !VT2.isSimple() || !VT2.isInteger())
17474     return false;
17475
17476   switch (VT1.getSimpleVT().SimpleTy) {
17477   default: break;
17478   case MVT::i8:
17479   case MVT::i16:
17480   case MVT::i32:
17481     // X86 has 8, 16, and 32-bit zero-extending loads.
17482     return true;
17483   }
17484
17485   return false;
17486 }
17487
17488 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
17489
17490 bool
17491 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
17492   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
17493     return false;
17494
17495   VT = VT.getScalarType();
17496
17497   if (!VT.isSimple())
17498     return false;
17499
17500   switch (VT.getSimpleVT().SimpleTy) {
17501   case MVT::f32:
17502   case MVT::f64:
17503     return true;
17504   default:
17505     break;
17506   }
17507
17508   return false;
17509 }
17510
17511 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
17512   // i16 instructions are longer (0x66 prefix) and potentially slower.
17513   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
17514 }
17515
17516 /// isShuffleMaskLegal - Targets can use this to indicate that they only
17517 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
17518 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
17519 /// are assumed to be legal.
17520 bool
17521 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
17522                                       EVT VT) const {
17523   if (!VT.isSimple())
17524     return false;
17525
17526   // Very little shuffling can be done for 64-bit vectors right now.
17527   if (VT.getSizeInBits() == 64)
17528     return false;
17529
17530   // We only care that the types being shuffled are legal. The lowering can
17531   // handle any possible shuffle mask that results.
17532   return isTypeLegal(VT.getSimpleVT());
17533 }
17534
17535 bool
17536 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
17537                                           EVT VT) const {
17538   // Just delegate to the generic legality, clear masks aren't special.
17539   return isShuffleMaskLegal(Mask, VT);
17540 }
17541
17542 //===----------------------------------------------------------------------===//
17543 //                           X86 Scheduler Hooks
17544 //===----------------------------------------------------------------------===//
17545
17546 /// Utility function to emit xbegin specifying the start of an RTM region.
17547 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
17548                                      const TargetInstrInfo *TII) {
17549   DebugLoc DL = MI->getDebugLoc();
17550
17551   const BasicBlock *BB = MBB->getBasicBlock();
17552   MachineFunction::iterator I = MBB;
17553   ++I;
17554
17555   // For the v = xbegin(), we generate
17556   //
17557   // thisMBB:
17558   //  xbegin sinkMBB
17559   //
17560   // mainMBB:
17561   //  eax = -1
17562   //
17563   // sinkMBB:
17564   //  v = eax
17565
17566   MachineBasicBlock *thisMBB = MBB;
17567   MachineFunction *MF = MBB->getParent();
17568   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
17569   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
17570   MF->insert(I, mainMBB);
17571   MF->insert(I, sinkMBB);
17572
17573   // Transfer the remainder of BB and its successor edges to sinkMBB.
17574   sinkMBB->splice(sinkMBB->begin(), MBB,
17575                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17576   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
17577
17578   // thisMBB:
17579   //  xbegin sinkMBB
17580   //  # fallthrough to mainMBB
17581   //  # abortion to sinkMBB
17582   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
17583   thisMBB->addSuccessor(mainMBB);
17584   thisMBB->addSuccessor(sinkMBB);
17585
17586   // mainMBB:
17587   //  EAX = -1
17588   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
17589   mainMBB->addSuccessor(sinkMBB);
17590
17591   // sinkMBB:
17592   // EAX is live into the sinkMBB
17593   sinkMBB->addLiveIn(X86::EAX);
17594   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
17595           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17596     .addReg(X86::EAX);
17597
17598   MI->eraseFromParent();
17599   return sinkMBB;
17600 }
17601
17602 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
17603 // or XMM0_V32I8 in AVX all of this code can be replaced with that
17604 // in the .td file.
17605 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
17606                                        const TargetInstrInfo *TII) {
17607   unsigned Opc;
17608   switch (MI->getOpcode()) {
17609   default: llvm_unreachable("illegal opcode!");
17610   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
17611   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
17612   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
17613   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
17614   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
17615   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
17616   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
17617   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
17618   }
17619
17620   DebugLoc dl = MI->getDebugLoc();
17621   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17622
17623   unsigned NumArgs = MI->getNumOperands();
17624   for (unsigned i = 1; i < NumArgs; ++i) {
17625     MachineOperand &Op = MI->getOperand(i);
17626     if (!(Op.isReg() && Op.isImplicit()))
17627       MIB.addOperand(Op);
17628   }
17629   if (MI->hasOneMemOperand())
17630     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17631
17632   BuildMI(*BB, MI, dl,
17633     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17634     .addReg(X86::XMM0);
17635
17636   MI->eraseFromParent();
17637   return BB;
17638 }
17639
17640 // FIXME: Custom handling because TableGen doesn't support multiple implicit
17641 // defs in an instruction pattern
17642 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
17643                                        const TargetInstrInfo *TII) {
17644   unsigned Opc;
17645   switch (MI->getOpcode()) {
17646   default: llvm_unreachable("illegal opcode!");
17647   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
17648   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
17649   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
17650   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
17651   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
17652   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
17653   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
17654   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
17655   }
17656
17657   DebugLoc dl = MI->getDebugLoc();
17658   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17659
17660   unsigned NumArgs = MI->getNumOperands(); // remove the results
17661   for (unsigned i = 1; i < NumArgs; ++i) {
17662     MachineOperand &Op = MI->getOperand(i);
17663     if (!(Op.isReg() && Op.isImplicit()))
17664       MIB.addOperand(Op);
17665   }
17666   if (MI->hasOneMemOperand())
17667     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17668
17669   BuildMI(*BB, MI, dl,
17670     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17671     .addReg(X86::ECX);
17672
17673   MI->eraseFromParent();
17674   return BB;
17675 }
17676
17677 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
17678                                       const X86Subtarget *Subtarget) {
17679   DebugLoc dl = MI->getDebugLoc();
17680   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17681   // Address into RAX/EAX, other two args into ECX, EDX.
17682   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
17683   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
17684   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
17685   for (int i = 0; i < X86::AddrNumOperands; ++i)
17686     MIB.addOperand(MI->getOperand(i));
17687
17688   unsigned ValOps = X86::AddrNumOperands;
17689   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
17690     .addReg(MI->getOperand(ValOps).getReg());
17691   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
17692     .addReg(MI->getOperand(ValOps+1).getReg());
17693
17694   // The instruction doesn't actually take any operands though.
17695   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
17696
17697   MI->eraseFromParent(); // The pseudo is gone now.
17698   return BB;
17699 }
17700
17701 MachineBasicBlock *
17702 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
17703                                                  MachineBasicBlock *MBB) const {
17704   // Emit va_arg instruction on X86-64.
17705
17706   // Operands to this pseudo-instruction:
17707   // 0  ) Output        : destination address (reg)
17708   // 1-5) Input         : va_list address (addr, i64mem)
17709   // 6  ) ArgSize       : Size (in bytes) of vararg type
17710   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
17711   // 8  ) Align         : Alignment of type
17712   // 9  ) EFLAGS (implicit-def)
17713
17714   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
17715   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
17716
17717   unsigned DestReg = MI->getOperand(0).getReg();
17718   MachineOperand &Base = MI->getOperand(1);
17719   MachineOperand &Scale = MI->getOperand(2);
17720   MachineOperand &Index = MI->getOperand(3);
17721   MachineOperand &Disp = MI->getOperand(4);
17722   MachineOperand &Segment = MI->getOperand(5);
17723   unsigned ArgSize = MI->getOperand(6).getImm();
17724   unsigned ArgMode = MI->getOperand(7).getImm();
17725   unsigned Align = MI->getOperand(8).getImm();
17726
17727   // Memory Reference
17728   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
17729   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17730   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17731
17732   // Machine Information
17733   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17734   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
17735   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
17736   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
17737   DebugLoc DL = MI->getDebugLoc();
17738
17739   // struct va_list {
17740   //   i32   gp_offset
17741   //   i32   fp_offset
17742   //   i64   overflow_area (address)
17743   //   i64   reg_save_area (address)
17744   // }
17745   // sizeof(va_list) = 24
17746   // alignment(va_list) = 8
17747
17748   unsigned TotalNumIntRegs = 6;
17749   unsigned TotalNumXMMRegs = 8;
17750   bool UseGPOffset = (ArgMode == 1);
17751   bool UseFPOffset = (ArgMode == 2);
17752   unsigned MaxOffset = TotalNumIntRegs * 8 +
17753                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
17754
17755   /* Align ArgSize to a multiple of 8 */
17756   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
17757   bool NeedsAlign = (Align > 8);
17758
17759   MachineBasicBlock *thisMBB = MBB;
17760   MachineBasicBlock *overflowMBB;
17761   MachineBasicBlock *offsetMBB;
17762   MachineBasicBlock *endMBB;
17763
17764   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
17765   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
17766   unsigned OffsetReg = 0;
17767
17768   if (!UseGPOffset && !UseFPOffset) {
17769     // If we only pull from the overflow region, we don't create a branch.
17770     // We don't need to alter control flow.
17771     OffsetDestReg = 0; // unused
17772     OverflowDestReg = DestReg;
17773
17774     offsetMBB = nullptr;
17775     overflowMBB = thisMBB;
17776     endMBB = thisMBB;
17777   } else {
17778     // First emit code to check if gp_offset (or fp_offset) is below the bound.
17779     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
17780     // If not, pull from overflow_area. (branch to overflowMBB)
17781     //
17782     //       thisMBB
17783     //         |     .
17784     //         |        .
17785     //     offsetMBB   overflowMBB
17786     //         |        .
17787     //         |     .
17788     //        endMBB
17789
17790     // Registers for the PHI in endMBB
17791     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
17792     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
17793
17794     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17795     MachineFunction *MF = MBB->getParent();
17796     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17797     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17798     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17799
17800     MachineFunction::iterator MBBIter = MBB;
17801     ++MBBIter;
17802
17803     // Insert the new basic blocks
17804     MF->insert(MBBIter, offsetMBB);
17805     MF->insert(MBBIter, overflowMBB);
17806     MF->insert(MBBIter, endMBB);
17807
17808     // Transfer the remainder of MBB and its successor edges to endMBB.
17809     endMBB->splice(endMBB->begin(), thisMBB,
17810                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
17811     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
17812
17813     // Make offsetMBB and overflowMBB successors of thisMBB
17814     thisMBB->addSuccessor(offsetMBB);
17815     thisMBB->addSuccessor(overflowMBB);
17816
17817     // endMBB is a successor of both offsetMBB and overflowMBB
17818     offsetMBB->addSuccessor(endMBB);
17819     overflowMBB->addSuccessor(endMBB);
17820
17821     // Load the offset value into a register
17822     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17823     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
17824       .addOperand(Base)
17825       .addOperand(Scale)
17826       .addOperand(Index)
17827       .addDisp(Disp, UseFPOffset ? 4 : 0)
17828       .addOperand(Segment)
17829       .setMemRefs(MMOBegin, MMOEnd);
17830
17831     // Check if there is enough room left to pull this argument.
17832     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
17833       .addReg(OffsetReg)
17834       .addImm(MaxOffset + 8 - ArgSizeA8);
17835
17836     // Branch to "overflowMBB" if offset >= max
17837     // Fall through to "offsetMBB" otherwise
17838     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
17839       .addMBB(overflowMBB);
17840   }
17841
17842   // In offsetMBB, emit code to use the reg_save_area.
17843   if (offsetMBB) {
17844     assert(OffsetReg != 0);
17845
17846     // Read the reg_save_area address.
17847     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
17848     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
17849       .addOperand(Base)
17850       .addOperand(Scale)
17851       .addOperand(Index)
17852       .addDisp(Disp, 16)
17853       .addOperand(Segment)
17854       .setMemRefs(MMOBegin, MMOEnd);
17855
17856     // Zero-extend the offset
17857     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
17858       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
17859         .addImm(0)
17860         .addReg(OffsetReg)
17861         .addImm(X86::sub_32bit);
17862
17863     // Add the offset to the reg_save_area to get the final address.
17864     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
17865       .addReg(OffsetReg64)
17866       .addReg(RegSaveReg);
17867
17868     // Compute the offset for the next argument
17869     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17870     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
17871       .addReg(OffsetReg)
17872       .addImm(UseFPOffset ? 16 : 8);
17873
17874     // Store it back into the va_list.
17875     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
17876       .addOperand(Base)
17877       .addOperand(Scale)
17878       .addOperand(Index)
17879       .addDisp(Disp, UseFPOffset ? 4 : 0)
17880       .addOperand(Segment)
17881       .addReg(NextOffsetReg)
17882       .setMemRefs(MMOBegin, MMOEnd);
17883
17884     // Jump to endMBB
17885     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
17886       .addMBB(endMBB);
17887   }
17888
17889   //
17890   // Emit code to use overflow area
17891   //
17892
17893   // Load the overflow_area address into a register.
17894   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
17895   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
17896     .addOperand(Base)
17897     .addOperand(Scale)
17898     .addOperand(Index)
17899     .addDisp(Disp, 8)
17900     .addOperand(Segment)
17901     .setMemRefs(MMOBegin, MMOEnd);
17902
17903   // If we need to align it, do so. Otherwise, just copy the address
17904   // to OverflowDestReg.
17905   if (NeedsAlign) {
17906     // Align the overflow address
17907     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
17908     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
17909
17910     // aligned_addr = (addr + (align-1)) & ~(align-1)
17911     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
17912       .addReg(OverflowAddrReg)
17913       .addImm(Align-1);
17914
17915     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
17916       .addReg(TmpReg)
17917       .addImm(~(uint64_t)(Align-1));
17918   } else {
17919     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
17920       .addReg(OverflowAddrReg);
17921   }
17922
17923   // Compute the next overflow address after this argument.
17924   // (the overflow address should be kept 8-byte aligned)
17925   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
17926   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
17927     .addReg(OverflowDestReg)
17928     .addImm(ArgSizeA8);
17929
17930   // Store the new overflow address.
17931   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
17932     .addOperand(Base)
17933     .addOperand(Scale)
17934     .addOperand(Index)
17935     .addDisp(Disp, 8)
17936     .addOperand(Segment)
17937     .addReg(NextAddrReg)
17938     .setMemRefs(MMOBegin, MMOEnd);
17939
17940   // If we branched, emit the PHI to the front of endMBB.
17941   if (offsetMBB) {
17942     BuildMI(*endMBB, endMBB->begin(), DL,
17943             TII->get(X86::PHI), DestReg)
17944       .addReg(OffsetDestReg).addMBB(offsetMBB)
17945       .addReg(OverflowDestReg).addMBB(overflowMBB);
17946   }
17947
17948   // Erase the pseudo instruction
17949   MI->eraseFromParent();
17950
17951   return endMBB;
17952 }
17953
17954 MachineBasicBlock *
17955 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
17956                                                  MachineInstr *MI,
17957                                                  MachineBasicBlock *MBB) const {
17958   // Emit code to save XMM registers to the stack. The ABI says that the
17959   // number of registers to save is given in %al, so it's theoretically
17960   // possible to do an indirect jump trick to avoid saving all of them,
17961   // however this code takes a simpler approach and just executes all
17962   // of the stores if %al is non-zero. It's less code, and it's probably
17963   // easier on the hardware branch predictor, and stores aren't all that
17964   // expensive anyway.
17965
17966   // Create the new basic blocks. One block contains all the XMM stores,
17967   // and one block is the final destination regardless of whether any
17968   // stores were performed.
17969   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17970   MachineFunction *F = MBB->getParent();
17971   MachineFunction::iterator MBBIter = MBB;
17972   ++MBBIter;
17973   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
17974   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
17975   F->insert(MBBIter, XMMSaveMBB);
17976   F->insert(MBBIter, EndMBB);
17977
17978   // Transfer the remainder of MBB and its successor edges to EndMBB.
17979   EndMBB->splice(EndMBB->begin(), MBB,
17980                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17981   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
17982
17983   // The original block will now fall through to the XMM save block.
17984   MBB->addSuccessor(XMMSaveMBB);
17985   // The XMMSaveMBB will fall through to the end block.
17986   XMMSaveMBB->addSuccessor(EndMBB);
17987
17988   // Now add the instructions.
17989   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17990   DebugLoc DL = MI->getDebugLoc();
17991
17992   unsigned CountReg = MI->getOperand(0).getReg();
17993   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
17994   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
17995
17996   if (!Subtarget->isTargetWin64()) {
17997     // If %al is 0, branch around the XMM save block.
17998     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
17999     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
18000     MBB->addSuccessor(EndMBB);
18001   }
18002
18003   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
18004   // that was just emitted, but clearly shouldn't be "saved".
18005   assert((MI->getNumOperands() <= 3 ||
18006           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
18007           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
18008          && "Expected last argument to be EFLAGS");
18009   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18010   // In the XMM save block, save all the XMM argument registers.
18011   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18012     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18013     MachineMemOperand *MMO =
18014       F->getMachineMemOperand(
18015           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18016         MachineMemOperand::MOStore,
18017         /*Size=*/16, /*Align=*/16);
18018     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18019       .addFrameIndex(RegSaveFrameIndex)
18020       .addImm(/*Scale=*/1)
18021       .addReg(/*IndexReg=*/0)
18022       .addImm(/*Disp=*/Offset)
18023       .addReg(/*Segment=*/0)
18024       .addReg(MI->getOperand(i).getReg())
18025       .addMemOperand(MMO);
18026   }
18027
18028   MI->eraseFromParent();   // The pseudo instruction is gone now.
18029
18030   return EndMBB;
18031 }
18032
18033 // The EFLAGS operand of SelectItr might be missing a kill marker
18034 // because there were multiple uses of EFLAGS, and ISel didn't know
18035 // which to mark. Figure out whether SelectItr should have had a
18036 // kill marker, and set it if it should. Returns the correct kill
18037 // marker value.
18038 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18039                                      MachineBasicBlock* BB,
18040                                      const TargetRegisterInfo* TRI) {
18041   // Scan forward through BB for a use/def of EFLAGS.
18042   MachineBasicBlock::iterator miI(std::next(SelectItr));
18043   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18044     const MachineInstr& mi = *miI;
18045     if (mi.readsRegister(X86::EFLAGS))
18046       return false;
18047     if (mi.definesRegister(X86::EFLAGS))
18048       break; // Should have kill-flag - update below.
18049   }
18050
18051   // If we hit the end of the block, check whether EFLAGS is live into a
18052   // successor.
18053   if (miI == BB->end()) {
18054     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18055                                           sEnd = BB->succ_end();
18056          sItr != sEnd; ++sItr) {
18057       MachineBasicBlock* succ = *sItr;
18058       if (succ->isLiveIn(X86::EFLAGS))
18059         return false;
18060     }
18061   }
18062
18063   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18064   // out. SelectMI should have a kill flag on EFLAGS.
18065   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18066   return true;
18067 }
18068
18069 MachineBasicBlock *
18070 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18071                                      MachineBasicBlock *BB) const {
18072   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18073   DebugLoc DL = MI->getDebugLoc();
18074
18075   // To "insert" a SELECT_CC instruction, we actually have to insert the
18076   // diamond control-flow pattern.  The incoming instruction knows the
18077   // destination vreg to set, the condition code register to branch on, the
18078   // true/false values to select between, and a branch opcode to use.
18079   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18080   MachineFunction::iterator It = BB;
18081   ++It;
18082
18083   //  thisMBB:
18084   //  ...
18085   //   TrueVal = ...
18086   //   cmpTY ccX, r1, r2
18087   //   bCC copy1MBB
18088   //   fallthrough --> copy0MBB
18089   MachineBasicBlock *thisMBB = BB;
18090   MachineFunction *F = BB->getParent();
18091   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18092   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18093   F->insert(It, copy0MBB);
18094   F->insert(It, sinkMBB);
18095
18096   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18097   // live into the sink and copy blocks.
18098   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18099   if (!MI->killsRegister(X86::EFLAGS) &&
18100       !checkAndUpdateEFLAGSKill(MI, BB, TRI)) {
18101     copy0MBB->addLiveIn(X86::EFLAGS);
18102     sinkMBB->addLiveIn(X86::EFLAGS);
18103   }
18104
18105   // Transfer the remainder of BB and its successor edges to sinkMBB.
18106   sinkMBB->splice(sinkMBB->begin(), BB,
18107                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18108   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18109
18110   // Add the true and fallthrough blocks as its successors.
18111   BB->addSuccessor(copy0MBB);
18112   BB->addSuccessor(sinkMBB);
18113
18114   // Create the conditional branch instruction.
18115   unsigned Opc =
18116     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18117   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18118
18119   //  copy0MBB:
18120   //   %FalseValue = ...
18121   //   # fallthrough to sinkMBB
18122   copy0MBB->addSuccessor(sinkMBB);
18123
18124   //  sinkMBB:
18125   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18126   //  ...
18127   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18128           TII->get(X86::PHI), MI->getOperand(0).getReg())
18129     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18130     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18131
18132   MI->eraseFromParent();   // The pseudo instruction is gone now.
18133   return sinkMBB;
18134 }
18135
18136 MachineBasicBlock *
18137 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18138                                         MachineBasicBlock *BB) const {
18139   MachineFunction *MF = BB->getParent();
18140   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18141   DebugLoc DL = MI->getDebugLoc();
18142   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18143
18144   assert(MF->shouldSplitStack());
18145
18146   const bool Is64Bit = Subtarget->is64Bit();
18147   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18148
18149   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18150   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18151
18152   // BB:
18153   //  ... [Till the alloca]
18154   // If stacklet is not large enough, jump to mallocMBB
18155   //
18156   // bumpMBB:
18157   //  Allocate by subtracting from RSP
18158   //  Jump to continueMBB
18159   //
18160   // mallocMBB:
18161   //  Allocate by call to runtime
18162   //
18163   // continueMBB:
18164   //  ...
18165   //  [rest of original BB]
18166   //
18167
18168   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18169   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18170   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18171
18172   MachineRegisterInfo &MRI = MF->getRegInfo();
18173   const TargetRegisterClass *AddrRegClass =
18174     getRegClassFor(getPointerTy());
18175
18176   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18177     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18178     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18179     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18180     sizeVReg = MI->getOperand(1).getReg(),
18181     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18182
18183   MachineFunction::iterator MBBIter = BB;
18184   ++MBBIter;
18185
18186   MF->insert(MBBIter, bumpMBB);
18187   MF->insert(MBBIter, mallocMBB);
18188   MF->insert(MBBIter, continueMBB);
18189
18190   continueMBB->splice(continueMBB->begin(), BB,
18191                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18192   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18193
18194   // Add code to the main basic block to check if the stack limit has been hit,
18195   // and if so, jump to mallocMBB otherwise to bumpMBB.
18196   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18197   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18198     .addReg(tmpSPVReg).addReg(sizeVReg);
18199   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18200     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18201     .addReg(SPLimitVReg);
18202   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18203
18204   // bumpMBB simply decreases the stack pointer, since we know the current
18205   // stacklet has enough space.
18206   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18207     .addReg(SPLimitVReg);
18208   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18209     .addReg(SPLimitVReg);
18210   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18211
18212   // Calls into a routine in libgcc to allocate more space from the heap.
18213   const uint32_t *RegMask =
18214       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18215   if (IsLP64) {
18216     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18217       .addReg(sizeVReg);
18218     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18219       .addExternalSymbol("__morestack_allocate_stack_space")
18220       .addRegMask(RegMask)
18221       .addReg(X86::RDI, RegState::Implicit)
18222       .addReg(X86::RAX, RegState::ImplicitDefine);
18223   } else if (Is64Bit) {
18224     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18225       .addReg(sizeVReg);
18226     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18227       .addExternalSymbol("__morestack_allocate_stack_space")
18228       .addRegMask(RegMask)
18229       .addReg(X86::EDI, RegState::Implicit)
18230       .addReg(X86::EAX, RegState::ImplicitDefine);
18231   } else {
18232     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18233       .addImm(12);
18234     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18235     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18236       .addExternalSymbol("__morestack_allocate_stack_space")
18237       .addRegMask(RegMask)
18238       .addReg(X86::EAX, RegState::ImplicitDefine);
18239   }
18240
18241   if (!Is64Bit)
18242     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18243       .addImm(16);
18244
18245   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18246     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18247   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18248
18249   // Set up the CFG correctly.
18250   BB->addSuccessor(bumpMBB);
18251   BB->addSuccessor(mallocMBB);
18252   mallocMBB->addSuccessor(continueMBB);
18253   bumpMBB->addSuccessor(continueMBB);
18254
18255   // Take care of the PHI nodes.
18256   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18257           MI->getOperand(0).getReg())
18258     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18259     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18260
18261   // Delete the original pseudo instruction.
18262   MI->eraseFromParent();
18263
18264   // And we're done.
18265   return continueMBB;
18266 }
18267
18268 MachineBasicBlock *
18269 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18270                                         MachineBasicBlock *BB) const {
18271   DebugLoc DL = MI->getDebugLoc();
18272
18273   assert(!Subtarget->isTargetMachO());
18274
18275   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18276
18277   MI->eraseFromParent();   // The pseudo instruction is gone now.
18278   return BB;
18279 }
18280
18281 MachineBasicBlock *
18282 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18283                                       MachineBasicBlock *BB) const {
18284   // This is pretty easy.  We're taking the value that we received from
18285   // our load from the relocation, sticking it in either RDI (x86-64)
18286   // or EAX and doing an indirect call.  The return value will then
18287   // be in the normal return register.
18288   MachineFunction *F = BB->getParent();
18289   const X86InstrInfo *TII = Subtarget->getInstrInfo();
18290   DebugLoc DL = MI->getDebugLoc();
18291
18292   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
18293   assert(MI->getOperand(3).isGlobal() && "This should be a global");
18294
18295   // Get a register mask for the lowered call.
18296   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
18297   // proper register mask.
18298   const uint32_t *RegMask =
18299       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18300   if (Subtarget->is64Bit()) {
18301     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18302                                       TII->get(X86::MOV64rm), X86::RDI)
18303     .addReg(X86::RIP)
18304     .addImm(0).addReg(0)
18305     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18306                       MI->getOperand(3).getTargetFlags())
18307     .addReg(0);
18308     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
18309     addDirectMem(MIB, X86::RDI);
18310     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
18311   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
18312     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18313                                       TII->get(X86::MOV32rm), X86::EAX)
18314     .addReg(0)
18315     .addImm(0).addReg(0)
18316     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18317                       MI->getOperand(3).getTargetFlags())
18318     .addReg(0);
18319     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18320     addDirectMem(MIB, X86::EAX);
18321     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18322   } else {
18323     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18324                                       TII->get(X86::MOV32rm), X86::EAX)
18325     .addReg(TII->getGlobalBaseReg(F))
18326     .addImm(0).addReg(0)
18327     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18328                       MI->getOperand(3).getTargetFlags())
18329     .addReg(0);
18330     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18331     addDirectMem(MIB, X86::EAX);
18332     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18333   }
18334
18335   MI->eraseFromParent(); // The pseudo instruction is gone now.
18336   return BB;
18337 }
18338
18339 MachineBasicBlock *
18340 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
18341                                     MachineBasicBlock *MBB) const {
18342   DebugLoc DL = MI->getDebugLoc();
18343   MachineFunction *MF = MBB->getParent();
18344   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18345   MachineRegisterInfo &MRI = MF->getRegInfo();
18346
18347   const BasicBlock *BB = MBB->getBasicBlock();
18348   MachineFunction::iterator I = MBB;
18349   ++I;
18350
18351   // Memory Reference
18352   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18353   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18354
18355   unsigned DstReg;
18356   unsigned MemOpndSlot = 0;
18357
18358   unsigned CurOp = 0;
18359
18360   DstReg = MI->getOperand(CurOp++).getReg();
18361   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
18362   assert(RC->hasType(MVT::i32) && "Invalid destination!");
18363   unsigned mainDstReg = MRI.createVirtualRegister(RC);
18364   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
18365
18366   MemOpndSlot = CurOp;
18367
18368   MVT PVT = getPointerTy();
18369   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18370          "Invalid Pointer Size!");
18371
18372   // For v = setjmp(buf), we generate
18373   //
18374   // thisMBB:
18375   //  buf[LabelOffset] = restoreMBB
18376   //  SjLjSetup restoreMBB
18377   //
18378   // mainMBB:
18379   //  v_main = 0
18380   //
18381   // sinkMBB:
18382   //  v = phi(main, restore)
18383   //
18384   // restoreMBB:
18385   //  if base pointer being used, load it from frame
18386   //  v_restore = 1
18387
18388   MachineBasicBlock *thisMBB = MBB;
18389   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18390   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18391   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
18392   MF->insert(I, mainMBB);
18393   MF->insert(I, sinkMBB);
18394   MF->push_back(restoreMBB);
18395
18396   MachineInstrBuilder MIB;
18397
18398   // Transfer the remainder of BB and its successor edges to sinkMBB.
18399   sinkMBB->splice(sinkMBB->begin(), MBB,
18400                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18401   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18402
18403   // thisMBB:
18404   unsigned PtrStoreOpc = 0;
18405   unsigned LabelReg = 0;
18406   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18407   Reloc::Model RM = MF->getTarget().getRelocationModel();
18408   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
18409                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
18410
18411   // Prepare IP either in reg or imm.
18412   if (!UseImmLabel) {
18413     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
18414     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
18415     LabelReg = MRI.createVirtualRegister(PtrRC);
18416     if (Subtarget->is64Bit()) {
18417       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
18418               .addReg(X86::RIP)
18419               .addImm(0)
18420               .addReg(0)
18421               .addMBB(restoreMBB)
18422               .addReg(0);
18423     } else {
18424       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
18425       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
18426               .addReg(XII->getGlobalBaseReg(MF))
18427               .addImm(0)
18428               .addReg(0)
18429               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
18430               .addReg(0);
18431     }
18432   } else
18433     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
18434   // Store IP
18435   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
18436   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18437     if (i == X86::AddrDisp)
18438       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
18439     else
18440       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
18441   }
18442   if (!UseImmLabel)
18443     MIB.addReg(LabelReg);
18444   else
18445     MIB.addMBB(restoreMBB);
18446   MIB.setMemRefs(MMOBegin, MMOEnd);
18447   // Setup
18448   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
18449           .addMBB(restoreMBB);
18450
18451   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18452   MIB.addRegMask(RegInfo->getNoPreservedMask());
18453   thisMBB->addSuccessor(mainMBB);
18454   thisMBB->addSuccessor(restoreMBB);
18455
18456   // mainMBB:
18457   //  EAX = 0
18458   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
18459   mainMBB->addSuccessor(sinkMBB);
18460
18461   // sinkMBB:
18462   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18463           TII->get(X86::PHI), DstReg)
18464     .addReg(mainDstReg).addMBB(mainMBB)
18465     .addReg(restoreDstReg).addMBB(restoreMBB);
18466
18467   // restoreMBB:
18468   if (RegInfo->hasBasePointer(*MF)) {
18469     const bool Uses64BitFramePtr =
18470         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
18471     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
18472     X86FI->setRestoreBasePointer(MF);
18473     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
18474     unsigned BasePtr = RegInfo->getBaseRegister();
18475     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
18476     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
18477                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
18478       .setMIFlag(MachineInstr::FrameSetup);
18479   }
18480   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
18481   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
18482   restoreMBB->addSuccessor(sinkMBB);
18483
18484   MI->eraseFromParent();
18485   return sinkMBB;
18486 }
18487
18488 MachineBasicBlock *
18489 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
18490                                      MachineBasicBlock *MBB) const {
18491   DebugLoc DL = MI->getDebugLoc();
18492   MachineFunction *MF = MBB->getParent();
18493   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18494   MachineRegisterInfo &MRI = MF->getRegInfo();
18495
18496   // Memory Reference
18497   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18498   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18499
18500   MVT PVT = getPointerTy();
18501   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18502          "Invalid Pointer Size!");
18503
18504   const TargetRegisterClass *RC =
18505     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
18506   unsigned Tmp = MRI.createVirtualRegister(RC);
18507   // Since FP is only updated here but NOT referenced, it's treated as GPR.
18508   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18509   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
18510   unsigned SP = RegInfo->getStackRegister();
18511
18512   MachineInstrBuilder MIB;
18513
18514   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18515   const int64_t SPOffset = 2 * PVT.getStoreSize();
18516
18517   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
18518   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
18519
18520   // Reload FP
18521   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
18522   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
18523     MIB.addOperand(MI->getOperand(i));
18524   MIB.setMemRefs(MMOBegin, MMOEnd);
18525   // Reload IP
18526   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
18527   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18528     if (i == X86::AddrDisp)
18529       MIB.addDisp(MI->getOperand(i), LabelOffset);
18530     else
18531       MIB.addOperand(MI->getOperand(i));
18532   }
18533   MIB.setMemRefs(MMOBegin, MMOEnd);
18534   // Reload SP
18535   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
18536   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18537     if (i == X86::AddrDisp)
18538       MIB.addDisp(MI->getOperand(i), SPOffset);
18539     else
18540       MIB.addOperand(MI->getOperand(i));
18541   }
18542   MIB.setMemRefs(MMOBegin, MMOEnd);
18543   // Jump
18544   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
18545
18546   MI->eraseFromParent();
18547   return MBB;
18548 }
18549
18550 // Replace 213-type (isel default) FMA3 instructions with 231-type for
18551 // accumulator loops. Writing back to the accumulator allows the coalescer
18552 // to remove extra copies in the loop.
18553 MachineBasicBlock *
18554 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
18555                                  MachineBasicBlock *MBB) const {
18556   MachineOperand &AddendOp = MI->getOperand(3);
18557
18558   // Bail out early if the addend isn't a register - we can't switch these.
18559   if (!AddendOp.isReg())
18560     return MBB;
18561
18562   MachineFunction &MF = *MBB->getParent();
18563   MachineRegisterInfo &MRI = MF.getRegInfo();
18564
18565   // Check whether the addend is defined by a PHI:
18566   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
18567   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
18568   if (!AddendDef.isPHI())
18569     return MBB;
18570
18571   // Look for the following pattern:
18572   // loop:
18573   //   %addend = phi [%entry, 0], [%loop, %result]
18574   //   ...
18575   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
18576
18577   // Replace with:
18578   //   loop:
18579   //   %addend = phi [%entry, 0], [%loop, %result]
18580   //   ...
18581   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
18582
18583   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
18584     assert(AddendDef.getOperand(i).isReg());
18585     MachineOperand PHISrcOp = AddendDef.getOperand(i);
18586     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
18587     if (&PHISrcInst == MI) {
18588       // Found a matching instruction.
18589       unsigned NewFMAOpc = 0;
18590       switch (MI->getOpcode()) {
18591         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
18592         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
18593         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
18594         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
18595         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
18596         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
18597         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
18598         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
18599         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
18600         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
18601         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
18602         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
18603         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
18604         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
18605         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
18606         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
18607         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
18608         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
18609         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
18610         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
18611
18612         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
18613         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
18614         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
18615         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
18616         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
18617         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
18618         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
18619         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
18620         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
18621         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
18622         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
18623         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
18624         default: llvm_unreachable("Unrecognized FMA variant.");
18625       }
18626
18627       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
18628       MachineInstrBuilder MIB =
18629         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
18630         .addOperand(MI->getOperand(0))
18631         .addOperand(MI->getOperand(3))
18632         .addOperand(MI->getOperand(2))
18633         .addOperand(MI->getOperand(1));
18634       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
18635       MI->eraseFromParent();
18636     }
18637   }
18638
18639   return MBB;
18640 }
18641
18642 MachineBasicBlock *
18643 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
18644                                                MachineBasicBlock *BB) const {
18645   switch (MI->getOpcode()) {
18646   default: llvm_unreachable("Unexpected instr type to insert");
18647   case X86::TAILJMPd64:
18648   case X86::TAILJMPr64:
18649   case X86::TAILJMPm64:
18650   case X86::TAILJMPd64_REX:
18651   case X86::TAILJMPr64_REX:
18652   case X86::TAILJMPm64_REX:
18653     llvm_unreachable("TAILJMP64 would not be touched here.");
18654   case X86::TCRETURNdi64:
18655   case X86::TCRETURNri64:
18656   case X86::TCRETURNmi64:
18657     return BB;
18658   case X86::WIN_ALLOCA:
18659     return EmitLoweredWinAlloca(MI, BB);
18660   case X86::SEG_ALLOCA_32:
18661   case X86::SEG_ALLOCA_64:
18662     return EmitLoweredSegAlloca(MI, BB);
18663   case X86::TLSCall_32:
18664   case X86::TLSCall_64:
18665     return EmitLoweredTLSCall(MI, BB);
18666   case X86::CMOV_GR8:
18667   case X86::CMOV_FR32:
18668   case X86::CMOV_FR64:
18669   case X86::CMOV_V4F32:
18670   case X86::CMOV_V2F64:
18671   case X86::CMOV_V2I64:
18672   case X86::CMOV_V8F32:
18673   case X86::CMOV_V4F64:
18674   case X86::CMOV_V4I64:
18675   case X86::CMOV_V16F32:
18676   case X86::CMOV_V8F64:
18677   case X86::CMOV_V8I64:
18678   case X86::CMOV_GR16:
18679   case X86::CMOV_GR32:
18680   case X86::CMOV_RFP32:
18681   case X86::CMOV_RFP64:
18682   case X86::CMOV_RFP80:
18683     return EmitLoweredSelect(MI, BB);
18684
18685   case X86::FP32_TO_INT16_IN_MEM:
18686   case X86::FP32_TO_INT32_IN_MEM:
18687   case X86::FP32_TO_INT64_IN_MEM:
18688   case X86::FP64_TO_INT16_IN_MEM:
18689   case X86::FP64_TO_INT32_IN_MEM:
18690   case X86::FP64_TO_INT64_IN_MEM:
18691   case X86::FP80_TO_INT16_IN_MEM:
18692   case X86::FP80_TO_INT32_IN_MEM:
18693   case X86::FP80_TO_INT64_IN_MEM: {
18694     MachineFunction *F = BB->getParent();
18695     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18696     DebugLoc DL = MI->getDebugLoc();
18697
18698     // Change the floating point control register to use "round towards zero"
18699     // mode when truncating to an integer value.
18700     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
18701     addFrameReference(BuildMI(*BB, MI, DL,
18702                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
18703
18704     // Load the old value of the high byte of the control word...
18705     unsigned OldCW =
18706       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
18707     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
18708                       CWFrameIdx);
18709
18710     // Set the high part to be round to zero...
18711     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
18712       .addImm(0xC7F);
18713
18714     // Reload the modified control word now...
18715     addFrameReference(BuildMI(*BB, MI, DL,
18716                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18717
18718     // Restore the memory image of control word to original value
18719     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
18720       .addReg(OldCW);
18721
18722     // Get the X86 opcode to use.
18723     unsigned Opc;
18724     switch (MI->getOpcode()) {
18725     default: llvm_unreachable("illegal opcode!");
18726     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
18727     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
18728     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
18729     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
18730     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
18731     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
18732     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
18733     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
18734     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
18735     }
18736
18737     X86AddressMode AM;
18738     MachineOperand &Op = MI->getOperand(0);
18739     if (Op.isReg()) {
18740       AM.BaseType = X86AddressMode::RegBase;
18741       AM.Base.Reg = Op.getReg();
18742     } else {
18743       AM.BaseType = X86AddressMode::FrameIndexBase;
18744       AM.Base.FrameIndex = Op.getIndex();
18745     }
18746     Op = MI->getOperand(1);
18747     if (Op.isImm())
18748       AM.Scale = Op.getImm();
18749     Op = MI->getOperand(2);
18750     if (Op.isImm())
18751       AM.IndexReg = Op.getImm();
18752     Op = MI->getOperand(3);
18753     if (Op.isGlobal()) {
18754       AM.GV = Op.getGlobal();
18755     } else {
18756       AM.Disp = Op.getImm();
18757     }
18758     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
18759                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
18760
18761     // Reload the original control word now.
18762     addFrameReference(BuildMI(*BB, MI, DL,
18763                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18764
18765     MI->eraseFromParent();   // The pseudo instruction is gone now.
18766     return BB;
18767   }
18768     // String/text processing lowering.
18769   case X86::PCMPISTRM128REG:
18770   case X86::VPCMPISTRM128REG:
18771   case X86::PCMPISTRM128MEM:
18772   case X86::VPCMPISTRM128MEM:
18773   case X86::PCMPESTRM128REG:
18774   case X86::VPCMPESTRM128REG:
18775   case X86::PCMPESTRM128MEM:
18776   case X86::VPCMPESTRM128MEM:
18777     assert(Subtarget->hasSSE42() &&
18778            "Target must have SSE4.2 or AVX features enabled");
18779     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
18780
18781   // String/text processing lowering.
18782   case X86::PCMPISTRIREG:
18783   case X86::VPCMPISTRIREG:
18784   case X86::PCMPISTRIMEM:
18785   case X86::VPCMPISTRIMEM:
18786   case X86::PCMPESTRIREG:
18787   case X86::VPCMPESTRIREG:
18788   case X86::PCMPESTRIMEM:
18789   case X86::VPCMPESTRIMEM:
18790     assert(Subtarget->hasSSE42() &&
18791            "Target must have SSE4.2 or AVX features enabled");
18792     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
18793
18794   // Thread synchronization.
18795   case X86::MONITOR:
18796     return EmitMonitor(MI, BB, Subtarget);
18797
18798   // xbegin
18799   case X86::XBEGIN:
18800     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
18801
18802   case X86::VASTART_SAVE_XMM_REGS:
18803     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
18804
18805   case X86::VAARG_64:
18806     return EmitVAARG64WithCustomInserter(MI, BB);
18807
18808   case X86::EH_SjLj_SetJmp32:
18809   case X86::EH_SjLj_SetJmp64:
18810     return emitEHSjLjSetJmp(MI, BB);
18811
18812   case X86::EH_SjLj_LongJmp32:
18813   case X86::EH_SjLj_LongJmp64:
18814     return emitEHSjLjLongJmp(MI, BB);
18815
18816   case TargetOpcode::STATEPOINT:
18817     // As an implementation detail, STATEPOINT shares the STACKMAP format at
18818     // this point in the process.  We diverge later.
18819     return emitPatchPoint(MI, BB);
18820
18821   case TargetOpcode::STACKMAP:
18822   case TargetOpcode::PATCHPOINT:
18823     return emitPatchPoint(MI, BB);
18824
18825   case X86::VFMADDPDr213r:
18826   case X86::VFMADDPSr213r:
18827   case X86::VFMADDSDr213r:
18828   case X86::VFMADDSSr213r:
18829   case X86::VFMSUBPDr213r:
18830   case X86::VFMSUBPSr213r:
18831   case X86::VFMSUBSDr213r:
18832   case X86::VFMSUBSSr213r:
18833   case X86::VFNMADDPDr213r:
18834   case X86::VFNMADDPSr213r:
18835   case X86::VFNMADDSDr213r:
18836   case X86::VFNMADDSSr213r:
18837   case X86::VFNMSUBPDr213r:
18838   case X86::VFNMSUBPSr213r:
18839   case X86::VFNMSUBSDr213r:
18840   case X86::VFNMSUBSSr213r:
18841   case X86::VFMADDSUBPDr213r:
18842   case X86::VFMADDSUBPSr213r:
18843   case X86::VFMSUBADDPDr213r:
18844   case X86::VFMSUBADDPSr213r:
18845   case X86::VFMADDPDr213rY:
18846   case X86::VFMADDPSr213rY:
18847   case X86::VFMSUBPDr213rY:
18848   case X86::VFMSUBPSr213rY:
18849   case X86::VFNMADDPDr213rY:
18850   case X86::VFNMADDPSr213rY:
18851   case X86::VFNMSUBPDr213rY:
18852   case X86::VFNMSUBPSr213rY:
18853   case X86::VFMADDSUBPDr213rY:
18854   case X86::VFMADDSUBPSr213rY:
18855   case X86::VFMSUBADDPDr213rY:
18856   case X86::VFMSUBADDPSr213rY:
18857     return emitFMA3Instr(MI, BB);
18858   }
18859 }
18860
18861 //===----------------------------------------------------------------------===//
18862 //                           X86 Optimization Hooks
18863 //===----------------------------------------------------------------------===//
18864
18865 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
18866                                                       APInt &KnownZero,
18867                                                       APInt &KnownOne,
18868                                                       const SelectionDAG &DAG,
18869                                                       unsigned Depth) const {
18870   unsigned BitWidth = KnownZero.getBitWidth();
18871   unsigned Opc = Op.getOpcode();
18872   assert((Opc >= ISD::BUILTIN_OP_END ||
18873           Opc == ISD::INTRINSIC_WO_CHAIN ||
18874           Opc == ISD::INTRINSIC_W_CHAIN ||
18875           Opc == ISD::INTRINSIC_VOID) &&
18876          "Should use MaskedValueIsZero if you don't know whether Op"
18877          " is a target node!");
18878
18879   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
18880   switch (Opc) {
18881   default: break;
18882   case X86ISD::ADD:
18883   case X86ISD::SUB:
18884   case X86ISD::ADC:
18885   case X86ISD::SBB:
18886   case X86ISD::SMUL:
18887   case X86ISD::UMUL:
18888   case X86ISD::INC:
18889   case X86ISD::DEC:
18890   case X86ISD::OR:
18891   case X86ISD::XOR:
18892   case X86ISD::AND:
18893     // These nodes' second result is a boolean.
18894     if (Op.getResNo() == 0)
18895       break;
18896     // Fallthrough
18897   case X86ISD::SETCC:
18898     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
18899     break;
18900   case ISD::INTRINSIC_WO_CHAIN: {
18901     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
18902     unsigned NumLoBits = 0;
18903     switch (IntId) {
18904     default: break;
18905     case Intrinsic::x86_sse_movmsk_ps:
18906     case Intrinsic::x86_avx_movmsk_ps_256:
18907     case Intrinsic::x86_sse2_movmsk_pd:
18908     case Intrinsic::x86_avx_movmsk_pd_256:
18909     case Intrinsic::x86_mmx_pmovmskb:
18910     case Intrinsic::x86_sse2_pmovmskb_128:
18911     case Intrinsic::x86_avx2_pmovmskb: {
18912       // High bits of movmskp{s|d}, pmovmskb are known zero.
18913       switch (IntId) {
18914         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
18915         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
18916         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
18917         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
18918         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
18919         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
18920         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
18921         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
18922       }
18923       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
18924       break;
18925     }
18926     }
18927     break;
18928   }
18929   }
18930 }
18931
18932 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
18933   SDValue Op,
18934   const SelectionDAG &,
18935   unsigned Depth) const {
18936   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
18937   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
18938     return Op.getValueType().getScalarType().getSizeInBits();
18939
18940   // Fallback case.
18941   return 1;
18942 }
18943
18944 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
18945 /// node is a GlobalAddress + offset.
18946 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
18947                                        const GlobalValue* &GA,
18948                                        int64_t &Offset) const {
18949   if (N->getOpcode() == X86ISD::Wrapper) {
18950     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
18951       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
18952       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
18953       return true;
18954     }
18955   }
18956   return TargetLowering::isGAPlusOffset(N, GA, Offset);
18957 }
18958
18959 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
18960 /// same as extracting the high 128-bit part of 256-bit vector and then
18961 /// inserting the result into the low part of a new 256-bit vector
18962 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
18963   EVT VT = SVOp->getValueType(0);
18964   unsigned NumElems = VT.getVectorNumElements();
18965
18966   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
18967   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
18968     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18969         SVOp->getMaskElt(j) >= 0)
18970       return false;
18971
18972   return true;
18973 }
18974
18975 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
18976 /// same as extracting the low 128-bit part of 256-bit vector and then
18977 /// inserting the result into the high part of a new 256-bit vector
18978 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
18979   EVT VT = SVOp->getValueType(0);
18980   unsigned NumElems = VT.getVectorNumElements();
18981
18982   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
18983   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
18984     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18985         SVOp->getMaskElt(j) >= 0)
18986       return false;
18987
18988   return true;
18989 }
18990
18991 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
18992 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
18993                                         TargetLowering::DAGCombinerInfo &DCI,
18994                                         const X86Subtarget* Subtarget) {
18995   SDLoc dl(N);
18996   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
18997   SDValue V1 = SVOp->getOperand(0);
18998   SDValue V2 = SVOp->getOperand(1);
18999   EVT VT = SVOp->getValueType(0);
19000   unsigned NumElems = VT.getVectorNumElements();
19001
19002   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
19003       V2.getOpcode() == ISD::CONCAT_VECTORS) {
19004     //
19005     //                   0,0,0,...
19006     //                      |
19007     //    V      UNDEF    BUILD_VECTOR    UNDEF
19008     //     \      /           \           /
19009     //  CONCAT_VECTOR         CONCAT_VECTOR
19010     //         \                  /
19011     //          \                /
19012     //          RESULT: V + zero extended
19013     //
19014     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19015         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19016         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19017       return SDValue();
19018
19019     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19020       return SDValue();
19021
19022     // To match the shuffle mask, the first half of the mask should
19023     // be exactly the first vector, and all the rest a splat with the
19024     // first element of the second one.
19025     for (unsigned i = 0; i != NumElems/2; ++i)
19026       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19027           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19028         return SDValue();
19029
19030     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19031     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19032       if (Ld->hasNUsesOfValue(1, 0)) {
19033         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19034         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19035         SDValue ResNode =
19036           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19037                                   Ld->getMemoryVT(),
19038                                   Ld->getPointerInfo(),
19039                                   Ld->getAlignment(),
19040                                   false/*isVolatile*/, true/*ReadMem*/,
19041                                   false/*WriteMem*/);
19042
19043         // Make sure the newly-created LOAD is in the same position as Ld in
19044         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19045         // and update uses of Ld's output chain to use the TokenFactor.
19046         if (Ld->hasAnyUseOfValue(1)) {
19047           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19048                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19049           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19050           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19051                                  SDValue(ResNode.getNode(), 1));
19052         }
19053
19054         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19055       }
19056     }
19057
19058     // Emit a zeroed vector and insert the desired subvector on its
19059     // first half.
19060     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19061     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19062     return DCI.CombineTo(N, InsV);
19063   }
19064
19065   //===--------------------------------------------------------------------===//
19066   // Combine some shuffles into subvector extracts and inserts:
19067   //
19068
19069   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19070   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19071     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19072     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19073     return DCI.CombineTo(N, InsV);
19074   }
19075
19076   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19077   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19078     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19079     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19080     return DCI.CombineTo(N, InsV);
19081   }
19082
19083   return SDValue();
19084 }
19085
19086 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19087 /// possible.
19088 ///
19089 /// This is the leaf of the recursive combinine below. When we have found some
19090 /// chain of single-use x86 shuffle instructions and accumulated the combined
19091 /// shuffle mask represented by them, this will try to pattern match that mask
19092 /// into either a single instruction if there is a special purpose instruction
19093 /// for this operation, or into a PSHUFB instruction which is a fully general
19094 /// instruction but should only be used to replace chains over a certain depth.
19095 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19096                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19097                                    TargetLowering::DAGCombinerInfo &DCI,
19098                                    const X86Subtarget *Subtarget) {
19099   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19100
19101   // Find the operand that enters the chain. Note that multiple uses are OK
19102   // here, we're not going to remove the operand we find.
19103   SDValue Input = Op.getOperand(0);
19104   while (Input.getOpcode() == ISD::BITCAST)
19105     Input = Input.getOperand(0);
19106
19107   MVT VT = Input.getSimpleValueType();
19108   MVT RootVT = Root.getSimpleValueType();
19109   SDLoc DL(Root);
19110
19111   // Just remove no-op shuffle masks.
19112   if (Mask.size() == 1) {
19113     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19114                   /*AddTo*/ true);
19115     return true;
19116   }
19117
19118   // Use the float domain if the operand type is a floating point type.
19119   bool FloatDomain = VT.isFloatingPoint();
19120
19121   // For floating point shuffles, we don't have free copies in the shuffle
19122   // instructions or the ability to load as part of the instruction, so
19123   // canonicalize their shuffles to UNPCK or MOV variants.
19124   //
19125   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19126   // vectors because it can have a load folded into it that UNPCK cannot. This
19127   // doesn't preclude something switching to the shorter encoding post-RA.
19128   if (FloatDomain) {
19129     if (Mask.equals(0, 0) || Mask.equals(1, 1)) {
19130       bool Lo = Mask.equals(0, 0);
19131       unsigned Shuffle;
19132       MVT ShuffleVT;
19133       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19134       // is no slower than UNPCKLPD but has the option to fold the input operand
19135       // into even an unaligned memory load.
19136       if (Lo && Subtarget->hasSSE3()) {
19137         Shuffle = X86ISD::MOVDDUP;
19138         ShuffleVT = MVT::v2f64;
19139       } else {
19140         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19141         // than the UNPCK variants.
19142         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19143         ShuffleVT = MVT::v4f32;
19144       }
19145       if (Depth == 1 && Root->getOpcode() == Shuffle)
19146         return false; // Nothing to do!
19147       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19148       DCI.AddToWorklist(Op.getNode());
19149       if (Shuffle == X86ISD::MOVDDUP)
19150         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19151       else
19152         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19153       DCI.AddToWorklist(Op.getNode());
19154       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19155                     /*AddTo*/ true);
19156       return true;
19157     }
19158     if (Subtarget->hasSSE3() &&
19159         (Mask.equals(0, 0, 2, 2) || Mask.equals(1, 1, 3, 3))) {
19160       bool Lo = Mask.equals(0, 0, 2, 2);
19161       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19162       MVT ShuffleVT = MVT::v4f32;
19163       if (Depth == 1 && Root->getOpcode() == Shuffle)
19164         return false; // Nothing to do!
19165       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19166       DCI.AddToWorklist(Op.getNode());
19167       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19168       DCI.AddToWorklist(Op.getNode());
19169       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19170                     /*AddTo*/ true);
19171       return true;
19172     }
19173     if (Mask.equals(0, 0, 1, 1) || Mask.equals(2, 2, 3, 3)) {
19174       bool Lo = Mask.equals(0, 0, 1, 1);
19175       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19176       MVT ShuffleVT = MVT::v4f32;
19177       if (Depth == 1 && Root->getOpcode() == Shuffle)
19178         return false; // Nothing to do!
19179       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19180       DCI.AddToWorklist(Op.getNode());
19181       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19182       DCI.AddToWorklist(Op.getNode());
19183       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19184                     /*AddTo*/ true);
19185       return true;
19186     }
19187   }
19188
19189   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19190   // variants as none of these have single-instruction variants that are
19191   // superior to the UNPCK formulation.
19192   if (!FloatDomain &&
19193       (Mask.equals(0, 0, 1, 1, 2, 2, 3, 3) ||
19194        Mask.equals(4, 4, 5, 5, 6, 6, 7, 7) ||
19195        Mask.equals(0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7) ||
19196        Mask.equals(8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15,
19197                    15))) {
19198     bool Lo = Mask[0] == 0;
19199     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19200     if (Depth == 1 && Root->getOpcode() == Shuffle)
19201       return false; // Nothing to do!
19202     MVT ShuffleVT;
19203     switch (Mask.size()) {
19204     case 8:
19205       ShuffleVT = MVT::v8i16;
19206       break;
19207     case 16:
19208       ShuffleVT = MVT::v16i8;
19209       break;
19210     default:
19211       llvm_unreachable("Impossible mask size!");
19212     };
19213     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19214     DCI.AddToWorklist(Op.getNode());
19215     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19216     DCI.AddToWorklist(Op.getNode());
19217     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19218                   /*AddTo*/ true);
19219     return true;
19220   }
19221
19222   // Don't try to re-form single instruction chains under any circumstances now
19223   // that we've done encoding canonicalization for them.
19224   if (Depth < 2)
19225     return false;
19226
19227   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19228   // can replace them with a single PSHUFB instruction profitably. Intel's
19229   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19230   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19231   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19232     SmallVector<SDValue, 16> PSHUFBMask;
19233     assert(Mask.size() <= 16 && "Can't shuffle elements smaller than bytes!");
19234     int Ratio = 16 / Mask.size();
19235     for (unsigned i = 0; i < 16; ++i) {
19236       if (Mask[i / Ratio] == SM_SentinelUndef) {
19237         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19238         continue;
19239       }
19240       int M = Mask[i / Ratio] != SM_SentinelZero
19241                   ? Ratio * Mask[i / Ratio] + i % Ratio
19242                   : 255;
19243       PSHUFBMask.push_back(DAG.getConstant(M, MVT::i8));
19244     }
19245     Op = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Input);
19246     DCI.AddToWorklist(Op.getNode());
19247     SDValue PSHUFBMaskOp =
19248         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, PSHUFBMask);
19249     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19250     Op = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, Op, PSHUFBMaskOp);
19251     DCI.AddToWorklist(Op.getNode());
19252     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19253                   /*AddTo*/ true);
19254     return true;
19255   }
19256
19257   // Failed to find any combines.
19258   return false;
19259 }
19260
19261 /// \brief Fully generic combining of x86 shuffle instructions.
19262 ///
19263 /// This should be the last combine run over the x86 shuffle instructions. Once
19264 /// they have been fully optimized, this will recursively consider all chains
19265 /// of single-use shuffle instructions, build a generic model of the cumulative
19266 /// shuffle operation, and check for simpler instructions which implement this
19267 /// operation. We use this primarily for two purposes:
19268 ///
19269 /// 1) Collapse generic shuffles to specialized single instructions when
19270 ///    equivalent. In most cases, this is just an encoding size win, but
19271 ///    sometimes we will collapse multiple generic shuffles into a single
19272 ///    special-purpose shuffle.
19273 /// 2) Look for sequences of shuffle instructions with 3 or more total
19274 ///    instructions, and replace them with the slightly more expensive SSSE3
19275 ///    PSHUFB instruction if available. We do this as the last combining step
19276 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19277 ///    a suitable short sequence of other instructions. The PHUFB will either
19278 ///    use a register or have to read from memory and so is slightly (but only
19279 ///    slightly) more expensive than the other shuffle instructions.
19280 ///
19281 /// Because this is inherently a quadratic operation (for each shuffle in
19282 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19283 /// This should never be an issue in practice as the shuffle lowering doesn't
19284 /// produce sequences of more than 8 instructions.
19285 ///
19286 /// FIXME: We will currently miss some cases where the redundant shuffling
19287 /// would simplify under the threshold for PSHUFB formation because of
19288 /// combine-ordering. To fix this, we should do the redundant instruction
19289 /// combining in this recursive walk.
19290 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
19291                                           ArrayRef<int> RootMask,
19292                                           int Depth, bool HasPSHUFB,
19293                                           SelectionDAG &DAG,
19294                                           TargetLowering::DAGCombinerInfo &DCI,
19295                                           const X86Subtarget *Subtarget) {
19296   // Bound the depth of our recursive combine because this is ultimately
19297   // quadratic in nature.
19298   if (Depth > 8)
19299     return false;
19300
19301   // Directly rip through bitcasts to find the underlying operand.
19302   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
19303     Op = Op.getOperand(0);
19304
19305   MVT VT = Op.getSimpleValueType();
19306   if (!VT.isVector())
19307     return false; // Bail if we hit a non-vector.
19308   // FIXME: This routine should be taught about 256-bit shuffles, or a 256-bit
19309   // version should be added.
19310   if (VT.getSizeInBits() != 128)
19311     return false;
19312
19313   assert(Root.getSimpleValueType().isVector() &&
19314          "Shuffles operate on vector types!");
19315   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
19316          "Can only combine shuffles of the same vector register size.");
19317
19318   if (!isTargetShuffle(Op.getOpcode()))
19319     return false;
19320   SmallVector<int, 16> OpMask;
19321   bool IsUnary;
19322   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
19323   // We only can combine unary shuffles which we can decode the mask for.
19324   if (!HaveMask || !IsUnary)
19325     return false;
19326
19327   assert(VT.getVectorNumElements() == OpMask.size() &&
19328          "Different mask size from vector size!");
19329   assert(((RootMask.size() > OpMask.size() &&
19330            RootMask.size() % OpMask.size() == 0) ||
19331           (OpMask.size() > RootMask.size() &&
19332            OpMask.size() % RootMask.size() == 0) ||
19333           OpMask.size() == RootMask.size()) &&
19334          "The smaller number of elements must divide the larger.");
19335   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
19336   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
19337   assert(((RootRatio == 1 && OpRatio == 1) ||
19338           (RootRatio == 1) != (OpRatio == 1)) &&
19339          "Must not have a ratio for both incoming and op masks!");
19340
19341   SmallVector<int, 16> Mask;
19342   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
19343
19344   // Merge this shuffle operation's mask into our accumulated mask. Note that
19345   // this shuffle's mask will be the first applied to the input, followed by the
19346   // root mask to get us all the way to the root value arrangement. The reason
19347   // for this order is that we are recursing up the operation chain.
19348   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
19349     int RootIdx = i / RootRatio;
19350     if (RootMask[RootIdx] < 0) {
19351       // This is a zero or undef lane, we're done.
19352       Mask.push_back(RootMask[RootIdx]);
19353       continue;
19354     }
19355
19356     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
19357     int OpIdx = RootMaskedIdx / OpRatio;
19358     if (OpMask[OpIdx] < 0) {
19359       // The incoming lanes are zero or undef, it doesn't matter which ones we
19360       // are using.
19361       Mask.push_back(OpMask[OpIdx]);
19362       continue;
19363     }
19364
19365     // Ok, we have non-zero lanes, map them through.
19366     Mask.push_back(OpMask[OpIdx] * OpRatio +
19367                    RootMaskedIdx % OpRatio);
19368   }
19369
19370   // See if we can recurse into the operand to combine more things.
19371   switch (Op.getOpcode()) {
19372     case X86ISD::PSHUFB:
19373       HasPSHUFB = true;
19374     case X86ISD::PSHUFD:
19375     case X86ISD::PSHUFHW:
19376     case X86ISD::PSHUFLW:
19377       if (Op.getOperand(0).hasOneUse() &&
19378           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19379                                         HasPSHUFB, DAG, DCI, Subtarget))
19380         return true;
19381       break;
19382
19383     case X86ISD::UNPCKL:
19384     case X86ISD::UNPCKH:
19385       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
19386       // We can't check for single use, we have to check that this shuffle is the only user.
19387       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
19388           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19389                                         HasPSHUFB, DAG, DCI, Subtarget))
19390           return true;
19391       break;
19392   }
19393
19394   // Minor canonicalization of the accumulated shuffle mask to make it easier
19395   // to match below. All this does is detect masks with squential pairs of
19396   // elements, and shrink them to the half-width mask. It does this in a loop
19397   // so it will reduce the size of the mask to the minimal width mask which
19398   // performs an equivalent shuffle.
19399   SmallVector<int, 16> WidenedMask;
19400   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
19401     Mask = std::move(WidenedMask);
19402     WidenedMask.clear();
19403   }
19404
19405   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
19406                                 Subtarget);
19407 }
19408
19409 /// \brief Get the PSHUF-style mask from PSHUF node.
19410 ///
19411 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
19412 /// PSHUF-style masks that can be reused with such instructions.
19413 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
19414   SmallVector<int, 4> Mask;
19415   bool IsUnary;
19416   bool HaveMask = getTargetShuffleMask(N.getNode(), N.getSimpleValueType(), Mask, IsUnary);
19417   (void)HaveMask;
19418   assert(HaveMask);
19419
19420   switch (N.getOpcode()) {
19421   case X86ISD::PSHUFD:
19422     return Mask;
19423   case X86ISD::PSHUFLW:
19424     Mask.resize(4);
19425     return Mask;
19426   case X86ISD::PSHUFHW:
19427     Mask.erase(Mask.begin(), Mask.begin() + 4);
19428     for (int &M : Mask)
19429       M -= 4;
19430     return Mask;
19431   default:
19432     llvm_unreachable("No valid shuffle instruction found!");
19433   }
19434 }
19435
19436 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
19437 ///
19438 /// We walk up the chain and look for a combinable shuffle, skipping over
19439 /// shuffles that we could hoist this shuffle's transformation past without
19440 /// altering anything.
19441 static SDValue
19442 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
19443                              SelectionDAG &DAG,
19444                              TargetLowering::DAGCombinerInfo &DCI) {
19445   assert(N.getOpcode() == X86ISD::PSHUFD &&
19446          "Called with something other than an x86 128-bit half shuffle!");
19447   SDLoc DL(N);
19448
19449   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
19450   // of the shuffles in the chain so that we can form a fresh chain to replace
19451   // this one.
19452   SmallVector<SDValue, 8> Chain;
19453   SDValue V = N.getOperand(0);
19454   for (; V.hasOneUse(); V = V.getOperand(0)) {
19455     switch (V.getOpcode()) {
19456     default:
19457       return SDValue(); // Nothing combined!
19458
19459     case ISD::BITCAST:
19460       // Skip bitcasts as we always know the type for the target specific
19461       // instructions.
19462       continue;
19463
19464     case X86ISD::PSHUFD:
19465       // Found another dword shuffle.
19466       break;
19467
19468     case X86ISD::PSHUFLW:
19469       // Check that the low words (being shuffled) are the identity in the
19470       // dword shuffle, and the high words are self-contained.
19471       if (Mask[0] != 0 || Mask[1] != 1 ||
19472           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
19473         return SDValue();
19474
19475       Chain.push_back(V);
19476       continue;
19477
19478     case X86ISD::PSHUFHW:
19479       // Check that the high words (being shuffled) are the identity in the
19480       // dword shuffle, and the low words are self-contained.
19481       if (Mask[2] != 2 || Mask[3] != 3 ||
19482           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
19483         return SDValue();
19484
19485       Chain.push_back(V);
19486       continue;
19487
19488     case X86ISD::UNPCKL:
19489     case X86ISD::UNPCKH:
19490       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
19491       // shuffle into a preceding word shuffle.
19492       if (V.getValueType() != MVT::v16i8 && V.getValueType() != MVT::v8i16)
19493         return SDValue();
19494
19495       // Search for a half-shuffle which we can combine with.
19496       unsigned CombineOp =
19497           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
19498       if (V.getOperand(0) != V.getOperand(1) ||
19499           !V->isOnlyUserOf(V.getOperand(0).getNode()))
19500         return SDValue();
19501       Chain.push_back(V);
19502       V = V.getOperand(0);
19503       do {
19504         switch (V.getOpcode()) {
19505         default:
19506           return SDValue(); // Nothing to combine.
19507
19508         case X86ISD::PSHUFLW:
19509         case X86ISD::PSHUFHW:
19510           if (V.getOpcode() == CombineOp)
19511             break;
19512
19513           Chain.push_back(V);
19514
19515           // Fallthrough!
19516         case ISD::BITCAST:
19517           V = V.getOperand(0);
19518           continue;
19519         }
19520         break;
19521       } while (V.hasOneUse());
19522       break;
19523     }
19524     // Break out of the loop if we break out of the switch.
19525     break;
19526   }
19527
19528   if (!V.hasOneUse())
19529     // We fell out of the loop without finding a viable combining instruction.
19530     return SDValue();
19531
19532   // Merge this node's mask and our incoming mask.
19533   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19534   for (int &M : Mask)
19535     M = VMask[M];
19536   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
19537                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19538
19539   // Rebuild the chain around this new shuffle.
19540   while (!Chain.empty()) {
19541     SDValue W = Chain.pop_back_val();
19542
19543     if (V.getValueType() != W.getOperand(0).getValueType())
19544       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
19545
19546     switch (W.getOpcode()) {
19547     default:
19548       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
19549
19550     case X86ISD::UNPCKL:
19551     case X86ISD::UNPCKH:
19552       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
19553       break;
19554
19555     case X86ISD::PSHUFD:
19556     case X86ISD::PSHUFLW:
19557     case X86ISD::PSHUFHW:
19558       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
19559       break;
19560     }
19561   }
19562   if (V.getValueType() != N.getValueType())
19563     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
19564
19565   // Return the new chain to replace N.
19566   return V;
19567 }
19568
19569 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
19570 ///
19571 /// We walk up the chain, skipping shuffles of the other half and looking
19572 /// through shuffles which switch halves trying to find a shuffle of the same
19573 /// pair of dwords.
19574 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
19575                                         SelectionDAG &DAG,
19576                                         TargetLowering::DAGCombinerInfo &DCI) {
19577   assert(
19578       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
19579       "Called with something other than an x86 128-bit half shuffle!");
19580   SDLoc DL(N);
19581   unsigned CombineOpcode = N.getOpcode();
19582
19583   // Walk up a single-use chain looking for a combinable shuffle.
19584   SDValue V = N.getOperand(0);
19585   for (; V.hasOneUse(); V = V.getOperand(0)) {
19586     switch (V.getOpcode()) {
19587     default:
19588       return false; // Nothing combined!
19589
19590     case ISD::BITCAST:
19591       // Skip bitcasts as we always know the type for the target specific
19592       // instructions.
19593       continue;
19594
19595     case X86ISD::PSHUFLW:
19596     case X86ISD::PSHUFHW:
19597       if (V.getOpcode() == CombineOpcode)
19598         break;
19599
19600       // Other-half shuffles are no-ops.
19601       continue;
19602     }
19603     // Break out of the loop if we break out of the switch.
19604     break;
19605   }
19606
19607   if (!V.hasOneUse())
19608     // We fell out of the loop without finding a viable combining instruction.
19609     return false;
19610
19611   // Combine away the bottom node as its shuffle will be accumulated into
19612   // a preceding shuffle.
19613   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19614
19615   // Record the old value.
19616   SDValue Old = V;
19617
19618   // Merge this node's mask and our incoming mask (adjusted to account for all
19619   // the pshufd instructions encountered).
19620   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19621   for (int &M : Mask)
19622     M = VMask[M];
19623   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
19624                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19625
19626   // Check that the shuffles didn't cancel each other out. If not, we need to
19627   // combine to the new one.
19628   if (Old != V)
19629     // Replace the combinable shuffle with the combined one, updating all users
19630     // so that we re-evaluate the chain here.
19631     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
19632
19633   return true;
19634 }
19635
19636 /// \brief Try to combine x86 target specific shuffles.
19637 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
19638                                            TargetLowering::DAGCombinerInfo &DCI,
19639                                            const X86Subtarget *Subtarget) {
19640   SDLoc DL(N);
19641   MVT VT = N.getSimpleValueType();
19642   SmallVector<int, 4> Mask;
19643
19644   switch (N.getOpcode()) {
19645   case X86ISD::PSHUFD:
19646   case X86ISD::PSHUFLW:
19647   case X86ISD::PSHUFHW:
19648     Mask = getPSHUFShuffleMask(N);
19649     assert(Mask.size() == 4);
19650     break;
19651   default:
19652     return SDValue();
19653   }
19654
19655   // Nuke no-op shuffles that show up after combining.
19656   if (isNoopShuffleMask(Mask))
19657     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19658
19659   // Look for simplifications involving one or two shuffle instructions.
19660   SDValue V = N.getOperand(0);
19661   switch (N.getOpcode()) {
19662   default:
19663     break;
19664   case X86ISD::PSHUFLW:
19665   case X86ISD::PSHUFHW:
19666     assert(VT == MVT::v8i16);
19667     (void)VT;
19668
19669     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
19670       return SDValue(); // We combined away this shuffle, so we're done.
19671
19672     // See if this reduces to a PSHUFD which is no more expensive and can
19673     // combine with more operations. Note that it has to at least flip the
19674     // dwords as otherwise it would have been removed as a no-op.
19675     if (Mask[0] == 2 && Mask[1] == 3 && Mask[2] == 0 && Mask[3] == 1) {
19676       int DMask[] = {0, 1, 2, 3};
19677       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
19678       DMask[DOffset + 0] = DOffset + 1;
19679       DMask[DOffset + 1] = DOffset + 0;
19680       V = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V);
19681       DCI.AddToWorklist(V.getNode());
19682       V = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V,
19683                       getV4X86ShuffleImm8ForMask(DMask, DAG));
19684       DCI.AddToWorklist(V.getNode());
19685       return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
19686     }
19687
19688     // Look for shuffle patterns which can be implemented as a single unpack.
19689     // FIXME: This doesn't handle the location of the PSHUFD generically, and
19690     // only works when we have a PSHUFD followed by two half-shuffles.
19691     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
19692         (V.getOpcode() == X86ISD::PSHUFLW ||
19693          V.getOpcode() == X86ISD::PSHUFHW) &&
19694         V.getOpcode() != N.getOpcode() &&
19695         V.hasOneUse()) {
19696       SDValue D = V.getOperand(0);
19697       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
19698         D = D.getOperand(0);
19699       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
19700         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19701         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
19702         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19703         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19704         int WordMask[8];
19705         for (int i = 0; i < 4; ++i) {
19706           WordMask[i + NOffset] = Mask[i] + NOffset;
19707           WordMask[i + VOffset] = VMask[i] + VOffset;
19708         }
19709         // Map the word mask through the DWord mask.
19710         int MappedMask[8];
19711         for (int i = 0; i < 8; ++i)
19712           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
19713         const int UnpackLoMask[] = {0, 0, 1, 1, 2, 2, 3, 3};
19714         const int UnpackHiMask[] = {4, 4, 5, 5, 6, 6, 7, 7};
19715         if (std::equal(std::begin(MappedMask), std::end(MappedMask),
19716                        std::begin(UnpackLoMask)) ||
19717             std::equal(std::begin(MappedMask), std::end(MappedMask),
19718                        std::begin(UnpackHiMask))) {
19719           // We can replace all three shuffles with an unpack.
19720           V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, D.getOperand(0));
19721           DCI.AddToWorklist(V.getNode());
19722           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
19723                                                 : X86ISD::UNPCKH,
19724                              DL, MVT::v8i16, V, V);
19725         }
19726       }
19727     }
19728
19729     break;
19730
19731   case X86ISD::PSHUFD:
19732     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
19733       return NewN;
19734
19735     break;
19736   }
19737
19738   return SDValue();
19739 }
19740
19741 /// \brief Try to combine a shuffle into a target-specific add-sub node.
19742 ///
19743 /// We combine this directly on the abstract vector shuffle nodes so it is
19744 /// easier to generically match. We also insert dummy vector shuffle nodes for
19745 /// the operands which explicitly discard the lanes which are unused by this
19746 /// operation to try to flow through the rest of the combiner the fact that
19747 /// they're unused.
19748 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
19749   SDLoc DL(N);
19750   EVT VT = N->getValueType(0);
19751
19752   // We only handle target-independent shuffles.
19753   // FIXME: It would be easy and harmless to use the target shuffle mask
19754   // extraction tool to support more.
19755   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
19756     return SDValue();
19757
19758   auto *SVN = cast<ShuffleVectorSDNode>(N);
19759   ArrayRef<int> Mask = SVN->getMask();
19760   SDValue V1 = N->getOperand(0);
19761   SDValue V2 = N->getOperand(1);
19762
19763   // We require the first shuffle operand to be the SUB node, and the second to
19764   // be the ADD node.
19765   // FIXME: We should support the commuted patterns.
19766   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
19767     return SDValue();
19768
19769   // If there are other uses of these operations we can't fold them.
19770   if (!V1->hasOneUse() || !V2->hasOneUse())
19771     return SDValue();
19772
19773   // Ensure that both operations have the same operands. Note that we can
19774   // commute the FADD operands.
19775   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
19776   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
19777       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
19778     return SDValue();
19779
19780   // We're looking for blends between FADD and FSUB nodes. We insist on these
19781   // nodes being lined up in a specific expected pattern.
19782   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
19783         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
19784         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
19785     return SDValue();
19786
19787   // Only specific types are legal at this point, assert so we notice if and
19788   // when these change.
19789   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
19790           VT == MVT::v4f64) &&
19791          "Unknown vector type encountered!");
19792
19793   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
19794 }
19795
19796 /// PerformShuffleCombine - Performs several different shuffle combines.
19797 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
19798                                      TargetLowering::DAGCombinerInfo &DCI,
19799                                      const X86Subtarget *Subtarget) {
19800   SDLoc dl(N);
19801   SDValue N0 = N->getOperand(0);
19802   SDValue N1 = N->getOperand(1);
19803   EVT VT = N->getValueType(0);
19804
19805   // Don't create instructions with illegal types after legalize types has run.
19806   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19807   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
19808     return SDValue();
19809
19810   // If we have legalized the vector types, look for blends of FADD and FSUB
19811   // nodes that we can fuse into an ADDSUB node.
19812   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
19813     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
19814       return AddSub;
19815
19816   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
19817   if (Subtarget->hasFp256() && VT.is256BitVector() &&
19818       N->getOpcode() == ISD::VECTOR_SHUFFLE)
19819     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
19820
19821   // During Type Legalization, when promoting illegal vector types,
19822   // the backend might introduce new shuffle dag nodes and bitcasts.
19823   //
19824   // This code performs the following transformation:
19825   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
19826   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
19827   //
19828   // We do this only if both the bitcast and the BINOP dag nodes have
19829   // one use. Also, perform this transformation only if the new binary
19830   // operation is legal. This is to avoid introducing dag nodes that
19831   // potentially need to be further expanded (or custom lowered) into a
19832   // less optimal sequence of dag nodes.
19833   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
19834       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
19835       N0.getOpcode() == ISD::BITCAST) {
19836     SDValue BC0 = N0.getOperand(0);
19837     EVT SVT = BC0.getValueType();
19838     unsigned Opcode = BC0.getOpcode();
19839     unsigned NumElts = VT.getVectorNumElements();
19840
19841     if (BC0.hasOneUse() && SVT.isVector() &&
19842         SVT.getVectorNumElements() * 2 == NumElts &&
19843         TLI.isOperationLegal(Opcode, VT)) {
19844       bool CanFold = false;
19845       switch (Opcode) {
19846       default : break;
19847       case ISD::ADD :
19848       case ISD::FADD :
19849       case ISD::SUB :
19850       case ISD::FSUB :
19851       case ISD::MUL :
19852       case ISD::FMUL :
19853         CanFold = true;
19854       }
19855
19856       unsigned SVTNumElts = SVT.getVectorNumElements();
19857       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19858       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
19859         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
19860       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
19861         CanFold = SVOp->getMaskElt(i) < 0;
19862
19863       if (CanFold) {
19864         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
19865         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
19866         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
19867         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
19868       }
19869     }
19870   }
19871
19872   // Only handle 128 wide vector from here on.
19873   if (!VT.is128BitVector())
19874     return SDValue();
19875
19876   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
19877   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
19878   // consecutive, non-overlapping, and in the right order.
19879   SmallVector<SDValue, 16> Elts;
19880   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
19881     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
19882
19883   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
19884   if (LD.getNode())
19885     return LD;
19886
19887   if (isTargetShuffle(N->getOpcode())) {
19888     SDValue Shuffle =
19889         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
19890     if (Shuffle.getNode())
19891       return Shuffle;
19892
19893     // Try recursively combining arbitrary sequences of x86 shuffle
19894     // instructions into higher-order shuffles. We do this after combining
19895     // specific PSHUF instruction sequences into their minimal form so that we
19896     // can evaluate how many specialized shuffle instructions are involved in
19897     // a particular chain.
19898     SmallVector<int, 1> NonceMask; // Just a placeholder.
19899     NonceMask.push_back(0);
19900     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
19901                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
19902                                       DCI, Subtarget))
19903       return SDValue(); // This routine will use CombineTo to replace N.
19904   }
19905
19906   return SDValue();
19907 }
19908
19909 /// PerformTruncateCombine - Converts truncate operation to
19910 /// a sequence of vector shuffle operations.
19911 /// It is possible when we truncate 256-bit vector to 128-bit vector
19912 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
19913                                       TargetLowering::DAGCombinerInfo &DCI,
19914                                       const X86Subtarget *Subtarget)  {
19915   return SDValue();
19916 }
19917
19918 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
19919 /// specific shuffle of a load can be folded into a single element load.
19920 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
19921 /// shuffles have been custom lowered so we need to handle those here.
19922 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
19923                                          TargetLowering::DAGCombinerInfo &DCI) {
19924   if (DCI.isBeforeLegalizeOps())
19925     return SDValue();
19926
19927   SDValue InVec = N->getOperand(0);
19928   SDValue EltNo = N->getOperand(1);
19929
19930   if (!isa<ConstantSDNode>(EltNo))
19931     return SDValue();
19932
19933   EVT OriginalVT = InVec.getValueType();
19934
19935   if (InVec.getOpcode() == ISD::BITCAST) {
19936     // Don't duplicate a load with other uses.
19937     if (!InVec.hasOneUse())
19938       return SDValue();
19939     EVT BCVT = InVec.getOperand(0).getValueType();
19940     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
19941       return SDValue();
19942     InVec = InVec.getOperand(0);
19943   }
19944
19945   EVT CurrentVT = InVec.getValueType();
19946
19947   if (!isTargetShuffle(InVec.getOpcode()))
19948     return SDValue();
19949
19950   // Don't duplicate a load with other uses.
19951   if (!InVec.hasOneUse())
19952     return SDValue();
19953
19954   SmallVector<int, 16> ShuffleMask;
19955   bool UnaryShuffle;
19956   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
19957                             ShuffleMask, UnaryShuffle))
19958     return SDValue();
19959
19960   // Select the input vector, guarding against out of range extract vector.
19961   unsigned NumElems = CurrentVT.getVectorNumElements();
19962   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
19963   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
19964   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
19965                                          : InVec.getOperand(1);
19966
19967   // If inputs to shuffle are the same for both ops, then allow 2 uses
19968   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
19969                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
19970
19971   if (LdNode.getOpcode() == ISD::BITCAST) {
19972     // Don't duplicate a load with other uses.
19973     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
19974       return SDValue();
19975
19976     AllowedUses = 1; // only allow 1 load use if we have a bitcast
19977     LdNode = LdNode.getOperand(0);
19978   }
19979
19980   if (!ISD::isNormalLoad(LdNode.getNode()))
19981     return SDValue();
19982
19983   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
19984
19985   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
19986     return SDValue();
19987
19988   EVT EltVT = N->getValueType(0);
19989   // If there's a bitcast before the shuffle, check if the load type and
19990   // alignment is valid.
19991   unsigned Align = LN0->getAlignment();
19992   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19993   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
19994       EltVT.getTypeForEVT(*DAG.getContext()));
19995
19996   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
19997     return SDValue();
19998
19999   // All checks match so transform back to vector_shuffle so that DAG combiner
20000   // can finish the job
20001   SDLoc dl(N);
20002
20003   // Create shuffle node taking into account the case that its a unary shuffle
20004   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
20005                                    : InVec.getOperand(1);
20006   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
20007                                  InVec.getOperand(0), Shuffle,
20008                                  &ShuffleMask[0]);
20009   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
20010   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20011                      EltNo);
20012 }
20013
20014 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20015 /// special and don't usually play with other vector types, it's better to
20016 /// handle them early to be sure we emit efficient code by avoiding
20017 /// store-load conversions.
20018 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20019   if (N->getValueType(0) != MVT::x86mmx ||
20020       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20021       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20022     return SDValue();
20023
20024   SDValue V = N->getOperand(0);
20025   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20026   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20027     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20028                        N->getValueType(0), V.getOperand(0));
20029
20030   return SDValue();
20031 }
20032
20033 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20034 /// generation and convert it from being a bunch of shuffles and extracts
20035 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20036 /// storing the value and loading scalars back, while for x64 we should
20037 /// use 64-bit extracts and shifts.
20038 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20039                                          TargetLowering::DAGCombinerInfo &DCI) {
20040   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20041   if (NewOp.getNode())
20042     return NewOp;
20043
20044   SDValue InputVector = N->getOperand(0);
20045
20046   // Detect mmx to i32 conversion through a v2i32 elt extract.
20047   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20048       N->getValueType(0) == MVT::i32 &&
20049       InputVector.getValueType() == MVT::v2i32) {
20050
20051     // The bitcast source is a direct mmx result.
20052     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20053     if (MMXSrc.getValueType() == MVT::x86mmx)
20054       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20055                          N->getValueType(0),
20056                          InputVector.getNode()->getOperand(0));
20057
20058     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20059     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20060     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20061         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20062         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20063         MMXSrcOp.getValueType() == MVT::v1i64 &&
20064         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20065       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20066                          N->getValueType(0),
20067                          MMXSrcOp.getOperand(0));
20068   }
20069
20070   // Only operate on vectors of 4 elements, where the alternative shuffling
20071   // gets to be more expensive.
20072   if (InputVector.getValueType() != MVT::v4i32)
20073     return SDValue();
20074
20075   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20076   // single use which is a sign-extend or zero-extend, and all elements are
20077   // used.
20078   SmallVector<SDNode *, 4> Uses;
20079   unsigned ExtractedElements = 0;
20080   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20081        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20082     if (UI.getUse().getResNo() != InputVector.getResNo())
20083       return SDValue();
20084
20085     SDNode *Extract = *UI;
20086     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20087       return SDValue();
20088
20089     if (Extract->getValueType(0) != MVT::i32)
20090       return SDValue();
20091     if (!Extract->hasOneUse())
20092       return SDValue();
20093     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20094         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20095       return SDValue();
20096     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20097       return SDValue();
20098
20099     // Record which element was extracted.
20100     ExtractedElements |=
20101       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20102
20103     Uses.push_back(Extract);
20104   }
20105
20106   // If not all the elements were used, this may not be worthwhile.
20107   if (ExtractedElements != 15)
20108     return SDValue();
20109
20110   // Ok, we've now decided to do the transformation.
20111   // If 64-bit shifts are legal, use the extract-shift sequence,
20112   // otherwise bounce the vector off the cache.
20113   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20114   SDValue Vals[4];
20115   SDLoc dl(InputVector);
20116
20117   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20118     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20119     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20120     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20121       DAG.getConstant(0, VecIdxTy));
20122     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20123       DAG.getConstant(1, VecIdxTy));
20124
20125     SDValue ShAmt = DAG.getConstant(32,
20126       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20127     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20128     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20129       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20130     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20131     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20132       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20133   } else {
20134     // Store the value to a temporary stack slot.
20135     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20136     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20137       MachinePointerInfo(), false, false, 0);
20138
20139     EVT ElementType = InputVector.getValueType().getVectorElementType();
20140     unsigned EltSize = ElementType.getSizeInBits() / 8;
20141
20142     // Replace each use (extract) with a load of the appropriate element.
20143     for (unsigned i = 0; i < 4; ++i) {
20144       uint64_t Offset = EltSize * i;
20145       SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
20146
20147       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20148                                        StackPtr, OffsetVal);
20149
20150       // Load the scalar.
20151       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20152                             ScalarAddr, MachinePointerInfo(),
20153                             false, false, false, 0);
20154
20155     }
20156   }
20157
20158   // Replace the extracts
20159   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20160     UE = Uses.end(); UI != UE; ++UI) {
20161     SDNode *Extract = *UI;
20162
20163     SDValue Idx = Extract->getOperand(1);
20164     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20165     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20166   }
20167
20168   // The replacement was made in place; don't return anything.
20169   return SDValue();
20170 }
20171
20172 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20173 static std::pair<unsigned, bool>
20174 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20175                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20176   if (!VT.isVector())
20177     return std::make_pair(0, false);
20178
20179   bool NeedSplit = false;
20180   switch (VT.getSimpleVT().SimpleTy) {
20181   default: return std::make_pair(0, false);
20182   case MVT::v4i64:
20183   case MVT::v2i64:
20184     if (!Subtarget->hasVLX())
20185       return std::make_pair(0, false);
20186     break;
20187   case MVT::v64i8:
20188   case MVT::v32i16:
20189     if (!Subtarget->hasBWI())
20190       return std::make_pair(0, false);
20191     break;
20192   case MVT::v16i32:
20193   case MVT::v8i64:
20194     if (!Subtarget->hasAVX512())
20195       return std::make_pair(0, false);
20196     break;
20197   case MVT::v32i8:
20198   case MVT::v16i16:
20199   case MVT::v8i32:
20200     if (!Subtarget->hasAVX2())
20201       NeedSplit = true;
20202     if (!Subtarget->hasAVX())
20203       return std::make_pair(0, false);
20204     break;
20205   case MVT::v16i8:
20206   case MVT::v8i16:
20207   case MVT::v4i32:
20208     if (!Subtarget->hasSSE2())
20209       return std::make_pair(0, false);
20210   }
20211
20212   // SSE2 has only a small subset of the operations.
20213   bool hasUnsigned = Subtarget->hasSSE41() ||
20214                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20215   bool hasSigned = Subtarget->hasSSE41() ||
20216                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20217
20218   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20219
20220   unsigned Opc = 0;
20221   // Check for x CC y ? x : y.
20222   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20223       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20224     switch (CC) {
20225     default: break;
20226     case ISD::SETULT:
20227     case ISD::SETULE:
20228       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20229     case ISD::SETUGT:
20230     case ISD::SETUGE:
20231       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20232     case ISD::SETLT:
20233     case ISD::SETLE:
20234       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20235     case ISD::SETGT:
20236     case ISD::SETGE:
20237       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20238     }
20239   // Check for x CC y ? y : x -- a min/max with reversed arms.
20240   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20241              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20242     switch (CC) {
20243     default: break;
20244     case ISD::SETULT:
20245     case ISD::SETULE:
20246       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20247     case ISD::SETUGT:
20248     case ISD::SETUGE:
20249       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20250     case ISD::SETLT:
20251     case ISD::SETLE:
20252       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20253     case ISD::SETGT:
20254     case ISD::SETGE:
20255       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20256     }
20257   }
20258
20259   return std::make_pair(Opc, NeedSplit);
20260 }
20261
20262 static SDValue
20263 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20264                                       const X86Subtarget *Subtarget) {
20265   SDLoc dl(N);
20266   SDValue Cond = N->getOperand(0);
20267   SDValue LHS = N->getOperand(1);
20268   SDValue RHS = N->getOperand(2);
20269
20270   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20271     SDValue CondSrc = Cond->getOperand(0);
20272     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20273       Cond = CondSrc->getOperand(0);
20274   }
20275
20276   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20277     return SDValue();
20278
20279   // A vselect where all conditions and data are constants can be optimized into
20280   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20281   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
20282       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
20283     return SDValue();
20284
20285   unsigned MaskValue = 0;
20286   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
20287     return SDValue();
20288
20289   MVT VT = N->getSimpleValueType(0);
20290   unsigned NumElems = VT.getVectorNumElements();
20291   SmallVector<int, 8> ShuffleMask(NumElems, -1);
20292   for (unsigned i = 0; i < NumElems; ++i) {
20293     // Be sure we emit undef where we can.
20294     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
20295       ShuffleMask[i] = -1;
20296     else
20297       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
20298   }
20299
20300   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20301   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
20302     return SDValue();
20303   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
20304 }
20305
20306 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
20307 /// nodes.
20308 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
20309                                     TargetLowering::DAGCombinerInfo &DCI,
20310                                     const X86Subtarget *Subtarget) {
20311   SDLoc DL(N);
20312   SDValue Cond = N->getOperand(0);
20313   // Get the LHS/RHS of the select.
20314   SDValue LHS = N->getOperand(1);
20315   SDValue RHS = N->getOperand(2);
20316   EVT VT = LHS.getValueType();
20317   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20318
20319   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
20320   // instructions match the semantics of the common C idiom x<y?x:y but not
20321   // x<=y?x:y, because of how they handle negative zero (which can be
20322   // ignored in unsafe-math mode).
20323   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
20324   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
20325       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
20326       (Subtarget->hasSSE2() ||
20327        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
20328     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20329
20330     unsigned Opcode = 0;
20331     // Check for x CC y ? x : y.
20332     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20333         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20334       switch (CC) {
20335       default: break;
20336       case ISD::SETULT:
20337         // Converting this to a min would handle NaNs incorrectly, and swapping
20338         // the operands would cause it to handle comparisons between positive
20339         // and negative zero incorrectly.
20340         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20341           if (!DAG.getTarget().Options.UnsafeFPMath &&
20342               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20343             break;
20344           std::swap(LHS, RHS);
20345         }
20346         Opcode = X86ISD::FMIN;
20347         break;
20348       case ISD::SETOLE:
20349         // Converting this to a min would handle comparisons between positive
20350         // and negative zero incorrectly.
20351         if (!DAG.getTarget().Options.UnsafeFPMath &&
20352             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20353           break;
20354         Opcode = X86ISD::FMIN;
20355         break;
20356       case ISD::SETULE:
20357         // Converting this to a min would handle both negative zeros and NaNs
20358         // incorrectly, but we can swap the operands to fix both.
20359         std::swap(LHS, RHS);
20360       case ISD::SETOLT:
20361       case ISD::SETLT:
20362       case ISD::SETLE:
20363         Opcode = X86ISD::FMIN;
20364         break;
20365
20366       case ISD::SETOGE:
20367         // Converting this to a max would handle comparisons between positive
20368         // and negative zero incorrectly.
20369         if (!DAG.getTarget().Options.UnsafeFPMath &&
20370             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20371           break;
20372         Opcode = X86ISD::FMAX;
20373         break;
20374       case ISD::SETUGT:
20375         // Converting this to a max would handle NaNs incorrectly, and swapping
20376         // the operands would cause it to handle comparisons between positive
20377         // and negative zero incorrectly.
20378         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20379           if (!DAG.getTarget().Options.UnsafeFPMath &&
20380               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20381             break;
20382           std::swap(LHS, RHS);
20383         }
20384         Opcode = X86ISD::FMAX;
20385         break;
20386       case ISD::SETUGE:
20387         // Converting this to a max would handle both negative zeros and NaNs
20388         // incorrectly, but we can swap the operands to fix both.
20389         std::swap(LHS, RHS);
20390       case ISD::SETOGT:
20391       case ISD::SETGT:
20392       case ISD::SETGE:
20393         Opcode = X86ISD::FMAX;
20394         break;
20395       }
20396     // Check for x CC y ? y : x -- a min/max with reversed arms.
20397     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20398                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20399       switch (CC) {
20400       default: break;
20401       case ISD::SETOGE:
20402         // Converting this to a min would handle comparisons between positive
20403         // and negative zero incorrectly, and swapping the operands would
20404         // cause it to handle NaNs incorrectly.
20405         if (!DAG.getTarget().Options.UnsafeFPMath &&
20406             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
20407           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20408             break;
20409           std::swap(LHS, RHS);
20410         }
20411         Opcode = X86ISD::FMIN;
20412         break;
20413       case ISD::SETUGT:
20414         // Converting this to a min would handle NaNs incorrectly.
20415         if (!DAG.getTarget().Options.UnsafeFPMath &&
20416             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
20417           break;
20418         Opcode = X86ISD::FMIN;
20419         break;
20420       case ISD::SETUGE:
20421         // Converting this to a min would handle both negative zeros and NaNs
20422         // incorrectly, but we can swap the operands to fix both.
20423         std::swap(LHS, RHS);
20424       case ISD::SETOGT:
20425       case ISD::SETGT:
20426       case ISD::SETGE:
20427         Opcode = X86ISD::FMIN;
20428         break;
20429
20430       case ISD::SETULT:
20431         // Converting this to a max would handle NaNs incorrectly.
20432         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20433           break;
20434         Opcode = X86ISD::FMAX;
20435         break;
20436       case ISD::SETOLE:
20437         // Converting this to a max would handle comparisons between positive
20438         // and negative zero incorrectly, and swapping the operands would
20439         // cause it to handle NaNs incorrectly.
20440         if (!DAG.getTarget().Options.UnsafeFPMath &&
20441             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
20442           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20443             break;
20444           std::swap(LHS, RHS);
20445         }
20446         Opcode = X86ISD::FMAX;
20447         break;
20448       case ISD::SETULE:
20449         // Converting this to a max would handle both negative zeros and NaNs
20450         // incorrectly, but we can swap the operands to fix both.
20451         std::swap(LHS, RHS);
20452       case ISD::SETOLT:
20453       case ISD::SETLT:
20454       case ISD::SETLE:
20455         Opcode = X86ISD::FMAX;
20456         break;
20457       }
20458     }
20459
20460     if (Opcode)
20461       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
20462   }
20463
20464   EVT CondVT = Cond.getValueType();
20465   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
20466       CondVT.getVectorElementType() == MVT::i1) {
20467     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
20468     // lowering on KNL. In this case we convert it to
20469     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
20470     // The same situation for all 128 and 256-bit vectors of i8 and i16.
20471     // Since SKX these selects have a proper lowering.
20472     EVT OpVT = LHS.getValueType();
20473     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
20474         (OpVT.getVectorElementType() == MVT::i8 ||
20475          OpVT.getVectorElementType() == MVT::i16) &&
20476         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
20477       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
20478       DCI.AddToWorklist(Cond.getNode());
20479       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
20480     }
20481   }
20482   // If this is a select between two integer constants, try to do some
20483   // optimizations.
20484   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
20485     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
20486       // Don't do this for crazy integer types.
20487       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
20488         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
20489         // so that TrueC (the true value) is larger than FalseC.
20490         bool NeedsCondInvert = false;
20491
20492         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
20493             // Efficiently invertible.
20494             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
20495              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
20496               isa<ConstantSDNode>(Cond.getOperand(1))))) {
20497           NeedsCondInvert = true;
20498           std::swap(TrueC, FalseC);
20499         }
20500
20501         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
20502         if (FalseC->getAPIntValue() == 0 &&
20503             TrueC->getAPIntValue().isPowerOf2()) {
20504           if (NeedsCondInvert) // Invert the condition if needed.
20505             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20506                                DAG.getConstant(1, Cond.getValueType()));
20507
20508           // Zero extend the condition if needed.
20509           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
20510
20511           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
20512           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
20513                              DAG.getConstant(ShAmt, MVT::i8));
20514         }
20515
20516         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
20517         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
20518           if (NeedsCondInvert) // Invert the condition if needed.
20519             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20520                                DAG.getConstant(1, Cond.getValueType()));
20521
20522           // Zero extend the condition if needed.
20523           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
20524                              FalseC->getValueType(0), Cond);
20525           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20526                              SDValue(FalseC, 0));
20527         }
20528
20529         // Optimize cases that will turn into an LEA instruction.  This requires
20530         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
20531         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
20532           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
20533           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
20534
20535           bool isFastMultiplier = false;
20536           if (Diff < 10) {
20537             switch ((unsigned char)Diff) {
20538               default: break;
20539               case 1:  // result = add base, cond
20540               case 2:  // result = lea base(    , cond*2)
20541               case 3:  // result = lea base(cond, cond*2)
20542               case 4:  // result = lea base(    , cond*4)
20543               case 5:  // result = lea base(cond, cond*4)
20544               case 8:  // result = lea base(    , cond*8)
20545               case 9:  // result = lea base(cond, cond*8)
20546                 isFastMultiplier = true;
20547                 break;
20548             }
20549           }
20550
20551           if (isFastMultiplier) {
20552             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
20553             if (NeedsCondInvert) // Invert the condition if needed.
20554               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20555                                  DAG.getConstant(1, Cond.getValueType()));
20556
20557             // Zero extend the condition if needed.
20558             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
20559                                Cond);
20560             // Scale the condition by the difference.
20561             if (Diff != 1)
20562               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
20563                                  DAG.getConstant(Diff, Cond.getValueType()));
20564
20565             // Add the base if non-zero.
20566             if (FalseC->getAPIntValue() != 0)
20567               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20568                                  SDValue(FalseC, 0));
20569             return Cond;
20570           }
20571         }
20572       }
20573   }
20574
20575   // Canonicalize max and min:
20576   // (x > y) ? x : y -> (x >= y) ? x : y
20577   // (x < y) ? x : y -> (x <= y) ? x : y
20578   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
20579   // the need for an extra compare
20580   // against zero. e.g.
20581   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
20582   // subl   %esi, %edi
20583   // testl  %edi, %edi
20584   // movl   $0, %eax
20585   // cmovgl %edi, %eax
20586   // =>
20587   // xorl   %eax, %eax
20588   // subl   %esi, $edi
20589   // cmovsl %eax, %edi
20590   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
20591       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20592       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20593     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20594     switch (CC) {
20595     default: break;
20596     case ISD::SETLT:
20597     case ISD::SETGT: {
20598       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
20599       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
20600                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
20601       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
20602     }
20603     }
20604   }
20605
20606   // Early exit check
20607   if (!TLI.isTypeLegal(VT))
20608     return SDValue();
20609
20610   // Match VSELECTs into subs with unsigned saturation.
20611   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
20612       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
20613       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
20614        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
20615     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20616
20617     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
20618     // left side invert the predicate to simplify logic below.
20619     SDValue Other;
20620     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
20621       Other = RHS;
20622       CC = ISD::getSetCCInverse(CC, true);
20623     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
20624       Other = LHS;
20625     }
20626
20627     if (Other.getNode() && Other->getNumOperands() == 2 &&
20628         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
20629       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
20630       SDValue CondRHS = Cond->getOperand(1);
20631
20632       // Look for a general sub with unsigned saturation first.
20633       // x >= y ? x-y : 0 --> subus x, y
20634       // x >  y ? x-y : 0 --> subus x, y
20635       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
20636           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
20637         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
20638
20639       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
20640         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
20641           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
20642             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
20643               // If the RHS is a constant we have to reverse the const
20644               // canonicalization.
20645               // x > C-1 ? x+-C : 0 --> subus x, C
20646               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
20647                   CondRHSConst->getAPIntValue() ==
20648                       (-OpRHSConst->getAPIntValue() - 1))
20649                 return DAG.getNode(
20650                     X86ISD::SUBUS, DL, VT, OpLHS,
20651                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
20652
20653           // Another special case: If C was a sign bit, the sub has been
20654           // canonicalized into a xor.
20655           // FIXME: Would it be better to use computeKnownBits to determine
20656           //        whether it's safe to decanonicalize the xor?
20657           // x s< 0 ? x^C : 0 --> subus x, C
20658           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
20659               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
20660               OpRHSConst->getAPIntValue().isSignBit())
20661             // Note that we have to rebuild the RHS constant here to ensure we
20662             // don't rely on particular values of undef lanes.
20663             return DAG.getNode(
20664                 X86ISD::SUBUS, DL, VT, OpLHS,
20665                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
20666         }
20667     }
20668   }
20669
20670   // Try to match a min/max vector operation.
20671   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
20672     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
20673     unsigned Opc = ret.first;
20674     bool NeedSplit = ret.second;
20675
20676     if (Opc && NeedSplit) {
20677       unsigned NumElems = VT.getVectorNumElements();
20678       // Extract the LHS vectors
20679       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
20680       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
20681
20682       // Extract the RHS vectors
20683       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
20684       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
20685
20686       // Create min/max for each subvector
20687       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
20688       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
20689
20690       // Merge the result
20691       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
20692     } else if (Opc)
20693       return DAG.getNode(Opc, DL, VT, LHS, RHS);
20694   }
20695
20696   // Simplify vector selection if condition value type matches vselect
20697   // operand type
20698   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
20699     assert(Cond.getValueType().isVector() &&
20700            "vector select expects a vector selector!");
20701
20702     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
20703     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
20704
20705     // Try invert the condition if true value is not all 1s and false value
20706     // is not all 0s.
20707     if (!TValIsAllOnes && !FValIsAllZeros &&
20708         // Check if the selector will be produced by CMPP*/PCMP*
20709         Cond.getOpcode() == ISD::SETCC &&
20710         // Check if SETCC has already been promoted
20711         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
20712       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
20713       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
20714
20715       if (TValIsAllZeros || FValIsAllOnes) {
20716         SDValue CC = Cond.getOperand(2);
20717         ISD::CondCode NewCC =
20718           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
20719                                Cond.getOperand(0).getValueType().isInteger());
20720         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
20721         std::swap(LHS, RHS);
20722         TValIsAllOnes = FValIsAllOnes;
20723         FValIsAllZeros = TValIsAllZeros;
20724       }
20725     }
20726
20727     if (TValIsAllOnes || FValIsAllZeros) {
20728       SDValue Ret;
20729
20730       if (TValIsAllOnes && FValIsAllZeros)
20731         Ret = Cond;
20732       else if (TValIsAllOnes)
20733         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
20734                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
20735       else if (FValIsAllZeros)
20736         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
20737                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
20738
20739       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
20740     }
20741   }
20742
20743   // We should generate an X86ISD::BLENDI from a vselect if its argument
20744   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
20745   // constants. This specific pattern gets generated when we split a
20746   // selector for a 512 bit vector in a machine without AVX512 (but with
20747   // 256-bit vectors), during legalization:
20748   //
20749   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
20750   //
20751   // Iff we find this pattern and the build_vectors are built from
20752   // constants, we translate the vselect into a shuffle_vector that we
20753   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
20754   if ((N->getOpcode() == ISD::VSELECT ||
20755        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
20756       !DCI.isBeforeLegalize()) {
20757     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
20758     if (Shuffle.getNode())
20759       return Shuffle;
20760   }
20761
20762   // If this is a *dynamic* select (non-constant condition) and we can match
20763   // this node with one of the variable blend instructions, restructure the
20764   // condition so that the blends can use the high bit of each element and use
20765   // SimplifyDemandedBits to simplify the condition operand.
20766   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
20767       !DCI.isBeforeLegalize() &&
20768       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
20769     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
20770
20771     // Don't optimize vector selects that map to mask-registers.
20772     if (BitWidth == 1)
20773       return SDValue();
20774
20775     // We can only handle the cases where VSELECT is directly legal on the
20776     // subtarget. We custom lower VSELECT nodes with constant conditions and
20777     // this makes it hard to see whether a dynamic VSELECT will correctly
20778     // lower, so we both check the operation's status and explicitly handle the
20779     // cases where a *dynamic* blend will fail even though a constant-condition
20780     // blend could be custom lowered.
20781     // FIXME: We should find a better way to handle this class of problems.
20782     // Potentially, we should combine constant-condition vselect nodes
20783     // pre-legalization into shuffles and not mark as many types as custom
20784     // lowered.
20785     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
20786       return SDValue();
20787     if (!Subtarget->hasSSE41() || VT == MVT::v16i16 || VT == MVT::v8i16)
20788       return SDValue();
20789
20790     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
20791     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
20792
20793     APInt KnownZero, KnownOne;
20794     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
20795                                           DCI.isBeforeLegalizeOps());
20796     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
20797         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
20798                                  TLO)) {
20799       // If we changed the computation somewhere in the DAG, this change
20800       // will affect all users of Cond.
20801       // Make sure it is fine and update all the nodes so that we do not
20802       // use the generic VSELECT anymore. Otherwise, we may perform
20803       // wrong optimizations as we messed up with the actual expectation
20804       // for the vector boolean values.
20805       if (Cond != TLO.Old) {
20806         // Check all uses of that condition operand to check whether it will be
20807         // consumed by non-BLEND instructions, which may depend on all bits are
20808         // set properly.
20809         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20810              I != E; ++I)
20811           if (I->getOpcode() != ISD::VSELECT)
20812             // TODO: Add other opcodes eventually lowered into BLEND.
20813             return SDValue();
20814
20815         // Update all the users of the condition, before committing the change,
20816         // so that the VSELECT optimizations that expect the correct vector
20817         // boolean value will not be triggered.
20818         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20819              I != E; ++I)
20820           DAG.ReplaceAllUsesOfValueWith(
20821               SDValue(*I, 0),
20822               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
20823                           Cond, I->getOperand(1), I->getOperand(2)));
20824         DCI.CommitTargetLoweringOpt(TLO);
20825         return SDValue();
20826       }
20827       // At this point, only Cond is changed. Change the condition
20828       // just for N to keep the opportunity to optimize all other
20829       // users their own way.
20830       DAG.ReplaceAllUsesOfValueWith(
20831           SDValue(N, 0),
20832           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
20833                       TLO.New, N->getOperand(1), N->getOperand(2)));
20834       return SDValue();
20835     }
20836   }
20837
20838   return SDValue();
20839 }
20840
20841 // Check whether a boolean test is testing a boolean value generated by
20842 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
20843 // code.
20844 //
20845 // Simplify the following patterns:
20846 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
20847 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
20848 // to (Op EFLAGS Cond)
20849 //
20850 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
20851 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
20852 // to (Op EFLAGS !Cond)
20853 //
20854 // where Op could be BRCOND or CMOV.
20855 //
20856 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
20857   // Quit if not CMP and SUB with its value result used.
20858   if (Cmp.getOpcode() != X86ISD::CMP &&
20859       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
20860       return SDValue();
20861
20862   // Quit if not used as a boolean value.
20863   if (CC != X86::COND_E && CC != X86::COND_NE)
20864     return SDValue();
20865
20866   // Check CMP operands. One of them should be 0 or 1 and the other should be
20867   // an SetCC or extended from it.
20868   SDValue Op1 = Cmp.getOperand(0);
20869   SDValue Op2 = Cmp.getOperand(1);
20870
20871   SDValue SetCC;
20872   const ConstantSDNode* C = nullptr;
20873   bool needOppositeCond = (CC == X86::COND_E);
20874   bool checkAgainstTrue = false; // Is it a comparison against 1?
20875
20876   if ((C = dyn_cast<ConstantSDNode>(Op1)))
20877     SetCC = Op2;
20878   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
20879     SetCC = Op1;
20880   else // Quit if all operands are not constants.
20881     return SDValue();
20882
20883   if (C->getZExtValue() == 1) {
20884     needOppositeCond = !needOppositeCond;
20885     checkAgainstTrue = true;
20886   } else if (C->getZExtValue() != 0)
20887     // Quit if the constant is neither 0 or 1.
20888     return SDValue();
20889
20890   bool truncatedToBoolWithAnd = false;
20891   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
20892   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
20893          SetCC.getOpcode() == ISD::TRUNCATE ||
20894          SetCC.getOpcode() == ISD::AND) {
20895     if (SetCC.getOpcode() == ISD::AND) {
20896       int OpIdx = -1;
20897       ConstantSDNode *CS;
20898       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
20899           CS->getZExtValue() == 1)
20900         OpIdx = 1;
20901       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
20902           CS->getZExtValue() == 1)
20903         OpIdx = 0;
20904       if (OpIdx == -1)
20905         break;
20906       SetCC = SetCC.getOperand(OpIdx);
20907       truncatedToBoolWithAnd = true;
20908     } else
20909       SetCC = SetCC.getOperand(0);
20910   }
20911
20912   switch (SetCC.getOpcode()) {
20913   case X86ISD::SETCC_CARRY:
20914     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
20915     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
20916     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
20917     // truncated to i1 using 'and'.
20918     if (checkAgainstTrue && !truncatedToBoolWithAnd)
20919       break;
20920     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
20921            "Invalid use of SETCC_CARRY!");
20922     // FALL THROUGH
20923   case X86ISD::SETCC:
20924     // Set the condition code or opposite one if necessary.
20925     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
20926     if (needOppositeCond)
20927       CC = X86::GetOppositeBranchCondition(CC);
20928     return SetCC.getOperand(1);
20929   case X86ISD::CMOV: {
20930     // Check whether false/true value has canonical one, i.e. 0 or 1.
20931     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
20932     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
20933     // Quit if true value is not a constant.
20934     if (!TVal)
20935       return SDValue();
20936     // Quit if false value is not a constant.
20937     if (!FVal) {
20938       SDValue Op = SetCC.getOperand(0);
20939       // Skip 'zext' or 'trunc' node.
20940       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
20941           Op.getOpcode() == ISD::TRUNCATE)
20942         Op = Op.getOperand(0);
20943       // A special case for rdrand/rdseed, where 0 is set if false cond is
20944       // found.
20945       if ((Op.getOpcode() != X86ISD::RDRAND &&
20946            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
20947         return SDValue();
20948     }
20949     // Quit if false value is not the constant 0 or 1.
20950     bool FValIsFalse = true;
20951     if (FVal && FVal->getZExtValue() != 0) {
20952       if (FVal->getZExtValue() != 1)
20953         return SDValue();
20954       // If FVal is 1, opposite cond is needed.
20955       needOppositeCond = !needOppositeCond;
20956       FValIsFalse = false;
20957     }
20958     // Quit if TVal is not the constant opposite of FVal.
20959     if (FValIsFalse && TVal->getZExtValue() != 1)
20960       return SDValue();
20961     if (!FValIsFalse && TVal->getZExtValue() != 0)
20962       return SDValue();
20963     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
20964     if (needOppositeCond)
20965       CC = X86::GetOppositeBranchCondition(CC);
20966     return SetCC.getOperand(3);
20967   }
20968   }
20969
20970   return SDValue();
20971 }
20972
20973 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
20974 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
20975                                   TargetLowering::DAGCombinerInfo &DCI,
20976                                   const X86Subtarget *Subtarget) {
20977   SDLoc DL(N);
20978
20979   // If the flag operand isn't dead, don't touch this CMOV.
20980   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
20981     return SDValue();
20982
20983   SDValue FalseOp = N->getOperand(0);
20984   SDValue TrueOp = N->getOperand(1);
20985   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
20986   SDValue Cond = N->getOperand(3);
20987
20988   if (CC == X86::COND_E || CC == X86::COND_NE) {
20989     switch (Cond.getOpcode()) {
20990     default: break;
20991     case X86ISD::BSR:
20992     case X86ISD::BSF:
20993       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
20994       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
20995         return (CC == X86::COND_E) ? FalseOp : TrueOp;
20996     }
20997   }
20998
20999   SDValue Flags;
21000
21001   Flags = checkBoolTestSetCCCombine(Cond, CC);
21002   if (Flags.getNode() &&
21003       // Extra check as FCMOV only supports a subset of X86 cond.
21004       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
21005     SDValue Ops[] = { FalseOp, TrueOp,
21006                       DAG.getConstant(CC, MVT::i8), Flags };
21007     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21008   }
21009
21010   // If this is a select between two integer constants, try to do some
21011   // optimizations.  Note that the operands are ordered the opposite of SELECT
21012   // operands.
21013   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
21014     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
21015       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
21016       // larger than FalseC (the false value).
21017       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21018         CC = X86::GetOppositeBranchCondition(CC);
21019         std::swap(TrueC, FalseC);
21020         std::swap(TrueOp, FalseOp);
21021       }
21022
21023       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21024       // This is efficient for any integer data type (including i8/i16) and
21025       // shift amount.
21026       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21027         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21028                            DAG.getConstant(CC, MVT::i8), Cond);
21029
21030         // Zero extend the condition if needed.
21031         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21032
21033         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21034         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21035                            DAG.getConstant(ShAmt, MVT::i8));
21036         if (N->getNumValues() == 2)  // Dead flag value?
21037           return DCI.CombineTo(N, Cond, SDValue());
21038         return Cond;
21039       }
21040
21041       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21042       // for any integer data type, including i8/i16.
21043       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21044         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21045                            DAG.getConstant(CC, MVT::i8), Cond);
21046
21047         // Zero extend the condition if needed.
21048         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21049                            FalseC->getValueType(0), Cond);
21050         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21051                            SDValue(FalseC, 0));
21052
21053         if (N->getNumValues() == 2)  // Dead flag value?
21054           return DCI.CombineTo(N, Cond, SDValue());
21055         return Cond;
21056       }
21057
21058       // Optimize cases that will turn into an LEA instruction.  This requires
21059       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21060       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21061         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21062         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21063
21064         bool isFastMultiplier = false;
21065         if (Diff < 10) {
21066           switch ((unsigned char)Diff) {
21067           default: break;
21068           case 1:  // result = add base, cond
21069           case 2:  // result = lea base(    , cond*2)
21070           case 3:  // result = lea base(cond, cond*2)
21071           case 4:  // result = lea base(    , cond*4)
21072           case 5:  // result = lea base(cond, cond*4)
21073           case 8:  // result = lea base(    , cond*8)
21074           case 9:  // result = lea base(cond, cond*8)
21075             isFastMultiplier = true;
21076             break;
21077           }
21078         }
21079
21080         if (isFastMultiplier) {
21081           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21082           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21083                              DAG.getConstant(CC, MVT::i8), Cond);
21084           // Zero extend the condition if needed.
21085           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21086                              Cond);
21087           // Scale the condition by the difference.
21088           if (Diff != 1)
21089             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21090                                DAG.getConstant(Diff, Cond.getValueType()));
21091
21092           // Add the base if non-zero.
21093           if (FalseC->getAPIntValue() != 0)
21094             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21095                                SDValue(FalseC, 0));
21096           if (N->getNumValues() == 2)  // Dead flag value?
21097             return DCI.CombineTo(N, Cond, SDValue());
21098           return Cond;
21099         }
21100       }
21101     }
21102   }
21103
21104   // Handle these cases:
21105   //   (select (x != c), e, c) -> select (x != c), e, x),
21106   //   (select (x == c), c, e) -> select (x == c), x, e)
21107   // where the c is an integer constant, and the "select" is the combination
21108   // of CMOV and CMP.
21109   //
21110   // The rationale for this change is that the conditional-move from a constant
21111   // needs two instructions, however, conditional-move from a register needs
21112   // only one instruction.
21113   //
21114   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21115   //  some instruction-combining opportunities. This opt needs to be
21116   //  postponed as late as possible.
21117   //
21118   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21119     // the DCI.xxxx conditions are provided to postpone the optimization as
21120     // late as possible.
21121
21122     ConstantSDNode *CmpAgainst = nullptr;
21123     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21124         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21125         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21126
21127       if (CC == X86::COND_NE &&
21128           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21129         CC = X86::GetOppositeBranchCondition(CC);
21130         std::swap(TrueOp, FalseOp);
21131       }
21132
21133       if (CC == X86::COND_E &&
21134           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21135         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21136                           DAG.getConstant(CC, MVT::i8), Cond };
21137         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21138       }
21139     }
21140   }
21141
21142   return SDValue();
21143 }
21144
21145 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21146                                                 const X86Subtarget *Subtarget) {
21147   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21148   switch (IntNo) {
21149   default: return SDValue();
21150   // SSE/AVX/AVX2 blend intrinsics.
21151   case Intrinsic::x86_avx2_pblendvb:
21152   case Intrinsic::x86_avx2_pblendw:
21153   case Intrinsic::x86_avx2_pblendd_128:
21154   case Intrinsic::x86_avx2_pblendd_256:
21155     // Don't try to simplify this intrinsic if we don't have AVX2.
21156     if (!Subtarget->hasAVX2())
21157       return SDValue();
21158     // FALL-THROUGH
21159   case Intrinsic::x86_avx_blend_pd_256:
21160   case Intrinsic::x86_avx_blend_ps_256:
21161   case Intrinsic::x86_avx_blendv_pd_256:
21162   case Intrinsic::x86_avx_blendv_ps_256:
21163     // Don't try to simplify this intrinsic if we don't have AVX.
21164     if (!Subtarget->hasAVX())
21165       return SDValue();
21166     // FALL-THROUGH
21167   case Intrinsic::x86_sse41_pblendw:
21168   case Intrinsic::x86_sse41_blendpd:
21169   case Intrinsic::x86_sse41_blendps:
21170   case Intrinsic::x86_sse41_blendvps:
21171   case Intrinsic::x86_sse41_blendvpd:
21172   case Intrinsic::x86_sse41_pblendvb: {
21173     SDValue Op0 = N->getOperand(1);
21174     SDValue Op1 = N->getOperand(2);
21175     SDValue Mask = N->getOperand(3);
21176
21177     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21178     if (!Subtarget->hasSSE41())
21179       return SDValue();
21180
21181     // fold (blend A, A, Mask) -> A
21182     if (Op0 == Op1)
21183       return Op0;
21184     // fold (blend A, B, allZeros) -> A
21185     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21186       return Op0;
21187     // fold (blend A, B, allOnes) -> B
21188     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21189       return Op1;
21190
21191     // Simplify the case where the mask is a constant i32 value.
21192     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21193       if (C->isNullValue())
21194         return Op0;
21195       if (C->isAllOnesValue())
21196         return Op1;
21197     }
21198
21199     return SDValue();
21200   }
21201
21202   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
21203   case Intrinsic::x86_sse2_psrai_w:
21204   case Intrinsic::x86_sse2_psrai_d:
21205   case Intrinsic::x86_avx2_psrai_w:
21206   case Intrinsic::x86_avx2_psrai_d:
21207   case Intrinsic::x86_sse2_psra_w:
21208   case Intrinsic::x86_sse2_psra_d:
21209   case Intrinsic::x86_avx2_psra_w:
21210   case Intrinsic::x86_avx2_psra_d: {
21211     SDValue Op0 = N->getOperand(1);
21212     SDValue Op1 = N->getOperand(2);
21213     EVT VT = Op0.getValueType();
21214     assert(VT.isVector() && "Expected a vector type!");
21215
21216     if (isa<BuildVectorSDNode>(Op1))
21217       Op1 = Op1.getOperand(0);
21218
21219     if (!isa<ConstantSDNode>(Op1))
21220       return SDValue();
21221
21222     EVT SVT = VT.getVectorElementType();
21223     unsigned SVTBits = SVT.getSizeInBits();
21224
21225     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
21226     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
21227     uint64_t ShAmt = C.getZExtValue();
21228
21229     // Don't try to convert this shift into a ISD::SRA if the shift
21230     // count is bigger than or equal to the element size.
21231     if (ShAmt >= SVTBits)
21232       return SDValue();
21233
21234     // Trivial case: if the shift count is zero, then fold this
21235     // into the first operand.
21236     if (ShAmt == 0)
21237       return Op0;
21238
21239     // Replace this packed shift intrinsic with a target independent
21240     // shift dag node.
21241     SDValue Splat = DAG.getConstant(C, VT);
21242     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
21243   }
21244   }
21245 }
21246
21247 /// PerformMulCombine - Optimize a single multiply with constant into two
21248 /// in order to implement it with two cheaper instructions, e.g.
21249 /// LEA + SHL, LEA + LEA.
21250 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
21251                                  TargetLowering::DAGCombinerInfo &DCI) {
21252   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
21253     return SDValue();
21254
21255   EVT VT = N->getValueType(0);
21256   if (VT != MVT::i64 && VT != MVT::i32)
21257     return SDValue();
21258
21259   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
21260   if (!C)
21261     return SDValue();
21262   uint64_t MulAmt = C->getZExtValue();
21263   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
21264     return SDValue();
21265
21266   uint64_t MulAmt1 = 0;
21267   uint64_t MulAmt2 = 0;
21268   if ((MulAmt % 9) == 0) {
21269     MulAmt1 = 9;
21270     MulAmt2 = MulAmt / 9;
21271   } else if ((MulAmt % 5) == 0) {
21272     MulAmt1 = 5;
21273     MulAmt2 = MulAmt / 5;
21274   } else if ((MulAmt % 3) == 0) {
21275     MulAmt1 = 3;
21276     MulAmt2 = MulAmt / 3;
21277   }
21278   if (MulAmt2 &&
21279       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
21280     SDLoc DL(N);
21281
21282     if (isPowerOf2_64(MulAmt2) &&
21283         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
21284       // If second multiplifer is pow2, issue it first. We want the multiply by
21285       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
21286       // is an add.
21287       std::swap(MulAmt1, MulAmt2);
21288
21289     SDValue NewMul;
21290     if (isPowerOf2_64(MulAmt1))
21291       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
21292                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
21293     else
21294       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
21295                            DAG.getConstant(MulAmt1, VT));
21296
21297     if (isPowerOf2_64(MulAmt2))
21298       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
21299                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
21300     else
21301       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
21302                            DAG.getConstant(MulAmt2, VT));
21303
21304     // Do not add new nodes to DAG combiner worklist.
21305     DCI.CombineTo(N, NewMul, false);
21306   }
21307   return SDValue();
21308 }
21309
21310 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
21311   SDValue N0 = N->getOperand(0);
21312   SDValue N1 = N->getOperand(1);
21313   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
21314   EVT VT = N0.getValueType();
21315
21316   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
21317   // since the result of setcc_c is all zero's or all ones.
21318   if (VT.isInteger() && !VT.isVector() &&
21319       N1C && N0.getOpcode() == ISD::AND &&
21320       N0.getOperand(1).getOpcode() == ISD::Constant) {
21321     SDValue N00 = N0.getOperand(0);
21322     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
21323         ((N00.getOpcode() == ISD::ANY_EXTEND ||
21324           N00.getOpcode() == ISD::ZERO_EXTEND) &&
21325          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
21326       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
21327       APInt ShAmt = N1C->getAPIntValue();
21328       Mask = Mask.shl(ShAmt);
21329       if (Mask != 0)
21330         return DAG.getNode(ISD::AND, SDLoc(N), VT,
21331                            N00, DAG.getConstant(Mask, VT));
21332     }
21333   }
21334
21335   // Hardware support for vector shifts is sparse which makes us scalarize the
21336   // vector operations in many cases. Also, on sandybridge ADD is faster than
21337   // shl.
21338   // (shl V, 1) -> add V,V
21339   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
21340     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
21341       assert(N0.getValueType().isVector() && "Invalid vector shift type");
21342       // We shift all of the values by one. In many cases we do not have
21343       // hardware support for this operation. This is better expressed as an ADD
21344       // of two values.
21345       if (N1SplatC->getZExtValue() == 1)
21346         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
21347     }
21348
21349   return SDValue();
21350 }
21351
21352 /// \brief Returns a vector of 0s if the node in input is a vector logical
21353 /// shift by a constant amount which is known to be bigger than or equal
21354 /// to the vector element size in bits.
21355 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
21356                                       const X86Subtarget *Subtarget) {
21357   EVT VT = N->getValueType(0);
21358
21359   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
21360       (!Subtarget->hasInt256() ||
21361        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
21362     return SDValue();
21363
21364   SDValue Amt = N->getOperand(1);
21365   SDLoc DL(N);
21366   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
21367     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
21368       APInt ShiftAmt = AmtSplat->getAPIntValue();
21369       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
21370
21371       // SSE2/AVX2 logical shifts always return a vector of 0s
21372       // if the shift amount is bigger than or equal to
21373       // the element size. The constant shift amount will be
21374       // encoded as a 8-bit immediate.
21375       if (ShiftAmt.trunc(8).uge(MaxAmount))
21376         return getZeroVector(VT, Subtarget, DAG, DL);
21377     }
21378
21379   return SDValue();
21380 }
21381
21382 /// PerformShiftCombine - Combine shifts.
21383 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
21384                                    TargetLowering::DAGCombinerInfo &DCI,
21385                                    const X86Subtarget *Subtarget) {
21386   if (N->getOpcode() == ISD::SHL) {
21387     SDValue V = PerformSHLCombine(N, DAG);
21388     if (V.getNode()) return V;
21389   }
21390
21391   if (N->getOpcode() != ISD::SRA) {
21392     // Try to fold this logical shift into a zero vector.
21393     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
21394     if (V.getNode()) return V;
21395   }
21396
21397   return SDValue();
21398 }
21399
21400 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
21401 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
21402 // and friends.  Likewise for OR -> CMPNEQSS.
21403 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
21404                             TargetLowering::DAGCombinerInfo &DCI,
21405                             const X86Subtarget *Subtarget) {
21406   unsigned opcode;
21407
21408   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
21409   // we're requiring SSE2 for both.
21410   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
21411     SDValue N0 = N->getOperand(0);
21412     SDValue N1 = N->getOperand(1);
21413     SDValue CMP0 = N0->getOperand(1);
21414     SDValue CMP1 = N1->getOperand(1);
21415     SDLoc DL(N);
21416
21417     // The SETCCs should both refer to the same CMP.
21418     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
21419       return SDValue();
21420
21421     SDValue CMP00 = CMP0->getOperand(0);
21422     SDValue CMP01 = CMP0->getOperand(1);
21423     EVT     VT    = CMP00.getValueType();
21424
21425     if (VT == MVT::f32 || VT == MVT::f64) {
21426       bool ExpectingFlags = false;
21427       // Check for any users that want flags:
21428       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
21429            !ExpectingFlags && UI != UE; ++UI)
21430         switch (UI->getOpcode()) {
21431         default:
21432         case ISD::BR_CC:
21433         case ISD::BRCOND:
21434         case ISD::SELECT:
21435           ExpectingFlags = true;
21436           break;
21437         case ISD::CopyToReg:
21438         case ISD::SIGN_EXTEND:
21439         case ISD::ZERO_EXTEND:
21440         case ISD::ANY_EXTEND:
21441           break;
21442         }
21443
21444       if (!ExpectingFlags) {
21445         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
21446         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
21447
21448         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
21449           X86::CondCode tmp = cc0;
21450           cc0 = cc1;
21451           cc1 = tmp;
21452         }
21453
21454         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
21455             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
21456           // FIXME: need symbolic constants for these magic numbers.
21457           // See X86ATTInstPrinter.cpp:printSSECC().
21458           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
21459           if (Subtarget->hasAVX512()) {
21460             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
21461                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
21462             if (N->getValueType(0) != MVT::i1)
21463               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
21464                                  FSetCC);
21465             return FSetCC;
21466           }
21467           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
21468                                               CMP00.getValueType(), CMP00, CMP01,
21469                                               DAG.getConstant(x86cc, MVT::i8));
21470
21471           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
21472           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
21473
21474           if (is64BitFP && !Subtarget->is64Bit()) {
21475             // On a 32-bit target, we cannot bitcast the 64-bit float to a
21476             // 64-bit integer, since that's not a legal type. Since
21477             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
21478             // bits, but can do this little dance to extract the lowest 32 bits
21479             // and work with those going forward.
21480             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
21481                                            OnesOrZeroesF);
21482             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
21483                                            Vector64);
21484             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
21485                                         Vector32, DAG.getIntPtrConstant(0));
21486             IntVT = MVT::i32;
21487           }
21488
21489           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
21490           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
21491                                       DAG.getConstant(1, IntVT));
21492           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
21493           return OneBitOfTruth;
21494         }
21495       }
21496     }
21497   }
21498   return SDValue();
21499 }
21500
21501 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
21502 /// so it can be folded inside ANDNP.
21503 static bool CanFoldXORWithAllOnes(const SDNode *N) {
21504   EVT VT = N->getValueType(0);
21505
21506   // Match direct AllOnes for 128 and 256-bit vectors
21507   if (ISD::isBuildVectorAllOnes(N))
21508     return true;
21509
21510   // Look through a bit convert.
21511   if (N->getOpcode() == ISD::BITCAST)
21512     N = N->getOperand(0).getNode();
21513
21514   // Sometimes the operand may come from a insert_subvector building a 256-bit
21515   // allones vector
21516   if (VT.is256BitVector() &&
21517       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
21518     SDValue V1 = N->getOperand(0);
21519     SDValue V2 = N->getOperand(1);
21520
21521     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
21522         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
21523         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
21524         ISD::isBuildVectorAllOnes(V2.getNode()))
21525       return true;
21526   }
21527
21528   return false;
21529 }
21530
21531 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
21532 // register. In most cases we actually compare or select YMM-sized registers
21533 // and mixing the two types creates horrible code. This method optimizes
21534 // some of the transition sequences.
21535 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
21536                                  TargetLowering::DAGCombinerInfo &DCI,
21537                                  const X86Subtarget *Subtarget) {
21538   EVT VT = N->getValueType(0);
21539   if (!VT.is256BitVector())
21540     return SDValue();
21541
21542   assert((N->getOpcode() == ISD::ANY_EXTEND ||
21543           N->getOpcode() == ISD::ZERO_EXTEND ||
21544           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
21545
21546   SDValue Narrow = N->getOperand(0);
21547   EVT NarrowVT = Narrow->getValueType(0);
21548   if (!NarrowVT.is128BitVector())
21549     return SDValue();
21550
21551   if (Narrow->getOpcode() != ISD::XOR &&
21552       Narrow->getOpcode() != ISD::AND &&
21553       Narrow->getOpcode() != ISD::OR)
21554     return SDValue();
21555
21556   SDValue N0  = Narrow->getOperand(0);
21557   SDValue N1  = Narrow->getOperand(1);
21558   SDLoc DL(Narrow);
21559
21560   // The Left side has to be a trunc.
21561   if (N0.getOpcode() != ISD::TRUNCATE)
21562     return SDValue();
21563
21564   // The type of the truncated inputs.
21565   EVT WideVT = N0->getOperand(0)->getValueType(0);
21566   if (WideVT != VT)
21567     return SDValue();
21568
21569   // The right side has to be a 'trunc' or a constant vector.
21570   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
21571   ConstantSDNode *RHSConstSplat = nullptr;
21572   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
21573     RHSConstSplat = RHSBV->getConstantSplatNode();
21574   if (!RHSTrunc && !RHSConstSplat)
21575     return SDValue();
21576
21577   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21578
21579   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
21580     return SDValue();
21581
21582   // Set N0 and N1 to hold the inputs to the new wide operation.
21583   N0 = N0->getOperand(0);
21584   if (RHSConstSplat) {
21585     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
21586                      SDValue(RHSConstSplat, 0));
21587     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
21588     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
21589   } else if (RHSTrunc) {
21590     N1 = N1->getOperand(0);
21591   }
21592
21593   // Generate the wide operation.
21594   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
21595   unsigned Opcode = N->getOpcode();
21596   switch (Opcode) {
21597   case ISD::ANY_EXTEND:
21598     return Op;
21599   case ISD::ZERO_EXTEND: {
21600     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
21601     APInt Mask = APInt::getAllOnesValue(InBits);
21602     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
21603     return DAG.getNode(ISD::AND, DL, VT,
21604                        Op, DAG.getConstant(Mask, VT));
21605   }
21606   case ISD::SIGN_EXTEND:
21607     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
21608                        Op, DAG.getValueType(NarrowVT));
21609   default:
21610     llvm_unreachable("Unexpected opcode");
21611   }
21612 }
21613
21614 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
21615                                  TargetLowering::DAGCombinerInfo &DCI,
21616                                  const X86Subtarget *Subtarget) {
21617   SDValue N0 = N->getOperand(0);
21618   SDValue N1 = N->getOperand(1);
21619   SDLoc DL(N);
21620
21621   // A vector zext_in_reg may be represented as a shuffle,
21622   // feeding into a bitcast (this represents anyext) feeding into
21623   // an and with a mask.
21624   // We'd like to try to combine that into a shuffle with zero
21625   // plus a bitcast, removing the and.
21626   if (N0.getOpcode() != ISD::BITCAST ||
21627       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
21628     return SDValue();
21629
21630   // The other side of the AND should be a splat of 2^C, where C
21631   // is the number of bits in the source type.
21632   if (N1.getOpcode() == ISD::BITCAST)
21633     N1 = N1.getOperand(0);
21634   if (N1.getOpcode() != ISD::BUILD_VECTOR)
21635     return SDValue();
21636   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
21637
21638   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
21639   EVT SrcType = Shuffle->getValueType(0);
21640
21641   // We expect a single-source shuffle
21642   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
21643     return SDValue();
21644
21645   unsigned SrcSize = SrcType.getScalarSizeInBits();
21646
21647   APInt SplatValue, SplatUndef;
21648   unsigned SplatBitSize;
21649   bool HasAnyUndefs;
21650   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
21651                                 SplatBitSize, HasAnyUndefs))
21652     return SDValue();
21653
21654   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
21655   // Make sure the splat matches the mask we expect
21656   if (SplatBitSize > ResSize ||
21657       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
21658     return SDValue();
21659
21660   // Make sure the input and output size make sense
21661   if (SrcSize >= ResSize || ResSize % SrcSize)
21662     return SDValue();
21663
21664   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
21665   // The number of u's between each two values depends on the ratio between
21666   // the source and dest type.
21667   unsigned ZextRatio = ResSize / SrcSize;
21668   bool IsZext = true;
21669   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
21670     if (i % ZextRatio) {
21671       if (Shuffle->getMaskElt(i) > 0) {
21672         // Expected undef
21673         IsZext = false;
21674         break;
21675       }
21676     } else {
21677       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
21678         // Expected element number
21679         IsZext = false;
21680         break;
21681       }
21682     }
21683   }
21684
21685   if (!IsZext)
21686     return SDValue();
21687
21688   // Ok, perform the transformation - replace the shuffle with
21689   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
21690   // (instead of undef) where the k elements come from the zero vector.
21691   SmallVector<int, 8> Mask;
21692   unsigned NumElems = SrcType.getVectorNumElements();
21693   for (unsigned i = 0; i < NumElems; ++i)
21694     if (i % ZextRatio)
21695       Mask.push_back(NumElems);
21696     else
21697       Mask.push_back(i / ZextRatio);
21698
21699   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
21700     Shuffle->getOperand(0), DAG.getConstant(0, SrcType), Mask);
21701   return DAG.getNode(ISD::BITCAST, DL,  N0.getValueType(), NewShuffle);
21702 }
21703
21704 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
21705                                  TargetLowering::DAGCombinerInfo &DCI,
21706                                  const X86Subtarget *Subtarget) {
21707   if (DCI.isBeforeLegalizeOps())
21708     return SDValue();
21709
21710   SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget);
21711   if (Zext.getNode())
21712     return Zext;
21713
21714   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21715   if (R.getNode())
21716     return R;
21717
21718   EVT VT = N->getValueType(0);
21719   SDValue N0 = N->getOperand(0);
21720   SDValue N1 = N->getOperand(1);
21721   SDLoc DL(N);
21722
21723   // Create BEXTR instructions
21724   // BEXTR is ((X >> imm) & (2**size-1))
21725   if (VT == MVT::i32 || VT == MVT::i64) {
21726     // Check for BEXTR.
21727     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
21728         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
21729       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
21730       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
21731       if (MaskNode && ShiftNode) {
21732         uint64_t Mask = MaskNode->getZExtValue();
21733         uint64_t Shift = ShiftNode->getZExtValue();
21734         if (isMask_64(Mask)) {
21735           uint64_t MaskSize = countPopulation(Mask);
21736           if (Shift + MaskSize <= VT.getSizeInBits())
21737             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
21738                                DAG.getConstant(Shift | (MaskSize << 8), VT));
21739         }
21740       }
21741     } // BEXTR
21742
21743     return SDValue();
21744   }
21745
21746   // Want to form ANDNP nodes:
21747   // 1) In the hopes of then easily combining them with OR and AND nodes
21748   //    to form PBLEND/PSIGN.
21749   // 2) To match ANDN packed intrinsics
21750   if (VT != MVT::v2i64 && VT != MVT::v4i64)
21751     return SDValue();
21752
21753   // Check LHS for vnot
21754   if (N0.getOpcode() == ISD::XOR &&
21755       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
21756       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
21757     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
21758
21759   // Check RHS for vnot
21760   if (N1.getOpcode() == ISD::XOR &&
21761       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
21762       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
21763     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
21764
21765   return SDValue();
21766 }
21767
21768 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
21769                                 TargetLowering::DAGCombinerInfo &DCI,
21770                                 const X86Subtarget *Subtarget) {
21771   if (DCI.isBeforeLegalizeOps())
21772     return SDValue();
21773
21774   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21775   if (R.getNode())
21776     return R;
21777
21778   SDValue N0 = N->getOperand(0);
21779   SDValue N1 = N->getOperand(1);
21780   EVT VT = N->getValueType(0);
21781
21782   // look for psign/blend
21783   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
21784     if (!Subtarget->hasSSSE3() ||
21785         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
21786       return SDValue();
21787
21788     // Canonicalize pandn to RHS
21789     if (N0.getOpcode() == X86ISD::ANDNP)
21790       std::swap(N0, N1);
21791     // or (and (m, y), (pandn m, x))
21792     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
21793       SDValue Mask = N1.getOperand(0);
21794       SDValue X    = N1.getOperand(1);
21795       SDValue Y;
21796       if (N0.getOperand(0) == Mask)
21797         Y = N0.getOperand(1);
21798       if (N0.getOperand(1) == Mask)
21799         Y = N0.getOperand(0);
21800
21801       // Check to see if the mask appeared in both the AND and ANDNP and
21802       if (!Y.getNode())
21803         return SDValue();
21804
21805       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
21806       // Look through mask bitcast.
21807       if (Mask.getOpcode() == ISD::BITCAST)
21808         Mask = Mask.getOperand(0);
21809       if (X.getOpcode() == ISD::BITCAST)
21810         X = X.getOperand(0);
21811       if (Y.getOpcode() == ISD::BITCAST)
21812         Y = Y.getOperand(0);
21813
21814       EVT MaskVT = Mask.getValueType();
21815
21816       // Validate that the Mask operand is a vector sra node.
21817       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
21818       // there is no psrai.b
21819       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
21820       unsigned SraAmt = ~0;
21821       if (Mask.getOpcode() == ISD::SRA) {
21822         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
21823           if (auto *AmtConst = AmtBV->getConstantSplatNode())
21824             SraAmt = AmtConst->getZExtValue();
21825       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
21826         SDValue SraC = Mask.getOperand(1);
21827         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
21828       }
21829       if ((SraAmt + 1) != EltBits)
21830         return SDValue();
21831
21832       SDLoc DL(N);
21833
21834       // Now we know we at least have a plendvb with the mask val.  See if
21835       // we can form a psignb/w/d.
21836       // psign = x.type == y.type == mask.type && y = sub(0, x);
21837       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
21838           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
21839           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
21840         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
21841                "Unsupported VT for PSIGN");
21842         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
21843         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21844       }
21845       // PBLENDVB only available on SSE 4.1
21846       if (!Subtarget->hasSSE41())
21847         return SDValue();
21848
21849       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
21850
21851       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
21852       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
21853       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
21854       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
21855       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21856     }
21857   }
21858
21859   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
21860     return SDValue();
21861
21862   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
21863   MachineFunction &MF = DAG.getMachineFunction();
21864   bool OptForSize =
21865       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
21866
21867   // SHLD/SHRD instructions have lower register pressure, but on some
21868   // platforms they have higher latency than the equivalent
21869   // series of shifts/or that would otherwise be generated.
21870   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
21871   // have higher latencies and we are not optimizing for size.
21872   if (!OptForSize && Subtarget->isSHLDSlow())
21873     return SDValue();
21874
21875   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
21876     std::swap(N0, N1);
21877   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
21878     return SDValue();
21879   if (!N0.hasOneUse() || !N1.hasOneUse())
21880     return SDValue();
21881
21882   SDValue ShAmt0 = N0.getOperand(1);
21883   if (ShAmt0.getValueType() != MVT::i8)
21884     return SDValue();
21885   SDValue ShAmt1 = N1.getOperand(1);
21886   if (ShAmt1.getValueType() != MVT::i8)
21887     return SDValue();
21888   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
21889     ShAmt0 = ShAmt0.getOperand(0);
21890   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
21891     ShAmt1 = ShAmt1.getOperand(0);
21892
21893   SDLoc DL(N);
21894   unsigned Opc = X86ISD::SHLD;
21895   SDValue Op0 = N0.getOperand(0);
21896   SDValue Op1 = N1.getOperand(0);
21897   if (ShAmt0.getOpcode() == ISD::SUB) {
21898     Opc = X86ISD::SHRD;
21899     std::swap(Op0, Op1);
21900     std::swap(ShAmt0, ShAmt1);
21901   }
21902
21903   unsigned Bits = VT.getSizeInBits();
21904   if (ShAmt1.getOpcode() == ISD::SUB) {
21905     SDValue Sum = ShAmt1.getOperand(0);
21906     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
21907       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
21908       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
21909         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
21910       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
21911         return DAG.getNode(Opc, DL, VT,
21912                            Op0, Op1,
21913                            DAG.getNode(ISD::TRUNCATE, DL,
21914                                        MVT::i8, ShAmt0));
21915     }
21916   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
21917     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
21918     if (ShAmt0C &&
21919         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
21920       return DAG.getNode(Opc, DL, VT,
21921                          N0.getOperand(0), N1.getOperand(0),
21922                          DAG.getNode(ISD::TRUNCATE, DL,
21923                                        MVT::i8, ShAmt0));
21924   }
21925
21926   return SDValue();
21927 }
21928
21929 // Generate NEG and CMOV for integer abs.
21930 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
21931   EVT VT = N->getValueType(0);
21932
21933   // Since X86 does not have CMOV for 8-bit integer, we don't convert
21934   // 8-bit integer abs to NEG and CMOV.
21935   if (VT.isInteger() && VT.getSizeInBits() == 8)
21936     return SDValue();
21937
21938   SDValue N0 = N->getOperand(0);
21939   SDValue N1 = N->getOperand(1);
21940   SDLoc DL(N);
21941
21942   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
21943   // and change it to SUB and CMOV.
21944   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
21945       N0.getOpcode() == ISD::ADD &&
21946       N0.getOperand(1) == N1 &&
21947       N1.getOpcode() == ISD::SRA &&
21948       N1.getOperand(0) == N0.getOperand(0))
21949     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
21950       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
21951         // Generate SUB & CMOV.
21952         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
21953                                   DAG.getConstant(0, VT), N0.getOperand(0));
21954
21955         SDValue Ops[] = { N0.getOperand(0), Neg,
21956                           DAG.getConstant(X86::COND_GE, MVT::i8),
21957                           SDValue(Neg.getNode(), 1) };
21958         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
21959       }
21960   return SDValue();
21961 }
21962
21963 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
21964 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
21965                                  TargetLowering::DAGCombinerInfo &DCI,
21966                                  const X86Subtarget *Subtarget) {
21967   if (DCI.isBeforeLegalizeOps())
21968     return SDValue();
21969
21970   if (Subtarget->hasCMov()) {
21971     SDValue RV = performIntegerAbsCombine(N, DAG);
21972     if (RV.getNode())
21973       return RV;
21974   }
21975
21976   return SDValue();
21977 }
21978
21979 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
21980 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
21981                                   TargetLowering::DAGCombinerInfo &DCI,
21982                                   const X86Subtarget *Subtarget) {
21983   LoadSDNode *Ld = cast<LoadSDNode>(N);
21984   EVT RegVT = Ld->getValueType(0);
21985   EVT MemVT = Ld->getMemoryVT();
21986   SDLoc dl(Ld);
21987   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21988
21989   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
21990   // into two 16-byte operations.
21991   ISD::LoadExtType Ext = Ld->getExtensionType();
21992   unsigned Alignment = Ld->getAlignment();
21993   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
21994   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
21995       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
21996     unsigned NumElems = RegVT.getVectorNumElements();
21997     if (NumElems < 2)
21998       return SDValue();
21999
22000     SDValue Ptr = Ld->getBasePtr();
22001     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
22002
22003     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
22004                                   NumElems/2);
22005     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22006                                 Ld->getPointerInfo(), Ld->isVolatile(),
22007                                 Ld->isNonTemporal(), Ld->isInvariant(),
22008                                 Alignment);
22009     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22010     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22011                                 Ld->getPointerInfo(), Ld->isVolatile(),
22012                                 Ld->isNonTemporal(), Ld->isInvariant(),
22013                                 std::min(16U, Alignment));
22014     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22015                              Load1.getValue(1),
22016                              Load2.getValue(1));
22017
22018     SDValue NewVec = DAG.getUNDEF(RegVT);
22019     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22020     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22021     return DCI.CombineTo(N, NewVec, TF, true);
22022   }
22023
22024   return SDValue();
22025 }
22026
22027 /// PerformMLOADCombine - Resolve extending loads
22028 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22029                                    TargetLowering::DAGCombinerInfo &DCI,
22030                                    const X86Subtarget *Subtarget) {
22031   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22032   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22033     return SDValue();
22034
22035   EVT VT = Mld->getValueType(0);
22036   unsigned NumElems = VT.getVectorNumElements();
22037   EVT LdVT = Mld->getMemoryVT();
22038   SDLoc dl(Mld);
22039
22040   assert(LdVT != VT && "Cannot extend to the same type");
22041   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22042   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22043   // From, To sizes and ElemCount must be pow of two
22044   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22045     "Unexpected size for extending masked load");
22046
22047   unsigned SizeRatio  = ToSz / FromSz;
22048   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22049
22050   // Create a type on which we perform the shuffle
22051   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22052           LdVT.getScalarType(), NumElems*SizeRatio);
22053   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22054
22055   // Convert Src0 value
22056   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22057   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22058     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22059     for (unsigned i = 0; i != NumElems; ++i)
22060       ShuffleVec[i] = i * SizeRatio;
22061
22062     // Can't shuffle using an illegal type.
22063     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22064             && "WideVecVT should be legal");
22065     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22066                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22067   }
22068   // Prepare the new mask
22069   SDValue NewMask;
22070   SDValue Mask = Mld->getMask();
22071   if (Mask.getValueType() == VT) {
22072     // Mask and original value have the same type
22073     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22074     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22075     for (unsigned i = 0; i != NumElems; ++i)
22076       ShuffleVec[i] = i * SizeRatio;
22077     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22078       ShuffleVec[i] = NumElems*SizeRatio;
22079     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22080                                    DAG.getConstant(0, WideVecVT),
22081                                    &ShuffleVec[0]);
22082   }
22083   else {
22084     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22085     unsigned WidenNumElts = NumElems*SizeRatio;
22086     unsigned MaskNumElts = VT.getVectorNumElements();
22087     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22088                                      WidenNumElts);
22089
22090     unsigned NumConcat = WidenNumElts / MaskNumElts;
22091     SmallVector<SDValue, 16> Ops(NumConcat);
22092     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22093     Ops[0] = Mask;
22094     for (unsigned i = 1; i != NumConcat; ++i)
22095       Ops[i] = ZeroVal;
22096
22097     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22098   }
22099
22100   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22101                                      Mld->getBasePtr(), NewMask, WideSrc0,
22102                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22103                                      ISD::NON_EXTLOAD);
22104   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22105   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22106
22107 }
22108 /// PerformMSTORECombine - Resolve truncating stores
22109 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22110                                     const X86Subtarget *Subtarget) {
22111   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22112   if (!Mst->isTruncatingStore())
22113     return SDValue();
22114
22115   EVT VT = Mst->getValue().getValueType();
22116   unsigned NumElems = VT.getVectorNumElements();
22117   EVT StVT = Mst->getMemoryVT();
22118   SDLoc dl(Mst);
22119
22120   assert(StVT != VT && "Cannot truncate to the same type");
22121   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22122   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22123
22124   // From, To sizes and ElemCount must be pow of two
22125   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22126     "Unexpected size for truncating masked store");
22127   // We are going to use the original vector elt for storing.
22128   // Accumulated smaller vector elements must be a multiple of the store size.
22129   assert (((NumElems * FromSz) % ToSz) == 0 &&
22130           "Unexpected ratio for truncating masked store");
22131
22132   unsigned SizeRatio  = FromSz / ToSz;
22133   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22134
22135   // Create a type on which we perform the shuffle
22136   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22137           StVT.getScalarType(), NumElems*SizeRatio);
22138
22139   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22140
22141   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22142   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22143   for (unsigned i = 0; i != NumElems; ++i)
22144     ShuffleVec[i] = i * SizeRatio;
22145
22146   // Can't shuffle using an illegal type.
22147   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22148           && "WideVecVT should be legal");
22149
22150   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22151                                         DAG.getUNDEF(WideVecVT),
22152                                         &ShuffleVec[0]);
22153
22154   SDValue NewMask;
22155   SDValue Mask = Mst->getMask();
22156   if (Mask.getValueType() == VT) {
22157     // Mask and original value have the same type
22158     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22159     for (unsigned i = 0; i != NumElems; ++i)
22160       ShuffleVec[i] = i * SizeRatio;
22161     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22162       ShuffleVec[i] = NumElems*SizeRatio;
22163     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22164                                    DAG.getConstant(0, WideVecVT),
22165                                    &ShuffleVec[0]);
22166   }
22167   else {
22168     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22169     unsigned WidenNumElts = NumElems*SizeRatio;
22170     unsigned MaskNumElts = VT.getVectorNumElements();
22171     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22172                                      WidenNumElts);
22173
22174     unsigned NumConcat = WidenNumElts / MaskNumElts;
22175     SmallVector<SDValue, 16> Ops(NumConcat);
22176     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22177     Ops[0] = Mask;
22178     for (unsigned i = 1; i != NumConcat; ++i)
22179       Ops[i] = ZeroVal;
22180
22181     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22182   }
22183
22184   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22185                             NewMask, StVT, Mst->getMemOperand(), false);
22186 }
22187 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22188 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22189                                    const X86Subtarget *Subtarget) {
22190   StoreSDNode *St = cast<StoreSDNode>(N);
22191   EVT VT = St->getValue().getValueType();
22192   EVT StVT = St->getMemoryVT();
22193   SDLoc dl(St);
22194   SDValue StoredVal = St->getOperand(1);
22195   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22196
22197   // If we are saving a concatenation of two XMM registers and 32-byte stores
22198   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
22199   unsigned Alignment = St->getAlignment();
22200   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
22201   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22202       StVT == VT && !IsAligned) {
22203     unsigned NumElems = VT.getVectorNumElements();
22204     if (NumElems < 2)
22205       return SDValue();
22206
22207     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
22208     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
22209
22210     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
22211     SDValue Ptr0 = St->getBasePtr();
22212     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
22213
22214     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
22215                                 St->getPointerInfo(), St->isVolatile(),
22216                                 St->isNonTemporal(), Alignment);
22217     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
22218                                 St->getPointerInfo(), St->isVolatile(),
22219                                 St->isNonTemporal(),
22220                                 std::min(16U, Alignment));
22221     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
22222   }
22223
22224   // Optimize trunc store (of multiple scalars) to shuffle and store.
22225   // First, pack all of the elements in one place. Next, store to memory
22226   // in fewer chunks.
22227   if (St->isTruncatingStore() && VT.isVector()) {
22228     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22229     unsigned NumElems = VT.getVectorNumElements();
22230     assert(StVT != VT && "Cannot truncate to the same type");
22231     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22232     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22233
22234     // From, To sizes and ElemCount must be pow of two
22235     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
22236     // We are going to use the original vector elt for storing.
22237     // Accumulated smaller vector elements must be a multiple of the store size.
22238     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
22239
22240     unsigned SizeRatio  = FromSz / ToSz;
22241
22242     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22243
22244     // Create a type on which we perform the shuffle
22245     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22246             StVT.getScalarType(), NumElems*SizeRatio);
22247
22248     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22249
22250     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
22251     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
22252     for (unsigned i = 0; i != NumElems; ++i)
22253       ShuffleVec[i] = i * SizeRatio;
22254
22255     // Can't shuffle using an illegal type.
22256     if (!TLI.isTypeLegal(WideVecVT))
22257       return SDValue();
22258
22259     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22260                                          DAG.getUNDEF(WideVecVT),
22261                                          &ShuffleVec[0]);
22262     // At this point all of the data is stored at the bottom of the
22263     // register. We now need to save it to mem.
22264
22265     // Find the largest store unit
22266     MVT StoreType = MVT::i8;
22267     for (MVT Tp : MVT::integer_valuetypes()) {
22268       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
22269         StoreType = Tp;
22270     }
22271
22272     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
22273     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
22274         (64 <= NumElems * ToSz))
22275       StoreType = MVT::f64;
22276
22277     // Bitcast the original vector into a vector of store-size units
22278     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
22279             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
22280     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
22281     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
22282     SmallVector<SDValue, 8> Chains;
22283     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
22284                                         TLI.getPointerTy());
22285     SDValue Ptr = St->getBasePtr();
22286
22287     // Perform one or more big stores into memory.
22288     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
22289       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
22290                                    StoreType, ShuffWide,
22291                                    DAG.getIntPtrConstant(i));
22292       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
22293                                 St->getPointerInfo(), St->isVolatile(),
22294                                 St->isNonTemporal(), St->getAlignment());
22295       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22296       Chains.push_back(Ch);
22297     }
22298
22299     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
22300   }
22301
22302   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
22303   // the FP state in cases where an emms may be missing.
22304   // A preferable solution to the general problem is to figure out the right
22305   // places to insert EMMS.  This qualifies as a quick hack.
22306
22307   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
22308   if (VT.getSizeInBits() != 64)
22309     return SDValue();
22310
22311   const Function *F = DAG.getMachineFunction().getFunction();
22312   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
22313   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
22314                      && Subtarget->hasSSE2();
22315   if ((VT.isVector() ||
22316        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
22317       isa<LoadSDNode>(St->getValue()) &&
22318       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
22319       St->getChain().hasOneUse() && !St->isVolatile()) {
22320     SDNode* LdVal = St->getValue().getNode();
22321     LoadSDNode *Ld = nullptr;
22322     int TokenFactorIndex = -1;
22323     SmallVector<SDValue, 8> Ops;
22324     SDNode* ChainVal = St->getChain().getNode();
22325     // Must be a store of a load.  We currently handle two cases:  the load
22326     // is a direct child, and it's under an intervening TokenFactor.  It is
22327     // possible to dig deeper under nested TokenFactors.
22328     if (ChainVal == LdVal)
22329       Ld = cast<LoadSDNode>(St->getChain());
22330     else if (St->getValue().hasOneUse() &&
22331              ChainVal->getOpcode() == ISD::TokenFactor) {
22332       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
22333         if (ChainVal->getOperand(i).getNode() == LdVal) {
22334           TokenFactorIndex = i;
22335           Ld = cast<LoadSDNode>(St->getValue());
22336         } else
22337           Ops.push_back(ChainVal->getOperand(i));
22338       }
22339     }
22340
22341     if (!Ld || !ISD::isNormalLoad(Ld))
22342       return SDValue();
22343
22344     // If this is not the MMX case, i.e. we are just turning i64 load/store
22345     // into f64 load/store, avoid the transformation if there are multiple
22346     // uses of the loaded value.
22347     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
22348       return SDValue();
22349
22350     SDLoc LdDL(Ld);
22351     SDLoc StDL(N);
22352     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
22353     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
22354     // pair instead.
22355     if (Subtarget->is64Bit() || F64IsLegal) {
22356       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
22357       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
22358                                   Ld->getPointerInfo(), Ld->isVolatile(),
22359                                   Ld->isNonTemporal(), Ld->isInvariant(),
22360                                   Ld->getAlignment());
22361       SDValue NewChain = NewLd.getValue(1);
22362       if (TokenFactorIndex != -1) {
22363         Ops.push_back(NewChain);
22364         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22365       }
22366       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
22367                           St->getPointerInfo(),
22368                           St->isVolatile(), St->isNonTemporal(),
22369                           St->getAlignment());
22370     }
22371
22372     // Otherwise, lower to two pairs of 32-bit loads / stores.
22373     SDValue LoAddr = Ld->getBasePtr();
22374     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
22375                                  DAG.getConstant(4, MVT::i32));
22376
22377     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
22378                                Ld->getPointerInfo(),
22379                                Ld->isVolatile(), Ld->isNonTemporal(),
22380                                Ld->isInvariant(), Ld->getAlignment());
22381     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
22382                                Ld->getPointerInfo().getWithOffset(4),
22383                                Ld->isVolatile(), Ld->isNonTemporal(),
22384                                Ld->isInvariant(),
22385                                MinAlign(Ld->getAlignment(), 4));
22386
22387     SDValue NewChain = LoLd.getValue(1);
22388     if (TokenFactorIndex != -1) {
22389       Ops.push_back(LoLd);
22390       Ops.push_back(HiLd);
22391       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22392     }
22393
22394     LoAddr = St->getBasePtr();
22395     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
22396                          DAG.getConstant(4, MVT::i32));
22397
22398     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
22399                                 St->getPointerInfo(),
22400                                 St->isVolatile(), St->isNonTemporal(),
22401                                 St->getAlignment());
22402     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
22403                                 St->getPointerInfo().getWithOffset(4),
22404                                 St->isVolatile(),
22405                                 St->isNonTemporal(),
22406                                 MinAlign(St->getAlignment(), 4));
22407     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
22408   }
22409   return SDValue();
22410 }
22411
22412 /// Return 'true' if this vector operation is "horizontal"
22413 /// and return the operands for the horizontal operation in LHS and RHS.  A
22414 /// horizontal operation performs the binary operation on successive elements
22415 /// of its first operand, then on successive elements of its second operand,
22416 /// returning the resulting values in a vector.  For example, if
22417 ///   A = < float a0, float a1, float a2, float a3 >
22418 /// and
22419 ///   B = < float b0, float b1, float b2, float b3 >
22420 /// then the result of doing a horizontal operation on A and B is
22421 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
22422 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
22423 /// A horizontal-op B, for some already available A and B, and if so then LHS is
22424 /// set to A, RHS to B, and the routine returns 'true'.
22425 /// Note that the binary operation should have the property that if one of the
22426 /// operands is UNDEF then the result is UNDEF.
22427 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
22428   // Look for the following pattern: if
22429   //   A = < float a0, float a1, float a2, float a3 >
22430   //   B = < float b0, float b1, float b2, float b3 >
22431   // and
22432   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
22433   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
22434   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
22435   // which is A horizontal-op B.
22436
22437   // At least one of the operands should be a vector shuffle.
22438   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
22439       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
22440     return false;
22441
22442   MVT VT = LHS.getSimpleValueType();
22443
22444   assert((VT.is128BitVector() || VT.is256BitVector()) &&
22445          "Unsupported vector type for horizontal add/sub");
22446
22447   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
22448   // operate independently on 128-bit lanes.
22449   unsigned NumElts = VT.getVectorNumElements();
22450   unsigned NumLanes = VT.getSizeInBits()/128;
22451   unsigned NumLaneElts = NumElts / NumLanes;
22452   assert((NumLaneElts % 2 == 0) &&
22453          "Vector type should have an even number of elements in each lane");
22454   unsigned HalfLaneElts = NumLaneElts/2;
22455
22456   // View LHS in the form
22457   //   LHS = VECTOR_SHUFFLE A, B, LMask
22458   // If LHS is not a shuffle then pretend it is the shuffle
22459   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
22460   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
22461   // type VT.
22462   SDValue A, B;
22463   SmallVector<int, 16> LMask(NumElts);
22464   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22465     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
22466       A = LHS.getOperand(0);
22467     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
22468       B = LHS.getOperand(1);
22469     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
22470     std::copy(Mask.begin(), Mask.end(), LMask.begin());
22471   } else {
22472     if (LHS.getOpcode() != ISD::UNDEF)
22473       A = LHS;
22474     for (unsigned i = 0; i != NumElts; ++i)
22475       LMask[i] = i;
22476   }
22477
22478   // Likewise, view RHS in the form
22479   //   RHS = VECTOR_SHUFFLE C, D, RMask
22480   SDValue C, D;
22481   SmallVector<int, 16> RMask(NumElts);
22482   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22483     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
22484       C = RHS.getOperand(0);
22485     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
22486       D = RHS.getOperand(1);
22487     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
22488     std::copy(Mask.begin(), Mask.end(), RMask.begin());
22489   } else {
22490     if (RHS.getOpcode() != ISD::UNDEF)
22491       C = RHS;
22492     for (unsigned i = 0; i != NumElts; ++i)
22493       RMask[i] = i;
22494   }
22495
22496   // Check that the shuffles are both shuffling the same vectors.
22497   if (!(A == C && B == D) && !(A == D && B == C))
22498     return false;
22499
22500   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
22501   if (!A.getNode() && !B.getNode())
22502     return false;
22503
22504   // If A and B occur in reverse order in RHS, then "swap" them (which means
22505   // rewriting the mask).
22506   if (A != C)
22507     CommuteVectorShuffleMask(RMask, NumElts);
22508
22509   // At this point LHS and RHS are equivalent to
22510   //   LHS = VECTOR_SHUFFLE A, B, LMask
22511   //   RHS = VECTOR_SHUFFLE A, B, RMask
22512   // Check that the masks correspond to performing a horizontal operation.
22513   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
22514     for (unsigned i = 0; i != NumLaneElts; ++i) {
22515       int LIdx = LMask[i+l], RIdx = RMask[i+l];
22516
22517       // Ignore any UNDEF components.
22518       if (LIdx < 0 || RIdx < 0 ||
22519           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
22520           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
22521         continue;
22522
22523       // Check that successive elements are being operated on.  If not, this is
22524       // not a horizontal operation.
22525       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
22526       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
22527       if (!(LIdx == Index && RIdx == Index + 1) &&
22528           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
22529         return false;
22530     }
22531   }
22532
22533   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
22534   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
22535   return true;
22536 }
22537
22538 /// Do target-specific dag combines on floating point adds.
22539 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
22540                                   const X86Subtarget *Subtarget) {
22541   EVT VT = N->getValueType(0);
22542   SDValue LHS = N->getOperand(0);
22543   SDValue RHS = N->getOperand(1);
22544
22545   // Try to synthesize horizontal adds from adds of shuffles.
22546   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22547        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22548       isHorizontalBinOp(LHS, RHS, true))
22549     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
22550   return SDValue();
22551 }
22552
22553 /// Do target-specific dag combines on floating point subs.
22554 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
22555                                   const X86Subtarget *Subtarget) {
22556   EVT VT = N->getValueType(0);
22557   SDValue LHS = N->getOperand(0);
22558   SDValue RHS = N->getOperand(1);
22559
22560   // Try to synthesize horizontal subs from subs of shuffles.
22561   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22562        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22563       isHorizontalBinOp(LHS, RHS, false))
22564     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
22565   return SDValue();
22566 }
22567
22568 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
22569 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
22570   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
22571
22572   // F[X]OR(0.0, x) -> x
22573   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22574     if (C->getValueAPF().isPosZero())
22575       return N->getOperand(1);
22576
22577   // F[X]OR(x, 0.0) -> x
22578   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22579     if (C->getValueAPF().isPosZero())
22580       return N->getOperand(0);
22581   return SDValue();
22582 }
22583
22584 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
22585 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
22586   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
22587
22588   // Only perform optimizations if UnsafeMath is used.
22589   if (!DAG.getTarget().Options.UnsafeFPMath)
22590     return SDValue();
22591
22592   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
22593   // into FMINC and FMAXC, which are Commutative operations.
22594   unsigned NewOp = 0;
22595   switch (N->getOpcode()) {
22596     default: llvm_unreachable("unknown opcode");
22597     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
22598     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
22599   }
22600
22601   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
22602                      N->getOperand(0), N->getOperand(1));
22603 }
22604
22605 /// Do target-specific dag combines on X86ISD::FAND nodes.
22606 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
22607   // FAND(0.0, x) -> 0.0
22608   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22609     if (C->getValueAPF().isPosZero())
22610       return N->getOperand(0);
22611
22612   // FAND(x, 0.0) -> 0.0
22613   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22614     if (C->getValueAPF().isPosZero())
22615       return N->getOperand(1);
22616
22617   return SDValue();
22618 }
22619
22620 /// Do target-specific dag combines on X86ISD::FANDN nodes
22621 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
22622   // FANDN(0.0, x) -> x
22623   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22624     if (C->getValueAPF().isPosZero())
22625       return N->getOperand(1);
22626
22627   // FANDN(x, 0.0) -> 0.0
22628   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22629     if (C->getValueAPF().isPosZero())
22630       return N->getOperand(1);
22631
22632   return SDValue();
22633 }
22634
22635 static SDValue PerformBTCombine(SDNode *N,
22636                                 SelectionDAG &DAG,
22637                                 TargetLowering::DAGCombinerInfo &DCI) {
22638   // BT ignores high bits in the bit index operand.
22639   SDValue Op1 = N->getOperand(1);
22640   if (Op1.hasOneUse()) {
22641     unsigned BitWidth = Op1.getValueSizeInBits();
22642     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
22643     APInt KnownZero, KnownOne;
22644     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
22645                                           !DCI.isBeforeLegalizeOps());
22646     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22647     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
22648         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
22649       DCI.CommitTargetLoweringOpt(TLO);
22650   }
22651   return SDValue();
22652 }
22653
22654 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
22655   SDValue Op = N->getOperand(0);
22656   if (Op.getOpcode() == ISD::BITCAST)
22657     Op = Op.getOperand(0);
22658   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
22659   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
22660       VT.getVectorElementType().getSizeInBits() ==
22661       OpVT.getVectorElementType().getSizeInBits()) {
22662     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
22663   }
22664   return SDValue();
22665 }
22666
22667 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
22668                                                const X86Subtarget *Subtarget) {
22669   EVT VT = N->getValueType(0);
22670   if (!VT.isVector())
22671     return SDValue();
22672
22673   SDValue N0 = N->getOperand(0);
22674   SDValue N1 = N->getOperand(1);
22675   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
22676   SDLoc dl(N);
22677
22678   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
22679   // both SSE and AVX2 since there is no sign-extended shift right
22680   // operation on a vector with 64-bit elements.
22681   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
22682   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
22683   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
22684       N0.getOpcode() == ISD::SIGN_EXTEND)) {
22685     SDValue N00 = N0.getOperand(0);
22686
22687     // EXTLOAD has a better solution on AVX2,
22688     // it may be replaced with X86ISD::VSEXT node.
22689     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
22690       if (!ISD::isNormalLoad(N00.getNode()))
22691         return SDValue();
22692
22693     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
22694         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
22695                                   N00, N1);
22696       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
22697     }
22698   }
22699   return SDValue();
22700 }
22701
22702 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
22703                                   TargetLowering::DAGCombinerInfo &DCI,
22704                                   const X86Subtarget *Subtarget) {
22705   SDValue N0 = N->getOperand(0);
22706   EVT VT = N->getValueType(0);
22707
22708   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
22709   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
22710   // This exposes the sext to the sdivrem lowering, so that it directly extends
22711   // from AH (which we otherwise need to do contortions to access).
22712   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
22713       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
22714     SDLoc dl(N);
22715     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22716     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
22717                             N0.getOperand(0), N0.getOperand(1));
22718     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22719     return R.getValue(1);
22720   }
22721
22722   if (!DCI.isBeforeLegalizeOps())
22723     return SDValue();
22724
22725   if (!Subtarget->hasFp256())
22726     return SDValue();
22727
22728   if (VT.isVector() && VT.getSizeInBits() == 256) {
22729     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22730     if (R.getNode())
22731       return R;
22732   }
22733
22734   return SDValue();
22735 }
22736
22737 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
22738                                  const X86Subtarget* Subtarget) {
22739   SDLoc dl(N);
22740   EVT VT = N->getValueType(0);
22741
22742   // Let legalize expand this if it isn't a legal type yet.
22743   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
22744     return SDValue();
22745
22746   EVT ScalarVT = VT.getScalarType();
22747   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
22748       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
22749     return SDValue();
22750
22751   SDValue A = N->getOperand(0);
22752   SDValue B = N->getOperand(1);
22753   SDValue C = N->getOperand(2);
22754
22755   bool NegA = (A.getOpcode() == ISD::FNEG);
22756   bool NegB = (B.getOpcode() == ISD::FNEG);
22757   bool NegC = (C.getOpcode() == ISD::FNEG);
22758
22759   // Negative multiplication when NegA xor NegB
22760   bool NegMul = (NegA != NegB);
22761   if (NegA)
22762     A = A.getOperand(0);
22763   if (NegB)
22764     B = B.getOperand(0);
22765   if (NegC)
22766     C = C.getOperand(0);
22767
22768   unsigned Opcode;
22769   if (!NegMul)
22770     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
22771   else
22772     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
22773
22774   return DAG.getNode(Opcode, dl, VT, A, B, C);
22775 }
22776
22777 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
22778                                   TargetLowering::DAGCombinerInfo &DCI,
22779                                   const X86Subtarget *Subtarget) {
22780   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
22781   //           (and (i32 x86isd::setcc_carry), 1)
22782   // This eliminates the zext. This transformation is necessary because
22783   // ISD::SETCC is always legalized to i8.
22784   SDLoc dl(N);
22785   SDValue N0 = N->getOperand(0);
22786   EVT VT = N->getValueType(0);
22787
22788   if (N0.getOpcode() == ISD::AND &&
22789       N0.hasOneUse() &&
22790       N0.getOperand(0).hasOneUse()) {
22791     SDValue N00 = N0.getOperand(0);
22792     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22793       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22794       if (!C || C->getZExtValue() != 1)
22795         return SDValue();
22796       return DAG.getNode(ISD::AND, dl, VT,
22797                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22798                                      N00.getOperand(0), N00.getOperand(1)),
22799                          DAG.getConstant(1, VT));
22800     }
22801   }
22802
22803   if (N0.getOpcode() == ISD::TRUNCATE &&
22804       N0.hasOneUse() &&
22805       N0.getOperand(0).hasOneUse()) {
22806     SDValue N00 = N0.getOperand(0);
22807     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22808       return DAG.getNode(ISD::AND, dl, VT,
22809                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22810                                      N00.getOperand(0), N00.getOperand(1)),
22811                          DAG.getConstant(1, VT));
22812     }
22813   }
22814   if (VT.is256BitVector()) {
22815     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22816     if (R.getNode())
22817       return R;
22818   }
22819
22820   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
22821   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
22822   // This exposes the zext to the udivrem lowering, so that it directly extends
22823   // from AH (which we otherwise need to do contortions to access).
22824   if (N0.getOpcode() == ISD::UDIVREM &&
22825       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
22826       (VT == MVT::i32 || VT == MVT::i64)) {
22827     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22828     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
22829                             N0.getOperand(0), N0.getOperand(1));
22830     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22831     return R.getValue(1);
22832   }
22833
22834   return SDValue();
22835 }
22836
22837 // Optimize x == -y --> x+y == 0
22838 //          x != -y --> x+y != 0
22839 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
22840                                       const X86Subtarget* Subtarget) {
22841   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
22842   SDValue LHS = N->getOperand(0);
22843   SDValue RHS = N->getOperand(1);
22844   EVT VT = N->getValueType(0);
22845   SDLoc DL(N);
22846
22847   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
22848     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
22849       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
22850         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22851                                    LHS.getValueType(), RHS, LHS.getOperand(1));
22852         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22853                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22854       }
22855   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
22856     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
22857       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
22858         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22859                                    RHS.getValueType(), LHS, RHS.getOperand(1));
22860         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22861                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22862       }
22863
22864   if (VT.getScalarType() == MVT::i1) {
22865     bool IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
22866       (LHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22867     bool IsVZero0 = ISD::isBuildVectorAllZeros(LHS.getNode());
22868     if (!IsSEXT0 && !IsVZero0)
22869       return SDValue();
22870     bool IsSEXT1 = (RHS.getOpcode() == ISD::SIGN_EXTEND) &&
22871       (RHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22872     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
22873
22874     if (!IsSEXT1 && !IsVZero1)
22875       return SDValue();
22876
22877     if (IsSEXT0 && IsVZero1) {
22878       assert(VT == LHS.getOperand(0).getValueType() && "Uexpected operand type");
22879       if (CC == ISD::SETEQ)
22880         return DAG.getNOT(DL, LHS.getOperand(0), VT);
22881       return LHS.getOperand(0);
22882     }
22883     if (IsSEXT1 && IsVZero0) {
22884       assert(VT == RHS.getOperand(0).getValueType() && "Uexpected operand type");
22885       if (CC == ISD::SETEQ)
22886         return DAG.getNOT(DL, RHS.getOperand(0), VT);
22887       return RHS.getOperand(0);
22888     }
22889   }
22890
22891   return SDValue();
22892 }
22893
22894 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
22895                                          SelectionDAG &DAG) {
22896   SDLoc dl(Load);
22897   MVT VT = Load->getSimpleValueType(0);
22898   MVT EVT = VT.getVectorElementType();
22899   SDValue Addr = Load->getOperand(1);
22900   SDValue NewAddr = DAG.getNode(
22901       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
22902       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
22903
22904   SDValue NewLoad =
22905       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
22906                   DAG.getMachineFunction().getMachineMemOperand(
22907                       Load->getMemOperand(), 0, EVT.getStoreSize()));
22908   return NewLoad;
22909 }
22910
22911 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
22912                                       const X86Subtarget *Subtarget) {
22913   SDLoc dl(N);
22914   MVT VT = N->getOperand(1)->getSimpleValueType(0);
22915   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
22916          "X86insertps is only defined for v4x32");
22917
22918   SDValue Ld = N->getOperand(1);
22919   if (MayFoldLoad(Ld)) {
22920     // Extract the countS bits from the immediate so we can get the proper
22921     // address when narrowing the vector load to a specific element.
22922     // When the second source op is a memory address, insertps doesn't use
22923     // countS and just gets an f32 from that address.
22924     unsigned DestIndex =
22925         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
22926
22927     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
22928
22929     // Create this as a scalar to vector to match the instruction pattern.
22930     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
22931     // countS bits are ignored when loading from memory on insertps, which
22932     // means we don't need to explicitly set them to 0.
22933     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
22934                        LoadScalarToVector, N->getOperand(2));
22935   }
22936   return SDValue();
22937 }
22938
22939 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
22940   SDValue V0 = N->getOperand(0);
22941   SDValue V1 = N->getOperand(1);
22942   SDLoc DL(N);
22943   EVT VT = N->getValueType(0);
22944
22945   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
22946   // operands and changing the mask to 1. This saves us a bunch of
22947   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
22948   // x86InstrInfo knows how to commute this back after instruction selection
22949   // if it would help register allocation.
22950
22951   // TODO: If optimizing for size or a processor that doesn't suffer from
22952   // partial register update stalls, this should be transformed into a MOVSD
22953   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
22954
22955   if (VT == MVT::v2f64)
22956     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
22957       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
22958         SDValue NewMask = DAG.getConstant(1, MVT::i8);
22959         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
22960       }
22961
22962   return SDValue();
22963 }
22964
22965 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
22966 // as "sbb reg,reg", since it can be extended without zext and produces
22967 // an all-ones bit which is more useful than 0/1 in some cases.
22968 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
22969                                MVT VT) {
22970   if (VT == MVT::i8)
22971     return DAG.getNode(ISD::AND, DL, VT,
22972                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22973                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
22974                        DAG.getConstant(1, VT));
22975   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
22976   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
22977                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22978                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
22979 }
22980
22981 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
22982 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
22983                                    TargetLowering::DAGCombinerInfo &DCI,
22984                                    const X86Subtarget *Subtarget) {
22985   SDLoc DL(N);
22986   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
22987   SDValue EFLAGS = N->getOperand(1);
22988
22989   if (CC == X86::COND_A) {
22990     // Try to convert COND_A into COND_B in an attempt to facilitate
22991     // materializing "setb reg".
22992     //
22993     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
22994     // cannot take an immediate as its first operand.
22995     //
22996     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
22997         EFLAGS.getValueType().isInteger() &&
22998         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
22999       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
23000                                    EFLAGS.getNode()->getVTList(),
23001                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
23002       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
23003       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
23004     }
23005   }
23006
23007   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
23008   // a zext and produces an all-ones bit which is more useful than 0/1 in some
23009   // cases.
23010   if (CC == X86::COND_B)
23011     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
23012
23013   SDValue Flags;
23014
23015   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23016   if (Flags.getNode()) {
23017     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23018     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23019   }
23020
23021   return SDValue();
23022 }
23023
23024 // Optimize branch condition evaluation.
23025 //
23026 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23027                                     TargetLowering::DAGCombinerInfo &DCI,
23028                                     const X86Subtarget *Subtarget) {
23029   SDLoc DL(N);
23030   SDValue Chain = N->getOperand(0);
23031   SDValue Dest = N->getOperand(1);
23032   SDValue EFLAGS = N->getOperand(3);
23033   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23034
23035   SDValue Flags;
23036
23037   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23038   if (Flags.getNode()) {
23039     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23040     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23041                        Flags);
23042   }
23043
23044   return SDValue();
23045 }
23046
23047 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23048                                                          SelectionDAG &DAG) {
23049   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23050   // optimize away operation when it's from a constant.
23051   //
23052   // The general transformation is:
23053   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23054   //       AND(VECTOR_CMP(x,y), constant2)
23055   //    constant2 = UNARYOP(constant)
23056
23057   // Early exit if this isn't a vector operation, the operand of the
23058   // unary operation isn't a bitwise AND, or if the sizes of the operations
23059   // aren't the same.
23060   EVT VT = N->getValueType(0);
23061   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23062       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23063       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23064     return SDValue();
23065
23066   // Now check that the other operand of the AND is a constant. We could
23067   // make the transformation for non-constant splats as well, but it's unclear
23068   // that would be a benefit as it would not eliminate any operations, just
23069   // perform one more step in scalar code before moving to the vector unit.
23070   if (BuildVectorSDNode *BV =
23071           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23072     // Bail out if the vector isn't a constant.
23073     if (!BV->isConstant())
23074       return SDValue();
23075
23076     // Everything checks out. Build up the new and improved node.
23077     SDLoc DL(N);
23078     EVT IntVT = BV->getValueType(0);
23079     // Create a new constant of the appropriate type for the transformed
23080     // DAG.
23081     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23082     // The AND node needs bitcasts to/from an integer vector type around it.
23083     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23084     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23085                                  N->getOperand(0)->getOperand(0), MaskConst);
23086     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23087     return Res;
23088   }
23089
23090   return SDValue();
23091 }
23092
23093 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23094                                         const X86Subtarget *Subtarget) {
23095   // First try to optimize away the conversion entirely when it's
23096   // conditionally from a constant. Vectors only.
23097   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23098   if (Res != SDValue())
23099     return Res;
23100
23101   // Now move on to more general possibilities.
23102   SDValue Op0 = N->getOperand(0);
23103   EVT InVT = Op0->getValueType(0);
23104
23105   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23106   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23107     SDLoc dl(N);
23108     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23109     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23110     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23111   }
23112
23113   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23114   // a 32-bit target where SSE doesn't support i64->FP operations.
23115   if (Op0.getOpcode() == ISD::LOAD) {
23116     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23117     EVT VT = Ld->getValueType(0);
23118     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23119         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23120         !Subtarget->is64Bit() && VT == MVT::i64) {
23121       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23122           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23123       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23124       return FILDChain;
23125     }
23126   }
23127   return SDValue();
23128 }
23129
23130 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23131 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23132                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23133   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23134   // the result is either zero or one (depending on the input carry bit).
23135   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23136   if (X86::isZeroNode(N->getOperand(0)) &&
23137       X86::isZeroNode(N->getOperand(1)) &&
23138       // We don't have a good way to replace an EFLAGS use, so only do this when
23139       // dead right now.
23140       SDValue(N, 1).use_empty()) {
23141     SDLoc DL(N);
23142     EVT VT = N->getValueType(0);
23143     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
23144     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23145                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23146                                            DAG.getConstant(X86::COND_B,MVT::i8),
23147                                            N->getOperand(2)),
23148                                DAG.getConstant(1, VT));
23149     return DCI.CombineTo(N, Res1, CarryOut);
23150   }
23151
23152   return SDValue();
23153 }
23154
23155 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23156 //      (add Y, (setne X, 0)) -> sbb -1, Y
23157 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23158 //      (sub (setne X, 0), Y) -> adc -1, Y
23159 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23160   SDLoc DL(N);
23161
23162   // Look through ZExts.
23163   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
23164   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
23165     return SDValue();
23166
23167   SDValue SetCC = Ext.getOperand(0);
23168   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
23169     return SDValue();
23170
23171   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
23172   if (CC != X86::COND_E && CC != X86::COND_NE)
23173     return SDValue();
23174
23175   SDValue Cmp = SetCC.getOperand(1);
23176   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
23177       !X86::isZeroNode(Cmp.getOperand(1)) ||
23178       !Cmp.getOperand(0).getValueType().isInteger())
23179     return SDValue();
23180
23181   SDValue CmpOp0 = Cmp.getOperand(0);
23182   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
23183                                DAG.getConstant(1, CmpOp0.getValueType()));
23184
23185   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
23186   if (CC == X86::COND_NE)
23187     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
23188                        DL, OtherVal.getValueType(), OtherVal,
23189                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
23190   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
23191                      DL, OtherVal.getValueType(), OtherVal,
23192                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
23193 }
23194
23195 /// PerformADDCombine - Do target-specific dag combines on integer adds.
23196 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
23197                                  const X86Subtarget *Subtarget) {
23198   EVT VT = N->getValueType(0);
23199   SDValue Op0 = N->getOperand(0);
23200   SDValue Op1 = N->getOperand(1);
23201
23202   // Try to synthesize horizontal adds from adds of shuffles.
23203   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23204        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23205       isHorizontalBinOp(Op0, Op1, true))
23206     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
23207
23208   return OptimizeConditionalInDecrement(N, DAG);
23209 }
23210
23211 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
23212                                  const X86Subtarget *Subtarget) {
23213   SDValue Op0 = N->getOperand(0);
23214   SDValue Op1 = N->getOperand(1);
23215
23216   // X86 can't encode an immediate LHS of a sub. See if we can push the
23217   // negation into a preceding instruction.
23218   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
23219     // If the RHS of the sub is a XOR with one use and a constant, invert the
23220     // immediate. Then add one to the LHS of the sub so we can turn
23221     // X-Y -> X+~Y+1, saving one register.
23222     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
23223         isa<ConstantSDNode>(Op1.getOperand(1))) {
23224       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
23225       EVT VT = Op0.getValueType();
23226       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
23227                                    Op1.getOperand(0),
23228                                    DAG.getConstant(~XorC, VT));
23229       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
23230                          DAG.getConstant(C->getAPIntValue()+1, VT));
23231     }
23232   }
23233
23234   // Try to synthesize horizontal adds from adds of shuffles.
23235   EVT VT = N->getValueType(0);
23236   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23237        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23238       isHorizontalBinOp(Op0, Op1, true))
23239     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
23240
23241   return OptimizeConditionalInDecrement(N, DAG);
23242 }
23243
23244 /// performVZEXTCombine - Performs build vector combines
23245 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
23246                                    TargetLowering::DAGCombinerInfo &DCI,
23247                                    const X86Subtarget *Subtarget) {
23248   SDLoc DL(N);
23249   MVT VT = N->getSimpleValueType(0);
23250   SDValue Op = N->getOperand(0);
23251   MVT OpVT = Op.getSimpleValueType();
23252   MVT OpEltVT = OpVT.getVectorElementType();
23253   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
23254
23255   // (vzext (bitcast (vzext (x)) -> (vzext x)
23256   SDValue V = Op;
23257   while (V.getOpcode() == ISD::BITCAST)
23258     V = V.getOperand(0);
23259
23260   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
23261     MVT InnerVT = V.getSimpleValueType();
23262     MVT InnerEltVT = InnerVT.getVectorElementType();
23263
23264     // If the element sizes match exactly, we can just do one larger vzext. This
23265     // is always an exact type match as vzext operates on integer types.
23266     if (OpEltVT == InnerEltVT) {
23267       assert(OpVT == InnerVT && "Types must match for vzext!");
23268       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
23269     }
23270
23271     // The only other way we can combine them is if only a single element of the
23272     // inner vzext is used in the input to the outer vzext.
23273     if (InnerEltVT.getSizeInBits() < InputBits)
23274       return SDValue();
23275
23276     // In this case, the inner vzext is completely dead because we're going to
23277     // only look at bits inside of the low element. Just do the outer vzext on
23278     // a bitcast of the input to the inner.
23279     return DAG.getNode(X86ISD::VZEXT, DL, VT,
23280                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
23281   }
23282
23283   // Check if we can bypass extracting and re-inserting an element of an input
23284   // vector. Essentialy:
23285   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
23286   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
23287       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
23288       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
23289     SDValue ExtractedV = V.getOperand(0);
23290     SDValue OrigV = ExtractedV.getOperand(0);
23291     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
23292       if (ExtractIdx->getZExtValue() == 0) {
23293         MVT OrigVT = OrigV.getSimpleValueType();
23294         // Extract a subvector if necessary...
23295         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
23296           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
23297           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
23298                                     OrigVT.getVectorNumElements() / Ratio);
23299           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
23300                               DAG.getIntPtrConstant(0));
23301         }
23302         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
23303         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
23304       }
23305   }
23306
23307   return SDValue();
23308 }
23309
23310 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
23311                                              DAGCombinerInfo &DCI) const {
23312   SelectionDAG &DAG = DCI.DAG;
23313   switch (N->getOpcode()) {
23314   default: break;
23315   case ISD::EXTRACT_VECTOR_ELT:
23316     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
23317   case ISD::VSELECT:
23318   case ISD::SELECT:
23319   case X86ISD::SHRUNKBLEND:
23320     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
23321   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
23322   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
23323   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
23324   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
23325   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
23326   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
23327   case ISD::SHL:
23328   case ISD::SRA:
23329   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
23330   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
23331   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
23332   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
23333   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
23334   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
23335   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
23336   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
23337   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
23338   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
23339   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
23340   case X86ISD::FXOR:
23341   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
23342   case X86ISD::FMIN:
23343   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
23344   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
23345   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
23346   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
23347   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
23348   case ISD::ANY_EXTEND:
23349   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
23350   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
23351   case ISD::SIGN_EXTEND_INREG:
23352     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
23353   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
23354   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
23355   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
23356   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
23357   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
23358   case X86ISD::SHUFP:       // Handle all target specific shuffles
23359   case X86ISD::PALIGNR:
23360   case X86ISD::UNPCKH:
23361   case X86ISD::UNPCKL:
23362   case X86ISD::MOVHLPS:
23363   case X86ISD::MOVLHPS:
23364   case X86ISD::PSHUFB:
23365   case X86ISD::PSHUFD:
23366   case X86ISD::PSHUFHW:
23367   case X86ISD::PSHUFLW:
23368   case X86ISD::MOVSS:
23369   case X86ISD::MOVSD:
23370   case X86ISD::VPERMILPI:
23371   case X86ISD::VPERM2X128:
23372   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
23373   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
23374   case ISD::INTRINSIC_WO_CHAIN:
23375     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
23376   case X86ISD::INSERTPS: {
23377     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
23378       return PerformINSERTPSCombine(N, DAG, Subtarget);
23379     break;
23380   }
23381   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
23382   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DAG, Subtarget);
23383   }
23384
23385   return SDValue();
23386 }
23387
23388 /// isTypeDesirableForOp - Return true if the target has native support for
23389 /// the specified value type and it is 'desirable' to use the type for the
23390 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
23391 /// instruction encodings are longer and some i16 instructions are slow.
23392 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
23393   if (!isTypeLegal(VT))
23394     return false;
23395   if (VT != MVT::i16)
23396     return true;
23397
23398   switch (Opc) {
23399   default:
23400     return true;
23401   case ISD::LOAD:
23402   case ISD::SIGN_EXTEND:
23403   case ISD::ZERO_EXTEND:
23404   case ISD::ANY_EXTEND:
23405   case ISD::SHL:
23406   case ISD::SRL:
23407   case ISD::SUB:
23408   case ISD::ADD:
23409   case ISD::MUL:
23410   case ISD::AND:
23411   case ISD::OR:
23412   case ISD::XOR:
23413     return false;
23414   }
23415 }
23416
23417 /// IsDesirableToPromoteOp - This method query the target whether it is
23418 /// beneficial for dag combiner to promote the specified node. If true, it
23419 /// should return the desired promotion type by reference.
23420 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
23421   EVT VT = Op.getValueType();
23422   if (VT != MVT::i16)
23423     return false;
23424
23425   bool Promote = false;
23426   bool Commute = false;
23427   switch (Op.getOpcode()) {
23428   default: break;
23429   case ISD::LOAD: {
23430     LoadSDNode *LD = cast<LoadSDNode>(Op);
23431     // If the non-extending load has a single use and it's not live out, then it
23432     // might be folded.
23433     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
23434                                                      Op.hasOneUse()*/) {
23435       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
23436              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
23437         // The only case where we'd want to promote LOAD (rather then it being
23438         // promoted as an operand is when it's only use is liveout.
23439         if (UI->getOpcode() != ISD::CopyToReg)
23440           return false;
23441       }
23442     }
23443     Promote = true;
23444     break;
23445   }
23446   case ISD::SIGN_EXTEND:
23447   case ISD::ZERO_EXTEND:
23448   case ISD::ANY_EXTEND:
23449     Promote = true;
23450     break;
23451   case ISD::SHL:
23452   case ISD::SRL: {
23453     SDValue N0 = Op.getOperand(0);
23454     // Look out for (store (shl (load), x)).
23455     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
23456       return false;
23457     Promote = true;
23458     break;
23459   }
23460   case ISD::ADD:
23461   case ISD::MUL:
23462   case ISD::AND:
23463   case ISD::OR:
23464   case ISD::XOR:
23465     Commute = true;
23466     // fallthrough
23467   case ISD::SUB: {
23468     SDValue N0 = Op.getOperand(0);
23469     SDValue N1 = Op.getOperand(1);
23470     if (!Commute && MayFoldLoad(N1))
23471       return false;
23472     // Avoid disabling potential load folding opportunities.
23473     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
23474       return false;
23475     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
23476       return false;
23477     Promote = true;
23478   }
23479   }
23480
23481   PVT = MVT::i32;
23482   return Promote;
23483 }
23484
23485 //===----------------------------------------------------------------------===//
23486 //                           X86 Inline Assembly Support
23487 //===----------------------------------------------------------------------===//
23488
23489 namespace {
23490   // Helper to match a string separated by whitespace.
23491   bool matchAsmImpl(StringRef s, ArrayRef<const StringRef *> args) {
23492     s = s.substr(s.find_first_not_of(" \t")); // Skip leading whitespace.
23493
23494     for (unsigned i = 0, e = args.size(); i != e; ++i) {
23495       StringRef piece(*args[i]);
23496       if (!s.startswith(piece)) // Check if the piece matches.
23497         return false;
23498
23499       s = s.substr(piece.size());
23500       StringRef::size_type pos = s.find_first_not_of(" \t");
23501       if (pos == 0) // We matched a prefix.
23502         return false;
23503
23504       s = s.substr(pos);
23505     }
23506
23507     return s.empty();
23508   }
23509   const VariadicFunction1<bool, StringRef, StringRef, matchAsmImpl> matchAsm={};
23510 }
23511
23512 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
23513
23514   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
23515     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
23516         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
23517         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
23518
23519       if (AsmPieces.size() == 3)
23520         return true;
23521       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
23522         return true;
23523     }
23524   }
23525   return false;
23526 }
23527
23528 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
23529   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
23530
23531   std::string AsmStr = IA->getAsmString();
23532
23533   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
23534   if (!Ty || Ty->getBitWidth() % 16 != 0)
23535     return false;
23536
23537   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
23538   SmallVector<StringRef, 4> AsmPieces;
23539   SplitString(AsmStr, AsmPieces, ";\n");
23540
23541   switch (AsmPieces.size()) {
23542   default: return false;
23543   case 1:
23544     // FIXME: this should verify that we are targeting a 486 or better.  If not,
23545     // we will turn this bswap into something that will be lowered to logical
23546     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
23547     // lower so don't worry about this.
23548     // bswap $0
23549     if (matchAsm(AsmPieces[0], "bswap", "$0") ||
23550         matchAsm(AsmPieces[0], "bswapl", "$0") ||
23551         matchAsm(AsmPieces[0], "bswapq", "$0") ||
23552         matchAsm(AsmPieces[0], "bswap", "${0:q}") ||
23553         matchAsm(AsmPieces[0], "bswapl", "${0:q}") ||
23554         matchAsm(AsmPieces[0], "bswapq", "${0:q}")) {
23555       // No need to check constraints, nothing other than the equivalent of
23556       // "=r,0" would be valid here.
23557       return IntrinsicLowering::LowerToByteSwap(CI);
23558     }
23559
23560     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
23561     if (CI->getType()->isIntegerTy(16) &&
23562         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23563         (matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") ||
23564          matchAsm(AsmPieces[0], "rolw", "$$8,", "${0:w}"))) {
23565       AsmPieces.clear();
23566       const std::string &ConstraintsStr = IA->getConstraintString();
23567       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23568       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23569       if (clobbersFlagRegisters(AsmPieces))
23570         return IntrinsicLowering::LowerToByteSwap(CI);
23571     }
23572     break;
23573   case 3:
23574     if (CI->getType()->isIntegerTy(32) &&
23575         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23576         matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") &&
23577         matchAsm(AsmPieces[1], "rorl", "$$16,", "$0") &&
23578         matchAsm(AsmPieces[2], "rorw", "$$8,", "${0:w}")) {
23579       AsmPieces.clear();
23580       const std::string &ConstraintsStr = IA->getConstraintString();
23581       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23582       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23583       if (clobbersFlagRegisters(AsmPieces))
23584         return IntrinsicLowering::LowerToByteSwap(CI);
23585     }
23586
23587     if (CI->getType()->isIntegerTy(64)) {
23588       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
23589       if (Constraints.size() >= 2 &&
23590           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
23591           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
23592         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
23593         if (matchAsm(AsmPieces[0], "bswap", "%eax") &&
23594             matchAsm(AsmPieces[1], "bswap", "%edx") &&
23595             matchAsm(AsmPieces[2], "xchgl", "%eax,", "%edx"))
23596           return IntrinsicLowering::LowerToByteSwap(CI);
23597       }
23598     }
23599     break;
23600   }
23601   return false;
23602 }
23603
23604 /// getConstraintType - Given a constraint letter, return the type of
23605 /// constraint it is for this target.
23606 X86TargetLowering::ConstraintType
23607 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
23608   if (Constraint.size() == 1) {
23609     switch (Constraint[0]) {
23610     case 'R':
23611     case 'q':
23612     case 'Q':
23613     case 'f':
23614     case 't':
23615     case 'u':
23616     case 'y':
23617     case 'x':
23618     case 'Y':
23619     case 'l':
23620       return C_RegisterClass;
23621     case 'a':
23622     case 'b':
23623     case 'c':
23624     case 'd':
23625     case 'S':
23626     case 'D':
23627     case 'A':
23628       return C_Register;
23629     case 'I':
23630     case 'J':
23631     case 'K':
23632     case 'L':
23633     case 'M':
23634     case 'N':
23635     case 'G':
23636     case 'C':
23637     case 'e':
23638     case 'Z':
23639       return C_Other;
23640     default:
23641       break;
23642     }
23643   }
23644   return TargetLowering::getConstraintType(Constraint);
23645 }
23646
23647 /// Examine constraint type and operand type and determine a weight value.
23648 /// This object must already have been set up with the operand type
23649 /// and the current alternative constraint selected.
23650 TargetLowering::ConstraintWeight
23651   X86TargetLowering::getSingleConstraintMatchWeight(
23652     AsmOperandInfo &info, const char *constraint) const {
23653   ConstraintWeight weight = CW_Invalid;
23654   Value *CallOperandVal = info.CallOperandVal;
23655     // If we don't have a value, we can't do a match,
23656     // but allow it at the lowest weight.
23657   if (!CallOperandVal)
23658     return CW_Default;
23659   Type *type = CallOperandVal->getType();
23660   // Look at the constraint type.
23661   switch (*constraint) {
23662   default:
23663     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
23664   case 'R':
23665   case 'q':
23666   case 'Q':
23667   case 'a':
23668   case 'b':
23669   case 'c':
23670   case 'd':
23671   case 'S':
23672   case 'D':
23673   case 'A':
23674     if (CallOperandVal->getType()->isIntegerTy())
23675       weight = CW_SpecificReg;
23676     break;
23677   case 'f':
23678   case 't':
23679   case 'u':
23680     if (type->isFloatingPointTy())
23681       weight = CW_SpecificReg;
23682     break;
23683   case 'y':
23684     if (type->isX86_MMXTy() && Subtarget->hasMMX())
23685       weight = CW_SpecificReg;
23686     break;
23687   case 'x':
23688   case 'Y':
23689     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
23690         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
23691       weight = CW_Register;
23692     break;
23693   case 'I':
23694     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
23695       if (C->getZExtValue() <= 31)
23696         weight = CW_Constant;
23697     }
23698     break;
23699   case 'J':
23700     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23701       if (C->getZExtValue() <= 63)
23702         weight = CW_Constant;
23703     }
23704     break;
23705   case 'K':
23706     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23707       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
23708         weight = CW_Constant;
23709     }
23710     break;
23711   case 'L':
23712     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23713       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
23714         weight = CW_Constant;
23715     }
23716     break;
23717   case 'M':
23718     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23719       if (C->getZExtValue() <= 3)
23720         weight = CW_Constant;
23721     }
23722     break;
23723   case 'N':
23724     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23725       if (C->getZExtValue() <= 0xff)
23726         weight = CW_Constant;
23727     }
23728     break;
23729   case 'G':
23730   case 'C':
23731     if (dyn_cast<ConstantFP>(CallOperandVal)) {
23732       weight = CW_Constant;
23733     }
23734     break;
23735   case 'e':
23736     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23737       if ((C->getSExtValue() >= -0x80000000LL) &&
23738           (C->getSExtValue() <= 0x7fffffffLL))
23739         weight = CW_Constant;
23740     }
23741     break;
23742   case 'Z':
23743     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23744       if (C->getZExtValue() <= 0xffffffff)
23745         weight = CW_Constant;
23746     }
23747     break;
23748   }
23749   return weight;
23750 }
23751
23752 /// LowerXConstraint - try to replace an X constraint, which matches anything,
23753 /// with another that has more specific requirements based on the type of the
23754 /// corresponding operand.
23755 const char *X86TargetLowering::
23756 LowerXConstraint(EVT ConstraintVT) const {
23757   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
23758   // 'f' like normal targets.
23759   if (ConstraintVT.isFloatingPoint()) {
23760     if (Subtarget->hasSSE2())
23761       return "Y";
23762     if (Subtarget->hasSSE1())
23763       return "x";
23764   }
23765
23766   return TargetLowering::LowerXConstraint(ConstraintVT);
23767 }
23768
23769 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
23770 /// vector.  If it is invalid, don't add anything to Ops.
23771 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
23772                                                      std::string &Constraint,
23773                                                      std::vector<SDValue>&Ops,
23774                                                      SelectionDAG &DAG) const {
23775   SDValue Result;
23776
23777   // Only support length 1 constraints for now.
23778   if (Constraint.length() > 1) return;
23779
23780   char ConstraintLetter = Constraint[0];
23781   switch (ConstraintLetter) {
23782   default: break;
23783   case 'I':
23784     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23785       if (C->getZExtValue() <= 31) {
23786         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23787         break;
23788       }
23789     }
23790     return;
23791   case 'J':
23792     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23793       if (C->getZExtValue() <= 63) {
23794         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23795         break;
23796       }
23797     }
23798     return;
23799   case 'K':
23800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23801       if (isInt<8>(C->getSExtValue())) {
23802         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23803         break;
23804       }
23805     }
23806     return;
23807   case 'L':
23808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23809       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
23810           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
23811         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
23812         break;
23813       }
23814     }
23815     return;
23816   case 'M':
23817     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23818       if (C->getZExtValue() <= 3) {
23819         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23820         break;
23821       }
23822     }
23823     return;
23824   case 'N':
23825     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23826       if (C->getZExtValue() <= 255) {
23827         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23828         break;
23829       }
23830     }
23831     return;
23832   case 'O':
23833     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23834       if (C->getZExtValue() <= 127) {
23835         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23836         break;
23837       }
23838     }
23839     return;
23840   case 'e': {
23841     // 32-bit signed value
23842     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23843       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23844                                            C->getSExtValue())) {
23845         // Widen to 64 bits here to get it sign extended.
23846         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
23847         break;
23848       }
23849     // FIXME gcc accepts some relocatable values here too, but only in certain
23850     // memory models; it's complicated.
23851     }
23852     return;
23853   }
23854   case 'Z': {
23855     // 32-bit unsigned value
23856     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23857       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23858                                            C->getZExtValue())) {
23859         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23860         break;
23861       }
23862     }
23863     // FIXME gcc accepts some relocatable values here too, but only in certain
23864     // memory models; it's complicated.
23865     return;
23866   }
23867   case 'i': {
23868     // Literal immediates are always ok.
23869     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
23870       // Widen to 64 bits here to get it sign extended.
23871       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
23872       break;
23873     }
23874
23875     // In any sort of PIC mode addresses need to be computed at runtime by
23876     // adding in a register or some sort of table lookup.  These can't
23877     // be used as immediates.
23878     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
23879       return;
23880
23881     // If we are in non-pic codegen mode, we allow the address of a global (with
23882     // an optional displacement) to be used with 'i'.
23883     GlobalAddressSDNode *GA = nullptr;
23884     int64_t Offset = 0;
23885
23886     // Match either (GA), (GA+C), (GA+C1+C2), etc.
23887     while (1) {
23888       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
23889         Offset += GA->getOffset();
23890         break;
23891       } else if (Op.getOpcode() == ISD::ADD) {
23892         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23893           Offset += C->getZExtValue();
23894           Op = Op.getOperand(0);
23895           continue;
23896         }
23897       } else if (Op.getOpcode() == ISD::SUB) {
23898         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23899           Offset += -C->getZExtValue();
23900           Op = Op.getOperand(0);
23901           continue;
23902         }
23903       }
23904
23905       // Otherwise, this isn't something we can handle, reject it.
23906       return;
23907     }
23908
23909     const GlobalValue *GV = GA->getGlobal();
23910     // If we require an extra load to get this address, as in PIC mode, we
23911     // can't accept it.
23912     if (isGlobalStubReference(
23913             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
23914       return;
23915
23916     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
23917                                         GA->getValueType(0), Offset);
23918     break;
23919   }
23920   }
23921
23922   if (Result.getNode()) {
23923     Ops.push_back(Result);
23924     return;
23925   }
23926   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
23927 }
23928
23929 std::pair<unsigned, const TargetRegisterClass*>
23930 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
23931                                                 MVT VT) const {
23932   // First, see if this is a constraint that directly corresponds to an LLVM
23933   // register class.
23934   if (Constraint.size() == 1) {
23935     // GCC Constraint Letters
23936     switch (Constraint[0]) {
23937     default: break;
23938       // TODO: Slight differences here in allocation order and leaving
23939       // RIP in the class. Do they matter any more here than they do
23940       // in the normal allocation?
23941     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
23942       if (Subtarget->is64Bit()) {
23943         if (VT == MVT::i32 || VT == MVT::f32)
23944           return std::make_pair(0U, &X86::GR32RegClass);
23945         if (VT == MVT::i16)
23946           return std::make_pair(0U, &X86::GR16RegClass);
23947         if (VT == MVT::i8 || VT == MVT::i1)
23948           return std::make_pair(0U, &X86::GR8RegClass);
23949         if (VT == MVT::i64 || VT == MVT::f64)
23950           return std::make_pair(0U, &X86::GR64RegClass);
23951         break;
23952       }
23953       // 32-bit fallthrough
23954     case 'Q':   // Q_REGS
23955       if (VT == MVT::i32 || VT == MVT::f32)
23956         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
23957       if (VT == MVT::i16)
23958         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
23959       if (VT == MVT::i8 || VT == MVT::i1)
23960         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
23961       if (VT == MVT::i64)
23962         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
23963       break;
23964     case 'r':   // GENERAL_REGS
23965     case 'l':   // INDEX_REGS
23966       if (VT == MVT::i8 || VT == MVT::i1)
23967         return std::make_pair(0U, &X86::GR8RegClass);
23968       if (VT == MVT::i16)
23969         return std::make_pair(0U, &X86::GR16RegClass);
23970       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
23971         return std::make_pair(0U, &X86::GR32RegClass);
23972       return std::make_pair(0U, &X86::GR64RegClass);
23973     case 'R':   // LEGACY_REGS
23974       if (VT == MVT::i8 || VT == MVT::i1)
23975         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
23976       if (VT == MVT::i16)
23977         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
23978       if (VT == MVT::i32 || !Subtarget->is64Bit())
23979         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
23980       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
23981     case 'f':  // FP Stack registers.
23982       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
23983       // value to the correct fpstack register class.
23984       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
23985         return std::make_pair(0U, &X86::RFP32RegClass);
23986       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
23987         return std::make_pair(0U, &X86::RFP64RegClass);
23988       return std::make_pair(0U, &X86::RFP80RegClass);
23989     case 'y':   // MMX_REGS if MMX allowed.
23990       if (!Subtarget->hasMMX()) break;
23991       return std::make_pair(0U, &X86::VR64RegClass);
23992     case 'Y':   // SSE_REGS if SSE2 allowed
23993       if (!Subtarget->hasSSE2()) break;
23994       // FALL THROUGH.
23995     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
23996       if (!Subtarget->hasSSE1()) break;
23997
23998       switch (VT.SimpleTy) {
23999       default: break;
24000       // Scalar SSE types.
24001       case MVT::f32:
24002       case MVT::i32:
24003         return std::make_pair(0U, &X86::FR32RegClass);
24004       case MVT::f64:
24005       case MVT::i64:
24006         return std::make_pair(0U, &X86::FR64RegClass);
24007       // Vector types.
24008       case MVT::v16i8:
24009       case MVT::v8i16:
24010       case MVT::v4i32:
24011       case MVT::v2i64:
24012       case MVT::v4f32:
24013       case MVT::v2f64:
24014         return std::make_pair(0U, &X86::VR128RegClass);
24015       // AVX types.
24016       case MVT::v32i8:
24017       case MVT::v16i16:
24018       case MVT::v8i32:
24019       case MVT::v4i64:
24020       case MVT::v8f32:
24021       case MVT::v4f64:
24022         return std::make_pair(0U, &X86::VR256RegClass);
24023       case MVT::v8f64:
24024       case MVT::v16f32:
24025       case MVT::v16i32:
24026       case MVT::v8i64:
24027         return std::make_pair(0U, &X86::VR512RegClass);
24028       }
24029       break;
24030     }
24031   }
24032
24033   // Use the default implementation in TargetLowering to convert the register
24034   // constraint into a member of a register class.
24035   std::pair<unsigned, const TargetRegisterClass*> Res;
24036   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
24037
24038   // Not found as a standard register?
24039   if (!Res.second) {
24040     // Map st(0) -> st(7) -> ST0
24041     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24042         tolower(Constraint[1]) == 's' &&
24043         tolower(Constraint[2]) == 't' &&
24044         Constraint[3] == '(' &&
24045         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24046         Constraint[5] == ')' &&
24047         Constraint[6] == '}') {
24048
24049       Res.first = X86::FP0+Constraint[4]-'0';
24050       Res.second = &X86::RFP80RegClass;
24051       return Res;
24052     }
24053
24054     // GCC allows "st(0)" to be called just plain "st".
24055     if (StringRef("{st}").equals_lower(Constraint)) {
24056       Res.first = X86::FP0;
24057       Res.second = &X86::RFP80RegClass;
24058       return Res;
24059     }
24060
24061     // flags -> EFLAGS
24062     if (StringRef("{flags}").equals_lower(Constraint)) {
24063       Res.first = X86::EFLAGS;
24064       Res.second = &X86::CCRRegClass;
24065       return Res;
24066     }
24067
24068     // 'A' means EAX + EDX.
24069     if (Constraint == "A") {
24070       Res.first = X86::EAX;
24071       Res.second = &X86::GR32_ADRegClass;
24072       return Res;
24073     }
24074     return Res;
24075   }
24076
24077   // Otherwise, check to see if this is a register class of the wrong value
24078   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24079   // turn into {ax},{dx}.
24080   if (Res.second->hasType(VT))
24081     return Res;   // Correct type already, nothing to do.
24082
24083   // All of the single-register GCC register classes map their values onto
24084   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24085   // really want an 8-bit or 32-bit register, map to the appropriate register
24086   // class and return the appropriate register.
24087   if (Res.second == &X86::GR16RegClass) {
24088     if (VT == MVT::i8 || VT == MVT::i1) {
24089       unsigned DestReg = 0;
24090       switch (Res.first) {
24091       default: break;
24092       case X86::AX: DestReg = X86::AL; break;
24093       case X86::DX: DestReg = X86::DL; break;
24094       case X86::CX: DestReg = X86::CL; break;
24095       case X86::BX: DestReg = X86::BL; break;
24096       }
24097       if (DestReg) {
24098         Res.first = DestReg;
24099         Res.second = &X86::GR8RegClass;
24100       }
24101     } else if (VT == MVT::i32 || VT == MVT::f32) {
24102       unsigned DestReg = 0;
24103       switch (Res.first) {
24104       default: break;
24105       case X86::AX: DestReg = X86::EAX; break;
24106       case X86::DX: DestReg = X86::EDX; break;
24107       case X86::CX: DestReg = X86::ECX; break;
24108       case X86::BX: DestReg = X86::EBX; break;
24109       case X86::SI: DestReg = X86::ESI; break;
24110       case X86::DI: DestReg = X86::EDI; break;
24111       case X86::BP: DestReg = X86::EBP; break;
24112       case X86::SP: DestReg = X86::ESP; break;
24113       }
24114       if (DestReg) {
24115         Res.first = DestReg;
24116         Res.second = &X86::GR32RegClass;
24117       }
24118     } else if (VT == MVT::i64 || VT == MVT::f64) {
24119       unsigned DestReg = 0;
24120       switch (Res.first) {
24121       default: break;
24122       case X86::AX: DestReg = X86::RAX; break;
24123       case X86::DX: DestReg = X86::RDX; break;
24124       case X86::CX: DestReg = X86::RCX; break;
24125       case X86::BX: DestReg = X86::RBX; break;
24126       case X86::SI: DestReg = X86::RSI; break;
24127       case X86::DI: DestReg = X86::RDI; break;
24128       case X86::BP: DestReg = X86::RBP; break;
24129       case X86::SP: DestReg = X86::RSP; break;
24130       }
24131       if (DestReg) {
24132         Res.first = DestReg;
24133         Res.second = &X86::GR64RegClass;
24134       }
24135     }
24136   } else if (Res.second == &X86::FR32RegClass ||
24137              Res.second == &X86::FR64RegClass ||
24138              Res.second == &X86::VR128RegClass ||
24139              Res.second == &X86::VR256RegClass ||
24140              Res.second == &X86::FR32XRegClass ||
24141              Res.second == &X86::FR64XRegClass ||
24142              Res.second == &X86::VR128XRegClass ||
24143              Res.second == &X86::VR256XRegClass ||
24144              Res.second == &X86::VR512RegClass) {
24145     // Handle references to XMM physical registers that got mapped into the
24146     // wrong class.  This can happen with constraints like {xmm0} where the
24147     // target independent register mapper will just pick the first match it can
24148     // find, ignoring the required type.
24149
24150     if (VT == MVT::f32 || VT == MVT::i32)
24151       Res.second = &X86::FR32RegClass;
24152     else if (VT == MVT::f64 || VT == MVT::i64)
24153       Res.second = &X86::FR64RegClass;
24154     else if (X86::VR128RegClass.hasType(VT))
24155       Res.second = &X86::VR128RegClass;
24156     else if (X86::VR256RegClass.hasType(VT))
24157       Res.second = &X86::VR256RegClass;
24158     else if (X86::VR512RegClass.hasType(VT))
24159       Res.second = &X86::VR512RegClass;
24160   }
24161
24162   return Res;
24163 }
24164
24165 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
24166                                             Type *Ty) const {
24167   // Scaling factors are not free at all.
24168   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
24169   // will take 2 allocations in the out of order engine instead of 1
24170   // for plain addressing mode, i.e. inst (reg1).
24171   // E.g.,
24172   // vaddps (%rsi,%drx), %ymm0, %ymm1
24173   // Requires two allocations (one for the load, one for the computation)
24174   // whereas:
24175   // vaddps (%rsi), %ymm0, %ymm1
24176   // Requires just 1 allocation, i.e., freeing allocations for other operations
24177   // and having less micro operations to execute.
24178   //
24179   // For some X86 architectures, this is even worse because for instance for
24180   // stores, the complex addressing mode forces the instruction to use the
24181   // "load" ports instead of the dedicated "store" port.
24182   // E.g., on Haswell:
24183   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
24184   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
24185   if (isLegalAddressingMode(AM, Ty))
24186     // Scale represents reg2 * scale, thus account for 1
24187     // as soon as we use a second register.
24188     return AM.Scale != 0;
24189   return -1;
24190 }
24191
24192 bool X86TargetLowering::isTargetFTOL() const {
24193   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
24194 }