63fc0c4210badfaf9e79917610c02ab0438845cd
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.cpp
1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #include "X86ISelLowering.h"
16 #include "Utils/X86ShuffleDecode.h"
17 #include "X86CallingConv.h"
18 #include "X86FrameLowering.h"
19 #include "X86InstrBuilder.h"
20 #include "X86MachineFunctionInfo.h"
21 #include "X86TargetMachine.h"
22 #include "X86TargetObjectFile.h"
23 #include "llvm/ADT/SmallBitVector.h"
24 #include "llvm/ADT/SmallSet.h"
25 #include "llvm/ADT/Statistic.h"
26 #include "llvm/ADT/StringExtras.h"
27 #include "llvm/ADT/StringSwitch.h"
28 #include "llvm/Analysis/EHPersonalities.h"
29 #include "llvm/CodeGen/IntrinsicLowering.h"
30 #include "llvm/CodeGen/MachineFrameInfo.h"
31 #include "llvm/CodeGen/MachineFunction.h"
32 #include "llvm/CodeGen/MachineInstrBuilder.h"
33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
34 #include "llvm/CodeGen/MachineModuleInfo.h"
35 #include "llvm/CodeGen/MachineRegisterInfo.h"
36 #include "llvm/CodeGen/WinEHFuncInfo.h"
37 #include "llvm/IR/CallSite.h"
38 #include "llvm/IR/CallingConv.h"
39 #include "llvm/IR/Constants.h"
40 #include "llvm/IR/DerivedTypes.h"
41 #include "llvm/IR/Function.h"
42 #include "llvm/IR/GlobalAlias.h"
43 #include "llvm/IR/GlobalVariable.h"
44 #include "llvm/IR/Instructions.h"
45 #include "llvm/IR/Intrinsics.h"
46 #include "llvm/MC/MCAsmInfo.h"
47 #include "llvm/MC/MCContext.h"
48 #include "llvm/MC/MCExpr.h"
49 #include "llvm/MC/MCSymbol.h"
50 #include "llvm/Support/CommandLine.h"
51 #include "llvm/Support/Debug.h"
52 #include "llvm/Support/ErrorHandling.h"
53 #include "llvm/Support/MathExtras.h"
54 #include "llvm/Target/TargetOptions.h"
55 #include "X86IntrinsicsInfo.h"
56 #include <bitset>
57 #include <numeric>
58 #include <cctype>
59 using namespace llvm;
60
61 #define DEBUG_TYPE "x86-isel"
62
63 STATISTIC(NumTailCalls, "Number of tail calls");
64
65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
66     "x86-experimental-vector-widening-legalization", cl::init(false),
67     cl::desc("Enable an experimental vector type legalization through widening "
68              "rather than promotion."),
69     cl::Hidden);
70
71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
72                                      const X86Subtarget &STI)
73     : TargetLowering(TM), Subtarget(&STI) {
74   X86ScalarSSEf64 = Subtarget->hasSSE2();
75   X86ScalarSSEf32 = Subtarget->hasSSE1();
76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
77
78   // Set up the TargetLowering object.
79
80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
81   setBooleanContents(ZeroOrOneBooleanContent);
82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
84
85   // For 64-bit, since we have so many registers, use the ILP scheduler.
86   // For 32-bit, use the register pressure specific scheduling.
87   // For Atom, always use ILP scheduling.
88   if (Subtarget->isAtom())
89     setSchedulingPreference(Sched::ILP);
90   else if (Subtarget->is64Bit())
91     setSchedulingPreference(Sched::ILP);
92   else
93     setSchedulingPreference(Sched::RegPressure);
94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
96
97   // Bypass expensive divides on Atom when compiling with O2.
98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
99     if (Subtarget->hasSlowDivide32())
100       addBypassSlowDiv(32, 8);
101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
102       addBypassSlowDiv(64, 16);
103   }
104
105   if (Subtarget->isTargetKnownWindowsMSVC()) {
106     // Setup Windows compiler runtime calls.
107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
109     setLibcallName(RTLIB::SREM_I64, "_allrem");
110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
111     setLibcallName(RTLIB::MUL_I64, "_allmul");
112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
117   }
118
119   if (Subtarget->isTargetDarwin()) {
120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
121     setUseUnderscoreSetJmp(false);
122     setUseUnderscoreLongJmp(false);
123   } else if (Subtarget->isTargetWindowsGNU()) {
124     // MS runtime is weird: it exports _setjmp, but longjmp!
125     setUseUnderscoreSetJmp(true);
126     setUseUnderscoreLongJmp(false);
127   } else {
128     setUseUnderscoreSetJmp(true);
129     setUseUnderscoreLongJmp(true);
130   }
131
132   // Set up the register classes.
133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
136   if (Subtarget->is64Bit())
137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
138
139   for (MVT VT : MVT::integer_valuetypes())
140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
141
142   // We don't accept any truncstore of integer registers.
143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
149
150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
151
152   // SETOEQ and SETUNE require checking two conditions.
153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
159
160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
161   // operation.
162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
165
166   if (Subtarget->is64Bit()) {
167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
168       // f32/f64 are legal, f80 is custom.
169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
170     else
171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
173   } else if (!Subtarget->useSoftFloat()) {
174     // We have an algorithm for SSE2->double, and we turn this into a
175     // 64-bit FILD followed by conditional FADD for other targets.
176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
177     // We have an algorithm for SSE2, and we turn this into a 64-bit
178     // FILD or VCVTUSI2SS/SD for other targets.
179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
180   }
181
182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
183   // this operation.
184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
186
187   if (!Subtarget->useSoftFloat()) {
188     // SSE has no i16 to fp conversion, only i32
189     if (X86ScalarSSEf32) {
190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
191       // f32 and f64 cases are Legal, f80 case is not
192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
193     } else {
194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
196     }
197   } else {
198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
200   }
201
202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
203   // this operation.
204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
206
207   if (!Subtarget->useSoftFloat()) {
208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
209     // are Legal, f80 is custom lowered.
210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
212
213     if (X86ScalarSSEf32) {
214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
215       // f32 and f64 cases are Legal, f80 case is not
216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
217     } else {
218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
220     }
221   } else {
222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
225   }
226
227   // Handle FP_TO_UINT by promoting the destination to a larger signed
228   // conversion.
229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
232
233   if (Subtarget->is64Bit()) {
234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
238     } else {
239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
241     }
242   } else if (!Subtarget->useSoftFloat()) {
243     // Since AVX is a superset of SSE3, only check for SSE here.
244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
245       // Expand FP_TO_UINT into a select.
246       // FIXME: We would like to use a Custom expander here eventually to do
247       // the optimal thing for SSE vs. the default expansion in the legalizer.
248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
249     else
250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
251       // With SSE3 we can use fisttpll to convert to a signed i64; without
252       // SSE, we're stuck with a fistpll.
253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
254
255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
256   }
257
258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
259   if (!X86ScalarSSEf64) {
260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
262     if (Subtarget->is64Bit()) {
263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
264       // Without SSE, i64->f64 goes through memory.
265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
266     }
267   }
268
269   // Scalar integer divide and remainder are lowered to use operations that
270   // produce two results, to match the available instructions. This exposes
271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
272   // into a single instruction.
273   //
274   // Scalar integer multiply-high is also lowered to use two-result
275   // operations, to match the available instructions. However, plain multiply
276   // (low) operations are left as Legal, as there are single-result
277   // instructions for this in x86. Using the two-result multiply instructions
278   // when both high and low results are needed must be arranged by dagcombine.
279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
280     setOperationAction(ISD::MULHS, VT, Expand);
281     setOperationAction(ISD::MULHU, VT, Expand);
282     setOperationAction(ISD::SDIV, VT, Expand);
283     setOperationAction(ISD::UDIV, VT, Expand);
284     setOperationAction(ISD::SREM, VT, Expand);
285     setOperationAction(ISD::UREM, VT, Expand);
286
287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
288     setOperationAction(ISD::ADDC, VT, Custom);
289     setOperationAction(ISD::ADDE, VT, Custom);
290     setOperationAction(ISD::SUBC, VT, Custom);
291     setOperationAction(ISD::SUBE, VT, Custom);
292   }
293
294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
299   setOperationAction(ISD::BR_CC            , MVT::f128,  Expand);
300   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
301   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
302   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
303   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
304   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
305   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
306   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
307   setOperationAction(ISD::SELECT_CC        , MVT::f128,  Expand);
308   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
309   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
310   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
311   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
312   if (Subtarget->is64Bit())
313     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
315   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
316   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
317   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
318
319   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
320     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
321     // is. We should promote the value to 64-bits to solve this.
322     // This is what the CRT headers do - `fmodf` is an inline header
323     // function casting to f64 and calling `fmod`.
324     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
325   } else {
326     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
327   }
328
329   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
330   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
331   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
332
333   // Promote the i8 variants and force them on up to i32 which has a shorter
334   // encoding.
335   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
336   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
337   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
338   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
339   if (Subtarget->hasBMI()) {
340     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
342     if (Subtarget->is64Bit())
343       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
344   } else {
345     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
346     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
347     if (Subtarget->is64Bit())
348       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
349   }
350
351   if (Subtarget->hasLZCNT()) {
352     // When promoting the i8 variants, force them to i32 for a shorter
353     // encoding.
354     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
355     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
357     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
360     if (Subtarget->is64Bit())
361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
362   } else {
363     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
364     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
365     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
367     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
368     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
369     if (Subtarget->is64Bit()) {
370       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
371       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
372     }
373   }
374
375   // Special handling for half-precision floating point conversions.
376   // If we don't have F16C support, then lower half float conversions
377   // into library calls.
378   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
379     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
380     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
381   }
382
383   // There's never any support for operations beyond MVT::f32.
384   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
385   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
386   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
387   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
388
389   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
390   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
391   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
392   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
393   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
394   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
395
396   if (Subtarget->hasPOPCNT()) {
397     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
398   } else {
399     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
400     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
401     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
402     if (Subtarget->is64Bit())
403       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
404   }
405
406   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
407
408   if (!Subtarget->hasMOVBE())
409     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
410
411   // These should be promoted to a larger select which is supported.
412   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
413   // X86 wants to expand cmov itself.
414   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
415   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
416   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
417   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
418   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
419   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
420   setOperationAction(ISD::SELECT          , MVT::f128 , Custom);
421   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
422   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
423   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
424   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
425   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
426   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
427   setOperationAction(ISD::SETCC           , MVT::f128 , Custom);
428   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
429   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
430   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
431   if (Subtarget->is64Bit()) {
432     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
433     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
434     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
435   }
436   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
437   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
438   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
439   // support continuation, user-level threading, and etc.. As a result, no
440   // other SjLj exception interfaces are implemented and please don't build
441   // your own exception handling based on them.
442   // LLVM/Clang supports zero-cost DWARF exception handling.
443   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
444   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
445
446   // Darwin ABI issue.
447   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
448   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
449   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
450   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
451   if (Subtarget->is64Bit())
452     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
453   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
454   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
455   if (Subtarget->is64Bit()) {
456     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
457     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
458     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
459     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
460     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
461   }
462   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
463   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
464   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
465   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
466   if (Subtarget->is64Bit()) {
467     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
468     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
469     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
470   }
471
472   if (Subtarget->hasSSE1())
473     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
474
475   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
476
477   // Expand certain atomics
478   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
479     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
480     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
481     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
482   }
483
484   if (Subtarget->hasCmpxchg16b()) {
485     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
486   }
487
488   // FIXME - use subtarget debug flags
489   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
490       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
491     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
492   }
493
494   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
495   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
496
497   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
498   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
499
500   setOperationAction(ISD::TRAP, MVT::Other, Legal);
501   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
502
503   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
504   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
505   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
506   if (Subtarget->is64Bit()) {
507     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
508     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
509   } else {
510     // TargetInfo::CharPtrBuiltinVaList
511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
513   }
514
515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
517
518   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
519
520   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
521   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
522   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
523
524   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
525     // f32 and f64 use SSE.
526     // Set up the FP register classes.
527     addRegisterClass(MVT::f32, &X86::FR32RegClass);
528     addRegisterClass(MVT::f64, &X86::FR64RegClass);
529
530     // Use ANDPD to simulate FABS.
531     setOperationAction(ISD::FABS , MVT::f64, Custom);
532     setOperationAction(ISD::FABS , MVT::f32, Custom);
533
534     // Use XORP to simulate FNEG.
535     setOperationAction(ISD::FNEG , MVT::f64, Custom);
536     setOperationAction(ISD::FNEG , MVT::f32, Custom);
537
538     // Use ANDPD and ORPD to simulate FCOPYSIGN.
539     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
540     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
541
542     // Lower this to FGETSIGNx86 plus an AND.
543     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
544     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
545
546     // We don't support sin/cos/fmod
547     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
548     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
549     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
550     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
551     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
552     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
553
554     // Expand FP immediates into loads from the stack, except for the special
555     // cases we handle.
556     addLegalFPImmediate(APFloat(+0.0)); // xorpd
557     addLegalFPImmediate(APFloat(+0.0f)); // xorps
558   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
559     // Use SSE for f32, x87 for f64.
560     // Set up the FP register classes.
561     addRegisterClass(MVT::f32, &X86::FR32RegClass);
562     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
563
564     // Use ANDPS to simulate FABS.
565     setOperationAction(ISD::FABS , MVT::f32, Custom);
566
567     // Use XORP to simulate FNEG.
568     setOperationAction(ISD::FNEG , MVT::f32, Custom);
569
570     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
571
572     // Use ANDPS and ORPS to simulate FCOPYSIGN.
573     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
574     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
575
576     // We don't support sin/cos/fmod
577     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
578     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
579     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
580
581     // Special cases we handle for FP constants.
582     addLegalFPImmediate(APFloat(+0.0f)); // xorps
583     addLegalFPImmediate(APFloat(+0.0)); // FLD0
584     addLegalFPImmediate(APFloat(+1.0)); // FLD1
585     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
586     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
587
588     if (!TM.Options.UnsafeFPMath) {
589       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
590       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
591       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
592     }
593   } else if (!Subtarget->useSoftFloat()) {
594     // f32 and f64 in x87.
595     // Set up the FP register classes.
596     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
597     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
598
599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
600     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
601     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
602     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
603
604     if (!TM.Options.UnsafeFPMath) {
605       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
606       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
607       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
608       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
609       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
610       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
611     }
612     addLegalFPImmediate(APFloat(+0.0)); // FLD0
613     addLegalFPImmediate(APFloat(+1.0)); // FLD1
614     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
615     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
616     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
617     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
618     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
619     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
620   }
621
622   // We don't support FMA.
623   setOperationAction(ISD::FMA, MVT::f64, Expand);
624   setOperationAction(ISD::FMA, MVT::f32, Expand);
625
626   // Long double always uses X87, except f128 in MMX.
627   if (!Subtarget->useSoftFloat()) {
628     if (Subtarget->is64Bit() && Subtarget->hasMMX()) {
629       addRegisterClass(MVT::f128, &X86::FR128RegClass);
630       ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
631       setOperationAction(ISD::FABS , MVT::f128, Custom);
632       setOperationAction(ISD::FNEG , MVT::f128, Custom);
633       setOperationAction(ISD::FCOPYSIGN, MVT::f128, Custom);
634     }
635
636     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
637     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
638     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
639     {
640       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
641       addLegalFPImmediate(TmpFlt);  // FLD0
642       TmpFlt.changeSign();
643       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
644
645       bool ignored;
646       APFloat TmpFlt2(+1.0);
647       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
648                       &ignored);
649       addLegalFPImmediate(TmpFlt2);  // FLD1
650       TmpFlt2.changeSign();
651       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
652     }
653
654     if (!TM.Options.UnsafeFPMath) {
655       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
656       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
657       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
658     }
659
660     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
661     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
662     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
663     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
664     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
665     setOperationAction(ISD::FMA, MVT::f80, Expand);
666   }
667
668   // Always use a library call for pow.
669   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
670   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
671   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
672
673   setOperationAction(ISD::FLOG, MVT::f80, Expand);
674   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
675   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
676   setOperationAction(ISD::FEXP, MVT::f80, Expand);
677   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
678   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
679   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
680
681   // First set operation action for all vector types to either promote
682   // (for widening) or expand (for scalarization). Then we will selectively
683   // turn on ones that can be effectively codegen'd.
684   for (MVT VT : MVT::vector_valuetypes()) {
685     setOperationAction(ISD::ADD , VT, Expand);
686     setOperationAction(ISD::SUB , VT, Expand);
687     setOperationAction(ISD::FADD, VT, Expand);
688     setOperationAction(ISD::FNEG, VT, Expand);
689     setOperationAction(ISD::FSUB, VT, Expand);
690     setOperationAction(ISD::MUL , VT, Expand);
691     setOperationAction(ISD::FMUL, VT, Expand);
692     setOperationAction(ISD::SDIV, VT, Expand);
693     setOperationAction(ISD::UDIV, VT, Expand);
694     setOperationAction(ISD::FDIV, VT, Expand);
695     setOperationAction(ISD::SREM, VT, Expand);
696     setOperationAction(ISD::UREM, VT, Expand);
697     setOperationAction(ISD::LOAD, VT, Expand);
698     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
699     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
700     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
701     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
702     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
703     setOperationAction(ISD::FABS, VT, Expand);
704     setOperationAction(ISD::FSIN, VT, Expand);
705     setOperationAction(ISD::FSINCOS, VT, Expand);
706     setOperationAction(ISD::FCOS, VT, Expand);
707     setOperationAction(ISD::FSINCOS, VT, Expand);
708     setOperationAction(ISD::FREM, VT, Expand);
709     setOperationAction(ISD::FMA,  VT, Expand);
710     setOperationAction(ISD::FPOWI, VT, Expand);
711     setOperationAction(ISD::FSQRT, VT, Expand);
712     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
713     setOperationAction(ISD::FFLOOR, VT, Expand);
714     setOperationAction(ISD::FCEIL, VT, Expand);
715     setOperationAction(ISD::FTRUNC, VT, Expand);
716     setOperationAction(ISD::FRINT, VT, Expand);
717     setOperationAction(ISD::FNEARBYINT, VT, Expand);
718     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
719     setOperationAction(ISD::MULHS, VT, Expand);
720     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
721     setOperationAction(ISD::MULHU, VT, Expand);
722     setOperationAction(ISD::SDIVREM, VT, Expand);
723     setOperationAction(ISD::UDIVREM, VT, Expand);
724     setOperationAction(ISD::FPOW, VT, Expand);
725     setOperationAction(ISD::CTPOP, VT, Expand);
726     setOperationAction(ISD::CTTZ, VT, Expand);
727     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
728     setOperationAction(ISD::CTLZ, VT, Expand);
729     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
730     setOperationAction(ISD::SHL, VT, Expand);
731     setOperationAction(ISD::SRA, VT, Expand);
732     setOperationAction(ISD::SRL, VT, Expand);
733     setOperationAction(ISD::ROTL, VT, Expand);
734     setOperationAction(ISD::ROTR, VT, Expand);
735     setOperationAction(ISD::BSWAP, VT, Expand);
736     setOperationAction(ISD::SETCC, VT, Expand);
737     setOperationAction(ISD::FLOG, VT, Expand);
738     setOperationAction(ISD::FLOG2, VT, Expand);
739     setOperationAction(ISD::FLOG10, VT, Expand);
740     setOperationAction(ISD::FEXP, VT, Expand);
741     setOperationAction(ISD::FEXP2, VT, Expand);
742     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
743     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
744     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
745     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
746     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
747     setOperationAction(ISD::TRUNCATE, VT, Expand);
748     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
749     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
750     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
751     setOperationAction(ISD::VSELECT, VT, Expand);
752     setOperationAction(ISD::SELECT_CC, VT, Expand);
753     for (MVT InnerVT : MVT::vector_valuetypes()) {
754       setTruncStoreAction(InnerVT, VT, Expand);
755
756       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
757       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
758
759       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
760       // types, we have to deal with them whether we ask for Expansion or not.
761       // Setting Expand causes its own optimisation problems though, so leave
762       // them legal.
763       if (VT.getVectorElementType() == MVT::i1)
764         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
765
766       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
767       // split/scalarized right now.
768       if (VT.getVectorElementType() == MVT::f16)
769         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
770     }
771   }
772
773   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
774   // with -msoft-float, disable use of MMX as well.
775   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
776     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
777     // No operations on x86mmx supported, everything uses intrinsics.
778   }
779
780   // MMX-sized vectors (other than x86mmx) are expected to be expanded
781   // into smaller operations.
782   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
783     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
784     setOperationAction(ISD::AND,                MMXTy,      Expand);
785     setOperationAction(ISD::OR,                 MMXTy,      Expand);
786     setOperationAction(ISD::XOR,                MMXTy,      Expand);
787     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
788     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
789     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
790   }
791   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
792
793   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
794     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
795
796     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
797     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
798     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
799     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
800     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
801     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
802     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
803     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
804     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
805     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
806     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
808     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
809     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
810   }
811
812   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
813     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
814
815     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
816     // registers cannot be used even for integer operations.
817     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
818     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
819     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
820     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
821
822     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
823     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
824     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
825     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
826     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
827     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
828     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
829     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
830     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
831     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
832     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
833     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
834     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
835     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
836     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
837     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
838     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
839     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
840     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
841     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
842     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
843     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
844     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
845
846     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
847     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
848     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
849     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
850
851     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
852     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
853     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
854     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
855
856     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
857     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
858     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
859     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
860     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
861
862     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
863     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
864     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
865     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
866
867     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
868     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
869     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
870     // ISD::CTTZ v2i64 - scalarization is faster.
871     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
872     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
873     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
874     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
875
876     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
877     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
880       setOperationAction(ISD::VSELECT,            VT, Custom);
881       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
882     }
883
884     // We support custom legalizing of sext and anyext loads for specific
885     // memory vector types which we can load as a scalar (or sequence of
886     // scalars) and extend in-register to a legal 128-bit vector type. For sext
887     // loads these must work with a single scalar load.
888     for (MVT VT : MVT::integer_vector_valuetypes()) {
889       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
890       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
891       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
892       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
893       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
894       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
895       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
896       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
897       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
898     }
899
900     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
901     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
902     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
903     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
904     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
905     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
907     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
908
909     if (Subtarget->is64Bit()) {
910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
912     }
913
914     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
915     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
916       setOperationAction(ISD::AND,    VT, Promote);
917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
918       setOperationAction(ISD::OR,     VT, Promote);
919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
920       setOperationAction(ISD::XOR,    VT, Promote);
921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
922       setOperationAction(ISD::LOAD,   VT, Promote);
923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
924       setOperationAction(ISD::SELECT, VT, Promote);
925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
926     }
927
928     // Custom lower v2i64 and v2f64 selects.
929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
933
934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
936
937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
938
939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
941     // As there is no 64-bit GPR available, we need build a special custom
942     // sequence to convert from v2i32 to v2f32.
943     if (!Subtarget->is64Bit())
944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
945
946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
948
949     for (MVT VT : MVT::fp_vector_valuetypes())
950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
951
952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
955   }
956
957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
964     }
965
966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
974
975     // FIXME: Do we need to handle scalar-to-vector here?
976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
977
978     // We directly match byte blends in the backend as they match the VSELECT
979     // condition form.
980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
981
982     // SSE41 brings specific instructions for doing vector sign extend even in
983     // cases where we don't have SRA.
984     for (MVT VT : MVT::integer_vector_valuetypes()) {
985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
988     }
989
990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
997
998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasAnyFMA()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1295       setOperationAction(ISD::AND,    VT, Promote);
1296       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1297       setOperationAction(ISD::OR,     VT, Promote);
1298       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1299       setOperationAction(ISD::XOR,    VT, Promote);
1300       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1301       setOperationAction(ISD::LOAD,   VT, Promote);
1302       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1303       setOperationAction(ISD::SELECT, VT, Promote);
1304       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1305     }
1306   }
1307
1308   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1309     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1310     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1311     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1312     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1313
1314     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1315     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1316     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1317
1318     for (MVT VT : MVT::fp_vector_valuetypes())
1319       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1320
1321     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1322     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1323     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1324     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1325     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1326     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1333
1334     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1335     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1336     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1337     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1338     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1339     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1340     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1341     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1342     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1343     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1346     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1347     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1348
1349     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1351     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1352     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1353     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1354     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1355     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1356
1357     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1358     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1359     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1360     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1361     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1362     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1363     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1364     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1365     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1366
1367     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1368     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1373     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1374     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1376     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1377     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1378     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1379     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1381     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1382     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1383
1384     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1385     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1386     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1387     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1388     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1389     if (Subtarget->hasVLX()){
1390       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1391       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1392       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1393       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1394       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1395
1396       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1397       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1398       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1399       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1400       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1401     } else {
1402       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1403       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1404       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1405       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1406     }
1407     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1409     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1411     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1412     if (Subtarget->hasDQI()) {
1413       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1414       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1415
1416       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1419       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1420       if (Subtarget->hasVLX()) {
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1422         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1424         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1426         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1428         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1429       }
1430     }
1431     if (Subtarget->hasVLX()) {
1432       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1436       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1439       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1440     }
1441     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1443     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1445     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1447     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1452     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1453     if (Subtarget->hasDQI()) {
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1455       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1456     }
1457     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1458     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1460     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1462     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1464     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1466     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1467
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1473
1474     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1475     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1476
1477     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1478
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1480     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1482     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1484     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1490     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1491
1492     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1498     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1499     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1500
1501     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1502     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1503
1504     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1508
1509     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1513     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1514
1515     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1516     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1517
1518     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1520     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1521     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1522     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1523     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1524
1525     if (Subtarget->hasCDI()) {
1526       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Expand);
1529       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Expand);
1530
1531       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1533       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1534       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Expand);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Expand);
1537       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Expand);
1538       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Expand);
1539
1540       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1541       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1542
1543       if (Subtarget->hasVLX()) {
1544         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1546         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1547         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1552
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1555         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1556         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1557       } else {
1558         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1560         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1561         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1564         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1565         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1566       }
1567     } // Subtarget->hasCDI()
1568
1569     if (Subtarget->hasDQI()) {
1570       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1571       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1572       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1573     }
1574     // Custom lower several nodes.
1575     for (MVT VT : MVT::vector_valuetypes()) {
1576       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1577       if (EltSize == 1) {
1578         setOperationAction(ISD::AND, VT, Legal);
1579         setOperationAction(ISD::OR,  VT, Legal);
1580         setOperationAction(ISD::XOR,  VT, Legal);
1581       }
1582       if ((VT.is128BitVector() || VT.is256BitVector()) && EltSize >= 32) {
1583         setOperationAction(ISD::MGATHER,  VT, Custom);
1584         setOperationAction(ISD::MSCATTER, VT, Custom);
1585       }
1586       // Extract subvector is special because the value type
1587       // (result) is 256/128-bit but the source is 512-bit wide.
1588       if (VT.is128BitVector() || VT.is256BitVector()) {
1589         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1590       }
1591       if (VT.getVectorElementType() == MVT::i1)
1592         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1593
1594       // Do not attempt to custom lower other non-512-bit vectors
1595       if (!VT.is512BitVector())
1596         continue;
1597
1598       if (EltSize >= 32) {
1599         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1600         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1601         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1602         setOperationAction(ISD::VSELECT,             VT, Legal);
1603         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1604         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1605         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1606         setOperationAction(ISD::MLOAD,               VT, Legal);
1607         setOperationAction(ISD::MSTORE,              VT, Legal);
1608         setOperationAction(ISD::MGATHER,  VT, Legal);
1609         setOperationAction(ISD::MSCATTER, VT, Custom);
1610       }
1611     }
1612     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1613       setOperationAction(ISD::SELECT, VT, Promote);
1614       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1615     }
1616   }// has  AVX-512
1617
1618   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1619     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1620     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1621
1622     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1623     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1624
1625     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1626     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1627     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1628     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1629     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1630     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1631     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1635     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1636     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1637     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1640     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1641     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1644     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1645     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1646     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1647     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1648     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1649     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1654     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1655     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1660     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1661     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1662     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1667
1668     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1669     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1670     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1672     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1674     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1676
1677     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1678     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1679     if (Subtarget->hasVLX())
1680       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1681
1682     if (Subtarget->hasCDI()) {
1683       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1684       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1685       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Expand);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Expand);
1687     }
1688
1689     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1690       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1691       setOperationAction(ISD::VSELECT,             VT, Legal);
1692       setOperationAction(ISD::SRL,                 VT, Custom);
1693       setOperationAction(ISD::SHL,                 VT, Custom);
1694       setOperationAction(ISD::SRA,                 VT, Custom);
1695
1696       setOperationAction(ISD::AND,    VT, Promote);
1697       AddPromotedToType (ISD::AND,    VT, MVT::v8i64);
1698       setOperationAction(ISD::OR,     VT, Promote);
1699       AddPromotedToType (ISD::OR,     VT, MVT::v8i64);
1700       setOperationAction(ISD::XOR,    VT, Promote);
1701       AddPromotedToType (ISD::XOR,    VT, MVT::v8i64);
1702     }
1703   }
1704
1705   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1706     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1707     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1708
1709     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1710     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1711     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1713     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1714     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1715     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1716     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1717     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1719     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1721
1722     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1723     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1724     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1725     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1726     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1727     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1728     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1729     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1730
1731     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1732     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1733     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1734     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1735     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1736     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1737     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1738     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1739   }
1740
1741   // We want to custom lower some of our intrinsics.
1742   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1743   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1744   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1745   if (!Subtarget->is64Bit()) {
1746     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1747     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1748   }
1749
1750   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1751   // handle type legalization for these operations here.
1752   //
1753   // FIXME: We really should do custom legalization for addition and
1754   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1755   // than generic legalization for 64-bit multiplication-with-overflow, though.
1756   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1757     if (VT == MVT::i64 && !Subtarget->is64Bit())
1758       continue;
1759     // Add/Sub/Mul with overflow operations are custom lowered.
1760     setOperationAction(ISD::SADDO, VT, Custom);
1761     setOperationAction(ISD::UADDO, VT, Custom);
1762     setOperationAction(ISD::SSUBO, VT, Custom);
1763     setOperationAction(ISD::USUBO, VT, Custom);
1764     setOperationAction(ISD::SMULO, VT, Custom);
1765     setOperationAction(ISD::UMULO, VT, Custom);
1766   }
1767
1768   if (!Subtarget->is64Bit()) {
1769     // These libcalls are not available in 32-bit.
1770     setLibcallName(RTLIB::SHL_I128, nullptr);
1771     setLibcallName(RTLIB::SRL_I128, nullptr);
1772     setLibcallName(RTLIB::SRA_I128, nullptr);
1773   }
1774
1775   // Combine sin / cos into one node or libcall if possible.
1776   if (Subtarget->hasSinCos()) {
1777     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1778     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1779     if (Subtarget->isTargetDarwin()) {
1780       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1781       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1782       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1783       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1784     }
1785   }
1786
1787   if (Subtarget->isTargetWin64()) {
1788     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1789     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1790     setOperationAction(ISD::SREM, MVT::i128, Custom);
1791     setOperationAction(ISD::UREM, MVT::i128, Custom);
1792     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1793     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1794   }
1795
1796   // We have target-specific dag combine patterns for the following nodes:
1797   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1798   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1799   setTargetDAGCombine(ISD::BITCAST);
1800   setTargetDAGCombine(ISD::VSELECT);
1801   setTargetDAGCombine(ISD::SELECT);
1802   setTargetDAGCombine(ISD::SHL);
1803   setTargetDAGCombine(ISD::SRA);
1804   setTargetDAGCombine(ISD::SRL);
1805   setTargetDAGCombine(ISD::OR);
1806   setTargetDAGCombine(ISD::AND);
1807   setTargetDAGCombine(ISD::ADD);
1808   setTargetDAGCombine(ISD::FADD);
1809   setTargetDAGCombine(ISD::FSUB);
1810   setTargetDAGCombine(ISD::FNEG);
1811   setTargetDAGCombine(ISD::FMA);
1812   setTargetDAGCombine(ISD::FMAXNUM);
1813   setTargetDAGCombine(ISD::SUB);
1814   setTargetDAGCombine(ISD::LOAD);
1815   setTargetDAGCombine(ISD::MLOAD);
1816   setTargetDAGCombine(ISD::STORE);
1817   setTargetDAGCombine(ISD::MSTORE);
1818   setTargetDAGCombine(ISD::TRUNCATE);
1819   setTargetDAGCombine(ISD::ZERO_EXTEND);
1820   setTargetDAGCombine(ISD::ANY_EXTEND);
1821   setTargetDAGCombine(ISD::SIGN_EXTEND);
1822   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1823   setTargetDAGCombine(ISD::SINT_TO_FP);
1824   setTargetDAGCombine(ISD::UINT_TO_FP);
1825   setTargetDAGCombine(ISD::SETCC);
1826   setTargetDAGCombine(ISD::BUILD_VECTOR);
1827   setTargetDAGCombine(ISD::MUL);
1828   setTargetDAGCombine(ISD::XOR);
1829   setTargetDAGCombine(ISD::MSCATTER);
1830   setTargetDAGCombine(ISD::MGATHER);
1831
1832   computeRegisterProperties(Subtarget->getRegisterInfo());
1833
1834   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1835   MaxStoresPerMemsetOptSize = 8;
1836   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1837   MaxStoresPerMemcpyOptSize = 4;
1838   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1839   MaxStoresPerMemmoveOptSize = 4;
1840   setPrefLoopAlignment(4); // 2^4 bytes.
1841
1842   // A predictable cmov does not hurt on an in-order CPU.
1843   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1844   PredictableSelectIsExpensive = !Subtarget->isAtom();
1845   EnableExtLdPromotion = true;
1846   setPrefFunctionAlignment(4); // 2^4 bytes.
1847
1848   verifyIntrinsicTables();
1849 }
1850
1851 // This has so far only been implemented for 64-bit MachO.
1852 bool X86TargetLowering::useLoadStackGuardNode() const {
1853   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1854 }
1855
1856 TargetLoweringBase::LegalizeTypeAction
1857 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1858   if (ExperimentalVectorWideningLegalization &&
1859       VT.getVectorNumElements() != 1 &&
1860       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1861     return TypeWidenVector;
1862
1863   return TargetLoweringBase::getPreferredVectorAction(VT);
1864 }
1865
1866 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1867                                           EVT VT) const {
1868   if (!VT.isVector())
1869     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1870
1871   if (VT.isSimple()) {
1872     MVT VVT = VT.getSimpleVT();
1873     const unsigned NumElts = VVT.getVectorNumElements();
1874     const MVT EltVT = VVT.getVectorElementType();
1875     if (VVT.is512BitVector()) {
1876       if (Subtarget->hasAVX512())
1877         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1878             EltVT == MVT::f32 || EltVT == MVT::f64)
1879           switch(NumElts) {
1880           case  8: return MVT::v8i1;
1881           case 16: return MVT::v16i1;
1882         }
1883       if (Subtarget->hasBWI())
1884         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1885           switch(NumElts) {
1886           case 32: return MVT::v32i1;
1887           case 64: return MVT::v64i1;
1888         }
1889     }
1890
1891     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1892       if (Subtarget->hasVLX())
1893         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1894             EltVT == MVT::f32 || EltVT == MVT::f64)
1895           switch(NumElts) {
1896           case 2: return MVT::v2i1;
1897           case 4: return MVT::v4i1;
1898           case 8: return MVT::v8i1;
1899         }
1900       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1901         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1902           switch(NumElts) {
1903           case  8: return MVT::v8i1;
1904           case 16: return MVT::v16i1;
1905           case 32: return MVT::v32i1;
1906         }
1907     }
1908   }
1909
1910   return VT.changeVectorElementTypeToInteger();
1911 }
1912
1913 /// Helper for getByValTypeAlignment to determine
1914 /// the desired ByVal argument alignment.
1915 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1916   if (MaxAlign == 16)
1917     return;
1918   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1919     if (VTy->getBitWidth() == 128)
1920       MaxAlign = 16;
1921   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1922     unsigned EltAlign = 0;
1923     getMaxByValAlign(ATy->getElementType(), EltAlign);
1924     if (EltAlign > MaxAlign)
1925       MaxAlign = EltAlign;
1926   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1927     for (auto *EltTy : STy->elements()) {
1928       unsigned EltAlign = 0;
1929       getMaxByValAlign(EltTy, EltAlign);
1930       if (EltAlign > MaxAlign)
1931         MaxAlign = EltAlign;
1932       if (MaxAlign == 16)
1933         break;
1934     }
1935   }
1936 }
1937
1938 /// Return the desired alignment for ByVal aggregate
1939 /// function arguments in the caller parameter area. For X86, aggregates
1940 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1941 /// are at 4-byte boundaries.
1942 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1943                                                   const DataLayout &DL) const {
1944   if (Subtarget->is64Bit()) {
1945     // Max of 8 and alignment of type.
1946     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1947     if (TyAlign > 8)
1948       return TyAlign;
1949     return 8;
1950   }
1951
1952   unsigned Align = 4;
1953   if (Subtarget->hasSSE1())
1954     getMaxByValAlign(Ty, Align);
1955   return Align;
1956 }
1957
1958 /// Returns the target specific optimal type for load
1959 /// and store operations as a result of memset, memcpy, and memmove
1960 /// lowering. If DstAlign is zero that means it's safe to destination
1961 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1962 /// means there isn't a need to check it against alignment requirement,
1963 /// probably because the source does not need to be loaded. If 'IsMemset' is
1964 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1965 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1966 /// source is constant so it does not need to be loaded.
1967 /// It returns EVT::Other if the type should be determined using generic
1968 /// target-independent logic.
1969 EVT
1970 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1971                                        unsigned DstAlign, unsigned SrcAlign,
1972                                        bool IsMemset, bool ZeroMemset,
1973                                        bool MemcpyStrSrc,
1974                                        MachineFunction &MF) const {
1975   const Function *F = MF.getFunction();
1976   if ((!IsMemset || ZeroMemset) &&
1977       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1978     if (Size >= 16 &&
1979         (!Subtarget->isUnalignedMem16Slow() ||
1980          ((DstAlign == 0 || DstAlign >= 16) &&
1981           (SrcAlign == 0 || SrcAlign >= 16)))) {
1982       if (Size >= 32) {
1983         // FIXME: Check if unaligned 32-byte accesses are slow.
1984         if (Subtarget->hasInt256())
1985           return MVT::v8i32;
1986         if (Subtarget->hasFp256())
1987           return MVT::v8f32;
1988       }
1989       if (Subtarget->hasSSE2())
1990         return MVT::v4i32;
1991       if (Subtarget->hasSSE1())
1992         return MVT::v4f32;
1993     } else if (!MemcpyStrSrc && Size >= 8 &&
1994                !Subtarget->is64Bit() &&
1995                Subtarget->hasSSE2()) {
1996       // Do not use f64 to lower memcpy if source is string constant. It's
1997       // better to use i32 to avoid the loads.
1998       return MVT::f64;
1999     }
2000   }
2001   // This is a compromise. If we reach here, unaligned accesses may be slow on
2002   // this target. However, creating smaller, aligned accesses could be even
2003   // slower and would certainly be a lot more code.
2004   if (Subtarget->is64Bit() && Size >= 8)
2005     return MVT::i64;
2006   return MVT::i32;
2007 }
2008
2009 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2010   if (VT == MVT::f32)
2011     return X86ScalarSSEf32;
2012   else if (VT == MVT::f64)
2013     return X86ScalarSSEf64;
2014   return true;
2015 }
2016
2017 bool
2018 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2019                                                   unsigned,
2020                                                   unsigned,
2021                                                   bool *Fast) const {
2022   if (Fast) {
2023     switch (VT.getSizeInBits()) {
2024     default:
2025       // 8-byte and under are always assumed to be fast.
2026       *Fast = true;
2027       break;
2028     case 128:
2029       *Fast = !Subtarget->isUnalignedMem16Slow();
2030       break;
2031     case 256:
2032       *Fast = !Subtarget->isUnalignedMem32Slow();
2033       break;
2034     // TODO: What about AVX-512 (512-bit) accesses?
2035     }
2036   }
2037   // Misaligned accesses of any size are always allowed.
2038   return true;
2039 }
2040
2041 /// Return the entry encoding for a jump table in the
2042 /// current function.  The returned value is a member of the
2043 /// MachineJumpTableInfo::JTEntryKind enum.
2044 unsigned X86TargetLowering::getJumpTableEncoding() const {
2045   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2046   // symbol.
2047   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2048       Subtarget->isPICStyleGOT())
2049     return MachineJumpTableInfo::EK_Custom32;
2050
2051   // Otherwise, use the normal jump table encoding heuristics.
2052   return TargetLowering::getJumpTableEncoding();
2053 }
2054
2055 bool X86TargetLowering::useSoftFloat() const {
2056   return Subtarget->useSoftFloat();
2057 }
2058
2059 const MCExpr *
2060 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2061                                              const MachineBasicBlock *MBB,
2062                                              unsigned uid,MCContext &Ctx) const{
2063   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2064          Subtarget->isPICStyleGOT());
2065   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2066   // entries.
2067   return MCSymbolRefExpr::create(MBB->getSymbol(),
2068                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2069 }
2070
2071 /// Returns relocation base for the given PIC jumptable.
2072 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2073                                                     SelectionDAG &DAG) const {
2074   if (!Subtarget->is64Bit())
2075     // This doesn't have SDLoc associated with it, but is not really the
2076     // same as a Register.
2077     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2078                        getPointerTy(DAG.getDataLayout()));
2079   return Table;
2080 }
2081
2082 /// This returns the relocation base for the given PIC jumptable,
2083 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2084 const MCExpr *X86TargetLowering::
2085 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2086                              MCContext &Ctx) const {
2087   // X86-64 uses RIP relative addressing based on the jump table label.
2088   if (Subtarget->isPICStyleRIPRel())
2089     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2090
2091   // Otherwise, the reference is relative to the PIC base.
2092   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2093 }
2094
2095 std::pair<const TargetRegisterClass *, uint8_t>
2096 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2097                                            MVT VT) const {
2098   const TargetRegisterClass *RRC = nullptr;
2099   uint8_t Cost = 1;
2100   switch (VT.SimpleTy) {
2101   default:
2102     return TargetLowering::findRepresentativeClass(TRI, VT);
2103   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2104     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2105     break;
2106   case MVT::x86mmx:
2107     RRC = &X86::VR64RegClass;
2108     break;
2109   case MVT::f32: case MVT::f64:
2110   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2111   case MVT::v4f32: case MVT::v2f64:
2112   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2113   case MVT::v4f64:
2114     RRC = &X86::VR128RegClass;
2115     break;
2116   }
2117   return std::make_pair(RRC, Cost);
2118 }
2119
2120 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2121                                                unsigned &Offset) const {
2122   if (!Subtarget->isTargetLinux())
2123     return false;
2124
2125   if (Subtarget->is64Bit()) {
2126     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2127     Offset = 0x28;
2128     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2129       AddressSpace = 256;
2130     else
2131       AddressSpace = 257;
2132   } else {
2133     // %gs:0x14 on i386
2134     Offset = 0x14;
2135     AddressSpace = 256;
2136   }
2137   return true;
2138 }
2139
2140 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2141   if (!Subtarget->isTargetAndroid())
2142     return TargetLowering::getSafeStackPointerLocation(IRB);
2143
2144   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2145   // definition of TLS_SLOT_SAFESTACK in
2146   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2147   unsigned AddressSpace, Offset;
2148   if (Subtarget->is64Bit()) {
2149     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2150     Offset = 0x48;
2151     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2152       AddressSpace = 256;
2153     else
2154       AddressSpace = 257;
2155   } else {
2156     // %gs:0x24 on i386
2157     Offset = 0x24;
2158     AddressSpace = 256;
2159   }
2160
2161   return ConstantExpr::getIntToPtr(
2162       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2163       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2164 }
2165
2166 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2167                                             unsigned DestAS) const {
2168   assert(SrcAS != DestAS && "Expected different address spaces!");
2169
2170   return SrcAS < 256 && DestAS < 256;
2171 }
2172
2173 //===----------------------------------------------------------------------===//
2174 //               Return Value Calling Convention Implementation
2175 //===----------------------------------------------------------------------===//
2176
2177 #include "X86GenCallingConv.inc"
2178
2179 bool X86TargetLowering::CanLowerReturn(
2180     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2181     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2182   SmallVector<CCValAssign, 16> RVLocs;
2183   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2184   return CCInfo.CheckReturn(Outs, RetCC_X86);
2185 }
2186
2187 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2188   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2189   return ScratchRegs;
2190 }
2191
2192 SDValue
2193 X86TargetLowering::LowerReturn(SDValue Chain,
2194                                CallingConv::ID CallConv, bool isVarArg,
2195                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2196                                const SmallVectorImpl<SDValue> &OutVals,
2197                                SDLoc dl, SelectionDAG &DAG) const {
2198   MachineFunction &MF = DAG.getMachineFunction();
2199   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2200
2201   if (CallConv == CallingConv::X86_INTR && !Outs.empty())
2202     report_fatal_error("X86 interrupts may not return any value");
2203
2204   SmallVector<CCValAssign, 16> RVLocs;
2205   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2206   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2207
2208   SDValue Flag;
2209   SmallVector<SDValue, 6> RetOps;
2210   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2211   // Operand #1 = Bytes To Pop
2212   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2213                    MVT::i16));
2214
2215   // Copy the result values into the output registers.
2216   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2217     CCValAssign &VA = RVLocs[i];
2218     assert(VA.isRegLoc() && "Can only return in registers!");
2219     SDValue ValToCopy = OutVals[i];
2220     EVT ValVT = ValToCopy.getValueType();
2221
2222     // Promote values to the appropriate types.
2223     if (VA.getLocInfo() == CCValAssign::SExt)
2224       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2225     else if (VA.getLocInfo() == CCValAssign::ZExt)
2226       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2227     else if (VA.getLocInfo() == CCValAssign::AExt) {
2228       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2229         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2230       else
2231         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2232     }
2233     else if (VA.getLocInfo() == CCValAssign::BCvt)
2234       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2235
2236     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2237            "Unexpected FP-extend for return value.");
2238
2239     // If this is x86-64, and we disabled SSE, we can't return FP values,
2240     // or SSE or MMX vectors.
2241     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2242          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2243           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2244       report_fatal_error("SSE register return with SSE disabled");
2245     }
2246     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2247     // llvm-gcc has never done it right and no one has noticed, so this
2248     // should be OK for now.
2249     if (ValVT == MVT::f64 &&
2250         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2251       report_fatal_error("SSE2 register return with SSE2 disabled");
2252
2253     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2254     // the RET instruction and handled by the FP Stackifier.
2255     if (VA.getLocReg() == X86::FP0 ||
2256         VA.getLocReg() == X86::FP1) {
2257       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2258       // change the value to the FP stack register class.
2259       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2260         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2261       RetOps.push_back(ValToCopy);
2262       // Don't emit a copytoreg.
2263       continue;
2264     }
2265
2266     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2267     // which is returned in RAX / RDX.
2268     if (Subtarget->is64Bit()) {
2269       if (ValVT == MVT::x86mmx) {
2270         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2271           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2272           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2273                                   ValToCopy);
2274           // If we don't have SSE2 available, convert to v4f32 so the generated
2275           // register is legal.
2276           if (!Subtarget->hasSSE2())
2277             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2278         }
2279       }
2280     }
2281
2282     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2283     Flag = Chain.getValue(1);
2284     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2285   }
2286
2287   // All x86 ABIs require that for returning structs by value we copy
2288   // the sret argument into %rax/%eax (depending on ABI) for the return.
2289   // We saved the argument into a virtual register in the entry block,
2290   // so now we copy the value out and into %rax/%eax.
2291   //
2292   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2293   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2294   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2295   // either case FuncInfo->setSRetReturnReg() will have been called.
2296   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2297     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2298                                      getPointerTy(MF.getDataLayout()));
2299
2300     unsigned RetValReg
2301         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2302           X86::RAX : X86::EAX;
2303     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2304     Flag = Chain.getValue(1);
2305
2306     // RAX/EAX now acts like a return value.
2307     RetOps.push_back(
2308         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2309   }
2310
2311   RetOps[0] = Chain;  // Update chain.
2312
2313   // Add the flag if we have it.
2314   if (Flag.getNode())
2315     RetOps.push_back(Flag);
2316
2317   X86ISD::NodeType opcode = X86ISD::RET_FLAG;
2318   if (CallConv == CallingConv::X86_INTR)
2319     opcode = X86ISD::IRET;
2320   return DAG.getNode(opcode, dl, MVT::Other, RetOps);
2321 }
2322
2323 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2324   if (N->getNumValues() != 1)
2325     return false;
2326   if (!N->hasNUsesOfValue(1, 0))
2327     return false;
2328
2329   SDValue TCChain = Chain;
2330   SDNode *Copy = *N->use_begin();
2331   if (Copy->getOpcode() == ISD::CopyToReg) {
2332     // If the copy has a glue operand, we conservatively assume it isn't safe to
2333     // perform a tail call.
2334     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2335       return false;
2336     TCChain = Copy->getOperand(0);
2337   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2338     return false;
2339
2340   bool HasRet = false;
2341   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2342        UI != UE; ++UI) {
2343     if (UI->getOpcode() != X86ISD::RET_FLAG)
2344       return false;
2345     // If we are returning more than one value, we can definitely
2346     // not make a tail call see PR19530
2347     if (UI->getNumOperands() > 4)
2348       return false;
2349     if (UI->getNumOperands() == 4 &&
2350         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2351       return false;
2352     HasRet = true;
2353   }
2354
2355   if (!HasRet)
2356     return false;
2357
2358   Chain = TCChain;
2359   return true;
2360 }
2361
2362 EVT
2363 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2364                                             ISD::NodeType ExtendKind) const {
2365   MVT ReturnMVT;
2366   // TODO: Is this also valid on 32-bit?
2367   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2368     ReturnMVT = MVT::i8;
2369   else
2370     ReturnMVT = MVT::i32;
2371
2372   EVT MinVT = getRegisterType(Context, ReturnMVT);
2373   return VT.bitsLT(MinVT) ? MinVT : VT;
2374 }
2375
2376 /// Lower the result values of a call into the
2377 /// appropriate copies out of appropriate physical registers.
2378 ///
2379 SDValue
2380 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2381                                    CallingConv::ID CallConv, bool isVarArg,
2382                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2383                                    SDLoc dl, SelectionDAG &DAG,
2384                                    SmallVectorImpl<SDValue> &InVals) const {
2385
2386   // Assign locations to each value returned by this call.
2387   SmallVector<CCValAssign, 16> RVLocs;
2388   bool Is64Bit = Subtarget->is64Bit();
2389   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2390                  *DAG.getContext());
2391   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2392
2393   // Copy all of the result registers out of their specified physreg.
2394   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2395     CCValAssign &VA = RVLocs[i];
2396     EVT CopyVT = VA.getLocVT();
2397
2398     // If this is x86-64, and we disabled SSE, we can't return FP values
2399     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64 || CopyVT == MVT::f128) &&
2400         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2401       report_fatal_error("SSE register return with SSE disabled");
2402     }
2403
2404     // If we prefer to use the value in xmm registers, copy it out as f80 and
2405     // use a truncate to move it from fp stack reg to xmm reg.
2406     bool RoundAfterCopy = false;
2407     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2408         isScalarFPTypeInSSEReg(VA.getValVT())) {
2409       CopyVT = MVT::f80;
2410       RoundAfterCopy = (CopyVT != VA.getLocVT());
2411     }
2412
2413     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2414                                CopyVT, InFlag).getValue(1);
2415     SDValue Val = Chain.getValue(0);
2416
2417     if (RoundAfterCopy)
2418       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2419                         // This truncation won't change the value.
2420                         DAG.getIntPtrConstant(1, dl));
2421
2422     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2423       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2424
2425     InFlag = Chain.getValue(2);
2426     InVals.push_back(Val);
2427   }
2428
2429   return Chain;
2430 }
2431
2432 //===----------------------------------------------------------------------===//
2433 //                C & StdCall & Fast Calling Convention implementation
2434 //===----------------------------------------------------------------------===//
2435 //  StdCall calling convention seems to be standard for many Windows' API
2436 //  routines and around. It differs from C calling convention just a little:
2437 //  callee should clean up the stack, not caller. Symbols should be also
2438 //  decorated in some fancy way :) It doesn't support any vector arguments.
2439 //  For info on fast calling convention see Fast Calling Convention (tail call)
2440 //  implementation LowerX86_32FastCCCallTo.
2441
2442 /// CallIsStructReturn - Determines whether a call uses struct return
2443 /// semantics.
2444 enum StructReturnType {
2445   NotStructReturn,
2446   RegStructReturn,
2447   StackStructReturn
2448 };
2449 static StructReturnType
2450 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs, bool IsMCU) {
2451   if (Outs.empty())
2452     return NotStructReturn;
2453
2454   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2455   if (!Flags.isSRet())
2456     return NotStructReturn;
2457   if (Flags.isInReg() || IsMCU)
2458     return RegStructReturn;
2459   return StackStructReturn;
2460 }
2461
2462 /// Determines whether a function uses struct return semantics.
2463 static StructReturnType
2464 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins, bool IsMCU) {
2465   if (Ins.empty())
2466     return NotStructReturn;
2467
2468   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2469   if (!Flags.isSRet())
2470     return NotStructReturn;
2471   if (Flags.isInReg() || IsMCU)
2472     return RegStructReturn;
2473   return StackStructReturn;
2474 }
2475
2476 /// Make a copy of an aggregate at address specified by "Src" to address
2477 /// "Dst" with size and alignment information specified by the specific
2478 /// parameter attribute. The copy will be passed as a byval function parameter.
2479 static SDValue
2480 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2481                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2482                           SDLoc dl) {
2483   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2484
2485   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2486                        /*isVolatile*/false, /*AlwaysInline=*/true,
2487                        /*isTailCall*/false,
2488                        MachinePointerInfo(), MachinePointerInfo());
2489 }
2490
2491 /// Return true if the calling convention is one that we can guarantee TCO for.
2492 static bool canGuaranteeTCO(CallingConv::ID CC) {
2493   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2494           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2495 }
2496
2497 /// Return true if we might ever do TCO for calls with this calling convention.
2498 static bool mayTailCallThisCC(CallingConv::ID CC) {
2499   switch (CC) {
2500   // C calling conventions:
2501   case CallingConv::C:
2502   case CallingConv::X86_64_Win64:
2503   case CallingConv::X86_64_SysV:
2504   // Callee pop conventions:
2505   case CallingConv::X86_ThisCall:
2506   case CallingConv::X86_StdCall:
2507   case CallingConv::X86_VectorCall:
2508   case CallingConv::X86_FastCall:
2509     return true;
2510   default:
2511     return canGuaranteeTCO(CC);
2512   }
2513 }
2514
2515 /// Return true if the function is being made into a tailcall target by
2516 /// changing its ABI.
2517 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2518   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2519 }
2520
2521 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2522   auto Attr =
2523       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2524   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2525     return false;
2526
2527   CallSite CS(CI);
2528   CallingConv::ID CalleeCC = CS.getCallingConv();
2529   if (!mayTailCallThisCC(CalleeCC))
2530     return false;
2531
2532   return true;
2533 }
2534
2535 SDValue
2536 X86TargetLowering::LowerMemArgument(SDValue Chain,
2537                                     CallingConv::ID CallConv,
2538                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2539                                     SDLoc dl, SelectionDAG &DAG,
2540                                     const CCValAssign &VA,
2541                                     MachineFrameInfo *MFI,
2542                                     unsigned i) const {
2543   // Create the nodes corresponding to a load from this parameter slot.
2544   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2545   bool AlwaysUseMutable = shouldGuaranteeTCO(
2546       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2547   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2548   EVT ValVT;
2549
2550   // If value is passed by pointer we have address passed instead of the value
2551   // itself.
2552   bool ExtendedInMem = VA.isExtInLoc() &&
2553     VA.getValVT().getScalarType() == MVT::i1;
2554
2555   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2556     ValVT = VA.getLocVT();
2557   else
2558     ValVT = VA.getValVT();
2559
2560   // Calculate SP offset of interrupt parameter, re-arrange the slot normally
2561   // taken by a return address.
2562   int Offset = 0;
2563   if (CallConv == CallingConv::X86_INTR) {
2564     const X86Subtarget& Subtarget =
2565         static_cast<const X86Subtarget&>(DAG.getSubtarget());
2566     // X86 interrupts may take one or two arguments.
2567     // On the stack there will be no return address as in regular call.
2568     // Offset of last argument need to be set to -4/-8 bytes.
2569     // Where offset of the first argument out of two, should be set to 0 bytes.
2570     Offset = (Subtarget.is64Bit() ? 8 : 4) * ((i + 1) % Ins.size() - 1);
2571   }
2572
2573   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2574   // changed with more analysis.
2575   // In case of tail call optimization mark all arguments mutable. Since they
2576   // could be overwritten by lowering of arguments in case of a tail call.
2577   if (Flags.isByVal()) {
2578     unsigned Bytes = Flags.getByValSize();
2579     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2580     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2581     // Adjust SP offset of interrupt parameter.
2582     if (CallConv == CallingConv::X86_INTR) {
2583       MFI->setObjectOffset(FI, Offset);
2584     }
2585     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2586   } else {
2587     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2588                                     VA.getLocMemOffset(), isImmutable);
2589     // Adjust SP offset of interrupt parameter.
2590     if (CallConv == CallingConv::X86_INTR) {
2591       MFI->setObjectOffset(FI, Offset);
2592     }
2593
2594     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2595     SDValue Val = DAG.getLoad(
2596         ValVT, dl, Chain, FIN,
2597         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2598         false, false, 0);
2599     return ExtendedInMem ?
2600       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2601   }
2602 }
2603
2604 // FIXME: Get this from tablegen.
2605 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2606                                                 const X86Subtarget *Subtarget) {
2607   assert(Subtarget->is64Bit());
2608
2609   if (Subtarget->isCallingConvWin64(CallConv)) {
2610     static const MCPhysReg GPR64ArgRegsWin64[] = {
2611       X86::RCX, X86::RDX, X86::R8,  X86::R9
2612     };
2613     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2614   }
2615
2616   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2617     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2618   };
2619   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2620 }
2621
2622 // FIXME: Get this from tablegen.
2623 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2624                                                 CallingConv::ID CallConv,
2625                                                 const X86Subtarget *Subtarget) {
2626   assert(Subtarget->is64Bit());
2627   if (Subtarget->isCallingConvWin64(CallConv)) {
2628     // The XMM registers which might contain var arg parameters are shadowed
2629     // in their paired GPR.  So we only need to save the GPR to their home
2630     // slots.
2631     // TODO: __vectorcall will change this.
2632     return None;
2633   }
2634
2635   const Function *Fn = MF.getFunction();
2636   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2637   bool isSoftFloat = Subtarget->useSoftFloat();
2638   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2639          "SSE register cannot be used when SSE is disabled!");
2640   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2641     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2642     // registers.
2643     return None;
2644
2645   static const MCPhysReg XMMArgRegs64Bit[] = {
2646     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2647     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2648   };
2649   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2650 }
2651
2652 SDValue X86TargetLowering::LowerFormalArguments(
2653     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2654     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2655     SmallVectorImpl<SDValue> &InVals) const {
2656   MachineFunction &MF = DAG.getMachineFunction();
2657   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2658   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2659
2660   const Function* Fn = MF.getFunction();
2661   if (Fn->hasExternalLinkage() &&
2662       Subtarget->isTargetCygMing() &&
2663       Fn->getName() == "main")
2664     FuncInfo->setForceFramePointer(true);
2665
2666   MachineFrameInfo *MFI = MF.getFrameInfo();
2667   bool Is64Bit = Subtarget->is64Bit();
2668   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2669
2670   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2671          "Var args not supported with calling convention fastcc, ghc or hipe");
2672
2673   if (CallConv == CallingConv::X86_INTR) {
2674     bool isLegal = Ins.size() == 1 ||
2675                    (Ins.size() == 2 && ((Is64Bit && Ins[1].VT == MVT::i64) ||
2676                                         (!Is64Bit && Ins[1].VT == MVT::i32)));
2677     if (!isLegal)
2678       report_fatal_error("X86 interrupts may take one or two arguments");
2679   }
2680
2681   // Assign locations to all of the incoming arguments.
2682   SmallVector<CCValAssign, 16> ArgLocs;
2683   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2684
2685   // Allocate shadow area for Win64
2686   if (IsWin64)
2687     CCInfo.AllocateStack(32, 8);
2688
2689   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2690
2691   unsigned LastVal = ~0U;
2692   SDValue ArgValue;
2693   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2694     CCValAssign &VA = ArgLocs[i];
2695     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2696     // places.
2697     assert(VA.getValNo() != LastVal &&
2698            "Don't support value assigned to multiple locs yet");
2699     (void)LastVal;
2700     LastVal = VA.getValNo();
2701
2702     if (VA.isRegLoc()) {
2703       EVT RegVT = VA.getLocVT();
2704       const TargetRegisterClass *RC;
2705       if (RegVT == MVT::i32)
2706         RC = &X86::GR32RegClass;
2707       else if (Is64Bit && RegVT == MVT::i64)
2708         RC = &X86::GR64RegClass;
2709       else if (RegVT == MVT::f32)
2710         RC = &X86::FR32RegClass;
2711       else if (RegVT == MVT::f64)
2712         RC = &X86::FR64RegClass;
2713       else if (RegVT == MVT::f128)
2714         RC = &X86::FR128RegClass;
2715       else if (RegVT.is512BitVector())
2716         RC = &X86::VR512RegClass;
2717       else if (RegVT.is256BitVector())
2718         RC = &X86::VR256RegClass;
2719       else if (RegVT.is128BitVector())
2720         RC = &X86::VR128RegClass;
2721       else if (RegVT == MVT::x86mmx)
2722         RC = &X86::VR64RegClass;
2723       else if (RegVT == MVT::i1)
2724         RC = &X86::VK1RegClass;
2725       else if (RegVT == MVT::v8i1)
2726         RC = &X86::VK8RegClass;
2727       else if (RegVT == MVT::v16i1)
2728         RC = &X86::VK16RegClass;
2729       else if (RegVT == MVT::v32i1)
2730         RC = &X86::VK32RegClass;
2731       else if (RegVT == MVT::v64i1)
2732         RC = &X86::VK64RegClass;
2733       else
2734         llvm_unreachable("Unknown argument type!");
2735
2736       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2737       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2738
2739       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2740       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2741       // right size.
2742       if (VA.getLocInfo() == CCValAssign::SExt)
2743         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2744                                DAG.getValueType(VA.getValVT()));
2745       else if (VA.getLocInfo() == CCValAssign::ZExt)
2746         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2747                                DAG.getValueType(VA.getValVT()));
2748       else if (VA.getLocInfo() == CCValAssign::BCvt)
2749         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2750
2751       if (VA.isExtInLoc()) {
2752         // Handle MMX values passed in XMM regs.
2753         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2754           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2755         else
2756           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2757       }
2758     } else {
2759       assert(VA.isMemLoc());
2760       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2761     }
2762
2763     // If value is passed via pointer - do a load.
2764     if (VA.getLocInfo() == CCValAssign::Indirect)
2765       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2766                              MachinePointerInfo(), false, false, false, 0);
2767
2768     InVals.push_back(ArgValue);
2769   }
2770
2771   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2772     // All x86 ABIs require that for returning structs by value we copy the
2773     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2774     // the argument into a virtual register so that we can access it from the
2775     // return points.
2776     if (Ins[i].Flags.isSRet()) {
2777       unsigned Reg = FuncInfo->getSRetReturnReg();
2778       if (!Reg) {
2779         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2780         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2781         FuncInfo->setSRetReturnReg(Reg);
2782       }
2783       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2784       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2785       break;
2786     }
2787   }
2788
2789   unsigned StackSize = CCInfo.getNextStackOffset();
2790   // Align stack specially for tail calls.
2791   if (shouldGuaranteeTCO(CallConv,
2792                          MF.getTarget().Options.GuaranteedTailCallOpt))
2793     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2794
2795   // If the function takes variable number of arguments, make a frame index for
2796   // the start of the first vararg value... for expansion of llvm.va_start. We
2797   // can skip this if there are no va_start calls.
2798   if (MFI->hasVAStart() &&
2799       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2800                    CallConv != CallingConv::X86_ThisCall))) {
2801     FuncInfo->setVarArgsFrameIndex(
2802         MFI->CreateFixedObject(1, StackSize, true));
2803   }
2804
2805   // Figure out if XMM registers are in use.
2806   assert(!(Subtarget->useSoftFloat() &&
2807            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2808          "SSE register cannot be used when SSE is disabled!");
2809
2810   // 64-bit calling conventions support varargs and register parameters, so we
2811   // have to do extra work to spill them in the prologue.
2812   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2813     // Find the first unallocated argument registers.
2814     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2815     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2816     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2817     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2818     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2819            "SSE register cannot be used when SSE is disabled!");
2820
2821     // Gather all the live in physical registers.
2822     SmallVector<SDValue, 6> LiveGPRs;
2823     SmallVector<SDValue, 8> LiveXMMRegs;
2824     SDValue ALVal;
2825     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2826       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2827       LiveGPRs.push_back(
2828           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2829     }
2830     if (!ArgXMMs.empty()) {
2831       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2832       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2833       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2834         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2835         LiveXMMRegs.push_back(
2836             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2837       }
2838     }
2839
2840     if (IsWin64) {
2841       // Get to the caller-allocated home save location.  Add 8 to account
2842       // for the return address.
2843       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2844       FuncInfo->setRegSaveFrameIndex(
2845           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2846       // Fixup to set vararg frame on shadow area (4 x i64).
2847       if (NumIntRegs < 4)
2848         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2849     } else {
2850       // For X86-64, if there are vararg parameters that are passed via
2851       // registers, then we must store them to their spots on the stack so
2852       // they may be loaded by deferencing the result of va_next.
2853       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2854       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2855       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2856           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2857     }
2858
2859     // Store the integer parameter registers.
2860     SmallVector<SDValue, 8> MemOps;
2861     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2862                                       getPointerTy(DAG.getDataLayout()));
2863     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2864     for (SDValue Val : LiveGPRs) {
2865       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2866                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2867       SDValue Store =
2868           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2869                        MachinePointerInfo::getFixedStack(
2870                            DAG.getMachineFunction(),
2871                            FuncInfo->getRegSaveFrameIndex(), Offset),
2872                        false, false, 0);
2873       MemOps.push_back(Store);
2874       Offset += 8;
2875     }
2876
2877     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2878       // Now store the XMM (fp + vector) parameter registers.
2879       SmallVector<SDValue, 12> SaveXMMOps;
2880       SaveXMMOps.push_back(Chain);
2881       SaveXMMOps.push_back(ALVal);
2882       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2883                              FuncInfo->getRegSaveFrameIndex(), dl));
2884       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2885                              FuncInfo->getVarArgsFPOffset(), dl));
2886       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2887                         LiveXMMRegs.end());
2888       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2889                                    MVT::Other, SaveXMMOps));
2890     }
2891
2892     if (!MemOps.empty())
2893       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2894   }
2895
2896   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2897     // Find the largest legal vector type.
2898     MVT VecVT = MVT::Other;
2899     // FIXME: Only some x86_32 calling conventions support AVX512.
2900     if (Subtarget->hasAVX512() &&
2901         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2902                      CallConv == CallingConv::Intel_OCL_BI)))
2903       VecVT = MVT::v16f32;
2904     else if (Subtarget->hasAVX())
2905       VecVT = MVT::v8f32;
2906     else if (Subtarget->hasSSE2())
2907       VecVT = MVT::v4f32;
2908
2909     // We forward some GPRs and some vector types.
2910     SmallVector<MVT, 2> RegParmTypes;
2911     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2912     RegParmTypes.push_back(IntVT);
2913     if (VecVT != MVT::Other)
2914       RegParmTypes.push_back(VecVT);
2915
2916     // Compute the set of forwarded registers. The rest are scratch.
2917     SmallVectorImpl<ForwardedRegister> &Forwards =
2918         FuncInfo->getForwardedMustTailRegParms();
2919     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2920
2921     // Conservatively forward AL on x86_64, since it might be used for varargs.
2922     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2923       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2924       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2925     }
2926
2927     // Copy all forwards from physical to virtual registers.
2928     for (ForwardedRegister &F : Forwards) {
2929       // FIXME: Can we use a less constrained schedule?
2930       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2931       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2932       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2933     }
2934   }
2935
2936   // Some CCs need callee pop.
2937   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2938                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2939     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2940   } else if (CallConv == CallingConv::X86_INTR && Ins.size() == 2) {
2941     // X86 interrupts must pop the error code if present
2942     FuncInfo->setBytesToPopOnReturn(Is64Bit ? 8 : 4);
2943   } else {
2944     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2945     // If this is an sret function, the return should pop the hidden pointer.
2946     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2947         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2948         argsAreStructReturn(Ins, Subtarget->isTargetMCU()) == StackStructReturn)
2949       FuncInfo->setBytesToPopOnReturn(4);
2950   }
2951
2952   if (!Is64Bit) {
2953     // RegSaveFrameIndex is X86-64 only.
2954     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2955     if (CallConv == CallingConv::X86_FastCall ||
2956         CallConv == CallingConv::X86_ThisCall)
2957       // fastcc functions can't have varargs.
2958       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2959   }
2960
2961   FuncInfo->setArgumentStackSize(StackSize);
2962
2963   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2964     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2965     if (Personality == EHPersonality::CoreCLR) {
2966       assert(Is64Bit);
2967       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2968       // that we'd prefer this slot be allocated towards the bottom of the frame
2969       // (i.e. near the stack pointer after allocating the frame).  Every
2970       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2971       // offset from the bottom of this and each funclet's frame must be the
2972       // same, so the size of funclets' (mostly empty) frames is dictated by
2973       // how far this slot is from the bottom (since they allocate just enough
2974       // space to accomodate holding this slot at the correct offset).
2975       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2976       EHInfo->PSPSymFrameIdx = PSPSymFI;
2977     }
2978   }
2979
2980   return Chain;
2981 }
2982
2983 SDValue
2984 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2985                                     SDValue StackPtr, SDValue Arg,
2986                                     SDLoc dl, SelectionDAG &DAG,
2987                                     const CCValAssign &VA,
2988                                     ISD::ArgFlagsTy Flags) const {
2989   unsigned LocMemOffset = VA.getLocMemOffset();
2990   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2991   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2992                        StackPtr, PtrOff);
2993   if (Flags.isByVal())
2994     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2995
2996   return DAG.getStore(
2997       Chain, dl, Arg, PtrOff,
2998       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2999       false, false, 0);
3000 }
3001
3002 /// Emit a load of return address if tail call
3003 /// optimization is performed and it is required.
3004 SDValue
3005 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
3006                                            SDValue &OutRetAddr, SDValue Chain,
3007                                            bool IsTailCall, bool Is64Bit,
3008                                            int FPDiff, SDLoc dl) const {
3009   // Adjust the Return address stack slot.
3010   EVT VT = getPointerTy(DAG.getDataLayout());
3011   OutRetAddr = getReturnAddressFrameIndex(DAG);
3012
3013   // Load the "old" Return address.
3014   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
3015                            false, false, false, 0);
3016   return SDValue(OutRetAddr.getNode(), 1);
3017 }
3018
3019 /// Emit a store of the return address if tail call
3020 /// optimization is performed and it is required (FPDiff!=0).
3021 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
3022                                         SDValue Chain, SDValue RetAddrFrIdx,
3023                                         EVT PtrVT, unsigned SlotSize,
3024                                         int FPDiff, SDLoc dl) {
3025   // Store the return address to the appropriate stack slot.
3026   if (!FPDiff) return Chain;
3027   // Calculate the new stack slot for the return address.
3028   int NewReturnAddrFI =
3029     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
3030                                          false);
3031   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
3032   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
3033                        MachinePointerInfo::getFixedStack(
3034                            DAG.getMachineFunction(), NewReturnAddrFI),
3035                        false, false, 0);
3036   return Chain;
3037 }
3038
3039 /// Returns a vector_shuffle mask for an movs{s|d}, movd
3040 /// operation of specified width.
3041 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
3042                        SDValue V2) {
3043   unsigned NumElems = VT.getVectorNumElements();
3044   SmallVector<int, 8> Mask;
3045   Mask.push_back(NumElems);
3046   for (unsigned i = 1; i != NumElems; ++i)
3047     Mask.push_back(i);
3048   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3049 }
3050
3051 SDValue
3052 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3053                              SmallVectorImpl<SDValue> &InVals) const {
3054   SelectionDAG &DAG                     = CLI.DAG;
3055   SDLoc &dl                             = CLI.DL;
3056   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3057   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3058   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3059   SDValue Chain                         = CLI.Chain;
3060   SDValue Callee                        = CLI.Callee;
3061   CallingConv::ID CallConv              = CLI.CallConv;
3062   bool &isTailCall                      = CLI.IsTailCall;
3063   bool isVarArg                         = CLI.IsVarArg;
3064
3065   MachineFunction &MF = DAG.getMachineFunction();
3066   bool Is64Bit        = Subtarget->is64Bit();
3067   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3068   StructReturnType SR = callIsStructReturn(Outs, Subtarget->isTargetMCU());
3069   bool IsSibcall      = false;
3070   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3071   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3072
3073   if (CallConv == CallingConv::X86_INTR)
3074     report_fatal_error("X86 interrupts may not be called directly");
3075
3076   if (Attr.getValueAsString() == "true")
3077     isTailCall = false;
3078
3079   if (Subtarget->isPICStyleGOT() &&
3080       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3081     // If we are using a GOT, disable tail calls to external symbols with
3082     // default visibility. Tail calling such a symbol requires using a GOT
3083     // relocation, which forces early binding of the symbol. This breaks code
3084     // that require lazy function symbol resolution. Using musttail or
3085     // GuaranteedTailCallOpt will override this.
3086     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3087     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3088                G->getGlobal()->hasDefaultVisibility()))
3089       isTailCall = false;
3090   }
3091
3092   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3093   if (IsMustTail) {
3094     // Force this to be a tail call.  The verifier rules are enough to ensure
3095     // that we can lower this successfully without moving the return address
3096     // around.
3097     isTailCall = true;
3098   } else if (isTailCall) {
3099     // Check if it's really possible to do a tail call.
3100     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3101                     isVarArg, SR != NotStructReturn,
3102                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3103                     Outs, OutVals, Ins, DAG);
3104
3105     // Sibcalls are automatically detected tailcalls which do not require
3106     // ABI changes.
3107     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3108       IsSibcall = true;
3109
3110     if (isTailCall)
3111       ++NumTailCalls;
3112   }
3113
3114   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3115          "Var args not supported with calling convention fastcc, ghc or hipe");
3116
3117   // Analyze operands of the call, assigning locations to each operand.
3118   SmallVector<CCValAssign, 16> ArgLocs;
3119   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3120
3121   // Allocate shadow area for Win64
3122   if (IsWin64)
3123     CCInfo.AllocateStack(32, 8);
3124
3125   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3126
3127   // Get a count of how many bytes are to be pushed on the stack.
3128   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3129   if (IsSibcall)
3130     // This is a sibcall. The memory operands are available in caller's
3131     // own caller's stack.
3132     NumBytes = 0;
3133   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3134            canGuaranteeTCO(CallConv))
3135     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3136
3137   int FPDiff = 0;
3138   if (isTailCall && !IsSibcall && !IsMustTail) {
3139     // Lower arguments at fp - stackoffset + fpdiff.
3140     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3141
3142     FPDiff = NumBytesCallerPushed - NumBytes;
3143
3144     // Set the delta of movement of the returnaddr stackslot.
3145     // But only set if delta is greater than previous delta.
3146     if (FPDiff < X86Info->getTCReturnAddrDelta())
3147       X86Info->setTCReturnAddrDelta(FPDiff);
3148   }
3149
3150   unsigned NumBytesToPush = NumBytes;
3151   unsigned NumBytesToPop = NumBytes;
3152
3153   // If we have an inalloca argument, all stack space has already been allocated
3154   // for us and be right at the top of the stack.  We don't support multiple
3155   // arguments passed in memory when using inalloca.
3156   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3157     NumBytesToPush = 0;
3158     if (!ArgLocs.back().isMemLoc())
3159       report_fatal_error("cannot use inalloca attribute on a register "
3160                          "parameter");
3161     if (ArgLocs.back().getLocMemOffset() != 0)
3162       report_fatal_error("any parameter with the inalloca attribute must be "
3163                          "the only memory argument");
3164   }
3165
3166   if (!IsSibcall)
3167     Chain = DAG.getCALLSEQ_START(
3168         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3169
3170   SDValue RetAddrFrIdx;
3171   // Load return address for tail calls.
3172   if (isTailCall && FPDiff)
3173     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3174                                     Is64Bit, FPDiff, dl);
3175
3176   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3177   SmallVector<SDValue, 8> MemOpChains;
3178   SDValue StackPtr;
3179
3180   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3181   // of tail call optimization arguments are handle later.
3182   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3183   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3184     // Skip inalloca arguments, they have already been written.
3185     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3186     if (Flags.isInAlloca())
3187       continue;
3188
3189     CCValAssign &VA = ArgLocs[i];
3190     EVT RegVT = VA.getLocVT();
3191     SDValue Arg = OutVals[i];
3192     bool isByVal = Flags.isByVal();
3193
3194     // Promote the value if needed.
3195     switch (VA.getLocInfo()) {
3196     default: llvm_unreachable("Unknown loc info!");
3197     case CCValAssign::Full: break;
3198     case CCValAssign::SExt:
3199       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3200       break;
3201     case CCValAssign::ZExt:
3202       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3203       break;
3204     case CCValAssign::AExt:
3205       if (Arg.getValueType().isVector() &&
3206           Arg.getValueType().getVectorElementType() == MVT::i1)
3207         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3208       else if (RegVT.is128BitVector()) {
3209         // Special case: passing MMX values in XMM registers.
3210         Arg = DAG.getBitcast(MVT::i64, Arg);
3211         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3212         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3213       } else
3214         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3215       break;
3216     case CCValAssign::BCvt:
3217       Arg = DAG.getBitcast(RegVT, Arg);
3218       break;
3219     case CCValAssign::Indirect: {
3220       // Store the argument.
3221       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3222       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3223       Chain = DAG.getStore(
3224           Chain, dl, Arg, SpillSlot,
3225           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3226           false, false, 0);
3227       Arg = SpillSlot;
3228       break;
3229     }
3230     }
3231
3232     if (VA.isRegLoc()) {
3233       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3234       if (isVarArg && IsWin64) {
3235         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3236         // shadow reg if callee is a varargs function.
3237         unsigned ShadowReg = 0;
3238         switch (VA.getLocReg()) {
3239         case X86::XMM0: ShadowReg = X86::RCX; break;
3240         case X86::XMM1: ShadowReg = X86::RDX; break;
3241         case X86::XMM2: ShadowReg = X86::R8; break;
3242         case X86::XMM3: ShadowReg = X86::R9; break;
3243         }
3244         if (ShadowReg)
3245           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3246       }
3247     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3248       assert(VA.isMemLoc());
3249       if (!StackPtr.getNode())
3250         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3251                                       getPointerTy(DAG.getDataLayout()));
3252       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3253                                              dl, DAG, VA, Flags));
3254     }
3255   }
3256
3257   if (!MemOpChains.empty())
3258     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3259
3260   if (Subtarget->isPICStyleGOT()) {
3261     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3262     // GOT pointer.
3263     if (!isTailCall) {
3264       RegsToPass.push_back(std::make_pair(
3265           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3266                                           getPointerTy(DAG.getDataLayout()))));
3267     } else {
3268       // If we are tail calling and generating PIC/GOT style code load the
3269       // address of the callee into ECX. The value in ecx is used as target of
3270       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3271       // for tail calls on PIC/GOT architectures. Normally we would just put the
3272       // address of GOT into ebx and then call target@PLT. But for tail calls
3273       // ebx would be restored (since ebx is callee saved) before jumping to the
3274       // target@PLT.
3275
3276       // Note: The actual moving to ECX is done further down.
3277       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3278       if (G && !G->getGlobal()->hasLocalLinkage() &&
3279           G->getGlobal()->hasDefaultVisibility())
3280         Callee = LowerGlobalAddress(Callee, DAG);
3281       else if (isa<ExternalSymbolSDNode>(Callee))
3282         Callee = LowerExternalSymbol(Callee, DAG);
3283     }
3284   }
3285
3286   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3287     // From AMD64 ABI document:
3288     // For calls that may call functions that use varargs or stdargs
3289     // (prototype-less calls or calls to functions containing ellipsis (...) in
3290     // the declaration) %al is used as hidden argument to specify the number
3291     // of SSE registers used. The contents of %al do not need to match exactly
3292     // the number of registers, but must be an ubound on the number of SSE
3293     // registers used and is in the range 0 - 8 inclusive.
3294
3295     // Count the number of XMM registers allocated.
3296     static const MCPhysReg XMMArgRegs[] = {
3297       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3298       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3299     };
3300     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3301     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3302            && "SSE registers cannot be used when SSE is disabled");
3303
3304     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3305                                         DAG.getConstant(NumXMMRegs, dl,
3306                                                         MVT::i8)));
3307   }
3308
3309   if (isVarArg && IsMustTail) {
3310     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3311     for (const auto &F : Forwards) {
3312       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3313       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3314     }
3315   }
3316
3317   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3318   // don't need this because the eligibility check rejects calls that require
3319   // shuffling arguments passed in memory.
3320   if (!IsSibcall && isTailCall) {
3321     // Force all the incoming stack arguments to be loaded from the stack
3322     // before any new outgoing arguments are stored to the stack, because the
3323     // outgoing stack slots may alias the incoming argument stack slots, and
3324     // the alias isn't otherwise explicit. This is slightly more conservative
3325     // than necessary, because it means that each store effectively depends
3326     // on every argument instead of just those arguments it would clobber.
3327     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3328
3329     SmallVector<SDValue, 8> MemOpChains2;
3330     SDValue FIN;
3331     int FI = 0;
3332     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3333       CCValAssign &VA = ArgLocs[i];
3334       if (VA.isRegLoc())
3335         continue;
3336       assert(VA.isMemLoc());
3337       SDValue Arg = OutVals[i];
3338       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3339       // Skip inalloca arguments.  They don't require any work.
3340       if (Flags.isInAlloca())
3341         continue;
3342       // Create frame index.
3343       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3344       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3345       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3346       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3347
3348       if (Flags.isByVal()) {
3349         // Copy relative to framepointer.
3350         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3351         if (!StackPtr.getNode())
3352           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3353                                         getPointerTy(DAG.getDataLayout()));
3354         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3355                              StackPtr, Source);
3356
3357         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3358                                                          ArgChain,
3359                                                          Flags, DAG, dl));
3360       } else {
3361         // Store relative to framepointer.
3362         MemOpChains2.push_back(DAG.getStore(
3363             ArgChain, dl, Arg, FIN,
3364             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3365             false, false, 0));
3366       }
3367     }
3368
3369     if (!MemOpChains2.empty())
3370       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3371
3372     // Store the return address to the appropriate stack slot.
3373     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3374                                      getPointerTy(DAG.getDataLayout()),
3375                                      RegInfo->getSlotSize(), FPDiff, dl);
3376   }
3377
3378   // Build a sequence of copy-to-reg nodes chained together with token chain
3379   // and flag operands which copy the outgoing args into registers.
3380   SDValue InFlag;
3381   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3382     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3383                              RegsToPass[i].second, InFlag);
3384     InFlag = Chain.getValue(1);
3385   }
3386
3387   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3388     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3389     // In the 64-bit large code model, we have to make all calls
3390     // through a register, since the call instruction's 32-bit
3391     // pc-relative offset may not be large enough to hold the whole
3392     // address.
3393   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3394     // If the callee is a GlobalAddress node (quite common, every direct call
3395     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3396     // it.
3397     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3398
3399     // We should use extra load for direct calls to dllimported functions in
3400     // non-JIT mode.
3401     const GlobalValue *GV = G->getGlobal();
3402     if (!GV->hasDLLImportStorageClass()) {
3403       unsigned char OpFlags = 0;
3404       bool ExtraLoad = false;
3405       unsigned WrapperKind = ISD::DELETED_NODE;
3406
3407       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3408       // external symbols most go through the PLT in PIC mode.  If the symbol
3409       // has hidden or protected visibility, or if it is static or local, then
3410       // we don't need to use the PLT - we can directly call it.
3411       if (Subtarget->isTargetELF() &&
3412           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3413           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3414         OpFlags = X86II::MO_PLT;
3415       } else if (Subtarget->isPICStyleStubAny() &&
3416                  !GV->isStrongDefinitionForLinker() &&
3417                  (!Subtarget->getTargetTriple().isMacOSX() ||
3418                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3419         // PC-relative references to external symbols should go through $stub,
3420         // unless we're building with the leopard linker or later, which
3421         // automatically synthesizes these stubs.
3422         OpFlags = X86II::MO_DARWIN_STUB;
3423       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3424                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3425         // If the function is marked as non-lazy, generate an indirect call
3426         // which loads from the GOT directly. This avoids runtime overhead
3427         // at the cost of eager binding (and one extra byte of encoding).
3428         OpFlags = X86II::MO_GOTPCREL;
3429         WrapperKind = X86ISD::WrapperRIP;
3430         ExtraLoad = true;
3431       }
3432
3433       Callee = DAG.getTargetGlobalAddress(
3434           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3435
3436       // Add a wrapper if needed.
3437       if (WrapperKind != ISD::DELETED_NODE)
3438         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3439                              getPointerTy(DAG.getDataLayout()), Callee);
3440       // Add extra indirection if needed.
3441       if (ExtraLoad)
3442         Callee = DAG.getLoad(
3443             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3444             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3445             false, 0);
3446     }
3447   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3448     unsigned char OpFlags = 0;
3449
3450     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3451     // external symbols should go through the PLT.
3452     if (Subtarget->isTargetELF() &&
3453         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3454       OpFlags = X86II::MO_PLT;
3455     } else if (Subtarget->isPICStyleStubAny() &&
3456                (!Subtarget->getTargetTriple().isMacOSX() ||
3457                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3458       // PC-relative references to external symbols should go through $stub,
3459       // unless we're building with the leopard linker or later, which
3460       // automatically synthesizes these stubs.
3461       OpFlags = X86II::MO_DARWIN_STUB;
3462     }
3463
3464     Callee = DAG.getTargetExternalSymbol(
3465         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3466   } else if (Subtarget->isTarget64BitILP32() &&
3467              Callee->getValueType(0) == MVT::i32) {
3468     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3469     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3470   }
3471
3472   // Returns a chain & a flag for retval copy to use.
3473   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3474   SmallVector<SDValue, 8> Ops;
3475
3476   if (!IsSibcall && isTailCall) {
3477     Chain = DAG.getCALLSEQ_END(Chain,
3478                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3479                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3480     InFlag = Chain.getValue(1);
3481   }
3482
3483   Ops.push_back(Chain);
3484   Ops.push_back(Callee);
3485
3486   if (isTailCall)
3487     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3488
3489   // Add argument registers to the end of the list so that they are known live
3490   // into the call.
3491   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3492     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3493                                   RegsToPass[i].second.getValueType()));
3494
3495   // Add a register mask operand representing the call-preserved registers.
3496   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3497   assert(Mask && "Missing call preserved mask for calling convention");
3498
3499   // If this is an invoke in a 32-bit function using a funclet-based
3500   // personality, assume the function clobbers all registers. If an exception
3501   // is thrown, the runtime will not restore CSRs.
3502   // FIXME: Model this more precisely so that we can register allocate across
3503   // the normal edge and spill and fill across the exceptional edge.
3504   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3505     const Function *CallerFn = MF.getFunction();
3506     EHPersonality Pers =
3507         CallerFn->hasPersonalityFn()
3508             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3509             : EHPersonality::Unknown;
3510     if (isFuncletEHPersonality(Pers))
3511       Mask = RegInfo->getNoPreservedMask();
3512   }
3513
3514   Ops.push_back(DAG.getRegisterMask(Mask));
3515
3516   if (InFlag.getNode())
3517     Ops.push_back(InFlag);
3518
3519   if (isTailCall) {
3520     // We used to do:
3521     //// If this is the first return lowered for this function, add the regs
3522     //// to the liveout set for the function.
3523     // This isn't right, although it's probably harmless on x86; liveouts
3524     // should be computed from returns not tail calls.  Consider a void
3525     // function making a tail call to a function returning int.
3526     MF.getFrameInfo()->setHasTailCall();
3527     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3528   }
3529
3530   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3531   InFlag = Chain.getValue(1);
3532
3533   // Create the CALLSEQ_END node.
3534   unsigned NumBytesForCalleeToPop;
3535   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3536                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3537     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3538   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3539            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3540            SR == StackStructReturn)
3541     // If this is a call to a struct-return function, the callee
3542     // pops the hidden struct pointer, so we have to push it back.
3543     // This is common for Darwin/X86, Linux & Mingw32 targets.
3544     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3545     NumBytesForCalleeToPop = 4;
3546   else
3547     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3548
3549   // Returns a flag for retval copy to use.
3550   if (!IsSibcall) {
3551     Chain = DAG.getCALLSEQ_END(Chain,
3552                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3553                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3554                                                      true),
3555                                InFlag, dl);
3556     InFlag = Chain.getValue(1);
3557   }
3558
3559   // Handle result values, copying them out of physregs into vregs that we
3560   // return.
3561   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3562                          Ins, dl, DAG, InVals);
3563 }
3564
3565 //===----------------------------------------------------------------------===//
3566 //                Fast Calling Convention (tail call) implementation
3567 //===----------------------------------------------------------------------===//
3568
3569 //  Like std call, callee cleans arguments, convention except that ECX is
3570 //  reserved for storing the tail called function address. Only 2 registers are
3571 //  free for argument passing (inreg). Tail call optimization is performed
3572 //  provided:
3573 //                * tailcallopt is enabled
3574 //                * caller/callee are fastcc
3575 //  On X86_64 architecture with GOT-style position independent code only local
3576 //  (within module) calls are supported at the moment.
3577 //  To keep the stack aligned according to platform abi the function
3578 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3579 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3580 //  If a tail called function callee has more arguments than the caller the
3581 //  caller needs to make sure that there is room to move the RETADDR to. This is
3582 //  achieved by reserving an area the size of the argument delta right after the
3583 //  original RETADDR, but before the saved framepointer or the spilled registers
3584 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3585 //  stack layout:
3586 //    arg1
3587 //    arg2
3588 //    RETADDR
3589 //    [ new RETADDR
3590 //      move area ]
3591 //    (possible EBP)
3592 //    ESI
3593 //    EDI
3594 //    local1 ..
3595
3596 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3597 /// requirement.
3598 unsigned
3599 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3600                                                SelectionDAG& DAG) const {
3601   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3602   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3603   unsigned StackAlignment = TFI.getStackAlignment();
3604   uint64_t AlignMask = StackAlignment - 1;
3605   int64_t Offset = StackSize;
3606   unsigned SlotSize = RegInfo->getSlotSize();
3607   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3608     // Number smaller than 12 so just add the difference.
3609     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3610   } else {
3611     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3612     Offset = ((~AlignMask) & Offset) + StackAlignment +
3613       (StackAlignment-SlotSize);
3614   }
3615   return Offset;
3616 }
3617
3618 /// Return true if the given stack call argument is already available in the
3619 /// same position (relatively) of the caller's incoming argument stack.
3620 static
3621 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3622                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3623                          const X86InstrInfo *TII) {
3624   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3625   int FI = INT_MAX;
3626   if (Arg.getOpcode() == ISD::CopyFromReg) {
3627     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3628     if (!TargetRegisterInfo::isVirtualRegister(VR))
3629       return false;
3630     MachineInstr *Def = MRI->getVRegDef(VR);
3631     if (!Def)
3632       return false;
3633     if (!Flags.isByVal()) {
3634       if (!TII->isLoadFromStackSlot(Def, FI))
3635         return false;
3636     } else {
3637       unsigned Opcode = Def->getOpcode();
3638       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3639            Opcode == X86::LEA64_32r) &&
3640           Def->getOperand(1).isFI()) {
3641         FI = Def->getOperand(1).getIndex();
3642         Bytes = Flags.getByValSize();
3643       } else
3644         return false;
3645     }
3646   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3647     if (Flags.isByVal())
3648       // ByVal argument is passed in as a pointer but it's now being
3649       // dereferenced. e.g.
3650       // define @foo(%struct.X* %A) {
3651       //   tail call @bar(%struct.X* byval %A)
3652       // }
3653       return false;
3654     SDValue Ptr = Ld->getBasePtr();
3655     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3656     if (!FINode)
3657       return false;
3658     FI = FINode->getIndex();
3659   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3660     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3661     FI = FINode->getIndex();
3662     Bytes = Flags.getByValSize();
3663   } else
3664     return false;
3665
3666   assert(FI != INT_MAX);
3667   if (!MFI->isFixedObjectIndex(FI))
3668     return false;
3669   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3670 }
3671
3672 /// Check whether the call is eligible for tail call optimization. Targets
3673 /// that want to do tail call optimization should implement this function.
3674 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3675     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3676     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3677     const SmallVectorImpl<ISD::OutputArg> &Outs,
3678     const SmallVectorImpl<SDValue> &OutVals,
3679     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3680   if (!mayTailCallThisCC(CalleeCC))
3681     return false;
3682
3683   // If -tailcallopt is specified, make fastcc functions tail-callable.
3684   MachineFunction &MF = DAG.getMachineFunction();
3685   const Function *CallerF = MF.getFunction();
3686
3687   // If the function return type is x86_fp80 and the callee return type is not,
3688   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3689   // perform a tailcall optimization here.
3690   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3691     return false;
3692
3693   CallingConv::ID CallerCC = CallerF->getCallingConv();
3694   bool CCMatch = CallerCC == CalleeCC;
3695   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3696   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3697
3698   // Win64 functions have extra shadow space for argument homing. Don't do the
3699   // sibcall if the caller and callee have mismatched expectations for this
3700   // space.
3701   if (IsCalleeWin64 != IsCallerWin64)
3702     return false;
3703
3704   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3705     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3706       return true;
3707     return false;
3708   }
3709
3710   // Look for obvious safe cases to perform tail call optimization that do not
3711   // require ABI changes. This is what gcc calls sibcall.
3712
3713   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3714   // emit a special epilogue.
3715   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3716   if (RegInfo->needsStackRealignment(MF))
3717     return false;
3718
3719   // Also avoid sibcall optimization if either caller or callee uses struct
3720   // return semantics.
3721   if (isCalleeStructRet || isCallerStructRet)
3722     return false;
3723
3724   // Do not sibcall optimize vararg calls unless all arguments are passed via
3725   // registers.
3726   if (isVarArg && !Outs.empty()) {
3727     // Optimizing for varargs on Win64 is unlikely to be safe without
3728     // additional testing.
3729     if (IsCalleeWin64 || IsCallerWin64)
3730       return false;
3731
3732     SmallVector<CCValAssign, 16> ArgLocs;
3733     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3734                    *DAG.getContext());
3735
3736     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3737     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3738       if (!ArgLocs[i].isRegLoc())
3739         return false;
3740   }
3741
3742   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3743   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3744   // this into a sibcall.
3745   bool Unused = false;
3746   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3747     if (!Ins[i].Used) {
3748       Unused = true;
3749       break;
3750     }
3751   }
3752   if (Unused) {
3753     SmallVector<CCValAssign, 16> RVLocs;
3754     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3755                    *DAG.getContext());
3756     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3757     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3758       CCValAssign &VA = RVLocs[i];
3759       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3760         return false;
3761     }
3762   }
3763
3764   // If the calling conventions do not match, then we'd better make sure the
3765   // results are returned in the same way as what the caller expects.
3766   if (!CCMatch) {
3767     SmallVector<CCValAssign, 16> RVLocs1;
3768     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3769                     *DAG.getContext());
3770     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3771
3772     SmallVector<CCValAssign, 16> RVLocs2;
3773     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3774                     *DAG.getContext());
3775     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3776
3777     if (RVLocs1.size() != RVLocs2.size())
3778       return false;
3779     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3780       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3781         return false;
3782       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3783         return false;
3784       if (RVLocs1[i].isRegLoc()) {
3785         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3786           return false;
3787       } else {
3788         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3789           return false;
3790       }
3791     }
3792   }
3793
3794   unsigned StackArgsSize = 0;
3795
3796   // If the callee takes no arguments then go on to check the results of the
3797   // call.
3798   if (!Outs.empty()) {
3799     // Check if stack adjustment is needed. For now, do not do this if any
3800     // argument is passed on the stack.
3801     SmallVector<CCValAssign, 16> ArgLocs;
3802     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3803                    *DAG.getContext());
3804