lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1295       MVT VT = (MVT::SimpleValueType)i;
1296
1297       // Do not attempt to promote non-256-bit vectors
1298       if (!VT.is256BitVector())
1299         continue;
1300
1301       setOperationAction(ISD::AND,    VT, Promote);
1302       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1303       setOperationAction(ISD::OR,     VT, Promote);
1304       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1305       setOperationAction(ISD::XOR,    VT, Promote);
1306       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1307       setOperationAction(ISD::LOAD,   VT, Promote);
1308       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1309       setOperationAction(ISD::SELECT, VT, Promote);
1310       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1311     }
1312   }
1313
1314   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1315     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1316     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1317     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1318     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1319
1320     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1321     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1322     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1323
1324     for (MVT VT : MVT::fp_vector_valuetypes())
1325       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1326
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1333     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1334     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1335     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1336     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1337     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1338     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1339
1340     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1341     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1342     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1343     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1344     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1345     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1346     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1347     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1348     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1349     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1352     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1353     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1354
1355     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1356     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1357     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1358     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1359     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1360     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1361
1362     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1363     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1364     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1365     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1366     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1367     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1368     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1369     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1370
1371     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1373     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1374     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1376     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1377     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1378     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1379     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1381     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1382     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1383     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1384     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1385     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1386     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1387
1388     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1389     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1390     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1391     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1392     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1393     if (Subtarget->hasVLX()){
1394       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1395       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1396       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1397       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1398       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1399
1400       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1401       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1402       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1403       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1404       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1405     }
1406     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1407     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1409     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1413       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1414
1415       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1416       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1419       if (Subtarget->hasVLX()) {
1420         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1422         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1424         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1426         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1428       }
1429     }
1430     if (Subtarget->hasVLX()) {
1431       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1432       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1436       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1439     }
1440     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1441     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1443     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1445     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1447     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1452     if (Subtarget->hasDQI()) {
1453       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1455     }
1456     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1457     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1458     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1460     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1462     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1464     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1466
1467     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1472
1473     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1475
1476     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1477
1478     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1480     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1482     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1483     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1489
1490     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1491     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1492     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1498
1499     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1500     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1501
1502     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1503     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1504
1505     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1508     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1509
1510     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1511     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1512
1513     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1514     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1515
1516     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1517     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1518     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1520     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1521     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1522
1523     if (Subtarget->hasCDI()) {
1524       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1525       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1528
1529       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1530       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1531       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1533       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1534       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1537
1538       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1539       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1540
1541       if (Subtarget->hasVLX()) {
1542         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1543         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1544         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1546         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1547         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1550
1551         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1552         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1555       } else {
1556         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1557         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1558         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1560         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1561         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1564       }
1565     } // Subtarget->hasCDI()
1566
1567     if (Subtarget->hasDQI()) {
1568       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1569       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1570       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1571     }
1572     // Custom lower several nodes.
1573     for (MVT VT : MVT::vector_valuetypes()) {
1574       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1575       if (EltSize == 1) {
1576         setOperationAction(ISD::AND, VT, Legal);
1577         setOperationAction(ISD::OR,  VT, Legal);
1578         setOperationAction(ISD::XOR,  VT, Legal);
1579       }
1580       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1581         setOperationAction(ISD::MGATHER,  VT, Custom);
1582         setOperationAction(ISD::MSCATTER, VT, Custom);
1583       }
1584       // Extract subvector is special because the value type
1585       // (result) is 256/128-bit but the source is 512-bit wide.
1586       if (VT.is128BitVector() || VT.is256BitVector()) {
1587         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1588       }
1589       if (VT.getVectorElementType() == MVT::i1)
1590         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1591
1592       // Do not attempt to custom lower other non-512-bit vectors
1593       if (!VT.is512BitVector())
1594         continue;
1595
1596       if (EltSize >= 32) {
1597         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1598         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1599         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1600         setOperationAction(ISD::VSELECT,             VT, Legal);
1601         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1602         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1603         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1604         setOperationAction(ISD::MLOAD,               VT, Legal);
1605         setOperationAction(ISD::MSTORE,              VT, Legal);
1606       }
1607     }
1608     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1609       MVT VT = (MVT::SimpleValueType)i;
1610
1611       // Do not attempt to promote non-512-bit vectors.
1612       if (!VT.is512BitVector())
1613         continue;
1614
1615       setOperationAction(ISD::SELECT, VT, Promote);
1616       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1617     }
1618   }// has  AVX-512
1619
1620   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1621     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1622     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1623
1624     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1625     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1626
1627     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1628     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1629     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1630     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1631     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1635     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1636     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1637     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1640     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1641     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1644     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1645     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1646     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1647     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1648     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1649     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1652     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1653     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1655     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1660     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1661     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1662     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1665     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1668
1669     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1670     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1672     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1674     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1676     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1677
1678     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1679     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1680     if (Subtarget->hasVLX())
1681       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1682
1683     if (Subtarget->hasCDI()) {
1684       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1685       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1687       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1688     }
1689
1690     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1691       const MVT VT = (MVT::SimpleValueType)i;
1692
1693       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1694
1695       // Do not attempt to promote non-512-bit vectors.
1696       if (!VT.is512BitVector())
1697         continue;
1698
1699       if (EltSize < 32) {
1700         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1701         setOperationAction(ISD::VSELECT,             VT, Legal);
1702       }
1703     }
1704   }
1705
1706   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1707     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1708     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1709
1710     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1711     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1714     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1715     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1716     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1717     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1719     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1721     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1722
1723     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1724     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1725     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1726     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1727     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1728     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1729     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1730     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1731
1732     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1733     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1734     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1735     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1736     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1737     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1738     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1739     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1740   }
1741
1742   // We want to custom lower some of our intrinsics.
1743   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1744   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1745   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1746   if (!Subtarget->is64Bit())
1747     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1748
1749   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1750   // handle type legalization for these operations here.
1751   //
1752   // FIXME: We really should do custom legalization for addition and
1753   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1754   // than generic legalization for 64-bit multiplication-with-overflow, though.
1755   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1756     // Add/Sub/Mul with overflow operations are custom lowered.
1757     MVT VT = IntVTs[i];
1758     setOperationAction(ISD::SADDO, VT, Custom);
1759     setOperationAction(ISD::UADDO, VT, Custom);
1760     setOperationAction(ISD::SSUBO, VT, Custom);
1761     setOperationAction(ISD::USUBO, VT, Custom);
1762     setOperationAction(ISD::SMULO, VT, Custom);
1763     setOperationAction(ISD::UMULO, VT, Custom);
1764   }
1765
1766   if (!Subtarget->is64Bit()) {
1767     // These libcalls are not available in 32-bit.
1768     setLibcallName(RTLIB::SHL_I128, nullptr);
1769     setLibcallName(RTLIB::SRL_I128, nullptr);
1770     setLibcallName(RTLIB::SRA_I128, nullptr);
1771   }
1772
1773   // Combine sin / cos into one node or libcall if possible.
1774   if (Subtarget->hasSinCos()) {
1775     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1776     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1777     if (Subtarget->isTargetDarwin()) {
1778       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1779       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1780       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1781       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1782     }
1783   }
1784
1785   if (Subtarget->isTargetWin64()) {
1786     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1787     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1788     setOperationAction(ISD::SREM, MVT::i128, Custom);
1789     setOperationAction(ISD::UREM, MVT::i128, Custom);
1790     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1791     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1792   }
1793
1794   // We have target-specific dag combine patterns for the following nodes:
1795   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1796   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1797   setTargetDAGCombine(ISD::BITCAST);
1798   setTargetDAGCombine(ISD::VSELECT);
1799   setTargetDAGCombine(ISD::SELECT);
1800   setTargetDAGCombine(ISD::SHL);
1801   setTargetDAGCombine(ISD::SRA);
1802   setTargetDAGCombine(ISD::SRL);
1803   setTargetDAGCombine(ISD::OR);
1804   setTargetDAGCombine(ISD::AND);
1805   setTargetDAGCombine(ISD::ADD);
1806   setTargetDAGCombine(ISD::FADD);
1807   setTargetDAGCombine(ISD::FSUB);
1808   setTargetDAGCombine(ISD::FMA);
1809   setTargetDAGCombine(ISD::SUB);
1810   setTargetDAGCombine(ISD::LOAD);
1811   setTargetDAGCombine(ISD::MLOAD);
1812   setTargetDAGCombine(ISD::STORE);
1813   setTargetDAGCombine(ISD::MSTORE);
1814   setTargetDAGCombine(ISD::ZERO_EXTEND);
1815   setTargetDAGCombine(ISD::ANY_EXTEND);
1816   setTargetDAGCombine(ISD::SIGN_EXTEND);
1817   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1818   setTargetDAGCombine(ISD::SINT_TO_FP);
1819   setTargetDAGCombine(ISD::UINT_TO_FP);
1820   setTargetDAGCombine(ISD::SETCC);
1821   setTargetDAGCombine(ISD::BUILD_VECTOR);
1822   setTargetDAGCombine(ISD::MUL);
1823   setTargetDAGCombine(ISD::XOR);
1824
1825   computeRegisterProperties(Subtarget->getRegisterInfo());
1826
1827   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1828   MaxStoresPerMemsetOptSize = 8;
1829   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1830   MaxStoresPerMemcpyOptSize = 4;
1831   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1832   MaxStoresPerMemmoveOptSize = 4;
1833   setPrefLoopAlignment(4); // 2^4 bytes.
1834
1835   // A predictable cmov does not hurt on an in-order CPU.
1836   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1837   PredictableSelectIsExpensive = !Subtarget->isAtom();
1838   EnableExtLdPromotion = true;
1839   setPrefFunctionAlignment(4); // 2^4 bytes.
1840
1841   verifyIntrinsicTables();
1842 }
1843
1844 // This has so far only been implemented for 64-bit MachO.
1845 bool X86TargetLowering::useLoadStackGuardNode() const {
1846   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1847 }
1848
1849 TargetLoweringBase::LegalizeTypeAction
1850 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1851   if (ExperimentalVectorWideningLegalization &&
1852       VT.getVectorNumElements() != 1 &&
1853       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1854     return TypeWidenVector;
1855
1856   return TargetLoweringBase::getPreferredVectorAction(VT);
1857 }
1858
1859 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1860                                           EVT VT) const {
1861   if (!VT.isVector())
1862     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1863
1864   const unsigned NumElts = VT.getVectorNumElements();
1865   const EVT EltVT = VT.getVectorElementType();
1866   if (VT.is512BitVector()) {
1867     if (Subtarget->hasAVX512())
1868       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1869           EltVT == MVT::f32 || EltVT == MVT::f64)
1870         switch(NumElts) {
1871         case  8: return MVT::v8i1;
1872         case 16: return MVT::v16i1;
1873       }
1874     if (Subtarget->hasBWI())
1875       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1876         switch(NumElts) {
1877         case 32: return MVT::v32i1;
1878         case 64: return MVT::v64i1;
1879       }
1880   }
1881
1882   if (VT.is256BitVector() || VT.is128BitVector()) {
1883     if (Subtarget->hasVLX())
1884       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1885           EltVT == MVT::f32 || EltVT == MVT::f64)
1886         switch(NumElts) {
1887         case 2: return MVT::v2i1;
1888         case 4: return MVT::v4i1;
1889         case 8: return MVT::v8i1;
1890       }
1891     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1892       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1893         switch(NumElts) {
1894         case  8: return MVT::v8i1;
1895         case 16: return MVT::v16i1;
1896         case 32: return MVT::v32i1;
1897       }
1898   }
1899
1900   return VT.changeVectorElementTypeToInteger();
1901 }
1902
1903 /// Helper for getByValTypeAlignment to determine
1904 /// the desired ByVal argument alignment.
1905 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1906   if (MaxAlign == 16)
1907     return;
1908   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1909     if (VTy->getBitWidth() == 128)
1910       MaxAlign = 16;
1911   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1912     unsigned EltAlign = 0;
1913     getMaxByValAlign(ATy->getElementType(), EltAlign);
1914     if (EltAlign > MaxAlign)
1915       MaxAlign = EltAlign;
1916   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1917     for (auto *EltTy : STy->elements()) {
1918       unsigned EltAlign = 0;
1919       getMaxByValAlign(EltTy, EltAlign);
1920       if (EltAlign > MaxAlign)
1921         MaxAlign = EltAlign;
1922       if (MaxAlign == 16)
1923         break;
1924     }
1925   }
1926 }
1927
1928 /// Return the desired alignment for ByVal aggregate
1929 /// function arguments in the caller parameter area. For X86, aggregates
1930 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1931 /// are at 4-byte boundaries.
1932 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1933                                                   const DataLayout &DL) const {
1934   if (Subtarget->is64Bit()) {
1935     // Max of 8 and alignment of type.
1936     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1937     if (TyAlign > 8)
1938       return TyAlign;
1939     return 8;
1940   }
1941
1942   unsigned Align = 4;
1943   if (Subtarget->hasSSE1())
1944     getMaxByValAlign(Ty, Align);
1945   return Align;
1946 }
1947
1948 /// Returns the target specific optimal type for load
1949 /// and store operations as a result of memset, memcpy, and memmove
1950 /// lowering. If DstAlign is zero that means it's safe to destination
1951 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1952 /// means there isn't a need to check it against alignment requirement,
1953 /// probably because the source does not need to be loaded. If 'IsMemset' is
1954 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1955 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1956 /// source is constant so it does not need to be loaded.
1957 /// It returns EVT::Other if the type should be determined using generic
1958 /// target-independent logic.
1959 EVT
1960 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1961                                        unsigned DstAlign, unsigned SrcAlign,
1962                                        bool IsMemset, bool ZeroMemset,
1963                                        bool MemcpyStrSrc,
1964                                        MachineFunction &MF) const {
1965   const Function *F = MF.getFunction();
1966   if ((!IsMemset || ZeroMemset) &&
1967       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1968     if (Size >= 16 &&
1969         (!Subtarget->isUnalignedMem16Slow() ||
1970          ((DstAlign == 0 || DstAlign >= 16) &&
1971           (SrcAlign == 0 || SrcAlign >= 16)))) {
1972       if (Size >= 32) {
1973         // FIXME: Check if unaligned 32-byte accesses are slow.
1974         if (Subtarget->hasInt256())
1975           return MVT::v8i32;
1976         if (Subtarget->hasFp256())
1977           return MVT::v8f32;
1978       }
1979       if (Subtarget->hasSSE2())
1980         return MVT::v4i32;
1981       if (Subtarget->hasSSE1())
1982         return MVT::v4f32;
1983     } else if (!MemcpyStrSrc && Size >= 8 &&
1984                !Subtarget->is64Bit() &&
1985                Subtarget->hasSSE2()) {
1986       // Do not use f64 to lower memcpy if source is string constant. It's
1987       // better to use i32 to avoid the loads.
1988       return MVT::f64;
1989     }
1990   }
1991   // This is a compromise. If we reach here, unaligned accesses may be slow on
1992   // this target. However, creating smaller, aligned accesses could be even
1993   // slower and would certainly be a lot more code.
1994   if (Subtarget->is64Bit() && Size >= 8)
1995     return MVT::i64;
1996   return MVT::i32;
1997 }
1998
1999 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2000   if (VT == MVT::f32)
2001     return X86ScalarSSEf32;
2002   else if (VT == MVT::f64)
2003     return X86ScalarSSEf64;
2004   return true;
2005 }
2006
2007 bool
2008 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2009                                                   unsigned,
2010                                                   unsigned,
2011                                                   bool *Fast) const {
2012   if (Fast) {
2013     switch (VT.getSizeInBits()) {
2014     default:
2015       // 8-byte and under are always assumed to be fast.
2016       *Fast = true;
2017       break;
2018     case 128:
2019       *Fast = !Subtarget->isUnalignedMem16Slow();
2020       break;
2021     case 256:
2022       *Fast = !Subtarget->isUnalignedMem32Slow();
2023       break;
2024     // TODO: What about AVX-512 (512-bit) accesses?
2025     }
2026   }
2027   // Misaligned accesses of any size are always allowed.
2028   return true;
2029 }
2030
2031 /// Return the entry encoding for a jump table in the
2032 /// current function.  The returned value is a member of the
2033 /// MachineJumpTableInfo::JTEntryKind enum.
2034 unsigned X86TargetLowering::getJumpTableEncoding() const {
2035   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2036   // symbol.
2037   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2038       Subtarget->isPICStyleGOT())
2039     return MachineJumpTableInfo::EK_Custom32;
2040
2041   // Otherwise, use the normal jump table encoding heuristics.
2042   return TargetLowering::getJumpTableEncoding();
2043 }
2044
2045 bool X86TargetLowering::useSoftFloat() const {
2046   return Subtarget->useSoftFloat();
2047 }
2048
2049 const MCExpr *
2050 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2051                                              const MachineBasicBlock *MBB,
2052                                              unsigned uid,MCContext &Ctx) const{
2053   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2054          Subtarget->isPICStyleGOT());
2055   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2056   // entries.
2057   return MCSymbolRefExpr::create(MBB->getSymbol(),
2058                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2059 }
2060
2061 /// Returns relocation base for the given PIC jumptable.
2062 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2063                                                     SelectionDAG &DAG) const {
2064   if (!Subtarget->is64Bit())
2065     // This doesn't have SDLoc associated with it, but is not really the
2066     // same as a Register.
2067     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2068                        getPointerTy(DAG.getDataLayout()));
2069   return Table;
2070 }
2071
2072 /// This returns the relocation base for the given PIC jumptable,
2073 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2074 const MCExpr *X86TargetLowering::
2075 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2076                              MCContext &Ctx) const {
2077   // X86-64 uses RIP relative addressing based on the jump table label.
2078   if (Subtarget->isPICStyleRIPRel())
2079     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2080
2081   // Otherwise, the reference is relative to the PIC base.
2082   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2083 }
2084
2085 std::pair<const TargetRegisterClass *, uint8_t>
2086 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2087                                            MVT VT) const {
2088   const TargetRegisterClass *RRC = nullptr;
2089   uint8_t Cost = 1;
2090   switch (VT.SimpleTy) {
2091   default:
2092     return TargetLowering::findRepresentativeClass(TRI, VT);
2093   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2094     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2095     break;
2096   case MVT::x86mmx:
2097     RRC = &X86::VR64RegClass;
2098     break;
2099   case MVT::f32: case MVT::f64:
2100   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2101   case MVT::v4f32: case MVT::v2f64:
2102   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2103   case MVT::v4f64:
2104     RRC = &X86::VR128RegClass;
2105     break;
2106   }
2107   return std::make_pair(RRC, Cost);
2108 }
2109
2110 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2111                                                unsigned &Offset) const {
2112   if (!Subtarget->isTargetLinux())
2113     return false;
2114
2115   if (Subtarget->is64Bit()) {
2116     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2117     Offset = 0x28;
2118     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2119       AddressSpace = 256;
2120     else
2121       AddressSpace = 257;
2122   } else {
2123     // %gs:0x14 on i386
2124     Offset = 0x14;
2125     AddressSpace = 256;
2126   }
2127   return true;
2128 }
2129
2130 /// Android provides a fixed TLS slot for the SafeStack pointer.
2131 /// See the definition of TLS_SLOT_SAFESTACK in
2132 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2133 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2134                                                     unsigned &Offset) const {
2135   if (!Subtarget->isTargetAndroid())
2136     return false;
2137
2138   if (Subtarget->is64Bit()) {
2139     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2140     Offset = 0x48;
2141     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2142       AddressSpace = 256;
2143     else
2144       AddressSpace = 257;
2145   } else {
2146     // %gs:0x24 on i386
2147     Offset = 0x24;
2148     AddressSpace = 256;
2149   }
2150   return true;
2151 }
2152
2153 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2154                                             unsigned DestAS) const {
2155   assert(SrcAS != DestAS && "Expected different address spaces!");
2156
2157   return SrcAS < 256 && DestAS < 256;
2158 }
2159
2160 //===----------------------------------------------------------------------===//
2161 //               Return Value Calling Convention Implementation
2162 //===----------------------------------------------------------------------===//
2163
2164 #include "X86GenCallingConv.inc"
2165
2166 bool X86TargetLowering::CanLowerReturn(
2167     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2168     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2169   SmallVector<CCValAssign, 16> RVLocs;
2170   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2171   return CCInfo.CheckReturn(Outs, RetCC_X86);
2172 }
2173
2174 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2175   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2176   return ScratchRegs;
2177 }
2178
2179 SDValue
2180 X86TargetLowering::LowerReturn(SDValue Chain,
2181                                CallingConv::ID CallConv, bool isVarArg,
2182                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2183                                const SmallVectorImpl<SDValue> &OutVals,
2184                                SDLoc dl, SelectionDAG &DAG) const {
2185   MachineFunction &MF = DAG.getMachineFunction();
2186   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2187
2188   SmallVector<CCValAssign, 16> RVLocs;
2189   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2190   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2191
2192   SDValue Flag;
2193   SmallVector<SDValue, 6> RetOps;
2194   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2195   // Operand #1 = Bytes To Pop
2196   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2197                    MVT::i16));
2198
2199   // Copy the result values into the output registers.
2200   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2201     CCValAssign &VA = RVLocs[i];
2202     assert(VA.isRegLoc() && "Can only return in registers!");
2203     SDValue ValToCopy = OutVals[i];
2204     EVT ValVT = ValToCopy.getValueType();
2205
2206     // Promote values to the appropriate types.
2207     if (VA.getLocInfo() == CCValAssign::SExt)
2208       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2209     else if (VA.getLocInfo() == CCValAssign::ZExt)
2210       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2211     else if (VA.getLocInfo() == CCValAssign::AExt) {
2212       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2213         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2214       else
2215         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2216     }
2217     else if (VA.getLocInfo() == CCValAssign::BCvt)
2218       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2219
2220     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2221            "Unexpected FP-extend for return value.");
2222
2223     // If this is x86-64, and we disabled SSE, we can't return FP values,
2224     // or SSE or MMX vectors.
2225     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2226          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2227           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2228       report_fatal_error("SSE register return with SSE disabled");
2229     }
2230     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2231     // llvm-gcc has never done it right and no one has noticed, so this
2232     // should be OK for now.
2233     if (ValVT == MVT::f64 &&
2234         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2235       report_fatal_error("SSE2 register return with SSE2 disabled");
2236
2237     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2238     // the RET instruction and handled by the FP Stackifier.
2239     if (VA.getLocReg() == X86::FP0 ||
2240         VA.getLocReg() == X86::FP1) {
2241       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2242       // change the value to the FP stack register class.
2243       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2244         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2245       RetOps.push_back(ValToCopy);
2246       // Don't emit a copytoreg.
2247       continue;
2248     }
2249
2250     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2251     // which is returned in RAX / RDX.
2252     if (Subtarget->is64Bit()) {
2253       if (ValVT == MVT::x86mmx) {
2254         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2255           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2256           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2257                                   ValToCopy);
2258           // If we don't have SSE2 available, convert to v4f32 so the generated
2259           // register is legal.
2260           if (!Subtarget->hasSSE2())
2261             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2262         }
2263       }
2264     }
2265
2266     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2267     Flag = Chain.getValue(1);
2268     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2269   }
2270
2271   // All x86 ABIs require that for returning structs by value we copy
2272   // the sret argument into %rax/%eax (depending on ABI) for the return.
2273   // We saved the argument into a virtual register in the entry block,
2274   // so now we copy the value out and into %rax/%eax.
2275   //
2276   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2277   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2278   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2279   // either case FuncInfo->setSRetReturnReg() will have been called.
2280   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2281     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2282                                      getPointerTy(MF.getDataLayout()));
2283
2284     unsigned RetValReg
2285         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2286           X86::RAX : X86::EAX;
2287     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2288     Flag = Chain.getValue(1);
2289
2290     // RAX/EAX now acts like a return value.
2291     RetOps.push_back(
2292         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2293   }
2294
2295   RetOps[0] = Chain;  // Update chain.
2296
2297   // Add the flag if we have it.
2298   if (Flag.getNode())
2299     RetOps.push_back(Flag);
2300
2301   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2302 }
2303
2304 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2305   if (N->getNumValues() != 1)
2306     return false;
2307   if (!N->hasNUsesOfValue(1, 0))
2308     return false;
2309
2310   SDValue TCChain = Chain;
2311   SDNode *Copy = *N->use_begin();
2312   if (Copy->getOpcode() == ISD::CopyToReg) {
2313     // If the copy has a glue operand, we conservatively assume it isn't safe to
2314     // perform a tail call.
2315     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2316       return false;
2317     TCChain = Copy->getOperand(0);
2318   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2319     return false;
2320
2321   bool HasRet = false;
2322   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2323        UI != UE; ++UI) {
2324     if (UI->getOpcode() != X86ISD::RET_FLAG)
2325       return false;
2326     // If we are returning more than one value, we can definitely
2327     // not make a tail call see PR19530
2328     if (UI->getNumOperands() > 4)
2329       return false;
2330     if (UI->getNumOperands() == 4 &&
2331         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2332       return false;
2333     HasRet = true;
2334   }
2335
2336   if (!HasRet)
2337     return false;
2338
2339   Chain = TCChain;
2340   return true;
2341 }
2342
2343 EVT
2344 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2345                                             ISD::NodeType ExtendKind) const {
2346   MVT ReturnMVT;
2347   // TODO: Is this also valid on 32-bit?
2348   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2349     ReturnMVT = MVT::i8;
2350   else
2351     ReturnMVT = MVT::i32;
2352
2353   EVT MinVT = getRegisterType(Context, ReturnMVT);
2354   return VT.bitsLT(MinVT) ? MinVT : VT;
2355 }
2356
2357 /// Lower the result values of a call into the
2358 /// appropriate copies out of appropriate physical registers.
2359 ///
2360 SDValue
2361 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2362                                    CallingConv::ID CallConv, bool isVarArg,
2363                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2364                                    SDLoc dl, SelectionDAG &DAG,
2365                                    SmallVectorImpl<SDValue> &InVals) const {
2366
2367   // Assign locations to each value returned by this call.
2368   SmallVector<CCValAssign, 16> RVLocs;
2369   bool Is64Bit = Subtarget->is64Bit();
2370   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2371                  *DAG.getContext());
2372   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2373
2374   // Copy all of the result registers out of their specified physreg.
2375   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2376     CCValAssign &VA = RVLocs[i];
2377     EVT CopyVT = VA.getLocVT();
2378
2379     // If this is x86-64, and we disabled SSE, we can't return FP values
2380     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2381         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2382       report_fatal_error("SSE register return with SSE disabled");
2383     }
2384
2385     // If we prefer to use the value in xmm registers, copy it out as f80 and
2386     // use a truncate to move it from fp stack reg to xmm reg.
2387     bool RoundAfterCopy = false;
2388     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2389         isScalarFPTypeInSSEReg(VA.getValVT())) {
2390       CopyVT = MVT::f80;
2391       RoundAfterCopy = (CopyVT != VA.getLocVT());
2392     }
2393
2394     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2395                                CopyVT, InFlag).getValue(1);
2396     SDValue Val = Chain.getValue(0);
2397
2398     if (RoundAfterCopy)
2399       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2400                         // This truncation won't change the value.
2401                         DAG.getIntPtrConstant(1, dl));
2402
2403     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2404       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2405
2406     InFlag = Chain.getValue(2);
2407     InVals.push_back(Val);
2408   }
2409
2410   return Chain;
2411 }
2412
2413 //===----------------------------------------------------------------------===//
2414 //                C & StdCall & Fast Calling Convention implementation
2415 //===----------------------------------------------------------------------===//
2416 //  StdCall calling convention seems to be standard for many Windows' API
2417 //  routines and around. It differs from C calling convention just a little:
2418 //  callee should clean up the stack, not caller. Symbols should be also
2419 //  decorated in some fancy way :) It doesn't support any vector arguments.
2420 //  For info on fast calling convention see Fast Calling Convention (tail call)
2421 //  implementation LowerX86_32FastCCCallTo.
2422
2423 /// CallIsStructReturn - Determines whether a call uses struct return
2424 /// semantics.
2425 enum StructReturnType {
2426   NotStructReturn,
2427   RegStructReturn,
2428   StackStructReturn
2429 };
2430 static StructReturnType
2431 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2432   if (Outs.empty())
2433     return NotStructReturn;
2434
2435   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2436   if (!Flags.isSRet())
2437     return NotStructReturn;
2438   if (Flags.isInReg())
2439     return RegStructReturn;
2440   return StackStructReturn;
2441 }
2442
2443 /// Determines whether a function uses struct return semantics.
2444 static StructReturnType
2445 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2446   if (Ins.empty())
2447     return NotStructReturn;
2448
2449   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2450   if (!Flags.isSRet())
2451     return NotStructReturn;
2452   if (Flags.isInReg())
2453     return RegStructReturn;
2454   return StackStructReturn;
2455 }
2456
2457 /// Make a copy of an aggregate at address specified by "Src" to address
2458 /// "Dst" with size and alignment information specified by the specific
2459 /// parameter attribute. The copy will be passed as a byval function parameter.
2460 static SDValue
2461 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2462                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2463                           SDLoc dl) {
2464   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2465
2466   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2467                        /*isVolatile*/false, /*AlwaysInline=*/true,
2468                        /*isTailCall*/false,
2469                        MachinePointerInfo(), MachinePointerInfo());
2470 }
2471
2472 /// Return true if the calling convention is one that we can guarantee TCO for.
2473 static bool canGuaranteeTCO(CallingConv::ID CC) {
2474   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2475           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2476 }
2477
2478 /// Return true if we might ever do TCO for calls with this calling convention.
2479 static bool mayTailCallThisCC(CallingConv::ID CC) {
2480   switch (CC) {
2481   // C calling conventions:
2482   case CallingConv::C:
2483   case CallingConv::X86_64_Win64:
2484   case CallingConv::X86_64_SysV:
2485   // Callee pop conventions:
2486   case CallingConv::X86_ThisCall:
2487   case CallingConv::X86_StdCall:
2488   case CallingConv::X86_VectorCall:
2489   case CallingConv::X86_FastCall:
2490     return true;
2491   default:
2492     return canGuaranteeTCO(CC);
2493   }
2494 }
2495
2496 /// Return true if the function is being made into a tailcall target by
2497 /// changing its ABI.
2498 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2499   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2500 }
2501
2502 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2503   auto Attr =
2504       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2505   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2506     return false;
2507
2508   CallSite CS(CI);
2509   CallingConv::ID CalleeCC = CS.getCallingConv();
2510   if (!mayTailCallThisCC(CalleeCC))
2511     return false;
2512
2513   return true;
2514 }
2515
2516 SDValue
2517 X86TargetLowering::LowerMemArgument(SDValue Chain,
2518                                     CallingConv::ID CallConv,
2519                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2520                                     SDLoc dl, SelectionDAG &DAG,
2521                                     const CCValAssign &VA,
2522                                     MachineFrameInfo *MFI,
2523                                     unsigned i) const {
2524   // Create the nodes corresponding to a load from this parameter slot.
2525   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2526   bool AlwaysUseMutable = shouldGuaranteeTCO(
2527       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2528   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2529   EVT ValVT;
2530
2531   // If value is passed by pointer we have address passed instead of the value
2532   // itself.
2533   bool ExtendedInMem = VA.isExtInLoc() &&
2534     VA.getValVT().getScalarType() == MVT::i1;
2535
2536   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2537     ValVT = VA.getLocVT();
2538   else
2539     ValVT = VA.getValVT();
2540
2541   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2542   // changed with more analysis.
2543   // In case of tail call optimization mark all arguments mutable. Since they
2544   // could be overwritten by lowering of arguments in case of a tail call.
2545   if (Flags.isByVal()) {
2546     unsigned Bytes = Flags.getByValSize();
2547     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2548     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2549     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2550   } else {
2551     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2552                                     VA.getLocMemOffset(), isImmutable);
2553     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2554     SDValue Val = DAG.getLoad(
2555         ValVT, dl, Chain, FIN,
2556         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2557         false, false, 0);
2558     return ExtendedInMem ?
2559       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2560   }
2561 }
2562
2563 // FIXME: Get this from tablegen.
2564 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2565                                                 const X86Subtarget *Subtarget) {
2566   assert(Subtarget->is64Bit());
2567
2568   if (Subtarget->isCallingConvWin64(CallConv)) {
2569     static const MCPhysReg GPR64ArgRegsWin64[] = {
2570       X86::RCX, X86::RDX, X86::R8,  X86::R9
2571     };
2572     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2573   }
2574
2575   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2576     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2577   };
2578   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2579 }
2580
2581 // FIXME: Get this from tablegen.
2582 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2583                                                 CallingConv::ID CallConv,
2584                                                 const X86Subtarget *Subtarget) {
2585   assert(Subtarget->is64Bit());
2586   if (Subtarget->isCallingConvWin64(CallConv)) {
2587     // The XMM registers which might contain var arg parameters are shadowed
2588     // in their paired GPR.  So we only need to save the GPR to their home
2589     // slots.
2590     // TODO: __vectorcall will change this.
2591     return None;
2592   }
2593
2594   const Function *Fn = MF.getFunction();
2595   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2596   bool isSoftFloat = Subtarget->useSoftFloat();
2597   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2598          "SSE register cannot be used when SSE is disabled!");
2599   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2600     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2601     // registers.
2602     return None;
2603
2604   static const MCPhysReg XMMArgRegs64Bit[] = {
2605     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2606     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2607   };
2608   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2609 }
2610
2611 SDValue X86TargetLowering::LowerFormalArguments(
2612     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2613     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2614     SmallVectorImpl<SDValue> &InVals) const {
2615   MachineFunction &MF = DAG.getMachineFunction();
2616   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2617   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2618
2619   const Function* Fn = MF.getFunction();
2620   if (Fn->hasExternalLinkage() &&
2621       Subtarget->isTargetCygMing() &&
2622       Fn->getName() == "main")
2623     FuncInfo->setForceFramePointer(true);
2624
2625   MachineFrameInfo *MFI = MF.getFrameInfo();
2626   bool Is64Bit = Subtarget->is64Bit();
2627   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2628
2629   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2630          "Var args not supported with calling convention fastcc, ghc or hipe");
2631
2632   // Assign locations to all of the incoming arguments.
2633   SmallVector<CCValAssign, 16> ArgLocs;
2634   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2635
2636   // Allocate shadow area for Win64
2637   if (IsWin64)
2638     CCInfo.AllocateStack(32, 8);
2639
2640   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2641
2642   unsigned LastVal = ~0U;
2643   SDValue ArgValue;
2644   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2645     CCValAssign &VA = ArgLocs[i];
2646     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2647     // places.
2648     assert(VA.getValNo() != LastVal &&
2649            "Don't support value assigned to multiple locs yet");
2650     (void)LastVal;
2651     LastVal = VA.getValNo();
2652
2653     if (VA.isRegLoc()) {
2654       EVT RegVT = VA.getLocVT();
2655       const TargetRegisterClass *RC;
2656       if (RegVT == MVT::i32)
2657         RC = &X86::GR32RegClass;
2658       else if (Is64Bit && RegVT == MVT::i64)
2659         RC = &X86::GR64RegClass;
2660       else if (RegVT == MVT::f32)
2661         RC = &X86::FR32RegClass;
2662       else if (RegVT == MVT::f64)
2663         RC = &X86::FR64RegClass;
2664       else if (RegVT.is512BitVector())
2665         RC = &X86::VR512RegClass;
2666       else if (RegVT.is256BitVector())
2667         RC = &X86::VR256RegClass;
2668       else if (RegVT.is128BitVector())
2669         RC = &X86::VR128RegClass;
2670       else if (RegVT == MVT::x86mmx)
2671         RC = &X86::VR64RegClass;
2672       else if (RegVT == MVT::i1)
2673         RC = &X86::VK1RegClass;
2674       else if (RegVT == MVT::v8i1)
2675         RC = &X86::VK8RegClass;
2676       else if (RegVT == MVT::v16i1)
2677         RC = &X86::VK16RegClass;
2678       else if (RegVT == MVT::v32i1)
2679         RC = &X86::VK32RegClass;
2680       else if (RegVT == MVT::v64i1)
2681         RC = &X86::VK64RegClass;
2682       else
2683         llvm_unreachable("Unknown argument type!");
2684
2685       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2686       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2687
2688       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2689       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2690       // right size.
2691       if (VA.getLocInfo() == CCValAssign::SExt)
2692         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2693                                DAG.getValueType(VA.getValVT()));
2694       else if (VA.getLocInfo() == CCValAssign::ZExt)
2695         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2696                                DAG.getValueType(VA.getValVT()));
2697       else if (VA.getLocInfo() == CCValAssign::BCvt)
2698         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2699
2700       if (VA.isExtInLoc()) {
2701         // Handle MMX values passed in XMM regs.
2702         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2703           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2704         else
2705           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2706       }
2707     } else {
2708       assert(VA.isMemLoc());
2709       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2710     }
2711
2712     // If value is passed via pointer - do a load.
2713     if (VA.getLocInfo() == CCValAssign::Indirect)
2714       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2715                              MachinePointerInfo(), false, false, false, 0);
2716
2717     InVals.push_back(ArgValue);
2718   }
2719
2720   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2721     // All x86 ABIs require that for returning structs by value we copy the
2722     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2723     // the argument into a virtual register so that we can access it from the
2724     // return points.
2725     if (Ins[i].Flags.isSRet()) {
2726       unsigned Reg = FuncInfo->getSRetReturnReg();
2727       if (!Reg) {
2728         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2729         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2730         FuncInfo->setSRetReturnReg(Reg);
2731       }
2732       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2733       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2734       break;
2735     }
2736   }
2737
2738   unsigned StackSize = CCInfo.getNextStackOffset();
2739   // Align stack specially for tail calls.
2740   if (shouldGuaranteeTCO(CallConv,
2741                          MF.getTarget().Options.GuaranteedTailCallOpt))
2742     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2743
2744   // If the function takes variable number of arguments, make a frame index for
2745   // the start of the first vararg value... for expansion of llvm.va_start. We
2746   // can skip this if there are no va_start calls.
2747   if (MFI->hasVAStart() &&
2748       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2749                    CallConv != CallingConv::X86_ThisCall))) {
2750     FuncInfo->setVarArgsFrameIndex(
2751         MFI->CreateFixedObject(1, StackSize, true));
2752   }
2753
2754   MachineModuleInfo &MMI = MF.getMMI();
2755
2756   // Figure out if XMM registers are in use.
2757   assert(!(Subtarget->useSoftFloat() &&
2758            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2759          "SSE register cannot be used when SSE is disabled!");
2760
2761   // 64-bit calling conventions support varargs and register parameters, so we
2762   // have to do extra work to spill them in the prologue.
2763   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2764     // Find the first unallocated argument registers.
2765     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2766     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2767     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2768     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2769     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2770            "SSE register cannot be used when SSE is disabled!");
2771
2772     // Gather all the live in physical registers.
2773     SmallVector<SDValue, 6> LiveGPRs;
2774     SmallVector<SDValue, 8> LiveXMMRegs;
2775     SDValue ALVal;
2776     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2777       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2778       LiveGPRs.push_back(
2779           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2780     }
2781     if (!ArgXMMs.empty()) {
2782       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2783       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2784       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2785         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2786         LiveXMMRegs.push_back(
2787             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2788       }
2789     }
2790
2791     if (IsWin64) {
2792       // Get to the caller-allocated home save location.  Add 8 to account
2793       // for the return address.
2794       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2795       FuncInfo->setRegSaveFrameIndex(
2796           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2797       // Fixup to set vararg frame on shadow area (4 x i64).
2798       if (NumIntRegs < 4)
2799         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2800     } else {
2801       // For X86-64, if there are vararg parameters that are passed via
2802       // registers, then we must store them to their spots on the stack so
2803       // they may be loaded by deferencing the result of va_next.
2804       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2805       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2806       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2807           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2808     }
2809
2810     // Store the integer parameter registers.
2811     SmallVector<SDValue, 8> MemOps;
2812     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2813                                       getPointerTy(DAG.getDataLayout()));
2814     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2815     for (SDValue Val : LiveGPRs) {
2816       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2817                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2818       SDValue Store =
2819           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2820                        MachinePointerInfo::getFixedStack(
2821                            DAG.getMachineFunction(),
2822                            FuncInfo->getRegSaveFrameIndex(), Offset),
2823                        false, false, 0);
2824       MemOps.push_back(Store);
2825       Offset += 8;
2826     }
2827
2828     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2829       // Now store the XMM (fp + vector) parameter registers.
2830       SmallVector<SDValue, 12> SaveXMMOps;
2831       SaveXMMOps.push_back(Chain);
2832       SaveXMMOps.push_back(ALVal);
2833       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2834                              FuncInfo->getRegSaveFrameIndex(), dl));
2835       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2836                              FuncInfo->getVarArgsFPOffset(), dl));
2837       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2838                         LiveXMMRegs.end());
2839       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2840                                    MVT::Other, SaveXMMOps));
2841     }
2842
2843     if (!MemOps.empty())
2844       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2845   }
2846
2847   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2848     // Find the largest legal vector type.
2849     MVT VecVT = MVT::Other;
2850     // FIXME: Only some x86_32 calling conventions support AVX512.
2851     if (Subtarget->hasAVX512() &&
2852         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2853                      CallConv == CallingConv::Intel_OCL_BI)))
2854       VecVT = MVT::v16f32;
2855     else if (Subtarget->hasAVX())
2856       VecVT = MVT::v8f32;
2857     else if (Subtarget->hasSSE2())
2858       VecVT = MVT::v4f32;
2859
2860     // We forward some GPRs and some vector types.
2861     SmallVector<MVT, 2> RegParmTypes;
2862     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2863     RegParmTypes.push_back(IntVT);
2864     if (VecVT != MVT::Other)
2865       RegParmTypes.push_back(VecVT);
2866
2867     // Compute the set of forwarded registers. The rest are scratch.
2868     SmallVectorImpl<ForwardedRegister> &Forwards =
2869         FuncInfo->getForwardedMustTailRegParms();
2870     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2871
2872     // Conservatively forward AL on x86_64, since it might be used for varargs.
2873     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2874       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2875       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2876     }
2877
2878     // Copy all forwards from physical to virtual registers.
2879     for (ForwardedRegister &F : Forwards) {
2880       // FIXME: Can we use a less constrained schedule?
2881       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2882       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2883       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2884     }
2885   }
2886
2887   // Some CCs need callee pop.
2888   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2889                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2890     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2891   } else {
2892     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2893     // If this is an sret function, the return should pop the hidden pointer.
2894     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2895         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2896         argsAreStructReturn(Ins) == StackStructReturn)
2897       FuncInfo->setBytesToPopOnReturn(4);
2898   }
2899
2900   if (!Is64Bit) {
2901     // RegSaveFrameIndex is X86-64 only.
2902     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2903     if (CallConv == CallingConv::X86_FastCall ||
2904         CallConv == CallingConv::X86_ThisCall)
2905       // fastcc functions can't have varargs.
2906       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2907   }
2908
2909   FuncInfo->setArgumentStackSize(StackSize);
2910
2911   if (MMI.hasWinEHFuncInfo(Fn)) {
2912     if (Is64Bit) {
2913       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2914       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2915       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2916       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2917       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2918                            MachinePointerInfo::getFixedStack(
2919                                DAG.getMachineFunction(), UnwindHelpFI),
2920                            /*isVolatile=*/true,
2921                            /*isNonTemporal=*/false, /*Alignment=*/0);
2922     } else {
2923       // Functions using Win32 EH are considered to have opaque SP adjustments
2924       // to force local variables to be addressed from the frame or base
2925       // pointers.
2926       MFI->setHasOpaqueSPAdjustment(true);
2927     }
2928   }
2929
2930   return Chain;
2931 }
2932
2933 SDValue
2934 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2935                                     SDValue StackPtr, SDValue Arg,
2936                                     SDLoc dl, SelectionDAG &DAG,
2937                                     const CCValAssign &VA,
2938                                     ISD::ArgFlagsTy Flags) const {
2939   unsigned LocMemOffset = VA.getLocMemOffset();
2940   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2941   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2942                        StackPtr, PtrOff);
2943   if (Flags.isByVal())
2944     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2945
2946   return DAG.getStore(
2947       Chain, dl, Arg, PtrOff,
2948       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2949       false, false, 0);
2950 }
2951
2952 /// Emit a load of return address if tail call
2953 /// optimization is performed and it is required.
2954 SDValue
2955 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2956                                            SDValue &OutRetAddr, SDValue Chain,
2957                                            bool IsTailCall, bool Is64Bit,
2958                                            int FPDiff, SDLoc dl) const {
2959   // Adjust the Return address stack slot.
2960   EVT VT = getPointerTy(DAG.getDataLayout());
2961   OutRetAddr = getReturnAddressFrameIndex(DAG);
2962
2963   // Load the "old" Return address.
2964   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2965                            false, false, false, 0);
2966   return SDValue(OutRetAddr.getNode(), 1);
2967 }
2968
2969 /// Emit a store of the return address if tail call
2970 /// optimization is performed and it is required (FPDiff!=0).
2971 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2972                                         SDValue Chain, SDValue RetAddrFrIdx,
2973                                         EVT PtrVT, unsigned SlotSize,
2974                                         int FPDiff, SDLoc dl) {
2975   // Store the return address to the appropriate stack slot.
2976   if (!FPDiff) return Chain;
2977   // Calculate the new stack slot for the return address.
2978   int NewReturnAddrFI =
2979     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2980                                          false);
2981   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2982   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2983                        MachinePointerInfo::getFixedStack(
2984                            DAG.getMachineFunction(), NewReturnAddrFI),
2985                        false, false, 0);
2986   return Chain;
2987 }
2988
2989 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2990 /// operation of specified width.
2991 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2992                        SDValue V2) {
2993   unsigned NumElems = VT.getVectorNumElements();
2994   SmallVector<int, 8> Mask;
2995   Mask.push_back(NumElems);
2996   for (unsigned i = 1; i != NumElems; ++i)
2997     Mask.push_back(i);
2998   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2999 }
3000
3001 SDValue
3002 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3003                              SmallVectorImpl<SDValue> &InVals) const {
3004   SelectionDAG &DAG                     = CLI.DAG;
3005   SDLoc &dl                             = CLI.DL;
3006   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3007   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3008   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3009   SDValue Chain                         = CLI.Chain;
3010   SDValue Callee                        = CLI.Callee;
3011   CallingConv::ID CallConv              = CLI.CallConv;
3012   bool &isTailCall                      = CLI.IsTailCall;
3013   bool isVarArg                         = CLI.IsVarArg;
3014
3015   MachineFunction &MF = DAG.getMachineFunction();
3016   bool Is64Bit        = Subtarget->is64Bit();
3017   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3018   StructReturnType SR = callIsStructReturn(Outs);
3019   bool IsSibcall      = false;
3020   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3021   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3022
3023   if (Attr.getValueAsString() == "true")
3024     isTailCall = false;
3025
3026   if (Subtarget->isPICStyleGOT() &&
3027       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3028     // If we are using a GOT, disable tail calls to external symbols with
3029     // default visibility. Tail calling such a symbol requires using a GOT
3030     // relocation, which forces early binding of the symbol. This breaks code
3031     // that require lazy function symbol resolution. Using musttail or
3032     // GuaranteedTailCallOpt will override this.
3033     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3034     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3035                G->getGlobal()->hasDefaultVisibility()))
3036       isTailCall = false;
3037   }
3038
3039   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3040   if (IsMustTail) {
3041     // Force this to be a tail call.  The verifier rules are enough to ensure
3042     // that we can lower this successfully without moving the return address
3043     // around.
3044     isTailCall = true;
3045   } else if (isTailCall) {
3046     // Check if it's really possible to do a tail call.
3047     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3048                     isVarArg, SR != NotStructReturn,
3049                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3050                     Outs, OutVals, Ins, DAG);
3051
3052     // Sibcalls are automatically detected tailcalls which do not require
3053     // ABI changes.
3054     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3055       IsSibcall = true;
3056
3057     if (isTailCall)
3058       ++NumTailCalls;
3059   }
3060
3061   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3062          "Var args not supported with calling convention fastcc, ghc or hipe");
3063
3064   // Analyze operands of the call, assigning locations to each operand.
3065   SmallVector<CCValAssign, 16> ArgLocs;
3066   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3067
3068   // Allocate shadow area for Win64
3069   if (IsWin64)
3070     CCInfo.AllocateStack(32, 8);
3071
3072   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3073
3074   // Get a count of how many bytes are to be pushed on the stack.
3075   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3076   if (IsSibcall)
3077     // This is a sibcall. The memory operands are available in caller's
3078     // own caller's stack.
3079     NumBytes = 0;
3080   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3081            canGuaranteeTCO(CallConv))
3082     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3083
3084   int FPDiff = 0;
3085   if (isTailCall && !IsSibcall && !IsMustTail) {
3086     // Lower arguments at fp - stackoffset + fpdiff.
3087     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3088
3089     FPDiff = NumBytesCallerPushed - NumBytes;
3090
3091     // Set the delta of movement of the returnaddr stackslot.
3092     // But only set if delta is greater than previous delta.
3093     if (FPDiff < X86Info->getTCReturnAddrDelta())
3094       X86Info->setTCReturnAddrDelta(FPDiff);
3095   }
3096
3097   unsigned NumBytesToPush = NumBytes;
3098   unsigned NumBytesToPop = NumBytes;
3099
3100   // If we have an inalloca argument, all stack space has already been allocated
3101   // for us and be right at the top of the stack.  We don't support multiple
3102   // arguments passed in memory when using inalloca.
3103   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3104     NumBytesToPush = 0;
3105     if (!ArgLocs.back().isMemLoc())
3106       report_fatal_error("cannot use inalloca attribute on a register "
3107                          "parameter");
3108     if (ArgLocs.back().getLocMemOffset() != 0)
3109       report_fatal_error("any parameter with the inalloca attribute must be "
3110                          "the only memory argument");
3111   }
3112
3113   if (!IsSibcall)
3114     Chain = DAG.getCALLSEQ_START(
3115         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3116
3117   SDValue RetAddrFrIdx;
3118   // Load return address for tail calls.
3119   if (isTailCall && FPDiff)
3120     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3121                                     Is64Bit, FPDiff, dl);
3122
3123   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3124   SmallVector<SDValue, 8> MemOpChains;
3125   SDValue StackPtr;
3126
3127   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3128   // of tail call optimization arguments are handle later.
3129   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3130   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3131     // Skip inalloca arguments, they have already been written.
3132     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3133     if (Flags.isInAlloca())
3134       continue;
3135
3136     CCValAssign &VA = ArgLocs[i];
3137     EVT RegVT = VA.getLocVT();
3138     SDValue Arg = OutVals[i];
3139     bool isByVal = Flags.isByVal();
3140
3141     // Promote the value if needed.
3142     switch (VA.getLocInfo()) {
3143     default: llvm_unreachable("Unknown loc info!");
3144     case CCValAssign::Full: break;
3145     case CCValAssign::SExt:
3146       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3147       break;
3148     case CCValAssign::ZExt:
3149       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3150       break;
3151     case CCValAssign::AExt:
3152       if (Arg.getValueType().isVector() &&
3153           Arg.getValueType().getScalarType() == MVT::i1)
3154         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3155       else if (RegVT.is128BitVector()) {
3156         // Special case: passing MMX values in XMM registers.
3157         Arg = DAG.getBitcast(MVT::i64, Arg);
3158         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3159         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3160       } else
3161         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3162       break;
3163     case CCValAssign::BCvt:
3164       Arg = DAG.getBitcast(RegVT, Arg);
3165       break;
3166     case CCValAssign::Indirect: {
3167       // Store the argument.
3168       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3169       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3170       Chain = DAG.getStore(
3171           Chain, dl, Arg, SpillSlot,
3172           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3173           false, false, 0);
3174       Arg = SpillSlot;
3175       break;
3176     }
3177     }
3178
3179     if (VA.isRegLoc()) {
3180       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3181       if (isVarArg && IsWin64) {
3182         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3183         // shadow reg if callee is a varargs function.
3184         unsigned ShadowReg = 0;
3185         switch (VA.getLocReg()) {
3186         case X86::XMM0: ShadowReg = X86::RCX; break;
3187         case X86::XMM1: ShadowReg = X86::RDX; break;
3188         case X86::XMM2: ShadowReg = X86::R8; break;
3189         case X86::XMM3: ShadowReg = X86::R9; break;
3190         }
3191         if (ShadowReg)
3192           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3193       }
3194     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3195       assert(VA.isMemLoc());
3196       if (!StackPtr.getNode())
3197         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3198                                       getPointerTy(DAG.getDataLayout()));
3199       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3200                                              dl, DAG, VA, Flags));
3201     }
3202   }
3203
3204   if (!MemOpChains.empty())
3205     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3206
3207   if (Subtarget->isPICStyleGOT()) {
3208     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3209     // GOT pointer.
3210     if (!isTailCall) {
3211       RegsToPass.push_back(std::make_pair(
3212           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3213                                           getPointerTy(DAG.getDataLayout()))));
3214     } else {
3215       // If we are tail calling and generating PIC/GOT style code load the
3216       // address of the callee into ECX. The value in ecx is used as target of
3217       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3218       // for tail calls on PIC/GOT architectures. Normally we would just put the
3219       // address of GOT into ebx and then call target@PLT. But for tail calls
3220       // ebx would be restored (since ebx is callee saved) before jumping to the
3221       // target@PLT.
3222
3223       // Note: The actual moving to ECX is done further down.
3224       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3225       if (G && !G->getGlobal()->hasLocalLinkage() &&
3226           G->getGlobal()->hasDefaultVisibility())
3227         Callee = LowerGlobalAddress(Callee, DAG);
3228       else if (isa<ExternalSymbolSDNode>(Callee))
3229         Callee = LowerExternalSymbol(Callee, DAG);
3230     }
3231   }
3232
3233   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3234     // From AMD64 ABI document:
3235     // For calls that may call functions that use varargs or stdargs
3236     // (prototype-less calls or calls to functions containing ellipsis (...) in
3237     // the declaration) %al is used as hidden argument to specify the number
3238     // of SSE registers used. The contents of %al do not need to match exactly
3239     // the number of registers, but must be an ubound on the number of SSE
3240     // registers used and is in the range 0 - 8 inclusive.
3241
3242     // Count the number of XMM registers allocated.
3243     static const MCPhysReg XMMArgRegs[] = {
3244       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3245       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3246     };
3247     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3248     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3249            && "SSE registers cannot be used when SSE is disabled");
3250
3251     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3252                                         DAG.getConstant(NumXMMRegs, dl,
3253                                                         MVT::i8)));
3254   }
3255
3256   if (isVarArg && IsMustTail) {
3257     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3258     for (const auto &F : Forwards) {
3259       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3260       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3261     }
3262   }
3263
3264   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3265   // don't need this because the eligibility check rejects calls that require
3266   // shuffling arguments passed in memory.
3267   if (!IsSibcall && isTailCall) {
3268     // Force all the incoming stack arguments to be loaded from the stack
3269     // before any new outgoing arguments are stored to the stack, because the
3270     // outgoing stack slots may alias the incoming argument stack slots, and
3271     // the alias isn't otherwise explicit. This is slightly more conservative
3272     // than necessary, because it means that each store effectively depends
3273     // on every argument instead of just those arguments it would clobber.
3274     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3275
3276     SmallVector<SDValue, 8> MemOpChains2;
3277     SDValue FIN;
3278     int FI = 0;
3279     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3280       CCValAssign &VA = ArgLocs[i];
3281       if (VA.isRegLoc())
3282         continue;
3283       assert(VA.isMemLoc());
3284       SDValue Arg = OutVals[i];
3285       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3286       // Skip inalloca arguments.  They don't require any work.
3287       if (Flags.isInAlloca())
3288         continue;
3289       // Create frame index.
3290       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3291       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3292       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3293       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3294
3295       if (Flags.isByVal()) {
3296         // Copy relative to framepointer.
3297         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3298         if (!StackPtr.getNode())
3299           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3300                                         getPointerTy(DAG.getDataLayout()));
3301         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3302                              StackPtr, Source);
3303
3304         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3305                                                          ArgChain,
3306                                                          Flags, DAG, dl));
3307       } else {
3308         // Store relative to framepointer.
3309         MemOpChains2.push_back(DAG.getStore(
3310             ArgChain, dl, Arg, FIN,
3311             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3312             false, false, 0));
3313       }
3314     }
3315
3316     if (!MemOpChains2.empty())
3317       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3318
3319     // Store the return address to the appropriate stack slot.
3320     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3321                                      getPointerTy(DAG.getDataLayout()),
3322                                      RegInfo->getSlotSize(), FPDiff, dl);
3323   }
3324
3325   // Build a sequence of copy-to-reg nodes chained together with token chain
3326   // and flag operands which copy the outgoing args into registers.
3327   SDValue InFlag;
3328   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3329     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3330                              RegsToPass[i].second, InFlag);
3331     InFlag = Chain.getValue(1);
3332   }
3333
3334   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3335     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3336     // In the 64-bit large code model, we have to make all calls
3337     // through a register, since the call instruction's 32-bit
3338     // pc-relative offset may not be large enough to hold the whole
3339     // address.
3340   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3341     // If the callee is a GlobalAddress node (quite common, every direct call
3342     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3343     // it.
3344     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3345
3346     // We should use extra load for direct calls to dllimported functions in
3347     // non-JIT mode.
3348     const GlobalValue *GV = G->getGlobal();
3349     if (!GV->hasDLLImportStorageClass()) {
3350       unsigned char OpFlags = 0;
3351       bool ExtraLoad = false;
3352       unsigned WrapperKind = ISD::DELETED_NODE;
3353
3354       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3355       // external symbols most go through the PLT in PIC mode.  If the symbol
3356       // has hidden or protected visibility, or if it is static or local, then
3357       // we don't need to use the PLT - we can directly call it.
3358       if (Subtarget->isTargetELF() &&
3359           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3360           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3361         OpFlags = X86II::MO_PLT;
3362       } else if (Subtarget->isPICStyleStubAny() &&
3363                  !GV->isStrongDefinitionForLinker() &&
3364                  (!Subtarget->getTargetTriple().isMacOSX() ||
3365                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3366         // PC-relative references to external symbols should go through $stub,
3367         // unless we're building with the leopard linker or later, which
3368         // automatically synthesizes these stubs.
3369         OpFlags = X86II::MO_DARWIN_STUB;
3370       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3371                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3372         // If the function is marked as non-lazy, generate an indirect call
3373         // which loads from the GOT directly. This avoids runtime overhead
3374         // at the cost of eager binding (and one extra byte of encoding).
3375         OpFlags = X86II::MO_GOTPCREL;
3376         WrapperKind = X86ISD::WrapperRIP;
3377         ExtraLoad = true;
3378       }
3379
3380       Callee = DAG.getTargetGlobalAddress(
3381           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3382
3383       // Add a wrapper if needed.
3384       if (WrapperKind != ISD::DELETED_NODE)
3385         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3386                              getPointerTy(DAG.getDataLayout()), Callee);
3387       // Add extra indirection if needed.
3388       if (ExtraLoad)
3389         Callee = DAG.getLoad(
3390             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3391             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3392             false, 0);
3393     }
3394   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3395     unsigned char OpFlags = 0;
3396
3397     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3398     // external symbols should go through the PLT.
3399     if (Subtarget->isTargetELF() &&
3400         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3401       OpFlags = X86II::MO_PLT;
3402     } else if (Subtarget->isPICStyleStubAny() &&
3403                (!Subtarget->getTargetTriple().isMacOSX() ||
3404                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3405       // PC-relative references to external symbols should go through $stub,
3406       // unless we're building with the leopard linker or later, which
3407       // automatically synthesizes these stubs.
3408       OpFlags = X86II::MO_DARWIN_STUB;
3409     }
3410
3411     Callee = DAG.getTargetExternalSymbol(
3412         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3413   } else if (Subtarget->isTarget64BitILP32() &&
3414              Callee->getValueType(0) == MVT::i32) {
3415     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3416     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3417   }
3418
3419   // Returns a chain & a flag for retval copy to use.
3420   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3421   SmallVector<SDValue, 8> Ops;
3422
3423   if (!IsSibcall && isTailCall) {
3424     Chain = DAG.getCALLSEQ_END(Chain,
3425                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3426                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3427     InFlag = Chain.getValue(1);
3428   }
3429
3430   Ops.push_back(Chain);
3431   Ops.push_back(Callee);
3432
3433   if (isTailCall)
3434     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3435
3436   // Add argument registers to the end of the list so that they are known live
3437   // into the call.
3438   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3439     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3440                                   RegsToPass[i].second.getValueType()));
3441
3442   // Add a register mask operand representing the call-preserved registers.
3443   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3444   assert(Mask && "Missing call preserved mask for calling convention");
3445
3446   // If this is an invoke in a 32-bit function using a funclet-based
3447   // personality, assume the function clobbers all registers. If an exception
3448   // is thrown, the runtime will not restore CSRs.
3449   // FIXME: Model this more precisely so that we can register allocate across
3450   // the normal edge and spill and fill across the exceptional edge.
3451   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3452     const Function *CallerFn = MF.getFunction();
3453     EHPersonality Pers =
3454         CallerFn->hasPersonalityFn()
3455             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3456             : EHPersonality::Unknown;
3457     if (isFuncletEHPersonality(Pers))
3458       Mask = RegInfo->getNoPreservedMask();
3459   }
3460
3461   Ops.push_back(DAG.getRegisterMask(Mask));
3462
3463   if (InFlag.getNode())
3464     Ops.push_back(InFlag);
3465
3466   if (isTailCall) {
3467     // We used to do:
3468     //// If this is the first return lowered for this function, add the regs
3469     //// to the liveout set for the function.
3470     // This isn't right, although it's probably harmless on x86; liveouts
3471     // should be computed from returns not tail calls.  Consider a void
3472     // function making a tail call to a function returning int.
3473     MF.getFrameInfo()->setHasTailCall();
3474     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3475   }
3476
3477   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3478   InFlag = Chain.getValue(1);
3479
3480   // Create the CALLSEQ_END node.
3481   unsigned NumBytesForCalleeToPop;
3482   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3483                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3484     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3485   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3486            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3487            SR == StackStructReturn)
3488     // If this is a call to a struct-return function, the callee
3489     // pops the hidden struct pointer, so we have to push it back.
3490     // This is common for Darwin/X86, Linux & Mingw32 targets.
3491     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3492     NumBytesForCalleeToPop = 4;
3493   else
3494     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3495
3496   // Returns a flag for retval copy to use.
3497   if (!IsSibcall) {
3498     Chain = DAG.getCALLSEQ_END(Chain,
3499                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3500                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3501                                                      true),
3502                                InFlag, dl);
3503     InFlag = Chain.getValue(1);
3504   }
3505
3506   // Handle result values, copying them out of physregs into vregs that we
3507   // return.
3508   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3509                          Ins, dl, DAG, InVals);
3510 }
3511
3512 //===----------------------------------------------------------------------===//
3513 //                Fast Calling Convention (tail call) implementation
3514 //===----------------------------------------------------------------------===//
3515
3516 //  Like std call, callee cleans arguments, convention except that ECX is
3517 //  reserved for storing the tail called function address. Only 2 registers are
3518 //  free for argument passing (inreg). Tail call optimization is performed
3519 //  provided:
3520 //                * tailcallopt is enabled
3521 //                * caller/callee are fastcc
3522 //  On X86_64 architecture with GOT-style position independent code only local
3523 //  (within module) calls are supported at the moment.
3524 //  To keep the stack aligned according to platform abi the function
3525 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3526 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3527 //  If a tail called function callee has more arguments than the caller the
3528 //  caller needs to make sure that there is room to move the RETADDR to. This is
3529 //  achieved by reserving an area the size of the argument delta right after the
3530 //  original RETADDR, but before the saved framepointer or the spilled registers
3531 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3532 //  stack layout:
3533 //    arg1
3534 //    arg2
3535 //    RETADDR
3536 //    [ new RETADDR
3537 //      move area ]
3538 //    (possible EBP)
3539 //    ESI
3540 //    EDI
3541 //    local1 ..
3542
3543 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3544 /// requirement.
3545 unsigned
3546 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3547                                                SelectionDAG& DAG) const {
3548   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3549   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3550   unsigned StackAlignment = TFI.getStackAlignment();
3551   uint64_t AlignMask = StackAlignment - 1;
3552   int64_t Offset = StackSize;
3553   unsigned SlotSize = RegInfo->getSlotSize();
3554   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3555     // Number smaller than 12 so just add the difference.
3556     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3557   } else {
3558     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3559     Offset = ((~AlignMask) & Offset) + StackAlignment +
3560       (StackAlignment-SlotSize);
3561   }
3562   return Offset;
3563 }
3564
3565 /// Return true if the given stack call argument is already available in the
3566 /// same position (relatively) of the caller's incoming argument stack.
3567 static
3568 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3569                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3570                          const X86InstrInfo *TII) {
3571   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3572   int FI = INT_MAX;
3573   if (Arg.getOpcode() == ISD::CopyFromReg) {
3574     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3575     if (!TargetRegisterInfo::isVirtualRegister(VR))
3576       return false;
3577     MachineInstr *Def = MRI->getVRegDef(VR);
3578     if (!Def)
3579       return false;
3580     if (!Flags.isByVal()) {
3581       if (!TII->isLoadFromStackSlot(Def, FI))
3582         return false;
3583     } else {
3584       unsigned Opcode = Def->getOpcode();
3585       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3586            Opcode == X86::LEA64_32r) &&
3587           Def->getOperand(1).isFI()) {
3588         FI = Def->getOperand(1).getIndex();
3589         Bytes = Flags.getByValSize();
3590       } else
3591         return false;
3592     }
3593   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3594     if (Flags.isByVal())
3595       // ByVal argument is passed in as a pointer but it's now being
3596       // dereferenced. e.g.
3597       // define @foo(%struct.X* %A) {
3598       //   tail call @bar(%struct.X* byval %A)
3599       // }
3600       return false;
3601     SDValue Ptr = Ld->getBasePtr();
3602     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3603     if (!FINode)
3604       return false;
3605     FI = FINode->getIndex();
3606   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3607     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3608     FI = FINode->getIndex();
3609     Bytes = Flags.getByValSize();
3610   } else
3611     return false;
3612
3613   assert(FI != INT_MAX);
3614   if (!MFI->isFixedObjectIndex(FI))
3615     return false;
3616   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3617 }
3618
3619 /// Check whether the call is eligible for tail call optimization. Targets
3620 /// that want to do tail call optimization should implement this function.
3621 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3622     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3623     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3624     const SmallVectorImpl<ISD::OutputArg> &Outs,
3625     const SmallVectorImpl<SDValue> &OutVals,
3626     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3627   if (!mayTailCallThisCC(CalleeCC))
3628     return false;
3629
3630   // If -tailcallopt is specified, make fastcc functions tail-callable.
3631   MachineFunction &MF = DAG.getMachineFunction();
3632   const Function *CallerF = MF.getFunction();
3633
3634   // If the function return type is x86_fp80 and the callee return type is not,
3635   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3636   // perform a tailcall optimization here.
3637   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3638     return false;
3639
3640   CallingConv::ID CallerCC = CallerF->getCallingConv();
3641   bool CCMatch = CallerCC == CalleeCC;
3642   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3643   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3644
3645   // Win64 functions have extra shadow space for argument homing. Don't do the
3646   // sibcall if the caller and callee have mismatched expectations for this
3647   // space.
3648   if (IsCalleeWin64 != IsCallerWin64)
3649     return false;
3650
3651   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3652     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3653       return true;
3654     return false;
3655   }
3656
3657   // Look for obvious safe cases to perform tail call optimization that do not
3658   // require ABI changes. This is what gcc calls sibcall.
3659
3660   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3661   // emit a special epilogue.
3662   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3663   if (RegInfo->needsStackRealignment(MF))
3664     return false;
3665
3666   // Also avoid sibcall optimization if either caller or callee uses struct
3667   // return semantics.
3668   if (isCalleeStructRet || isCallerStructRet)
3669     return false;
3670
3671   // Do not sibcall optimize vararg calls unless all arguments are passed via
3672   // registers.
3673   if (isVarArg && !Outs.empty()) {
3674     // Optimizing for varargs on Win64 is unlikely to be safe without
3675     // additional testing.
3676     if (IsCalleeWin64 || IsCallerWin64)
3677       return false;
3678
3679     SmallVector<CCValAssign, 16> ArgLocs;
3680     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3681                    *DAG.getContext());
3682
3683     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3684     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3685       if (!ArgLocs[i].isRegLoc())
3686         return false;
3687   }
3688
3689   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3690   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3691   // this into a sibcall.
3692   bool Unused = false;
3693   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3694     if (!Ins[i].Used) {
3695       Unused = true;
3696       break;
3697     }
3698   }
3699   if (Unused) {
3700     SmallVector<CCValAssign, 16> RVLocs;
3701     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3702                    *DAG.getContext());
3703     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3704     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3705       CCValAssign &VA = RVLocs[i];
3706       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3707         return false;
3708     }
3709   }
3710
3711   // If the calling conventions do not match, then we'd better make sure the
3712   // results are returned in the same way as what the caller expects.
3713   if (!CCMatch) {
3714     SmallVector<CCValAssign, 16> RVLocs1;
3715     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3716                     *DAG.getContext());
3717     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3718
3719     SmallVector<CCValAssign, 16> RVLocs2;
3720     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3721                     *DAG.getContext());
3722     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3723
3724     if (RVLocs1.size() != RVLocs2.size())
3725       return false;
3726     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3727       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3728         return false;
3729       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3730         return false;
3731       if (RVLocs1[i].isRegLoc()) {
3732         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3733           return false;
3734       } else {
3735         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3736           return false;
3737       }
3738     }
3739   }
3740
3741   unsigned StackArgsSize = 0;
3742
3743   // If the callee takes no arguments then go on to check the results of the
3744   // call.
3745   if (!Outs.empty()) {
3746     // Check if stack adjustment is needed. For now, do not do this if any
3747     // argument is passed on the stack.
3748     SmallVector<CCValAssign, 16> ArgLocs;
3749     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3750                    *DAG.getContext());
3751
3752     // Allocate shadow area for Win64
3753     if (IsCalleeWin64)
3754       CCInfo.AllocateStack(32, 8);
3755
3756     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3757     StackArgsSize = CCInfo.getNextStackOffset();
3758
3759     if (CCInfo.getNextStackOffset()) {
3760       // Check if the arguments are already laid out in the right way as
3761       // the caller's fixed stack objects.
3762       MachineFrameInfo *MFI = MF.getFrameInfo();
3763       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3764       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3765       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3766         CCValAssign &VA = ArgLocs[i];
3767         SDValue Arg = OutVals[i];
3768         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3769         if (VA.getLocInfo() == CCValAssign::Indirect)
3770           return false;
3771         if (!VA.isRegLoc()) {
3772           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3773                                    MFI, MRI, TII))
3774             return false;
3775         }
3776       }
3777     }
3778
3779     // If the tailcall address may be in a register, then make sure it's
3780     // possible to register allocate for it. In 32-bit, the call address can
3781     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3782     // callee-saved registers are restored. These happen to be the same
3783     // registers used to pass 'inreg' arguments so watch out for those.
3784     if (!Subtarget->is64Bit() &&
3785         ((!isa<GlobalAddressSDNode>(Callee) &&
3786           !isa<ExternalSymbolSDNode>(Callee)) ||
3787          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3788       unsigned NumInRegs = 0;
3789       // In PIC we need an extra register to formulate the address computation
3790       // for the callee.
3791       unsigned MaxInRegs =
3792         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3793
3794       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3795         CCValAssign &VA = ArgLocs[i];
3796         if (!VA.isRegLoc())
3797           continue;
3798         unsigned Reg = VA.getLocReg();
3799         switch (Reg) {
3800         default: break;
3801         case X86::EAX: case X86::EDX: case X86::ECX:
3802           if (++NumInRegs == MaxInRegs)
3803             return false;
3804           break;
3805         }
3806       }
3807     }
3808   }
3809
3810   bool CalleeWillPop =
3811       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3812                        MF.getTarget().Options.GuaranteedTailCallOpt);
3813
3814   if (unsigned BytesToPop =
3815           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3816     // If we have bytes to pop, the callee must pop them.
3817     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3818     if (!CalleePopMatches)
3819       return false;
3820   } else if (CalleeWillPop && StackArgsSize > 0) {
3821     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3822     return false;
3823   }
3824
3825   return true;
3826 }
3827
3828 FastISel *
3829 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3830                                   const TargetLibraryInfo *libInfo) const {
3831   return X86::createFastISel(funcInfo, libInfo);
3832 }
3833
3834 //===----------------------------------------------------------------------===//
3835 //                           Other Lowering Hooks
3836 //===----------------------------------------------------------------------===//
3837
3838 static bool MayFoldLoad(SDValue Op) {
3839   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3840 }
3841
3842 static bool MayFoldIntoStore(SDValue Op) {
3843   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3844 }
3845
3846 static bool isTargetShuffle(unsigned Opcode) {
3847   switch(Opcode) {
3848   default: return false;
3849   case X86ISD::BLENDI:
3850   case X86ISD::PSHUFB:
3851   case X86ISD::PSHUFD:
3852   case X86ISD::PSHUFHW:
3853   case X86ISD::PSHUFLW:
3854   case X86ISD::SHUFP:
3855   case X86ISD::PALIGNR:
3856   case X86ISD::MOVLHPS:
3857   case X86ISD::MOVLHPD:
3858   case X86ISD::MOVHLPS:
3859   case X86ISD::MOVLPS:
3860   case X86ISD::MOVLPD:
3861   case X86ISD::MOVSHDUP:
3862   case X86ISD::MOVSLDUP:
3863   case X86ISD::MOVDDUP:
3864   case X86ISD::MOVSS:
3865   case X86ISD::MOVSD:
3866   case X86ISD::UNPCKL:
3867   case X86ISD::UNPCKH:
3868   case X86ISD::VPERMILPI:
3869   case X86ISD::VPERM2X128:
3870   case X86ISD::VPERMI:
3871   case X86ISD::VPERMV:
3872   case X86ISD::VPERMV3:
3873     return true;
3874   }
3875 }
3876
3877 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3878                                     SDValue V1, unsigned TargetMask,
3879                                     SelectionDAG &DAG) {
3880   switch(Opc) {
3881   default: llvm_unreachable("Unknown x86 shuffle node");
3882   case X86ISD::PSHUFD:
3883   case X86ISD::PSHUFHW:
3884   case X86ISD::PSHUFLW:
3885   case X86ISD::VPERMILPI:
3886   case X86ISD::VPERMI:
3887     return DAG.getNode(Opc, dl, VT, V1,
3888                        DAG.getConstant(TargetMask, dl, MVT::i8));
3889   }
3890 }
3891
3892 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3893                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3894   switch(Opc) {
3895   default: llvm_unreachable("Unknown x86 shuffle node");
3896   case X86ISD::MOVLHPS:
3897   case X86ISD::MOVLHPD:
3898   case X86ISD::MOVHLPS:
3899   case X86ISD::MOVLPS:
3900   case X86ISD::MOVLPD:
3901   case X86ISD::MOVSS:
3902   case X86ISD::MOVSD:
3903   case X86ISD::UNPCKL:
3904   case X86ISD::UNPCKH:
3905     return DAG.getNode(Opc, dl, VT, V1, V2);
3906   }
3907 }
3908
3909 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3910   MachineFunction &MF = DAG.getMachineFunction();
3911   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3912   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3913   int ReturnAddrIndex = FuncInfo->getRAIndex();
3914
3915   if (ReturnAddrIndex == 0) {
3916     // Set up a frame object for the return address.
3917     unsigned SlotSize = RegInfo->getSlotSize();
3918     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3919                                                            -(int64_t)SlotSize,
3920                                                            false);
3921     FuncInfo->setRAIndex(ReturnAddrIndex);
3922   }
3923
3924   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3925 }
3926
3927 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3928                                        bool hasSymbolicDisplacement) {
3929   // Offset should fit into 32 bit immediate field.
3930   if (!isInt<32>(Offset))
3931     return false;
3932
3933   // If we don't have a symbolic displacement - we don't have any extra
3934   // restrictions.
3935   if (!hasSymbolicDisplacement)
3936     return true;
3937
3938   // FIXME: Some tweaks might be needed for medium code model.
3939   if (M != CodeModel::Small && M != CodeModel::Kernel)
3940     return false;
3941
3942   // For small code model we assume that latest object is 16MB before end of 31
3943   // bits boundary. We may also accept pretty large negative constants knowing
3944   // that all objects are in the positive half of address space.
3945   if (M == CodeModel::Small && Offset < 16*1024*1024)
3946     return true;
3947
3948   // For kernel code model we know that all object resist in the negative half
3949   // of 32bits address space. We may not accept negative offsets, since they may
3950   // be just off and we may accept pretty large positive ones.
3951   if (M == CodeModel::Kernel && Offset >= 0)
3952     return true;
3953
3954   return false;
3955 }
3956
3957 /// Determines whether the callee is required to pop its own arguments.
3958 /// Callee pop is necessary to support tail calls.
3959 bool X86::isCalleePop(CallingConv::ID CallingConv,
3960                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3961   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3962   // can guarantee TCO.
3963   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3964     return true;
3965
3966   switch (CallingConv) {
3967   default:
3968     return false;
3969   case CallingConv::X86_StdCall:
3970   case CallingConv::X86_FastCall:
3971   case CallingConv::X86_ThisCall:
3972   case CallingConv::X86_VectorCall:
3973     return !is64Bit;
3974   }
3975 }
3976
3977 /// \brief Return true if the condition is an unsigned comparison operation.
3978 static bool isX86CCUnsigned(unsigned X86CC) {
3979   switch (X86CC) {
3980   default: llvm_unreachable("Invalid integer condition!");
3981   case X86::COND_E:     return true;
3982   case X86::COND_G:     return false;
3983   case X86::COND_GE:    return false;
3984   case X86::COND_L:     return false;
3985   case X86::COND_LE:    return false;
3986   case X86::COND_NE:    return true;
3987   case X86::COND_B:     return true;
3988   case X86::COND_A:     return true;
3989   case X86::COND_BE:    return true;
3990   case X86::COND_AE:    return true;
3991   }
3992   llvm_unreachable("covered switch fell through?!");
3993 }
3994
3995 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3996 /// condition code, returning the condition code and the LHS/RHS of the
3997 /// comparison to make.
3998 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3999                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4000   if (!isFP) {
4001     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4002       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4003         // X > -1   -> X == 0, jump !sign.
4004         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4005         return X86::COND_NS;
4006       }
4007       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4008         // X < 0   -> X == 0, jump on sign.
4009         return X86::COND_S;
4010       }
4011       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4012         // X < 1   -> X <= 0
4013         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4014         return X86::COND_LE;
4015       }
4016     }
4017
4018     switch (SetCCOpcode) {
4019     default: llvm_unreachable("Invalid integer condition!");
4020     case ISD::SETEQ:  return X86::COND_E;
4021     case ISD::SETGT:  return X86::COND_G;
4022     case ISD::SETGE:  return X86::COND_GE;
4023     case ISD::SETLT:  return X86::COND_L;
4024     case ISD::SETLE:  return X86::COND_LE;
4025     case ISD::SETNE:  return X86::COND_NE;
4026     case ISD::SETULT: return X86::COND_B;
4027     case ISD::SETUGT: return X86::COND_A;
4028     case ISD::SETULE: return X86::COND_BE;
4029     case ISD::SETUGE: return X86::COND_AE;
4030     }
4031   }
4032
4033   // First determine if it is required or is profitable to flip the operands.
4034
4035   // If LHS is a foldable load, but RHS is not, flip the condition.
4036   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4037       !ISD::isNON_EXTLoad(RHS.getNode())) {
4038     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4039     std::swap(LHS, RHS);
4040   }
4041
4042   switch (SetCCOpcode) {
4043   default: break;
4044   case ISD::SETOLT:
4045   case ISD::SETOLE:
4046   case ISD::SETUGT:
4047   case ISD::SETUGE:
4048     std::swap(LHS, RHS);
4049     break;
4050   }
4051
4052   // On a floating point condition, the flags are set as follows:
4053   // ZF  PF  CF   op
4054   //  0 | 0 | 0 | X > Y
4055   //  0 | 0 | 1 | X < Y
4056   //  1 | 0 | 0 | X == Y
4057   //  1 | 1 | 1 | unordered
4058   switch (SetCCOpcode) {
4059   default: llvm_unreachable("Condcode should be pre-legalized away");
4060   case ISD::SETUEQ:
4061   case ISD::SETEQ:   return X86::COND_E;
4062   case ISD::SETOLT:              // flipped
4063   case ISD::SETOGT:
4064   case ISD::SETGT:   return X86::COND_A;
4065   case ISD::SETOLE:              // flipped
4066   case ISD::SETOGE:
4067   case ISD::SETGE:   return X86::COND_AE;
4068   case ISD::SETUGT:              // flipped
4069   case ISD::SETULT:
4070   case ISD::SETLT:   return X86::COND_B;
4071   case ISD::SETUGE:              // flipped
4072   case ISD::SETULE:
4073   case ISD::SETLE:   return X86::COND_BE;
4074   case ISD::SETONE:
4075   case ISD::SETNE:   return X86::COND_NE;
4076   case ISD::SETUO:   return X86::COND_P;
4077   case ISD::SETO:    return X86::COND_NP;
4078   case ISD::SETOEQ:
4079   case ISD::SETUNE:  return X86::COND_INVALID;
4080   }
4081 }
4082
4083 /// Is there a floating point cmov for the specific X86 condition code?
4084 /// Current x86 isa includes the following FP cmov instructions:
4085 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4086 static bool hasFPCMov(unsigned X86CC) {
4087   switch (X86CC) {
4088   default:
4089     return false;
4090   case X86::COND_B:
4091   case X86::COND_BE:
4092   case X86::COND_E:
4093   case X86::COND_P:
4094   case X86::COND_A:
4095   case X86::COND_AE:
4096   case X86::COND_NE:
4097   case X86::COND_NP:
4098     return true;
4099   }
4100 }
4101
4102 /// Returns true if the target can instruction select the
4103 /// specified FP immediate natively. If false, the legalizer will
4104 /// materialize the FP immediate as a load from a constant pool.
4105 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4106   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4107     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4108       return true;
4109   }
4110   return false;
4111 }
4112
4113 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4114                                               ISD::LoadExtType ExtTy,
4115                                               EVT NewVT) const {
4116   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4117   // relocation target a movq or addq instruction: don't let the load shrink.
4118   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4119   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4120     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4121       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4122   return true;
4123 }
4124
4125 /// \brief Returns true if it is beneficial to convert a load of a constant
4126 /// to just the constant itself.
4127 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4128                                                           Type *Ty) const {
4129   assert(Ty->isIntegerTy());
4130
4131   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4132   if (BitSize == 0 || BitSize > 64)
4133     return false;
4134   return true;
4135 }
4136
4137 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4138                                                 unsigned Index) const {
4139   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4140     return false;
4141
4142   return (Index == 0 || Index == ResVT.getVectorNumElements());
4143 }
4144
4145 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4146   // Speculate cttz only if we can directly use TZCNT.
4147   return Subtarget->hasBMI();
4148 }
4149
4150 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4151   // Speculate ctlz only if we can directly use LZCNT.
4152   return Subtarget->hasLZCNT();
4153 }
4154
4155 /// Return true if every element in Mask, beginning
4156 /// from position Pos and ending in Pos+Size is undef.
4157 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4158   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4159     if (0 <= Mask[i])
4160       return false;
4161   return true;
4162 }
4163
4164 /// Return true if Val is undef or if its value falls within the
4165 /// specified range (L, H].
4166 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4167   return (Val < 0) || (Val >= Low && Val < Hi);
4168 }
4169
4170 /// Val is either less than zero (undef) or equal to the specified value.
4171 static bool isUndefOrEqual(int Val, int CmpVal) {
4172   return (Val < 0 || Val == CmpVal);
4173 }
4174
4175 /// Return true if every element in Mask, beginning
4176 /// from position Pos and ending in Pos+Size, falls within the specified
4177 /// sequential range (Low, Low+Size]. or is undef.
4178 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4179                                        unsigned Pos, unsigned Size, int Low) {
4180   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4181     if (!isUndefOrEqual(Mask[i], Low))
4182       return false;
4183   return true;
4184 }
4185
4186 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4187 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4188 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4189   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4190   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4191     return false;
4192
4193   // The index should be aligned on a vecWidth-bit boundary.
4194   uint64_t Index =
4195     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4196
4197   MVT VT = N->getSimpleValueType(0);
4198   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4199   bool Result = (Index * ElSize) % vecWidth == 0;
4200
4201   return Result;
4202 }
4203
4204 /// Return true if the specified INSERT_SUBVECTOR
4205 /// operand specifies a subvector insert that is suitable for input to
4206 /// insertion of 128 or 256-bit subvectors
4207 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4208   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4209   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4210     return false;
4211   // The index should be aligned on a vecWidth-bit boundary.
4212   uint64_t Index =
4213     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4214
4215   MVT VT = N->getSimpleValueType(0);
4216   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4217   bool Result = (Index * ElSize) % vecWidth == 0;
4218
4219   return Result;
4220 }
4221
4222 bool X86::isVINSERT128Index(SDNode *N) {
4223   return isVINSERTIndex(N, 128);
4224 }
4225
4226 bool X86::isVINSERT256Index(SDNode *N) {
4227   return isVINSERTIndex(N, 256);
4228 }
4229
4230 bool X86::isVEXTRACT128Index(SDNode *N) {
4231   return isVEXTRACTIndex(N, 128);
4232 }
4233
4234 bool X86::isVEXTRACT256Index(SDNode *N) {
4235   return isVEXTRACTIndex(N, 256);
4236 }
4237
4238 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4239   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4240   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4241     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4242
4243   uint64_t Index =
4244     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4245
4246   MVT VecVT = N->getOperand(0).getSimpleValueType();
4247   MVT ElVT = VecVT.getVectorElementType();
4248
4249   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4250   return Index / NumElemsPerChunk;
4251 }
4252
4253 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4254   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4255   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4256     llvm_unreachable("Illegal insert subvector for VINSERT");
4257
4258   uint64_t Index =
4259     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4260
4261   MVT VecVT = N->getSimpleValueType(0);
4262   MVT ElVT = VecVT.getVectorElementType();
4263
4264   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4265   return Index / NumElemsPerChunk;
4266 }
4267
4268 /// Return the appropriate immediate to extract the specified
4269 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4270 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4271   return getExtractVEXTRACTImmediate(N, 128);
4272 }
4273
4274 /// Return the appropriate immediate to extract the specified
4275 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4276 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4277   return getExtractVEXTRACTImmediate(N, 256);
4278 }
4279
4280 /// Return the appropriate immediate to insert at the specified
4281 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4282 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4283   return getInsertVINSERTImmediate(N, 128);
4284 }
4285
4286 /// Return the appropriate immediate to insert at the specified
4287 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4288 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4289   return getInsertVINSERTImmediate(N, 256);
4290 }
4291
4292 /// Returns true if V is a constant integer zero.
4293 static bool isZero(SDValue V) {
4294   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4295   return C && C->isNullValue();
4296 }
4297
4298 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4299 bool X86::isZeroNode(SDValue Elt) {
4300   if (isZero(Elt))
4301     return true;
4302   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4303     return CFP->getValueAPF().isPosZero();
4304   return false;
4305 }
4306
4307 // Build a vector of constants
4308 // Use an UNDEF node if MaskElt == -1.
4309 // Spilt 64-bit constants in the 32-bit mode.
4310 static SDValue getConstVector(ArrayRef<int> Values, EVT VT,
4311                               SelectionDAG &DAG,
4312                               SDLoc dl, bool IsMask = false) {
4313
4314   SmallVector<SDValue, 32>  Ops;
4315   bool Split = false;
4316
4317   EVT ConstVecVT = VT;
4318   unsigned NumElts = VT.getVectorNumElements();
4319   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4320   if (!In64BitMode && VT.getScalarType() == MVT::i64) {
4321     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4322     Split = true;
4323   }
4324
4325   EVT EltVT = ConstVecVT.getScalarType();
4326   for (unsigned i = 0; i < NumElts; ++i) {
4327     bool IsUndef = Values[i] < 0 && IsMask;
4328     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4329       DAG.getConstant(Values[i], dl, EltVT);
4330     Ops.push_back(OpNode);
4331     if (Split)
4332       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4333                     DAG.getConstant(0, dl, EltVT));
4334   }
4335   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4336   if (Split)
4337     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4338   return ConstsNode;
4339 }
4340
4341 /// Returns a vector of specified type with all zero elements.
4342 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4343                              SelectionDAG &DAG, SDLoc dl) {
4344   assert(VT.isVector() && "Expected a vector type");
4345
4346   // Always build SSE zero vectors as <4 x i32> bitcasted
4347   // to their dest type. This ensures they get CSE'd.
4348   SDValue Vec;
4349   if (VT.is128BitVector()) {  // SSE
4350     if (Subtarget->hasSSE2()) {  // SSE2
4351       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4352       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4353     } else { // SSE1
4354       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4355       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4356     }
4357   } else if (VT.is256BitVector()) { // AVX
4358     if (Subtarget->hasInt256()) { // AVX2
4359       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4360       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4361       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4362     } else {
4363       // 256-bit logic and arithmetic instructions in AVX are all
4364       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4365       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4366       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4367       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4368     }
4369   } else if (VT.is512BitVector()) { // AVX-512
4370       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4371       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4372                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4373       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4374   } else if (VT.getScalarType() == MVT::i1) {
4375
4376     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4377             && "Unexpected vector type");
4378     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4379             && "Unexpected vector type");
4380     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4381     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4382     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4383   } else
4384     llvm_unreachable("Unexpected vector type");
4385
4386   return DAG.getBitcast(VT, Vec);
4387 }
4388
4389 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4390                                 SelectionDAG &DAG, SDLoc dl,
4391                                 unsigned vectorWidth) {
4392   assert((vectorWidth == 128 || vectorWidth == 256) &&
4393          "Unsupported vector width");
4394   EVT VT = Vec.getValueType();
4395   EVT ElVT = VT.getVectorElementType();
4396   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4397   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4398                                   VT.getVectorNumElements()/Factor);
4399
4400   // Extract from UNDEF is UNDEF.
4401   if (Vec.getOpcode() == ISD::UNDEF)
4402     return DAG.getUNDEF(ResultVT);
4403
4404   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4405   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4406
4407   // This is the index of the first element of the vectorWidth-bit chunk
4408   // we want.
4409   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4410                                * ElemsPerChunk);
4411
4412   // If the input is a buildvector just emit a smaller one.
4413   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4414     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4415                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4416                                     ElemsPerChunk));
4417
4418   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4419   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4420 }
4421
4422 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4423 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4424 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4425 /// instructions or a simple subregister reference. Idx is an index in the
4426 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4427 /// lowering EXTRACT_VECTOR_ELT operations easier.
4428 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4429                                    SelectionDAG &DAG, SDLoc dl) {
4430   assert((Vec.getValueType().is256BitVector() ||
4431           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4432   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4433 }
4434
4435 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4436 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4437                                    SelectionDAG &DAG, SDLoc dl) {
4438   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4439   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4440 }
4441
4442 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4443                                unsigned IdxVal, SelectionDAG &DAG,
4444                                SDLoc dl, unsigned vectorWidth) {
4445   assert((vectorWidth == 128 || vectorWidth == 256) &&
4446          "Unsupported vector width");
4447   // Inserting UNDEF is Result
4448   if (Vec.getOpcode() == ISD::UNDEF)
4449     return Result;
4450   EVT VT = Vec.getValueType();
4451   EVT ElVT = VT.getVectorElementType();
4452   EVT ResultVT = Result.getValueType();
4453
4454   // Insert the relevant vectorWidth bits.
4455   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4456
4457   // This is the index of the first element of the vectorWidth-bit chunk
4458   // we want.
4459   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4460                                * ElemsPerChunk);
4461
4462   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4463   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4464 }
4465
4466 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4467 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4468 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4469 /// simple superregister reference.  Idx is an index in the 128 bits
4470 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4471 /// lowering INSERT_VECTOR_ELT operations easier.
4472 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4473                                   SelectionDAG &DAG, SDLoc dl) {
4474   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4475
4476   // For insertion into the zero index (low half) of a 256-bit vector, it is
4477   // more efficient to generate a blend with immediate instead of an insert*128.
4478   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4479   // extend the subvector to the size of the result vector. Make sure that
4480   // we are not recursing on that node by checking for undef here.
4481   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4482       Result.getOpcode() != ISD::UNDEF) {
4483     EVT ResultVT = Result.getValueType();
4484     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4485     SDValue Undef = DAG.getUNDEF(ResultVT);
4486     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4487                                  Vec, ZeroIndex);
4488
4489     // The blend instruction, and therefore its mask, depend on the data type.
4490     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4491     if (ScalarType.isFloatingPoint()) {
4492       // Choose either vblendps (float) or vblendpd (double).
4493       unsigned ScalarSize = ScalarType.getSizeInBits();
4494       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4495       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4496       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4497       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4498     }
4499
4500     const X86Subtarget &Subtarget =
4501     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4502
4503     // AVX2 is needed for 256-bit integer blend support.
4504     // Integers must be cast to 32-bit because there is only vpblendd;
4505     // vpblendw can't be used for this because it has a handicapped mask.
4506
4507     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4508     // is still more efficient than using the wrong domain vinsertf128 that
4509     // will be created by InsertSubVector().
4510     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4511
4512     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4513     Vec256 = DAG.getBitcast(CastVT, Vec256);
4514     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4515     return DAG.getBitcast(ResultVT, Vec256);
4516   }
4517
4518   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4519 }
4520
4521 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4522                                   SelectionDAG &DAG, SDLoc dl) {
4523   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4524   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4525 }
4526
4527 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4528 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4529 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4530 /// large BUILD_VECTORS.
4531 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4532                                    unsigned NumElems, SelectionDAG &DAG,
4533                                    SDLoc dl) {
4534   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4535   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4536 }
4537
4538 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4539                                    unsigned NumElems, SelectionDAG &DAG,
4540                                    SDLoc dl) {
4541   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4542   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4543 }
4544
4545 /// Returns a vector of specified type with all bits set.
4546 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4547 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4548 /// Then bitcast to their original type, ensuring they get CSE'd.
4549 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4550                              SelectionDAG &DAG, SDLoc dl) {
4551   assert(VT.isVector() && "Expected a vector type");
4552
4553   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4554   SDValue Vec;
4555   if (VT.is512BitVector()) {
4556     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4557                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4558     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4559   } else if (VT.is256BitVector()) {
4560     if (Subtarget->hasInt256()) { // AVX2
4561       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4562       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4563     } else { // AVX
4564       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4565       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4566     }
4567   } else if (VT.is128BitVector()) {
4568     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4569   } else
4570     llvm_unreachable("Unexpected vector type");
4571
4572   return DAG.getBitcast(VT, Vec);
4573 }
4574
4575 /// Returns a vector_shuffle node for an unpackl operation.
4576 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4577                           SDValue V2) {
4578   unsigned NumElems = VT.getVectorNumElements();
4579   SmallVector<int, 8> Mask;
4580   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4581     Mask.push_back(i);
4582     Mask.push_back(i + NumElems);
4583   }
4584   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4585 }
4586
4587 /// Returns a vector_shuffle node for an unpackh operation.
4588 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4589                           SDValue V2) {
4590   unsigned NumElems = VT.getVectorNumElements();
4591   SmallVector<int, 8> Mask;
4592   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4593     Mask.push_back(i + Half);
4594     Mask.push_back(i + NumElems + Half);
4595   }
4596   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4597 }
4598
4599 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4600 /// This produces a shuffle where the low element of V2 is swizzled into the
4601 /// zero/undef vector, landing at element Idx.
4602 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4603 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4604                                            bool IsZero,
4605                                            const X86Subtarget *Subtarget,
4606                                            SelectionDAG &DAG) {
4607   MVT VT = V2.getSimpleValueType();
4608   SDValue V1 = IsZero
4609     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4610   unsigned NumElems = VT.getVectorNumElements();
4611   SmallVector<int, 16> MaskVec;
4612   for (unsigned i = 0; i != NumElems; ++i)
4613     // If this is the insertion idx, put the low elt of V2 here.
4614     MaskVec.push_back(i == Idx ? NumElems : i);
4615   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4616 }
4617
4618 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4619 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4620 /// uses one source. Note that this will set IsUnary for shuffles which use a
4621 /// single input multiple times, and in those cases it will
4622 /// adjust the mask to only have indices within that single input.
4623 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4624 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4625                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4626   unsigned NumElems = VT.getVectorNumElements();
4627   SDValue ImmN;
4628
4629   IsUnary = false;
4630   bool IsFakeUnary = false;
4631   switch(N->getOpcode()) {
4632   case X86ISD::BLENDI:
4633     ImmN = N->getOperand(N->getNumOperands()-1);
4634     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4635     break;
4636   case X86ISD::SHUFP:
4637     ImmN = N->getOperand(N->getNumOperands()-1);
4638     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4639     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4640     break;
4641   case X86ISD::UNPCKH:
4642     DecodeUNPCKHMask(VT, Mask);
4643     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4644     break;
4645   case X86ISD::UNPCKL:
4646     DecodeUNPCKLMask(VT, Mask);
4647     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4648     break;
4649   case X86ISD::MOVHLPS:
4650     DecodeMOVHLPSMask(NumElems, Mask);
4651     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4652     break;
4653   case X86ISD::MOVLHPS:
4654     DecodeMOVLHPSMask(NumElems, Mask);
4655     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4656     break;
4657   case X86ISD::PALIGNR:
4658     ImmN = N->getOperand(N->getNumOperands()-1);
4659     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4660     break;
4661   case X86ISD::PSHUFD:
4662   case X86ISD::VPERMILPI:
4663     ImmN = N->getOperand(N->getNumOperands()-1);
4664     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4665     IsUnary = true;
4666     break;
4667   case X86ISD::PSHUFHW:
4668     ImmN = N->getOperand(N->getNumOperands()-1);
4669     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4670     IsUnary = true;
4671     break;
4672   case X86ISD::PSHUFLW:
4673     ImmN = N->getOperand(N->getNumOperands()-1);
4674     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4675     IsUnary = true;
4676     break;
4677   case X86ISD::PSHUFB: {
4678     IsUnary = true;
4679     SDValue MaskNode = N->getOperand(1);
4680     while (MaskNode->getOpcode() == ISD::BITCAST)
4681       MaskNode = MaskNode->getOperand(0);
4682
4683     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4684       // If we have a build-vector, then things are easy.
4685       EVT VT = MaskNode.getValueType();
4686       assert(VT.isVector() &&
4687              "Can't produce a non-vector with a build_vector!");
4688       if (!VT.isInteger())
4689         return false;
4690
4691       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4692
4693       SmallVector<uint64_t, 32> RawMask;
4694       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4695         SDValue Op = MaskNode->getOperand(i);
4696         if (Op->getOpcode() == ISD::UNDEF) {
4697           RawMask.push_back((uint64_t)SM_SentinelUndef);
4698           continue;
4699         }
4700         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4701         if (!CN)
4702           return false;
4703         APInt MaskElement = CN->getAPIntValue();
4704
4705         // We now have to decode the element which could be any integer size and
4706         // extract each byte of it.
4707         for (int j = 0; j < NumBytesPerElement; ++j) {
4708           // Note that this is x86 and so always little endian: the low byte is
4709           // the first byte of the mask.
4710           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4711           MaskElement = MaskElement.lshr(8);
4712         }
4713       }
4714       DecodePSHUFBMask(RawMask, Mask);
4715       break;
4716     }
4717
4718     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4719     if (!MaskLoad)
4720       return false;
4721
4722     SDValue Ptr = MaskLoad->getBasePtr();
4723     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4724         Ptr->getOpcode() == X86ISD::WrapperRIP)
4725       Ptr = Ptr->getOperand(0);
4726
4727     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4728     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4729       return false;
4730
4731     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4732       DecodePSHUFBMask(C, Mask);
4733       if (Mask.empty())
4734         return false;
4735       break;
4736     }
4737
4738     return false;
4739   }
4740   case X86ISD::VPERMI:
4741     ImmN = N->getOperand(N->getNumOperands()-1);
4742     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4743     IsUnary = true;
4744     break;
4745   case X86ISD::MOVSS:
4746   case X86ISD::MOVSD:
4747     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4748     break;
4749   case X86ISD::VPERM2X128:
4750     ImmN = N->getOperand(N->getNumOperands()-1);
4751     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4752     if (Mask.empty()) return false;
4753     // Mask only contains negative index if an element is zero.
4754     if (std::any_of(Mask.begin(), Mask.end(),
4755                     [](int M){ return M == SM_SentinelZero; }))
4756       return false;
4757     break;
4758   case X86ISD::MOVSLDUP:
4759     DecodeMOVSLDUPMask(VT, Mask);
4760     IsUnary = true;
4761     break;
4762   case X86ISD::MOVSHDUP:
4763     DecodeMOVSHDUPMask(VT, Mask);
4764     IsUnary = true;
4765     break;
4766   case X86ISD::MOVDDUP:
4767     DecodeMOVDDUPMask(VT, Mask);
4768     IsUnary = true;
4769     break;
4770   case X86ISD::MOVLHPD:
4771   case X86ISD::MOVLPD:
4772   case X86ISD::MOVLPS:
4773     // Not yet implemented
4774     return false;
4775   case X86ISD::VPERMV: {
4776     IsUnary = true;
4777     SDValue MaskNode = N->getOperand(0);
4778     while (MaskNode->getOpcode() == ISD::BITCAST)
4779       MaskNode = MaskNode->getOperand(0);
4780
4781     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4782     SmallVector<uint64_t, 32> RawMask;
4783     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4784       // If we have a build-vector, then things are easy.
4785       assert(MaskNode.getValueType().isInteger() &&
4786              MaskNode.getValueType().getVectorNumElements() ==
4787              VT.getVectorNumElements());
4788
4789       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4790         SDValue Op = MaskNode->getOperand(i);
4791         if (Op->getOpcode() == ISD::UNDEF)
4792           RawMask.push_back((uint64_t)SM_SentinelUndef);
4793         else if (isa<ConstantSDNode>(Op)) {
4794           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4795           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4796         } else
4797           return false;
4798       }
4799       DecodeVPERMVMask(RawMask, Mask);
4800       break;
4801     }
4802     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4803       unsigned NumEltsInMask = MaskNode->getNumOperands();
4804       MaskNode = MaskNode->getOperand(0);
4805       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4806       if (CN) {
4807         APInt MaskEltValue = CN->getAPIntValue();
4808         for (unsigned i = 0; i < NumEltsInMask; ++i)
4809           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4810         DecodeVPERMVMask(RawMask, Mask);
4811         break;
4812       }
4813       // It may be a scalar load
4814     }
4815
4816     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4817     if (!MaskLoad)
4818       return false;
4819
4820     SDValue Ptr = MaskLoad->getBasePtr();
4821     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4822         Ptr->getOpcode() == X86ISD::WrapperRIP)
4823       Ptr = Ptr->getOperand(0);
4824
4825     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4826     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4827       return false;
4828
4829     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4830     if (C) {
4831       DecodeVPERMVMask(C, VT, Mask);
4832       if (Mask.empty())
4833         return false;
4834       break;
4835     }
4836     return false;
4837   }
4838   case X86ISD::VPERMV3: {
4839     IsUnary = false;
4840     SDValue MaskNode = N->getOperand(1);
4841     while (MaskNode->getOpcode() == ISD::BITCAST)
4842       MaskNode = MaskNode->getOperand(1);
4843
4844     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4845       // If we have a build-vector, then things are easy.
4846       assert(MaskNode.getValueType().isInteger() &&
4847              MaskNode.getValueType().getVectorNumElements() ==
4848              VT.getVectorNumElements());
4849
4850       SmallVector<uint64_t, 32> RawMask;
4851       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4852
4853       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4854         SDValue Op = MaskNode->getOperand(i);
4855         if (Op->getOpcode() == ISD::UNDEF)
4856           RawMask.push_back((uint64_t)SM_SentinelUndef);
4857         else {
4858           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4859           if (!CN)
4860             return false;
4861           APInt MaskElement = CN->getAPIntValue();
4862           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4863         }
4864       }
4865       DecodeVPERMV3Mask(RawMask, Mask);
4866       break;
4867     }
4868
4869     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4870     if (!MaskLoad)
4871       return false;
4872
4873     SDValue Ptr = MaskLoad->getBasePtr();
4874     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4875         Ptr->getOpcode() == X86ISD::WrapperRIP)
4876       Ptr = Ptr->getOperand(0);
4877
4878     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4879     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4880       return false;
4881
4882     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4883     if (C) {
4884       DecodeVPERMV3Mask(C, VT, Mask);
4885       if (Mask.empty())
4886         return false;
4887       break;
4888     }
4889     return false;
4890   }
4891   default: llvm_unreachable("unknown target shuffle node");
4892   }
4893
4894   // If we have a fake unary shuffle, the shuffle mask is spread across two
4895   // inputs that are actually the same node. Re-map the mask to always point
4896   // into the first input.
4897   if (IsFakeUnary)
4898     for (int &M : Mask)
4899       if (M >= (int)Mask.size())
4900         M -= Mask.size();
4901
4902   return true;
4903 }
4904
4905 /// Returns the scalar element that will make up the ith
4906 /// element of the result of the vector shuffle.
4907 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4908                                    unsigned Depth) {
4909   if (Depth == 6)
4910     return SDValue();  // Limit search depth.
4911
4912   SDValue V = SDValue(N, 0);
4913   EVT VT = V.getValueType();
4914   unsigned Opcode = V.getOpcode();
4915
4916   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4917   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4918     int Elt = SV->getMaskElt(Index);
4919
4920     if (Elt < 0)
4921       return DAG.getUNDEF(VT.getVectorElementType());
4922
4923     unsigned NumElems = VT.getVectorNumElements();
4924     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4925                                          : SV->getOperand(1);
4926     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4927   }
4928
4929   // Recurse into target specific vector shuffles to find scalars.
4930   if (isTargetShuffle(Opcode)) {
4931     MVT ShufVT = V.getSimpleValueType();
4932     unsigned NumElems = ShufVT.getVectorNumElements();
4933     SmallVector<int, 16> ShuffleMask;
4934     bool IsUnary;
4935
4936     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4937       return SDValue();
4938
4939     int Elt = ShuffleMask[Index];
4940     if (Elt < 0)
4941       return DAG.getUNDEF(ShufVT.getVectorElementType());
4942
4943     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4944                                          : N->getOperand(1);
4945     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4946                                Depth+1);
4947   }
4948
4949   // Actual nodes that may contain scalar elements
4950   if (Opcode == ISD::BITCAST) {
4951     V = V.getOperand(0);
4952     EVT SrcVT = V.getValueType();
4953     unsigned NumElems = VT.getVectorNumElements();
4954
4955     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4956       return SDValue();
4957   }
4958
4959   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4960     return (Index == 0) ? V.getOperand(0)
4961                         : DAG.getUNDEF(VT.getVectorElementType());
4962
4963   if (V.getOpcode() == ISD::BUILD_VECTOR)
4964     return V.getOperand(Index);
4965
4966   return SDValue();
4967 }
4968
4969 /// Custom lower build_vector of v16i8.
4970 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4971                                        unsigned NumNonZero, unsigned NumZero,
4972                                        SelectionDAG &DAG,
4973                                        const X86Subtarget* Subtarget,
4974                                        const TargetLowering &TLI) {
4975   if (NumNonZero > 8)
4976     return SDValue();
4977
4978   SDLoc dl(Op);
4979   SDValue V;
4980   bool First = true;
4981
4982   // SSE4.1 - use PINSRB to insert each byte directly.
4983   if (Subtarget->hasSSE41()) {
4984     for (unsigned i = 0; i < 16; ++i) {
4985       bool isNonZero = (NonZeros & (1 << i)) != 0;
4986       if (isNonZero) {
4987         if (First) {
4988           if (NumZero)
4989             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4990           else
4991             V = DAG.getUNDEF(MVT::v16i8);
4992           First = false;
4993         }
4994         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4995                         MVT::v16i8, V, Op.getOperand(i),
4996                         DAG.getIntPtrConstant(i, dl));
4997       }
4998     }
4999
5000     return V;
5001   }
5002
5003   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5004   for (unsigned i = 0; i < 16; ++i) {
5005     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5006     if (ThisIsNonZero && First) {
5007       if (NumZero)
5008         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5009       else
5010         V = DAG.getUNDEF(MVT::v8i16);
5011       First = false;
5012     }
5013
5014     if ((i & 1) != 0) {
5015       SDValue ThisElt, LastElt;
5016       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5017       if (LastIsNonZero) {
5018         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5019                               MVT::i16, Op.getOperand(i-1));
5020       }
5021       if (ThisIsNonZero) {
5022         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5023         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5024                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5025         if (LastIsNonZero)
5026           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5027       } else
5028         ThisElt = LastElt;
5029
5030       if (ThisElt.getNode())
5031         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5032                         DAG.getIntPtrConstant(i/2, dl));
5033     }
5034   }
5035
5036   return DAG.getBitcast(MVT::v16i8, V);
5037 }
5038
5039 /// Custom lower build_vector of v8i16.
5040 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5041                                      unsigned NumNonZero, unsigned NumZero,
5042                                      SelectionDAG &DAG,
5043                                      const X86Subtarget* Subtarget,
5044                                      const TargetLowering &TLI) {
5045   if (NumNonZero > 4)
5046     return SDValue();
5047
5048   SDLoc dl(Op);
5049   SDValue V;
5050   bool First = true;
5051   for (unsigned i = 0; i < 8; ++i) {
5052     bool isNonZero = (NonZeros & (1 << i)) != 0;
5053     if (isNonZero) {
5054       if (First) {
5055         if (NumZero)
5056           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5057         else
5058           V = DAG.getUNDEF(MVT::v8i16);
5059         First = false;
5060       }
5061       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5062                       MVT::v8i16, V, Op.getOperand(i),
5063                       DAG.getIntPtrConstant(i, dl));
5064     }
5065   }
5066
5067   return V;
5068 }
5069
5070 /// Custom lower build_vector of v4i32 or v4f32.
5071 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5072                                      const X86Subtarget *Subtarget,
5073                                      const TargetLowering &TLI) {
5074   // Find all zeroable elements.
5075   std::bitset<4> Zeroable;
5076   for (int i=0; i < 4; ++i) {
5077     SDValue Elt = Op->getOperand(i);
5078     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5079   }
5080   assert(Zeroable.size() - Zeroable.count() > 1 &&
5081          "We expect at least two non-zero elements!");
5082
5083   // We only know how to deal with build_vector nodes where elements are either
5084   // zeroable or extract_vector_elt with constant index.
5085   SDValue FirstNonZero;
5086   unsigned FirstNonZeroIdx;
5087   for (unsigned i=0; i < 4; ++i) {
5088     if (Zeroable[i])
5089       continue;
5090     SDValue Elt = Op->getOperand(i);
5091     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5092         !isa<ConstantSDNode>(Elt.getOperand(1)))
5093       return SDValue();
5094     // Make sure that this node is extracting from a 128-bit vector.
5095     MVT VT = Elt.getOperand(0).getSimpleValueType();
5096     if (!VT.is128BitVector())
5097       return SDValue();
5098     if (!FirstNonZero.getNode()) {
5099       FirstNonZero = Elt;
5100       FirstNonZeroIdx = i;
5101     }
5102   }
5103
5104   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5105   SDValue V1 = FirstNonZero.getOperand(0);
5106   MVT VT = V1.getSimpleValueType();
5107
5108   // See if this build_vector can be lowered as a blend with zero.
5109   SDValue Elt;
5110   unsigned EltMaskIdx, EltIdx;
5111   int Mask[4];
5112   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5113     if (Zeroable[EltIdx]) {
5114       // The zero vector will be on the right hand side.
5115       Mask[EltIdx] = EltIdx+4;
5116       continue;
5117     }
5118
5119     Elt = Op->getOperand(EltIdx);
5120     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5121     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5122     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5123       break;
5124     Mask[EltIdx] = EltIdx;
5125   }
5126
5127   if (EltIdx == 4) {
5128     // Let the shuffle legalizer deal with blend operations.
5129     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5130     if (V1.getSimpleValueType() != VT)
5131       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5132     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5133   }
5134
5135   // See if we can lower this build_vector to a INSERTPS.
5136   if (!Subtarget->hasSSE41())
5137     return SDValue();
5138
5139   SDValue V2 = Elt.getOperand(0);
5140   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5141     V1 = SDValue();
5142
5143   bool CanFold = true;
5144   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5145     if (Zeroable[i])
5146       continue;
5147
5148     SDValue Current = Op->getOperand(i);
5149     SDValue SrcVector = Current->getOperand(0);
5150     if (!V1.getNode())
5151       V1 = SrcVector;
5152     CanFold = SrcVector == V1 &&
5153       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5154   }
5155
5156   if (!CanFold)
5157     return SDValue();
5158
5159   assert(V1.getNode() && "Expected at least two non-zero elements!");
5160   if (V1.getSimpleValueType() != MVT::v4f32)
5161     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5162   if (V2.getSimpleValueType() != MVT::v4f32)
5163     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5164
5165   // Ok, we can emit an INSERTPS instruction.
5166   unsigned ZMask = Zeroable.to_ulong();
5167
5168   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5169   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5170   SDLoc DL(Op);
5171   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5172                                DAG.getIntPtrConstant(InsertPSMask, DL));
5173   return DAG.getBitcast(VT, Result);
5174 }
5175
5176 /// Return a vector logical shift node.
5177 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5178                          unsigned NumBits, SelectionDAG &DAG,
5179                          const TargetLowering &TLI, SDLoc dl) {
5180   assert(VT.is128BitVector() && "Unknown type for VShift");
5181   MVT ShVT = MVT::v2i64;
5182   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5183   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5184   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5185   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5186   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5187   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5188 }
5189
5190 static SDValue
5191 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5192
5193   // Check if the scalar load can be widened into a vector load. And if
5194   // the address is "base + cst" see if the cst can be "absorbed" into
5195   // the shuffle mask.
5196   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5197     SDValue Ptr = LD->getBasePtr();
5198     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5199       return SDValue();
5200     EVT PVT = LD->getValueType(0);
5201     if (PVT != MVT::i32 && PVT != MVT::f32)
5202       return SDValue();
5203
5204     int FI = -1;
5205     int64_t Offset = 0;
5206     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5207       FI = FINode->getIndex();
5208       Offset = 0;
5209     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5210                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5211       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5212       Offset = Ptr.getConstantOperandVal(1);
5213       Ptr = Ptr.getOperand(0);
5214     } else {
5215       return SDValue();
5216     }
5217
5218     // FIXME: 256-bit vector instructions don't require a strict alignment,
5219     // improve this code to support it better.
5220     unsigned RequiredAlign = VT.getSizeInBits()/8;
5221     SDValue Chain = LD->getChain();
5222     // Make sure the stack object alignment is at least 16 or 32.
5223     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5224     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5225       if (MFI->isFixedObjectIndex(FI)) {
5226         // Can't change the alignment. FIXME: It's possible to compute
5227         // the exact stack offset and reference FI + adjust offset instead.
5228         // If someone *really* cares about this. That's the way to implement it.
5229         return SDValue();
5230       } else {
5231         MFI->setObjectAlignment(FI, RequiredAlign);
5232       }
5233     }
5234
5235     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5236     // Ptr + (Offset & ~15).
5237     if (Offset < 0)
5238       return SDValue();
5239     if ((Offset % RequiredAlign) & 3)
5240       return SDValue();
5241     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5242     if (StartOffset) {
5243       SDLoc DL(Ptr);
5244       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5245                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5246     }
5247
5248     int EltNo = (Offset - StartOffset) >> 2;
5249     unsigned NumElems = VT.getVectorNumElements();
5250
5251     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5252     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5253                              LD->getPointerInfo().getWithOffset(StartOffset),
5254                              false, false, false, 0);
5255
5256     SmallVector<int, 8> Mask(NumElems, EltNo);
5257
5258     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5259   }
5260
5261   return SDValue();
5262 }
5263
5264 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5265 /// elements can be replaced by a single large load which has the same value as
5266 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5267 ///
5268 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5269 ///
5270 /// FIXME: we'd also like to handle the case where the last elements are zero
5271 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5272 /// There's even a handy isZeroNode for that purpose.
5273 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5274                                         SDLoc &DL, SelectionDAG &DAG,
5275                                         bool isAfterLegalize) {
5276   unsigned NumElems = Elts.size();
5277
5278   LoadSDNode *LDBase = nullptr;
5279   unsigned LastLoadedElt = -1U;
5280
5281   // For each element in the initializer, see if we've found a load or an undef.
5282   // If we don't find an initial load element, or later load elements are
5283   // non-consecutive, bail out.
5284   for (unsigned i = 0; i < NumElems; ++i) {
5285     SDValue Elt = Elts[i];
5286     // Look through a bitcast.
5287     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5288       Elt = Elt.getOperand(0);
5289     if (!Elt.getNode() ||
5290         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5291       return SDValue();
5292     if (!LDBase) {
5293       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5294         return SDValue();
5295       LDBase = cast<LoadSDNode>(Elt.getNode());
5296       LastLoadedElt = i;
5297       continue;
5298     }
5299     if (Elt.getOpcode() == ISD::UNDEF)
5300       continue;
5301
5302     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5303     EVT LdVT = Elt.getValueType();
5304     // Each loaded element must be the correct fractional portion of the
5305     // requested vector load.
5306     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5307       return SDValue();
5308     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5309       return SDValue();
5310     LastLoadedElt = i;
5311   }
5312
5313   // If we have found an entire vector of loads and undefs, then return a large
5314   // load of the entire vector width starting at the base pointer.  If we found
5315   // consecutive loads for the low half, generate a vzext_load node.
5316   if (LastLoadedElt == NumElems - 1) {
5317     assert(LDBase && "Did not find base load for merging consecutive loads");
5318     EVT EltVT = LDBase->getValueType(0);
5319     // Ensure that the input vector size for the merged loads matches the
5320     // cumulative size of the input elements.
5321     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5322       return SDValue();
5323
5324     if (isAfterLegalize &&
5325         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5326       return SDValue();
5327
5328     SDValue NewLd = SDValue();
5329
5330     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5331                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5332                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5333                         LDBase->getAlignment());
5334
5335     if (LDBase->hasAnyUseOfValue(1)) {
5336       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5337                                      SDValue(LDBase, 1),
5338                                      SDValue(NewLd.getNode(), 1));
5339       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5340       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5341                              SDValue(NewLd.getNode(), 1));
5342     }
5343
5344     return NewLd;
5345   }
5346
5347   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5348   //of a v4i32 / v4f32. It's probably worth generalizing.
5349   EVT EltVT = VT.getVectorElementType();
5350   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5351       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5352     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5353     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5354     SDValue ResNode =
5355         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5356                                 LDBase->getPointerInfo(),
5357                                 LDBase->getAlignment(),
5358                                 false/*isVolatile*/, true/*ReadMem*/,
5359                                 false/*WriteMem*/);
5360
5361     // Make sure the newly-created LOAD is in the same position as LDBase in
5362     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5363     // update uses of LDBase's output chain to use the TokenFactor.
5364     if (LDBase->hasAnyUseOfValue(1)) {
5365       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5366                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5367       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5368       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5369                              SDValue(ResNode.getNode(), 1));
5370     }
5371
5372     return DAG.getBitcast(VT, ResNode);
5373   }
5374   return SDValue();
5375 }
5376
5377 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5378 /// to generate a splat value for the following cases:
5379 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5380 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5381 /// a scalar load, or a constant.
5382 /// The VBROADCAST node is returned when a pattern is found,
5383 /// or SDValue() otherwise.
5384 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5385                                     SelectionDAG &DAG) {
5386   // VBROADCAST requires AVX.
5387   // TODO: Splats could be generated for non-AVX CPUs using SSE
5388   // instructions, but there's less potential gain for only 128-bit vectors.
5389   if (!Subtarget->hasAVX())
5390     return SDValue();
5391
5392   MVT VT = Op.getSimpleValueType();
5393   SDLoc dl(Op);
5394
5395   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5396          "Unsupported vector type for broadcast.");
5397
5398   SDValue Ld;
5399   bool ConstSplatVal;
5400
5401   switch (Op.getOpcode()) {
5402     default:
5403       // Unknown pattern found.
5404       return SDValue();
5405
5406     case ISD::BUILD_VECTOR: {
5407       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5408       BitVector UndefElements;
5409       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5410
5411       // We need a splat of a single value to use broadcast, and it doesn't
5412       // make any sense if the value is only in one element of the vector.
5413       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5414         return SDValue();
5415
5416       Ld = Splat;
5417       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5418                        Ld.getOpcode() == ISD::ConstantFP);
5419
5420       // Make sure that all of the users of a non-constant load are from the
5421       // BUILD_VECTOR node.
5422       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5423         return SDValue();
5424       break;
5425     }
5426
5427     case ISD::VECTOR_SHUFFLE: {
5428       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5429
5430       // Shuffles must have a splat mask where the first element is
5431       // broadcasted.
5432       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5433         return SDValue();
5434
5435       SDValue Sc = Op.getOperand(0);
5436       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5437           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5438
5439         if (!Subtarget->hasInt256())
5440           return SDValue();
5441
5442         // Use the register form of the broadcast instruction available on AVX2.
5443         if (VT.getSizeInBits() >= 256)
5444           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5445         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5446       }
5447
5448       Ld = Sc.getOperand(0);
5449       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5450                        Ld.getOpcode() == ISD::ConstantFP);
5451
5452       // The scalar_to_vector node and the suspected
5453       // load node must have exactly one user.
5454       // Constants may have multiple users.
5455
5456       // AVX-512 has register version of the broadcast
5457       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5458         Ld.getValueType().getSizeInBits() >= 32;
5459       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5460           !hasRegVer))
5461         return SDValue();
5462       break;
5463     }
5464   }
5465
5466   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5467   bool IsGE256 = (VT.getSizeInBits() >= 256);
5468
5469   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5470   // instruction to save 8 or more bytes of constant pool data.
5471   // TODO: If multiple splats are generated to load the same constant,
5472   // it may be detrimental to overall size. There needs to be a way to detect
5473   // that condition to know if this is truly a size win.
5474   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5475
5476   // Handle broadcasting a single constant scalar from the constant pool
5477   // into a vector.
5478   // On Sandybridge (no AVX2), it is still better to load a constant vector
5479   // from the constant pool and not to broadcast it from a scalar.
5480   // But override that restriction when optimizing for size.
5481   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5482   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5483     EVT CVT = Ld.getValueType();
5484     assert(!CVT.isVector() && "Must not broadcast a vector type");
5485
5486     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5487     // For size optimization, also splat v2f64 and v2i64, and for size opt
5488     // with AVX2, also splat i8 and i16.
5489     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5490     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5491         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5492       const Constant *C = nullptr;
5493       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5494         C = CI->getConstantIntValue();
5495       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5496         C = CF->getConstantFPValue();
5497
5498       assert(C && "Invalid constant type");
5499
5500       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5501       SDValue CP =
5502           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5503       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5504       Ld = DAG.getLoad(
5505           CVT, dl, DAG.getEntryNode(), CP,
5506           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5507           false, false, Alignment);
5508
5509       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5510     }
5511   }
5512
5513   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5514
5515   // Handle AVX2 in-register broadcasts.
5516   if (!IsLoad && Subtarget->hasInt256() &&
5517       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5518     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5519
5520   // The scalar source must be a normal load.
5521   if (!IsLoad)
5522     return SDValue();
5523
5524   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5525       (Subtarget->hasVLX() && ScalarSize == 64))
5526     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5527
5528   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5529   // double since there is no vbroadcastsd xmm
5530   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5531     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5532       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5533   }
5534
5535   // Unsupported broadcast.
5536   return SDValue();
5537 }
5538
5539 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5540 /// underlying vector and index.
5541 ///
5542 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5543 /// index.
5544 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5545                                          SDValue ExtIdx) {
5546   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5547   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5548     return Idx;
5549
5550   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5551   // lowered this:
5552   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5553   // to:
5554   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5555   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5556   //                           undef)
5557   //                       Constant<0>)
5558   // In this case the vector is the extract_subvector expression and the index
5559   // is 2, as specified by the shuffle.
5560   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5561   SDValue ShuffleVec = SVOp->getOperand(0);
5562   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5563   assert(ShuffleVecVT.getVectorElementType() ==
5564          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5565
5566   int ShuffleIdx = SVOp->getMaskElt(Idx);
5567   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5568     ExtractedFromVec = ShuffleVec;
5569     return ShuffleIdx;
5570   }
5571   return Idx;
5572 }
5573
5574 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5575   MVT VT = Op.getSimpleValueType();
5576
5577   // Skip if insert_vec_elt is not supported.
5578   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5579   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5580     return SDValue();
5581
5582   SDLoc DL(Op);
5583   unsigned NumElems = Op.getNumOperands();
5584
5585   SDValue VecIn1;
5586   SDValue VecIn2;
5587   SmallVector<unsigned, 4> InsertIndices;
5588   SmallVector<int, 8> Mask(NumElems, -1);
5589
5590   for (unsigned i = 0; i != NumElems; ++i) {
5591     unsigned Opc = Op.getOperand(i).getOpcode();
5592
5593     if (Opc == ISD::UNDEF)
5594       continue;
5595
5596     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5597       // Quit if more than 1 elements need inserting.
5598       if (InsertIndices.size() > 1)
5599         return SDValue();
5600
5601       InsertIndices.push_back(i);
5602       continue;
5603     }
5604
5605     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5606     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5607     // Quit if non-constant index.
5608     if (!isa<ConstantSDNode>(ExtIdx))
5609       return SDValue();
5610     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5611
5612     // Quit if extracted from vector of different type.
5613     if (ExtractedFromVec.getValueType() != VT)
5614       return SDValue();
5615
5616     if (!VecIn1.getNode())
5617       VecIn1 = ExtractedFromVec;
5618     else if (VecIn1 != ExtractedFromVec) {
5619       if (!VecIn2.getNode())
5620         VecIn2 = ExtractedFromVec;
5621       else if (VecIn2 != ExtractedFromVec)
5622         // Quit if more than 2 vectors to shuffle
5623         return SDValue();
5624     }
5625
5626     if (ExtractedFromVec == VecIn1)
5627       Mask[i] = Idx;
5628     else if (ExtractedFromVec == VecIn2)
5629       Mask[i] = Idx + NumElems;
5630   }
5631
5632   if (!VecIn1.getNode())
5633     return SDValue();
5634
5635   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5636   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5637   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5638     unsigned Idx = InsertIndices[i];
5639     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5640                      DAG.getIntPtrConstant(Idx, DL));
5641   }
5642
5643   return NV;
5644 }
5645
5646 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5647   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5648          Op.getScalarValueSizeInBits() == 1 &&
5649          "Can not convert non-constant vector");
5650   uint64_t Immediate = 0;
5651   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5652     SDValue In = Op.getOperand(idx);
5653     if (In.getOpcode() != ISD::UNDEF)
5654       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5655   }
5656   SDLoc dl(Op);
5657   MVT VT =
5658    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5659   return DAG.getConstant(Immediate, dl, VT);
5660 }
5661 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5662 SDValue
5663 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5664
5665   MVT VT = Op.getSimpleValueType();
5666   assert((VT.getVectorElementType() == MVT::i1) &&
5667          "Unexpected type in LowerBUILD_VECTORvXi1!");
5668
5669   SDLoc dl(Op);
5670   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5671     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5672     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5673     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5674   }
5675
5676   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5677     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5678     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5679     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5680   }
5681
5682   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5683     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5684     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5685       return DAG.getBitcast(VT, Imm);
5686     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5687     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5688                         DAG.getIntPtrConstant(0, dl));
5689   }
5690
5691   // Vector has one or more non-const elements
5692   uint64_t Immediate = 0;
5693   SmallVector<unsigned, 16> NonConstIdx;
5694   bool IsSplat = true;
5695   bool HasConstElts = false;
5696   int SplatIdx = -1;
5697   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5698     SDValue In = Op.getOperand(idx);
5699     if (In.getOpcode() == ISD::UNDEF)
5700       continue;
5701     if (!isa<ConstantSDNode>(In))
5702       NonConstIdx.push_back(idx);
5703     else {
5704       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5705       HasConstElts = true;
5706     }
5707     if (SplatIdx == -1)
5708       SplatIdx = idx;
5709     else if (In != Op.getOperand(SplatIdx))
5710       IsSplat = false;
5711   }
5712
5713   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5714   if (IsSplat)
5715     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5716                        DAG.getConstant(1, dl, VT),
5717                        DAG.getConstant(0, dl, VT));
5718
5719   // insert elements one by one
5720   SDValue DstVec;
5721   SDValue Imm;
5722   if (Immediate) {
5723     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5724     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5725   }
5726   else if (HasConstElts)
5727     Imm = DAG.getConstant(0, dl, VT);
5728   else
5729     Imm = DAG.getUNDEF(VT);
5730   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5731     DstVec = DAG.getBitcast(VT, Imm);
5732   else {
5733     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5734     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5735                          DAG.getIntPtrConstant(0, dl));
5736   }
5737
5738   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5739     unsigned InsertIdx = NonConstIdx[i];
5740     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5741                          Op.getOperand(InsertIdx),
5742                          DAG.getIntPtrConstant(InsertIdx, dl));
5743   }
5744   return DstVec;
5745 }
5746
5747 /// \brief Return true if \p N implements a horizontal binop and return the
5748 /// operands for the horizontal binop into V0 and V1.
5749 ///
5750 /// This is a helper function of LowerToHorizontalOp().
5751 /// This function checks that the build_vector \p N in input implements a
5752 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5753 /// operation to match.
5754 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5755 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5756 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5757 /// arithmetic sub.
5758 ///
5759 /// This function only analyzes elements of \p N whose indices are
5760 /// in range [BaseIdx, LastIdx).
5761 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5762                               SelectionDAG &DAG,
5763                               unsigned BaseIdx, unsigned LastIdx,
5764                               SDValue &V0, SDValue &V1) {
5765   EVT VT = N->getValueType(0);
5766
5767   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5768   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5769          "Invalid Vector in input!");
5770
5771   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5772   bool CanFold = true;
5773   unsigned ExpectedVExtractIdx = BaseIdx;
5774   unsigned NumElts = LastIdx - BaseIdx;
5775   V0 = DAG.getUNDEF(VT);
5776   V1 = DAG.getUNDEF(VT);
5777
5778   // Check if N implements a horizontal binop.
5779   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5780     SDValue Op = N->getOperand(i + BaseIdx);
5781
5782     // Skip UNDEFs.
5783     if (Op->getOpcode() == ISD::UNDEF) {
5784       // Update the expected vector extract index.
5785       if (i * 2 == NumElts)
5786         ExpectedVExtractIdx = BaseIdx;
5787       ExpectedVExtractIdx += 2;
5788       continue;
5789     }
5790
5791     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5792
5793     if (!CanFold)
5794       break;
5795
5796     SDValue Op0 = Op.getOperand(0);
5797     SDValue Op1 = Op.getOperand(1);
5798
5799     // Try to match the following pattern:
5800     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5801     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5802         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5803         Op0.getOperand(0) == Op1.getOperand(0) &&
5804         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5805         isa<ConstantSDNode>(Op1.getOperand(1)));
5806     if (!CanFold)
5807       break;
5808
5809     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5810     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5811
5812     if (i * 2 < NumElts) {
5813       if (V0.getOpcode() == ISD::UNDEF) {
5814         V0 = Op0.getOperand(0);
5815         if (V0.getValueType() != VT)
5816           return false;
5817       }
5818     } else {
5819       if (V1.getOpcode() == ISD::UNDEF) {
5820         V1 = Op0.getOperand(0);
5821         if (V1.getValueType() != VT)
5822           return false;
5823       }
5824       if (i * 2 == NumElts)
5825         ExpectedVExtractIdx = BaseIdx;
5826     }
5827
5828     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5829     if (I0 == ExpectedVExtractIdx)
5830       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5831     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5832       // Try to match the following dag sequence:
5833       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5834       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5835     } else
5836       CanFold = false;
5837
5838     ExpectedVExtractIdx += 2;
5839   }
5840
5841   return CanFold;
5842 }
5843
5844 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5845 /// a concat_vector.
5846 ///
5847 /// This is a helper function of LowerToHorizontalOp().
5848 /// This function expects two 256-bit vectors called V0 and V1.
5849 /// At first, each vector is split into two separate 128-bit vectors.
5850 /// Then, the resulting 128-bit vectors are used to implement two
5851 /// horizontal binary operations.
5852 ///
5853 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5854 ///
5855 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5856 /// the two new horizontal binop.
5857 /// When Mode is set, the first horizontal binop dag node would take as input
5858 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5859 /// horizontal binop dag node would take as input the lower 128-bit of V1
5860 /// and the upper 128-bit of V1.
5861 ///   Example:
5862 ///     HADD V0_LO, V0_HI
5863 ///     HADD V1_LO, V1_HI
5864 ///
5865 /// Otherwise, the first horizontal binop dag node takes as input the lower
5866 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5867 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5868 ///   Example:
5869 ///     HADD V0_LO, V1_LO
5870 ///     HADD V0_HI, V1_HI
5871 ///
5872 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5873 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5874 /// the upper 128-bits of the result.
5875 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5876                                      SDLoc DL, SelectionDAG &DAG,
5877                                      unsigned X86Opcode, bool Mode,
5878                                      bool isUndefLO, bool isUndefHI) {
5879   EVT VT = V0.getValueType();
5880   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5881          "Invalid nodes in input!");
5882
5883   unsigned NumElts = VT.getVectorNumElements();
5884   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5885   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5886   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5887   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5888   EVT NewVT = V0_LO.getValueType();
5889
5890   SDValue LO = DAG.getUNDEF(NewVT);
5891   SDValue HI = DAG.getUNDEF(NewVT);
5892
5893   if (Mode) {
5894     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5895     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5896       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5897     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5898       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5899   } else {
5900     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5901     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5902                        V1_LO->getOpcode() != ISD::UNDEF))
5903       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5904
5905     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5906                        V1_HI->getOpcode() != ISD::UNDEF))
5907       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5908   }
5909
5910   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5911 }
5912
5913 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5914 /// node.
5915 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5916                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5917   EVT VT = BV->getValueType(0);
5918   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5919       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5920     return SDValue();
5921
5922   SDLoc DL(BV);
5923   unsigned NumElts = VT.getVectorNumElements();
5924   SDValue InVec0 = DAG.getUNDEF(VT);
5925   SDValue InVec1 = DAG.getUNDEF(VT);
5926
5927   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5928           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5929
5930   // Odd-numbered elements in the input build vector are obtained from
5931   // adding two integer/float elements.
5932   // Even-numbered elements in the input build vector are obtained from
5933   // subtracting two integer/float elements.
5934   unsigned ExpectedOpcode = ISD::FSUB;
5935   unsigned NextExpectedOpcode = ISD::FADD;
5936   bool AddFound = false;
5937   bool SubFound = false;
5938
5939   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5940     SDValue Op = BV->getOperand(i);
5941
5942     // Skip 'undef' values.
5943     unsigned Opcode = Op.getOpcode();
5944     if (Opcode == ISD::UNDEF) {
5945       std::swap(ExpectedOpcode, NextExpectedOpcode);
5946       continue;
5947     }
5948
5949     // Early exit if we found an unexpected opcode.
5950     if (Opcode != ExpectedOpcode)
5951       return SDValue();
5952
5953     SDValue Op0 = Op.getOperand(0);
5954     SDValue Op1 = Op.getOperand(1);
5955
5956     // Try to match the following pattern:
5957     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5958     // Early exit if we cannot match that sequence.
5959     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5960         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5961         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5962         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5963         Op0.getOperand(1) != Op1.getOperand(1))
5964       return SDValue();
5965
5966     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5967     if (I0 != i)
5968       return SDValue();
5969
5970     // We found a valid add/sub node. Update the information accordingly.
5971     if (i & 1)
5972       AddFound = true;
5973     else
5974       SubFound = true;
5975
5976     // Update InVec0 and InVec1.
5977     if (InVec0.getOpcode() == ISD::UNDEF) {
5978       InVec0 = Op0.getOperand(0);
5979       if (InVec0.getValueType() != VT)
5980         return SDValue();
5981     }
5982     if (InVec1.getOpcode() == ISD::UNDEF) {
5983       InVec1 = Op1.getOperand(0);
5984       if (InVec1.getValueType() != VT)
5985         return SDValue();
5986     }
5987
5988     // Make sure that operands in input to each add/sub node always
5989     // come from a same pair of vectors.
5990     if (InVec0 != Op0.getOperand(0)) {
5991       if (ExpectedOpcode == ISD::FSUB)
5992         return SDValue();
5993
5994       // FADD is commutable. Try to commute the operands
5995       // and then test again.
5996       std::swap(Op0, Op1);
5997       if (InVec0 != Op0.getOperand(0))
5998         return SDValue();
5999     }
6000
6001     if (InVec1 != Op1.getOperand(0))
6002       return SDValue();
6003
6004     // Update the pair of expected opcodes.
6005     std::swap(ExpectedOpcode, NextExpectedOpcode);
6006   }
6007
6008   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6009   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6010       InVec1.getOpcode() != ISD::UNDEF)
6011     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6012
6013   return SDValue();
6014 }
6015
6016 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6017 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6018                                    const X86Subtarget *Subtarget,
6019                                    SelectionDAG &DAG) {
6020   EVT VT = BV->getValueType(0);
6021   unsigned NumElts = VT.getVectorNumElements();
6022   unsigned NumUndefsLO = 0;
6023   unsigned NumUndefsHI = 0;
6024   unsigned Half = NumElts/2;
6025
6026   // Count the number of UNDEF operands in the build_vector in input.
6027   for (unsigned i = 0, e = Half; i != e; ++i)
6028     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6029       NumUndefsLO++;
6030
6031   for (unsigned i = Half, e = NumElts; i != e; ++i)
6032     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6033       NumUndefsHI++;
6034
6035   // Early exit if this is either a build_vector of all UNDEFs or all the
6036   // operands but one are UNDEF.
6037   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6038     return SDValue();
6039
6040   SDLoc DL(BV);
6041   SDValue InVec0, InVec1;
6042   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6043     // Try to match an SSE3 float HADD/HSUB.
6044     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6045       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6046
6047     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6048       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6049   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6050     // Try to match an SSSE3 integer HADD/HSUB.
6051     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6052       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6053
6054     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6055       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6056   }
6057
6058   if (!Subtarget->hasAVX())
6059     return SDValue();
6060
6061   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6062     // Try to match an AVX horizontal add/sub of packed single/double
6063     // precision floating point values from 256-bit vectors.
6064     SDValue InVec2, InVec3;
6065     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6066         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6067         ((InVec0.getOpcode() == ISD::UNDEF ||
6068           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6069         ((InVec1.getOpcode() == ISD::UNDEF ||
6070           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6071       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6072
6073     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6074         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6075         ((InVec0.getOpcode() == ISD::UNDEF ||
6076           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6077         ((InVec1.getOpcode() == ISD::UNDEF ||
6078           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6079       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6080   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6081     // Try to match an AVX2 horizontal add/sub of signed integers.
6082     SDValue InVec2, InVec3;
6083     unsigned X86Opcode;
6084     bool CanFold = true;
6085
6086     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6087         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6088         ((InVec0.getOpcode() == ISD::UNDEF ||
6089           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6090         ((InVec1.getOpcode() == ISD::UNDEF ||
6091           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6092       X86Opcode = X86ISD::HADD;
6093     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6094         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6095         ((InVec0.getOpcode() == ISD::UNDEF ||
6096           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6097         ((InVec1.getOpcode() == ISD::UNDEF ||
6098           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6099       X86Opcode = X86ISD::HSUB;
6100     else
6101       CanFold = false;
6102
6103     if (CanFold) {
6104       // Fold this build_vector into a single horizontal add/sub.
6105       // Do this only if the target has AVX2.
6106       if (Subtarget->hasAVX2())
6107         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6108
6109       // Do not try to expand this build_vector into a pair of horizontal
6110       // add/sub if we can emit a pair of scalar add/sub.
6111       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6112         return SDValue();
6113
6114       // Convert this build_vector into a pair of horizontal binop followed by
6115       // a concat vector.
6116       bool isUndefLO = NumUndefsLO == Half;
6117       bool isUndefHI = NumUndefsHI == Half;
6118       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6119                                    isUndefLO, isUndefHI);
6120     }
6121   }
6122
6123   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6124        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6125     unsigned X86Opcode;
6126     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6127       X86Opcode = X86ISD::HADD;
6128     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6129       X86Opcode = X86ISD::HSUB;
6130     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6131       X86Opcode = X86ISD::FHADD;
6132     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6133       X86Opcode = X86ISD::FHSUB;
6134     else
6135       return SDValue();
6136
6137     // Don't try to expand this build_vector into a pair of horizontal add/sub
6138     // if we can simply emit a pair of scalar add/sub.
6139     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6140       return SDValue();
6141
6142     // Convert this build_vector into two horizontal add/sub followed by
6143     // a concat vector.
6144     bool isUndefLO = NumUndefsLO == Half;
6145     bool isUndefHI = NumUndefsHI == Half;
6146     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6147                                  isUndefLO, isUndefHI);
6148   }
6149
6150   return SDValue();
6151 }
6152
6153 SDValue
6154 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6155   SDLoc dl(Op);
6156
6157   MVT VT = Op.getSimpleValueType();
6158   MVT ExtVT = VT.getVectorElementType();
6159   unsigned NumElems = Op.getNumOperands();
6160
6161   // Generate vectors for predicate vectors.
6162   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6163     return LowerBUILD_VECTORvXi1(Op, DAG);
6164
6165   // Vectors containing all zeros can be matched by pxor and xorps later
6166   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6167     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6168     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6169     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6170       return Op;
6171
6172     return getZeroVector(VT, Subtarget, DAG, dl);
6173   }
6174
6175   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6176   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6177   // vpcmpeqd on 256-bit vectors.
6178   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6179     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6180       return Op;
6181
6182     if (!VT.is512BitVector())
6183       return getOnesVector(VT, Subtarget, DAG, dl);
6184   }
6185
6186   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6187   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6188     return AddSub;
6189   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6190     return HorizontalOp;
6191   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6192     return Broadcast;
6193
6194   unsigned EVTBits = ExtVT.getSizeInBits();
6195
6196   unsigned NumZero  = 0;
6197   unsigned NumNonZero = 0;
6198   unsigned NonZeros = 0;
6199   bool IsAllConstants = true;
6200   SmallSet<SDValue, 8> Values;
6201   for (unsigned i = 0; i < NumElems; ++i) {
6202     SDValue Elt = Op.getOperand(i);
6203     if (Elt.getOpcode() == ISD::UNDEF)
6204       continue;
6205     Values.insert(Elt);
6206     if (Elt.getOpcode() != ISD::Constant &&
6207         Elt.getOpcode() != ISD::ConstantFP)
6208       IsAllConstants = false;
6209     if (X86::isZeroNode(Elt))
6210       NumZero++;
6211     else {
6212       NonZeros |= (1 << i);
6213       NumNonZero++;
6214     }
6215   }
6216
6217   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6218   if (NumNonZero == 0)
6219     return DAG.getUNDEF(VT);
6220
6221   // Special case for single non-zero, non-undef, element.
6222   if (NumNonZero == 1) {
6223     unsigned Idx = countTrailingZeros(NonZeros);
6224     SDValue Item = Op.getOperand(Idx);
6225
6226     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6227     // the value are obviously zero, truncate the value to i32 and do the
6228     // insertion that way.  Only do this if the value is non-constant or if the
6229     // value is a constant being inserted into element 0.  It is cheaper to do
6230     // a constant pool load than it is to do a movd + shuffle.
6231     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6232         (!IsAllConstants || Idx == 0)) {
6233       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6234         // Handle SSE only.
6235         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6236         EVT VecVT = MVT::v4i32;
6237
6238         // Truncate the value (which may itself be a constant) to i32, and
6239         // convert it to a vector with movd (S2V+shuffle to zero extend).
6240         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6241         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6242         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6243                                       Item, Idx * 2, true, Subtarget, DAG));
6244       }
6245     }
6246
6247     // If we have a constant or non-constant insertion into the low element of
6248     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6249     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6250     // depending on what the source datatype is.
6251     if (Idx == 0) {
6252       if (NumZero == 0)
6253         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6254
6255       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6256           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6257         if (VT.is512BitVector()) {
6258           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6259           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6260                              Item, DAG.getIntPtrConstant(0, dl));
6261         }
6262         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6263                "Expected an SSE value type!");
6264         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6265         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6266         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6267       }
6268
6269       // We can't directly insert an i8 or i16 into a vector, so zero extend
6270       // it to i32 first.
6271       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6272         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6273         if (VT.is256BitVector()) {
6274           if (Subtarget->hasAVX()) {
6275             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6276             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6277           } else {
6278             // Without AVX, we need to extend to a 128-bit vector and then
6279             // insert into the 256-bit vector.
6280             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6281             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6282             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6283           }
6284         } else {
6285           assert(VT.is128BitVector() && "Expected an SSE value type!");
6286           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6287           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6288         }
6289         return DAG.getBitcast(VT, Item);
6290       }
6291     }
6292
6293     // Is it a vector logical left shift?
6294     if (NumElems == 2 && Idx == 1 &&
6295         X86::isZeroNode(Op.getOperand(0)) &&
6296         !X86::isZeroNode(Op.getOperand(1))) {
6297       unsigned NumBits = VT.getSizeInBits();
6298       return getVShift(true, VT,
6299                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6300                                    VT, Op.getOperand(1)),
6301                        NumBits/2, DAG, *this, dl);
6302     }
6303
6304     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6305       return SDValue();
6306
6307     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6308     // is a non-constant being inserted into an element other than the low one,
6309     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6310     // movd/movss) to move this into the low element, then shuffle it into
6311     // place.
6312     if (EVTBits == 32) {
6313       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6314       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6315     }
6316   }
6317
6318   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6319   if (Values.size() == 1) {
6320     if (EVTBits == 32) {
6321       // Instead of a shuffle like this:
6322       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6323       // Check if it's possible to issue this instead.
6324       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6325       unsigned Idx = countTrailingZeros(NonZeros);
6326       SDValue Item = Op.getOperand(Idx);
6327       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6328         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6329     }
6330     return SDValue();
6331   }
6332
6333   // A vector full of immediates; various special cases are already
6334   // handled, so this is best done with a single constant-pool load.
6335   if (IsAllConstants)
6336     return SDValue();
6337
6338   // For AVX-length vectors, see if we can use a vector load to get all of the
6339   // elements, otherwise build the individual 128-bit pieces and use
6340   // shuffles to put them in place.
6341   if (VT.is256BitVector() || VT.is512BitVector()) {
6342     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6343
6344     // Check for a build vector of consecutive loads.
6345     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6346       return LD;
6347
6348     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6349
6350     // Build both the lower and upper subvector.
6351     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6352                                 makeArrayRef(&V[0], NumElems/2));
6353     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6354                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6355
6356     // Recreate the wider vector with the lower and upper part.
6357     if (VT.is256BitVector())
6358       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6359     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6360   }
6361
6362   // Let legalizer expand 2-wide build_vectors.
6363   if (EVTBits == 64) {
6364     if (NumNonZero == 1) {
6365       // One half is zero or undef.
6366       unsigned Idx = countTrailingZeros(NonZeros);
6367       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6368                                  Op.getOperand(Idx));
6369       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6370     }
6371     return SDValue();
6372   }
6373
6374   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6375   if (EVTBits == 8 && NumElems == 16)
6376     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6377                                         Subtarget, *this))
6378       return V;
6379
6380   if (EVTBits == 16 && NumElems == 8)
6381     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6382                                       Subtarget, *this))
6383       return V;
6384
6385   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6386   if (EVTBits == 32 && NumElems == 4)
6387     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6388       return V;
6389
6390   // If element VT is == 32 bits, turn it into a number of shuffles.
6391   SmallVector<SDValue, 8> V(NumElems);
6392   if (NumElems == 4 && NumZero > 0) {
6393     for (unsigned i = 0; i < 4; ++i) {
6394       bool isZero = !(NonZeros & (1 << i));
6395       if (isZero)
6396         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6397       else
6398         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6399     }
6400
6401     for (unsigned i = 0; i < 2; ++i) {
6402       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6403         default: break;
6404         case 0:
6405           V[i] = V[i*2];  // Must be a zero vector.
6406           break;
6407         case 1:
6408           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6409           break;
6410         case 2:
6411           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6412           break;
6413         case 3:
6414           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6415           break;
6416       }
6417     }
6418
6419     bool Reverse1 = (NonZeros & 0x3) == 2;
6420     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6421     int MaskVec[] = {
6422       Reverse1 ? 1 : 0,
6423       Reverse1 ? 0 : 1,
6424       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6425       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6426     };
6427     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6428   }
6429
6430   if (Values.size() > 1 && VT.is128BitVector()) {
6431     // Check for a build vector of consecutive loads.
6432     for (unsigned i = 0; i < NumElems; ++i)
6433       V[i] = Op.getOperand(i);
6434
6435     // Check for elements which are consecutive loads.
6436     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6437       return LD;
6438
6439     // Check for a build vector from mostly shuffle plus few inserting.
6440     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6441       return Sh;
6442
6443     // For SSE 4.1, use insertps to put the high elements into the low element.
6444     if (Subtarget->hasSSE41()) {
6445       SDValue Result;
6446       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6447         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6448       else
6449         Result = DAG.getUNDEF(VT);
6450
6451       for (unsigned i = 1; i < NumElems; ++i) {
6452         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6453         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6454                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6455       }
6456       return Result;
6457     }
6458
6459     // Otherwise, expand into a number of unpckl*, start by extending each of
6460     // our (non-undef) elements to the full vector width with the element in the
6461     // bottom slot of the vector (which generates no code for SSE).
6462     for (unsigned i = 0; i < NumElems; ++i) {
6463       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6464         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6465       else
6466         V[i] = DAG.getUNDEF(VT);
6467     }
6468
6469     // Next, we iteratively mix elements, e.g. for v4f32:
6470     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6471     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6472     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6473     unsigned EltStride = NumElems >> 1;
6474     while (EltStride != 0) {
6475       for (unsigned i = 0; i < EltStride; ++i) {
6476         // If V[i+EltStride] is undef and this is the first round of mixing,
6477         // then it is safe to just drop this shuffle: V[i] is already in the
6478         // right place, the one element (since it's the first round) being
6479         // inserted as undef can be dropped.  This isn't safe for successive
6480         // rounds because they will permute elements within both vectors.
6481         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6482             EltStride == NumElems/2)
6483           continue;
6484
6485         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6486       }
6487       EltStride >>= 1;
6488     }
6489     return V[0];
6490   }
6491   return SDValue();
6492 }
6493
6494 // 256-bit AVX can use the vinsertf128 instruction
6495 // to create 256-bit vectors from two other 128-bit ones.
6496 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6497   SDLoc dl(Op);
6498   MVT ResVT = Op.getSimpleValueType();
6499
6500   assert((ResVT.is256BitVector() ||
6501           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6502
6503   SDValue V1 = Op.getOperand(0);
6504   SDValue V2 = Op.getOperand(1);
6505   unsigned NumElems = ResVT.getVectorNumElements();
6506   if (ResVT.is256BitVector())
6507     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6508
6509   if (Op.getNumOperands() == 4) {
6510     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6511                                 ResVT.getVectorNumElements()/2);
6512     SDValue V3 = Op.getOperand(2);
6513     SDValue V4 = Op.getOperand(3);
6514     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6515       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6516   }
6517   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6518 }
6519
6520 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6521                                        const X86Subtarget *Subtarget,
6522                                        SelectionDAG & DAG) {
6523   SDLoc dl(Op);
6524   MVT ResVT = Op.getSimpleValueType();
6525   unsigned NumOfOperands = Op.getNumOperands();
6526
6527   assert(isPowerOf2_32(NumOfOperands) &&
6528          "Unexpected number of operands in CONCAT_VECTORS");
6529
6530   if (NumOfOperands > 2) {
6531     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6532                                   ResVT.getVectorNumElements()/2);
6533     SmallVector<SDValue, 2> Ops;
6534     for (unsigned i = 0; i < NumOfOperands/2; i++)
6535       Ops.push_back(Op.getOperand(i));
6536     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6537     Ops.clear();
6538     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6539       Ops.push_back(Op.getOperand(i));
6540     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6541     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6542   }
6543
6544   SDValue V1 = Op.getOperand(0);
6545   SDValue V2 = Op.getOperand(1);
6546   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6547   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6548
6549   if (IsZeroV1 && IsZeroV2)
6550     return getZeroVector(ResVT, Subtarget, DAG, dl);
6551
6552   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6553   SDValue Undef = DAG.getUNDEF(ResVT);
6554   unsigned NumElems = ResVT.getVectorNumElements();
6555   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6556
6557   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6558   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6559   if (IsZeroV1)
6560     return V2;
6561
6562   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6563   // Zero the upper bits of V1
6564   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6565   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6566   if (IsZeroV2)
6567     return V1;
6568   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6569 }
6570
6571 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6572                                    const X86Subtarget *Subtarget,
6573                                    SelectionDAG &DAG) {
6574   MVT VT = Op.getSimpleValueType();
6575   if (VT.getVectorElementType() == MVT::i1)
6576     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6577
6578   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6579          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6580           Op.getNumOperands() == 4)));
6581
6582   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6583   // from two other 128-bit ones.
6584
6585   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6586   return LowerAVXCONCAT_VECTORS(Op, DAG);
6587 }
6588
6589 //===----------------------------------------------------------------------===//
6590 // Vector shuffle lowering
6591 //
6592 // This is an experimental code path for lowering vector shuffles on x86. It is
6593 // designed to handle arbitrary vector shuffles and blends, gracefully
6594 // degrading performance as necessary. It works hard to recognize idiomatic
6595 // shuffles and lower them to optimal instruction patterns without leaving
6596 // a framework that allows reasonably efficient handling of all vector shuffle
6597 // patterns.
6598 //===----------------------------------------------------------------------===//
6599
6600 /// \brief Tiny helper function to identify a no-op mask.
6601 ///
6602 /// This is a somewhat boring predicate function. It checks whether the mask
6603 /// array input, which is assumed to be a single-input shuffle mask of the kind
6604 /// used by the X86 shuffle instructions (not a fully general
6605 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6606 /// in-place shuffle are 'no-op's.
6607 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6608   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6609     if (Mask[i] != -1 && Mask[i] != i)
6610       return false;
6611   return true;
6612 }
6613
6614 /// \brief Helper function to classify a mask as a single-input mask.
6615 ///
6616 /// This isn't a generic single-input test because in the vector shuffle
6617 /// lowering we canonicalize single inputs to be the first input operand. This
6618 /// means we can more quickly test for a single input by only checking whether
6619 /// an input from the second operand exists. We also assume that the size of
6620 /// mask corresponds to the size of the input vectors which isn't true in the
6621 /// fully general case.
6622 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6623   for (int M : Mask)
6624     if (M >= (int)Mask.size())
6625       return false;
6626   return true;
6627 }
6628
6629 /// \brief Test whether there are elements crossing 128-bit lanes in this
6630 /// shuffle mask.
6631 ///
6632 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6633 /// and we routinely test for these.
6634 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6635   int LaneSize = 128 / VT.getScalarSizeInBits();
6636   int Size = Mask.size();
6637   for (int i = 0; i < Size; ++i)
6638     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6639       return true;
6640   return false;
6641 }
6642
6643 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6644 ///
6645 /// This checks a shuffle mask to see if it is performing the same
6646 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6647 /// that it is also not lane-crossing. It may however involve a blend from the
6648 /// same lane of a second vector.
6649 ///
6650 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6651 /// non-trivial to compute in the face of undef lanes. The representation is
6652 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6653 /// entries from both V1 and V2 inputs to the wider mask.
6654 static bool
6655 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6656                                 SmallVectorImpl<int> &RepeatedMask) {
6657   int LaneSize = 128 / VT.getScalarSizeInBits();
6658   RepeatedMask.resize(LaneSize, -1);
6659   int Size = Mask.size();
6660   for (int i = 0; i < Size; ++i) {
6661     if (Mask[i] < 0)
6662       continue;
6663     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6664       // This entry crosses lanes, so there is no way to model this shuffle.
6665       return false;
6666
6667     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6668     if (RepeatedMask[i % LaneSize] == -1)
6669       // This is the first non-undef entry in this slot of a 128-bit lane.
6670       RepeatedMask[i % LaneSize] =
6671           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6672     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6673       // Found a mismatch with the repeated mask.
6674       return false;
6675   }
6676   return true;
6677 }
6678
6679 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6680 /// arguments.
6681 ///
6682 /// This is a fast way to test a shuffle mask against a fixed pattern:
6683 ///
6684 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6685 ///
6686 /// It returns true if the mask is exactly as wide as the argument list, and
6687 /// each element of the mask is either -1 (signifying undef) or the value given
6688 /// in the argument.
6689 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6690                                 ArrayRef<int> ExpectedMask) {
6691   if (Mask.size() != ExpectedMask.size())
6692     return false;
6693
6694   int Size = Mask.size();
6695
6696   // If the values are build vectors, we can look through them to find
6697   // equivalent inputs that make the shuffles equivalent.
6698   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6699   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6700
6701   for (int i = 0; i < Size; ++i)
6702     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6703       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6704       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6705       if (!MaskBV || !ExpectedBV ||
6706           MaskBV->getOperand(Mask[i] % Size) !=
6707               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6708         return false;
6709     }
6710
6711   return true;
6712 }
6713
6714 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6715 ///
6716 /// This helper function produces an 8-bit shuffle immediate corresponding to
6717 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6718 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6719 /// example.
6720 ///
6721 /// NB: We rely heavily on "undef" masks preserving the input lane.
6722 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6723                                           SelectionDAG &DAG) {
6724   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6725   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6726   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6727   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6728   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6729
6730   unsigned Imm = 0;
6731   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6732   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6733   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6734   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6735   return DAG.getConstant(Imm, DL, MVT::i8);
6736 }
6737
6738 /// \brief Compute whether each element of a shuffle is zeroable.
6739 ///
6740 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6741 /// Either it is an undef element in the shuffle mask, the element of the input
6742 /// referenced is undef, or the element of the input referenced is known to be
6743 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6744 /// as many lanes with this technique as possible to simplify the remaining
6745 /// shuffle.
6746 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6747                                                      SDValue V1, SDValue V2) {
6748   SmallBitVector Zeroable(Mask.size(), false);
6749
6750   while (V1.getOpcode() == ISD::BITCAST)
6751     V1 = V1->getOperand(0);
6752   while (V2.getOpcode() == ISD::BITCAST)
6753     V2 = V2->getOperand(0);
6754
6755   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6756   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6757
6758   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6759     int M = Mask[i];
6760     // Handle the easy cases.
6761     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6762       Zeroable[i] = true;
6763       continue;
6764     }
6765
6766     // If this is an index into a build_vector node (which has the same number
6767     // of elements), dig out the input value and use it.
6768     SDValue V = M < Size ? V1 : V2;
6769     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6770       continue;
6771
6772     SDValue Input = V.getOperand(M % Size);
6773     // The UNDEF opcode check really should be dead code here, but not quite
6774     // worth asserting on (it isn't invalid, just unexpected).
6775     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6776       Zeroable[i] = true;
6777   }
6778
6779   return Zeroable;
6780 }
6781
6782 // X86 has dedicated unpack instructions that can handle specific blend
6783 // operations: UNPCKH and UNPCKL.
6784 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6785                                            SDValue V1, SDValue V2,
6786                                            SelectionDAG &DAG) {
6787   int NumElts = VT.getVectorNumElements();
6788   bool Unpckl = true;
6789   bool Unpckh = true;
6790   bool UnpcklSwapped = true;
6791   bool UnpckhSwapped = true;
6792   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6793
6794   for (int i = 0; i < NumElts; ++i) {
6795     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6796
6797     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6798     int HiPos = LoPos + NumEltsInLane / 2;
6799     int LoPosSwapped = (LoPos + NumElts) % (NumElts * 2);
6800     int HiPosSwapped = (HiPos + NumElts) % (NumElts * 2);
6801
6802     if (Mask[i] == -1)
6803       continue;
6804     if (Mask[i] != LoPos)
6805       Unpckl = false;
6806     if (Mask[i] != HiPos)
6807       Unpckh = false;
6808     if (Mask[i] != LoPosSwapped)
6809       UnpcklSwapped = false;
6810     if (Mask[i] != HiPosSwapped)
6811       UnpckhSwapped = false;
6812     if (!Unpckl && !Unpckh && !UnpcklSwapped && !UnpckhSwapped)
6813       return SDValue();
6814   }
6815   if (Unpckl)
6816     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6817   if (Unpckh)
6818     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6819   if (UnpcklSwapped)
6820     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6821   if (UnpckhSwapped)
6822     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6823
6824   llvm_unreachable("Unexpected result of UNPCK mask analysis");
6825   return SDValue();
6826 }
6827
6828 /// \brief Try to emit a bitmask instruction for a shuffle.
6829 ///
6830 /// This handles cases where we can model a blend exactly as a bitmask due to
6831 /// one of the inputs being zeroable.
6832 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6833                                            SDValue V2, ArrayRef<int> Mask,
6834                                            SelectionDAG &DAG) {
6835   MVT EltVT = VT.getScalarType();
6836   int NumEltBits = EltVT.getSizeInBits();
6837   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6838   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6839   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6840                                     IntEltVT);
6841   if (EltVT.isFloatingPoint()) {
6842     Zero = DAG.getBitcast(EltVT, Zero);
6843     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6844   }
6845   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6846   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6847   SDValue V;
6848   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6849     if (Zeroable[i])
6850       continue;
6851     if (Mask[i] % Size != i)
6852       return SDValue(); // Not a blend.
6853     if (!V)
6854       V = Mask[i] < Size ? V1 : V2;
6855     else if (V != (Mask[i] < Size ? V1 : V2))
6856       return SDValue(); // Can only let one input through the mask.
6857
6858     VMaskOps[i] = AllOnes;
6859   }
6860   if (!V)
6861     return SDValue(); // No non-zeroable elements!
6862
6863   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6864   V = DAG.getNode(VT.isFloatingPoint()
6865                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6866                   DL, VT, V, VMask);
6867   return V;
6868 }
6869
6870 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6871 ///
6872 /// This is used as a fallback approach when first class blend instructions are
6873 /// unavailable. Currently it is only suitable for integer vectors, but could
6874 /// be generalized for floating point vectors if desirable.
6875 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6876                                             SDValue V2, ArrayRef<int> Mask,
6877                                             SelectionDAG &DAG) {
6878   assert(VT.isInteger() && "Only supports integer vector types!");
6879   MVT EltVT = VT.getScalarType();
6880   int NumEltBits = EltVT.getSizeInBits();
6881   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6882   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6883                                     EltVT);
6884   SmallVector<SDValue, 16> MaskOps;
6885   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6886     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6887       return SDValue(); // Shuffled input!
6888     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6889   }
6890
6891   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6892   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6893   // We have to cast V2 around.
6894   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6895   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6896                                       DAG.getBitcast(MaskVT, V1Mask),
6897                                       DAG.getBitcast(MaskVT, V2)));
6898   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6899 }
6900
6901 /// \brief Try to emit a blend instruction for a shuffle.
6902 ///
6903 /// This doesn't do any checks for the availability of instructions for blending
6904 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6905 /// be matched in the backend with the type given. What it does check for is
6906 /// that the shuffle mask is in fact a blend.
6907 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6908                                          SDValue V2, ArrayRef<int> Mask,
6909                                          const X86Subtarget *Subtarget,
6910                                          SelectionDAG &DAG) {
6911   unsigned BlendMask = 0;
6912   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6913     if (Mask[i] >= Size) {
6914       if (Mask[i] != i + Size)
6915         return SDValue(); // Shuffled V2 input!
6916       BlendMask |= 1u << i;
6917       continue;
6918     }
6919     if (Mask[i] >= 0 && Mask[i] != i)
6920       return SDValue(); // Shuffled V1 input!
6921   }
6922   switch (VT.SimpleTy) {
6923   case MVT::v2f64:
6924   case MVT::v4f32:
6925   case MVT::v4f64:
6926   case MVT::v8f32:
6927     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6928                        DAG.getConstant(BlendMask, DL, MVT::i8));
6929
6930   case MVT::v4i64:
6931   case MVT::v8i32:
6932     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6933     // FALLTHROUGH
6934   case MVT::v2i64:
6935   case MVT::v4i32:
6936     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6937     // that instruction.
6938     if (Subtarget->hasAVX2()) {
6939       // Scale the blend by the number of 32-bit dwords per element.
6940       int Scale =  VT.getScalarSizeInBits() / 32;
6941       BlendMask = 0;
6942       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6943         if (Mask[i] >= Size)
6944           for (int j = 0; j < Scale; ++j)
6945             BlendMask |= 1u << (i * Scale + j);
6946
6947       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6948       V1 = DAG.getBitcast(BlendVT, V1);
6949       V2 = DAG.getBitcast(BlendVT, V2);
6950       return DAG.getBitcast(
6951           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6952                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6953     }
6954     // FALLTHROUGH
6955   case MVT::v8i16: {
6956     // For integer shuffles we need to expand the mask and cast the inputs to
6957     // v8i16s prior to blending.
6958     int Scale = 8 / VT.getVectorNumElements();
6959     BlendMask = 0;
6960     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6961       if (Mask[i] >= Size)
6962         for (int j = 0; j < Scale; ++j)
6963           BlendMask |= 1u << (i * Scale + j);
6964
6965     V1 = DAG.getBitcast(MVT::v8i16, V1);
6966     V2 = DAG.getBitcast(MVT::v8i16, V2);
6967     return DAG.getBitcast(VT,
6968                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6969                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6970   }
6971
6972   case MVT::v16i16: {
6973     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6974     SmallVector<int, 8> RepeatedMask;
6975     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6976       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6977       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6978       BlendMask = 0;
6979       for (int i = 0; i < 8; ++i)
6980         if (RepeatedMask[i] >= 16)
6981           BlendMask |= 1u << i;
6982       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6983                          DAG.getConstant(BlendMask, DL, MVT::i8));
6984     }
6985   }
6986     // FALLTHROUGH
6987   case MVT::v16i8:
6988   case MVT::v32i8: {
6989     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6990            "256-bit byte-blends require AVX2 support!");
6991
6992     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6993     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6994       return Masked;
6995
6996     // Scale the blend by the number of bytes per element.
6997     int Scale = VT.getScalarSizeInBits() / 8;
6998
6999     // This form of blend is always done on bytes. Compute the byte vector
7000     // type.
7001     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7002
7003     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7004     // mix of LLVM's code generator and the x86 backend. We tell the code
7005     // generator that boolean values in the elements of an x86 vector register
7006     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7007     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7008     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7009     // of the element (the remaining are ignored) and 0 in that high bit would
7010     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7011     // the LLVM model for boolean values in vector elements gets the relevant
7012     // bit set, it is set backwards and over constrained relative to x86's
7013     // actual model.
7014     SmallVector<SDValue, 32> VSELECTMask;
7015     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7016       for (int j = 0; j < Scale; ++j)
7017         VSELECTMask.push_back(
7018             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7019                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7020                                           MVT::i8));
7021
7022     V1 = DAG.getBitcast(BlendVT, V1);
7023     V2 = DAG.getBitcast(BlendVT, V2);
7024     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7025                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7026                                                       BlendVT, VSELECTMask),
7027                                           V1, V2));
7028   }
7029
7030   default:
7031     llvm_unreachable("Not a supported integer vector type!");
7032   }
7033 }
7034
7035 /// \brief Try to lower as a blend of elements from two inputs followed by
7036 /// a single-input permutation.
7037 ///
7038 /// This matches the pattern where we can blend elements from two inputs and
7039 /// then reduce the shuffle to a single-input permutation.
7040 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7041                                                    SDValue V2,
7042                                                    ArrayRef<int> Mask,
7043                                                    SelectionDAG &DAG) {
7044   // We build up the blend mask while checking whether a blend is a viable way
7045   // to reduce the shuffle.
7046   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7047   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7048
7049   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7050     if (Mask[i] < 0)
7051       continue;
7052
7053     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7054
7055     if (BlendMask[Mask[i] % Size] == -1)
7056       BlendMask[Mask[i] % Size] = Mask[i];
7057     else if (BlendMask[Mask[i] % Size] != Mask[i])
7058       return SDValue(); // Can't blend in the needed input!
7059
7060     PermuteMask[i] = Mask[i] % Size;
7061   }
7062
7063   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7064   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7065 }
7066
7067 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7068 /// blends and permutes.
7069 ///
7070 /// This matches the extremely common pattern for handling combined
7071 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7072 /// operations. It will try to pick the best arrangement of shuffles and
7073 /// blends.
7074 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7075                                                           SDValue V1,
7076                                                           SDValue V2,
7077                                                           ArrayRef<int> Mask,
7078                                                           SelectionDAG &DAG) {
7079   // Shuffle the input elements into the desired positions in V1 and V2 and
7080   // blend them together.
7081   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7082   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7083   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7084   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7085     if (Mask[i] >= 0 && Mask[i] < Size) {
7086       V1Mask[i] = Mask[i];
7087       BlendMask[i] = i;
7088     } else if (Mask[i] >= Size) {
7089       V2Mask[i] = Mask[i] - Size;
7090       BlendMask[i] = i + Size;
7091     }
7092
7093   // Try to lower with the simpler initial blend strategy unless one of the
7094   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7095   // shuffle may be able to fold with a load or other benefit. However, when
7096   // we'll have to do 2x as many shuffles in order to achieve this, blending
7097   // first is a better strategy.
7098   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7099     if (SDValue BlendPerm =
7100             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7101       return BlendPerm;
7102
7103   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7104   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7105   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7106 }
7107
7108 /// \brief Try to lower a vector shuffle as a byte rotation.
7109 ///
7110 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7111 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7112 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7113 /// try to generically lower a vector shuffle through such an pattern. It
7114 /// does not check for the profitability of lowering either as PALIGNR or
7115 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7116 /// This matches shuffle vectors that look like:
7117 ///
7118 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7119 ///
7120 /// Essentially it concatenates V1 and V2, shifts right by some number of
7121 /// elements, and takes the low elements as the result. Note that while this is
7122 /// specified as a *right shift* because x86 is little-endian, it is a *left
7123 /// rotate* of the vector lanes.
7124 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7125                                               SDValue V2,
7126                                               ArrayRef<int> Mask,
7127                                               const X86Subtarget *Subtarget,
7128                                               SelectionDAG &DAG) {
7129   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7130
7131   int NumElts = Mask.size();
7132   int NumLanes = VT.getSizeInBits() / 128;
7133   int NumLaneElts = NumElts / NumLanes;
7134
7135   // We need to detect various ways of spelling a rotation:
7136   //   [11, 12, 13, 14, 15,  0,  1,  2]
7137   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7138   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7139   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7140   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7141   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7142   int Rotation = 0;
7143   SDValue Lo, Hi;
7144   for (int l = 0; l < NumElts; l += NumLaneElts) {
7145     for (int i = 0; i < NumLaneElts; ++i) {
7146       if (Mask[l + i] == -1)
7147         continue;
7148       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7149
7150       // Get the mod-Size index and lane correct it.
7151       int LaneIdx = (Mask[l + i] % NumElts) - l;
7152       // Make sure it was in this lane.
7153       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7154         return SDValue();
7155
7156       // Determine where a rotated vector would have started.
7157       int StartIdx = i - LaneIdx;
7158       if (StartIdx == 0)
7159         // The identity rotation isn't interesting, stop.
7160         return SDValue();
7161
7162       // If we found the tail of a vector the rotation must be the missing
7163       // front. If we found the head of a vector, it must be how much of the
7164       // head.
7165       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7166
7167       if (Rotation == 0)
7168         Rotation = CandidateRotation;
7169       else if (Rotation != CandidateRotation)
7170         // The rotations don't match, so we can't match this mask.
7171         return SDValue();
7172
7173       // Compute which value this mask is pointing at.
7174       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7175
7176       // Compute which of the two target values this index should be assigned
7177       // to. This reflects whether the high elements are remaining or the low
7178       // elements are remaining.
7179       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7180
7181       // Either set up this value if we've not encountered it before, or check
7182       // that it remains consistent.
7183       if (!TargetV)
7184         TargetV = MaskV;
7185       else if (TargetV != MaskV)
7186         // This may be a rotation, but it pulls from the inputs in some
7187         // unsupported interleaving.
7188         return SDValue();
7189     }
7190   }
7191
7192   // Check that we successfully analyzed the mask, and normalize the results.
7193   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7194   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7195   if (!Lo)
7196     Lo = Hi;
7197   else if (!Hi)
7198     Hi = Lo;
7199
7200   // The actual rotate instruction rotates bytes, so we need to scale the
7201   // rotation based on how many bytes are in the vector lane.
7202   int Scale = 16 / NumLaneElts;
7203
7204   // SSSE3 targets can use the palignr instruction.
7205   if (Subtarget->hasSSSE3()) {
7206     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7207     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7208     Lo = DAG.getBitcast(AlignVT, Lo);
7209     Hi = DAG.getBitcast(AlignVT, Hi);
7210
7211     return DAG.getBitcast(
7212         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7213                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7214   }
7215
7216   assert(VT.getSizeInBits() == 128 &&
7217          "Rotate-based lowering only supports 128-bit lowering!");
7218   assert(Mask.size() <= 16 &&
7219          "Can shuffle at most 16 bytes in a 128-bit vector!");
7220
7221   // Default SSE2 implementation
7222   int LoByteShift = 16 - Rotation * Scale;
7223   int HiByteShift = Rotation * Scale;
7224
7225   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7226   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7227   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7228
7229   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7230                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7231   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7232                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7233   return DAG.getBitcast(VT,
7234                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7235 }
7236
7237 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7238 ///
7239 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7240 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7241 /// matches elements from one of the input vectors shuffled to the left or
7242 /// right with zeroable elements 'shifted in'. It handles both the strictly
7243 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7244 /// quad word lane.
7245 ///
7246 /// PSHL : (little-endian) left bit shift.
7247 /// [ zz, 0, zz,  2 ]
7248 /// [ -1, 4, zz, -1 ]
7249 /// PSRL : (little-endian) right bit shift.
7250 /// [  1, zz,  3, zz]
7251 /// [ -1, -1,  7, zz]
7252 /// PSLLDQ : (little-endian) left byte shift
7253 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7254 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7255 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7256 /// PSRLDQ : (little-endian) right byte shift
7257 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7258 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7259 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7260 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7261                                          SDValue V2, ArrayRef<int> Mask,
7262                                          SelectionDAG &DAG) {
7263   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7264
7265   int Size = Mask.size();
7266   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7267
7268   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7269     for (int i = 0; i < Size; i += Scale)
7270       for (int j = 0; j < Shift; ++j)
7271         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7272           return false;
7273
7274     return true;
7275   };
7276
7277   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7278     for (int i = 0; i != Size; i += Scale) {
7279       unsigned Pos = Left ? i + Shift : i;
7280       unsigned Low = Left ? i : i + Shift;
7281       unsigned Len = Scale - Shift;
7282       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7283                                       Low + (V == V1 ? 0 : Size)))
7284         return SDValue();
7285     }
7286
7287     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7288     bool ByteShift = ShiftEltBits > 64;
7289     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7290                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7291     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7292
7293     // Normalize the scale for byte shifts to still produce an i64 element
7294     // type.
7295     Scale = ByteShift ? Scale / 2 : Scale;
7296
7297     // We need to round trip through the appropriate type for the shift.
7298     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7299     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7300     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7301            "Illegal integer vector type");
7302     V = DAG.getBitcast(ShiftVT, V);
7303
7304     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7305                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7306     return DAG.getBitcast(VT, V);
7307   };
7308
7309   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7310   // keep doubling the size of the integer elements up to that. We can
7311   // then shift the elements of the integer vector by whole multiples of
7312   // their width within the elements of the larger integer vector. Test each
7313   // multiple to see if we can find a match with the moved element indices
7314   // and that the shifted in elements are all zeroable.
7315   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7316     for (int Shift = 1; Shift != Scale; ++Shift)
7317       for (bool Left : {true, false})
7318         if (CheckZeros(Shift, Scale, Left))
7319           for (SDValue V : {V1, V2})
7320             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7321               return Match;
7322
7323   // no match
7324   return SDValue();
7325 }
7326
7327 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7328 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7329                                            SDValue V2, ArrayRef<int> Mask,
7330                                            SelectionDAG &DAG) {
7331   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7332   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7333
7334   int Size = Mask.size();
7335   int HalfSize = Size / 2;
7336   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7337
7338   // Upper half must be undefined.
7339   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7340     return SDValue();
7341
7342   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7343   // Remainder of lower half result is zero and upper half is all undef.
7344   auto LowerAsEXTRQ = [&]() {
7345     // Determine the extraction length from the part of the
7346     // lower half that isn't zeroable.
7347     int Len = HalfSize;
7348     for (; Len >= 0; --Len)
7349       if (!Zeroable[Len - 1])
7350         break;
7351     assert(Len > 0 && "Zeroable shuffle mask");
7352
7353     // Attempt to match first Len sequential elements from the lower half.
7354     SDValue Src;
7355     int Idx = -1;
7356     for (int i = 0; i != Len; ++i) {
7357       int M = Mask[i];
7358       if (M < 0)
7359         continue;
7360       SDValue &V = (M < Size ? V1 : V2);
7361       M = M % Size;
7362
7363       // All mask elements must be in the lower half.
7364       if (M > HalfSize)
7365         return SDValue();
7366
7367       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7368         Src = V;
7369         Idx = M - i;
7370         continue;
7371       }
7372       return SDValue();
7373     }
7374
7375     if (Idx < 0)
7376       return SDValue();
7377
7378     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7379     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7380     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7381     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7382                        DAG.getConstant(BitLen, DL, MVT::i8),
7383                        DAG.getConstant(BitIdx, DL, MVT::i8));
7384   };
7385
7386   if (SDValue ExtrQ = LowerAsEXTRQ())
7387     return ExtrQ;
7388
7389   // INSERTQ: Extract lowest Len elements from lower half of second source and
7390   // insert over first source, starting at Idx.
7391   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7392   auto LowerAsInsertQ = [&]() {
7393     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7394       SDValue Base;
7395
7396       // Attempt to match first source from mask before insertion point.
7397       if (isUndefInRange(Mask, 0, Idx)) {
7398         /* EMPTY */
7399       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7400         Base = V1;
7401       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7402         Base = V2;
7403       } else {
7404         continue;
7405       }
7406
7407       // Extend the extraction length looking to match both the insertion of
7408       // the second source and the remaining elements of the first.
7409       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7410         SDValue Insert;
7411         int Len = Hi - Idx;
7412
7413         // Match insertion.
7414         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7415           Insert = V1;
7416         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7417           Insert = V2;
7418         } else {
7419           continue;
7420         }
7421
7422         // Match the remaining elements of the lower half.
7423         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7424           /* EMPTY */
7425         } else if ((!Base || (Base == V1)) &&
7426                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7427           Base = V1;
7428         } else if ((!Base || (Base == V2)) &&
7429                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7430                                               Size + Hi)) {
7431           Base = V2;
7432         } else {
7433           continue;
7434         }
7435
7436         // We may not have a base (first source) - this can safely be undefined.
7437         if (!Base)
7438           Base = DAG.getUNDEF(VT);
7439
7440         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7441         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7442         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7443                            DAG.getConstant(BitLen, DL, MVT::i8),
7444                            DAG.getConstant(BitIdx, DL, MVT::i8));
7445       }
7446     }
7447
7448     return SDValue();
7449   };
7450
7451   if (SDValue InsertQ = LowerAsInsertQ())
7452     return InsertQ;
7453
7454   return SDValue();
7455 }
7456
7457 /// \brief Lower a vector shuffle as a zero or any extension.
7458 ///
7459 /// Given a specific number of elements, element bit width, and extension
7460 /// stride, produce either a zero or any extension based on the available
7461 /// features of the subtarget. The extended elements are consecutive and
7462 /// begin and can start from an offseted element index in the input; to
7463 /// avoid excess shuffling the offset must either being in the bottom lane
7464 /// or at the start of a higher lane. All extended elements must be from
7465 /// the same lane.
7466 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7467     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7468     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7469   assert(Scale > 1 && "Need a scale to extend.");
7470   int EltBits = VT.getScalarSizeInBits();
7471   int NumElements = VT.getVectorNumElements();
7472   int NumEltsPerLane = 128 / EltBits;
7473   int OffsetLane = Offset / NumEltsPerLane;
7474   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7475          "Only 8, 16, and 32 bit elements can be extended.");
7476   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7477   assert(0 <= Offset && "Extension offset must be positive.");
7478   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7479          "Extension offset must be in the first lane or start an upper lane.");
7480
7481   // Check that an index is in same lane as the base offset.
7482   auto SafeOffset = [&](int Idx) {
7483     return OffsetLane == (Idx / NumEltsPerLane);
7484   };
7485
7486   // Shift along an input so that the offset base moves to the first element.
7487   auto ShuffleOffset = [&](SDValue V) {
7488     if (!Offset)
7489       return V;
7490
7491     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7492     for (int i = 0; i * Scale < NumElements; ++i) {
7493       int SrcIdx = i + Offset;
7494       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7495     }
7496     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7497   };
7498
7499   // Found a valid zext mask! Try various lowering strategies based on the
7500   // input type and available ISA extensions.
7501   if (Subtarget->hasSSE41()) {
7502     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7503     // PUNPCK will catch this in a later shuffle match.
7504     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7505       return SDValue();
7506     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7507                                  NumElements / Scale);
7508     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7509     return DAG.getBitcast(VT, InputV);
7510   }
7511
7512   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7513
7514   // For any extends we can cheat for larger element sizes and use shuffle
7515   // instructions that can fold with a load and/or copy.
7516   if (AnyExt && EltBits == 32) {
7517     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7518                          -1};
7519     return DAG.getBitcast(
7520         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7521                         DAG.getBitcast(MVT::v4i32, InputV),
7522                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7523   }
7524   if (AnyExt && EltBits == 16 && Scale > 2) {
7525     int PSHUFDMask[4] = {Offset / 2, -1,
7526                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7527     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7528                          DAG.getBitcast(MVT::v4i32, InputV),
7529                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7530     int PSHUFWMask[4] = {1, -1, -1, -1};
7531     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7532     return DAG.getBitcast(
7533         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7534                         DAG.getBitcast(MVT::v8i16, InputV),
7535                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7536   }
7537
7538   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7539   // to 64-bits.
7540   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7541     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7542     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7543
7544     int LoIdx = Offset * EltBits;
7545     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7546                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7547                                          DAG.getConstant(EltBits, DL, MVT::i8),
7548                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7549
7550     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7551         !SafeOffset(Offset + 1))
7552       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7553
7554     int HiIdx = (Offset + 1) * EltBits;
7555     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7556                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7557                                          DAG.getConstant(EltBits, DL, MVT::i8),
7558                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7559     return DAG.getNode(ISD::BITCAST, DL, VT,
7560                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7561   }
7562
7563   // If this would require more than 2 unpack instructions to expand, use
7564   // pshufb when available. We can only use more than 2 unpack instructions
7565   // when zero extending i8 elements which also makes it easier to use pshufb.
7566   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7567     assert(NumElements == 16 && "Unexpected byte vector width!");
7568     SDValue PSHUFBMask[16];
7569     for (int i = 0; i < 16; ++i) {
7570       int Idx = Offset + (i / Scale);
7571       PSHUFBMask[i] = DAG.getConstant(
7572           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7573     }
7574     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7575     return DAG.getBitcast(VT,
7576                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7577                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7578                                                   MVT::v16i8, PSHUFBMask)));
7579   }
7580
7581   // If we are extending from an offset, ensure we start on a boundary that
7582   // we can unpack from.
7583   int AlignToUnpack = Offset % (NumElements / Scale);
7584   if (AlignToUnpack) {
7585     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7586     for (int i = AlignToUnpack; i < NumElements; ++i)
7587       ShMask[i - AlignToUnpack] = i;
7588     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7589     Offset -= AlignToUnpack;
7590   }
7591
7592   // Otherwise emit a sequence of unpacks.
7593   do {
7594     unsigned UnpackLoHi = X86ISD::UNPCKL;
7595     if (Offset >= (NumElements / 2)) {
7596       UnpackLoHi = X86ISD::UNPCKH;
7597       Offset -= (NumElements / 2);
7598     }
7599
7600     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7601     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7602                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7603     InputV = DAG.getBitcast(InputVT, InputV);
7604     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7605     Scale /= 2;
7606     EltBits *= 2;
7607     NumElements /= 2;
7608   } while (Scale > 1);
7609   return DAG.getBitcast(VT, InputV);
7610 }
7611
7612 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7613 ///
7614 /// This routine will try to do everything in its power to cleverly lower
7615 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7616 /// check for the profitability of this lowering,  it tries to aggressively
7617 /// match this pattern. It will use all of the micro-architectural details it
7618 /// can to emit an efficient lowering. It handles both blends with all-zero
7619 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7620 /// masking out later).
7621 ///
7622 /// The reason we have dedicated lowering for zext-style shuffles is that they
7623 /// are both incredibly common and often quite performance sensitive.
7624 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7625     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7626     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7627   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7628
7629   int Bits = VT.getSizeInBits();
7630   int NumLanes = Bits / 128;
7631   int NumElements = VT.getVectorNumElements();
7632   int NumEltsPerLane = NumElements / NumLanes;
7633   assert(VT.getScalarSizeInBits() <= 32 &&
7634          "Exceeds 32-bit integer zero extension limit");
7635   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7636
7637   // Define a helper function to check a particular ext-scale and lower to it if
7638   // valid.
7639   auto Lower = [&](int Scale) -> SDValue {
7640     SDValue InputV;
7641     bool AnyExt = true;
7642     int Offset = 0;
7643     int Matches = 0;
7644     for (int i = 0; i < NumElements; ++i) {
7645       int M = Mask[i];
7646       if (M == -1)
7647         continue; // Valid anywhere but doesn't tell us anything.
7648       if (i % Scale != 0) {
7649         // Each of the extended elements need to be zeroable.
7650         if (!Zeroable[i])
7651           return SDValue();
7652
7653         // We no longer are in the anyext case.
7654         AnyExt = false;
7655         continue;
7656       }
7657
7658       // Each of the base elements needs to be consecutive indices into the
7659       // same input vector.
7660       SDValue V = M < NumElements ? V1 : V2;
7661       M = M % NumElements;
7662       if (!InputV) {
7663         InputV = V;
7664         Offset = M - (i / Scale);
7665       } else if (InputV != V)
7666         return SDValue(); // Flip-flopping inputs.
7667
7668       // Offset must start in the lowest 128-bit lane or at the start of an
7669       // upper lane.
7670       // FIXME: Is it ever worth allowing a negative base offset?
7671       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7672             (Offset % NumEltsPerLane) == 0))
7673         return SDValue();
7674
7675       // If we are offsetting, all referenced entries must come from the same
7676       // lane.
7677       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7678         return SDValue();
7679
7680       if ((M % NumElements) != (Offset + (i / Scale)))
7681         return SDValue(); // Non-consecutive strided elements.
7682       Matches++;
7683     }
7684
7685     // If we fail to find an input, we have a zero-shuffle which should always
7686     // have already been handled.
7687     // FIXME: Maybe handle this here in case during blending we end up with one?
7688     if (!InputV)
7689       return SDValue();
7690
7691     // If we are offsetting, don't extend if we only match a single input, we
7692     // can always do better by using a basic PSHUF or PUNPCK.
7693     if (Offset != 0 && Matches < 2)
7694       return SDValue();
7695
7696     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7697         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7698   };
7699
7700   // The widest scale possible for extending is to a 64-bit integer.
7701   assert(Bits % 64 == 0 &&
7702          "The number of bits in a vector must be divisible by 64 on x86!");
7703   int NumExtElements = Bits / 64;
7704
7705   // Each iteration, try extending the elements half as much, but into twice as
7706   // many elements.
7707   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7708     assert(NumElements % NumExtElements == 0 &&
7709            "The input vector size must be divisible by the extended size.");
7710     if (SDValue V = Lower(NumElements / NumExtElements))
7711       return V;
7712   }
7713
7714   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7715   if (Bits != 128)
7716     return SDValue();
7717
7718   // Returns one of the source operands if the shuffle can be reduced to a
7719   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7720   auto CanZExtLowHalf = [&]() {
7721     for (int i = NumElements / 2; i != NumElements; ++i)
7722       if (!Zeroable[i])
7723         return SDValue();
7724     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7725       return V1;
7726     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7727       return V2;
7728     return SDValue();
7729   };
7730
7731   if (SDValue V = CanZExtLowHalf()) {
7732     V = DAG.getBitcast(MVT::v2i64, V);
7733     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7734     return DAG.getBitcast(VT, V);
7735   }
7736
7737   // No viable ext lowering found.
7738   return SDValue();
7739 }
7740
7741 /// \brief Try to get a scalar value for a specific element of a vector.
7742 ///
7743 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7744 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7745                                               SelectionDAG &DAG) {
7746   MVT VT = V.getSimpleValueType();
7747   MVT EltVT = VT.getVectorElementType();
7748   while (V.getOpcode() == ISD::BITCAST)
7749     V = V.getOperand(0);
7750   // If the bitcasts shift the element size, we can't extract an equivalent
7751   // element from it.
7752   MVT NewVT = V.getSimpleValueType();
7753   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7754     return SDValue();
7755
7756   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7757       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7758     // Ensure the scalar operand is the same size as the destination.
7759     // FIXME: Add support for scalar truncation where possible.
7760     SDValue S = V.getOperand(Idx);
7761     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7762       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7763   }
7764
7765   return SDValue();
7766 }
7767
7768 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7769 ///
7770 /// This is particularly important because the set of instructions varies
7771 /// significantly based on whether the operand is a load or not.
7772 static bool isShuffleFoldableLoad(SDValue V) {
7773   while (V.getOpcode() == ISD::BITCAST)
7774     V = V.getOperand(0);
7775
7776   return ISD::isNON_EXTLoad(V.getNode());
7777 }
7778
7779 /// \brief Try to lower insertion of a single element into a zero vector.
7780 ///
7781 /// This is a common pattern that we have especially efficient patterns to lower
7782 /// across all subtarget feature sets.
7783 static SDValue lowerVectorShuffleAsElementInsertion(
7784     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7785     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7786   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7787   MVT ExtVT = VT;
7788   MVT EltVT = VT.getVectorElementType();
7789
7790   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7791                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7792                 Mask.begin();
7793   bool IsV1Zeroable = true;
7794   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7795     if (i != V2Index && !Zeroable[i]) {
7796       IsV1Zeroable = false;
7797       break;
7798     }
7799
7800   // Check for a single input from a SCALAR_TO_VECTOR node.
7801   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7802   // all the smarts here sunk into that routine. However, the current
7803   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7804   // vector shuffle lowering is dead.
7805   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7806                                                DAG);
7807   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7808     // We need to zext the scalar if it is smaller than an i32.
7809     V2S = DAG.getBitcast(EltVT, V2S);
7810     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7811       // Using zext to expand a narrow element won't work for non-zero
7812       // insertions.
7813       if (!IsV1Zeroable)
7814         return SDValue();
7815
7816       // Zero-extend directly to i32.
7817       ExtVT = MVT::v4i32;
7818       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7819     }
7820     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7821   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7822              EltVT == MVT::i16) {
7823     // Either not inserting from the low element of the input or the input
7824     // element size is too small to use VZEXT_MOVL to clear the high bits.
7825     return SDValue();
7826   }
7827
7828   if (!IsV1Zeroable) {
7829     // If V1 can't be treated as a zero vector we have fewer options to lower
7830     // this. We can't support integer vectors or non-zero targets cheaply, and
7831     // the V1 elements can't be permuted in any way.
7832     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7833     if (!VT.isFloatingPoint() || V2Index != 0)
7834       return SDValue();
7835     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7836     V1Mask[V2Index] = -1;
7837     if (!isNoopShuffleMask(V1Mask))
7838       return SDValue();
7839     // This is essentially a special case blend operation, but if we have
7840     // general purpose blend operations, they are always faster. Bail and let
7841     // the rest of the lowering handle these as blends.
7842     if (Subtarget->hasSSE41())
7843       return SDValue();
7844
7845     // Otherwise, use MOVSD or MOVSS.
7846     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7847            "Only two types of floating point element types to handle!");
7848     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7849                        ExtVT, V1, V2);
7850   }
7851
7852   // This lowering only works for the low element with floating point vectors.
7853   if (VT.isFloatingPoint() && V2Index != 0)
7854     return SDValue();
7855
7856   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7857   if (ExtVT != VT)
7858     V2 = DAG.getBitcast(VT, V2);
7859
7860   if (V2Index != 0) {
7861     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7862     // the desired position. Otherwise it is more efficient to do a vector
7863     // shift left. We know that we can do a vector shift left because all
7864     // the inputs are zero.
7865     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7866       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7867       V2Shuffle[V2Index] = 0;
7868       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7869     } else {
7870       V2 = DAG.getBitcast(MVT::v2i64, V2);
7871       V2 = DAG.getNode(
7872           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7873           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7874                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7875                               DAG.getDataLayout(), VT)));
7876       V2 = DAG.getBitcast(VT, V2);
7877     }
7878   }
7879   return V2;
7880 }
7881
7882 /// \brief Try to lower broadcast of a single element.
7883 ///
7884 /// For convenience, this code also bundles all of the subtarget feature set
7885 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7886 /// a convenient way to factor it out.
7887 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7888                                              ArrayRef<int> Mask,
7889                                              const X86Subtarget *Subtarget,
7890                                              SelectionDAG &DAG) {
7891   if (!Subtarget->hasAVX())
7892     return SDValue();
7893   if (VT.isInteger() && !Subtarget->hasAVX2())
7894     return SDValue();
7895
7896   // Check that the mask is a broadcast.
7897   int BroadcastIdx = -1;
7898   for (int M : Mask)
7899     if (M >= 0 && BroadcastIdx == -1)
7900       BroadcastIdx = M;
7901     else if (M >= 0 && M != BroadcastIdx)
7902       return SDValue();
7903
7904   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7905                                             "a sorted mask where the broadcast "
7906                                             "comes from V1.");
7907
7908   // Go up the chain of (vector) values to find a scalar load that we can
7909   // combine with the broadcast.
7910   for (;;) {
7911     switch (V.getOpcode()) {
7912     case ISD::CONCAT_VECTORS: {
7913       int OperandSize = Mask.size() / V.getNumOperands();
7914       V = V.getOperand(BroadcastIdx / OperandSize);
7915       BroadcastIdx %= OperandSize;
7916       continue;
7917     }
7918
7919     case ISD::INSERT_SUBVECTOR: {
7920       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7921       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7922       if (!ConstantIdx)
7923         break;
7924
7925       int BeginIdx = (int)ConstantIdx->getZExtValue();
7926       int EndIdx =
7927           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7928       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7929         BroadcastIdx -= BeginIdx;
7930         V = VInner;
7931       } else {
7932         V = VOuter;
7933       }
7934       continue;
7935     }
7936     }
7937     break;
7938   }
7939
7940   // Check if this is a broadcast of a scalar. We special case lowering
7941   // for scalars so that we can more effectively fold with loads.
7942   // First, look through bitcast: if the original value has a larger element
7943   // type than the shuffle, the broadcast element is in essence truncated.
7944   // Make that explicit to ease folding.
7945   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7946     EVT EltVT = VT.getVectorElementType();
7947     SDValue V0 = V.getOperand(0);
7948     EVT V0VT = V0.getValueType();
7949
7950     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7951         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7952          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7953       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7954       BroadcastIdx = 0;
7955     }
7956   }
7957
7958   // Also check the simpler case, where we can directly reuse the scalar.
7959   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7960       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7961     V = V.getOperand(BroadcastIdx);
7962
7963     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7964     // Only AVX2 has register broadcasts.
7965     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7966       return SDValue();
7967   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7968     // We can't broadcast from a vector register without AVX2, and we can only
7969     // broadcast from the zero-element of a vector register.
7970     return SDValue();
7971   }
7972
7973   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7974 }
7975
7976 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7977 // INSERTPS when the V1 elements are already in the correct locations
7978 // because otherwise we can just always use two SHUFPS instructions which
7979 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7980 // perform INSERTPS if a single V1 element is out of place and all V2
7981 // elements are zeroable.
7982 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7983                                             ArrayRef<int> Mask,
7984                                             SelectionDAG &DAG) {
7985   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7986   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7987   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7988   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7989
7990   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7991
7992   unsigned ZMask = 0;
7993   int V1DstIndex = -1;
7994   int V2DstIndex = -1;
7995   bool V1UsedInPlace = false;
7996
7997   for (int i = 0; i < 4; ++i) {
7998     // Synthesize a zero mask from the zeroable elements (includes undefs).
7999     if (Zeroable[i]) {
8000       ZMask |= 1 << i;
8001       continue;
8002     }
8003
8004     // Flag if we use any V1 inputs in place.
8005     if (i == Mask[i]) {
8006       V1UsedInPlace = true;
8007       continue;
8008     }
8009
8010     // We can only insert a single non-zeroable element.
8011     if (V1DstIndex != -1 || V2DstIndex != -1)
8012       return SDValue();
8013
8014     if (Mask[i] < 4) {
8015       // V1 input out of place for insertion.
8016       V1DstIndex = i;
8017     } else {
8018       // V2 input for insertion.
8019       V2DstIndex = i;
8020     }
8021   }
8022
8023   // Don't bother if we have no (non-zeroable) element for insertion.
8024   if (V1DstIndex == -1 && V2DstIndex == -1)
8025     return SDValue();
8026
8027   // Determine element insertion src/dst indices. The src index is from the
8028   // start of the inserted vector, not the start of the concatenated vector.
8029   unsigned V2SrcIndex = 0;
8030   if (V1DstIndex != -1) {
8031     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8032     // and don't use the original V2 at all.
8033     V2SrcIndex = Mask[V1DstIndex];
8034     V2DstIndex = V1DstIndex;
8035     V2 = V1;
8036   } else {
8037     V2SrcIndex = Mask[V2DstIndex] - 4;
8038   }
8039
8040   // If no V1 inputs are used in place, then the result is created only from
8041   // the zero mask and the V2 insertion - so remove V1 dependency.
8042   if (!V1UsedInPlace)
8043     V1 = DAG.getUNDEF(MVT::v4f32);
8044
8045   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8046   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8047
8048   // Insert the V2 element into the desired position.
8049   SDLoc DL(Op);
8050   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8051                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8052 }
8053
8054 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8055 /// UNPCK instruction.
8056 ///
8057 /// This specifically targets cases where we end up with alternating between
8058 /// the two inputs, and so can permute them into something that feeds a single
8059 /// UNPCK instruction. Note that this routine only targets integer vectors
8060 /// because for floating point vectors we have a generalized SHUFPS lowering
8061 /// strategy that handles everything that doesn't *exactly* match an unpack,
8062 /// making this clever lowering unnecessary.
8063 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8064                                                     SDValue V1, SDValue V2,
8065                                                     ArrayRef<int> Mask,
8066                                                     SelectionDAG &DAG) {
8067   assert(!VT.isFloatingPoint() &&
8068          "This routine only supports integer vectors.");
8069   assert(!isSingleInputShuffleMask(Mask) &&
8070          "This routine should only be used when blending two inputs.");
8071   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8072
8073   int Size = Mask.size();
8074
8075   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8076     return M >= 0 && M % Size < Size / 2;
8077   });
8078   int NumHiInputs = std::count_if(
8079       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8080
8081   bool UnpackLo = NumLoInputs >= NumHiInputs;
8082
8083   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8084     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8085     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8086
8087     for (int i = 0; i < Size; ++i) {
8088       if (Mask[i] < 0)
8089         continue;
8090
8091       // Each element of the unpack contains Scale elements from this mask.
8092       int UnpackIdx = i / Scale;
8093
8094       // We only handle the case where V1 feeds the first slots of the unpack.
8095       // We rely on canonicalization to ensure this is the case.
8096       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8097         return SDValue();
8098
8099       // Setup the mask for this input. The indexing is tricky as we have to
8100       // handle the unpack stride.
8101       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8102       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8103           Mask[i] % Size;
8104     }
8105
8106     // If we will have to shuffle both inputs to use the unpack, check whether
8107     // we can just unpack first and shuffle the result. If so, skip this unpack.
8108     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8109         !isNoopShuffleMask(V2Mask))
8110       return SDValue();
8111
8112     // Shuffle the inputs into place.
8113     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8114     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8115
8116     // Cast the inputs to the type we will use to unpack them.
8117     V1 = DAG.getBitcast(UnpackVT, V1);
8118     V2 = DAG.getBitcast(UnpackVT, V2);
8119
8120     // Unpack the inputs and cast the result back to the desired type.
8121     return DAG.getBitcast(
8122         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8123                         UnpackVT, V1, V2));
8124   };
8125
8126   // We try each unpack from the largest to the smallest to try and find one
8127   // that fits this mask.
8128   int OrigNumElements = VT.getVectorNumElements();
8129   int OrigScalarSize = VT.getScalarSizeInBits();
8130   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8131     int Scale = ScalarSize / OrigScalarSize;
8132     int NumElements = OrigNumElements / Scale;
8133     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8134     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8135       return Unpack;
8136   }
8137
8138   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8139   // initial unpack.
8140   if (NumLoInputs == 0 || NumHiInputs == 0) {
8141     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8142            "We have to have *some* inputs!");
8143     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8144
8145     // FIXME: We could consider the total complexity of the permute of each
8146     // possible unpacking. Or at the least we should consider how many
8147     // half-crossings are created.
8148     // FIXME: We could consider commuting the unpacks.
8149
8150     SmallVector<int, 32> PermMask;
8151     PermMask.assign(Size, -1);
8152     for (int i = 0; i < Size; ++i) {
8153       if (Mask[i] < 0)
8154         continue;
8155
8156       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8157
8158       PermMask[i] =
8159           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8160     }
8161     return DAG.getVectorShuffle(
8162         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8163                             DL, VT, V1, V2),
8164         DAG.getUNDEF(VT), PermMask);
8165   }
8166
8167   return SDValue();
8168 }
8169
8170 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8171 ///
8172 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8173 /// support for floating point shuffles but not integer shuffles. These
8174 /// instructions will incur a domain crossing penalty on some chips though so
8175 /// it is better to avoid lowering through this for integer vectors where
8176 /// possible.
8177 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8178                                        const X86Subtarget *Subtarget,
8179                                        SelectionDAG &DAG) {
8180   SDLoc DL(Op);
8181   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8182   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8183   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8184   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8185   ArrayRef<int> Mask = SVOp->getMask();
8186   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8187
8188   if (isSingleInputShuffleMask(Mask)) {
8189     // Use low duplicate instructions for masks that match their pattern.
8190     if (Subtarget->hasSSE3())
8191       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8192         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8193
8194     // Straight shuffle of a single input vector. Simulate this by using the
8195     // single input as both of the "inputs" to this instruction..
8196     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8197
8198     if (Subtarget->hasAVX()) {
8199       // If we have AVX, we can use VPERMILPS which will allow folding a load
8200       // into the shuffle.
8201       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8202                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8203     }
8204
8205     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8206                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8207   }
8208   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8209   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8210
8211   // If we have a single input, insert that into V1 if we can do so cheaply.
8212   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8213     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8214             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8215       return Insertion;
8216     // Try inverting the insertion since for v2 masks it is easy to do and we
8217     // can't reliably sort the mask one way or the other.
8218     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8219                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8220     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8221             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8222       return Insertion;
8223   }
8224
8225   // Try to use one of the special instruction patterns to handle two common
8226   // blend patterns if a zero-blend above didn't work.
8227   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8228       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8229     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8230       // We can either use a special instruction to load over the low double or
8231       // to move just the low double.
8232       return DAG.getNode(
8233           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8234           DL, MVT::v2f64, V2,
8235           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8236
8237   if (Subtarget->hasSSE41())
8238     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8239                                                   Subtarget, DAG))
8240       return Blend;
8241
8242   // Use dedicated unpack instructions for masks that match their pattern.
8243   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8244     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8245   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8246     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8247
8248   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8249   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8250                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8251 }
8252
8253 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8254 ///
8255 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8256 /// the integer unit to minimize domain crossing penalties. However, for blends
8257 /// it falls back to the floating point shuffle operation with appropriate bit
8258 /// casting.
8259 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8260                                        const X86Subtarget *Subtarget,
8261                                        SelectionDAG &DAG) {
8262   SDLoc DL(Op);
8263   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8264   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8265   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8266   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8267   ArrayRef<int> Mask = SVOp->getMask();
8268   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8269
8270   if (isSingleInputShuffleMask(Mask)) {
8271     // Check for being able to broadcast a single element.
8272     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8273                                                           Mask, Subtarget, DAG))
8274       return Broadcast;
8275
8276     // Straight shuffle of a single input vector. For everything from SSE2
8277     // onward this has a single fast instruction with no scary immediates.
8278     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8279     V1 = DAG.getBitcast(MVT::v4i32, V1);
8280     int WidenedMask[4] = {
8281         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8282         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8283     return DAG.getBitcast(
8284         MVT::v2i64,
8285         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8286                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8287   }
8288   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8289   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8290   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8291   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8292
8293   // If we have a blend of two PACKUS operations an the blend aligns with the
8294   // low and half halves, we can just merge the PACKUS operations. This is
8295   // particularly important as it lets us merge shuffles that this routine itself
8296   // creates.
8297   auto GetPackNode = [](SDValue V) {
8298     while (V.getOpcode() == ISD::BITCAST)
8299       V = V.getOperand(0);
8300
8301     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8302   };
8303   if (SDValue V1Pack = GetPackNode(V1))
8304     if (SDValue V2Pack = GetPackNode(V2))
8305       return DAG.getBitcast(MVT::v2i64,
8306                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8307                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8308                                                      : V1Pack.getOperand(1),
8309                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8310                                                      : V2Pack.getOperand(1)));
8311
8312   // Try to use shift instructions.
8313   if (SDValue Shift =
8314           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8315     return Shift;
8316
8317   // When loading a scalar and then shuffling it into a vector we can often do
8318   // the insertion cheaply.
8319   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8320           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8321     return Insertion;
8322   // Try inverting the insertion since for v2 masks it is easy to do and we
8323   // can't reliably sort the mask one way or the other.
8324   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8325   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8326           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8327     return Insertion;
8328
8329   // We have different paths for blend lowering, but they all must use the
8330   // *exact* same predicate.
8331   bool IsBlendSupported = Subtarget->hasSSE41();
8332   if (IsBlendSupported)
8333     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8334                                                   Subtarget, DAG))
8335       return Blend;
8336
8337   // Use dedicated unpack instructions for masks that match their pattern.
8338   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8339     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8340   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8341     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8342
8343   // Try to use byte rotation instructions.
8344   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8345   if (Subtarget->hasSSSE3())
8346     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8347             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8348       return Rotate;
8349
8350   // If we have direct support for blends, we should lower by decomposing into
8351   // a permute. That will be faster than the domain cross.
8352   if (IsBlendSupported)
8353     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8354                                                       Mask, DAG);
8355
8356   // We implement this with SHUFPD which is pretty lame because it will likely
8357   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8358   // However, all the alternatives are still more cycles and newer chips don't
8359   // have this problem. It would be really nice if x86 had better shuffles here.
8360   V1 = DAG.getBitcast(MVT::v2f64, V1);
8361   V2 = DAG.getBitcast(MVT::v2f64, V2);
8362   return DAG.getBitcast(MVT::v2i64,
8363                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8364 }
8365
8366 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8367 ///
8368 /// This is used to disable more specialized lowerings when the shufps lowering
8369 /// will happen to be efficient.
8370 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8371   // This routine only handles 128-bit shufps.
8372   assert(Mask.size() == 4 && "Unsupported mask size!");
8373
8374   // To lower with a single SHUFPS we need to have the low half and high half
8375   // each requiring a single input.
8376   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8377     return false;
8378   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8379     return false;
8380
8381   return true;
8382 }
8383
8384 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8385 ///
8386 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8387 /// It makes no assumptions about whether this is the *best* lowering, it simply
8388 /// uses it.
8389 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8390                                             ArrayRef<int> Mask, SDValue V1,
8391                                             SDValue V2, SelectionDAG &DAG) {
8392   SDValue LowV = V1, HighV = V2;
8393   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8394
8395   int NumV2Elements =
8396       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8397
8398   if (NumV2Elements == 1) {
8399     int V2Index =
8400         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8401         Mask.begin();
8402
8403     // Compute the index adjacent to V2Index and in the same half by toggling
8404     // the low bit.
8405     int V2AdjIndex = V2Index ^ 1;
8406
8407     if (Mask[V2AdjIndex] == -1) {
8408       // Handles all the cases where we have a single V2 element and an undef.
8409       // This will only ever happen in the high lanes because we commute the
8410       // vector otherwise.
8411       if (V2Index < 2)
8412         std::swap(LowV, HighV);
8413       NewMask[V2Index] -= 4;
8414     } else {
8415       // Handle the case where the V2 element ends up adjacent to a V1 element.
8416       // To make this work, blend them together as the first step.
8417       int V1Index = V2AdjIndex;
8418       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8419       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8420                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8421
8422       // Now proceed to reconstruct the final blend as we have the necessary
8423       // high or low half formed.
8424       if (V2Index < 2) {
8425         LowV = V2;
8426         HighV = V1;
8427       } else {
8428         HighV = V2;
8429       }
8430       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8431       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8432     }
8433   } else if (NumV2Elements == 2) {
8434     if (Mask[0] < 4 && Mask[1] < 4) {
8435       // Handle the easy case where we have V1 in the low lanes and V2 in the
8436       // high lanes.
8437       NewMask[2] -= 4;
8438       NewMask[3] -= 4;
8439     } else if (Mask[2] < 4 && Mask[3] < 4) {
8440       // We also handle the reversed case because this utility may get called
8441       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8442       // arrange things in the right direction.
8443       NewMask[0] -= 4;
8444       NewMask[1] -= 4;
8445       HighV = V1;
8446       LowV = V2;
8447     } else {
8448       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8449       // trying to place elements directly, just blend them and set up the final
8450       // shuffle to place them.
8451
8452       // The first two blend mask elements are for V1, the second two are for
8453       // V2.
8454       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8455                           Mask[2] < 4 ? Mask[2] : Mask[3],
8456                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8457                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8458       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8459                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8460
8461       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8462       // a blend.
8463       LowV = HighV = V1;
8464       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8465       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8466       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8467       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8468     }
8469   }
8470   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8471                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8472 }
8473
8474 /// \brief Lower 4-lane 32-bit floating point shuffles.
8475 ///
8476 /// Uses instructions exclusively from the floating point unit to minimize
8477 /// domain crossing penalties, as these are sufficient to implement all v4f32
8478 /// shuffles.
8479 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8480                                        const X86Subtarget *Subtarget,
8481                                        SelectionDAG &DAG) {
8482   SDLoc DL(Op);
8483   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8484   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8485   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8486   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8487   ArrayRef<int> Mask = SVOp->getMask();
8488   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8489
8490   int NumV2Elements =
8491       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8492
8493   if (NumV2Elements == 0) {
8494     // Check for being able to broadcast a single element.
8495     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8496                                                           Mask, Subtarget, DAG))
8497       return Broadcast;
8498
8499     // Use even/odd duplicate instructions for masks that match their pattern.
8500     if (Subtarget->hasSSE3()) {
8501       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8502         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8503       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8504         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8505     }
8506
8507     if (Subtarget->hasAVX()) {
8508       // If we have AVX, we can use VPERMILPS which will allow folding a load
8509       // into the shuffle.
8510       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8511                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8512     }
8513
8514     // Otherwise, use a straight shuffle of a single input vector. We pass the
8515     // input vector to both operands to simulate this with a SHUFPS.
8516     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8517                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8518   }
8519
8520   // There are special ways we can lower some single-element blends. However, we
8521   // have custom ways we can lower more complex single-element blends below that
8522   // we defer to if both this and BLENDPS fail to match, so restrict this to
8523   // when the V2 input is targeting element 0 of the mask -- that is the fast
8524   // case here.
8525   if (NumV2Elements == 1 && Mask[0] >= 4)
8526     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8527                                                          Mask, Subtarget, DAG))
8528       return V;
8529
8530   if (Subtarget->hasSSE41()) {
8531     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8532                                                   Subtarget, DAG))
8533       return Blend;
8534
8535     // Use INSERTPS if we can complete the shuffle efficiently.
8536     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8537       return V;
8538
8539     if (!isSingleSHUFPSMask(Mask))
8540       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8541               DL, MVT::v4f32, V1, V2, Mask, DAG))
8542         return BlendPerm;
8543   }
8544
8545   // Use dedicated unpack instructions for masks that match their pattern.
8546   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8547     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8548   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8549     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8550   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8551     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8552   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8553     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8554
8555   // Otherwise fall back to a SHUFPS lowering strategy.
8556   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8557 }
8558
8559 /// \brief Lower 4-lane i32 vector shuffles.
8560 ///
8561 /// We try to handle these with integer-domain shuffles where we can, but for
8562 /// blends we use the floating point domain blend instructions.
8563 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8564                                        const X86Subtarget *Subtarget,
8565                                        SelectionDAG &DAG) {
8566   SDLoc DL(Op);
8567   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8568   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8569   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8570   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8571   ArrayRef<int> Mask = SVOp->getMask();
8572   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8573
8574   // Whenever we can lower this as a zext, that instruction is strictly faster
8575   // than any alternative. It also allows us to fold memory operands into the
8576   // shuffle in many cases.
8577   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8578                                                          Mask, Subtarget, DAG))
8579     return ZExt;
8580
8581   int NumV2Elements =
8582       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8583
8584   if (NumV2Elements == 0) {
8585     // Check for being able to broadcast a single element.
8586     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8587                                                           Mask, Subtarget, DAG))
8588       return Broadcast;
8589
8590     // Straight shuffle of a single input vector. For everything from SSE2
8591     // onward this has a single fast instruction with no scary immediates.
8592     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8593     // but we aren't actually going to use the UNPCK instruction because doing
8594     // so prevents folding a load into this instruction or making a copy.
8595     const int UnpackLoMask[] = {0, 0, 1, 1};
8596     const int UnpackHiMask[] = {2, 2, 3, 3};
8597     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8598       Mask = UnpackLoMask;
8599     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8600       Mask = UnpackHiMask;
8601
8602     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8603                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8604   }
8605
8606   // Try to use shift instructions.
8607   if (SDValue Shift =
8608           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8609     return Shift;
8610
8611   // There are special ways we can lower some single-element blends.
8612   if (NumV2Elements == 1)
8613     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8614                                                          Mask, Subtarget, DAG))
8615       return V;
8616
8617   // We have different paths for blend lowering, but they all must use the
8618   // *exact* same predicate.
8619   bool IsBlendSupported = Subtarget->hasSSE41();
8620   if (IsBlendSupported)
8621     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8622                                                   Subtarget, DAG))
8623       return Blend;
8624
8625   if (SDValue Masked =
8626           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8627     return Masked;
8628
8629   // Use dedicated unpack instructions for masks that match their pattern.
8630   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8631     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8632   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8633     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8634   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8635     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8636   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8637     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8638
8639   // Try to use byte rotation instructions.
8640   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8641   if (Subtarget->hasSSSE3())
8642     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8643             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8644       return Rotate;
8645
8646   // If we have direct support for blends, we should lower by decomposing into
8647   // a permute. That will be faster than the domain cross.
8648   if (IsBlendSupported)
8649     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8650                                                       Mask, DAG);
8651
8652   // Try to lower by permuting the inputs into an unpack instruction.
8653   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8654                                                             V2, Mask, DAG))
8655     return Unpack;
8656
8657   // We implement this with SHUFPS because it can blend from two vectors.
8658   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8659   // up the inputs, bypassing domain shift penalties that we would encur if we
8660   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8661   // relevant.
8662   return DAG.getBitcast(
8663       MVT::v4i32,
8664       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8665                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8666 }
8667
8668 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8669 /// shuffle lowering, and the most complex part.
8670 ///
8671 /// The lowering strategy is to try to form pairs of input lanes which are
8672 /// targeted at the same half of the final vector, and then use a dword shuffle
8673 /// to place them onto the right half, and finally unpack the paired lanes into
8674 /// their final position.
8675 ///
8676 /// The exact breakdown of how to form these dword pairs and align them on the
8677 /// correct sides is really tricky. See the comments within the function for
8678 /// more of the details.
8679 ///
8680 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8681 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8682 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8683 /// vector, form the analogous 128-bit 8-element Mask.
8684 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8685     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8686     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8687   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8688   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8689
8690   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8691   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8692   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8693
8694   SmallVector<int, 4> LoInputs;
8695   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8696                [](int M) { return M >= 0; });
8697   std::sort(LoInputs.begin(), LoInputs.end());
8698   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8699   SmallVector<int, 4> HiInputs;
8700   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8701                [](int M) { return M >= 0; });
8702   std::sort(HiInputs.begin(), HiInputs.end());
8703   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8704   int NumLToL =
8705       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8706   int NumHToL = LoInputs.size() - NumLToL;
8707   int NumLToH =
8708       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8709   int NumHToH = HiInputs.size() - NumLToH;
8710   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8711   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8712   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8713   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8714
8715   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8716   // such inputs we can swap two of the dwords across the half mark and end up
8717   // with <=2 inputs to each half in each half. Once there, we can fall through
8718   // to the generic code below. For example:
8719   //
8720   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8721   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8722   //
8723   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8724   // and an existing 2-into-2 on the other half. In this case we may have to
8725   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8726   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8727   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8728   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8729   // half than the one we target for fixing) will be fixed when we re-enter this
8730   // path. We will also combine away any sequence of PSHUFD instructions that
8731   // result into a single instruction. Here is an example of the tricky case:
8732   //
8733   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8734   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8735   //
8736   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8737   //
8738   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8739   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8740   //
8741   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8742   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8743   //
8744   // The result is fine to be handled by the generic logic.
8745   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8746                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8747                           int AOffset, int BOffset) {
8748     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8749            "Must call this with A having 3 or 1 inputs from the A half.");
8750     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8751            "Must call this with B having 1 or 3 inputs from the B half.");
8752     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8753            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8754
8755     bool ThreeAInputs = AToAInputs.size() == 3;
8756
8757     // Compute the index of dword with only one word among the three inputs in
8758     // a half by taking the sum of the half with three inputs and subtracting
8759     // the sum of the actual three inputs. The difference is the remaining
8760     // slot.
8761     int ADWord, BDWord;
8762     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8763     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8764     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8765     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8766     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8767     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8768     int TripleNonInputIdx =
8769         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8770     TripleDWord = TripleNonInputIdx / 2;
8771
8772     // We use xor with one to compute the adjacent DWord to whichever one the
8773     // OneInput is in.
8774     OneInputDWord = (OneInput / 2) ^ 1;
8775
8776     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8777     // and BToA inputs. If there is also such a problem with the BToB and AToB
8778     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8779     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8780     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8781     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8782       // Compute how many inputs will be flipped by swapping these DWords. We
8783       // need
8784       // to balance this to ensure we don't form a 3-1 shuffle in the other
8785       // half.
8786       int NumFlippedAToBInputs =
8787           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8788           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8789       int NumFlippedBToBInputs =
8790           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8791           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8792       if ((NumFlippedAToBInputs == 1 &&
8793            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8794           (NumFlippedBToBInputs == 1 &&
8795            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8796         // We choose whether to fix the A half or B half based on whether that
8797         // half has zero flipped inputs. At zero, we may not be able to fix it
8798         // with that half. We also bias towards fixing the B half because that
8799         // will more commonly be the high half, and we have to bias one way.
8800         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8801                                                        ArrayRef<int> Inputs) {
8802           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8803           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8804                                          PinnedIdx ^ 1) != Inputs.end();
8805           // Determine whether the free index is in the flipped dword or the
8806           // unflipped dword based on where the pinned index is. We use this bit
8807           // in an xor to conditionally select the adjacent dword.
8808           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8809           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8810                                              FixFreeIdx) != Inputs.end();
8811           if (IsFixIdxInput == IsFixFreeIdxInput)
8812             FixFreeIdx += 1;
8813           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8814                                         FixFreeIdx) != Inputs.end();
8815           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8816                  "We need to be changing the number of flipped inputs!");
8817           int PSHUFHalfMask[] = {0, 1, 2, 3};
8818           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8819           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8820                           MVT::v8i16, V,
8821                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8822
8823           for (int &M : Mask)
8824             if (M != -1 && M == FixIdx)
8825               M = FixFreeIdx;
8826             else if (M != -1 && M == FixFreeIdx)
8827               M = FixIdx;
8828         };
8829         if (NumFlippedBToBInputs != 0) {
8830           int BPinnedIdx =
8831               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8832           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8833         } else {
8834           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8835           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8836           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8837         }
8838       }
8839     }
8840
8841     int PSHUFDMask[] = {0, 1, 2, 3};
8842     PSHUFDMask[ADWord] = BDWord;
8843     PSHUFDMask[BDWord] = ADWord;
8844     V = DAG.getBitcast(
8845         VT,
8846         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8847                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8848
8849     // Adjust the mask to match the new locations of A and B.
8850     for (int &M : Mask)
8851       if (M != -1 && M/2 == ADWord)
8852         M = 2 * BDWord + M % 2;
8853       else if (M != -1 && M/2 == BDWord)
8854         M = 2 * ADWord + M % 2;
8855
8856     // Recurse back into this routine to re-compute state now that this isn't
8857     // a 3 and 1 problem.
8858     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8859                                                      DAG);
8860   };
8861   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8862     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8863   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8864     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8865
8866   // At this point there are at most two inputs to the low and high halves from
8867   // each half. That means the inputs can always be grouped into dwords and
8868   // those dwords can then be moved to the correct half with a dword shuffle.
8869   // We use at most one low and one high word shuffle to collect these paired
8870   // inputs into dwords, and finally a dword shuffle to place them.
8871   int PSHUFLMask[4] = {-1, -1, -1, -1};
8872   int PSHUFHMask[4] = {-1, -1, -1, -1};
8873   int PSHUFDMask[4] = {-1, -1, -1, -1};
8874
8875   // First fix the masks for all the inputs that are staying in their
8876   // original halves. This will then dictate the targets of the cross-half
8877   // shuffles.
8878   auto fixInPlaceInputs =
8879       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8880                     MutableArrayRef<int> SourceHalfMask,
8881                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8882     if (InPlaceInputs.empty())
8883       return;
8884     if (InPlaceInputs.size() == 1) {
8885       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8886           InPlaceInputs[0] - HalfOffset;
8887       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8888       return;
8889     }
8890     if (IncomingInputs.empty()) {
8891       // Just fix all of the in place inputs.
8892       for (int Input : InPlaceInputs) {
8893         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8894         PSHUFDMask[Input / 2] = Input / 2;
8895       }
8896       return;
8897     }
8898
8899     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8900     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8901         InPlaceInputs[0] - HalfOffset;
8902     // Put the second input next to the first so that they are packed into
8903     // a dword. We find the adjacent index by toggling the low bit.
8904     int AdjIndex = InPlaceInputs[0] ^ 1;
8905     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8906     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8907     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8908   };
8909   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8910   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8911
8912   // Now gather the cross-half inputs and place them into a free dword of
8913   // their target half.
8914   // FIXME: This operation could almost certainly be simplified dramatically to
8915   // look more like the 3-1 fixing operation.
8916   auto moveInputsToRightHalf = [&PSHUFDMask](
8917       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8918       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8919       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8920       int DestOffset) {
8921     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8922       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8923     };
8924     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8925                                                int Word) {
8926       int LowWord = Word & ~1;
8927       int HighWord = Word | 1;
8928       return isWordClobbered(SourceHalfMask, LowWord) ||
8929              isWordClobbered(SourceHalfMask, HighWord);
8930     };
8931
8932     if (IncomingInputs.empty())
8933       return;
8934
8935     if (ExistingInputs.empty()) {
8936       // Map any dwords with inputs from them into the right half.
8937       for (int Input : IncomingInputs) {
8938         // If the source half mask maps over the inputs, turn those into
8939         // swaps and use the swapped lane.
8940         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8941           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8942             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8943                 Input - SourceOffset;
8944             // We have to swap the uses in our half mask in one sweep.
8945             for (int &M : HalfMask)
8946               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8947                 M = Input;
8948               else if (M == Input)
8949                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8950           } else {
8951             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8952                        Input - SourceOffset &&
8953                    "Previous placement doesn't match!");
8954           }
8955           // Note that this correctly re-maps both when we do a swap and when
8956           // we observe the other side of the swap above. We rely on that to
8957           // avoid swapping the members of the input list directly.
8958           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8959         }
8960
8961         // Map the input's dword into the correct half.
8962         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8963           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8964         else
8965           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8966                      Input / 2 &&
8967                  "Previous placement doesn't match!");
8968       }
8969
8970       // And just directly shift any other-half mask elements to be same-half
8971       // as we will have mirrored the dword containing the element into the
8972       // same position within that half.
8973       for (int &M : HalfMask)
8974         if (M >= SourceOffset && M < SourceOffset + 4) {
8975           M = M - SourceOffset + DestOffset;
8976           assert(M >= 0 && "This should never wrap below zero!");
8977         }
8978       return;
8979     }
8980
8981     // Ensure we have the input in a viable dword of its current half. This
8982     // is particularly tricky because the original position may be clobbered
8983     // by inputs being moved and *staying* in that half.
8984     if (IncomingInputs.size() == 1) {
8985       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8986         int InputFixed = std::find(std::begin(SourceHalfMask),
8987                                    std::end(SourceHalfMask), -1) -
8988                          std::begin(SourceHalfMask) + SourceOffset;
8989         SourceHalfMask[InputFixed - SourceOffset] =
8990             IncomingInputs[0] - SourceOffset;
8991         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8992                      InputFixed);
8993         IncomingInputs[0] = InputFixed;
8994       }
8995     } else if (IncomingInputs.size() == 2) {
8996       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8997           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8998         // We have two non-adjacent or clobbered inputs we need to extract from
8999         // the source half. To do this, we need to map them into some adjacent
9000         // dword slot in the source mask.
9001         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9002                               IncomingInputs[1] - SourceOffset};
9003
9004         // If there is a free slot in the source half mask adjacent to one of
9005         // the inputs, place the other input in it. We use (Index XOR 1) to
9006         // compute an adjacent index.
9007         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9008             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9009           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9010           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9011           InputsFixed[1] = InputsFixed[0] ^ 1;
9012         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9013                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9014           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9015           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9016           InputsFixed[0] = InputsFixed[1] ^ 1;
9017         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9018                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9019           // The two inputs are in the same DWord but it is clobbered and the
9020           // adjacent DWord isn't used at all. Move both inputs to the free
9021           // slot.
9022           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9023           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9024           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9025           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9026         } else {
9027           // The only way we hit this point is if there is no clobbering
9028           // (because there are no off-half inputs to this half) and there is no
9029           // free slot adjacent to one of the inputs. In this case, we have to
9030           // swap an input with a non-input.
9031           for (int i = 0; i < 4; ++i)
9032             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9033                    "We can't handle any clobbers here!");
9034           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9035                  "Cannot have adjacent inputs here!");
9036
9037           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9038           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9039
9040           // We also have to update the final source mask in this case because
9041           // it may need to undo the above swap.
9042           for (int &M : FinalSourceHalfMask)
9043             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9044               M = InputsFixed[1] + SourceOffset;
9045             else if (M == InputsFixed[1] + SourceOffset)
9046               M = (InputsFixed[0] ^ 1) + SourceOffset;
9047
9048           InputsFixed[1] = InputsFixed[0] ^ 1;
9049         }
9050
9051         // Point everything at the fixed inputs.
9052         for (int &M : HalfMask)
9053           if (M == IncomingInputs[0])
9054             M = InputsFixed[0] + SourceOffset;
9055           else if (M == IncomingInputs[1])
9056             M = InputsFixed[1] + SourceOffset;
9057
9058         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9059         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9060       }
9061     } else {
9062       llvm_unreachable("Unhandled input size!");
9063     }
9064
9065     // Now hoist the DWord down to the right half.
9066     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9067     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9068     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9069     for (int &M : HalfMask)
9070       for (int Input : IncomingInputs)
9071         if (M == Input)
9072           M = FreeDWord * 2 + Input % 2;
9073   };
9074   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9075                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9076   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9077                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9078
9079   // Now enact all the shuffles we've computed to move the inputs into their
9080   // target half.
9081   if (!isNoopShuffleMask(PSHUFLMask))
9082     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9083                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9084   if (!isNoopShuffleMask(PSHUFHMask))
9085     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9086                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9087   if (!isNoopShuffleMask(PSHUFDMask))
9088     V = DAG.getBitcast(
9089         VT,
9090         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9091                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9092
9093   // At this point, each half should contain all its inputs, and we can then
9094   // just shuffle them into their final position.
9095   assert(std::count_if(LoMask.begin(), LoMask.end(),
9096                        [](int M) { return M >= 4; }) == 0 &&
9097          "Failed to lift all the high half inputs to the low mask!");
9098   assert(std::count_if(HiMask.begin(), HiMask.end(),
9099                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9100          "Failed to lift all the low half inputs to the high mask!");
9101
9102   // Do a half shuffle for the low mask.
9103   if (!isNoopShuffleMask(LoMask))
9104     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9105                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9106
9107   // Do a half shuffle with the high mask after shifting its values down.
9108   for (int &M : HiMask)
9109     if (M >= 0)
9110       M -= 4;
9111   if (!isNoopShuffleMask(HiMask))
9112     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9113                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9114
9115   return V;
9116 }
9117
9118 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9119 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9120                                           SDValue V2, ArrayRef<int> Mask,
9121                                           SelectionDAG &DAG, bool &V1InUse,
9122                                           bool &V2InUse) {
9123   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9124   SDValue V1Mask[16];
9125   SDValue V2Mask[16];
9126   V1InUse = false;
9127   V2InUse = false;
9128
9129   int Size = Mask.size();
9130   int Scale = 16 / Size;
9131   for (int i = 0; i < 16; ++i) {
9132     if (Mask[i / Scale] == -1) {
9133       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9134     } else {
9135       const int ZeroMask = 0x80;
9136       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9137                                           : ZeroMask;
9138       int V2Idx = Mask[i / Scale] < Size
9139                       ? ZeroMask
9140                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9141       if (Zeroable[i / Scale])
9142         V1Idx = V2Idx = ZeroMask;
9143       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9144       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9145       V1InUse |= (ZeroMask != V1Idx);
9146       V2InUse |= (ZeroMask != V2Idx);
9147     }
9148   }
9149
9150   if (V1InUse)
9151     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9152                      DAG.getBitcast(MVT::v16i8, V1),
9153                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9154   if (V2InUse)
9155     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9156                      DAG.getBitcast(MVT::v16i8, V2),
9157                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9158
9159   // If we need shuffled inputs from both, blend the two.
9160   SDValue V;
9161   if (V1InUse && V2InUse)
9162     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9163   else
9164     V = V1InUse ? V1 : V2;
9165
9166   // Cast the result back to the correct type.
9167   return DAG.getBitcast(VT, V);
9168 }
9169
9170 /// \brief Generic lowering of 8-lane i16 shuffles.
9171 ///
9172 /// This handles both single-input shuffles and combined shuffle/blends with
9173 /// two inputs. The single input shuffles are immediately delegated to
9174 /// a dedicated lowering routine.
9175 ///
9176 /// The blends are lowered in one of three fundamental ways. If there are few
9177 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9178 /// of the input is significantly cheaper when lowered as an interleaving of
9179 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9180 /// halves of the inputs separately (making them have relatively few inputs)
9181 /// and then concatenate them.
9182 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9183                                        const X86Subtarget *Subtarget,
9184                                        SelectionDAG &DAG) {
9185   SDLoc DL(Op);
9186   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9187   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9188   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9189   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9190   ArrayRef<int> OrigMask = SVOp->getMask();
9191   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9192                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9193   MutableArrayRef<int> Mask(MaskStorage);
9194
9195   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9196
9197   // Whenever we can lower this as a zext, that instruction is strictly faster
9198   // than any alternative.
9199   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9200           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9201     return ZExt;
9202
9203   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9204   (void)isV1;
9205   auto isV2 = [](int M) { return M >= 8; };
9206
9207   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9208
9209   if (NumV2Inputs == 0) {
9210     // Check for being able to broadcast a single element.
9211     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9212                                                           Mask, Subtarget, DAG))
9213       return Broadcast;
9214
9215     // Try to use shift instructions.
9216     if (SDValue Shift =
9217             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9218       return Shift;
9219
9220     // Use dedicated unpack instructions for masks that match their pattern.
9221     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
9222       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
9223     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
9224       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
9225
9226     // Try to use byte rotation instructions.
9227     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9228                                                         Mask, Subtarget, DAG))
9229       return Rotate;
9230
9231     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9232                                                      Subtarget, DAG);
9233   }
9234
9235   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9236          "All single-input shuffles should be canonicalized to be V1-input "
9237          "shuffles.");
9238
9239   // Try to use shift instructions.
9240   if (SDValue Shift =
9241           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9242     return Shift;
9243
9244   // See if we can use SSE4A Extraction / Insertion.
9245   if (Subtarget->hasSSE4A())
9246     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9247       return V;
9248
9249   // There are special ways we can lower some single-element blends.
9250   if (NumV2Inputs == 1)
9251     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9252                                                          Mask, Subtarget, DAG))
9253       return V;
9254
9255   // We have different paths for blend lowering, but they all must use the
9256   // *exact* same predicate.
9257   bool IsBlendSupported = Subtarget->hasSSE41();
9258   if (IsBlendSupported)
9259     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9260                                                   Subtarget, DAG))
9261       return Blend;
9262
9263   if (SDValue Masked =
9264           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9265     return Masked;
9266
9267   // Use dedicated unpack instructions for masks that match their pattern.
9268   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
9269     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9270   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
9271     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9272
9273   // Try to use byte rotation instructions.
9274   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9275           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9276     return Rotate;
9277
9278   if (SDValue BitBlend =
9279           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9280     return BitBlend;
9281
9282   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9283                                                             V2, Mask, DAG))
9284     return Unpack;
9285
9286   // If we can't directly blend but can use PSHUFB, that will be better as it
9287   // can both shuffle and set up the inefficient blend.
9288   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9289     bool V1InUse, V2InUse;
9290     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9291                                       V1InUse, V2InUse);
9292   }
9293
9294   // We can always bit-blend if we have to so the fallback strategy is to
9295   // decompose into single-input permutes and blends.
9296   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9297                                                       Mask, DAG);
9298 }
9299
9300 /// \brief Check whether a compaction lowering can be done by dropping even
9301 /// elements and compute how many times even elements must be dropped.
9302 ///
9303 /// This handles shuffles which take every Nth element where N is a power of
9304 /// two. Example shuffle masks:
9305 ///
9306 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9307 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9308 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9309 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9310 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9311 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9312 ///
9313 /// Any of these lanes can of course be undef.
9314 ///
9315 /// This routine only supports N <= 3.
9316 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9317 /// for larger N.
9318 ///
9319 /// \returns N above, or the number of times even elements must be dropped if
9320 /// there is such a number. Otherwise returns zero.
9321 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9322   // Figure out whether we're looping over two inputs or just one.
9323   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9324
9325   // The modulus for the shuffle vector entries is based on whether this is
9326   // a single input or not.
9327   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9328   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9329          "We should only be called with masks with a power-of-2 size!");
9330
9331   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9332
9333   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9334   // and 2^3 simultaneously. This is because we may have ambiguity with
9335   // partially undef inputs.
9336   bool ViableForN[3] = {true, true, true};
9337
9338   for (int i = 0, e = Mask.size(); i < e; ++i) {
9339     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9340     // want.
9341     if (Mask[i] == -1)
9342       continue;
9343
9344     bool IsAnyViable = false;
9345     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9346       if (ViableForN[j]) {
9347         uint64_t N = j + 1;
9348
9349         // The shuffle mask must be equal to (i * 2^N) % M.
9350         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9351           IsAnyViable = true;
9352         else
9353           ViableForN[j] = false;
9354       }
9355     // Early exit if we exhaust the possible powers of two.
9356     if (!IsAnyViable)
9357       break;
9358   }
9359
9360   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9361     if (ViableForN[j])
9362       return j + 1;
9363
9364   // Return 0 as there is no viable power of two.
9365   return 0;
9366 }
9367
9368 /// \brief Generic lowering of v16i8 shuffles.
9369 ///
9370 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9371 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9372 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9373 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9374 /// back together.
9375 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9376                                        const X86Subtarget *Subtarget,
9377                                        SelectionDAG &DAG) {
9378   SDLoc DL(Op);
9379   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9380   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9381   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9382   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9383   ArrayRef<int> Mask = SVOp->getMask();
9384   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9385
9386   // Try to use shift instructions.
9387   if (SDValue Shift =
9388           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9389     return Shift;
9390
9391   // Try to use byte rotation instructions.
9392   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9393           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9394     return Rotate;
9395
9396   // Try to use a zext lowering.
9397   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9398           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9399     return ZExt;
9400
9401   // See if we can use SSE4A Extraction / Insertion.
9402   if (Subtarget->hasSSE4A())
9403     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9404       return V;
9405
9406   int NumV2Elements =
9407       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9408
9409   // For single-input shuffles, there are some nicer lowering tricks we can use.
9410   if (NumV2Elements == 0) {
9411     // Check for being able to broadcast a single element.
9412     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9413                                                           Mask, Subtarget, DAG))
9414       return Broadcast;
9415
9416     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9417     // Notably, this handles splat and partial-splat shuffles more efficiently.
9418     // However, it only makes sense if the pre-duplication shuffle simplifies
9419     // things significantly. Currently, this means we need to be able to
9420     // express the pre-duplication shuffle as an i16 shuffle.
9421     //
9422     // FIXME: We should check for other patterns which can be widened into an
9423     // i16 shuffle as well.
9424     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9425       for (int i = 0; i < 16; i += 2)
9426         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9427           return false;
9428
9429       return true;
9430     };
9431     auto tryToWidenViaDuplication = [&]() -> SDValue {
9432       if (!canWidenViaDuplication(Mask))
9433         return SDValue();
9434       SmallVector<int, 4> LoInputs;
9435       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9436                    [](int M) { return M >= 0 && M < 8; });
9437       std::sort(LoInputs.begin(), LoInputs.end());
9438       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9439                      LoInputs.end());
9440       SmallVector<int, 4> HiInputs;
9441       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9442                    [](int M) { return M >= 8; });
9443       std::sort(HiInputs.begin(), HiInputs.end());
9444       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9445                      HiInputs.end());
9446
9447       bool TargetLo = LoInputs.size() >= HiInputs.size();
9448       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9449       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9450
9451       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9452       SmallDenseMap<int, int, 8> LaneMap;
9453       for (int I : InPlaceInputs) {
9454         PreDupI16Shuffle[I/2] = I/2;
9455         LaneMap[I] = I;
9456       }
9457       int j = TargetLo ? 0 : 4, je = j + 4;
9458       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9459         // Check if j is already a shuffle of this input. This happens when
9460         // there are two adjacent bytes after we move the low one.
9461         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9462           // If we haven't yet mapped the input, search for a slot into which
9463           // we can map it.
9464           while (j < je && PreDupI16Shuffle[j] != -1)
9465             ++j;
9466
9467           if (j == je)
9468             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9469             return SDValue();
9470
9471           // Map this input with the i16 shuffle.
9472           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9473         }
9474
9475         // Update the lane map based on the mapping we ended up with.
9476         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9477       }
9478       V1 = DAG.getBitcast(
9479           MVT::v16i8,
9480           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9481                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9482
9483       // Unpack the bytes to form the i16s that will be shuffled into place.
9484       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9485                        MVT::v16i8, V1, V1);
9486
9487       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9488       for (int i = 0; i < 16; ++i)
9489         if (Mask[i] != -1) {
9490           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9491           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9492           if (PostDupI16Shuffle[i / 2] == -1)
9493             PostDupI16Shuffle[i / 2] = MappedMask;
9494           else
9495             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9496                    "Conflicting entrties in the original shuffle!");
9497         }
9498       return DAG.getBitcast(
9499           MVT::v16i8,
9500           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9501                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9502     };
9503     if (SDValue V = tryToWidenViaDuplication())
9504       return V;
9505   }
9506
9507   if (SDValue Masked =
9508           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9509     return Masked;
9510
9511   // Use dedicated unpack instructions for masks that match their pattern.
9512   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9513                                          0, 16, 1, 17, 2, 18, 3, 19,
9514                                          // High half.
9515                                          4, 20, 5, 21, 6, 22, 7, 23}))
9516     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9517   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9518                                          8, 24, 9, 25, 10, 26, 11, 27,
9519                                          // High half.
9520                                          12, 28, 13, 29, 14, 30, 15, 31}))
9521     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9522
9523   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9524   // with PSHUFB. It is important to do this before we attempt to generate any
9525   // blends but after all of the single-input lowerings. If the single input
9526   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9527   // want to preserve that and we can DAG combine any longer sequences into
9528   // a PSHUFB in the end. But once we start blending from multiple inputs,
9529   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9530   // and there are *very* few patterns that would actually be faster than the
9531   // PSHUFB approach because of its ability to zero lanes.
9532   //
9533   // FIXME: The only exceptions to the above are blends which are exact
9534   // interleavings with direct instructions supporting them. We currently don't
9535   // handle those well here.
9536   if (Subtarget->hasSSSE3()) {
9537     bool V1InUse = false;
9538     bool V2InUse = false;
9539
9540     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9541                                                 DAG, V1InUse, V2InUse);
9542
9543     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9544     // do so. This avoids using them to handle blends-with-zero which is
9545     // important as a single pshufb is significantly faster for that.
9546     if (V1InUse && V2InUse) {
9547       if (Subtarget->hasSSE41())
9548         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9549                                                       Mask, Subtarget, DAG))
9550           return Blend;
9551
9552       // We can use an unpack to do the blending rather than an or in some
9553       // cases. Even though the or may be (very minorly) more efficient, we
9554       // preference this lowering because there are common cases where part of
9555       // the complexity of the shuffles goes away when we do the final blend as
9556       // an unpack.
9557       // FIXME: It might be worth trying to detect if the unpack-feeding
9558       // shuffles will both be pshufb, in which case we shouldn't bother with
9559       // this.
9560       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9561               DL, MVT::v16i8, V1, V2, Mask, DAG))
9562         return Unpack;
9563     }
9564
9565     return PSHUFB;
9566   }
9567
9568   // There are special ways we can lower some single-element blends.
9569   if (NumV2Elements == 1)
9570     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9571                                                          Mask, Subtarget, DAG))
9572       return V;
9573
9574   if (SDValue BitBlend =
9575           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9576     return BitBlend;
9577
9578   // Check whether a compaction lowering can be done. This handles shuffles
9579   // which take every Nth element for some even N. See the helper function for
9580   // details.
9581   //
9582   // We special case these as they can be particularly efficiently handled with
9583   // the PACKUSB instruction on x86 and they show up in common patterns of
9584   // rearranging bytes to truncate wide elements.
9585   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9586     // NumEvenDrops is the power of two stride of the elements. Another way of
9587     // thinking about it is that we need to drop the even elements this many
9588     // times to get the original input.
9589     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9590
9591     // First we need to zero all the dropped bytes.
9592     assert(NumEvenDrops <= 3 &&
9593            "No support for dropping even elements more than 3 times.");
9594     // We use the mask type to pick which bytes are preserved based on how many
9595     // elements are dropped.
9596     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9597     SDValue ByteClearMask = DAG.getBitcast(
9598         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9599     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9600     if (!IsSingleInput)
9601       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9602
9603     // Now pack things back together.
9604     V1 = DAG.getBitcast(MVT::v8i16, V1);
9605     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9606     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9607     for (int i = 1; i < NumEvenDrops; ++i) {
9608       Result = DAG.getBitcast(MVT::v8i16, Result);
9609       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9610     }
9611
9612     return Result;
9613   }
9614
9615   // Handle multi-input cases by blending single-input shuffles.
9616   if (NumV2Elements > 0)
9617     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9618                                                       Mask, DAG);
9619
9620   // The fallback path for single-input shuffles widens this into two v8i16
9621   // vectors with unpacks, shuffles those, and then pulls them back together
9622   // with a pack.
9623   SDValue V = V1;
9624
9625   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9626   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9627   for (int i = 0; i < 16; ++i)
9628     if (Mask[i] >= 0)
9629       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9630
9631   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9632
9633   SDValue VLoHalf, VHiHalf;
9634   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9635   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9636   // i16s.
9637   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9638                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9639       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9640                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9641     // Use a mask to drop the high bytes.
9642     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9643     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9644                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9645
9646     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9647     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9648
9649     // Squash the masks to point directly into VLoHalf.
9650     for (int &M : LoBlendMask)
9651       if (M >= 0)
9652         M /= 2;
9653     for (int &M : HiBlendMask)
9654       if (M >= 0)
9655         M /= 2;
9656   } else {
9657     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9658     // VHiHalf so that we can blend them as i16s.
9659     VLoHalf = DAG.getBitcast(
9660         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9661     VHiHalf = DAG.getBitcast(
9662         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9663   }
9664
9665   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9666   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9667
9668   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9669 }
9670
9671 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9672 ///
9673 /// This routine breaks down the specific type of 128-bit shuffle and
9674 /// dispatches to the lowering routines accordingly.
9675 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9676                                         MVT VT, const X86Subtarget *Subtarget,
9677                                         SelectionDAG &DAG) {
9678   switch (VT.SimpleTy) {
9679   case MVT::v2i64:
9680     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9681   case MVT::v2f64:
9682     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9683   case MVT::v4i32:
9684     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9685   case MVT::v4f32:
9686     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9687   case MVT::v8i16:
9688     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9689   case MVT::v16i8:
9690     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9691
9692   default:
9693     llvm_unreachable("Unimplemented!");
9694   }
9695 }
9696
9697 /// \brief Helper function to test whether a shuffle mask could be
9698 /// simplified by widening the elements being shuffled.
9699 ///
9700 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9701 /// leaves it in an unspecified state.
9702 ///
9703 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9704 /// shuffle masks. The latter have the special property of a '-2' representing
9705 /// a zero-ed lane of a vector.
9706 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9707                                     SmallVectorImpl<int> &WidenedMask) {
9708   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9709     // If both elements are undef, its trivial.
9710     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9711       WidenedMask.push_back(SM_SentinelUndef);
9712       continue;
9713     }
9714
9715     // Check for an undef mask and a mask value properly aligned to fit with
9716     // a pair of values. If we find such a case, use the non-undef mask's value.
9717     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9718       WidenedMask.push_back(Mask[i + 1] / 2);
9719       continue;
9720     }
9721     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9722       WidenedMask.push_back(Mask[i] / 2);
9723       continue;
9724     }
9725
9726     // When zeroing, we need to spread the zeroing across both lanes to widen.
9727     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9728       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9729           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9730         WidenedMask.push_back(SM_SentinelZero);
9731         continue;
9732       }
9733       return false;
9734     }
9735
9736     // Finally check if the two mask values are adjacent and aligned with
9737     // a pair.
9738     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9739       WidenedMask.push_back(Mask[i] / 2);
9740       continue;
9741     }
9742
9743     // Otherwise we can't safely widen the elements used in this shuffle.
9744     return false;
9745   }
9746   assert(WidenedMask.size() == Mask.size() / 2 &&
9747          "Incorrect size of mask after widening the elements!");
9748
9749   return true;
9750 }
9751
9752 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9753 ///
9754 /// This routine just extracts two subvectors, shuffles them independently, and
9755 /// then concatenates them back together. This should work effectively with all
9756 /// AVX vector shuffle types.
9757 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9758                                           SDValue V2, ArrayRef<int> Mask,
9759                                           SelectionDAG &DAG) {
9760   assert(VT.getSizeInBits() >= 256 &&
9761          "Only for 256-bit or wider vector shuffles!");
9762   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9763   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9764
9765   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9766   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9767
9768   int NumElements = VT.getVectorNumElements();
9769   int SplitNumElements = NumElements / 2;
9770   MVT ScalarVT = VT.getScalarType();
9771   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9772
9773   // Rather than splitting build-vectors, just build two narrower build
9774   // vectors. This helps shuffling with splats and zeros.
9775   auto SplitVector = [&](SDValue V) {
9776     while (V.getOpcode() == ISD::BITCAST)
9777       V = V->getOperand(0);
9778
9779     MVT OrigVT = V.getSimpleValueType();
9780     int OrigNumElements = OrigVT.getVectorNumElements();
9781     int OrigSplitNumElements = OrigNumElements / 2;
9782     MVT OrigScalarVT = OrigVT.getScalarType();
9783     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9784
9785     SDValue LoV, HiV;
9786
9787     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9788     if (!BV) {
9789       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9790                         DAG.getIntPtrConstant(0, DL));
9791       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9792                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9793     } else {
9794
9795       SmallVector<SDValue, 16> LoOps, HiOps;
9796       for (int i = 0; i < OrigSplitNumElements; ++i) {
9797         LoOps.push_back(BV->getOperand(i));
9798         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9799       }
9800       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9801       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9802     }
9803     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9804                           DAG.getBitcast(SplitVT, HiV));
9805   };
9806
9807   SDValue LoV1, HiV1, LoV2, HiV2;
9808   std::tie(LoV1, HiV1) = SplitVector(V1);
9809   std::tie(LoV2, HiV2) = SplitVector(V2);
9810
9811   // Now create two 4-way blends of these half-width vectors.
9812   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9813     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9814     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9815     for (int i = 0; i < SplitNumElements; ++i) {
9816       int M = HalfMask[i];
9817       if (M >= NumElements) {
9818         if (M >= NumElements + SplitNumElements)
9819           UseHiV2 = true;
9820         else
9821           UseLoV2 = true;
9822         V2BlendMask.push_back(M - NumElements);
9823         V1BlendMask.push_back(-1);
9824         BlendMask.push_back(SplitNumElements + i);
9825       } else if (M >= 0) {
9826         if (M >= SplitNumElements)
9827           UseHiV1 = true;
9828         else
9829           UseLoV1 = true;
9830         V2BlendMask.push_back(-1);
9831         V1BlendMask.push_back(M);
9832         BlendMask.push_back(i);
9833       } else {
9834         V2BlendMask.push_back(-1);
9835         V1BlendMask.push_back(-1);
9836         BlendMask.push_back(-1);
9837       }
9838     }
9839
9840     // Because the lowering happens after all combining takes place, we need to
9841     // manually combine these blend masks as much as possible so that we create
9842     // a minimal number of high-level vector shuffle nodes.
9843
9844     // First try just blending the halves of V1 or V2.
9845     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9846       return DAG.getUNDEF(SplitVT);
9847     if (!UseLoV2 && !UseHiV2)
9848       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9849     if (!UseLoV1 && !UseHiV1)
9850       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9851
9852     SDValue V1Blend, V2Blend;
9853     if (UseLoV1 && UseHiV1) {
9854       V1Blend =
9855         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9856     } else {
9857       // We only use half of V1 so map the usage down into the final blend mask.
9858       V1Blend = UseLoV1 ? LoV1 : HiV1;
9859       for (int i = 0; i < SplitNumElements; ++i)
9860         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9861           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9862     }
9863     if (UseLoV2 && UseHiV2) {
9864       V2Blend =
9865         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9866     } else {
9867       // We only use half of V2 so map the usage down into the final blend mask.
9868       V2Blend = UseLoV2 ? LoV2 : HiV2;
9869       for (int i = 0; i < SplitNumElements; ++i)
9870         if (BlendMask[i] >= SplitNumElements)
9871           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9872     }
9873     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9874   };
9875   SDValue Lo = HalfBlend(LoMask);
9876   SDValue Hi = HalfBlend(HiMask);
9877   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9878 }
9879
9880 /// \brief Either split a vector in halves or decompose the shuffles and the
9881 /// blend.
9882 ///
9883 /// This is provided as a good fallback for many lowerings of non-single-input
9884 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9885 /// between splitting the shuffle into 128-bit components and stitching those
9886 /// back together vs. extracting the single-input shuffles and blending those
9887 /// results.
9888 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9889                                                 SDValue V2, ArrayRef<int> Mask,
9890                                                 SelectionDAG &DAG) {
9891   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9892                                             "lower single-input shuffles as it "
9893                                             "could then recurse on itself.");
9894   int Size = Mask.size();
9895
9896   // If this can be modeled as a broadcast of two elements followed by a blend,
9897   // prefer that lowering. This is especially important because broadcasts can
9898   // often fold with memory operands.
9899   auto DoBothBroadcast = [&] {
9900     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9901     for (int M : Mask)
9902       if (M >= Size) {
9903         if (V2BroadcastIdx == -1)
9904           V2BroadcastIdx = M - Size;
9905         else if (M - Size != V2BroadcastIdx)
9906           return false;
9907       } else if (M >= 0) {
9908         if (V1BroadcastIdx == -1)
9909           V1BroadcastIdx = M;
9910         else if (M != V1BroadcastIdx)
9911           return false;
9912       }
9913     return true;
9914   };
9915   if (DoBothBroadcast())
9916     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9917                                                       DAG);
9918
9919   // If the inputs all stem from a single 128-bit lane of each input, then we
9920   // split them rather than blending because the split will decompose to
9921   // unusually few instructions.
9922   int LaneCount = VT.getSizeInBits() / 128;
9923   int LaneSize = Size / LaneCount;
9924   SmallBitVector LaneInputs[2];
9925   LaneInputs[0].resize(LaneCount, false);
9926   LaneInputs[1].resize(LaneCount, false);
9927   for (int i = 0; i < Size; ++i)
9928     if (Mask[i] >= 0)
9929       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9930   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9931     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9932
9933   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9934   // that the decomposed single-input shuffles don't end up here.
9935   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9936 }
9937
9938 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9939 /// a permutation and blend of those lanes.
9940 ///
9941 /// This essentially blends the out-of-lane inputs to each lane into the lane
9942 /// from a permuted copy of the vector. This lowering strategy results in four
9943 /// instructions in the worst case for a single-input cross lane shuffle which
9944 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9945 /// of. Special cases for each particular shuffle pattern should be handled
9946 /// prior to trying this lowering.
9947 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9948                                                        SDValue V1, SDValue V2,
9949                                                        ArrayRef<int> Mask,
9950                                                        SelectionDAG &DAG) {
9951   // FIXME: This should probably be generalized for 512-bit vectors as well.
9952   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9953   int LaneSize = Mask.size() / 2;
9954
9955   // If there are only inputs from one 128-bit lane, splitting will in fact be
9956   // less expensive. The flags track whether the given lane contains an element
9957   // that crosses to another lane.
9958   bool LaneCrossing[2] = {false, false};
9959   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9960     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9961       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9962   if (!LaneCrossing[0] || !LaneCrossing[1])
9963     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9964
9965   if (isSingleInputShuffleMask(Mask)) {
9966     SmallVector<int, 32> FlippedBlendMask;
9967     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9968       FlippedBlendMask.push_back(
9969           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9970                                   ? Mask[i]
9971                                   : Mask[i] % LaneSize +
9972                                         (i / LaneSize) * LaneSize + Size));
9973
9974     // Flip the vector, and blend the results which should now be in-lane. The
9975     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9976     // 5 for the high source. The value 3 selects the high half of source 2 and
9977     // the value 2 selects the low half of source 2. We only use source 2 to
9978     // allow folding it into a memory operand.
9979     unsigned PERMMask = 3 | 2 << 4;
9980     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9981                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9982     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9983   }
9984
9985   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9986   // will be handled by the above logic and a blend of the results, much like
9987   // other patterns in AVX.
9988   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9989 }
9990
9991 /// \brief Handle lowering 2-lane 128-bit shuffles.
9992 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9993                                         SDValue V2, ArrayRef<int> Mask,
9994                                         const X86Subtarget *Subtarget,
9995                                         SelectionDAG &DAG) {
9996   // TODO: If minimizing size and one of the inputs is a zero vector and the
9997   // the zero vector has only one use, we could use a VPERM2X128 to save the
9998   // instruction bytes needed to explicitly generate the zero vector.
9999
10000   // Blends are faster and handle all the non-lane-crossing cases.
10001   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10002                                                 Subtarget, DAG))
10003     return Blend;
10004
10005   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10006   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10007
10008   // If either input operand is a zero vector, use VPERM2X128 because its mask
10009   // allows us to replace the zero input with an implicit zero.
10010   if (!IsV1Zero && !IsV2Zero) {
10011     // Check for patterns which can be matched with a single insert of a 128-bit
10012     // subvector.
10013     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10014     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10015       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10016                                    VT.getVectorNumElements() / 2);
10017       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10018                                 DAG.getIntPtrConstant(0, DL));
10019       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10020                                 OnlyUsesV1 ? V1 : V2,
10021                                 DAG.getIntPtrConstant(0, DL));
10022       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10023     }
10024   }
10025
10026   // Otherwise form a 128-bit permutation. After accounting for undefs,
10027   // convert the 64-bit shuffle mask selection values into 128-bit
10028   // selection bits by dividing the indexes by 2 and shifting into positions
10029   // defined by a vperm2*128 instruction's immediate control byte.
10030
10031   // The immediate permute control byte looks like this:
10032   //    [1:0] - select 128 bits from sources for low half of destination
10033   //    [2]   - ignore
10034   //    [3]   - zero low half of destination
10035   //    [5:4] - select 128 bits from sources for high half of destination
10036   //    [6]   - ignore
10037   //    [7]   - zero high half of destination
10038
10039   int MaskLO = Mask[0];
10040   if (MaskLO == SM_SentinelUndef)
10041     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10042
10043   int MaskHI = Mask[2];
10044   if (MaskHI == SM_SentinelUndef)
10045     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10046
10047   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10048
10049   // If either input is a zero vector, replace it with an undef input.
10050   // Shuffle mask values <  4 are selecting elements of V1.
10051   // Shuffle mask values >= 4 are selecting elements of V2.
10052   // Adjust each half of the permute mask by clearing the half that was
10053   // selecting the zero vector and setting the zero mask bit.
10054   if (IsV1Zero) {
10055     V1 = DAG.getUNDEF(VT);
10056     if (MaskLO < 4)
10057       PermMask = (PermMask & 0xf0) | 0x08;
10058     if (MaskHI < 4)
10059       PermMask = (PermMask & 0x0f) | 0x80;
10060   }
10061   if (IsV2Zero) {
10062     V2 = DAG.getUNDEF(VT);
10063     if (MaskLO >= 4)
10064       PermMask = (PermMask & 0xf0) | 0x08;
10065     if (MaskHI >= 4)
10066       PermMask = (PermMask & 0x0f) | 0x80;
10067   }
10068
10069   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10070                      DAG.getConstant(PermMask, DL, MVT::i8));
10071 }
10072
10073 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10074 /// shuffling each lane.
10075 ///
10076 /// This will only succeed when the result of fixing the 128-bit lanes results
10077 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10078 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10079 /// the lane crosses early and then use simpler shuffles within each lane.
10080 ///
10081 /// FIXME: It might be worthwhile at some point to support this without
10082 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10083 /// in x86 only floating point has interesting non-repeating shuffles, and even
10084 /// those are still *marginally* more expensive.
10085 static SDValue lowerVectorShuffleByMerging128BitLanes(
10086     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10087     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10088   assert(!isSingleInputShuffleMask(Mask) &&
10089          "This is only useful with multiple inputs.");
10090
10091   int Size = Mask.size();
10092   int LaneSize = 128 / VT.getScalarSizeInBits();
10093   int NumLanes = Size / LaneSize;
10094   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10095
10096   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10097   // check whether the in-128-bit lane shuffles share a repeating pattern.
10098   SmallVector<int, 4> Lanes;
10099   Lanes.resize(NumLanes, -1);
10100   SmallVector<int, 4> InLaneMask;
10101   InLaneMask.resize(LaneSize, -1);
10102   for (int i = 0; i < Size; ++i) {
10103     if (Mask[i] < 0)
10104       continue;
10105
10106     int j = i / LaneSize;
10107
10108     if (Lanes[j] < 0) {
10109       // First entry we've seen for this lane.
10110       Lanes[j] = Mask[i] / LaneSize;
10111     } else if (Lanes[j] != Mask[i] / LaneSize) {
10112       // This doesn't match the lane selected previously!
10113       return SDValue();
10114     }
10115
10116     // Check that within each lane we have a consistent shuffle mask.
10117     int k = i % LaneSize;
10118     if (InLaneMask[k] < 0) {
10119       InLaneMask[k] = Mask[i] % LaneSize;
10120     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10121       // This doesn't fit a repeating in-lane mask.
10122       return SDValue();
10123     }
10124   }
10125
10126   // First shuffle the lanes into place.
10127   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10128                                 VT.getSizeInBits() / 64);
10129   SmallVector<int, 8> LaneMask;
10130   LaneMask.resize(NumLanes * 2, -1);
10131   for (int i = 0; i < NumLanes; ++i)
10132     if (Lanes[i] >= 0) {
10133       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10134       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10135     }
10136
10137   V1 = DAG.getBitcast(LaneVT, V1);
10138   V2 = DAG.getBitcast(LaneVT, V2);
10139   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10140
10141   // Cast it back to the type we actually want.
10142   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10143
10144   // Now do a simple shuffle that isn't lane crossing.
10145   SmallVector<int, 8> NewMask;
10146   NewMask.resize(Size, -1);
10147   for (int i = 0; i < Size; ++i)
10148     if (Mask[i] >= 0)
10149       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10150   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10151          "Must not introduce lane crosses at this point!");
10152
10153   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10154 }
10155
10156 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10157 /// given mask.
10158 ///
10159 /// This returns true if the elements from a particular input are already in the
10160 /// slot required by the given mask and require no permutation.
10161 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10162   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10163   int Size = Mask.size();
10164   for (int i = 0; i < Size; ++i)
10165     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10166       return false;
10167
10168   return true;
10169 }
10170
10171 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10172                                             ArrayRef<int> Mask, SDValue V1,
10173                                             SDValue V2, SelectionDAG &DAG) {
10174
10175   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10176   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10177   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10178   int NumElts = VT.getVectorNumElements();
10179   bool ShufpdMask = true;
10180   bool CommutableMask = true;
10181   unsigned Immediate = 0;
10182   for (int i = 0; i < NumElts; ++i) {
10183     if (Mask[i] < 0)
10184       continue;
10185     int Val = (i & 6) + NumElts * (i & 1);
10186     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10187     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10188       ShufpdMask = false;
10189     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10190       CommutableMask = false;
10191     Immediate |= (Mask[i] % 2) << i;
10192   }
10193   if (ShufpdMask)
10194     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10195                        DAG.getConstant(Immediate, DL, MVT::i8));
10196   if (CommutableMask)
10197     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10198                        DAG.getConstant(Immediate, DL, MVT::i8));
10199   return SDValue();
10200 }
10201
10202 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10203 ///
10204 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10205 /// isn't available.
10206 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10207                                        const X86Subtarget *Subtarget,
10208                                        SelectionDAG &DAG) {
10209   SDLoc DL(Op);
10210   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10211   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10212   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10213   ArrayRef<int> Mask = SVOp->getMask();
10214   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10215
10216   SmallVector<int, 4> WidenedMask;
10217   if (canWidenShuffleElements(Mask, WidenedMask))
10218     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10219                                     DAG);
10220
10221   if (isSingleInputShuffleMask(Mask)) {
10222     // Check for being able to broadcast a single element.
10223     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10224                                                           Mask, Subtarget, DAG))
10225       return Broadcast;
10226
10227     // Use low duplicate instructions for masks that match their pattern.
10228     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10229       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10230
10231     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10232       // Non-half-crossing single input shuffles can be lowerid with an
10233       // interleaved permutation.
10234       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10235                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10236       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10237                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10238     }
10239
10240     // With AVX2 we have direct support for this permutation.
10241     if (Subtarget->hasAVX2())
10242       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10243                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10244
10245     // Otherwise, fall back.
10246     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10247                                                    DAG);
10248   }
10249
10250   // X86 has dedicated unpack instructions that can handle specific blend
10251   // operations: UNPCKH and UNPCKL.
10252   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10253     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10254   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10255     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10256   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10257     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
10258   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10259     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
10260
10261   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10262                                                 Subtarget, DAG))
10263     return Blend;
10264
10265   // Check if the blend happens to exactly fit that of SHUFPD.
10266   if (SDValue Op =
10267       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10268     return Op;
10269
10270   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10271   // shuffle. However, if we have AVX2 and either inputs are already in place,
10272   // we will be able to shuffle even across lanes the other input in a single
10273   // instruction so skip this pattern.
10274   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10275                                  isShuffleMaskInputInPlace(1, Mask))))
10276     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10277             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10278       return Result;
10279
10280   // If we have AVX2 then we always want to lower with a blend because an v4 we
10281   // can fully permute the elements.
10282   if (Subtarget->hasAVX2())
10283     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10284                                                       Mask, DAG);
10285
10286   // Otherwise fall back on generic lowering.
10287   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10288 }
10289
10290 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10291 ///
10292 /// This routine is only called when we have AVX2 and thus a reasonable
10293 /// instruction set for v4i64 shuffling..
10294 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10295                                        const X86Subtarget *Subtarget,
10296                                        SelectionDAG &DAG) {
10297   SDLoc DL(Op);
10298   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10299   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10300   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10301   ArrayRef<int> Mask = SVOp->getMask();
10302   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10303   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10304
10305   SmallVector<int, 4> WidenedMask;
10306   if (canWidenShuffleElements(Mask, WidenedMask))
10307     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10308                                     DAG);
10309
10310   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10311                                                 Subtarget, DAG))
10312     return Blend;
10313
10314   // Check for being able to broadcast a single element.
10315   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10316                                                         Mask, Subtarget, DAG))
10317     return Broadcast;
10318
10319   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10320   // use lower latency instructions that will operate on both 128-bit lanes.
10321   SmallVector<int, 2> RepeatedMask;
10322   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10323     if (isSingleInputShuffleMask(Mask)) {
10324       int PSHUFDMask[] = {-1, -1, -1, -1};
10325       for (int i = 0; i < 2; ++i)
10326         if (RepeatedMask[i] >= 0) {
10327           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10328           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10329         }
10330       return DAG.getBitcast(
10331           MVT::v4i64,
10332           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10333                       DAG.getBitcast(MVT::v8i32, V1),
10334                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10335     }
10336   }
10337
10338   // AVX2 provides a direct instruction for permuting a single input across
10339   // lanes.
10340   if (isSingleInputShuffleMask(Mask))
10341     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10342                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10343
10344   // Try to use shift instructions.
10345   if (SDValue Shift =
10346           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10347     return Shift;
10348
10349   // Use dedicated unpack instructions for masks that match their pattern.
10350   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10351     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10352   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10353     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10354   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10355     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
10356   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10357     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
10358
10359   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10360   // shuffle. However, if we have AVX2 and either inputs are already in place,
10361   // we will be able to shuffle even across lanes the other input in a single
10362   // instruction so skip this pattern.
10363   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10364                                  isShuffleMaskInputInPlace(1, Mask))))
10365     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10366             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10367       return Result;
10368
10369   // Otherwise fall back on generic blend lowering.
10370   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10371                                                     Mask, DAG);
10372 }
10373
10374 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10375 ///
10376 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10377 /// isn't available.
10378 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10379                                        const X86Subtarget *Subtarget,
10380                                        SelectionDAG &DAG) {
10381   SDLoc DL(Op);
10382   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10383   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10384   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10385   ArrayRef<int> Mask = SVOp->getMask();
10386   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10387
10388   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10389                                                 Subtarget, DAG))
10390     return Blend;
10391
10392   // Check for being able to broadcast a single element.
10393   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10394                                                         Mask, Subtarget, DAG))
10395     return Broadcast;
10396
10397   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10398   // options to efficiently lower the shuffle.
10399   SmallVector<int, 4> RepeatedMask;
10400   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10401     assert(RepeatedMask.size() == 4 &&
10402            "Repeated masks must be half the mask width!");
10403
10404     // Use even/odd duplicate instructions for masks that match their pattern.
10405     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10406       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10407     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10408       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10409
10410     if (isSingleInputShuffleMask(Mask))
10411       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10412                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10413
10414     // Use dedicated unpack instructions for masks that match their pattern.
10415     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10416       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10417     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10418       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10419     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10420       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
10421     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10422       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
10423
10424     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10425     // have already handled any direct blends. We also need to squash the
10426     // repeated mask into a simulated v4f32 mask.
10427     for (int i = 0; i < 4; ++i)
10428       if (RepeatedMask[i] >= 8)
10429         RepeatedMask[i] -= 4;
10430     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10431   }
10432
10433   // If we have a single input shuffle with different shuffle patterns in the
10434   // two 128-bit lanes use the variable mask to VPERMILPS.
10435   if (isSingleInputShuffleMask(Mask)) {
10436     SDValue VPermMask[8];
10437     for (int i = 0; i < 8; ++i)
10438       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10439                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10440     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10441       return DAG.getNode(
10442           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10443           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10444
10445     if (Subtarget->hasAVX2())
10446       return DAG.getNode(
10447           X86ISD::VPERMV, DL, MVT::v8f32,
10448           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10449                                                  MVT::v8i32, VPermMask)),
10450           V1);
10451
10452     // Otherwise, fall back.
10453     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10454                                                    DAG);
10455   }
10456
10457   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10458   // shuffle.
10459   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10460           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10461     return Result;
10462
10463   // If we have AVX2 then we always want to lower with a blend because at v8 we
10464   // can fully permute the elements.
10465   if (Subtarget->hasAVX2())
10466     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10467                                                       Mask, DAG);
10468
10469   // Otherwise fall back on generic lowering.
10470   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10471 }
10472
10473 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10474 ///
10475 /// This routine is only called when we have AVX2 and thus a reasonable
10476 /// instruction set for v8i32 shuffling..
10477 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10478                                        const X86Subtarget *Subtarget,
10479                                        SelectionDAG &DAG) {
10480   SDLoc DL(Op);
10481   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10482   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10483   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10484   ArrayRef<int> Mask = SVOp->getMask();
10485   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10486   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10487
10488   // Whenever we can lower this as a zext, that instruction is strictly faster
10489   // than any alternative. It also allows us to fold memory operands into the
10490   // shuffle in many cases.
10491   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10492                                                          Mask, Subtarget, DAG))
10493     return ZExt;
10494
10495   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10496                                                 Subtarget, DAG))
10497     return Blend;
10498
10499   // Check for being able to broadcast a single element.
10500   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10501                                                         Mask, Subtarget, DAG))
10502     return Broadcast;
10503
10504   // If the shuffle mask is repeated in each 128-bit lane we can use more
10505   // efficient instructions that mirror the shuffles across the two 128-bit
10506   // lanes.
10507   SmallVector<int, 4> RepeatedMask;
10508   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10509     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10510     if (isSingleInputShuffleMask(Mask))
10511       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10512                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10513
10514     // Use dedicated unpack instructions for masks that match their pattern.
10515     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10516       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10517     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10518       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10519     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10520       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10521     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10522       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10523   }
10524
10525   // Try to use shift instructions.
10526   if (SDValue Shift =
10527           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10528     return Shift;
10529
10530   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10531           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10532     return Rotate;
10533
10534   // If the shuffle patterns aren't repeated but it is a single input, directly
10535   // generate a cross-lane VPERMD instruction.
10536   if (isSingleInputShuffleMask(Mask)) {
10537     SDValue VPermMask[8];
10538     for (int i = 0; i < 8; ++i)
10539       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10540                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10541     return DAG.getNode(
10542         X86ISD::VPERMV, DL, MVT::v8i32,
10543         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10544   }
10545
10546   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10547   // shuffle.
10548   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10549           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10550     return Result;
10551
10552   // Otherwise fall back on generic blend lowering.
10553   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10554                                                     Mask, DAG);
10555 }
10556
10557 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10558 ///
10559 /// This routine is only called when we have AVX2 and thus a reasonable
10560 /// instruction set for v16i16 shuffling..
10561 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10562                                         const X86Subtarget *Subtarget,
10563                                         SelectionDAG &DAG) {
10564   SDLoc DL(Op);
10565   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10566   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10567   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10568   ArrayRef<int> Mask = SVOp->getMask();
10569   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10570   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10571
10572   // Whenever we can lower this as a zext, that instruction is strictly faster
10573   // than any alternative. It also allows us to fold memory operands into the
10574   // shuffle in many cases.
10575   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10576                                                          Mask, Subtarget, DAG))
10577     return ZExt;
10578
10579   // Check for being able to broadcast a single element.
10580   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10581                                                         Mask, Subtarget, DAG))
10582     return Broadcast;
10583
10584   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10585                                                 Subtarget, DAG))
10586     return Blend;
10587
10588   // Use dedicated unpack instructions for masks that match their pattern.
10589   if (isShuffleEquivalent(V1, V2, Mask,
10590                           {// First 128-bit lane:
10591                            0, 16, 1, 17, 2, 18, 3, 19,
10592                            // Second 128-bit lane:
10593                            8, 24, 9, 25, 10, 26, 11, 27}))
10594     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10595   if (isShuffleEquivalent(V1, V2, Mask,
10596                           {// First 128-bit lane:
10597                            4, 20, 5, 21, 6, 22, 7, 23,
10598                            // Second 128-bit lane:
10599                            12, 28, 13, 29, 14, 30, 15, 31}))
10600     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10601
10602   // Try to use shift instructions.
10603   if (SDValue Shift =
10604           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10605     return Shift;
10606
10607   // Try to use byte rotation instructions.
10608   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10609           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10610     return Rotate;
10611
10612   if (isSingleInputShuffleMask(Mask)) {
10613     // There are no generalized cross-lane shuffle operations available on i16
10614     // element types.
10615     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10616       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10617                                                      Mask, DAG);
10618
10619     SmallVector<int, 8> RepeatedMask;
10620     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10621       // As this is a single-input shuffle, the repeated mask should be
10622       // a strictly valid v8i16 mask that we can pass through to the v8i16
10623       // lowering to handle even the v16 case.
10624       return lowerV8I16GeneralSingleInputVectorShuffle(
10625           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10626     }
10627
10628     SDValue PSHUFBMask[32];
10629     for (int i = 0; i < 16; ++i) {
10630       if (Mask[i] == -1) {
10631         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10632         continue;
10633       }
10634
10635       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10636       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10637       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10638       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10639     }
10640     return DAG.getBitcast(MVT::v16i16,
10641                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10642                                       DAG.getBitcast(MVT::v32i8, V1),
10643                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10644                                                   MVT::v32i8, PSHUFBMask)));
10645   }
10646
10647   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10648   // shuffle.
10649   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10650           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10651     return Result;
10652
10653   // Otherwise fall back on generic lowering.
10654   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10655 }
10656
10657 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10658 ///
10659 /// This routine is only called when we have AVX2 and thus a reasonable
10660 /// instruction set for v32i8 shuffling..
10661 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10662                                        const X86Subtarget *Subtarget,
10663                                        SelectionDAG &DAG) {
10664   SDLoc DL(Op);
10665   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10666   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10667   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10668   ArrayRef<int> Mask = SVOp->getMask();
10669   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10670   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10671
10672   // Whenever we can lower this as a zext, that instruction is strictly faster
10673   // than any alternative. It also allows us to fold memory operands into the
10674   // shuffle in many cases.
10675   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10676                                                          Mask, Subtarget, DAG))
10677     return ZExt;
10678
10679   // Check for being able to broadcast a single element.
10680   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10681                                                         Mask, Subtarget, DAG))
10682     return Broadcast;
10683
10684   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10685                                                 Subtarget, DAG))
10686     return Blend;
10687
10688   // Use dedicated unpack instructions for masks that match their pattern.
10689   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10690   // 256-bit lanes.
10691   if (isShuffleEquivalent(
10692           V1, V2, Mask,
10693           {// First 128-bit lane:
10694            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10695            // Second 128-bit lane:
10696            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10697     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10698   if (isShuffleEquivalent(
10699           V1, V2, Mask,
10700           {// First 128-bit lane:
10701            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10702            // Second 128-bit lane:
10703            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10704     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10705
10706   // Try to use shift instructions.
10707   if (SDValue Shift =
10708           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10709     return Shift;
10710
10711   // Try to use byte rotation instructions.
10712   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10713           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10714     return Rotate;
10715
10716   if (isSingleInputShuffleMask(Mask)) {
10717     // There are no generalized cross-lane shuffle operations available on i8
10718     // element types.
10719     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10720       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10721                                                      Mask, DAG);
10722
10723     SDValue PSHUFBMask[32];
10724     for (int i = 0; i < 32; ++i)
10725       PSHUFBMask[i] =
10726           Mask[i] < 0
10727               ? DAG.getUNDEF(MVT::i8)
10728               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10729                                 MVT::i8);
10730
10731     return DAG.getNode(
10732         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10733         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10734   }
10735
10736   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10737   // shuffle.
10738   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10739           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10740     return Result;
10741
10742   // Otherwise fall back on generic lowering.
10743   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10744 }
10745
10746 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10747 ///
10748 /// This routine either breaks down the specific type of a 256-bit x86 vector
10749 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10750 /// together based on the available instructions.
10751 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10752                                         MVT VT, const X86Subtarget *Subtarget,
10753                                         SelectionDAG &DAG) {
10754   SDLoc DL(Op);
10755   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10756   ArrayRef<int> Mask = SVOp->getMask();
10757
10758   // If we have a single input to the zero element, insert that into V1 if we
10759   // can do so cheaply.
10760   int NumElts = VT.getVectorNumElements();
10761   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10762     return M >= NumElts;
10763   });
10764
10765   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10766     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10767                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10768       return Insertion;
10769
10770   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10771   // can check for those subtargets here and avoid much of the subtarget
10772   // querying in the per-vector-type lowering routines. With AVX1 we have
10773   // essentially *zero* ability to manipulate a 256-bit vector with integer
10774   // types. Since we'll use floating point types there eventually, just
10775   // immediately cast everything to a float and operate entirely in that domain.
10776   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10777     int ElementBits = VT.getScalarSizeInBits();
10778     if (ElementBits < 32)
10779       // No floating point type available, decompose into 128-bit vectors.
10780       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10781
10782     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10783                                 VT.getVectorNumElements());
10784     V1 = DAG.getBitcast(FpVT, V1);
10785     V2 = DAG.getBitcast(FpVT, V2);
10786     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10787   }
10788
10789   switch (VT.SimpleTy) {
10790   case MVT::v4f64:
10791     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10792   case MVT::v4i64:
10793     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10794   case MVT::v8f32:
10795     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10796   case MVT::v8i32:
10797     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10798   case MVT::v16i16:
10799     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10800   case MVT::v32i8:
10801     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10802
10803   default:
10804     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10805   }
10806 }
10807
10808 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10809 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10810                                              ArrayRef<int> Mask,
10811                                              SDValue V1, SDValue V2,
10812                                              SelectionDAG &DAG) {
10813   assert(VT.getScalarSizeInBits() == 64 &&
10814          "Unexpected element type size for 128bit shuffle.");
10815
10816   // To handle 256 bit vector requires VLX and most probably
10817   // function lowerV2X128VectorShuffle() is better solution.
10818   assert(VT.getSizeInBits() == 512 &&
10819          "Unexpected vector size for 128bit shuffle.");
10820
10821   SmallVector<int, 4> WidenedMask;
10822   if (!canWidenShuffleElements(Mask, WidenedMask))
10823     return SDValue();
10824
10825   // Form a 128-bit permutation.
10826   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10827   // bits defined by a vshuf64x2 instruction's immediate control byte.
10828   unsigned PermMask = 0, Imm = 0;
10829   unsigned ControlBitsNum = WidenedMask.size() / 2;
10830
10831   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10832     if (WidenedMask[i] == SM_SentinelZero)
10833       return SDValue();
10834
10835     // Use first element in place of undef mask.
10836     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10837     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10838   }
10839
10840   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10841                      DAG.getConstant(PermMask, DL, MVT::i8));
10842 }
10843
10844 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10845                                            ArrayRef<int> Mask, SDValue V1,
10846                                            SDValue V2, SelectionDAG &DAG) {
10847
10848   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10849
10850   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10851   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10852
10853   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10854   if (isSingleInputShuffleMask(Mask))
10855     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10856
10857   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10858 }
10859
10860 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10861 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10862                                        const X86Subtarget *Subtarget,
10863                                        SelectionDAG &DAG) {
10864   SDLoc DL(Op);
10865   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10866   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10867   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10868   ArrayRef<int> Mask = SVOp->getMask();
10869   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10870
10871   if (SDValue Shuf128 =
10872           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10873     return Shuf128;
10874
10875   if (SDValue Unpck =
10876           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10877     return Unpck;
10878
10879   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10880 }
10881
10882 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10883 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10884                                        const X86Subtarget *Subtarget,
10885                                        SelectionDAG &DAG) {
10886   SDLoc DL(Op);
10887   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10888   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10889   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10890   ArrayRef<int> Mask = SVOp->getMask();
10891   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10892
10893   if (SDValue Unpck =
10894           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10895     return Unpck;
10896
10897   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10898 }
10899
10900 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10901 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10902                                        const X86Subtarget *Subtarget,
10903                                        SelectionDAG &DAG) {
10904   SDLoc DL(Op);
10905   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10906   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10907   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10908   ArrayRef<int> Mask = SVOp->getMask();
10909   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10910
10911   if (SDValue Shuf128 =
10912           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10913     return Shuf128;
10914
10915   if (SDValue Unpck =
10916           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10917     return Unpck;
10918
10919   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10920 }
10921
10922 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10923 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10924                                        const X86Subtarget *Subtarget,
10925                                        SelectionDAG &DAG) {
10926   SDLoc DL(Op);
10927   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10928   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10929   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10930   ArrayRef<int> Mask = SVOp->getMask();
10931   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10932
10933   if (SDValue Unpck =
10934           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10935     return Unpck;
10936
10937   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10938 }
10939
10940 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10941 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10942                                         const X86Subtarget *Subtarget,
10943                                         SelectionDAG &DAG) {
10944   SDLoc DL(Op);
10945   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10946   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10947   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10948   ArrayRef<int> Mask = SVOp->getMask();
10949   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10950   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10951
10952   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10953 }
10954
10955 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10956 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10957                                        const X86Subtarget *Subtarget,
10958                                        SelectionDAG &DAG) {
10959   SDLoc DL(Op);
10960   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10961   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10962   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10963   ArrayRef<int> Mask = SVOp->getMask();
10964   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10965   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10966
10967   // FIXME: Implement direct support for this type!
10968   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10969 }
10970
10971 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10972 ///
10973 /// This routine either breaks down the specific type of a 512-bit x86 vector
10974 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10975 /// together based on the available instructions.
10976 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10977                                         MVT VT, const X86Subtarget *Subtarget,
10978                                         SelectionDAG &DAG) {
10979   SDLoc DL(Op);
10980   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10981   ArrayRef<int> Mask = SVOp->getMask();
10982   assert(Subtarget->hasAVX512() &&
10983          "Cannot lower 512-bit vectors w/ basic ISA!");
10984
10985   // Check for being able to broadcast a single element.
10986   if (SDValue Broadcast =
10987           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10988     return Broadcast;
10989
10990   // Dispatch to each element type for lowering. If we don't have supprot for
10991   // specific element type shuffles at 512 bits, immediately split them and
10992   // lower them. Each lowering routine of a given type is allowed to assume that
10993   // the requisite ISA extensions for that element type are available.
10994   switch (VT.SimpleTy) {
10995   case MVT::v8f64:
10996     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10997   case MVT::v16f32:
10998     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10999   case MVT::v8i64:
11000     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11001   case MVT::v16i32:
11002     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11003   case MVT::v32i16:
11004     if (Subtarget->hasBWI())
11005       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11006     break;
11007   case MVT::v64i8:
11008     if (Subtarget->hasBWI())
11009       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11010     break;
11011
11012   default:
11013     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11014   }
11015
11016   // Otherwise fall back on splitting.
11017   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11018 }
11019
11020 // Lower vXi1 vector shuffles.
11021 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11022 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11023 // vector, shuffle and then truncate it back.
11024 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11025                                       MVT VT, const X86Subtarget *Subtarget,
11026                                       SelectionDAG &DAG) {
11027   SDLoc DL(Op);
11028   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11029   ArrayRef<int> Mask = SVOp->getMask();
11030   assert(Subtarget->hasAVX512() &&
11031          "Cannot lower 512-bit vectors w/o basic ISA!");
11032   EVT ExtVT;
11033   switch (VT.SimpleTy) {
11034   default:
11035     assert(false && "Expected a vector of i1 elements");
11036     break;
11037   case MVT::v2i1:
11038     ExtVT = MVT::v2i64;
11039     break;
11040   case MVT::v4i1:
11041     ExtVT = MVT::v4i32;
11042     break;
11043   case MVT::v8i1:
11044     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11045     break;
11046   case MVT::v16i1:
11047     ExtVT = MVT::v16i32;
11048     break;
11049   case MVT::v32i1:
11050     ExtVT = MVT::v32i16;
11051     break;
11052   case MVT::v64i1:
11053     ExtVT = MVT::v64i8;
11054     break;
11055   }
11056
11057   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11058     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11059   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11060     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11061   else
11062     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11063
11064   if (V2.isUndef())
11065     V2 = DAG.getUNDEF(ExtVT);
11066   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11067     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11068   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11069     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11070   else
11071     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11072   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11073                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11074 }
11075 /// \brief Top-level lowering for x86 vector shuffles.
11076 ///
11077 /// This handles decomposition, canonicalization, and lowering of all x86
11078 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11079 /// above in helper routines. The canonicalization attempts to widen shuffles
11080 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11081 /// s.t. only one of the two inputs needs to be tested, etc.
11082 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11083                                   SelectionDAG &DAG) {
11084   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11085   ArrayRef<int> Mask = SVOp->getMask();
11086   SDValue V1 = Op.getOperand(0);
11087   SDValue V2 = Op.getOperand(1);
11088   MVT VT = Op.getSimpleValueType();
11089   int NumElements = VT.getVectorNumElements();
11090   SDLoc dl(Op);
11091   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
11092
11093   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11094          "Can't lower MMX shuffles");
11095
11096   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11097   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11098   if (V1IsUndef && V2IsUndef)
11099     return DAG.getUNDEF(VT);
11100
11101   // When we create a shuffle node we put the UNDEF node to second operand,
11102   // but in some cases the first operand may be transformed to UNDEF.
11103   // In this case we should just commute the node.
11104   if (V1IsUndef)
11105     return DAG.getCommutedVectorShuffle(*SVOp);
11106
11107   // Check for non-undef masks pointing at an undef vector and make the masks
11108   // undef as well. This makes it easier to match the shuffle based solely on
11109   // the mask.
11110   if (V2IsUndef)
11111     for (int M : Mask)
11112       if (M >= NumElements) {
11113         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11114         for (int &M : NewMask)
11115           if (M >= NumElements)
11116             M = -1;
11117         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11118       }
11119
11120   // We actually see shuffles that are entirely re-arrangements of a set of
11121   // zero inputs. This mostly happens while decomposing complex shuffles into
11122   // simple ones. Directly lower these as a buildvector of zeros.
11123   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11124   if (Zeroable.all())
11125     return getZeroVector(VT, Subtarget, DAG, dl);
11126
11127   // Try to collapse shuffles into using a vector type with fewer elements but
11128   // wider element types. We cap this to not form integers or floating point
11129   // elements wider than 64 bits, but it might be interesting to form i128
11130   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11131   SmallVector<int, 16> WidenedMask;
11132   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11133       canWidenShuffleElements(Mask, WidenedMask)) {
11134     MVT NewEltVT = VT.isFloatingPoint()
11135                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11136                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11137     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11138     // Make sure that the new vector type is legal. For example, v2f64 isn't
11139     // legal on SSE1.
11140     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11141       V1 = DAG.getBitcast(NewVT, V1);
11142       V2 = DAG.getBitcast(NewVT, V2);
11143       return DAG.getBitcast(
11144           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11145     }
11146   }
11147
11148   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11149   for (int M : SVOp->getMask())
11150     if (M < 0)
11151       ++NumUndefElements;
11152     else if (M < NumElements)
11153       ++NumV1Elements;
11154     else
11155       ++NumV2Elements;
11156
11157   // Commute the shuffle as needed such that more elements come from V1 than
11158   // V2. This allows us to match the shuffle pattern strictly on how many
11159   // elements come from V1 without handling the symmetric cases.
11160   if (NumV2Elements > NumV1Elements)
11161     return DAG.getCommutedVectorShuffle(*SVOp);
11162
11163   // When the number of V1 and V2 elements are the same, try to minimize the
11164   // number of uses of V2 in the low half of the vector. When that is tied,
11165   // ensure that the sum of indices for V1 is equal to or lower than the sum
11166   // indices for V2. When those are equal, try to ensure that the number of odd
11167   // indices for V1 is lower than the number of odd indices for V2.
11168   if (NumV1Elements == NumV2Elements) {
11169     int LowV1Elements = 0, LowV2Elements = 0;
11170     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11171       if (M >= NumElements)
11172         ++LowV2Elements;
11173       else if (M >= 0)
11174         ++LowV1Elements;
11175     if (LowV2Elements > LowV1Elements) {
11176       return DAG.getCommutedVectorShuffle(*SVOp);
11177     } else if (LowV2Elements == LowV1Elements) {
11178       int SumV1Indices = 0, SumV2Indices = 0;
11179       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11180         if (SVOp->getMask()[i] >= NumElements)
11181           SumV2Indices += i;
11182         else if (SVOp->getMask()[i] >= 0)
11183           SumV1Indices += i;
11184       if (SumV2Indices < SumV1Indices) {
11185         return DAG.getCommutedVectorShuffle(*SVOp);
11186       } else if (SumV2Indices == SumV1Indices) {
11187         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11188         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11189           if (SVOp->getMask()[i] >= NumElements)
11190             NumV2OddIndices += i % 2;
11191           else if (SVOp->getMask()[i] >= 0)
11192             NumV1OddIndices += i % 2;
11193         if (NumV2OddIndices < NumV1OddIndices)
11194           return DAG.getCommutedVectorShuffle(*SVOp);
11195       }
11196     }
11197   }
11198
11199   // For each vector width, delegate to a specialized lowering routine.
11200   if (VT.getSizeInBits() == 128)
11201     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11202
11203   if (VT.getSizeInBits() == 256)
11204     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11205
11206   if (VT.getSizeInBits() == 512)
11207     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11208
11209   if (Is1BitVector)
11210     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11211   llvm_unreachable("Unimplemented!");
11212 }
11213
11214 // This function assumes its argument is a BUILD_VECTOR of constants or
11215 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11216 // true.
11217 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11218                                     unsigned &MaskValue) {
11219   MaskValue = 0;
11220   unsigned NumElems = BuildVector->getNumOperands();
11221
11222   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11223   // We don't handle the >2 lanes case right now.
11224   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11225   if (NumLanes > 2)
11226     return false;
11227
11228   unsigned NumElemsInLane = NumElems / NumLanes;
11229
11230   // Blend for v16i16 should be symmetric for the both lanes.
11231   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11232     SDValue EltCond = BuildVector->getOperand(i);
11233     SDValue SndLaneEltCond =
11234         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11235
11236     int Lane1Cond = -1, Lane2Cond = -1;
11237     if (isa<ConstantSDNode>(EltCond))
11238       Lane1Cond = !isZero(EltCond);
11239     if (isa<ConstantSDNode>(SndLaneEltCond))
11240       Lane2Cond = !isZero(SndLaneEltCond);
11241
11242     unsigned LaneMask = 0;
11243     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11244       // Lane1Cond != 0, means we want the first argument.
11245       // Lane1Cond == 0, means we want the second argument.
11246       // The encoding of this argument is 0 for the first argument, 1
11247       // for the second. Therefore, invert the condition.
11248       LaneMask = !Lane1Cond << i;
11249     else if (Lane1Cond < 0)
11250       LaneMask = !Lane2Cond << i;
11251     else
11252       return false;
11253
11254     MaskValue |= LaneMask;
11255     if (NumLanes == 2)
11256       MaskValue |= LaneMask << NumElemsInLane;
11257   }
11258   return true;
11259 }
11260
11261 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11262 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11263                                            const X86Subtarget *Subtarget,
11264                                            SelectionDAG &DAG) {
11265   SDValue Cond = Op.getOperand(0);
11266   SDValue LHS = Op.getOperand(1);
11267   SDValue RHS = Op.getOperand(2);
11268   SDLoc dl(Op);
11269   MVT VT = Op.getSimpleValueType();
11270
11271   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11272     return SDValue();
11273   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11274
11275   // Only non-legal VSELECTs reach this lowering, convert those into generic
11276   // shuffles and re-use the shuffle lowering path for blends.
11277   SmallVector<int, 32> Mask;
11278   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11279     SDValue CondElt = CondBV->getOperand(i);
11280     Mask.push_back(
11281         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11282   }
11283   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11284 }
11285
11286 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11287   // A vselect where all conditions and data are constants can be optimized into
11288   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11289   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11290       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11291       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11292     return SDValue();
11293
11294   // Try to lower this to a blend-style vector shuffle. This can handle all
11295   // constant condition cases.
11296   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11297     return BlendOp;
11298
11299   // Variable blends are only legal from SSE4.1 onward.
11300   if (!Subtarget->hasSSE41())
11301     return SDValue();
11302
11303   // Only some types will be legal on some subtargets. If we can emit a legal
11304   // VSELECT-matching blend, return Op, and but if we need to expand, return
11305   // a null value.
11306   switch (Op.getSimpleValueType().SimpleTy) {
11307   default:
11308     // Most of the vector types have blends past SSE4.1.
11309     return Op;
11310
11311   case MVT::v32i8:
11312     // The byte blends for AVX vectors were introduced only in AVX2.
11313     if (Subtarget->hasAVX2())
11314       return Op;
11315
11316     return SDValue();
11317
11318   case MVT::v8i16:
11319   case MVT::v16i16:
11320     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11321     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11322       return Op;
11323
11324     // FIXME: We should custom lower this by fixing the condition and using i8
11325     // blends.
11326     return SDValue();
11327   }
11328 }
11329
11330 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11331   MVT VT = Op.getSimpleValueType();
11332   SDLoc dl(Op);
11333
11334   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11335     return SDValue();
11336
11337   if (VT.getSizeInBits() == 8) {
11338     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11339                                   Op.getOperand(0), Op.getOperand(1));
11340     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11341                                   DAG.getValueType(VT));
11342     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11343   }
11344
11345   if (VT.getSizeInBits() == 16) {
11346     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11347     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11348     if (Idx == 0)
11349       return DAG.getNode(
11350           ISD::TRUNCATE, dl, MVT::i16,
11351           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11352                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11353                       Op.getOperand(1)));
11354     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11355                                   Op.getOperand(0), Op.getOperand(1));
11356     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11357                                   DAG.getValueType(VT));
11358     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11359   }
11360
11361   if (VT == MVT::f32) {
11362     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11363     // the result back to FR32 register. It's only worth matching if the
11364     // result has a single use which is a store or a bitcast to i32.  And in
11365     // the case of a store, it's not worth it if the index is a constant 0,
11366     // because a MOVSSmr can be used instead, which is smaller and faster.
11367     if (!Op.hasOneUse())
11368       return SDValue();
11369     SDNode *User = *Op.getNode()->use_begin();
11370     if ((User->getOpcode() != ISD::STORE ||
11371          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11372           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11373         (User->getOpcode() != ISD::BITCAST ||
11374          User->getValueType(0) != MVT::i32))
11375       return SDValue();
11376     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11377                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11378                                   Op.getOperand(1));
11379     return DAG.getBitcast(MVT::f32, Extract);
11380   }
11381
11382   if (VT == MVT::i32 || VT == MVT::i64) {
11383     // ExtractPS/pextrq works with constant index.
11384     if (isa<ConstantSDNode>(Op.getOperand(1)))
11385       return Op;
11386   }
11387   return SDValue();
11388 }
11389
11390 /// Extract one bit from mask vector, like v16i1 or v8i1.
11391 /// AVX-512 feature.
11392 SDValue
11393 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11394   SDValue Vec = Op.getOperand(0);
11395   SDLoc dl(Vec);
11396   MVT VecVT = Vec.getSimpleValueType();
11397   SDValue Idx = Op.getOperand(1);
11398   MVT EltVT = Op.getSimpleValueType();
11399
11400   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11401   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11402          "Unexpected vector type in ExtractBitFromMaskVector");
11403
11404   // variable index can't be handled in mask registers,
11405   // extend vector to VR512
11406   if (!isa<ConstantSDNode>(Idx)) {
11407     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11408     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11409     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11410                               ExtVT.getVectorElementType(), Ext, Idx);
11411     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11412   }
11413
11414   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11415   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11416   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11417     rc = getRegClassFor(MVT::v16i1);
11418   unsigned MaxSift = rc->getSize()*8 - 1;
11419   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11420                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11421   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11422                     DAG.getConstant(MaxSift, dl, MVT::i8));
11423   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11424                        DAG.getIntPtrConstant(0, dl));
11425 }
11426
11427 SDValue
11428 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11429                                            SelectionDAG &DAG) const {
11430   SDLoc dl(Op);
11431   SDValue Vec = Op.getOperand(0);
11432   MVT VecVT = Vec.getSimpleValueType();
11433   SDValue Idx = Op.getOperand(1);
11434
11435   if (Op.getSimpleValueType() == MVT::i1)
11436     return ExtractBitFromMaskVector(Op, DAG);
11437
11438   if (!isa<ConstantSDNode>(Idx)) {
11439     if (VecVT.is512BitVector() ||
11440         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11441          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11442
11443       MVT MaskEltVT =
11444         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11445       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11446                                     MaskEltVT.getSizeInBits());
11447
11448       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11449       auto PtrVT = getPointerTy(DAG.getDataLayout());
11450       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11451                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11452                                  DAG.getConstant(0, dl, PtrVT));
11453       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11454       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11455                          DAG.getConstant(0, dl, PtrVT));
11456     }
11457     return SDValue();
11458   }
11459
11460   // If this is a 256-bit vector result, first extract the 128-bit vector and
11461   // then extract the element from the 128-bit vector.
11462   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11463
11464     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11465     // Get the 128-bit vector.
11466     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11467     MVT EltVT = VecVT.getVectorElementType();
11468
11469     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11470
11471     //if (IdxVal >= NumElems/2)
11472     //  IdxVal -= NumElems/2;
11473     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11474     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11475                        DAG.getConstant(IdxVal, dl, MVT::i32));
11476   }
11477
11478   assert(VecVT.is128BitVector() && "Unexpected vector length");
11479
11480   if (Subtarget->hasSSE41())
11481     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11482       return Res;
11483
11484   MVT VT = Op.getSimpleValueType();
11485   // TODO: handle v16i8.
11486   if (VT.getSizeInBits() == 16) {
11487     SDValue Vec = Op.getOperand(0);
11488     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11489     if (Idx == 0)
11490       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11491                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11492                                      DAG.getBitcast(MVT::v4i32, Vec),
11493                                      Op.getOperand(1)));
11494     // Transform it so it match pextrw which produces a 32-bit result.
11495     MVT EltVT = MVT::i32;
11496     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11497                                   Op.getOperand(0), Op.getOperand(1));
11498     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11499                                   DAG.getValueType(VT));
11500     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11501   }
11502
11503   if (VT.getSizeInBits() == 32) {
11504     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11505     if (Idx == 0)
11506       return Op;
11507
11508     // SHUFPS the element to the lowest double word, then movss.
11509     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11510     MVT VVT = Op.getOperand(0).getSimpleValueType();
11511     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11512                                        DAG.getUNDEF(VVT), Mask);
11513     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11514                        DAG.getIntPtrConstant(0, dl));
11515   }
11516
11517   if (VT.getSizeInBits() == 64) {
11518     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11519     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11520     //        to match extract_elt for f64.
11521     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11522     if (Idx == 0)
11523       return Op;
11524
11525     // UNPCKHPD the element to the lowest double word, then movsd.
11526     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11527     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11528     int Mask[2] = { 1, -1 };
11529     MVT VVT = Op.getOperand(0).getSimpleValueType();
11530     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11531                                        DAG.getUNDEF(VVT), Mask);
11532     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11533                        DAG.getIntPtrConstant(0, dl));
11534   }
11535
11536   return SDValue();
11537 }
11538
11539 /// Insert one bit to mask vector, like v16i1 or v8i1.
11540 /// AVX-512 feature.
11541 SDValue
11542 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11543   SDLoc dl(Op);
11544   SDValue Vec = Op.getOperand(0);
11545   SDValue Elt = Op.getOperand(1);
11546   SDValue Idx = Op.getOperand(2);
11547   MVT VecVT = Vec.getSimpleValueType();
11548
11549   if (!isa<ConstantSDNode>(Idx)) {
11550     // Non constant index. Extend source and destination,
11551     // insert element and then truncate the result.
11552     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11553     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11554     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11555       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11556       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11557     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11558   }
11559
11560   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11561   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11562   if (IdxVal)
11563     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11564                            DAG.getConstant(IdxVal, dl, MVT::i8));
11565   if (Vec.getOpcode() == ISD::UNDEF)
11566     return EltInVec;
11567   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11568 }
11569
11570 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11571                                                   SelectionDAG &DAG) const {
11572   MVT VT = Op.getSimpleValueType();
11573   MVT EltVT = VT.getVectorElementType();
11574
11575   if (EltVT == MVT::i1)
11576     return InsertBitToMaskVector(Op, DAG);
11577
11578   SDLoc dl(Op);
11579   SDValue N0 = Op.getOperand(0);
11580   SDValue N1 = Op.getOperand(1);
11581   SDValue N2 = Op.getOperand(2);
11582   if (!isa<ConstantSDNode>(N2))
11583     return SDValue();
11584   auto *N2C = cast<ConstantSDNode>(N2);
11585   unsigned IdxVal = N2C->getZExtValue();
11586
11587   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11588   // into that, and then insert the subvector back into the result.
11589   if (VT.is256BitVector() || VT.is512BitVector()) {
11590     // With a 256-bit vector, we can insert into the zero element efficiently
11591     // using a blend if we have AVX or AVX2 and the right data type.
11592     if (VT.is256BitVector() && IdxVal == 0) {
11593       // TODO: It is worthwhile to cast integer to floating point and back
11594       // and incur a domain crossing penalty if that's what we'll end up
11595       // doing anyway after extracting to a 128-bit vector.
11596       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11597           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11598         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11599         N2 = DAG.getIntPtrConstant(1, dl);
11600         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11601       }
11602     }
11603
11604     // Get the desired 128-bit vector chunk.
11605     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11606
11607     // Insert the element into the desired chunk.
11608     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11609     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11610
11611     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11612                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11613
11614     // Insert the changed part back into the bigger vector
11615     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11616   }
11617   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11618
11619   if (Subtarget->hasSSE41()) {
11620     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11621       unsigned Opc;
11622       if (VT == MVT::v8i16) {
11623         Opc = X86ISD::PINSRW;
11624       } else {
11625         assert(VT == MVT::v16i8);
11626         Opc = X86ISD::PINSRB;
11627       }
11628
11629       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11630       // argument.
11631       if (N1.getValueType() != MVT::i32)
11632         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11633       if (N2.getValueType() != MVT::i32)
11634         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11635       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11636     }
11637
11638     if (EltVT == MVT::f32) {
11639       // Bits [7:6] of the constant are the source select. This will always be
11640       //   zero here. The DAG Combiner may combine an extract_elt index into
11641       //   these bits. For example (insert (extract, 3), 2) could be matched by
11642       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11643       // Bits [5:4] of the constant are the destination select. This is the
11644       //   value of the incoming immediate.
11645       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11646       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11647
11648       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11649       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11650         // If this is an insertion of 32-bits into the low 32-bits of
11651         // a vector, we prefer to generate a blend with immediate rather
11652         // than an insertps. Blends are simpler operations in hardware and so
11653         // will always have equal or better performance than insertps.
11654         // But if optimizing for size and there's a load folding opportunity,
11655         // generate insertps because blendps does not have a 32-bit memory
11656         // operand form.
11657         N2 = DAG.getIntPtrConstant(1, dl);
11658         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11659         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11660       }
11661       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11662       // Create this as a scalar to vector..
11663       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11664       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11665     }
11666
11667     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11668       // PINSR* works with constant index.
11669       return Op;
11670     }
11671   }
11672
11673   if (EltVT == MVT::i8)
11674     return SDValue();
11675
11676   if (EltVT.getSizeInBits() == 16) {
11677     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11678     // as its second argument.
11679     if (N1.getValueType() != MVT::i32)
11680       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11681     if (N2.getValueType() != MVT::i32)
11682       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11683     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11684   }
11685   return SDValue();
11686 }
11687
11688 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11689   SDLoc dl(Op);
11690   MVT OpVT = Op.getSimpleValueType();
11691
11692   // If this is a 256-bit vector result, first insert into a 128-bit
11693   // vector and then insert into the 256-bit vector.
11694   if (!OpVT.is128BitVector()) {
11695     // Insert into a 128-bit vector.
11696     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11697     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11698                                  OpVT.getVectorNumElements() / SizeFactor);
11699
11700     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11701
11702     // Insert the 128-bit vector.
11703     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11704   }
11705
11706   if (OpVT == MVT::v1i64 &&
11707       Op.getOperand(0).getValueType() == MVT::i64)
11708     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11709
11710   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11711   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11712   return DAG.getBitcast(
11713       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11714 }
11715
11716 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11717 // a simple subregister reference or explicit instructions to grab
11718 // upper bits of a vector.
11719 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11720                                       SelectionDAG &DAG) {
11721   SDLoc dl(Op);
11722   SDValue In =  Op.getOperand(0);
11723   SDValue Idx = Op.getOperand(1);
11724   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11725   MVT ResVT   = Op.getSimpleValueType();
11726   MVT InVT    = In.getSimpleValueType();
11727
11728   if (Subtarget->hasFp256()) {
11729     if (ResVT.is128BitVector() &&
11730         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11731         isa<ConstantSDNode>(Idx)) {
11732       return Extract128BitVector(In, IdxVal, DAG, dl);
11733     }
11734     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11735         isa<ConstantSDNode>(Idx)) {
11736       return Extract256BitVector(In, IdxVal, DAG, dl);
11737     }
11738   }
11739   return SDValue();
11740 }
11741
11742 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11743 // simple superregister reference or explicit instructions to insert
11744 // the upper bits of a vector.
11745 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11746                                      SelectionDAG &DAG) {
11747   if (!Subtarget->hasAVX())
11748     return SDValue();
11749
11750   SDLoc dl(Op);
11751   SDValue Vec = Op.getOperand(0);
11752   SDValue SubVec = Op.getOperand(1);
11753   SDValue Idx = Op.getOperand(2);
11754
11755   if (!isa<ConstantSDNode>(Idx))
11756     return SDValue();
11757
11758   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11759   MVT OpVT = Op.getSimpleValueType();
11760   MVT SubVecVT = SubVec.getSimpleValueType();
11761
11762   // Fold two 16-byte subvector loads into one 32-byte load:
11763   // (insert_subvector (insert_subvector undef, (load addr), 0),
11764   //                   (load addr + 16), Elts/2)
11765   // --> load32 addr
11766   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11767       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11768       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11769     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11770     if (Idx2 && Idx2->getZExtValue() == 0) {
11771       SDValue SubVec2 = Vec.getOperand(1);
11772       // If needed, look through a bitcast to get to the load.
11773       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11774         SubVec2 = SubVec2.getOperand(0);
11775
11776       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11777         bool Fast;
11778         unsigned Alignment = FirstLd->getAlignment();
11779         unsigned AS = FirstLd->getAddressSpace();
11780         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11781         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11782                                     OpVT, AS, Alignment, &Fast) && Fast) {
11783           SDValue Ops[] = { SubVec2, SubVec };
11784           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11785             return Ld;
11786         }
11787       }
11788     }
11789   }
11790
11791   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11792       SubVecVT.is128BitVector())
11793     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11794
11795   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11796     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11797
11798   if (OpVT.getVectorElementType() == MVT::i1) {
11799     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11800       return Op;
11801     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11802     SDValue Undef = DAG.getUNDEF(OpVT);
11803     unsigned NumElems = OpVT.getVectorNumElements();
11804     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11805
11806     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11807       // Zero upper bits of the Vec
11808       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11809       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11810
11811       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11812                                  SubVec, ZeroIdx);
11813       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11814       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11815     }
11816     if (IdxVal == 0) {
11817       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11818                                  SubVec, ZeroIdx);
11819       // Zero upper bits of the Vec2
11820       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11821       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11822       // Zero lower bits of the Vec
11823       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11824       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11825       // Merge them together
11826       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11827     }
11828   }
11829   return SDValue();
11830 }
11831
11832 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11833 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11834 // one of the above mentioned nodes. It has to be wrapped because otherwise
11835 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11836 // be used to form addressing mode. These wrapped nodes will be selected
11837 // into MOV32ri.
11838 SDValue
11839 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11840   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11841
11842   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11843   // global base reg.
11844   unsigned char OpFlag = 0;
11845   unsigned WrapperKind = X86ISD::Wrapper;
11846   CodeModel::Model M = DAG.getTarget().getCodeModel();
11847
11848   if (Subtarget->isPICStyleRIPRel() &&
11849       (M == CodeModel::Small || M == CodeModel::Kernel))
11850     WrapperKind = X86ISD::WrapperRIP;
11851   else if (Subtarget->isPICStyleGOT())
11852     OpFlag = X86II::MO_GOTOFF;
11853   else if (Subtarget->isPICStyleStubPIC())
11854     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11855
11856   auto PtrVT = getPointerTy(DAG.getDataLayout());
11857   SDValue Result = DAG.getTargetConstantPool(
11858       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11859   SDLoc DL(CP);
11860   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11861   // With PIC, the address is actually $g + Offset.
11862   if (OpFlag) {
11863     Result =
11864         DAG.getNode(ISD::ADD, DL, PtrVT,
11865                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11866   }
11867
11868   return Result;
11869 }
11870
11871 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11872   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11873
11874   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11875   // global base reg.
11876   unsigned char OpFlag = 0;
11877   unsigned WrapperKind = X86ISD::Wrapper;
11878   CodeModel::Model M = DAG.getTarget().getCodeModel();
11879
11880   if (Subtarget->isPICStyleRIPRel() &&
11881       (M == CodeModel::Small || M == CodeModel::Kernel))
11882     WrapperKind = X86ISD::WrapperRIP;
11883   else if (Subtarget->isPICStyleGOT())
11884     OpFlag = X86II::MO_GOTOFF;
11885   else if (Subtarget->isPICStyleStubPIC())
11886     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11887
11888   auto PtrVT = getPointerTy(DAG.getDataLayout());
11889   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11890   SDLoc DL(JT);
11891   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11892
11893   // With PIC, the address is actually $g + Offset.
11894   if (OpFlag)
11895     Result =
11896         DAG.getNode(ISD::ADD, DL, PtrVT,
11897                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11898
11899   return Result;
11900 }
11901
11902 SDValue
11903 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11904   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11905
11906   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11907   // global base reg.
11908   unsigned char OpFlag = 0;
11909   unsigned WrapperKind = X86ISD::Wrapper;
11910   CodeModel::Model M = DAG.getTarget().getCodeModel();
11911
11912   if (Subtarget->isPICStyleRIPRel() &&
11913       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11914     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11915       OpFlag = X86II::MO_GOTPCREL;
11916     WrapperKind = X86ISD::WrapperRIP;
11917   } else if (Subtarget->isPICStyleGOT()) {
11918     OpFlag = X86II::MO_GOT;
11919   } else if (Subtarget->isPICStyleStubPIC()) {
11920     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11921   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11922     OpFlag = X86II::MO_DARWIN_NONLAZY;
11923   }
11924
11925   auto PtrVT = getPointerTy(DAG.getDataLayout());
11926   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11927
11928   SDLoc DL(Op);
11929   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11930
11931   // With PIC, the address is actually $g + Offset.
11932   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11933       !Subtarget->is64Bit()) {
11934     Result =
11935         DAG.getNode(ISD::ADD, DL, PtrVT,
11936                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11937   }
11938
11939   // For symbols that require a load from a stub to get the address, emit the
11940   // load.
11941   if (isGlobalStubReference(OpFlag))
11942     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11943                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11944                          false, false, false, 0);
11945
11946   return Result;
11947 }
11948
11949 SDValue
11950 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11951   // Create the TargetBlockAddressAddress node.
11952   unsigned char OpFlags =
11953     Subtarget->ClassifyBlockAddressReference();
11954   CodeModel::Model M = DAG.getTarget().getCodeModel();
11955   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11956   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11957   SDLoc dl(Op);
11958   auto PtrVT = getPointerTy(DAG.getDataLayout());
11959   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11960
11961   if (Subtarget->isPICStyleRIPRel() &&
11962       (M == CodeModel::Small || M == CodeModel::Kernel))
11963     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11964   else
11965     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11966
11967   // With PIC, the address is actually $g + Offset.
11968   if (isGlobalRelativeToPICBase(OpFlags)) {
11969     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11970                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11971   }
11972
11973   return Result;
11974 }
11975
11976 SDValue
11977 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11978                                       int64_t Offset, SelectionDAG &DAG) const {
11979   // Create the TargetGlobalAddress node, folding in the constant
11980   // offset if it is legal.
11981   unsigned char OpFlags =
11982       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11983   CodeModel::Model M = DAG.getTarget().getCodeModel();
11984   auto PtrVT = getPointerTy(DAG.getDataLayout());
11985   SDValue Result;
11986   if (OpFlags == X86II::MO_NO_FLAG &&
11987       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11988     // A direct static reference to a global.
11989     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11990     Offset = 0;
11991   } else {
11992     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11993   }
11994
11995   if (Subtarget->isPICStyleRIPRel() &&
11996       (M == CodeModel::Small || M == CodeModel::Kernel))
11997     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11998   else
11999     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12000
12001   // With PIC, the address is actually $g + Offset.
12002   if (isGlobalRelativeToPICBase(OpFlags)) {
12003     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12004                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12005   }
12006
12007   // For globals that require a load from a stub to get the address, emit the
12008   // load.
12009   if (isGlobalStubReference(OpFlags))
12010     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12011                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12012                          false, false, false, 0);
12013
12014   // If there was a non-zero offset that we didn't fold, create an explicit
12015   // addition for it.
12016   if (Offset != 0)
12017     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12018                          DAG.getConstant(Offset, dl, PtrVT));
12019
12020   return Result;
12021 }
12022
12023 SDValue
12024 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12025   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12026   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12027   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12028 }
12029
12030 static SDValue
12031 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12032            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12033            unsigned char OperandFlags, bool LocalDynamic = false) {
12034   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12035   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12036   SDLoc dl(GA);
12037   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12038                                            GA->getValueType(0),
12039                                            GA->getOffset(),
12040                                            OperandFlags);
12041
12042   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12043                                            : X86ISD::TLSADDR;
12044
12045   if (InFlag) {
12046     SDValue Ops[] = { Chain,  TGA, *InFlag };
12047     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12048   } else {
12049     SDValue Ops[]  = { Chain, TGA };
12050     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12051   }
12052
12053   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12054   MFI->setAdjustsStack(true);
12055   MFI->setHasCalls(true);
12056
12057   SDValue Flag = Chain.getValue(1);
12058   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12059 }
12060
12061 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12062 static SDValue
12063 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12064                                 const EVT PtrVT) {
12065   SDValue InFlag;
12066   SDLoc dl(GA);  // ? function entry point might be better
12067   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12068                                    DAG.getNode(X86ISD::GlobalBaseReg,
12069                                                SDLoc(), PtrVT), InFlag);
12070   InFlag = Chain.getValue(1);
12071
12072   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12073 }
12074
12075 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12076 static SDValue
12077 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12078                                 const EVT PtrVT) {
12079   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12080                     X86::RAX, X86II::MO_TLSGD);
12081 }
12082
12083 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12084                                            SelectionDAG &DAG,
12085                                            const EVT PtrVT,
12086                                            bool is64Bit) {
12087   SDLoc dl(GA);
12088
12089   // Get the start address of the TLS block for this module.
12090   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12091       .getInfo<X86MachineFunctionInfo>();
12092   MFI->incNumLocalDynamicTLSAccesses();
12093
12094   SDValue Base;
12095   if (is64Bit) {
12096     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12097                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12098   } else {
12099     SDValue InFlag;
12100     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12101         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12102     InFlag = Chain.getValue(1);
12103     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12104                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12105   }
12106
12107   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12108   // of Base.
12109
12110   // Build x@dtpoff.
12111   unsigned char OperandFlags = X86II::MO_DTPOFF;
12112   unsigned WrapperKind = X86ISD::Wrapper;
12113   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12114                                            GA->getValueType(0),
12115                                            GA->getOffset(), OperandFlags);
12116   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12117
12118   // Add x@dtpoff with the base.
12119   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12120 }
12121
12122 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12123 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12124                                    const EVT PtrVT, TLSModel::Model model,
12125                                    bool is64Bit, bool isPIC) {
12126   SDLoc dl(GA);
12127
12128   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12129   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12130                                                          is64Bit ? 257 : 256));
12131
12132   SDValue ThreadPointer =
12133       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12134                   MachinePointerInfo(Ptr), false, false, false, 0);
12135
12136   unsigned char OperandFlags = 0;
12137   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12138   // initialexec.
12139   unsigned WrapperKind = X86ISD::Wrapper;
12140   if (model == TLSModel::LocalExec) {
12141     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12142   } else if (model == TLSModel::InitialExec) {
12143     if (is64Bit) {
12144       OperandFlags = X86II::MO_GOTTPOFF;
12145       WrapperKind = X86ISD::WrapperRIP;
12146     } else {
12147       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12148     }
12149   } else {
12150     llvm_unreachable("Unexpected model");
12151   }
12152
12153   // emit "addl x@ntpoff,%eax" (local exec)
12154   // or "addl x@indntpoff,%eax" (initial exec)
12155   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12156   SDValue TGA =
12157       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12158                                  GA->getOffset(), OperandFlags);
12159   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12160
12161   if (model == TLSModel::InitialExec) {
12162     if (isPIC && !is64Bit) {
12163       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12164                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12165                            Offset);
12166     }
12167
12168     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12169                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12170                          false, false, false, 0);
12171   }
12172
12173   // The address of the thread local variable is the add of the thread
12174   // pointer with the offset of the variable.
12175   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12176 }
12177
12178 SDValue
12179 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12180
12181   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12182   const GlobalValue *GV = GA->getGlobal();
12183   auto PtrVT = getPointerTy(DAG.getDataLayout());
12184
12185   if (Subtarget->isTargetELF()) {
12186     if (DAG.getTarget().Options.EmulatedTLS)
12187       return LowerToTLSEmulatedModel(GA, DAG);
12188     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12189     switch (model) {
12190       case TLSModel::GeneralDynamic:
12191         if (Subtarget->is64Bit())
12192           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12193         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12194       case TLSModel::LocalDynamic:
12195         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12196                                            Subtarget->is64Bit());
12197       case TLSModel::InitialExec:
12198       case TLSModel::LocalExec:
12199         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12200                                    DAG.getTarget().getRelocationModel() ==
12201                                        Reloc::PIC_);
12202     }
12203     llvm_unreachable("Unknown TLS model.");
12204   }
12205
12206   if (Subtarget->isTargetDarwin()) {
12207     // Darwin only has one model of TLS.  Lower to that.
12208     unsigned char OpFlag = 0;
12209     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12210                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12211
12212     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12213     // global base reg.
12214     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12215                  !Subtarget->is64Bit();
12216     if (PIC32)
12217       OpFlag = X86II::MO_TLVP_PIC_BASE;
12218     else
12219       OpFlag = X86II::MO_TLVP;
12220     SDLoc DL(Op);
12221     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12222                                                 GA->getValueType(0),
12223                                                 GA->getOffset(), OpFlag);
12224     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12225
12226     // With PIC32, the address is actually $g + Offset.
12227     if (PIC32)
12228       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12229                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12230                            Offset);
12231
12232     // Lowering the machine isd will make sure everything is in the right
12233     // location.
12234     SDValue Chain = DAG.getEntryNode();
12235     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12236     SDValue Args[] = { Chain, Offset };
12237     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12238
12239     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12240     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12241     MFI->setAdjustsStack(true);
12242
12243     // And our return value (tls address) is in the standard call return value
12244     // location.
12245     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12246     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12247   }
12248
12249   if (Subtarget->isTargetKnownWindowsMSVC() ||
12250       Subtarget->isTargetWindowsGNU()) {
12251     // Just use the implicit TLS architecture
12252     // Need to generate someting similar to:
12253     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12254     //                                  ; from TEB
12255     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12256     //   mov     rcx, qword [rdx+rcx*8]
12257     //   mov     eax, .tls$:tlsvar
12258     //   [rax+rcx] contains the address
12259     // Windows 64bit: gs:0x58
12260     // Windows 32bit: fs:__tls_array
12261
12262     SDLoc dl(GA);
12263     SDValue Chain = DAG.getEntryNode();
12264
12265     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12266     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12267     // use its literal value of 0x2C.
12268     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12269                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12270                                                              256)
12271                                         : Type::getInt32PtrTy(*DAG.getContext(),
12272                                                               257));
12273
12274     SDValue TlsArray = Subtarget->is64Bit()
12275                            ? DAG.getIntPtrConstant(0x58, dl)
12276                            : (Subtarget->isTargetWindowsGNU()
12277                                   ? DAG.getIntPtrConstant(0x2C, dl)
12278                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12279
12280     SDValue ThreadPointer =
12281         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12282                     false, false, 0);
12283
12284     SDValue res;
12285     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12286       res = ThreadPointer;
12287     } else {
12288       // Load the _tls_index variable
12289       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12290       if (Subtarget->is64Bit())
12291         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12292                              MachinePointerInfo(), MVT::i32, false, false,
12293                              false, 0);
12294       else
12295         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12296                           false, false, 0);
12297
12298       auto &DL = DAG.getDataLayout();
12299       SDValue Scale =
12300           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12301       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12302
12303       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12304     }
12305
12306     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12307                       false, 0);
12308
12309     // Get the offset of start of .tls section
12310     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12311                                              GA->getValueType(0),
12312                                              GA->getOffset(), X86II::MO_SECREL);
12313     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12314
12315     // The address of the thread local variable is the add of the thread
12316     // pointer with the offset of the variable.
12317     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12318   }
12319
12320   llvm_unreachable("TLS not implemented for this target.");
12321 }
12322
12323 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12324 /// and take a 2 x i32 value to shift plus a shift amount.
12325 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12326   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12327   MVT VT = Op.getSimpleValueType();
12328   unsigned VTBits = VT.getSizeInBits();
12329   SDLoc dl(Op);
12330   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12331   SDValue ShOpLo = Op.getOperand(0);
12332   SDValue ShOpHi = Op.getOperand(1);
12333   SDValue ShAmt  = Op.getOperand(2);
12334   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12335   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12336   // during isel.
12337   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12338                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12339   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12340                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12341                        : DAG.getConstant(0, dl, VT);
12342
12343   SDValue Tmp2, Tmp3;
12344   if (Op.getOpcode() == ISD::SHL_PARTS) {
12345     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12346     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12347   } else {
12348     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12349     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12350   }
12351
12352   // If the shift amount is larger or equal than the width of a part we can't
12353   // rely on the results of shld/shrd. Insert a test and select the appropriate
12354   // values for large shift amounts.
12355   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12356                                 DAG.getConstant(VTBits, dl, MVT::i8));
12357   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12358                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12359
12360   SDValue Hi, Lo;
12361   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12362   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12363   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12364
12365   if (Op.getOpcode() == ISD::SHL_PARTS) {
12366     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12367     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12368   } else {
12369     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12370     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12371   }
12372
12373   SDValue Ops[2] = { Lo, Hi };
12374   return DAG.getMergeValues(Ops, dl);
12375 }
12376
12377 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12378                                            SelectionDAG &DAG) const {
12379   SDValue Src = Op.getOperand(0);
12380   MVT SrcVT = Src.getSimpleValueType();
12381   MVT VT = Op.getSimpleValueType();
12382   SDLoc dl(Op);
12383
12384   if (SrcVT.isVector()) {
12385     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12386       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12387                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12388                          DAG.getUNDEF(SrcVT)));
12389     }
12390     if (SrcVT.getVectorElementType() == MVT::i1) {
12391       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12392       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12393                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12394     }
12395     return SDValue();
12396   }
12397
12398   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12399          "Unknown SINT_TO_FP to lower!");
12400
12401   // These are really Legal; return the operand so the caller accepts it as
12402   // Legal.
12403   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12404     return Op;
12405   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12406       Subtarget->is64Bit()) {
12407     return Op;
12408   }
12409
12410   unsigned Size = SrcVT.getSizeInBits()/8;
12411   MachineFunction &MF = DAG.getMachineFunction();
12412   auto PtrVT = getPointerTy(MF.getDataLayout());
12413   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12414   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12415   SDValue Chain = DAG.getStore(
12416       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12417       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12418       false, 0);
12419   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12420 }
12421
12422 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12423                                      SDValue StackSlot,
12424                                      SelectionDAG &DAG) const {
12425   // Build the FILD
12426   SDLoc DL(Op);
12427   SDVTList Tys;
12428   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12429   if (useSSE)
12430     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12431   else
12432     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12433
12434   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12435
12436   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12437   MachineMemOperand *MMO;
12438   if (FI) {
12439     int SSFI = FI->getIndex();
12440     MMO = DAG.getMachineFunction().getMachineMemOperand(
12441         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12442         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12443   } else {
12444     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12445     StackSlot = StackSlot.getOperand(1);
12446   }
12447   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12448   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12449                                            X86ISD::FILD, DL,
12450                                            Tys, Ops, SrcVT, MMO);
12451
12452   if (useSSE) {
12453     Chain = Result.getValue(1);
12454     SDValue InFlag = Result.getValue(2);
12455
12456     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12457     // shouldn't be necessary except that RFP cannot be live across
12458     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12459     MachineFunction &MF = DAG.getMachineFunction();
12460     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12461     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12462     auto PtrVT = getPointerTy(MF.getDataLayout());
12463     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12464     Tys = DAG.getVTList(MVT::Other);
12465     SDValue Ops[] = {
12466       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12467     };
12468     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12469         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12470         MachineMemOperand::MOStore, SSFISize, SSFISize);
12471
12472     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12473                                     Ops, Op.getValueType(), MMO);
12474     Result = DAG.getLoad(
12475         Op.getValueType(), DL, Chain, StackSlot,
12476         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12477         false, false, false, 0);
12478   }
12479
12480   return Result;
12481 }
12482
12483 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12484 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12485                                                SelectionDAG &DAG) const {
12486   // This algorithm is not obvious. Here it is what we're trying to output:
12487   /*
12488      movq       %rax,  %xmm0
12489      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12490      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12491      #ifdef __SSE3__
12492        haddpd   %xmm0, %xmm0
12493      #else
12494        pshufd   $0x4e, %xmm0, %xmm1
12495        addpd    %xmm1, %xmm0
12496      #endif
12497   */
12498
12499   SDLoc dl(Op);
12500   LLVMContext *Context = DAG.getContext();
12501
12502   // Build some magic constants.
12503   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12504   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12505   auto PtrVT = getPointerTy(DAG.getDataLayout());
12506   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12507
12508   SmallVector<Constant*,2> CV1;
12509   CV1.push_back(
12510     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12511                                       APInt(64, 0x4330000000000000ULL))));
12512   CV1.push_back(
12513     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12514                                       APInt(64, 0x4530000000000000ULL))));
12515   Constant *C1 = ConstantVector::get(CV1);
12516   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12517
12518   // Load the 64-bit value into an XMM register.
12519   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12520                             Op.getOperand(0));
12521   SDValue CLod0 =
12522       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12523                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12524                   false, false, false, 16);
12525   SDValue Unpck1 =
12526       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12527
12528   SDValue CLod1 =
12529       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12530                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12531                   false, false, false, 16);
12532   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12533   // TODO: Are there any fast-math-flags to propagate here?
12534   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12535   SDValue Result;
12536
12537   if (Subtarget->hasSSE3()) {
12538     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12539     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12540   } else {
12541     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12542     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12543                                            S2F, 0x4E, DAG);
12544     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12545                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12546   }
12547
12548   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12549                      DAG.getIntPtrConstant(0, dl));
12550 }
12551
12552 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12553 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12554                                                SelectionDAG &DAG) const {
12555   SDLoc dl(Op);
12556   // FP constant to bias correct the final result.
12557   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12558                                    MVT::f64);
12559
12560   // Load the 32-bit value into an XMM register.
12561   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12562                              Op.getOperand(0));
12563
12564   // Zero out the upper parts of the register.
12565   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12566
12567   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12568                      DAG.getBitcast(MVT::v2f64, Load),
12569                      DAG.getIntPtrConstant(0, dl));
12570
12571   // Or the load with the bias.
12572   SDValue Or = DAG.getNode(
12573       ISD::OR, dl, MVT::v2i64,
12574       DAG.getBitcast(MVT::v2i64,
12575                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12576       DAG.getBitcast(MVT::v2i64,
12577                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12578   Or =
12579       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12580                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12581
12582   // Subtract the bias.
12583   // TODO: Are there any fast-math-flags to propagate here?
12584   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12585
12586   // Handle final rounding.
12587   EVT DestVT = Op.getValueType();
12588
12589   if (DestVT.bitsLT(MVT::f64))
12590     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12591                        DAG.getIntPtrConstant(0, dl));
12592   if (DestVT.bitsGT(MVT::f64))
12593     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12594
12595   // Handle final rounding.
12596   return Sub;
12597 }
12598
12599 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12600                                      const X86Subtarget &Subtarget) {
12601   // The algorithm is the following:
12602   // #ifdef __SSE4_1__
12603   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12604   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12605   //                                 (uint4) 0x53000000, 0xaa);
12606   // #else
12607   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12608   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12609   // #endif
12610   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12611   //     return (float4) lo + fhi;
12612
12613   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12614   // reassociate the two FADDs, and if we do that, the algorithm fails
12615   // spectacularly (PR24512).
12616   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12617   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12618   // there's also the MachineCombiner reassociations happening on Machine IR.
12619   if (DAG.getTarget().Options.UnsafeFPMath)
12620     return SDValue();
12621
12622   SDLoc DL(Op);
12623   SDValue V = Op->getOperand(0);
12624   EVT VecIntVT = V.getValueType();
12625   bool Is128 = VecIntVT == MVT::v4i32;
12626   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12627   // If we convert to something else than the supported type, e.g., to v4f64,
12628   // abort early.
12629   if (VecFloatVT != Op->getValueType(0))
12630     return SDValue();
12631
12632   unsigned NumElts = VecIntVT.getVectorNumElements();
12633   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12634          "Unsupported custom type");
12635   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12636
12637   // In the #idef/#else code, we have in common:
12638   // - The vector of constants:
12639   // -- 0x4b000000
12640   // -- 0x53000000
12641   // - A shift:
12642   // -- v >> 16
12643
12644   // Create the splat vector for 0x4b000000.
12645   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12646   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12647                            CstLow, CstLow, CstLow, CstLow};
12648   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12649                                   makeArrayRef(&CstLowArray[0], NumElts));
12650   // Create the splat vector for 0x53000000.
12651   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12652   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12653                             CstHigh, CstHigh, CstHigh, CstHigh};
12654   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12655                                    makeArrayRef(&CstHighArray[0], NumElts));
12656
12657   // Create the right shift.
12658   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12659   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12660                              CstShift, CstShift, CstShift, CstShift};
12661   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12662                                     makeArrayRef(&CstShiftArray[0], NumElts));
12663   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12664
12665   SDValue Low, High;
12666   if (Subtarget.hasSSE41()) {
12667     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12668     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12669     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12670     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12671     // Low will be bitcasted right away, so do not bother bitcasting back to its
12672     // original type.
12673     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12674                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12675     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12676     //                                 (uint4) 0x53000000, 0xaa);
12677     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12678     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12679     // High will be bitcasted right away, so do not bother bitcasting back to
12680     // its original type.
12681     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12682                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12683   } else {
12684     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12685     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12686                                      CstMask, CstMask, CstMask);
12687     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12688     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12689     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12690
12691     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12692     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12693   }
12694
12695   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12696   SDValue CstFAdd = DAG.getConstantFP(
12697       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12698   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12699                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12700   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12701                                    makeArrayRef(&CstFAddArray[0], NumElts));
12702
12703   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12704   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12705   // TODO: Are there any fast-math-flags to propagate here?
12706   SDValue FHigh =
12707       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12708   //     return (float4) lo + fhi;
12709   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12710   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12711 }
12712
12713 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12714                                                SelectionDAG &DAG) const {
12715   SDValue N0 = Op.getOperand(0);
12716   MVT SVT = N0.getSimpleValueType();
12717   SDLoc dl(Op);
12718
12719   switch (SVT.SimpleTy) {
12720   default:
12721     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12722   case MVT::v4i8:
12723   case MVT::v4i16:
12724   case MVT::v8i8:
12725   case MVT::v8i16: {
12726     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12727     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12728                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12729   }
12730   case MVT::v4i32:
12731   case MVT::v8i32:
12732     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12733   case MVT::v16i8:
12734   case MVT::v16i16:
12735     if (Subtarget->hasAVX512())
12736       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12737                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12738   }
12739   llvm_unreachable(nullptr);
12740 }
12741
12742 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12743                                            SelectionDAG &DAG) const {
12744   SDValue N0 = Op.getOperand(0);
12745   SDLoc dl(Op);
12746   auto PtrVT = getPointerTy(DAG.getDataLayout());
12747
12748   if (Op.getValueType().isVector())
12749     return lowerUINT_TO_FP_vec(Op, DAG);
12750
12751   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12752   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12753   // the optimization here.
12754   if (DAG.SignBitIsZero(N0))
12755     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12756
12757   MVT SrcVT = N0.getSimpleValueType();
12758   MVT DstVT = Op.getSimpleValueType();
12759
12760   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12761       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12762     // Conversions from unsigned i32 to f32/f64 are legal,
12763     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12764     return Op;
12765   }
12766
12767   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12768     return LowerUINT_TO_FP_i64(Op, DAG);
12769   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12770     return LowerUINT_TO_FP_i32(Op, DAG);
12771   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12772     return SDValue();
12773
12774   // Make a 64-bit buffer, and use it to build an FILD.
12775   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12776   if (SrcVT == MVT::i32) {
12777     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12778     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12779     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12780                                   StackSlot, MachinePointerInfo(),
12781                                   false, false, 0);
12782     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12783                                   OffsetSlot, MachinePointerInfo(),
12784                                   false, false, 0);
12785     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12786     return Fild;
12787   }
12788
12789   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12790   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12791                                StackSlot, MachinePointerInfo(),
12792                                false, false, 0);
12793   // For i64 source, we need to add the appropriate power of 2 if the input
12794   // was negative.  This is the same as the optimization in
12795   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12796   // we must be careful to do the computation in x87 extended precision, not
12797   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12798   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12799   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12800       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12801       MachineMemOperand::MOLoad, 8, 8);
12802
12803   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12804   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12805   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12806                                          MVT::i64, MMO);
12807
12808   APInt FF(32, 0x5F800000ULL);
12809
12810   // Check whether the sign bit is set.
12811   SDValue SignSet = DAG.getSetCC(
12812       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12813       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12814
12815   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12816   SDValue FudgePtr = DAG.getConstantPool(
12817       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12818
12819   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12820   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12821   SDValue Four = DAG.getIntPtrConstant(4, dl);
12822   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12823                                Zero, Four);
12824   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12825
12826   // Load the value out, extending it from f32 to f80.
12827   // FIXME: Avoid the extend by constructing the right constant pool?
12828   SDValue Fudge = DAG.getExtLoad(
12829       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12830       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12831       false, false, false, 4);
12832   // Extend everything to 80 bits to force it to be done on x87.
12833   // TODO: Are there any fast-math-flags to propagate here?
12834   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12835   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12836                      DAG.getIntPtrConstant(0, dl));
12837 }
12838
12839 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12840 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12841 // just return an <SDValue(), SDValue()> pair.
12842 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12843 // to i16, i32 or i64, and we lower it to a legal sequence.
12844 // If lowered to the final integer result we return a <result, SDValue()> pair.
12845 // Otherwise we lower it to a sequence ending with a FIST, return a
12846 // <FIST, StackSlot> pair, and the caller is responsible for loading
12847 // the final integer result from StackSlot.
12848 std::pair<SDValue,SDValue>
12849 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12850                                    bool IsSigned, bool IsReplace) const {
12851   SDLoc DL(Op);
12852
12853   EVT DstTy = Op.getValueType();
12854   EVT TheVT = Op.getOperand(0).getValueType();
12855   auto PtrVT = getPointerTy(DAG.getDataLayout());
12856
12857   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12858     // f16 must be promoted before using the lowering in this routine.
12859     // fp128 does not use this lowering.
12860     return std::make_pair(SDValue(), SDValue());
12861   }
12862
12863   // If using FIST to compute an unsigned i64, we'll need some fixup
12864   // to handle values above the maximum signed i64.  A FIST is always
12865   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12866   bool UnsignedFixup = !IsSigned &&
12867                        DstTy == MVT::i64 &&
12868                        (!Subtarget->is64Bit() ||
12869                         !isScalarFPTypeInSSEReg(TheVT));
12870
12871   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12872     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12873     // The low 32 bits of the fist result will have the correct uint32 result.
12874     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12875     DstTy = MVT::i64;
12876   }
12877
12878   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12879          DstTy.getSimpleVT() >= MVT::i16 &&
12880          "Unknown FP_TO_INT to lower!");
12881
12882   // These are really Legal.
12883   if (DstTy == MVT::i32 &&
12884       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12885     return std::make_pair(SDValue(), SDValue());
12886   if (Subtarget->is64Bit() &&
12887       DstTy == MVT::i64 &&
12888       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12889     return std::make_pair(SDValue(), SDValue());
12890
12891   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12892   // stack slot.
12893   MachineFunction &MF = DAG.getMachineFunction();
12894   unsigned MemSize = DstTy.getSizeInBits()/8;
12895   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12896   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12897
12898   unsigned Opc;
12899   switch (DstTy.getSimpleVT().SimpleTy) {
12900   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12901   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12902   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12903   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12904   }
12905
12906   SDValue Chain = DAG.getEntryNode();
12907   SDValue Value = Op.getOperand(0);
12908   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12909
12910   if (UnsignedFixup) {
12911     //
12912     // Conversion to unsigned i64 is implemented with a select,
12913     // depending on whether the source value fits in the range
12914     // of a signed i64.  Let Thresh be the FP equivalent of
12915     // 0x8000000000000000ULL.
12916     //
12917     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12918     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12919     //  Fist-to-mem64 FistSrc
12920     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12921     //  to XOR'ing the high 32 bits with Adjust.
12922     //
12923     // Being a power of 2, Thresh is exactly representable in all FP formats.
12924     // For X87 we'd like to use the smallest FP type for this constant, but
12925     // for DAG type consistency we have to match the FP operand type.
12926
12927     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12928     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12929     bool LosesInfo = false;
12930     if (TheVT == MVT::f64)
12931       // The rounding mode is irrelevant as the conversion should be exact.
12932       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12933                               &LosesInfo);
12934     else if (TheVT == MVT::f80)
12935       Status = Thresh.convert(APFloat::x87DoubleExtended,
12936                               APFloat::rmNearestTiesToEven, &LosesInfo);
12937
12938     assert(Status == APFloat::opOK && !LosesInfo &&
12939            "FP conversion should have been exact");
12940
12941     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12942
12943     SDValue Cmp = DAG.getSetCC(DL,
12944                                getSetCCResultType(DAG.getDataLayout(),
12945                                                   *DAG.getContext(), TheVT),
12946                                Value, ThreshVal, ISD::SETLT);
12947     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12948                            DAG.getConstant(0, DL, MVT::i32),
12949                            DAG.getConstant(0x80000000, DL, MVT::i32));
12950     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12951     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12952                                               *DAG.getContext(), TheVT),
12953                        Value, ThreshVal, ISD::SETLT);
12954     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12955   }
12956
12957   // FIXME This causes a redundant load/store if the SSE-class value is already
12958   // in memory, such as if it is on the callstack.
12959   if (isScalarFPTypeInSSEReg(TheVT)) {
12960     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12961     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12962                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12963                          false, 0);
12964     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12965     SDValue Ops[] = {
12966       Chain, StackSlot, DAG.getValueType(TheVT)
12967     };
12968
12969     MachineMemOperand *MMO =
12970         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12971                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12972     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12973     Chain = Value.getValue(1);
12974     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12975     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12976   }
12977
12978   MachineMemOperand *MMO =
12979       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12980                               MachineMemOperand::MOStore, MemSize, MemSize);
12981
12982   if (UnsignedFixup) {
12983
12984     // Insert the FIST, load its result as two i32's,
12985     // and XOR the high i32 with Adjust.
12986
12987     SDValue FistOps[] = { Chain, Value, StackSlot };
12988     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12989                                            FistOps, DstTy, MMO);
12990
12991     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12992                                 MachinePointerInfo(),
12993                                 false, false, false, 0);
12994     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12995                                    DAG.getConstant(4, DL, PtrVT));
12996
12997     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12998                                  MachinePointerInfo(),
12999                                  false, false, false, 0);
13000     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13001
13002     if (Subtarget->is64Bit()) {
13003       // Join High32 and Low32 into a 64-bit result.
13004       // (High32 << 32) | Low32
13005       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13006       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13007       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13008                            DAG.getConstant(32, DL, MVT::i8));
13009       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13010       return std::make_pair(Result, SDValue());
13011     }
13012
13013     SDValue ResultOps[] = { Low32, High32 };
13014
13015     SDValue pair = IsReplace
13016       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13017       : DAG.getMergeValues(ResultOps, DL);
13018     return std::make_pair(pair, SDValue());
13019   } else {
13020     // Build the FP_TO_INT*_IN_MEM
13021     SDValue Ops[] = { Chain, Value, StackSlot };
13022     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13023                                            Ops, DstTy, MMO);
13024     return std::make_pair(FIST, StackSlot);
13025   }
13026 }
13027
13028 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13029                               const X86Subtarget *Subtarget) {
13030   MVT VT = Op->getSimpleValueType(0);
13031   SDValue In = Op->getOperand(0);
13032   MVT InVT = In.getSimpleValueType();
13033   SDLoc dl(Op);
13034
13035   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
13036     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13037
13038   // Optimize vectors in AVX mode:
13039   //
13040   //   v8i16 -> v8i32
13041   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13042   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13043   //   Concat upper and lower parts.
13044   //
13045   //   v4i32 -> v4i64
13046   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13047   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13048   //   Concat upper and lower parts.
13049   //
13050
13051   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13052       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13053       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13054     return SDValue();
13055
13056   if (Subtarget->hasInt256())
13057     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13058
13059   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13060   SDValue Undef = DAG.getUNDEF(InVT);
13061   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13062   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13063   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13064
13065   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13066                              VT.getVectorNumElements()/2);
13067
13068   OpLo = DAG.getBitcast(HVT, OpLo);
13069   OpHi = DAG.getBitcast(HVT, OpHi);
13070
13071   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13072 }
13073
13074 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13075                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13076   MVT VT = Op->getSimpleValueType(0);
13077   SDValue In = Op->getOperand(0);
13078   MVT InVT = In.getSimpleValueType();
13079   SDLoc DL(Op);
13080   unsigned int NumElts = VT.getVectorNumElements();
13081   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13082     return SDValue();
13083
13084   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13085     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13086
13087   assert(InVT.getVectorElementType() == MVT::i1);
13088   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13089   SDValue One =
13090    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13091   SDValue Zero =
13092    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13093
13094   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13095   if (VT.is512BitVector())
13096     return V;
13097   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13098 }
13099
13100 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13101                                SelectionDAG &DAG) {
13102   if (Subtarget->hasFp256())
13103     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13104       return Res;
13105
13106   return SDValue();
13107 }
13108
13109 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13110                                 SelectionDAG &DAG) {
13111   SDLoc DL(Op);
13112   MVT VT = Op.getSimpleValueType();
13113   SDValue In = Op.getOperand(0);
13114   MVT SVT = In.getSimpleValueType();
13115
13116   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13117     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13118
13119   if (Subtarget->hasFp256())
13120     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13121       return Res;
13122
13123   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13124          VT.getVectorNumElements() != SVT.getVectorNumElements());
13125   return SDValue();
13126 }
13127
13128 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13129   SDLoc DL(Op);
13130   MVT VT = Op.getSimpleValueType();
13131   SDValue In = Op.getOperand(0);
13132   MVT InVT = In.getSimpleValueType();
13133
13134   if (VT == MVT::i1) {
13135     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13136            "Invalid scalar TRUNCATE operation");
13137     if (InVT.getSizeInBits() >= 32)
13138       return SDValue();
13139     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13140     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13141   }
13142   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13143          "Invalid TRUNCATE operation");
13144
13145   // move vector to mask - truncate solution for SKX
13146   if (VT.getVectorElementType() == MVT::i1) {
13147     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13148         Subtarget->hasBWI())
13149       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13150     if ((InVT.is256BitVector() || InVT.is128BitVector())
13151         && InVT.getScalarSizeInBits() <= 16 &&
13152         Subtarget->hasBWI() && Subtarget->hasVLX())
13153       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13154     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13155         Subtarget->hasDQI())
13156       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13157     if ((InVT.is256BitVector() || InVT.is128BitVector())
13158         && InVT.getScalarSizeInBits() >= 32 &&
13159         Subtarget->hasDQI() && Subtarget->hasVLX())
13160       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13161   }
13162
13163   if (VT.getVectorElementType() == MVT::i1) {
13164     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13165     unsigned NumElts = InVT.getVectorNumElements();
13166     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13167     if (InVT.getSizeInBits() < 512) {
13168       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13169       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13170       InVT = ExtVT;
13171     }
13172
13173     SDValue OneV =
13174      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13175     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13176     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13177   }
13178
13179   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13180   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13181       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13182     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13183
13184   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13185     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13186     if (Subtarget->hasInt256()) {
13187       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13188       In = DAG.getBitcast(MVT::v8i32, In);
13189       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13190                                 ShufMask);
13191       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13192                          DAG.getIntPtrConstant(0, DL));
13193     }
13194
13195     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13196                                DAG.getIntPtrConstant(0, DL));
13197     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13198                                DAG.getIntPtrConstant(2, DL));
13199     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13200     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13201     static const int ShufMask[] = {0, 2, 4, 6};
13202     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13203   }
13204
13205   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13206     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13207     if (Subtarget->hasInt256()) {
13208       In = DAG.getBitcast(MVT::v32i8, In);
13209
13210       SmallVector<SDValue,32> pshufbMask;
13211       for (unsigned i = 0; i < 2; ++i) {
13212         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13213         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13214         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13215         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13216         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13217         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13218         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13219         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13220         for (unsigned j = 0; j < 8; ++j)
13221           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13222       }
13223       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13224       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13225       In = DAG.getBitcast(MVT::v4i64, In);
13226
13227       static const int ShufMask[] = {0,  2,  -1,  -1};
13228       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13229                                 &ShufMask[0]);
13230       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13231                        DAG.getIntPtrConstant(0, DL));
13232       return DAG.getBitcast(VT, In);
13233     }
13234
13235     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13236                                DAG.getIntPtrConstant(0, DL));
13237
13238     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13239                                DAG.getIntPtrConstant(4, DL));
13240
13241     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13242     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13243
13244     // The PSHUFB mask:
13245     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13246                                    -1, -1, -1, -1, -1, -1, -1, -1};
13247
13248     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13249     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13250     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13251
13252     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13253     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13254
13255     // The MOVLHPS Mask:
13256     static const int ShufMask2[] = {0, 1, 4, 5};
13257     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13258     return DAG.getBitcast(MVT::v8i16, res);
13259   }
13260
13261   // Handle truncation of V256 to V128 using shuffles.
13262   if (!VT.is128BitVector() || !InVT.is256BitVector())
13263     return SDValue();
13264
13265   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13266
13267   unsigned NumElems = VT.getVectorNumElements();
13268   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13269
13270   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13271   // Prepare truncation shuffle mask
13272   for (unsigned i = 0; i != NumElems; ++i)
13273     MaskVec[i] = i * 2;
13274   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13275                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13276   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13277                      DAG.getIntPtrConstant(0, DL));
13278 }
13279
13280 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13281                                            SelectionDAG &DAG) const {
13282   assert(!Op.getSimpleValueType().isVector());
13283
13284   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13285     /*IsSigned=*/ true, /*IsReplace=*/ false);
13286   SDValue FIST = Vals.first, StackSlot = Vals.second;
13287   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13288   if (!FIST.getNode())
13289     return Op;
13290
13291   if (StackSlot.getNode())
13292     // Load the result.
13293     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13294                        FIST, StackSlot, MachinePointerInfo(),
13295                        false, false, false, 0);
13296
13297   // The node is the result.
13298   return FIST;
13299 }
13300
13301 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13302                                            SelectionDAG &DAG) const {
13303   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13304     /*IsSigned=*/ false, /*IsReplace=*/ false);
13305   SDValue FIST = Vals.first, StackSlot = Vals.second;
13306   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13307   if (!FIST.getNode())
13308     return Op;
13309
13310   if (StackSlot.getNode())
13311     // Load the result.
13312     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13313                        FIST, StackSlot, MachinePointerInfo(),
13314                        false, false, false, 0);
13315
13316   // The node is the result.
13317   return FIST;
13318 }
13319
13320 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13321   SDLoc DL(Op);
13322   MVT VT = Op.getSimpleValueType();
13323   SDValue In = Op.getOperand(0);
13324   MVT SVT = In.getSimpleValueType();
13325
13326   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13327
13328   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13329                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13330                                  In, DAG.getUNDEF(SVT)));
13331 }
13332
13333 /// The only differences between FABS and FNEG are the mask and the logic op.
13334 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13335 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13336   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13337          "Wrong opcode for lowering FABS or FNEG.");
13338
13339   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13340
13341   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13342   // into an FNABS. We'll lower the FABS after that if it is still in use.
13343   if (IsFABS)
13344     for (SDNode *User : Op->uses())
13345       if (User->getOpcode() == ISD::FNEG)
13346         return Op;
13347
13348   SDLoc dl(Op);
13349   MVT VT = Op.getSimpleValueType();
13350
13351   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13352   // decide if we should generate a 16-byte constant mask when we only need 4 or
13353   // 8 bytes for the scalar case.
13354
13355   MVT LogicVT;
13356   MVT EltVT;
13357   unsigned NumElts;
13358
13359   if (VT.isVector()) {
13360     LogicVT = VT;
13361     EltVT = VT.getVectorElementType();
13362     NumElts = VT.getVectorNumElements();
13363   } else {
13364     // There are no scalar bitwise logical SSE/AVX instructions, so we
13365     // generate a 16-byte vector constant and logic op even for the scalar case.
13366     // Using a 16-byte mask allows folding the load of the mask with
13367     // the logic op, so it can save (~4 bytes) on code size.
13368     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13369     EltVT = VT;
13370     NumElts = (VT == MVT::f64) ? 2 : 4;
13371   }
13372
13373   unsigned EltBits = EltVT.getSizeInBits();
13374   LLVMContext *Context = DAG.getContext();
13375   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13376   APInt MaskElt =
13377     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13378   Constant *C = ConstantInt::get(*Context, MaskElt);
13379   C = ConstantVector::getSplat(NumElts, C);
13380   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13381   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13382   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13383   SDValue Mask =
13384       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13385                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13386                   false, false, false, Alignment);
13387
13388   SDValue Op0 = Op.getOperand(0);
13389   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13390   unsigned LogicOp =
13391     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13392   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13393
13394   if (VT.isVector())
13395     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13396
13397   // For the scalar case extend to a 128-bit vector, perform the logic op,
13398   // and extract the scalar result back out.
13399   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13400   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13401   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13402                      DAG.getIntPtrConstant(0, dl));
13403 }
13404
13405 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13406   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13407   LLVMContext *Context = DAG.getContext();
13408   SDValue Op0 = Op.getOperand(0);
13409   SDValue Op1 = Op.getOperand(1);
13410   SDLoc dl(Op);
13411   MVT VT = Op.getSimpleValueType();
13412   MVT SrcVT = Op1.getSimpleValueType();
13413
13414   // If second operand is smaller, extend it first.
13415   if (SrcVT.bitsLT(VT)) {
13416     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13417     SrcVT = VT;
13418   }
13419   // And if it is bigger, shrink it first.
13420   if (SrcVT.bitsGT(VT)) {
13421     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13422     SrcVT = VT;
13423   }
13424
13425   // At this point the operands and the result should have the same
13426   // type, and that won't be f80 since that is not custom lowered.
13427
13428   const fltSemantics &Sem =
13429       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13430   const unsigned SizeInBits = VT.getSizeInBits();
13431
13432   SmallVector<Constant *, 4> CV(
13433       VT == MVT::f64 ? 2 : 4,
13434       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13435
13436   // First, clear all bits but the sign bit from the second operand (sign).
13437   CV[0] = ConstantFP::get(*Context,
13438                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13439   Constant *C = ConstantVector::get(CV);
13440   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13441   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13442
13443   // Perform all logic operations as 16-byte vectors because there are no
13444   // scalar FP logic instructions in SSE. This allows load folding of the
13445   // constants into the logic instructions.
13446   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13447   SDValue Mask1 =
13448       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13449                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13450                   false, false, false, 16);
13451   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13452   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13453
13454   // Next, clear the sign bit from the first operand (magnitude).
13455   // If it's a constant, we can clear it here.
13456   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13457     APFloat APF = Op0CN->getValueAPF();
13458     // If the magnitude is a positive zero, the sign bit alone is enough.
13459     if (APF.isPosZero())
13460       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13461                          DAG.getIntPtrConstant(0, dl));
13462     APF.clearSign();
13463     CV[0] = ConstantFP::get(*Context, APF);
13464   } else {
13465     CV[0] = ConstantFP::get(
13466         *Context,
13467         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13468   }
13469   C = ConstantVector::get(CV);
13470   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13471   SDValue Val =
13472       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13473                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13474                   false, false, false, 16);
13475   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13476   if (!isa<ConstantFPSDNode>(Op0)) {
13477     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13478     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13479   }
13480   // OR the magnitude value with the sign bit.
13481   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13482   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13483                      DAG.getIntPtrConstant(0, dl));
13484 }
13485
13486 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13487   SDValue N0 = Op.getOperand(0);
13488   SDLoc dl(Op);
13489   MVT VT = Op.getSimpleValueType();
13490
13491   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13492   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13493                                   DAG.getConstant(1, dl, VT));
13494   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13495 }
13496
13497 // Check whether an OR'd tree is PTEST-able.
13498 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13499                                       SelectionDAG &DAG) {
13500   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13501
13502   if (!Subtarget->hasSSE41())
13503     return SDValue();
13504
13505   if (!Op->hasOneUse())
13506     return SDValue();
13507
13508   SDNode *N = Op.getNode();
13509   SDLoc DL(N);
13510
13511   SmallVector<SDValue, 8> Opnds;
13512   DenseMap<SDValue, unsigned> VecInMap;
13513   SmallVector<SDValue, 8> VecIns;
13514   EVT VT = MVT::Other;
13515
13516   // Recognize a special case where a vector is casted into wide integer to
13517   // test all 0s.
13518   Opnds.push_back(N->getOperand(0));
13519   Opnds.push_back(N->getOperand(1));
13520
13521   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13522     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13523     // BFS traverse all OR'd operands.
13524     if (I->getOpcode() == ISD::OR) {
13525       Opnds.push_back(I->getOperand(0));
13526       Opnds.push_back(I->getOperand(1));
13527       // Re-evaluate the number of nodes to be traversed.
13528       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13529       continue;
13530     }
13531
13532     // Quit if a non-EXTRACT_VECTOR_ELT
13533     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13534       return SDValue();
13535
13536     // Quit if without a constant index.
13537     SDValue Idx = I->getOperand(1);
13538     if (!isa<ConstantSDNode>(Idx))
13539       return SDValue();
13540
13541     SDValue ExtractedFromVec = I->getOperand(0);
13542     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13543     if (M == VecInMap.end()) {
13544       VT = ExtractedFromVec.getValueType();
13545       // Quit if not 128/256-bit vector.
13546       if (!VT.is128BitVector() && !VT.is256BitVector())
13547         return SDValue();
13548       // Quit if not the same type.
13549       if (VecInMap.begin() != VecInMap.end() &&
13550           VT != VecInMap.begin()->first.getValueType())
13551         return SDValue();
13552       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13553       VecIns.push_back(ExtractedFromVec);
13554     }
13555     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13556   }
13557
13558   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13559          "Not extracted from 128-/256-bit vector.");
13560
13561   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13562
13563   for (DenseMap<SDValue, unsigned>::const_iterator
13564         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13565     // Quit if not all elements are used.
13566     if (I->second != FullMask)
13567       return SDValue();
13568   }
13569
13570   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13571
13572   // Cast all vectors into TestVT for PTEST.
13573   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13574     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13575
13576   // If more than one full vectors are evaluated, OR them first before PTEST.
13577   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13578     // Each iteration will OR 2 nodes and append the result until there is only
13579     // 1 node left, i.e. the final OR'd value of all vectors.
13580     SDValue LHS = VecIns[Slot];
13581     SDValue RHS = VecIns[Slot + 1];
13582     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13583   }
13584
13585   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13586                      VecIns.back(), VecIns.back());
13587 }
13588
13589 /// \brief return true if \c Op has a use that doesn't just read flags.
13590 static bool hasNonFlagsUse(SDValue Op) {
13591   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13592        ++UI) {
13593     SDNode *User = *UI;
13594     unsigned UOpNo = UI.getOperandNo();
13595     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13596       // Look pass truncate.
13597       UOpNo = User->use_begin().getOperandNo();
13598       User = *User->use_begin();
13599     }
13600
13601     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13602         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13603       return true;
13604   }
13605   return false;
13606 }
13607
13608 /// Emit nodes that will be selected as "test Op0,Op0", or something
13609 /// equivalent.
13610 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13611                                     SelectionDAG &DAG) const {
13612   if (Op.getValueType() == MVT::i1) {
13613     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13614     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13615                        DAG.getConstant(0, dl, MVT::i8));
13616   }
13617   // CF and OF aren't always set the way we want. Determine which
13618   // of these we need.
13619   bool NeedCF = false;
13620   bool NeedOF = false;
13621   switch (X86CC) {
13622   default: break;
13623   case X86::COND_A: case X86::COND_AE:
13624   case X86::COND_B: case X86::COND_BE:
13625     NeedCF = true;
13626     break;
13627   case X86::COND_G: case X86::COND_GE:
13628   case X86::COND_L: case X86::COND_LE:
13629   case X86::COND_O: case X86::COND_NO: {
13630     // Check if we really need to set the
13631     // Overflow flag. If NoSignedWrap is present
13632     // that is not actually needed.
13633     switch (Op->getOpcode()) {
13634     case ISD::ADD:
13635     case ISD::SUB:
13636     case ISD::MUL:
13637     case ISD::SHL: {
13638       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13639       if (BinNode->Flags.hasNoSignedWrap())
13640         break;
13641     }
13642     default:
13643       NeedOF = true;
13644       break;
13645     }
13646     break;
13647   }
13648   }
13649   // See if we can use the EFLAGS value from the operand instead of
13650   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13651   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13652   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13653     // Emit a CMP with 0, which is the TEST pattern.
13654     //if (Op.getValueType() == MVT::i1)
13655     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13656     //                     DAG.getConstant(0, MVT::i1));
13657     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13658                        DAG.getConstant(0, dl, Op.getValueType()));
13659   }
13660   unsigned Opcode = 0;
13661   unsigned NumOperands = 0;
13662
13663   // Truncate operations may prevent the merge of the SETCC instruction
13664   // and the arithmetic instruction before it. Attempt to truncate the operands
13665   // of the arithmetic instruction and use a reduced bit-width instruction.
13666   bool NeedTruncation = false;
13667   SDValue ArithOp = Op;
13668   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13669     SDValue Arith = Op->getOperand(0);
13670     // Both the trunc and the arithmetic op need to have one user each.
13671     if (Arith->hasOneUse())
13672       switch (Arith.getOpcode()) {
13673         default: break;
13674         case ISD::ADD:
13675         case ISD::SUB:
13676         case ISD::AND:
13677         case ISD::OR:
13678         case ISD::XOR: {
13679           NeedTruncation = true;
13680           ArithOp = Arith;
13681         }
13682       }
13683   }
13684
13685   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13686   // which may be the result of a CAST.  We use the variable 'Op', which is the
13687   // non-casted variable when we check for possible users.
13688   switch (ArithOp.getOpcode()) {
13689   case ISD::ADD:
13690     // Due to an isel shortcoming, be conservative if this add is likely to be
13691     // selected as part of a load-modify-store instruction. When the root node
13692     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13693     // uses of other nodes in the match, such as the ADD in this case. This
13694     // leads to the ADD being left around and reselected, with the result being
13695     // two adds in the output.  Alas, even if none our users are stores, that
13696     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13697     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13698     // climbing the DAG back to the root, and it doesn't seem to be worth the
13699     // effort.
13700     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13701          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13702       if (UI->getOpcode() != ISD::CopyToReg &&
13703           UI->getOpcode() != ISD::SETCC &&
13704           UI->getOpcode() != ISD::STORE)
13705         goto default_case;
13706
13707     if (ConstantSDNode *C =
13708         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13709       // An add of one will be selected as an INC.
13710       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13711         Opcode = X86ISD::INC;
13712         NumOperands = 1;
13713         break;
13714       }
13715
13716       // An add of negative one (subtract of one) will be selected as a DEC.
13717       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13718         Opcode = X86ISD::DEC;
13719         NumOperands = 1;
13720         break;
13721       }
13722     }
13723
13724     // Otherwise use a regular EFLAGS-setting add.
13725     Opcode = X86ISD::ADD;
13726     NumOperands = 2;
13727     break;
13728   case ISD::SHL:
13729   case ISD::SRL:
13730     // If we have a constant logical shift that's only used in a comparison
13731     // against zero turn it into an equivalent AND. This allows turning it into
13732     // a TEST instruction later.
13733     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13734         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13735       EVT VT = Op.getValueType();
13736       unsigned BitWidth = VT.getSizeInBits();
13737       unsigned ShAmt = Op->getConstantOperandVal(1);
13738       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13739         break;
13740       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13741                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13742                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13743       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13744         break;
13745       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13746                                 DAG.getConstant(Mask, dl, VT));
13747       DAG.ReplaceAllUsesWith(Op, New);
13748       Op = New;
13749     }
13750     break;
13751
13752   case ISD::AND:
13753     // If the primary and result isn't used, don't bother using X86ISD::AND,
13754     // because a TEST instruction will be better.
13755     if (!hasNonFlagsUse(Op))
13756       break;
13757     // FALL THROUGH
13758   case ISD::SUB:
13759   case ISD::OR:
13760   case ISD::XOR:
13761     // Due to the ISEL shortcoming noted above, be conservative if this op is
13762     // likely to be selected as part of a load-modify-store instruction.
13763     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13764            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13765       if (UI->getOpcode() == ISD::STORE)
13766         goto default_case;
13767
13768     // Otherwise use a regular EFLAGS-setting instruction.
13769     switch (ArithOp.getOpcode()) {
13770     default: llvm_unreachable("unexpected operator!");
13771     case ISD::SUB: Opcode = X86ISD::SUB; break;
13772     case ISD::XOR: Opcode = X86ISD::XOR; break;
13773     case ISD::AND: Opcode = X86ISD::AND; break;
13774     case ISD::OR: {
13775       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13776         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13777         if (EFLAGS.getNode())
13778           return EFLAGS;
13779       }
13780       Opcode = X86ISD::OR;
13781       break;
13782     }
13783     }
13784
13785     NumOperands = 2;
13786     break;
13787   case X86ISD::ADD:
13788   case X86ISD::SUB:
13789   case X86ISD::INC:
13790   case X86ISD::DEC:
13791   case X86ISD::OR:
13792   case X86ISD::XOR:
13793   case X86ISD::AND:
13794     return SDValue(Op.getNode(), 1);
13795   default:
13796   default_case:
13797     break;
13798   }
13799
13800   // If we found that truncation is beneficial, perform the truncation and
13801   // update 'Op'.
13802   if (NeedTruncation) {
13803     EVT VT = Op.getValueType();
13804     SDValue WideVal = Op->getOperand(0);
13805     EVT WideVT = WideVal.getValueType();
13806     unsigned ConvertedOp = 0;
13807     // Use a target machine opcode to prevent further DAGCombine
13808     // optimizations that may separate the arithmetic operations
13809     // from the setcc node.
13810     switch (WideVal.getOpcode()) {
13811       default: break;
13812       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13813       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13814       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13815       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13816       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13817     }
13818
13819     if (ConvertedOp) {
13820       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13821       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13822         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13823         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13824         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13825       }
13826     }
13827   }
13828
13829   if (Opcode == 0)
13830     // Emit a CMP with 0, which is the TEST pattern.
13831     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13832                        DAG.getConstant(0, dl, Op.getValueType()));
13833
13834   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13835   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13836
13837   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13838   DAG.ReplaceAllUsesWith(Op, New);
13839   return SDValue(New.getNode(), 1);
13840 }
13841
13842 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13843 /// equivalent.
13844 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13845                                    SDLoc dl, SelectionDAG &DAG) const {
13846   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13847     if (C->getAPIntValue() == 0)
13848       return EmitTest(Op0, X86CC, dl, DAG);
13849
13850      if (Op0.getValueType() == MVT::i1)
13851        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13852   }
13853
13854   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13855        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13856     // Do the comparison at i32 if it's smaller, besides the Atom case.
13857     // This avoids subregister aliasing issues. Keep the smaller reference
13858     // if we're optimizing for size, however, as that'll allow better folding
13859     // of memory operations.
13860     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13861         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13862         !Subtarget->isAtom()) {
13863       unsigned ExtendOp =
13864           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13865       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13866       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13867     }
13868     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13869     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13870     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13871                               Op0, Op1);
13872     return SDValue(Sub.getNode(), 1);
13873   }
13874   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13875 }
13876
13877 /// Convert a comparison if required by the subtarget.
13878 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13879                                                  SelectionDAG &DAG) const {
13880   // If the subtarget does not support the FUCOMI instruction, floating-point
13881   // comparisons have to be converted.
13882   if (Subtarget->hasCMov() ||
13883       Cmp.getOpcode() != X86ISD::CMP ||
13884       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13885       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13886     return Cmp;
13887
13888   // The instruction selector will select an FUCOM instruction instead of
13889   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13890   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13891   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13892   SDLoc dl(Cmp);
13893   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13894   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13895   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13896                             DAG.getConstant(8, dl, MVT::i8));
13897   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13898   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13899 }
13900
13901 /// The minimum architected relative accuracy is 2^-12. We need one
13902 /// Newton-Raphson step to have a good float result (24 bits of precision).
13903 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13904                                             DAGCombinerInfo &DCI,
13905                                             unsigned &RefinementSteps,
13906                                             bool &UseOneConstNR) const {
13907   EVT VT = Op.getValueType();
13908   const char *RecipOp;
13909
13910   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13911   // TODO: Add support for AVX512 (v16f32).
13912   // It is likely not profitable to do this for f64 because a double-precision
13913   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13914   // instructions: convert to single, rsqrtss, convert back to double, refine
13915   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13916   // along with FMA, this could be a throughput win.
13917   if (VT == MVT::f32 && Subtarget->hasSSE1())
13918     RecipOp = "sqrtf";
13919   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13920            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13921     RecipOp = "vec-sqrtf";
13922   else
13923     return SDValue();
13924
13925   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13926   if (!Recips.isEnabled(RecipOp))
13927     return SDValue();
13928
13929   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13930   UseOneConstNR = false;
13931   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13932 }
13933
13934 /// The minimum architected relative accuracy is 2^-12. We need one
13935 /// Newton-Raphson step to have a good float result (24 bits of precision).
13936 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13937                                             DAGCombinerInfo &DCI,
13938                                             unsigned &RefinementSteps) const {
13939   EVT VT = Op.getValueType();
13940   const char *RecipOp;
13941
13942   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13943   // TODO: Add support for AVX512 (v16f32).
13944   // It is likely not profitable to do this for f64 because a double-precision
13945   // reciprocal estimate with refinement on x86 prior to FMA requires
13946   // 15 instructions: convert to single, rcpss, convert back to double, refine
13947   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13948   // along with FMA, this could be a throughput win.
13949   if (VT == MVT::f32 && Subtarget->hasSSE1())
13950     RecipOp = "divf";
13951   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13952            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13953     RecipOp = "vec-divf";
13954   else
13955     return SDValue();
13956
13957   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13958   if (!Recips.isEnabled(RecipOp))
13959     return SDValue();
13960
13961   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13962   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13963 }
13964
13965 /// If we have at least two divisions that use the same divisor, convert to
13966 /// multplication by a reciprocal. This may need to be adjusted for a given
13967 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13968 /// This is because we still need one division to calculate the reciprocal and
13969 /// then we need two multiplies by that reciprocal as replacements for the
13970 /// original divisions.
13971 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13972   return 2;
13973 }
13974
13975 static bool isAllOnes(SDValue V) {
13976   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13977   return C && C->isAllOnesValue();
13978 }
13979
13980 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13981 /// if it's possible.
13982 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13983                                      SDLoc dl, SelectionDAG &DAG) const {
13984   SDValue Op0 = And.getOperand(0);
13985   SDValue Op1 = And.getOperand(1);
13986   if (Op0.getOpcode() == ISD::TRUNCATE)
13987     Op0 = Op0.getOperand(0);
13988   if (Op1.getOpcode() == ISD::TRUNCATE)
13989     Op1 = Op1.getOperand(0);
13990
13991   SDValue LHS, RHS;
13992   if (Op1.getOpcode() == ISD::SHL)
13993     std::swap(Op0, Op1);
13994   if (Op0.getOpcode() == ISD::SHL) {
13995     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13996       if (And00C->getZExtValue() == 1) {
13997         // If we looked past a truncate, check that it's only truncating away
13998         // known zeros.
13999         unsigned BitWidth = Op0.getValueSizeInBits();
14000         unsigned AndBitWidth = And.getValueSizeInBits();
14001         if (BitWidth > AndBitWidth) {
14002           APInt Zeros, Ones;
14003           DAG.computeKnownBits(Op0, Zeros, Ones);
14004           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14005             return SDValue();
14006         }
14007         LHS = Op1;
14008         RHS = Op0.getOperand(1);
14009       }
14010   } else if (Op1.getOpcode() == ISD::Constant) {
14011     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14012     uint64_t AndRHSVal = AndRHS->getZExtValue();
14013     SDValue AndLHS = Op0;
14014
14015     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14016       LHS = AndLHS.getOperand(0);
14017       RHS = AndLHS.getOperand(1);
14018     }
14019
14020     // Use BT if the immediate can't be encoded in a TEST instruction.
14021     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14022       LHS = AndLHS;
14023       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14024     }
14025   }
14026
14027   if (LHS.getNode()) {
14028     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14029     // instruction.  Since the shift amount is in-range-or-undefined, we know
14030     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14031     // the encoding for the i16 version is larger than the i32 version.
14032     // Also promote i16 to i32 for performance / code size reason.
14033     if (LHS.getValueType() == MVT::i8 ||
14034         LHS.getValueType() == MVT::i16)
14035       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14036
14037     // If the operand types disagree, extend the shift amount to match.  Since
14038     // BT ignores high bits (like shifts) we can use anyextend.
14039     if (LHS.getValueType() != RHS.getValueType())
14040       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14041
14042     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14043     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14044     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14045                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14046   }
14047
14048   return SDValue();
14049 }
14050
14051 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14052 /// mask CMPs.
14053 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14054                               SDValue &Op1) {
14055   unsigned SSECC;
14056   bool Swap = false;
14057
14058   // SSE Condition code mapping:
14059   //  0 - EQ
14060   //  1 - LT
14061   //  2 - LE
14062   //  3 - UNORD
14063   //  4 - NEQ
14064   //  5 - NLT
14065   //  6 - NLE
14066   //  7 - ORD
14067   switch (SetCCOpcode) {
14068   default: llvm_unreachable("Unexpected SETCC condition");
14069   case ISD::SETOEQ:
14070   case ISD::SETEQ:  SSECC = 0; break;
14071   case ISD::SETOGT:
14072   case ISD::SETGT:  Swap = true; // Fallthrough
14073   case ISD::SETLT:
14074   case ISD::SETOLT: SSECC = 1; break;
14075   case ISD::SETOGE:
14076   case ISD::SETGE:  Swap = true; // Fallthrough
14077   case ISD::SETLE:
14078   case ISD::SETOLE: SSECC = 2; break;
14079   case ISD::SETUO:  SSECC = 3; break;
14080   case ISD::SETUNE:
14081   case ISD::SETNE:  SSECC = 4; break;
14082   case ISD::SETULE: Swap = true; // Fallthrough
14083   case ISD::SETUGE: SSECC = 5; break;
14084   case ISD::SETULT: Swap = true; // Fallthrough
14085   case ISD::SETUGT: SSECC = 6; break;
14086   case ISD::SETO:   SSECC = 7; break;
14087   case ISD::SETUEQ:
14088   case ISD::SETONE: SSECC = 8; break;
14089   }
14090   if (Swap)
14091     std::swap(Op0, Op1);
14092
14093   return SSECC;
14094 }
14095
14096 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14097 // ones, and then concatenate the result back.
14098 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14099   MVT VT = Op.getSimpleValueType();
14100
14101   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14102          "Unsupported value type for operation");
14103
14104   unsigned NumElems = VT.getVectorNumElements();
14105   SDLoc dl(Op);
14106   SDValue CC = Op.getOperand(2);
14107
14108   // Extract the LHS vectors
14109   SDValue LHS = Op.getOperand(0);
14110   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14111   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14112
14113   // Extract the RHS vectors
14114   SDValue RHS = Op.getOperand(1);
14115   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14116   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14117
14118   // Issue the operation on the smaller types and concatenate the result back
14119   MVT EltVT = VT.getVectorElementType();
14120   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14121   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14122                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14123                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14124 }
14125
14126 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14127   SDValue Op0 = Op.getOperand(0);
14128   SDValue Op1 = Op.getOperand(1);
14129   SDValue CC = Op.getOperand(2);
14130   MVT VT = Op.getSimpleValueType();
14131   SDLoc dl(Op);
14132
14133   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14134          "Unexpected type for boolean compare operation");
14135   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14136   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14137                                DAG.getConstant(-1, dl, VT));
14138   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14139                                DAG.getConstant(-1, dl, VT));
14140   switch (SetCCOpcode) {
14141   default: llvm_unreachable("Unexpected SETCC condition");
14142   case ISD::SETEQ:
14143     // (x == y) -> ~(x ^ y)
14144     return DAG.getNode(ISD::XOR, dl, VT,
14145                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14146                        DAG.getConstant(-1, dl, VT));
14147   case ISD::SETNE:
14148     // (x != y) -> (x ^ y)
14149     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14150   case ISD::SETUGT:
14151   case ISD::SETGT:
14152     // (x > y) -> (x & ~y)
14153     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14154   case ISD::SETULT:
14155   case ISD::SETLT:
14156     // (x < y) -> (~x & y)
14157     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14158   case ISD::SETULE:
14159   case ISD::SETLE:
14160     // (x <= y) -> (~x | y)
14161     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14162   case ISD::SETUGE:
14163   case ISD::SETGE:
14164     // (x >=y) -> (x | ~y)
14165     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14166   }
14167 }
14168
14169 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14170                                      const X86Subtarget *Subtarget) {
14171   SDValue Op0 = Op.getOperand(0);
14172   SDValue Op1 = Op.getOperand(1);
14173   SDValue CC = Op.getOperand(2);
14174   MVT VT = Op.getSimpleValueType();
14175   SDLoc dl(Op);
14176
14177   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14178          Op.getValueType().getScalarType() == MVT::i1 &&
14179          "Cannot set masked compare for this operation");
14180
14181   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14182   unsigned  Opc = 0;
14183   bool Unsigned = false;
14184   bool Swap = false;
14185   unsigned SSECC;
14186   switch (SetCCOpcode) {
14187   default: llvm_unreachable("Unexpected SETCC condition");
14188   case ISD::SETNE:  SSECC = 4; break;
14189   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14190   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14191   case ISD::SETLT:  Swap = true; //fall-through
14192   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14193   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14194   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14195   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14196   case ISD::SETULE: Unsigned = true; //fall-through
14197   case ISD::SETLE:  SSECC = 2; break;
14198   }
14199
14200   if (Swap)
14201     std::swap(Op0, Op1);
14202   if (Opc)
14203     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14204   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14205   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14206                      DAG.getConstant(SSECC, dl, MVT::i8));
14207 }
14208
14209 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14210 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14211 /// return an empty value.
14212 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14213 {
14214   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14215   if (!BV)
14216     return SDValue();
14217
14218   MVT VT = Op1.getSimpleValueType();
14219   MVT EVT = VT.getVectorElementType();
14220   unsigned n = VT.getVectorNumElements();
14221   SmallVector<SDValue, 8> ULTOp1;
14222
14223   for (unsigned i = 0; i < n; ++i) {
14224     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14225     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14226       return SDValue();
14227
14228     // Avoid underflow.
14229     APInt Val = Elt->getAPIntValue();
14230     if (Val == 0)
14231       return SDValue();
14232
14233     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14234   }
14235
14236   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14237 }
14238
14239 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14240                            SelectionDAG &DAG) {
14241   SDValue Op0 = Op.getOperand(0);
14242   SDValue Op1 = Op.getOperand(1);
14243   SDValue CC = Op.getOperand(2);
14244   MVT VT = Op.getSimpleValueType();
14245   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14246   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14247   SDLoc dl(Op);
14248
14249   if (isFP) {
14250 #ifndef NDEBUG
14251     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14252     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14253 #endif
14254
14255     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14256     unsigned Opc = X86ISD::CMPP;
14257     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14258       assert(VT.getVectorNumElements() <= 16);
14259       Opc = X86ISD::CMPM;
14260     }
14261     // In the two special cases we can't handle, emit two comparisons.
14262     if (SSECC == 8) {
14263       unsigned CC0, CC1;
14264       unsigned CombineOpc;
14265       if (SetCCOpcode == ISD::SETUEQ) {
14266         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14267       } else {
14268         assert(SetCCOpcode == ISD::SETONE);
14269         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14270       }
14271
14272       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14273                                  DAG.getConstant(CC0, dl, MVT::i8));
14274       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14275                                  DAG.getConstant(CC1, dl, MVT::i8));
14276       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14277     }
14278     // Handle all other FP comparisons here.
14279     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14280                        DAG.getConstant(SSECC, dl, MVT::i8));
14281   }
14282
14283   MVT VTOp0 = Op0.getSimpleValueType();
14284   assert(VTOp0 == Op1.getSimpleValueType() &&
14285          "Expected operands with same type!");
14286   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14287          "Invalid number of packed elements for source and destination!");
14288
14289   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14290     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14291     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14292     // legalizer firstly checks if the first operand in input to the setcc has
14293     // a legal type. If so, then it promotes the return type to that same type.
14294     // Otherwise, the return type is promoted to the 'next legal type' which,
14295     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14296     //
14297     // We reach this code only if the following two conditions are met:
14298     // 1. Both return type and operand type have been promoted to wider types
14299     //    by the type legalizer.
14300     // 2. The original operand type has been promoted to a 256-bit vector.
14301     //
14302     // Note that condition 2. only applies for AVX targets.
14303     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14304     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14305   }
14306
14307   // The non-AVX512 code below works under the assumption that source and
14308   // destination types are the same.
14309   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14310          "Value types for source and destination must be the same!");
14311
14312   // Break 256-bit integer vector compare into smaller ones.
14313   if (VT.is256BitVector() && !Subtarget->hasInt256())
14314     return Lower256IntVSETCC(Op, DAG);
14315
14316   EVT OpVT = Op1.getValueType();
14317   if (OpVT.getVectorElementType() == MVT::i1)
14318     return LowerBoolVSETCC_AVX512(Op, DAG);
14319
14320   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14321   if (Subtarget->hasAVX512()) {
14322     if (Op1.getValueType().is512BitVector() ||
14323         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14324         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14325       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14326
14327     // In AVX-512 architecture setcc returns mask with i1 elements,
14328     // But there is no compare instruction for i8 and i16 elements in KNL.
14329     // We are not talking about 512-bit operands in this case, these
14330     // types are illegal.
14331     if (MaskResult &&
14332         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14333          OpVT.getVectorElementType().getSizeInBits() >= 8))
14334       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14335                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14336   }
14337
14338   // Lower using XOP integer comparisons.
14339   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14340        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14341     // Translate compare code to XOP PCOM compare mode.
14342     unsigned CmpMode = 0;
14343     switch (SetCCOpcode) {
14344     default: llvm_unreachable("Unexpected SETCC condition");
14345     case ISD::SETULT:
14346     case ISD::SETLT: CmpMode = 0x00; break;
14347     case ISD::SETULE:
14348     case ISD::SETLE: CmpMode = 0x01; break;
14349     case ISD::SETUGT:
14350     case ISD::SETGT: CmpMode = 0x02; break;
14351     case ISD::SETUGE:
14352     case ISD::SETGE: CmpMode = 0x03; break;
14353     case ISD::SETEQ: CmpMode = 0x04; break;
14354     case ISD::SETNE: CmpMode = 0x05; break;
14355     }
14356
14357     // Are we comparing unsigned or signed integers?
14358     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14359       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14360
14361     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14362                        DAG.getConstant(CmpMode, dl, MVT::i8));
14363   }
14364
14365   // We are handling one of the integer comparisons here.  Since SSE only has
14366   // GT and EQ comparisons for integer, swapping operands and multiple
14367   // operations may be required for some comparisons.
14368   unsigned Opc;
14369   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14370   bool Subus = false;
14371
14372   switch (SetCCOpcode) {
14373   default: llvm_unreachable("Unexpected SETCC condition");
14374   case ISD::SETNE:  Invert = true;
14375   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14376   case ISD::SETLT:  Swap = true;
14377   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14378   case ISD::SETGE:  Swap = true;
14379   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14380                     Invert = true; break;
14381   case ISD::SETULT: Swap = true;
14382   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14383                     FlipSigns = true; break;
14384   case ISD::SETUGE: Swap = true;
14385   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14386                     FlipSigns = true; Invert = true; break;
14387   }
14388
14389   // Special case: Use min/max operations for SETULE/SETUGE
14390   MVT VET = VT.getVectorElementType();
14391   bool hasMinMax =
14392        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14393     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14394
14395   if (hasMinMax) {
14396     switch (SetCCOpcode) {
14397     default: break;
14398     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14399     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14400     }
14401
14402     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14403   }
14404
14405   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14406   if (!MinMax && hasSubus) {
14407     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14408     // Op0 u<= Op1:
14409     //   t = psubus Op0, Op1
14410     //   pcmpeq t, <0..0>
14411     switch (SetCCOpcode) {
14412     default: break;
14413     case ISD::SETULT: {
14414       // If the comparison is against a constant we can turn this into a
14415       // setule.  With psubus, setule does not require a swap.  This is
14416       // beneficial because the constant in the register is no longer
14417       // destructed as the destination so it can be hoisted out of a loop.
14418       // Only do this pre-AVX since vpcmp* is no longer destructive.
14419       if (Subtarget->hasAVX())
14420         break;
14421       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14422       if (ULEOp1.getNode()) {
14423         Op1 = ULEOp1;
14424         Subus = true; Invert = false; Swap = false;
14425       }
14426       break;
14427     }
14428     // Psubus is better than flip-sign because it requires no inversion.
14429     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14430     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14431     }
14432
14433     if (Subus) {
14434       Opc = X86ISD::SUBUS;
14435       FlipSigns = false;
14436     }
14437   }
14438
14439   if (Swap)
14440     std::swap(Op0, Op1);
14441
14442   // Check that the operation in question is available (most are plain SSE2,
14443   // but PCMPGTQ and PCMPEQQ have different requirements).
14444   if (VT == MVT::v2i64) {
14445     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14446       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14447
14448       // First cast everything to the right type.
14449       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14450       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14451
14452       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14453       // bits of the inputs before performing those operations. The lower
14454       // compare is always unsigned.
14455       SDValue SB;
14456       if (FlipSigns) {
14457         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14458       } else {
14459         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14460         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14461         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14462                          Sign, Zero, Sign, Zero);
14463       }
14464       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14465       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14466
14467       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14468       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14469       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14470
14471       // Create masks for only the low parts/high parts of the 64 bit integers.
14472       static const int MaskHi[] = { 1, 1, 3, 3 };
14473       static const int MaskLo[] = { 0, 0, 2, 2 };
14474       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14475       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14476       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14477
14478       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14479       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14480
14481       if (Invert)
14482         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14483
14484       return DAG.getBitcast(VT, Result);
14485     }
14486
14487     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14488       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14489       // pcmpeqd + pshufd + pand.
14490       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14491
14492       // First cast everything to the right type.
14493       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14494       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14495
14496       // Do the compare.
14497       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14498
14499       // Make sure the lower and upper halves are both all-ones.
14500       static const int Mask[] = { 1, 0, 3, 2 };
14501       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14502       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14503
14504       if (Invert)
14505         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14506
14507       return DAG.getBitcast(VT, Result);
14508     }
14509   }
14510
14511   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14512   // bits of the inputs before performing those operations.
14513   if (FlipSigns) {
14514     EVT EltVT = VT.getVectorElementType();
14515     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14516                                  VT);
14517     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14518     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14519   }
14520
14521   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14522
14523   // If the logical-not of the result is required, perform that now.
14524   if (Invert)
14525     Result = DAG.getNOT(dl, Result, VT);
14526
14527   if (MinMax)
14528     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14529
14530   if (Subus)
14531     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14532                          getZeroVector(VT, Subtarget, DAG, dl));
14533
14534   return Result;
14535 }
14536
14537 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14538
14539   MVT VT = Op.getSimpleValueType();
14540
14541   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14542
14543   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14544          && "SetCC type must be 8-bit or 1-bit integer");
14545   SDValue Op0 = Op.getOperand(0);
14546   SDValue Op1 = Op.getOperand(1);
14547   SDLoc dl(Op);
14548   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14549
14550   // Optimize to BT if possible.
14551   // Lower (X & (1 << N)) == 0 to BT(X, N).
14552   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14553   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14554   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14555       Op1.getOpcode() == ISD::Constant &&
14556       cast<ConstantSDNode>(Op1)->isNullValue() &&
14557       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14558     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14559     if (NewSetCC.getNode()) {
14560       if (VT == MVT::i1)
14561         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14562       return NewSetCC;
14563     }
14564   }
14565
14566   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14567   // these.
14568   if (Op1.getOpcode() == ISD::Constant &&
14569       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14570        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14571       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14572
14573     // If the input is a setcc, then reuse the input setcc or use a new one with
14574     // the inverted condition.
14575     if (Op0.getOpcode() == X86ISD::SETCC) {
14576       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14577       bool Invert = (CC == ISD::SETNE) ^
14578         cast<ConstantSDNode>(Op1)->isNullValue();
14579       if (!Invert)
14580         return Op0;
14581
14582       CCode = X86::GetOppositeBranchCondition(CCode);
14583       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14584                                   DAG.getConstant(CCode, dl, MVT::i8),
14585                                   Op0.getOperand(1));
14586       if (VT == MVT::i1)
14587         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14588       return SetCC;
14589     }
14590   }
14591   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14592       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14593       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14594
14595     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14596     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14597   }
14598
14599   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14600   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14601   if (X86CC == X86::COND_INVALID)
14602     return SDValue();
14603
14604   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14605   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14606   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14607                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14608   if (VT == MVT::i1)
14609     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14610   return SetCC;
14611 }
14612
14613 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14614 static bool isX86LogicalCmp(SDValue Op) {
14615   unsigned Opc = Op.getNode()->getOpcode();
14616   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14617       Opc == X86ISD::SAHF)
14618     return true;
14619   if (Op.getResNo() == 1 &&
14620       (Opc == X86ISD::ADD ||
14621        Opc == X86ISD::SUB ||
14622        Opc == X86ISD::ADC ||
14623        Opc == X86ISD::SBB ||
14624        Opc == X86ISD::SMUL ||
14625        Opc == X86ISD::UMUL ||
14626        Opc == X86ISD::INC ||
14627        Opc == X86ISD::DEC ||
14628        Opc == X86ISD::OR ||
14629        Opc == X86ISD::XOR ||
14630        Opc == X86ISD::AND))
14631     return true;
14632
14633   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14634     return true;
14635
14636   return false;
14637 }
14638
14639 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14640   if (V.getOpcode() != ISD::TRUNCATE)
14641     return false;
14642
14643   SDValue VOp0 = V.getOperand(0);
14644   unsigned InBits = VOp0.getValueSizeInBits();
14645   unsigned Bits = V.getValueSizeInBits();
14646   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14647 }
14648
14649 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14650   bool addTest = true;
14651   SDValue Cond  = Op.getOperand(0);
14652   SDValue Op1 = Op.getOperand(1);
14653   SDValue Op2 = Op.getOperand(2);
14654   SDLoc DL(Op);
14655   EVT VT = Op1.getValueType();
14656   SDValue CC;
14657
14658   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14659   // are available or VBLENDV if AVX is available.
14660   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14661   if (Cond.getOpcode() == ISD::SETCC &&
14662       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14663        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14664       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14665     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14666     int SSECC = translateX86FSETCC(
14667         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14668
14669     if (SSECC != 8) {
14670       if (Subtarget->hasAVX512()) {
14671         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14672                                   DAG.getConstant(SSECC, DL, MVT::i8));
14673         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14674       }
14675
14676       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14677                                 DAG.getConstant(SSECC, DL, MVT::i8));
14678
14679       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14680       // of 3 logic instructions for size savings and potentially speed.
14681       // Unfortunately, there is no scalar form of VBLENDV.
14682
14683       // If either operand is a constant, don't try this. We can expect to
14684       // optimize away at least one of the logic instructions later in that
14685       // case, so that sequence would be faster than a variable blend.
14686
14687       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14688       // uses XMM0 as the selection register. That may need just as many
14689       // instructions as the AND/ANDN/OR sequence due to register moves, so
14690       // don't bother.
14691
14692       if (Subtarget->hasAVX() &&
14693           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14694
14695         // Convert to vectors, do a VSELECT, and convert back to scalar.
14696         // All of the conversions should be optimized away.
14697
14698         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14699         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14700         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14701         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14702
14703         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14704         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14705
14706         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14707
14708         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14709                            VSel, DAG.getIntPtrConstant(0, DL));
14710       }
14711       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14712       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14713       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14714     }
14715   }
14716
14717   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14718     SDValue Op1Scalar;
14719     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14720       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14721     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14722       Op1Scalar = Op1.getOperand(0);
14723     SDValue Op2Scalar;
14724     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14725       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14726     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14727       Op2Scalar = Op2.getOperand(0);
14728     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14729       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14730                                       Op1Scalar.getValueType(),
14731                                       Cond, Op1Scalar, Op2Scalar);
14732       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14733         return DAG.getBitcast(VT, newSelect);
14734       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14735       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14736                          DAG.getIntPtrConstant(0, DL));
14737     }
14738   }
14739
14740   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14741     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14742     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14743                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14744     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14745                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14746     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14747                                     Cond, Op1, Op2);
14748     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14749   }
14750
14751   if (Cond.getOpcode() == ISD::SETCC) {
14752     SDValue NewCond = LowerSETCC(Cond, DAG);
14753     if (NewCond.getNode())
14754       Cond = NewCond;
14755   }
14756
14757   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14758   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14759   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14760   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14761   if (Cond.getOpcode() == X86ISD::SETCC &&
14762       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14763       isZero(Cond.getOperand(1).getOperand(1))) {
14764     SDValue Cmp = Cond.getOperand(1);
14765
14766     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14767
14768     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14769         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14770       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14771
14772       SDValue CmpOp0 = Cmp.getOperand(0);
14773       // Apply further optimizations for special cases
14774       // (select (x != 0), -1, 0) -> neg & sbb
14775       // (select (x == 0), 0, -1) -> neg & sbb
14776       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14777         if (YC->isNullValue() &&
14778             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14779           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14780           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14781                                     DAG.getConstant(0, DL,
14782                                                     CmpOp0.getValueType()),
14783                                     CmpOp0);
14784           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14785                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14786                                     SDValue(Neg.getNode(), 1));
14787           return Res;
14788         }
14789
14790       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14791                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14792       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14793
14794       SDValue Res =   // Res = 0 or -1.
14795         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14796                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14797
14798       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14799         Res = DAG.getNOT(DL, Res, Res.getValueType());
14800
14801       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14802       if (!N2C || !N2C->isNullValue())
14803         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14804       return Res;
14805     }
14806   }
14807
14808   // Look past (and (setcc_carry (cmp ...)), 1).
14809   if (Cond.getOpcode() == ISD::AND &&
14810       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14811     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14812     if (C && C->getAPIntValue() == 1)
14813       Cond = Cond.getOperand(0);
14814   }
14815
14816   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14817   // setting operand in place of the X86ISD::SETCC.
14818   unsigned CondOpcode = Cond.getOpcode();
14819   if (CondOpcode == X86ISD::SETCC ||
14820       CondOpcode == X86ISD::SETCC_CARRY) {
14821     CC = Cond.getOperand(0);
14822
14823     SDValue Cmp = Cond.getOperand(1);
14824     unsigned Opc = Cmp.getOpcode();
14825     MVT VT = Op.getSimpleValueType();
14826
14827     bool IllegalFPCMov = false;
14828     if (VT.isFloatingPoint() && !VT.isVector() &&
14829         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14830       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14831
14832     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14833         Opc == X86ISD::BT) { // FIXME
14834       Cond = Cmp;
14835       addTest = false;
14836     }
14837   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14838              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14839              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14840               Cond.getOperand(0).getValueType() != MVT::i8)) {
14841     SDValue LHS = Cond.getOperand(0);
14842     SDValue RHS = Cond.getOperand(1);
14843     unsigned X86Opcode;
14844     unsigned X86Cond;
14845     SDVTList VTs;
14846     switch (CondOpcode) {
14847     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14848     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14849     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14850     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14851     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14852     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14853     default: llvm_unreachable("unexpected overflowing operator");
14854     }
14855     if (CondOpcode == ISD::UMULO)
14856       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14857                           MVT::i32);
14858     else
14859       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14860
14861     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14862
14863     if (CondOpcode == ISD::UMULO)
14864       Cond = X86Op.getValue(2);
14865     else
14866       Cond = X86Op.getValue(1);
14867
14868     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14869     addTest = false;
14870   }
14871
14872   if (addTest) {
14873     // Look past the truncate if the high bits are known zero.
14874     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14875       Cond = Cond.getOperand(0);
14876
14877     // We know the result of AND is compared against zero. Try to match
14878     // it to BT.
14879     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14880       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14881       if (NewSetCC.getNode()) {
14882         CC = NewSetCC.getOperand(0);
14883         Cond = NewSetCC.getOperand(1);
14884         addTest = false;
14885       }
14886     }
14887   }
14888
14889   if (addTest) {
14890     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14891     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14892   }
14893
14894   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14895   // a <  b ?  0 : -1 -> RES = setcc_carry
14896   // a >= b ? -1 :  0 -> RES = setcc_carry
14897   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14898   if (Cond.getOpcode() == X86ISD::SUB) {
14899     Cond = ConvertCmpIfNecessary(Cond, DAG);
14900     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14901
14902     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14903         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14904       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14905                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14906                                 Cond);
14907       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14908         return DAG.getNOT(DL, Res, Res.getValueType());
14909       return Res;
14910     }
14911   }
14912
14913   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14914   // widen the cmov and push the truncate through. This avoids introducing a new
14915   // branch during isel and doesn't add any extensions.
14916   if (Op.getValueType() == MVT::i8 &&
14917       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14918     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14919     if (T1.getValueType() == T2.getValueType() &&
14920         // Blacklist CopyFromReg to avoid partial register stalls.
14921         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14922       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14923       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14924       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14925     }
14926   }
14927
14928   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14929   // condition is true.
14930   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14931   SDValue Ops[] = { Op2, Op1, CC, Cond };
14932   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14933 }
14934
14935 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14936                                        const X86Subtarget *Subtarget,
14937                                        SelectionDAG &DAG) {
14938   MVT VT = Op->getSimpleValueType(0);
14939   SDValue In = Op->getOperand(0);
14940   MVT InVT = In.getSimpleValueType();
14941   MVT VTElt = VT.getVectorElementType();
14942   MVT InVTElt = InVT.getVectorElementType();
14943   SDLoc dl(Op);
14944
14945   // SKX processor
14946   if ((InVTElt == MVT::i1) &&
14947       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14948         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14949
14950        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14951         VTElt.getSizeInBits() <= 16)) ||
14952
14953        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14954         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14955
14956        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14957         VTElt.getSizeInBits() >= 32))))
14958     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14959
14960   unsigned int NumElts = VT.getVectorNumElements();
14961
14962   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14963     return SDValue();
14964
14965   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14966     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14967       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14968     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14969   }
14970
14971   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14972   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14973   SDValue NegOne =
14974    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14975                    ExtVT);
14976   SDValue Zero =
14977    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14978
14979   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14980   if (VT.is512BitVector())
14981     return V;
14982   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14983 }
14984
14985 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14986                                              const X86Subtarget *Subtarget,
14987                                              SelectionDAG &DAG) {
14988   SDValue In = Op->getOperand(0);
14989   MVT VT = Op->getSimpleValueType(0);
14990   MVT InVT = In.getSimpleValueType();
14991   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14992
14993   MVT InSVT = InVT.getScalarType();
14994   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14995
14996   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14997     return SDValue();
14998   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14999     return SDValue();
15000
15001   SDLoc dl(Op);
15002
15003   // SSE41 targets can use the pmovsx* instructions directly.
15004   if (Subtarget->hasSSE41())
15005     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15006
15007   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15008   SDValue Curr = In;
15009   MVT CurrVT = InVT;
15010
15011   // As SRAI is only available on i16/i32 types, we expand only up to i32
15012   // and handle i64 separately.
15013   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
15014     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15015     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15016     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15017     Curr = DAG.getBitcast(CurrVT, Curr);
15018   }
15019
15020   SDValue SignExt = Curr;
15021   if (CurrVT != InVT) {
15022     unsigned SignExtShift =
15023         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
15024     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15025                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15026   }
15027
15028   if (CurrVT == VT)
15029     return SignExt;
15030
15031   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15032     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15033                                DAG.getConstant(31, dl, MVT::i8));
15034     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15035     return DAG.getBitcast(VT, Ext);
15036   }
15037
15038   return SDValue();
15039 }
15040
15041 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15042                                 SelectionDAG &DAG) {
15043   MVT VT = Op->getSimpleValueType(0);
15044   SDValue In = Op->getOperand(0);
15045   MVT InVT = In.getSimpleValueType();
15046   SDLoc dl(Op);
15047
15048   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15049     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15050
15051   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15052       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15053       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15054     return SDValue();
15055
15056   if (Subtarget->hasInt256())
15057     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15058
15059   // Optimize vectors in AVX mode
15060   // Sign extend  v8i16 to v8i32 and
15061   //              v4i32 to v4i64
15062   //
15063   // Divide input vector into two parts
15064   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15065   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15066   // concat the vectors to original VT
15067
15068   unsigned NumElems = InVT.getVectorNumElements();
15069   SDValue Undef = DAG.getUNDEF(InVT);
15070
15071   SmallVector<int,8> ShufMask1(NumElems, -1);
15072   for (unsigned i = 0; i != NumElems/2; ++i)
15073     ShufMask1[i] = i;
15074
15075   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15076
15077   SmallVector<int,8> ShufMask2(NumElems, -1);
15078   for (unsigned i = 0; i != NumElems/2; ++i)
15079     ShufMask2[i] = i + NumElems/2;
15080
15081   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15082
15083   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
15084                                 VT.getVectorNumElements()/2);
15085
15086   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15087   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15088
15089   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15090 }
15091
15092 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15093 // may emit an illegal shuffle but the expansion is still better than scalar
15094 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15095 // we'll emit a shuffle and a arithmetic shift.
15096 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15097 // TODO: It is possible to support ZExt by zeroing the undef values during
15098 // the shuffle phase or after the shuffle.
15099 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15100                                  SelectionDAG &DAG) {
15101   MVT RegVT = Op.getSimpleValueType();
15102   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15103   assert(RegVT.isInteger() &&
15104          "We only custom lower integer vector sext loads.");
15105
15106   // Nothing useful we can do without SSE2 shuffles.
15107   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15108
15109   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15110   SDLoc dl(Ld);
15111   EVT MemVT = Ld->getMemoryVT();
15112   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15113   unsigned RegSz = RegVT.getSizeInBits();
15114
15115   ISD::LoadExtType Ext = Ld->getExtensionType();
15116
15117   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15118          && "Only anyext and sext are currently implemented.");
15119   assert(MemVT != RegVT && "Cannot extend to the same type");
15120   assert(MemVT.isVector() && "Must load a vector from memory");
15121
15122   unsigned NumElems = RegVT.getVectorNumElements();
15123   unsigned MemSz = MemVT.getSizeInBits();
15124   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15125
15126   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15127     // The only way in which we have a legal 256-bit vector result but not the
15128     // integer 256-bit operations needed to directly lower a sextload is if we
15129     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15130     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15131     // correctly legalized. We do this late to allow the canonical form of
15132     // sextload to persist throughout the rest of the DAG combiner -- it wants
15133     // to fold together any extensions it can, and so will fuse a sign_extend
15134     // of an sextload into a sextload targeting a wider value.
15135     SDValue Load;
15136     if (MemSz == 128) {
15137       // Just switch this to a normal load.
15138       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15139                                        "it must be a legal 128-bit vector "
15140                                        "type!");
15141       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15142                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15143                   Ld->isInvariant(), Ld->getAlignment());
15144     } else {
15145       assert(MemSz < 128 &&
15146              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15147       // Do an sext load to a 128-bit vector type. We want to use the same
15148       // number of elements, but elements half as wide. This will end up being
15149       // recursively lowered by this routine, but will succeed as we definitely
15150       // have all the necessary features if we're using AVX1.
15151       EVT HalfEltVT =
15152           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15153       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15154       Load =
15155           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15156                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15157                          Ld->isNonTemporal(), Ld->isInvariant(),
15158                          Ld->getAlignment());
15159     }
15160
15161     // Replace chain users with the new chain.
15162     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15163     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15164
15165     // Finally, do a normal sign-extend to the desired register.
15166     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15167   }
15168
15169   // All sizes must be a power of two.
15170   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15171          "Non-power-of-two elements are not custom lowered!");
15172
15173   // Attempt to load the original value using scalar loads.
15174   // Find the largest scalar type that divides the total loaded size.
15175   MVT SclrLoadTy = MVT::i8;
15176   for (MVT Tp : MVT::integer_valuetypes()) {
15177     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15178       SclrLoadTy = Tp;
15179     }
15180   }
15181
15182   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15183   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15184       (64 <= MemSz))
15185     SclrLoadTy = MVT::f64;
15186
15187   // Calculate the number of scalar loads that we need to perform
15188   // in order to load our vector from memory.
15189   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15190
15191   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15192          "Can only lower sext loads with a single scalar load!");
15193
15194   unsigned loadRegZize = RegSz;
15195   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15196     loadRegZize = 128;
15197
15198   // Represent our vector as a sequence of elements which are the
15199   // largest scalar that we can load.
15200   EVT LoadUnitVecVT = EVT::getVectorVT(
15201       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15202
15203   // Represent the data using the same element type that is stored in
15204   // memory. In practice, we ''widen'' MemVT.
15205   EVT WideVecVT =
15206       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15207                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15208
15209   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15210          "Invalid vector type");
15211
15212   // We can't shuffle using an illegal type.
15213   assert(TLI.isTypeLegal(WideVecVT) &&
15214          "We only lower types that form legal widened vector types");
15215
15216   SmallVector<SDValue, 8> Chains;
15217   SDValue Ptr = Ld->getBasePtr();
15218   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15219                                       TLI.getPointerTy(DAG.getDataLayout()));
15220   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15221
15222   for (unsigned i = 0; i < NumLoads; ++i) {
15223     // Perform a single load.
15224     SDValue ScalarLoad =
15225         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15226                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15227                     Ld->getAlignment());
15228     Chains.push_back(ScalarLoad.getValue(1));
15229     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15230     // another round of DAGCombining.
15231     if (i == 0)
15232       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15233     else
15234       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15235                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15236
15237     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15238   }
15239
15240   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15241
15242   // Bitcast the loaded value to a vector of the original element type, in
15243   // the size of the target vector type.
15244   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15245   unsigned SizeRatio = RegSz / MemSz;
15246
15247   if (Ext == ISD::SEXTLOAD) {
15248     // If we have SSE4.1, we can directly emit a VSEXT node.
15249     if (Subtarget->hasSSE41()) {
15250       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15251       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15252       return Sext;
15253     }
15254
15255     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15256     // lanes.
15257     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15258            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15259
15260     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15261     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15262     return Shuff;
15263   }
15264
15265   // Redistribute the loaded elements into the different locations.
15266   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15267   for (unsigned i = 0; i != NumElems; ++i)
15268     ShuffleVec[i * SizeRatio] = i;
15269
15270   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15271                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15272
15273   // Bitcast to the requested type.
15274   Shuff = DAG.getBitcast(RegVT, Shuff);
15275   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15276   return Shuff;
15277 }
15278
15279 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15280 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15281 // from the AND / OR.
15282 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15283   Opc = Op.getOpcode();
15284   if (Opc != ISD::OR && Opc != ISD::AND)
15285     return false;
15286   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15287           Op.getOperand(0).hasOneUse() &&
15288           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15289           Op.getOperand(1).hasOneUse());
15290 }
15291
15292 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15293 // 1 and that the SETCC node has a single use.
15294 static bool isXor1OfSetCC(SDValue Op) {
15295   if (Op.getOpcode() != ISD::XOR)
15296     return false;
15297   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15298   if (N1C && N1C->getAPIntValue() == 1) {
15299     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15300       Op.getOperand(0).hasOneUse();
15301   }
15302   return false;
15303 }
15304
15305 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15306   bool addTest = true;
15307   SDValue Chain = Op.getOperand(0);
15308   SDValue Cond  = Op.getOperand(1);
15309   SDValue Dest  = Op.getOperand(2);
15310   SDLoc dl(Op);
15311   SDValue CC;
15312   bool Inverted = false;
15313
15314   if (Cond.getOpcode() == ISD::SETCC) {
15315     // Check for setcc([su]{add,sub,mul}o == 0).
15316     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15317         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15318         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15319         Cond.getOperand(0).getResNo() == 1 &&
15320         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15321          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15322          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15323          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15324          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15325          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15326       Inverted = true;
15327       Cond = Cond.getOperand(0);
15328     } else {
15329       SDValue NewCond = LowerSETCC(Cond, DAG);
15330       if (NewCond.getNode())
15331         Cond = NewCond;
15332     }
15333   }
15334 #if 0
15335   // FIXME: LowerXALUO doesn't handle these!!
15336   else if (Cond.getOpcode() == X86ISD::ADD  ||
15337            Cond.getOpcode() == X86ISD::SUB  ||
15338            Cond.getOpcode() == X86ISD::SMUL ||
15339            Cond.getOpcode() == X86ISD::UMUL)
15340     Cond = LowerXALUO(Cond, DAG);
15341 #endif
15342
15343   // Look pass (and (setcc_carry (cmp ...)), 1).
15344   if (Cond.getOpcode() == ISD::AND &&
15345       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15346     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15347     if (C && C->getAPIntValue() == 1)
15348       Cond = Cond.getOperand(0);
15349   }
15350
15351   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15352   // setting operand in place of the X86ISD::SETCC.
15353   unsigned CondOpcode = Cond.getOpcode();
15354   if (CondOpcode == X86ISD::SETCC ||
15355       CondOpcode == X86ISD::SETCC_CARRY) {
15356     CC = Cond.getOperand(0);
15357
15358     SDValue Cmp = Cond.getOperand(1);
15359     unsigned Opc = Cmp.getOpcode();
15360     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15361     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15362       Cond = Cmp;
15363       addTest = false;
15364     } else {
15365       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15366       default: break;
15367       case X86::COND_O:
15368       case X86::COND_B:
15369         // These can only come from an arithmetic instruction with overflow,
15370         // e.g. SADDO, UADDO.
15371         Cond = Cond.getNode()->getOperand(1);
15372         addTest = false;
15373         break;
15374       }
15375     }
15376   }
15377   CondOpcode = Cond.getOpcode();
15378   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15379       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15380       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15381        Cond.getOperand(0).getValueType() != MVT::i8)) {
15382     SDValue LHS = Cond.getOperand(0);
15383     SDValue RHS = Cond.getOperand(1);
15384     unsigned X86Opcode;
15385     unsigned X86Cond;
15386     SDVTList VTs;
15387     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15388     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15389     // X86ISD::INC).
15390     switch (CondOpcode) {
15391     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15392     case ISD::SADDO:
15393       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15394         if (C->isOne()) {
15395           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15396           break;
15397         }
15398       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15399     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15400     case ISD::SSUBO:
15401       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15402         if (C->isOne()) {
15403           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15404           break;
15405         }
15406       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15407     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15408     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15409     default: llvm_unreachable("unexpected overflowing operator");
15410     }
15411     if (Inverted)
15412       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15413     if (CondOpcode == ISD::UMULO)
15414       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15415                           MVT::i32);
15416     else
15417       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15418
15419     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15420
15421     if (CondOpcode == ISD::UMULO)
15422       Cond = X86Op.getValue(2);
15423     else
15424       Cond = X86Op.getValue(1);
15425
15426     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15427     addTest = false;
15428   } else {
15429     unsigned CondOpc;
15430     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15431       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15432       if (CondOpc == ISD::OR) {
15433         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15434         // two branches instead of an explicit OR instruction with a
15435         // separate test.
15436         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15437             isX86LogicalCmp(Cmp)) {
15438           CC = Cond.getOperand(0).getOperand(0);
15439           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15440                               Chain, Dest, CC, Cmp);
15441           CC = Cond.getOperand(1).getOperand(0);
15442           Cond = Cmp;
15443           addTest = false;
15444         }
15445       } else { // ISD::AND
15446         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15447         // two branches instead of an explicit AND instruction with a
15448         // separate test. However, we only do this if this block doesn't
15449         // have a fall-through edge, because this requires an explicit
15450         // jmp when the condition is false.
15451         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15452             isX86LogicalCmp(Cmp) &&
15453             Op.getNode()->hasOneUse()) {
15454           X86::CondCode CCode =
15455             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15456           CCode = X86::GetOppositeBranchCondition(CCode);
15457           CC = DAG.getConstant(CCode, dl, MVT::i8);
15458           SDNode *User = *Op.getNode()->use_begin();
15459           // Look for an unconditional branch following this conditional branch.
15460           // We need this because we need to reverse the successors in order
15461           // to implement FCMP_OEQ.
15462           if (User->getOpcode() == ISD::BR) {
15463             SDValue FalseBB = User->getOperand(1);
15464             SDNode *NewBR =
15465               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15466             assert(NewBR == User);
15467             (void)NewBR;
15468             Dest = FalseBB;
15469
15470             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15471                                 Chain, Dest, CC, Cmp);
15472             X86::CondCode CCode =
15473               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15474             CCode = X86::GetOppositeBranchCondition(CCode);
15475             CC = DAG.getConstant(CCode, dl, MVT::i8);
15476             Cond = Cmp;
15477             addTest = false;
15478           }
15479         }
15480       }
15481     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15482       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15483       // It should be transformed during dag combiner except when the condition
15484       // is set by a arithmetics with overflow node.
15485       X86::CondCode CCode =
15486         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15487       CCode = X86::GetOppositeBranchCondition(CCode);
15488       CC = DAG.getConstant(CCode, dl, MVT::i8);
15489       Cond = Cond.getOperand(0).getOperand(1);
15490       addTest = false;
15491     } else if (Cond.getOpcode() == ISD::SETCC &&
15492                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15493       // For FCMP_OEQ, we can emit
15494       // two branches instead of an explicit AND instruction with a
15495       // separate test. However, we only do this if this block doesn't
15496       // have a fall-through edge, because this requires an explicit
15497       // jmp when the condition is false.
15498       if (Op.getNode()->hasOneUse()) {
15499         SDNode *User = *Op.getNode()->use_begin();
15500         // Look for an unconditional branch following this conditional branch.
15501         // We need this because we need to reverse the successors in order
15502         // to implement FCMP_OEQ.
15503         if (User->getOpcode() == ISD::BR) {
15504           SDValue FalseBB = User->getOperand(1);
15505           SDNode *NewBR =
15506             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15507           assert(NewBR == User);
15508           (void)NewBR;
15509           Dest = FalseBB;
15510
15511           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15512                                     Cond.getOperand(0), Cond.getOperand(1));
15513           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15514           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15515           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15516                               Chain, Dest, CC, Cmp);
15517           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15518           Cond = Cmp;
15519           addTest = false;
15520         }
15521       }
15522     } else if (Cond.getOpcode() == ISD::SETCC &&
15523                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15524       // For FCMP_UNE, we can emit
15525       // two branches instead of an explicit AND instruction with a
15526       // separate test. However, we only do this if this block doesn't
15527       // have a fall-through edge, because this requires an explicit
15528       // jmp when the condition is false.
15529       if (Op.getNode()->hasOneUse()) {
15530         SDNode *User = *Op.getNode()->use_begin();
15531         // Look for an unconditional branch following this conditional branch.
15532         // We need this because we need to reverse the successors in order
15533         // to implement FCMP_UNE.
15534         if (User->getOpcode() == ISD::BR) {
15535           SDValue FalseBB = User->getOperand(1);
15536           SDNode *NewBR =
15537             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15538           assert(NewBR == User);
15539           (void)NewBR;
15540
15541           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15542                                     Cond.getOperand(0), Cond.getOperand(1));
15543           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15544           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15545           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15546                               Chain, Dest, CC, Cmp);
15547           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15548           Cond = Cmp;
15549           addTest = false;
15550           Dest = FalseBB;
15551         }
15552       }
15553     }
15554   }
15555
15556   if (addTest) {
15557     // Look pass the truncate if the high bits are known zero.
15558     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15559         Cond = Cond.getOperand(0);
15560
15561     // We know the result of AND is compared against zero. Try to match
15562     // it to BT.
15563     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15564       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15565       if (NewSetCC.getNode()) {
15566         CC = NewSetCC.getOperand(0);
15567         Cond = NewSetCC.getOperand(1);
15568         addTest = false;
15569       }
15570     }
15571   }
15572
15573   if (addTest) {
15574     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15575     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15576     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15577   }
15578   Cond = ConvertCmpIfNecessary(Cond, DAG);
15579   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15580                      Chain, Dest, CC, Cond);
15581 }
15582
15583 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15584 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15585 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15586 // that the guard pages used by the OS virtual memory manager are allocated in
15587 // correct sequence.
15588 SDValue
15589 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15590                                            SelectionDAG &DAG) const {
15591   MachineFunction &MF = DAG.getMachineFunction();
15592   bool SplitStack = MF.shouldSplitStack();
15593   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15594                SplitStack;
15595   SDLoc dl(Op);
15596
15597   if (!Lower) {
15598     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15599     SDNode* Node = Op.getNode();
15600
15601     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15602     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15603         " not tell us which reg is the stack pointer!");
15604     EVT VT = Node->getValueType(0);
15605     SDValue Tmp1 = SDValue(Node, 0);
15606     SDValue Tmp2 = SDValue(Node, 1);
15607     SDValue Tmp3 = Node->getOperand(2);
15608     SDValue Chain = Tmp1.getOperand(0);
15609
15610     // Chain the dynamic stack allocation so that it doesn't modify the stack
15611     // pointer when other instructions are using the stack.
15612     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15613         SDLoc(Node));
15614
15615     SDValue Size = Tmp2.getOperand(1);
15616     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15617     Chain = SP.getValue(1);
15618     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15619     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15620     unsigned StackAlign = TFI.getStackAlignment();
15621     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15622     if (Align > StackAlign)
15623       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15624           DAG.getConstant(-(uint64_t)Align, dl, VT));
15625     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15626
15627     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15628         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15629         SDLoc(Node));
15630
15631     SDValue Ops[2] = { Tmp1, Tmp2 };
15632     return DAG.getMergeValues(Ops, dl);
15633   }
15634
15635   // Get the inputs.
15636   SDValue Chain = Op.getOperand(0);
15637   SDValue Size  = Op.getOperand(1);
15638   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15639   EVT VT = Op.getNode()->getValueType(0);
15640
15641   bool Is64Bit = Subtarget->is64Bit();
15642   MVT SPTy = getPointerTy(DAG.getDataLayout());
15643
15644   if (SplitStack) {
15645     MachineRegisterInfo &MRI = MF.getRegInfo();
15646
15647     if (Is64Bit) {
15648       // The 64 bit implementation of segmented stacks needs to clobber both r10
15649       // r11. This makes it impossible to use it along with nested parameters.
15650       const Function *F = MF.getFunction();
15651
15652       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15653            I != E; ++I)
15654         if (I->hasNestAttr())
15655           report_fatal_error("Cannot use segmented stacks with functions that "
15656                              "have nested arguments.");
15657     }
15658
15659     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15660     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15661     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15662     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15663                                 DAG.getRegister(Vreg, SPTy));
15664     SDValue Ops1[2] = { Value, Chain };
15665     return DAG.getMergeValues(Ops1, dl);
15666   } else {
15667     SDValue Flag;
15668     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15669
15670     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15671     Flag = Chain.getValue(1);
15672     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15673
15674     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15675
15676     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15677     unsigned SPReg = RegInfo->getStackRegister();
15678     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15679     Chain = SP.getValue(1);
15680
15681     if (Align) {
15682       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15683                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15684       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15685     }
15686
15687     SDValue Ops1[2] = { SP, Chain };
15688     return DAG.getMergeValues(Ops1, dl);
15689   }
15690 }
15691
15692 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15693   MachineFunction &MF = DAG.getMachineFunction();
15694   auto PtrVT = getPointerTy(MF.getDataLayout());
15695   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15696
15697   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15698   SDLoc DL(Op);
15699
15700   if (!Subtarget->is64Bit() ||
15701       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15702     // vastart just stores the address of the VarArgsFrameIndex slot into the
15703     // memory location argument.
15704     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15705     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15706                         MachinePointerInfo(SV), false, false, 0);
15707   }
15708
15709   // __va_list_tag:
15710   //   gp_offset         (0 - 6 * 8)
15711   //   fp_offset         (48 - 48 + 8 * 16)
15712   //   overflow_arg_area (point to parameters coming in memory).
15713   //   reg_save_area
15714   SmallVector<SDValue, 8> MemOps;
15715   SDValue FIN = Op.getOperand(1);
15716   // Store gp_offset
15717   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15718                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15719                                                DL, MVT::i32),
15720                                FIN, MachinePointerInfo(SV), false, false, 0);
15721   MemOps.push_back(Store);
15722
15723   // Store fp_offset
15724   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15725   Store = DAG.getStore(Op.getOperand(0), DL,
15726                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15727                                        MVT::i32),
15728                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15729   MemOps.push_back(Store);
15730
15731   // Store ptr to overflow_arg_area
15732   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15733   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15734   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15735                        MachinePointerInfo(SV, 8),
15736                        false, false, 0);
15737   MemOps.push_back(Store);
15738
15739   // Store ptr to reg_save_area.
15740   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15741       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15742   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15743   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15744       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15745   MemOps.push_back(Store);
15746   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15747 }
15748
15749 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15750   assert(Subtarget->is64Bit() &&
15751          "LowerVAARG only handles 64-bit va_arg!");
15752   assert(Op.getNode()->getNumOperands() == 4);
15753
15754   MachineFunction &MF = DAG.getMachineFunction();
15755   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15756     // The Win64 ABI uses char* instead of a structure.
15757     return DAG.expandVAArg(Op.getNode());
15758
15759   SDValue Chain = Op.getOperand(0);
15760   SDValue SrcPtr = Op.getOperand(1);
15761   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15762   unsigned Align = Op.getConstantOperandVal(3);
15763   SDLoc dl(Op);
15764
15765   EVT ArgVT = Op.getNode()->getValueType(0);
15766   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15767   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15768   uint8_t ArgMode;
15769
15770   // Decide which area this value should be read from.
15771   // TODO: Implement the AMD64 ABI in its entirety. This simple
15772   // selection mechanism works only for the basic types.
15773   if (ArgVT == MVT::f80) {
15774     llvm_unreachable("va_arg for f80 not yet implemented");
15775   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15776     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15777   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15778     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15779   } else {
15780     llvm_unreachable("Unhandled argument type in LowerVAARG");
15781   }
15782
15783   if (ArgMode == 2) {
15784     // Sanity Check: Make sure using fp_offset makes sense.
15785     assert(!Subtarget->useSoftFloat() &&
15786            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15787            Subtarget->hasSSE1());
15788   }
15789
15790   // Insert VAARG_64 node into the DAG
15791   // VAARG_64 returns two values: Variable Argument Address, Chain
15792   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15793                        DAG.getConstant(ArgMode, dl, MVT::i8),
15794                        DAG.getConstant(Align, dl, MVT::i32)};
15795   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15796   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15797                                           VTs, InstOps, MVT::i64,
15798                                           MachinePointerInfo(SV),
15799                                           /*Align=*/0,
15800                                           /*Volatile=*/false,
15801                                           /*ReadMem=*/true,
15802                                           /*WriteMem=*/true);
15803   Chain = VAARG.getValue(1);
15804
15805   // Load the next argument and return it
15806   return DAG.getLoad(ArgVT, dl,
15807                      Chain,
15808                      VAARG,
15809                      MachinePointerInfo(),
15810                      false, false, false, 0);
15811 }
15812
15813 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15814                            SelectionDAG &DAG) {
15815   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15816   // where a va_list is still an i8*.
15817   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15818   if (Subtarget->isCallingConvWin64(
15819         DAG.getMachineFunction().getFunction()->getCallingConv()))
15820     // Probably a Win64 va_copy.
15821     return DAG.expandVACopy(Op.getNode());
15822
15823   SDValue Chain = Op.getOperand(0);
15824   SDValue DstPtr = Op.getOperand(1);
15825   SDValue SrcPtr = Op.getOperand(2);
15826   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15827   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15828   SDLoc DL(Op);
15829
15830   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15831                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15832                        false, false,
15833                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15834 }
15835
15836 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15837 // amount is a constant. Takes immediate version of shift as input.
15838 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15839                                           SDValue SrcOp, uint64_t ShiftAmt,
15840                                           SelectionDAG &DAG) {
15841   MVT ElementType = VT.getVectorElementType();
15842
15843   // Fold this packed shift into its first operand if ShiftAmt is 0.
15844   if (ShiftAmt == 0)
15845     return SrcOp;
15846
15847   // Check for ShiftAmt >= element width
15848   if (ShiftAmt >= ElementType.getSizeInBits()) {
15849     if (Opc == X86ISD::VSRAI)
15850       ShiftAmt = ElementType.getSizeInBits() - 1;
15851     else
15852       return DAG.getConstant(0, dl, VT);
15853   }
15854
15855   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15856          && "Unknown target vector shift-by-constant node");
15857
15858   // Fold this packed vector shift into a build vector if SrcOp is a
15859   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15860   if (VT == SrcOp.getSimpleValueType() &&
15861       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15862     SmallVector<SDValue, 8> Elts;
15863     unsigned NumElts = SrcOp->getNumOperands();
15864     ConstantSDNode *ND;
15865
15866     switch(Opc) {
15867     default: llvm_unreachable(nullptr);
15868     case X86ISD::VSHLI:
15869       for (unsigned i=0; i!=NumElts; ++i) {
15870         SDValue CurrentOp = SrcOp->getOperand(i);
15871         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15872           Elts.push_back(CurrentOp);
15873           continue;
15874         }
15875         ND = cast<ConstantSDNode>(CurrentOp);
15876         const APInt &C = ND->getAPIntValue();
15877         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15878       }
15879       break;
15880     case X86ISD::VSRLI:
15881       for (unsigned i=0; i!=NumElts; ++i) {
15882         SDValue CurrentOp = SrcOp->getOperand(i);
15883         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15884           Elts.push_back(CurrentOp);
15885           continue;
15886         }
15887         ND = cast<ConstantSDNode>(CurrentOp);
15888         const APInt &C = ND->getAPIntValue();
15889         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15890       }
15891       break;
15892     case X86ISD::VSRAI:
15893       for (unsigned i=0; i!=NumElts; ++i) {
15894         SDValue CurrentOp = SrcOp->getOperand(i);
15895         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15896           Elts.push_back(CurrentOp);
15897           continue;
15898         }
15899         ND = cast<ConstantSDNode>(CurrentOp);
15900         const APInt &C = ND->getAPIntValue();
15901         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15902       }
15903       break;
15904     }
15905
15906     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15907   }
15908
15909   return DAG.getNode(Opc, dl, VT, SrcOp,
15910                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15911 }
15912
15913 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15914 // may or may not be a constant. Takes immediate version of shift as input.
15915 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15916                                    SDValue SrcOp, SDValue ShAmt,
15917                                    SelectionDAG &DAG) {
15918   MVT SVT = ShAmt.getSimpleValueType();
15919   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15920
15921   // Catch shift-by-constant.
15922   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15923     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15924                                       CShAmt->getZExtValue(), DAG);
15925
15926   // Change opcode to non-immediate version
15927   switch (Opc) {
15928     default: llvm_unreachable("Unknown target vector shift node");
15929     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15930     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15931     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15932   }
15933
15934   const X86Subtarget &Subtarget =
15935       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15936   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15937       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15938     // Let the shuffle legalizer expand this shift amount node.
15939     SDValue Op0 = ShAmt.getOperand(0);
15940     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15941     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15942   } else {
15943     // Need to build a vector containing shift amount.
15944     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15945     SmallVector<SDValue, 4> ShOps;
15946     ShOps.push_back(ShAmt);
15947     if (SVT == MVT::i32) {
15948       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15949       ShOps.push_back(DAG.getUNDEF(SVT));
15950     }
15951     ShOps.push_back(DAG.getUNDEF(SVT));
15952
15953     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15954     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15955   }
15956
15957   // The return type has to be a 128-bit type with the same element
15958   // type as the input type.
15959   MVT EltVT = VT.getVectorElementType();
15960   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15961
15962   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15963   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15964 }
15965
15966 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15967 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15968 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15969 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15970                                     SDValue PreservedSrc,
15971                                     const X86Subtarget *Subtarget,
15972                                     SelectionDAG &DAG) {
15973     EVT VT = Op.getValueType();
15974     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15975                                   MVT::i1, VT.getVectorNumElements());
15976     SDValue VMask = SDValue();
15977     unsigned OpcodeSelect = ISD::VSELECT;
15978     SDLoc dl(Op);
15979
15980     assert(MaskVT.isSimple() && "invalid mask type");
15981
15982     if (isAllOnes(Mask))
15983       return Op;
15984
15985     if (MaskVT.bitsGT(Mask.getValueType())) {
15986       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15987                                          MaskVT.getSizeInBits());
15988       VMask = DAG.getBitcast(MaskVT,
15989                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15990     } else {
15991       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15992                                        Mask.getValueType().getSizeInBits());
15993       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15994       // are extracted by EXTRACT_SUBVECTOR.
15995       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15996                           DAG.getBitcast(BitcastVT, Mask),
15997                           DAG.getIntPtrConstant(0, dl));
15998     }
15999
16000     switch (Op.getOpcode()) {
16001       default: break;
16002       case X86ISD::PCMPEQM:
16003       case X86ISD::PCMPGTM:
16004       case X86ISD::CMPM:
16005       case X86ISD::CMPMU:
16006         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16007       case X86ISD::VFPCLASS:
16008         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16009       case X86ISD::VTRUNC:
16010       case X86ISD::VTRUNCS:
16011       case X86ISD::VTRUNCUS:
16012         // We can't use ISD::VSELECT here because it is not always "Legal"
16013         // for the destination type. For example vpmovqb require only AVX512
16014         // and vselect that can operate on byte element type require BWI
16015         OpcodeSelect = X86ISD::SELECT;
16016         break;
16017     }
16018     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16019       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16020     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16021 }
16022
16023 /// \brief Creates an SDNode for a predicated scalar operation.
16024 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16025 /// The mask is coming as MVT::i8 and it should be truncated
16026 /// to MVT::i1 while lowering masking intrinsics.
16027 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16028 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16029 /// for a scalar instruction.
16030 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16031                                     SDValue PreservedSrc,
16032                                     const X86Subtarget *Subtarget,
16033                                     SelectionDAG &DAG) {
16034   if (isAllOnes(Mask))
16035     return Op;
16036
16037   EVT VT = Op.getValueType();
16038   SDLoc dl(Op);
16039   // The mask should be of type MVT::i1
16040   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16041
16042   if (Op.getOpcode() == X86ISD::FSETCC)
16043     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16044   if (Op.getOpcode() == X86ISD::VFPCLASS)
16045     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16046
16047   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16048     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16049   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16050 }
16051
16052 static int getSEHRegistrationNodeSize(const Function *Fn) {
16053   if (!Fn->hasPersonalityFn())
16054     report_fatal_error(
16055         "querying registration node size for function without personality");
16056   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16057   // WinEHStatePass for the full struct definition.
16058   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16059   case EHPersonality::MSVC_X86SEH: return 24;
16060   case EHPersonality::MSVC_CXX: return 16;
16061   default: break;
16062   }
16063   report_fatal_error("can only recover FP for MSVC EH personality functions");
16064 }
16065
16066 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16067 /// function or when returning to a parent frame after catching an exception, we
16068 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16069 /// Here's the math:
16070 ///   RegNodeBase = EntryEBP - RegNodeSize
16071 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16072 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16073 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16074 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16075                                    SDValue EntryEBP) {
16076   MachineFunction &MF = DAG.getMachineFunction();
16077   SDLoc dl;
16078
16079   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16080   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16081
16082   // It's possible that the parent function no longer has a personality function
16083   // if the exceptional code was optimized away, in which case we just return
16084   // the incoming EBP.
16085   if (!Fn->hasPersonalityFn())
16086     return EntryEBP;
16087
16088   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16089
16090   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16091   // registration.
16092   MCSymbol *OffsetSym =
16093       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16094           GlobalValue::getRealLinkageName(Fn->getName()));
16095   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16096   SDValue RegNodeFrameOffset =
16097       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16098
16099   // RegNodeBase = EntryEBP - RegNodeSize
16100   // ParentFP = RegNodeBase - RegNodeFrameOffset
16101   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16102                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16103   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16104 }
16105
16106 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16107                                        SelectionDAG &DAG) {
16108   SDLoc dl(Op);
16109   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16110   EVT VT = Op.getValueType();
16111   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16112   if (IntrData) {
16113     switch(IntrData->Type) {
16114     case INTR_TYPE_1OP:
16115       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16116     case INTR_TYPE_2OP:
16117       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16118         Op.getOperand(2));
16119     case INTR_TYPE_2OP_IMM8:
16120       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16121                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16122     case INTR_TYPE_3OP:
16123       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16124         Op.getOperand(2), Op.getOperand(3));
16125     case INTR_TYPE_4OP:
16126       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16127         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16128     case INTR_TYPE_1OP_MASK_RM: {
16129       SDValue Src = Op.getOperand(1);
16130       SDValue PassThru = Op.getOperand(2);
16131       SDValue Mask = Op.getOperand(3);
16132       SDValue RoundingMode;
16133       // We allways add rounding mode to the Node.
16134       // If the rounding mode is not specified, we add the
16135       // "current direction" mode.
16136       if (Op.getNumOperands() == 4)
16137         RoundingMode =
16138           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16139       else
16140         RoundingMode = Op.getOperand(4);
16141       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16142       if (IntrWithRoundingModeOpcode != 0)
16143         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16144             X86::STATIC_ROUNDING::CUR_DIRECTION)
16145           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16146                                       dl, Op.getValueType(), Src, RoundingMode),
16147                                       Mask, PassThru, Subtarget, DAG);
16148       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16149                                               RoundingMode),
16150                                   Mask, PassThru, Subtarget, DAG);
16151     }
16152     case INTR_TYPE_1OP_MASK: {
16153       SDValue Src = Op.getOperand(1);
16154       SDValue PassThru = Op.getOperand(2);
16155       SDValue Mask = Op.getOperand(3);
16156       // We add rounding mode to the Node when
16157       //   - RM Opcode is specified and
16158       //   - RM is not "current direction".
16159       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16160       if (IntrWithRoundingModeOpcode != 0) {
16161         SDValue Rnd = Op.getOperand(4);
16162         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16163         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16164           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16165                                       dl, Op.getValueType(),
16166                                       Src, Rnd),
16167                                       Mask, PassThru, Subtarget, DAG);
16168         }
16169       }
16170       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16171                                   Mask, PassThru, Subtarget, DAG);
16172     }
16173     case INTR_TYPE_SCALAR_MASK: {
16174       SDValue Src1 = Op.getOperand(1);
16175       SDValue Src2 = Op.getOperand(2);
16176       SDValue passThru = Op.getOperand(3);
16177       SDValue Mask = Op.getOperand(4);
16178       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16179                                   Mask, passThru, Subtarget, DAG);
16180     }
16181     case INTR_TYPE_SCALAR_MASK_RM: {
16182       SDValue Src1 = Op.getOperand(1);
16183       SDValue Src2 = Op.getOperand(2);
16184       SDValue Src0 = Op.getOperand(3);
16185       SDValue Mask = Op.getOperand(4);
16186       // There are 2 kinds of intrinsics in this group:
16187       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16188       // (2) With rounding mode and sae - 7 operands.
16189       if (Op.getNumOperands() == 6) {
16190         SDValue Sae  = Op.getOperand(5);
16191         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16192         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16193                                                 Sae),
16194                                     Mask, Src0, Subtarget, DAG);
16195       }
16196       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16197       SDValue RoundingMode  = Op.getOperand(5);
16198       SDValue Sae  = Op.getOperand(6);
16199       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16200                                               RoundingMode, Sae),
16201                                   Mask, Src0, Subtarget, DAG);
16202     }
16203     case INTR_TYPE_2OP_MASK:
16204     case INTR_TYPE_2OP_IMM8_MASK: {
16205       SDValue Src1 = Op.getOperand(1);
16206       SDValue Src2 = Op.getOperand(2);
16207       SDValue PassThru = Op.getOperand(3);
16208       SDValue Mask = Op.getOperand(4);
16209
16210       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16211         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16212
16213       // We specify 2 possible opcodes for intrinsics with rounding modes.
16214       // First, we check if the intrinsic may have non-default rounding mode,
16215       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16216       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16217       if (IntrWithRoundingModeOpcode != 0) {
16218         SDValue Rnd = Op.getOperand(5);
16219         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16220         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16221           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16222                                       dl, Op.getValueType(),
16223                                       Src1, Src2, Rnd),
16224                                       Mask, PassThru, Subtarget, DAG);
16225         }
16226       }
16227       // TODO: Intrinsics should have fast-math-flags to propagate.
16228       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16229                                   Mask, PassThru, Subtarget, DAG);
16230     }
16231     case INTR_TYPE_2OP_MASK_RM: {
16232       SDValue Src1 = Op.getOperand(1);
16233       SDValue Src2 = Op.getOperand(2);
16234       SDValue PassThru = Op.getOperand(3);
16235       SDValue Mask = Op.getOperand(4);
16236       // We specify 2 possible modes for intrinsics, with/without rounding
16237       // modes.
16238       // First, we check if the intrinsic have rounding mode (6 operands),
16239       // if not, we set rounding mode to "current".
16240       SDValue Rnd;
16241       if (Op.getNumOperands() == 6)
16242         Rnd = Op.getOperand(5);
16243       else
16244         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16245       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16246                                               Src1, Src2, Rnd),
16247                                   Mask, PassThru, Subtarget, DAG);
16248     }
16249     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16250       SDValue Src1 = Op.getOperand(1);
16251       SDValue Src2 = Op.getOperand(2);
16252       SDValue Src3 = Op.getOperand(3);
16253       SDValue PassThru = Op.getOperand(4);
16254       SDValue Mask = Op.getOperand(5);
16255       SDValue Sae  = Op.getOperand(6);
16256
16257       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16258                                               Src2, Src3, Sae),
16259                                   Mask, PassThru, Subtarget, DAG);
16260     }
16261     case INTR_TYPE_3OP_MASK_RM: {
16262       SDValue Src1 = Op.getOperand(1);
16263       SDValue Src2 = Op.getOperand(2);
16264       SDValue Imm = Op.getOperand(3);
16265       SDValue PassThru = Op.getOperand(4);
16266       SDValue Mask = Op.getOperand(5);
16267       // We specify 2 possible modes for intrinsics, with/without rounding
16268       // modes.
16269       // First, we check if the intrinsic have rounding mode (7 operands),
16270       // if not, we set rounding mode to "current".
16271       SDValue Rnd;
16272       if (Op.getNumOperands() == 7)
16273         Rnd = Op.getOperand(6);
16274       else
16275         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16276       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16277         Src1, Src2, Imm, Rnd),
16278         Mask, PassThru, Subtarget, DAG);
16279     }
16280     case INTR_TYPE_3OP_IMM8_MASK:
16281     case INTR_TYPE_3OP_MASK:
16282     case INSERT_SUBVEC: {
16283       SDValue Src1 = Op.getOperand(1);
16284       SDValue Src2 = Op.getOperand(2);
16285       SDValue Src3 = Op.getOperand(3);
16286       SDValue PassThru = Op.getOperand(4);
16287       SDValue Mask = Op.getOperand(5);
16288
16289       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16290         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16291       else if (IntrData->Type == INSERT_SUBVEC) {
16292         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16293         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16294         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16295         Imm *= Src2.getValueType().getVectorNumElements();
16296         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16297       }
16298
16299       // We specify 2 possible opcodes for intrinsics with rounding modes.
16300       // First, we check if the intrinsic may have non-default rounding mode,
16301       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16302       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16303       if (IntrWithRoundingModeOpcode != 0) {
16304         SDValue Rnd = Op.getOperand(6);
16305         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16306         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16307           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16308                                       dl, Op.getValueType(),
16309                                       Src1, Src2, Src3, Rnd),
16310                                       Mask, PassThru, Subtarget, DAG);
16311         }
16312       }
16313       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16314                                               Src1, Src2, Src3),
16315                                   Mask, PassThru, Subtarget, DAG);
16316     }
16317     case VPERM_3OP_MASKZ:
16318     case VPERM_3OP_MASK:
16319     case FMA_OP_MASK3:
16320     case FMA_OP_MASKZ:
16321     case FMA_OP_MASK: {
16322       SDValue Src1 = Op.getOperand(1);
16323       SDValue Src2 = Op.getOperand(2);
16324       SDValue Src3 = Op.getOperand(3);
16325       SDValue Mask = Op.getOperand(4);
16326       EVT VT = Op.getValueType();
16327       SDValue PassThru = SDValue();
16328
16329       // set PassThru element
16330       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16331         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16332       else if (IntrData->Type == FMA_OP_MASK3)
16333         PassThru = Src3;
16334       else
16335         PassThru = Src1;
16336
16337       // We specify 2 possible opcodes for intrinsics with rounding modes.
16338       // First, we check if the intrinsic may have non-default rounding mode,
16339       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16340       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16341       if (IntrWithRoundingModeOpcode != 0) {
16342         SDValue Rnd = Op.getOperand(5);
16343         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16344             X86::STATIC_ROUNDING::CUR_DIRECTION)
16345           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16346                                                   dl, Op.getValueType(),
16347                                                   Src1, Src2, Src3, Rnd),
16348                                       Mask, PassThru, Subtarget, DAG);
16349       }
16350       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16351                                               dl, Op.getValueType(),
16352                                               Src1, Src2, Src3),
16353                                   Mask, PassThru, Subtarget, DAG);
16354     }
16355     case TERLOG_OP_MASK:
16356     case TERLOG_OP_MASKZ: {
16357       SDValue Src1 = Op.getOperand(1);
16358       SDValue Src2 = Op.getOperand(2);
16359       SDValue Src3 = Op.getOperand(3);
16360       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16361       SDValue Mask = Op.getOperand(5);
16362       EVT VT = Op.getValueType();
16363       SDValue PassThru = Src1;
16364       // Set PassThru element.
16365       if (IntrData->Type == TERLOG_OP_MASKZ)
16366         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16367
16368       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16369                                               Src1, Src2, Src3, Src4),
16370                                   Mask, PassThru, Subtarget, DAG);
16371     }
16372     case FPCLASS: {
16373       // FPclass intrinsics with mask
16374        SDValue Src1 = Op.getOperand(1);
16375        EVT VT = Src1.getValueType();
16376        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16377                                       VT.getVectorNumElements());
16378        SDValue Imm = Op.getOperand(2);
16379        SDValue Mask = Op.getOperand(3);
16380        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16381                                         Mask.getValueType().getSizeInBits());
16382        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16383        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16384                                                  DAG.getTargetConstant(0, dl, MaskVT),
16385                                                  Subtarget, DAG);
16386        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16387                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16388                                  DAG.getIntPtrConstant(0, dl));
16389        return DAG.getBitcast(Op.getValueType(), Res);
16390     }
16391     case FPCLASSS: {
16392       SDValue Src1 = Op.getOperand(1);
16393       SDValue Imm = Op.getOperand(2);
16394       SDValue Mask = Op.getOperand(3);
16395       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16396       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16397         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16398       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16399     }
16400     case CMP_MASK:
16401     case CMP_MASK_CC: {
16402       // Comparison intrinsics with masks.
16403       // Example of transformation:
16404       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16405       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16406       // (i8 (bitcast
16407       //   (v8i1 (insert_subvector undef,
16408       //           (v2i1 (and (PCMPEQM %a, %b),
16409       //                      (extract_subvector
16410       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16411       EVT VT = Op.getOperand(1).getValueType();
16412       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16413                                     VT.getVectorNumElements());
16414       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16415       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16416                                        Mask.getValueType().getSizeInBits());
16417       SDValue Cmp;
16418       if (IntrData->Type == CMP_MASK_CC) {
16419         SDValue CC = Op.getOperand(3);
16420         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16421         // We specify 2 possible opcodes for intrinsics with rounding modes.
16422         // First, we check if the intrinsic may have non-default rounding mode,
16423         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16424         if (IntrData->Opc1 != 0) {
16425           SDValue Rnd = Op.getOperand(5);
16426           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16427               X86::STATIC_ROUNDING::CUR_DIRECTION)
16428             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16429                               Op.getOperand(2), CC, Rnd);
16430         }
16431         //default rounding mode
16432         if(!Cmp.getNode())
16433             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16434                               Op.getOperand(2), CC);
16435
16436       } else {
16437         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16438         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16439                           Op.getOperand(2));
16440       }
16441       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16442                                              DAG.getTargetConstant(0, dl,
16443                                                                    MaskVT),
16444                                              Subtarget, DAG);
16445       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16446                                 DAG.getUNDEF(BitcastVT), CmpMask,
16447                                 DAG.getIntPtrConstant(0, dl));
16448       return DAG.getBitcast(Op.getValueType(), Res);
16449     }
16450     case CMP_MASK_SCALAR_CC: {
16451       SDValue Src1 = Op.getOperand(1);
16452       SDValue Src2 = Op.getOperand(2);
16453       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16454       SDValue Mask = Op.getOperand(4);
16455
16456       SDValue Cmp;
16457       if (IntrData->Opc1 != 0) {
16458         SDValue Rnd = Op.getOperand(5);
16459         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16460             X86::STATIC_ROUNDING::CUR_DIRECTION)
16461           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16462       }
16463       //default rounding mode
16464       if(!Cmp.getNode())
16465         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16466
16467       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16468                                              DAG.getTargetConstant(0, dl,
16469                                                                    MVT::i1),
16470                                              Subtarget, DAG);
16471
16472       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16473                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16474                          DAG.getValueType(MVT::i1));
16475     }
16476     case COMI: { // Comparison intrinsics
16477       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16478       SDValue LHS = Op.getOperand(1);
16479       SDValue RHS = Op.getOperand(2);
16480       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16481       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16482       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16483       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16484                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16485       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16486     }
16487     case VSHIFT:
16488       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16489                                  Op.getOperand(1), Op.getOperand(2), DAG);
16490     case VSHIFT_MASK:
16491       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16492                                                       Op.getSimpleValueType(),
16493                                                       Op.getOperand(1),
16494                                                       Op.getOperand(2), DAG),
16495                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16496                                   DAG);
16497     case COMPRESS_EXPAND_IN_REG: {
16498       SDValue Mask = Op.getOperand(3);
16499       SDValue DataToCompress = Op.getOperand(1);
16500       SDValue PassThru = Op.getOperand(2);
16501       if (isAllOnes(Mask)) // return data as is
16502         return Op.getOperand(1);
16503
16504       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16505                                               DataToCompress),
16506                                   Mask, PassThru, Subtarget, DAG);
16507     }
16508     case BLEND: {
16509       SDValue Mask = Op.getOperand(3);
16510       EVT VT = Op.getValueType();
16511       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16512                                     VT.getVectorNumElements());
16513       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16514                                        Mask.getValueType().getSizeInBits());
16515       SDLoc dl(Op);
16516       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16517                                   DAG.getBitcast(BitcastVT, Mask),
16518                                   DAG.getIntPtrConstant(0, dl));
16519       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16520                          Op.getOperand(2));
16521     }
16522     default:
16523       break;
16524     }
16525   }
16526
16527   switch (IntNo) {
16528   default: return SDValue();    // Don't custom lower most intrinsics.
16529
16530   case Intrinsic::x86_avx2_permd:
16531   case Intrinsic::x86_avx2_permps:
16532     // Operands intentionally swapped. Mask is last operand to intrinsic,
16533     // but second operand for node/instruction.
16534     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16535                        Op.getOperand(2), Op.getOperand(1));
16536
16537   // ptest and testp intrinsics. The intrinsic these come from are designed to
16538   // return an integer value, not just an instruction so lower it to the ptest
16539   // or testp pattern and a setcc for the result.
16540   case Intrinsic::x86_sse41_ptestz:
16541   case Intrinsic::x86_sse41_ptestc:
16542   case Intrinsic::x86_sse41_ptestnzc:
16543   case Intrinsic::x86_avx_ptestz_256:
16544   case Intrinsic::x86_avx_ptestc_256:
16545   case Intrinsic::x86_avx_ptestnzc_256:
16546   case Intrinsic::x86_avx_vtestz_ps:
16547   case Intrinsic::x86_avx_vtestc_ps:
16548   case Intrinsic::x86_avx_vtestnzc_ps:
16549   case Intrinsic::x86_avx_vtestz_pd:
16550   case Intrinsic::x86_avx_vtestc_pd:
16551   case Intrinsic::x86_avx_vtestnzc_pd:
16552   case Intrinsic::x86_avx_vtestz_ps_256:
16553   case Intrinsic::x86_avx_vtestc_ps_256:
16554   case Intrinsic::x86_avx_vtestnzc_ps_256:
16555   case Intrinsic::x86_avx_vtestz_pd_256:
16556   case Intrinsic::x86_avx_vtestc_pd_256:
16557   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16558     bool IsTestPacked = false;
16559     unsigned X86CC;
16560     switch (IntNo) {
16561     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16562     case Intrinsic::x86_avx_vtestz_ps:
16563     case Intrinsic::x86_avx_vtestz_pd:
16564     case Intrinsic::x86_avx_vtestz_ps_256:
16565     case Intrinsic::x86_avx_vtestz_pd_256:
16566       IsTestPacked = true; // Fallthrough
16567     case Intrinsic::x86_sse41_ptestz:
16568     case Intrinsic::x86_avx_ptestz_256:
16569       // ZF = 1
16570       X86CC = X86::COND_E;
16571       break;
16572     case Intrinsic::x86_avx_vtestc_ps:
16573     case Intrinsic::x86_avx_vtestc_pd:
16574     case Intrinsic::x86_avx_vtestc_ps_256:
16575     case Intrinsic::x86_avx_vtestc_pd_256:
16576       IsTestPacked = true; // Fallthrough
16577     case Intrinsic::x86_sse41_ptestc:
16578     case Intrinsic::x86_avx_ptestc_256:
16579       // CF = 1
16580       X86CC = X86::COND_B;
16581       break;
16582     case Intrinsic::x86_avx_vtestnzc_ps:
16583     case Intrinsic::x86_avx_vtestnzc_pd:
16584     case Intrinsic::x86_avx_vtestnzc_ps_256:
16585     case Intrinsic::x86_avx_vtestnzc_pd_256:
16586       IsTestPacked = true; // Fallthrough
16587     case Intrinsic::x86_sse41_ptestnzc:
16588     case Intrinsic::x86_avx_ptestnzc_256:
16589       // ZF and CF = 0
16590       X86CC = X86::COND_A;
16591       break;
16592     }
16593
16594     SDValue LHS = Op.getOperand(1);
16595     SDValue RHS = Op.getOperand(2);
16596     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16597     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16598     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16599     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16600     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16601   }
16602   case Intrinsic::x86_avx512_kortestz_w:
16603   case Intrinsic::x86_avx512_kortestc_w: {
16604     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16605     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16606     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16607     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16608     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16609     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16610     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16611   }
16612
16613   case Intrinsic::x86_sse42_pcmpistria128:
16614   case Intrinsic::x86_sse42_pcmpestria128:
16615   case Intrinsic::x86_sse42_pcmpistric128:
16616   case Intrinsic::x86_sse42_pcmpestric128:
16617   case Intrinsic::x86_sse42_pcmpistrio128:
16618   case Intrinsic::x86_sse42_pcmpestrio128:
16619   case Intrinsic::x86_sse42_pcmpistris128:
16620   case Intrinsic::x86_sse42_pcmpestris128:
16621   case Intrinsic::x86_sse42_pcmpistriz128:
16622   case Intrinsic::x86_sse42_pcmpestriz128: {
16623     unsigned Opcode;
16624     unsigned X86CC;
16625     switch (IntNo) {
16626     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16627     case Intrinsic::x86_sse42_pcmpistria128:
16628       Opcode = X86ISD::PCMPISTRI;
16629       X86CC = X86::COND_A;
16630       break;
16631     case Intrinsic::x86_sse42_pcmpestria128:
16632       Opcode = X86ISD::PCMPESTRI;
16633       X86CC = X86::COND_A;
16634       break;
16635     case Intrinsic::x86_sse42_pcmpistric128:
16636       Opcode = X86ISD::PCMPISTRI;
16637       X86CC = X86::COND_B;
16638       break;
16639     case Intrinsic::x86_sse42_pcmpestric128:
16640       Opcode = X86ISD::PCMPESTRI;
16641       X86CC = X86::COND_B;
16642       break;
16643     case Intrinsic::x86_sse42_pcmpistrio128:
16644       Opcode = X86ISD::PCMPISTRI;
16645       X86CC = X86::COND_O;
16646       break;
16647     case Intrinsic::x86_sse42_pcmpestrio128:
16648       Opcode = X86ISD::PCMPESTRI;
16649       X86CC = X86::COND_O;
16650       break;
16651     case Intrinsic::x86_sse42_pcmpistris128:
16652       Opcode = X86ISD::PCMPISTRI;
16653       X86CC = X86::COND_S;
16654       break;
16655     case Intrinsic::x86_sse42_pcmpestris128:
16656       Opcode = X86ISD::PCMPESTRI;
16657       X86CC = X86::COND_S;
16658       break;
16659     case Intrinsic::x86_sse42_pcmpistriz128:
16660       Opcode = X86ISD::PCMPISTRI;
16661       X86CC = X86::COND_E;
16662       break;
16663     case Intrinsic::x86_sse42_pcmpestriz128:
16664       Opcode = X86ISD::PCMPESTRI;
16665       X86CC = X86::COND_E;
16666       break;
16667     }
16668     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16669     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16670     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16671     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16672                                 DAG.getConstant(X86CC, dl, MVT::i8),
16673                                 SDValue(PCMP.getNode(), 1));
16674     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16675   }
16676
16677   case Intrinsic::x86_sse42_pcmpistri128:
16678   case Intrinsic::x86_sse42_pcmpestri128: {
16679     unsigned Opcode;
16680     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16681       Opcode = X86ISD::PCMPISTRI;
16682     else
16683       Opcode = X86ISD::PCMPESTRI;
16684
16685     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16686     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16687     return DAG.getNode(Opcode, dl, VTs, NewOps);
16688   }
16689
16690   case Intrinsic::x86_seh_lsda: {
16691     // Compute the symbol for the LSDA. We know it'll get emitted later.
16692     MachineFunction &MF = DAG.getMachineFunction();
16693     SDValue Op1 = Op.getOperand(1);
16694     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16695     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16696         GlobalValue::getRealLinkageName(Fn->getName()));
16697
16698     // Generate a simple absolute symbol reference. This intrinsic is only
16699     // supported on 32-bit Windows, which isn't PIC.
16700     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16701     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16702   }
16703
16704   case Intrinsic::x86_seh_recoverfp: {
16705     SDValue FnOp = Op.getOperand(1);
16706     SDValue IncomingFPOp = Op.getOperand(2);
16707     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16708     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16709     if (!Fn)
16710       report_fatal_error(
16711           "llvm.x86.seh.recoverfp must take a function as the first argument");
16712     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16713   }
16714
16715   case Intrinsic::localaddress: {
16716     // Returns one of the stack, base, or frame pointer registers, depending on
16717     // which is used to reference local variables.
16718     MachineFunction &MF = DAG.getMachineFunction();
16719     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16720     unsigned Reg;
16721     if (RegInfo->hasBasePointer(MF))
16722       Reg = RegInfo->getBaseRegister();
16723     else // This function handles the SP or FP case.
16724       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16725     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16726   }
16727   }
16728 }
16729
16730 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16731                               SDValue Src, SDValue Mask, SDValue Base,
16732                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16733                               const X86Subtarget * Subtarget) {
16734   SDLoc dl(Op);
16735   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16736   if (!C)
16737     llvm_unreachable("Invalid scale type");
16738   unsigned ScaleVal = C->getZExtValue();
16739   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16740     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16741
16742   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16743   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16744                              Index.getSimpleValueType().getVectorNumElements());
16745   SDValue MaskInReg;
16746   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16747   if (MaskC)
16748     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16749   else {
16750     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16751                                      Mask.getValueType().getSizeInBits());
16752
16753     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16754     // are extracted by EXTRACT_SUBVECTOR.
16755     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16756                             DAG.getBitcast(BitcastVT, Mask),
16757                             DAG.getIntPtrConstant(0, dl));
16758   }
16759   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16760   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16761   SDValue Segment = DAG.getRegister(0, MVT::i32);
16762   if (Src.getOpcode() == ISD::UNDEF)
16763     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16764   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16765   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16766   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16767   return DAG.getMergeValues(RetOps, dl);
16768 }
16769
16770 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16771                                SDValue Src, SDValue Mask, SDValue Base,
16772                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16773   SDLoc dl(Op);
16774   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16775   if (!C)
16776     llvm_unreachable("Invalid scale type");
16777   unsigned ScaleVal = C->getZExtValue();
16778   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16779     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16780
16781   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16782   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16783   SDValue Segment = DAG.getRegister(0, MVT::i32);
16784   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16785                              Index.getSimpleValueType().getVectorNumElements());
16786   SDValue MaskInReg;
16787   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16788   if (MaskC)
16789     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16790   else {
16791     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16792                                      Mask.getValueType().getSizeInBits());
16793
16794     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16795     // are extracted by EXTRACT_SUBVECTOR.
16796     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16797                             DAG.getBitcast(BitcastVT, Mask),
16798                             DAG.getIntPtrConstant(0, dl));
16799   }
16800   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16801   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16802   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16803   return SDValue(Res, 1);
16804 }
16805
16806 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16807                                SDValue Mask, SDValue Base, SDValue Index,
16808                                SDValue ScaleOp, SDValue Chain) {
16809   SDLoc dl(Op);
16810   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16811   assert(C && "Invalid scale type");
16812   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16813   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16814   SDValue Segment = DAG.getRegister(0, MVT::i32);
16815   EVT MaskVT =
16816     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16817   SDValue MaskInReg;
16818   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16819   if (MaskC)
16820     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16821   else
16822     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16823   //SDVTList VTs = DAG.getVTList(MVT::Other);
16824   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16825   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16826   return SDValue(Res, 0);
16827 }
16828
16829 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16830 // read performance monitor counters (x86_rdpmc).
16831 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16832                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16833                               SmallVectorImpl<SDValue> &Results) {
16834   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16835   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16836   SDValue LO, HI;
16837
16838   // The ECX register is used to select the index of the performance counter
16839   // to read.
16840   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16841                                    N->getOperand(2));
16842   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16843
16844   // Reads the content of a 64-bit performance counter and returns it in the
16845   // registers EDX:EAX.
16846   if (Subtarget->is64Bit()) {
16847     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16848     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16849                             LO.getValue(2));
16850   } else {
16851     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16852     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16853                             LO.getValue(2));
16854   }
16855   Chain = HI.getValue(1);
16856
16857   if (Subtarget->is64Bit()) {
16858     // The EAX register is loaded with the low-order 32 bits. The EDX register
16859     // is loaded with the supported high-order bits of the counter.
16860     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16861                               DAG.getConstant(32, DL, MVT::i8));
16862     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16863     Results.push_back(Chain);
16864     return;
16865   }
16866
16867   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16868   SDValue Ops[] = { LO, HI };
16869   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16870   Results.push_back(Pair);
16871   Results.push_back(Chain);
16872 }
16873
16874 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16875 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16876 // also used to custom lower READCYCLECOUNTER nodes.
16877 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16878                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16879                               SmallVectorImpl<SDValue> &Results) {
16880   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16881   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16882   SDValue LO, HI;
16883
16884   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16885   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16886   // and the EAX register is loaded with the low-order 32 bits.
16887   if (Subtarget->is64Bit()) {
16888     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16889     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16890                             LO.getValue(2));
16891   } else {
16892     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16893     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16894                             LO.getValue(2));
16895   }
16896   SDValue Chain = HI.getValue(1);
16897
16898   if (Opcode == X86ISD::RDTSCP_DAG) {
16899     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16900
16901     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16902     // the ECX register. Add 'ecx' explicitly to the chain.
16903     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16904                                      HI.getValue(2));
16905     // Explicitly store the content of ECX at the location passed in input
16906     // to the 'rdtscp' intrinsic.
16907     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16908                          MachinePointerInfo(), false, false, 0);
16909   }
16910
16911   if (Subtarget->is64Bit()) {
16912     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16913     // the EAX register is loaded with the low-order 32 bits.
16914     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16915                               DAG.getConstant(32, DL, MVT::i8));
16916     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16917     Results.push_back(Chain);
16918     return;
16919   }
16920
16921   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16922   SDValue Ops[] = { LO, HI };
16923   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16924   Results.push_back(Pair);
16925   Results.push_back(Chain);
16926 }
16927
16928 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16929                                      SelectionDAG &DAG) {
16930   SmallVector<SDValue, 2> Results;
16931   SDLoc DL(Op);
16932   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16933                           Results);
16934   return DAG.getMergeValues(Results, DL);
16935 }
16936
16937 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16938                                     SelectionDAG &DAG) {
16939   MachineFunction &MF = DAG.getMachineFunction();
16940   const Function *Fn = MF.getFunction();
16941   SDLoc dl(Op);
16942   SDValue Chain = Op.getOperand(0);
16943
16944   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16945          "using llvm.x86.seh.restoreframe requires a frame pointer");
16946
16947   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16948   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16949
16950   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16951   unsigned FrameReg =
16952       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16953   unsigned SPReg = RegInfo->getStackRegister();
16954   unsigned SlotSize = RegInfo->getSlotSize();
16955
16956   // Get incoming EBP.
16957   SDValue IncomingEBP =
16958       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16959
16960   // SP is saved in the first field of every registration node, so load
16961   // [EBP-RegNodeSize] into SP.
16962   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16963   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16964                                DAG.getConstant(-RegNodeSize, dl, VT));
16965   SDValue NewSP =
16966       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16967                   false, VT.getScalarSizeInBits() / 8);
16968   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16969
16970   if (!RegInfo->needsStackRealignment(MF)) {
16971     // Adjust EBP to point back to the original frame position.
16972     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16973     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16974   } else {
16975     assert(RegInfo->hasBasePointer(MF) &&
16976            "functions with Win32 EH must use frame or base pointer register");
16977
16978     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16979     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16980     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16981
16982     // Reload the spilled EBP value, now that the stack and base pointers are
16983     // set up.
16984     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16985     X86FI->setHasSEHFramePtrSave(true);
16986     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16987     X86FI->setSEHFramePtrSaveIndex(FI);
16988     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16989                                 MachinePointerInfo(), false, false, false,
16990                                 VT.getScalarSizeInBits() / 8);
16991     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16992   }
16993
16994   return Chain;
16995 }
16996
16997 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16998 /// return truncate Store/MaskedStore Node
16999 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17000                                                SelectionDAG &DAG,
17001                                                MVT ElementType) {
17002   SDLoc dl(Op);
17003   SDValue Mask = Op.getOperand(4);
17004   SDValue DataToTruncate = Op.getOperand(3);
17005   SDValue Addr = Op.getOperand(2);
17006   SDValue Chain = Op.getOperand(0);
17007
17008   EVT VT  = DataToTruncate.getValueType();
17009   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
17010                              ElementType, VT.getVectorNumElements());
17011
17012   if (isAllOnes(Mask)) // return just a truncate store
17013     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17014                              MachinePointerInfo(), SVT, false, false,
17015                              SVT.getScalarSizeInBits()/8);
17016
17017   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
17018                                 MVT::i1, VT.getVectorNumElements());
17019   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17020                                    Mask.getValueType().getSizeInBits());
17021   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17022   // are extracted by EXTRACT_SUBVECTOR.
17023   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17024                               DAG.getBitcast(BitcastVT, Mask),
17025                               DAG.getIntPtrConstant(0, dl));
17026
17027   MachineMemOperand *MMO = DAG.getMachineFunction().
17028     getMachineMemOperand(MachinePointerInfo(),
17029                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17030                          SVT.getScalarSizeInBits()/8);
17031
17032   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17033                             VMask, SVT, MMO, true);
17034 }
17035
17036 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17037                                       SelectionDAG &DAG) {
17038   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17039
17040   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17041   if (!IntrData) {
17042     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17043       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17044     return SDValue();
17045   }
17046
17047   SDLoc dl(Op);
17048   switch(IntrData->Type) {
17049   default:
17050     llvm_unreachable("Unknown Intrinsic Type");
17051     break;
17052   case RDSEED:
17053   case RDRAND: {
17054     // Emit the node with the right value type.
17055     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17056     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17057
17058     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17059     // Otherwise return the value from Rand, which is always 0, casted to i32.
17060     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17061                       DAG.getConstant(1, dl, Op->getValueType(1)),
17062                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17063                       SDValue(Result.getNode(), 1) };
17064     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17065                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17066                                   Ops);
17067
17068     // Return { result, isValid, chain }.
17069     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17070                        SDValue(Result.getNode(), 2));
17071   }
17072   case GATHER: {
17073   //gather(v1, mask, index, base, scale);
17074     SDValue Chain = Op.getOperand(0);
17075     SDValue Src   = Op.getOperand(2);
17076     SDValue Base  = Op.getOperand(3);
17077     SDValue Index = Op.getOperand(4);
17078     SDValue Mask  = Op.getOperand(5);
17079     SDValue Scale = Op.getOperand(6);
17080     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17081                          Chain, Subtarget);
17082   }
17083   case SCATTER: {
17084   //scatter(base, mask, index, v1, scale);
17085     SDValue Chain = Op.getOperand(0);
17086     SDValue Base  = Op.getOperand(2);
17087     SDValue Mask  = Op.getOperand(3);
17088     SDValue Index = Op.getOperand(4);
17089     SDValue Src   = Op.getOperand(5);
17090     SDValue Scale = Op.getOperand(6);
17091     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17092                           Scale, Chain);
17093   }
17094   case PREFETCH: {
17095     SDValue Hint = Op.getOperand(6);
17096     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17097     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17098     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17099     SDValue Chain = Op.getOperand(0);
17100     SDValue Mask  = Op.getOperand(2);
17101     SDValue Index = Op.getOperand(3);
17102     SDValue Base  = Op.getOperand(4);
17103     SDValue Scale = Op.getOperand(5);
17104     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17105   }
17106   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17107   case RDTSC: {
17108     SmallVector<SDValue, 2> Results;
17109     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17110                             Results);
17111     return DAG.getMergeValues(Results, dl);
17112   }
17113   // Read Performance Monitoring Counters.
17114   case RDPMC: {
17115     SmallVector<SDValue, 2> Results;
17116     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17117     return DAG.getMergeValues(Results, dl);
17118   }
17119   // XTEST intrinsics.
17120   case XTEST: {
17121     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17122     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17123     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17124                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17125                                 InTrans);
17126     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17127     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17128                        Ret, SDValue(InTrans.getNode(), 1));
17129   }
17130   // ADC/ADCX/SBB
17131   case ADX: {
17132     SmallVector<SDValue, 2> Results;
17133     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17134     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17135     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17136                                 DAG.getConstant(-1, dl, MVT::i8));
17137     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17138                               Op.getOperand(4), GenCF.getValue(1));
17139     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17140                                  Op.getOperand(5), MachinePointerInfo(),
17141                                  false, false, 0);
17142     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17143                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17144                                 Res.getValue(1));
17145     Results.push_back(SetCC);
17146     Results.push_back(Store);
17147     return DAG.getMergeValues(Results, dl);
17148   }
17149   case COMPRESS_TO_MEM: {
17150     SDLoc dl(Op);
17151     SDValue Mask = Op.getOperand(4);
17152     SDValue DataToCompress = Op.getOperand(3);
17153     SDValue Addr = Op.getOperand(2);
17154     SDValue Chain = Op.getOperand(0);
17155
17156     EVT VT = DataToCompress.getValueType();
17157     if (isAllOnes(Mask)) // return just a store
17158       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17159                           MachinePointerInfo(), false, false,
17160                           VT.getScalarSizeInBits()/8);
17161
17162     SDValue Compressed =
17163       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17164                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17165     return DAG.getStore(Chain, dl, Compressed, Addr,
17166                         MachinePointerInfo(), false, false,
17167                         VT.getScalarSizeInBits()/8);
17168   }
17169   case TRUNCATE_TO_MEM_VI8:
17170     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17171   case TRUNCATE_TO_MEM_VI16:
17172     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17173   case TRUNCATE_TO_MEM_VI32:
17174     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17175   case EXPAND_FROM_MEM: {
17176     SDLoc dl(Op);
17177     SDValue Mask = Op.getOperand(4);
17178     SDValue PassThru = Op.getOperand(3);
17179     SDValue Addr = Op.getOperand(2);
17180     SDValue Chain = Op.getOperand(0);
17181     EVT VT = Op.getValueType();
17182
17183     if (isAllOnes(Mask)) // return just a load
17184       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17185                          false, VT.getScalarSizeInBits()/8);
17186
17187     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17188                                        false, false, false,
17189                                        VT.getScalarSizeInBits()/8);
17190
17191     SDValue Results[] = {
17192       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17193                            Mask, PassThru, Subtarget, DAG), Chain};
17194     return DAG.getMergeValues(Results, dl);
17195   }
17196   }
17197 }
17198
17199 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17200                                            SelectionDAG &DAG) const {
17201   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17202   MFI->setReturnAddressIsTaken(true);
17203
17204   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17205     return SDValue();
17206
17207   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17208   SDLoc dl(Op);
17209   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17210
17211   if (Depth > 0) {
17212     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17213     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17214     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17215     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17216                        DAG.getNode(ISD::ADD, dl, PtrVT,
17217                                    FrameAddr, Offset),
17218                        MachinePointerInfo(), false, false, false, 0);
17219   }
17220
17221   // Just load the return address.
17222   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17223   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17224                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17225 }
17226
17227 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17228   MachineFunction &MF = DAG.getMachineFunction();
17229   MachineFrameInfo *MFI = MF.getFrameInfo();
17230   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17231   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17232   EVT VT = Op.getValueType();
17233
17234   MFI->setFrameAddressIsTaken(true);
17235
17236   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17237     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17238     // is not possible to crawl up the stack without looking at the unwind codes
17239     // simultaneously.
17240     int FrameAddrIndex = FuncInfo->getFAIndex();
17241     if (!FrameAddrIndex) {
17242       // Set up a frame object for the return address.
17243       unsigned SlotSize = RegInfo->getSlotSize();
17244       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17245           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17246       FuncInfo->setFAIndex(FrameAddrIndex);
17247     }
17248     return DAG.getFrameIndex(FrameAddrIndex, VT);
17249   }
17250
17251   unsigned FrameReg =
17252       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17253   SDLoc dl(Op);  // FIXME probably not meaningful
17254   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17255   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17256           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17257          "Invalid Frame Register!");
17258   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17259   while (Depth--)
17260     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17261                             MachinePointerInfo(),
17262                             false, false, false, 0);
17263   return FrameAddr;
17264 }
17265
17266 // FIXME? Maybe this could be a TableGen attribute on some registers and
17267 // this table could be generated automatically from RegInfo.
17268 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17269                                               SelectionDAG &DAG) const {
17270   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17271   const MachineFunction &MF = DAG.getMachineFunction();
17272
17273   unsigned Reg = StringSwitch<unsigned>(RegName)
17274                        .Case("esp", X86::ESP)
17275                        .Case("rsp", X86::RSP)
17276                        .Case("ebp", X86::EBP)
17277                        .Case("rbp", X86::RBP)
17278                        .Default(0);
17279
17280   if (Reg == X86::EBP || Reg == X86::RBP) {
17281     if (!TFI.hasFP(MF))
17282       report_fatal_error("register " + StringRef(RegName) +
17283                          " is allocatable: function has no frame pointer");
17284 #ifndef NDEBUG
17285     else {
17286       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17287       unsigned FrameReg =
17288           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17289       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17290              "Invalid Frame Register!");
17291     }
17292 #endif
17293   }
17294
17295   if (Reg)
17296     return Reg;
17297
17298   report_fatal_error("Invalid register name global variable");
17299 }
17300
17301 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17302                                                      SelectionDAG &DAG) const {
17303   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17304   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17305 }
17306
17307 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17308   SDValue Chain     = Op.getOperand(0);
17309   SDValue Offset    = Op.getOperand(1);
17310   SDValue Handler   = Op.getOperand(2);
17311   SDLoc dl      (Op);
17312
17313   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17314   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17315   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17316   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17317           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17318          "Invalid Frame Register!");
17319   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17320   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17321
17322   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17323                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17324                                                        dl));
17325   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17326   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17327                        false, false, 0);
17328   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17329
17330   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17331                      DAG.getRegister(StoreAddrReg, PtrVT));
17332 }
17333
17334 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17335                                                SelectionDAG &DAG) const {
17336   SDLoc DL(Op);
17337   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17338                      DAG.getVTList(MVT::i32, MVT::Other),
17339                      Op.getOperand(0), Op.getOperand(1));
17340 }
17341
17342 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17343                                                 SelectionDAG &DAG) const {
17344   SDLoc DL(Op);
17345   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17346                      Op.getOperand(0), Op.getOperand(1));
17347 }
17348
17349 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17350   return Op.getOperand(0);
17351 }
17352
17353 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17354                                                 SelectionDAG &DAG) const {
17355   SDValue Root = Op.getOperand(0);
17356   SDValue Trmp = Op.getOperand(1); // trampoline
17357   SDValue FPtr = Op.getOperand(2); // nested function
17358   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17359   SDLoc dl (Op);
17360
17361   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17362   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17363
17364   if (Subtarget->is64Bit()) {
17365     SDValue OutChains[6];
17366
17367     // Large code-model.
17368     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17369     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17370
17371     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17372     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17373
17374     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17375
17376     // Load the pointer to the nested function into R11.
17377     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17378     SDValue Addr = Trmp;
17379     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17380                                 Addr, MachinePointerInfo(TrmpAddr),
17381                                 false, false, 0);
17382
17383     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17384                        DAG.getConstant(2, dl, MVT::i64));
17385     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17386                                 MachinePointerInfo(TrmpAddr, 2),
17387                                 false, false, 2);
17388
17389     // Load the 'nest' parameter value into R10.
17390     // R10 is specified in X86CallingConv.td
17391     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17392     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17393                        DAG.getConstant(10, dl, MVT::i64));
17394     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17395                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17396                                 false, false, 0);
17397
17398     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17399                        DAG.getConstant(12, dl, MVT::i64));
17400     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17401                                 MachinePointerInfo(TrmpAddr, 12),
17402                                 false, false, 2);
17403
17404     // Jump to the nested function.
17405     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17406     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17407                        DAG.getConstant(20, dl, MVT::i64));
17408     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17409                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17410                                 false, false, 0);
17411
17412     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17413     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17414                        DAG.getConstant(22, dl, MVT::i64));
17415     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17416                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17417                                 false, false, 0);
17418
17419     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17420   } else {
17421     const Function *Func =
17422       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17423     CallingConv::ID CC = Func->getCallingConv();
17424     unsigned NestReg;
17425
17426     switch (CC) {
17427     default:
17428       llvm_unreachable("Unsupported calling convention");
17429     case CallingConv::C:
17430     case CallingConv::X86_StdCall: {
17431       // Pass 'nest' parameter in ECX.
17432       // Must be kept in sync with X86CallingConv.td
17433       NestReg = X86::ECX;
17434
17435       // Check that ECX wasn't needed by an 'inreg' parameter.
17436       FunctionType *FTy = Func->getFunctionType();
17437       const AttributeSet &Attrs = Func->getAttributes();
17438
17439       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17440         unsigned InRegCount = 0;
17441         unsigned Idx = 1;
17442
17443         for (FunctionType::param_iterator I = FTy->param_begin(),
17444              E = FTy->param_end(); I != E; ++I, ++Idx)
17445           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17446             auto &DL = DAG.getDataLayout();
17447             // FIXME: should only count parameters that are lowered to integers.
17448             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17449           }
17450
17451         if (InRegCount > 2) {
17452           report_fatal_error("Nest register in use - reduce number of inreg"
17453                              " parameters!");
17454         }
17455       }
17456       break;
17457     }
17458     case CallingConv::X86_FastCall:
17459     case CallingConv::X86_ThisCall:
17460     case CallingConv::Fast:
17461       // Pass 'nest' parameter in EAX.
17462       // Must be kept in sync with X86CallingConv.td
17463       NestReg = X86::EAX;
17464       break;
17465     }
17466
17467     SDValue OutChains[4];
17468     SDValue Addr, Disp;
17469
17470     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17471                        DAG.getConstant(10, dl, MVT::i32));
17472     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17473
17474     // This is storing the opcode for MOV32ri.
17475     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17476     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17477     OutChains[0] = DAG.getStore(Root, dl,
17478                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17479                                 Trmp, MachinePointerInfo(TrmpAddr),
17480                                 false, false, 0);
17481
17482     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17483                        DAG.getConstant(1, dl, MVT::i32));
17484     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17485                                 MachinePointerInfo(TrmpAddr, 1),
17486                                 false, false, 1);
17487
17488     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17489     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17490                        DAG.getConstant(5, dl, MVT::i32));
17491     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17492                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17493                                 false, false, 1);
17494
17495     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17496                        DAG.getConstant(6, dl, MVT::i32));
17497     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17498                                 MachinePointerInfo(TrmpAddr, 6),
17499                                 false, false, 1);
17500
17501     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17502   }
17503 }
17504
17505 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17506                                             SelectionDAG &DAG) const {
17507   /*
17508    The rounding mode is in bits 11:10 of FPSR, and has the following
17509    settings:
17510      00 Round to nearest
17511      01 Round to -inf
17512      10 Round to +inf
17513      11 Round to 0
17514
17515   FLT_ROUNDS, on the other hand, expects the following:
17516     -1 Undefined
17517      0 Round to 0
17518      1 Round to nearest
17519      2 Round to +inf
17520      3 Round to -inf
17521
17522   To perform the conversion, we do:
17523     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17524   */
17525
17526   MachineFunction &MF = DAG.getMachineFunction();
17527   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17528   unsigned StackAlignment = TFI.getStackAlignment();
17529   MVT VT = Op.getSimpleValueType();
17530   SDLoc DL(Op);
17531
17532   // Save FP Control Word to stack slot
17533   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17534   SDValue StackSlot =
17535       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17536
17537   MachineMemOperand *MMO =
17538       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17539                               MachineMemOperand::MOStore, 2, 2);
17540
17541   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17542   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17543                                           DAG.getVTList(MVT::Other),
17544                                           Ops, MVT::i16, MMO);
17545
17546   // Load FP Control Word from stack slot
17547   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17548                             MachinePointerInfo(), false, false, false, 0);
17549
17550   // Transform as necessary
17551   SDValue CWD1 =
17552     DAG.getNode(ISD::SRL, DL, MVT::i16,
17553                 DAG.getNode(ISD::AND, DL, MVT::i16,
17554                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17555                 DAG.getConstant(11, DL, MVT::i8));
17556   SDValue CWD2 =
17557     DAG.getNode(ISD::SRL, DL, MVT::i16,
17558                 DAG.getNode(ISD::AND, DL, MVT::i16,
17559                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17560                 DAG.getConstant(9, DL, MVT::i8));
17561
17562   SDValue RetVal =
17563     DAG.getNode(ISD::AND, DL, MVT::i16,
17564                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17565                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17566                             DAG.getConstant(1, DL, MVT::i16)),
17567                 DAG.getConstant(3, DL, MVT::i16));
17568
17569   return DAG.getNode((VT.getSizeInBits() < 16 ?
17570                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17571 }
17572
17573 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17574 //
17575 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17576 //    to 512-bit vector.
17577 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17578 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17579 //    split the vector, perform operation on it's Lo a Hi part and
17580 //    concatenate the results.
17581 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17582   SDLoc dl(Op);
17583   MVT VT = Op.getSimpleValueType();
17584   MVT EltVT = VT.getVectorElementType();
17585   unsigned NumElems = VT.getVectorNumElements();
17586
17587   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17588     // Extend to 512 bit vector.
17589     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17590               "Unsupported value type for operation");
17591
17592     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17593     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17594                                  DAG.getUNDEF(NewVT),
17595                                  Op.getOperand(0),
17596                                  DAG.getIntPtrConstant(0, dl));
17597     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17598
17599     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17600                        DAG.getIntPtrConstant(0, dl));
17601   }
17602
17603   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17604           "Unsupported element type");
17605
17606   if (16 < NumElems) {
17607     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17608     SDValue Lo, Hi;
17609     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17610     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17611
17612     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17613     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17614
17615     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17616   }
17617
17618   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17619
17620   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17621           "Unsupported value type for operation");
17622
17623   // Use native supported vector instruction vplzcntd.
17624   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17625   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17626   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17627   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17628
17629   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17630 }
17631
17632 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17633                          SelectionDAG &DAG) {
17634   MVT VT = Op.getSimpleValueType();
17635   EVT OpVT = VT;
17636   unsigned NumBits = VT.getSizeInBits();
17637   SDLoc dl(Op);
17638
17639   if (VT.isVector() && Subtarget->hasAVX512())
17640     return LowerVectorCTLZ_AVX512(Op, DAG);
17641
17642   Op = Op.getOperand(0);
17643   if (VT == MVT::i8) {
17644     // Zero extend to i32 since there is not an i8 bsr.
17645     OpVT = MVT::i32;
17646     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17647   }
17648
17649   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17650   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17651   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17652
17653   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17654   SDValue Ops[] = {
17655     Op,
17656     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17657     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17658     Op.getValue(1)
17659   };
17660   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17661
17662   // Finally xor with NumBits-1.
17663   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17664                    DAG.getConstant(NumBits - 1, dl, OpVT));
17665
17666   if (VT == MVT::i8)
17667     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17668   return Op;
17669 }
17670
17671 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17672                                     SelectionDAG &DAG) {
17673   MVT VT = Op.getSimpleValueType();
17674   EVT OpVT = VT;
17675   unsigned NumBits = VT.getSizeInBits();
17676   SDLoc dl(Op);
17677
17678   if (VT.isVector() && Subtarget->hasAVX512())
17679     return LowerVectorCTLZ_AVX512(Op, DAG);
17680
17681   Op = Op.getOperand(0);
17682   if (VT == MVT::i8) {
17683     // Zero extend to i32 since there is not an i8 bsr.
17684     OpVT = MVT::i32;
17685     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17686   }
17687
17688   // Issue a bsr (scan bits in reverse).
17689   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17690   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17691
17692   // And xor with NumBits-1.
17693   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17694                    DAG.getConstant(NumBits - 1, dl, OpVT));
17695
17696   if (VT == MVT::i8)
17697     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17698   return Op;
17699 }
17700
17701 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17702   MVT VT = Op.getSimpleValueType();
17703   unsigned NumBits = VT.getScalarSizeInBits();
17704   SDLoc dl(Op);
17705
17706   if (VT.isVector()) {
17707     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17708
17709     SDValue N0 = Op.getOperand(0);
17710     SDValue Zero = DAG.getConstant(0, dl, VT);
17711
17712     // lsb(x) = (x & -x)
17713     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17714                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17715
17716     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17717     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17718         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17719       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17720       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17721                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17722     }
17723
17724     // cttz(x) = ctpop(lsb - 1)
17725     SDValue One = DAG.getConstant(1, dl, VT);
17726     return DAG.getNode(ISD::CTPOP, dl, VT,
17727                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17728   }
17729
17730   assert(Op.getOpcode() == ISD::CTTZ &&
17731          "Only scalar CTTZ requires custom lowering");
17732
17733   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17734   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17735   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17736
17737   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17738   SDValue Ops[] = {
17739     Op,
17740     DAG.getConstant(NumBits, dl, VT),
17741     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17742     Op.getValue(1)
17743   };
17744   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17745 }
17746
17747 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17748 // ones, and then concatenate the result back.
17749 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17750   MVT VT = Op.getSimpleValueType();
17751
17752   assert(VT.is256BitVector() && VT.isInteger() &&
17753          "Unsupported value type for operation");
17754
17755   unsigned NumElems = VT.getVectorNumElements();
17756   SDLoc dl(Op);
17757
17758   // Extract the LHS vectors
17759   SDValue LHS = Op.getOperand(0);
17760   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17761   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17762
17763   // Extract the RHS vectors
17764   SDValue RHS = Op.getOperand(1);
17765   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17766   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17767
17768   MVT EltVT = VT.getVectorElementType();
17769   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17770
17771   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17772                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17773                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17774 }
17775
17776 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17777   if (Op.getValueType() == MVT::i1)
17778     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17779                        Op.getOperand(0), Op.getOperand(1));
17780   assert(Op.getSimpleValueType().is256BitVector() &&
17781          Op.getSimpleValueType().isInteger() &&
17782          "Only handle AVX 256-bit vector integer operation");
17783   return Lower256IntArith(Op, DAG);
17784 }
17785
17786 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17787   if (Op.getValueType() == MVT::i1)
17788     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17789                        Op.getOperand(0), Op.getOperand(1));
17790   assert(Op.getSimpleValueType().is256BitVector() &&
17791          Op.getSimpleValueType().isInteger() &&
17792          "Only handle AVX 256-bit vector integer operation");
17793   return Lower256IntArith(Op, DAG);
17794 }
17795
17796 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17797   assert(Op.getSimpleValueType().is256BitVector() &&
17798          Op.getSimpleValueType().isInteger() &&
17799          "Only handle AVX 256-bit vector integer operation");
17800   return Lower256IntArith(Op, DAG);
17801 }
17802
17803 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17804                         SelectionDAG &DAG) {
17805   SDLoc dl(Op);
17806   MVT VT = Op.getSimpleValueType();
17807
17808   if (VT == MVT::i1)
17809     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17810
17811   // Decompose 256-bit ops into smaller 128-bit ops.
17812   if (VT.is256BitVector() && !Subtarget->hasInt256())
17813     return Lower256IntArith(Op, DAG);
17814
17815   SDValue A = Op.getOperand(0);
17816   SDValue B = Op.getOperand(1);
17817
17818   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17819   // pairs, multiply and truncate.
17820   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17821     if (Subtarget->hasInt256()) {
17822       if (VT == MVT::v32i8) {
17823         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17824         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17825         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17826         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17827         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17828         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17829         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17830         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17831                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17832                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17833       }
17834
17835       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17836       return DAG.getNode(
17837           ISD::TRUNCATE, dl, VT,
17838           DAG.getNode(ISD::MUL, dl, ExVT,
17839                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17840                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17841     }
17842
17843     assert(VT == MVT::v16i8 &&
17844            "Pre-AVX2 support only supports v16i8 multiplication");
17845     MVT ExVT = MVT::v8i16;
17846
17847     // Extract the lo parts and sign extend to i16
17848     SDValue ALo, BLo;
17849     if (Subtarget->hasSSE41()) {
17850       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17851       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17852     } else {
17853       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17854                               -1, 4, -1, 5, -1, 6, -1, 7};
17855       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17856       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17857       ALo = DAG.getBitcast(ExVT, ALo);
17858       BLo = DAG.getBitcast(ExVT, BLo);
17859       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17860       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17861     }
17862
17863     // Extract the hi parts and sign extend to i16
17864     SDValue AHi, BHi;
17865     if (Subtarget->hasSSE41()) {
17866       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17867                               -1, -1, -1, -1, -1, -1, -1, -1};
17868       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17869       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17870       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17871       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17872     } else {
17873       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17874                               -1, 12, -1, 13, -1, 14, -1, 15};
17875       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17876       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17877       AHi = DAG.getBitcast(ExVT, AHi);
17878       BHi = DAG.getBitcast(ExVT, BHi);
17879       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17880       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17881     }
17882
17883     // Multiply, mask the lower 8bits of the lo/hi results and pack
17884     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17885     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17886     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17887     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17888     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17889   }
17890
17891   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17892   if (VT == MVT::v4i32) {
17893     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17894            "Should not custom lower when pmuldq is available!");
17895
17896     // Extract the odd parts.
17897     static const int UnpackMask[] = { 1, -1, 3, -1 };
17898     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17899     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17900
17901     // Multiply the even parts.
17902     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17903     // Now multiply odd parts.
17904     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17905
17906     Evens = DAG.getBitcast(VT, Evens);
17907     Odds = DAG.getBitcast(VT, Odds);
17908
17909     // Merge the two vectors back together with a shuffle. This expands into 2
17910     // shuffles.
17911     static const int ShufMask[] = { 0, 4, 2, 6 };
17912     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17913   }
17914
17915   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17916          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17917
17918   //  Ahi = psrlqi(a, 32);
17919   //  Bhi = psrlqi(b, 32);
17920   //
17921   //  AloBlo = pmuludq(a, b);
17922   //  AloBhi = pmuludq(a, Bhi);
17923   //  AhiBlo = pmuludq(Ahi, b);
17924
17925   //  AloBhi = psllqi(AloBhi, 32);
17926   //  AhiBlo = psllqi(AhiBlo, 32);
17927   //  return AloBlo + AloBhi + AhiBlo;
17928
17929   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17930   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17931
17932   SDValue AhiBlo = Ahi;
17933   SDValue AloBhi = Bhi;
17934   // Bit cast to 32-bit vectors for MULUDQ
17935   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17936                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17937   A = DAG.getBitcast(MulVT, A);
17938   B = DAG.getBitcast(MulVT, B);
17939   Ahi = DAG.getBitcast(MulVT, Ahi);
17940   Bhi = DAG.getBitcast(MulVT, Bhi);
17941
17942   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17943   // After shifting right const values the result may be all-zero.
17944   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17945     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17946     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17947   }
17948   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17949     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17950     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17951   }
17952
17953   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17954   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17955 }
17956
17957 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17958   assert(Subtarget->isTargetWin64() && "Unexpected target");
17959   EVT VT = Op.getValueType();
17960   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17961          "Unexpected return type for lowering");
17962
17963   RTLIB::Libcall LC;
17964   bool isSigned;
17965   switch (Op->getOpcode()) {
17966   default: llvm_unreachable("Unexpected request for libcall!");
17967   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17968   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17969   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17970   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17971   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17972   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17973   }
17974
17975   SDLoc dl(Op);
17976   SDValue InChain = DAG.getEntryNode();
17977
17978   TargetLowering::ArgListTy Args;
17979   TargetLowering::ArgListEntry Entry;
17980   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17981     EVT ArgVT = Op->getOperand(i).getValueType();
17982     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17983            "Unexpected argument type for lowering");
17984     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17985     Entry.Node = StackPtr;
17986     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17987                            false, false, 16);
17988     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17989     Entry.Ty = PointerType::get(ArgTy,0);
17990     Entry.isSExt = false;
17991     Entry.isZExt = false;
17992     Args.push_back(Entry);
17993   }
17994
17995   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17996                                          getPointerTy(DAG.getDataLayout()));
17997
17998   TargetLowering::CallLoweringInfo CLI(DAG);
17999   CLI.setDebugLoc(dl).setChain(InChain)
18000     .setCallee(getLibcallCallingConv(LC),
18001                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18002                Callee, std::move(Args), 0)
18003     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18004
18005   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18006   return DAG.getBitcast(VT, CallInfo.first);
18007 }
18008
18009 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18010                              SelectionDAG &DAG) {
18011   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18012   EVT VT = Op0.getValueType();
18013   SDLoc dl(Op);
18014
18015   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18016          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18017
18018   // PMULxD operations multiply each even value (starting at 0) of LHS with
18019   // the related value of RHS and produce a widen result.
18020   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18021   // => <2 x i64> <ae|cg>
18022   //
18023   // In other word, to have all the results, we need to perform two PMULxD:
18024   // 1. one with the even values.
18025   // 2. one with the odd values.
18026   // To achieve #2, with need to place the odd values at an even position.
18027   //
18028   // Place the odd value at an even position (basically, shift all values 1
18029   // step to the left):
18030   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18031   // <a|b|c|d> => <b|undef|d|undef>
18032   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18033   // <e|f|g|h> => <f|undef|h|undef>
18034   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18035
18036   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18037   // ints.
18038   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18039   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18040   unsigned Opcode =
18041       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18042   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18043   // => <2 x i64> <ae|cg>
18044   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18045   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18046   // => <2 x i64> <bf|dh>
18047   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18048
18049   // Shuffle it back into the right order.
18050   SDValue Highs, Lows;
18051   if (VT == MVT::v8i32) {
18052     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18053     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18054     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18055     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18056   } else {
18057     const int HighMask[] = {1, 5, 3, 7};
18058     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18059     const int LowMask[] = {0, 4, 2, 6};
18060     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18061   }
18062
18063   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18064   // unsigned multiply.
18065   if (IsSigned && !Subtarget->hasSSE41()) {
18066     SDValue ShAmt = DAG.getConstant(
18067         31, dl,
18068         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18069     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18070                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18071     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18072                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18073
18074     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18075     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18076   }
18077
18078   // The first result of MUL_LOHI is actually the low value, followed by the
18079   // high value.
18080   SDValue Ops[] = {Lows, Highs};
18081   return DAG.getMergeValues(Ops, dl);
18082 }
18083
18084 // Return true if the required (according to Opcode) shift-imm form is natively
18085 // supported by the Subtarget
18086 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18087                                         unsigned Opcode) {
18088   if (VT.getScalarSizeInBits() < 16)
18089     return false;
18090
18091   if (VT.is512BitVector() &&
18092       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18093     return true;
18094
18095   bool LShift = VT.is128BitVector() ||
18096     (VT.is256BitVector() && Subtarget->hasInt256());
18097
18098   bool AShift = LShift && (Subtarget->hasVLX() ||
18099     (VT != MVT::v2i64 && VT != MVT::v4i64));
18100   return (Opcode == ISD::SRA) ? AShift : LShift;
18101 }
18102
18103 // The shift amount is a variable, but it is the same for all vector lanes.
18104 // These instructions are defined together with shift-immediate.
18105 static
18106 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18107                                       unsigned Opcode) {
18108   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18109 }
18110
18111 // Return true if the required (according to Opcode) variable-shift form is
18112 // natively supported by the Subtarget
18113 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18114                                     unsigned Opcode) {
18115
18116   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18117     return false;
18118
18119   // vXi16 supported only on AVX-512, BWI
18120   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18121     return false;
18122
18123   if (VT.is512BitVector() || Subtarget->hasVLX())
18124     return true;
18125
18126   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18127   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18128   return (Opcode == ISD::SRA) ? AShift : LShift;
18129 }
18130
18131 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18132                                          const X86Subtarget *Subtarget) {
18133   MVT VT = Op.getSimpleValueType();
18134   SDLoc dl(Op);
18135   SDValue R = Op.getOperand(0);
18136   SDValue Amt = Op.getOperand(1);
18137
18138   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18139     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18140
18141   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18142     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18143     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18144     SDValue Ex = DAG.getBitcast(ExVT, R);
18145
18146     if (ShiftAmt >= 32) {
18147       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18148       SDValue Upper =
18149           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18150       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18151                                                  ShiftAmt - 32, DAG);
18152       if (VT == MVT::v2i64)
18153         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18154       if (VT == MVT::v4i64)
18155         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18156                                   {9, 1, 11, 3, 13, 5, 15, 7});
18157     } else {
18158       // SRA upper i32, SHL whole i64 and select lower i32.
18159       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18160                                                  ShiftAmt, DAG);
18161       SDValue Lower =
18162           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18163       Lower = DAG.getBitcast(ExVT, Lower);
18164       if (VT == MVT::v2i64)
18165         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18166       if (VT == MVT::v4i64)
18167         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18168                                   {8, 1, 10, 3, 12, 5, 14, 7});
18169     }
18170     return DAG.getBitcast(VT, Ex);
18171   };
18172
18173   // Optimize shl/srl/sra with constant shift amount.
18174   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18175     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18176       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18177
18178       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18179         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18180
18181       // i64 SRA needs to be performed as partial shifts.
18182       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18183           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18184         return ArithmeticShiftRight64(ShiftAmt);
18185
18186       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18187         unsigned NumElts = VT.getVectorNumElements();
18188         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18189
18190         // Simple i8 add case
18191         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18192           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18193
18194         // ashr(R, 7)  === cmp_slt(R, 0)
18195         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18196           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18197           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18198         }
18199
18200         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18201         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18202           return SDValue();
18203
18204         if (Op.getOpcode() == ISD::SHL) {
18205           // Make a large shift.
18206           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18207                                                    R, ShiftAmt, DAG);
18208           SHL = DAG.getBitcast(VT, SHL);
18209           // Zero out the rightmost bits.
18210           SmallVector<SDValue, 32> V(
18211               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18212           return DAG.getNode(ISD::AND, dl, VT, SHL,
18213                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18214         }
18215         if (Op.getOpcode() == ISD::SRL) {
18216           // Make a large shift.
18217           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18218                                                    R, ShiftAmt, DAG);
18219           SRL = DAG.getBitcast(VT, SRL);
18220           // Zero out the leftmost bits.
18221           SmallVector<SDValue, 32> V(
18222               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18223           return DAG.getNode(ISD::AND, dl, VT, SRL,
18224                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18225         }
18226         if (Op.getOpcode() == ISD::SRA) {
18227           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18228           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18229           SmallVector<SDValue, 32> V(NumElts,
18230                                      DAG.getConstant(128 >> ShiftAmt, dl,
18231                                                      MVT::i8));
18232           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18233           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18234           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18235           return Res;
18236         }
18237         llvm_unreachable("Unknown shift opcode.");
18238       }
18239     }
18240   }
18241
18242   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18243   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18244       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18245
18246     // Peek through any splat that was introduced for i64 shift vectorization.
18247     int SplatIndex = -1;
18248     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18249       if (SVN->isSplat()) {
18250         SplatIndex = SVN->getSplatIndex();
18251         Amt = Amt.getOperand(0);
18252         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18253                "Splat shuffle referencing second operand");
18254       }
18255
18256     if (Amt.getOpcode() != ISD::BITCAST ||
18257         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18258       return SDValue();
18259
18260     Amt = Amt.getOperand(0);
18261     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18262                      VT.getVectorNumElements();
18263     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18264     uint64_t ShiftAmt = 0;
18265     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18266     for (unsigned i = 0; i != Ratio; ++i) {
18267       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18268       if (!C)
18269         return SDValue();
18270       // 6 == Log2(64)
18271       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18272     }
18273
18274     // Check remaining shift amounts (if not a splat).
18275     if (SplatIndex < 0) {
18276       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18277         uint64_t ShAmt = 0;
18278         for (unsigned j = 0; j != Ratio; ++j) {
18279           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18280           if (!C)
18281             return SDValue();
18282           // 6 == Log2(64)
18283           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18284         }
18285         if (ShAmt != ShiftAmt)
18286           return SDValue();
18287       }
18288     }
18289
18290     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18291       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18292
18293     if (Op.getOpcode() == ISD::SRA)
18294       return ArithmeticShiftRight64(ShiftAmt);
18295   }
18296
18297   return SDValue();
18298 }
18299
18300 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18301                                         const X86Subtarget* Subtarget) {
18302   MVT VT = Op.getSimpleValueType();
18303   SDLoc dl(Op);
18304   SDValue R = Op.getOperand(0);
18305   SDValue Amt = Op.getOperand(1);
18306
18307   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18308     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18309
18310   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18311     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18312
18313   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18314     SDValue BaseShAmt;
18315     EVT EltVT = VT.getVectorElementType();
18316
18317     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18318       // Check if this build_vector node is doing a splat.
18319       // If so, then set BaseShAmt equal to the splat value.
18320       BaseShAmt = BV->getSplatValue();
18321       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18322         BaseShAmt = SDValue();
18323     } else {
18324       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18325         Amt = Amt.getOperand(0);
18326
18327       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18328       if (SVN && SVN->isSplat()) {
18329         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18330         SDValue InVec = Amt.getOperand(0);
18331         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18332           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18333                  "Unexpected shuffle index found!");
18334           BaseShAmt = InVec.getOperand(SplatIdx);
18335         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18336            if (ConstantSDNode *C =
18337                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18338              if (C->getZExtValue() == SplatIdx)
18339                BaseShAmt = InVec.getOperand(1);
18340            }
18341         }
18342
18343         if (!BaseShAmt)
18344           // Avoid introducing an extract element from a shuffle.
18345           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18346                                   DAG.getIntPtrConstant(SplatIdx, dl));
18347       }
18348     }
18349
18350     if (BaseShAmt.getNode()) {
18351       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18352       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18353         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18354       else if (EltVT.bitsLT(MVT::i32))
18355         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18356
18357       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18358     }
18359   }
18360
18361   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18362   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18363       Amt.getOpcode() == ISD::BITCAST &&
18364       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18365     Amt = Amt.getOperand(0);
18366     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18367                      VT.getVectorNumElements();
18368     std::vector<SDValue> Vals(Ratio);
18369     for (unsigned i = 0; i != Ratio; ++i)
18370       Vals[i] = Amt.getOperand(i);
18371     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18372       for (unsigned j = 0; j != Ratio; ++j)
18373         if (Vals[j] != Amt.getOperand(i + j))
18374           return SDValue();
18375     }
18376
18377     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18378       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18379   }
18380   return SDValue();
18381 }
18382
18383 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18384                           SelectionDAG &DAG) {
18385   MVT VT = Op.getSimpleValueType();
18386   SDLoc dl(Op);
18387   SDValue R = Op.getOperand(0);
18388   SDValue Amt = Op.getOperand(1);
18389
18390   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18391   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18392
18393   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18394     return V;
18395
18396   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18397     return V;
18398
18399   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18400     return Op;
18401
18402   // XOP has 128-bit variable logical/arithmetic shifts.
18403   // +ve/-ve Amt = shift left/right.
18404   if (Subtarget->hasXOP() &&
18405       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18406        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18407     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18408       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18409       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18410     }
18411     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18412       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18413     if (Op.getOpcode() == ISD::SRA)
18414       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18415   }
18416
18417   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18418   // shifts per-lane and then shuffle the partial results back together.
18419   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18420     // Splat the shift amounts so the scalar shifts above will catch it.
18421     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18422     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18423     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18424     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18425     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18426   }
18427
18428   // i64 vector arithmetic shift can be emulated with the transform:
18429   // M = lshr(SIGN_BIT, Amt)
18430   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18431   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18432       Op.getOpcode() == ISD::SRA) {
18433     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18434     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18435     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18436     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18437     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18438     return R;
18439   }
18440
18441   // If possible, lower this packed shift into a vector multiply instead of
18442   // expanding it into a sequence of scalar shifts.
18443   // Do this only if the vector shift count is a constant build_vector.
18444   if (Op.getOpcode() == ISD::SHL &&
18445       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18446        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18447       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18448     SmallVector<SDValue, 8> Elts;
18449     EVT SVT = VT.getScalarType();
18450     unsigned SVTBits = SVT.getSizeInBits();
18451     const APInt &One = APInt(SVTBits, 1);
18452     unsigned NumElems = VT.getVectorNumElements();
18453
18454     for (unsigned i=0; i !=NumElems; ++i) {
18455       SDValue Op = Amt->getOperand(i);
18456       if (Op->getOpcode() == ISD::UNDEF) {
18457         Elts.push_back(Op);
18458         continue;
18459       }
18460
18461       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18462       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18463       uint64_t ShAmt = C.getZExtValue();
18464       if (ShAmt >= SVTBits) {
18465         Elts.push_back(DAG.getUNDEF(SVT));
18466         continue;
18467       }
18468       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18469     }
18470     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18471     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18472   }
18473
18474   // Lower SHL with variable shift amount.
18475   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18476     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18477
18478     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18479                      DAG.getConstant(0x3f800000U, dl, VT));
18480     Op = DAG.getBitcast(MVT::v4f32, Op);
18481     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18482     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18483   }
18484
18485   // If possible, lower this shift as a sequence of two shifts by
18486   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18487   // Example:
18488   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18489   //
18490   // Could be rewritten as:
18491   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18492   //
18493   // The advantage is that the two shifts from the example would be
18494   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18495   // the vector shift into four scalar shifts plus four pairs of vector
18496   // insert/extract.
18497   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18498       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18499     unsigned TargetOpcode = X86ISD::MOVSS;
18500     bool CanBeSimplified;
18501     // The splat value for the first packed shift (the 'X' from the example).
18502     SDValue Amt1 = Amt->getOperand(0);
18503     // The splat value for the second packed shift (the 'Y' from the example).
18504     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18505                                         Amt->getOperand(2);
18506
18507     // See if it is possible to replace this node with a sequence of
18508     // two shifts followed by a MOVSS/MOVSD
18509     if (VT == MVT::v4i32) {
18510       // Check if it is legal to use a MOVSS.
18511       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18512                         Amt2 == Amt->getOperand(3);
18513       if (!CanBeSimplified) {
18514         // Otherwise, check if we can still simplify this node using a MOVSD.
18515         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18516                           Amt->getOperand(2) == Amt->getOperand(3);
18517         TargetOpcode = X86ISD::MOVSD;
18518         Amt2 = Amt->getOperand(2);
18519       }
18520     } else {
18521       // Do similar checks for the case where the machine value type
18522       // is MVT::v8i16.
18523       CanBeSimplified = Amt1 == Amt->getOperand(1);
18524       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18525         CanBeSimplified = Amt2 == Amt->getOperand(i);
18526
18527       if (!CanBeSimplified) {
18528         TargetOpcode = X86ISD::MOVSD;
18529         CanBeSimplified = true;
18530         Amt2 = Amt->getOperand(4);
18531         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18532           CanBeSimplified = Amt1 == Amt->getOperand(i);
18533         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18534           CanBeSimplified = Amt2 == Amt->getOperand(j);
18535       }
18536     }
18537
18538     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18539         isa<ConstantSDNode>(Amt2)) {
18540       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18541       EVT CastVT = MVT::v4i32;
18542       SDValue Splat1 =
18543         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18544       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18545       SDValue Splat2 =
18546         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18547       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18548       if (TargetOpcode == X86ISD::MOVSD)
18549         CastVT = MVT::v2i64;
18550       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18551       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18552       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18553                                             BitCast1, DAG);
18554       return DAG.getBitcast(VT, Result);
18555     }
18556   }
18557
18558   // v4i32 Non Uniform Shifts.
18559   // If the shift amount is constant we can shift each lane using the SSE2
18560   // immediate shifts, else we need to zero-extend each lane to the lower i64
18561   // and shift using the SSE2 variable shifts.
18562   // The separate results can then be blended together.
18563   if (VT == MVT::v4i32) {
18564     unsigned Opc = Op.getOpcode();
18565     SDValue Amt0, Amt1, Amt2, Amt3;
18566     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18567       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18568       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18569       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18570       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18571     } else {
18572       // ISD::SHL is handled above but we include it here for completeness.
18573       switch (Opc) {
18574       default:
18575         llvm_unreachable("Unknown target vector shift node");
18576       case ISD::SHL:
18577         Opc = X86ISD::VSHL;
18578         break;
18579       case ISD::SRL:
18580         Opc = X86ISD::VSRL;
18581         break;
18582       case ISD::SRA:
18583         Opc = X86ISD::VSRA;
18584         break;
18585       }
18586       // The SSE2 shifts use the lower i64 as the same shift amount for
18587       // all lanes and the upper i64 is ignored. These shuffle masks
18588       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18589       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18590       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18591       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18592       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18593       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18594     }
18595
18596     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18597     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18598     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18599     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18600     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18601     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18602     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18603   }
18604
18605   if (VT == MVT::v16i8 ||
18606       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18607     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18608     unsigned ShiftOpcode = Op->getOpcode();
18609
18610     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18611       // On SSE41 targets we make use of the fact that VSELECT lowers
18612       // to PBLENDVB which selects bytes based just on the sign bit.
18613       if (Subtarget->hasSSE41()) {
18614         V0 = DAG.getBitcast(VT, V0);
18615         V1 = DAG.getBitcast(VT, V1);
18616         Sel = DAG.getBitcast(VT, Sel);
18617         return DAG.getBitcast(SelVT,
18618                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18619       }
18620       // On pre-SSE41 targets we test for the sign bit by comparing to
18621       // zero - a negative value will set all bits of the lanes to true
18622       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18623       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18624       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18625       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18626     };
18627
18628     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18629     // We can safely do this using i16 shifts as we're only interested in
18630     // the 3 lower bits of each byte.
18631     Amt = DAG.getBitcast(ExtVT, Amt);
18632     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18633     Amt = DAG.getBitcast(VT, Amt);
18634
18635     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18636       // r = VSELECT(r, shift(r, 4), a);
18637       SDValue M =
18638           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18639       R = SignBitSelect(VT, Amt, M, R);
18640
18641       // a += a
18642       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18643
18644       // r = VSELECT(r, shift(r, 2), a);
18645       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18646       R = SignBitSelect(VT, Amt, M, R);
18647
18648       // a += a
18649       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18650
18651       // return VSELECT(r, shift(r, 1), a);
18652       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18653       R = SignBitSelect(VT, Amt, M, R);
18654       return R;
18655     }
18656
18657     if (Op->getOpcode() == ISD::SRA) {
18658       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18659       // so we can correctly sign extend. We don't care what happens to the
18660       // lower byte.
18661       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18662       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18663       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18664       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18665       ALo = DAG.getBitcast(ExtVT, ALo);
18666       AHi = DAG.getBitcast(ExtVT, AHi);
18667       RLo = DAG.getBitcast(ExtVT, RLo);
18668       RHi = DAG.getBitcast(ExtVT, RHi);
18669
18670       // r = VSELECT(r, shift(r, 4), a);
18671       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18672                                 DAG.getConstant(4, dl, ExtVT));
18673       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18674                                 DAG.getConstant(4, dl, ExtVT));
18675       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18676       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18677
18678       // a += a
18679       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18680       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18681
18682       // r = VSELECT(r, shift(r, 2), a);
18683       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18684                         DAG.getConstant(2, dl, ExtVT));
18685       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18686                         DAG.getConstant(2, dl, ExtVT));
18687       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18688       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18689
18690       // a += a
18691       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18692       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18693
18694       // r = VSELECT(r, shift(r, 1), a);
18695       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18696                         DAG.getConstant(1, dl, ExtVT));
18697       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18698                         DAG.getConstant(1, dl, ExtVT));
18699       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18700       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18701
18702       // Logical shift the result back to the lower byte, leaving a zero upper
18703       // byte
18704       // meaning that we can safely pack with PACKUSWB.
18705       RLo =
18706           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18707       RHi =
18708           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18709       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18710     }
18711   }
18712
18713   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18714   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18715   // solution better.
18716   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18717     MVT ExtVT = MVT::v8i32;
18718     unsigned ExtOpc =
18719         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18720     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18721     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18722     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18723                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18724   }
18725
18726   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18727     MVT ExtVT = MVT::v8i32;
18728     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18729     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18730     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18731     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18732     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18733     ALo = DAG.getBitcast(ExtVT, ALo);
18734     AHi = DAG.getBitcast(ExtVT, AHi);
18735     RLo = DAG.getBitcast(ExtVT, RLo);
18736     RHi = DAG.getBitcast(ExtVT, RHi);
18737     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18738     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18739     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18740     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18741     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18742   }
18743
18744   if (VT == MVT::v8i16) {
18745     unsigned ShiftOpcode = Op->getOpcode();
18746
18747     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18748       // On SSE41 targets we make use of the fact that VSELECT lowers
18749       // to PBLENDVB which selects bytes based just on the sign bit.
18750       if (Subtarget->hasSSE41()) {
18751         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18752         V0 = DAG.getBitcast(ExtVT, V0);
18753         V1 = DAG.getBitcast(ExtVT, V1);
18754         Sel = DAG.getBitcast(ExtVT, Sel);
18755         return DAG.getBitcast(
18756             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18757       }
18758       // On pre-SSE41 targets we splat the sign bit - a negative value will
18759       // set all bits of the lanes to true and VSELECT uses that in
18760       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18761       SDValue C =
18762           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18763       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18764     };
18765
18766     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18767     if (Subtarget->hasSSE41()) {
18768       // On SSE41 targets we need to replicate the shift mask in both
18769       // bytes for PBLENDVB.
18770       Amt = DAG.getNode(
18771           ISD::OR, dl, VT,
18772           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18773           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18774     } else {
18775       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18776     }
18777
18778     // r = VSELECT(r, shift(r, 8), a);
18779     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18780     R = SignBitSelect(Amt, M, R);
18781
18782     // a += a
18783     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18784
18785     // r = VSELECT(r, shift(r, 4), a);
18786     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18787     R = SignBitSelect(Amt, M, R);
18788
18789     // a += a
18790     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18791
18792     // r = VSELECT(r, shift(r, 2), a);
18793     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18794     R = SignBitSelect(Amt, M, R);
18795
18796     // a += a
18797     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18798
18799     // return VSELECT(r, shift(r, 1), a);
18800     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18801     R = SignBitSelect(Amt, M, R);
18802     return R;
18803   }
18804
18805   // Decompose 256-bit shifts into smaller 128-bit shifts.
18806   if (VT.is256BitVector()) {
18807     unsigned NumElems = VT.getVectorNumElements();
18808     MVT EltVT = VT.getVectorElementType();
18809     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18810
18811     // Extract the two vectors
18812     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18813     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18814
18815     // Recreate the shift amount vectors
18816     SDValue Amt1, Amt2;
18817     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18818       // Constant shift amount
18819       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18820       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18821       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18822
18823       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18824       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18825     } else {
18826       // Variable shift amount
18827       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18828       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18829     }
18830
18831     // Issue new vector shifts for the smaller types
18832     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18833     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18834
18835     // Concatenate the result back
18836     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18837   }
18838
18839   return SDValue();
18840 }
18841
18842 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18843                            SelectionDAG &DAG) {
18844   MVT VT = Op.getSimpleValueType();
18845   SDLoc DL(Op);
18846   SDValue R = Op.getOperand(0);
18847   SDValue Amt = Op.getOperand(1);
18848
18849   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18850   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18851   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18852
18853   // XOP has 128-bit vector variable + immediate rotates.
18854   // +ve/-ve Amt = rotate left/right.
18855
18856   // Split 256-bit integers.
18857   if (VT.getSizeInBits() == 256)
18858     return Lower256IntArith(Op, DAG);
18859
18860   assert(VT.getSizeInBits() == 128 && "Only rotate 128-bit vectors!");
18861
18862   // Attempt to rotate by immediate.
18863   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18864     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18865       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18866       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18867       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18868                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18869     }
18870   }
18871
18872   // Use general rotate by variable (per-element).
18873   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18874 }
18875
18876 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18877   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18878   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18879   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18880   // has only one use.
18881   SDNode *N = Op.getNode();
18882   SDValue LHS = N->getOperand(0);
18883   SDValue RHS = N->getOperand(1);
18884   unsigned BaseOp = 0;
18885   unsigned Cond = 0;
18886   SDLoc DL(Op);
18887   switch (Op.getOpcode()) {
18888   default: llvm_unreachable("Unknown ovf instruction!");
18889   case ISD::SADDO:
18890     // A subtract of one will be selected as a INC. Note that INC doesn't
18891     // set CF, so we can't do this for UADDO.
18892     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18893       if (C->isOne()) {
18894         BaseOp = X86ISD::INC;
18895         Cond = X86::COND_O;
18896         break;
18897       }
18898     BaseOp = X86ISD::ADD;
18899     Cond = X86::COND_O;
18900     break;
18901   case ISD::UADDO:
18902     BaseOp = X86ISD::ADD;
18903     Cond = X86::COND_B;
18904     break;
18905   case ISD::SSUBO:
18906     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18907     // set CF, so we can't do this for USUBO.
18908     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18909       if (C->isOne()) {
18910         BaseOp = X86ISD::DEC;
18911         Cond = X86::COND_O;
18912         break;
18913       }
18914     BaseOp = X86ISD::SUB;
18915     Cond = X86::COND_O;
18916     break;
18917   case ISD::USUBO:
18918     BaseOp = X86ISD::SUB;
18919     Cond = X86::COND_B;
18920     break;
18921   case ISD::SMULO:
18922     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18923     Cond = X86::COND_O;
18924     break;
18925   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18926     if (N->getValueType(0) == MVT::i8) {
18927       BaseOp = X86ISD::UMUL8;
18928       Cond = X86::COND_O;
18929       break;
18930     }
18931     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18932                                  MVT::i32);
18933     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18934
18935     SDValue SetCC =
18936       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18937                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18938                   SDValue(Sum.getNode(), 2));
18939
18940     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18941   }
18942   }
18943
18944   // Also sets EFLAGS.
18945   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18946   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18947
18948   SDValue SetCC =
18949     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18950                 DAG.getConstant(Cond, DL, MVT::i32),
18951                 SDValue(Sum.getNode(), 1));
18952
18953   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18954 }
18955
18956 /// Returns true if the operand type is exactly twice the native width, and
18957 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18958 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18959 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18960 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18961   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18962
18963   if (OpWidth == 64)
18964     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18965   else if (OpWidth == 128)
18966     return Subtarget->hasCmpxchg16b();
18967   else
18968     return false;
18969 }
18970
18971 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18972   return needsCmpXchgNb(SI->getValueOperand()->getType());
18973 }
18974
18975 // Note: this turns large loads into lock cmpxchg8b/16b.
18976 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18977 TargetLowering::AtomicExpansionKind
18978 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18979   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18980   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18981                                                : AtomicExpansionKind::None;
18982 }
18983
18984 TargetLowering::AtomicExpansionKind
18985 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18986   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18987   Type *MemType = AI->getType();
18988
18989   // If the operand is too big, we must see if cmpxchg8/16b is available
18990   // and default to library calls otherwise.
18991   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18992     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18993                                    : AtomicExpansionKind::None;
18994   }
18995
18996   AtomicRMWInst::BinOp Op = AI->getOperation();
18997   switch (Op) {
18998   default:
18999     llvm_unreachable("Unknown atomic operation");
19000   case AtomicRMWInst::Xchg:
19001   case AtomicRMWInst::Add:
19002   case AtomicRMWInst::Sub:
19003     // It's better to use xadd, xsub or xchg for these in all cases.
19004     return AtomicExpansionKind::None;
19005   case AtomicRMWInst::Or:
19006   case AtomicRMWInst::And:
19007   case AtomicRMWInst::Xor:
19008     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19009     // prefix to a normal instruction for these operations.
19010     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19011                             : AtomicExpansionKind::None;
19012   case AtomicRMWInst::Nand:
19013   case AtomicRMWInst::Max:
19014   case AtomicRMWInst::Min:
19015   case AtomicRMWInst::UMax:
19016   case AtomicRMWInst::UMin:
19017     // These always require a non-trivial set of data operations on x86. We must
19018     // use a cmpxchg loop.
19019     return AtomicExpansionKind::CmpXChg;
19020   }
19021 }
19022
19023 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19024   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19025   // no-sse2). There isn't any reason to disable it if the target processor
19026   // supports it.
19027   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19028 }
19029
19030 LoadInst *
19031 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19032   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19033   Type *MemType = AI->getType();
19034   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19035   // there is no benefit in turning such RMWs into loads, and it is actually
19036   // harmful as it introduces a mfence.
19037   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19038     return nullptr;
19039
19040   auto Builder = IRBuilder<>(AI);
19041   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19042   auto SynchScope = AI->getSynchScope();
19043   // We must restrict the ordering to avoid generating loads with Release or
19044   // ReleaseAcquire orderings.
19045   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19046   auto Ptr = AI->getPointerOperand();
19047
19048   // Before the load we need a fence. Here is an example lifted from
19049   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19050   // is required:
19051   // Thread 0:
19052   //   x.store(1, relaxed);
19053   //   r1 = y.fetch_add(0, release);
19054   // Thread 1:
19055   //   y.fetch_add(42, acquire);
19056   //   r2 = x.load(relaxed);
19057   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19058   // lowered to just a load without a fence. A mfence flushes the store buffer,
19059   // making the optimization clearly correct.
19060   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19061   // otherwise, we might be able to be more aggressive on relaxed idempotent
19062   // rmw. In practice, they do not look useful, so we don't try to be
19063   // especially clever.
19064   if (SynchScope == SingleThread)
19065     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19066     // the IR level, so we must wrap it in an intrinsic.
19067     return nullptr;
19068
19069   if (!hasMFENCE(*Subtarget))
19070     // FIXME: it might make sense to use a locked operation here but on a
19071     // different cache-line to prevent cache-line bouncing. In practice it
19072     // is probably a small win, and x86 processors without mfence are rare
19073     // enough that we do not bother.
19074     return nullptr;
19075
19076   Function *MFence =
19077       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19078   Builder.CreateCall(MFence, {});
19079
19080   // Finally we can emit the atomic load.
19081   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19082           AI->getType()->getPrimitiveSizeInBits());
19083   Loaded->setAtomic(Order, SynchScope);
19084   AI->replaceAllUsesWith(Loaded);
19085   AI->eraseFromParent();
19086   return Loaded;
19087 }
19088
19089 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19090                                  SelectionDAG &DAG) {
19091   SDLoc dl(Op);
19092   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19093     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19094   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19095     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19096
19097   // The only fence that needs an instruction is a sequentially-consistent
19098   // cross-thread fence.
19099   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19100     if (hasMFENCE(*Subtarget))
19101       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19102
19103     SDValue Chain = Op.getOperand(0);
19104     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19105     SDValue Ops[] = {
19106       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19107       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19108       DAG.getRegister(0, MVT::i32),            // Index
19109       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19110       DAG.getRegister(0, MVT::i32),            // Segment.
19111       Zero,
19112       Chain
19113     };
19114     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19115     return SDValue(Res, 0);
19116   }
19117
19118   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19119   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19120 }
19121
19122 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19123                              SelectionDAG &DAG) {
19124   MVT T = Op.getSimpleValueType();
19125   SDLoc DL(Op);
19126   unsigned Reg = 0;
19127   unsigned size = 0;
19128   switch(T.SimpleTy) {
19129   default: llvm_unreachable("Invalid value type!");
19130   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19131   case MVT::i16: Reg = X86::AX;  size = 2; break;
19132   case MVT::i32: Reg = X86::EAX; size = 4; break;
19133   case MVT::i64:
19134     assert(Subtarget->is64Bit() && "Node not type legal!");
19135     Reg = X86::RAX; size = 8;
19136     break;
19137   }
19138   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19139                                   Op.getOperand(2), SDValue());
19140   SDValue Ops[] = { cpIn.getValue(0),
19141                     Op.getOperand(1),
19142                     Op.getOperand(3),
19143                     DAG.getTargetConstant(size, DL, MVT::i8),
19144                     cpIn.getValue(1) };
19145   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19146   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19147   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19148                                            Ops, T, MMO);
19149
19150   SDValue cpOut =
19151     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19152   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19153                                       MVT::i32, cpOut.getValue(2));
19154   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19155                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19156                                 EFLAGS);
19157
19158   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19159   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19160   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19161   return SDValue();
19162 }
19163
19164 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19165                             SelectionDAG &DAG) {
19166   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19167   MVT DstVT = Op.getSimpleValueType();
19168
19169   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19170     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19171     if (DstVT != MVT::f64)
19172       // This conversion needs to be expanded.
19173       return SDValue();
19174
19175     SDValue InVec = Op->getOperand(0);
19176     SDLoc dl(Op);
19177     unsigned NumElts = SrcVT.getVectorNumElements();
19178     EVT SVT = SrcVT.getVectorElementType();
19179
19180     // Widen the vector in input in the case of MVT::v2i32.
19181     // Example: from MVT::v2i32 to MVT::v4i32.
19182     SmallVector<SDValue, 16> Elts;
19183     for (unsigned i = 0, e = NumElts; i != e; ++i)
19184       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19185                                  DAG.getIntPtrConstant(i, dl)));
19186
19187     // Explicitly mark the extra elements as Undef.
19188     Elts.append(NumElts, DAG.getUNDEF(SVT));
19189
19190     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19191     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19192     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19193     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19194                        DAG.getIntPtrConstant(0, dl));
19195   }
19196
19197   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19198          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19199   assert((DstVT == MVT::i64 ||
19200           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19201          "Unexpected custom BITCAST");
19202   // i64 <=> MMX conversions are Legal.
19203   if (SrcVT==MVT::i64 && DstVT.isVector())
19204     return Op;
19205   if (DstVT==MVT::i64 && SrcVT.isVector())
19206     return Op;
19207   // MMX <=> MMX conversions are Legal.
19208   if (SrcVT.isVector() && DstVT.isVector())
19209     return Op;
19210   // All other conversions need to be expanded.
19211   return SDValue();
19212 }
19213
19214 /// Compute the horizontal sum of bytes in V for the elements of VT.
19215 ///
19216 /// Requires V to be a byte vector and VT to be an integer vector type with
19217 /// wider elements than V's type. The width of the elements of VT determines
19218 /// how many bytes of V are summed horizontally to produce each element of the
19219 /// result.
19220 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19221                                       const X86Subtarget *Subtarget,
19222                                       SelectionDAG &DAG) {
19223   SDLoc DL(V);
19224   MVT ByteVecVT = V.getSimpleValueType();
19225   MVT EltVT = VT.getVectorElementType();
19226   int NumElts = VT.getVectorNumElements();
19227   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19228          "Expected value to have byte element type.");
19229   assert(EltVT != MVT::i8 &&
19230          "Horizontal byte sum only makes sense for wider elements!");
19231   unsigned VecSize = VT.getSizeInBits();
19232   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19233
19234   // PSADBW instruction horizontally add all bytes and leave the result in i64
19235   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19236   if (EltVT == MVT::i64) {
19237     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19238     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19239     return DAG.getBitcast(VT, V);
19240   }
19241
19242   if (EltVT == MVT::i32) {
19243     // We unpack the low half and high half into i32s interleaved with zeros so
19244     // that we can use PSADBW to horizontally sum them. The most useful part of
19245     // this is that it lines up the results of two PSADBW instructions to be
19246     // two v2i64 vectors which concatenated are the 4 population counts. We can
19247     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19248     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19249     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19250     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19251
19252     // Do the horizontal sums into two v2i64s.
19253     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19254     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19255                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19256     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19257                        DAG.getBitcast(ByteVecVT, High), Zeros);
19258
19259     // Merge them together.
19260     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19261     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19262                     DAG.getBitcast(ShortVecVT, Low),
19263                     DAG.getBitcast(ShortVecVT, High));
19264
19265     return DAG.getBitcast(VT, V);
19266   }
19267
19268   // The only element type left is i16.
19269   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19270
19271   // To obtain pop count for each i16 element starting from the pop count for
19272   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19273   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19274   // directly supported.
19275   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19276   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19277   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19278   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19279                   DAG.getBitcast(ByteVecVT, V));
19280   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19281 }
19282
19283 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19284                                         const X86Subtarget *Subtarget,
19285                                         SelectionDAG &DAG) {
19286   MVT VT = Op.getSimpleValueType();
19287   MVT EltVT = VT.getVectorElementType();
19288   unsigned VecSize = VT.getSizeInBits();
19289
19290   // Implement a lookup table in register by using an algorithm based on:
19291   // http://wm.ite.pl/articles/sse-popcount.html
19292   //
19293   // The general idea is that every lower byte nibble in the input vector is an
19294   // index into a in-register pre-computed pop count table. We then split up the
19295   // input vector in two new ones: (1) a vector with only the shifted-right
19296   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19297   // masked out higher ones) for each byte. PSHUB is used separately with both
19298   // to index the in-register table. Next, both are added and the result is a
19299   // i8 vector where each element contains the pop count for input byte.
19300   //
19301   // To obtain the pop count for elements != i8, we follow up with the same
19302   // approach and use additional tricks as described below.
19303   //
19304   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19305                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19306                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19307                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19308
19309   int NumByteElts = VecSize / 8;
19310   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19311   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19312   SmallVector<SDValue, 16> LUTVec;
19313   for (int i = 0; i < NumByteElts; ++i)
19314     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19315   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19316   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19317                                   DAG.getConstant(0x0F, DL, MVT::i8));
19318   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19319
19320   // High nibbles
19321   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19322   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19323   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19324
19325   // Low nibbles
19326   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19327
19328   // The input vector is used as the shuffle mask that index elements into the
19329   // LUT. After counting low and high nibbles, add the vector to obtain the
19330   // final pop count per i8 element.
19331   SDValue HighPopCnt =
19332       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19333   SDValue LowPopCnt =
19334       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19335   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19336
19337   if (EltVT == MVT::i8)
19338     return PopCnt;
19339
19340   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19341 }
19342
19343 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19344                                        const X86Subtarget *Subtarget,
19345                                        SelectionDAG &DAG) {
19346   MVT VT = Op.getSimpleValueType();
19347   assert(VT.is128BitVector() &&
19348          "Only 128-bit vector bitmath lowering supported.");
19349
19350   int VecSize = VT.getSizeInBits();
19351   MVT EltVT = VT.getVectorElementType();
19352   int Len = EltVT.getSizeInBits();
19353
19354   // This is the vectorized version of the "best" algorithm from
19355   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19356   // with a minor tweak to use a series of adds + shifts instead of vector
19357   // multiplications. Implemented for all integer vector types. We only use
19358   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19359   // much faster, even faster than using native popcnt instructions.
19360
19361   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19362     MVT VT = V.getSimpleValueType();
19363     SmallVector<SDValue, 32> Shifters(
19364         VT.getVectorNumElements(),
19365         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19366     return DAG.getNode(OpCode, DL, VT, V,
19367                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19368   };
19369   auto GetMask = [&](SDValue V, APInt Mask) {
19370     MVT VT = V.getSimpleValueType();
19371     SmallVector<SDValue, 32> Masks(
19372         VT.getVectorNumElements(),
19373         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19374     return DAG.getNode(ISD::AND, DL, VT, V,
19375                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19376   };
19377
19378   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19379   // x86, so set the SRL type to have elements at least i16 wide. This is
19380   // correct because all of our SRLs are followed immediately by a mask anyways
19381   // that handles any bits that sneak into the high bits of the byte elements.
19382   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19383
19384   SDValue V = Op;
19385
19386   // v = v - ((v >> 1) & 0x55555555...)
19387   SDValue Srl =
19388       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19389   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19390   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19391
19392   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19393   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19394   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19395   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19396   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19397
19398   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19399   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19400   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19401   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19402
19403   // At this point, V contains the byte-wise population count, and we are
19404   // merely doing a horizontal sum if necessary to get the wider element
19405   // counts.
19406   if (EltVT == MVT::i8)
19407     return V;
19408
19409   return LowerHorizontalByteSum(
19410       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19411       DAG);
19412 }
19413
19414 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19415                                 SelectionDAG &DAG) {
19416   MVT VT = Op.getSimpleValueType();
19417   // FIXME: Need to add AVX-512 support here!
19418   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19419          "Unknown CTPOP type to handle");
19420   SDLoc DL(Op.getNode());
19421   SDValue Op0 = Op.getOperand(0);
19422
19423   if (!Subtarget->hasSSSE3()) {
19424     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19425     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19426     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19427   }
19428
19429   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19430     unsigned NumElems = VT.getVectorNumElements();
19431
19432     // Extract each 128-bit vector, compute pop count and concat the result.
19433     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19434     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19435
19436     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19437                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19438                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19439   }
19440
19441   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19442 }
19443
19444 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19445                           SelectionDAG &DAG) {
19446   assert(Op.getValueType().isVector() &&
19447          "We only do custom lowering for vector population count.");
19448   return LowerVectorCTPOP(Op, Subtarget, DAG);
19449 }
19450
19451 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19452   SDNode *Node = Op.getNode();
19453   SDLoc dl(Node);
19454   EVT T = Node->getValueType(0);
19455   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19456                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19457   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19458                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19459                        Node->getOperand(0),
19460                        Node->getOperand(1), negOp,
19461                        cast<AtomicSDNode>(Node)->getMemOperand(),
19462                        cast<AtomicSDNode>(Node)->getOrdering(),
19463                        cast<AtomicSDNode>(Node)->getSynchScope());
19464 }
19465
19466 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19467   SDNode *Node = Op.getNode();
19468   SDLoc dl(Node);
19469   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19470
19471   // Convert seq_cst store -> xchg
19472   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19473   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19474   //        (The only way to get a 16-byte store is cmpxchg16b)
19475   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19476   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19477       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19478     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19479                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19480                                  Node->getOperand(0),
19481                                  Node->getOperand(1), Node->getOperand(2),
19482                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19483                                  cast<AtomicSDNode>(Node)->getOrdering(),
19484                                  cast<AtomicSDNode>(Node)->getSynchScope());
19485     return Swap.getValue(1);
19486   }
19487   // Other atomic stores have a simple pattern.
19488   return Op;
19489 }
19490
19491 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19492   EVT VT = Op.getNode()->getSimpleValueType(0);
19493
19494   // Let legalize expand this if it isn't a legal type yet.
19495   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19496     return SDValue();
19497
19498   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19499
19500   unsigned Opc;
19501   bool ExtraOp = false;
19502   switch (Op.getOpcode()) {
19503   default: llvm_unreachable("Invalid code");
19504   case ISD::ADDC: Opc = X86ISD::ADD; break;
19505   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19506   case ISD::SUBC: Opc = X86ISD::SUB; break;
19507   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19508   }
19509
19510   if (!ExtraOp)
19511     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19512                        Op.getOperand(1));
19513   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19514                      Op.getOperand(1), Op.getOperand(2));
19515 }
19516
19517 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19518                             SelectionDAG &DAG) {
19519   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19520
19521   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19522   // which returns the values as { float, float } (in XMM0) or
19523   // { double, double } (which is returned in XMM0, XMM1).
19524   SDLoc dl(Op);
19525   SDValue Arg = Op.getOperand(0);
19526   EVT ArgVT = Arg.getValueType();
19527   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19528
19529   TargetLowering::ArgListTy Args;
19530   TargetLowering::ArgListEntry Entry;
19531
19532   Entry.Node = Arg;
19533   Entry.Ty = ArgTy;
19534   Entry.isSExt = false;
19535   Entry.isZExt = false;
19536   Args.push_back(Entry);
19537
19538   bool isF64 = ArgVT == MVT::f64;
19539   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19540   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19541   // the results are returned via SRet in memory.
19542   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19543   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19544   SDValue Callee =
19545       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19546
19547   Type *RetTy = isF64
19548     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19549     : (Type*)VectorType::get(ArgTy, 4);
19550
19551   TargetLowering::CallLoweringInfo CLI(DAG);
19552   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19553     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19554
19555   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19556
19557   if (isF64)
19558     // Returned in xmm0 and xmm1.
19559     return CallResult.first;
19560
19561   // Returned in bits 0:31 and 32:64 xmm0.
19562   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19563                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19564   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19565                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19566   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19567   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19568 }
19569
19570 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19571                              SelectionDAG &DAG) {
19572   assert(Subtarget->hasAVX512() &&
19573          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19574
19575   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19576   EVT VT = N->getValue().getValueType();
19577   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19578   SDLoc dl(Op);
19579
19580   // X86 scatter kills mask register, so its type should be added to
19581   // the list of return values
19582   if (N->getNumValues() == 1) {
19583     SDValue Index = N->getIndex();
19584     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19585         !Index.getValueType().is512BitVector())
19586       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19587
19588     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19589     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19590                       N->getOperand(3), Index };
19591
19592     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19593     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19594     return SDValue(NewScatter.getNode(), 0);
19595   }
19596   return Op;
19597 }
19598
19599 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19600                             SelectionDAG &DAG) {
19601   assert(Subtarget->hasAVX512() &&
19602          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19603
19604   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19605   EVT VT = Op.getValueType();
19606   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19607   SDLoc dl(Op);
19608
19609   SDValue Index = N->getIndex();
19610   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19611       !Index.getValueType().is512BitVector()) {
19612     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19613     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19614                       N->getOperand(3), Index };
19615     DAG.UpdateNodeOperands(N, Ops);
19616   }
19617   return Op;
19618 }
19619
19620 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19621                                                     SelectionDAG &DAG) const {
19622   // TODO: Eventually, the lowering of these nodes should be informed by or
19623   // deferred to the GC strategy for the function in which they appear. For
19624   // now, however, they must be lowered to something. Since they are logically
19625   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19626   // require special handling for these nodes), lower them as literal NOOPs for
19627   // the time being.
19628   SmallVector<SDValue, 2> Ops;
19629
19630   Ops.push_back(Op.getOperand(0));
19631   if (Op->getGluedNode())
19632     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19633
19634   SDLoc OpDL(Op);
19635   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19636   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19637
19638   return NOOP;
19639 }
19640
19641 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19642                                                   SelectionDAG &DAG) const {
19643   // TODO: Eventually, the lowering of these nodes should be informed by or
19644   // deferred to the GC strategy for the function in which they appear. For
19645   // now, however, they must be lowered to something. Since they are logically
19646   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19647   // require special handling for these nodes), lower them as literal NOOPs for
19648   // the time being.
19649   SmallVector<SDValue, 2> Ops;
19650
19651   Ops.push_back(Op.getOperand(0));
19652   if (Op->getGluedNode())
19653     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19654
19655   SDLoc OpDL(Op);
19656   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19657   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19658
19659   return NOOP;
19660 }
19661
19662 /// LowerOperation - Provide custom lowering hooks for some operations.
19663 ///
19664 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19665   switch (Op.getOpcode()) {
19666   default: llvm_unreachable("Should not custom lower this!");
19667   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19668   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19669     return LowerCMP_SWAP(Op, Subtarget, DAG);
19670   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19671   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19672   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19673   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19674   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19675   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19676   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19677   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19678   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19679   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19680   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19681   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19682   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19683   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19684   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19685   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19686   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19687   case ISD::SHL_PARTS:
19688   case ISD::SRA_PARTS:
19689   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19690   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19691   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19692   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19693   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19694   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19695   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19696   case ISD::SIGN_EXTEND_VECTOR_INREG:
19697     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19698   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19699   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19700   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19701   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19702   case ISD::FABS:
19703   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19704   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19705   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19706   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19707   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19708   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19709   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19710   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19711   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19712   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19713   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19714   case ISD::INTRINSIC_VOID:
19715   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19716   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19717   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19718   case ISD::FRAME_TO_ARGS_OFFSET:
19719                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19720   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19721   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19722   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19723   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19724   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19725   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19726   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19727   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19728   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19729   case ISD::CTTZ:
19730   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19731   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19732   case ISD::UMUL_LOHI:
19733   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19734   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19735   case ISD::SRA:
19736   case ISD::SRL:
19737   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19738   case ISD::SADDO:
19739   case ISD::UADDO:
19740   case ISD::SSUBO:
19741   case ISD::USUBO:
19742   case ISD::SMULO:
19743   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19744   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19745   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19746   case ISD::ADDC:
19747   case ISD::ADDE:
19748   case ISD::SUBC:
19749   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19750   case ISD::ADD:                return LowerADD(Op, DAG);
19751   case ISD::SUB:                return LowerSUB(Op, DAG);
19752   case ISD::SMAX:
19753   case ISD::SMIN:
19754   case ISD::UMAX:
19755   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19756   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19757   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19758   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19759   case ISD::GC_TRANSITION_START:
19760                                 return LowerGC_TRANSITION_START(Op, DAG);
19761   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19762   }
19763 }
19764
19765 /// ReplaceNodeResults - Replace a node with an illegal result type
19766 /// with a new node built out of custom code.
19767 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19768                                            SmallVectorImpl<SDValue>&Results,
19769                                            SelectionDAG &DAG) const {
19770   SDLoc dl(N);
19771   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19772   switch (N->getOpcode()) {
19773   default:
19774     llvm_unreachable("Do not know how to custom type legalize this operation!");
19775   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19776   case X86ISD::FMINC:
19777   case X86ISD::FMIN:
19778   case X86ISD::FMAXC:
19779   case X86ISD::FMAX: {
19780     EVT VT = N->getValueType(0);
19781     if (VT != MVT::v2f32)
19782       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19783     SDValue UNDEF = DAG.getUNDEF(VT);
19784     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19785                               N->getOperand(0), UNDEF);
19786     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19787                               N->getOperand(1), UNDEF);
19788     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19789     return;
19790   }
19791   case ISD::SIGN_EXTEND_INREG:
19792   case ISD::ADDC:
19793   case ISD::ADDE:
19794   case ISD::SUBC:
19795   case ISD::SUBE:
19796     // We don't want to expand or promote these.
19797     return;
19798   case ISD::SDIV:
19799   case ISD::UDIV:
19800   case ISD::SREM:
19801   case ISD::UREM:
19802   case ISD::SDIVREM:
19803   case ISD::UDIVREM: {
19804     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19805     Results.push_back(V);
19806     return;
19807   }
19808   case ISD::FP_TO_SINT:
19809   case ISD::FP_TO_UINT: {
19810     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19811
19812     std::pair<SDValue,SDValue> Vals =
19813         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19814     SDValue FIST = Vals.first, StackSlot = Vals.second;
19815     if (FIST.getNode()) {
19816       EVT VT = N->getValueType(0);
19817       // Return a load from the stack slot.
19818       if (StackSlot.getNode())
19819         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19820                                       MachinePointerInfo(),
19821                                       false, false, false, 0));
19822       else
19823         Results.push_back(FIST);
19824     }
19825     return;
19826   }
19827   case ISD::UINT_TO_FP: {
19828     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19829     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19830         N->getValueType(0) != MVT::v2f32)
19831       return;
19832     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19833                                  N->getOperand(0));
19834     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19835                                      MVT::f64);
19836     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19837     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19838                              DAG.getBitcast(MVT::v2i64, VBias));
19839     Or = DAG.getBitcast(MVT::v2f64, Or);
19840     // TODO: Are there any fast-math-flags to propagate here?
19841     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19842     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19843     return;
19844   }
19845   case ISD::FP_ROUND: {
19846     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19847         return;
19848     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19849     Results.push_back(V);
19850     return;
19851   }
19852   case ISD::FP_EXTEND: {
19853     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19854     // No other ValueType for FP_EXTEND should reach this point.
19855     assert(N->getValueType(0) == MVT::v2f32 &&
19856            "Do not know how to legalize this Node");
19857     return;
19858   }
19859   case ISD::INTRINSIC_W_CHAIN: {
19860     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19861     switch (IntNo) {
19862     default : llvm_unreachable("Do not know how to custom type "
19863                                "legalize this intrinsic operation!");
19864     case Intrinsic::x86_rdtsc:
19865       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19866                                      Results);
19867     case Intrinsic::x86_rdtscp:
19868       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19869                                      Results);
19870     case Intrinsic::x86_rdpmc:
19871       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19872     }
19873   }
19874   case ISD::READCYCLECOUNTER: {
19875     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19876                                    Results);
19877   }
19878   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19879     EVT T = N->getValueType(0);
19880     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19881     bool Regs64bit = T == MVT::i128;
19882     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19883     SDValue cpInL, cpInH;
19884     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19885                         DAG.getConstant(0, dl, HalfT));
19886     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19887                         DAG.getConstant(1, dl, HalfT));
19888     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19889                              Regs64bit ? X86::RAX : X86::EAX,
19890                              cpInL, SDValue());
19891     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19892                              Regs64bit ? X86::RDX : X86::EDX,
19893                              cpInH, cpInL.getValue(1));
19894     SDValue swapInL, swapInH;
19895     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19896                           DAG.getConstant(0, dl, HalfT));
19897     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19898                           DAG.getConstant(1, dl, HalfT));
19899     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19900                                Regs64bit ? X86::RBX : X86::EBX,
19901                                swapInL, cpInH.getValue(1));
19902     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19903                                Regs64bit ? X86::RCX : X86::ECX,
19904                                swapInH, swapInL.getValue(1));
19905     SDValue Ops[] = { swapInH.getValue(0),
19906                       N->getOperand(1),
19907                       swapInH.getValue(1) };
19908     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19909     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19910     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19911                                   X86ISD::LCMPXCHG8_DAG;
19912     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19913     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19914                                         Regs64bit ? X86::RAX : X86::EAX,
19915                                         HalfT, Result.getValue(1));
19916     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19917                                         Regs64bit ? X86::RDX : X86::EDX,
19918                                         HalfT, cpOutL.getValue(2));
19919     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19920
19921     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19922                                         MVT::i32, cpOutH.getValue(2));
19923     SDValue Success =
19924         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19925                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19926     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19927
19928     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19929     Results.push_back(Success);
19930     Results.push_back(EFLAGS.getValue(1));
19931     return;
19932   }
19933   case ISD::ATOMIC_SWAP:
19934   case ISD::ATOMIC_LOAD_ADD:
19935   case ISD::ATOMIC_LOAD_SUB:
19936   case ISD::ATOMIC_LOAD_AND:
19937   case ISD::ATOMIC_LOAD_OR:
19938   case ISD::ATOMIC_LOAD_XOR:
19939   case ISD::ATOMIC_LOAD_NAND:
19940   case ISD::ATOMIC_LOAD_MIN:
19941   case ISD::ATOMIC_LOAD_MAX:
19942   case ISD::ATOMIC_LOAD_UMIN:
19943   case ISD::ATOMIC_LOAD_UMAX:
19944   case ISD::ATOMIC_LOAD: {
19945     // Delegate to generic TypeLegalization. Situations we can really handle
19946     // should have already been dealt with by AtomicExpandPass.cpp.
19947     break;
19948   }
19949   case ISD::BITCAST: {
19950     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19951     EVT DstVT = N->getValueType(0);
19952     EVT SrcVT = N->getOperand(0)->getValueType(0);
19953
19954     if (SrcVT != MVT::f64 ||
19955         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19956       return;
19957
19958     unsigned NumElts = DstVT.getVectorNumElements();
19959     EVT SVT = DstVT.getVectorElementType();
19960     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19961     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19962                                    MVT::v2f64, N->getOperand(0));
19963     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19964
19965     if (ExperimentalVectorWideningLegalization) {
19966       // If we are legalizing vectors by widening, we already have the desired
19967       // legal vector type, just return it.
19968       Results.push_back(ToVecInt);
19969       return;
19970     }
19971
19972     SmallVector<SDValue, 8> Elts;
19973     for (unsigned i = 0, e = NumElts; i != e; ++i)
19974       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19975                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19976
19977     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19978   }
19979   }
19980 }
19981
19982 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19983   switch ((X86ISD::NodeType)Opcode) {
19984   case X86ISD::FIRST_NUMBER:       break;
19985   case X86ISD::BSF:                return "X86ISD::BSF";
19986   case X86ISD::BSR:                return "X86ISD::BSR";
19987   case X86ISD::SHLD:               return "X86ISD::SHLD";
19988   case X86ISD::SHRD:               return "X86ISD::SHRD";
19989   case X86ISD::FAND:               return "X86ISD::FAND";
19990   case X86ISD::FANDN:              return "X86ISD::FANDN";
19991   case X86ISD::FOR:                return "X86ISD::FOR";
19992   case X86ISD::FXOR:               return "X86ISD::FXOR";
19993   case X86ISD::FILD:               return "X86ISD::FILD";
19994   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19995   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19996   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19997   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19998   case X86ISD::FLD:                return "X86ISD::FLD";
19999   case X86ISD::FST:                return "X86ISD::FST";
20000   case X86ISD::CALL:               return "X86ISD::CALL";
20001   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20002   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20003   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20004   case X86ISD::BT:                 return "X86ISD::BT";
20005   case X86ISD::CMP:                return "X86ISD::CMP";
20006   case X86ISD::COMI:               return "X86ISD::COMI";
20007   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20008   case X86ISD::CMPM:               return "X86ISD::CMPM";
20009   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20010   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20011   case X86ISD::SETCC:              return "X86ISD::SETCC";
20012   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20013   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20014   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20015   case X86ISD::CMOV:               return "X86ISD::CMOV";
20016   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20017   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20018   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20019   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20020   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20021   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20022   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20023   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20024   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20025   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20026   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20027   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20028   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20029   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20030   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20031   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20032   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20033   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20034   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20035   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20036   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20037   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20038   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20039   case X86ISD::HADD:               return "X86ISD::HADD";
20040   case X86ISD::HSUB:               return "X86ISD::HSUB";
20041   case X86ISD::FHADD:              return "X86ISD::FHADD";
20042   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20043   case X86ISD::ABS:                return "X86ISD::ABS";
20044   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20045   case X86ISD::FMAX:               return "X86ISD::FMAX";
20046   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20047   case X86ISD::FMIN:               return "X86ISD::FMIN";
20048   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20049   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20050   case X86ISD::FMINC:              return "X86ISD::FMINC";
20051   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20052   case X86ISD::FRCP:               return "X86ISD::FRCP";
20053   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20054   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20055   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20056   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20057   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20058   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20059   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20060   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20061   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20062   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20063   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20064   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20065   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20066   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20067   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20068   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20069   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20070   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20071   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20072   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20073   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20074   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20075   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20076   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20077   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20078   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20079   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20080   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20081   case X86ISD::VSHL:               return "X86ISD::VSHL";
20082   case X86ISD::VSRL:               return "X86ISD::VSRL";
20083   case X86ISD::VSRA:               return "X86ISD::VSRA";
20084   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20085   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20086   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20087   case X86ISD::CMPP:               return "X86ISD::CMPP";
20088   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20089   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20090   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20091   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20092   case X86ISD::ADD:                return "X86ISD::ADD";
20093   case X86ISD::SUB:                return "X86ISD::SUB";
20094   case X86ISD::ADC:                return "X86ISD::ADC";
20095   case X86ISD::SBB:                return "X86ISD::SBB";
20096   case X86ISD::SMUL:               return "X86ISD::SMUL";
20097   case X86ISD::UMUL:               return "X86ISD::UMUL";
20098   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20099   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20100   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20101   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20102   case X86ISD::INC:                return "X86ISD::INC";
20103   case X86ISD::DEC:                return "X86ISD::DEC";
20104   case X86ISD::OR:                 return "X86ISD::OR";
20105   case X86ISD::XOR:                return "X86ISD::XOR";
20106   case X86ISD::AND:                return "X86ISD::AND";
20107   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20108   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20109   case X86ISD::PTEST:              return "X86ISD::PTEST";
20110   case X86ISD::TESTP:              return "X86ISD::TESTP";
20111   case X86ISD::TESTM:              return "X86ISD::TESTM";
20112   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20113   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20114   case X86ISD::KTEST:              return "X86ISD::KTEST";
20115   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20116   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20117   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20118   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20119   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20120   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20121   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20122   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20123   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20124   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20125   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20126   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20127   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20128   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20129   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20130   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20131   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20132   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20133   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20134   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20135   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20136   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20137   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20138   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20139   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20140   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20141   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20142   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20143   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20144   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20145   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20146   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20147   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20148   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20149   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20150   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20151   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20152   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20153   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20154   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20155   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20156   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20157   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20158   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20159   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20160   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20161   case X86ISD::SAHF:               return "X86ISD::SAHF";
20162   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20163   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20164   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20165   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20166   case X86ISD::VPROT:              return "X86ISD::VPROT";
20167   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20168   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20169   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20170   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20171   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20172   case X86ISD::FMADD:              return "X86ISD::FMADD";
20173   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20174   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20175   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20176   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20177   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20178   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20179   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20180   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20181   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20182   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20183   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20184   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20185   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20186   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20187   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20188   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20189   case X86ISD::XTEST:              return "X86ISD::XTEST";
20190   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20191   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20192   case X86ISD::SELECT:             return "X86ISD::SELECT";
20193   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20194   case X86ISD::RCP28:              return "X86ISD::RCP28";
20195   case X86ISD::EXP2:               return "X86ISD::EXP2";
20196   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20197   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20198   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20199   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20200   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20201   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20202   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20203   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20204   case X86ISD::ADDS:               return "X86ISD::ADDS";
20205   case X86ISD::SUBS:               return "X86ISD::SUBS";
20206   case X86ISD::AVG:                return "X86ISD::AVG";
20207   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20208   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20209   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20210   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20211   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20212   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20213   }
20214   return nullptr;
20215 }
20216
20217 // isLegalAddressingMode - Return true if the addressing mode represented
20218 // by AM is legal for this target, for a load/store of the specified type.
20219 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20220                                               const AddrMode &AM, Type *Ty,
20221                                               unsigned AS) const {
20222   // X86 supports extremely general addressing modes.
20223   CodeModel::Model M = getTargetMachine().getCodeModel();
20224   Reloc::Model R = getTargetMachine().getRelocationModel();
20225
20226   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20227   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20228     return false;
20229
20230   if (AM.BaseGV) {
20231     unsigned GVFlags =
20232       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20233
20234     // If a reference to this global requires an extra load, we can't fold it.
20235     if (isGlobalStubReference(GVFlags))
20236       return false;
20237
20238     // If BaseGV requires a register for the PIC base, we cannot also have a
20239     // BaseReg specified.
20240     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20241       return false;
20242
20243     // If lower 4G is not available, then we must use rip-relative addressing.
20244     if ((M != CodeModel::Small || R != Reloc::Static) &&
20245         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20246       return false;
20247   }
20248
20249   switch (AM.Scale) {
20250   case 0:
20251   case 1:
20252   case 2:
20253   case 4:
20254   case 8:
20255     // These scales always work.
20256     break;
20257   case 3:
20258   case 5:
20259   case 9:
20260     // These scales are formed with basereg+scalereg.  Only accept if there is
20261     // no basereg yet.
20262     if (AM.HasBaseReg)
20263       return false;
20264     break;
20265   default:  // Other stuff never works.
20266     return false;
20267   }
20268
20269   return true;
20270 }
20271
20272 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20273   unsigned Bits = Ty->getScalarSizeInBits();
20274
20275   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20276   // particularly cheaper than those without.
20277   if (Bits == 8)
20278     return false;
20279
20280   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20281   // variable shifts just as cheap as scalar ones.
20282   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20283     return false;
20284
20285   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20286   // fully general vector.
20287   return true;
20288 }
20289
20290 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20291   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20292     return false;
20293   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20294   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20295   return NumBits1 > NumBits2;
20296 }
20297
20298 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20299   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20300     return false;
20301
20302   if (!isTypeLegal(EVT::getEVT(Ty1)))
20303     return false;
20304
20305   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20306
20307   // Assuming the caller doesn't have a zeroext or signext return parameter,
20308   // truncation all the way down to i1 is valid.
20309   return true;
20310 }
20311
20312 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20313   return isInt<32>(Imm);
20314 }
20315
20316 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20317   // Can also use sub to handle negated immediates.
20318   return isInt<32>(Imm);
20319 }
20320
20321 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20322   if (!VT1.isInteger() || !VT2.isInteger())
20323     return false;
20324   unsigned NumBits1 = VT1.getSizeInBits();
20325   unsigned NumBits2 = VT2.getSizeInBits();
20326   return NumBits1 > NumBits2;
20327 }
20328
20329 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20330   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20331   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20332 }
20333
20334 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20335   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20336   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20337 }
20338
20339 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20340   EVT VT1 = Val.getValueType();
20341   if (isZExtFree(VT1, VT2))
20342     return true;
20343
20344   if (Val.getOpcode() != ISD::LOAD)
20345     return false;
20346
20347   if (!VT1.isSimple() || !VT1.isInteger() ||
20348       !VT2.isSimple() || !VT2.isInteger())
20349     return false;
20350
20351   switch (VT1.getSimpleVT().SimpleTy) {
20352   default: break;
20353   case MVT::i8:
20354   case MVT::i16:
20355   case MVT::i32:
20356     // X86 has 8, 16, and 32-bit zero-extending loads.
20357     return true;
20358   }
20359
20360   return false;
20361 }
20362
20363 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20364
20365 bool
20366 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20367   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20368     return false;
20369
20370   VT = VT.getScalarType();
20371
20372   if (!VT.isSimple())
20373     return false;
20374
20375   switch (VT.getSimpleVT().SimpleTy) {
20376   case MVT::f32:
20377   case MVT::f64:
20378     return true;
20379   default:
20380     break;
20381   }
20382
20383   return false;
20384 }
20385
20386 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20387   // i16 instructions are longer (0x66 prefix) and potentially slower.
20388   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20389 }
20390
20391 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20392 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20393 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20394 /// are assumed to be legal.
20395 bool
20396 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20397                                       EVT VT) const {
20398   if (!VT.isSimple())
20399     return false;
20400
20401   // Not for i1 vectors
20402   if (VT.getScalarType() == MVT::i1)
20403     return false;
20404
20405   // Very little shuffling can be done for 64-bit vectors right now.
20406   if (VT.getSizeInBits() == 64)
20407     return false;
20408
20409   // We only care that the types being shuffled are legal. The lowering can
20410   // handle any possible shuffle mask that results.
20411   return isTypeLegal(VT.getSimpleVT());
20412 }
20413
20414 bool
20415 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20416                                           EVT VT) const {
20417   // Just delegate to the generic legality, clear masks aren't special.
20418   return isShuffleMaskLegal(Mask, VT);
20419 }
20420
20421 //===----------------------------------------------------------------------===//
20422 //                           X86 Scheduler Hooks
20423 //===----------------------------------------------------------------------===//
20424
20425 /// Utility function to emit xbegin specifying the start of an RTM region.
20426 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20427                                      const TargetInstrInfo *TII) {
20428   DebugLoc DL = MI->getDebugLoc();
20429
20430   const BasicBlock *BB = MBB->getBasicBlock();
20431   MachineFunction::iterator I = ++MBB->getIterator();
20432
20433   // For the v = xbegin(), we generate
20434   //
20435   // thisMBB:
20436   //  xbegin sinkMBB
20437   //
20438   // mainMBB:
20439   //  eax = -1
20440   //
20441   // sinkMBB:
20442   //  v = eax
20443
20444   MachineBasicBlock *thisMBB = MBB;
20445   MachineFunction *MF = MBB->getParent();
20446   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20447   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20448   MF->insert(I, mainMBB);
20449   MF->insert(I, sinkMBB);
20450
20451   // Transfer the remainder of BB and its successor edges to sinkMBB.
20452   sinkMBB->splice(sinkMBB->begin(), MBB,
20453                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20454   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20455
20456   // thisMBB:
20457   //  xbegin sinkMBB
20458   //  # fallthrough to mainMBB
20459   //  # abortion to sinkMBB
20460   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20461   thisMBB->addSuccessor(mainMBB);
20462   thisMBB->addSuccessor(sinkMBB);
20463
20464   // mainMBB:
20465   //  EAX = -1
20466   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20467   mainMBB->addSuccessor(sinkMBB);
20468
20469   // sinkMBB:
20470   // EAX is live into the sinkMBB
20471   sinkMBB->addLiveIn(X86::EAX);
20472   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20473           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20474     .addReg(X86::EAX);
20475
20476   MI->eraseFromParent();
20477   return sinkMBB;
20478 }
20479
20480 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20481 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20482 // in the .td file.
20483 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20484                                        const TargetInstrInfo *TII) {
20485   unsigned Opc;
20486   switch (MI->getOpcode()) {
20487   default: llvm_unreachable("illegal opcode!");
20488   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20489   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20490   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20491   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20492   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20493   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20494   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20495   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20496   }
20497
20498   DebugLoc dl = MI->getDebugLoc();
20499   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20500
20501   unsigned NumArgs = MI->getNumOperands();
20502   for (unsigned i = 1; i < NumArgs; ++i) {
20503     MachineOperand &Op = MI->getOperand(i);
20504     if (!(Op.isReg() && Op.isImplicit()))
20505       MIB.addOperand(Op);
20506   }
20507   if (MI->hasOneMemOperand())
20508     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20509
20510   BuildMI(*BB, MI, dl,
20511     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20512     .addReg(X86::XMM0);
20513
20514   MI->eraseFromParent();
20515   return BB;
20516 }
20517
20518 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20519 // defs in an instruction pattern
20520 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20521                                        const TargetInstrInfo *TII) {
20522   unsigned Opc;
20523   switch (MI->getOpcode()) {
20524   default: llvm_unreachable("illegal opcode!");
20525   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20526   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20527   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20528   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20529   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20530   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20531   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20532   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20533   }
20534
20535   DebugLoc dl = MI->getDebugLoc();
20536   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20537
20538   unsigned NumArgs = MI->getNumOperands(); // remove the results
20539   for (unsigned i = 1; i < NumArgs; ++i) {
20540     MachineOperand &Op = MI->getOperand(i);
20541     if (!(Op.isReg() && Op.isImplicit()))
20542       MIB.addOperand(Op);
20543   }
20544   if (MI->hasOneMemOperand())
20545     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20546
20547   BuildMI(*BB, MI, dl,
20548     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20549     .addReg(X86::ECX);
20550
20551   MI->eraseFromParent();
20552   return BB;
20553 }
20554
20555 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20556                                       const X86Subtarget *Subtarget) {
20557   DebugLoc dl = MI->getDebugLoc();
20558   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20559   // Address into RAX/EAX, other two args into ECX, EDX.
20560   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20561   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20562   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20563   for (int i = 0; i < X86::AddrNumOperands; ++i)
20564     MIB.addOperand(MI->getOperand(i));
20565
20566   unsigned ValOps = X86::AddrNumOperands;
20567   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20568     .addReg(MI->getOperand(ValOps).getReg());
20569   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20570     .addReg(MI->getOperand(ValOps+1).getReg());
20571
20572   // The instruction doesn't actually take any operands though.
20573   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20574
20575   MI->eraseFromParent(); // The pseudo is gone now.
20576   return BB;
20577 }
20578
20579 MachineBasicBlock *
20580 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20581                                                  MachineBasicBlock *MBB) const {
20582   // Emit va_arg instruction on X86-64.
20583
20584   // Operands to this pseudo-instruction:
20585   // 0  ) Output        : destination address (reg)
20586   // 1-5) Input         : va_list address (addr, i64mem)
20587   // 6  ) ArgSize       : Size (in bytes) of vararg type
20588   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20589   // 8  ) Align         : Alignment of type
20590   // 9  ) EFLAGS (implicit-def)
20591
20592   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20593   static_assert(X86::AddrNumOperands == 5,
20594                 "VAARG_64 assumes 5 address operands");
20595
20596   unsigned DestReg = MI->getOperand(0).getReg();
20597   MachineOperand &Base = MI->getOperand(1);
20598   MachineOperand &Scale = MI->getOperand(2);
20599   MachineOperand &Index = MI->getOperand(3);
20600   MachineOperand &Disp = MI->getOperand(4);
20601   MachineOperand &Segment = MI->getOperand(5);
20602   unsigned ArgSize = MI->getOperand(6).getImm();
20603   unsigned ArgMode = MI->getOperand(7).getImm();
20604   unsigned Align = MI->getOperand(8).getImm();
20605
20606   // Memory Reference
20607   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20608   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20609   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20610
20611   // Machine Information
20612   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20613   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20614   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20615   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20616   DebugLoc DL = MI->getDebugLoc();
20617
20618   // struct va_list {
20619   //   i32   gp_offset
20620   //   i32   fp_offset
20621   //   i64   overflow_area (address)
20622   //   i64   reg_save_area (address)
20623   // }
20624   // sizeof(va_list) = 24
20625   // alignment(va_list) = 8
20626
20627   unsigned TotalNumIntRegs = 6;
20628   unsigned TotalNumXMMRegs = 8;
20629   bool UseGPOffset = (ArgMode == 1);
20630   bool UseFPOffset = (ArgMode == 2);
20631   unsigned MaxOffset = TotalNumIntRegs * 8 +
20632                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20633
20634   /* Align ArgSize to a multiple of 8 */
20635   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20636   bool NeedsAlign = (Align > 8);
20637
20638   MachineBasicBlock *thisMBB = MBB;
20639   MachineBasicBlock *overflowMBB;
20640   MachineBasicBlock *offsetMBB;
20641   MachineBasicBlock *endMBB;
20642
20643   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20644   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20645   unsigned OffsetReg = 0;
20646
20647   if (!UseGPOffset && !UseFPOffset) {
20648     // If we only pull from the overflow region, we don't create a branch.
20649     // We don't need to alter control flow.
20650     OffsetDestReg = 0; // unused
20651     OverflowDestReg = DestReg;
20652
20653     offsetMBB = nullptr;
20654     overflowMBB = thisMBB;
20655     endMBB = thisMBB;
20656   } else {
20657     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20658     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20659     // If not, pull from overflow_area. (branch to overflowMBB)
20660     //
20661     //       thisMBB
20662     //         |     .
20663     //         |        .
20664     //     offsetMBB   overflowMBB
20665     //         |        .
20666     //         |     .
20667     //        endMBB
20668
20669     // Registers for the PHI in endMBB
20670     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20671     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20672
20673     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20674     MachineFunction *MF = MBB->getParent();
20675     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20676     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20677     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20678
20679     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20680
20681     // Insert the new basic blocks
20682     MF->insert(MBBIter, offsetMBB);
20683     MF->insert(MBBIter, overflowMBB);
20684     MF->insert(MBBIter, endMBB);
20685
20686     // Transfer the remainder of MBB and its successor edges to endMBB.
20687     endMBB->splice(endMBB->begin(), thisMBB,
20688                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20689     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20690
20691     // Make offsetMBB and overflowMBB successors of thisMBB
20692     thisMBB->addSuccessor(offsetMBB);
20693     thisMBB->addSuccessor(overflowMBB);
20694
20695     // endMBB is a successor of both offsetMBB and overflowMBB
20696     offsetMBB->addSuccessor(endMBB);
20697     overflowMBB->addSuccessor(endMBB);
20698
20699     // Load the offset value into a register
20700     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20701     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20702       .addOperand(Base)
20703       .addOperand(Scale)
20704       .addOperand(Index)
20705       .addDisp(Disp, UseFPOffset ? 4 : 0)
20706       .addOperand(Segment)
20707       .setMemRefs(MMOBegin, MMOEnd);
20708
20709     // Check if there is enough room left to pull this argument.
20710     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20711       .addReg(OffsetReg)
20712       .addImm(MaxOffset + 8 - ArgSizeA8);
20713
20714     // Branch to "overflowMBB" if offset >= max
20715     // Fall through to "offsetMBB" otherwise
20716     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20717       .addMBB(overflowMBB);
20718   }
20719
20720   // In offsetMBB, emit code to use the reg_save_area.
20721   if (offsetMBB) {
20722     assert(OffsetReg != 0);
20723
20724     // Read the reg_save_area address.
20725     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20726     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20727       .addOperand(Base)
20728       .addOperand(Scale)
20729       .addOperand(Index)
20730       .addDisp(Disp, 16)
20731       .addOperand(Segment)
20732       .setMemRefs(MMOBegin, MMOEnd);
20733
20734     // Zero-extend the offset
20735     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20736       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20737         .addImm(0)
20738         .addReg(OffsetReg)
20739         .addImm(X86::sub_32bit);
20740
20741     // Add the offset to the reg_save_area to get the final address.
20742     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20743       .addReg(OffsetReg64)
20744       .addReg(RegSaveReg);
20745
20746     // Compute the offset for the next argument
20747     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20748     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20749       .addReg(OffsetReg)
20750       .addImm(UseFPOffset ? 16 : 8);
20751
20752     // Store it back into the va_list.
20753     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20754       .addOperand(Base)
20755       .addOperand(Scale)
20756       .addOperand(Index)
20757       .addDisp(Disp, UseFPOffset ? 4 : 0)
20758       .addOperand(Segment)
20759       .addReg(NextOffsetReg)
20760       .setMemRefs(MMOBegin, MMOEnd);
20761
20762     // Jump to endMBB
20763     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20764       .addMBB(endMBB);
20765   }
20766
20767   //
20768   // Emit code to use overflow area
20769   //
20770
20771   // Load the overflow_area address into a register.
20772   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20773   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20774     .addOperand(Base)
20775     .addOperand(Scale)
20776     .addOperand(Index)
20777     .addDisp(Disp, 8)
20778     .addOperand(Segment)
20779     .setMemRefs(MMOBegin, MMOEnd);
20780
20781   // If we need to align it, do so. Otherwise, just copy the address
20782   // to OverflowDestReg.
20783   if (NeedsAlign) {
20784     // Align the overflow address
20785     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20786     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20787
20788     // aligned_addr = (addr + (align-1)) & ~(align-1)
20789     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20790       .addReg(OverflowAddrReg)
20791       .addImm(Align-1);
20792
20793     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20794       .addReg(TmpReg)
20795       .addImm(~(uint64_t)(Align-1));
20796   } else {
20797     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20798       .addReg(OverflowAddrReg);
20799   }
20800
20801   // Compute the next overflow address after this argument.
20802   // (the overflow address should be kept 8-byte aligned)
20803   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20804   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20805     .addReg(OverflowDestReg)
20806     .addImm(ArgSizeA8);
20807
20808   // Store the new overflow address.
20809   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20810     .addOperand(Base)
20811     .addOperand(Scale)
20812     .addOperand(Index)
20813     .addDisp(Disp, 8)
20814     .addOperand(Segment)
20815     .addReg(NextAddrReg)
20816     .setMemRefs(MMOBegin, MMOEnd);
20817
20818   // If we branched, emit the PHI to the front of endMBB.
20819   if (offsetMBB) {
20820     BuildMI(*endMBB, endMBB->begin(), DL,
20821             TII->get(X86::PHI), DestReg)
20822       .addReg(OffsetDestReg).addMBB(offsetMBB)
20823       .addReg(OverflowDestReg).addMBB(overflowMBB);
20824   }
20825
20826   // Erase the pseudo instruction
20827   MI->eraseFromParent();
20828
20829   return endMBB;
20830 }
20831
20832 MachineBasicBlock *
20833 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20834                                                  MachineInstr *MI,
20835                                                  MachineBasicBlock *MBB) const {
20836   // Emit code to save XMM registers to the stack. The ABI says that the
20837   // number of registers to save is given in %al, so it's theoretically
20838   // possible to do an indirect jump trick to avoid saving all of them,
20839   // however this code takes a simpler approach and just executes all
20840   // of the stores if %al is non-zero. It's less code, and it's probably
20841   // easier on the hardware branch predictor, and stores aren't all that
20842   // expensive anyway.
20843
20844   // Create the new basic blocks. One block contains all the XMM stores,
20845   // and one block is the final destination regardless of whether any
20846   // stores were performed.
20847   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20848   MachineFunction *F = MBB->getParent();
20849   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20850   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20851   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20852   F->insert(MBBIter, XMMSaveMBB);
20853   F->insert(MBBIter, EndMBB);
20854
20855   // Transfer the remainder of MBB and its successor edges to EndMBB.
20856   EndMBB->splice(EndMBB->begin(), MBB,
20857                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20858   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20859
20860   // The original block will now fall through to the XMM save block.
20861   MBB->addSuccessor(XMMSaveMBB);
20862   // The XMMSaveMBB will fall through to the end block.
20863   XMMSaveMBB->addSuccessor(EndMBB);
20864
20865   // Now add the instructions.
20866   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20867   DebugLoc DL = MI->getDebugLoc();
20868
20869   unsigned CountReg = MI->getOperand(0).getReg();
20870   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20871   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20872
20873   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20874     // If %al is 0, branch around the XMM save block.
20875     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20876     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20877     MBB->addSuccessor(EndMBB);
20878   }
20879
20880   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20881   // that was just emitted, but clearly shouldn't be "saved".
20882   assert((MI->getNumOperands() <= 3 ||
20883           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20884           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20885          && "Expected last argument to be EFLAGS");
20886   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20887   // In the XMM save block, save all the XMM argument registers.
20888   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20889     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20890     MachineMemOperand *MMO = F->getMachineMemOperand(
20891         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20892         MachineMemOperand::MOStore,
20893         /*Size=*/16, /*Align=*/16);
20894     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20895       .addFrameIndex(RegSaveFrameIndex)
20896       .addImm(/*Scale=*/1)
20897       .addReg(/*IndexReg=*/0)
20898       .addImm(/*Disp=*/Offset)
20899       .addReg(/*Segment=*/0)
20900       .addReg(MI->getOperand(i).getReg())
20901       .addMemOperand(MMO);
20902   }
20903
20904   MI->eraseFromParent();   // The pseudo instruction is gone now.
20905
20906   return EndMBB;
20907 }
20908
20909 // The EFLAGS operand of SelectItr might be missing a kill marker
20910 // because there were multiple uses of EFLAGS, and ISel didn't know
20911 // which to mark. Figure out whether SelectItr should have had a
20912 // kill marker, and set it if it should. Returns the correct kill
20913 // marker value.
20914 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20915                                      MachineBasicBlock* BB,
20916                                      const TargetRegisterInfo* TRI) {
20917   // Scan forward through BB for a use/def of EFLAGS.
20918   MachineBasicBlock::iterator miI(std::next(SelectItr));
20919   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20920     const MachineInstr& mi = *miI;
20921     if (mi.readsRegister(X86::EFLAGS))
20922       return false;
20923     if (mi.definesRegister(X86::EFLAGS))
20924       break; // Should have kill-flag - update below.
20925   }
20926
20927   // If we hit the end of the block, check whether EFLAGS is live into a
20928   // successor.
20929   if (miI == BB->end()) {
20930     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20931                                           sEnd = BB->succ_end();
20932          sItr != sEnd; ++sItr) {
20933       MachineBasicBlock* succ = *sItr;
20934       if (succ->isLiveIn(X86::EFLAGS))
20935         return false;
20936     }
20937   }
20938
20939   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20940   // out. SelectMI should have a kill flag on EFLAGS.
20941   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20942   return true;
20943 }
20944
20945 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20946 // together with other CMOV pseudo-opcodes into a single basic-block with
20947 // conditional jump around it.
20948 static bool isCMOVPseudo(MachineInstr *MI) {
20949   switch (MI->getOpcode()) {
20950   case X86::CMOV_FR32:
20951   case X86::CMOV_FR64:
20952   case X86::CMOV_GR8:
20953   case X86::CMOV_GR16:
20954   case X86::CMOV_GR32:
20955   case X86::CMOV_RFP32:
20956   case X86::CMOV_RFP64:
20957   case X86::CMOV_RFP80:
20958   case X86::CMOV_V2F64:
20959   case X86::CMOV_V2I64:
20960   case X86::CMOV_V4F32:
20961   case X86::CMOV_V4F64:
20962   case X86::CMOV_V4I64:
20963   case X86::CMOV_V16F32:
20964   case X86::CMOV_V8F32:
20965   case X86::CMOV_V8F64:
20966   case X86::CMOV_V8I64:
20967   case X86::CMOV_V8I1:
20968   case X86::CMOV_V16I1:
20969   case X86::CMOV_V32I1:
20970   case X86::CMOV_V64I1:
20971     return true;
20972
20973   default:
20974     return false;
20975   }
20976 }
20977
20978 MachineBasicBlock *
20979 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20980                                      MachineBasicBlock *BB) const {
20981   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20982   DebugLoc DL = MI->getDebugLoc();
20983
20984   // To "insert" a SELECT_CC instruction, we actually have to insert the
20985   // diamond control-flow pattern.  The incoming instruction knows the
20986   // destination vreg to set, the condition code register to branch on, the
20987   // true/false values to select between, and a branch opcode to use.
20988   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20989   MachineFunction::iterator It = ++BB->getIterator();
20990
20991   //  thisMBB:
20992   //  ...
20993   //   TrueVal = ...
20994   //   cmpTY ccX, r1, r2
20995   //   bCC copy1MBB
20996   //   fallthrough --> copy0MBB
20997   MachineBasicBlock *thisMBB = BB;
20998   MachineFunction *F = BB->getParent();
20999
21000   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21001   // as described above, by inserting a BB, and then making a PHI at the join
21002   // point to select the true and false operands of the CMOV in the PHI.
21003   //
21004   // The code also handles two different cases of multiple CMOV opcodes
21005   // in a row.
21006   //
21007   // Case 1:
21008   // In this case, there are multiple CMOVs in a row, all which are based on
21009   // the same condition setting (or the exact opposite condition setting).
21010   // In this case we can lower all the CMOVs using a single inserted BB, and
21011   // then make a number of PHIs at the join point to model the CMOVs. The only
21012   // trickiness here, is that in a case like:
21013   //
21014   // t2 = CMOV cond1 t1, f1
21015   // t3 = CMOV cond1 t2, f2
21016   //
21017   // when rewriting this into PHIs, we have to perform some renaming on the
21018   // temps since you cannot have a PHI operand refer to a PHI result earlier
21019   // in the same block.  The "simple" but wrong lowering would be:
21020   //
21021   // t2 = PHI t1(BB1), f1(BB2)
21022   // t3 = PHI t2(BB1), f2(BB2)
21023   //
21024   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21025   // renaming is to note that on the path through BB1, t2 is really just a
21026   // copy of t1, and do that renaming, properly generating:
21027   //
21028   // t2 = PHI t1(BB1), f1(BB2)
21029   // t3 = PHI t1(BB1), f2(BB2)
21030   //
21031   // Case 2, we lower cascaded CMOVs such as
21032   //
21033   //   (CMOV (CMOV F, T, cc1), T, cc2)
21034   //
21035   // to two successives branches.  For that, we look for another CMOV as the
21036   // following instruction.
21037   //
21038   // Without this, we would add a PHI between the two jumps, which ends up
21039   // creating a few copies all around. For instance, for
21040   //
21041   //    (sitofp (zext (fcmp une)))
21042   //
21043   // we would generate:
21044   //
21045   //         ucomiss %xmm1, %xmm0
21046   //         movss  <1.0f>, %xmm0
21047   //         movaps  %xmm0, %xmm1
21048   //         jne     .LBB5_2
21049   //         xorps   %xmm1, %xmm1
21050   // .LBB5_2:
21051   //         jp      .LBB5_4
21052   //         movaps  %xmm1, %xmm0
21053   // .LBB5_4:
21054   //         retq
21055   //
21056   // because this custom-inserter would have generated:
21057   //
21058   //   A
21059   //   | \
21060   //   |  B
21061   //   | /
21062   //   C
21063   //   | \
21064   //   |  D
21065   //   | /
21066   //   E
21067   //
21068   // A: X = ...; Y = ...
21069   // B: empty
21070   // C: Z = PHI [X, A], [Y, B]
21071   // D: empty
21072   // E: PHI [X, C], [Z, D]
21073   //
21074   // If we lower both CMOVs in a single step, we can instead generate:
21075   //
21076   //   A
21077   //   | \
21078   //   |  C
21079   //   | /|
21080   //   |/ |
21081   //   |  |
21082   //   |  D
21083   //   | /
21084   //   E
21085   //
21086   // A: X = ...; Y = ...
21087   // D: empty
21088   // E: PHI [X, A], [X, C], [Y, D]
21089   //
21090   // Which, in our sitofp/fcmp example, gives us something like:
21091   //
21092   //         ucomiss %xmm1, %xmm0
21093   //         movss  <1.0f>, %xmm0
21094   //         jne     .LBB5_4
21095   //         jp      .LBB5_4
21096   //         xorps   %xmm0, %xmm0
21097   // .LBB5_4:
21098   //         retq
21099   //
21100   MachineInstr *CascadedCMOV = nullptr;
21101   MachineInstr *LastCMOV = MI;
21102   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21103   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21104   MachineBasicBlock::iterator NextMIIt =
21105       std::next(MachineBasicBlock::iterator(MI));
21106
21107   // Check for case 1, where there are multiple CMOVs with the same condition
21108   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21109   // number of jumps the most.
21110
21111   if (isCMOVPseudo(MI)) {
21112     // See if we have a string of CMOVS with the same condition.
21113     while (NextMIIt != BB->end() &&
21114            isCMOVPseudo(NextMIIt) &&
21115            (NextMIIt->getOperand(3).getImm() == CC ||
21116             NextMIIt->getOperand(3).getImm() == OppCC)) {
21117       LastCMOV = &*NextMIIt;
21118       ++NextMIIt;
21119     }
21120   }
21121
21122   // This checks for case 2, but only do this if we didn't already find
21123   // case 1, as indicated by LastCMOV == MI.
21124   if (LastCMOV == MI &&
21125       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21126       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21127       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21128     CascadedCMOV = &*NextMIIt;
21129   }
21130
21131   MachineBasicBlock *jcc1MBB = nullptr;
21132
21133   // If we have a cascaded CMOV, we lower it to two successive branches to
21134   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21135   if (CascadedCMOV) {
21136     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21137     F->insert(It, jcc1MBB);
21138     jcc1MBB->addLiveIn(X86::EFLAGS);
21139   }
21140
21141   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21142   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21143   F->insert(It, copy0MBB);
21144   F->insert(It, sinkMBB);
21145
21146   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21147   // live into the sink and copy blocks.
21148   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21149
21150   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21151   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21152       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21153     copy0MBB->addLiveIn(X86::EFLAGS);
21154     sinkMBB->addLiveIn(X86::EFLAGS);
21155   }
21156
21157   // Transfer the remainder of BB and its successor edges to sinkMBB.
21158   sinkMBB->splice(sinkMBB->begin(), BB,
21159                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21160   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21161
21162   // Add the true and fallthrough blocks as its successors.
21163   if (CascadedCMOV) {
21164     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21165     BB->addSuccessor(jcc1MBB);
21166
21167     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21168     // jump to the sinkMBB.
21169     jcc1MBB->addSuccessor(copy0MBB);
21170     jcc1MBB->addSuccessor(sinkMBB);
21171   } else {
21172     BB->addSuccessor(copy0MBB);
21173   }
21174
21175   // The true block target of the first (or only) branch is always sinkMBB.
21176   BB->addSuccessor(sinkMBB);
21177
21178   // Create the conditional branch instruction.
21179   unsigned Opc = X86::GetCondBranchFromCond(CC);
21180   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21181
21182   if (CascadedCMOV) {
21183     unsigned Opc2 = X86::GetCondBranchFromCond(
21184         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21185     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21186   }
21187
21188   //  copy0MBB:
21189   //   %FalseValue = ...
21190   //   # fallthrough to sinkMBB
21191   copy0MBB->addSuccessor(sinkMBB);
21192
21193   //  sinkMBB:
21194   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21195   //  ...
21196   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21197   MachineBasicBlock::iterator MIItEnd =
21198     std::next(MachineBasicBlock::iterator(LastCMOV));
21199   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21200   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21201   MachineInstrBuilder MIB;
21202
21203   // As we are creating the PHIs, we have to be careful if there is more than
21204   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21205   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21206   // That also means that PHI construction must work forward from earlier to
21207   // later, and that the code must maintain a mapping from earlier PHI's
21208   // destination registers, and the registers that went into the PHI.
21209
21210   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21211     unsigned DestReg = MIIt->getOperand(0).getReg();
21212     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21213     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21214
21215     // If this CMOV we are generating is the opposite condition from
21216     // the jump we generated, then we have to swap the operands for the
21217     // PHI that is going to be generated.
21218     if (MIIt->getOperand(3).getImm() == OppCC)
21219         std::swap(Op1Reg, Op2Reg);
21220
21221     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21222       Op1Reg = RegRewriteTable[Op1Reg].first;
21223
21224     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21225       Op2Reg = RegRewriteTable[Op2Reg].second;
21226
21227     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21228                   TII->get(X86::PHI), DestReg)
21229           .addReg(Op1Reg).addMBB(copy0MBB)
21230           .addReg(Op2Reg).addMBB(thisMBB);
21231
21232     // Add this PHI to the rewrite table.
21233     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21234   }
21235
21236   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21237   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21238   if (CascadedCMOV) {
21239     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21240     // Copy the PHI result to the register defined by the second CMOV.
21241     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21242             DL, TII->get(TargetOpcode::COPY),
21243             CascadedCMOV->getOperand(0).getReg())
21244         .addReg(MI->getOperand(0).getReg());
21245     CascadedCMOV->eraseFromParent();
21246   }
21247
21248   // Now remove the CMOV(s).
21249   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21250     (MIIt++)->eraseFromParent();
21251
21252   return sinkMBB;
21253 }
21254
21255 MachineBasicBlock *
21256 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21257                                        MachineBasicBlock *BB) const {
21258   // Combine the following atomic floating-point modification pattern:
21259   //   a.store(reg OP a.load(acquire), release)
21260   // Transform them into:
21261   //   OPss (%gpr), %xmm
21262   //   movss %xmm, (%gpr)
21263   // Or sd equivalent for 64-bit operations.
21264   unsigned MOp, FOp;
21265   switch (MI->getOpcode()) {
21266   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21267   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21268   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21269   }
21270   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21271   DebugLoc DL = MI->getDebugLoc();
21272   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21273   MachineOperand MSrc = MI->getOperand(0);
21274   unsigned VSrc = MI->getOperand(5).getReg();
21275   const MachineOperand &Disp = MI->getOperand(3);
21276   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21277   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21278   if (hasDisp && MSrc.isReg())
21279     MSrc.setIsKill(false);
21280   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21281                                 .addOperand(/*Base=*/MSrc)
21282                                 .addImm(/*Scale=*/1)
21283                                 .addReg(/*Index=*/0)
21284                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21285                                 .addReg(0);
21286   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21287                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21288                           .addReg(VSrc)
21289                           .addOperand(/*Base=*/MSrc)
21290                           .addImm(/*Scale=*/1)
21291                           .addReg(/*Index=*/0)
21292                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21293                           .addReg(/*Segment=*/0);
21294   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21295   MI->eraseFromParent(); // The pseudo instruction is gone now.
21296   return BB;
21297 }
21298
21299 MachineBasicBlock *
21300 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21301                                         MachineBasicBlock *BB) const {
21302   MachineFunction *MF = BB->getParent();
21303   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21304   DebugLoc DL = MI->getDebugLoc();
21305   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21306
21307   assert(MF->shouldSplitStack());
21308
21309   const bool Is64Bit = Subtarget->is64Bit();
21310   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21311
21312   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21313   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21314
21315   // BB:
21316   //  ... [Till the alloca]
21317   // If stacklet is not large enough, jump to mallocMBB
21318   //
21319   // bumpMBB:
21320   //  Allocate by subtracting from RSP
21321   //  Jump to continueMBB
21322   //
21323   // mallocMBB:
21324   //  Allocate by call to runtime
21325   //
21326   // continueMBB:
21327   //  ...
21328   //  [rest of original BB]
21329   //
21330
21331   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21332   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21333   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21334
21335   MachineRegisterInfo &MRI = MF->getRegInfo();
21336   const TargetRegisterClass *AddrRegClass =
21337       getRegClassFor(getPointerTy(MF->getDataLayout()));
21338
21339   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21340     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21341     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21342     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21343     sizeVReg = MI->getOperand(1).getReg(),
21344     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21345
21346   MachineFunction::iterator MBBIter = ++BB->getIterator();
21347
21348   MF->insert(MBBIter, bumpMBB);
21349   MF->insert(MBBIter, mallocMBB);
21350   MF->insert(MBBIter, continueMBB);
21351
21352   continueMBB->splice(continueMBB->begin(), BB,
21353                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21354   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21355
21356   // Add code to the main basic block to check if the stack limit has been hit,
21357   // and if so, jump to mallocMBB otherwise to bumpMBB.
21358   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21359   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21360     .addReg(tmpSPVReg).addReg(sizeVReg);
21361   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21362     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21363     .addReg(SPLimitVReg);
21364   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21365
21366   // bumpMBB simply decreases the stack pointer, since we know the current
21367   // stacklet has enough space.
21368   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21369     .addReg(SPLimitVReg);
21370   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21371     .addReg(SPLimitVReg);
21372   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21373
21374   // Calls into a routine in libgcc to allocate more space from the heap.
21375   const uint32_t *RegMask =
21376       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21377   if (IsLP64) {
21378     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21379       .addReg(sizeVReg);
21380     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21381       .addExternalSymbol("__morestack_allocate_stack_space")
21382       .addRegMask(RegMask)
21383       .addReg(X86::RDI, RegState::Implicit)
21384       .addReg(X86::RAX, RegState::ImplicitDefine);
21385   } else if (Is64Bit) {
21386     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21387       .addReg(sizeVReg);
21388     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21389       .addExternalSymbol("__morestack_allocate_stack_space")
21390       .addRegMask(RegMask)
21391       .addReg(X86::EDI, RegState::Implicit)
21392       .addReg(X86::EAX, RegState::ImplicitDefine);
21393   } else {
21394     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21395       .addImm(12);
21396     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21397     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21398       .addExternalSymbol("__morestack_allocate_stack_space")
21399       .addRegMask(RegMask)
21400       .addReg(X86::EAX, RegState::ImplicitDefine);
21401   }
21402
21403   if (!Is64Bit)
21404     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21405       .addImm(16);
21406
21407   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21408     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21409   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21410
21411   // Set up the CFG correctly.
21412   BB->addSuccessor(bumpMBB);
21413   BB->addSuccessor(mallocMBB);
21414   mallocMBB->addSuccessor(continueMBB);
21415   bumpMBB->addSuccessor(continueMBB);
21416
21417   // Take care of the PHI nodes.
21418   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21419           MI->getOperand(0).getReg())
21420     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21421     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21422
21423   // Delete the original pseudo instruction.
21424   MI->eraseFromParent();
21425
21426   // And we're done.
21427   return continueMBB;
21428 }
21429
21430 MachineBasicBlock *
21431 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21432                                         MachineBasicBlock *BB) const {
21433   DebugLoc DL = MI->getDebugLoc();
21434
21435   assert(!Subtarget->isTargetMachO());
21436
21437   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21438                                                     DL);
21439
21440   MI->eraseFromParent();   // The pseudo instruction is gone now.
21441   return BB;
21442 }
21443
21444 MachineBasicBlock *
21445 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21446                                       MachineBasicBlock *BB) const {
21447   // This is pretty easy.  We're taking the value that we received from
21448   // our load from the relocation, sticking it in either RDI (x86-64)
21449   // or EAX and doing an indirect call.  The return value will then
21450   // be in the normal return register.
21451   MachineFunction *F = BB->getParent();
21452   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21453   DebugLoc DL = MI->getDebugLoc();
21454
21455   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21456   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21457
21458   // Get a register mask for the lowered call.
21459   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21460   // proper register mask.
21461   const uint32_t *RegMask =
21462       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21463   if (Subtarget->is64Bit()) {
21464     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21465                                       TII->get(X86::MOV64rm), X86::RDI)
21466     .addReg(X86::RIP)
21467     .addImm(0).addReg(0)
21468     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21469                       MI->getOperand(3).getTargetFlags())
21470     .addReg(0);
21471     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21472     addDirectMem(MIB, X86::RDI);
21473     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21474   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21475     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21476                                       TII->get(X86::MOV32rm), X86::EAX)
21477     .addReg(0)
21478     .addImm(0).addReg(0)
21479     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21480                       MI->getOperand(3).getTargetFlags())
21481     .addReg(0);
21482     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21483     addDirectMem(MIB, X86::EAX);
21484     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21485   } else {
21486     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21487                                       TII->get(X86::MOV32rm), X86::EAX)
21488     .addReg(TII->getGlobalBaseReg(F))
21489     .addImm(0).addReg(0)
21490     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21491                       MI->getOperand(3).getTargetFlags())
21492     .addReg(0);
21493     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21494     addDirectMem(MIB, X86::EAX);
21495     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21496   }
21497
21498   MI->eraseFromParent(); // The pseudo instruction is gone now.
21499   return BB;
21500 }
21501
21502 MachineBasicBlock *
21503 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21504                                     MachineBasicBlock *MBB) const {
21505   DebugLoc DL = MI->getDebugLoc();
21506   MachineFunction *MF = MBB->getParent();
21507   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21508   MachineRegisterInfo &MRI = MF->getRegInfo();
21509
21510   const BasicBlock *BB = MBB->getBasicBlock();
21511   MachineFunction::iterator I = ++MBB->getIterator();
21512
21513   // Memory Reference
21514   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21515   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21516
21517   unsigned DstReg;
21518   unsigned MemOpndSlot = 0;
21519
21520   unsigned CurOp = 0;
21521
21522   DstReg = MI->getOperand(CurOp++).getReg();
21523   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21524   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21525   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21526   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21527
21528   MemOpndSlot = CurOp;
21529
21530   MVT PVT = getPointerTy(MF->getDataLayout());
21531   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21532          "Invalid Pointer Size!");
21533
21534   // For v = setjmp(buf), we generate
21535   //
21536   // thisMBB:
21537   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21538   //  SjLjSetup restoreMBB
21539   //
21540   // mainMBB:
21541   //  v_main = 0
21542   //
21543   // sinkMBB:
21544   //  v = phi(main, restore)
21545   //
21546   // restoreMBB:
21547   //  if base pointer being used, load it from frame
21548   //  v_restore = 1
21549
21550   MachineBasicBlock *thisMBB = MBB;
21551   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21552   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21553   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21554   MF->insert(I, mainMBB);
21555   MF->insert(I, sinkMBB);
21556   MF->push_back(restoreMBB);
21557   restoreMBB->setHasAddressTaken();
21558
21559   MachineInstrBuilder MIB;
21560
21561   // Transfer the remainder of BB and its successor edges to sinkMBB.
21562   sinkMBB->splice(sinkMBB->begin(), MBB,
21563                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21564   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21565
21566   // thisMBB:
21567   unsigned PtrStoreOpc = 0;
21568   unsigned LabelReg = 0;
21569   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21570   Reloc::Model RM = MF->getTarget().getRelocationModel();
21571   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21572                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21573
21574   // Prepare IP either in reg or imm.
21575   if (!UseImmLabel) {
21576     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21577     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21578     LabelReg = MRI.createVirtualRegister(PtrRC);
21579     if (Subtarget->is64Bit()) {
21580       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21581               .addReg(X86::RIP)
21582               .addImm(0)
21583               .addReg(0)
21584               .addMBB(restoreMBB)
21585               .addReg(0);
21586     } else {
21587       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21588       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21589               .addReg(XII->getGlobalBaseReg(MF))
21590               .addImm(0)
21591               .addReg(0)
21592               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21593               .addReg(0);
21594     }
21595   } else
21596     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21597   // Store IP
21598   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21599   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21600     if (i == X86::AddrDisp)
21601       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21602     else
21603       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21604   }
21605   if (!UseImmLabel)
21606     MIB.addReg(LabelReg);
21607   else
21608     MIB.addMBB(restoreMBB);
21609   MIB.setMemRefs(MMOBegin, MMOEnd);
21610   // Setup
21611   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21612           .addMBB(restoreMBB);
21613
21614   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21615   MIB.addRegMask(RegInfo->getNoPreservedMask());
21616   thisMBB->addSuccessor(mainMBB);
21617   thisMBB->addSuccessor(restoreMBB);
21618
21619   // mainMBB:
21620   //  EAX = 0
21621   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21622   mainMBB->addSuccessor(sinkMBB);
21623
21624   // sinkMBB:
21625   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21626           TII->get(X86::PHI), DstReg)
21627     .addReg(mainDstReg).addMBB(mainMBB)
21628     .addReg(restoreDstReg).addMBB(restoreMBB);
21629
21630   // restoreMBB:
21631   if (RegInfo->hasBasePointer(*MF)) {
21632     const bool Uses64BitFramePtr =
21633         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21634     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21635     X86FI->setRestoreBasePointer(MF);
21636     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21637     unsigned BasePtr = RegInfo->getBaseRegister();
21638     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21639     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21640                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21641       .setMIFlag(MachineInstr::FrameSetup);
21642   }
21643   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21644   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21645   restoreMBB->addSuccessor(sinkMBB);
21646
21647   MI->eraseFromParent();
21648   return sinkMBB;
21649 }
21650
21651 MachineBasicBlock *
21652 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21653                                      MachineBasicBlock *MBB) const {
21654   DebugLoc DL = MI->getDebugLoc();
21655   MachineFunction *MF = MBB->getParent();
21656   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21657   MachineRegisterInfo &MRI = MF->getRegInfo();
21658
21659   // Memory Reference
21660   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21661   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21662
21663   MVT PVT = getPointerTy(MF->getDataLayout());
21664   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21665          "Invalid Pointer Size!");
21666
21667   const TargetRegisterClass *RC =
21668     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21669   unsigned Tmp = MRI.createVirtualRegister(RC);
21670   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21671   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21672   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21673   unsigned SP = RegInfo->getStackRegister();
21674
21675   MachineInstrBuilder MIB;
21676
21677   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21678   const int64_t SPOffset = 2 * PVT.getStoreSize();
21679
21680   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21681   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21682
21683   // Reload FP
21684   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21685   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21686     MIB.addOperand(MI->getOperand(i));
21687   MIB.setMemRefs(MMOBegin, MMOEnd);
21688   // Reload IP
21689   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21690   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21691     if (i == X86::AddrDisp)
21692       MIB.addDisp(MI->getOperand(i), LabelOffset);
21693     else
21694       MIB.addOperand(MI->getOperand(i));
21695   }
21696   MIB.setMemRefs(MMOBegin, MMOEnd);
21697   // Reload SP
21698   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21699   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21700     if (i == X86::AddrDisp)
21701       MIB.addDisp(MI->getOperand(i), SPOffset);
21702     else
21703       MIB.addOperand(MI->getOperand(i));
21704   }
21705   MIB.setMemRefs(MMOBegin, MMOEnd);
21706   // Jump
21707   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21708
21709   MI->eraseFromParent();
21710   return MBB;
21711 }
21712
21713 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21714 // accumulator loops. Writing back to the accumulator allows the coalescer
21715 // to remove extra copies in the loop.
21716 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21717 MachineBasicBlock *
21718 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21719                                  MachineBasicBlock *MBB) const {
21720   MachineOperand &AddendOp = MI->getOperand(3);
21721
21722   // Bail out early if the addend isn't a register - we can't switch these.
21723   if (!AddendOp.isReg())
21724     return MBB;
21725
21726   MachineFunction &MF = *MBB->getParent();
21727   MachineRegisterInfo &MRI = MF.getRegInfo();
21728
21729   // Check whether the addend is defined by a PHI:
21730   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21731   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21732   if (!AddendDef.isPHI())
21733     return MBB;
21734
21735   // Look for the following pattern:
21736   // loop:
21737   //   %addend = phi [%entry, 0], [%loop, %result]
21738   //   ...
21739   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21740
21741   // Replace with:
21742   //   loop:
21743   //   %addend = phi [%entry, 0], [%loop, %result]
21744   //   ...
21745   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21746
21747   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21748     assert(AddendDef.getOperand(i).isReg());
21749     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21750     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21751     if (&PHISrcInst == MI) {
21752       // Found a matching instruction.
21753       unsigned NewFMAOpc = 0;
21754       switch (MI->getOpcode()) {
21755         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21756         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21757         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21758         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21759         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21760         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21761         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21762         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21763         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21764         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21765         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21766         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21767         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21768         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21769         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21770         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21771         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21772         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21773         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21774         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21775
21776         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21777         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21778         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21779         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21780         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21781         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21782         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21783         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21784         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21785         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21786         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21787         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21788         default: llvm_unreachable("Unrecognized FMA variant.");
21789       }
21790
21791       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21792       MachineInstrBuilder MIB =
21793         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21794         .addOperand(MI->getOperand(0))
21795         .addOperand(MI->getOperand(3))
21796         .addOperand(MI->getOperand(2))
21797         .addOperand(MI->getOperand(1));
21798       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21799       MI->eraseFromParent();
21800     }
21801   }
21802
21803   return MBB;
21804 }
21805
21806 MachineBasicBlock *
21807 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21808                                                MachineBasicBlock *BB) const {
21809   switch (MI->getOpcode()) {
21810   default: llvm_unreachable("Unexpected instr type to insert");
21811   case X86::TAILJMPd64:
21812   case X86::TAILJMPr64:
21813   case X86::TAILJMPm64:
21814   case X86::TAILJMPd64_REX:
21815   case X86::TAILJMPr64_REX:
21816   case X86::TAILJMPm64_REX:
21817     llvm_unreachable("TAILJMP64 would not be touched here.");
21818   case X86::TCRETURNdi64:
21819   case X86::TCRETURNri64:
21820   case X86::TCRETURNmi64:
21821     return BB;
21822   case X86::WIN_ALLOCA:
21823     return EmitLoweredWinAlloca(MI, BB);
21824   case X86::SEG_ALLOCA_32:
21825   case X86::SEG_ALLOCA_64:
21826     return EmitLoweredSegAlloca(MI, BB);
21827   case X86::TLSCall_32:
21828   case X86::TLSCall_64:
21829     return EmitLoweredTLSCall(MI, BB);
21830   case X86::CMOV_FR32:
21831   case X86::CMOV_FR64:
21832   case X86::CMOV_GR8:
21833   case X86::CMOV_GR16:
21834   case X86::CMOV_GR32:
21835   case X86::CMOV_RFP32:
21836   case X86::CMOV_RFP64:
21837   case X86::CMOV_RFP80:
21838   case X86::CMOV_V2F64:
21839   case X86::CMOV_V2I64:
21840   case X86::CMOV_V4F32:
21841   case X86::CMOV_V4F64:
21842   case X86::CMOV_V4I64:
21843   case X86::CMOV_V16F32:
21844   case X86::CMOV_V8F32:
21845   case X86::CMOV_V8F64:
21846   case X86::CMOV_V8I64:
21847   case X86::CMOV_V8I1:
21848   case X86::CMOV_V16I1:
21849   case X86::CMOV_V32I1:
21850   case X86::CMOV_V64I1:
21851     return EmitLoweredSelect(MI, BB);
21852
21853   case X86::RELEASE_FADD32mr:
21854   case X86::RELEASE_FADD64mr:
21855     return EmitLoweredAtomicFP(MI, BB);
21856
21857   case X86::FP32_TO_INT16_IN_MEM:
21858   case X86::FP32_TO_INT32_IN_MEM:
21859   case X86::FP32_TO_INT64_IN_MEM:
21860   case X86::FP64_TO_INT16_IN_MEM:
21861   case X86::FP64_TO_INT32_IN_MEM:
21862   case X86::FP64_TO_INT64_IN_MEM:
21863   case X86::FP80_TO_INT16_IN_MEM:
21864   case X86::FP80_TO_INT32_IN_MEM:
21865   case X86::FP80_TO_INT64_IN_MEM: {
21866     MachineFunction *F = BB->getParent();
21867     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21868     DebugLoc DL = MI->getDebugLoc();
21869
21870     // Change the floating point control register to use "round towards zero"
21871     // mode when truncating to an integer value.
21872     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21873     addFrameReference(BuildMI(*BB, MI, DL,
21874                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21875
21876     // Load the old value of the high byte of the control word...
21877     unsigned OldCW =
21878       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21879     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21880                       CWFrameIdx);
21881
21882     // Set the high part to be round to zero...
21883     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21884       .addImm(0xC7F);
21885
21886     // Reload the modified control word now...
21887     addFrameReference(BuildMI(*BB, MI, DL,
21888                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21889
21890     // Restore the memory image of control word to original value
21891     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21892       .addReg(OldCW);
21893
21894     // Get the X86 opcode to use.
21895     unsigned Opc;
21896     switch (MI->getOpcode()) {
21897     default: llvm_unreachable("illegal opcode!");
21898     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21899     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21900     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21901     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21902     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21903     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21904     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21905     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21906     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21907     }
21908
21909     X86AddressMode AM;
21910     MachineOperand &Op = MI->getOperand(0);
21911     if (Op.isReg()) {
21912       AM.BaseType = X86AddressMode::RegBase;
21913       AM.Base.Reg = Op.getReg();
21914     } else {
21915       AM.BaseType = X86AddressMode::FrameIndexBase;
21916       AM.Base.FrameIndex = Op.getIndex();
21917     }
21918     Op = MI->getOperand(1);
21919     if (Op.isImm())
21920       AM.Scale = Op.getImm();
21921     Op = MI->getOperand(2);
21922     if (Op.isImm())
21923       AM.IndexReg = Op.getImm();
21924     Op = MI->getOperand(3);
21925     if (Op.isGlobal()) {
21926       AM.GV = Op.getGlobal();
21927     } else {
21928       AM.Disp = Op.getImm();
21929     }
21930     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21931                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21932
21933     // Reload the original control word now.
21934     addFrameReference(BuildMI(*BB, MI, DL,
21935                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21936
21937     MI->eraseFromParent();   // The pseudo instruction is gone now.
21938     return BB;
21939   }
21940     // String/text processing lowering.
21941   case X86::PCMPISTRM128REG:
21942   case X86::VPCMPISTRM128REG:
21943   case X86::PCMPISTRM128MEM:
21944   case X86::VPCMPISTRM128MEM:
21945   case X86::PCMPESTRM128REG:
21946   case X86::VPCMPESTRM128REG:
21947   case X86::PCMPESTRM128MEM:
21948   case X86::VPCMPESTRM128MEM:
21949     assert(Subtarget->hasSSE42() &&
21950            "Target must have SSE4.2 or AVX features enabled");
21951     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21952
21953   // String/text processing lowering.
21954   case X86::PCMPISTRIREG:
21955   case X86::VPCMPISTRIREG:
21956   case X86::PCMPISTRIMEM:
21957   case X86::VPCMPISTRIMEM:
21958   case X86::PCMPESTRIREG:
21959   case X86::VPCMPESTRIREG:
21960   case X86::PCMPESTRIMEM:
21961   case X86::VPCMPESTRIMEM:
21962     assert(Subtarget->hasSSE42() &&
21963            "Target must have SSE4.2 or AVX features enabled");
21964     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21965
21966   // Thread synchronization.
21967   case X86::MONITOR:
21968     return EmitMonitor(MI, BB, Subtarget);
21969
21970   // xbegin
21971   case X86::XBEGIN:
21972     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21973
21974   case X86::VASTART_SAVE_XMM_REGS:
21975     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21976
21977   case X86::VAARG_64:
21978     return EmitVAARG64WithCustomInserter(MI, BB);
21979
21980   case X86::EH_SjLj_SetJmp32:
21981   case X86::EH_SjLj_SetJmp64:
21982     return emitEHSjLjSetJmp(MI, BB);
21983
21984   case X86::EH_SjLj_LongJmp32:
21985   case X86::EH_SjLj_LongJmp64:
21986     return emitEHSjLjLongJmp(MI, BB);
21987
21988   case TargetOpcode::STATEPOINT:
21989     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21990     // this point in the process.  We diverge later.
21991     return emitPatchPoint(MI, BB);
21992
21993   case TargetOpcode::STACKMAP:
21994   case TargetOpcode::PATCHPOINT:
21995     return emitPatchPoint(MI, BB);
21996
21997   case X86::VFMADDPDr213r:
21998   case X86::VFMADDPSr213r:
21999   case X86::VFMADDSDr213r:
22000   case X86::VFMADDSSr213r:
22001   case X86::VFMSUBPDr213r:
22002   case X86::VFMSUBPSr213r:
22003   case X86::VFMSUBSDr213r:
22004   case X86::VFMSUBSSr213r:
22005   case X86::VFNMADDPDr213r:
22006   case X86::VFNMADDPSr213r:
22007   case X86::VFNMADDSDr213r:
22008   case X86::VFNMADDSSr213r:
22009   case X86::VFNMSUBPDr213r:
22010   case X86::VFNMSUBPSr213r:
22011   case X86::VFNMSUBSDr213r:
22012   case X86::VFNMSUBSSr213r:
22013   case X86::VFMADDSUBPDr213r:
22014   case X86::VFMADDSUBPSr213r:
22015   case X86::VFMSUBADDPDr213r:
22016   case X86::VFMSUBADDPSr213r:
22017   case X86::VFMADDPDr213rY:
22018   case X86::VFMADDPSr213rY:
22019   case X86::VFMSUBPDr213rY:
22020   case X86::VFMSUBPSr213rY:
22021   case X86::VFNMADDPDr213rY:
22022   case X86::VFNMADDPSr213rY:
22023   case X86::VFNMSUBPDr213rY:
22024   case X86::VFNMSUBPSr213rY:
22025   case X86::VFMADDSUBPDr213rY:
22026   case X86::VFMADDSUBPSr213rY:
22027   case X86::VFMSUBADDPDr213rY:
22028   case X86::VFMSUBADDPSr213rY:
22029     return emitFMA3Instr(MI, BB);
22030   }
22031 }
22032
22033 //===----------------------------------------------------------------------===//
22034 //                           X86 Optimization Hooks
22035 //===----------------------------------------------------------------------===//
22036
22037 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22038                                                       APInt &KnownZero,
22039                                                       APInt &KnownOne,
22040                                                       const SelectionDAG &DAG,
22041                                                       unsigned Depth) const {
22042   unsigned BitWidth = KnownZero.getBitWidth();
22043   unsigned Opc = Op.getOpcode();
22044   assert((Opc >= ISD::BUILTIN_OP_END ||
22045           Opc == ISD::INTRINSIC_WO_CHAIN ||
22046           Opc == ISD::INTRINSIC_W_CHAIN ||
22047           Opc == ISD::INTRINSIC_VOID) &&
22048          "Should use MaskedValueIsZero if you don't know whether Op"
22049          " is a target node!");
22050
22051   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22052   switch (Opc) {
22053   default: break;
22054   case X86ISD::ADD:
22055   case X86ISD::SUB:
22056   case X86ISD::ADC:
22057   case X86ISD::SBB:
22058   case X86ISD::SMUL:
22059   case X86ISD::UMUL:
22060   case X86ISD::INC:
22061   case X86ISD::DEC:
22062   case X86ISD::OR:
22063   case X86ISD::XOR:
22064   case X86ISD::AND:
22065     // These nodes' second result is a boolean.
22066     if (Op.getResNo() == 0)
22067       break;
22068     // Fallthrough
22069   case X86ISD::SETCC:
22070     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22071     break;
22072   case ISD::INTRINSIC_WO_CHAIN: {
22073     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22074     unsigned NumLoBits = 0;
22075     switch (IntId) {
22076     default: break;
22077     case Intrinsic::x86_sse_movmsk_ps:
22078     case Intrinsic::x86_avx_movmsk_ps_256:
22079     case Intrinsic::x86_sse2_movmsk_pd:
22080     case Intrinsic::x86_avx_movmsk_pd_256:
22081     case Intrinsic::x86_mmx_pmovmskb:
22082     case Intrinsic::x86_sse2_pmovmskb_128:
22083     case Intrinsic::x86_avx2_pmovmskb: {
22084       // High bits of movmskp{s|d}, pmovmskb are known zero.
22085       switch (IntId) {
22086         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22087         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22088         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22089         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22090         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22091         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22092         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22093         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22094       }
22095       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22096       break;
22097     }
22098     }
22099     break;
22100   }
22101   }
22102 }
22103
22104 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22105   SDValue Op,
22106   const SelectionDAG &,
22107   unsigned Depth) const {
22108   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22109   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22110     return Op.getValueType().getScalarType().getSizeInBits();
22111
22112   // Fallback case.
22113   return 1;
22114 }
22115
22116 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22117 /// node is a GlobalAddress + offset.
22118 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22119                                        const GlobalValue* &GA,
22120                                        int64_t &Offset) const {
22121   if (N->getOpcode() == X86ISD::Wrapper) {
22122     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22123       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22124       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22125       return true;
22126     }
22127   }
22128   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22129 }
22130
22131 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22132 /// same as extracting the high 128-bit part of 256-bit vector and then
22133 /// inserting the result into the low part of a new 256-bit vector
22134 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22135   EVT VT = SVOp->getValueType(0);
22136   unsigned NumElems = VT.getVectorNumElements();
22137
22138   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22139   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22140     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22141         SVOp->getMaskElt(j) >= 0)
22142       return false;
22143
22144   return true;
22145 }
22146
22147 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22148 /// same as extracting the low 128-bit part of 256-bit vector and then
22149 /// inserting the result into the high part of a new 256-bit vector
22150 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22151   EVT VT = SVOp->getValueType(0);
22152   unsigned NumElems = VT.getVectorNumElements();
22153
22154   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22155   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22156     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22157         SVOp->getMaskElt(j) >= 0)
22158       return false;
22159
22160   return true;
22161 }
22162
22163 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22164 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22165                                         TargetLowering::DAGCombinerInfo &DCI,
22166                                         const X86Subtarget* Subtarget) {
22167   SDLoc dl(N);
22168   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22169   SDValue V1 = SVOp->getOperand(0);
22170   SDValue V2 = SVOp->getOperand(1);
22171   EVT VT = SVOp->getValueType(0);
22172   unsigned NumElems = VT.getVectorNumElements();
22173
22174   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22175       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22176     //
22177     //                   0,0,0,...
22178     //                      |
22179     //    V      UNDEF    BUILD_VECTOR    UNDEF
22180     //     \      /           \           /
22181     //  CONCAT_VECTOR         CONCAT_VECTOR
22182     //         \                  /
22183     //          \                /
22184     //          RESULT: V + zero extended
22185     //
22186     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22187         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22188         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22189       return SDValue();
22190
22191     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22192       return SDValue();
22193
22194     // To match the shuffle mask, the first half of the mask should
22195     // be exactly the first vector, and all the rest a splat with the
22196     // first element of the second one.
22197     for (unsigned i = 0; i != NumElems/2; ++i)
22198       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22199           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22200         return SDValue();
22201
22202     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22203     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22204       if (Ld->hasNUsesOfValue(1, 0)) {
22205         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22206         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22207         SDValue ResNode =
22208           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22209                                   Ld->getMemoryVT(),
22210                                   Ld->getPointerInfo(),
22211                                   Ld->getAlignment(),
22212                                   false/*isVolatile*/, true/*ReadMem*/,
22213                                   false/*WriteMem*/);
22214
22215         // Make sure the newly-created LOAD is in the same position as Ld in
22216         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22217         // and update uses of Ld's output chain to use the TokenFactor.
22218         if (Ld->hasAnyUseOfValue(1)) {
22219           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22220                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22221           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22222           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22223                                  SDValue(ResNode.getNode(), 1));
22224         }
22225
22226         return DAG.getBitcast(VT, ResNode);
22227       }
22228     }
22229
22230     // Emit a zeroed vector and insert the desired subvector on its
22231     // first half.
22232     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22233     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22234     return DCI.CombineTo(N, InsV);
22235   }
22236
22237   //===--------------------------------------------------------------------===//
22238   // Combine some shuffles into subvector extracts and inserts:
22239   //
22240
22241   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22242   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22243     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22244     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22245     return DCI.CombineTo(N, InsV);
22246   }
22247
22248   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22249   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22250     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22251     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22252     return DCI.CombineTo(N, InsV);
22253   }
22254
22255   return SDValue();
22256 }
22257
22258 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22259 /// possible.
22260 ///
22261 /// This is the leaf of the recursive combinine below. When we have found some
22262 /// chain of single-use x86 shuffle instructions and accumulated the combined
22263 /// shuffle mask represented by them, this will try to pattern match that mask
22264 /// into either a single instruction if there is a special purpose instruction
22265 /// for this operation, or into a PSHUFB instruction which is a fully general
22266 /// instruction but should only be used to replace chains over a certain depth.
22267 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22268                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22269                                    TargetLowering::DAGCombinerInfo &DCI,
22270                                    const X86Subtarget *Subtarget) {
22271   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22272
22273   // Find the operand that enters the chain. Note that multiple uses are OK
22274   // here, we're not going to remove the operand we find.
22275   SDValue Input = Op.getOperand(0);
22276   while (Input.getOpcode() == ISD::BITCAST)
22277     Input = Input.getOperand(0);
22278
22279   MVT VT = Input.getSimpleValueType();
22280   MVT RootVT = Root.getSimpleValueType();
22281   SDLoc DL(Root);
22282
22283   if (Mask.size() == 1) {
22284     int Index = Mask[0];
22285     assert((Index >= 0 || Index == SM_SentinelUndef ||
22286             Index == SM_SentinelZero) &&
22287            "Invalid shuffle index found!");
22288
22289     // We may end up with an accumulated mask of size 1 as a result of
22290     // widening of shuffle operands (see function canWidenShuffleElements).
22291     // If the only shuffle index is equal to SM_SentinelZero then propagate
22292     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22293     // mask, and therefore the entire chain of shuffles can be folded away.
22294     if (Index == SM_SentinelZero)
22295       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22296     else
22297       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22298                     /*AddTo*/ true);
22299     return true;
22300   }
22301
22302   // Use the float domain if the operand type is a floating point type.
22303   bool FloatDomain = VT.isFloatingPoint();
22304
22305   // For floating point shuffles, we don't have free copies in the shuffle
22306   // instructions or the ability to load as part of the instruction, so
22307   // canonicalize their shuffles to UNPCK or MOV variants.
22308   //
22309   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22310   // vectors because it can have a load folded into it that UNPCK cannot. This
22311   // doesn't preclude something switching to the shorter encoding post-RA.
22312   //
22313   // FIXME: Should teach these routines about AVX vector widths.
22314   if (FloatDomain && VT.getSizeInBits() == 128) {
22315     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22316       bool Lo = Mask.equals({0, 0});
22317       unsigned Shuffle;
22318       MVT ShuffleVT;
22319       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22320       // is no slower than UNPCKLPD but has the option to fold the input operand
22321       // into even an unaligned memory load.
22322       if (Lo && Subtarget->hasSSE3()) {
22323         Shuffle = X86ISD::MOVDDUP;
22324         ShuffleVT = MVT::v2f64;
22325       } else {
22326         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22327         // than the UNPCK variants.
22328         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22329         ShuffleVT = MVT::v4f32;
22330       }
22331       if (Depth == 1 && Root->getOpcode() == Shuffle)
22332         return false; // Nothing to do!
22333       Op = DAG.getBitcast(ShuffleVT, Input);
22334       DCI.AddToWorklist(Op.getNode());
22335       if (Shuffle == X86ISD::MOVDDUP)
22336         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22337       else
22338         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22339       DCI.AddToWorklist(Op.getNode());
22340       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22341                     /*AddTo*/ true);
22342       return true;
22343     }
22344     if (Subtarget->hasSSE3() &&
22345         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22346       bool Lo = Mask.equals({0, 0, 2, 2});
22347       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22348       MVT ShuffleVT = MVT::v4f32;
22349       if (Depth == 1 && Root->getOpcode() == Shuffle)
22350         return false; // Nothing to do!
22351       Op = DAG.getBitcast(ShuffleVT, Input);
22352       DCI.AddToWorklist(Op.getNode());
22353       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22354       DCI.AddToWorklist(Op.getNode());
22355       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22356                     /*AddTo*/ true);
22357       return true;
22358     }
22359     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22360       bool Lo = Mask.equals({0, 0, 1, 1});
22361       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22362       MVT ShuffleVT = MVT::v4f32;
22363       if (Depth == 1 && Root->getOpcode() == Shuffle)
22364         return false; // Nothing to do!
22365       Op = DAG.getBitcast(ShuffleVT, Input);
22366       DCI.AddToWorklist(Op.getNode());
22367       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22368       DCI.AddToWorklist(Op.getNode());
22369       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22370                     /*AddTo*/ true);
22371       return true;
22372     }
22373   }
22374
22375   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22376   // variants as none of these have single-instruction variants that are
22377   // superior to the UNPCK formulation.
22378   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22379       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22380        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22381        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22382        Mask.equals(
22383            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22384     bool Lo = Mask[0] == 0;
22385     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22386     if (Depth == 1 && Root->getOpcode() == Shuffle)
22387       return false; // Nothing to do!
22388     MVT ShuffleVT;
22389     switch (Mask.size()) {
22390     case 8:
22391       ShuffleVT = MVT::v8i16;
22392       break;
22393     case 16:
22394       ShuffleVT = MVT::v16i8;
22395       break;
22396     default:
22397       llvm_unreachable("Impossible mask size!");
22398     };
22399     Op = DAG.getBitcast(ShuffleVT, Input);
22400     DCI.AddToWorklist(Op.getNode());
22401     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22402     DCI.AddToWorklist(Op.getNode());
22403     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22404                   /*AddTo*/ true);
22405     return true;
22406   }
22407
22408   // Don't try to re-form single instruction chains under any circumstances now
22409   // that we've done encoding canonicalization for them.
22410   if (Depth < 2)
22411     return false;
22412
22413   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22414   // can replace them with a single PSHUFB instruction profitably. Intel's
22415   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22416   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22417   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22418     SmallVector<SDValue, 16> PSHUFBMask;
22419     int NumBytes = VT.getSizeInBits() / 8;
22420     int Ratio = NumBytes / Mask.size();
22421     for (int i = 0; i < NumBytes; ++i) {
22422       if (Mask[i / Ratio] == SM_SentinelUndef) {
22423         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22424         continue;
22425       }
22426       int M = Mask[i / Ratio] != SM_SentinelZero
22427                   ? Ratio * Mask[i / Ratio] + i % Ratio
22428                   : 255;
22429       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22430     }
22431     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22432     Op = DAG.getBitcast(ByteVT, Input);
22433     DCI.AddToWorklist(Op.getNode());
22434     SDValue PSHUFBMaskOp =
22435         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22436     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22437     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22438     DCI.AddToWorklist(Op.getNode());
22439     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22440                   /*AddTo*/ true);
22441     return true;
22442   }
22443
22444   // Failed to find any combines.
22445   return false;
22446 }
22447
22448 /// \brief Fully generic combining of x86 shuffle instructions.
22449 ///
22450 /// This should be the last combine run over the x86 shuffle instructions. Once
22451 /// they have been fully optimized, this will recursively consider all chains
22452 /// of single-use shuffle instructions, build a generic model of the cumulative
22453 /// shuffle operation, and check for simpler instructions which implement this
22454 /// operation. We use this primarily for two purposes:
22455 ///
22456 /// 1) Collapse generic shuffles to specialized single instructions when
22457 ///    equivalent. In most cases, this is just an encoding size win, but
22458 ///    sometimes we will collapse multiple generic shuffles into a single
22459 ///    special-purpose shuffle.
22460 /// 2) Look for sequences of shuffle instructions with 3 or more total
22461 ///    instructions, and replace them with the slightly more expensive SSSE3
22462 ///    PSHUFB instruction if available. We do this as the last combining step
22463 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22464 ///    a suitable short sequence of other instructions. The PHUFB will either
22465 ///    use a register or have to read from memory and so is slightly (but only
22466 ///    slightly) more expensive than the other shuffle instructions.
22467 ///
22468 /// Because this is inherently a quadratic operation (for each shuffle in
22469 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22470 /// This should never be an issue in practice as the shuffle lowering doesn't
22471 /// produce sequences of more than 8 instructions.
22472 ///
22473 /// FIXME: We will currently miss some cases where the redundant shuffling
22474 /// would simplify under the threshold for PSHUFB formation because of
22475 /// combine-ordering. To fix this, we should do the redundant instruction
22476 /// combining in this recursive walk.
22477 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22478                                           ArrayRef<int> RootMask,
22479                                           int Depth, bool HasPSHUFB,
22480                                           SelectionDAG &DAG,
22481                                           TargetLowering::DAGCombinerInfo &DCI,
22482                                           const X86Subtarget *Subtarget) {
22483   // Bound the depth of our recursive combine because this is ultimately
22484   // quadratic in nature.
22485   if (Depth > 8)
22486     return false;
22487
22488   // Directly rip through bitcasts to find the underlying operand.
22489   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22490     Op = Op.getOperand(0);
22491
22492   MVT VT = Op.getSimpleValueType();
22493   if (!VT.isVector())
22494     return false; // Bail if we hit a non-vector.
22495
22496   assert(Root.getSimpleValueType().isVector() &&
22497          "Shuffles operate on vector types!");
22498   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22499          "Can only combine shuffles of the same vector register size.");
22500
22501   if (!isTargetShuffle(Op.getOpcode()))
22502     return false;
22503   SmallVector<int, 16> OpMask;
22504   bool IsUnary;
22505   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22506   // We only can combine unary shuffles which we can decode the mask for.
22507   if (!HaveMask || !IsUnary)
22508     return false;
22509
22510   assert(VT.getVectorNumElements() == OpMask.size() &&
22511          "Different mask size from vector size!");
22512   assert(((RootMask.size() > OpMask.size() &&
22513            RootMask.size() % OpMask.size() == 0) ||
22514           (OpMask.size() > RootMask.size() &&
22515            OpMask.size() % RootMask.size() == 0) ||
22516           OpMask.size() == RootMask.size()) &&
22517          "The smaller number of elements must divide the larger.");
22518   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22519   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22520   assert(((RootRatio == 1 && OpRatio == 1) ||
22521           (RootRatio == 1) != (OpRatio == 1)) &&
22522          "Must not have a ratio for both incoming and op masks!");
22523
22524   SmallVector<int, 16> Mask;
22525   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22526
22527   // Merge this shuffle operation's mask into our accumulated mask. Note that
22528   // this shuffle's mask will be the first applied to the input, followed by the
22529   // root mask to get us all the way to the root value arrangement. The reason
22530   // for this order is that we are recursing up the operation chain.
22531   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22532     int RootIdx = i / RootRatio;
22533     if (RootMask[RootIdx] < 0) {
22534       // This is a zero or undef lane, we're done.
22535       Mask.push_back(RootMask[RootIdx]);
22536       continue;
22537     }
22538
22539     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22540     int OpIdx = RootMaskedIdx / OpRatio;
22541     if (OpMask[OpIdx] < 0) {
22542       // The incoming lanes are zero or undef, it doesn't matter which ones we
22543       // are using.
22544       Mask.push_back(OpMask[OpIdx]);
22545       continue;
22546     }
22547
22548     // Ok, we have non-zero lanes, map them through.
22549     Mask.push_back(OpMask[OpIdx] * OpRatio +
22550                    RootMaskedIdx % OpRatio);
22551   }
22552
22553   // See if we can recurse into the operand to combine more things.
22554   switch (Op.getOpcode()) {
22555   case X86ISD::PSHUFB:
22556     HasPSHUFB = true;
22557   case X86ISD::PSHUFD:
22558   case X86ISD::PSHUFHW:
22559   case X86ISD::PSHUFLW:
22560     if (Op.getOperand(0).hasOneUse() &&
22561         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22562                                       HasPSHUFB, DAG, DCI, Subtarget))
22563       return true;
22564     break;
22565
22566   case X86ISD::UNPCKL:
22567   case X86ISD::UNPCKH:
22568     assert(Op.getOperand(0) == Op.getOperand(1) &&
22569            "We only combine unary shuffles!");
22570     // We can't check for single use, we have to check that this shuffle is the
22571     // only user.
22572     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22573         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22574                                       HasPSHUFB, DAG, DCI, Subtarget))
22575       return true;
22576     break;
22577   }
22578
22579   // Minor canonicalization of the accumulated shuffle mask to make it easier
22580   // to match below. All this does is detect masks with squential pairs of
22581   // elements, and shrink them to the half-width mask. It does this in a loop
22582   // so it will reduce the size of the mask to the minimal width mask which
22583   // performs an equivalent shuffle.
22584   SmallVector<int, 16> WidenedMask;
22585   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22586     Mask = std::move(WidenedMask);
22587     WidenedMask.clear();
22588   }
22589
22590   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22591                                 Subtarget);
22592 }
22593
22594 /// \brief Get the PSHUF-style mask from PSHUF node.
22595 ///
22596 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22597 /// PSHUF-style masks that can be reused with such instructions.
22598 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22599   MVT VT = N.getSimpleValueType();
22600   SmallVector<int, 4> Mask;
22601   bool IsUnary;
22602   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22603   (void)HaveMask;
22604   assert(HaveMask);
22605
22606   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22607   // matter. Check that the upper masks are repeats and remove them.
22608   if (VT.getSizeInBits() > 128) {
22609     int LaneElts = 128 / VT.getScalarSizeInBits();
22610 #ifndef NDEBUG
22611     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22612       for (int j = 0; j < LaneElts; ++j)
22613         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22614                "Mask doesn't repeat in high 128-bit lanes!");
22615 #endif
22616     Mask.resize(LaneElts);
22617   }
22618
22619   switch (N.getOpcode()) {
22620   case X86ISD::PSHUFD:
22621     return Mask;
22622   case X86ISD::PSHUFLW:
22623     Mask.resize(4);
22624     return Mask;
22625   case X86ISD::PSHUFHW:
22626     Mask.erase(Mask.begin(), Mask.begin() + 4);
22627     for (int &M : Mask)
22628       M -= 4;
22629     return Mask;
22630   default:
22631     llvm_unreachable("No valid shuffle instruction found!");
22632   }
22633 }
22634
22635 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22636 ///
22637 /// We walk up the chain and look for a combinable shuffle, skipping over
22638 /// shuffles that we could hoist this shuffle's transformation past without
22639 /// altering anything.
22640 static SDValue
22641 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22642                              SelectionDAG &DAG,
22643                              TargetLowering::DAGCombinerInfo &DCI) {
22644   assert(N.getOpcode() == X86ISD::PSHUFD &&
22645          "Called with something other than an x86 128-bit half shuffle!");
22646   SDLoc DL(N);
22647
22648   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22649   // of the shuffles in the chain so that we can form a fresh chain to replace
22650   // this one.
22651   SmallVector<SDValue, 8> Chain;
22652   SDValue V = N.getOperand(0);
22653   for (; V.hasOneUse(); V = V.getOperand(0)) {
22654     switch (V.getOpcode()) {
22655     default:
22656       return SDValue(); // Nothing combined!
22657
22658     case ISD::BITCAST:
22659       // Skip bitcasts as we always know the type for the target specific
22660       // instructions.
22661       continue;
22662
22663     case X86ISD::PSHUFD:
22664       // Found another dword shuffle.
22665       break;
22666
22667     case X86ISD::PSHUFLW:
22668       // Check that the low words (being shuffled) are the identity in the
22669       // dword shuffle, and the high words are self-contained.
22670       if (Mask[0] != 0 || Mask[1] != 1 ||
22671           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22672         return SDValue();
22673
22674       Chain.push_back(V);
22675       continue;
22676
22677     case X86ISD::PSHUFHW:
22678       // Check that the high words (being shuffled) are the identity in the
22679       // dword shuffle, and the low words are self-contained.
22680       if (Mask[2] != 2 || Mask[3] != 3 ||
22681           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22682         return SDValue();
22683
22684       Chain.push_back(V);
22685       continue;
22686
22687     case X86ISD::UNPCKL:
22688     case X86ISD::UNPCKH:
22689       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22690       // shuffle into a preceding word shuffle.
22691       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22692           V.getSimpleValueType().getScalarType() != MVT::i16)
22693         return SDValue();
22694
22695       // Search for a half-shuffle which we can combine with.
22696       unsigned CombineOp =
22697           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22698       if (V.getOperand(0) != V.getOperand(1) ||
22699           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22700         return SDValue();
22701       Chain.push_back(V);
22702       V = V.getOperand(0);
22703       do {
22704         switch (V.getOpcode()) {
22705         default:
22706           return SDValue(); // Nothing to combine.
22707
22708         case X86ISD::PSHUFLW:
22709         case X86ISD::PSHUFHW:
22710           if (V.getOpcode() == CombineOp)
22711             break;
22712
22713           Chain.push_back(V);
22714
22715           // Fallthrough!
22716         case ISD::BITCAST:
22717           V = V.getOperand(0);
22718           continue;
22719         }
22720         break;
22721       } while (V.hasOneUse());
22722       break;
22723     }
22724     // Break out of the loop if we break out of the switch.
22725     break;
22726   }
22727
22728   if (!V.hasOneUse())
22729     // We fell out of the loop without finding a viable combining instruction.
22730     return SDValue();
22731
22732   // Merge this node's mask and our incoming mask.
22733   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22734   for (int &M : Mask)
22735     M = VMask[M];
22736   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22737                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22738
22739   // Rebuild the chain around this new shuffle.
22740   while (!Chain.empty()) {
22741     SDValue W = Chain.pop_back_val();
22742
22743     if (V.getValueType() != W.getOperand(0).getValueType())
22744       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22745
22746     switch (W.getOpcode()) {
22747     default:
22748       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22749
22750     case X86ISD::UNPCKL:
22751     case X86ISD::UNPCKH:
22752       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22753       break;
22754
22755     case X86ISD::PSHUFD:
22756     case X86ISD::PSHUFLW:
22757     case X86ISD::PSHUFHW:
22758       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22759       break;
22760     }
22761   }
22762   if (V.getValueType() != N.getValueType())
22763     V = DAG.getBitcast(N.getValueType(), V);
22764
22765   // Return the new chain to replace N.
22766   return V;
22767 }
22768
22769 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22770 /// pshufhw.
22771 ///
22772 /// We walk up the chain, skipping shuffles of the other half and looking
22773 /// through shuffles which switch halves trying to find a shuffle of the same
22774 /// pair of dwords.
22775 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22776                                         SelectionDAG &DAG,
22777                                         TargetLowering::DAGCombinerInfo &DCI) {
22778   assert(
22779       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22780       "Called with something other than an x86 128-bit half shuffle!");
22781   SDLoc DL(N);
22782   unsigned CombineOpcode = N.getOpcode();
22783
22784   // Walk up a single-use chain looking for a combinable shuffle.
22785   SDValue V = N.getOperand(0);
22786   for (; V.hasOneUse(); V = V.getOperand(0)) {
22787     switch (V.getOpcode()) {
22788     default:
22789       return false; // Nothing combined!
22790
22791     case ISD::BITCAST:
22792       // Skip bitcasts as we always know the type for the target specific
22793       // instructions.
22794       continue;
22795
22796     case X86ISD::PSHUFLW:
22797     case X86ISD::PSHUFHW:
22798       if (V.getOpcode() == CombineOpcode)
22799         break;
22800
22801       // Other-half shuffles are no-ops.
22802       continue;
22803     }
22804     // Break out of the loop if we break out of the switch.
22805     break;
22806   }
22807
22808   if (!V.hasOneUse())
22809     // We fell out of the loop without finding a viable combining instruction.
22810     return false;
22811
22812   // Combine away the bottom node as its shuffle will be accumulated into
22813   // a preceding shuffle.
22814   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22815
22816   // Record the old value.
22817   SDValue Old = V;
22818
22819   // Merge this node's mask and our incoming mask (adjusted to account for all
22820   // the pshufd instructions encountered).
22821   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22822   for (int &M : Mask)
22823     M = VMask[M];
22824   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22825                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22826
22827   // Check that the shuffles didn't cancel each other out. If not, we need to
22828   // combine to the new one.
22829   if (Old != V)
22830     // Replace the combinable shuffle with the combined one, updating all users
22831     // so that we re-evaluate the chain here.
22832     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22833
22834   return true;
22835 }
22836
22837 /// \brief Try to combine x86 target specific shuffles.
22838 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22839                                            TargetLowering::DAGCombinerInfo &DCI,
22840                                            const X86Subtarget *Subtarget) {
22841   SDLoc DL(N);
22842   MVT VT = N.getSimpleValueType();
22843   SmallVector<int, 4> Mask;
22844
22845   switch (N.getOpcode()) {
22846   case X86ISD::PSHUFD:
22847   case X86ISD::PSHUFLW:
22848   case X86ISD::PSHUFHW:
22849     Mask = getPSHUFShuffleMask(N);
22850     assert(Mask.size() == 4);
22851     break;
22852   default:
22853     return SDValue();
22854   }
22855
22856   // Nuke no-op shuffles that show up after combining.
22857   if (isNoopShuffleMask(Mask))
22858     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22859
22860   // Look for simplifications involving one or two shuffle instructions.
22861   SDValue V = N.getOperand(0);
22862   switch (N.getOpcode()) {
22863   default:
22864     break;
22865   case X86ISD::PSHUFLW:
22866   case X86ISD::PSHUFHW:
22867     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22868
22869     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22870       return SDValue(); // We combined away this shuffle, so we're done.
22871
22872     // See if this reduces to a PSHUFD which is no more expensive and can
22873     // combine with more operations. Note that it has to at least flip the
22874     // dwords as otherwise it would have been removed as a no-op.
22875     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22876       int DMask[] = {0, 1, 2, 3};
22877       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22878       DMask[DOffset + 0] = DOffset + 1;
22879       DMask[DOffset + 1] = DOffset + 0;
22880       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22881       V = DAG.getBitcast(DVT, V);
22882       DCI.AddToWorklist(V.getNode());
22883       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22884                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22885       DCI.AddToWorklist(V.getNode());
22886       return DAG.getBitcast(VT, V);
22887     }
22888
22889     // Look for shuffle patterns which can be implemented as a single unpack.
22890     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22891     // only works when we have a PSHUFD followed by two half-shuffles.
22892     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22893         (V.getOpcode() == X86ISD::PSHUFLW ||
22894          V.getOpcode() == X86ISD::PSHUFHW) &&
22895         V.getOpcode() != N.getOpcode() &&
22896         V.hasOneUse()) {
22897       SDValue D = V.getOperand(0);
22898       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22899         D = D.getOperand(0);
22900       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22901         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22902         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22903         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22904         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22905         int WordMask[8];
22906         for (int i = 0; i < 4; ++i) {
22907           WordMask[i + NOffset] = Mask[i] + NOffset;
22908           WordMask[i + VOffset] = VMask[i] + VOffset;
22909         }
22910         // Map the word mask through the DWord mask.
22911         int MappedMask[8];
22912         for (int i = 0; i < 8; ++i)
22913           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22914         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22915             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22916           // We can replace all three shuffles with an unpack.
22917           V = DAG.getBitcast(VT, D.getOperand(0));
22918           DCI.AddToWorklist(V.getNode());
22919           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22920                                                 : X86ISD::UNPCKH,
22921                              DL, VT, V, V);
22922         }
22923       }
22924     }
22925
22926     break;
22927
22928   case X86ISD::PSHUFD:
22929     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22930       return NewN;
22931
22932     break;
22933   }
22934
22935   return SDValue();
22936 }
22937
22938 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22939 ///
22940 /// We combine this directly on the abstract vector shuffle nodes so it is
22941 /// easier to generically match. We also insert dummy vector shuffle nodes for
22942 /// the operands which explicitly discard the lanes which are unused by this
22943 /// operation to try to flow through the rest of the combiner the fact that
22944 /// they're unused.
22945 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22946   SDLoc DL(N);
22947   EVT VT = N->getValueType(0);
22948
22949   // We only handle target-independent shuffles.
22950   // FIXME: It would be easy and harmless to use the target shuffle mask
22951   // extraction tool to support more.
22952   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22953     return SDValue();
22954
22955   auto *SVN = cast<ShuffleVectorSDNode>(N);
22956   ArrayRef<int> Mask = SVN->getMask();
22957   SDValue V1 = N->getOperand(0);
22958   SDValue V2 = N->getOperand(1);
22959
22960   // We require the first shuffle operand to be the SUB node, and the second to
22961   // be the ADD node.
22962   // FIXME: We should support the commuted patterns.
22963   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22964     return SDValue();
22965
22966   // If there are other uses of these operations we can't fold them.
22967   if (!V1->hasOneUse() || !V2->hasOneUse())
22968     return SDValue();
22969
22970   // Ensure that both operations have the same operands. Note that we can
22971   // commute the FADD operands.
22972   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22973   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22974       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22975     return SDValue();
22976
22977   // We're looking for blends between FADD and FSUB nodes. We insist on these
22978   // nodes being lined up in a specific expected pattern.
22979   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22980         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22981         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22982     return SDValue();
22983
22984   // Only specific types are legal at this point, assert so we notice if and
22985   // when these change.
22986   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22987           VT == MVT::v4f64) &&
22988          "Unknown vector type encountered!");
22989
22990   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22991 }
22992
22993 /// PerformShuffleCombine - Performs several different shuffle combines.
22994 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22995                                      TargetLowering::DAGCombinerInfo &DCI,
22996                                      const X86Subtarget *Subtarget) {
22997   SDLoc dl(N);
22998   SDValue N0 = N->getOperand(0);
22999   SDValue N1 = N->getOperand(1);
23000   EVT VT = N->getValueType(0);
23001
23002   // Don't create instructions with illegal types after legalize types has run.
23003   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23004   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23005     return SDValue();
23006
23007   // If we have legalized the vector types, look for blends of FADD and FSUB
23008   // nodes that we can fuse into an ADDSUB node.
23009   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23010     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23011       return AddSub;
23012
23013   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23014   if (Subtarget->hasFp256() && VT.is256BitVector() &&
23015       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23016     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23017
23018   // During Type Legalization, when promoting illegal vector types,
23019   // the backend might introduce new shuffle dag nodes and bitcasts.
23020   //
23021   // This code performs the following transformation:
23022   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23023   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23024   //
23025   // We do this only if both the bitcast and the BINOP dag nodes have
23026   // one use. Also, perform this transformation only if the new binary
23027   // operation is legal. This is to avoid introducing dag nodes that
23028   // potentially need to be further expanded (or custom lowered) into a
23029   // less optimal sequence of dag nodes.
23030   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23031       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23032       N0.getOpcode() == ISD::BITCAST) {
23033     SDValue BC0 = N0.getOperand(0);
23034     EVT SVT = BC0.getValueType();
23035     unsigned Opcode = BC0.getOpcode();
23036     unsigned NumElts = VT.getVectorNumElements();
23037
23038     if (BC0.hasOneUse() && SVT.isVector() &&
23039         SVT.getVectorNumElements() * 2 == NumElts &&
23040         TLI.isOperationLegal(Opcode, VT)) {
23041       bool CanFold = false;
23042       switch (Opcode) {
23043       default : break;
23044       case ISD::ADD :
23045       case ISD::FADD :
23046       case ISD::SUB :
23047       case ISD::FSUB :
23048       case ISD::MUL :
23049       case ISD::FMUL :
23050         CanFold = true;
23051       }
23052
23053       unsigned SVTNumElts = SVT.getVectorNumElements();
23054       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23055       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23056         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23057       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23058         CanFold = SVOp->getMaskElt(i) < 0;
23059
23060       if (CanFold) {
23061         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23062         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23063         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23064         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23065       }
23066     }
23067   }
23068
23069   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23070   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23071   // consecutive, non-overlapping, and in the right order.
23072   SmallVector<SDValue, 16> Elts;
23073   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23074     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23075
23076   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23077     return LD;
23078
23079   if (isTargetShuffle(N->getOpcode())) {
23080     SDValue Shuffle =
23081         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23082     if (Shuffle.getNode())
23083       return Shuffle;
23084
23085     // Try recursively combining arbitrary sequences of x86 shuffle
23086     // instructions into higher-order shuffles. We do this after combining
23087     // specific PSHUF instruction sequences into their minimal form so that we
23088     // can evaluate how many specialized shuffle instructions are involved in
23089     // a particular chain.
23090     SmallVector<int, 1> NonceMask; // Just a placeholder.
23091     NonceMask.push_back(0);
23092     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23093                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23094                                       DCI, Subtarget))
23095       return SDValue(); // This routine will use CombineTo to replace N.
23096   }
23097
23098   return SDValue();
23099 }
23100
23101 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23102 /// specific shuffle of a load can be folded into a single element load.
23103 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23104 /// shuffles have been custom lowered so we need to handle those here.
23105 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23106                                          TargetLowering::DAGCombinerInfo &DCI) {
23107   if (DCI.isBeforeLegalizeOps())
23108     return SDValue();
23109
23110   SDValue InVec = N->getOperand(0);
23111   SDValue EltNo = N->getOperand(1);
23112
23113   if (!isa<ConstantSDNode>(EltNo))
23114     return SDValue();
23115
23116   EVT OriginalVT = InVec.getValueType();
23117
23118   if (InVec.getOpcode() == ISD::BITCAST) {
23119     // Don't duplicate a load with other uses.
23120     if (!InVec.hasOneUse())
23121       return SDValue();
23122     EVT BCVT = InVec.getOperand(0).getValueType();
23123     if (!BCVT.isVector() ||
23124         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23125       return SDValue();
23126     InVec = InVec.getOperand(0);
23127   }
23128
23129   EVT CurrentVT = InVec.getValueType();
23130
23131   if (!isTargetShuffle(InVec.getOpcode()))
23132     return SDValue();
23133
23134   // Don't duplicate a load with other uses.
23135   if (!InVec.hasOneUse())
23136     return SDValue();
23137
23138   SmallVector<int, 16> ShuffleMask;
23139   bool UnaryShuffle;
23140   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23141                             ShuffleMask, UnaryShuffle))
23142     return SDValue();
23143
23144   // Select the input vector, guarding against out of range extract vector.
23145   unsigned NumElems = CurrentVT.getVectorNumElements();
23146   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23147   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23148   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23149                                          : InVec.getOperand(1);
23150
23151   // If inputs to shuffle are the same for both ops, then allow 2 uses
23152   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23153                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23154
23155   if (LdNode.getOpcode() == ISD::BITCAST) {
23156     // Don't duplicate a load with other uses.
23157     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23158       return SDValue();
23159
23160     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23161     LdNode = LdNode.getOperand(0);
23162   }
23163
23164   if (!ISD::isNormalLoad(LdNode.getNode()))
23165     return SDValue();
23166
23167   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23168
23169   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23170     return SDValue();
23171
23172   EVT EltVT = N->getValueType(0);
23173   // If there's a bitcast before the shuffle, check if the load type and
23174   // alignment is valid.
23175   unsigned Align = LN0->getAlignment();
23176   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23177   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23178       EltVT.getTypeForEVT(*DAG.getContext()));
23179
23180   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23181     return SDValue();
23182
23183   // All checks match so transform back to vector_shuffle so that DAG combiner
23184   // can finish the job
23185   SDLoc dl(N);
23186
23187   // Create shuffle node taking into account the case that its a unary shuffle
23188   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23189                                    : InVec.getOperand(1);
23190   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23191                                  InVec.getOperand(0), Shuffle,
23192                                  &ShuffleMask[0]);
23193   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23194   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23195                      EltNo);
23196 }
23197
23198 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23199 /// special and don't usually play with other vector types, it's better to
23200 /// handle them early to be sure we emit efficient code by avoiding
23201 /// store-load conversions.
23202 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
23203   if (N->getValueType(0) != MVT::x86mmx ||
23204       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
23205       N->getOperand(0)->getValueType(0) != MVT::v2i32)
23206     return SDValue();
23207
23208   SDValue V = N->getOperand(0);
23209   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
23210   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
23211     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
23212                        N->getValueType(0), V.getOperand(0));
23213
23214   return SDValue();
23215 }
23216
23217 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23218 /// generation and convert it from being a bunch of shuffles and extracts
23219 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23220 /// storing the value and loading scalars back, while for x64 we should
23221 /// use 64-bit extracts and shifts.
23222 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23223                                          TargetLowering::DAGCombinerInfo &DCI) {
23224   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23225     return NewOp;
23226
23227   SDValue InputVector = N->getOperand(0);
23228   SDLoc dl(InputVector);
23229   // Detect mmx to i32 conversion through a v2i32 elt extract.
23230   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23231       N->getValueType(0) == MVT::i32 &&
23232       InputVector.getValueType() == MVT::v2i32) {
23233
23234     // The bitcast source is a direct mmx result.
23235     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23236     if (MMXSrc.getValueType() == MVT::x86mmx)
23237       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23238                          N->getValueType(0),
23239                          InputVector.getNode()->getOperand(0));
23240
23241     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23242     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23243         MMXSrc.getValueType() == MVT::i64) {
23244       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23245       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23246           MMXSrcOp.getValueType() == MVT::v1i64 &&
23247           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23248         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23249                            N->getValueType(0), MMXSrcOp.getOperand(0));
23250     }
23251   }
23252
23253   EVT VT = N->getValueType(0);
23254
23255   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
23256       InputVector.getOpcode() == ISD::BITCAST &&
23257       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
23258     uint64_t ExtractedElt =
23259         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23260     uint64_t InputValue =
23261         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23262     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23263     return DAG.getConstant(Res, dl, MVT::i1);
23264   }
23265   // Only operate on vectors of 4 elements, where the alternative shuffling
23266   // gets to be more expensive.
23267   if (InputVector.getValueType() != MVT::v4i32)
23268     return SDValue();
23269
23270   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23271   // single use which is a sign-extend or zero-extend, and all elements are
23272   // used.
23273   SmallVector<SDNode *, 4> Uses;
23274   unsigned ExtractedElements = 0;
23275   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23276        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23277     if (UI.getUse().getResNo() != InputVector.getResNo())
23278       return SDValue();
23279
23280     SDNode *Extract = *UI;
23281     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23282       return SDValue();
23283
23284     if (Extract->getValueType(0) != MVT::i32)
23285       return SDValue();
23286     if (!Extract->hasOneUse())
23287       return SDValue();
23288     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23289         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23290       return SDValue();
23291     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23292       return SDValue();
23293
23294     // Record which element was extracted.
23295     ExtractedElements |=
23296       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23297
23298     Uses.push_back(Extract);
23299   }
23300
23301   // If not all the elements were used, this may not be worthwhile.
23302   if (ExtractedElements != 15)
23303     return SDValue();
23304
23305   // Ok, we've now decided to do the transformation.
23306   // If 64-bit shifts are legal, use the extract-shift sequence,
23307   // otherwise bounce the vector off the cache.
23308   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23309   SDValue Vals[4];
23310
23311   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23312     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23313     auto &DL = DAG.getDataLayout();
23314     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23315     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23316       DAG.getConstant(0, dl, VecIdxTy));
23317     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23318       DAG.getConstant(1, dl, VecIdxTy));
23319
23320     SDValue ShAmt = DAG.getConstant(
23321         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23322     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23323     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23324       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23325     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23326     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23327       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23328   } else {
23329     // Store the value to a temporary stack slot.
23330     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23331     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23332       MachinePointerInfo(), false, false, 0);
23333
23334     EVT ElementType = InputVector.getValueType().getVectorElementType();
23335     unsigned EltSize = ElementType.getSizeInBits() / 8;
23336
23337     // Replace each use (extract) with a load of the appropriate element.
23338     for (unsigned i = 0; i < 4; ++i) {
23339       uint64_t Offset = EltSize * i;
23340       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23341       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23342
23343       SDValue ScalarAddr =
23344           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23345
23346       // Load the scalar.
23347       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23348                             ScalarAddr, MachinePointerInfo(),
23349                             false, false, false, 0);
23350
23351     }
23352   }
23353
23354   // Replace the extracts
23355   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23356     UE = Uses.end(); UI != UE; ++UI) {
23357     SDNode *Extract = *UI;
23358
23359     SDValue Idx = Extract->getOperand(1);
23360     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23361     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23362   }
23363
23364   // The replacement was made in place; don't return anything.
23365   return SDValue();
23366 }
23367
23368 static SDValue
23369 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23370                                       const X86Subtarget *Subtarget) {
23371   SDLoc dl(N);
23372   SDValue Cond = N->getOperand(0);
23373   SDValue LHS = N->getOperand(1);
23374   SDValue RHS = N->getOperand(2);
23375
23376   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23377     SDValue CondSrc = Cond->getOperand(0);
23378     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23379       Cond = CondSrc->getOperand(0);
23380   }
23381
23382   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23383     return SDValue();
23384
23385   // A vselect where all conditions and data are constants can be optimized into
23386   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23387   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23388       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23389     return SDValue();
23390
23391   unsigned MaskValue = 0;
23392   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23393     return SDValue();
23394
23395   MVT VT = N->getSimpleValueType(0);
23396   unsigned NumElems = VT.getVectorNumElements();
23397   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23398   for (unsigned i = 0; i < NumElems; ++i) {
23399     // Be sure we emit undef where we can.
23400     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23401       ShuffleMask[i] = -1;
23402     else
23403       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23404   }
23405
23406   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23407   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23408     return SDValue();
23409   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23410 }
23411
23412 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23413 /// nodes.
23414 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23415                                     TargetLowering::DAGCombinerInfo &DCI,
23416                                     const X86Subtarget *Subtarget) {
23417   SDLoc DL(N);
23418   SDValue Cond = N->getOperand(0);
23419   // Get the LHS/RHS of the select.
23420   SDValue LHS = N->getOperand(1);
23421   SDValue RHS = N->getOperand(2);
23422   EVT VT = LHS.getValueType();
23423   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23424
23425   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23426   // instructions match the semantics of the common C idiom x<y?x:y but not
23427   // x<=y?x:y, because of how they handle negative zero (which can be
23428   // ignored in unsafe-math mode).
23429   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23430   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23431       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23432       (Subtarget->hasSSE2() ||
23433        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23434     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23435
23436     unsigned Opcode = 0;
23437     // Check for x CC y ? x : y.
23438     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23439         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23440       switch (CC) {
23441       default: break;
23442       case ISD::SETULT:
23443         // Converting this to a min would handle NaNs incorrectly, and swapping
23444         // the operands would cause it to handle comparisons between positive
23445         // and negative zero incorrectly.
23446         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23447           if (!DAG.getTarget().Options.UnsafeFPMath &&
23448               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23449             break;
23450           std::swap(LHS, RHS);
23451         }
23452         Opcode = X86ISD::FMIN;
23453         break;
23454       case ISD::SETOLE:
23455         // Converting this to a min would handle comparisons between positive
23456         // and negative zero incorrectly.
23457         if (!DAG.getTarget().Options.UnsafeFPMath &&
23458             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23459           break;
23460         Opcode = X86ISD::FMIN;
23461         break;
23462       case ISD::SETULE:
23463         // Converting this to a min would handle both negative zeros and NaNs
23464         // incorrectly, but we can swap the operands to fix both.
23465         std::swap(LHS, RHS);
23466       case ISD::SETOLT:
23467       case ISD::SETLT:
23468       case ISD::SETLE:
23469         Opcode = X86ISD::FMIN;
23470         break;
23471
23472       case ISD::SETOGE:
23473         // Converting this to a max would handle comparisons between positive
23474         // and negative zero incorrectly.
23475         if (!DAG.getTarget().Options.UnsafeFPMath &&
23476             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23477           break;
23478         Opcode = X86ISD::FMAX;
23479         break;
23480       case ISD::SETUGT:
23481         // Converting this to a max would handle NaNs incorrectly, and swapping
23482         // the operands would cause it to handle comparisons between positive
23483         // and negative zero incorrectly.
23484         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23485           if (!DAG.getTarget().Options.UnsafeFPMath &&
23486               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23487             break;
23488           std::swap(LHS, RHS);
23489         }
23490         Opcode = X86ISD::FMAX;
23491         break;
23492       case ISD::SETUGE:
23493         // Converting this to a max would handle both negative zeros and NaNs
23494         // incorrectly, but we can swap the operands to fix both.
23495         std::swap(LHS, RHS);
23496       case ISD::SETOGT:
23497       case ISD::SETGT:
23498       case ISD::SETGE:
23499         Opcode = X86ISD::FMAX;
23500         break;
23501       }
23502     // Check for x CC y ? y : x -- a min/max with reversed arms.
23503     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23504                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23505       switch (CC) {
23506       default: break;
23507       case ISD::SETOGE:
23508         // Converting this to a min would handle comparisons between positive
23509         // and negative zero incorrectly, and swapping the operands would
23510         // cause it to handle NaNs incorrectly.
23511         if (!DAG.getTarget().Options.UnsafeFPMath &&
23512             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23513           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23514             break;
23515           std::swap(LHS, RHS);
23516         }
23517         Opcode = X86ISD::FMIN;
23518         break;
23519       case ISD::SETUGT:
23520         // Converting this to a min would handle NaNs incorrectly.
23521         if (!DAG.getTarget().Options.UnsafeFPMath &&
23522             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23523           break;
23524         Opcode = X86ISD::FMIN;
23525         break;
23526       case ISD::SETUGE:
23527         // Converting this to a min would handle both negative zeros and NaNs
23528         // incorrectly, but we can swap the operands to fix both.
23529         std::swap(LHS, RHS);
23530       case ISD::SETOGT:
23531       case ISD::SETGT:
23532       case ISD::SETGE:
23533         Opcode = X86ISD::FMIN;
23534         break;
23535
23536       case ISD::SETULT:
23537         // Converting this to a max would handle NaNs incorrectly.
23538         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23539           break;
23540         Opcode = X86ISD::FMAX;
23541         break;
23542       case ISD::SETOLE:
23543         // Converting this to a max would handle comparisons between positive
23544         // and negative zero incorrectly, and swapping the operands would
23545         // cause it to handle NaNs incorrectly.
23546         if (!DAG.getTarget().Options.UnsafeFPMath &&
23547             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23548           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23549             break;
23550           std::swap(LHS, RHS);
23551         }
23552         Opcode = X86ISD::FMAX;
23553         break;
23554       case ISD::SETULE:
23555         // Converting this to a max would handle both negative zeros and NaNs
23556         // incorrectly, but we can swap the operands to fix both.
23557         std::swap(LHS, RHS);
23558       case ISD::SETOLT:
23559       case ISD::SETLT:
23560       case ISD::SETLE:
23561         Opcode = X86ISD::FMAX;
23562         break;
23563       }
23564     }
23565
23566     if (Opcode)
23567       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23568   }
23569
23570   EVT CondVT = Cond.getValueType();
23571   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23572       CondVT.getVectorElementType() == MVT::i1) {
23573     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23574     // lowering on KNL. In this case we convert it to
23575     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23576     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23577     // Since SKX these selects have a proper lowering.
23578     EVT OpVT = LHS.getValueType();
23579     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23580         (OpVT.getVectorElementType() == MVT::i8 ||
23581          OpVT.getVectorElementType() == MVT::i16) &&
23582         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23583       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23584       DCI.AddToWorklist(Cond.getNode());
23585       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23586     }
23587   }
23588   // If this is a select between two integer constants, try to do some
23589   // optimizations.
23590   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23591     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23592       // Don't do this for crazy integer types.
23593       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23594         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23595         // so that TrueC (the true value) is larger than FalseC.
23596         bool NeedsCondInvert = false;
23597
23598         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23599             // Efficiently invertible.
23600             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23601              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23602               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23603           NeedsCondInvert = true;
23604           std::swap(TrueC, FalseC);
23605         }
23606
23607         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23608         if (FalseC->getAPIntValue() == 0 &&
23609             TrueC->getAPIntValue().isPowerOf2()) {
23610           if (NeedsCondInvert) // Invert the condition if needed.
23611             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23612                                DAG.getConstant(1, DL, Cond.getValueType()));
23613
23614           // Zero extend the condition if needed.
23615           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23616
23617           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23618           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23619                              DAG.getConstant(ShAmt, DL, MVT::i8));
23620         }
23621
23622         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23623         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23624           if (NeedsCondInvert) // Invert the condition if needed.
23625             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23626                                DAG.getConstant(1, DL, Cond.getValueType()));
23627
23628           // Zero extend the condition if needed.
23629           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23630                              FalseC->getValueType(0), Cond);
23631           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23632                              SDValue(FalseC, 0));
23633         }
23634
23635         // Optimize cases that will turn into an LEA instruction.  This requires
23636         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23637         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23638           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23639           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23640
23641           bool isFastMultiplier = false;
23642           if (Diff < 10) {
23643             switch ((unsigned char)Diff) {
23644               default: break;
23645               case 1:  // result = add base, cond
23646               case 2:  // result = lea base(    , cond*2)
23647               case 3:  // result = lea base(cond, cond*2)
23648               case 4:  // result = lea base(    , cond*4)
23649               case 5:  // result = lea base(cond, cond*4)
23650               case 8:  // result = lea base(    , cond*8)
23651               case 9:  // result = lea base(cond, cond*8)
23652                 isFastMultiplier = true;
23653                 break;
23654             }
23655           }
23656
23657           if (isFastMultiplier) {
23658             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23659             if (NeedsCondInvert) // Invert the condition if needed.
23660               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23661                                  DAG.getConstant(1, DL, Cond.getValueType()));
23662
23663             // Zero extend the condition if needed.
23664             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23665                                Cond);
23666             // Scale the condition by the difference.
23667             if (Diff != 1)
23668               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23669                                  DAG.getConstant(Diff, DL,
23670                                                  Cond.getValueType()));
23671
23672             // Add the base if non-zero.
23673             if (FalseC->getAPIntValue() != 0)
23674               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23675                                  SDValue(FalseC, 0));
23676             return Cond;
23677           }
23678         }
23679       }
23680   }
23681
23682   // Canonicalize max and min:
23683   // (x > y) ? x : y -> (x >= y) ? x : y
23684   // (x < y) ? x : y -> (x <= y) ? x : y
23685   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23686   // the need for an extra compare
23687   // against zero. e.g.
23688   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23689   // subl   %esi, %edi
23690   // testl  %edi, %edi
23691   // movl   $0, %eax
23692   // cmovgl %edi, %eax
23693   // =>
23694   // xorl   %eax, %eax
23695   // subl   %esi, $edi
23696   // cmovsl %eax, %edi
23697   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23698       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23699       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23700     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23701     switch (CC) {
23702     default: break;
23703     case ISD::SETLT:
23704     case ISD::SETGT: {
23705       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23706       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23707                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23708       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23709     }
23710     }
23711   }
23712
23713   // Early exit check
23714   if (!TLI.isTypeLegal(VT))
23715     return SDValue();
23716
23717   // Match VSELECTs into subs with unsigned saturation.
23718   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23719       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23720       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23721        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23722     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23723
23724     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23725     // left side invert the predicate to simplify logic below.
23726     SDValue Other;
23727     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23728       Other = RHS;
23729       CC = ISD::getSetCCInverse(CC, true);
23730     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23731       Other = LHS;
23732     }
23733
23734     if (Other.getNode() && Other->getNumOperands() == 2 &&
23735         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23736       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23737       SDValue CondRHS = Cond->getOperand(1);
23738
23739       // Look for a general sub with unsigned saturation first.
23740       // x >= y ? x-y : 0 --> subus x, y
23741       // x >  y ? x-y : 0 --> subus x, y
23742       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23743           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23744         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23745
23746       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23747         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23748           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23749             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23750               // If the RHS is a constant we have to reverse the const
23751               // canonicalization.
23752               // x > C-1 ? x+-C : 0 --> subus x, C
23753               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23754                   CondRHSConst->getAPIntValue() ==
23755                       (-OpRHSConst->getAPIntValue() - 1))
23756                 return DAG.getNode(
23757                     X86ISD::SUBUS, DL, VT, OpLHS,
23758                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23759
23760           // Another special case: If C was a sign bit, the sub has been
23761           // canonicalized into a xor.
23762           // FIXME: Would it be better to use computeKnownBits to determine
23763           //        whether it's safe to decanonicalize the xor?
23764           // x s< 0 ? x^C : 0 --> subus x, C
23765           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23766               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23767               OpRHSConst->getAPIntValue().isSignBit())
23768             // Note that we have to rebuild the RHS constant here to ensure we
23769             // don't rely on particular values of undef lanes.
23770             return DAG.getNode(
23771                 X86ISD::SUBUS, DL, VT, OpLHS,
23772                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23773         }
23774     }
23775   }
23776
23777   // Simplify vector selection if condition value type matches vselect
23778   // operand type
23779   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23780     assert(Cond.getValueType().isVector() &&
23781            "vector select expects a vector selector!");
23782
23783     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23784     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23785
23786     // Try invert the condition if true value is not all 1s and false value
23787     // is not all 0s.
23788     if (!TValIsAllOnes && !FValIsAllZeros &&
23789         // Check if the selector will be produced by CMPP*/PCMP*
23790         Cond.getOpcode() == ISD::SETCC &&
23791         // Check if SETCC has already been promoted
23792         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23793             CondVT) {
23794       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23795       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23796
23797       if (TValIsAllZeros || FValIsAllOnes) {
23798         SDValue CC = Cond.getOperand(2);
23799         ISD::CondCode NewCC =
23800           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23801                                Cond.getOperand(0).getValueType().isInteger());
23802         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23803         std::swap(LHS, RHS);
23804         TValIsAllOnes = FValIsAllOnes;
23805         FValIsAllZeros = TValIsAllZeros;
23806       }
23807     }
23808
23809     if (TValIsAllOnes || FValIsAllZeros) {
23810       SDValue Ret;
23811
23812       if (TValIsAllOnes && FValIsAllZeros)
23813         Ret = Cond;
23814       else if (TValIsAllOnes)
23815         Ret =
23816             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23817       else if (FValIsAllZeros)
23818         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23819                           DAG.getBitcast(CondVT, LHS));
23820
23821       return DAG.getBitcast(VT, Ret);
23822     }
23823   }
23824
23825   // We should generate an X86ISD::BLENDI from a vselect if its argument
23826   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23827   // constants. This specific pattern gets generated when we split a
23828   // selector for a 512 bit vector in a machine without AVX512 (but with
23829   // 256-bit vectors), during legalization:
23830   //
23831   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23832   //
23833   // Iff we find this pattern and the build_vectors are built from
23834   // constants, we translate the vselect into a shuffle_vector that we
23835   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23836   if ((N->getOpcode() == ISD::VSELECT ||
23837        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23838       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23839     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23840     if (Shuffle.getNode())
23841       return Shuffle;
23842   }
23843
23844   // If this is a *dynamic* select (non-constant condition) and we can match
23845   // this node with one of the variable blend instructions, restructure the
23846   // condition so that the blends can use the high bit of each element and use
23847   // SimplifyDemandedBits to simplify the condition operand.
23848   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23849       !DCI.isBeforeLegalize() &&
23850       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23851     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23852
23853     // Don't optimize vector selects that map to mask-registers.
23854     if (BitWidth == 1)
23855       return SDValue();
23856
23857     // We can only handle the cases where VSELECT is directly legal on the
23858     // subtarget. We custom lower VSELECT nodes with constant conditions and
23859     // this makes it hard to see whether a dynamic VSELECT will correctly
23860     // lower, so we both check the operation's status and explicitly handle the
23861     // cases where a *dynamic* blend will fail even though a constant-condition
23862     // blend could be custom lowered.
23863     // FIXME: We should find a better way to handle this class of problems.
23864     // Potentially, we should combine constant-condition vselect nodes
23865     // pre-legalization into shuffles and not mark as many types as custom
23866     // lowered.
23867     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23868       return SDValue();
23869     // FIXME: We don't support i16-element blends currently. We could and
23870     // should support them by making *all* the bits in the condition be set
23871     // rather than just the high bit and using an i8-element blend.
23872     if (VT.getScalarType() == MVT::i16)
23873       return SDValue();
23874     // Dynamic blending was only available from SSE4.1 onward.
23875     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23876       return SDValue();
23877     // Byte blends are only available in AVX2
23878     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23879         !Subtarget->hasAVX2())
23880       return SDValue();
23881
23882     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23883     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23884
23885     APInt KnownZero, KnownOne;
23886     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23887                                           DCI.isBeforeLegalizeOps());
23888     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23889         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23890                                  TLO)) {
23891       // If we changed the computation somewhere in the DAG, this change
23892       // will affect all users of Cond.
23893       // Make sure it is fine and update all the nodes so that we do not
23894       // use the generic VSELECT anymore. Otherwise, we may perform
23895       // wrong optimizations as we messed up with the actual expectation
23896       // for the vector boolean values.
23897       if (Cond != TLO.Old) {
23898         // Check all uses of that condition operand to check whether it will be
23899         // consumed by non-BLEND instructions, which may depend on all bits are
23900         // set properly.
23901         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23902              I != E; ++I)
23903           if (I->getOpcode() != ISD::VSELECT)
23904             // TODO: Add other opcodes eventually lowered into BLEND.
23905             return SDValue();
23906
23907         // Update all the users of the condition, before committing the change,
23908         // so that the VSELECT optimizations that expect the correct vector
23909         // boolean value will not be triggered.
23910         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23911              I != E; ++I)
23912           DAG.ReplaceAllUsesOfValueWith(
23913               SDValue(*I, 0),
23914               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23915                           Cond, I->getOperand(1), I->getOperand(2)));
23916         DCI.CommitTargetLoweringOpt(TLO);
23917         return SDValue();
23918       }
23919       // At this point, only Cond is changed. Change the condition
23920       // just for N to keep the opportunity to optimize all other
23921       // users their own way.
23922       DAG.ReplaceAllUsesOfValueWith(
23923           SDValue(N, 0),
23924           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23925                       TLO.New, N->getOperand(1), N->getOperand(2)));
23926       return SDValue();
23927     }
23928   }
23929
23930   return SDValue();
23931 }
23932
23933 // Check whether a boolean test is testing a boolean value generated by
23934 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23935 // code.
23936 //
23937 // Simplify the following patterns:
23938 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23939 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23940 // to (Op EFLAGS Cond)
23941 //
23942 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23943 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23944 // to (Op EFLAGS !Cond)
23945 //
23946 // where Op could be BRCOND or CMOV.
23947 //
23948 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23949   // Quit if not CMP and SUB with its value result used.
23950   if (Cmp.getOpcode() != X86ISD::CMP &&
23951       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23952       return SDValue();
23953
23954   // Quit if not used as a boolean value.
23955   if (CC != X86::COND_E && CC != X86::COND_NE)
23956     return SDValue();
23957
23958   // Check CMP operands. One of them should be 0 or 1 and the other should be
23959   // an SetCC or extended from it.
23960   SDValue Op1 = Cmp.getOperand(0);
23961   SDValue Op2 = Cmp.getOperand(1);
23962
23963   SDValue SetCC;
23964   const ConstantSDNode* C = nullptr;
23965   bool needOppositeCond = (CC == X86::COND_E);
23966   bool checkAgainstTrue = false; // Is it a comparison against 1?
23967
23968   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23969     SetCC = Op2;
23970   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23971     SetCC = Op1;
23972   else // Quit if all operands are not constants.
23973     return SDValue();
23974
23975   if (C->getZExtValue() == 1) {
23976     needOppositeCond = !needOppositeCond;
23977     checkAgainstTrue = true;
23978   } else if (C->getZExtValue() != 0)
23979     // Quit if the constant is neither 0 or 1.
23980     return SDValue();
23981
23982   bool truncatedToBoolWithAnd = false;
23983   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23984   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23985          SetCC.getOpcode() == ISD::TRUNCATE ||
23986          SetCC.getOpcode() == ISD::AND) {
23987     if (SetCC.getOpcode() == ISD::AND) {
23988       int OpIdx = -1;
23989       ConstantSDNode *CS;
23990       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23991           CS->getZExtValue() == 1)
23992         OpIdx = 1;
23993       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23994           CS->getZExtValue() == 1)
23995         OpIdx = 0;
23996       if (OpIdx == -1)
23997         break;
23998       SetCC = SetCC.getOperand(OpIdx);
23999       truncatedToBoolWithAnd = true;
24000     } else
24001       SetCC = SetCC.getOperand(0);
24002   }
24003
24004   switch (SetCC.getOpcode()) {
24005   case X86ISD::SETCC_CARRY:
24006     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24007     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24008     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24009     // truncated to i1 using 'and'.
24010     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24011       break;
24012     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24013            "Invalid use of SETCC_CARRY!");
24014     // FALL THROUGH
24015   case X86ISD::SETCC:
24016     // Set the condition code or opposite one if necessary.
24017     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24018     if (needOppositeCond)
24019       CC = X86::GetOppositeBranchCondition(CC);
24020     return SetCC.getOperand(1);
24021   case X86ISD::CMOV: {
24022     // Check whether false/true value has canonical one, i.e. 0 or 1.
24023     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24024     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24025     // Quit if true value is not a constant.
24026     if (!TVal)
24027       return SDValue();
24028     // Quit if false value is not a constant.
24029     if (!FVal) {
24030       SDValue Op = SetCC.getOperand(0);
24031       // Skip 'zext' or 'trunc' node.
24032       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24033           Op.getOpcode() == ISD::TRUNCATE)
24034         Op = Op.getOperand(0);
24035       // A special case for rdrand/rdseed, where 0 is set if false cond is
24036       // found.
24037       if ((Op.getOpcode() != X86ISD::RDRAND &&
24038            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24039         return SDValue();
24040     }
24041     // Quit if false value is not the constant 0 or 1.
24042     bool FValIsFalse = true;
24043     if (FVal && FVal->getZExtValue() != 0) {
24044       if (FVal->getZExtValue() != 1)
24045         return SDValue();
24046       // If FVal is 1, opposite cond is needed.
24047       needOppositeCond = !needOppositeCond;
24048       FValIsFalse = false;
24049     }
24050     // Quit if TVal is not the constant opposite of FVal.
24051     if (FValIsFalse && TVal->getZExtValue() != 1)
24052       return SDValue();
24053     if (!FValIsFalse && TVal->getZExtValue() != 0)
24054       return SDValue();
24055     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24056     if (needOppositeCond)
24057       CC = X86::GetOppositeBranchCondition(CC);
24058     return SetCC.getOperand(3);
24059   }
24060   }
24061
24062   return SDValue();
24063 }
24064
24065 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24066 /// Match:
24067 ///   (X86or (X86setcc) (X86setcc))
24068 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24069 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24070                                            X86::CondCode &CC1, SDValue &Flags,
24071                                            bool &isAnd) {
24072   if (Cond->getOpcode() == X86ISD::CMP) {
24073     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24074     if (!CondOp1C || !CondOp1C->isNullValue())
24075       return false;
24076
24077     Cond = Cond->getOperand(0);
24078   }
24079
24080   isAnd = false;
24081
24082   SDValue SetCC0, SetCC1;
24083   switch (Cond->getOpcode()) {
24084   default: return false;
24085   case ISD::AND:
24086   case X86ISD::AND:
24087     isAnd = true;
24088     // fallthru
24089   case ISD::OR:
24090   case X86ISD::OR:
24091     SetCC0 = Cond->getOperand(0);
24092     SetCC1 = Cond->getOperand(1);
24093     break;
24094   };
24095
24096   // Make sure we have SETCC nodes, using the same flags value.
24097   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24098       SetCC1.getOpcode() != X86ISD::SETCC ||
24099       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24100     return false;
24101
24102   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24103   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24104   Flags = SetCC0->getOperand(1);
24105   return true;
24106 }
24107
24108 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24109 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24110                                   TargetLowering::DAGCombinerInfo &DCI,
24111                                   const X86Subtarget *Subtarget) {
24112   SDLoc DL(N);
24113
24114   // If the flag operand isn't dead, don't touch this CMOV.
24115   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24116     return SDValue();
24117
24118   SDValue FalseOp = N->getOperand(0);
24119   SDValue TrueOp = N->getOperand(1);
24120   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24121   SDValue Cond = N->getOperand(3);
24122
24123   if (CC == X86::COND_E || CC == X86::COND_NE) {
24124     switch (Cond.getOpcode()) {
24125     default: break;
24126     case X86ISD::BSR:
24127     case X86ISD::BSF:
24128       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24129       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24130         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24131     }
24132   }
24133
24134   SDValue Flags;
24135
24136   Flags = checkBoolTestSetCCCombine(Cond, CC);
24137   if (Flags.getNode() &&
24138       // Extra check as FCMOV only supports a subset of X86 cond.
24139       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24140     SDValue Ops[] = { FalseOp, TrueOp,
24141                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24142     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24143   }
24144
24145   // If this is a select between two integer constants, try to do some
24146   // optimizations.  Note that the operands are ordered the opposite of SELECT
24147   // operands.
24148   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24149     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24150       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24151       // larger than FalseC (the false value).
24152       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24153         CC = X86::GetOppositeBranchCondition(CC);
24154         std::swap(TrueC, FalseC);
24155         std::swap(TrueOp, FalseOp);
24156       }
24157
24158       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24159       // This is efficient for any integer data type (including i8/i16) and
24160       // shift amount.
24161       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24162         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24163                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24164
24165         // Zero extend the condition if needed.
24166         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24167
24168         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24169         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24170                            DAG.getConstant(ShAmt, DL, MVT::i8));
24171         if (N->getNumValues() == 2)  // Dead flag value?
24172           return DCI.CombineTo(N, Cond, SDValue());
24173         return Cond;
24174       }
24175
24176       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24177       // for any integer data type, including i8/i16.
24178       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24179         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24180                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24181
24182         // Zero extend the condition if needed.
24183         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24184                            FalseC->getValueType(0), Cond);
24185         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24186                            SDValue(FalseC, 0));
24187
24188         if (N->getNumValues() == 2)  // Dead flag value?
24189           return DCI.CombineTo(N, Cond, SDValue());
24190         return Cond;
24191       }
24192
24193       // Optimize cases that will turn into an LEA instruction.  This requires
24194       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24195       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24196         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24197         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24198
24199         bool isFastMultiplier = false;
24200         if (Diff < 10) {
24201           switch ((unsigned char)Diff) {
24202           default: break;
24203           case 1:  // result = add base, cond
24204           case 2:  // result = lea base(    , cond*2)
24205           case 3:  // result = lea base(cond, cond*2)
24206           case 4:  // result = lea base(    , cond*4)
24207           case 5:  // result = lea base(cond, cond*4)
24208           case 8:  // result = lea base(    , cond*8)
24209           case 9:  // result = lea base(cond, cond*8)
24210             isFastMultiplier = true;
24211             break;
24212           }
24213         }
24214
24215         if (isFastMultiplier) {
24216           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24217           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24218                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24219           // Zero extend the condition if needed.
24220           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24221                              Cond);
24222           // Scale the condition by the difference.
24223           if (Diff != 1)
24224             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24225                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24226
24227           // Add the base if non-zero.
24228           if (FalseC->getAPIntValue() != 0)
24229             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24230                                SDValue(FalseC, 0));
24231           if (N->getNumValues() == 2)  // Dead flag value?
24232             return DCI.CombineTo(N, Cond, SDValue());
24233           return Cond;
24234         }
24235       }
24236     }
24237   }
24238
24239   // Handle these cases:
24240   //   (select (x != c), e, c) -> select (x != c), e, x),
24241   //   (select (x == c), c, e) -> select (x == c), x, e)
24242   // where the c is an integer constant, and the "select" is the combination
24243   // of CMOV and CMP.
24244   //
24245   // The rationale for this change is that the conditional-move from a constant
24246   // needs two instructions, however, conditional-move from a register needs
24247   // only one instruction.
24248   //
24249   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24250   //  some instruction-combining opportunities. This opt needs to be
24251   //  postponed as late as possible.
24252   //
24253   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24254     // the DCI.xxxx conditions are provided to postpone the optimization as
24255     // late as possible.
24256
24257     ConstantSDNode *CmpAgainst = nullptr;
24258     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24259         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24260         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24261
24262       if (CC == X86::COND_NE &&
24263           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24264         CC = X86::GetOppositeBranchCondition(CC);
24265         std::swap(TrueOp, FalseOp);
24266       }
24267
24268       if (CC == X86::COND_E &&
24269           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24270         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24271                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24272         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24273       }
24274     }
24275   }
24276
24277   // Fold and/or of setcc's to double CMOV:
24278   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24279   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24280   //
24281   // This combine lets us generate:
24282   //   cmovcc1 (jcc1 if we don't have CMOV)
24283   //   cmovcc2 (same)
24284   // instead of:
24285   //   setcc1
24286   //   setcc2
24287   //   and/or
24288   //   cmovne (jne if we don't have CMOV)
24289   // When we can't use the CMOV instruction, it might increase branch
24290   // mispredicts.
24291   // When we can use CMOV, or when there is no mispredict, this improves
24292   // throughput and reduces register pressure.
24293   //
24294   if (CC == X86::COND_NE) {
24295     SDValue Flags;
24296     X86::CondCode CC0, CC1;
24297     bool isAndSetCC;
24298     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24299       if (isAndSetCC) {
24300         std::swap(FalseOp, TrueOp);
24301         CC0 = X86::GetOppositeBranchCondition(CC0);
24302         CC1 = X86::GetOppositeBranchCondition(CC1);
24303       }
24304
24305       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24306         Flags};
24307       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24308       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24309       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24310       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24311       return CMOV;
24312     }
24313   }
24314
24315   return SDValue();
24316 }
24317
24318 /// PerformMulCombine - Optimize a single multiply with constant into two
24319 /// in order to implement it with two cheaper instructions, e.g.
24320 /// LEA + SHL, LEA + LEA.
24321 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24322                                  TargetLowering::DAGCombinerInfo &DCI) {
24323   // An imul is usually smaller than the alternative sequence.
24324   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24325     return SDValue();
24326
24327   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24328     return SDValue();
24329
24330   EVT VT = N->getValueType(0);
24331   if (VT != MVT::i64 && VT != MVT::i32)
24332     return SDValue();
24333
24334   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24335   if (!C)
24336     return SDValue();
24337   uint64_t MulAmt = C->getZExtValue();
24338   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24339     return SDValue();
24340
24341   uint64_t MulAmt1 = 0;
24342   uint64_t MulAmt2 = 0;
24343   if ((MulAmt % 9) == 0) {
24344     MulAmt1 = 9;
24345     MulAmt2 = MulAmt / 9;
24346   } else if ((MulAmt % 5) == 0) {
24347     MulAmt1 = 5;
24348     MulAmt2 = MulAmt / 5;
24349   } else if ((MulAmt % 3) == 0) {
24350     MulAmt1 = 3;
24351     MulAmt2 = MulAmt / 3;
24352   }
24353   if (MulAmt2 &&
24354       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24355     SDLoc DL(N);
24356
24357     if (isPowerOf2_64(MulAmt2) &&
24358         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24359       // If second multiplifer is pow2, issue it first. We want the multiply by
24360       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24361       // is an add.
24362       std::swap(MulAmt1, MulAmt2);
24363
24364     SDValue NewMul;
24365     if (isPowerOf2_64(MulAmt1))
24366       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24367                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24368     else
24369       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24370                            DAG.getConstant(MulAmt1, DL, VT));
24371
24372     if (isPowerOf2_64(MulAmt2))
24373       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24374                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24375     else
24376       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24377                            DAG.getConstant(MulAmt2, DL, VT));
24378
24379     // Do not add new nodes to DAG combiner worklist.
24380     DCI.CombineTo(N, NewMul, false);
24381   }
24382   return SDValue();
24383 }
24384
24385 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24386   SDValue N0 = N->getOperand(0);
24387   SDValue N1 = N->getOperand(1);
24388   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24389   EVT VT = N0.getValueType();
24390
24391   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24392   // since the result of setcc_c is all zero's or all ones.
24393   if (VT.isInteger() && !VT.isVector() &&
24394       N1C && N0.getOpcode() == ISD::AND &&
24395       N0.getOperand(1).getOpcode() == ISD::Constant) {
24396     SDValue N00 = N0.getOperand(0);
24397     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24398     APInt ShAmt = N1C->getAPIntValue();
24399     Mask = Mask.shl(ShAmt);
24400     bool MaskOK = false;
24401     // We can handle cases concerning bit-widening nodes containing setcc_c if
24402     // we carefully interrogate the mask to make sure we are semantics
24403     // preserving.
24404     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24405     // of the underlying setcc_c operation if the setcc_c was zero extended.
24406     // Consider the following example:
24407     //   zext(setcc_c)                 -> i32 0x0000FFFF
24408     //   c1                            -> i32 0x0000FFFF
24409     //   c2                            -> i32 0x00000001
24410     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24411     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24412     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24413       MaskOK = true;
24414     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24415                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24416       MaskOK = true;
24417     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24418                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24419                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24420       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24421     }
24422     if (MaskOK && Mask != 0) {
24423       SDLoc DL(N);
24424       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24425     }
24426   }
24427
24428   // Hardware support for vector shifts is sparse which makes us scalarize the
24429   // vector operations in many cases. Also, on sandybridge ADD is faster than
24430   // shl.
24431   // (shl V, 1) -> add V,V
24432   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24433     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24434       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24435       // We shift all of the values by one. In many cases we do not have
24436       // hardware support for this operation. This is better expressed as an ADD
24437       // of two values.
24438       if (N1SplatC->getAPIntValue() == 1)
24439         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24440     }
24441
24442   return SDValue();
24443 }
24444
24445 /// \brief Returns a vector of 0s if the node in input is a vector logical
24446 /// shift by a constant amount which is known to be bigger than or equal
24447 /// to the vector element size in bits.
24448 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24449                                       const X86Subtarget *Subtarget) {
24450   EVT VT = N->getValueType(0);
24451
24452   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24453       (!Subtarget->hasInt256() ||
24454        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24455     return SDValue();
24456
24457   SDValue Amt = N->getOperand(1);
24458   SDLoc DL(N);
24459   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24460     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24461       APInt ShiftAmt = AmtSplat->getAPIntValue();
24462       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24463
24464       // SSE2/AVX2 logical shifts always return a vector of 0s
24465       // if the shift amount is bigger than or equal to
24466       // the element size. The constant shift amount will be
24467       // encoded as a 8-bit immediate.
24468       if (ShiftAmt.trunc(8).uge(MaxAmount))
24469         return getZeroVector(VT, Subtarget, DAG, DL);
24470     }
24471
24472   return SDValue();
24473 }
24474
24475 /// PerformShiftCombine - Combine shifts.
24476 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24477                                    TargetLowering::DAGCombinerInfo &DCI,
24478                                    const X86Subtarget *Subtarget) {
24479   if (N->getOpcode() == ISD::SHL)
24480     if (SDValue V = PerformSHLCombine(N, DAG))
24481       return V;
24482
24483   // Try to fold this logical shift into a zero vector.
24484   if (N->getOpcode() != ISD::SRA)
24485     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24486       return V;
24487
24488   return SDValue();
24489 }
24490
24491 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24492 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24493 // and friends.  Likewise for OR -> CMPNEQSS.
24494 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24495                             TargetLowering::DAGCombinerInfo &DCI,
24496                             const X86Subtarget *Subtarget) {
24497   unsigned opcode;
24498
24499   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24500   // we're requiring SSE2 for both.
24501   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24502     SDValue N0 = N->getOperand(0);
24503     SDValue N1 = N->getOperand(1);
24504     SDValue CMP0 = N0->getOperand(1);
24505     SDValue CMP1 = N1->getOperand(1);
24506     SDLoc DL(N);
24507
24508     // The SETCCs should both refer to the same CMP.
24509     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24510       return SDValue();
24511
24512     SDValue CMP00 = CMP0->getOperand(0);
24513     SDValue CMP01 = CMP0->getOperand(1);
24514     EVT     VT    = CMP00.getValueType();
24515
24516     if (VT == MVT::f32 || VT == MVT::f64) {
24517       bool ExpectingFlags = false;
24518       // Check for any users that want flags:
24519       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24520            !ExpectingFlags && UI != UE; ++UI)
24521         switch (UI->getOpcode()) {
24522         default:
24523         case ISD::BR_CC:
24524         case ISD::BRCOND:
24525         case ISD::SELECT:
24526           ExpectingFlags = true;
24527           break;
24528         case ISD::CopyToReg:
24529         case ISD::SIGN_EXTEND:
24530         case ISD::ZERO_EXTEND:
24531         case ISD::ANY_EXTEND:
24532           break;
24533         }
24534
24535       if (!ExpectingFlags) {
24536         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24537         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24538
24539         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24540           X86::CondCode tmp = cc0;
24541           cc0 = cc1;
24542           cc1 = tmp;
24543         }
24544
24545         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24546             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24547           // FIXME: need symbolic constants for these magic numbers.
24548           // See X86ATTInstPrinter.cpp:printSSECC().
24549           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24550           if (Subtarget->hasAVX512()) {
24551             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24552                                          CMP01,
24553                                          DAG.getConstant(x86cc, DL, MVT::i8));
24554             if (N->getValueType(0) != MVT::i1)
24555               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24556                                  FSetCC);
24557             return FSetCC;
24558           }
24559           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24560                                               CMP00.getValueType(), CMP00, CMP01,
24561                                               DAG.getConstant(x86cc, DL,
24562                                                               MVT::i8));
24563
24564           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24565           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24566
24567           if (is64BitFP && !Subtarget->is64Bit()) {
24568             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24569             // 64-bit integer, since that's not a legal type. Since
24570             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24571             // bits, but can do this little dance to extract the lowest 32 bits
24572             // and work with those going forward.
24573             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24574                                            OnesOrZeroesF);
24575             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24576             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24577                                         Vector32, DAG.getIntPtrConstant(0, DL));
24578             IntVT = MVT::i32;
24579           }
24580
24581           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24582           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24583                                       DAG.getConstant(1, DL, IntVT));
24584           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24585                                               ANDed);
24586           return OneBitOfTruth;
24587         }
24588       }
24589     }
24590   }
24591   return SDValue();
24592 }
24593
24594 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24595 /// so it can be folded inside ANDNP.
24596 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24597   EVT VT = N->getValueType(0);
24598
24599   // Match direct AllOnes for 128 and 256-bit vectors
24600   if (ISD::isBuildVectorAllOnes(N))
24601     return true;
24602
24603   // Look through a bit convert.
24604   if (N->getOpcode() == ISD::BITCAST)
24605     N = N->getOperand(0).getNode();
24606
24607   // Sometimes the operand may come from a insert_subvector building a 256-bit
24608   // allones vector
24609   if (VT.is256BitVector() &&
24610       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24611     SDValue V1 = N->getOperand(0);
24612     SDValue V2 = N->getOperand(1);
24613
24614     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24615         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24616         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24617         ISD::isBuildVectorAllOnes(V2.getNode()))
24618       return true;
24619   }
24620
24621   return false;
24622 }
24623
24624 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24625 // register. In most cases we actually compare or select YMM-sized registers
24626 // and mixing the two types creates horrible code. This method optimizes
24627 // some of the transition sequences.
24628 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24629                                  TargetLowering::DAGCombinerInfo &DCI,
24630                                  const X86Subtarget *Subtarget) {
24631   EVT VT = N->getValueType(0);
24632   if (!VT.is256BitVector())
24633     return SDValue();
24634
24635   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24636           N->getOpcode() == ISD::ZERO_EXTEND ||
24637           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24638
24639   SDValue Narrow = N->getOperand(0);
24640   EVT NarrowVT = Narrow->getValueType(0);
24641   if (!NarrowVT.is128BitVector())
24642     return SDValue();
24643
24644   if (Narrow->getOpcode() != ISD::XOR &&
24645       Narrow->getOpcode() != ISD::AND &&
24646       Narrow->getOpcode() != ISD::OR)
24647     return SDValue();
24648
24649   SDValue N0  = Narrow->getOperand(0);
24650   SDValue N1  = Narrow->getOperand(1);
24651   SDLoc DL(Narrow);
24652
24653   // The Left side has to be a trunc.
24654   if (N0.getOpcode() != ISD::TRUNCATE)
24655     return SDValue();
24656
24657   // The type of the truncated inputs.
24658   EVT WideVT = N0->getOperand(0)->getValueType(0);
24659   if (WideVT != VT)
24660     return SDValue();
24661
24662   // The right side has to be a 'trunc' or a constant vector.
24663   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24664   ConstantSDNode *RHSConstSplat = nullptr;
24665   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24666     RHSConstSplat = RHSBV->getConstantSplatNode();
24667   if (!RHSTrunc && !RHSConstSplat)
24668     return SDValue();
24669
24670   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24671
24672   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24673     return SDValue();
24674
24675   // Set N0 and N1 to hold the inputs to the new wide operation.
24676   N0 = N0->getOperand(0);
24677   if (RHSConstSplat) {
24678     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24679                      SDValue(RHSConstSplat, 0));
24680     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24681     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24682   } else if (RHSTrunc) {
24683     N1 = N1->getOperand(0);
24684   }
24685
24686   // Generate the wide operation.
24687   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24688   unsigned Opcode = N->getOpcode();
24689   switch (Opcode) {
24690   case ISD::ANY_EXTEND:
24691     return Op;
24692   case ISD::ZERO_EXTEND: {
24693     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24694     APInt Mask = APInt::getAllOnesValue(InBits);
24695     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24696     return DAG.getNode(ISD::AND, DL, VT,
24697                        Op, DAG.getConstant(Mask, DL, VT));
24698   }
24699   case ISD::SIGN_EXTEND:
24700     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24701                        Op, DAG.getValueType(NarrowVT));
24702   default:
24703     llvm_unreachable("Unexpected opcode");
24704   }
24705 }
24706
24707 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24708                                  TargetLowering::DAGCombinerInfo &DCI,
24709                                  const X86Subtarget *Subtarget) {
24710   SDValue N0 = N->getOperand(0);
24711   SDValue N1 = N->getOperand(1);
24712   SDLoc DL(N);
24713
24714   // A vector zext_in_reg may be represented as a shuffle,
24715   // feeding into a bitcast (this represents anyext) feeding into
24716   // an and with a mask.
24717   // We'd like to try to combine that into a shuffle with zero
24718   // plus a bitcast, removing the and.
24719   if (N0.getOpcode() != ISD::BITCAST ||
24720       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24721     return SDValue();
24722
24723   // The other side of the AND should be a splat of 2^C, where C
24724   // is the number of bits in the source type.
24725   if (N1.getOpcode() == ISD::BITCAST)
24726     N1 = N1.getOperand(0);
24727   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24728     return SDValue();
24729   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24730
24731   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24732   EVT SrcType = Shuffle->getValueType(0);
24733
24734   // We expect a single-source shuffle
24735   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24736     return SDValue();
24737
24738   unsigned SrcSize = SrcType.getScalarSizeInBits();
24739
24740   APInt SplatValue, SplatUndef;
24741   unsigned SplatBitSize;
24742   bool HasAnyUndefs;
24743   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24744                                 SplatBitSize, HasAnyUndefs))
24745     return SDValue();
24746
24747   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24748   // Make sure the splat matches the mask we expect
24749   if (SplatBitSize > ResSize ||
24750       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24751     return SDValue();
24752
24753   // Make sure the input and output size make sense
24754   if (SrcSize >= ResSize || ResSize % SrcSize)
24755     return SDValue();
24756
24757   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24758   // The number of u's between each two values depends on the ratio between
24759   // the source and dest type.
24760   unsigned ZextRatio = ResSize / SrcSize;
24761   bool IsZext = true;
24762   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24763     if (i % ZextRatio) {
24764       if (Shuffle->getMaskElt(i) > 0) {
24765         // Expected undef
24766         IsZext = false;
24767         break;
24768       }
24769     } else {
24770       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24771         // Expected element number
24772         IsZext = false;
24773         break;
24774       }
24775     }
24776   }
24777
24778   if (!IsZext)
24779     return SDValue();
24780
24781   // Ok, perform the transformation - replace the shuffle with
24782   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24783   // (instead of undef) where the k elements come from the zero vector.
24784   SmallVector<int, 8> Mask;
24785   unsigned NumElems = SrcType.getVectorNumElements();
24786   for (unsigned i = 0; i < NumElems; ++i)
24787     if (i % ZextRatio)
24788       Mask.push_back(NumElems);
24789     else
24790       Mask.push_back(i / ZextRatio);
24791
24792   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24793     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24794   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24795 }
24796
24797 /// If both input operands of a logic op are being cast from floating point
24798 /// types, try to convert this into a floating point logic node to avoid
24799 /// unnecessary moves from SSE to integer registers.
24800 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24801                                         const X86Subtarget *Subtarget) {
24802   unsigned FPOpcode = ISD::DELETED_NODE;
24803   if (N->getOpcode() == ISD::AND)
24804     FPOpcode = X86ISD::FAND;
24805   else if (N->getOpcode() == ISD::OR)
24806     FPOpcode = X86ISD::FOR;
24807   else if (N->getOpcode() == ISD::XOR)
24808     FPOpcode = X86ISD::FXOR;
24809
24810   assert(FPOpcode != ISD::DELETED_NODE &&
24811          "Unexpected input node for FP logic conversion");
24812
24813   EVT VT = N->getValueType(0);
24814   SDValue N0 = N->getOperand(0);
24815   SDValue N1 = N->getOperand(1);
24816   SDLoc DL(N);
24817   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24818       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24819        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24820     SDValue N00 = N0.getOperand(0);
24821     SDValue N10 = N1.getOperand(0);
24822     EVT N00Type = N00.getValueType();
24823     EVT N10Type = N10.getValueType();
24824     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24825       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24826       return DAG.getBitcast(VT, FPLogic);
24827     }
24828   }
24829   return SDValue();
24830 }
24831
24832 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24833                                  TargetLowering::DAGCombinerInfo &DCI,
24834                                  const X86Subtarget *Subtarget) {
24835   if (DCI.isBeforeLegalizeOps())
24836     return SDValue();
24837
24838   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24839     return Zext;
24840
24841   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24842     return R;
24843
24844   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24845     return FPLogic;
24846
24847   EVT VT = N->getValueType(0);
24848   SDValue N0 = N->getOperand(0);
24849   SDValue N1 = N->getOperand(1);
24850   SDLoc DL(N);
24851
24852   // Create BEXTR instructions
24853   // BEXTR is ((X >> imm) & (2**size-1))
24854   if (VT == MVT::i32 || VT == MVT::i64) {
24855     // Check for BEXTR.
24856     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24857         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24858       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24859       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24860       if (MaskNode && ShiftNode) {
24861         uint64_t Mask = MaskNode->getZExtValue();
24862         uint64_t Shift = ShiftNode->getZExtValue();
24863         if (isMask_64(Mask)) {
24864           uint64_t MaskSize = countPopulation(Mask);
24865           if (Shift + MaskSize <= VT.getSizeInBits())
24866             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24867                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24868                                                VT));
24869         }
24870       }
24871     } // BEXTR
24872
24873     return SDValue();
24874   }
24875
24876   // Want to form ANDNP nodes:
24877   // 1) In the hopes of then easily combining them with OR and AND nodes
24878   //    to form PBLEND/PSIGN.
24879   // 2) To match ANDN packed intrinsics
24880   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24881     return SDValue();
24882
24883   // Check LHS for vnot
24884   if (N0.getOpcode() == ISD::XOR &&
24885       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24886       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24887     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24888
24889   // Check RHS for vnot
24890   if (N1.getOpcode() == ISD::XOR &&
24891       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24892       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24893     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24894
24895   return SDValue();
24896 }
24897
24898 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24899                                 TargetLowering::DAGCombinerInfo &DCI,
24900                                 const X86Subtarget *Subtarget) {
24901   if (DCI.isBeforeLegalizeOps())
24902     return SDValue();
24903
24904   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24905     return R;
24906
24907   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24908     return FPLogic;
24909
24910   SDValue N0 = N->getOperand(0);
24911   SDValue N1 = N->getOperand(1);
24912   EVT VT = N->getValueType(0);
24913
24914   // look for psign/blend
24915   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24916     if (!Subtarget->hasSSSE3() ||
24917         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24918       return SDValue();
24919
24920     // Canonicalize pandn to RHS
24921     if (N0.getOpcode() == X86ISD::ANDNP)
24922       std::swap(N0, N1);
24923     // or (and (m, y), (pandn m, x))
24924     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24925       SDValue Mask = N1.getOperand(0);
24926       SDValue X    = N1.getOperand(1);
24927       SDValue Y;
24928       if (N0.getOperand(0) == Mask)
24929         Y = N0.getOperand(1);
24930       if (N0.getOperand(1) == Mask)
24931         Y = N0.getOperand(0);
24932
24933       // Check to see if the mask appeared in both the AND and ANDNP and
24934       if (!Y.getNode())
24935         return SDValue();
24936
24937       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24938       // Look through mask bitcast.
24939       if (Mask.getOpcode() == ISD::BITCAST)
24940         Mask = Mask.getOperand(0);
24941       if (X.getOpcode() == ISD::BITCAST)
24942         X = X.getOperand(0);
24943       if (Y.getOpcode() == ISD::BITCAST)
24944         Y = Y.getOperand(0);
24945
24946       EVT MaskVT = Mask.getValueType();
24947
24948       // Validate that the Mask operand is a vector sra node.
24949       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24950       // there is no psrai.b
24951       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24952       unsigned SraAmt = ~0;
24953       if (Mask.getOpcode() == ISD::SRA) {
24954         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24955           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24956             SraAmt = AmtConst->getZExtValue();
24957       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24958         SDValue SraC = Mask.getOperand(1);
24959         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24960       }
24961       if ((SraAmt + 1) != EltBits)
24962         return SDValue();
24963
24964       SDLoc DL(N);
24965
24966       // Now we know we at least have a plendvb with the mask val.  See if
24967       // we can form a psignb/w/d.
24968       // psign = x.type == y.type == mask.type && y = sub(0, x);
24969       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24970           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24971           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24972         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24973                "Unsupported VT for PSIGN");
24974         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24975         return DAG.getBitcast(VT, Mask);
24976       }
24977       // PBLENDVB only available on SSE 4.1
24978       if (!Subtarget->hasSSE41())
24979         return SDValue();
24980
24981       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24982
24983       X = DAG.getBitcast(BlendVT, X);
24984       Y = DAG.getBitcast(BlendVT, Y);
24985       Mask = DAG.getBitcast(BlendVT, Mask);
24986       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24987       return DAG.getBitcast(VT, Mask);
24988     }
24989   }
24990
24991   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24992     return SDValue();
24993
24994   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24995   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24996
24997   // SHLD/SHRD instructions have lower register pressure, but on some
24998   // platforms they have higher latency than the equivalent
24999   // series of shifts/or that would otherwise be generated.
25000   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25001   // have higher latencies and we are not optimizing for size.
25002   if (!OptForSize && Subtarget->isSHLDSlow())
25003     return SDValue();
25004
25005   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25006     std::swap(N0, N1);
25007   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25008     return SDValue();
25009   if (!N0.hasOneUse() || !N1.hasOneUse())
25010     return SDValue();
25011
25012   SDValue ShAmt0 = N0.getOperand(1);
25013   if (ShAmt0.getValueType() != MVT::i8)
25014     return SDValue();
25015   SDValue ShAmt1 = N1.getOperand(1);
25016   if (ShAmt1.getValueType() != MVT::i8)
25017     return SDValue();
25018   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25019     ShAmt0 = ShAmt0.getOperand(0);
25020   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25021     ShAmt1 = ShAmt1.getOperand(0);
25022
25023   SDLoc DL(N);
25024   unsigned Opc = X86ISD::SHLD;
25025   SDValue Op0 = N0.getOperand(0);
25026   SDValue Op1 = N1.getOperand(0);
25027   if (ShAmt0.getOpcode() == ISD::SUB) {
25028     Opc = X86ISD::SHRD;
25029     std::swap(Op0, Op1);
25030     std::swap(ShAmt0, ShAmt1);
25031   }
25032
25033   unsigned Bits = VT.getSizeInBits();
25034   if (ShAmt1.getOpcode() == ISD::SUB) {
25035     SDValue Sum = ShAmt1.getOperand(0);
25036     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25037       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25038       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25039         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25040       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25041         return DAG.getNode(Opc, DL, VT,
25042                            Op0, Op1,
25043                            DAG.getNode(ISD::TRUNCATE, DL,
25044                                        MVT::i8, ShAmt0));
25045     }
25046   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25047     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25048     if (ShAmt0C &&
25049         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25050       return DAG.getNode(Opc, DL, VT,
25051                          N0.getOperand(0), N1.getOperand(0),
25052                          DAG.getNode(ISD::TRUNCATE, DL,
25053                                        MVT::i8, ShAmt0));
25054   }
25055
25056   return SDValue();
25057 }
25058
25059 // Generate NEG and CMOV for integer abs.
25060 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25061   EVT VT = N->getValueType(0);
25062
25063   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25064   // 8-bit integer abs to NEG and CMOV.
25065   if (VT.isInteger() && VT.getSizeInBits() == 8)
25066     return SDValue();
25067
25068   SDValue N0 = N->getOperand(0);
25069   SDValue N1 = N->getOperand(1);
25070   SDLoc DL(N);
25071
25072   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25073   // and change it to SUB and CMOV.
25074   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25075       N0.getOpcode() == ISD::ADD &&
25076       N0.getOperand(1) == N1 &&
25077       N1.getOpcode() == ISD::SRA &&
25078       N1.getOperand(0) == N0.getOperand(0))
25079     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25080       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25081         // Generate SUB & CMOV.
25082         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25083                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25084
25085         SDValue Ops[] = { N0.getOperand(0), Neg,
25086                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25087                           SDValue(Neg.getNode(), 1) };
25088         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25089       }
25090   return SDValue();
25091 }
25092
25093 // Try to turn tests against the signbit in the form of:
25094 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25095 // into:
25096 //   SETGT(X, -1)
25097 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25098   // This is only worth doing if the output type is i8.
25099   if (N->getValueType(0) != MVT::i8)
25100     return SDValue();
25101
25102   SDValue N0 = N->getOperand(0);
25103   SDValue N1 = N->getOperand(1);
25104
25105   // We should be performing an xor against a truncated shift.
25106   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25107     return SDValue();
25108
25109   // Make sure we are performing an xor against one.
25110   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25111     return SDValue();
25112
25113   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25114   SDValue Shift = N0.getOperand(0);
25115   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25116     return SDValue();
25117
25118   // Make sure we are truncating from one of i16, i32 or i64.
25119   EVT ShiftTy = Shift.getValueType();
25120   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25121     return SDValue();
25122
25123   // Make sure the shift amount extracts the sign bit.
25124   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25125       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25126     return SDValue();
25127
25128   // Create a greater-than comparison against -1.
25129   // N.B. Using SETGE against 0 works but we want a canonical looking
25130   // comparison, using SETGT matches up with what TranslateX86CC.
25131   SDLoc DL(N);
25132   SDValue ShiftOp = Shift.getOperand(0);
25133   EVT ShiftOpTy = ShiftOp.getValueType();
25134   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25135                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25136   return Cond;
25137 }
25138
25139 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25140                                  TargetLowering::DAGCombinerInfo &DCI,
25141                                  const X86Subtarget *Subtarget) {
25142   if (DCI.isBeforeLegalizeOps())
25143     return SDValue();
25144
25145   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25146     return RV;
25147
25148   if (Subtarget->hasCMov())
25149     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25150       return RV;
25151
25152   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25153     return FPLogic;
25154
25155   return SDValue();
25156 }
25157
25158 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25159 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25160                                   TargetLowering::DAGCombinerInfo &DCI,
25161                                   const X86Subtarget *Subtarget) {
25162   LoadSDNode *Ld = cast<LoadSDNode>(N);
25163   EVT RegVT = Ld->getValueType(0);
25164   EVT MemVT = Ld->getMemoryVT();
25165   SDLoc dl(Ld);
25166   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25167
25168   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25169   // into two 16-byte operations.
25170   ISD::LoadExtType Ext = Ld->getExtensionType();
25171   bool Fast;
25172   unsigned AddressSpace = Ld->getAddressSpace();
25173   unsigned Alignment = Ld->getAlignment();
25174   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25175       Ext == ISD::NON_EXTLOAD &&
25176       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25177                              AddressSpace, Alignment, &Fast) && !Fast) {
25178     unsigned NumElems = RegVT.getVectorNumElements();
25179     if (NumElems < 2)
25180       return SDValue();
25181
25182     SDValue Ptr = Ld->getBasePtr();
25183     SDValue Increment =
25184         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25185
25186     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25187                                   NumElems/2);
25188     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25189                                 Ld->getPointerInfo(), Ld->isVolatile(),
25190                                 Ld->isNonTemporal(), Ld->isInvariant(),
25191                                 Alignment);
25192     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25193     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25194                                 Ld->getPointerInfo(), Ld->isVolatile(),
25195                                 Ld->isNonTemporal(), Ld->isInvariant(),
25196                                 std::min(16U, Alignment));
25197     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25198                              Load1.getValue(1),
25199                              Load2.getValue(1));
25200
25201     SDValue NewVec = DAG.getUNDEF(RegVT);
25202     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25203     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25204     return DCI.CombineTo(N, NewVec, TF, true);
25205   }
25206
25207   return SDValue();
25208 }
25209
25210 /// PerformMLOADCombine - Resolve extending loads
25211 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25212                                    TargetLowering::DAGCombinerInfo &DCI,
25213                                    const X86Subtarget *Subtarget) {
25214   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25215   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25216     return SDValue();
25217
25218   EVT VT = Mld->getValueType(0);
25219   unsigned NumElems = VT.getVectorNumElements();
25220   EVT LdVT = Mld->getMemoryVT();
25221   SDLoc dl(Mld);
25222
25223   assert(LdVT != VT && "Cannot extend to the same type");
25224   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25225   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25226   // From, To sizes and ElemCount must be pow of two
25227   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25228     "Unexpected size for extending masked load");
25229
25230   unsigned SizeRatio  = ToSz / FromSz;
25231   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25232
25233   // Create a type on which we perform the shuffle
25234   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25235           LdVT.getScalarType(), NumElems*SizeRatio);
25236   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25237
25238   // Convert Src0 value
25239   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25240   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25241     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25242     for (unsigned i = 0; i != NumElems; ++i)
25243       ShuffleVec[i] = i * SizeRatio;
25244
25245     // Can't shuffle using an illegal type.
25246     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25247            "WideVecVT should be legal");
25248     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25249                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25250   }
25251   // Prepare the new mask
25252   SDValue NewMask;
25253   SDValue Mask = Mld->getMask();
25254   if (Mask.getValueType() == VT) {
25255     // Mask and original value have the same type
25256     NewMask = DAG.getBitcast(WideVecVT, Mask);
25257     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25258     for (unsigned i = 0; i != NumElems; ++i)
25259       ShuffleVec[i] = i * SizeRatio;
25260     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25261       ShuffleVec[i] = NumElems*SizeRatio;
25262     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25263                                    DAG.getConstant(0, dl, WideVecVT),
25264                                    &ShuffleVec[0]);
25265   }
25266   else {
25267     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25268     unsigned WidenNumElts = NumElems*SizeRatio;
25269     unsigned MaskNumElts = VT.getVectorNumElements();
25270     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25271                                      WidenNumElts);
25272
25273     unsigned NumConcat = WidenNumElts / MaskNumElts;
25274     SmallVector<SDValue, 16> Ops(NumConcat);
25275     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25276     Ops[0] = Mask;
25277     for (unsigned i = 1; i != NumConcat; ++i)
25278       Ops[i] = ZeroVal;
25279
25280     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25281   }
25282
25283   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25284                                      Mld->getBasePtr(), NewMask, WideSrc0,
25285                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25286                                      ISD::NON_EXTLOAD);
25287   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25288   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25289 }
25290 /// PerformMSTORECombine - Resolve truncating stores
25291 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25292                                     const X86Subtarget *Subtarget) {
25293   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25294   if (!Mst->isTruncatingStore())
25295     return SDValue();
25296
25297   EVT VT = Mst->getValue().getValueType();
25298   unsigned NumElems = VT.getVectorNumElements();
25299   EVT StVT = Mst->getMemoryVT();
25300   SDLoc dl(Mst);
25301
25302   assert(StVT != VT && "Cannot truncate to the same type");
25303   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25304   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25305
25306   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25307
25308   // The truncating store is legal in some cases. For example
25309   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25310   // are designated for truncate store.
25311   // In this case we don't need any further transformations.
25312   if (TLI.isTruncStoreLegal(VT, StVT))
25313     return SDValue();
25314
25315   // From, To sizes and ElemCount must be pow of two
25316   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25317     "Unexpected size for truncating masked store");
25318   // We are going to use the original vector elt for storing.
25319   // Accumulated smaller vector elements must be a multiple of the store size.
25320   assert (((NumElems * FromSz) % ToSz) == 0 &&
25321           "Unexpected ratio for truncating masked store");
25322
25323   unsigned SizeRatio  = FromSz / ToSz;
25324   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25325
25326   // Create a type on which we perform the shuffle
25327   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25328           StVT.getScalarType(), NumElems*SizeRatio);
25329
25330   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25331
25332   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25333   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25334   for (unsigned i = 0; i != NumElems; ++i)
25335     ShuffleVec[i] = i * SizeRatio;
25336
25337   // Can't shuffle using an illegal type.
25338   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25339          "WideVecVT should be legal");
25340
25341   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25342                                         DAG.getUNDEF(WideVecVT),
25343                                         &ShuffleVec[0]);
25344
25345   SDValue NewMask;
25346   SDValue Mask = Mst->getMask();
25347   if (Mask.getValueType() == VT) {
25348     // Mask and original value have the same type
25349     NewMask = DAG.getBitcast(WideVecVT, Mask);
25350     for (unsigned i = 0; i != NumElems; ++i)
25351       ShuffleVec[i] = i * SizeRatio;
25352     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25353       ShuffleVec[i] = NumElems*SizeRatio;
25354     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25355                                    DAG.getConstant(0, dl, WideVecVT),
25356                                    &ShuffleVec[0]);
25357   }
25358   else {
25359     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25360     unsigned WidenNumElts = NumElems*SizeRatio;
25361     unsigned MaskNumElts = VT.getVectorNumElements();
25362     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25363                                      WidenNumElts);
25364
25365     unsigned NumConcat = WidenNumElts / MaskNumElts;
25366     SmallVector<SDValue, 16> Ops(NumConcat);
25367     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25368     Ops[0] = Mask;
25369     for (unsigned i = 1; i != NumConcat; ++i)
25370       Ops[i] = ZeroVal;
25371
25372     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25373   }
25374
25375   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25376                             NewMask, StVT, Mst->getMemOperand(), false);
25377 }
25378 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25379 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25380                                    const X86Subtarget *Subtarget) {
25381   StoreSDNode *St = cast<StoreSDNode>(N);
25382   EVT VT = St->getValue().getValueType();
25383   EVT StVT = St->getMemoryVT();
25384   SDLoc dl(St);
25385   SDValue StoredVal = St->getOperand(1);
25386   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25387
25388   // If we are saving a concatenation of two XMM registers and 32-byte stores
25389   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25390   bool Fast;
25391   unsigned AddressSpace = St->getAddressSpace();
25392   unsigned Alignment = St->getAlignment();
25393   if (VT.is256BitVector() && StVT == VT &&
25394       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25395                              AddressSpace, Alignment, &Fast) && !Fast) {
25396     unsigned NumElems = VT.getVectorNumElements();
25397     if (NumElems < 2)
25398       return SDValue();
25399
25400     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25401     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25402
25403     SDValue Stride =
25404         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25405     SDValue Ptr0 = St->getBasePtr();
25406     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25407
25408     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25409                                 St->getPointerInfo(), St->isVolatile(),
25410                                 St->isNonTemporal(), Alignment);
25411     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25412                                 St->getPointerInfo(), St->isVolatile(),
25413                                 St->isNonTemporal(),
25414                                 std::min(16U, Alignment));
25415     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25416   }
25417
25418   // Optimize trunc store (of multiple scalars) to shuffle and store.
25419   // First, pack all of the elements in one place. Next, store to memory
25420   // in fewer chunks.
25421   if (St->isTruncatingStore() && VT.isVector()) {
25422     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25423     unsigned NumElems = VT.getVectorNumElements();
25424     assert(StVT != VT && "Cannot truncate to the same type");
25425     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25426     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25427
25428     // The truncating store is legal in some cases. For example
25429     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25430     // are designated for truncate store.
25431     // In this case we don't need any further transformations.
25432     if (TLI.isTruncStoreLegal(VT, StVT))
25433       return SDValue();
25434
25435     // From, To sizes and ElemCount must be pow of two
25436     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25437     // We are going to use the original vector elt for storing.
25438     // Accumulated smaller vector elements must be a multiple of the store size.
25439     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25440
25441     unsigned SizeRatio  = FromSz / ToSz;
25442
25443     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25444
25445     // Create a type on which we perform the shuffle
25446     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25447             StVT.getScalarType(), NumElems*SizeRatio);
25448
25449     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25450
25451     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25452     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25453     for (unsigned i = 0; i != NumElems; ++i)
25454       ShuffleVec[i] = i * SizeRatio;
25455
25456     // Can't shuffle using an illegal type.
25457     if (!TLI.isTypeLegal(WideVecVT))
25458       return SDValue();
25459
25460     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25461                                          DAG.getUNDEF(WideVecVT),
25462                                          &ShuffleVec[0]);
25463     // At this point all of the data is stored at the bottom of the
25464     // register. We now need to save it to mem.
25465
25466     // Find the largest store unit
25467     MVT StoreType = MVT::i8;
25468     for (MVT Tp : MVT::integer_valuetypes()) {
25469       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25470         StoreType = Tp;
25471     }
25472
25473     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25474     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25475         (64 <= NumElems * ToSz))
25476       StoreType = MVT::f64;
25477
25478     // Bitcast the original vector into a vector of store-size units
25479     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25480             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25481     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25482     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25483     SmallVector<SDValue, 8> Chains;
25484     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25485                                         TLI.getPointerTy(DAG.getDataLayout()));
25486     SDValue Ptr = St->getBasePtr();
25487
25488     // Perform one or more big stores into memory.
25489     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25490       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25491                                    StoreType, ShuffWide,
25492                                    DAG.getIntPtrConstant(i, dl));
25493       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25494                                 St->getPointerInfo(), St->isVolatile(),
25495                                 St->isNonTemporal(), St->getAlignment());
25496       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25497       Chains.push_back(Ch);
25498     }
25499
25500     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25501   }
25502
25503   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25504   // the FP state in cases where an emms may be missing.
25505   // A preferable solution to the general problem is to figure out the right
25506   // places to insert EMMS.  This qualifies as a quick hack.
25507
25508   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25509   if (VT.getSizeInBits() != 64)
25510     return SDValue();
25511
25512   const Function *F = DAG.getMachineFunction().getFunction();
25513   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25514   bool F64IsLegal =
25515       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25516   if ((VT.isVector() ||
25517        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25518       isa<LoadSDNode>(St->getValue()) &&
25519       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25520       St->getChain().hasOneUse() && !St->isVolatile()) {
25521     SDNode* LdVal = St->getValue().getNode();
25522     LoadSDNode *Ld = nullptr;
25523     int TokenFactorIndex = -1;
25524     SmallVector<SDValue, 8> Ops;
25525     SDNode* ChainVal = St->getChain().getNode();
25526     // Must be a store of a load.  We currently handle two cases:  the load
25527     // is a direct child, and it's under an intervening TokenFactor.  It is
25528     // possible to dig deeper under nested TokenFactors.
25529     if (ChainVal == LdVal)
25530       Ld = cast<LoadSDNode>(St->getChain());
25531     else if (St->getValue().hasOneUse() &&
25532              ChainVal->getOpcode() == ISD::TokenFactor) {
25533       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25534         if (ChainVal->getOperand(i).getNode() == LdVal) {
25535           TokenFactorIndex = i;
25536           Ld = cast<LoadSDNode>(St->getValue());
25537         } else
25538           Ops.push_back(ChainVal->getOperand(i));
25539       }
25540     }
25541
25542     if (!Ld || !ISD::isNormalLoad(Ld))
25543       return SDValue();
25544
25545     // If this is not the MMX case, i.e. we are just turning i64 load/store
25546     // into f64 load/store, avoid the transformation if there are multiple
25547     // uses of the loaded value.
25548     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25549       return SDValue();
25550
25551     SDLoc LdDL(Ld);
25552     SDLoc StDL(N);
25553     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25554     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25555     // pair instead.
25556     if (Subtarget->is64Bit() || F64IsLegal) {
25557       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25558       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25559                                   Ld->getPointerInfo(), Ld->isVolatile(),
25560                                   Ld->isNonTemporal(), Ld->isInvariant(),
25561                                   Ld->getAlignment());
25562       SDValue NewChain = NewLd.getValue(1);
25563       if (TokenFactorIndex != -1) {
25564         Ops.push_back(NewChain);
25565         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25566       }
25567       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25568                           St->getPointerInfo(),
25569                           St->isVolatile(), St->isNonTemporal(),
25570                           St->getAlignment());
25571     }
25572
25573     // Otherwise, lower to two pairs of 32-bit loads / stores.
25574     SDValue LoAddr = Ld->getBasePtr();
25575     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25576                                  DAG.getConstant(4, LdDL, MVT::i32));
25577
25578     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25579                                Ld->getPointerInfo(),
25580                                Ld->isVolatile(), Ld->isNonTemporal(),
25581                                Ld->isInvariant(), Ld->getAlignment());
25582     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25583                                Ld->getPointerInfo().getWithOffset(4),
25584                                Ld->isVolatile(), Ld->isNonTemporal(),
25585                                Ld->isInvariant(),
25586                                MinAlign(Ld->getAlignment(), 4));
25587
25588     SDValue NewChain = LoLd.getValue(1);
25589     if (TokenFactorIndex != -1) {
25590       Ops.push_back(LoLd);
25591       Ops.push_back(HiLd);
25592       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25593     }
25594
25595     LoAddr = St->getBasePtr();
25596     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25597                          DAG.getConstant(4, StDL, MVT::i32));
25598
25599     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25600                                 St->getPointerInfo(),
25601                                 St->isVolatile(), St->isNonTemporal(),
25602                                 St->getAlignment());
25603     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25604                                 St->getPointerInfo().getWithOffset(4),
25605                                 St->isVolatile(),
25606                                 St->isNonTemporal(),
25607                                 MinAlign(St->getAlignment(), 4));
25608     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25609   }
25610
25611   // This is similar to the above case, but here we handle a scalar 64-bit
25612   // integer store that is extracted from a vector on a 32-bit target.
25613   // If we have SSE2, then we can treat it like a floating-point double
25614   // to get past legalization. The execution dependencies fixup pass will
25615   // choose the optimal machine instruction for the store if this really is
25616   // an integer or v2f32 rather than an f64.
25617   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25618       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25619     SDValue OldExtract = St->getOperand(1);
25620     SDValue ExtOp0 = OldExtract.getOperand(0);
25621     unsigned VecSize = ExtOp0.getValueSizeInBits();
25622     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25623     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25624     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25625                                      BitCast, OldExtract.getOperand(1));
25626     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25627                         St->getPointerInfo(), St->isVolatile(),
25628                         St->isNonTemporal(), St->getAlignment());
25629   }
25630
25631   return SDValue();
25632 }
25633
25634 /// Return 'true' if this vector operation is "horizontal"
25635 /// and return the operands for the horizontal operation in LHS and RHS.  A
25636 /// horizontal operation performs the binary operation on successive elements
25637 /// of its first operand, then on successive elements of its second operand,
25638 /// returning the resulting values in a vector.  For example, if
25639 ///   A = < float a0, float a1, float a2, float a3 >
25640 /// and
25641 ///   B = < float b0, float b1, float b2, float b3 >
25642 /// then the result of doing a horizontal operation on A and B is
25643 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25644 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25645 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25646 /// set to A, RHS to B, and the routine returns 'true'.
25647 /// Note that the binary operation should have the property that if one of the
25648 /// operands is UNDEF then the result is UNDEF.
25649 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25650   // Look for the following pattern: if
25651   //   A = < float a0, float a1, float a2, float a3 >
25652   //   B = < float b0, float b1, float b2, float b3 >
25653   // and
25654   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25655   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25656   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25657   // which is A horizontal-op B.
25658
25659   // At least one of the operands should be a vector shuffle.
25660   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25661       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25662     return false;
25663
25664   MVT VT = LHS.getSimpleValueType();
25665
25666   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25667          "Unsupported vector type for horizontal add/sub");
25668
25669   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25670   // operate independently on 128-bit lanes.
25671   unsigned NumElts = VT.getVectorNumElements();
25672   unsigned NumLanes = VT.getSizeInBits()/128;
25673   unsigned NumLaneElts = NumElts / NumLanes;
25674   assert((NumLaneElts % 2 == 0) &&
25675          "Vector type should have an even number of elements in each lane");
25676   unsigned HalfLaneElts = NumLaneElts/2;
25677
25678   // View LHS in the form
25679   //   LHS = VECTOR_SHUFFLE A, B, LMask
25680   // If LHS is not a shuffle then pretend it is the shuffle
25681   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25682   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25683   // type VT.
25684   SDValue A, B;
25685   SmallVector<int, 16> LMask(NumElts);
25686   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25687     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25688       A = LHS.getOperand(0);
25689     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25690       B = LHS.getOperand(1);
25691     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25692     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25693   } else {
25694     if (LHS.getOpcode() != ISD::UNDEF)
25695       A = LHS;
25696     for (unsigned i = 0; i != NumElts; ++i)
25697       LMask[i] = i;
25698   }
25699
25700   // Likewise, view RHS in the form
25701   //   RHS = VECTOR_SHUFFLE C, D, RMask
25702   SDValue C, D;
25703   SmallVector<int, 16> RMask(NumElts);
25704   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25705     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25706       C = RHS.getOperand(0);
25707     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25708       D = RHS.getOperand(1);
25709     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25710     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25711   } else {
25712     if (RHS.getOpcode() != ISD::UNDEF)
25713       C = RHS;
25714     for (unsigned i = 0; i != NumElts; ++i)
25715       RMask[i] = i;
25716   }
25717
25718   // Check that the shuffles are both shuffling the same vectors.
25719   if (!(A == C && B == D) && !(A == D && B == C))
25720     return false;
25721
25722   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25723   if (!A.getNode() && !B.getNode())
25724     return false;
25725
25726   // If A and B occur in reverse order in RHS, then "swap" them (which means
25727   // rewriting the mask).
25728   if (A != C)
25729     ShuffleVectorSDNode::commuteMask(RMask);
25730
25731   // At this point LHS and RHS are equivalent to
25732   //   LHS = VECTOR_SHUFFLE A, B, LMask
25733   //   RHS = VECTOR_SHUFFLE A, B, RMask
25734   // Check that the masks correspond to performing a horizontal operation.
25735   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25736     for (unsigned i = 0; i != NumLaneElts; ++i) {
25737       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25738
25739       // Ignore any UNDEF components.
25740       if (LIdx < 0 || RIdx < 0 ||
25741           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25742           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25743         continue;
25744
25745       // Check that successive elements are being operated on.  If not, this is
25746       // not a horizontal operation.
25747       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25748       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25749       if (!(LIdx == Index && RIdx == Index + 1) &&
25750           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25751         return false;
25752     }
25753   }
25754
25755   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25756   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25757   return true;
25758 }
25759
25760 /// Do target-specific dag combines on floating point adds.
25761 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25762                                   const X86Subtarget *Subtarget) {
25763   EVT VT = N->getValueType(0);
25764   SDValue LHS = N->getOperand(0);
25765   SDValue RHS = N->getOperand(1);
25766
25767   // Try to synthesize horizontal adds from adds of shuffles.
25768   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25769        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25770       isHorizontalBinOp(LHS, RHS, true))
25771     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25772   return SDValue();
25773 }
25774
25775 /// Do target-specific dag combines on floating point subs.
25776 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25777                                   const X86Subtarget *Subtarget) {
25778   EVT VT = N->getValueType(0);
25779   SDValue LHS = N->getOperand(0);
25780   SDValue RHS = N->getOperand(1);
25781
25782   // Try to synthesize horizontal subs from subs of shuffles.
25783   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25784        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25785       isHorizontalBinOp(LHS, RHS, false))
25786     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25787   return SDValue();
25788 }
25789
25790 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25791 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25792                                  const X86Subtarget *Subtarget) {
25793   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25794
25795   // F[X]OR(0.0, x) -> x
25796   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25797     if (C->getValueAPF().isPosZero())
25798       return N->getOperand(1);
25799
25800   // F[X]OR(x, 0.0) -> x
25801   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25802     if (C->getValueAPF().isPosZero())
25803       return N->getOperand(0);
25804
25805   EVT VT = N->getValueType(0);
25806   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25807     SDLoc dl(N);
25808     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25809     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25810
25811     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25812     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25813     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25814     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25815     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25816   }
25817   return SDValue();
25818 }
25819
25820 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25821 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25822   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25823
25824   // Only perform optimizations if UnsafeMath is used.
25825   if (!DAG.getTarget().Options.UnsafeFPMath)
25826     return SDValue();
25827
25828   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25829   // into FMINC and FMAXC, which are Commutative operations.
25830   unsigned NewOp = 0;
25831   switch (N->getOpcode()) {
25832     default: llvm_unreachable("unknown opcode");
25833     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25834     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25835   }
25836
25837   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25838                      N->getOperand(0), N->getOperand(1));
25839 }
25840
25841 /// Do target-specific dag combines on X86ISD::FAND nodes.
25842 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25843   // FAND(0.0, x) -> 0.0
25844   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25845     if (C->getValueAPF().isPosZero())
25846       return N->getOperand(0);
25847
25848   // FAND(x, 0.0) -> 0.0
25849   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25850     if (C->getValueAPF().isPosZero())
25851       return N->getOperand(1);
25852
25853   return SDValue();
25854 }
25855
25856 /// Do target-specific dag combines on X86ISD::FANDN nodes
25857 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25858   // FANDN(0.0, x) -> x
25859   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25860     if (C->getValueAPF().isPosZero())
25861       return N->getOperand(1);
25862
25863   // FANDN(x, 0.0) -> 0.0
25864   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25865     if (C->getValueAPF().isPosZero())
25866       return N->getOperand(1);
25867
25868   return SDValue();
25869 }
25870
25871 static SDValue PerformBTCombine(SDNode *N,
25872                                 SelectionDAG &DAG,
25873                                 TargetLowering::DAGCombinerInfo &DCI) {
25874   // BT ignores high bits in the bit index operand.
25875   SDValue Op1 = N->getOperand(1);
25876   if (Op1.hasOneUse()) {
25877     unsigned BitWidth = Op1.getValueSizeInBits();
25878     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25879     APInt KnownZero, KnownOne;
25880     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25881                                           !DCI.isBeforeLegalizeOps());
25882     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25883     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25884         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25885       DCI.CommitTargetLoweringOpt(TLO);
25886   }
25887   return SDValue();
25888 }
25889
25890 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25891   SDValue Op = N->getOperand(0);
25892   if (Op.getOpcode() == ISD::BITCAST)
25893     Op = Op.getOperand(0);
25894   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25895   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25896       VT.getVectorElementType().getSizeInBits() ==
25897       OpVT.getVectorElementType().getSizeInBits()) {
25898     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25899   }
25900   return SDValue();
25901 }
25902
25903 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25904                                                const X86Subtarget *Subtarget) {
25905   EVT VT = N->getValueType(0);
25906   if (!VT.isVector())
25907     return SDValue();
25908
25909   SDValue N0 = N->getOperand(0);
25910   SDValue N1 = N->getOperand(1);
25911   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25912   SDLoc dl(N);
25913
25914   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25915   // both SSE and AVX2 since there is no sign-extended shift right
25916   // operation on a vector with 64-bit elements.
25917   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25918   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25919   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25920       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25921     SDValue N00 = N0.getOperand(0);
25922
25923     // EXTLOAD has a better solution on AVX2,
25924     // it may be replaced with X86ISD::VSEXT node.
25925     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25926       if (!ISD::isNormalLoad(N00.getNode()))
25927         return SDValue();
25928
25929     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25930         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25931                                   N00, N1);
25932       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25933     }
25934   }
25935   return SDValue();
25936 }
25937
25938 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25939 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25940 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25941 /// eliminate extend, add, and shift instructions.
25942 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25943                                        const X86Subtarget *Subtarget) {
25944   // TODO: This should be valid for other integer types.
25945   EVT VT = Sext->getValueType(0);
25946   if (VT != MVT::i64)
25947     return SDValue();
25948
25949   // We need an 'add nsw' feeding into the 'sext'.
25950   SDValue Add = Sext->getOperand(0);
25951   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25952     return SDValue();
25953
25954   // Having a constant operand to the 'add' ensures that we are not increasing
25955   // the instruction count because the constant is extended for free below.
25956   // A constant operand can also become the displacement field of an LEA.
25957   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25958   if (!AddOp1)
25959     return SDValue();
25960
25961   // Don't make the 'add' bigger if there's no hope of combining it with some
25962   // other 'add' or 'shl' instruction.
25963   // TODO: It may be profitable to generate simpler LEA instructions in place
25964   // of single 'add' instructions, but the cost model for selecting an LEA
25965   // currently has a high threshold.
25966   bool HasLEAPotential = false;
25967   for (auto *User : Sext->uses()) {
25968     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25969       HasLEAPotential = true;
25970       break;
25971     }
25972   }
25973   if (!HasLEAPotential)
25974     return SDValue();
25975
25976   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25977   int64_t AddConstant = AddOp1->getSExtValue();
25978   SDValue AddOp0 = Add.getOperand(0);
25979   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25980   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25981
25982   // The wider add is guaranteed to not wrap because both operands are
25983   // sign-extended.
25984   SDNodeFlags Flags;
25985   Flags.setNoSignedWrap(true);
25986   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25987 }
25988
25989 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25990                                   TargetLowering::DAGCombinerInfo &DCI,
25991                                   const X86Subtarget *Subtarget) {
25992   SDValue N0 = N->getOperand(0);
25993   EVT VT = N->getValueType(0);
25994   EVT SVT = VT.getScalarType();
25995   EVT InVT = N0.getValueType();
25996   EVT InSVT = InVT.getScalarType();
25997   SDLoc DL(N);
25998
25999   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26000   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26001   // This exposes the sext to the sdivrem lowering, so that it directly extends
26002   // from AH (which we otherwise need to do contortions to access).
26003   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26004       InVT == MVT::i8 && VT == MVT::i32) {
26005     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26006     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26007                             N0.getOperand(0), N0.getOperand(1));
26008     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26009     return R.getValue(1);
26010   }
26011
26012   if (!DCI.isBeforeLegalizeOps()) {
26013     if (InVT == MVT::i1) {
26014       SDValue Zero = DAG.getConstant(0, DL, VT);
26015       SDValue AllOnes =
26016         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26017       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26018     }
26019     return SDValue();
26020   }
26021
26022   if (VT.isVector() && Subtarget->hasSSE2()) {
26023     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26024       EVT InVT = N.getValueType();
26025       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26026                                    Size / InVT.getScalarSizeInBits());
26027       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26028                                     DAG.getUNDEF(InVT));
26029       Opnds[0] = N;
26030       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26031     };
26032
26033     // If target-size is less than 128-bits, extend to a type that would extend
26034     // to 128 bits, extend that and extract the original target vector.
26035     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26036         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26037         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26038       unsigned Scale = 128 / VT.getSizeInBits();
26039       EVT ExVT =
26040           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26041       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26042       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26043       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26044                          DAG.getIntPtrConstant(0, DL));
26045     }
26046
26047     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26048     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26049     if (VT.getSizeInBits() == 128 &&
26050         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26051         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26052       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26053       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26054     }
26055
26056     // On pre-AVX2 targets, split into 128-bit nodes of
26057     // ISD::SIGN_EXTEND_VECTOR_INREG.
26058     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26059         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26060         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26061       unsigned NumVecs = VT.getSizeInBits() / 128;
26062       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26063       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26064       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26065
26066       SmallVector<SDValue, 8> Opnds;
26067       for (unsigned i = 0, Offset = 0; i != NumVecs;
26068            ++i, Offset += NumSubElts) {
26069         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26070                                      DAG.getIntPtrConstant(Offset, DL));
26071         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26072         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26073         Opnds.push_back(SrcVec);
26074       }
26075       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26076     }
26077   }
26078
26079   if (Subtarget->hasAVX() && VT.isVector() && VT.getSizeInBits() == 256)
26080     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26081       return R;
26082
26083   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26084     return NewAdd;
26085
26086   return SDValue();
26087 }
26088
26089 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26090                                  const X86Subtarget* Subtarget) {
26091   SDLoc dl(N);
26092   EVT VT = N->getValueType(0);
26093
26094   // Let legalize expand this if it isn't a legal type yet.
26095   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26096     return SDValue();
26097
26098   EVT ScalarVT = VT.getScalarType();
26099   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26100       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26101        !Subtarget->hasAVX512()))
26102     return SDValue();
26103
26104   SDValue A = N->getOperand(0);
26105   SDValue B = N->getOperand(1);
26106   SDValue C = N->getOperand(2);
26107
26108   bool NegA = (A.getOpcode() == ISD::FNEG);
26109   bool NegB = (B.getOpcode() == ISD::FNEG);
26110   bool NegC = (C.getOpcode() == ISD::FNEG);
26111
26112   // Negative multiplication when NegA xor NegB
26113   bool NegMul = (NegA != NegB);
26114   if (NegA)
26115     A = A.getOperand(0);
26116   if (NegB)
26117     B = B.getOperand(0);
26118   if (NegC)
26119     C = C.getOperand(0);
26120
26121   unsigned Opcode;
26122   if (!NegMul)
26123     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26124   else
26125     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26126
26127   return DAG.getNode(Opcode, dl, VT, A, B, C);
26128 }
26129
26130 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26131                                   TargetLowering::DAGCombinerInfo &DCI,
26132                                   const X86Subtarget *Subtarget) {
26133   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26134   //           (and (i32 x86isd::setcc_carry), 1)
26135   // This eliminates the zext. This transformation is necessary because
26136   // ISD::SETCC is always legalized to i8.
26137   SDLoc dl(N);
26138   SDValue N0 = N->getOperand(0);
26139   EVT VT = N->getValueType(0);
26140
26141   if (N0.getOpcode() == ISD::AND &&
26142       N0.hasOneUse() &&
26143       N0.getOperand(0).hasOneUse()) {
26144     SDValue N00 = N0.getOperand(0);
26145     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26146       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26147       if (!C || C->getZExtValue() != 1)
26148         return SDValue();
26149       return DAG.getNode(ISD::AND, dl, VT,
26150                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26151                                      N00.getOperand(0), N00.getOperand(1)),
26152                          DAG.getConstant(1, dl, VT));
26153     }
26154   }
26155
26156   if (N0.getOpcode() == ISD::TRUNCATE &&
26157       N0.hasOneUse() &&
26158       N0.getOperand(0).hasOneUse()) {
26159     SDValue N00 = N0.getOperand(0);
26160     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26161       return DAG.getNode(ISD::AND, dl, VT,
26162                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26163                                      N00.getOperand(0), N00.getOperand(1)),
26164                          DAG.getConstant(1, dl, VT));
26165     }
26166   }
26167
26168   if (VT.is256BitVector())
26169     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26170       return R;
26171
26172   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26173   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26174   // This exposes the zext to the udivrem lowering, so that it directly extends
26175   // from AH (which we otherwise need to do contortions to access).
26176   if (N0.getOpcode() == ISD::UDIVREM &&
26177       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26178       (VT == MVT::i32 || VT == MVT::i64)) {
26179     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26180     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26181                             N0.getOperand(0), N0.getOperand(1));
26182     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26183     return R.getValue(1);
26184   }
26185
26186   return SDValue();
26187 }
26188
26189 // Optimize x == -y --> x+y == 0
26190 //          x != -y --> x+y != 0
26191 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26192                                       const X86Subtarget* Subtarget) {
26193   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26194   SDValue LHS = N->getOperand(0);
26195   SDValue RHS = N->getOperand(1);
26196   EVT VT = N->getValueType(0);
26197   SDLoc DL(N);
26198
26199   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26200     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26201       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26202         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26203                                    LHS.getOperand(1));
26204         return DAG.getSetCC(DL, N->getValueType(0), addV,
26205                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26206       }
26207   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26208     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26209       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26210         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26211                                    RHS.getOperand(1));
26212         return DAG.getSetCC(DL, N->getValueType(0), addV,
26213                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26214       }
26215
26216   if (VT.getScalarType() == MVT::i1 &&
26217       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26218     bool IsSEXT0 =
26219         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26220         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26221     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26222
26223     if (!IsSEXT0 || !IsVZero1) {
26224       // Swap the operands and update the condition code.
26225       std::swap(LHS, RHS);
26226       CC = ISD::getSetCCSwappedOperands(CC);
26227
26228       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26229                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26230       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26231     }
26232
26233     if (IsSEXT0 && IsVZero1) {
26234       assert(VT == LHS.getOperand(0).getValueType() &&
26235              "Uexpected operand type");
26236       if (CC == ISD::SETGT)
26237         return DAG.getConstant(0, DL, VT);
26238       if (CC == ISD::SETLE)
26239         return DAG.getConstant(1, DL, VT);
26240       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26241         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26242
26243       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26244              "Unexpected condition code!");
26245       return LHS.getOperand(0);
26246     }
26247   }
26248
26249   return SDValue();
26250 }
26251
26252 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
26253                                          SelectionDAG &DAG) {
26254   SDLoc dl(Load);
26255   MVT VT = Load->getSimpleValueType(0);
26256   MVT EVT = VT.getVectorElementType();
26257   SDValue Addr = Load->getOperand(1);
26258   SDValue NewAddr = DAG.getNode(
26259       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
26260       DAG.getConstant(Index * EVT.getStoreSize(), dl,
26261                       Addr.getSimpleValueType()));
26262
26263   SDValue NewLoad =
26264       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
26265                   DAG.getMachineFunction().getMachineMemOperand(
26266                       Load->getMemOperand(), 0, EVT.getStoreSize()));
26267   return NewLoad;
26268 }
26269
26270 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
26271                                       const X86Subtarget *Subtarget) {
26272   SDLoc dl(N);
26273   MVT VT = N->getOperand(1)->getSimpleValueType(0);
26274   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
26275          "X86insertps is only defined for v4x32");
26276
26277   SDValue Ld = N->getOperand(1);
26278   if (MayFoldLoad(Ld)) {
26279     // Extract the countS bits from the immediate so we can get the proper
26280     // address when narrowing the vector load to a specific element.
26281     // When the second source op is a memory address, insertps doesn't use
26282     // countS and just gets an f32 from that address.
26283     unsigned DestIndex =
26284         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
26285
26286     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
26287
26288     // Create this as a scalar to vector to match the instruction pattern.
26289     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
26290     // countS bits are ignored when loading from memory on insertps, which
26291     // means we don't need to explicitly set them to 0.
26292     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
26293                        LoadScalarToVector, N->getOperand(2));
26294   }
26295   return SDValue();
26296 }
26297
26298 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26299   SDValue V0 = N->getOperand(0);
26300   SDValue V1 = N->getOperand(1);
26301   SDLoc DL(N);
26302   EVT VT = N->getValueType(0);
26303
26304   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26305   // operands and changing the mask to 1. This saves us a bunch of
26306   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26307   // x86InstrInfo knows how to commute this back after instruction selection
26308   // if it would help register allocation.
26309
26310   // TODO: If optimizing for size or a processor that doesn't suffer from
26311   // partial register update stalls, this should be transformed into a MOVSD
26312   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26313
26314   if (VT == MVT::v2f64)
26315     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26316       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26317         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26318         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26319       }
26320
26321   return SDValue();
26322 }
26323
26324 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26325 // as "sbb reg,reg", since it can be extended without zext and produces
26326 // an all-ones bit which is more useful than 0/1 in some cases.
26327 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26328                                MVT VT) {
26329   if (VT == MVT::i8)
26330     return DAG.getNode(ISD::AND, DL, VT,
26331                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26332                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26333                                    EFLAGS),
26334                        DAG.getConstant(1, DL, VT));
26335   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26336   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26337                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26338                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26339                                  EFLAGS));
26340 }
26341
26342 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26343 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26344                                    TargetLowering::DAGCombinerInfo &DCI,
26345                                    const X86Subtarget *Subtarget) {
26346   SDLoc DL(N);
26347   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26348   SDValue EFLAGS = N->getOperand(1);
26349
26350   if (CC == X86::COND_A) {
26351     // Try to convert COND_A into COND_B in an attempt to facilitate
26352     // materializing "setb reg".
26353     //
26354     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26355     // cannot take an immediate as its first operand.
26356     //
26357     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26358         EFLAGS.getValueType().isInteger() &&
26359         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26360       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26361                                    EFLAGS.getNode()->getVTList(),
26362                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26363       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26364       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26365     }
26366   }
26367
26368   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26369   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26370   // cases.
26371   if (CC == X86::COND_B)
26372     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26373
26374   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26375     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26376     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26377   }
26378
26379   return SDValue();
26380 }
26381
26382 // Optimize branch condition evaluation.
26383 //
26384 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26385                                     TargetLowering::DAGCombinerInfo &DCI,
26386                                     const X86Subtarget *Subtarget) {
26387   SDLoc DL(N);
26388   SDValue Chain = N->getOperand(0);
26389   SDValue Dest = N->getOperand(1);
26390   SDValue EFLAGS = N->getOperand(3);
26391   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26392
26393   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26394     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26395     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26396                        Flags);
26397   }
26398
26399   return SDValue();
26400 }
26401
26402 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26403                                                          SelectionDAG &DAG) {
26404   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26405   // optimize away operation when it's from a constant.
26406   //
26407   // The general transformation is:
26408   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26409   //       AND(VECTOR_CMP(x,y), constant2)
26410   //    constant2 = UNARYOP(constant)
26411
26412   // Early exit if this isn't a vector operation, the operand of the
26413   // unary operation isn't a bitwise AND, or if the sizes of the operations
26414   // aren't the same.
26415   EVT VT = N->getValueType(0);
26416   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26417       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26418       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26419     return SDValue();
26420
26421   // Now check that the other operand of the AND is a constant. We could
26422   // make the transformation for non-constant splats as well, but it's unclear
26423   // that would be a benefit as it would not eliminate any operations, just
26424   // perform one more step in scalar code before moving to the vector unit.
26425   if (BuildVectorSDNode *BV =
26426           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26427     // Bail out if the vector isn't a constant.
26428     if (!BV->isConstant())
26429       return SDValue();
26430
26431     // Everything checks out. Build up the new and improved node.
26432     SDLoc DL(N);
26433     EVT IntVT = BV->getValueType(0);
26434     // Create a new constant of the appropriate type for the transformed
26435     // DAG.
26436     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26437     // The AND node needs bitcasts to/from an integer vector type around it.
26438     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26439     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26440                                  N->getOperand(0)->getOperand(0), MaskConst);
26441     SDValue Res = DAG.getBitcast(VT, NewAnd);
26442     return Res;
26443   }
26444
26445   return SDValue();
26446 }
26447
26448 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26449                                         const X86Subtarget *Subtarget) {
26450   SDValue Op0 = N->getOperand(0);
26451   EVT VT = N->getValueType(0);
26452   EVT InVT = Op0.getValueType();
26453   EVT InSVT = InVT.getScalarType();
26454   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26455
26456   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26457   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26458   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26459     SDLoc dl(N);
26460     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26461                                  InVT.getVectorNumElements());
26462     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26463
26464     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26465       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26466
26467     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26468   }
26469
26470   return SDValue();
26471 }
26472
26473 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26474                                         const X86Subtarget *Subtarget) {
26475   // First try to optimize away the conversion entirely when it's
26476   // conditionally from a constant. Vectors only.
26477   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26478     return Res;
26479
26480   // Now move on to more general possibilities.
26481   SDValue Op0 = N->getOperand(0);
26482   EVT VT = N->getValueType(0);
26483   EVT InVT = Op0.getValueType();
26484   EVT InSVT = InVT.getScalarType();
26485
26486   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26487   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26488   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26489     SDLoc dl(N);
26490     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26491                                  InVT.getVectorNumElements());
26492     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26493     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26494   }
26495
26496   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26497   // a 32-bit target where SSE doesn't support i64->FP operations.
26498   if (Op0.getOpcode() == ISD::LOAD) {
26499     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26500     EVT LdVT = Ld->getValueType(0);
26501
26502     // This transformation is not supported if the result type is f16
26503     if (VT == MVT::f16)
26504       return SDValue();
26505
26506     if (!Ld->isVolatile() && !VT.isVector() &&
26507         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26508         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26509       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26510           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26511       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26512       return FILDChain;
26513     }
26514   }
26515   return SDValue();
26516 }
26517
26518 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26519 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26520                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26521   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26522   // the result is either zero or one (depending on the input carry bit).
26523   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26524   if (X86::isZeroNode(N->getOperand(0)) &&
26525       X86::isZeroNode(N->getOperand(1)) &&
26526       // We don't have a good way to replace an EFLAGS use, so only do this when
26527       // dead right now.
26528       SDValue(N, 1).use_empty()) {
26529     SDLoc DL(N);
26530     EVT VT = N->getValueType(0);
26531     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26532     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26533                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26534                                            DAG.getConstant(X86::COND_B, DL,
26535                                                            MVT::i8),
26536                                            N->getOperand(2)),
26537                                DAG.getConstant(1, DL, VT));
26538     return DCI.CombineTo(N, Res1, CarryOut);
26539   }
26540
26541   return SDValue();
26542 }
26543
26544 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26545 //      (add Y, (setne X, 0)) -> sbb -1, Y
26546 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26547 //      (sub (setne X, 0), Y) -> adc -1, Y
26548 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26549   SDLoc DL(N);
26550
26551   // Look through ZExts.
26552   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26553   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26554     return SDValue();
26555
26556   SDValue SetCC = Ext.getOperand(0);
26557   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26558     return SDValue();
26559
26560   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26561   if (CC != X86::COND_E && CC != X86::COND_NE)
26562     return SDValue();
26563
26564   SDValue Cmp = SetCC.getOperand(1);
26565   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26566       !X86::isZeroNode(Cmp.getOperand(1)) ||
26567       !Cmp.getOperand(0).getValueType().isInteger())
26568     return SDValue();
26569
26570   SDValue CmpOp0 = Cmp.getOperand(0);
26571   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26572                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26573
26574   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26575   if (CC == X86::COND_NE)
26576     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26577                        DL, OtherVal.getValueType(), OtherVal,
26578                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26579                        NewCmp);
26580   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26581                      DL, OtherVal.getValueType(), OtherVal,
26582                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26583 }
26584
26585 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26586 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26587                                  const X86Subtarget *Subtarget) {
26588   EVT VT = N->getValueType(0);
26589   SDValue Op0 = N->getOperand(0);
26590   SDValue Op1 = N->getOperand(1);
26591
26592   // Try to synthesize horizontal adds from adds of shuffles.
26593   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26594        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26595       isHorizontalBinOp(Op0, Op1, true))
26596     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26597
26598   return OptimizeConditionalInDecrement(N, DAG);
26599 }
26600
26601 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26602                                  const X86Subtarget *Subtarget) {
26603   SDValue Op0 = N->getOperand(0);
26604   SDValue Op1 = N->getOperand(1);
26605
26606   // X86 can't encode an immediate LHS of a sub. See if we can push the
26607   // negation into a preceding instruction.
26608   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26609     // If the RHS of the sub is a XOR with one use and a constant, invert the
26610     // immediate. Then add one to the LHS of the sub so we can turn
26611     // X-Y -> X+~Y+1, saving one register.
26612     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26613         isa<ConstantSDNode>(Op1.getOperand(1))) {
26614       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26615       EVT VT = Op0.getValueType();
26616       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26617                                    Op1.getOperand(0),
26618                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26619       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26620                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26621     }
26622   }
26623
26624   // Try to synthesize horizontal adds from adds of shuffles.
26625   EVT VT = N->getValueType(0);
26626   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26627        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26628       isHorizontalBinOp(Op0, Op1, true))
26629     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26630
26631   return OptimizeConditionalInDecrement(N, DAG);
26632 }
26633
26634 /// performVZEXTCombine - Performs build vector combines
26635 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26636                                    TargetLowering::DAGCombinerInfo &DCI,
26637                                    const X86Subtarget *Subtarget) {
26638   SDLoc DL(N);
26639   MVT VT = N->getSimpleValueType(0);
26640   SDValue Op = N->getOperand(0);
26641   MVT OpVT = Op.getSimpleValueType();
26642   MVT OpEltVT = OpVT.getVectorElementType();
26643   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26644
26645   // (vzext (bitcast (vzext (x)) -> (vzext x)
26646   SDValue V = Op;
26647   while (V.getOpcode() == ISD::BITCAST)
26648     V = V.getOperand(0);
26649
26650   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26651     MVT InnerVT = V.getSimpleValueType();
26652     MVT InnerEltVT = InnerVT.getVectorElementType();
26653
26654     // If the element sizes match exactly, we can just do one larger vzext. This
26655     // is always an exact type match as vzext operates on integer types.
26656     if (OpEltVT == InnerEltVT) {
26657       assert(OpVT == InnerVT && "Types must match for vzext!");
26658       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26659     }
26660
26661     // The only other way we can combine them is if only a single element of the
26662     // inner vzext is used in the input to the outer vzext.
26663     if (InnerEltVT.getSizeInBits() < InputBits)
26664       return SDValue();
26665
26666     // In this case, the inner vzext is completely dead because we're going to
26667     // only look at bits inside of the low element. Just do the outer vzext on
26668     // a bitcast of the input to the inner.
26669     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26670   }
26671
26672   // Check if we can bypass extracting and re-inserting an element of an input
26673   // vector. Essentially:
26674   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26675   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26676       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26677       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26678     SDValue ExtractedV = V.getOperand(0);
26679     SDValue OrigV = ExtractedV.getOperand(0);
26680     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26681       if (ExtractIdx->getZExtValue() == 0) {
26682         MVT OrigVT = OrigV.getSimpleValueType();
26683         // Extract a subvector if necessary...
26684         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26685           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26686           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26687                                     OrigVT.getVectorNumElements() / Ratio);
26688           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26689                               DAG.getIntPtrConstant(0, DL));
26690         }
26691         Op = DAG.getBitcast(OpVT, OrigV);
26692         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26693       }
26694   }
26695
26696   return SDValue();
26697 }
26698
26699 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26700                                              DAGCombinerInfo &DCI) const {
26701   SelectionDAG &DAG = DCI.DAG;
26702   switch (N->getOpcode()) {
26703   default: break;
26704   case ISD::EXTRACT_VECTOR_ELT:
26705     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26706   case ISD::VSELECT:
26707   case ISD::SELECT:
26708   case X86ISD::SHRUNKBLEND:
26709     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26710   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26711   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26712   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26713   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26714   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26715   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26716   case ISD::SHL:
26717   case ISD::SRA:
26718   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26719   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26720   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26721   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26722   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26723   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26724   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26725   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26726   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26727   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26728   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26729   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26730   case X86ISD::FXOR:
26731   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26732   case X86ISD::FMIN:
26733   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26734   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26735   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26736   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26737   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26738   case ISD::ANY_EXTEND:
26739   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26740   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26741   case ISD::SIGN_EXTEND_INREG:
26742     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26743   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26744   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26745   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26746   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26747   case X86ISD::SHUFP:       // Handle all target specific shuffles
26748   case X86ISD::PALIGNR:
26749   case X86ISD::UNPCKH:
26750   case X86ISD::UNPCKL:
26751   case X86ISD::MOVHLPS:
26752   case X86ISD::MOVLHPS:
26753   case X86ISD::PSHUFB:
26754   case X86ISD::PSHUFD:
26755   case X86ISD::PSHUFHW:
26756   case X86ISD::PSHUFLW:
26757   case X86ISD::MOVSS:
26758   case X86ISD::MOVSD:
26759   case X86ISD::VPERMILPI:
26760   case X86ISD::VPERM2X128:
26761   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26762   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26763   case X86ISD::INSERTPS: {
26764     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26765       return PerformINSERTPSCombine(N, DAG, Subtarget);
26766     break;
26767   }
26768   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26769   }
26770
26771   return SDValue();
26772 }
26773
26774 /// isTypeDesirableForOp - Return true if the target has native support for
26775 /// the specified value type and it is 'desirable' to use the type for the
26776 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26777 /// instruction encodings are longer and some i16 instructions are slow.
26778 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26779   if (!isTypeLegal(VT))
26780     return false;
26781   if (VT != MVT::i16)
26782     return true;
26783
26784   switch (Opc) {
26785   default:
26786     return true;
26787   case ISD::LOAD:
26788   case ISD::SIGN_EXTEND:
26789   case ISD::ZERO_EXTEND:
26790   case ISD::ANY_EXTEND:
26791   case ISD::SHL:
26792   case ISD::SRL:
26793   case ISD::SUB:
26794   case ISD::ADD:
26795   case ISD::MUL:
26796   case ISD::AND:
26797   case ISD::OR:
26798   case ISD::XOR:
26799     return false;
26800   }
26801 }
26802
26803 /// IsDesirableToPromoteOp - This method query the target whether it is
26804 /// beneficial for dag combiner to promote the specified node. If true, it
26805 /// should return the desired promotion type by reference.
26806 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26807   EVT VT = Op.getValueType();
26808   if (VT != MVT::i16)
26809     return false;
26810
26811   bool Promote = false;
26812   bool Commute = false;
26813   switch (Op.getOpcode()) {
26814   default: break;
26815   case ISD::LOAD: {
26816     LoadSDNode *LD = cast<LoadSDNode>(Op);
26817     // If the non-extending load has a single use and it's not live out, then it
26818     // might be folded.
26819     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26820                                                      Op.hasOneUse()*/) {
26821       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26822              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26823         // The only case where we'd want to promote LOAD (rather then it being
26824         // promoted as an operand is when it's only use is liveout.
26825         if (UI->getOpcode() != ISD::CopyToReg)
26826           return false;
26827       }
26828     }
26829     Promote = true;
26830     break;
26831   }
26832   case ISD::SIGN_EXTEND:
26833   case ISD::ZERO_EXTEND:
26834   case ISD::ANY_EXTEND:
26835     Promote = true;
26836     break;
26837   case ISD::SHL:
26838   case ISD::SRL: {
26839     SDValue N0 = Op.getOperand(0);
26840     // Look out for (store (shl (load), x)).
26841     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26842       return false;
26843     Promote = true;
26844     break;
26845   }
26846   case ISD::ADD:
26847   case ISD::MUL:
26848   case ISD::AND:
26849   case ISD::OR:
26850   case ISD::XOR:
26851     Commute = true;
26852     // fallthrough
26853   case ISD::SUB: {
26854     SDValue N0 = Op.getOperand(0);
26855     SDValue N1 = Op.getOperand(1);
26856     if (!Commute && MayFoldLoad(N1))
26857       return false;
26858     // Avoid disabling potential load folding opportunities.
26859     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26860       return false;
26861     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26862       return false;
26863     Promote = true;
26864   }
26865   }
26866
26867   PVT = MVT::i32;
26868   return Promote;
26869 }
26870
26871 //===----------------------------------------------------------------------===//
26872 //                           X86 Inline Assembly Support
26873 //===----------------------------------------------------------------------===//
26874
26875 // Helper to match a string separated by whitespace.
26876 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26877   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26878
26879   for (StringRef Piece : Pieces) {
26880     if (!S.startswith(Piece)) // Check if the piece matches.
26881       return false;
26882
26883     S = S.substr(Piece.size());
26884     StringRef::size_type Pos = S.find_first_not_of(" \t");
26885     if (Pos == 0) // We matched a prefix.
26886       return false;
26887
26888     S = S.substr(Pos);
26889   }
26890
26891   return S.empty();
26892 }
26893
26894 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26895
26896   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26897     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26898         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26899         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26900
26901       if (AsmPieces.size() == 3)
26902         return true;
26903       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26904         return true;
26905     }
26906   }
26907   return false;
26908 }
26909
26910 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26911   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26912
26913   std::string AsmStr = IA->getAsmString();
26914
26915   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26916   if (!Ty || Ty->getBitWidth() % 16 != 0)
26917     return false;
26918
26919   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26920   SmallVector<StringRef, 4> AsmPieces;
26921   SplitString(AsmStr, AsmPieces, ";\n");
26922
26923   switch (AsmPieces.size()) {
26924   default: return false;
26925   case 1:
26926     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26927     // we will turn this bswap into something that will be lowered to logical
26928     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26929     // lower so don't worry about this.
26930     // bswap $0
26931     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26932         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26933         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26934         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26935         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26936         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26937       // No need to check constraints, nothing other than the equivalent of
26938       // "=r,0" would be valid here.
26939       return IntrinsicLowering::LowerToByteSwap(CI);
26940     }
26941
26942     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26943     if (CI->getType()->isIntegerTy(16) &&
26944         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26945         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26946          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26947       AsmPieces.clear();
26948       StringRef ConstraintsStr = IA->getConstraintString();
26949       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26950       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26951       if (clobbersFlagRegisters(AsmPieces))
26952         return IntrinsicLowering::LowerToByteSwap(CI);
26953     }
26954     break;
26955   case 3:
26956     if (CI->getType()->isIntegerTy(32) &&
26957         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26958         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26959         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26960         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26961       AsmPieces.clear();
26962       StringRef ConstraintsStr = IA->getConstraintString();
26963       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26964       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26965       if (clobbersFlagRegisters(AsmPieces))
26966         return IntrinsicLowering::LowerToByteSwap(CI);
26967     }
26968
26969     if (CI->getType()->isIntegerTy(64)) {
26970       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26971       if (Constraints.size() >= 2 &&
26972           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26973           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26974         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26975         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26976             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26977             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26978           return IntrinsicLowering::LowerToByteSwap(CI);
26979       }
26980     }
26981     break;
26982   }
26983   return false;
26984 }
26985
26986 /// getConstraintType - Given a constraint letter, return the type of
26987 /// constraint it is for this target.
26988 X86TargetLowering::ConstraintType
26989 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26990   if (Constraint.size() == 1) {
26991     switch (Constraint[0]) {
26992     case 'R':
26993     case 'q':
26994     case 'Q':
26995     case 'f':
26996     case 't':
26997     case 'u':
26998     case 'y':
26999     case 'x':
27000     case 'Y':
27001     case 'l':
27002       return C_RegisterClass;
27003     case 'a':
27004     case 'b':
27005     case 'c':
27006     case 'd':
27007     case 'S':
27008     case 'D':
27009     case 'A':
27010       return C_Register;
27011     case 'I':
27012     case 'J':
27013     case 'K':
27014     case 'L':
27015     case 'M':
27016     case 'N':
27017     case 'G':
27018     case 'C':
27019     case 'e':
27020     case 'Z':
27021       return C_Other;
27022     default:
27023       break;
27024     }
27025   }
27026   return TargetLowering::getConstraintType(Constraint);
27027 }
27028
27029 /// Examine constraint type and operand type and determine a weight value.
27030 /// This object must already have been set up with the operand type
27031 /// and the current alternative constraint selected.
27032 TargetLowering::ConstraintWeight
27033   X86TargetLowering::getSingleConstraintMatchWeight(
27034     AsmOperandInfo &info, const char *constraint) const {
27035   ConstraintWeight weight = CW_Invalid;
27036   Value *CallOperandVal = info.CallOperandVal;
27037     // If we don't have a value, we can't do a match,
27038     // but allow it at the lowest weight.
27039   if (!CallOperandVal)
27040     return CW_Default;
27041   Type *type = CallOperandVal->getType();
27042   // Look at the constraint type.
27043   switch (*constraint) {
27044   default:
27045     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27046   case 'R':
27047   case 'q':
27048   case 'Q':
27049   case 'a':
27050   case 'b':
27051   case 'c':
27052   case 'd':
27053   case 'S':
27054   case 'D':
27055   case 'A':
27056     if (CallOperandVal->getType()->isIntegerTy())
27057       weight = CW_SpecificReg;
27058     break;
27059   case 'f':
27060   case 't':
27061   case 'u':
27062     if (type->isFloatingPointTy())
27063       weight = CW_SpecificReg;
27064     break;
27065   case 'y':
27066     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27067       weight = CW_SpecificReg;
27068     break;
27069   case 'x':
27070   case 'Y':
27071     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27072         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27073       weight = CW_Register;
27074     break;
27075   case 'I':
27076     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27077       if (C->getZExtValue() <= 31)
27078         weight = CW_Constant;
27079     }
27080     break;
27081   case 'J':
27082     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27083       if (C->getZExtValue() <= 63)
27084         weight = CW_Constant;
27085     }
27086     break;
27087   case 'K':
27088     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27089       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27090         weight = CW_Constant;
27091     }
27092     break;
27093   case 'L':
27094     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27095       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27096         weight = CW_Constant;
27097     }
27098     break;
27099   case 'M':
27100     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27101       if (C->getZExtValue() <= 3)
27102         weight = CW_Constant;
27103     }
27104     break;
27105   case 'N':
27106     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27107       if (C->getZExtValue() <= 0xff)
27108         weight = CW_Constant;
27109     }
27110     break;
27111   case 'G':
27112   case 'C':
27113     if (isa<ConstantFP>(CallOperandVal)) {
27114       weight = CW_Constant;
27115     }
27116     break;
27117   case 'e':
27118     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27119       if ((C->getSExtValue() >= -0x80000000LL) &&
27120           (C->getSExtValue() <= 0x7fffffffLL))
27121         weight = CW_Constant;
27122     }
27123     break;
27124   case 'Z':
27125     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27126       if (C->getZExtValue() <= 0xffffffff)
27127         weight = CW_Constant;
27128     }
27129     break;
27130   }
27131   return weight;
27132 }
27133
27134 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27135 /// with another that has more specific requirements based on the type of the
27136 /// corresponding operand.
27137 const char *X86TargetLowering::
27138 LowerXConstraint(EVT ConstraintVT) const {
27139   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27140   // 'f' like normal targets.
27141   if (ConstraintVT.isFloatingPoint()) {
27142     if (Subtarget->hasSSE2())
27143       return "Y";
27144     if (Subtarget->hasSSE1())
27145       return "x";
27146   }
27147
27148   return TargetLowering::LowerXConstraint(ConstraintVT);
27149 }
27150
27151 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27152 /// vector.  If it is invalid, don't add anything to Ops.
27153 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27154                                                      std::string &Constraint,
27155                                                      std::vector<SDValue>&Ops,
27156                                                      SelectionDAG &DAG) const {
27157   SDValue Result;
27158
27159   // Only support length 1 constraints for now.
27160   if (Constraint.length() > 1) return;
27161
27162   char ConstraintLetter = Constraint[0];
27163   switch (ConstraintLetter) {
27164   default: break;
27165   case 'I':
27166     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27167       if (C->getZExtValue() <= 31) {
27168         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27169                                        Op.getValueType());
27170         break;
27171       }
27172     }
27173     return;
27174   case 'J':
27175     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27176       if (C->getZExtValue() <= 63) {
27177         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27178                                        Op.getValueType());
27179         break;
27180       }
27181     }
27182     return;
27183   case 'K':
27184     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27185       if (isInt<8>(C->getSExtValue())) {
27186         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27187                                        Op.getValueType());
27188         break;
27189       }
27190     }
27191     return;
27192   case 'L':
27193     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27194       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27195           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27196         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27197                                        Op.getValueType());
27198         break;
27199       }
27200     }
27201     return;
27202   case 'M':
27203     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27204       if (C->getZExtValue() <= 3) {
27205         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27206                                        Op.getValueType());
27207         break;
27208       }
27209     }
27210     return;
27211   case 'N':
27212     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27213       if (C->getZExtValue() <= 255) {
27214         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27215                                        Op.getValueType());
27216         break;
27217       }
27218     }
27219     return;
27220   case 'O':
27221     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27222       if (C->getZExtValue() <= 127) {
27223         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27224                                        Op.getValueType());
27225         break;
27226       }
27227     }
27228     return;
27229   case 'e': {
27230     // 32-bit signed value
27231     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27232       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27233                                            C->getSExtValue())) {
27234         // Widen to 64 bits here to get it sign extended.
27235         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27236         break;
27237       }
27238     // FIXME gcc accepts some relocatable values here too, but only in certain
27239     // memory models; it's complicated.
27240     }
27241     return;
27242   }
27243   case 'Z': {
27244     // 32-bit unsigned value
27245     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27246       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27247                                            C->getZExtValue())) {
27248         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27249                                        Op.getValueType());
27250         break;
27251       }
27252     }
27253     // FIXME gcc accepts some relocatable values here too, but only in certain
27254     // memory models; it's complicated.
27255     return;
27256   }
27257   case 'i': {
27258     // Literal immediates are always ok.
27259     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27260       // Widen to 64 bits here to get it sign extended.
27261       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27262       break;
27263     }
27264
27265     // In any sort of PIC mode addresses need to be computed at runtime by
27266     // adding in a register or some sort of table lookup.  These can't
27267     // be used as immediates.
27268     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27269       return;
27270
27271     // If we are in non-pic codegen mode, we allow the address of a global (with
27272     // an optional displacement) to be used with 'i'.
27273     GlobalAddressSDNode *GA = nullptr;
27274     int64_t Offset = 0;
27275
27276     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27277     while (1) {
27278       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27279         Offset += GA->getOffset();
27280         break;
27281       } else if (Op.getOpcode() == ISD::ADD) {
27282         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27283           Offset += C->getZExtValue();
27284           Op = Op.getOperand(0);
27285           continue;
27286         }
27287       } else if (Op.getOpcode() == ISD::SUB) {
27288         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27289           Offset += -C->getZExtValue();
27290           Op = Op.getOperand(0);
27291           continue;
27292         }
27293       }
27294
27295       // Otherwise, this isn't something we can handle, reject it.
27296       return;
27297     }
27298
27299     const GlobalValue *GV = GA->getGlobal();
27300     // If we require an extra load to get this address, as in PIC mode, we
27301     // can't accept it.
27302     if (isGlobalStubReference(
27303             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27304       return;
27305
27306     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27307                                         GA->getValueType(0), Offset);
27308     break;
27309   }
27310   }
27311
27312   if (Result.getNode()) {
27313     Ops.push_back(Result);
27314     return;
27315   }
27316   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27317 }
27318
27319 std::pair<unsigned, const TargetRegisterClass *>
27320 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27321                                                 StringRef Constraint,
27322                                                 MVT VT) const {
27323   // First, see if this is a constraint that directly corresponds to an LLVM
27324   // register class.
27325   if (Constraint.size() == 1) {
27326     // GCC Constraint Letters
27327     switch (Constraint[0]) {
27328     default: break;
27329       // TODO: Slight differences here in allocation order and leaving
27330       // RIP in the class. Do they matter any more here than they do
27331       // in the normal allocation?
27332     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27333       if (Subtarget->is64Bit()) {
27334         if (VT == MVT::i32 || VT == MVT::f32)
27335           return std::make_pair(0U, &X86::GR32RegClass);
27336         if (VT == MVT::i16)
27337           return std::make_pair(0U, &X86::GR16RegClass);
27338         if (VT == MVT::i8 || VT == MVT::i1)
27339           return std::make_pair(0U, &X86::GR8RegClass);
27340         if (VT == MVT::i64 || VT == MVT::f64)
27341           return std::make_pair(0U, &X86::GR64RegClass);
27342         break;
27343       }
27344       // 32-bit fallthrough
27345     case 'Q':   // Q_REGS
27346       if (VT == MVT::i32 || VT == MVT::f32)
27347         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27348       if (VT == MVT::i16)
27349         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27350       if (VT == MVT::i8 || VT == MVT::i1)
27351         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27352       if (VT == MVT::i64)
27353         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27354       break;
27355     case 'r':   // GENERAL_REGS
27356     case 'l':   // INDEX_REGS
27357       if (VT == MVT::i8 || VT == MVT::i1)
27358         return std::make_pair(0U, &X86::GR8RegClass);
27359       if (VT == MVT::i16)
27360         return std::make_pair(0U, &X86::GR16RegClass);
27361       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27362         return std::make_pair(0U, &X86::GR32RegClass);
27363       return std::make_pair(0U, &X86::GR64RegClass);
27364     case 'R':   // LEGACY_REGS
27365       if (VT == MVT::i8 || VT == MVT::i1)
27366         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27367       if (VT == MVT::i16)
27368         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27369       if (VT == MVT::i32 || !Subtarget->is64Bit())
27370         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27371       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27372     case 'f':  // FP Stack registers.
27373       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27374       // value to the correct fpstack register class.
27375       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27376         return std::make_pair(0U, &X86::RFP32RegClass);
27377       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27378         return std::make_pair(0U, &X86::RFP64RegClass);
27379       return std::make_pair(0U, &X86::RFP80RegClass);
27380     case 'y':   // MMX_REGS if MMX allowed.
27381       if (!Subtarget->hasMMX()) break;
27382       return std::make_pair(0U, &X86::VR64RegClass);
27383     case 'Y':   // SSE_REGS if SSE2 allowed
27384       if (!Subtarget->hasSSE2()) break;
27385       // FALL THROUGH.
27386     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27387       if (!Subtarget->hasSSE1()) break;
27388
27389       switch (VT.SimpleTy) {
27390       default: break;
27391       // Scalar SSE types.
27392       case MVT::f32:
27393       case MVT::i32:
27394         return std::make_pair(0U, &X86::FR32RegClass);
27395       case MVT::f64:
27396       case MVT::i64:
27397         return std::make_pair(0U, &X86::FR64RegClass);
27398       // Vector types.
27399       case MVT::v16i8:
27400       case MVT::v8i16:
27401       case MVT::v4i32:
27402       case MVT::v2i64:
27403       case MVT::v4f32:
27404       case MVT::v2f64:
27405         return std::make_pair(0U, &X86::VR128RegClass);
27406       // AVX types.
27407       case MVT::v32i8:
27408       case MVT::v16i16:
27409       case MVT::v8i32:
27410       case MVT::v4i64:
27411       case MVT::v8f32:
27412       case MVT::v4f64:
27413         return std::make_pair(0U, &X86::VR256RegClass);
27414       case MVT::v8f64:
27415       case MVT::v16f32:
27416       case MVT::v16i32:
27417       case MVT::v8i64:
27418         return std::make_pair(0U, &X86::VR512RegClass);
27419       }
27420       break;
27421     }
27422   }
27423
27424   // Use the default implementation in TargetLowering to convert the register
27425   // constraint into a member of a register class.
27426   std::pair<unsigned, const TargetRegisterClass*> Res;
27427   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27428
27429   // Not found as a standard register?
27430   if (!Res.second) {
27431     // Map st(0) -> st(7) -> ST0
27432     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27433         tolower(Constraint[1]) == 's' &&
27434         tolower(Constraint[2]) == 't' &&
27435         Constraint[3] == '(' &&
27436         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27437         Constraint[5] == ')' &&
27438         Constraint[6] == '}') {
27439
27440       Res.first = X86::FP0+Constraint[4]-'0';
27441       Res.second = &X86::RFP80RegClass;
27442       return Res;
27443     }
27444
27445     // GCC allows "st(0)" to be called just plain "st".
27446     if (StringRef("{st}").equals_lower(Constraint)) {
27447       Res.first = X86::FP0;
27448       Res.second = &X86::RFP80RegClass;
27449       return Res;
27450     }
27451
27452     // flags -> EFLAGS
27453     if (StringRef("{flags}").equals_lower(Constraint)) {
27454       Res.first = X86::EFLAGS;
27455       Res.second = &X86::CCRRegClass;
27456       return Res;
27457     }
27458
27459     // 'A' means EAX + EDX.
27460     if (Constraint == "A") {
27461       Res.first = X86::EAX;
27462       Res.second = &X86::GR32_ADRegClass;
27463       return Res;
27464     }
27465     return Res;
27466   }
27467
27468   // Otherwise, check to see if this is a register class of the wrong value
27469   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27470   // turn into {ax},{dx}.
27471   // MVT::Other is used to specify clobber names.
27472   if (Res.second->hasType(VT) || VT == MVT::Other)
27473     return Res;   // Correct type already, nothing to do.
27474
27475   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27476   // return "eax". This should even work for things like getting 64bit integer
27477   // registers when given an f64 type.
27478   const TargetRegisterClass *Class = Res.second;
27479   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27480       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27481     unsigned Size = VT.getSizeInBits();
27482     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27483                                   : Size == 16 ? MVT::i16
27484                                   : Size == 32 ? MVT::i32
27485                                   : Size == 64 ? MVT::i64
27486                                   : MVT::Other;
27487     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27488     if (DestReg > 0) {
27489       Res.first = DestReg;
27490       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27491                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27492                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27493                  : &X86::GR64RegClass;
27494       assert(Res.second->contains(Res.first) && "Register in register class");
27495     } else {
27496       // No register found/type mismatch.
27497       Res.first = 0;
27498       Res.second = nullptr;
27499     }
27500   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27501              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27502              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27503              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27504              Class == &X86::VR512RegClass) {
27505     // Handle references to XMM physical registers that got mapped into the
27506     // wrong class.  This can happen with constraints like {xmm0} where the
27507     // target independent register mapper will just pick the first match it can
27508     // find, ignoring the required type.
27509
27510     if (VT == MVT::f32 || VT == MVT::i32)
27511       Res.second = &X86::FR32RegClass;
27512     else if (VT == MVT::f64 || VT == MVT::i64)
27513       Res.second = &X86::FR64RegClass;
27514     else if (X86::VR128RegClass.hasType(VT))
27515       Res.second = &X86::VR128RegClass;
27516     else if (X86::VR256RegClass.hasType(VT))
27517       Res.second = &X86::VR256RegClass;
27518     else if (X86::VR512RegClass.hasType(VT))
27519       Res.second = &X86::VR512RegClass;
27520     else {
27521       // Type mismatch and not a clobber: Return an error;
27522       Res.first = 0;
27523       Res.second = nullptr;
27524     }
27525   }
27526
27527   return Res;
27528 }
27529
27530 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27531                                             const AddrMode &AM, Type *Ty,
27532                                             unsigned AS) const {
27533   // Scaling factors are not free at all.
27534   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27535   // will take 2 allocations in the out of order engine instead of 1
27536   // for plain addressing mode, i.e. inst (reg1).
27537   // E.g.,
27538   // vaddps (%rsi,%drx), %ymm0, %ymm1
27539   // Requires two allocations (one for the load, one for the computation)
27540   // whereas:
27541   // vaddps (%rsi), %ymm0, %ymm1
27542   // Requires just 1 allocation, i.e., freeing allocations for other operations
27543   // and having less micro operations to execute.
27544   //
27545   // For some X86 architectures, this is even worse because for instance for
27546   // stores, the complex addressing mode forces the instruction to use the
27547   // "load" ports instead of the dedicated "store" port.
27548   // E.g., on Haswell:
27549   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27550   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27551   if (isLegalAddressingMode(DL, AM, Ty, AS))
27552     // Scale represents reg2 * scale, thus account for 1
27553     // as soon as we use a second register.
27554     return AM.Scale != 0;
27555   return -1;
27556 }
27557
27558 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27559   // Integer division on x86 is expensive. However, when aggressively optimizing
27560   // for code size, we prefer to use a div instruction, as it is usually smaller
27561   // than the alternative sequence.
27562   // The exception to this is vector division. Since x86 doesn't have vector
27563   // integer division, leaving the division as-is is a loss even in terms of
27564   // size, because it will have to be scalarized, while the alternative code
27565   // sequence can be performed in vector form.
27566   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27567                                    Attribute::MinSize);
27568   return OptSize && !VT.isVector();
27569 }